(57)【要約】    【課題】  故障時に計数出力が早まらないフェールセーフ・カウント性能を満足し信頼性に優れた計数装置を提供する。    【解決手段】  プリセット信号 /PRESETで全分周回路A1〜Anをプリセットした後、入力クロック信号CKを計数し所定値になると出力を発生するカウンタ100と、カウンタ出力の立下りを検出しリセットを検出する立下り検出回路101と、立下り検出回路101のリセット検出信号が入力するとリセット確認信号を出力する自己保持回路102と、カウンタ出力の立上りを検出する立上り検出回路103と、リセット確認信号の発生中に立上り検出回路103から立上り検出信号が入力すると有効な計数結果出力を生成する自己保持回路104とを備える。【選択図】  図１
2004254338.tif 000002
【特許請求の範囲】
【請求項１】
従属接続される複数の分周回路からなり、プリセット信号の入力により全ての分周回路をプリセットした後、計数対象のパルス信号の入力数を計数して所定値になった時に出力を発生するパルス計数手段と、
前記プリセット信号の入力後に前記パルス計数手段の出力がリセットされたことを確認してリセット確認信号を発生するリセット確認手段と、
該リセット確認手段から前記リセット確認信号が発生したことを条件に前記パルス計数手段から発生する前記出力を有効として計数結果出力を生成する出力生成手段と、
を備えて構成したことを特徴とする計数装置。
【請求項２】
前記リセット確認手段は、前記パルス計数手段の出力の立下りを検出して立下り検出信号を発生する立下り検出回路と、前記立下り検出信号をトリガ端子に入力し、前記プリセット信号に同期して発生する信号をホールド端子に入力し、前記両端子に前記各信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記リセット確認信号として自己保持する第１自己保持回路とを備える構成であり、
前記出力生成手段は、前記パルス計数手段の出力の立上りを検出して立上り検出信号を発生する第１立上り検出回路と、前記立上り検出信号をトリガ端子に入力し、前記第１自己保持回路のリセット確認信号をホールド端子に入力し、前記両端子に前記各信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記計数結果出力として自己保持する第２自己保持回路と、
を備える構成である請求項１に記載の計数装置。
【請求項３】
前記パルス計数手段の各分周回路が、互いに相補の出力関係を有する第１出力端子と第２出力端子を有するフリップ・フロップであって、該フリップ・フロップは、当該フリップ・フロップの入力側に帰還する前記第２出力端子の出力状態を、前段側からのパルス信号の入力で記憶して前記第１出力端子から後段側に伝達する構成であり、
前記リセット確認手段は、前記フリップ・フロップの前記第２出力端子の出力の立上りを検出して立上り検出信号を所定電位に重畳して発生する第２立上り検出回路と、
該第２立上り検出回路の前記立上り検出信号をトリガ端子に入力し、前記プリセット信号に同期して発生する信号をホールド端子に入力し、前記両端子に前記所定電位より高いレベルの信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記リセット確認信号として自己保持すると共に故障時に出力信号を発生しない第３自己保持回路とを備える構成であり、
前記出力生成手段は、前記フリップ・フロップの前記第１出力端子の出力の立上りを検出して立上り検出信号を所定電位に重畳して発生する第３立上り検出回路と、
該第３立上り検出回路の立上り検出信号をトリガ端子に入力し、前記第３自己保持回路のリセット確認信号をホールド端子に入力し、前記両端子に前記所定電位より高いレベルの信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記計数結果出力として自己保持すると共に故障時に出力信号を発生しない第４自己保持回路と、
を備える構成である請求項１に記載の計数装置。
【請求項４】
前記第３及び第４自己保持回路は、２つの入力端子に共に所定レベルより高い電位の入力信号が入力した時に交流出力を発生すると共に故障時に交流出力を発生しないフェールセーフな論理積演算回路を備え、前記フェールセーフな論理積演算回路の一方の入力端子をトリガ端子とし、他方の入力端子をホールド端子とし、前記交流出力を倍電圧整流回路で整流して帰還抵抗を介して前記トリガ端子に帰還する構成である請求項３に記載の計数装置。
【請求項５】
前記パルス計数手段の前記出力が所定周波数の時のみ出力信号を発生する周波数判別回路を備えて構成したことを特徴とする請求項１〜４のいずれか１つに記載の計数装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、初期状態にリセットされたことを確認して計数動作を開始する計数装置に関する。
【背景技術】
【０００２】
入力するパルス信号を計数して所定数になった時に出力を生成するようなカウンタは、一般に複数の分周回路を従属接続して構成される電子回路である。計数対象の入力パルス信号を計数して所定数になった時に初めて出力を生成し、故障した時に出力生成が決して早まらないことをフェールセーフ・カウントと呼ぶことにすれば、安全に関わる制御において重要な役割を果たすカウンタは、上述のフェールセーフ・カウント性能が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来のカウンタは、必ずしも上述のフェールセーフ・カウント性能を満足しているとは限らない。
例えば、フリップ・フロップ回路(以下、Ｆ・Ｆ回路と略す)で構成した分周回路をｎ個従属接続して構成したカウンタについて考える。尚、計数対象をクロック信号として、例えば、前記クロック信号の立下りで計数動作を行うものとする。
【０００４】
分周回路は、アクティブ・ローのリセット端子にＬレベルのリセット信号が入力するとリセットされ、前記リセット信号がＨレベルに立上ると計数動作は開始される。そして、リセット信号の立上り後、２n-1個のクロック信号が入力されると、ｎ−１段目の分周回路の出力が立下って最終段の分周回路の出力が立上り、クロック信号の入力数が所定数になったことを示すカウント出力が発生する。
【０００５】
しかしながら、例えば、ｎ−１段目の分周回路のリセット端子がオープン故障している場合、リセット信号を入力してもｎ−１段目の分周回路はリセットできない。この場合、リセットが解除されて計数動作が開始された時に、ｎ−１段目の分周回路がリセット状態にあるかどうかは分からない。もし、ｎ−１段目の分周回路がセット状態（出力がＨレベル）にあれば、計数動作開始後、２n-2個のクロック信号が入力した時点でｎ−１段目の分周回路の出力が立下り、この時点で、最終段の分周回路の出力が立上ってカウンタ出力が発生してしまう。
【０００６】
即ち、計数動作が開始された時にｎ−１段目の分周回路がリセットされていない場合、計数動作の開始後、２n-1個のクロック信号が入力した時点で立上るべきカウンタ出力が、それ以前の２n-2個のクロック信号入力時点で立上ってしまい、カウンタ出力が所望の時点より早く生成されるので、フェールセーフ・カウント性能を満足しないという問題がある。
【０００７】
尚、カウンタを構成する分周回路の故障モードとして、出力が固定される故障と入出力間が短絡する故障が考えられる。これらの故障がｎ個の分周回路のいずれかに生じると、カウンタ出力が固定されるか、或いは、クロック信号の周波数を一定とすると、カウンタ出力周波数が正常動作時に比べて高くなる。従って、これらの故障に関しては、カウンタの出力周波数を監視すれば見つけることができる。
【０００８】
本発明は上記の事情に鑑みてなされたもので、リセット状態を確認してから計数動作を開始する、フェールセーフ・カウント性能を有する計数装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このため、請求項１の発明の計数装置では、従属接続される複数の分周回路からなり、プリセット信号の入力により全ての分周回路をプリセットした後、計数対象のパルス信号の入力数を計数して所定値になった時に出力を発生するパルス計数手段と、前記プリセット信号の入力後に前記パルス計数手段の出力がリセットされたことを確認してリセット確認信号を発生するリセット確認手段と、該リセット確認手段から前記リセット確認信号が発生したことを条件に前記パルス計数手段から発生する前記出力を有効として計数結果出力を生成する出力生成手段とを備えて構成した。
【００１０】
かかる構成によれば、リセット確認手段からリセット確認信号が発生した時のみ出力生成手段から有効な計数結果出力が発生するので、パルス計数手段のリセットを確実に確認でき、しかも、計数結果出力の発生は、所定の発生時期より早まることはない。
具体的には、前記リセット確認手段は、前記パルス計数手段の出力の立下りを検出して立下り検出信号を発生する立下り検出回路と、前記立下り検出信号をトリガ端子に入力し、前記プリセット信号に同期して発生する信号をホールド端子に入力し、前記両端子に前記各信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記リセット確認信号として自己保持する第１自己保持回路とを備える構成であり、前記出力生成手段は、前記パルス計数手段の出力の立上りを検出して立上り検出信号を発生する第１立上り検出回路と、前記立上り検出信号をトリガ端子に入力し、前記第１自己保持回路のリセット確認信号をホールド端子に入力し、前記両端子に前記各信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記計数結果出力として自己保持する第２自己保持回路とを備える構成とした。
【００１１】
また、前記パルス計数手段の各分周回路が、互いに相補の出力関係を有する第１出力端子と第２出力端子を有するフリップ・フロップであって、該フリップ・フロップは、当該フリップ・フロップの入力側に帰還する前記第２出力端子の出力状態を、前段側からのパルス信号の入力で記憶して前記第１出力端子から後段側に伝達する構成であり、前記リセット確認手段は、前記フリップ・フロップの前記第２出力端子の出力の立上りを検出して立上り検出信号を所定電位に重畳して発生する第２立上り検出回路と、該第２立上り検出回路の前記立上り検出信号をトリガ端子に入力し、前記プリセット信号に同期して発生する信号をホールド端子に入力し、前記両端子に前記所定電位より高いレベルの信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記リセット確認信号として自己保持すると共に故障時に出力信号を発生しない第３自己保持回路とを備える構成であり、前記出力生成手段は、前記フリップ・フロップの前記第１出力端子の出力の立上りを検出して立上り検出信号を前記所定電位に重畳して発生する第３立上り検出回路と、該第３立上り検出回路の立上り検出信号をトリガ端子に入力し、前記第３自己保持回路のリセット確認信号をホールド端子に入力し、前記両端子に前記所定電位より高いレベルの信号が共に入力した時に出力信号を発生しトリガ端子に帰還して当該出力信号を前記計数結果出力として自己保持すると共に故障時に出力信号を発生しない第４自己保持回路とを備える構成とするとよい。
【００１２】
かかる構成によれば、フェールセーフに構成することが難しい立下り検出回路を用いなくて済むので、計数装置のフェールセーフ性を高めることが可能となる。
また、前記第３及び第４自己保持回路は、２つの入力端子に共に所定レベルより高い電位の入力信号が入力した時に交流出力を発生すると共に故障時に交流出力を発生しないフェールセーフな論理積演算回路を備え、前記フェールセーフな論理積演算回路の一方の入力端子をトリガ端子とし他方の入力端子をホールド端子とし、前記交流出力を倍電圧整流回路で整流して帰還抵抗を介して前記トリガ端子に帰還する構成である。
【００１３】
また、前記パルス計数手段の前記出力が所定周波数の時のみ出力信号を発生する周波数判別回路を備えて構成した。
かかる構成によれば、パルス計数手段の計数動作が正常か否かの監視も可能となる。
【発明の効果】
【００１４】
以上説明したように本発明の計数装置によれば、パルス計数手段がリセットされてリセット確認信号が発生した時のみ有効な計数結果出力が発生するので、計数結果出力の発生は、所定の発生時期より早まることはなく、故障時に出力生成が決して早まらないフェールセーフ・カウント性能を満足する。従って、安全に関わる制御において需要な役割を果たす計数装置の信頼性を向上できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
図１に、本発明の計数装置の第１実施形態の回路構成を示す。
図１において、パルス計数手段としてのカウンタ１００は、例えばｎ個の分周回路、例えばフリップ・フロップ回路(以下、Ｆ・Ｆ回路)Ａ1、Ａ2・・・Ａn-1、Ａnを従属接続して構成される。これらＦ・Ｆ回路Ａ1、Ａ2・・・Ａn-1、Ａnは、アクティブ・ローのプリセット端子に、Ｌレベルのプリセット信号 /ＰＲＥＳＥＴが入力すると、セット状態（Ｑ端子出力がＨレベルとなる）となり、プリセット信号 /ＰＲＥＳＥＴがＨレベルに立上るとプリセット状態が解除され、入力するクロック信号ＣＫの計数動作を開始する。
【００１６】
本実施形態のカウンタ１００では、図２に示すように、プリセット信号 /ＰＲＥＳＥＴが立上った後、最初のクロック信号ＣＫ（図２中（０）で示す）の立下りで、先ず分周回路Ａ1の出力Ｑ1が立下り、次に分周回路Ａ2の出Ｑ2が立下り、以下、順次後段の分周回路の出力が立下り、最後に分周回路Ａnの出力Ｑnが立下り、カウンタ１００がリセットされる。これ以後、カウンタ１００は、クロック信号ＣＫの計数動作を継続し、図２に示すように、リセット後の２2-1個目のクロック信号ＣＫの立下りで、最終段の分周回路Ａnの出力Ｑnが立上る。従って、カウンタ１００は、（２2-1＋１）個のクロック信号ＣＫを計数した時に出力Ｑnが発生する。
【００１７】
カウンタ１００の出力Ｑnは、立下り検出回路１０１に入力する。立下り検出回路１０１は、例えば、否定演算回路と微分回路とで構成される。立下り検出回路１０１は、カウンタ１００からの出力Ｑnを否定演算回路で否定演算した後、微分回路で微分し、この微分信号を第１自己保持回路である自己保持回路１０２のトリガ端子に入力する。自己保持回路１０２のホールド端子には、前記プリセット信号 /ＰＲＥＳＥＴが入力する。
【００１８】
自己保持回路１０２は、トリガ端子とホールド端子に共に信号が入力した時に出力を発生してトリガ端子に帰還して出力を自己保持する。自己保持回路１０２は、プリセット信号 /ＰＲＥＳＥＴがＨレベルとなってカウンタ１００が計数動作を開始した後に、最終段の分周回路Ａnがリセットされ、出力Ｑnが最初に立下った時に出力が発生する。従って、自己保持回路１０２の出力は、カウンタ１００がリセット状態になって初めて発生するもので、リセット確認信号として発生する。ここで、前記立下り検出回路１０１と自己保持回路１０２でリセット確認手段を構成する。
【００１９】
また、カウンタ１００の出力Ｑnは、第１立上り検出回路である立上り検出回路１０３に入力する。立上り検出回路１０３は、例えば、微分回路で構成される。立上り検出回路１０３は、カウンタ１００からの出力Ｑnを微分回路で微分し、この微分信号を第２自己保持回路である自己保持回路１０４のトリガ端子に入力する。自己保持回路１０４のホールド端子には、前記自己保持回路１０２のリセット確認信号が入力する。
【００２０】
自己保持回路１０４は、トリガ端子とホールド端子に共に信号が入力した時に出力を発生してトリガ端子に帰還し出力を自己保持する。従って、自己保持回路１０４は、リセット確認信号が発生したことを条件として、カウンタ１００から出力Ｑnが発生した時にこの出力を有効な計数結果出力として記憶し出力する。ここで、前記立上り検出回路１０３及び自己保持回路１０４で出力生成手段を構成する。
【００２１】
次に図１の計数装置の動作を説明する。
プリセット信号 /ＰＲＥＳＥＴがＬレベルの時、カウンタ１００の各分周回路Ａ1、Ａ2・・・Ａn-1、Ａnは、プリセットされて各出力Ｑ1、Ｑ2・・・Ｑn-1、Ｑnが立上りセットされる。その後、プリセット信号 /ＰＲＥＳＥＴがＨレベルになると、計数動作が開始され、最初のクロック信号ＣＫの入力で、全ての分周回路Ａ1、Ａ2・・・Ａn-1、Ａnが順次リセットされて各出力Ｑ1、Ｑ2・・・Ｑn-1、Ｑnが立下る。出力Ｑnが立下ると、立下り検出回路１０１から自己保持回路１０２のトリガ端子に信号が入力する。自己保持回路１０２のホールド端子には、プリセット信号 /ＰＲＥＳＥＴの立上りで既にＨレベルの信号が入力しており、前記トリガ端子の信号入力によって自己保持回路１０２からリセット確認信号が発生し、次段の自己保持回路１０４のホールド端子に入力する。
【００２２】
その後、（２n-1＋１）個のクロック信号ＣＫがタウンタ１００に入力した時、分周回路Ａn-1の出力Ｑn-1が立下り、最終段の分周回路Ａnの出力Ｑnが立上り、カウンタ１００から出力が発生する。カウンタ１００からの出力は、立上り検出回路１０３で検出されて自己保持回路１０４のトリガ端子に入力する。自己保持回路１０４のホールド端子には既にリセット確認信号が入力しており、自己保持回路１０４から出力が発生し自己保持され、カウンタ１００の出力Ｑnを記憶し、有効な計数結果出力が発生する。
【００２３】
従って、カウンタ１００が正常にリセットされた場合は、予め設定した所定の（２n-1＋１）個のクロック信号ＣＫが入力した時に、自己保持回路１０４から出力が発生する。
本実施形態回路において、もし、ｎ−１段目の分周回路Ａn-1のプリセット信号入力線が断線してプリセットされていない場合、最初のクロック信号ＣＫによるリセット動作は、分周回路Ａn-1で停止する。即ち、この時に分周回路Ａn-1がセットされて出力Ｑn-1が立上る。そして、分周回路Ａn-1がリセットされるのは、更に、２n-2個のクロック信号ＣＫが入力された後である。従って、分周回路Ａnの出力Ｑnがリセットされるのは更に遅れ、正常時に比べてカウンタ１００の出力発生は遅れる。
【００２４】
万一、全ての分周回路Ａ1、Ａ2・・・Ａn-1、Ａnのプリセット信号入力線が断線して、プリセット信号 /ＰＲＥＳＥＴとは無関係にカウンタ１００が動作したとしても、プリセット信号 /ＰＲＥＳＥＴが立下っている（Ｌレベル）時は、リセット確認信号は発生せず、自己保持回路１０４から出力は発生しない。この場合、プリセット信号 /ＰＲＥＳＥＴの立上り時のカウンタ１００の状態に依存し、もし、全ての分周回路Ａ1、Ａ2・・・Ａn-1、Ａnがリセットされた後、プリセット信号 /ＰＲＥＳＥＴが立上ったとすれば、カウンタ１００の出力Ｑnの立下りは、２n個のクロック信号ＣＫの入力を待たねばならず、自己保持回路１０４の出力発生は正常時の時より遅れる。
【００２５】
例えば、本実施形態回路をオン・ディレー・タイマに適用する場合は、プリセット信号 /ＰＲＥＳＥＴを、ディレーする入力信号に置き換えればよい。
入力信号が入力しない時は、カウンタ１００のプリセット端子がＬレベルであり、カウンタ１００がプリセット状態にある。入力信号が入力すると、カウンタ１００のプリセット端子がＨレベルとなってカウンタ１００がリセットされて計数動作が開始される。クロック信号ＣＫが所定数入力した時、自己保持回路１０４から出力が生成され、入力信号が入力している間、この出力は保持される。従って、入力信号が入力してから所定時間遅れて出力が発生するオン・ディレー・タイマとなる。
【００２６】
そして、この場合、前述したように、カウンタ１００のプリセット信号入力線の断線故障が発生したとしても、自己保持回路１０４の出力、即ち、オン・ディレー・タイマ出力の発生は、決して早まることはなく、フェールセーフ・カウント性能を満足し、フェールセーフに優れたオン・ディレー・タイマを提供することができる。
尚、前記各分周回路Ａ1、Ａ2・・・Ａn-1、Ａnのいずれかに出力が固定される故障或いは入出力間の短絡故障が発生した場合には、自己保持回路１０４からの出力が早まる可能性がある。
【００２７】
このような分周回路自体の故障も考慮する場合は、図１に示すように、周波数判別回路１０５を設け、カウンタ１００の出力Ｑnの周波数を、周波数判別回路１０５で判別すればよい。前記周波数判別回路１０５は、所定周波数の入力信号のみ通過させる帯域フィルタからなるフィルタ回路と、フィルタ回路を通過した信号を整流する整流回路とで構成される。
【００２８】
分周回路自体に上述のような故障が発生した場合は、カウンタ１００の出力Ｑnの周波数が、予め設定したカウンタ１００の計数値に対応する所定周波数とは異なり、周波数判別回路１０５から出力が発生しない。また、いずれかの分周回路のプリセット端子と出力端とが短絡した場合も、カウンタ１００の出力Ｑnが固定されるので、周波数判別回路１０５の出力がない。
【００２９】
従って、自己保持回路１０４の出力と周波数判別回路１０５の出力を論理積演算回路で論理積演算し、この論理積演算回路の出力を最終の有効な出力とすればよい。こうすれば、例えば、オン・ディレー・タイマに適用した場合、分周回路自体が故障した時等はタイマ出力が発生しない。また、プリセット信号入力線が断線故障した場合も、タイマ出力は遅れるが決して早まることはない。従って、フェールセーフ性に優れたオン・ディレー・タイマを実現することができる。
【００３０】
ただし、図１の回路の場合、立下り検出回路１０１は否定演算回路を含むため、否定演算回路の入力線の断線故障等によって誤って出力が発生する可能性が存在する。この場合、自己保持回路１０２からリセット確認信号が発生してしまうという問題を有する。
図３に、上記の問題を解消した第２実施形態の回路構成を示す。
図３において、本実施形態のカウンタ１１０は、例えばｎ個の分周回路を、例えば、出力関係が第１出力端子であるＱ端子と互いに相補の関係にある第２出力端子である /Ｑ端子の出力をデータ端子（以下、Ｄ端子）に帰還するＤ−フリップ・フロップ回路（以下、Ｄ−Ｆ・Ｆ回路）Ｂ1・・・Ｂnを従属接続して構成される。
【００３１】
これらＤ−Ｆ・Ｆ回路Ｂ1・・・Ｂnは、アクティブ・ローのプリセット端子に、Ｌレベルのプリセット信号 /ＰＲＥＳＥＴが入力した時に、セット状態（Ｑ端子出力がＨレベル、 /Ｑ端子出力がＬレベルとなる）となり、プリセット信号 /ＰＲＥＳＥＴがＨレベルに立上るとプリセット状態が解除され、入力するクロック信号ＣＫの計数動作を開始する。カウンタ１１０は、プリセット信号が立上った後、最初のクロック信号ＣＫの立下りでリセットされ、（２n-1＋１）個のクロック信号ＣＫを計数した時に出力Ｑnが立上り、出力 /Ｑnが立下る。
【００３２】
カウンタ１１０の出力 /Ｑnは、第２立上り検出回路としての立上り検出回路１１１に入力する。立上り検出回路１１１は、コンデンサＣ１とダイオードＤ１，Ｄ２で構成された微分回路である。立上り検出回路１１１は、カウンタ１１０からの出力 /Ｑnの立上りを微分し、この微分信号をダイオードＤ１で電源電位Ｖｃｃに重畳して第３自己保持回路である自己保持回路１１２のトリガ端子に入力する。自己保持回路１１２のホールド端子には、前記プリセット信号 /ＰＲＥＳＥＴが入力する。
【００３３】
自己保持回路１１２は、ＡＮＤゲート１１３、整流回路１１４，１１５及びフィードバック抵抗Ｒｆ’を備えて構成され、プリセット信号 /ＰＲＥＳＥＴがＨレベルの時に、立上り検出回路１１１から電源電位Ｖｃｃに重畳された微分信号が入力すると、ＡＮＤゲート１１３が交流信号を発生して自己保持する。この自己保持回路１１２は、故障時には出力信号を発生しないフェールセーフな自己保持回路である。このようなフェールセーフな自己保持回路は、複数の抵抗とトランジスタで構成されるフェールセーフなＡＮＤゲートを適用して構成される、米国特許４，７５７，４１７号明細書、米国特許５，０２７，１１４号明細書、ＷＯ９４／２３３０３及びＷＯ９４／２３４９６等で従来公知のものである。ここで、前記立上り検出回路１１１と自己保持回路１１２で本実施形態のリセット確認手段を構成する。
【００３４】
また、カウンタ１１０の出力Ｑnは、第３立上り検出回路である立上り検出回路１１６に入力する。立上り検出回路１１６は、コンデンサＣ２、ダイオードＤ３，Ｄ４とで構成された微分回路であり、微分信号をダイオードＤ３によって電源電位Ｖｃｃに重畳して第４自己保持回路である自己保持回路１１７のトリガ端子に入力する。
自己保持回路１１７は、ＡＮＤゲート１１８、整流回路１１９，１２０及びフィードバック抵抗Ｒｆ"で構成され、自己保持回路１１２と同様にフェールセーフな構成である。ここで、立上り検出回路１１６及び自己保持回路１１７で出力生成手段を構成する。
【００３５】
次に図３の計数装置の動作を説明する。
プリセット信号 /ＰＲＥＳＥＴがＬレベルの時、カウンタ１１０の各分周回路Ｂ1・・・Ｂnは、プリセットされて各出力Ｑ1・・・Ｑnが立上りセットされ、各 /Ｑ1・・・ /Ｑn端子の出力はＬレベルとなる。その後、プリセット信号 /ＰＲＥＳＥＴがＨレベルになると、計数動作が開始され、最初のクロック信号ＣＫの入力で、全ての分周回路Ｂ1・・・Ｂnが順次リセットされ各出力Ｑ1・・・Ｑnが立下り出力 /Ｑnが立上って、立上り検出回路１１１から自己保持回路１１２のトリガ端子に電源電位Ｖｃｃより高いレベルの信号が入力する。自己保持回路１１２のホールド端子には、既にＨレベルの信号が入力しており、自己保持回路１１２からリセット確認信号が発生し、次段の自己保持回路１１７のホールド端子に入力する。
【００３６】
その後、（２n-1＋１）個のクロック信号ＣＫがカウンタ１１０に入力して最終段の分周回路Ｂnの出力Ｑnが立上りカウンタ１１０から出力が発生する。これにより、立上り検出回路１１６から電源電位Ｖｃｃより高いレベルの微分信号が自己保持回路１１７のトリガ端子に入力し、自己保持回路１１７から出力が発生し自己保持され、カウンタ１１０の出力Ｑnを記憶し、有効な計数結果出力が発生する。
【００３７】
かかる構成において、もし、 /Ｑn端子の固定故障によって出力 /Ｑnが誤って立上った場合、自己保持回路１１２から誤りのリセット確認信号は発生する。しかし、 /Ｑn端子の固定故障によってＤ端子の入力は固定され、出力Ｑnは固定され変化しない。従って、立上り検出回路１１６の微分出力が発生せず、自己保持回路１１７のトリガ端子の入力レベルが、電源電位Ｖｃｃより高いレベルにならず、自己保持回路１１７から出力が発生しない。
【００３８】
更に、上記の故障と重なってクロック信号ＣＫの入力側と分周回路ＢnのＱn端子の短絡故障が発生した場合は、クロック信号ＣＫによって立上り検出回路１１６から微分信号が発生し、自己保持回路１１７から出力が生成されてしまう。しかし、この場合も、図３に示すように、周波数判別回路１０５を設け、この周波数判別回路１０５と自己保持回路１１７の各出力の論理積演算を行うことで、異常を知ることができる。
【００３９】
従って、この第２実施形態の回路構成によれば、更に計数装置のフェールセーフ性を向上でき、オン・ディレー・タイマに適用した場合に、オン・ディレー・タイマのフェールセーフ性が向上する。
【図面の簡単な説明】
【００４０】
【図１】本発明に係る計数装置の第１実施形態の回路図である。
【図２】図１のカウンタの動作タイムチャートである。
【図３】第２実施形態の回路図である。
【符号の説明】
【００４１】
１００、１１０    カウンタ
１０１    立下り検出回路
１０２、１０４、１１２、１１７    自己保持回路
１０３、１１１、１１６    立上り検出回路
１０５    周波数判別回路
Ａ1〜Ａn    分周回路（Ｆ・Ｆ回路）
Ｂ1〜Ｂn    分周回路（Ｄ−Ｆ・Ｆ回路）
【図１】
2004254338.tif 000003
【図２】
2004254338.tif 000004
【図３】
2004254338.tif 000005