(57)【要約】【課題】演算増幅器のオフセット電圧特性を改善する。【解決手段】カスコード段回路ＣＴ４０においてカレントミラー回路Ｐ３を構成するＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂに並列にＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄをそれぞれ設ける。また、これらＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂ、ＭＰ３ｃ、ＭＰ３ｄのゲート幅Ｗを、ＭＯＳＦＥＴ　ＭＰＡのゲート幅Ｗの半分にする。そして、第１の差動入力回路ＣＴ１０が動作する場合には、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄをオフにして、ＭＯＳＦＥＴ　ＭＰＥ、ＭＰＦに流れ込む電流を、第２の差動入力回路ＣＴ３０が動作する場合の半分にする。これにより、第１の差動入力回路ＣＴ１０が動作する場合のオフセット電圧がおよそ半分になるとともに、第２の差動入力回路ＣＴ３０が動作する場合のオフセット電圧との差が縮小する。【選択図】　図５
2004088362.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、第１の極性の素子で構成された、第１の差動入力回路と、
前記第１の入力端子と、前記第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、前記第１の極性と逆の極性である第２の極性の素子で構成された、第２の差動入力回路と、
前記第１及び第２の入力信号の値に基づいて、前記第１の差動入力回路又は前記第２の差動入力回路を選択的に動作させる、スイッチ回路と、
前記第１の差動入力回路又は前記第２の差動入力回路で生成された電流に基づいて生成した電圧を、出力端子から出力する、カスコード段回路であって、
第１の電源電圧供給線に接続された、第１のカレントミラー回路と、
前記第１のカレントミラー回路と並列的に前記第１の電源電圧供給線に接続され、前記第１の差動入力回路が動作している場合にはオフになって前記第１の電源電圧供給線から電流を流さないようにし、前記第２の差動入力回路が動作している場合にはオンになって前記第１の電源電圧供給線から電流を流す、並列回路と、
第２の電源電圧供給線に接続された第２のカレントミラー回路であって、前記第１のカレントミラー回路及び前記並列回路に直列的に接続されて、この第１のカレントミラー回路及び前記並列回路から電流が流れ込む、第２のカレントミラー回路と、を有するカスコード段回路と、
を備えることを特徴とする演算増幅器。
【請求項２】
前記第１の差動入力回路は、
第１端子が前記第１の電源電圧供給線に接続され、制御端子が前記第２の入力端子に接続される、第１のトランジスタと、
第１端子が前記第１の電源電圧供給線に接続され、制御端子が前記第１の入力端子に接続される、第２のトランジスタと、
を備えており、
前記第２の差動入力回路は、
第１端子が前記第２の電源電圧供給線に接続され、制御端子が前記第２の入力端子に接続される、第３のトランジスタと、
第１端子が前記第２の電源電圧供給線に接続され、制御端子が前記第１の入力端子に接続される、第４のトランジスタと、
を備えることを特徴とする請求項１に記載の演算増幅器。
【請求項３】
前記第１のカレントミラー回路は、
第１端子が前記第１の電源電圧供給線に接続され、第２端子が前記第３のトランジスタの第２端子に接続された、第５のトランジスタと、
第１端子が前記第１の電源電圧供給線に接続され、第２端子が前記第４のトランジスタの第２端子に接続され、制御端子が前記第５のトランジスタの制御端子に接続された、第６のトランジスタと、
を備えることを特徴とする請求項２に記載の演算増幅器。
【請求項４】
前記並列回路は、
第１端子が前記第１の電源電圧供給線に接続され、第２端子が前記第５のトランジスタの前記第２端子に接続され、制御端子が前記スイッチ回路に接続された、第７のトランジスタと、
第１端子が前記第１の電源電圧供給線に接続され、第２端子が前記第６のトランジスタの前記第２端子に接続され、制御端子が前記スイッチ回路に接続された、第８のトランジスタと、
を備えることを特徴とする請求項３に記載の演算増幅器。
【請求項５】
前記スイッチ回路は、前記第１の差動入力回路が動作する場合には、前記第７のトランジスタと前記第８のトランジスタとをオフにし、前記第２の差動入力回路が動作する場合には、前記第７のトランジスタと前記第８のトランジスタとをオンにする、ことを特徴とする請求項４に記載の演算増幅器。
【請求項６】
第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、第１の極性の素子で構成された、第１の差動入力回路と、
前記第１の入力端子と、前記第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、前記第１の極性と逆の極性である第２の極性の素子で構成された、第２の差動入力回路と、
前記第１及び第２の入力信号の値に基づいて、前記第１の差動入力回路又は前記第２の差動入力回路を選択的に動作させる、スイッチ回路と、
前記第１の差動入力回路又は前記第２の差動入力回路で生成された電流に基づいて生成した電圧を、出力端子から出力する、カスコード段回路であって、
第１の電源電圧供給線に接続された、第１のカレントミラー回路と、
第２の電源電圧供給線に接続された、第２のカレントミラー回路であって、前記第１のカレントミラー回路及び前記第１の差動入力回路に直列的に接続されて、前記第１のカレントミラー回路及び前記第１の差動入力回路から電流が流れ込む、第２のカレントミラー回路と、
前記第２のカレントミラー回路と並列的に前記第２の電源電圧供給線に接続され、前記第１の差動入力回路が動作している場合にはオフになって電流を前記第２の電源電圧供給線に流さないようにし、前記第２の差動入力回路が動作している場合にはオンになって電流を前記第２の電源電圧供給線に流す、並列回路と、を有するカスコード段回路と、
を備えることを特徴とする演算増幅器。
【請求項７】
前記第１の差動入力回路は、
第１端子が前記第１の電源電圧供給線に接続され、制御端子が前記第２の入力端子に接続される、第１のトランジスタと、
第１端子が前記第１の電源電圧供給線に接続され、制御端子が前記第１の入力端子に接続される、第２のトランジスタと、
を備えており、
前記第２の差動入力回路は、
第１端子が前記第２の電源電圧供給線に接続され、制御端子が前記第２の入力端子に接続される、第３のトランジスタと、
第１端子が前記第２の電源電圧供給線に接続され、制御端子が前記第１の入力端子に接続される、第４のトランジスタと、
を備えることを特徴とする請求項６に記載の演算増幅器。
【請求項８】
前記第２のカレントミラー回路は、
第１端子が前記第１のトランジスタの第２端子に接続され、第２端子が前記第２の電源電圧供給線に接続された、第９のトランジスタと、
第１端子が前記第２のトランジスタの第２端子に接続され、第２端子が前記第２の電源電圧供給線に接続され、制御端子が前記第９のトランジスタの制御端子に接続された、第１０のトランジスタと、
を備えることを特徴とする請求項７に記載の演算増幅器。
【請求項９】
前記並列回路は、
第１端子が前記第９のトランジスタの第１端子に接続され、第２端子が前記第２の電源電圧供給線に接続され、制御端子が前記スイッチ回路に接続された、第１１のトランジスタと、
第１端子が前記第１０のトランジスタの第１端子に接続され、第２端子が前記第２の電源電圧供給線に接続され、制御端子が前記スイッチ回路に接続された、第１２のトランジスタと、
を備えることを特徴とする請求項８に記載の演算増幅器。
【請求項１０】
前記スイッチ回路は、前記第１の差動入力回路が動作する場合には、前記第１１のトランジスタと前記第１２のトランジスタとをオフにし、前記第２の差動入力回路が動作する場合には、前記第１１のトランジスタと前記第１２のトランジスタとをオンにする、ことを特徴とする請求項９に記載の演算増幅器。
【請求項１１】
前記各トランジスタは、ＭＩＳＦＥＴである、ことを特徴とする請求項２乃至請求項５、並びに、請求項７乃至請求項１０のいずれかに記載の演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、演算増幅器に関し、特に、優れたオフセット電圧特性を有する演算増幅器に関する。
【０００２】
【従来の技術】
図１は、従来のＭＯＳＦＥＴで構成された演算増幅器の回路構成を示す図である。この図１に示すように、演算増幅器は、第１の差動入力回路ＣＴ１０と、スイッチ回路ＣＴ２０と、第２の差動入力回路ＣＴ３０と、カスコード段回路ＣＴ４０とを、備えている。この図１に示した演算増幅器に、図示しないバイアス回路、出力段回路を加えることにより、入出力電圧範囲を図１の電源電圧ＶＳＳから電源電圧ＶＤＤまで可能とした入出力フルスイングオペアンプが実現される。
【０００３】
この図１の演算増幅器においては、Ｐ型のＭＯＳＦＥＴ　ＭＰＡ，ＭＰ３ａ，ＭＰ３ｂのサイズであるＷ（ゲート幅）／Ｌ（ゲート長）が等しく、且つ、カレントミラー接続されているので、ＭＯＳＦＥＴ　ＭＰＡ，ＭＰ３ａ，ＭＰ３ｂを流れる電流は等しくなる。但し、これら３つのＭＯＳＦＥＴ　ＭＰＡ，ＭＰ３ａ，ＭＰ３ｂを流れる電流は、３つのＭＯＳＦＥＴ　ＭＰＡ，ＭＰ３ａ，ＭＰ３ｂのサイズを適宜変更することにより、違う電流比に変えることもできる。さらにまた、Ｎ型のＭＯＳＦＥＴ　ＭＮＣ，ＭＮＤについても、そのサイズであるＷ（ゲート幅）／Ｌ（ゲート長）が等しく、且つ、カレントミラー接続されているので、ＭＯＳＦＥＴ　ＭＮＣ，ＭＮＤを流れる電流は等しくなる。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１の演算増幅器の回路では、カスコード段回路ＣＴ４０のカレントミラー回路Ｐ３を構成するＭＯＳＦＥＴ　ＭＰ３ａ，ＭＰ３ｂの特性誤差と、カレントミラー回路Ｎ４を構成するＭＯＳＦＥＴ　ＭＮ４ａ，ＭＮ４ｂの特性誤差によって、オフセット電圧ＶＩＯが生じてしまうという問題がある。オフセット電圧とは、素子の特性の不揃いなどのため発生する誤差電圧であり、例えば図２に示す帰還回路を用いることにより、このオフセット電圧ＶＩＯを測定することができる。このオフセット電圧ＶＩＯを算出すると次のようになる。
【０００５】
図１の従来回路で、ＩＮ（＋）端子とＩＮ（−）端子に、位相が同じである同相入力電圧ＶＩＣを印加した時、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間では、Ｐ型のＭＯＳＦＥＴ　ＭＰＡに流れる電流は、Ｐ型のＭＯＳＦＥＴ　ＭＰ１ａ，ＭＰ１ｂには流れるが、Ｎ型のＭＯＳＦＥＴ　ＭＮＣ，ＭＮＤには電流は流れない。従って、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間である場合の動作状態では、図１の回路は、図３の等価回路図で表される。これに対して、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤの間では、ＭＯＳＦＥＴ　ＭＰＡに流れる電流は、ＭＯＳＦＥＴ　ＭＰ１ａ，ＭＰ１ｂには流れず、ＭＯＳＦＥＴ　ＭＮＣに流れる。従って、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤの間である場合の動作状態では、図１の回路は、図４の等価回路図で表される。
【０００６】
カレントミラー回路Ｐ３を構成するＭＯＳＦＥＴ　ＭＰ３ａ，ＭＰ３ｂの特性誤差や、カレントミラー回路Ｎ４を構成するＭＯＳＦＥＴ　ＭＮ４ａ，ＭＮ４ｂの特性誤差により、図３及び図４の電流ＩＤ３，ＩＤ４に誤差ｄＩＤ３、ｄＩＤ４が生じる。ＭＯＳＦＥＴの特性誤差は、ＭＯＳＦＥＴの閾値電圧Ｖｔｈの特性誤差に最も起因する。飽和領域におけるＭＯＳＦＥＴの基本式は、次のようになる。
【０００７】
【数１】
2004088362.tif 000003
（μ０：移動度　Ｃｏｘ：ゲート容量　Ｗ：ゲート幅　Ｌ：ゲート長　ＶＧＳ：ゲート−ソース間電圧　Ｖｔｈ：閾値電圧　ＩＤ：ドレイン電流）
カレントミラー回路を構成するＭＯＳＦＥＴの閾値電圧の誤差をｄＶｔｈ、ＭＯＳＦＥＴの電流誤差をｄＩＤとすると、（１）式から次のようになる。
【０００８】
【数２】
2004088362.tif 000004
同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間である場合、図３から、次のようになる。
【０００９】
【数３】
2004088362.tif 000005
図２のＶＩＯ測定回路では、電流誤差ｄＩＤ３、ｄＩＤ４の影響で、カレントミラー回路Ｐ１に流れる電流ＩＤ１に次のような電流誤差が生じる。
【００１０】
【数４】
2004088362.tif 000006
（８）式の電流誤差ｄＩＤ１により、図３のＭＯＳＦＥＴ　ＭＰ１ａ，ＭＰ１ｂのＶＧＳの値に違いが生じ、この値がオフセット電圧ＶＩＯとなる。従って、（２）式から、カレントミラー回路Ｐ３、Ｎ４の特性誤差（Ｖｔｈ誤差）によって生じるＶＩＯＶＩＣ＝ＶＳＳ〜Ｖ１は、次のようになる。
【００１１】
【数５】
2004088362.tif 000007
ＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂのＶｔｈの特性誤差であるｄＶｔｈ３や、ＭＯＳＦＥＴ　ＭＮ４ａ，ＭＮ４ｂのＶｔｈの特性誤差であるｄＶｔｈ４は正、負にばらつき、ＶＩＯＶＩＣ＝ＶＳＳ〜Ｖ１が最大となる｜ＶＩＯＶＩＣ＝ＶＳＳ〜Ｖ１｜ＭＡＸは、次のようになる。
【００１２】
【数６】
2004088362.tif 000008
ここで、図１の回路は、図３及び図４に流れるカレントミラー回路Ｐ１，Ｎ２，Ｐ３の電流値を、それぞれ、ＩＤ１＝Ｉ１，ＩＤ２＝Ｉ２，ＩＤ３＝Ｉ３とすると、
【００１３】
【数７】
2004088362.tif 000009
という関係式になるように設計されている。従って、図１の回路におけるカレントミラー回路Ｐ３、Ｎ４のＶｔｈ特性誤差により生じる｜ＶＩＯＶＩＣ＝ＶＳＳ〜Ｖ１｜ＭＡＸをＶＩＯ１とすると、（１０），（１１）式から、次のようになる。
【００１４】
【数８】
2004088362.tif 000010
これに対して、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤの間の時、図４から、次のようになる。
【００１５】
【数９】
2004088362.tif 000011
図２のＶＩＯ測定回路では、電流誤差ｄＩＤ３、ｄＩＤ４の影響で、カレントミラー回路Ｐ２に流れる電流ＩＤ２に次のような電流誤差が生じる。
【００１６】
【数１０】
2004088362.tif 000012
（１４）式の電流誤差ｄＩＤ２により、ＭＯＳＦＥＴ　ＭＮ２ａ，ＭＮ２ｂのＶＧＳの値に違いが生じ、この値がオフセット電圧ＶＩＯとなる。従って、（２）式から、カレントミラー回路Ｐ３、Ｎ４の特性誤差（Ｖｔｈ誤差）によって生じるＶＩＯＶＩＣ＝Ｖ１〜ＶＤＤは、次のようになる。
【００１７】
【数１１】
2004088362.tif 000013
ＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂのＶｔｈの特性誤差であるｄＶｔｈ３や、ＭＯＳＦＥＴ　ＭＮ４ａ，ＭＮ４ｂのＶｔｈの特性誤差であるｄＶｔｈ４は正、負にばらつき、ＶＩＯＶＩＣ＝Ｖ１〜ＶＤＤが最大となる｜ＶＩＯＶＩＣ＝Ｖ１〜ＶＤＤ｜ＭＡＸは、次のようなる。
【００１８】
【数１２】
2004088362.tif 000014
ここで、図１の回路では、
【００１９】
【数１３】
2004088362.tif 000015
となるように設計されており、カレントミラー回路Ｐ３、Ｐ４のＶｔｈ特性誤差により生じる｜ＶＩＯＶＩＣ＝Ｖ１〜ＶＤＤ｜ＭＡＸをＶＩＯ２とすると、（１１），（１６），（１７）式から、次のようになる。
【００２０】
【数１４】
2004088362.tif 000016
【００２１】
オフセット電圧ＶＩＯは、絶対値の大きさが小さい方がオペアンプの特性として優れており、また同相入力電圧ＶＩＣ変化によるオフセット電圧ＶＩＯの変動が小さい方がオペアンプの特性として優れている。同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間のオフセット電圧の最大値は（１２）式、となり、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤの間のオフセット電圧の最大値は（１８）式となる。そして、これらの間の差であるオフセット電圧差は（２０）式となるが、これらはいずれも小さい方が望ましい。
【００２２】
そこで本発明は、前記課題に鑑みてなされたものであり、オフセット電圧、及び、オフセット電圧差を可及的に小さくした演算増幅器を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る演算増幅器は、第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、第１の極性の素子で構成された、第１の差動入力回路と、前記第１の入力端子と、前記第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、前記第１の極性と逆の極性である第２の極性の素子で構成された、第２の差動入力回路と、前記第１及び第２の入力信号の値に基づいて、前記第１の差動入力回路又は前記第２の差動入力回路を選択的に動作させる、スイッチ回路と、前記第１の差動入力回路又は前記第２の差動入力回路で生成された電流に基づいて生成した電圧を、出力端子から出力する、カスコード段回路であって、第１の電源電圧供給線に接続された、第１のカレントミラー回路と、前記第１のカレントミラー回路と並列的に前記第１の電源電圧供給線に接続され、前記第１の差動入力回路が動作している場合にはオフになって前記第１の電源電圧供給線から電流を流さないようにし、前記第２の差動入力回路が動作している場合にはオンになって前記第１の電源電圧供給線から電流を流す、並列回路と、第２の電源電圧供給線に接続された第２のカレントミラー回路であって、前記第１のカレントミラー回路及び前記並列回路に直列的に接続されて、この第１のカレントミラー回路及び前記並列回路から電流が流れ込む、第２のカレントミラー回路と、を有するカスコード段回路と、を備えることを特徴とする。
【００２４】
また、本発明に係る演算増幅器は、第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、第１の極性の素子で構成された、第１の差動入力回路と、前記第１の入力端子と、前記第２の入力端子とに接続され、前記第１及び第２の入力信号の差に応じた電流を生成する、前記第１の極性と逆の極性である第２の極性の素子で構成された、第２の差動入力回路と、前記第１及び第２の入力信号の値に基づいて、前記第１の差動入力回路又は前記第２の差動入力回路を選択的に動作させる、スイッチ回路と、前記第１の差動入力回路又は前記第２の差動入力回路で生成された電流に基づいて生成した電圧を、出力端子から出力する、カスコード段回路であって、第１の電源電圧供給線に接続された、第１のカレントミラー回路と、第２の電源電圧供給線に接続された、第２のカレントミラー回路であって、前記第１のカレントミラー回路及び前記第１の差動入力回路に直列的に接続されて、前記第１のカレントミラー回路及び前記第１の差動入力回路から電流が流れ込む、第２のカレントミラー回路と、前記第２のカレントミラー回路と並列的に前記第２の電源電圧供給線に接続され、前記第１の差動入力回路が動作している場合にはオフになって電流を前記第２の電源電圧供給線に流さないようにし、前記第２の差動入力回路が動作している場合にはオンになって電流を前記第２の電源電圧供給線に流す、並列回路と、を有するカスコード段回路と、を備えることを特徴とする。
【００２５】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、同相入力電圧ＶＩＣが電源電圧ＶＳＳと切替電圧Ｖ１との間にある場合には、カレントミラー回路Ｐ３を流れる電流を低減することにより、オフセット電圧を低減するとともに、同相入力電圧ＶＩＣが切替電圧Ｖ１と電源電圧ＶＤＤとの間にある場合のオフセット電圧との差を、縮小するようにしたものである。
【００２６】
図５は、本実施形態に係る演算増幅器の回路構成を示す図である。この図５に示すように、本実施形態に係る演算増幅器では、カスコード段回路ＣＴ４０におけるカレントミラー回路Ｐ３の構成が、従来と異なる。すなわち、カレントミラー回路Ｐ３は、Ｐ型のＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂのゲート幅Ｗが、従来の半分になっている。さらに、ＭＯＳＦＥＴ　ＭＰ３ａのドレイン端子とソース端子との間に、このＭＯＳＦＥＴ　ＭＰ３ａと並列に、Ｐ型のＭＯＳＦＥＴ　ＭＰ３ｃが接続されている。また、ＭＯＳＦＥＴ　ＭＰ３ｂのドレイン端子とソース端子との間に、このＭＯＳＦＥＴ　ＭＰ３ｂと並列に、Ｐ型のＭＯＳＦＥＴ　ＭＰ３ｄが接続されている。これらＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄのゲート幅Ｗとゲート長Ｌは、ＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂと同じにされている。
【００２７】
一方、ＭＯＳＦＥＴ　ＭＰＡのゲート幅Ｗは、従来と同様である。このため、ＭＯＳＦＥＴ　ＭＰ３ａを流れる電流、ＭＯＳＦＥＴ　ＭＰ３ｂを流れる電流は、それぞれ、ＭＯＳＦＥＴ　ＭＰＡを流れる電流の１／２になる。このことは、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄについても同様である。したがって、ＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｃを流れる電流を合わせた電流が、ＭＯＳＦＥＴ　ＭＰＡを流れる電流と等しくなり、ＭＯＳＦＥＴ　ＭＰ３ｂ、ＭＰ３ｄを流れる電流を合わせた電流が、ＭＯＳＦＥＴ　ＭＰＡを流れる電流と等しくなる。
【００２８】
さらに、本実施形態に係る演算増幅器では、カスコード段回路ＣＴ４０と第２の差動入力回路ＣＴ３０との間に、スイッチ回路ＣＴ５０が設けられている。このスイッチ回路ＣＴ５０は、上述したＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄのオン／オフを切り替える回路である。すなわち、スイッチ回路ＣＴ５０は、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間にある場合には、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄをオフにし、同相入力電圧ＶＩＣが切替電圧Ｖ１と電源電圧ＶＤＤとの間にある場合には、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄをオンにする。
【００２９】
このスイッチ回路ＣＴ５０は、Ｐ型のＭＯＳＦＥＴ　ＭＰＪと、Ｎ型のＭＯＳＦＥＴ　ＭＮＫとを備えている。ＭＯＳＦＥＴ　ＭＰＪのソース端子は電源電圧ＶＤＤを供給する供給線に接続されており、ドレイン端子とゲート端子は、ともに、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄのゲート端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＰＪは、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄとカレントミラー接続されている。
【００３０】
ＭＯＳＦＥＴ　ＭＮＫのドレイン端子は、ＭＯＳＦＥＴ　ＭＰＪのドレイン端子に接続されており、そのソース端子は、電源電圧ＶＳＳを供給する供給線に接続されており、そのゲート端子は、ＭＯＳＦＥＴ　ＭＮＣのドレイン端子とゲート端子とに接続されている。つまり、ＭＯＳＦＥＴ　ＭＮＫは、ＭＯＳＦＥＴ　ＭＮＣ、ＭＮＤとカレントミラー接続されている。
【００３１】
これ以外の接続関係は、従来の演算増幅器と同様である。すなわち、第１の差動入力回路ＣＴ１０は、Ｐ型のＭＯＳＦＥＴ　ＭＰＡ、ＭＰ１ａ、ＭＰ１ｂを備えて構成されている。ＭＯＳＦＥＴ　ＭＰＡのソース端子は、電源電圧ＶＤＤが供給されている供給線に接続されており、そのドレイン端子は、ＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂのソース端子に接続されている。ＭＯＳＦＥＴ　ＭＰＡのゲート端子には、基準電圧ＶＢ１が印加されている。
【００３２】
ＭＯＳＦＥＴ　ＭＰ１ａのゲート端子は、入力信号が入力される入力端子であるＩＮ（−）に接続されており、そのドレイン端子は、ＭＯＳＦＥＴ　ＭＮ４ａのドレイン端子に接続されている。ＭＯＳＦＥＴ　ＭＰ１ｂのゲート端子は、別の入力信号が入力される入力端子であるＩＮ（＋）に接続されており、そのドレイン端子は、ＭＯＳＦＥＴ　ＭＮ４ｂのドレイン端子に接続されている。
【００３３】
スイッチ回路ＣＴ２０は、Ｐ型のＭＯＳＦＥＴ　ＭＰＢと、Ｎ型のＭＯＳＦＥＴ　ＭＮＣとを備えて構成されている。ＭＯＳＦＥＴ　ＭＰＢのソース端子は、ＭＯＳＦＥＴ　ＭＰＡのドレイン端子に接続されており、そのドレイン端子は、ＭＯＳＦＥＴ　ＭＮＣのドレイン端子に接続されており、その制御端子には、基準電圧Ｖ３が印加されている。ＭＯＳＦＥＴ　ＭＮＣのソース端子は、電源電圧ＶＳＳを供給する供給線に接続されており、そのゲート端子は自らのドレイン端子に接続されている。
【００３４】
第２の差動入力回路ＣＴ３０は、Ｎ型のＭＯＳＦＥＴ　ＭＮ２ａ、ＭＮ２ｂ、ＭＮＤを備えて構成されている。すなわち、第２の差動入力回路ＣＴ３０を構成するＭＯＳＦＥＴ　ＭＮ２ａ、ＭＮ２ｂの素子の極性は、第１の差動入力回路ＣＴ１０を構成するＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂの素子の極性と逆になっている。ＭＯＳＦＥＴ　ＭＮ２ａのドレイン端子は、ＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｃのドレイン端子に接続されており、そのソース端子は、ＭＯＳＦＥＴ　ＭＮＤのドレイン端子に接続されており、そのゲート端子には、ＩＮ（−）端子に入力された信号が印加される。
【００３５】
ＭＯＳＦＥＴ　ＭＮ２ｂのドレイン端子は、ＭＯＳＦＥＴ　ＭＰ３ｂ、ＭＰ３ｄのドレイン端子に接続されており、そのソース端子は、ＭＯＳＦＥＴ　ＭＮＤのドレイン端子に接続されており、そのゲート端子には、ＩＮ（＋）端子に入力された信号が印加される。ＭＯＳＦＥＴ　ＭＮＤのソース端子は、電源電圧ＶＳＳを供給する供給線に接続されており、そのゲート端子は、ＭＯＳＦＥＴ　ＭＮＣのゲート端子に接続されている。すなわち、ＭＯＳＦＥＴ　ＭＮＣとＭＯＳＦＥＴ　ＭＮＤとは、カレントミラー接続されている。
【００３６】
スイッチ回路ＣＴ５０は、Ｐ型のＭＯＳＦＥＴ　ＭＰＪとＮ型のＭＯＳＦＥＴ　ＭＮＫとを備えて構成されている。ＭＯＳＦＥＴ　ＭＰＪのソース端子は、電源電圧ＶＤＤを供給する供給線に接続されており、そのドレイン端子は、自らのゲート端子に接続されているとともに、ＭＯＳＦＥＴ　ＭＮＫのドレイン端子に接続されている。ＭＯＳＦＥＴ　ＭＮＫのソース端子は、電源電圧ＶＳＳを供給する供給線に接続されており、そのゲート端子は、ＭＯＳＦＥＴ　ＭＮＣのゲート端子と、ＭＯＳＦＥＴ　ＭＮＤのゲート端子とに接続されている。すなわち、ＭＯＳＦＥＴ　ＭＮＫは、ＭＯＳＦＥＴ　ＭＮＣ、ＭＮＤとカレントミラー接続されている。
【００３７】
カスコード段回路ＣＴ４０は、Ｐ型のＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂ、ＭＰ３ｃ、ＭＰ３ｄ、ＭＰＥ、ＭＰＦと、Ｎ型のＭＯＳＦＥＴ　ＭＮＧ、ＭＮＨ、ＭＮ４ａ、ＭＮ４ｂとを備えて構成されている。ＭＯＳＦＥＴＭＰ３ａのソース端子は、電源電圧ＶＤＤを供給する供給線に接続されており、そのドレイン端子は、ＭＯＳＦＥＴ　ＭＰＥのソース端子に接続されている。ＭＯＳＦＥＴ　ＭＰ３ｂのソース端子は、電源電圧ＶＤＤを供給する供給線に接続されており、そのドレイン端子は、ＭＯＳＦＥＴ　ＭＰＦのソース端子に接続されており、ゲート端子は、ＭＯＳＦＥＴ　ＭＰ３ａのゲート端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＰ３ａ、ＭＰ３ｂは、カレントミラー接続されており、カレントミラー回路Ｐ３を構成している。さらに、これらＭＯＳＦＥＴ
ＭＰ３ａ、ＭＰ３ｂのゲート端子には、基準電圧ＶＢ１が印加されている。
【００３８】
ＭＯＳＦＥＴ　ＭＰ３ｃのソース端子は、電源電圧ＶＤＤを供給する供給線に接続されており、そのドレイン端子は、ＭＯＳＦＥＴ　ＭＰ３ａのドレイン端子に接続されている。ＭＯＳＦＥＴ　ＭＰ３ｄのソース端子は、電源電圧ＶＤＤを供給する供給線に接続されており、ＭＯＳＦＥＴ　ＭＰ３ｄのドレイン端子は、ＭＯＳＦＥＴ　ＭＰ３ｂのドレイン端子に接続されている。さらに、これらＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄのゲート端子は、ともに、ＭＯＳＦＥＴ　ＭＰＪのゲート端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄ、ＭＰＪは、カレントミラー接続されている。また、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄは、本実施形態におけるカレントミラー回路Ｐ３に並列に接続された並列回路を構成している。
【００３９】
ＭＯＳＦＥＴ　ＭＰＥのドレイン端子は、ＭＯＳＦＥＴ　ＭＮＧのドレイン端子に接続されている。ＭＯＳＦＥＴ　ＭＰＦのドレイン端子は、ＭＯＳＦＥＴ　ＭＮＨのドレイン端子に接続されており、そのゲート端子は、ＭＯＳＦＥＴ　ＭＰＥのゲート端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＰＥ、ＭＰＦは、カレントミラー接続されている。また、これらＭＯＳＦＥＴ　ＭＰＥ、ＭＰＦのゲート端子には、基準電圧ＶＢ２が印加されている。
【００４０】
ＭＯＳＦＥＴ　ＭＮＧのソース端子は、ＭＯＳＦＥＴ　ＭＮ４ａのドレイン端子に接続されている。ＭＯＳＦＥＴ　ＭＮＨのソース端子は、ＭＯＳＦＥＴ　ＭＮ４ｂのドレイン端子に接続されており、そのゲート端子は、ＭＯＳＦＥＴ　ＭＮＧのゲート端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＮＧ、ＭＮＨは、カレントミラー接続されている。また、ＭＯＳＦＥＴ　ＭＮＧ、ＭＮＨのゲート端子には、基準電圧ＶＢ３が印加されている。さらに、このＭＯＳＦＥＴ　ＭＮＨとＭＯＳＦＥＴ　ＭＰＦとの間には、出力段回路に接続する出力端子が設けられている。
【００４１】
ＭＯＳＦＥＴ　ＭＮ４ａのソース端子は、電源電圧ＶＳＳを供給する供給線に接続されている。ＭＯＳＦＥＴ　ＭＮ４ｂのソース端子は、電源電圧ＶＤＤを供給する供給線に接続されている。ＭＯＳＦＥＴ　ＭＮ４ａ、ＭＮ４ｂのゲート端子は互いに接続されているとともに、ＭＯＳＦＥＴ　ＭＮＧのドレイン端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＮ４ａ、ＭＮ４ｂは、本実施形態に係るカレントミラー回路Ｎ４を構成している。
【００４２】
これらの説明から分かるように、本実施形態に係るカスコード段回路ＣＴ４０は、４つのカレントミラー回路が、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に、直列的に接続されていることとなる。そして、これら４段のカレントミラー回路の中間に、出力端子が設けられていることとなる。
【００４３】
次に、この図５の演算増幅器の回路の動作を説明する。この図５の回路で、ＩＮ（＋）端子とＩＮ（−）端子に、同相入力電圧ＶＩＣを印加した場合、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間では、ＭＯＳＦＥＴ　ＭＰＡからの電流が、ＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂには流れ込むが、ＭＯＳＦＥＴ　ＭＮＣには流れ込まない。ＭＯＳＦＥＴ　ＭＮＣに電流が流れないので、ＭＯＳＦＥＴ　ＭＮＫ、ＭＰＪにも電流は流れない。ＭＯＳＦＥＴ　ＭＰＪは、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄとカレントミラー接続されているので、これらＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄにも電流が流れない。このため、ＭＯＳＦＥＴ　ＭＰＥに流れ込む電流は、ＭＯＳＦＥＴ　ＭＰ３ａを流れる電流だけとなり、ＭＯＳＦＥＴ　ＭＰＦに流れ込む電流は、ＭＯＳＦＥＴ　ＭＰ３ｂを流れる電流だけとなる。すなわち、ＭＯＳＦＥＴ　ＭＰＥ、ＭＰＦを流れる電流は従来の半分になる。換言すれば、ＭＯＳＦＥＴ　ＭＰＥに流れ込む電流は、ＭＯＳＦＥＴ　ＭＰＡを流れる電流の半分になり、ＭＯＳＦＥＴ　ＭＰＦに流れ込む電流も、ＭＯＳＦＥＴ　ＭＰＡの半分になる。このため、オフセット電圧は小さくなる。
【００４４】
また、ＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂに電流が流れるので、第１の差動入力回路ＣＴ１０が動作し、ＭＯＳＦＥＴ　ＭＮＣに電流が流れないので、ＭＯＳＦＥＴ　ＭＮＤにも電流が流れず、第２の差動入力回路ＣＴ３０は動作しないようになる。
【００４５】
一方、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤとの間では、ＭＯＳＦＥＴ　ＭＰＡからの電流が、ＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂには流れ込まないが、ＭＯＳＦＥＴ　ＭＮＣには流れ込む。ＭＯＳＦＥＴ　ＭＮＣに電流が流れ込むので、ＭＯＳＦＥＴ　ＭＮＤに電流が流れ、ＭＯＳＦＥＴ　ＭＮＫ、ＭＰＪにも電流が流れる。ＭＯＳＦＥＴ　ＭＰＪは、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄとカレントミラー接続されているので、これらＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄにも電流が流れるようになる。このため、ＭＯＳＦＥＴ　ＭＰＥに流れ込む電流は、ＭＯＳＦＥＴ　ＭＰ３ａを流れる電流と、ＭＯＳＦＥＴ　ＭＰ３ｃを流れる電流を合わせた電流となり、ＭＯＳＦＥＴ　ＭＰＦに流れ込む電流は、ＭＯＳＦＥＴ　ＭＰ３ｂを流れる電流とＭＯＳＦＥＴ　ＭＰ３ｄを流れる電流とを合わせた電流となる。換言すれば、ＭＯＳＦＥＴ　ＭＰＥに流れ込む電流は、ＭＯＳＦＥＴ　ＭＰＡを流れる電流と同等になり、ＭＯＳＦＥＴＭＰＦに流れ込む電流も、ＭＯＳＦＥＴ　ＭＰＡを流れる電流と同等になる。
【００４６】
また、ＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂに電流が流れないので、第１の差動入力回路ＣＴ１０が動作しないようになり、ＭＯＳＦＥＴ　ＭＮＣに電流が流れるので、ＭＯＳＦＥＴ　ＭＮＤに電流が流れるようになり、第２の差動入力回路ＣＴ３０が動作するようになる。
【００４７】
次に、この演算増幅器の通常の増幅動作を説明する。ＩＮ（＋）端子に印加する電圧をＶＩＮ（＋）とし、ＩＮ（−）端子に印加する電圧をＶＩＮ（−）とする。電圧ＶＩＮ（＋）と電圧ＶＩＮ（−）との間に電圧差があり、第１の差動入力回路ＣＴ１０を用いて動作する場合には、ＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂがソース接地回路になっているので、ＭＯＳＦＥＴ　ＭＰ１ａ、ＭＰ１ｂを流れる電流に差が生じる。このため、これらの電流が流れ込むＭＯＳＦＥＴ　ＭＮＧのソース端子の電圧と、ＭＯＳＦＥＴ　ＭＮＨのソース端子の電圧とに、差が生じる。
【００４８】
さらに、ＭＯＳＦＥＴ　ＭＮＧ、ＭＮＨはゲート接地回路になっているため、ＭＯＳＦＥＴ　ＭＮＧのソース端子の電圧と、ＭＯＳＦＥＴ　ＭＮＨのソース端子の電圧とに差が生じることにより、ＭＯＳＦＥＴ　ＭＮＧのドレイン端子の電圧と、ＭＯＳＦＥＴ　ＭＮＨのドレイン端子の電圧とに差が生じる。この際、この差は増幅される。ＭＯＳＦＥＴ　ＭＮＨのドレイン端子は、出力端子となっているので、出力端子の電圧は、入力電圧ＶＩＮ（＋）と入力電圧ＶＩＮ（−）との差により、大きく変動することとなる。
【００４９】
これに対して、電圧ＶＩＮ（＋）と電圧ＶＩＮ（−）との間に電圧差があり、第２の差動入力回路ＣＴ３０を用いて動作する場合には、ＭＯＳＦＥＴ　ＭＰ２ａ、ＭＰ２ｂがソース接地回路になっているので、ＭＯＳＦＥＴ　ＭＰ２ａ、ＭＰ２ｂを流れる電流に差が生じる。このため、ＭＯＳＦＥＴ　ＭＮＥのソース端子の電圧と、ＭＯＳＦＥＴ　ＭＮＦのソース端子の電圧とに、差が生じる。
【００５０】
さらに、ＭＯＳＦＥＴ　ＭＮＥ、ＭＮＦはゲート接地回路になっているため、ＭＯＳＦＥＴ　ＭＮＥのソース端子の電圧と、ＭＯＳＦＥＴ　ＭＮＦのソース端子の電圧とに差が生じることにより、ＭＯＳＦＥＴ　ＭＮＥのドレイン端子の電圧と、ＭＯＳＦＥＴ　ＭＮＦのドレイン端子の電圧とに差が生じる。この際、この差は増幅される。ＭＯＳＦＥＴ　ＭＮＦのドレイン端子は、出力端子となっているので、出力端子の電圧は、入力電圧ＶＩＮ（＋）と入力電圧ＶＩＮ（−）との差により、大きく変動することとなる。
【００５１】
なお、本実施形態においては、同相入力電圧ＶＩＣが切替電圧Ｖ１である場合を基準に、第１の差動入力回路ＣＴ１０と第２の差動入力回路ＣＴ３０が切り替わって動作するとしたが、この切替電圧Ｖ１の近傍では、これら第１及び第２の差動入力回路ＣＴ１０、ＣＴ２０がともに動作する領域も存在する。しかし、本実施形態にいては、簡略化のため、また、動作をより適切に説明するために、切替電圧Ｖ１を境として、第１の差動入力回路ＣＴ１０と、第２の差動入力回路ＣＴ３０とが、切り替わって動作すると表現することとしている。
【００５２】
以上の動作を、数式を用いて解析すると次のようになる。同相入力電圧ＶＩＣが電源電圧ＶＳＳと切替電圧Ｖ１との間の範囲にある場合では、図３のカレントミラー回路Ｐ３に流れる電流ＩＤ３は従来の回路の半分となり、次のように表せる。
【００５３】
【数１５】
2004088362.tif 000017
（１１）式の関係式は図５の回路でも成り立つように設計されており、本実施形態に係る回路のカレントミラー回路Ｐ３、Ｐ４のＶｔｈ特性誤差により生じる｜ＶＩＯＶＩＣ＝ＶＳＳ〜Ｖ１｜ＭＡＸをＶＩＯ３とすると、（１０），（１１），（２１）式から、次のようになる。
【００５４】
【数１６】
2004088362.tif 000018
【００５５】
したがって、本実施形態に係る演算増幅器の回路は、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１との間の範囲にある場合のオフセット電圧の最大値を（２４）式の大きさ分小さくすることができる。
【００５６】
同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤとの間の範囲にある場合では、図４のカレントミラー回路Ｐ３に流れる電流ＩＤ３は従来回路と同様の電流である。このため、本実施形態に係る回路におけるカレントミラー回路Ｐ３、Ｐ４のＶｔｈ特性誤差により生じる｜ＶＩＯＶＩＣ＝Ｖ１〜ＶＤＤ｜ＭＡＸをＶＩＯ４とすると、次のように表される。
【００５７】
【数１７】
2004088362.tif 000019
この（２５）式から分かるように、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤとの間にある場合における、オフセット電圧ＶＩＯの最大値は従来と変わらない。従って、ＶＩＯ−ＶＩＣ特性を従来の演算増幅器の回路と本実施形態に係る演算増幅器の回路とで比較すると、図６に示すようになる。
【００５８】
また、ＶＩＯ３とＶＩＯ４の電圧差ｄＶＩＯ２は、次のようになる。
【００５９】
【数１８】
2004088362.tif 000020
（２６）式から、カレントミラー回路Ｐ３のＶｔｈの特性誤差の最大値｜ｄＶｔｈ３｜ＭＡＸと、カレントミラー回路Ｎ４のＶｔｈの特性誤差の最大値｜ｄＶｔｈ４｜ＭＡＸを考慮して、
【００６０】
【数１９】
2004088362.tif 000021
となるようβ３，β４の値を設計すれば、同相入力電圧ＶＩＣが切替電圧Ｖ１近傍となる場合のオフセット電圧ＶＩＯの変動を小さくすることができる。
【００６１】
以上のように、本実施形態に係る演算増幅器によれば、図６から分かるように、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１との間にある場合には、カレントミラー回路Ｐ３に流れ込む電流が、ＭＯＳＦＥＴ　ＭＰＡを流れる電流のおよそ半分になるので、オフセット電圧ＶＩＯの最大値もおよそ半分にすることができる。すなわち、従来の演算増幅器よりも、オフセット電圧ＶＩＯを小さくすることができる。
【００６２】
このため、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１との間にある場合のオフセット電圧と、同相入力電圧ＶＩＣが切替電圧Ｖ１と電源電圧ＶＤＤとの間にある場合のオフセット電圧ＶＩＯとの差を縮小することができる。
【００６３】
〔第２実施形態〕
上述した第１実施形態では、同相入力電圧ＶＩＣが電源電圧ＶＳＳと切替電圧Ｖ１との間にある場合にカレントミラー回路Ｐ３に流れる電流を、同相入力電圧ＶＩＣが切替電圧Ｖ１と電源電圧ＶＤＤの間にある場合にカレントミラー回路Ｐ３に流れる電流よりも少なくすることにより、両者の間のオフセット電圧ＶＩＯの差が小さくなるようにしたが、本実施形態では、カレントミラー回路Ｎ４に流れる電流を小さくすることにより、同様の作用効果が得られるようにしたものである。より詳しくを、以下に説明する。
【００６４】
図７は、本実施形態に係る演算増幅器の回路構成を示す図である。この図７に示すように、本実施形態においては、まず、カスコード段回路ＣＴ４２の構成が、上述した第１実施形態と異なる。すなわち、カレントミラー回路Ｐ３に並列回路を設ける代わりに、カレントミラー回路Ｎ４に並列回路を設けている。
【００６５】
より詳しく説明すると、カレントミラー回路Ｎ４は、Ｎ型のＭＯＳＦＥＴ　ＭＮ４ａ、ＭＮ４ｂに加えて、Ｎ型のＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄを備えて構成されている。本実施形態においては、ＭＯＳＦＥＴ　ＭＮ４ａ、ＭＮ４ｂのゲート幅Ｗは、上述した第１実施形態の半分になっている。また、ＭＯＳＦＥＴ　ＭＮ４ｄ、ＭＮ４ｄのサイズは、ＭＯＳＦＥＴ　ＭＮ４ａ、ＭＮ４ｂのサイズと等しくなっている。
【００６６】
ＭＯＳＦＥＴ　ＭＮ４ｃのドレイン端子は、ＭＯＳＦＥＴ　ＭＮ４ａのドレイン端子に接続されており、ＭＯＳＦＥＴ　ＭＮ４ｃのソース端子は、電源電圧ＶＳＳを供給する供給線に接続されており、ＭＯＳＦＥＴ　ＭＮ４ｃのゲート端子は、ＭＯＳＦＥＴ　ＭＮＣのドレイン端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＮ４ｃは、ＭＯＳＦＥＴ　ＭＮ４ａと並列に接続されている。
【００６７】
一方、ＭＯＳＦＥＴ　ＭＮ４ｄのドレイン端子は、ＭＯＳＦＥＴ　ＭＮ４ｂのドレイン端子に接続されており、ＭＯＳＦＥＴ　ＭＮ４ｄのソース端子は、電源電圧ＶＳＳを供給する供給線に接続されており、ＭＯＳＦＥＴ　ＭＮ４ｄのゲート端子は、ＭＯＳＦＥＴ　ＭＮＣのゲート端子に接続されている。つまり、ＭＯＳＦＥＴ　ＭＮ４ｄは、ＭＯＳＦＥＴ　ＭＮ４ｂと並列に接続されている。
【００６８】
また、これらのことから分かるように、ＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄは、ＭＯＳＦＥＴ　ＭＮＣ、ＭＮＤとカレントミラー接続されている。このため、ＭＯＳＦＥＴ　ＭＮＣに電流が流れる場合、つまり、第２の差動入力回路ＣＴ３０が動作する場合には、ＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄもオンになり、電流が流れるようになる。一方、ＭＯＳＦＥＴ　ＭＮＣに電流が流れない場合、つまり、第１の差動入力回路ＣＴ１０が動作する場合には、ＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄはオフになり、電流が流れないようになる。これらＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄが、本実施形態におけるカレントミラー回路Ｎ４に並列に接続された並列回路を構成する。
【００６９】
上述した第１実施形態と異なり、スイッチ回路ＣＴ５０が設けられていないのは、ＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄのオン／オフを切り替えるのに、レベルシフトする必要がないからである。すなわち、上述した第１実施形態においては、図５に示すように、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄが電源電圧ＶＤＤ側に設けられているので、ＭＯＳＦＥＴ　ＭＮＣを直接、ＭＯＳＦＥＴ　ＭＰ３ｃ、ＭＰ３ｄとカレントミラー接続することができない。これに対して、本実施形態においては、図７に示すように、ＭＯＳＦＥＴ　ＭＮ４ａ、ＭＮ４ｂがＭＯＳＦＥＴ　ＭＮＣと同じように電源電圧ＶＳＳ側に設けられているので、ＭＯＳＦＥＴ　ＭＮＣを直接、ＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄに接続することができる。このため、本実施形態においては、スイッチ回路ＣＴ５０が不要になるのである。
【００７０】
以上のように、本実施形態に係る演算増幅器においても、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間である場合には、第１の差動入力回路ＣＴ１０が動作するとともに、ＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄがオフになるので、カレントミラー回路Ｎ４を流れる電流を従来の半分にすることができる。このため、オフセット電圧を小さくすることができる。
【００７１】
一方、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤとの間である場合には、第２の差動入力回路ＣＴ３０が動作するとともに、ＭＯＳＦＥＴ　ＭＮ４ｃ、ＭＮ４ｄがオンになるので、カレントミラー回路Ｎ４は従来と同様の電流を流すことができる。このため、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間にある場合のオフセット電圧と、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤの間にある場合のオフセット電圧との差を、小さくすることができる。
【００７２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間にある場合と、切替電圧Ｖ１から電源電圧ＶＤＤの間にある場合に、カスコード段回路ＣＴ４０、ＣＴ４２を流れる電流の比は、上述した例に限られるものではない。例えば、図５においては、ＭＯＳＦＥＴ　ＭＰＡを流れる電流と、ＭＯＳＦＥＴ　ＭＰ３ａを流れる電流と、ＭＯＳＦＥＴ　ＭＰ３ｂを流れる電流と、ＭＯＳＦＥＴ　ＭＰ３ｃを流れる電流と、ＭＯＳＦＥＴ　ＭＰ３ｄを流れる電流との比を、２：１：１：１：１にしたが、例えば、これを２：２／３：２／３：１：１にしても良いし、２：２／３：２／３：４／３：４／３にしても良い。すなわち、同相入力電圧ＶＩＣが電源電圧ＶＳＳから切替電圧Ｖ１の間にある場合にカスコード段回路ＣＴ４０、ＣＴ４２を流れる電流の量が、同相入力電圧ＶＩＣが切替電圧Ｖ１から電源電圧ＶＤＤにある場合にカスコード段回路ＣＴ４０、ＣＴ４２を流れる電流の量よりも、少なくなるようにすればよい。
【００７３】
また、上述した第１及び第２実施形態に係る各回路は、同様の動作をするのであれば、異なる素子及び異なる接続構成であっても良い。この場合、上述した第１の差動入力回路ＣＴ１０と、第２の差動入力回路ＣＴ３０と、スイッチ回路ＣＴ２０、ＣＴ５０と、カスコード段回路ＣＴ４０とをブロックで表して接続関係を示すと、図８のようになる。
【００７４】
さらにまた、上述した実施形態では、各回路をＭＯＳＦＥＴを用いて構成したが、各回路を構成する素子はＭＯＳＦＥＴに限るものではなく、ＭＩＳＦＥＴ等の他の構造のトランジスタを用いてもよい。
【００７５】
【発明の効果】
以上説明したように、本発明に係る演算増幅器によれば、オフセット電圧、及び、オフセット電圧差を可及的に小さくすることができる。
【図面の簡単な説明】
【図１】従来の演算増幅器の構成を示す回路図。
【図２】演算増幅器のオフセット電圧を測定するための帰還回路の構成を示す回路図。
【図３】第１の差動入力回路が動作している場合の等価回路図。
【図４】第２の差動入力回路が動作している場合の等価回路図。
【図５】本発明の第１実施形態に係る演算増幅器の構成を示す回路図。
【図６】第１実施形態に係る演算増幅器の最大オフセット電圧と、従来の演算増幅器の最大オフセットとを対比して示すグラフ。
【図７】本発明の第２実施形態に係る演算増幅器の構成を示す図。
【図８】第１及び第２実施形態に係る演算増幅器の構成をブロックで示す図。
【符号の説明】
ＣＴ１０　第１の差動入力回路
ＣＴ２０　スイッチ回路
ＣＴ３０　第２の差動入力回路
ＣＴ４０　カスコード段回路
ＣＴ５０　スイッチ回路
ＶＤＤ　第１の電源電圧
ＶＳＳ　第２の電源電圧
ＩＮ（＋）　第１の入力端子
ＩＮ（−）　第２の入力端子
【図１】
2004088362.tif 000022
【図２】
2004088362.tif 000023
【図３】
2004088362.tif 000024
【図４】
2004088362.tif 000025
【図５】
2004088362.tif 000026
【図６】
2004088362.tif 000027
【図７】
2004088362.tif 000028
【図８】
2004088362.tif 000029