(57)【要約】【課題】多結晶シリコンにかかるストレスを抑制しつつ、ゲート酸化膜の形成時における多結晶シリコンの酸化を低減する。【解決手段】多結晶シリコンゲート４を酸化窒化シリコン膜５で覆ってから、シリコン基板１の熱酸化を行うことにより、第１ゲート酸化膜３と厚みの異なる第２ゲート酸化膜６をシリコン基板１上に形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成された多結晶シリコンゲートと、
前記多結晶シリコンゲートを覆う酸化窒化シリコン膜と、
前記多結晶シリコンゲートが前記酸化窒化シリコン膜で覆われた状態で、前記シリコン基板上に形成されたゲート酸化膜とを備えることを特徴とする半導体装置。
【請求項２】
前記酸化窒化シリコン膜の厚みは、１００〜１５０Åの範囲であることを特徴とする請求項１記載の半導体装置。
【請求項３】
シリコン基板上に多結晶シリコンゲートを形成する工程と、前記多結晶シリコンゲートが形成されたシリコン基板上に酸化窒化シリコン膜を形成する工程と、
前記多結晶シリコンゲートを覆う酸化窒化シリコン膜以外の酸化窒化シリコン膜を除去する工程と、
熱酸化により、前記シリコン基板上にゲート酸化膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記酸化窒化シリコン膜の厚みは、１００〜１５０Åの範囲であることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、多結晶シリコンゲート形成後の熱酸化工程に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、異なる厚みのゲート酸化膜を形成するため、多結晶シリコンゲート形成後に熱酸化を行う工程がある。
ここで、熱酸化時に多結晶シリコンゲートが酸化される分を補償するため、多結晶シリコンゲートが酸化される分を予め見込んで、多結晶シリコンゲートを厚く形成する方法があった。
【０００３】
図２は、従来の半導体装置の製造方法の一例を示す断面図である。
図２（ａ）において、シリコン基板１１には、素子分離のためのフィールド酸化膜１２が形成され、フィールド酸化膜１２で素子分離された能動領域には、第１ゲート酸化膜１３を介して多結晶シリコンゲート１４が形成されている。
そして、図２（ｂ）に示すように、多結晶シリコンゲート１４の形成後、シリコン基板１１の熱酸化を行うことにより、第１ゲート酸化膜１３と厚みの異なる第２ゲート酸化膜１６をシリコン基板１１上に形成する。
【０００４】
ここで、熱酸化により、第２ゲート酸化膜１６を形成すると、多結晶シリコンゲート１４も熱酸化され、多結晶シリコンゲート１４の表面にはシリコン酸化膜１５が形成されるため、多結晶シリコンゲート１４の厚みが減少する。
このため、多結晶シリコンゲートの膜厚を厚くしてから、シリコン基板１１の熱酸化を行うことにより、多結晶シリコンゲート１４の厚みの減少分を補償する。
【０００５】
一方、熱酸化時に多結晶シリコンゲートが酸化されることを防止するため、窒化シリコン膜で多結晶シリコンゲートを覆ってから、熱酸化を行う方法もあった。
図３は、従来の半導体装置の製造方法の別例を示す断面図である。
図３（ａ）において、シリコン基板２１には、素子分離のためのフィールド酸化膜２２が形成され、フィールド酸化膜２２で素子分離された能動領域には、第１ゲート酸化膜２３を介して多結晶シリコンゲート２４が形成されている。
【０００６】
そして、図３（ｂ）に示すように、ＣＶＤ法により、多結晶シリコンゲート２４が形成されたシリコン基板２１上に窒化シリコン（Ｓｉ３Ｎ４）膜を形成し、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコンゲート２４を覆う窒化シリコン膜２５以外の窒化シリコン膜を除去する。
そして、図３（ｃ）に示すように、多結晶シリコンゲート２４が窒化シリコン膜２５で覆われた状態で、シリコン基板２１の熱酸化を行うことにより、第１ゲート酸化膜２３と厚みの異なる第２ゲート酸化膜２６をシリコン基板２１上に形成する。
【０００７】
これにより、シリコン基板２１の熱酸化を行った場合においても、多結晶シリコンゲート２４が酸化されることを防止することができ、結晶シリコンゲート２４の厚みの減少を防止することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図２の方法では、第２ゲート酸化膜１６の厚みを厚くすると、多結晶シリコンゲート１４の厚みの減少分も大きくなり、特に、高耐圧トランジスタなどで、第２ゲート酸化膜１６の厚みが１０００Å以上になると、多結晶シリコンゲート１４がほぼ完全に酸化されて、多結晶シリコンゲート１４が消滅するという問題があった。
【０００９】
また、図３の方法では、多結晶シリコンゲート２４の厚みの減少は防止できるが、窒化シリコン膜２５に起因するストレスにより、多結晶シリコンゲート２４の抵抗値が変動するという問題があった。
そこで、本発明の目的は、多結晶シリコンにかかるストレスを抑制しつつ、ゲート酸化膜の形成時における多結晶シリコンの酸化を低減することが可能な半導体装置およびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、シリコン基板上に形成された多結晶シリコンゲートと、前記多結晶シリコンゲートを覆う酸化窒化シリコン膜と、前記多結晶シリコンゲートが前記酸化窒化シリコン膜で覆われた状態で、前記シリコン基板上に形成されたゲート酸化膜とを備えることを特徴とする。
【００１１】
これにより、ゲート酸化膜を形成するための熱酸化を行った場合においても、多結晶シリコンにかかるストレスを緩和しつつ、多結晶シリコンゲートが酸化されることを防止することができる。
このため、多結晶シリコンゲートの厚みの減少を抑制しつつ、多結晶シリコンゲートの抵抗値の変動を抑制することができ、多結晶シリコンゲートの抵抗値の安定化を図ることが可能となるとともに、高耐圧デバイスへの適用も容易に行うことが可能となる。
【００１２】
また、請求項２記載の半導体装置によれば、前記酸化窒化シリコン膜の厚みは、１００〜１５０Åの範囲であることを特徴とする。
これにより、多結晶シリコンゲートの酸化を効果的に抑制しつつ、伝播遅延の増大を抑制して、特性劣化を抑制することが可能となる。
また、請求項３記載の半導体装置の製造方法によれば、シリコン基板上に多結晶シリコンゲートを形成する工程と、前記多結晶シリコンゲートが形成されたシリコン基板上に酸化窒化シリコン膜を形成する工程と、前記多結晶シリコンゲートを覆う酸化窒化シリコン膜以外の酸化窒化シリコン膜を除去する工程と、熱酸化により、前記シリコン基板上にゲート酸化膜を形成する工程とを備えることを特徴とする。
【００１３】
これにより、多結晶シリコンゲートを酸化窒化シリコン膜で覆ってから、熱酸化を行うことが可能となり、多結晶シリコンゲートの厚みの減少を抑制しつつ、多結晶シリコンゲートの抵抗値の安定化を図ることが可能となる。
また、請求項４記載の半導体装置の製造方法によれば、前記酸化窒化シリコン膜の厚みは、１００〜１５０Åの範囲であることを特徴とする。
【００１４】
これにより、多結晶シリコンゲートの酸化を効果的に抑制しつつ、伝播遅延の増大を抑制して、特性劣化を抑制することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１６】
図１（ａ）において、シリコン基板１には、素子分離のためのフィールド酸化膜２が形成され、フィールド酸化膜２で素子分離された能動領域には、第１ゲート酸化膜３を介して多結晶シリコンゲート４が形成されている。
そして、図１（ｂ）に示すように、例えば、６５０度の温度で熱ＣＶＤ法を行うことにより、多結晶シリコンゲート４が形成されたシリコン基板１上に酸化窒化シリコン（ＳｉＯＮ）膜を形成し、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコンゲート４を覆う酸化窒化シリコン膜５以外の酸化窒化シリコン膜を除去する。
【００１７】
そして、図１（ｃ）に示すように、多結晶シリコンゲート４が酸化窒化シリコン膜５で覆われた状態で、シリコン基板１の熱酸化を行うことにより、第１ゲート酸化膜３と厚みの異なる第２ゲート酸化膜６をシリコン基板１上に形成する。
これにより、シリコン基板１の熱酸化を行った場合においても、多結晶シリコンゲート４にかかるストレスを緩和しつつ、多結晶シリコンゲート４が酸化されることを防止することができ、多結晶シリコンゲート４の厚みの減少を抑制することが可能となるとともに、多結晶シリコンゲート４の抵抗値の安定化を図ることが可能となる。
【００１８】
なお、多結晶シリコンゲート４を覆う酸化窒化シリコン膜５の厚みは、例えば、１００〜１５０Å程度の範囲にあることが好ましく、これにより、多結晶シリコンゲート４の酸化を効果的に抑制することが可能となるとともに、酸化窒化シリコン膜５を多結晶シリコンゲート４上に残したままでも、伝播遅延の増大を抑制して、特性劣化を抑制することができる。
【００１９】
【発明の効果】
以上説明したように、本発明によれば、多結晶シリコンゲートを酸化窒化シリコン膜で覆ってから、熱酸化を行うことにより、多結晶シリコンゲートの厚みの減少を抑制することが可能となるとともに、多結晶シリコンゲートの抵抗値の安定化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】従来の半導体装置の製造方法の一例を示す断面図である。
【図３】従来の半導体装置の製造方法の別例を示す断面図である。
【符号の説明】
１  シリコン基板、２  フィールド酸化膜、３  第１ゲート酸化膜、４  多結晶シリコンゲート、５  酸化窒化シリコン膜、６  第２ゲート酸化膜
【図１】
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【図２】
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【図３】
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