(57)【要約】【課題】  フラッシュメモリセルのプログラム誤判定を防止し、均一のしきい値電圧の分布を有することができるフラッシュメモリ装置及びそのプログラム検証方法を提供する。【解決手段】  本発明のフラッシュメモリ装置は、フラッシュメモリセルのプログラム可否を確認するためのプログラム検証電圧を可変的に発生させるプログラム検証電圧発生部を含む。プログラム検証電圧発生部は電源電圧と接地電圧との間に直列連結される第１乃至第３抵抗と、第１抵抗の両端に連結され、第１プログラム検証制御信号に応答して前記第１抵抗を短絡させる第１ＮＭＯＳトランジスタと、第２抵抗の両端に連結され、第２プログラム検証制御信号に応答して第２抵抗を短絡させる第２ＮＭＯＳトランジスタとを具備し、第１及び第２プログラム検証制御信号が選択的に活性化されることによって変化するプログラム検証電圧を発生させる。【選択図】    図４
2004171747.tif 000002
【特許請求の範囲】
【請求項１】
複数個のフラッシュメモリセルが配列されるメモリセルアレイブロックと、
前記フラッシュメモリセルのプログラムの可否を確認するためのプログラム検証電圧を可変的に発生させるプログラム検証電圧発生部と、
前記フラッシュメモリセルの制御ゲートと連結されるワードラインに前記プログラム検証電圧を伝達するワードラインレベル選択部とを具備することを特徴とするフラッシュメモリ装置。
【請求項２】
前記プログラム検証電圧発生部は、
電源電圧と接地電圧との間に直列連結されるＰＭＯＳトランジスタと第1乃至第３抵抗と、
前記第１抵抗の両端に連結され、第1プログラム検証制御信号に応答して前記第1抵抗を短絡させ、前記ＰＭＯＳトランジスタのドレインと前記第1抵抗の連結点にプログラム検証電圧を発生する第1ＮＭＯＳトランジスタと、
前記第２抵抗の両端に連結され、第２プログラム検証制御信号に応答して前記第２抵抗を短絡させる第２ＮＭＯＳトランジスタと、
前記第１抵抗と前記第２抵抗との間のノード電圧と基準電圧とを比較し、その出力が前記ＰＭＯＳトランジスタのゲートに連結される比較器とを具備することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記第１及び第２プログラム検証制御信号は、
前記プログラム検証電圧レベルを変化させるために選択的に活性化されることを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記ワードラインレベル選択部は、
動作モードに従って前記フラッシュメモリセルのワードラインにプログラミング電圧、読み出し電圧、導通電圧または消去電圧を印加することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
少なくとも一つ以上のフラッシュメモリセルを含み、前記フラッシュメモリセルのプログラム可否を検証する方法において、
所定のプログラミング電圧を前記フラッシュメモリセルに印加する第１段階と、
プログラム検証制御信号に選択的に応答してプログラム検証電圧を発生する第２段階と、前記プログラム検証電圧に応答して前記フラッシュメモリセルのプログラム可否を確認する第３段階とを具備し、
前記第１乃至第３段階で構成されるプログラム単位ループサイクルを前記フラッシュメモリセルがプログラム完了するまで繰り返して実行し、前記プログラム単位ループサイクルごとに前記プログラム検証電圧を変化させることを特徴とするフラッシュメモリ装置のプログラム検証方法。
【請求項６】
前記フラッシュメモリ装置のプログラム検証方法は、
ｎ番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルが（ｎ−１）番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルより高いことを特徴とする請求項５に記載のフラッシュメモリ装置のプログラム検証方法。
【請求項７】
前記フラッシュメモリ装置のプログラム検証方法は、
(ｎ＋１)番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルが前記ｎ番目のプログラム単位ループサイクルである時の前記プログラム検証電圧レベルより低いことを特徴とする請求項６に記載のフラッシュメモリ装置のプログラム検証方法。
【請求項８】
前記フラッシュメモリ装置のプログラム検証方法は、
(ｎ−１)番目のプログラム単位ループサイクルである時の前記プログラム検証電圧レベルと、（ｎ＋１）番目のプログラム単位ループサイクルである時の前記プログラム検証電圧レベルが互いに異なる電圧レベルを有することを特徴とする請求項７に記載のフラッシュメモリ装置のプログラム検証方法。
【請求項９】
前記フラッシュメモリ装置のプログラム検証方法は、
(ｎ−１)番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベル、ｎ番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベル、及び(ｎ＋１)番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルが互いに異なる電圧レベルを有することを特徴とする請求項５に記載のフラッシュメモリ装置のプログラム検証方法。
【請求項１０】
前記フラッシュメモリ装置のプログラム検証方法は、
ｎ番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルが(ｎ−１)番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルより低くて、（ｎ＋１）番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルがｎ番目の前記プログラム単位ループサイクルである時の前記プログラム検証電圧レベルより低いことを特徴とする請求項５に記載のフラッシュメモリ装置のプログラム検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであり、特に、プログラム検証電圧を可変的に印加することができるフラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
不揮発性メモリ装置のうちフラッシュメモリ装置は、オンボード上で書き込みと消去動作が可能な高密度の情報貯蔵装置である。フラッシュメモリセルは選択ゲート、フローティングゲート、ソース及びドレインを含む一つのＦＥＴ(Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ)で構成される。情報はフラッシュメモリセルのしきい値電圧Ｖｔの変化により発生するフローティングゲート上のチャージ量の変動によりフラッシュメモリセルに貯蔵される。フラッシュメモリセルデータは選択ゲートと連結されるワードラインに選択電圧を印加することによって読み出される。選択電圧が印加されてフラッシュメモリセルが導通されることによって流れる電流量は、フラッシュメモリセルのしきい値電圧Ｖｔにより決められる。
【０００３】
フラッシュメモリセルは一般的に二つの状態、すなわち“プログラムされた”と“消去された”状態を有する。フラッシュメモリセルがプログラムされれば、余剰電子がフローティングゲート上にトラップされ、しきい値電圧Ｖｔが上がって、選択されたフラッシュメモリセルは少ないドレイン−ソース電流が流れる。フラッシュメモリセルがプログラムされた状態をロジック“０”という。フラッシュメモリセルが消去されれば、フローティングゲート上に余剰電子が少ないとか無くて、フラッシュメモリセルは多くのソース−ドレイン電流が流れる。フラッシュメモリセルが消去された状態をロジック“１”という。
【０００４】
図１は従来のフラッシュメモリ装置の一部分を示す図である。これを参照すると、フラッシュメモリ装置１００は、メモリセルアレイブロック１１０、ロウデコーダ１２０、ワードラインレベル選択部１３０、ドライバ部１４０、及びページバッファ１５０を含む。メモリセルアレイブロック１１０は、フラッシュメモリセルが直列連結されたｉ個のストリング２００、２０２、２０４、２０６を含む。第１ストリング２００は、第１乃至第１６ワードラインＷＬｊ、ｊ＝０、１、…１５に各ゲートが連結された直列連結のフラッシュメモリセル１１２、１１３、１１４を有する。第１ワードラインＷＬ０にゲートが連結されたフラッシュメモリセル１１２のドレインは、ストリング選択ラインＳＳＬにゲートが連結される第１選択トランジスタ１１１のソースと連結され、第１６ワードラインＷＬ１５にゲートが連結されたフラッシュメモリセル１１４のソースは、接地選択ラインＧＳＬにゲートが連結される第２選択トランジスタ１１５のドレインと連結される。第１選択トランジスタ１１１のドレインは第１ビットラインＢＬ０と連結され、第２選択トランジスタ１１５のソースは共通ソースラインＣＳＬに連結される。
【０００５】
ｉ個のストリング２００、２０２、２０４、２０６はストリング選択ラインＳＳＬ、第１乃至第１６ワードラインＷＬｊ、ｊ＝０、１、…１５、及び接地選択ラインＧＳＬと連結され、各々のストリング２００、２０２、２０４、２０６はビットラインＢＬ０、ＢＬ１、…ＢＬｉ−１、ＢＬｉを通じてページバッファ１５０と連結され、一つのページ単位を構成する。図１は説明の便宜のために、メモリセルアレイブロック１１０内の一つのページを示しているが、実際的には、メモリセルアレイブロック１１０は複数個のページ単位を含む。ページ単位はロウデコーダ１２０によりアドレッシングされ、ロウデコーダ１２０のアドレッシング信号に応答してドライバ部１４０内のトランジスタがターンオンされて一つのページ単位が選択される。
【０００６】
ワードラインレベル選択部１３０はプログラミング電圧ＶＰＧＭ、読み出し電圧ＶＲＥＡＤ、プログラム検証電圧ＶＲＤＶ、導通電圧ＶＰＡＳＳのうち該当モードに従って一つの電圧を選択してドライバ部１４０に伝達する。プログラミング電圧ＶＰＧＭは選択されたフラッシュメモリセルのプログラミング動作時に、読み出し電圧ＶＲＥＡＤは読み出し動作時に、そしてプログラム検証電圧ＶＲＤＶはプログラム可否を検証する時に、各々印加され、導通電圧ＶＰＡＳＳは非選択のフラッシュメモリセルを導通させてセル電流が流れるようにするために印加される。ドライバ部１４０はロウデコーダ１２０のアドレッシング信号に応答して選択された一つのページ単位内のワードラインＷＬｊ、ｊ＝０、１、…、１５に該当モード電圧を印加する。ページバッファ１５０はビットラインＢＬ０、ＢＬ１、…、ＢＬｉ−１、ＢＬｉを通じて流れるセル電流を感知して選択されたフラッシュメモリセルのデータを判定する。
【０００７】
このようなフラッシュメモリ装置１００は、フラッシュメモリセルへのプログラミング動作を実行した後に、プログラム可否を確認するプログラム検証動作を実行する一つのサイクル(“プログラム単位ループ”ともいう)を繰り返して実行する。プログラム検証読み出し動作を実行してフラッシュメモリセルがプログラムされたことが判明されれば、プログラミング動作を終了し、そうでなければ、再びプログラミング動作を実行してプログラム検証読み出し動作を実行する動作を繰り返す。例えば、一つのワードライン        ＷＬに連結されるフラッシュメモリセルが４Ｋ個程度であると仮定すれば、これらをプログラミングし、プログラム検証に所定のサイクルが必要である。何度かのサイクルを繰り返して一つのワードラインＷＬに連結されたフラッシュメモリセルがプログラム完了したと判明されれば、他のワードラインＷＬをプログラミングし、プログラム検証動作を繰り返して実行する。
【０００８】
ところで、選択された一つのワードラインＷＬに対してプログラミング動作とプログラム検証動作を繰り返すと、まだプログラミングされないフラッシュメモリセルがプログラムされたと判定されて、プログラミング動作を終了する問題点が発生する。なぜなら、図２に示すように、一つのプログラム単位ループを繰り返して実行する間、プログラミング電圧ＶＰＧＭは増加し、プログラム検証読み出し電圧ＶＲＤＶは一定に印加され、初めの何度かのプログラム単位ループの間、プログラムされないフラッシュメモリセルによりセル電流が大きくなって、共通ソースラインＣＳＬレベルが上がるようになる。ここで、以後に実行されるプログラム単位ループの間、一定のプログラム検証電圧ＶＲＤＶが印加されれば、共通ソースラインＣＳＬのレベル上昇によりセル電流が減少する。これによって、実際にプログラムされていないフラッシュメモリセルがプログラムされたと誤判定するようになる。
【０００９】
図３は図２のプログラム検証方法によるフラッシュメモリセルのしきい値電圧Ｖｔ分布を示す図である。これを参照すると、すべてのフラッシュメモリセルへの消去動作が実行された初期状態時、フラッシュメモリセルのしきい値電圧Ｖｔはマイナス電圧レベルを有する。以後、順次にプログラム単位ループを実行して、最後のループで高いプログラミング電圧ＶＰＧＭによりフラッシュメモリセルがプログラムされることによって、しきい値電圧Ｖｔが高く、そして不均一に分布する。高いしきい値電圧Ｖｔを有するフラッシュメモリセルの不均一の分布は、消去動作時にページ単位のフラッシュメモリセルが完全に消去されない問題点を発生させる。一方、プログラム検証電圧ＶＲＤＶ近くの低いしきい値電圧Ｖｔを有するフラッシュメモリセルは、プログラム可否が確実でなくて、プログラムされない状態に残る問題点を発生させる。
【００１０】
したがって、フラッシュメモリセルのプログラム誤判定を防止し、均一のしきい値電圧分布を有することができるフラッシュメモリ装置及びそのプログラム検証方法が求められる。
【特許文献１】韓国公開特許１９９９−００１２４２９号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、フラッシュメモリセルのプログラム誤判定を防止することができるフラッシュメモリ装置を提供することにある。
【００１２】
本発明の他の目的は、フラッシュメモリセルのプログラム誤判定を防止することができるプログラム検証方法を提供することにある。
【課題を解決するための手段】
【００１３】
上述の目的を達成するために、本発明は複数個のフラッシュメモリセルが配列されるメモリセルアレイブロックと、フラッシュメモリセルのプログラムの可否を確認するためのプログラム検証電圧を可変的に発生させるプログラム検証電圧発生部と、フラッシュメモリセルの制御ゲートと連結されるワードラインにプログラム検証電圧を伝達するワードラインレベル選択部とを含む。
【００１４】
プログラム検証電圧発生部は、望ましくは、電源電圧と接地電圧との間に直列連結されるＰＭＯＳトランジスタと第1乃至第３抵抗と、第1抵抗の両端に連結され、第1プログラム検証制御信号に応答して前記第1抵抗を短絡させ、ＰＭＯＳトランジスタのドレインと第1抵抗の連結点にプログラム検証電圧を発生する第1ＮＭＯＳトランジスタと、第２抵抗の両端に連結され、第２プログラム検証制御信号に応答して第２抵抗を短絡させる第２ＮＭＯＳトランジスタと、第１抵抗と第２抵抗との間のノード電圧と基準電圧とを比較し、その出力がＰＭＯＳトランジスタのゲートに連結される比較器とを含む。第１及び第２プログラム検証制御信号は、プログラム検証電圧レベルを変化させるために選択的に活性化される。ワードラインレベル選択部は、動作モードに従ってフラッシュメモリセルのワードラインにプログラミング電圧、読み出し電圧、導通電圧または消去電圧を印加する。
【００１５】
前記他の目的を達成するために本発明は、少なくとも一つ以上のフラッシュメモリセルを含み、フラッシュメモリセルのプログラム可否を検証する方法において、所定のプログラミング電圧を前記フラッシュメモリセルに印加する第１段階と、プログラム検証制御信号に選択的に応答してプログラム検証電圧を発生する第２段階と、プログラム検証電圧に応答してフラッシュメモリセルのプログラム可否を確認する第３段階とを具備し、第１乃至第３段階で構成されるプログラム単位ループサイクルをフラッシュメモリセルがプログラム完了するまで繰り返して実行し、プログラム単位ループサイクルごとにプログラム検証電圧を変化させる。
【発明の効果】
【００１６】
上述本発明によると、プログラム検証電圧レベルを変化させながら、プログラミング検証を実行するので、従来のプログラム可否が不確実なフラッシュメモリセルが完全にプログラムされる。
【発明を実施するための最良の形態】
【００１７】
図４は本発明の一実施の形態によるフラッシュメモリ装置を示す図面である。これを参照すると、フラッシュメモリ装置４００は図１のフラッシュメモリ装置と比較してプログラム検証電圧発生部４１０をさらに具備するという点でのみ差がある。同一部分は同一符号を付して説明を省略する。プログラム検証電圧発生部４１０は電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列連結されたＰＭＯＳトランジスタ４１３と第１乃至第３抵抗４１４、４１５、４１６を含み、第１抵抗４１４の両端に連結された第１ＮＭＯＳトランジスタ４１７と、第２抵抗４１５の両端に連結された第２ＮＭＯＳトランジスタ４１８を含む。ＰＭＯＳトランジスタ４１３は基準電圧ＶＲＥＦと第１、第２抵抗４１４,４１５間のＮＡノード電圧とを比較する比較器４１２の出力でゲーティングされる。第１ＮＭＯＳトランジスタ４１７は第１プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１でゲーティングされて第１抵抗４１４を短絡させ、第２ＮＭＯＳトランジスタ４１８は第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ２でゲーティングされて第２抵抗４１５を短絡させる。
【００１８】
プログラム検証電圧発生部４１０は第１プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１または第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ２の活性化の有無に従って第１抵抗４１４または第２抵抗４１５が選択的に短絡されて、プログラム検証電圧ＶＲＤＶレベルが高く、または低く発生される。第１及び第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１、ＰＧＭ＿ＶＦＥＮ２が非活性化されれば、プログラム検証電圧ＶＲＤＶ（ＰＭＯＳトランジスタ４１３のドレインと第１抵抗４１４の連結点から取出される）は高く発生され、第１及び第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１、ＰＧＭ＿ＶＦＥＮ２が活性化されれば、プログラム検証電圧ＶＲＤＶは低く発生する。また、プログラム検証電圧ＶＲＤＶは、第１プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１と第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ２が選択的に活性化されれば、多様な電圧レベルに発生する。
【００１９】
図５はプログラム検証電圧発生部４１０により発生されたプログラム検証電圧ＶＲＤＶを適用する第１例のプログラム検証方法を示す図である。(ｎ−２)番目のプログラム単位ループで第１プログラミング電圧ＶＰＧＭ１でプログラミング動作後に、第１プログラム検証電圧ＶＲＤＶ１によるプログラム検証動作を実行する。(ｎ−１)番目のプログラム単位ループで第２プログラミング電圧ＶＰＧＭ２でプログラミング動作後に、以前の第１プログラム検証電圧ＶＲＤＶ１より低い第２プログラム検証電圧ＶＲＤＶ２によるプログラム検証動作を実行する。ｎ番目のプログラム単位ループで第３プログラミング電圧ＶＰＧＭ３でプログラミング動作後に、以前の第２プログラム検証電圧ＶＲＤＶ２より高い第１プログラム検証電圧ＶＲＤＶ１によるプログラム検証動作を実行する。(ｎ＋１)番目のプログラム単位ループでは第４プログラミング電圧ＶＰＧＭ４でプログラミング動作後に、以前の第１プログラム検証電圧ＶＲＤＶ１より低い第２プログラム検証電圧ＶＲＤＶ２によるプログラム検証動作を実行する。
【００２０】
このようにプログラム単位ループごとに以前のプログラム検証電圧ＶＲＤＶより高いか、または低い電圧レベルを印加してプログラム検証動作を実行すると、実際的にプログラムされないフラッシュメモリセルが第２プログラム検証電圧ＶＲＤＶ２である時はプログラムされたと判定され、第１プログラム検証電圧ＶＲＤＶ１である時はプログラムされないと判定されて、再びプログラミング動作を実行する。これによって、プログラムされないフラッシュメモリセルが完全にプログラミングされる。
【００２１】
図６は本発明のプログラム検証方法によるフラッシュメモリセルの分布を示す図である。これを参照すると、初期状態である時にフラッシュメモリセルのしきい値電圧Ｖｔはマイナス電圧レベルを有する。以後、プログラム検証電圧ＶＲＤＶを変化させながらプログラム単位ループを繰り返して、(ｎ−１)番目のプログラム単位ループで第２プログラム検証電圧ＶＲＤＶ２の近くのしきい値電圧Ｖｔを有するフラッシュメモリセルはプログラム可否が確実ではない。ｎ番目のプログラム単位ループで第１プログラム検証電圧ＶＲＤＶ１より低いしきい値電圧Ｖｔを有する、すなわち、以前の(ｎ−１)番目のプログラム単位ループでプログラム可否が確実ではないフラッシュメモリセルがプログラムされなかったと判定されて、再びプログラミング動作を実行する。これによって、最後のプログラム単位ループでフラッシュメモリセルのしきい値電圧Ｖｔは均一に分布して未プログラム（ｕｎｄｅｒ  ｐｒｏｇｒａｍ）のフラッシュメモリセルと過プログラム（ｏｖｅｒ  ｐｒｏｇｒａｍ）のフラッシュメモリセルが除去される。
【００２２】
図７は本発明のプログラム検証電圧を適用する第２例のプログラム検証方法を示す図である。これを参照すると、順次にプログラム単位ループを実行する場合において、各ループごとにプログラミング電圧ＶＰＧＭ１、ＶＰＧＭ２、ＶＰＧＭ３、ＶＰＧＭ４を増加させながら、プログラミング動作後に、プログラム検証電圧ＶＲＤＶ１、ＶＲＤＶ２、ＶＲＤＶ３、ＶＲＤＶ４によるプログラム検証動作を実行する。第１乃至第４プログラム検証電圧ＶＲＤＶ１、ＶＲＤＶ２、ＶＲＤＶ３、ＶＲＤＶ４は各々互いに異なる電圧レベルを有する。
【００２３】
図８は本発明のプログラム検証電圧を適用する第３例のプログラム検証方法を示す図である。これを参照すると、(ｎ−１)番目のプログラム単位ループである時のプログラム検証電圧レベルよりｎ番目のプログラム単位ループサイクルである時のプログラム検証電圧レベルが低く、そして(ｎ＋１)番目のプログラム単位ループサイクルである時のプログラム検証電圧レベルはｎ番目のプログラム単位ループサイクルである時の前記プログラム検証電圧より低く設定される。これとは異なり、(ｎ−１)番目のプログラム単位ループである時のプログラム検証電圧レベルよりｎ番目のプログラム単位ループである時のプログラム検証電圧レベルが高く、そして(ｎ＋１)番目のプログラム単位ループである時のプログラム検証電圧レベルはｎ番目のプログラム単位ループである時のプログラム検証電圧より高く設定されることもできる。
【００２４】
以上、本発明の実施の形態を記述したが、これは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限、または限定するものではない。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【００２５】
【図１】従来のフラッシュメモリ装置の一部分を示す図である。
【図２】図１のフラッシュメモリ装置のプログラム検証タイミングダイアグラムを示す図である。
【図３】図２のプログラム検証方法によるフラッシュメモリセルのしきい値電圧Ｖｔ分布を示す図である。
【図４】本発明の一実施の形態によるフラッシュメモリ装置を示す図である。
【図５】本発明のプログラム検証電圧を適用する第１例のプログラム検証タイミングダイアグラムを示す図である。
【図６】図５のプログラム検証方法によるフラッシュメモリセルのしきい値電圧Ｖｔ分布を示す図である。
【図７】本発明のプログラム検証電圧を適用する第２例のプログラム検証タイミングダイアグラムを示す図である。
【図８】本発明のプログラム検証電圧を適用する第３例のプログラム検証タイミングダイアグラムを示す図である。
【符号の説明】
【００２６】
４００    フラッシュメモリ装置
１１０    メモリセルアレイブロック
１３０    ワードラインレベル選択部
４１０    プログラム検証電圧発生部
４１２    比較器
４１３    ＰＭＯＳトランジスタ
４１４〜４１６    第１乃至第３抵抗
４１７    第１ＮＭＯＳトランジスタ
４１８    第２ＮＭＯＳトランジスタ
【図１】
2004171747.tif 000003
【図２】
2004171747.tif 000004
【図３】
2004171747.tif 000005
【図４】
2004171747.tif 000006
【図５】
2004171747.tif 000007
【図６】
2004171747.tif 000008
【図７】
2004171747.tif 000009
【図８】
2004171747.tif 000010