(57)【要約】【課題】書き込み電流の流れ過ぎによる誤書き込みを防止する。【解決手段】書き込みワード線ＷＷＬ１の一端は、デコーダ・ドライバユニット１２−１に接続される。デコーダ・ドライバユニット１２−１は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、ＮチャネルＭＯＳトランジスタＮ１、差動増幅器ＤＡ３及びＮＡＮＤ回路ＮＤ１から構成される。ＷＲＩＴＥ、ＣＨＲＤＹ及びＲＡ１の全てが“Ｈ”になると、ＮＡＮＤ回路ＮＤ１の出力信号は、“Ｈ”となり、書き込み電流が書き込みワード線ＷＷＬ１に流れる。この時、書き込み電流の値は、差動増幅器ＤＡ３により、ＶＬＩＭＩＴ／Ｒ１を超えない値に制限される。Ｒ１は、書き込みワード線ＷＷＬの配線抵抗である。【選択図】　　図６
2004118922.tif 000002
【特許請求の範囲】
【請求項１】
磁性層を有する素子をメモリセルとしたメモリセルアレイと、前記メモリセルにデータを書き込むために使用される第１書き込み線と、前記第１書き込み線の一端に接続される第１ドライバとを具備し、前記第１ドライバは、前記第１書き込み線に与える書き込み電流の値を一定値以下に制限する第１制限回路を有することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
請求項１記載の磁気ランダムアクセスメモリにおいて、さらに、前記メモリセルにデータを書き込むために使用され、前記第１書き込み線に交差する第２書き込み線と、前記第２書き込み線の一端に接続される第２ドライバとを具備し、前記第２ドライバは、前記第２書き込み線に与える書き込み電流の値を一定値以下に制限する第２制限回路を有することを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
請求項２記載の磁気ランダムアクセスメモリにおいて、さらに、前記第２書き込み線の他端に接続される第３ドライバを具備し、前記第３ドライバは、前記第２書き込み線に与える書き込み電流の値を一定値以下に制限する第３制限回路を有することを特徴とする磁気ランダムアクセスメモリ。
【請求項４】
前記第１書き込み線は、書き込みワード線、前記第１ドライバは、書き込みワード線ドライバであり、前記第２書き込み線は、書き込みビット線、前記第２及び第３ドライバは、書き込みビット線ドライバであることを特徴とする請求項３記載の磁気ランダムアクセスメモリ。
【請求項５】
前記第１制限回路は、前記第１書き込み線に前記書き込み電流を与えているときに、前記第１書き込み線の一端の電位を一定値に保つ機能を有することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項６】
前記第２制限回路は、前記第２書き込み線に前記書き込み電流を与えているときに、前記第２書き込み線の一端の電位を一定値に保つ機能を有することを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
【請求項７】
前記第３制限回路は、前記第２書き込み線に前記書き込み電流を与えているときに、前記第２書き込み線の他端の電位を一定値に保つ機能を有することを特徴とする請求項３記載の磁気ランダムアクセスメモリ。
【請求項８】
前記第１制限回路は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電位を決定する回路とから構成されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項９】
前記第１制限回路は、ＭＯＳトランジスタと、前記第１書き込み線の一端の電位及び基準電位に基づいて、前記ＭＯＳトランジスタのゲート電位を決定する差動増幅器とから構成されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記第２制限回路は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電位を決定する回路とから構成されることを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記第２制限回路は、ＭＯＳトランジスタと、前記第２書き込み線の一端の電位及び基準電位に基づいて、前記ＭＯＳトランジスタのゲート電位を決定する差動増幅器とから構成されることを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
【請求項１２】
前記第３制限回路は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電位を決定する回路とから構成されることを特徴とする請求項３記載の磁気ランダムアクセスメモリ。
【請求項１３】
前記第３制限回路は、ＭＯＳトランジスタと、前記第２書き込み線の他端の電位及び基準電位に基づいて、前記ＭＯＳトランジスタのゲート電位を決定する差動増幅器とから構成されることを特徴とする請求項３記載の磁気ランダムアクセスメモリ。
【請求項１４】
前記メモリセルアレイは、クロスポイント型セルアレイ構造を有していることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を記憶素子として用いる磁気ランダムアクセスメモリ　（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；　ＭＲＡＭ）　に関する。
【０００２】
【従来の技術】
近年、磁気抵抗効果を利用してデータを不揮発に記憶する磁気ランダムアクセスメモリの研究、開発が頻繁に行われている。
【０００３】
磁気ランダムアクセスメモリは、磁気抵抗効果素子（ＴＭＲ素子、ＧＭＲ素子など）により、“１”，“０”−データを記憶する。磁気抵抗効果素子の基本構造は、２つの磁性層によりトンネルバリアを挟み込んだ構造である。
【０００４】
磁気抵抗効果素子に記憶されるデータは、２つの磁性層の磁化の向きが同じ（平行状態）か、又は、逆（反平行状態）かによって判断される。
【０００５】
ここで、２つの磁性層のうちの１つ（固定層）には、固定層の磁化の向きを固定するための反磁性層が接触される。その結果、実際には、２つの磁性層のうちの他の１つ（自由層）の磁化の向きによって、磁気抵抗効果素子に記憶されるデータが決定される。
【０００６】
磁気抵抗効果素子の磁化が平行状態となった場合、その磁気抵抗効果素子を構成する２つの磁性層の間に挟まれたトンネルバリアのトンネル抵抗は、最も低くなる。この状態が、例えば、“１”−状態である。また、磁気抵抗効果素子の磁化が反平行状態となった場合、その磁気抵抗効果素子を構成する２つの磁性層の間に挟まれたトンネルバリアのトンネル抵抗は、最も高くなる。この状態が、例えば、“０”−状態である。
【０００７】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリでは、データをプログラミングするに当たって書き込み電流を使用する。書き込み電流は、磁気抵抗効果素子が位置するポイントで互いに交差する２本の書き込み線に流す。磁気抵抗効果素子の磁化の状態は、この２本の書き込み線に流れる書き込み電流により発生する合成磁界によって制御される。
【０００８】
ところで、磁気ランダムアクセスメモリの特徴の一つは、メモリセル（磁気抵抗効果素子）の高集積化である。しかし、素子の微細化、高集積化が顕著となることにより、製造時におけるパターンのずれ、素子形状のばらつきなどに起因する素子特性のばらつきが無視できなくなる。
【０００９】
例えば、プロセスばらつきにより、書き込みドライバを構成するトランジスタの閾値電圧にばらつきが生じると、プログラムに必要な磁界の強さを超える磁界を発生させる大きな書き込み電流が書き込み線に流れる可能性がある。
【００１０】
この場合、プログラムの対象となる選択されたメモリセル（磁気抵抗効果素子）に隣接する非選択のメモリセル（磁気抵抗効果素子）に、プログラムデータが誤書き込みされることがある。
【００１１】
本発明は、このような問題を解決するためになされたもので、その目的は、書き込みドライバに、書き込み電流の値が一定値以下に制限される回路を設け、書き込み電流の流れ過ぎによる誤書き込みを防止することにある。
【００１２】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、磁性層を有する素子をメモリセルとしたメモリセルアレイと、メモリセルにデータを書き込むために使用される第１書き込み線と、第１書き込み線の一端に接続される第１ドライバとを備え、第１ドライバは、第１書き込み線に与える書き込み電流の値を一定値以下に制限する第１制限回路を有する。
【００１３】
本発明の磁気ランダムアクセスメモリは、さらに、メモリセルにデータを書き込むために使用され、第１書き込み線に交差する第２書き込み線と、第２書き込み線の一端に接続される第２ドライバとを備えていてもよい。第２ドライバは、第２書き込み線に与える書き込み電流の値を一定値以下に制限する第２制限回路を有していてもよい。
【００１４】
本発明の磁気ランダムアクセスメモリは、さらに、第２書き込み線の他端に接続される第３ドライバを備えていてもよい。第３ドライバは、第２書き込み線に与える書き込み電流の値を一定値以下に制限する第３制限回路を有していてもよい。
【００１５】
第１書き込み線は、例えば、書き込みワード線、第１ドライバは、例えば、書き込みワード線ドライバであり、第２書き込み線は、例えば、書き込みビット線、第２及び第３ドライバは、例えば、書き込みビット線ドライバである。
【００１６】
第１制限回路は、第１書き込み線に書き込み電流を与えているときに、第１書き込み線の一端の電位を一定値に保つ機能を有していてもよい。
【００１７】
第２制限回路は、第２書き込み線に書き込み電流を与えているときに、第２書き込み線の一端の電位を一定値に保つ機能を有していてもよい。
【００１８】
第３制限回路は、第２書き込み線に書き込み電流を与えているときに、第２書き込み線の他端の電位を一定値に保つ機能を有していてもよい。
【００１９】
第１制限回路は、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電位を決定する回路とから構成できる。
【００２０】
第１制限回路は、ＭＯＳトランジスタと、第１書き込み線の一端の電位及び基準電位に基づいて、ＭＯＳトランジスタのゲート電位を決定する差動増幅器とから構成できる。
【００２１】
第２制限回路は、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電位を決定する回路とから構成できる。
【００２２】
第２制限回路は、ＭＯＳトランジスタと、第２書き込み線の一端の電位及び基準電位に基づいて、ＭＯＳトランジスタのゲート電位を決定する差動増幅器とから構成できる。
【００２３】
第３制限回路は、ＭＯＳトランジスタと、ＭＯＳトランジスタのゲート電位を決定する回路とから構成できる。
【００２４】
第３制限回路は、ＭＯＳトランジスタと、第２書き込み線の他端の電位及び基準電位に基づいて、ＭＯＳトランジスタのゲート電位を決定する差動増幅器とから構成できる。
【００２５】
メモリセルアレイは、クロスポイント型セルアレイ構造を有していてもよい。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【００２７】
１．　全体構成
図１は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００２８】
メモリチップ１０内には、メモリセルアレイ、例えば、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、書き込みワード線ドライバ・デコーダ１２、書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂ及びパワーオン検知回路１４が配置される。
【００２９】
書き込みワード線ドライバ・デコーダ１２は、メモリセルアレイ１１のロウ方向の一端に設けられる。書き込みワード線ドライバ・デコーダ１２は、書き込み動作時、ロウアドレス信号ＲＡをデコードし、かつ、ロウアドレス信号ＲＡにより選択された書き込みワード線ＷＷＬに、常に一方向に向かう書き込み電流を流す機能を有する。
【００３０】
書き込みビット線ドライバ・デコーダ１３Ａは、メモリセルアレイ１１のカラム方向の一端に設けられ、書き込みビット線ドライバ・デコーダ１３Ｂは、メモリセルアレイ１１のカラム方向の他端に設けられる。書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂは、書き込み動作時、カラムアドレス信号ＣＡをデコードし、かつ、カラムアドレス信号ＣＡにより選択された書き込みビット線ＷＢＬに、プログラムデータＤＡＴＡの値に応じた向きの書き込み電流を流す機能を有する。
【００３１】
パワーオン検知回路１４は、電源投入を検知する機能を有する。パワーオン検知回路１４は、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了したことを確認すると、検知信号ＣＨＲＤＹを“Ｌ”から“Ｈ”に変える。検知信号ＣＨＲＤＹは、書き込みワード線ドライバ・デコーダ１２及び書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂに供給される。
【００３２】
２．　書き込みワード線ドライバ・デコーダ
図２は、書き込みワード線ドライバ・デコーダの回路例を示している。
書き込みワード線ドライバ・デコーダ１２は、複数の書き込みワード線ＷＷＬ１，ＷＷＬ２，・・・ＷＷＬｎに対応した複数のドライバ・デコーダユニット１２−１，１２−２，・・・１２−ｎから構成される。
【００３３】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００３４】
ロウアドレス信号ＲＡが書き込みワード線ＷＷＬ１を選択する場合、ドライバ・デコーダユニット１２−１に入力されるロウアドレス信号ＲＡ１についてのみ、全てのビットが“Ｈ”になる。
【００３５】
一般的には、ロウアドレス信号ＲＡが書き込みワード線ＷＷＬｎを選択する場合、ドライバ・デコーダユニット１２−ｎに入力されるロウアドレス信号ＲＡｎについてのみ、全てのビットが“Ｈ”になる。
【００３６】
ドライバ・デコーダユニット１２−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１と、ＮＡＮＤゲート回路ＮＤ１とから構成される。
【００３７】
ＮＡＮＤゲート回路ＮＤ１には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１が入力される。
【００３８】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。検知信号ＣＨＲＤＹは、上述のように、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了した後に“Ｈ”となる。また、書き込みワード線ＷＷＬ１に書き込み電流を流す場合には、ロウアドレス信号ＲＡ１の全てのビットが“Ｈ”になる。
【００３９】
ＮＡＮＤゲート回路ＮＤ１の出力ノードは、ＰチャネルＭＯＳトランジスタＰ２のゲートに接続される。
【００４０】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、ＮＡＮＤゲート回路ＮＤ１の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２がオン状態となる。また、ＮチャネルＭＯＳトランジスタＮ１は、検知信号ＣＨＲＤＹが“Ｈ”になると、オフ状態となる。
【００４１】
従って、この時、電源端子Ｖｄｄから書き込みワード線ＷＷＬ１に、書き込み電流が供給される。
【００４２】
ここで、本例では、書き込み電流の値は、ＰチャネルＭＯＳトランジスタＰ１によって制限される。つまり、ＰチャネルＭＯＳトランジスタＰ１のゲート電位ＶＲＥＦＲの値を制御することで、書き込み電流の値が一定値を超えないように制限することができる。
【００４３】
３．　書き込みビット線ドライバ・デコーダ
図３は、書き込みビット線ドライバ・デコーダの回路例を示している。
書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂは、複数の書き込みビット線ＷＢＬ１，ＷＢＬ２，・・・ＷＢＬｍに対応した複数のドライバ・デコーダユニット１３Ａ−１，１３Ａ−２，・・・１３Ａ−ｍ，１３Ｂ−１，１３Ｂ−２，・・・１３Ｂ−ｍから構成される。
【００４４】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００４５】
カラムアドレス信号ＣＡが書き込みビット線ＷＢＬ１を選択する場合、ドライバ・デコーダユニット１３Ａ−１，１３Ｂ−１に入力されるカラムアドレス信号ＣＡ１についてのみ、全てのビットが“Ｈ”になる。
【００４６】
一般的には、カラムアドレス信号ＣＡが書き込みビット線ＷＢＬｍを選択する場合、ドライバ・デコーダユニット１３Ａ−ｍ，１３Ｂ−ｍに入力されるカラムアドレス信号ＣＡｍについてのみ、全てのビットが“Ｈ”になる。
【００４７】
ドライバ・デコーダユニット１３Ａ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ３，Ｐ４及びＮチャネルＭＯＳトランジスタＮ２と、ＮＡＮＤゲート回路ＮＤ２とから構成される。ドライバ・デコーダユニット１３Ｂ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ５，Ｐ６及びＮチャネルＭＯＳトランジスタＮ３と、ＮＡＮＤゲート回路ＮＤ３とから構成される。
【００４８】
ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータＤＡＴＡが入力される。ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータとは逆のデータｂＤＡＴＡが入力される。
【００４９】
ＮＡＮＤゲート回路ＮＤ２の出力ノードは、ＰチャネルＭＯＳトランジスタＰ４のゲート及びＮチャネルＭＯＳトランジスタＮ２のゲートに接続され、ＮＡＮＤゲート回路ＮＤ３の出力ノードは、ＰチャネルＭＯＳトランジスタＰ６のゲート及びＮチャネルＭＯＳトランジスタＮ３のゲートに接続される。
【００５０】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、プログラムデータＤＡＴＡの値に応じた向きを有する書き込み電流が書き込みビット線ＷＢＬ１に流れる。
【００５１】
例えば、プログラムデータＤＡＴＡが“１”（＝“Ｈ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ４がオン状態、ＮチャネルＭＯＳトランジスタＮ２は、オフ状態となる。
【００５２】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ６がオフ状態、ＮチャネルＭＯＳトランジスタＮ３は、オン状態となる。
【００５３】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ａ−１からドライバ・デコーダユニット１３Ｂ−１に向かう書き込み電流が流れる。
【００５４】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット１３Ａ−１内のＰチャネルＭＯＳトランジスタＰ３によって制限される。つまり、ＰチャネルＭＯＳトランジスタＰ３のゲート電位ＶＲＥＦＣの値を一定値に設定することで、書き込み電流の値が一定値を超えないように制限することができる。
【００５５】
一方、プログラムデータＤＡＴＡが“０”（＝“Ｌ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ４がオフ状態、ＮチャネルＭＯＳトランジスタＮ２は、オン状態となる。
【００５６】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ６がオン状態、ＮチャネルＭＯＳトランジスタＮ３は、オフ状態となる。
【００５７】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ｂ−１からドライバ・デコーダユニット１３Ａ−１に向かう書き込み電流が流れる。
【００５８】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット１３Ｂ−１内のＰチャネルＭＯＳトランジスタＰ５によって制限される。つまり、ＰチャネルＭＯＳトランジスタＰ５のゲート電位ＶＲＥＦＣの値を制御することで、書き込み電流の値が一定値を超えないように制限することができる。
【００５９】
４．　ＶＲＥＦＲ，ＶＲＥＦＣ生成回路
図４は、ＶＲＥＦＲを生成する回路の例を示している。
【００６０】
この回路は、電源端子Ｖｄｄと接地端子Ｖｓｓの間に直列接続されるＰチャネルＭＯＳトランジスタＰ７及び抵抗Ｒ１と、プラス側入力ノードがＰチャネルＭＯＳトランジスタＰ７と抵抗Ｒ１の接続ノードｎ１に接続され、マイナス側入力ノードにＶＲＥＦＸが入力され、出力ノードがＰチャネルＭＯＳトランジスタＰ７のゲートに接続される差動増幅器ＤＡ１とから構成される。
【００６１】
ＶＲＥＦＸは、書き込みワード線ＷＷＬｎの両端にかかる電圧の最大値、言い換えれば、書き込みワード線ＷＷＬｎに流れる書き込み電流の最大値を決定する信号である。ＶＲＥＦＸの値は、メモリチップ内の回路の動作特性のテスト結果に基づいて決定され、その値は、メモリチップ内の情報記憶部に記憶され、電源投入後に、その情報記憶部から読み出される。
【００６２】
この回路は、ＰチャネルＭＯＳトランジスタＰ７と抵抗Ｒ１の接続ノードｎ１の電位が、ＶＲＥＦＸに等しくなるように、ＰチャネルＭＯＳトランジスタＰ７のゲート電位を制御する。
【００６３】
ここで、ＰチャネルＭＯＳトランジスタＰ７は、図２のＰチャネルＭＯＳトランジスタＰ１に対応し、抵抗Ｒ１は、図２の書き込みワード線ＷＷＬ１の配線抵抗に対応する。
【００６４】
従って、図４のＶＲＥＦＲ生成回路により、書き込みワード線ＷＷＬ１の両端にかかる電圧の最大値は、ＶＲＥＦＸに制限される。即ち、図２の書き込みワード線ＷＷＬ１の配線抵抗をＲ１とすると、書き込みワード線ＷＷＬ１に流れる書き込み電流の最大値は、ＶＲＥＦＸ／Ｒ１に制限される。
【００６５】
図５は、ＶＲＥＦＣを生成する回路の例を示している。
【００６６】
この回路は、電源端子Ｖｄｄと接地端子Ｖｓｓの間に直列接続されるＰチャネルＭＯＳトランジスタＰ８及び抵抗Ｒ２と、プラス側入力ノードがＰチャネルＭＯＳトランジスタＰ８と抵抗Ｒ２の接続ノードｎ２に接続され、マイナス側入力ノードにＶＲＥＦＹが入力され、出力ノードがＰチャネルＭＯＳトランジスタＰ８のゲートに接続される差動増幅器ＤＡ２とから構成される。
【００６７】
ＶＲＥＦＹは、書き込みビット線ＷＢＬｍの両端にかかる電圧の最大値、言い換えれば、書き込みビット線ＷＢＬｍに流れる書き込み電流の最大値を決定する信号である。ＶＲＥＦＹの値は、メモリチップ内の回路の動作特性のテスト結果に基づいて決定され、その値は、メモリチップ内の情報記憶部に記憶され、電源投入後に、その情報記憶部から読み出される。
【００６８】
この回路は、ＰチャネルＭＯＳトランジスタＰ８と抵抗Ｒ２の接続ノードｎ２の電位が、ＶＲＥＦＹに等しくなるように、ＰチャネルＭＯＳトランジスタＰ８のゲート電位を制御する。
【００６９】
ここで、ＰチャネルＭＯＳトランジスタＰ８は、図３のＰチャネルＭＯＳトランジスタＰ３，Ｐ５に対応し、抵抗Ｒ２は、図３の書き込みビット線ＷＢＬ１の配線抵抗に対応する。
【００７０】
従って、図５のＶＲＥＦＣ生成回路により、書き込みビット線ＷＢＬ１の両端にかかる電圧の最大値は、ＶＲＥＦＹに制限される。即ち、図３の書き込みビット線ＷＢＬ１の配線抵抗をＲ２とすると、書き込みビット線ＷＢＬ１に流れる書き込み電流の最大値は、ＶＲＥＦＹ／Ｒ２に制限される。
【００７１】
５．　書き込みワード線ドライバ・デコーダ（変形例）
図６は、書き込みワード線ドライバ・デコーダの変形例を示している。
【００７２】
この書き込みワード線ドライバ・デコーダは、図２の書き込みワード線ドライバ・デコーダ内に、書き込みワード線ＷＷＬｎの両端にかかる最大電圧を一定値以下に制限する回路を設けた点に特徴を有する。
【００７３】
図２の書き込みワード線ドライバ・デコーダ１２では、全てのドライバ・デコーダユニット１２−１，１２−２，・・・１２−ｎに共通に、１つのＶＲＥＦＲ生成回路（図４）を設ければよいが、本例の書き込みワード線ドライバ・デコーダ１２では、各ドライバ・デコーダユニット内に、書き込みワード線ＷＷＬｎの両端にかかる最大電圧を一定値以下に制限する回路を設ける。
【００７４】
書き込みワード線ドライバ・デコーダ１２は、複数の書き込みワード線ＷＷＬ１，ＷＷＬ２，・・・ＷＷＬｎに対応した複数のドライバ・デコーダユニット１２−１，１２−２，・・・１２−ｎから構成される。
【００７５】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００７６】
ロウアドレス信号ＲＡが書き込みワード線ＷＷＬ１を選択する場合、ドライバ・デコーダユニット１２−１に入力されるロウアドレス信号ＲＡ１についてのみ、全てのビットが“Ｈ”になる。同様に、ロウアドレス信号ＲＡが書き込みワード線ＷＷＬｎを選択する場合、ドライバ・デコーダユニット１２−ｎに入力されるロウアドレス信号ＲＡｎについてのみ、全てのビットが“Ｈ”になる。
【００７７】
ドライバ・デコーダユニット１２−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１と、差動増幅器ＤＡ３と、ＮＡＮＤゲート回路ＮＤ１とから構成される。
【００７８】
ＮＡＮＤゲート回路ＮＤ１には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１が入力される。
【００７９】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。検知信号ＣＨＲＤＹは、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了した後に“Ｈ”となる。また、書き込みワード線ＷＷＬ１に書き込み電流を流す場合には、ロウアドレス信号ＲＡ１の全てのビットが“Ｈ”になる。
【００８０】
ＮＡＮＤゲート回路ＮＤ１の出力ノードは、ＰチャネルＭＯＳトランジスタＰ２のゲートに接続される。
【００８１】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、ＮＡＮＤゲート回路ＮＤ１の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２がオン状態となる。また、ＮチャネルＭＯＳトランジスタＮ１は、検知信号ＣＨＲＤＹが“Ｈ”になると、オフ状態となる。
【００８２】
従って、この時、電源端子Ｖｄｄから書き込みワード線ＷＷＬ１に、書き込み電流が供給される。
【００８３】
ここで、本例では、書き込み電流の値は、ＰチャネルＭＯＳトランジスタＰ１によって制限される。つまり、ＰチャネルＭＯＳトランジスタＰ１のゲート電位は、差動増幅器ＤＡ３によって制御される。差動増幅器ＤＡ３は、ＰチャネルＭＯＳトランジスタＰ２のドレイン電位、即ち、書き込みワード線ＷＷＬ１の一端の電位がＶＬＩＭＩＴに等しくなるように、ＰチャネルＭＯＳトランジスタＰ１のゲート電位を制御する。
【００８４】
従って、書き込みワード線ＷＷＬ１の両端にかかる電圧の最大値は、ＶＬＩＭＩＴに制限される。即ち、書き込みワード線ＷＷＬ１に流れる書き込み電流の最大値は、書き込みワード線ＷＷＬ１の配線抵抗をＲ１とすると、ＶＬＩＭＩＴ／Ｒ１に制限される。
【００８５】
６．　書き込みビット線ドライバ・デコーダ（変形例）
図７は、書き込みビット線ドライバ・デコーダの変形例を示している。
この書き込みビット線ドライバ・デコーダは、図３の書き込みビット線ドライバ・デコーダ内に、書き込みビット線ＷＢＬｍの両端にかかる最大電圧を一定値以下に制限する回路を設けた点に特徴を有する。
【００８６】
図３の書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂでは、全てのドライバ・デコーダユニット１３Ａ−１，１３Ａ−２，・・・１３Ａ−ｍ，１３Ｂ−１，１３Ｂ−２，・・・１３Ｂ−ｍに共通に、１つのＶＲＥＦＣ生成回路（図５）を設ければよいが、本例の書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂでは、各ドライバ・デコーダユニット内に、書き込みビット線ＷＢＬｍの両端にかかる最大電圧を一定値以下に制限する回路を設ける。
【００８７】
書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂは、複数の書き込みビット線ＷＢＬ１，ＷＢＬ２，・・・ＷＢＬｍに対応した複数のドライバ・デコーダユニット１３Ａ−１，１３Ａ−２，・・・１３Ａ−ｍ，１３Ｂ−１，１３Ｂ−２，・・・１３Ｂ−ｍから構成される。
【００８８】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００８９】
カラムアドレス信号ＣＡが書き込みビット線ＷＢＬ１を選択する場合、ドライバ・デコーダユニット１３Ａ−１，１３Ｂ−１に入力されるカラムアドレス信号ＣＡ１についてのみ、全てのビットが“Ｈ”になる。同様に、カラムアドレス信号ＣＡが書き込みビット線ＷＢＬｍを選択する場合、ドライバ・デコーダユニット１３Ａ−ｍ，１３Ｂ−ｍに入力されるカラムアドレス信号ＣＡｍについてのみ、全てのビットが“Ｈ”になる。
【００９０】
ドライバ・デコーダユニット１３Ａ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ３，Ｐ４及びＮチャネルＭＯＳトランジスタＮ２と、差動増幅器ＤＡ４と、ＮＡＮＤゲート回路ＮＤ２とから構成される。ドライバ・デコーダユニット１３Ｂ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ５，Ｐ６及びＮチャネルＭＯＳトランジスタＮ３と、差動増幅器ＤＡ５と、ＮＡＮＤゲート回路ＮＤ３とから構成される。
【００９１】
ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータＤＡＴＡが入力される。ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータとは逆のデータｂＤＡＴＡが入力される。
【００９２】
ＮＡＮＤゲート回路ＮＤ２の出力ノードは、ＰチャネルＭＯＳトランジスタＰ４のゲート及びＮチャネルＭＯＳトランジスタＮ２のゲートに接続され、ＮＡＮＤゲート回路ＮＤ３の出力ノードは、ＰチャネルＭＯＳトランジスタＰ６のゲート及びＮチャネルＭＯＳトランジスタＮ３のゲートに接続される。
【００９３】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、プログラムデータＤＡＴＡの値に応じた向きを有する書き込み電流が書き込みビット線ＷＢＬ１に流れる。
【００９４】
例えば、プログラムデータＤＡＴＡが“１”（＝“Ｈ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ４がオン状態、ＮチャネルＭＯＳトランジスタＮ２は、オフ状態となる。
【００９５】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ６がオフ状態、ＮチャネルＭＯＳトランジスタＮ３は、オン状態となる。
【００９６】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ａ−１からドライバ・デコーダユニット１３Ｂ−１に向かう書き込み電流が流れる。
【００９７】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット１３Ａ−１内のＰチャネルＭＯＳトランジスタＰ３によって制限される。つまり、ＰチャネルＭＯＳトランジスタＰ３のゲート電位は、差動増幅器ＤＡ４によって制御される。差動増幅器ＤＡ４は、ＰチャネルＭＯＳトランジスタＰ４のドレイン電位、即ち、書き込みビット線ＷＢＬ１の一端の電位がＶＬＩＭＩＴに等しくなるように、ＰチャネルＭＯＳトランジスタＰ３のゲート電位を制御する。
【００９８】
従って、書き込みビット線ＷＢＬ１の両端にかかる電圧の最大値は、ＶＬＩＭＩＴに制限される。即ち、書き込みビット線ＷＢＬ１に流れる書き込み電流の最大値は、書き込みビット線ＷＢＬ１の配線抵抗をＲ２とすると、ＶＬＩＭＩＴ／Ｒ２に制限される。
【００９９】
プログラムデータＤＡＴＡが“０”（＝“Ｌ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ４がオフ状態、ＮチャネルＭＯＳトランジスタＮ２は、オン状態となる。
【０１００】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ６がオン状態、ＮチャネルＭＯＳトランジスタＮ３は、オフ状態となる。
【０１０１】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ｂ−１からドライバ・デコーダユニット１３Ａ−１に向かう書き込み電流が流れる。
【０１０２】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット１３Ｂ−１内のＰチャネルＭＯＳトランジスタＰ５によって制限される。つまり、ＰチャネルＭＯＳトランジスタＰ５のゲート電位は、差動増幅器ＤＡ５によって制御される。差動増幅器ＤＡ５は、ＰチャネルＭＯＳトランジスタＰ６のドレイン電位、即ち、書き込みビット線ＷＢＬ１の他端の電位がＶＬＩＭＩＴに等しくなるように、ＰチャネルＭＯＳトランジスタＰ５のゲート電位を制御する。
【０１０３】
従って、書き込みビット線ＷＢＬ１の両端にかかる電圧の最大値は、ＶＬＩＭＩＴに制限される。即ち、書き込みビット線ＷＢＬ１に流れる書き込み電流の最大値は、書き込みビット線ＷＢＬ１の配線抵抗をＲ２とすると、ＶＬＩＭＩＴ／Ｒ２に制限される。
【０１０４】
７．　まとめ
このように、本発明の例に関わる磁気ランダムアクセスメモリでは、書き込みワード線又は書き込みビット線に流れる書き込み電流の値を一定値以下に制限できる。これにより、書き込み動作時に、選択されたメモリセルに隣接する非選択のメモリセルに対して、誤データが書き込まれることを防止できる。
【０１０５】
また、クロスポイント型セルアレイ構造を有する場合には、書き込みワード線と書き込みビット線が磁気抵抗効果素子を経由して互いに接続されるが、本発明の例によれば、書き込みワード線の一端の電位及び書き込みビット線の一端の電位を制御することで、磁気抵抗効果素子にかかる電圧を一定値以下に制限し、磁気抵抗効果素子の破壊を防止できる。
【０１０６】
【発明の効果】
以上、説明したように、本発明の例によれば、書き込みドライバに、書き込み電流の値が一定値以下に制限される回路を設けたことにより、書き込み電流の流れ過ぎによる誤書き込みを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる半導体メモリの主要部を示すブロック図。
【図２】書き込みワード線ドライバ・デコーダの例を示す回路図。
【図３】書き込みビット線ドライバ・デコーダの例を示す回路図。
【図４】ＶＲＥＦＲを生成する回路の例を示す回路図。
【図５】ＶＲＥＦＣを生成する回路の例を示す回路図。
【図６】書き込みワード線ドライバ・デコーダの他の例を示す回路図。
【図７】書き込みビット線ドライバ・デコーダの他の例を示す回路図。
【符号の説明】
１０　　　　　　　　　　　　　：メモリチップ、
１１　　　　　　　　　　　　　：メモリセルアレイ、
１２　　　　　　　　　　　　　：書き込みワード線ドライバ・デコーダ、
１３Ａ，１３Ｂ　　　　　　　　：書き込みビット線ドライバ・デコーダ、
１４　　　　　　　　　　　　　：パワーオン検知回路、
Ｎ１，Ｎ２，Ｎ３　　　　　　　：ＮチャネルＭＯＳトランジスタ、
Ｐ１，Ｐ２，・・・Ｐ７　　　　：ＰチャネルＭＯＳトランジスタ、
ＤＡ１，ＤＡ２・・・ＤＡ５　　：差動アンプ、
ＮＤ１，ＮＤ２，ＮＤ３　　　　：ＮＡＮＤゲート回路、
Ｒ１，Ｒ２　　　　　　　　　　：抵抗。
【図１】
2004118922.tif 000003
【図２】
2004118922.tif 000004
【図３】
2004118922.tif 000005
【図４】
2004118922.tif 000006
【図５】
2004118922.tif 000007
【図６】
2004118922.tif 000008
【図７】
2004118922.tif 000009