(57)【要約】【課題】高速動作が可能で、歪み特性の劣化による信号品質の低下を防ぎ、オフセット調整を精度よく行うことができるオフセット制御回路を提供する。【解決手段】電圧電流変換部１０は差動入力電圧信号（ＶＩＮ＋、ＶＩＮ−）の電位差に比例する差動電流（Ｉ＋、Ｉ−）を生成し、オフセット調整電流生成部１１はオフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）を生成し、電流電圧変換部１２では差動端子１０７、１０８間の電位差に比例する電流（Ｉｒ）が流れる。差動電流出力端子１０５、１０６と、オフセット調整電流出力端子１０１、１０２と、差動端子１０７、１０８は接続されている。差動入力電圧信号（ＶＩＮ＋、ＶＩＮ−）に含まれるオフセット成分は、オフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）で調整され、差動入力電圧信号（ＶＩＮ＋、ＶＩＮ−）にオフセット成分を加えた差動出力電圧信号（ＶＯ＋、ＶＯ−）が生成される。【選択図】　図３
2004088742.tif 000002
【特許請求の範囲】
【請求項１】
一対の差動電圧入力端子から差動電圧が入力され、この差動入力電圧に含まれるオフセット電圧を調整し、この調整後の差動電圧を一対の差動電圧出力端子から出力するオフセット制御回路において、
前記一対の差動電圧入力端子及び一対の差動電流出力端子を有し、前記一対の差動電圧入力端子から入力される一対の差動入力電圧の電位差に応じた一対の差動出力電流を生成し、この一対の差動出力電流を前記一対の差動電流出力端子から出力する電圧電流変換部と、
前記電圧電流変換部の一対の差動電流出力端子に接続された一対のオフセット調整電流出力端子、及び２つ以上のオフセット調整電流制御端子を有し、前記オフセット調整電流制御端子から入力されるオフセット調整電流制御信号により制御されて、一対のオフセット調整電流を生成し、この一対のオフセット調整電流を前記一対のオフセット調整電流出力端子から出力するオフセット調整電流生成部と、
前記電圧電流変換部の前記一対の差動電流出力端子、前記オフセット調整電流生成部の一対のオフセット調整電流出力端子、及び前記一対の差動電圧出力端子に接続された一対の差動端子を有し、前記一対の差動端子を構成する２つの差動端子間に電流を流してこの電流をこの電流に応じた電圧に変換し、この変換された電圧を前記一対の差動電圧出力端子に発生させる電流電圧変換部とを備えた
ことを特徴とするオフセット制御回路。
【請求項２】
請求項１記載のオフセット制御回路において、
前記電圧電流変換部は、
前記一対の差動電流出力端子に接続された一対のバイアス電流源と、
前記一対の差動電流出力端子の各々が各第１駆動端子に各々接続され、各ゲートが制御端子に共通接続された一対の第１トランジスタと、
前記一対の第１トランジスタの各第２駆動端子が各々、各第１駆動端子に各々接続され、その各ゲートが各々、前記一対の差動電圧入力端子に各々接続され、各第２駆動端子が基準電位供給点に各々接続された一対の第２トランジスタとを有する
ことを特徴とするオフセット制御回路。
【請求項３】
一対の差動電圧入力端子から差動電圧が入力され、この差動入力電圧に含まれるオフセット電圧を調整し、この調整後の差動電圧を一対の差動電圧出力端子から出力するオフセット制御回路において、
前記一対の差動電圧入力端子、及び前記一対の差動電圧出力端子に接続された一対の差動電流出力端子を有する電圧電流変換部と、
一対のオフセット調整電流出力端子、及び２つ以上のオフセット調整電流制御端子を有するオフセット調整電流生成部と、
一対の差動端子を有する電流電圧変換部とを有し、
前記電圧電流変換部は、
前記一対の差動電流出力端子が接続された一対のバイアス電流源と、
前記一対の差動電流出力端子が第１駆動端子に接続され、ゲートが１対の制御端子に接続された一対の第１トランジスタと、
前記一対の第１トランジスタの第２駆動端子が第１駆動端子に接続され、ゲートが前記一対の差動電圧入力端子に各々接続され、第２駆動端子が基準電位供給点に各々接続された一対の第２トランジスタとを有し、
前記一対の差動電圧入力端子から入力される一対の差動入力電圧の電位差に応じた一対の差動出力電流を生成し、この差動出力電流を前記一対の差動電流出力端子から出力するものであり、
前記オフセット調整電流生成部は、
前記一対のオフセット調整電流出力端子が前記電圧電流変換部の一対の第２トランジスタの第１駆動端子に接続され、
前記オフセット調整電流制御端子から入力されるオフセット調整電流制御信号に制御されて、一対のオフセット調整電流を生成し、この一対のオフセット調整電流を前記一対のオフセット調整電流出力端子から出力するものであり、
前記電流電圧変換部は、
前記一対の差動端子が前記電圧電流変換部の前記一対の差動電流出力端子に接続され、
前記一対の差動端子を構成する２つの差動端子間に電流を流してこの電流をこの電流に応じた電圧に変換し、この変換された電圧を前記一対の差動電圧出力端子に発生させる
ことを特徴とするオフセット制御回路。
【請求項４】
請求項１記載のオフセット制御回路において、
前記電圧電流変換部は、
前記一対の差動電流出力端子の各々が各々接続された一対のバイアス電流源と、
前記一対の差動電流出力端子の各々が各第１駆動端子に各々接続され、その各ゲートが前記一対の差動電圧入力端子に各々接続された一対の第２トランジスタと、
前記一対の第２トランジスタの各第２駆動端子が各第１駆動端子に各々接続され、その各ゲートが制御端子に共通接続され、各第２駆動端子が基準電位供給点に各々接続された一対の第１トランジスタと、
前記一対の第２トランジスタの各第２駆動端子間に接続された所定抵抗値の抵抗手段とを有する
ことを特徴とするオフセット制御回路。
【請求項５】
請求項１記載のオフセット制御回路において、
前記電圧電流変換部は、
前記一対の差動電流出力端子の各々が各々接続された一対のバイアス電流源と、
前記一対の差動電流出力端子の各々が各第１駆動端子に各々接続され、その各ゲートが各々前記一対の差動電圧入力端子に各々接続され、各第２駆動端子が基準電位供給点に各々接続された一対のトランジスタとを有する
ことを特徴とするオフセット制御回路。
【請求項６】
請求項１又は３記載のオフセット制御回路において、
前記電流電圧変換部は、前記一対の差動端子の間に接続された所定抵抗値の抵抗手段である
ことを特徴とするオフセット制御回路。
【請求項７】
請求項１又は３記載のオフセット制御回路において、
前記電流電圧変換部は、
前記一対の差動端子の各々が各第１駆動端子に接続され、その各ゲートが入出力電流制御端子に共通接続された一対の第３トランジスタと、
前記一対の第３トランジスタの各第２駆動端子が各々、各第１駆動端子に各々接続され、その各ゲートが各々前記一対の差動端子に各々接続され、各第２駆動端子が基準電位供給点に各々接続された一対の第４トランジスタとを有した
ことを特徴とするオフセット制御回路。
【請求項８】
請求項１又は３記載のオフセット制御回路において、
前記電流電圧変換部は、前記一対の差動端子の間に接続された第５トランジスタであり、前記第５トランジスタのゲートに入出力電流制御端子が接続された
ことを特徴とするオフセット制御回路。
【請求項９】
請求項１又は３記載のオフセット制御回路において、
前記オフセット調整電流生成部は、
電流源と、
前記電流源に各第２駆動端子が各々接続され、各ゲートに２つの前記オフセット調整電流制御端子が各々接続され、各第１駆動端子に前記一対のオフセット調整電流出力端子が各々接続された一対の第６トランジスタとを有する
ことを特徴とするオフセット制御回路。
【請求項１０】
請求項１又は３記載のオフセット制御回路において、
前記オフセット調整電流生成部は、ｎ（ｎは自然数）個のサブオフセット調整電流生成部を有し、
各サブオフセット調整電流生成部は、各々、
ｎビットからなるレジスタ信号のうち重複しない何れかの１ビットの信号が入力されるオフセット調整電流制御端子と、
電流源と、
前記電流源に各第２駆動端子が各々接続され、前記オフセット調整電流制御端子が各ゲートの一方に接続されると共に前記各ゲートの他方にインバータを介して接続され、各第１駆動端子に前記一対の前記オフセット調整電流出力端子が各々接続された一対の第７トランジスタとを有し、
前記サブオフセット調整電流生成部にて生成された一対のサブオフセット調整電流が、各々、前記一対のオフセット調整電流出力端子の各々に供給される
ことを特徴とするオフセット制御回路。
【請求項１１】
請求項１又は請求項３記載のオフセット制御回路と、
前記オフセット制御回路によりオフセット電圧を調整された差動出力電圧について所定の処理を行う処理回路とを備え、
前記オフセット制御回路と前記処理回路とが１チップに形成されている
ことを特徴とする信号処理装置。
【請求項１２】
前記請求項１１記載の信号処理装置であって、
前記信号処理装置はＤＶＤ再生装置を構成しており、
前記オフセット制御回路は、ＤＶＤから読み出した信号に含まれるオフセット電圧を調整し、この調整後の信号を差動出力電圧として出力し、
前記処理回路は、
前記オフセット制御回路によりオフセット電圧を調整された差動出力電圧をフィルタ処理するフィルタを備えたフロントエンドと、
前記フロントエンドの出力信号を映像信号及び音声信号に変換するバックエンドとを備える
ことを特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧に対応した出力電圧に調整するオフセット制御回路に関する。
【０００２】
【従来の技術】
従来、例えば演算増幅器の入出力に含まれるオフセット量を調整するために、図１６に示すようなオフセット制御回路が用いられている。
【０００３】
図１６において、オフセット制御回路２００は、演算増幅器２０１（オペアンプ）の出力端に抵抗Ｒ１、Ｒ２及び可変電圧発生源２０２が直列に接続され、抵抗Ｒ１、Ｒ２の接続点が演算増幅器２０１の−側入力端子に接続されて構成されている。演算増幅器２０１の＋側入力端子には入力電圧ＶＩＮ＋が入力され、その出力端子からは出力電圧ＶＯが出力される。
【０００４】
ここで、演算増幅器２０１の入力電圧ＶＩＮにオフセット電圧を付加して出力電圧ＶＯを生成するために、可変電圧発生源２０２からの出力電圧Ｖ２を変化自在に構成している。この演算増幅器２０１の−側入力端子に印加される入力電圧Ｖ１（ＶＩＮ−）は、演算増幅器２０１の特性から、＋側入力端子への入力電圧ＶＩＮ＋と同じ電圧値になる。演算増幅器２０１からの出力電圧信号ＶＯは、抵抗Ｒ１及びＲ２、入力電圧ＶＩＮ＋及び出力電圧Ｖ２によって決定される。このため、演算増幅器２０１からの出力電圧ＶＯは、可変電圧発生源２０２によりその出力電圧Ｖ２を調整することによって、入力電圧ＶＩＮに対するオフセット量を調整して出力させることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来のオフセット制御回路２００では、演算増幅器２０１を用いており、この演算増幅器２０１の動作が低速であるため、高速動作には不向きである。また、演算増幅器２０１は、通常、使用する信号帯域の１０倍〜１００倍の帯域を持たないと正常な動作ができず、このため、大能力のトランジスタを使用する必要があるものの、この演算増幅器２０１を高速動作可能に構成するためには、更に大能力のトランジスタを使用する必要がある。その結果、消費電力が著しく増大すると共に、回路規模も大型化するという問題が生じる。
【０００６】
また、前記従来のオフセット制御回路２００は、演算増幅器２０１に一つの入力電圧ＶＩＮ＋が入力されるシングル構成であるため、入力電圧信号ＶＩＮ＋にノイズ成分などのような非理想要因の成分があった場合には、信号電圧の歪み特性に劣化が生じて出力電圧ＶＯの品質が低下する。
【０００７】
このような歪み特性が劣化することを防ぐために、オフセット制御回路に一対の差動入力電圧を入力して、両入力電圧間の電圧差に比例する差動出力電圧を生成させ、これを用いてオフセット調整を行うことが考えられる。実際に、高精度のアナログ信号処理を行う際には、信号電圧の歪特性が劣化することを防ぐために、差動出力電圧によるオフセット調整を行うことが必要である。
【０００８】
しかしながら、前記従来のオフセット制御回路２００を用いて、差動出力電圧によるオフセット調整を行うためには、オフセット制御回路２００が２つ必要になり、回路規模が増加するという問題がある。
【０００９】
本発明は、前記従来の問題を解決するものであり、その目的は、回路規模の増加がなく小型化でき、高速動作が可能で、しかも、信号歪み特性の劣化をも防ぐことができるオフセット制御回路を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、差動入力電圧を電流値に変換し、その後、この差動電流値にオフセット調整電流を加え、そして、このオフセット調整電流が加えられた差動電流値を電圧値に変換することにより、オフセット制御回路として、演算増幅器を用いることなく、高速且つ信号歪み特性の劣化が少ないようにする。
【００１１】
具体的に、請求項１記載の発明のオフセット制御回路では、一対の差動電圧入力端子から差動電圧が入力され、この差動入力電圧に含まれるオフセット電圧を調整し、この調整後の差動電圧を一対の差動電圧出力端子から出力するオフセット制御回路において、前記一対の差動電圧入力端子及び一対の差動電流出力端子を有し、前記一対の差動電圧入力端子から入力される一対の差動入力電圧の電位差に応じた一対の差動出力電流を生成し、この一対の差動出力電流を前記一対の差動電流出力端子から出力する電圧電流変換部と、前記電圧電流変換部の一対の差動電流出力端子に接続された一対のオフセット調整電流出力端子、及び２つ以上のオフセット調整電流制御端子を有し、前記オフセット調整電流制御端子から入力されるオフセット調整電流制御信号により制御されて、一対のオフセット調整電流を生成し、この一対のオフセット調整電流を前記一対のオフセット調整電流出力端子から出力するオフセット調整電流生成部と、前記電圧電流変換部の一対の差動電圧出力端子、前記オフセット調整電流生成部の一対のオフセット調整電流出力端子、及び前記一対の差動電圧出力端子に接続された一対の差動端子を有し、前記一対の差動端子を構成する２つの差動端子間に電流を流してこの電流をこの電流に応じた電圧に変換し、この変換された電圧を前記一対の差動電圧出力端子に発生させる電流電圧変換部とを備えたことを特徴とする。
【００１２】
また、請求項２記載の発明では、前記請求項１記載のオフセット制御回路において、前記電圧電流変換部は、前記一対の差動電流出力端子に接続された一対のバイアス電流源と、前記一対の差動電流出力端子の各々が各第１駆動端子に各々接続され、各ゲートが制御端子に共通接続された一対の第１トランジスタと、前記一対の第１トランジスタの各第２駆動端子が各々、各第１駆動端子に各々接続され、その各ゲートが各々、前記一対の差動電圧入力端子に各々接続され、各第２駆動端子が基準電位供給点に各々接続された一対の第２トランジスタとを有することを特徴とする。
【００１３】
更に、請求項３記載の発明のオフセット制御回路では、一対の差動電圧入力端子から差動電圧が入力され、この差動入力電圧に含まれるオフセット電圧を調整し、この調整後の差動電圧を一対の差動電圧出力端子から出力するオフセット制御回路において、前記一対の差動電圧入力端子及び一対の差動電流出力端子を有する電圧電流変換部と、一対のオフセット調整電流出力端子、及び２つ以上のオフセット調整電流制御端子を有するオフセット調整電流生成部と、一対の差動端子を有する電流電圧変換部とを有し、前記電圧電流変換部は、前記一対の差動電流出力端子が接続された一対のバイアス電流源と、前記一対の差動電流出力端子が第１駆動端子に接続され、ゲートが１対の制御端子に接続された一対の第１トランジスタと、前記一対の第１トランジスタの第２駆動端子が第１駆動端子に接続され、ゲートが前記一対の差動電圧入力端子に各々接続され、第２駆動端子が基準電位供給点に各々接続された一対の第２トランジスタとを有し、前記一対の差動電圧入力端子から入力される一対の差動入力電圧の電位差に応じた一対の差動出力電流を生成し、この差動出力電流を前記一対の差動電流出力端子から出力するものであり、前記オフセット調整電流生成部は、前記一対のオフセット調整電流出力端子が前記電圧電流変換部の一対の第２トランジスタの第１駆動端子に接続され、前記オフセット調整電流制御端子から入力されるオフセット調整電流制御信号に制御されて、一対のオフセット調整電流を生成し、この一対のオフセット調整電流を前記一対のオフセット調整電流出力端子から出力するものであり、前記電流電圧変換部は、前記一対の差動端子が前記電圧電流変換部の一対の差動電圧出力端子に接続され、前記一対の差動端子を構成する２つの差動端子間に電流を流してこの電流をこの電流に応じた電圧に変換し、この変換された電圧を前記一対の差動電圧出力端子に発生させることを特徴とする。
【００１４】
加えて、請求項４記載の発明では、前記請求項１記載のオフセット制御回路において、前記電圧電流変換部は、前記一対の差動電流出力端子の各々が各々接続された一対のバイアス電流源と、前記一対の差動電流出力端子の各々が各第１駆動端子に各々接続され、その各ゲートが前記一対の差動電圧入力端子に各々接続された一対の第２トランジスタと、前記一対の第２トランジスタの各第２駆動端子が各第１駆動端子に各々接続され、その各ゲートが制御端子に共通接続され、各第２駆動端子が基準電位供給点に各々接続された一対の第１トランジスタと、前記一対の第２トランジスタの各第２駆動端子間に接続された所定抵抗値の抵抗手段とを有することを特徴とする。
【００１５】
また、請求項５記載の発明では、前記請求項１記載のオフセット制御回路において、前記電圧電流変換部は、前記一対の差動電流出力端子の各々が各々接続された一対のバイアス電流源と、前記一対の差動電流出力端子の各々が各第１駆動端子に各々接続され、その各ゲートが各々前記一対の差動電圧入力端子に各々接続され、各第２駆動端子が基準電位供給点に各々接続された一対のトランジスタとを有することを特徴とする。
【００１６】
更に、請求項６記載の発明では、前記請求項１又は３記載のオフセット制御回路において、前記電流電圧変換部は、前記一対の差動端子の間に接続された所定抵抗値の抵抗手段であることを特徴とする。
【００１７】
加えて、請求項７記載の発明では、前記請求項１又は３記載のオフセット制御回路において、前記電流電圧変換部は、前記一対の差動端子の各々が各第１駆動端子に接続され、その各ゲートが前記入出力電流制御端子に共通接続された一対の第３トランジスタと、前記一対の第３トランジスタの各第２駆動端子が各々、各第１駆動端子に各々接続され、その各ゲートが各々前記一対の差動端子に各々接続され、各第２駆動端子が基準電位供給点に各々接続された一対の第４トランジスタとを有することを特徴とする。
【００１８】
また、請求項８記載の発明では、前記請求項１又は３記載のオフセット制御回路において、前記電流電圧変換部は、前記一対の差動端子の間に接続された第５トランジスタであり、前記第５トランジスタのゲートに入出力電流制御端子が接続されることを特徴とする。
【００１９】
更に、請求項９記載の発明では、前記請求項１又は３記載のオフセット制御回路において、前記オフセット調整電流生成部は、電流源と、前記電流源に各第２駆動端子が各々接続され、各ゲートに２つの前記オフセット調整電流制御端子が各々接続され、各第１駆動端子に前記一対のオフセット調整電流出力端子が各々接続された一対の第６トランジスタとを有することを特徴とする。
【００２０】
加えて、請求項１０記載の発明では、前記請求項１又は３記載のオフセット制御回路において、前記オフセット調整電流生成部は、ｎ（ｎは自然数）個のサブオフセット調整電流生成部を有し、各サブオフセット調整電流生成部は各々、ｎビットからなるレジスタ信号のうち重複しない何れかの１ビットの信号が入力されるオフセット調整電流制御端子と、電流源と、前記電流源に各第２駆動端子が各々接続され、前記オフセット調整電流制御端子が各ゲートの一方に接続されると共に前記各ゲートの他方にインバータを介して接続され、各第１駆動端子に前記一対の前記オフセット調整電流出力端子が各々接続された一対の第７トランジスタとを有し、前記サブオフセット調整電流生成部にて生成された一対のサブオフセット調整電流が、各々、前記一対のオフセット調整電流出力端子の各々に供給されることを特徴とする。
【００２１】
また、請求項１１記載の発明の信号処理装置では、前記請求項１又は請求項３記載のオフセット制御回路と、前記オフセット制御回路によりオフセット電圧を調整された差動出力電圧について所定の処理を行う処理回路とを備え、前記オフセット制御回路と前記処理回路とが１チップに形成されていることを特徴としている。
【００２２】
更に、請求項１２記載の発明の信号処理装置では、前記請求項１１記載の信号処理装置であって、前記信号処理装置はＤＶＤ再生装置を構成しており、前記オフセット制御回路は、ＤＶＤから読み出した信号に含まれるオフセット電圧を調整し、この調整後の信号を差動出力電圧として出力し、前記処理回路は、前記オフセット制御回路によりオフセット電圧を調整された差動出力電圧をフィルタ処理するフィルタを備えたフロントエンドと、前記フロントエンドの出力信号を映像信号及び音声信号に変換するバックエンドとを備えることを特徴とする。
【００２３】
以上により、請求項１〜請求項１２記載の発明は、次の作用を奏する。
【００２４】
即ち、本発明にあっては、差動入力電圧信号（ＶＩＮ＋、ＶＩＮ−）の電位差に比例する差動出力電流（Ｉ＋、Ｉ−）が出力される電圧電流変換部の差動電流出力端子と、オフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）が出力されるオフセット調整電流生成部のオフセット調整電流出力端子と、差動端子間の電位差に比例する差動入出力電流（Ｉｒ）が入出力される電流電圧変換部の差動端子とが接続されているため、差動端子に接続された差動電圧出力端子からは、差動出力電流とオフセット調整電流との加算電流に比例した差動出力電圧（ＶＯ＋、ＶＯ−）が出力される。よって、差動入力電圧（ＶＩＮ＋、ＶＩＮ−）にオフセット電圧（Ｖｏｆｆ＋、Ｖｏｆｆ−）が含まれていても、そのオフセット電圧をオフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）によって調整することができ、差動入力電圧（ＶＩＮ＋、ＶＩＮ−）にオフセット電圧に応じたオフセット調整信号を加えて差動出力電圧（ＶＯ＋、ＶＯ−）を生成することができる。
【００２５】
従って、差動入力電圧へのオフセット調整電圧の加算は、差動出力電流（Ｉ＋、Ｉ−）及びオフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）に変換した後に電流加算により行うため、オフセット電圧調整を高速に行うことが可能となる。
【００２６】
また、従来のオフセット制御回路のように演算増幅器（オペアンプ）を必要としないので、回路規模の小型化を図ることができ、また、差動信号処理を行うため、ノイズに強く、信号の歪みも生じ難い。
【００２７】
【発明の実施の形態】
以下に、本発明のオフセット制御回路の第１〜第１０の実施の形態について、図面を参照しながら説明する。
【００２８】
（第１の実施の形態）
図１は、本発明のオフセット制御回路を含むＤＶＤ信号再生処理システムの全体構成を示す。
【００２９】
同図のＤＶＤ信号再生処理システム（信号処理装置）において、４０はＤＶＤ又はＣＤ（以下、ＤＶＤで代表する）、４１は前記ＤＶＤから信号を取り出す光ピックアップであって、レーザドライバ４２により駆動される。このレーザドライバ４２はレーザコントローラ４３により制御される。また、４４は前記ＤＶＤ４０を回転駆動するディスクモータであって、モータドライバ４５により駆動される。
【００３０】
また、５０はフロントエンド、６０はバックエンド、７０はシステムコントローラであって、これ等は同一チップ上に搭載されて、１チップ化されている。前記フロントエンド５０は、概述すると、ＤＶＤ４０からのデータの読み出し、復調及びエラー訂正等を含むデータ抽出処理を行うと共に、前記レーザコントローラ４３及びモータドライバ４５に制御信号を出力して、サーボ制御及びレーザ制御を行う。一方、前記バックエンド６０は、前記フロントエンド５０から送られて来るＤＶＤ４０の再生信号を、映像信号及び音声信号に変換する。更に、前記システムコントローラ７０は、前記フロントエンド５０の一連の処理と前記バックエンド６０の一連の処理とを統括する。
【００３１】
前記フロントエンド５０は、主要部として、前記光ピックアップ４１によりＤＶＤ４０から読み出した信号のノイズ除去などの処理を行うアナログフロントエンド５１と、デジタルＰＲＭＬリードチャネル５２とを有する。前記アナログフロントエンド５１は、後述するように、本発明に係るオフセット制御回路５１ｃ（図２参照）を有する。このアナログフロントエンド５１は、サーボフォーカスエラー信号及びトラッキングエラー信号を算出し、これ等信号をサーボＤＳＰ５３に出力する。このサーボＤＳＰ５３は、光ピックアップ４１がＤＶＤ４０上の記録データを正確にトレースするようにモータドライバ４５を制御すると共に、前記レーザコントローラ４３を制御して、レーザパワー制御を行う。
【００３２】
前記ＰＲＭＬリードチャネル５２は、前記アナログフロントエンド５１と共に、再生信号が符号間干渉を受ける特性を利用して元の波形を再生するＰＲ（Ｐａｒｔｉｃａｌ　Ｒｅｓｐｏｎｓｅ）処理を行うと共に、ＤＶＤ４０の記録信号の特徴に基づいて再生信号から最も確率の高いデータを読み取る。前記ＰＲＭＬリードチャネル５２から抽出されたデータは、フォーマッタＦＭＴに出力される。ＥＣＣ５４は、前記抽出データのリードソロモンによる誤り訂正（Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅ）を行う。復調、誤り訂正が終了したデータはＡＵＤＩＯ／ＶＩＳＵＡＬインターフェースＩ／Ｆを介してバックエンド６０に出力される。以上の処理の制御は、３２ビットＣＰＵ５５により行われる。
【００３３】
一方、前記バックエンド６０は、ＩＯプロセッサ６１、ピクセル制御プロセッサ６２及びＡＶデコードプロセッサ６３を有する。前記フロントエンド５０からストリームインターフェース６４を介して入力されたＡＵＤＩＯ／ＶＩＳＵＡＬデータは、前記ＩＯプロセッサ６１によるストリーム解析、前記ピクセル制御プロセッサ６２によるピクセル処理、及び前記ＡＶデコードプロセッサ６３によるデコード処理が施されて、ＡＶインターフェース６５を介して、音声／映像データとして出力される。
【００３４】
図１において、ＳＤＲＡＭ８０はチップの外付けで備えられており、前記フロントエンド５０及びバックエンド６０で共用される。このＳＤＲＡＭ８０へのアクセスは、バックエンド６０内に備えたＳＤＲＡＭインターフェース６６が統括する。フロントエンド５０がＳＤＲＡＭ８０にアクセスする場合には、フロントエンド５０内に備えたＵＭＡＣ５６を介してＳＤＲＡＭインターフェース６６へアクセスされる。
【００３５】
前記アナログフロントエンド５１及びＰＲＭＬリードチャネル５２の内部構成を図２に示す。
【００３６】
同図において、アナログフロントエンド５１は、アナログバッファ５１ａ、ＶＧＡ回路５１ｂ、本発明に係るオフセット制御回路５１ｃ、５次Ｇｍ−Ｃフィルタ５１ｄ、２個のＤＡＣ（Ｄｉｄｉｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）５１ｅ、ウォブル検出器５１ｆ、及びサーボ前処理回路５１ｇとを備える。一方、ＰＲＭＬリードチャネル５２は、７ビットのＡＤＣ（Ａｎａｌｏｇ　Ｄｉｄｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）５２ａ、７タップのＦＩＲ（適応等化）フィルタ５２ｂ、ビタビ復号器５２ｃ、ＬＭＳ５２ｄ、デジタルコントローラ５２ｅ、及びＰＬＬ５２ｆを備える。前記ＰＲ処理は、フロントエンド５１の５次Ｇｍ−Ｃフィルタ５１ｄとＰＲＭＬリードチャネル５２のＦＩＲフィルタ５２ｂにより行われる。ＰＲＭＬリードチャネル５２は、前記ＡＤＣ５２ａにより量子化されたデータを検波処理してピーク・ボトム検出を行い、この検波結果に基づいてＲＦ信号の振幅制御と前記オフセット制御回路５１ｃでのオフセット制御を行う。このオフセット制御は、８ビットのデジタル制御により行われる。
【００３７】
次に、前記アナログフロントエンド５１に設けたオフセット制御回路５１ｃについて、具体的に説明する。
【００３８】
図３は、本発明のオフセット制御回路の第１の実施の形態における構成例を示すブロック図である。
【００３９】
図３において、このオフセット制御回路１は、電圧電流変換部１０と、電圧電流変換部１０の両出力端に各々接続されたオフセット調整電流生成部１１と、電圧電流変換部１０の両出力端に各々接続された電流電圧変換部１２とを有している。
【００４０】
電圧電流変換部１０は、一対の差動電圧入力端子１０９及び１１０と、制御端子１１１と、一対の差動電流出力端子１０５及び１０６とを有しており、各差動入力電圧ＶＩＮ＋及びＶＩＮ−各々が一対の差動電圧入力端子１０９及び１１０に各々入力され、制御端子１１１に入力される制御信号によって制御されて、差動入力電圧ＶＩＮ＋及びＶＩＮ−に各々比例する差動出力電流Ｉ＋及びＩ−を各々生成する。生成された差動出力電流Ｉ＋及びＩ−は各々、一対の差動電流出力端子１０５及び１０６から各々出力される。
【００４１】
この電圧電流変換部１０の変換係数をＧｍとすると、差動入力電圧ＶＩＮ＋及びＶＩＮ−と、差動出力電流Ｉ＋及びＩ−との間には各々、
Ｉ＋　＝　Ｇｍ　×　ＶＩＮ＋　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（式１）
Ｉ−　＝　Ｇｍ　×　ＶＩＮ−　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（式２）
の関係式が成立する。
【００４２】
オフセット調整電流生成部１１は、一対のオフセット調整電流出力端子１０１及び１０２と、オフセット調整電流制御端子１０３及び１０４とを有しており、オフセット調整電流制御端子１０３及び１０４に各々入力される制御信号によって制御されて、各オフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−が各々生成される。生成された各オフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−は各々、一対のオフセット調整電流出力端子対１０１及び１０２から各々出力される。
【００４３】
電流電圧変換部１２は、一対の差動端子１０７及び１０８と、入出力電流制御端子１１２とを有しており、一対の差動端子１０７及び１０８間の電位差に比例する電流（差動入出力電流）Ｉｒが流れるようになっている。電流電圧変換部１２の差動端子１０７は、電圧電流変換部１０の差動電流出力端子１０５とオフセット調整電流生成部１１のオフセット調整電流出力端子１０１とに接続され、また同様に、電流電圧変換部１２の差動端子１０８は、電圧電流変換部１０の差動電流出力端子１０６とオフセット調整電流生成部１１のオフセット調整電流出力端子１０２とに接続されている。これらの一対の差動端子１０７及び１０８は各々、各差動出力電圧信号ＶＯ−及びＶＯ＋が各々出力される一対の差動電圧出力端子１１５及び１１６に各々接続されている。
【００４４】
このように構成された本実施の形態のオフセット制御回路１において、電流電圧変換部１２に流れる差動入出力電流をＩｒとし、差動端子１０８から差動端子１０７の方向に内部を流れる電流の向きを正とすると、差動端子１０７においては、
Ｉ＋　＝　Ｉｒ　＋　Ｉｏｆｓ＋　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（式３）
という関係式が成立し、差動端子１０８においては、
Ｉ−　＝　−Ｉｒ　＋　Ｉｏｆｓ−　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（式４）
の関係式が成立する。
【００４５】
前記（式３）及び前記（式４）から、電流電圧変換部１２の差動端子１０７及び１０８間に流れる差動入出力電流Ｉｒを求めると、
2004088742.tif 000003
となる。前記差動入出力電流Ｉｒは、前記（式１）、前記（式２）及び前記（式５）から、
2004088742.tif 000004
となる。
【００４６】
従って、差動電圧出力端子１１６及び１１５から出力される差動出力電圧（ＶＯ＋−　ＶＯ−）は、電流電圧変換部１２の変換係数をＲとすると、
2004088742.tif 000005
となる。
【００４７】
次に、差動電圧入力端子１０９及び１１０から各々入力される差動入力電圧信号ＶＩＮ＋及びＶＩＮ−にオフセット電圧が含まれている場合を考える。差動入力電圧ＶＩＮ＋及びＶＩＮ−のオフセット電圧を各々Ｖｏｆｆとすると、電圧電流変換部１０から出力される差動出力電流Ｉ＋及びＩ−は各々、
Ｉ＋　＝　Ｇｍ　×　（　ＶＩＮ＋　＋　Ｖｏｆｆ）　　　　　　　　　　　　　　　（式１０）
Ｉ−　＝　Ｇｍ　×　（　ＶＩＮ−　−　Ｖｏｆｆ）　　　　　　　　　　　　　　　　　　（式１１）
となる。
【００４８】
従って、オフセット制御回路１において、電流電圧変換部１２内に流れる差動入出力電流のＩｒは、前記（式６）、前記（式１０）及び前記（式１１）から、
2004088742.tif 000006
となる。これにより、差動出力電圧（ＶＯ＋　−　ＶＯ−）は、
2004088742.tif 000007
となる。
【００４９】
前記（式１３）から、オフセット制御回路１の差動出力電圧ＶＯ＋及びＶＯ−については、差動入力電圧ＶＩＮ＋及びＶＩＮ−のオフセット電流（Ｇｍ×Ｖｏｆｆ）が、オフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−により調整されていることが判る。
【００５０】
以上のように、本実施の形態によれば、差動信号処理を基本とするため、入力電圧とオフセット電圧の加算に従来のような演算増幅器２０１を必要としない。更に、入力電圧に対するオフセット電圧の加算は、入力電圧、オフセット電圧を各々電流に変換した後に、キルヒホッフの法則に基づいた簡単な構成の電流加算によって実現されるので、非常に高速にオフセット電圧の調整を行うことができる。
【００５１】
また、従来の演算増幅器２０１を用いたオフセット加算方式では、演算増幅器２０１の帯域を入力信号帯域よりも１桁〜２桁程度高くする必要があり、回路規模の増加、消費電力の増加、処理速度上限の低下などが問題となるが、本第１の実施の形態によれば、キルヒホッフの法則に基づいて電流を加算するだけという簡単な構成により、回路規模をより縮小できると共に、より高速なオフセット加算処理を行うことができる。
【００５２】
更に、本実施の形態のオフセット制御回路１は、差動信号処理を基本とするため、ノイズに強く、また、信号の歪みも生じ難い。従来のオフセット制御回路２００を用いた場合でも、オフセット制御回路２００を２系統設けることにより、差動信号処理を行うことができるが、これには２倍の回路規模と消費電力とが必要である。これに対して、本実施の形態のオフセット制御回路１では、より縮小された回路規模でもって、差動信号を用いたオフセット調整処理を行うことが可能である。
【００５３】
尚、本実施の形態では、オフセット制御回路１を含むフロントエンド５０、バックエンド６０及びシステムコントローラ７０を１チップ化したが、オフセット制御回路１を含むフロントエンド５０のみを１チップ化しても良いのは勿論である。
【００５４】
また、本実施の形態では、ＤＶＤ信号再生処理システムに備えるオフセット制御回路１について説明したが、本発明はこれに限定されず、ＤＶＤ信号再生処理システムに以外に備えるオフセット制御回路についても同様に適用できるのは勿論である。この場合には、オフセット制御回路と、このオフセット制御回路によりオフセット電圧を調整された差動出力電圧について所定の処理を行う処理回路とを１チップ化すれば良い。
【００５５】
（第２の実施の形態）
本第２の実施の形態では、電圧電流変換部１０の一具体例として電圧電流変換回路１０Ａを用いてオフセット制御回路２を実現する場合である。
【００５６】
図４は、図３の電圧電流変換部１０の一具体例を示す回路図である。
【００５７】
図４において、電圧電流変換部１０Ａは、一対のバイアス電流源３０１及び３０２と、これらに各々接続された一対のＮ型の第１トランジスタＭ３及びＭ４と、これらに各々接続された一対のＮ型の第２トランジスタＭ１及びＭ２とを有している。
【００５８】
バイアス電流源３０１及び３０２は各々、差動電流出力端子１０５及び１０６に各々接続されており、バイアス電流Ｉｂが各々流れるようになっている。
【００５９】
第１トランジスタＭ３及びＭ４は各々の各ゲートが制御端子１１１と共通接続されており、その各ゲートに制御電圧Ｖｂｉａｓが入力される。また、第１トランジスタＭ３及びＭ４は、各々各ドレインが差動電流出力端子１０５及び１０６に各々接続されており、差動電流出力端子１０５及び１０６から各々差動電流Ｉ＋及びＩ−が各々出力される。
【００６０】
前記Ｎ型の第２トランジスタＭ１及びＭ２は、各々の各ゲートが差動電圧入力端子１０９及び１１０に各々接続されており、差動入力電圧信号ＶＩＮ＋及びＶＩＮ−が各々入力される。また、前記Ｎ型の第２トランジスタＭ１及びＭ２は、各々の各ドレインが第１トランジスタＭ３及びＭ４の各ソースに各々接続され、各ソースが各々接地されている。
【００６１】
前記構成により、電圧電流変換回路１０Ａにおいて、Ｎ型の第１トランジスタＭ３及びＭ４は各々ソースフォロワ回路として動作し、その各ゲートに制御電圧Ｖｂｉａｓが各々入力され、Ｎ型の各第１トランジスタＭ３及びＭ４によって、しきい値電圧Ｖｔｈ分程度低くなった各電圧が各ソースから各々出力される。これによって、Ｎ型の第２トランジスタＭ１及びＭ２の各ドレイン電圧が一定に保たれ、Ｎ型の第２トランジスタＭ１及びＭ２のドレイン−ソース間電圧Ｖｄｓはほぼ一定に保たれる。
【００６２】
Ｎ型の第２トランジスタＭ１及びＭ２は、各々、非飽和領域で動作するようにバイアスされている。このとき、Ｎ型の両第２トランジスタＭ１及びＭ２に流れるドレイン電流ＩＤＳ１及びＩＤＳ２は各々、
2004088742.tif 000008
（但し、βは第２トランジスタＭ１及びＭ２のトランスコンダクタンス、ＶｄｓはＮ型の第２トランジスタＭ１及びＭ２のドレイン−ソース間電圧とする。）
と表される。
【００６３】
ここで、本第２の実施の形態の電圧電流変換部１０Ａにおいて、差動出力電流（Ｉ＋　−　Ｉ−）はＩＤＳ１−ＩＤＳ２に等しく、この差動出力電流が電流電圧変換部１２に流れ込む。従って、
2004088742.tif 000009
となる。
【００６４】
前記（式１６）から、差動出力電流Ｉ＋　−　Ｉ−は差動入力電圧ＶＩＮ＋　−　ＶＩＮ−に比例し、その比例係数（変換係数）Ｇｍはβ×Ｖｄｓとなることが判る。
【００６５】
以上のように、本第２の実施の形態の電圧電流変換回路１０Ａは、差動電圧電流変換回路として動作する。よって、これを図３の電圧電流変換部１０に適用することによって、本第２の実施の形態のオフセット制御回路２を実現することができる。この電圧電流変換回路１０Ａは、Ｎ型の第２トランジスタＭ１及びＭ２が非飽和領域で動作するようにバイアスすることにより、信号の歪みを少なくすることができ、この電圧電流変換回路１０Ａを用いてオフセット制御回路２を構成することによって、より歪み特性の劣化を防ぐことができる。尚、電圧電流変換部１０を図４に示すような回路構成としても、前記第１の実施の形態で説明したように、オフセット制御回路１における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【００６６】
また、本第２の実施の形態の電圧電流変換回路１０Ａでは、制御電圧Ｖｂｉａｓを調整することによって、前記（式１３）において変換係数Ｇｍを調整することができる。これは、前記（式１３）における入出力電圧比、即ち、差動入力電圧ＶＩＮ＋及びＶＩＮ−の係数である（１／２）×Ｒ×Ｇｍを制御できるということを意味する。従って、本第２の実施の形態のオフセット制御回路２は、オフセット調整機能のみならず、信号の増幅率を変化させる可変増幅器としても機能させることができる。
【００６７】
更に、本第２の実施の形態の電圧電流変換回路１０Ａにおいて、Ｎ型の第２トランジスタＭ１及びＭ２のドレイン電圧をより精度よく固定することもできる。例えば、Ｎ型の第２トランジスタＭ１及びＭ２のドレイン電圧が一定となるように、オペアンプ（演算増幅器）を用いてＮ型の第１トランジスタＭ３及びＭ４のゲート電圧を制御することもできる。この場合に用いられるオペアンプは、必ずしも高精度である必要はないため、オペアンプの帯域が信号帯域の１０倍程度であっても充分である。このようにＮ型の第１トランジスタＭ３及びＭ４のゲート電圧を制御するためのオペアンプを設けた構成としても、前記第１の実施の形態で説明したように、オフセット制御回路１における高速動作及び小面積化が可能であるという効果は何ら失１われることはない。
【００６８】
（第３の実施の形態）
本第３の実施の形態では、前記第２の実施の形態のオフセット制御回路２における信号の歪みを更に低減する場合である。
【００６９】
図５は、本発明のオフセット制御回路の第３の実施の形態における構成例を示す回路図である。
【００７０】
図５において、オフセット制御回路３は、前記第２の実施の形態のオフセット制御回路２において、オフセット調整電流生成部１１のオフセット調整電流出力端子１０１及び１０２が、各々、電圧電流変換部１０のＮ型の第１トランジスタＭ３及びＭ４のドレインではなく、Ｎ型の第２トランジスタＭ１及びＭ２のドレインに各々接続されることによって、前記第２の実施の形態のオフセット制御回路２における信号の歪みを更に低減することができる。
【００７１】
前記構成により、本第３の実施の形態のオフセット制御回路３について、差動入力電圧信号ＶＩＮ＋及びＶＩＮ−にオフセット電圧が含まれており、このオフセット電圧を除去するようにオフセット制御回路を動作させる場合について、前記実施形態１，２のオフセット制御回路１，２と比較してその動作を説明する。
【００７２】
前記第１及び第２の実施の形態のオフセット制御回路１、２では、Ｎ型の第２トランジスタＭ１及びＭ２、Ｎ型の第１トランジスタＭ３及びＭ４が対称回路であるにも拘わらず、差動入力電圧信号ＶＩＮ＋とＶＩＮ−との間にオフセット電圧が重畳しているため、各々の回路に異なるバイアス電流が流れる。このような電流の非対称性は、Ｎ型の第１トランジスタＭ３及びＭ４のドレインにおいて、オフセット調整電流生成部１１からオフセット電圧（オフセット成分）を相殺するオフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−が各々加算されることによって相殺されるものの、Ｎ型の第２トランジスタＭ１及びＭ２、Ｎ型の第１トランジスタＭ３及びＭ４が非対称な状態で動作するために、信号の歪みが発生し易い。
【００７３】
一方、本第３の実施の形態のオフセット制御回路３では、オフセット調整電流生成部１１からのオフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−がＮ型の第２トランジスタＭ１及びＭ２のドレインにおいて差動出力電流Ｉ＋及びＩ−に加算されるため、この時点で電流の非対称性が解消され、Ｎ型の第１トランジスタＭ３及びＭ４はバイアス電流Ｉ＋’及びＩ−’についても対称な差動回路として動作する。これによって、本第３の実施の形態のオフセット制御回路３によれば、前記第１及び第２の実施の形態のオフセット制御回路１、２に比べて、Ｎ型の第１トランジスタＭ３及びＭ４で発生する信号の歪みをより小さく抑えることができる。
【００７４】
更に、本第３の実施の形態のオフセット制御回路３では、Ｎ型の第２トランジスタＭ１及びＭ２は非対称な状態で動作するものの、非飽和領域で動作しているために、バイアス電流値が異なっていても、ソース−ドレイン間の電圧Ｖｄｓが同じであれば、電圧電流特性はほとんど変わらない。従って、オフセット制御回路３全体で発生する信号の歪みは、前記第１及び第２の実施の形態に比べて、更に大きく低減させることが可能である。
【００７５】
尚、オフセット制御回路３を図５に示すような回路構成としても、前記第１の実施形態で説明したように、オフセット制御回路１における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【００７６】
（第４の実施の形態）
本第４の実施の形態では、電圧電流変換部１０の他の具体例として電圧電流変換回路１０Ｃを用いて、入出力ゲインを抵抗比によって制御するオフセット制御回路４を実現する場合である。
【００７７】
図６は、図３の電圧電流変換部１０における他の具体例を示す回路図である。
【００７８】
図６において、電圧電流変換回路１０Ｃは、一対のバイアス電流源３０１及び３０２、一対のＮ型の第１トランジスタＭ７及びＭ８、一対のＮ型の第２トランジスタＭ５及びＭ６が各々設けられており、バイアス電流源３０１、Ｎ型の第１トランジスタＭ７及び第２トランジスタＭ５の直列回路とバイアス電流源３０２、Ｎ型の第１トランジスタＭ８及び第２トランジスタＭ６の直列回路とが２系列配設されている。また、Ｎ型の第１トランジスタＭ７及び第２トランジスタＭ５の接続点と、Ｎ型の第１トランジスタＭ８及び第２トランジスタＭ６の接続点との間に抵抗器Ｒ３が配設されている。
【００７９】
バイアス電流源３０１及び３０２は各々差動電流出力端子１０５及び１０６と各々接続されており、バイアス電流Ｉｂが各々流れるようになっている。
【００８０】
Ｎ型の第１トランジスタＭ７及びＭ８の各ゲートは各々差動電圧入力端子１０９及び１１０に各々接続されており、差動電圧入力端子１０９及び１１０に差動入力電圧ＶＩＮ＋及びＶＩＮ−が各々入力される。また、Ｎ型の第１トランジスタＭ７及びＭ８は各々その各ドレインが差動電流出力端子１０５及び１０６に各々接続され、その各ソース間に抵抗器Ｒ３が接続されている。
【００８１】
Ｎ型の第２トランジスタＭ５及びＭ６の各ゲートが制御端子１１１と共通接続されており、その制御端子１１１に制御電圧Ｖｂｉａｓが入力される。また、Ｎ型の第２トランジスタＭ５及びＭ６の各ドレインはＮ型の第１トランジスタＭ７及びＭ８の各ソースに各々接続され、その各ソースは各々接地されている。
【００８２】
以上のように構成された本第４の実施の形態の電圧電流変換回路１０Ｃにおいて、Ｎ型の第１トランジスタＭ７及びＭ８は各々ソースフォロワ回路として動作し、Ｎ型の第１トランジスタＭ７及びＭ８の各ゲートに入力される差動入力電圧信号ＶＩＮ＋及びＶＩＮ−に基づいて、しきい値電圧Ｖｔｈ分程度低くなった電圧が各ソースから各々出力されて抵抗器Ｒ３の両端に印加される。これによって、抵抗器Ｒ３には、（ＶＩＮ＋　−　ＶＩＮ−）の電位差が発生し、オームの法則により、（ＶＩＮ＋　−　ＶＩＮ−）／Ｒ３の電流が発生する。
【００８３】
従って、本第４の実施の形態の電圧電流変換回路１０Ｃにおける電流変換係数Ｇｍは、およそ１／Ｒ３となり、差動出力電流（ＶＩＮ＋−　ＶＩＮ−）／Ｒ３がＮ型の第１トランジスタＭ７及びＭ８を介して差動電流出力端子１０５及び１０６から出力される。Ｎ型の第２トランジスタＭ５及びＭ６は、Ｎ型の第１トランジスタＭ７及びＭ８に各々バイアス電流を与えるための回路として動作する。
【００８４】
以上のように、本第４の実施の形態の電圧電流変換回路１０Ｃは、差動電圧電流変換回路として動作する。これを図３に示す電圧電流変換部１０に適用することによって、オフセット制御回路４を実現することができる。この電圧電流変換部１０は、電流電圧係数Ｇｍがおよそ１／Ｒ３であるため、オフセット制御回路４として動作させた場合の入出力電圧比、即ち、前記（式１３）における差動入力電圧信号ＶＩＮ＋及びＶＩＮ−の変換係数である（１／２）×Ｇｍ×Ｒが、（１／２）×（Ｒ／Ｒ３）となり、電流電圧変換部１２の抵抗（変換係数）Ｒと、電圧電流変換部１０の抵抗Ｒ３との比で決定されることが判る。従って、本実施形態４のオフセット制御回路４は、入出力ゲインを抵抗比によって制御することができる。
【００８５】
尚、電圧電流変換部１０を図６に示すような回路構成としても、前記実施形態１で説明したように、オフセット制御回路１における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【００８６】
また、本第４の実施の形態の電圧電流変換回路１０Ｃにおいて、Ｎ型の第１トランジスタＭ７及びＭ８のソース電位がＮ型の第１トランジスタＭ７及びＭ８のゲート電位に一致するように、オペアンプを用いてフィードバックをかけることもできる。これによって、信号の歪みを更に低減し、抵抗値による入出力ゲインの設定精度を高くすることができる。このようにＮ型の第１トランジスタＭ７及びＭ８のゲート電位及びソース電位を制御するためのオペアンプを設けた構成としても、前記実施形態１で説明したように、オフセット制御回路１における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【００８７】
（第５の実施の形態）
本第５の実施の形態では、電圧電流変換部１０の更に他の具体例として電圧電流変換回路１０Ｄを用いて、極めて高速に動作させることができるオフセット制御回路５を実現する場合である。
【００８８】
図７は、図３の電圧電流変換部１０における更に他の具体例を示す回路図である。
【００８９】
図７において、電圧電流変換回路１０Ｄは、一対のバイアス電流源３０１及び３０２、Ｎ型の一対のトランジスタＭ９及びＭ１０が各々設けられており、バイアス電流源３０１とＮ型のトランジスタＭ９の直列回路とバイアス電流源３０２とＮ型のトランジスタＭ１０の直列回路とが２系列配設されている。
【００９０】
バイアス電流源３０１及び３０２は各々、差動電流出力端子１０５及び１０６に各々接続されており、バイアス電流Ｉｂが各々流れるようになっている。
【００９１】
Ｎ型のトランジスタＭ９及びＭ１０の各ゲートは各々差動電圧入力端子１０９及び１１０に各々接続されており、各差動電圧入力端子１０９及び１１０に差動入力電圧ＶＩＮ＋及びＶＩＮ−が各々入力される。また、Ｎ型のトランジスタＭ９及びＭ１０の各ドレインは各々差動電流出力端子１０５及び１０６に各々接続され、Ｎ型のトランジスタＭ９及びＭ１０の各ソースは各々接地されている。
【００９２】
このように構成された本第５の実施の形態の電圧電流変換回路１０Ｄにおいては、Ｎ型のトランジスタＭ９及びＭ１０の電圧電流変換特性に応じて、その各ゲートに各々入力される各差動入力電圧（ＶＩＮ＋−　ＶＩＮ−）が電流に変換されて、各差動電流（Ｉ＋　−　Ｉ−）として差動電流出力端子１０５及び１０６から各々出力される。
【００９３】
以上のように、本第５の実施の形態の電圧電流変換回路１０Ｄは差動電圧電流変換回路として動作する。従って、これを図３に示す電圧電流変換部１０として適用させることによって、本第５の実施の形態のオフセット制御回路５を実現することができる。この電圧電流変換回路１０Ｄは、差動電圧入力端子１０９及び１１０と差動電流出力端子１０５及び１０６との各間には各々、Ｎ型のトランジスタＭ９及びＭ１０が存在するだけであるため、極めて高速に動作させることができる。従って、本第５の実施の形態のオフセット制御回路５は、極めて高速に動作させることができる。尚、図３に示す電圧電流変換部１０を図７に示すような回路構成としても、前記第１の実施の形態で説明したように、オフセット制御回路１における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【００９４】
（第６の実施の形態）
本第６の実施の形態では、電流電圧変換部１２の一具体例として電流電圧変換回路１２Ａを用いて、オフセット制御回路６を実現する場合である。
【００９５】
図８は、図３の電流電圧変換部１２における一具体例を示す回路図である。
【００９６】
図８において、電流電圧変換回路１２Ａは差動端子１０７及び１０８間に抵抗器Ｒ４が設けられている。
【００９７】
このように構成された本第６の実施の形態の電流電圧変換回路１２Ａにおいて、抵抗器Ｒ４は、その抵抗器Ｒ４に流れる電流（差動入出力電流Ｉｒ）に比例する電圧をその両端子（差動端子）１０７及び１０８間に発生させることができる。従って、これを図３に示す電流電圧変換部１２として適用することによって、本第６の実施の形態のオフセット制御回路６を実現することができる。
【００９８】
尚、図３（又は図５）の電流電圧変換部１２を図８に示すような構成としても、前記第１の実施の形態（又は前記第３の実施の形態）で説明したように、オフセット制御回路１，３における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【００９９】
（第７の実施の形態）
本第７の実施の形態では、電流電圧変換部１２の他の具体例として電流電圧変換回路１２Ｂを用いて、オフセット制御回路７を実現する場合である。
【０１００】
図９は、図３の電流電圧変換部１２における他の具体例を示す回路図である。
【０１０１】
図９において、電流電圧変換回路１２Ｂは、一対の差動端子１０７及び１０８、一対のＮ型の第１トランジスタＭ１３及びＭ１４、一対のＮ型の第２トランジスタＭ１１及びＭ１２が各々設けられている。
【０１０２】
これらの差動端子１０７、Ｎ型の第１トランジスタＭ１３及びＮ型の第２トランジスタＭ１１と、差動端子１０８、Ｎ型の第１トランジスタＭ１４及び第２トランジスタＭ１２とは各々直列に接続されている。また、Ｎ型の第１トランジスタＭ１３及びＭ１４の各ゲートは、入出力電流制御端子１１２に共通接続されており、入出力電流制御端子１１２に制御電圧Ｖｂｉａｓ２が入力される。また、Ｎ型の第２トランジスタＭ１１及びＭ１２の各ゲートは各々、差動端子１０７及び１０８に各々接続されており、差動入出力電流Ｉｒに比例した電圧が差動端子１０７及び１０８に印加される。
【０１０３】
このように構成された本第７の実施の形態の電流電圧変換回路１２Ｂにおいて、Ｎ型の第１トランジスタＭ１３及びＭ１４、Ｎ型の第２トランジスタＭ１１及びＭ１２の動作は、図５に示す電圧電流変換部１０Ｂの第１トランジスタＭ３及びＭ４、第２トランジスタＭ１及びＭ２と同様に動作する。即ち、Ｎ型の第１トランジスタＭ１３及びＭ１４は各々ソースフォロワ回路として動作し、Ｎ型の第１トランジスタＭ１３及びＭ１４の各ゲートに入力される制御電圧Ｖｂｉａｓ２に基づいて、しきい値電圧Ｖｔｈ分程度低くなった電圧が各ソースから出力される。これによって、Ｎ型の第２トランジスタＭ１１及びＭ１２のドレイン電圧が一定に保たれ、Ｎ型の第２トランジスタＭ１１及びＭ１２のドレイン−ソース間電圧Ｖｄｓはほぼ一定に保たれる。
【０１０４】
Ｎ型の第２トランジスタＭ１１及びＭ１２は各々非飽和領域で動作するようにバイアスされており、その各ゲートに印加された電圧に比例した電流が差動端子１０７及び１０８から入出力される。
【０１０５】
従って、本第７の実施の形態の電流電圧変換部１２は、差動端子１０７及び１０８間に印加される電圧に比例する差動入出力電流Ｉｒを差動端子１０７及び１０８から入出力するように動作し、換言すると、差動端子１０７及び１０８に入出力される差動入出力電流に比例した電圧を差動端子１０７及び１０８間に発生させるように動作する。
【０１０６】
以上のように、本第７の実施の形態の電流電圧変換回路１２Ｂは差動電流電圧変換回路として動作する。従って、これを図３（又は図５）に示す電流電圧変換部１２に適用することによって、オフセット制御回路７を実現することができる。本第７の実施の形態の電流電圧変換回路１２Ｂでは、制御電圧Ｖｂｉａｓ２を調整することによって、前記（式１３）における電流電圧変換係数Ｒを調整することができる。よって、本第７の実施の形態のオフセット制御回路７は、オフセット調整機能のみならず、信号の増幅率を変化させることができる可変増幅器としても機能させることができる。尚、図３（又は図５）に示す電流電圧変換部１２を図９に示すような回路構成としても、前記第１の実施の形態（又は前記第３の実施の形態）で説明したように、オフセット制御回路１，３における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【０１０７】
（第８の実施の形態）
本第８の実施の形態では、電流電圧変換部１２の更に他の具体例として電流電圧変換回路１２Ｃを用いて、オフセット制御回路８を実現する場合である。
【０１０８】
図１０は、図３の電流電圧変換部１２における更に他の具体例を示す回路図である。
【０１０９】
図１０において、電流電圧変換回路１２Ｃとして、差動端子１０７及び１０８間にＰ型のトランジスタＭ１５が設けられている。このＰ型のトランジスタＭ１５のゲートは、入出力電流制御端子１１２に接続されており、入出力電流制御端子１１２に制御電圧Ｖｂｉａｓ２が入力される。
【０１１０】
このように構成された本第８の実施の形態の電流電圧変換回路１２Ｃにおいて、Ｐ型のトランジスタＭ１５は、そのゲートに印加される制御電圧Ｖｂｉａｓ２に応じて抵抗値を制御可能な可変抵抗として動作する。
【０１１１】
以上のように、本第８の実施の形態の電流電圧変換回路１２Ｃは、差動電流電圧変換回路として動作する。従って、これを図３（又は図５）に示す電流電圧変換部１２に適用することによって、本第８の実施の形態のオフセット制御回路８を実現することができる。本第８の実施の形態の電流電圧変換回路１２Ｃでは、制御電圧Ｖｂｉａｓ２を調整することによって、前記（式１３）における電流電圧変換係数Ｒを調整することができる。よって、本第８の実施の形態のオフセット制御回路８は、オフセット調整機能のみならず、信号の増幅率を変化させることができる可変増幅器としても機能させることができる。尚、図３（又は図５）に示す電流電圧変換部１２を図１０に示すような回路構成としても、前記第１の実施の形態（又は前記第３の実施の形態）で説明したように、オフセット制御回路１、３における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【０１１２】
（第９の実施の形態）
本第９の実施の形態では、オフセット調整電流生成部１１の一具体例としてオフセット調整電流生成回路１１Ａを用いて、オフセット制御回路９を実現する場合である。
【０１１３】
図１１は、図３のオフセット調整電流生成部１１における一具体例を示す回路図である。
【０１１４】
図１１において、オフセット調整電流生成部１１Ａは、バイアス電流源３０７と、一対のＰ型のトランジスタＭ１６及びＭ１７と、一対のオフセット調整電流出力端子１０１及び１０２とを有している。
【０１１５】
バイアス電流源３０７は、Ｐ型のトランジスタＭ１６及びＭ１７の各ソースと各々接続されており、バイアス電流Ｉｏｆｓが２つに分岐して流れるようになっている。
【０１１６】
前記Ｐ型のトランジスタＭ１６及びＭ１７の各ゲートは、各々、オフセット調整電流制御端子１０３及び１０４に各々接続されており、オフセット調整電流制御端子１０３及び１０４にオフセット調整電流制御電圧Ｖｏｆｓ＋及びＶｏｆｓ−が各々入力される。また、Ｐ型のトランジスタＭ１６及びＭ１７の各ドレインが各々オフセット調整電流出力端子１０１及び１０２に各々接続されており、オフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−が各々流れる。
【０１１７】
このように構成された本第９の実施の形態のオフセット調整電流生成回路１１Ａにおいて、オフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−は、オフセット調整電流制御電圧Ｖｏｆｓ＋及びＶｏｆｓ−によって各々の電流量が調整される。
【０１１８】
このように、オフセット調整電流生成回路１１Ａを図３（又は図５）に示すオフセット調整電流生成部１１に適用することによって、本第９の実施の形態のオフセット制御回路９を実現することができる。
【０１１９】
尚、図３（又は図５）に示すオフセット調整電流生成部１１を図１１に示すような回路構成としても、前記第１の実施の形態（又は前記第３の実施の形態）で説明したように、オフセット制御回路１、３における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【０１２０】
また、本第９の実施の形態のオフセット調整電流生成回路１１Ａにおいて、バイアス電流源３０７、Ｐ型のトランジスタＭ１６及びＭ１７とは逆極性のバイアス電流源３０８及びＰ型のトランジスタＭ１８及びＭ１９を用いて、図１２に示すようなオフセット調整電流生成回路１１Ｂを構成することも可能である。この場合にも、前述したように、図３（又は図５）に示すオフセット調整電流生成部１１を図１２に示すような回路構成としても、前記第１の実施の形態（又は前記第３の実施の形態）で説明したように、オフセット制御回路１、３における高速動作及び小面積化が１可能であるという効果は何ら失われることはない。
【０１２１】
（第１０の実施の形態）
本第１０の実施の形態では、オフセット調整電流生成部１１とは別のデジタル制御可能なオフセット調整電流生成部１３を用いて、オフセット制御回路１０を実現する場合である。
【０１２２】
図１３は、図３のオフセット調整電流生成部１１とは別の構成例を示す回路図である。
【０１２３】
図１３において、オフセット調整電流生成部１３は、図３（又は図５）に示すオフセット調整電流生成部１１のオフセット調整電流制御端子１０３及び１０４の代わりに、ｎを自然数として、ｎビットのレジスタ信号から１ビットのレジスタ信号が各々入力される入力端子（オフセット調整電流制御端子）１１３−１〜１１３−ｎを有している。これらの入力端子１１３−１〜１１３−ｎから入力されるｎビットのレジスタ信号の状態によって、オフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−を高精度に制御することができる。
【０１２４】
図１４は、図１３のオフセット調整電流生成部１３の一具体例を示す回路図である。
【０１２５】
図１４において、オフセット調整電流生成部１３Ａは、ｎ個のサブオフセット調整電流生成部１３−１〜１３−ｎを有している。サブオフセット調整電流生成部１３−１〜１３−ｎは各々、インバータ１４−１〜１４−ｎと、バイアス電流源３０９−１〜３０９−ｎと、一対のＰ型のトランジスタＭ２０−１〜Ｍ２０−ｎ及びＭ２１−１〜Ｍ２１−ｎとを有している。
【０１２６】
バイアス電流源３０９−１は、Ｐ型のトランジスタＭ２０−１及びＭ２１−１の各ソースと各々接続されており、Ｐ型のトランジスタＭ２０−１及びＭ２１−１の各ソースに２つに分岐してバイアス電流が流れる。また同様に、ｎを自然数として、バイアス電流源３０９−ｎは、Ｐ型のトランジスタＭ２０−ｎ及びＭ２１−ｎの各ソースと各々接続されており、Ｐ型のトランジスタＭ２０−ｎ及びＭ２１−ｎの各ソースに２つに分岐してバイアス電流が流れる。バイアス電流源３０９−１〜３０９−ｎは、各々の電流量に重み付けがされており、各々、Ｉｏｆｓ’、２×Ｉｏｆｓ’、・・・、ｎ×Ｉｏｆｓ’となっている。
【０１２７】
前記Ｐ型のトランジスタＭ２０−１〜Ｍ２０−ｎの各ゲートは各々、入力端子１１３−１〜１１３−ｎに各々接続されており、入力端子１１３−１〜１１３−ｎに各々１ビットのレジスタ信号が入力される。また、入力端子１１３−１〜１１３−ｎは各々、インバータ１４−１〜１４−ｎを各々介してＰ型のトランジスタＭ２１−１〜Ｍ２１−ｎの各ゲートに各々接続されており、Ｐ型のトランジスタＭ２１−１〜Ｍ２１−ｎの各ゲートに各々１ビットのレジスタ信号（オフセット調整電流制御信号）を反転させた信号が入力される。
【０１２８】
また、Ｐ型のトランジスタＭ２０−１〜Ｍ２０−ｎの各ドレインはオフセット調整電流出力端子１０１と接続されており、サブオフセット調整電流Ｉｏｆｓ（１）＋〜Ｉｏｆｓ（ｎ）＋が各々一括して流れる。また、Ｐ型のトランジスタＭ２１−１〜Ｍ２１−ｎの各ドレインはオフセット調整電流出力端子１０２と接続されており、サブオフセット調整電流Ｉｏｆｓ（１）−〜Ｉｏｆｓ（ｎ）−が各々一括して流れる。これによって、オフセット調整電流Ｉｏｆｓ＋はＩｏｆｓ（１）＋、Ｉｏｆｓ（２）＋、・・・Ｉｏｆｓ（ｎ）＋を合計した電流量となり、オフセット調整電流Ｉｏｆｓ−はＩｏｆｓ（１）−、Ｉｏｆｓ（２）−、・・・Ｉｏｆｓ（ｎ）−を合計した電流量となる。
【０１２９】
このように構成された本第１０の実施の形態のオフセット調整電流生成回路１３Ａにおいて、オフセット調整電流を制御するための制御信号であるレジスタ信号は、入力端子１１３−１〜１１３−ｎから入力される。例えば、入力端子１１３−１に入力されるレジスタ信号がＨレベルとなった場合、サブオフセット調整電流生成部１３−１では、Ｐ型のトランジスタＭ２０−１のゲートにＨレベルの信号が印加される。また、入力端子１１３−１のレジスタ信号はインバータ１４−１にて反転されてＬレベルとなるので、Ｐ型のトランジスタＭ２１−１のゲートには、Ｌレベルの信号が印加される。Ｐ型のトランジスタＭ２０−１及びＭ２１−１は共に、ゲートにＬレベルの信号が印加されたときにオン状態になるため、Ｐ型のトランジスタＭ２０−１はオフ状態になってＩｏｆｓ（１）＋は流れず、Ｐ型のトランジスタＭ２１−１はオン状態となってＩｏｆｓ（１）−が流れ出す。
【０１３０】
一方、入力端子１１３−１に入力されるレジスタ信号がＬレベルとなった場合には、Ｐ型のトランジスタＭ２０−１のゲートにＬレベルの信号が印加される。また、入力端子１１３−１のレジスタ信号はインバータ１４−１にて反転されてＨレベルとなるので、Ｐ型のトランジスタＭ２１−１のゲートには、Ｈレベルの信号が印加される。よって、Ｐ型のトランジスタＭ２０−１がオン状態となってＩｏｆｓ（１）＋が流れ出し、Ｐ型のトランジスタＭ２１−１はオフ状態となってＩｏｆｓ（１）−は流れない。
【０１３１】
このように、入力端子１１３−１に入力されるレジスタ信号の状態によって、サブオフセット調整電流生成部１３−１においてＩｏｆｓ（１）＋及びＩｏｆｓ（１）−のいずれか一方が流れる。電流Ｉｏｆｓ（１）＋及びＩｏｆｓ（１）−が流れるときの電流値は、バイアス電流Ｉｏｆｓ’に等しい。
【０１３２】
同様に、入力端子１１３−２〜１１３−ｎから入力されるレジスタ信号の状態によって、Ｐ型のトランジスタＭ２０−２〜Ｍ２０−ｎがオン／オフ制御されてＩｏｆｓ（２）＋、・・・、Ｉｏｆｓ（ｎ）＋が設定され、Ｐ型のトランジスタＭ２１−２〜Ｍ２１−ｎがオン／オフ制御されてＩｏｆｓ（２）−、・・Ｉｏｆｓ（ｎ）−が設定される。
【０１３３】
このとき、電流組（Ｉｏｆｓ（１）＋、Ｉｏｆｓ（１）−）、（Ｉｏｆｓ（２）＋、Ｉｏｆｓ（２）−）、・・・、（Ｉｏｆｓ（ｎ）＋、Ｉｏｆｓ（ｎ）−）は、いずれか一方が流れると、他方は流れないようになっている。
【０１３４】
レジスタ信号はｎビットからなり、レジスタ信号が全てＬレベルである場合（ＬＬ・・・Ｌ）からレジスタ信号が全てＨレベルである場合（ＨＨ・・・Ｈ）まで、ｎ通りのレジスタ信号がある。
【０１３５】
レジスタ信号が全てＬレベルである場合には、Ｐ型のトランジスタＭ２０−１〜Ｍ２０−ｎが全てオン状態となってオフセット調整電流Ｉｏｆｓ＋が流れ、オフセット調整電流Ｉｏｆｓ＋の電流量は最大となる。このとき、Ｐ型のトランジスタＭ２１−１〜Ｍ２１−ｎは全てオフ状態となってオフセット調整電流Ｉｏｆｓ−は流れない。
【０１３６】
また、レジスタ信号が全てＨレベルである場合には、Ｐ型のトランジスタＭ２１−１〜Ｍ２１−ｎが全てオン状態となってオフセット調整電流Ｉｏｆｓ−が流れ、オフセット調整電流Ｉｏｆｓ−の電流量は最大となる。このとき、Ｐ型のトランジスタＭ２０−１〜Ｍ２０−ｎは全てオフ状態となってオフセット調整電流Ｉｏｆｓ＋は流れない。
【０１３７】
また、レジスタ信号が全てがＬレベル又は全てＨレベルでない場合には、ｎビットのレジスタ信号のうち、Ｌレベルとなっているレジスタ信号の個数だけＰ型のトランジスタＭ２０−１〜Ｍ２０−ｎがＯＮ状態となり、それに応じてＩｏｆｓ（１）＋、Ｉｏｆｓ（２）＋、・・・、Ｉｏｆｓ（ｎ）＋が流れ出し、その合計値がオフセット調整電流Ｉｏｆｓ＋の電流値となる。また、ｎビットのレジスタ信号のうち、Ｈレベルとなっているレジスタ信号の個数だけＰ型のトランジスタＭ２１−１〜Ｍ２１−ｎがＯＮ状態となり、それに応じてＩｏｆｓ（１）−、Ｉｏｆｓ（２）−、・・・、Ｉｏｆｓ（ｎ）−が流れ出し、その合計値がオフセット調整電流Ｉｏｆｓ−の電流値となる。
【０１３８】
以上のように、本第１０の実施の形態のオフセット調整電流生成回路１３Ａは、差動電流を出力するＤＡ変換器として動作し、オフセット調整電流Ｉｏｆｓ＋及びＩｏｆｓ−は、ｎビットのレジスタ信号によってＩｏｆｓ＋／ｎ又はＩｏｆｓ−／ｎ刻みの精度で調整することが可能となる。また、本第１０の実施の形態によれば、オフセット調整電流生成部１３がｎビットのＤＡ変換器として構成されており、オフセット調整量をデジタル回路にて制御することができるため、より多彩なオフセット調整を容易に実現することができる。
【０１３９】
また、図１４に示すオフセット調整電流生成回路１３Ａにおいて、レジスタ信号のビット数ｎを多くすることによって、電流調整の精度を高くすることができる。尚、図１３のオフセット調整電流生成部１３を図１４に示すような回路構成としても、前記第１の実施の形態（又は前記第３の実施の形態）で説明したように、オフセト制御回路１、３における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【０１４０】
尚、本第１０の実施の形態のオフセット調整電流生成回路１３Ａにおいて、バイアス電流源３０９−１〜３０９−ｎ、Ｐ型のトランジスタＭ２０−１〜Ｍ２０−ｎ及びＭ２１−１〜Ｍ２１−ｎとは逆極性のバイアス電流源３１０−１〜３１０−ｎ、Ｐ型のトランジスタＭ２２−１〜Ｍ２２−ｎ及びＭ２３−１〜Ｍ２３−ｎを用い、インバータ１４−１〜１４−ｎの接続方向を変えたインバータ１５−１〜１５−ｎを設けて、図１５に示すようなオフセット調整電流生成回路１３Ｂを構成することも可能である。図１３のオフセット調整電流生成部１３を図１５に示すような回路構成としても、前記第１の実施の形態（又は前記第３の実施の形態）で説明したように、オフセト制御回路１、３における高速動作及び小面積化が可能であるという効果は何ら失われることはない。
【０１４１】
【発明の効果】
以上のように、請求項１〜１２記載の発明によれば、差動入力電圧（ＶＩＮ＋、ＶＩＮ−）の電位差に比例する差動出力電流（Ｉ＋、Ｉ−）が出力される電圧電流変換部の差動電流出力端子と、オフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）が出力されるオフセット調整電流生成部のオフセット調整電流出力端子と、差動端子間の電位差に比例する差動入出力電流（Ｉｒ）が入出力される電流電圧変換部の差動端子とを互いに接続することにより、差動入力電圧信号（ＶＩＮ＋、ＶＩＮ−）にオフセット電圧（Ｖｏｆｆ＋、Ｖｏｆｆ−）が含まれていても、そのオフセット電圧をオフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）によって調整して、差動入力電圧信号（ＶＩＮ＋、ＶＩＮ−）にオフセット電圧に応じたオフセット調整信号を加えた差動出力電圧信号（ＶＯ＋、ＶＯ−）を生成することができる。
【０１４２】
この場合の差動入力電圧へのオフセット調整信号の加算は、差動入力電圧を差動出力電流（Ｉ＋、Ｉ−）に変換した後にオフセット調整電流（Ｉｏｆｓ＋、Ｉｏｆｓ−）を電流加算するため、オフセット電圧調整を高速に行うことができる。また、従来のオフセット制御回路のように演算増幅器を必要としないため、回路規模の小型化を図ることができる。また、差動信号処理を行うことにより、ノイズに強く、信号の歪みも生じにくくなり、高精度の信号処理を行うことができる。
【０１４３】
また、オフセット調整電流生成部をｎビットのＤＡ変換器にて構成することによって、オフセット調整量の制御幅をデジタル制御にて設定することができ、オフセット調整の精度を高めることができる。
【図面の簡単な説明】
【図１】ＤＶＤ信号再生処理システムの全体構成を示す図である。
【図２】同ＤＶＤ信号再生処理システムに備えるアナログフロントエンド及びＰＲＭＬリードチャネルの内部構成を示す図である。
【図３】本発明のオフセット制御回路の第１の実施の形態における構成例を示すブロック図である。
【図４】図３の電圧電流変換部の一具体例を示す回路図である。
【図５】本発明のオフセット制御回路の第３の実施の形態における構成例を示す回路図である。
【図６】図３の電圧電流変換部における他の具体例を示す回路図である。
【図７】図３の電圧電流変換部における更に他の具体例を示す回路図である。
【図８】図３の電流電圧変換部における一具体例を示す回路図である。
【図９】図３の電流電圧変換部における他の具体例を示す回路図である。
【図１０】図３の電流電圧変換部における更に他の具体例を示す回路図である。
【図１１】図３のオフセット調整電流生成部における一具体例を示す回路図である。
【図１２】図３のオフセット調整電流生成部における他の具体例を示す回路図である。
【図１３】図３のオフセット調整電流生成部とは別の構成例を示す回路図である。
【図１４】図１３のオフセット調整電流生成部における一具体例を示す回路図である。
【図１５】図１３のオフセット調整電流生成部における他の具体例を示す回路図である。
【図１６】従来のオフセット制御回路の回路図である。
【符号の説明】
１〜１０、５１ｃ　　　　　　　　オフセット制御回路
１０　　　　　　　　　　　　　　　　　　　　電圧電流変換部
１０Ａ〜１０Ｄ　　　　　　　　　　電圧電流変換回路
１１　　　　　　　　　　　　　　　　　　　　オフセット調整電流生成部
１１Ａ，１１Ｂ，
１３，１３Ａ，１３Ｂ　　　　オフセット調整電流生成部
１２　　　　　　　　　　　　　　　　　　　　電流電圧変換部
１２Ａ〜１２Ｃ　　　　　　　　　　電流電圧変換回路
１３−１〜１３−ｎ　　　　　　サブオフセット調整電流生成部
１４−１〜１４−ｎ、
１５−１〜１５−ｎ　　　　　　インバータ
４０　　　　　　　　　　　　　　　　　　　　ＤＶＤ
５０　　　　　　　　　　　　　　　　　　　　フロントエンド
５１　　　　　　　　　　　　　　　　　　　　アナログフロントエンド
６０　　　　　　　　　　　　　　　　　　　　バックエンド
７０　　　　　　　　　　　　　　　　　　　　システムコントローラ
１０１，１０２　　　　　　　　　　オフセット調整電流出力端子
１０３，１０４　　　　　　　　　　オフセット調整電流制御端子
１０５，１０６　　　　　　　　　　差動電流出力端子
１０７，１０８　　　　　　　　　　差動端子
１０９，１１０　　　　　　　　　　差動電圧入力端子
１１１　　　　　　　　　　　　　　　　　　制御端子
１１２　　　　　　　　　　　　　　　　　　入出力電流制御端子
１１３−１〜１１３−ｎ　　レジスタ信号入力端子
１１５，１１６　　　　　　　　　　差動電圧出力端子
３０１，３０２，
３０７，３０８，
３０９−１〜３０９−ｎ，
３１０−１，３１０−ｎ　　バイアス電流源
Ｍ１〜Ｍ１９，
Ｍ２０−１〜Ｍ２０−ｎ，
Ｍ２１−１〜Ｍ２１−ｎ，Ｐ型のトランジスタ
Ｍ２２−１〜Ｍ２２−ｎ，
Ｍ２３−１〜Ｍ２３−ｎ　　Ｎ型のトランジスタ
Ｒ１〜Ｒ４　　　　　　　　　　　　　　抵抗
【図１】
2004088742.tif 000010
【図２】
2004088742.tif 000011
【図３】
2004088742.tif 000012
【図４】
2004088742.tif 000013
【図５】
2004088742.tif 000014
【図６】
2004088742.tif 000015
【図７】
2004088742.tif 000016
【図８】
2004088742.tif 000017
【図９】
2004088742.tif 000018
【図１０】
2004088742.tif 000019
【図１１】
2004088742.tif 000020
【図１２】
2004088742.tif 000021
【図１３】
2004088742.tif 000022
【図１４】
2004088742.tif 000023
【図１５】
2004088742.tif 000024
【図１６】
2004088742.tif 000025