(57)【要約】【課題】オーディオデータを入出力するオーディオ・インターフェイス回路において、回路規模の削減、コスト低減を図る。また、異なるサンプリング周波数の入力オーディオデータおよび出力オーディオデータであっても、全２重動作を可能とする。【解決手段】本発明のオーディオ・インターフェイス回路は、オーディオデータを入力／出力するためのインターフェイス回路、バッファメモリ、フィルタ回路およびフィルタ演算制御回路により構成する。バッファメモリは出力オーディオデータ用バッファメモリと入力オーディオデータ用バッファメモリ、フィルタ回路が有するフィルタ遅延メモリを共有する。また、フィルタ回路は、入力オーディオデータのフィルタ回路と出力オーディオデータのフィルタ回路を共有する。さらに、フィルタ演算制御回路により入力オーディオデータおよび出力オーディオデータの全２重動作を実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
オーディオデータを入力および出力するオーディオ・インターフェイス回路であって、
前記オーディオ・インターフェイス回路は、前記オーディオデータのフィルタ演算を行うフィルタ回路を有し、
前記フィルタ回路は、入力オーディオデータと出力オーディオデータとで共用されるように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項２】
請求項１記載のオーディオ・インターフェイス回路において、
前記オーディオ・インターフェイス回路は、さらにバッファメモリを有し、
前記バッファメモリは、前記入力オーディオデータと前記出力オーディオデータとで共用されるように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項３】
請求項２記載のオーディオ・インターフェイス回路において、
前記バッファメモリは、前記フィルタ回路のフィルタ遅延メモリとして機能するように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項４】
請求項２または３記載のオーディオ・インターフェイス回路において、
前記バッファメモリは、前記フィルタ回路のフィルタ係数メモリとして機能するように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項５】
請求項１乃至４のいずれか一に記載のオーディオ・インターフェイス回路において、
前記オーディオ・インターフェイス回路はフィルタ演算制御回路を有し、
前記フィルタ演算制御回路は、前記入力オーディオデータと前記出力オーディオデータとの二重動作によるフィルタ演算処理を行うように、前記フィルタ回路を制御することを特徴とするオーディオ・インターフェイス回路。
【請求項６】
請求項５記載のオーディオ・インターフェイス回路において、
前記フィルタ回路は、前記フィルタ演算処理を時分割により行うように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項７】
請求項５または６記載のオーディオ・インターフェイス回路において、
前記フィルタ回路は、前記入力オーディオデータのサンプリング周波数と前記出力オーディオデータのサンプリング周波数とが異なる場合にも、前記二重動作によるフィルタ演算処理を行うように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項８】
請求項７記載のオーディオ・インターフェイス回路において、
前記二重動作における１サンプル期間は、前記入力オーディオデータと前記出力オーディオデータとを比較して、周期の短いほうに合わせて前記フィルタ演算処理の周期を設定するように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項９】
請求項１乃至８のいずれか一に記載のオーディオ・インターフェイス回路において、
前記オーディオデータはデジタルデータであることを特徴とするオーディオ・インターフェイス回路。
【請求項１０】
請求項１乃至９のいずれか一に記載のオーディオ・インターフェイス回路において、
前記オーディオ・インターフェイス回路は携帯端末に対応するように構成されていることを特徴とするオーディオ・インターフェイス回路。
【請求項１１】
第１オーディオデータの送信および第２オーディオデータの受信を行うオーディオ・インターフェイス回路であって、
前記オーディオ・インターフェイス回路は、フィルタ回路、フィルタ演算回路、バッファメモリ、前記第１オーディオデータのインターフェイス回路、および、前記第２オーディオデータのインターフェイス回路を有し、
前記フィルタ回路は、前記第１オーディオデータおよび前記第２オーディオデータの両方のフィルタ演算を行い、かつ、前記第１オーディオデータおよび前記第２オーディオデータのフィルタ演算の二重動作が時分割により可能とされていることを特徴とするオーディオ・インターフェイス回路。
【請求項１２】
請求項１１記載のオーディオ・インターフェイス回路において、
前記バッファメモリは、前記第１オーディオデータの送信用のバッファメモリ、前記第２オーディオデータの受信用のバッファメモリ、フィルタ遅延メモリ、および、フィルタ演算が利用するフィルタ係数メモリを共用していることを特徴とするオーディオ・インターフェイス回路。
【請求項１３】
請求項１１または１２記載のオーディオ・インターフェイス回路において、
前記第１オーディオデータの周波数と前記第２オーディオデータの周波数とが相違する場合でも、前記二重動作が時分割で行えるように構成されていることを特徴とするオーディオ・インターフェイス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯端末・オーディオ機器等の各種機器間で音声信号等の送信／受信に必要なインターフェイス回路に関するものである。
【０００２】
【従来の技術】
近年、多種類の属性を持つデジタルオーディオ信号が存在する。信号のサンプリング周波数について考えると、パーソナルコンピュータ等における一般的なオーディオ信号インターフェイス部では、４４．１ｋＨｚ、２２．０５ｋＨｚ、１１．０２５ｋＨｚが用いられている。また、デジタルオーディオテープレコーダ（ＤＡＴ）等では４８ｋＨｚが、衛星放送では３２ｋＨｚなどが採用されている。
さらに、オーディオ・インターフェイスを通して音声信号をデジタルデータ化し、それをハードディスク等の記録メディアに記録したり再生したりする編集装置が知られている。また、近年では、携帯端末においても音声信号の入出力および記録・再生機能を有するものがある。
このため、オーディオ・インターフェイスは、ＤＡＴ等の４８ｋＨｚ等、異なるサンプリング周波数の音源をパーソナルコンピュータ等からＣＤ−Ｒ等に録音したりする際には、サンプリング周波数を変換処理する必要がある。
また、世の中に存在する信号の多くは相変わらずアナログ信号のままである。そのため、信号の中には雑音成分が多かれ少なかれ含まれており、信号成分に影響を与えることなく、上手に信号に混ざった雑音成分のみを取り除く上で、オーディオ・インターフェイスとしてフィルタ回路が必要となっている。
一般的なオーディオ機能を搭載している機器は、オーディオ・インターフェイスの制御を行うＣＰＵとその制御信号を受け取りオーディオデータの入出力動作を行うオーディオ・インターフェイス回路により構成されている。
例えば、特開平９−１３９６７１号公報に開示されている従来技術を図５に示す。これをみると、オーディオデータの入出力フィルタ回路および入出力バッファは、それぞれ独立して存在していることがわかる。
図５において、入力されたオーディオデータは、インターフェイス回路５０６からサンプリング周波数Ｎｆｓとして入力される。サンプリング周波数Ｎｆｓのオーディオデータはフィルタ回路５０５（オーバーサンプリングフィルタ）により所定の帯域制限が行われてデシメータ５０４に供給される。デシメータ５０４は、供給されたオーディオデータに対して１／Ｎの間引処理を行うことで、サンプリング周波数ｆｓのオーディオデータを出力する。デシメータ５０４から出力されるサンプリング周波数ｆｓのオーディオデータは、入力バッファ５０３に書き込まれ、所定のタイミングでＣＰＵバス５１１に出力される。
以上の各部の動作はタイミング発生部５０２により制御される。ＣＰＵ５０１は取り込みたいオーディオデータのサンプリング周波数ｆｓを指定し、タイミング発生部５０２に伝える。タイミング発生部５０２は、指定されたサンプリング周波数ｆｓに応じて、インターフェイス回路５０６に、Ｎ倍のサンプリング周波数Ｎｆｓでオーディオデータの入力を行う。このときの『　Ｎ　』は固定値とする。タイミング発生部５０２はさらに、フィルタ回路５０５およびデシメータ５０４で処理されたオーディオデータについて、入力バッファ５０３への書込・読出を制御する。入力バッファ５０３からＣＰＵバス５１１に出力されたオーディオデータは、ハードディスク等へ記録される。
次に、オーディオデータを出力する場合を説明する。まず、ＣＰＵ５０１からの指令に基づいて、タイミング発生部がＣＰＵバス５１１から供給されるオーディオデータを出力バッファ５０７に取り込んでいく。そして、送信タイミングに合わせて出力バッファ５０７から読み出したオーディオデータをインポレータ５０８に供給する。タイミング発生部５０２はＣＰＵ５０１から送信出力するオーディオデータのサンプリング周波数ｆｓを取り込むと、インターポレータ５０８には、Ｎ倍のデータ補間処理を実行させる。つまりサンプリング周波数Ｎｆｓのオーディオデータを出力される。このサンプリング周波数Ｎｆｓのオーディオデータはフィルタ回路５０９（オーバーサンプリングフィルタ）により帯域制限が行われる。デジタルフィルタ５０９の出力はインターフェイス回路５１０にわたされ、タイミング発生部５０２は指定された周波数ｆｓに応じてＮ倍の周波数Ｎｆｓのタイミングでオーディオデータを出力する。　これらの周波数変換処理等は、ＦＩＲフィルタ演算を基本とするものである。
次に、フィルタ回路で行われるＦＩＲフィルタについて、図２を用いて説明する。
図２において、入力される最新データはメモリ１から入力し、１回処理するごとに１つ右の位置へデータを移動させる。そして、改めて、最新のデータをメモリ１の位置へ入力する。図５の出力オーディオデータを考えた場合、入力されるデータは出力オーディオ用バッファメモリ５０７に蓄積されたデータとなる。このときメモリ１〜メモリｎに格納されるデータがＦＩＲフィルタ用遅延メモリである。メモリに蓄積された各データには、それぞれに用意されたフィルタ係数ｈ１〜ｈｎをかけ合わせ、その結果を累積してフィルタ出力（出力データ）とする。
【０００３】
【発明が解決しようとする課題】
前述の従来技術にみられるように、オーディオ・インターフェイス回路は、入力オーディオデータおよび出力オーディオデータ、それぞれにフィルタ回路、ＣＰＵとの送受信用のバッファメモリ、フィルタ回路が有するフィルタ遅延メモリ、フィルタ演算が利用するフィルタ係数メモリがあり、このような回路構成を採ることが、ハードウェアとしての回路規模を大きし、コスト高へと繋がっている。
さらに前述の従来技術では、全２重動作を行うことができるが、タイミング発生部により指定されるサンプリング周波数が入力オーディオデータおよび出力オーディオデータにおいて同じレートでしか動作することができない。機器のサンプリング周波数の規格は多数であり、しかも周波数比は単純ではない。より汎用的なオーディオ・インターフェイスを実現するには、入力および出力オーディオデータがそれぞれ異なるサンプリング周波数でも、動作することが重要である。
本発明は上記問題点を鑑み、オーディオ・インターフェイスの回路規模を削減し、コスト低減を図るとともに、入出力で異なるサンプリング周波数で全２重動作を可能とする。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、本発明のうち代表的なものの一つは、オーディオデータを入力および出力するオーディオ・インターフェイス回路であって、前記オーディオ・インターフェイス回路は、前記オーディオデータのフィルタ演算を行うフィルタ回路を有し、前記フィルタ回路は、入力オーディオデータと出力オーディオデータとで共用されるように構成されていることを特徴とする。
また、本願発明の代表的なもう一つは、第１オーディオデータの送信および第２オーディオデータの受信を行うオーディオ・インターフェイス回路であって、前記オーディオ・インターフェイス回路は、フィルタ回路、フィルタ演算回路、バッファメモリ、前記第１オーディオデータのインターフェイス回路、および、前記第２オーディオデータのインターフェイス回路を有し、前記フィルタ回路は、前記第１オーディオデータおよび前記第２オーディオデータの両方のフィルタ演算を行い、かつ、前記第１オーディオデータおよび前記第２オーディオデータのフィルタ演算の二重動作が時分割により可能とされていることを特徴とする。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態を、図１〜図４を用いて説明する。
まず、図２を用いて、図１におけるバッファメモリ１０３の動作に関して説明する。従来の技術であるＦＩＲフィルタの動作の説明にあるように、図２において入力される最新データはメモリ１から入力し、１回処理するごとに１つ右の位置へデータを移動させている。ここで、図２における入力データは、出力オーディオデータ用バッファメモリに蓄積されている最新データを読み出している。したがって、出力オーディオデータ用バッファメモリに蓄積されているデータは、図２におけるＦＩＲフィルタのメモリ１〜ＮのＦＩＲフィルタ用遅延メモリと同じデータとなる。このため、出力オーディオデータ用バッファメモリおよびＦＩＲフィルタ遅延メモリを１つのバッファメモリとして共有して動作することが可能となる。
さらに、本実施例においては、ＣＰＵ１０１とオーディオデータを読み出し、書き込みする際に必要な入力オーディオデータ用バッファメモリと出力オーディオデータ用バッファメモリを１つのバッファメモリとして共有して動作を行っている。また同様に、このバッファメモリはフィルタ演算に利用するフィルタ係数を読み出すのに必要なフィルタ係数メモリとして共有させることも可能である。
次に、フィルタ回路１０２の動作に関し、図３を用いて説明する。
図３の横軸は時間を表し、４８ｋＨｚの入力オーディオデータおよび出力オーディオデータ、さらに本実施例における入力オーディオデータおよび出力オーディオデータの演算器処理の実行期間を示している。フィルタ回路に入力される入力データ１〜４、出力データ１〜４の各データの１サンプル期間は、４８ｋＨｚ周期である。
従来の考え方を用いて入力オーディオデータと出力オーディオデータのフィルタ回路を組み合わせによる共有化を行うと、フィルタ演算の演算器処理は１サンプル期間で１個のデータ処理を行うため、１サンプル期間に入力オーディオデータと出力オーディオデータに対し演算処理を同時に行うことができない。
そこで、本実施例では、図３が示すように、１サンプル期間の演算処理時間を入力処理、出力処理と、それぞれの処理期間に分割することで処理動作を行う。フィルタ演算器の演算規模を処理期間に収まるように設定することで、入力オーディオデータおよび出力オーディオデータのフィルタ回路を共有した動作が可能となる。
次に、図１に示すオーディオ・インターフェイスのブロック構成を用いて動作方法を説明する。
インターフェイス回路１０４には、外部から入力オーディオデータが入力される。入力されたオーディオデータは、フィルタ回路１０２に受け渡され、フィルタ演算処理が行われる。このオーディオデータはバッファメモリ１０３に書き込まれ、格納される。バッファメモリ１０３から所定のタイミングでＣＰＵバス１０７に出力される。ＣＰＵバス１０７に出力されたオーディオデータはＣＰＵ１０１の制御により他ＣＰＵ周辺回路１０６に供給され、ハードディスク等への記録動作が行われる。
出力オーディオデータとして外部に出力する場合は、ＣＰＵ１０１の指令により、所定のタイミングでＣＰＵバス１０７を通り、バッファメモリ１０３に取り込んでいく。そして、出力オーディオデータは、フィルタ回路１０２に受け渡され、フィルタ演算処理、サンプリング周波数変換処理が行われる。フィルタ回路１０２の出力は、インターフェイス回路１０５に受け渡され、送信タイミングに合わせてオーディオデータを出力する。
ＣＰＵ１０１は入力オーディオデータおよび出力オーディオデータのサンプリング周波数を指定し、フィルタ演算制御回路１０８に伝える。フィルタ演算制御回路１０８は、指定された入力オーディオデータと出力オーディオデータ、それぞれのサンプリング周波数に応じた制御をフィルタ回路１０２の演算処理に対し行う。
最後に、入力オーディオデータおよび出力オーディオデータのサンプリング周波数が異なるフィルタ回路１０２の演算処理の方法について、図４の例で説明する。
図４の横軸は時間を表し、４４．１ｋＨｚの入力オーディオデータおよび４８ｋＨｚの出力オーディオデータ、入力オーディオデータおよび出力オーディオデータの演算器処理の実行期間を示している。フィルタ回路に入力される入力データ１〜４の各データの１サンプル期間は、４４．１ｋＨｚ周期、出力データ１〜４の各データの１サンプル期間は、４８ｋＨｚ周期である。Ａ，　Ｂ，　Ｃ，　Ｄ，　Ｅ，　Ｆはそれぞれ４８ｋＨｚの１サンプル期間を表している。この場合、演算器処理は出力オーディオデータの周期の方が短いため、４８ｋＨｚの周期で入力および出力の演算処理を行う。基本的にフィルタ演算処理は、入力処理、出力処理を行う。
図４のＢ期間におけるフィルタ演算処理では、Ａ期間内に確定した出力データ１の出力処理が行われる。これは、入力オーディオデータのサンプリング周波数が４４．１ｋＨｚと遅いためＡ期間内においてデータが確定していないので、Ｂ期間開始時の演算器処理のタイミングに間に合わないからである。したがって、Ｂ期間内で確定する入力データ１と出力データ２はＣ期間で演算処理される。Ｄ期間では入力データ２と出力データ３の演算処理、Ｅ期間では入力データ３と出力データ４の演算処理を行う。最後のＦ期間において、入力データ４の演算処理がされることになる。
入力オーディオデータと出力オーディオデータとで異なるサンプリング周波数のフィルタ演算を行う場合、前述の演算処理はフィルタ演算制御回路１０８により入力演算処理および出力演算処理の実行、停止の制御が行われる。
制御手順は図４に示すような場合、１サンプルの周期が短い出力オーディオデータのサンプリング周波数４８ｋＨｚがデータ演算器処理を行う１サンプル期間と設定される。次に、入力演算処理および出力演算処理が１サンプル期間に収まるよう制御される。またデータ処理は、Ａ期間において、入力データはなく、出力データ１だけが確定しているので、Ｂ期間では出力処理を行い、入力処理は行わないよう制御する。Ｂ期間では、入力データ１と出力データ２が確定しているため、Ｃ期間において入力処理および出力処理を行うよう制御する。さらに、Ｃ期間では入力データ２と出力データ３、Ｄ期間では入力データ３と出力データ４、Ｅ期間では入力データ４と出力データ５が確定しているため、それぞれＤ期間、Ｅ期間、Ｆ期間において入力処理および出力処理を行うよう制御する。
このように、本実施例のオーディオ・インターフェイス回路は演算処理を制御することにより、サンプリング周波数の異なる全２重動作を可能にする。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施例では、フィルタ回路とバッファメモリの両方について、それぞれ共用化を図っているが、必ずしもこれに限られず、共用化の対象を何れか一方のみにするものであってもよい。
また、バッファメモリは出力オーディオデータ用バッファメモリ、入力オーディオデータ用バッファメモリ、および、フィルタ回路が有するフィルタ遅延メモリを共用するとして説明したが、必ずしもこれに限られず、これらの３つのメモリのうち２つを共用するものであってもよい。また、他のメモリをも共用するものであってもよい。
【０００６】
【発明の効果】
以上、本発明のオーディオ・インターフェイス回路を用いれば、入力オーディオデータと出力オーディオデータのフィルタ演算回路を共用することにより、回路規模の削減およびコスト低減を図ることができる。
また、ハードウェアとしてのＣＰＵとの送受信用バッファメモリを共用すれば、回路規模の削減、コスト低減に、より一層寄与することができる。
また、サンプリング周波数の異なる入力オーディオデータおよび出力オーディオデータを扱う場合でも、全２重動作が可能となる。
【図面の簡単な説明】
【図１】オーディオ・インターフェイスのブロック図。
【図２】ＦＩＲフィルタの信号処理図。
【図３】フィルタ演算の処理方法１。
【図４】フィルタ演算の処理方法２。
【図５】従来のオーディオ・インターフェイスのブロック図。
【符号の説明】
１０１…ＣＰＵ，１０２…フィルタ回路，１０３…バッファ，１０４・１０５…インターフェイス回路，１０６…他ＣＰＵ周辺回路，１０７…ＣＰＵバス，１０８…フィルタ演算制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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