(57)【要約】【課題】ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成しても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにする。【解決手段】ＰＥＣＶＤ法により窒化シリコンからなる層間絶縁膜５を成膜すし、ＰＥＣＶＤ法により窒化シリコンからなるオーバーコート膜１０を成膜する。そして、大気圧で水素濃度４％の水素雰囲気中において３５０℃程度の温度で２時間程度のアニール処理を行なう。この結果、ＢＴ試験による薄膜トランジスタ９のしきい値Ｖｔｈがほとんどシフトしないようにすることができる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
チャネル領域、不純物が注入されたソース領域及びドレイン領域を有する薄膜トランジスタと、該薄膜トランジスタの一面を覆うゲート絶縁膜と、該ゲート絶縁膜上に形成された層間絶縁膜とを備えた薄膜トランジスタの製造方法において、前記ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成し、前記層間絶縁膜を成膜された窒化シリコン膜によって形成することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の発明において、前記層間絶縁膜を形成した後、水素雰囲気中でアニール処理を行なうことを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１に記載の発明において、ポリシリコン薄膜に不純物を注入して前記ソース領域及び前記ドレイン領域を形成する工程を有し、この後、水素雰囲気中でアニール処理を行なうことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項２または３に記載の発明において、前記アニール処理は、水素濃度が４％以上の雰囲気で行なうことを特徴とする薄膜トランジスタの製造方法。
【請求項５】
請求項２または３に記載の発明において、前記アニール処理をした後、前記薄膜トランジスタのソース電極に接続されるＩＴＯ膜を形成する工程を有することを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来の薄膜トランジスタの製造方法には、ガラス基板上に成膜されたアモルファスシリコン薄膜にエキシマレーザビームを照射することにより、アモルファスシリコン薄膜を多結晶化してポリシリコン薄膜とし、このポリシリコン薄膜をパターニングすることにより、ガラス基板上の薄膜トランジスタ形成領域のみにポリシリコン薄膜を残存させ、この残存されたポリシリコン薄膜をＴＥＯＳ（テトラエトキシシラン）を原料として成膜した酸化シリコンからなるゲート絶縁膜で覆い、水素による放電逆スパッタリングを行なうことにより、ゲート絶縁膜の表面に表面還元層を形成し、ポリシリコン薄膜の中央部上におけるゲート絶縁膜上にＭｏ−Ｗ合金からなるゲート電極を形成し、ゲート電極をマスクとして不純物を注入することにより、ゲート電極の両側におけるポリシリコン薄膜を不純物注入領域とし、ゲート電極を含むゲート絶縁膜上に通常の酸化シリコンからなる層間絶縁膜を成膜し、ポリシリコン薄膜の不純物注入領域に対応する領域における層間絶縁膜、表面還元層及びゲート絶縁膜にコンタクトホールを形成し、層間絶縁膜上にソース電極及びドレイン電極をコンタクトホールを介してポリシリコン薄膜の不純物注入領域に接続させて形成する方法がある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２４２４８９号公報
【０００４】
上記従来例において、ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成するのは、比較的低温で稠密なゲート絶縁膜を形成するためである。また、表面還元層は、ＴＥＯＳを原料として成膜した酸化シリコンからなるゲート絶縁膜とＭｏ−Ｗ合金からなるゲート電極との密着性を良くするためである。
【０００５】
【発明が解決しようとする課題】
ところで、ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成した場合、比較的低温で稠密なゲート絶縁膜を形成することができるとは言え、薄膜トランジスタの特性にどういう影響を及ぼすかについては何ら検討されていない。本発明者が検討したところ、ＴＥＯＳを原料として成膜した酸化シリコンからなるゲート絶縁膜上に通常の酸化シリコンからなる層間絶縁膜を形成した場合には、高温電圧印加試験（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ：以下、ＢＴ試験という。）を行なった結果、薄膜トランジスタのしきい値電圧Ｖｔｈが大きくシフトすることが分かった。
そこで、この発明は、ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成しても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができる薄膜トランジスタの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、チャネル領域、不純物が注入されたソース領域及びドレイン領域を有する薄膜トランジスタと、該薄膜トランジスタの一面を覆うゲート絶縁膜と、該ゲート絶縁膜上に形成された層間絶縁膜とを備えた薄膜トランジスタの製造方法において、前記ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成し、前記層間絶縁膜を成膜された窒化シリコン膜によって形成することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記層間絶縁膜を形成した後、水素雰囲気中でアニール処理を行なうことを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、ポリシリコン薄膜に不純物を注入して前記ソース領域及び前記ドレイン領域を形成する工程を有し、この後、水素雰囲気中でアニール処理を行なうことを特徴とするものである。
請求項４に記載の発明は、請求項２または３に記載の発明において、前記アニール処理は、水素濃度が４％以上の雰囲気で行なうことを特徴とするものである。
請求項５に記載の発明は、請求項２または３に記載の発明において、前記アニール処理をした後、前記薄膜トランジスタのソース電極に接続されるＩＴＯ膜を形成する工程を有することを特徴とするものである。
そして、この発明によれば、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成し、層間絶縁膜を成膜された窒化シリコン膜によって形成すると、ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成しても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができる。
【０００７】
【発明の実施の形態】
図１はこの発明の一実施形態としての薄膜トランジスタの製造方法により製造されたスイッチング素子としての薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図を示したものである。
【０００８】
この液晶表示素子はガラス基板１を備えている。ガラス基板１の上面の所定の箇所にはポリシリコン薄膜２が設けられている。ポリシリコン薄膜２の中央部は真性領域からなるチャネル領域２ａとされ、その両側はｎ型不純物注入領域からなるソース領域２ｂ及びドレイン領域２ｃとされている。
【０００９】
ポリシリコン薄膜２を含むガラス基板１の上面には、ＴＥＯＳを原料として成膜した酸化シリコンからなるゲート絶縁膜３が設けられている。ポリシリコン薄膜２のチャネル領域２ａ上におけるゲート絶縁膜３の上面にはＡｌからなるゲート電極４が設けられている。
【００１０】
ゲート電極４を含むゲート絶縁膜３の上面には窒化シリコンからなる層間絶縁膜５が設けられている。ポリシリコン薄膜２のソース領域２ｂ及びドレイン領域２ｃ上における層間絶縁膜５及びゲート絶縁膜３にはコンタクトホール６が設けられている。層間絶縁膜５の上面の各所定の箇所にはＡｌからなるソース電極７及びドレイン電極８がコンタクトホール６を介してポリシリコン薄膜２のソース領域２ｂ及びドレイン領域２ｃに接続されて設けられている。
【００１１】
そして、ポリシリコン薄膜２、ゲート絶縁膜３、ゲート電極４、層間絶縁膜５、ソース電極７及びドレイン電極８により、薄膜トランジスタ９が構成されている。
【００１２】
ソース電極７及びドレイン電極８を含む層間絶縁膜５の上面には窒化シリコンからなるオーバーコート膜１０が設けられている。ソース電極７上におけるオーバーコート膜１０にはコンタクトホール１１が設けられている。オーバーコート膜１０の上面の所定の箇所にはＩＴＯからなる画素電極１２がコンタクトホール１１を介してソース電極７に接続されて設けられている。
【００１３】
次に、この液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面に、シラン系ガスを用いたＰＥＣＶＤ法により、アモルファスシリコン薄膜１３を成膜する。次に、エキシマレーザビームを照射することにより、アモルファスシリコン薄膜１３を多結晶化し、ポリシリコン薄膜２とする。
【００１４】
次に、ポリシリコン薄膜２をパターニングすることにより、図３に示すように、ガラス基板１の上面の薄膜トランジスタ形成領域にのみポリシリコン薄膜２を残存させる。次に、ポリシリコン薄膜２を含むガラス基板１の上面に、ＴＥＯＳガスを用いたＰＥＣＶＤ法により、酸化シリコンからなるゲート絶縁膜３を成膜する。次に、ポリシリコン薄膜２の中央部上におけるゲート絶縁膜３の上面に、スパッタ法により成膜されたＡｌ膜をパターニングすることにより、ゲート電極４を形成する。
【００１５】
次に、図４に示すように、ゲート電極４をマスクとしてｎ型不純物を注入することにより、ゲート電極４の両側におけるポリシリコン薄膜２をｎ型不純物注入領域からなるソース領域２ｂ及びドレイン領域２ｃとする。したがって、この状態では、ゲート電極４下のポリシリコン薄膜２の中央部はチャネル領域２ａとなる。
【００１６】
次に、図５に示すように、ゲート電極４を含むゲート絶縁膜３の上面に、ＰＥＣＶＤ法により窒化シリコンからなる層間絶縁膜５を成膜する。次に、ポリシリコン薄膜２のソース領域２ｂ及びドレイン領域２ｃ上における層間絶縁膜５及びゲート絶縁膜３にコンタクトホール６を形成する。次に、層間絶縁膜５の上面の各所定の箇所に、スパッタ法により成膜されたＡｌ膜をパターニングすることにより、ソース電極７及びドレイン電極８をコンタクトホール６を介してポリシリコン薄膜２のソース領域２ｂ及びドレイン領域２ｃ接続させて形成する。次に、ソース電極７及びドレイン電極８を含む層間絶縁膜５の上面にＰＥＣＶＤ法により窒化シリコンからなるオーバーコート膜１０を成膜する。
【００１７】
次に、大気圧で水素濃度４％以上の水素雰囲気中において３００〜４５０℃の温度で２時間程度のアニール処理を行なう。このアニール処理は、後述のＢＴ試験による薄膜トランジスタ９のしきい値Ｖｔｈのシフトを抑えるために行なう。ここで、上記アニール処理は、層間絶縁膜５成膜後から後述の画素電極１２形成用ＩＴＯ膜成膜前であれば、いつ行なってもよい。この場合、ＩＴＯ膜成膜前としたのは、アニール処理温度がＩＴＯ膜成膜温度よりも高いためである。
【００１８】
次に、図１に示すように、ソース電極７上におけるオーバーコート膜１０にコンタクトホール１１を形成する。次に、オーバーコート膜１０の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をパターニングすることにより、画素電極１２をコンタクトホール１１を介してソース電極７に接続させて形成する。かくして、薄膜トランジスタ９を備えた液晶表示素子が得られる。
【００１９】
ここで、実験結果について説明する。上記製造方法で製造された、窒化シリコンからなる層間絶縁膜を有する薄膜トランジスタ（以下、本発明品１という。）と、比較のために、上記製造方法と同じ製造方法であるが、層間絶縁膜をシラン、アンモニア、窒素を反応ガスとする通常のＰＥＣＶＤ法による酸化シリコンで形成してなる薄膜トランジスタ（以下、比較品１という。）とを用意し、ＢＴ試験として、１００℃の温度下で、ソース電極及びドレイン電極を接地し、ゲート電極に＋１２Ｖを印加した状態で、２時間行なった。
【００２０】そして、ＢＴ試験前後における本発明品１及び比較品１の各薄膜トランジスタのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を調べたところ、本発明品１の場合には図６に示す結果が得られ、比較品１の場合には図７に示す結果が得られた。
【００２１】
図７に示す比較品１の場合には、実線がＢＴ試験前のＶｇ−Ｉｄ特性であり、点線がＢＴ試験後のＶｇ−Ｉｄ特性であり、しきい値電圧Ｖｔｈが点線で示すＢＴ試験後では実線で示すＢＴ試験前に比べてプラス側にシフトしている。これに対し、図６に示す発明品１の場合には、Ｖｇ−Ｉｄ特性が１本の実線のみで示されているが、これは、ＢＴ試験前とＢＴ試験後におけるＶｇ−Ｉｄ特性がほとんど同じであることを示し、しきい値電圧Ｖｔｈのシフトはほとんど確認できなかった。
【００２２】
すなわち、本発明品１の場合には、ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成し、層間絶縁膜を窒化シリコンによって形成し、層間絶縁膜形成後に水素雰囲気中でのアニール処理を行なうと、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができ、薄膜トランジスタの信頼性を高くすることができる。
【００２３】
これに対し、比較品１の場合には、ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成し、層間絶縁膜を酸化シリコンによって形成し、層間絶縁膜形成後に水素雰囲気中でのアニール処理を行なっても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがプラス側にシフトするため、薄膜トランジスタの信頼性が高いとは言えない。
【００２４】
ところで、上記実施形態では、アニール処理は、層間絶縁膜５を成膜した後から画素電極１２形成用のＩＴＯ膜を成膜する前に行なう場合で説明したが、図４に示すｎ型不純物注入後に行なうようにしてもよい。この場合のアニール処理は、不純物活性化とトランジスタ信頼性向上を目的として行なうものであり、ｎ型不純物注入工程後に、大気圧で水素濃度４％以上の水素雰囲気中において４００〜６００℃の温度で２時間程度のアニール処理を行なう。
【００２５】
ここで、実験結果について説明する。上記水素雰囲気中でのアニール処理を含む製造方法で製造された薄膜トランジスタ（以下、本発明品２という。）と、比較のために、通常の不純物活性化処理（レーザや炉によるアニール処理）を含む製造方法で製造された薄膜トランジスタ（以下、比較品２という。）とを用意し、ＢＴ試験として、１００℃の温度下で、ソース電極及びドレイン電極を接地し、ゲート電極に＋１２Ｖを印加した状態で、２時間行なった。
【００２６】
そして、ＢＴ試験前後における本発明品２及び比較品２の各薄膜トランジスタのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を調べたところ、本発明品２の場合には図８に示す結果が得られ、比較品２の場合には図９に示す結果が得られた。
【００２７】
図９に示す比較品２の場合には、実線がＢＴ試験前のＶｇ−Ｉｄ特性であり、点線がＢＴ試験後のＶｇ−Ｉｄ特性であり、しきい値電圧Ｖｔｈが点線で示すＢＴ試験後では実線で示すＢＴ試験前に比べてマイナス側にシフトしている。これに対し、図８に示す発明品２の場合には、Ｖｇ−Ｉｄ特性が１本の実線のみで示されているが、これは、ＢＴ試験前とＢＴ試験後におけるＶｇ−Ｉｄ特性がほとんど同じであることを示し、しきい値電圧Ｖｔｈのシフトはほとんど確認できなかった。
【００２８】
すなわち、本発明品２の場合には、不純物活性化時に水素雰囲気中でのアニール処理を行なうと、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができ、薄膜トランジスタの信頼性を高くすることができる。これに対し、比較品２の場合には、通常の不純物活性化処理（レーザや炉によるアニール処理）であるため、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがプラス側にシフトし、薄膜トランジスタの信頼性が高いとは言えない。
【００２９】
なお、ゲート電極の材料は、Ｍｏ、Ｗ、Ｃｒ、Ｔａ等であってもよく、またＡｌを含むそれらの合金であってもよい。また、ＴＥＯＳを原料とした酸化シリコンからなるゲート絶縁膜は、常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲＣＶＤ法等で成膜するようにしてもよい。また、窒化シリコンからなる層間絶縁膜は、常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲＣＶＤ法等で成膜するようにしてもよい。
【００３０】
なお、上記実施形態では、トップゲート型の薄膜トランジスタの場合で説明したが、図１０に示すボトムゲート型の薄膜トランジスタにも適用することができる。このボトムゲート型の薄膜トランジスタにおいて、図１に示す場合と大きく異なる点は、ガラス基板１の上面にゲート電極４が設けられ、ゲート絶縁膜３の上面にポリシリコン薄膜２が設けられている点である。
【００３１】
そして、このボトムゲート型の薄膜トランジスタにおいても、層間絶縁膜５成膜後から後述の画素電極１２形成用ＩＴＯ膜成膜前の間に上記のような水素雰囲気中でのアニール処理を行なうと、あるいは、ｎ型不純物注入後に上記のような水素雰囲気中でのアニール処理を行なうと、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができ、薄膜トランジスタの信頼性を高くすることができる。
【００３２】
ここで、図１０に示す薄膜トランジスタにおいて、ｎ型不純物を注入する場合の一例について、図１１を参照して説明する。まず、ゲート絶縁膜３の上面に設けられたポリシリコン薄膜２の上面中央部に、ゲート電極４をマスクとした裏面露光により、レジストマスク１４を形成する。そして、レジストマスク１４をマスクとしてｎ型不純物を注入することにより、レジストマスク１４の両側におけるポリシリコン薄膜２をｎ型不純物注入領域からなるソース領域２ｂ及びドレイン領域２ｃとする。したがって、この状態では、レジストマスク１４下のポリシリコン薄膜２の中央部はチャネル領域２ａとなる。
【００３３】
【発明の効果】
以上説明したように、この発明によれば、ゲート絶縁膜をＴＥＯＳを原料として成膜された酸化シリコン膜によって形成し、層間絶縁膜を成膜された窒化シリコン膜によって形成すると、ゲート絶縁膜をＴＥＯＳを原料として成膜した酸化シリコンによって形成しても、ＢＴ試験による薄膜トランジスタのしきい値電圧Ｖｔｈがほとんどシフトしないようにすることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての薄膜トランジスタの製造方法により製造されたスイッチング素子としての薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】本発明品１のＢＴ試験前後のＶｇ−Ｉｄ特性を示す図。
【図７】比較品１のＢＴ試験前後のＶｇ−Ｉｄ特性を示す図。
【図８】本発明品２のＢＴ試験前後のＶｇ−Ｉｄ特性を示す図。
【図９】比較品２のＢＴ試験前後のＶｇ−Ｉｄ特性を示す図。
【図１０】ボトムゲート型の薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図。
【図１１】図１０に示す薄膜トランジスタにおいて、ｎ型不純物を注入する場合の一例を説明するために示す断面図。
【符号の説明】
１  ガラス基板
２  ポリシリコン薄膜
３  ゲート絶縁膜
４  ゲート電極
５  層間絶縁膜
７  ソース電極
８  ドレイン電極
９  薄膜トランジスタ
１０  オーバーコート膜
１２  画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004273699.tif 000011
【図１０】
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【図１１】
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