(57)【要約】【課題】共通の半導体基板を有する少なくとも２つの異なる電界効果トランジスタの性能を最適化する。【解決手段】同一の基板１０上に形成された少なくとも２個の電界効果トランジスタ１００，１１０を備え、第１の電界効果トランジスタは、第１の幅を有するスペーサ１２０を有し、第２の電界効果トランジスタは、第２の幅を有するスペーサ１３０を有し、第１の幅は、第２の幅と異なる。これにより、同一の基板上の２個の電界効果トランジスタの両方に対して、スペーサ幅およびトランジスタ性能を最適化できる。【選択図】図１
2004146824.tif 000002
【特許請求の範囲】
【請求項１】
　１つの基板上に形成された少なくとも第１および第２の電界効果トランジスタを備え、
　前記第１の電界効果トランジスタは、第１の幅を有する第１のスペーサを有し、
　前記第２の電界効果トランジスタは、第２の幅を有する第２のスペーサを有し、
　前記第１の幅は、前記第２の幅と異なる、
半導体デバイス構造。
【請求項２】
　前記第１の電界効果トランジスタは、ＮＦＥＴであり、前記第２の電界効果トランジスタは、ＰＦＥＴである、請求項１に記載の半導体デバイス構造。
【請求項３】
　前記第１の幅は、前記第２の幅より小さい、請求項１に記載の半導体デバイス構造。
【請求項４】
　前記半導体デバイス構造は、インバータである、請求項１に記載の半導体デバイス構造。
【請求項５】
　前記半導体デバイス構造は、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの間のほぼ中間領域にある幅変移領域を有する、請求項１に記載の半導体デバイス構造。
【請求項６】
　前記第１のスペーサはＩ型であり、前記第２のスペーサはＬ型部分を有する、請求項１に記載の半導体デバイス構造。
【請求項７】
　前記第１のスペーサはＩ型であり、前記Ｉ型のスペーサの幅（Ｗ１）は、ＮＦＥＴ電流を増大させるために最小にした、請求項１に記載の半導体デバイス構造。
【請求項８】
　前記第２のスペーサはＬ型であり、前記Ｌ型のスペーサの幅（Ｗ２）は、、ＰＦＥＴ短チャネル効果を減小させるために最大にした、請求項１に記載の半導体デバイス構造。
【請求項９】
　前記第１の幅は、１０ｎｍ〜４０ｎｍの範囲でほぼ一定であり、前記第２の幅は、５０ｎｍ〜１２０ｎｍの範囲でほぼ一定である、請求項１に記載の半導体デバイス構造。
【請求項１０】
　半導体デバイス構造を製造する方法であって、
　半導体基板を用意する工程と、
　前記半導体基板上に複数のゲート・スタックを形成し、前記ゲート・スタック上にエクステンション・スペーサを形成し、前記エクステンション・スペーサに隣接してエクステンション注入領域を形成し、少なくとも２つのエクステンション注入領域間に分離領域を形成する工程と、
　前記ゲート・スタック，エクステンション・スペーサ，エクステンション注入領域上に、第１の誘電体材料を付着する工程と、
　前記第１の誘電体材料上に、第２の誘電体材料を付着する工程と、
　１つのゲート・スタック上の前記第２の誘電体材料の第１の部分をマスクする工程と、
　他のゲート・スタック上の前記第２の誘電体材料の第２の部分を除去する工程と、
　前記第１の部分をエッチングして、前記１つのゲート・スタックに近接して中間スペーサを形成する工程と、
　前記第１の誘電体材料をエッチングして、前記他のゲート・スタックに近接して狭いスペーサを形成し、前記１つのゲート・スタックに近接して広いスペーサを形成する工程と、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体デバイス構造、特に、同一の基板上に形成されたＦＥＴデバイス構造、およびその製造方法に関する。
【背景技術】
【０００２】
　ＭＯＳ技術では、ＮＦＥＴおよびＰＦＥＴデバイスは、必要とされるＣＭＯＳ性能を実現するために最適化される。したがって、極めて異なるドーパント種が、ＮＦＥＴおよびＰＦＥＴデバイスに用いられる。これらの種は、拡散速度および最大活性化濃度のような、極めて異なる物理的特性を有している。従来のＣＭＯＳ技術では、ＮＦＥＴおよびＰＦＥＴの両方は、通常、同じスペーサプロセスおよびトポロジを共有している。ＣＭＯＳ性能を最適化するために、スペーサは、典型的に、１つの最大幅を有し、ＮＦＥＴとＰＦＥＴとの間で性能をトレードオフするように構成される。例えば、ＮＦＥＴおよびＰＦＥＴに対するソース／ドレイン・ドーパントとして、それぞれヒ素またはホウ素が用いられるならば、ヒ素はホウ素よりもかなり低速で拡散するので、ＮＦＥＴに対しては狭いスペーサが良いが、ＰＦＥＴに対しては十分に広いスペーサが良いことが知られている。この場合、ＰＦＥＴは制限要因となる。したがって、すべてのスペーサの最大幅は、ＰＦＥＴに対して最適化され、ＮＦＥＴ性能をトレードオフする。例えば、下記特許文献を参照されたい。
【特許文献１】米国特許第５，５４７，８９４号明細書“CMOS Processing with Low and High-Current FETS”
【特許文献２】米国特許第４，７２９，００６号明細書“Sidewall Spacers for CMOS Circuit Stress Relief/Isolation and Method for Making”
【特許文献３】米国特許第４，６４８，９３７号明細書“Method of Preventing Asymmetric Etching of Lines in Sub-Micrometer Range Sidewall Images Transfer”　したがって、同一基板上のＮＦＥＴおよびＰＦＥＴの両方に対して、スペーサ幅およびＦＥＴ性能を最適化することは難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　本発明は、２つのスペーサ幅を用いて、同一基板上でＮＦＥＴまたはＰＦＥＴのデバイス性能を、独立に最適化することを可能にすることによって、前記問題を解決する。
【０００４】
　本発明の主な目的は、共通の半導体基板を有する２つの異なるＭＯＳデバイスの性能を最適化することにある。
【０００５】
　本発明の他の目的は、１つの基板上に形成されたＮＦＥＴデバイスおよびＰＦＥＴデバイスの性能を独立に最適化することにある。
【０００６】
　本発明のさらに他の目的は、ＰＦＥＴにおいて短チャネル効果を低減させながら、ＮＦＥＴデバイスの駆動電流性能を増大させることにある。
【課題を解決するための手段】
【０００７】
　本発明によれば、同一の基板上に形成された少なくとも２個の電界効果トランジスタを備え、第１の電界効果トランジスタは、第１の幅を有するスペーサを有し、第２の電界効果トランジスタは、第２の幅を有するスペーサを有し、第１の幅は、第２の幅と異なる。
【０００８】
　本発明は、また、半導体デバイス構造を製造する方法（プロセス）を含んでいる。
【発明を実施するための最良の形態】
【０００９】
　本発明を、まず、最終構造（図１，図２，図１４，図１５）で説明し、次に、処理シーケンスで説明する。図１は、２個の異なるスペーサ１２０，１３０を有する同一の半導体基板１０上に形成された２個のＭＯＳＦＥＴ１００，１１０を示す。スペーサ１２０は、スペーサ１３０の幅（Ｗ２）よりも小さい幅（Ｗ１）を有している。基板は、バルクウェハ，ＳＯＩウェハ，ＧａＡｓ，またはあらゆる種類の半導体基板である。種々のトランジスタのニーズに合わせるために、必要ならば、異なるスペーサ幅の数を、３以上とすることができる。本発明の好適な実施例によれば、図２に示すように、ＮＦＥＴ１４０およびＰＦＥＴ１５０に対して、異なるスペーサ幅が存在する。ＰＦＥＴ１５０は、ＮＦＥＴ１４０よりも広いスペーサ１７０を有している。スペーサ１２０，１３０，１６０，１７０は、説明のために１つのスペーサとして概略的に示されているが、あるいはまた複数の層（複合スペーサ）を含むことがわかる。既知のソース／ドレイン抵抗を最小にするために、狭いスペーサ１６０は、ＮＦＥＴにおけるソース／ドレイン注入領域Ｎ+ の最適化を可能にする。図３（ａ）および図３（ｂ）は、本発明を用いる回路およびレイアウトの一例を示す。図３（ａ）は、インバータの概略回路を示し、図３（ｂ）は、対応するオンウェハ・レイアウトを示す。これら図において、ＰＦＥＴ１５０は、ＮＦＥＴ１４０の上に示されている。スペーサ幅は、ＰＦＥＴ領域における幅広から、ＮＦＥＴ領域における幅狭に変化している。変移領域Ｒは、２つのデバイス１４０と１５０との間の中間領域に、およそ（±１０％）設けられている。
【００１０】
　図４〜図１４は、本発明による２つの別の処理フローを示す。これら２つのフローは、図４で開始する。図４において、分離領域１９０，ゲート・スタック２００，エクステンション注入領域２１５，エクステンション・スペーサ２１０が、通常に形成される。次に、薄膜誘電体２２０（例えば、ＣＶＤ窒化物）が、付着される（図５参照）。次に、第２の膜誘電体２３０（例えば、ＣＶＤ窒化物）が、また付着される（図６参照）。第１の処理フローでは、リソグラフィが行われる（図７参照）。フォトレジスト２４０は、ＰＦＥＴサイドを覆い、次に、露出した誘電体２３０の部分が、ウェットまたはドライ・エッチングで除去される（図８参照）。この工程は、ＰＦＥＴサイドにのみ、薄膜誘電体２３０の他の部分２５０を残す。次に、方向性エッチングを用いて、ＰＦＥＴサイドにのみスペーサ（Ｓ）２６０を形成する（図９参照）。
【００１１】
　同じ中間構造（図９）を、他の処理フローによって実現することができる。すなわち、まず図６において、第２の薄膜誘電体２３０が付着される。次に、方向性エッチングを行って、誘電体２３０で、ＮＦＥＴおよびＰＦＥＴの両方に、スペーサ２７０を形成する（図１０参照）。次に、リソグラフィを行う（図１１参照）。フォトレジスト２８０は、ＰＦＥＴサイドを覆っており、ＮＦＥＴサイドのスペーサは、除去される（図１２参照）。フォトレジストは除去され、ＰＦＥＴサイドにのみスペーサ２６０が形成される。この段階での構造は、前のフロー（図９）での構造と同じである。
【００１２】
　図９または図１２の構造の第１の誘電体２２０に、他の方向性エッチングを行って、ＮＦＥＴサイドに狭いスペーサ３００を、ＰＦＥＴサイドに複合Ｌ型スペーサ２９０を形成する。通常の方法で、ｎ形およびｐ形のソース／ドレイン領域３１０，３２０を形成し、シリサイド３３０を形成した後に、最終構造（図１４）が形成される。
【００１３】
　本発明の他の好適な処理工程を、以下に要約する。
１）開始ウェハ基板（例えば、バルク，ＳＯＩ，ＧａＡｓ）を用意する。
２）以下の通常のＣＭＯＳデバイス処理を行う。
【００１４】
　　・デバイス分離処理
　　・ゲート・スタック形成処理
　　・エクステンション注入処理
３）薄膜誘電体（例えば、ＣＶＤ窒化物）２２０を付着する。膜厚は、可能な最大ＮＦＥＴ駆動電流を得るために、最小でなければならない。窒化物厚さは、最終のシリサイド／ポリシリコン・ゲートの間隔Ｓ１（図１５）を決定する。ポリシリコン・ゲート／シリサイドの間隔は、大きいＮＦＥＴ駆動電流（ドレインでの飽和駆動電流出力）を得るために重要である。窒化物の付着厚さは、１０ｎｍ〜４０ｎｍの範囲が好ましい。
４）第２の誘電体膜２３０（例えば、ＣＶＤ酸化物）を付着する。膜厚は、ＰＦＥＴ短チャネル制御を、独立に最適化するように選ばれる。膜２３０の厚さは、最終のシリサイド／ポリシリコン・ゲートの間隔Ｓ２を決定する（図１５）。４０ｎｍ〜１００ｎｍの膜厚を、選ぶことができる。
【００１５】
　ＰＦＥＴデバイスのみを覆う第２の誘電体膜２３０を用いるスペーサは、２つの独立した方法を用いて形成される。
【００１６】
　　処理オプション＃１
５ａ）ＰＦＥＴデバイスを覆い、ＮＦＥＴデバイスを露出させるように、フォトレジスト２４０をパターニングする。次に、ウェットまたはドライ・エッチングによって、第２の誘電体膜２３０を、ＮＦＥＴデバイスから除去する。通常の方法によって、フォトレジスト２４０を除去する。第２の誘電体膜は、ＰＦＥＴデバイスのみを覆う。
５ｂ）方向性エッチングを用いて、第２の誘電体膜からスペーサを形成する。このスペーサ２６０は、ＰＦＥＴデバイスにのみ形成される。
【００１７】
　　処理オプション＃２
５ａａ）方向性エッチングを用いて、第２の誘電体膜から、スペーサを形成する。このスペーサ２６０は、ＮＦＥＴデバイスおよびＰＦＥＴデバイスの両方に形成される。
５ｂｂ）ＰＦＥＴデバイスを覆い、ＮＦＥＴデバイスを露出させるように、フォトレジストをパターニングする。ウェットまたはドライ・エッチングによって、スペーサを、ＮＦＥＴデバイスから除去する。第２の誘電体膜を用いて形成されたスペーサは、ＰＦＥＴデバイスのみを覆う。
６）第２の方向性エッチングを用いて、ＮＦＥＴデバイスに狭いＩ型スペーサを形成し、ＰＦＥＴデバイスに広いＬ型スペーサを形成する。
７）ｎ形およびｐ形のソース／ドレイン領域を形成した後に、最終構造を形成する。
【００１８】
　好適には、
　Ｗ２は、５０ｎｍ〜１２０ｎｍの範囲であり、
　Ｓ１は、１ｎｍ〜２０ｎｍの範囲でほぼ一定であり、
　Ｓ２は、３０ｎｍ〜９０ｎｍの範囲でほぼ一定である。
【００１９】
　まとめとして、本発明の構成に関して以下の事項を開示する。
（１）１つの基板上に形成された少なくとも第１および第２の電界効果トランジスタを備え、
　前記第１の電界効果トランジスタは、第１の幅を有する第１のスペーサを有し、
　前記第２の電界効果トランジスタは、第２の幅を有する第２のスペーサを有し、
　前記第１の幅は、前記第２の幅と異なる、
半導体デバイス構造。
（２）前記第１の電界効果トランジスタは、ＮＦＥＴであり、前記第２の電界効果トランジスタは、ＰＦＥＴである、上記（１）に記載の半導体デバイス構造。
（３）前記第１の幅は、前記第２の幅より小さい、上記（１）に記載の半導体デバイス構造。
（４）前記半導体デバイス構造は、インバータである、上記（１）に記載の半導体デバイス構造。
（５）前記半導体デバイス構造は、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの間のほぼ中間領域にある幅変移領域を有する、上記（１）に記載の半導体デバイス構造。
（６）前記第１のスペーサはＩ型であり、前記第２のスペーサはＬ型部分を有する、上記（１）に記載の半導体デバイス構造。
（７）前記第１のスペーサはＩ型であり、前記Ｉ型のスペーサの幅（Ｗ１）は、ＮＦＥＴ電流を増大させるために最小にした、上記（１）に記載の半導体デバイス構造。
（８）前記第２のスペーサはＬ型であり、前記Ｌ型のスペーサの幅（Ｗ２）は、、ＰＦＥＴ短チャネル効果を減小させるために最大にした、上記（１）に記載の半導体デバイス構造。
（９）前記第１の幅は、１０ｎｍ〜４０ｎｍの範囲でほぼ一定であり、前記第２の幅は、５０ｎｍ〜１２０ｎｍの範囲でほぼ一定である、上記（１）に記載の半導体デバイス構造。
（１０）半導体デバイス構造を製造する方法であって、
　半導体基板を用意する工程と、
　前記半導体基板上に複数のゲート・スタックを形成し、前記ゲート・スタック上にエクステンション・スペーサを形成し、前記エクステンション・スペーサに隣接してエクステンション注入領域を形成し、少なくとも２つのエクステンション注入領域間に分離領域を形成する工程と、
　前記ゲート・スタック，エクステンション・スペーサ，エクステンション注入領域上に、第１の誘電体材料を付着する工程と、
　前記第１の誘電体材料上に、第２の誘電体材料を付着する工程と、
　１つのゲート・スタック上の前記第２の誘電体材料の第１の部分をマスクする工程と、
　他のゲート・スタック上の前記第２の誘電体材料の第２の部分を除去する工程と、
　前記第１の部分をエッチングして、前記１つのゲート・スタックに近接して中間スペーサを形成する工程と、
　前記第１の誘電体材料をエッチングして、前記他のゲート・スタックに近接して狭いスペーサを形成し、前記１つのゲート・スタックに近接して広いスペーサを形成する工程と、
を含む方法。
【図面の簡単な説明】
【００２０】
【図１】本発明により同一の基板上に互いに隣接する、異なるスペーサ幅を有する２個のＭＯＳＦＥＴの略側面図である。
【図２】本発明により同一の基板上に互いに隣接する、狭いスペーサを有するｎ形ＭＯＳＦＥＴと、広いスペーサを有するｐ形ＭＯＳＦＥＴとのＭＯＳＦＥＴの略側面図である。
【図３（ａ）】インバータ回路の概略図である。
【図３（ｂ）】本発明により２つの幅スペーサを有するインバータ回路のウェハレイアウトの平面図である。
【図４】ゲート・スタック，エクステンション・スタック，エクステンション注入領域，分離領域を有する、部分的に処理されたＭＯＳＦＥＴデバイス構造の略側面図である。
【図５】薄膜誘電体を付着した後の図４の構造を示す図である。
【図６】他の薄膜誘電体を付着した後の図５の構造を示す図である。
【図７】フォトレジストをパターニングした後の図６の構造を示す図である。
【図８】誘電体の露出部分を除去し、フォトレジストを除去した後の図７の構造を示す図である。
【図９】方向性エッチングが、ＰＦＥＴサイドにのみ誘電体を有するスペーサを形成した後の図８の構造を示す図である。
【図１０】方向性エッチングが、ＮＦＥＴおよびＰＦＥＴの両方に誘電体を有するスペーサを形成した後の図６の構造を示す図である。
【図１１】フォトレジストをパターニングした後の図１０の構造を示す図である。
【図１２】誘電体の露出部分を除去し、フォトレジストを除去した後の図１１の構造を示す図である。
【図１３】方向性エッチングが、ＮＦＥＴサイドに狭いスペーサを形成し、ＰＦＥＴサイドにＬ型複合スペーサを形成した後の図１２または図９の構造を示す図である。
【図１４】ソース／ドレイン注入領域およびシリサイドを形成した後の図１３の構造を示す図である。
【図１５】本発明の好ましい特徴Ｓ１およびＳ２を示す、図１４の本発明の構造の略断面図である。
【符号の説明】
【００２１】
　１０　半導体基板
　１００，１１０　ＭＯＳＦＥＴ
　１２０，１３０，１６０，１７０，２６０，２７０　スペーサ
　１４０　ＮＦＥＴ
　１５０　ＰＦＥＴ
　１９０　分離領域
　２００　ゲート・スタック
　２２０，２３０　薄膜誘電体
　２８０　フォトレジスト
　２９０　複合Ｌ型スペーサ
　３００　狭いスペーサ
　３１０，３２０　ソース／ドレイン領域
　３３０　シリサイド
【図１】
2004146824.tif 000003
【図２】
2004146824.tif 000004
【図３（ａ）】
2004146824.tif 000005
【図３（ｂ）】
2004146824.tif 000006
【図４】
2004146824.tif 000007
【図５】
2004146824.tif 000008
【図６】
2004146824.tif 000009
【図７】
2004146824.tif 000010
【図８】
2004146824.tif 000011
【図９】
2004146824.tif 000012
【図１０】
2004146824.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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