(57)【要約】【課題】多段増幅器内の１つの利得段が直前の利得段に不利な影響を及ぼすという欠点を克服するための、改良された段間結合を有する多段増幅器を提供する。【解決手段】多段増幅器は、第１の入力端子および第１の出力端子を有する第１の利得段と、第１の入力端子を有する第２の利得段とを備えている。第１の段間抵抗性素子が、第１の利得段の第１の出力端子および第２の利得段の第１の入力端子に直列に接続されていて、１つの利得段の、直前の利得段への不利な影響を減らす。多段増幅器は、また、差動ペアの各トランジスタのためのローカルフィードバック経路を有する差動ペアを持っていてもよい。このようなローカルフィードバックは、差動増幅器の入力インピーダンスの虚数成分の安定化を助ける。このような安定化もまた、１つの利得段が直前の利得段に対して及ぼす可能性がある不利な影響を減らすのを助ける。【選択図】図１
2004254314.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子および第１の出力端子を有する第１の利得段と、
第１の入力端子を有する第２の利得段と、
前記第１の利得段の前記第１の出力端子および前記第２の利得段の前記第１の入力端子に直列に接続された第１の段間抵抗性素子とを備えていることを特徴とする多段増幅器。
【請求項２】
前記第１の段間抵抗性素子は、抵抗であることを特徴とする請求項１に記載の多段増幅器。
【請求項３】
前記第１の利得段は、更に、第２の入力端子および第２の出力端子を有していて、前記第２の利得段は、第２の入力端子を有し、かつ前記多段増幅器は、更に、前記第１の利得段の前記第２の出力端子および前記第２の利得段の前記第２の入力端子に直列に接続された第２の抵抗性素子を有していることを特徴とする請求項１に記載の多段増幅器。
【請求項４】
前記第２の利得段は、
第１のトランジスタおよび第２のトランジスタを有する差動ペアと、
前記第１のトランジスタの第１の端子および制御端子の間に接続された第１のフィードバック経路と、
前記第２のトランジスタの第１の端子および制御端子の間に接続された第２のフィードバック経路とを有していて、
前記第１のフィードバック経路は、前記第１のトランジスタの前記制御端子に対して、前記第１のトランジスタの前記第１の端子での第１の信号レベルを表す第１のフィードバック信号を供給するように構成されていて、
前記第２のフィードバック経路は、前記第２のトランジスタの前記制御端子に対して、前記第２のトランジスタの前記第１の端子での第２の信号レベルを表す第２のフィードバック信号を供給するように構成されていることを特徴とする請求項１に記載の多段増幅器。
【請求項５】
前記第１のトランジスタおよび前記第２のトランジスタは、バイポーラトランジスタであることを特徴とする請求項４に記載の多段増幅器。
【請求項６】
前記第１のトランジスタおよび前記第２のトランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記第１のトランジスタおよび前記第２のトランジスタの前記第１の端子は、コレクタであり、前記第１のトランジスタおよび前記第２のトランジスタの前記制御端子は、ベースであることを特徴とする請求項５に記載の多段増幅器。
【請求項７】
前記第１のフィードバック経路は、更に、前記第１のトランジスタの前記第１の端子に接続された第１の検出素子を有していて、前記第１の検出素子は、前記第１のトランジスタの前記第１の端子での前記第１の信号レベルを検出するように構成されていて、前記第２のフィードバック経路は、更に、前記第２のトランジスタの前記第１の端子に接続された第２の検出素子を有していて、前記第２の検出素子は、前記第２のトランジスタの前記第１の端子での前記第２の信号レベルを検出するように構成されていることを特徴とする請求項４に記載の多段増幅器。
【請求項８】
前記第１のフィードバック経路は、前記第１のトランジスタの前記制御端子に直列に接続された第１のフィードバック抵抗性素子を有していて、前記第２のフィードバック経路は、前記第２のトランジスタの前記制御端子に直列に接続された第２のフィードバック抵抗性素子を有していることを特徴とする請求項７に記載の多段増幅器。
【請求項９】
前記第１の検出素子は、第１の検出トランジスタを有していて、前記第１の検出トランジスタは、前記第１のトランジスタの前記第１の端子に接続された制御端子と、前記第１のフィードバック抵抗性素子に接続された第１の端子とを有し、かつ前記第２の検出素子は、第２の検出トランジスタを有していて、前記第２の検出トランジスタは、前記第２のトランジスタの前記第１の端子に接続された制御端子と、前記第２のフィードバック抵抗性素子に接続された第１の端子とを有していることを特徴とする請求項８に記載の多段増幅器。
【請求項１０】
前記第１の検出トランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記第１の検出トランジスタの前記制御端子は、ベースであり、前記第１の検出トランジスタの前記第１の端子は、エミッタであり、かつ前記第２の検出トランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記第２の検出トランジスタの前記制御端子は、ベースであり、前記第２の検出トランジスタの前記第１の端子は、エミッタであることを特徴とする請求項９に記載の多段増幅器。
【請求項１１】
第１のトランジスタおよび第２のトランジスタを有する差動ペアと、
前記第１のトランジスタの第１の端子および制御端子の間に接続された第１のフィードバック経路と、
前記第２のトランジスタの第１の端子および制御端子の間に接続された第２のフィードバック経路とを有していて、
前記第１のフィードバック経路は、前記第１のトランジスタの前記制御端子に対して、前記第１のトランジスタの前記第１の端子での第１の信号レベルを表す第１のフィードバック信号を供給するように構成されていて、
前記第２のフィードバック経路は、前記第２のトランジスタの前記制御端子に対して、前記第２のトランジスタの前記第１の端子での第２の信号レベルを表す第２のフィードバック信号を供給するように構成されていることを特徴とする多段増幅器のための利得段。
【請求項１２】
前記第１のトランジスタおよび前記第２のトランジスタは、バイポーラトランジスタであることを特徴とする請求項１１に記載の利得段。
【請求項１３】
前記第１のトランジスタおよび前記第２のトランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記第１のトランジスタおよび前記第２のトランジスタの前記第１の端子は、コレクタであり、前記第１のトランジスタおよび前記第２のトランジスタの前記制御端子は、ベースであることを特徴とする請求項１２に記載の利得段。
【請求項１４】
前記第１のフィードバック経路は、更に、前記第１のトランジスタの前記第１の端子に接続された第１の検出素子を有していて、前記第１の検出素子は、前記第１のトランジスタの前記第１の端子での前記第１の信号レベルを検出するように構成されていて、前記第２のフィードバック経路は、更に、前記第２のトランジスタの前記第１の端子に接続された第２の検出素子を有していて、前記第２の検出素子は、前記第２のトランジスタの前記第１の端子での前記第２の信号レベルを検出するように構成されていることを特徴とする請求項１１に記載の利得段。
【請求項１５】
前記第１のフィードバック経路は、前記第１のトランジスタの前記制御端子に直列に接続された第１のフィードバック抵抗性素子を有していて、前記第２のフィードバック経路は、前記第２のトランジスタの前記制御端子に直列に接続された第２のフィードバック抵抗性素子を有していることを特徴とする請求項１４に記載の利得段。
【請求項１６】
前記第１の検出素子は、第１の検出トランジスタを有していて、前記第１の検出トランジスタは、前記第１のトランジスタの前記第１の端子に接続された制御端子と、前記第１のフィードバック抵抗性素子に接続された第１の端子とを有し、かつ前記第２の検出素子は、第２の検出トランジスタを有していて、前記第２の検出トランジスタは、前記第２のトランジスタの前記第１の端子に接続された制御端子と、前記第２のフィードバック抵抗性素子に接続された第１の端子とを有していることを特徴とする請求項１５に記載の利得段。
【請求項１７】
前記第１の検出トランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記第１の検出トランジスタの前記制御端子は、ベースであり、前記第１の検出トランジスタの前記第１の端子は、エミッタであり、かつ前記第２の検出トランジスタは、ＮＰＮ型バイポーラトランジスタであり、前記第２の検出トランジスタの前記制御端子は、ベースであり、前記第２の検出トランジスタの前記第１の端子は、エミッタであることを特徴とする請求項１６に記載の利得段。
【請求項１８】
差動ペアと、
前記差動ペアのトランジスタの各ペアの第１の端子および制御端子に接続されたフィードバック経路とを有していて、前記フィードバック経路は、前記制御端子に対して、前記第１の端子での信号を表すフィードバック信号を供給するように構成されていることを特徴とする多段増幅器のための利得段。
【請求項１９】
トランジスタの前記ペアのうちの少なくとも１つの前記制御端子に直列に接続された第１の段間抵抗性素子を更に有していることを特徴とする請求項１８に記載の利得段。
【請求項２０】
前記第１の段間抵抗性素子は、抵抗であることを特徴とする請求項１９に記載の利得段。
【請求項２１】
多段増幅器内の直前の利得段への差動段の入力インピーダンスの虚数成分の影響を減らす方法において、
前記差動ペアの各トランジスタの第１の端子での信号を監視するステップと、
前記差動ペアの各前記トランジスタの制御端子にフィードバック信号を供給するステップと、
前記フィードバック信号に基づいて前記各トランジスタの前記第１の端子での前記信号を調節するステップとを有していることを特徴とする方法。
【請求項２２】
段間抵抗性素子を前記差動ペアの前記各トランジスタの前記制御端子と直列に配置するステップを更に有していることを特徴とする請求項２１に記載の方法。
【請求項２３】
前記段間抵抗性素子は、抵抗であることを特徴とする請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多段増幅器に関し、特に、改良された段間（inter-stage）結合を有する高周波多段増幅器に関する。
【背景技術】
【０００２】
多段増幅器は、ほんのいくつかの例を挙げれば、光通信システム、衛星通信システム、および移動通信システムを含む、いろいろな応用分野で使われる可能性がある。多段増幅器内で、１つの利得段（gain stage）が、直前の段（previous stage）へ不利な影響を及ぼす場合がある。これは、例えば周波数応答および過渡特性のような出力パラメータにおける障害を引き起こして、総合的な増幅器性能の低下の原因となる可能性がある。
【０００３】
例えば、多段増幅器は、バイポーラトランジスタを有する差動ペア（differential pair）を備える利得段を持っている場合がある。このような差動ペアは、入力インピーダンスの中に、かなりの容量成分を含んでいる可能性がある。この容量成分は、高周波では支配的な役割を演じて、差動ペアの直前のバッファの性能に影響を与える可能性がある。バッファは、一般に、負荷入力インピーダンスの、このような容量成分に、極めて敏感である。容量成分は、利得段に対する周波数応答曲線上に、望ましくない高周波ピークを引き起こす可能性がある。この望ましくない高周波ピークは、過渡特性におけるピークツーピークでのパルス幅の１０％ほどの過大なオーバーシュートおよびアンダーシュートの原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
それゆえに、この分野においては、多段増幅器内の１つの利得段が直前の利得段に不利な影響を及ぼすという上記の欠点を克服するための、改良された段間結合を有する多段増幅器に対するニーズがある。
【課題を解決するための手段】
【０００５】
本発明による多段増幅器は、第１の入力端子および第１の出力端子を有する第１の利得段と、第１の入力端子を有する第２の利得段とを備えている。第１の段間抵抗性素子は、第１の利得段の第１の出力端子および第２の利得段の第１の入力端子に直列に接続されている。
【０００６】
本発明の更なる態様において、多段増幅器のための利得段は、第１のトランジスタおよび第２のトランジスタを有する差動ペアを備えている。第１のフィードバック経路は、第１のトランジスタの第１の端子および制御端子の間に接続されている。第１のフィードバック経路は、第１のトランジスタの制御端子に、第１のトランジスタの第１の端子での第１の信号レベルを表す第１のフィードバック信号を供給するように構成されている。第２のフィードバック経路は、第２のトランジスタの第１の端子および制御端子の間に接続されている。第２のフィードバック経路は、第２のトランジスタの制御端子に、第２のトランジスタの第１の端子での第２の信号レベルを表す第２のフィードバック信号を供給するように構成されている。
【０００７】
本発明の更なる態様によれば、差動ペアと、差動ペアのトランジスタの各ペアの第１の端子および制御端子に接続されたフィードバック経路とを有する多段増幅器のための利得段が提供される。フィードバック経路は、制御端子に、第１の端子での信号を表すフィードバック信号を供給するように構成されている。
【０００８】
本発明の別の態様によれば、多段増幅器内の直前の（preceding）利得段への差動段の入力インピーダンスの虚数成分の影響を減らす方法が提供される。本発明による方法は、差動ペアの各トランジスタの第１の端子での信号を監視するステップと、差動ペアの各トランジスタの制御端子にフィードバック信号を供給するステップと、フィードバック信号に基づいて各トランジスタの第１の端子での信号を調節するステップとを有している。
【発明を実施するための最良の形態】
【０００９】
本発明の利点は、その具体例としての実施形態の以下の詳細な説明から明らかになるが、この説明は、添付の図面と共に検討すべきである。
【００１０】
図１は、複数の利得段１０２ａ、１０２ｂを有する多段増幅器１００のブロック図である。２つの利得段１０２ａ、１０２ｂのみが示されているが、本発明による多段増幅器がいかなる数の利得段を有していてもよいことは、認識されるべきである。一般に、多段増幅器１００は、一組の入力端子１３０、１３２での入力信号を受け入れて、第２の利得段１０２ｂの一組の出力端子１１０、１１２で増幅された出力信号を供給する。第１の利得段は、更に、一つ以上の入力端子１９０、１９２および一つ以上の出力端子１９４、１９６を有していてもよい。多段増幅器１００は、バイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）プロセスを含む、さまざまな半導体製造プロセスによって、集積回路上に形成されてもよい。
【００１１】
第１の利得段１０２ａは、一般に、差動ペア１１４ａ、第１のフィードバック経路１１６ａ、第２のフィードバック経路１１８ａ、第１のバッファ１２０ａおよび第２のバッファ１２２ａを有している。また、第１の段間抵抗性素子（例えば、抵抗Ｒ３Ａ）および第２の段間抵抗性素子（例えば、抵抗Ｒ５Ａ）が、第１の利得段１０２ａの入力端子１９０、１９２に接続されていてもよい。一般に、入力源すなわち直前の利得段からの入力信号は、第１および第２の段間抵抗性素子Ｒ３ＡおよびＲ５Ａを介して、入力端子１９０、１９２で、第１の利得段１０２ａに受け入れられる。第１の利得段１０２ａは、入力信号を増幅して、第１および第２のバッファ１２０ａ、１２２ａの出力で、例えば、第１の利得段１０２ａの出力端子１９４、１９６で、第１の利得段出力信号を供給する。
【００１２】
差動ペア１１４ａは、ＤＣ電流源１４０ａによってバイアスされるトランジスタのペアＱ１Ａ、Ｑ２Ａと、抵抗Ｒ１ＡおよびＲ２Ａとを有している。トランジスタのペアＱ１Ａ、Ｑ２Ａは、公知技術であるトランジスタのいかなるクラスであってもよい。具体例としての実施形態において、トランジスタＱ１Ａ、Ｑ２Ａは、それらのそれぞれのエミッタを互いにショートしたバイポーラＮＰＮ型トランジスタである。ＮＰＮ型トランジスタＱ１Ａの制御端子すなわちベース端子は、第１の利得段１０２ａの入力端子１９０に接続されている。入力端子１９０は、更に、第１の段間抵抗性素子、例えば、抵抗Ｒ３Ａに接続されていて、それは、次に、多段増幅器１００の入力端子１３０に接続されている。
【００１３】
同様に、ＮＰＮ型トランジスタＱ２Ａの制御端子すなわちベースは、第１の利得段１０２ａのもう一方の入力端子１９２に接続されていて、この入力端子１９２は、更に、第２の段間抵抗性素子、例えば、抵抗Ｒ５Ａに接続されていて、それは、次に、多段増幅器の入力端子１３２に接続されている。第１および第２の段間抵抗性素子は、いずれも、単一の抵抗Ｒ３ＡおよびＲ５Ａによって示されるような等価な直列抵抗を実現するような、複数の抵抗性素子すなわち公知技術である抵抗のいかなる組み合わせであってもよい。抵抗Ｒ３Ａ、Ｒ５Ａの値は、第１の段１０２ａへの入力信号の電流値を決定する。
【００１４】
トランジスタＱ１Ａのコレクタは、第１のバッファ１２０ａに接続されている。同様に、トランジスタＱ２Ａのコレクタは、第２のバッファ１２２ａに接続されている。第１の利得段１０２ａからの第１の利得出力信号は、第１のバッファ１２０ａおよび第２のバッファ１２２ａの出力で、すなわち端子１９４、１９６で、それぞれ供給される。
【００１５】
有益にも、第１の利得段１０２ａは、ここで説明するような第１のフィードバック経路１１６ａおよび第２のフィードバック経路１１８ａを有していて、各々のトランジスタＱ１Ａ、Ｑ２Ａに、各々のトランジスタＱ１Ａ、Ｑ２Ａに対するコレクタ信号を表す、それぞれのフィードバック信号を供給する。第１のフィードバック経路１１６ａは、トランジスタＱ１Ａのコレクタから、トランジスタＱ１Ａのベースに戻る経路を提供する。第１のフィードバック経路１１６ａは、例えば抵抗Ｒ４Ａのような第１の抵抗性素子と直列に、第１の検出（sense）素子１４３ａを有していてもよい。第１の検出素子１４３ａは、例えばトランジスタＱ３Ａのような能動検出素子であってもよい。図示したように、トランジスタＱ３Ａは、ＮＰＮ型バイポーラトランジスタであってもよく、その制御端子すなわちベースは、トランジスタＱ１Ａのコレクタに接続され、そのエミッタは、抵抗Ｒ４Ａを通してトランジスタＱ１Ａのベースに接続され、そのコレクタは、電圧Ｖｃｃに接続される。抵抗Ｒ４Ａの値は、トランジスタＱ１Ａのベースへのフィードバック信号の所望の電流レベルを得るために、一つにはトランジスタＱ１ＡおよびＱ３Ａの詳細に基づいて選択される。
【００１６】
同様に、第１の利得段１０２ａの第２のフィードバック経路１１８ａは、差動ペア１１４ａのもう一方のトランジスタＱ２Ａの制御端子に、フィードバック信号を供給するように構成されている。第２のフィードバック経路１１８ａは、例えば抵抗Ｒ６Ａのような第２の抵抗性素子と直列に、第２の検出素子１４５ａを有していてもよい。第２の検出素子１４５ａは、例えばトランジスタＱ４Ａのような能動検出素子であってもよい。図示したように、トランジスタＱ４Ａは、ＮＰＮ型バイポーラトランジスタであってもよく、その制御端子すなわちベースは、トランジスタＱ２Ａのコレクタに接続され、そのエミッタは、抵抗Ｒ６Ａを通してトランジスタＱ２Ａのベースに接続され、そのコレクタは、電圧Ｖｃｃに接続される。抵抗Ｒ６Ａの値は、トランジスタＱ２Ａのベースへのフィードバック信号の所望の電流レベルを得るために、一つにはトランジスタＱ２ＡおよびＱ４Ａの詳細に基づいて選択される。
【００１７】
第２の利得段１０２ｂは、第１の利得段１０２ａと同様の構成を有している。すなわち、第２の利得段１０２ｂもまた、第１のフィードバック経路１１６ｂおよび第２のフィードバック経路１１８ｂを有していて、差動ペア１１４ｂの各々のトランジスタＱ１Ｂ、Ｑ２Ｂに対してローカル（local）フィードバックを供給する。第２の利得段１０２ｂもまた、例えば抵抗Ｒ３Ｂのような第１の段間抵抗性素子と、例えば抵抗Ｒ５Ｂのような第２の段間抵抗性素子とを有していてもよい。このような抵抗Ｒ３Ｂ、Ｒ５Ｂは、第１の利得段１０２ａのバッファ１２０ａ、１２２ａの出力と、第２の利得段１０２ｂのトランジスタＱ１ＢおよびＱ２Ｂの制御端子との間に直列に接続され、段間の段間結合電流を制御する。
【００１８】
動作において、入力信号は、第１の利得段１０２ａの入力端子１９０、１９２で受け入れられる。入力信号の電流レベルは、第１および第２の段間抵抗性素子、例えば、抵抗Ｒ３Ａ、Ｒ５Ａの値によって決定される。この信号は、次に、差動ペア１１４ａのトランジスタのペアＱ１Ａ、Ｑ２Ａの制御端子に入力される。フィードバック経路１１６ａ、１１８ａは、トランジスタＱ１Ａ、Ｑ２ＡのベースへのトランジスタＱ１Ａ、Ｑ２Ａのコレクタでの信号を表すフィードバック信号を供給する。
【００１９】
このように、端子１９０、１９２での入力信号が、各々のトランジスタＱ１ＡおよびＱ２Ａに対する、それぞれのフィードバック経路１１６ａ、１１８ａからのフィードバック信号と合計されるので、並列（parallel）フィードバックが起こる。この種のフィードバックは、多段増幅器１００の入力インピーダンスを減らし、増加しているフィードバック信号の場合には、ゼロにしようとする。それゆえに、フィードバック経路１１６ａ、１１８ａは、利得段１０２ａの入力インピーダンスの虚数成分が、広い範囲の周波数にわたって、一例では、およそ０から１０ＧＨｚまで、ゼロ近くに安定化されることを可能にする。これは、更に、多段増幅器１００が、直前の利得段の性能に不利な影響を及ぼさない利得段を持つことを可能にする。例えば、第２の利得段１０２ｂは、第１の利得段１０２ａと同様に動作するので、第２の利得段１０２ｂは、バッファ１２０ａ、１２２ａを有する第１の利得段１０２ａの性能に不利な影響を及ぼさない。第２の利得段１０２ｂと第１の利得段１０２ａとの間の段間抵抗性素子、例えば、抵抗Ｒ３ＢおよびＲ５Ｂは、入力インピーダンスの実数成分を正規化する。受動の抵抗Ｒ３ＢおよびＲ５Ｂもまた、それらのインピーダンスの中に低い虚数成分を有している。
【００２０】
図２は、図１の第１の利得段１０２ａを実現するための１つの具体例としての回路図である。明確のために、図２の同様の部品には、図１の第１の利得段１０２ａと同じ符号が付されている。当業者であれば、図２の具体例としての回路図が、いかなる利得段にも適用可能であることを認めるであろう。
【００２１】
利得段１０２ａの差動ペア１１４ａは、ＤＣバイアス部１４０ａによってバイアスされたトランジスタのペアＱ１Ａ、Ｑ２Ａと、抵抗Ｒ１ＡおよびＲ２Ａとを有している。ＤＣバイアス部１４０ａは、トランジスタＱ５、Ｑ６を有していて、それらのベースは互いにショートされている。Ｑ５のエミッタは、抵抗Ｒ７に接続されていて、トランジスタＱ６のエミッタは、抵抗Ｒ８に接続されている。トランジスタＱ６のコレクタは、各々のトランジスタＱ１Ａ、Ｑ２Ａのエミッタに接続されていて、差動ペア１１４ａに対してＤＣバイアスを供給する。
【００２２】
第１のフィードバック経路１１６ａは、トランジスタＱ３Ａおよび抵抗Ｒ４Ａを有していて、トランジスタＱ１ＡのベースへのトランジスタＱ１Ａのコレクタ信号を表すフィードバック信号を供給する。同様に、第２のフィードバック経路１１８ａは、トランジスタＱ４Ａおよび抵抗Ｒ６Ａを有していて、トランジスタＱ２ＡのベースへのトランジスタＱ２Ａのコレクタ信号を表すフィードバック信号を供給する。
【００２３】
差動ペア１１４ａの第１のトランジスタＱ１Ａのコレクタもまた、第１のバッファ１２０ａに接続されている。第１のバッファ１２０ａは、トランジスタＱ７を有していて、そのエミッタは抵抗Ｒ９に接続され、エミッタフォロワ回路を形成している。このエミッタフォロワ回路の出力は、更に、トランジスタＱ８および抵抗Ｒ１０によって形成された、もう一つのエミッタフォロワ回路に接続されている。そして、出力端子Ｏｕｔ１が、トランジスタＱ８および抵抗Ｒ１０によって形成されたエミッタフォロワの出力に接続されている。
【００２４】
同様に、差動ペア１１４ａのもう一方のトランジスタＱ２Ａのコレクタは、第２のバッファ１２２ａに接続されている。第２のバッファ１２２ａは、トランジスタＱ９を有していて、そのエミッタは抵抗Ｒ１１に接続され、エミッタフォロワ回路を形成している。このエミッタフォロワ回路の出力は、更に、トランジスタＱ１０および抵抗Ｒ１２によって形成された、もう一つのエミッタフォロワ回路に接続されている。そして、出力端子Ｏｕｔ２が、トランジスタＱ１０および抵抗Ｒ１２によって形成されたエミッタフォロワの出力に接続されている。
【００２５】
図３に、図２の分離された利得段１０２ａの入力インピーダンスの実数成分３０２および虚数成分３０４の具体例としてのプロットを示す。実数成分３０２は、およそ０からおよそ２ＧＨｚの周波数の範囲にわたって、およそ５７０オームである。実数成分は、１０ＧＨｚで、およそ６７４オームまで上がり、２０ＧＨｚで、およそ６００オームまで下がる。有益にも、虚数成分３０４のプロットは、およそ０から１０ＧＨｚの広い範囲の周波数にわたって、常に、ほぼゼロオームである。このように、虚数成分３０４は、ほぼ、このゼロオームレベルに正規化される。このように、利得段１０２ａの直前の、いかなるバッファも、差動ペア１１４ａの入力インピーダンスの虚数成分によって不利な影響を受けることはない。加えて、実数成分３０２もまた、別のレベル、例えば、この例では、およそ５７０オームに正規化される。
【００２６】
図４に、２つの別々にシミュレーションされた条件に対する周波数応答の、２つの具体例としてのプロット４０２、４０４を示す。第１の具体例としてのプロット４０２は、具体例としての分離された利得段、例えば、図２の利得段１０２ａの周波数応答を示している。これらの条件下で、プロット４０２は、およそ８ＧＨｚおよびそれ以上の周波数の範囲で、利得のなめらかな低下を示している。
【００２７】
第２の具体例としてのプロット４０４は、２つの同一な利得段１０２ａ、１０２ｂを有していて、第１のローカルフィードバック経路１１６ｂおよび第２のローカルフィードバック経路１１８ｂを有し、直前の利得段１０２ａに対する負の影響がない、二利得段増幅器１００の具体例としての利得段１０２ａの周波数応答を示している。この例では、具体例としてのプロット４０４もまた、およそ８ＧＨｚおよびそれ以上の高周波で、利得の比較的なめらかな低下を示している。
【００２８】
図４のプロット４０４に示したような、およそ８ＧＨｚおよびそれ以上の高周波の範囲での利得のなめらかな低下は、図５に示すような、具体例としての過渡特性プロット５００という結果をもたらす。有益にも、図５における具体例としてのプロット５００は、ピークツーピークでのパルス幅のおよそ１％のみのオーバーシュート部分５０２およびアンダーシュート部分５０４しか有していないパルス形状を示している。
【００２９】
ここまで述べてきた実施形態は、本発明を利用するいくつかのうちの、ほんの少しに過ぎず、かつ例証の目的でここに記載されていて、限定を意図しているわけではない。当業者が直ちに理解できる多くの他の実施形態を、添付の請求項に記載の本発明の精神および範囲から実質的に逸脱することなく、作ることができることは、明らかである。
【図面の簡単な説明】
【００３０】
【図１】第１の利得段および第２の利得段を備えていて、段間に段間抵抗性素子を備えている、本発明による具体例としての多段増幅器のブロック図である。
【図２】図１の第１の利得段としても利用可能な、分離された利得段の具体例としての回路図である。
【図３】図２の利得段の入力インピーダンスの実数および虚数成分の具体例としてのプロットである。
【図４】一例として、図２の回路の高周波での利得のなめらかな低下を示している、利得対周波数の具体例としてのプロットである。
【図５】図２の回路の過渡特性の具体例としてのプロットである。
【符号の説明】
【００３１】
１００  多段増幅器
１０２ａ  第１の利得段
１０２ｂ  第２の利得段
１３０、１３２、１９０、１９２  入力端子
１１０、１１２、１９４、１９６  出力端子
１１４ａ、１１４ｂ  差動ペア
１１６ａ、１１６ｂ  第１のフィードバック経路
１１８ａ、１１８ｂ  第２のフィードバック経路
１２０ａ  第１のバッファ
１２２ａ  第２のバッファ
１４０ａ  ＤＣ電流源
１４３ａ  第１の検出素子
１４５ａ  第２の検出素子
Ｑ１Ａ、Ｑ２Ａ、Ｑ３Ａ、Ｑ４Ａ、Ｑ１Ｂ、Ｑ２Ｂ  トランジスタ
Ｒ１Ａ、Ｒ２Ａ  抵抗
Ｒ３Ａ、Ｒ３Ｂ  第１の段間抵抗性素子（抵抗）
Ｒ５Ａ、Ｒ５Ｂ  第２の段間抵抗性素子（抵抗）
Ｒ４Ａ  第１の抵抗性素子（抵抗）
Ｒ６Ａ  第２の抵抗性素子（抵抗）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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