(57)【要約】      （修正有）【課題】アンチヒューズ素子が含まれる複数の素子を微細化プロセスにより形成することができる半導体装置の製造方法および半導体装置。【解決手段】第１のコンタクトホール３と開口寸法が大きい第２のコンタクトホール４の底面並びに側面に導電性の密着層５を形成し、第１のコンタクトホール３には埋め込む状態で、第２のコンタクトホール４には中央部に窪みが形成された状態で、プラグ形成膜を形成する工程と、プラグ形成膜をエッチバックし、第１のコンタクトホール３にはプラグ６ａを形成するとともに、第２のコンタクトホール４には底面の少なくとも一部の密着層５ａが露出した状態を形成する工程と、第２のコンタクトホール４の密着層５ａに接触させて、第２の金属材からなる電極７を形成する工程とを備えた。【選択図】  図１０
2004247580.tif 000002
【特許請求の範囲】
【請求項１】
複数の拡散層を有する半導体基板上の絶縁層に、該複数の拡散層のうちの何れかの拡散層を底面とする、第１のコンタクトホールと該第１のコンタクトホールよりも開口寸法が大きい第２のコンタクトホールとが形成された半導体装置の製造方法において、
前記第１および第２のコンタクトホールの底面並びに側面に導電性の密着層を形成するとともに、該密着層上に、該第１のコンタクトホールは埋め込む状態で、該第２のコンタクトホールには中央部に窪みが形成された状態で、第１の金属材からなるプラグ形成膜を形成する工程と、
前記プラグ形成膜をエッチバックし、前記第１のコンタクトホールには前記第１の金属材が埋め込まれたプラグを形成するとともに、前記第２のコンタクトホールには該第１の金属材の少なくとも一部が除去されて底面の少なくとも一部の前記密着層が露出した状態を形成する工程と、
前記該第２のコンタクトホールの前記密着層に接触させて、第２の金属材からなる電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のコンタクトホールが形成された拡散層を有する第１の素子と、前記第２のコンタクトホールが形成された拡散層を有する第２の素子とを有し、
前記第２の素子は、所定電圧を越える過電圧の印加により非導通状態から恒久的な導通状態に変化するアンチヒューズ素子であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のコンタクトホールの前記電極が形成された後に、少くとも１つの熱工程を備え、前記第２のコンタクトホールの前記密着層は、該熱工程における最高温度おいても前記第２の金属材が該密着層に接触する拡散層へ侵入するのを防止し、前記過電圧の印加においては該第２の金属材が該拡散層へ侵入するのを許容するものであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第２の金属材は、アルミニウム又はアルミニウム合金であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
【請求項５】
第１の素子を構成する第１の拡散層と、第２の素子を構成する第２の拡散層とが形成された半導体基板上の絶縁層に、該第１の拡散層を底面とする第１のコンタクトホールと該第２の拡散層を底面とし、該第１のコンタクトホールよりも開口寸法が大きい第２のコンタクトホールとが形成された半導体装置において、
前記第１のコンタクトホールには、底面並びに側面に導電性の密着層が形成されるとともに、該密着層上に埋め込まれた第１の金属からなるプラグが形成され、
前記第２のコンタクトホールには、前記第１の金属のサイドウオールが形成されるとともに、底面の少なくとも一部に露出した前記密着層に接触する第２の金属材からなる電極が形成されたものであって、
前記第２の素子は、所定電圧を越える過電圧を印加することにより、非導通状態から恒久的な導通状態に変化するものであることを特徴とする半導体装置。
【請求項６】
前記第２のコンタクトホールの底面の前記密着層は、前記第２の素子に前記過電圧が印加されたときは、該第２のコンタクトホールに形成された前記電極の前記第２の金属の通過を許容するものであることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２の金属材は、アルミニウム又はアルミニウム合金であることを特徴とする請求項５または６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一の半導体基板上に、過電圧の印加により電極から金属を進入させることによりプログラムすることが可能な素子と、その他の素子とが形成され、それぞれの素子が電極に接続された半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置製造後の調整を可能とするために、初期状態においては非導通状態にあり、過電圧の印加によって恒久的な導通状態にプログラムすることが可能なアンチヒューズ素子を半導体基板上に形成し、このアンチヒューズ素子をプログラムすることよって、同一の半導体基板上に形成された他の素子により構成された回路の動作状態を設定する技術が利用されている。
【０００３】
例えば、このプログラム可能な素子の一種として、ＰＮ接合を有するツェナーザップダイオードを利用し、抵抗値のトリミングを行う方法が知られている（特許文献１参照）。
【０００４】
図１〜図３は、このような半導体装置に組み込まれたアンチヒューズ素子の一種であるＰＮ接合ダイオード（ツェナーサップダイオード）の一例を示す概略図である。
【０００５】
図１に示すアンチヒューズ素子は、Ｐ型の不純物が添加されたＰ型シリコン基板３１の表面領域を素子形成領域として利用したＰＮ接合ダイオードである。すなわち、Ｐ型基板３１の表面に、高い濃度でＮ型の不純物を添加したＮ＋拡散層３６が形成されており、このＮ＋拡散層３６とＰ型基板３１との間にＰＮ接合が形成されている。また、Ｐ型基板３１の表面の、Ｎ＋拡散層３６に近接した位置には、Ｐ型の不純物を高濃度で添加したＰ＋拡散層４６が形成されている。そして、これらの拡散層が形成された半導体基板３１表面には、全面に絶縁層（層間絶縁膜）３２が形成されている。また、この層間絶縁膜３２の、Ｎ＋拡散層３６およびＰ＋拡散層４６に対応する位置には、コンタクトホール３３が形成され、そのコンタクトホール３３にＡｌＳｉ（Ａｌを主成分とし、例えば１ｗｔ％（重量％）のＳｉが添加された合金）の膜からなる２つの電極３５が形成されている。電極相互間に、通常の動作電圧範囲内の、逆向きのバイアス電圧、すなわち、Ｎ＋拡散層３６側には正、Ｐ＋拡散層４６側には負の電圧が印加されたときは、電極相互間は非導通状態である。
【０００６】
これに対して、図２に示すように、印加される電圧を増加し、Ｐ型基板３１とＮ＋拡散層３６との間のＰＮ接合の降伏電圧以上の過電圧を印加すると、ＰＮ接合が降伏し、矢印Ｘ方向に大電流が流れる。
【０００７】
そして図３に示すように、電極相互間に大電流が流れるとこの大電流によって発生する電子流からの力を受けて、マイナス側電極中のＡｌが電流の方向とは逆向きに流出し、Ｐ＋拡散層３７からＰ型基板３１内に侵入する。そして、この侵入したＡｌがＰ型基板３１とＮ＋拡散層３６との間の、逆方向にバイアスされたＰＮ接合面に達した時点で、侵入したＡｌとシリコンとの反応によってＰＮ接合が破壊される。この結果、ＰＮ接合ダイオードは、恒久的な導通状態に変化する。したがって、過電圧の印加を停止しても、もとの非導通状態には戻らず、通常の動作電圧範囲の逆バイアス電圧の印加によって電極間に電流が流れる、導通状態が維持される。通常は、この段階からさらに過電圧の印加を継続することによって、侵入したＡｌと半導体基板内のＳｉとが反応して形成された導電性のフィラメント３７によって電極間が接続される状態に至る。これにより、電極相互間が極めて低い抵抗を持つ状態にプログラムされる。
【０００８】
なお、この例のＡｌのように、比較的大きい電流が流れると流動し、半導体領域内に侵入してＰＮ接合を破壊する金属を、以降、「流動性金属」と称する。
【０００９】
アンチヒューズ素子としては、図１に示されたようにＰＮ接合ダイオードのほかに、例えば、ＭＯＳＦＥＴを利用するものも知られている（特許文献２）。
【００１０】
一般に、１μｍデザインルールでは、アンチヒューズ素子およびその他の素子の電極は、この例のように、層間絶縁膜にコンタクトホールを開口し、このコンタクトホール内および層間絶縁膜表面上に、スパッタ法によって、シリコンが添加されたアルミニウム合金膜を堆積し、パターニングすることによって形成される。すなわち、ＡｌＳｉ合金からなる電極が、半導体基板表面の拡散層に直接、接続される。
【００１１】
しかしながら、例えば０．８μｍ以下のデザインルールの半導体装置において、スパッタ法を用いることによりアルミニウム合金の電極を形成するのでは、コンタクトホールへのアルミ合金の埋め込みが不充分となる。そこで、先ずコンタクトホール内に、例えばチタンナイトライドからなる導電性の密着層をスパッタ法により形成するとともに、その密着層に重ねて高融点金属であるタングステンをＣＶＤ法により堆積し、エッチバックを行って埋め込みプラグを形成する。そして、そのタングステンプラグに、アルミニウム合金膜からなる電極を接続させる。密着層は、層間絶縁膜に対するタングステン膜の密着性を高める役目を果たすのと同時に、ＣＶＤ法の原料として用いるＷＦ６ガスがシリコン基板を侵食するのを防ぐバリヤとしての役目を果たす。
【００１２】
図４は、このような微細化プロセスにより形成される電極構造を示す図である。
【００１３】
図４に示すように、コンタクトホール４０に密着層３９を介して埋め込んだタングステンプラグ３８上にアルミ合金の電極３５を形成することにより、タングステンプラグ３８を介してＮ＋型拡散層３６およびＰ＋拡散層４６と、Ａｌ合金膜からなる電極３５とがそれぞれ接続される。
【００１４】
このようなタングステンのプラグ３８が中間に設けられた電極構造を有する素子では、アルミニウム合金膜からなる電極３５とシリコン基板３１上の拡散層３６、４６との間にタングステンプラグ３８が存在するため、このプラグによってＡｌの流動が阻害される。従って、電極相互間に過電圧を印加し、ＰＮ接合が降伏することによる大電流が流れるようにしても、半導体基板表面の素子形成領域内にＡｌを侵入させて、ＰＮ接合を破壊することができない。すなわち、アンチヒューズ素子として機能させるのは困難である。
【００１５】
そこで、コンタクトホールにタングステンプラグを設けた通常の素子のほか、コンタクトホールにアルミニウム合金の電極が形成された、アンチヒューズ素子としてのツェナーザップダイオードを備えた半導体装置が提案されている（特許文献３参照）。
【００１６】
図５〜図７は、特許文献３に開示されているアンチヒューズ素子と、その他の通常の素子を備える半導体装置の電極形成方法の概略を示す図である。
【００１７】
図５において、半導体（シリコン）基板１の、図の左側の部分には例えばツェナーザップダイオード等のアンチヒューズ素子が、図の右側の部分には、アンチヒューズ素子以外のその他の素子が形成されている。すなわち、それぞれの部分には、それぞれの素子を形成するための素子形成領域内に、それぞれの素子を構成するさまざまな構造体が形成されている。ただし、ここでは、これらの素子それぞれの構造体の詳細は省略し、素子形成領域に形成され、電極が接続される拡散層４２，４４のみを示してある。
シリコン基板１を覆う層間絶縁膜２には、通常の素子に対しては微細な寸法の第１のコンタクトホール３を設け、アンチヒューズ素子に対しては、第１のコンタクトホールよりも開口寸法が大きい第２のコンタクトホール４を設ける。次に、これら各コンタクトホールに密着層５を形成し、その密着層５に重ねて、ＣＶＤ法によりタングステン膜６を形成する。第１のコンタクトホール３は、開口が小さいため、タングステンで満たされるが、第２のコンタクトホール４は、開口が大きいため、ホール全体が満たされることはなく、その底部および側壁部のみにタングステンが堆積する。したがって、コンタクトホール４の中央部には窪み４ａが形成される。
【００１８】
次に図６に示すように、不要なタングステン膜６および密着層５をエッチバックし、第１のコンタクトホール３には、タングステンのプラグ６ａを形成する。このとき第２のコンタクトホール４には、底面の一部の、タングステン膜６および密着層５が除去されてシリコン基板１の拡散層４２が露出した状態となる。また側壁部にはサイドウオール６ｂが形成される。
【００１９】
そして、図７に示すように、スパッタ法により、バリヤメタル４５とアルミニウム又はアルミニウム合金膜が形成され、エッチングにより第１の電極８と第２の電極とが形成される。
【００２０】
このように、特許文献３においては、タングステンプラグおよび密着層が存在すると、それらがＡｌの流動を阻み、フィラメントが形成されにくくなるという課題認識に基づき、第２のコンタクトホールの底部におけるタングステン膜および密着層を除去し、シリコン基板表面を露出させている。
【００２１】
【特許文献１】
特開平６−１５１８９７号公報（段落番号０００２、図１５）
【特許文献２】
特許３２０４４５４号公報（段落番号０００９〜段落番号００２１、図１、図２）
【特許文献３】
特開２０００−３４０７５０号公報（段落番号００１９〜段落番号００３５、図１、図２）
【００２２】
【発明が解決しようとする課題】
特許文献３によれば、不要なタングステン膜をエッチバックする際に、第２のコンタクトホールでは、底面の密着層も除去してシリコン基板を露出させることが要件とされている。しかしながらこのタングステン膜のエッチバックには、一般にフッ素系プラズマが用いられるので、タングステン膜および密着層のみを除去することは困難であり、エッチバックの際にシリコン基板も損傷を受ける。このため、コンタクトホールの底面に露出される拡散層４２がエッチングされ、この拡散層４２と半導体基板との間のＰＮ接合特性が劣化し、リーク電流が流れるようになる。この結果、過電圧を印加しなくても、リーク電流によって導通状態となるという初期不良状態が惹起される。
【００２３】
本発明は、上記事情に鑑み、アンチヒューズ素子以外の通常の素子に対しては、コンタクトホールにプラグを埋め込むことによって微細化を可能としながら、アンチヒューズ素子に対しては、過電圧印加によるプログラムが容易で、かつ、初期不良が発生しない半導体装置の製造方法、およびその製造方法を用いた半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成する本発明の半導体装置の製造方法は、複数の拡散層を有する半導体基板上の絶縁層に、該複数の拡散層のうちの何れかの拡散層を底面とする、第１のコンタクトホールと該第１のコンタクトホールよりも開口寸法が大きい第２のコンタクトホールとが形成された半導体装置の製造方法において、
上記第１および第２のコンタクトホールの底面並びに側面に導電性の密着層を形成するとともに、該密着層上に、該第１のコンタクトホールは埋め込む状態で、該第２のコンタクトホールには中央部に窪みが形成された状態で、第１の金属材からなるプラグ形成膜を形成する工程と、
上記プラグ形成膜をエッチバックし、上記第１のコンタクトホールには上記第１の金属材が埋め込まれたプラグを形成するとともに、上記第２のコンタクトホールには該第１の金属材の少なくとも一部が除去されて底面の少なくとも一部の上記密着層が露出した状態を形成する工程と、
上記該第２のコンタクトホールの上記密着層に接触させて、第２の金属材からなる電極を形成する工程とを備えたことを特徴とする。
【００２５】
このように、プラグ形成膜をエッチバックする際には、第２のコンタクトホールの底面の密着層は残置されたままであり、シリコン基板が損傷を受けることはない。また、アルミニウムなどの第２の金属材からなる電極を形成する前に、改めてバリヤメタルを形成する必要がない。
【００２６】
上記の目的を達成する本発明の半導体装置は、第１の素子を構成する第１の拡散層と、第２の素子を構成する第２の拡散層とが形成された半導体基板上の絶縁層に、該第１の拡散層を底面とする第１のコンタクトホールと、該第２の拡散層を底面とし、該第１のコンタクトホールよりも開口寸法が大きい第２のコンタクトホールとが形成された半導体装置において、
上記第１のコンタクトホールには、底面並びに側面に導電性の密着層が形成されるとともに、該密着層上に埋め込まれた第１の金属からなるプラグが形成され、
上記第２のコンタクトホールには、上記第１の金属のサイドウオールが形成されるとともに、底面の少なくとも一部に露出した上記密着層に接触する第２の金属材からなる電極が形成されたものであって、
上記第２の素子は、所定電圧を越える過電圧を印加することにより、非導通状態から恒久的な導通状態に変化するものであることを特徴とする。
【００２７】
このように、第２のコンタクトホールには、底面の少なくとも一部に露出した密着層に接触させて、アルミニウムなどの第２の金属材からなる電極が形成されているので、その電極を介して配線に接続された第２の素子は、通常の動作電圧が印加された時には非導通であるが、ＰＮ接合が降伏する電圧以上の過電圧の印加によって容易に導通状態に変化させることができるアンチヒューズ素子として機能する。
【００２８】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法および半導体装置の実施形態について説明する。
【００２９】
本発明の半導体装置は、アンチヒューズ素子、および、アンチヒューズ素子以外のその他の素子、例えばトランジスタ素子等が、同一の半導体基板上に形成されている。しかし、これらアンチヒューズ素子およびその他の素子自体の構造は、従来のものと同一であり、また、今後開発されるどのようなものを使用してもよい。従来と異なるのは、これらの素子に電極を接続する構造のみである。そこで、個々の素子の構造の詳細についての説明を省略する。
【００３０】
図８〜図１１は、本実施形態の半導体装置の、アンチヒューズ素子に接続する第２の電極およびその他の通常の素子に接続する第１の電極の構造およびその製造方法を示す図である。
【００３１】
これらの図において、半導体（シリコン）基板１の表面上には、図の左側の部分に例えばツェナーザップダイオード等のアンチヒューズ素子が、図の右側の部分には、その他の通常の素子、例えばＭＯＳトランジスタ素子等が形成されている。すなわち、それぞれの部分には、例えばウエル内に素子分離絶縁膜によって囲まれた素子形成領域が形成され、この素子形成領域内に、それぞれの素子を構成するさまざまな拡散層等の構造体が形成されている。ただしここでは、これらの素子それぞれの構造体の詳細は省略し、これらの素子を構成し、第１および第２の電極がそれぞれ接続される拡散層４４，４２のみを示してある。拡散層４２は、例えば、図１に示されたような、アンチヒューズ素子として使用されるダイオード素子のＮ＋拡散層３６，Ｐ＋拡散層４６等を代表するものである。拡散層４４は、例えば、後から説明する図１５，１６に示されるそれぞれのＭＯＳトランジスタのソース、ドレイン拡散層等を代表するものである。
【００３２】
図８において、シリコン基板１上に、例えばシリコン酸化膜からなる絶縁層（層間絶縁膜）２を形成し、フォトリソグラフィー、およびエッチングにより、層間絶縁膜２に通常素子用の第１のコンタクトホール３と、アンチヒューズ素子用の第２のコンタクトホール４とを形成する。そして、密着層５をスパッタ法により成膜し、さらにその上にＣＶＤ法により、本発明の第１の金属材からなるプラグ形成膜に相当する、高融点金属であるタングステンの膜６を成膜する。
【００３３】
ここで、一例として、０．５μｍルールプロセスを利用する場合、第１のコンタクトホール３は、開口寸法を０．５μｍにすることができる。また、第２のコンタクトホール４は、第１のコンタクトホール３の開口寸法よりも大きく、好ましくは２倍以上にする。具体的には１．２μｍ〜３．０μｍの範囲内とすることが好ましい。密着層５は、例えば下層に膜厚３０ｍｍのチタンを、上層に膜厚１３０ｍｍのチタンナイトライドをスパッタリング法により堆積して形成する。ただしこれらの膜厚は平坦部での値であり、コンタクトホール３，４ではさらに薄くなる。
【００３４】
タングステン膜６の膜厚は、第１のコンタクトホール３の開口寸法の１／２以上とする。これにより、両方の側壁上の密着層５上に成膜されたタングステン膜６が、コンタクトホール３の中央部で合体し、図８に模式的に示したように、コンタクトホール３の内部を埋め込み、その上方においてほぼ平坦な上面を有するタングステン膜６を形成することができる。しかし、第２のコンタクトホール４の開口寸法に対しては１／２未満となるように、タングステン膜６の膜厚を設定する。これにより、第２のコンタクトホール４においては、両方の側壁の密着層５上に成膜されたタングステン膜６の合体は起こらない。そして、コンタクトホール４の中央部には、底面の密着層５上に堆積されたタングステン膜６のみが存在するため、窪み４ａが残される。
【００３５】
現実には、ＣＶＤ法で堆積したタングステン膜６の上面には凹凸が存在し、完全に平坦な状態にはならない。また、コンタクトホール側壁の密着層５上に堆積するタングステン膜６の表面にも凹凸が存在するため、第１のコンタクトホール３の中央部での合体が完全には行われず、コンタクトホール３の内部に微小な空間が残る場合があるし、上面においても、コンタクトホール３の中心部の上方に微小な凹みが残される場合がある。しかし、第１のコンタクトホール３においては、第２のコンタクトホール４のような、底面の密着層５上に堆積されたタングステン膜６のみが存在する部分による、明確な窪みが形成されることはない。この意味で、第１のコンタクトホール３上のタングステン膜６は、完全に平坦ではないとしても略平坦な上面を有する。
【００３６】
図９において、不要なタングステン膜６を除去するためエッチバックし、第１のコンタクトホール３には、タングステンが埋め込まれたプラグ６ａを形成する。一方、第２のコンタクトホール４は、中央部が窪んだ状態４ａでタングステンが成膜されているため、エッチバックすると中央部は底面までエッチングされる。しかし、ここでは密着層５ａに対して選択性を有するタングステンエッチバック条件を利用し、エッチングを底面の密着層５ａ上でとどめる。これにより、底面の密着層５ａを残置し、シリコン基板１が露出しないようにする。このとき、第２のコンタクトホール４の中央部を除く周辺領域は、タングステン膜６が選択的に残り、サイドウオール６ｂが形成される。すなわち、第２のコンタクトホール４の中央部にはタングステン膜が存在せず、側壁の密着層５上に選択的にタングステン膜６が形成された状態になる。
【００３７】
この時、コンタクトホール外の層間絶縁膜２上にも密着層５が残される。
【００３８】
ここで、タングステンのエッチバックには、例えばＳＦ６ガス、酸素ガス、アルゴンガスを混合したガス雰囲気を用いたプラズマエッチが採用される。
【００３９】
次に、図１０において、層間絶縁膜２上に残された密着層５に付着しているチタンフッ化物等を例えば有機溶剤を用いて除去した後、プラグ６ａが形成された第１のコンタクトホール３および底面の一部に密着層５ａが露出した第２のコンタクトホール４を含む全面上に、スパッタ法で、例えばＡｌを主成分とし、０．５ｗｔ％のＣｕが添加されたＡｌＣｕ膜７を形成する。
【００４０】
そして図１１において、ＡｌＣｕ膜７を、その下層の密着層５とともにパターニングし、その他の素子の拡散層４４に接続する第１の電極８と、アンチヒューズ素子を構成する拡散層４２に接続する第２の電極９とが形成される。また同時に、層間絶縁膜２上においては、ＡｌＣｕ膜７と密着層５とが積層された、すなわち、密着層５を下地層として有するＡｌＣｕ膜７からなる配線４８が形成され、これらおよび他の素子相互の接続のために利用される。すなわち、タングステンプラグ６ａが埋め込まれた第１のコンタクトホール３上には、ＡｌＣｕ膜７および密着層５からなり、タングステンプラグ６ａを介してその他の素子の拡散層４４に接続された、第１の電極８が、配線４８の一部として形成される。一方、第２のコンタクトホール４内には、同一のＡｌＣｕ膜７からなり、第２のコンタクトホール４の底面において露出した密着層５ａを介してアンチヒューズを構成する拡散層４２に接続された、第２の電極９が、層間絶縁膜２上の配線に接続して形成される。
【００４１】
ここで、ＡｌＣｕ膜７は、流動性金属であるＡｌを主成分とし、Ｃｕを例えば０．５ｗｔ％含む合金膜である。この膜を利用して形成した配線は、微細化された場合でも高い信頼性を有する。特に、Ｔｉ膜やＴｉＮ膜からなる下地層と積層することにより、ＡｌＣｕ膜の配向性が向上し、さらに信頼性が高まる。
【００４２】
しかし、ＡｌＳｉ膜の場合とは異なり、ＡｌＣｕ膜７からなる第２の電極９は、拡散層４２に直接接触させることはできない。すなわち、拡散層４２に直接接触させると、電極形成後の製造工程に行われる熱工程（トランジスタ素子の特性を安定させるために半導体基板を３００〜４００℃程度の温度に加熱する熱処理工程、３００〜４００℃程度の温度に加熱した半導体基板上にＣＶＤ法によって絶縁物や金属の膜を形成する成膜工程等）において、拡散層からシリコンを吸い上げ、これによって拡散層内に形成された空孔にＡｌが侵入し、導電性のスパイクが形成される。これによってリークが発生し、初期不良が発生する。従ってＡｌＣｕ膜を用いて電極を形成する場合には、拡散層４２と直接接触させるのではなく、その間に、アルミとシリコンとの相互の拡散を防止する、拡散防止層を挿入する必要がある。しかし、本実施形態の半導体装置の製造方法においては、タングステン膜６堆積のために形成された密着層５ａが、第２のコンタクトホール４の底面において残された状態で、ＡｌＣｕ膜７の堆積が行われる。この密着層５ａが拡散防止層としての役割を果たすので、あらためて拡散防止層を形成する必要はない。
【００４３】
なお、上記のようなスパイク発生の問題は、ＡｌＳｉ膜を利用した場合には発生しない。これは、ＡｌＳｉ膜中に、電極形成後の製造工程中に行われる熱工程の温度（最高４００℃程度）において、Ａｌ中に固溶することができる最大のＳｉ量である固溶度を超える量のＳｉが添加されているため、拡散層４２に直接接触させても、Ａｌ合金膜中へのＳｉの吸い上げが起きないからである。しかし、ＡｌＳｉ膜では、添加されたＳｉが電極形成後の製造工程中に行われる熱処理によって析出し、ノジュールを形成するため、微細な配線のエレクトロマイグレーションに対する信頼性が低下する。
【００４４】
図１２は、アンチヒューズ素子の１対の電極構造を示す図である。
【００４５】
図１２（ａ）には、第２の電極により１対の電極を構成する例を示し、図１２（ｂ）には、一方は第２の電極、他方は第１の電極により１対の電極を構成する例を示している。
【００４６】
このように、ＡｌＣｕ膜７からなり、開口の大きい第２のコンタクトホール４の底面において露出した密着層５ａを介して拡散層４２に接続された第２の電極９が、一対の電極のうち、何れか一方に形成されていても、あるいは双方に形成されていてもアンチヒューズ素子として機能するので、半導体装置に形成されるアンチヒューズ素子の数や設計条件によって、何れかを選択することができる。
【００４７】
次に、本実施形態の製造方法を用いて電極を形成したアンチヒューズ素子の特性実測結果について説明する。
【００４８】
図１３および図１４は、０．５μｍルールプロセスを用いて製造したアンチヒューズ素子においてコンタクトホールの開口サイズを変化させたときの書き込み（プログラム）前と書き込み（プログラム）後の抵抗値を示す図である。
【００４９】
ここで用いたアンチヒューズ素子は、図１に例示されたように、半導体基板の表面領域に形成されたＰＮ接合ダイオードからなるものである。このアンチヒューズ素子のＮ＋拡散層とＰ＋拡散層の両方に、図８〜１１に示される工程を用いて、コンタクトホールの底面において露出した密着層を介して接続されるＡｌＣｕ膜からなる第２の電極を形成した。
【００５０】
なお、書き込み条件は、印加電圧８．５Ｖ、パルス幅１０ｍｓ、制限電流１００ｍＡである。この書き込み条件は、基本的には、図１に例示されたような、従来の、ＡｌＳｉ膜からなる電極を密着層を介することなく直接拡散層に接続させたアンチヒューズ素子に適用される書き込み条件と、同一である。
【００５１】
なお、図１３、図１４において、縦軸は、抵抗値（Ω）、横軸は、コンタクトホールの開口サイズ径（μｍ）を表わしている。また、図中の黒丸印は、各開口サイズ径（μｍ）における平均抵抗値をあらわし、縦軸方向に実線であらわす範囲は、各開口サイズ径（μｍ）における抵抗値の最大値と最小値とを表わしている。
【００５２】
図１３は、導通状態のアンチヒューズ素子の抵抗値を示す図であり、図１４は、非導通状態のアンチヒューズ素子の抵抗値を示す図である。
【００５３】
本実施形態のアンチヒューズ素子は、図１４に示すようにコンタクトホールの開口サイズ径如何に拘わらず、書き込み前における抵抗値は、最小値でも２．８×１０１０Ω（２．８Ｅ＋１０）であり、非導通状態と見なすことができる。これに対して、図１３に示すように、コンタクトホールの開口サイズ径如何に拘わらず、書き込み後においては平均抵抗値が２５０Ω未満、最大値でも３５０Ω未満であり、書き込み前に比較して格段に低い抵抗値を有する導通状態に至る。
【００５４】
従来は、特許文献３に述べられているように、タングステンプラグおよび密着層は、いずれも、流動性金属であるＡｌの流動を阻害すると認識されていた。しかし、本実施形態においては、アンチヒューズ素子の拡散層に接続される電極が形成される、少なくとも一方のコンタクトホールにおいては、タングステンプラグは形成されないものの、密着層は残置され、この残置された密着層を介してＡｌＣｕ膜からなる電極が接続される。従って、この密着層によってＡｌの流動が阻害されて、書き込みが困難になることが危惧された。しかし、この予想に反して、実際には、密着層が残置されていても、従来とほぼ同等の書き込み条件で、導通状態にプログラムすることが可能であり、しかも、導通状態における抵抗値も十分に低いことが確認された。換言すれば、この結果から、第２のコンタクトホール４の底部に残された密着層５ａは、電極間に過電圧を印加し、電流を流したときに、電極に含まれる流動性金属のＡｌは通過し、アンチヒューズ素子を形成した半導体領域内にそのＡｌが侵入するのを許容するものであることが分かった。
【００５５】
なお、図１４に示すように、書き込み前の抵抗値は、最小値でも２．８×１０１０Ωであることから、アルミスパイク発生によるリークの発生が生じていないことが分かる。この結果から、第２のコンタクトホール４の底部に残された密着層５ａは、過電圧を印加したときは流動性金属であるＡｌの通過を許すものであると同時に、製造時においては、電極形成後に行なわれる熱処理工程における最高温度（４００℃程度）においても、半導体領域内への流動性金属の侵入を防止する効果を有していることがわかる。
【００５６】
上記の実施形態においては、半導体基板の表面の素子形成領域に形成したＰＮ接合ダイオードをアンチヒューズ素子として使用したが、本発明は、これ以外にも様々なアンチヒューズ素子に対して適用することが可能である。例えば、ＭＯＳＦＥＴのドレイン−ソース間に過電圧を印加して流動性金属を侵入させて導通状態にプログラムするアンチヒューズ素子に適用することも可能である。また、半導体基板自体の表面を素子形成領域として形成するのではなく、例えば、半導体基板上に絶縁膜を介して形成された多結晶シリコン膜を素子形成領域として、例えばＰＮ接合ダイオードからなるアンチヒューズ素子を形成することも可能である。
【００５７】
上記の実施形態においては、タングステン膜６のエッチバックをプラズマエッチングで行い、第１のコンタクトホール３を埋め込むプラグを形成すると同時に、第２のコンタクトホール４においては、中央部において底面の密着層５上に堆積したタングステン膜６を除去し、密着層５ａを露出させている。プラグ形成のためのタングステン膜エッチバック技術としては、プラズマエッチングの他に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いる方法が知られている。しかしＣＭＰ法によるエッチバックでは、第１のコンタクトホール３を埋め込むプラグは形成できても、第２のコンタクトホールの底面における密着層５ａの露出を行うことはできない。従ってこの場合には、例えば、ＣＭＰ法によるエッチバックを行った後に、さらに、第２のコンタクトホールを露出させるレジストマスクを形成してから、プラズマエッチングによるエッチバックを追加して行い、第２のコンタクトホールの底面における密着層５ａの露出を行うこともできる。この時に、等方的なエッチングを条件を利用することにより、タングステンのサイドウェル６ｂを残さず、第２のコンタクトホールの底面全体において密着層５ａを露出することも可能である。
【００５８】
ただし、工程短縮のためには、上記の実施形態のように、タングステン膜６のエッチバックをプラズマエッチングで行い、第１のコンタクトホール３を埋め込むプラグを形成すると同時に、第２のコンタクトホール４の底面において、密着層５ａを露出させることが好ましい。
【００５９】
なお、ＣＭＰ法によるエッチバックの際に、層間絶縁膜２表面上の密着層５が除去された場合には、ＡｌＣｕ膜７をパターニングして形成する配線の信頼性を向上させるため、配線の下地層として、例えばＴｉ膜を堆積してからＡｌＣｕ膜７の堆積を行うことが可能である。この場合、第２のコンタクトホール４内に形成されてアンチヒューズ素子の拡散層４２に接続される第２の電極９は、ＡｌＣｕ膜およびその下層に積層された下地層から形成される。従って、第２のコンタクトホール４の底面に残された密着層５ａに対するＡｌＣｕ膜の接触は、下地層を介して行なわれることになる。本願発明においては、アンチヒューズに接続される電極を構成する流動性金属を主成分とするＡｌＣｕ膜が密着層５ａに直接、接触することは必ずしも必須ではない。すなわち、アンチヒューズ素子に接続される第２の電極が、流動性金属を主成分とする膜のみから形成されることは必須ではなく、他の金属の膜と積層された構造を持つ場合もある。ただし、下地層の材料および膜厚によっては、過電圧印加時の流動性金属の流動を阻害し、書き込みを困難にする可能性もある。従って、ＡｌＣｕ膜の配向性を向上させる下地層としての効果を有する範囲で、その材料および膜厚を適切に選択することが好ましい。もちろん、可能である場合には、層間絶縁膜２表面上の密着層５を残し、下地層の形成を不要にすることが好ましい。
【００６０】
上記の実施形態では、電極形成のために利用される、流動性金属を主成分とする膜としてＡｌＣｕ膜を利用した。しかし、流動性金属としてアルミニウムを利用する場合であっても、純Ａｌおよびその他様々なＡｌ合金の膜を利用することができる。しかし、上記のように配線の信頼性を高めるためには、Ｓｉを全く含まない、もしくは、含むとしても含有量が低く、微細配線内でＳｉノジュールを発生することがないという意味で、実質的に含まないと見なせる範囲のアルミニウムもしくはアルミニウム合金膜を利用することが好ましい。流動性金属としては、アルミニウム以外にも、例えば特許文献２に開示されたように、チタンなどのシリサイドを形成する金属や、金、銅、銀などを利用することもできる。
【００６１】
次に、アンチヒューズ素子と一緒に組み込まれている内部回路の一例について説明する。
【００６２】
図１５は、本実施形態の半導体装置の一部をなす、アンチヒューズ素子と、そのアンチヒューズ素子を恒久的な導通状態にプログラムする書き込み回路を構成する、トランジスタ素子とを有する１ビットの記憶回路の一例を示す図である。
【００６３】
図１５に示す本実施形態の半導体装置の一部をなす１ビットの記憶回路１０は、Ｐ型ＭＯＳトランジスタ１１および電圧調整用の抵抗１２からなる書き込み回路１３と、書き込み回路１３から電極相互間に高電圧が印加されることにより、電極相互間が非導通状態から導通状態に変化するアンチヒューズ素子１４と、Ｐ型ＭＯＳトランジスタ１５およびＮ型ＭＯＳトランジスタ１６からなるインバータ１７、並びに電圧調整用の抵抗１８からなる読み出し回路１９と、書き込み用電源端子Ｖｄｄ１、および入力端子Ａと、読み出し用回路の電源端子ＶＤＤ、接地端子ＧＮＤと、および出力端子ＯＵＴとを備えている。
【００６４】
書込用電源端子Ｖｄｄ１は、書込用高圧電源に接続される端子であり、Ｐ型ＭＯＳトランジスタ１１のソース電極に接続される。入力端子Ａは書込情報が入力される端子であり、Ｐ型ＭＯＳトランジスタ１１のゲート電極に接続される。また、書込用電源Ｖｄｄ１と入力端子Ａとの間には、電圧調整用の抵抗１２が接続される。Ｐ型ＭＯＳトランジスタ１１のドレイン電極は、アンチヒューズ素子１４の正の電圧が印加される電極とインバータ１７を構成するＰ型ＭＯＳトランジスタ１５およびＮ型ＭＯＳトランジスタ１６双方のゲート電極に接続される。アンチヒューズ素子１４の他方の電極はＧＮＤに接続される。さらに、インバータ１７を形成するＰ型ＭＯＳトランジスタ１５のソース電極は、電源端子ＶＤＤに接続されるとともに、Ｎ型ＭＯＳトランジスタ１６のソース電極は接地端子ＧＮＤに接続され、電源端子ＶＤＤとＰ型ＭＯＳトランジスタ１５およびＮ型ＭＯＳトランジスタ１６双方のゲート電極との間には、電圧調整用の抵抗１８が接続されている。そして、Ｐ型ＭＯＳトランジスタ１５およびＮ型ＭＯＳトランジスタ１６双方のドレイン電極は、出力端子ＯＵＴに接続されている。読み出し回路用の電源端子ＶＤＤは、例えば５Ｖ，もしくは３．３Ｖの内部回路用電源に接続される。
【００６５】
この１ビットの記憶回路１０の書き込み用電源端子Ｖｄｄ１に書き込み用の高電圧を供給した状態で、入力端子Ａに論理「１」が入力されると、書き込み回路１３のＰ型ＭＯＳトランジスタ１１は、ＯＦＦ状態となり、アンチヒューズ素子１４は、高電圧が印加されないため非導通状態が維持される。また、入力端子Ａに論理「０」が入力されると、Ｐ型ＭＯＳトランジスタ１１は、ＯＮ状態となり、アンチヒューズ素子１４は、高電圧が印加されるため導通状態にプログラムされる。
【００６６】
一方、読み出し回路１９においては、書込用電源端子Ｖｄｄ１が開放された後に、アンチヒューズ素子１４が非導通状態のときは、インバータ１７を形成するＰ型ＭＯＳトランジスタ１５およびＮ型ＭＯＳトランジスタ１６双方のゲート電極は、アンチヒューズ素子１４により接地端子ＧＮＤに短絡されず、ハイレべルとなるため、出力端子ＯＵＴから論理「０」が出力される。また、アンチヒューズ素子１４が導通状態のときは、インバータ１７を形成するＰ型ＭＯＳトランジスタ１５およびＮ型ＭＯＳトランジスタ１６双方のゲート電極は、アンチヒューズ素子１４により接地端子ＧＮＤに短絡され、ローレべルとなるため、出力端子ＯＵＴから論理「１」が出力される。
【００６７】
図１６は、本実施形態の半導体装置の一部をなし、１ビットの記憶回路の論理状態に応じて動作状態が変化する内部回路の一例を示す図である。
【００６８】
図１６に示す内部回路２０は、Ｐ型ＭＯＳトランジスタ２１およびＮ型ＭＯＳトランジスタ２２からなる複数のインバータ２３と、複数のコンデンサ２５と、複数のＮ型ＭＯＳトランジスタ２４とにより形成されている。
【００６９】
各インバータ２３を構成するＰ型ＭＯＳトランジスタ２１のソース電極に電源端子ＶＤＤが接続され、Ｎ型ＭＯＳトランジスタ２２のソース電極に接地端子ＧＮＤが接続され、ゲート電極に、図１６で説明した１ビットの記憶回路１０の出力端子ＯＵＴがそれぞれ接続される。Ｐ型ＭＯＳトランジスタ２１およびＮ型ＭＯＳトランジスタ２４双方のドレイン電極は、Ｎ型ＭＯＳトランジスタ２４のゲート電極に接続される。そして、Ｎ型ＭＯＳトランジスタ２４の各ドレイン電極は、容量ノード３０に各コンデンサ２５を介して接続され、各Ｎ型ＭＯＳトランジスタ２４のソース電極は、接地端子ＧＮＤに接続される。電源端子ＶＤＤは、例えば、１ビットの記憶回路１０の読み出し回路１９と共通の、内部回路用電源に接続する。
【００７０】
１ビットの記憶回路１０の出力端子ＯＵＴから論理「１」が出力されると、内部回路２０のインバータ２３から出力される、Ｎ型ＭＯＳトランジスタ２４のゲート電極に接続されたノードＢの論理「０」となるので、Ｎ型ＭＯＳトランジスタ２４はＯＦＦとなり、コンデンサ２５の容量は容量ノード３０に付加されない。
【００７１】
一方、１ビットの記憶回路１０の出力端子ＯＵＴから論理「０」が出力されると、内部回路２０のインバータ２３から出力される、Ｎ型ＭＯＳトランジスタ２４のゲート電極に接続されたノードＢの論理「１」となるので、Ｎ型ＭＯＳトランジスタ２４はＯＮとなり、コンデンサ２５の容量が容量ノード３０に付加される。
【００７２】
このように、本実施形態の半導体装置は、１ビットの記憶回路１０の中から必要なものを選択し、その記憶回路１０に組み込まれたアンチヒューズ素子１４を導通状態にプログラムすることにより、内部回路２０を所望の動作状態に設定することができる。すなわち、この例では容量ノード３０の容量値を所定の値に設定することができる。この設定された容量値を用いて、例えば同じ半導体装置内に組み込まれている、発振回路の発振周波数を所望の値に調整することができる。
【００７３】
【発明の効果】
以上、説明したように、本発明の半導体装置の製造方法およびその方法によって製造された半導体装置によれば、アンチヒューズ素子以外の通常の素子に対しては、コンタクトホールにプラグを埋め込むことによって微細化を可能としながら、アンチヒューズ素子に対しては、流動性金属を主成分とする膜からなる電極を、コンタクトホールの底面に残した密着層を介して拡散層に接続するので、過電圧印加によるプログラムが容易であり、かつ、リークによる初期不良が発生しない。
【図面の簡単な説明】
【図１】半導体装置に組み込まれたアンチヒューズ素子を一例として示す概略図である。
【図２】半導体装置に組み込まれたアンチヒューズ素子を一例として示す概略図である。
【図３】半導体装置に組み込まれたアンチヒューズ素子を一例として示す概略図である。
【図４】微細化プロセスにおける設計基準により形成される電極構造を示す図である。
【図５】特許文献３に開示されている電極の形成方法の概略を示す図である。
【図６】特許文献３に開示されている電極の形成方法の概略を示す図である。
【図７】特許文献３に開示されている電極の形成方法の概略を示す図である。
【図８】本実施形態の半導体装置における電極の製造プロセスを示す図である。
【図９】本実施形態の半導体装置における電極の製造プロセスを示す図である。
【図１０】本実施形態の半導体装置における電極の製造プロセスを示す図である。
【図１１】本実施形態の半導体装置における電極の製造プロセスを示す図である。
【図１２】アンチヒューズ素子の１対の電極構造を示す図である。
【図１３】０．５μｍルールプロセスを用いて製造したアンチヒューズ素子においてコンタクトホールの開口サイズを変化させたときの書き込み（プログラム）前と書き込み（プログラム）後の抵抗値を示す図である。
【図１４】０．５μｍルールプロセスを用いて製造したアンチヒューズ素子においてコンタクトホールの開口サイズを変化させたときの書き込み（プログラム）前と書き込み（プログラム）後の抵抗値を示す図である。
【図１５】本実施形態の半導体装置の一部をなす、アンチヒューズ素子と、そのアンチヒューズ素子を恒久的な導通状態にプログラムする書き込み回路を構成するトランジスタ素子とを有する１ビットの記憶回路の一例を示す図である。
【図１６】本実施形態の半導体装置の一部をなし、１ビットの記憶回路の論理状態に応じて動作状態が変化する内部回路の一例を示す図である。
【符号の説明】
１  シリコン基板
２，３２  層間絶縁膜
３  第１のコンタクトホール
４  第２のコンタクトホール
４ａ  中心が窪んだ状態
５，３９  密着層
６  タングステン膜
６ａ，３８  タングステンのプラグ
６ｂ  サイドウオール
７  アルミニウム又はアルミ合金からなる膜
８  第１の電極
９  第２の電極
１０  １ビットの記憶回路
１１，１５，２１  Ｐ型ＭＯＳトランジスタ
１２，１８  調整用の抵抗
１３  書き込み回路
１４  アンチヒューズ素子
１６，２２，２４  Ｎ型ＭＯＳトランジスタ
１７，２３  インバータ
１９  読み出し回路
２０  内部回路
３１  Ｐ型のシリコン基板
３３，４０  コンタクトホール
３５  電極
３６  Ｎ型拡散層
３７  フィラメント
４２，４４  拡散層
４５  バリヤメタル
４６  Ｐ＋拡散層
４８  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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