(57)【要約】【課題】可変利得増幅器の出力信号を目標値に高速に引き込むことができる上に、可変利得増幅器の入力信号が欠陥信号の場合にその利得制御を行わないようにした自動利得制御回路の提供。【解決手段】この自動利得制御回路は、イコライザ・フィルタ３１からの積分信号Ｓｉに基づいて可変利得増幅器１１の利得制御を行う利得制御信号Ｓｇを生成する利得制御部３２と、イコライザ・フィルタ３１からの微分信号Ｓｄと積分信号Ｓｉに基づいて利得制御部３２を駆動させるクロックＣＬＫ２を生成するクロック生成部３３と、から構成される。利得制御部３２は、バッファ回路１３Ａと、平滑化回路１４と、振幅検出回路３５と、加算回路３６と、ラッチ回路３７とから構成される。【選択図】　図１
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【特許請求の範囲】
【請求項１】
可変利得増幅器の入力信号の振幅が変化しても、その出力信号の振幅が目標値になるように前記可変利得増幅器の利得を制御する自動利得制御回路であって、
前記可変利得増幅器の出力信号の振幅を検出し、この検出結果に従って前記可変利得増幅器の利得制御を行う利得制御部と、
この利得制御部が前記可変利得増幅器の利得制御を行うタイミングに係るクロックを生成するクロック生成部とを備え、
前記クロック生成部は、前記可変利得増幅器の出力信号を微分した微分信号に基づいて前記クロックを生成するようになっていることを特徴とする自動利得制御回路。
【請求項２】
前記クロック生成部は、前記微分信号の他に、前記可変利得増幅器の出力信号を積分した積分信号に基づいて前記クロックを生成するようになっていることを特徴とする請求項１に記載の自動利得制御回路。
【請求項３】
前記可変利得増幅器は、その可変利得増幅器の出力信号を積分した積分信号とその出力信号を微分した微分信号とをそれぞれ出力するフィルタを含むことを特徴とする請求項１又は請求項２に記載の自動利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号のレベルが変化しても、出力信号のレベルが一定になるように、可変利得増幅器の利得を可変制御する自動利得制御回路に関するものである。
【０００２】
【従来の技術】
例えば、ＭＯ（光磁気ディスク）やＤＶＤ−ＲＡＭなどの記録媒体にデータを記録・再生するデータ記録・再生装置では、光学系で検出されたアナログ信号を２値化（デジタル信号化）する前処理として、そのアナログ信号の振幅を目標値に揃えるために、自動利得制御回路を備えている。
【０００３】
このような従来からの自動利得制御回路の一例を、図５に示す。
この自動利得制御回路は、可変利得増幅器（ＶＧＡ）１の入力信号の振幅が変化しても、イコライザ・フィルタ２の出力信号の振幅が一定になるように、可変利得増幅器１の利得を制御するものである。
ここで、可変利得増幅器１は、入力信号を増幅するとともにその利得が可変できるようになっている。また、イコライザ・フィルタ２は、可変利得増幅器１の出力信号の波形等価を行うようになっている。
【０００４】
このために、自動利得制御回路は、図５に示すように、平滑化回路３と、ピークホールド回路４と、Ｇｍアンプ（トランスコンダクタンスアンプ）５と、出力コンデンサＣ２とから構成される。
平滑化回路３は、コンデンサＣ１と抵抗Ｒ１とから構成され、イコライザ・フィルタ２の出力信号を平滑化するようになっている。ピークホールド回路４は、平滑化回路３の出力信号のピーク値を保持するようになっている。
【０００５】
Ｇｍアンプ５は、ピークホールド回路４の出力信号と基準信号（目標値）とを比較し、その差に応じてコンデンサＣ２を充電または放電し、これによりコンデンサＣ２の両端に利得制御電圧Ｖｃを生成し、この利得制御電圧Ｖｃを制御対象である可変利得増幅器１に供給するようになっている。
このため、その利得制御電圧Ｖｃにより可変利得増幅器１の利得が連続的に可変され、これにより、可変利得増幅１の入力信号の振幅の大小にかかわらず、イコライザ・フィルタ２からの出力信号の振幅が目標値となる。
【０００６】
ところが、図５に示す従来の自動利得制御回路では、ピークホールド回路４の動作を高速にするのが一般に難しい。例えば、ピークホールド回路４の入力信号が大きい場合には、その入力信号のピークを比較的短時間にとらえることが可能であるが、その後にその入力信号が小さくなり目標値になるまでの時間が長くなってしまう。このため、出力信号を高速に目標値に引き込むのが難しいという不都合があった。
【０００７】
また、可変利得増幅器１の入力信号が欠陥信号の場合に対処するために、出力信号を目標値に引き込むまでの期間を長くしておけば、ある程度の耐性は得られるが、欠陥信号の期間が長いと、可変利得増幅器１の利得が目標よりも非常に大きくなってしまうという不都合がある。
次に、従来からの自動利得制御回路の一例を、図６に示す。
【０００８】
この自動利得制御回路は、可変利得増幅器（ＶＧＡ）１１の入力信号の振幅が変化しても、イコライザ・フィルタ１２の出力信号の振幅が一定になるように、可変利得増幅器１１の利得を制御するものである。
ここで、可変利得増幅器１１は、入力信号を増幅するとともにその利得が離散的に可変できるようになっている。このため、この可変利得増幅器１１は、例えば−９．５〜１４．５〔ｄＢ〕の範囲で０．８〔ｄＢ〕のステップで利得が可変できるようになっており、このために利得制御信号として５ビットのデジタル信号が入力できるようになっている。また、イコライザ・フィルタ１２は、可変利得増幅器１１の出力信号の波形等価を行うようになっている。
【０００９】
このために、自動利得制御回路は、図６に示すように、バッファ回路１３と、平滑化回路１４と、出力信号検出回路１５と、加算回路１６と、ラッチ回路１７とから構成される。
バッファ回路１３は、例えば５倍の利得を有する回路から構成され、イコライザ・フィルタ１２の出力信号を増幅するようになっている。
【００１０】
平滑化回路１４は、コンデンサＣ３と抵抗Ｒ３とから構成され、バッファ回路１３の出力信号を平滑化するようになっている。
出力信号検出回路１５は、平滑回路１４の出力信号を各基準値と比較したその比較に応じた信号を出力するコンパレータ２１〜２４と、このコンパレータ２１〜２４の各出力を記憶するラッチ回路２５〜２８とから構成される。
【００１１】
コンパレータ２１は、平滑回路１４の出力信号を基準電圧Ｖ１と比較し、その出力信号が基準電圧Ｖ１を上回る場合には、その旨を示す出力信号「１」を出力するようになっている。このときに、その出力信号「１」はラッチ回路２５に記憶されるようになっている。ここで、基準電圧Ｖ１は、例えば＋０．７５〔Ｖ〕である。
【００１２】
同様に、コンパレータ２２〜２４は、平滑回路１４の出力信号を自己の基準電圧Ｖ２〜Ｖ４と比較し、その出力信号が基準電圧Ｖ２〜Ｖ４をそれぞれ上回る場合には、その旨を示す出力信号「１」をそれぞれ出力するようになっている。このときに、その各出力信号「１」は対応するラッチ回路２６〜２８にそれぞれ記憶されるようになっている。ここで、基準電圧Ｖ２、Ｖ３、およびＶ４は、例えば＋０．５５〔Ｖ〕、＋０．４５〔Ｖ〕、および＋０．２５〔Ｖ〕である。
【００１３】
ラッチ回路２５〜２８は、リセット端子を有し、このリセット端子にシステムクロックＣＬＫ１を供給することにより、システムクロックＣＬＫ１の周期で初期化できるようになっている。
加算回路１６は、ラッチ回路２５〜２８の出力信号Ａ〜Ｄと、ラッチ回路１７の出力との加算を行う回路である。
【００１４】
ラッチ回路１７は、加算回路１７の出力信号をシステムクロックＣＬＫ１の立ち上がりで取り込み、この取り込んだ信号を一時的に記憶する記憶回路である。このラッチ回路１７の出力信号は、可変利得増幅器１１に供給されるようになっている。
このため、その出力信号により可変利得増幅器１１の利得が離散的に可変され、これにより、可変利得増幅器１１の入力信号の振幅の大小にかかわらず、イコライザ・フィルタ２からの出力信号の振幅が目標値となる。
【００１５】
ここで、ラッチ回路２５〜２８の出力信号Ａ、Ｂ、Ｃ、Ｄと、それに対応する可変利得増幅器１１の利得との関係を示すと、例えば図７に示すようになる。例えば、ラッチ回路２５〜２８の出力信号Ａ、Ｂ、Ｃ、Ｄが「００１１」の場合には、出力信号が目標値に一致しているために可変利得増幅器１１の利得は制御されない。また、出力信号Ａ、Ｂ、Ｃ、Ｄが「０００１」の場合には、その利得が１ステップだけ増加し、出力信号Ａ、Ｂ、Ｃ、Ｄが「０１１１」の場合には、その利得が１ステップだけ減少するように制御される。
【００１６】
【発明が解決しようとする課題】
ところで、図６に示すような従来の自動利得制御回路では、上記のように、ラッチ回路２５〜２８およびラッチ回路１７は、システムクロックＣＬＫ１に基づいて動作するようになっている。
また、そのシステムクロックＣＬＫ１は、例えば一定の周波数であって外部から供給され、自動利得制御回路が上記のようなデータ記録・再生装置に適用されるような場合には、可変利得増幅器１１の入力信号と同期したものではない。
【００１７】
このため、コンパレータ２１〜２４とその後段のラッチ回路２５〜２８が、イコライザ・フィルタ１２の出力信号のピーク値をとらえたことが判別できないので、可変利得増幅器１１の利得を変化するタイミングとして十分な時間（システムクロックＣＬＫ１の所定の個数分の時間）を待たなければならない。この結果、自動利得制御回路が、可変利得増幅器１１の出力信号を目標値に引き込む動作が遅くなりやすいという不都合があった。
【００１８】
また、従来の自動利得制御回路では、可変利得増幅器１１の入力信号と上記のシステムクロックとは相関がないので、入力信号が欠陥信号の場合に、可変利得増幅器１１の利得制御を行なわないほうが良いが、その利得制御を行ってしまうという不都合があった。
そこで、本発明の目的は、上記の点に鑑み、可変利得増幅器の出力信号を目標値に高速に引き込むことができる上に、可変利得増幅器の入力信号が欠陥信号の場合にその利得制御を行わないようにした自動利得制御回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１〜請求項３に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、可変利得増幅器の入力信号の振幅が変化しても、その出力信号の振幅が目標値になるように前記可変利得増幅器の利得を制御する自動利得制御回路であって、前記可変利得増幅器の出力信号の振幅を検出し、この検出結果に従って前記可変利得増幅器の利得制御を行う利得制御部と、この利得制御部が前記可変利得増幅器の利得制御を行うタイミングに係るクロックを生成するクロック生成部とを備え、前記クロック生成部は、前記可変利得増幅器の出力信号を微分した微分信号に基づいて前記クロックを生成するようになっていることを特徴とするものである。
【００２０】
請求項２に記載の発明は、請求項１に記載の自動利得制御回路において、前記クロック生成部は、前記微分信号の他に、前記可変利得増幅器の出力信号を積分した積分信号に基づいて前記クロックを生成するようになっていることを特徴とするものである。
請求項３に記載の発明は、請求項１または請求項２に記載の自動利得制御回路において、前記可変利得増幅器は、その可変利得増幅器の出力信号を積分した積分信号とその出力信号を微分した微分信号とをそれぞれ出力するフィルタを含むことを特徴とするものである。
【００２１】
このような構成からなる本発明によれば、可変利得増幅器の出力信号を目標値に高速に引き込むことができる上に、可変利得増幅器の入力信号が欠陥信号の場合にその利得制御を行わないようにすることが可能となる。
【００２２】
【発明の実施の形態】
以下、本発明の自動利得制御回路の実施形態の構成について、図１を参照して説明する。
本発明の自動利得制御回路の実施形態は、図１に示すように、可変利得増幅器（ＶＧＡ）１１の入力信号Ｉｎ　の振幅が変化しても、イコライザ・フィルタ３１の出力信号の振幅が一定になるように、可変利得増幅器１１の利得を制御するものである。
【００２３】
可変利得増幅器１１は、図６に示す可変利得増幅器１１と同様であり、入力信号Ｉｎを増幅するとともに、利得制御信号Ｓｇによりその利得が離散的に可変できるようになっている。
イコライザ・フィルタ３１は、例えば６次のバイカド方式で構成されるフィルタである。このため、このイコライザ・フィルタ３１は、可変利得増幅器１１の出力信号を積分した積分信号Ｓｉを生成するとともに、その出力信号を微分した微分信号Ｓｄを生成し、その両信号を同時に出力することができるようになっている。
【００２４】
自動利得制御回路は、図１に示すように、イコライザ・フィルタ３１からの積分信号Ｓｉに基づいて可変利得増幅器１１の利得制御を行う利得制御信号Ｓｇを生成する利得制御部３３と、イコライザ・フィルタ３１からの微分信号Ｓｄと積分信号Ｓｉに基づいて利得制御部３３を駆動させるクロックＣＬＫ２を生成するクロック生成部３２と、から構成される。
【００２５】
クロック生成部３２は、イコライザ・フィルタ３１からの微分信号Ｓｄと積分信号Ｓｉとをバッファ回路１３Ａ、１３Ｂを介して取り込み、これに基づいて図２（Ｄ）に示すようなクロックＣＬＫ２を生成するようになっている。
利得制御部３３は、図１に示すように、バッファ回路１３Ａと、平滑化回路１４と、出力信号検出回路３５と、加算回路３６と、ラッチ回路３７とから構成される。
【００２６】
バッファ回路１３Ａおよび平滑回路１４は、図６に示すバッファ回路１３および平滑回路１４と同様に構成される。
出力信号検出回路３５は、平滑回路１４の出力信号を各基準値と比較しその比較に応じた信号を出力するコンパレータ２１〜２４と、このコンパレータ２１〜２４の各出力を記憶するラッチ回路２５Ａ〜２８Ａとから構成される。
【００２７】
コンパレータ２１〜２４は、図６に示すコンパレータ２１〜２４と同様に構成される。
ラッチ回路２５Ａ〜２８Ａは、図６に示すラッチ回路２５〜２８と基本的に同様に構成される。ただし、ラッチ回路２５Ａ〜２８Ａでは、リセット端子（Ｒ）にクロック生成部３２で生成されるクロックＣＬＫ２が供給され、そのクロックＣＬＫ２の周期で初期化されるようになっている点が異なる。
【００２８】
加算回路３６は、ラッチ回路２５Ａ〜２８Ａの出力信号Ａ〜Ｄと、ラッチ回路３７の出力との加算を行う回路である。
ラッチ回路３７は、加算回路３６の出力信号をクロック生成部３３からのクロックＣＬＫ２の立ち上がりで取り込み、この取り込んだ信号を一時的に記憶する記憶回路である。このラッチ回路３７の出力信号は、利得制御信号Ｓｇとして可変利得増幅器１１に供給されるようになっている。従って、このラッチ回路３７はクロックＣＬＫ２で駆動されるので、この点が図６に示すラッチ回路１７に比べて異なる。
【００２９】
ラッチ回路２５Ａ〜２８Ａの出力信号Ａ、Ｂ、Ｃ、Ｄと、それに対応する可変利得増幅器１１の利得との関係は、図７に示す通りである。
次に、図１に示すクロック生成部３２の具体的な構成について、図３を参照して説明する。
クロック生成部３２は、図３に示すように、コンパレータ３２１、３２２と、ラッチ回路３２３、３２４と、遅延回路３２５と、アンド回路３２６と、パルス幅ストレッチ回路３２７とから構成されされる。
【００３０】
コンパレータ３２１は、イコライザ・フィルタ３１から出力される積分信号Ｓｉを基準値（アナロググランド電位）と比較し、その比較結果に応じた出力信号Ｓ１を出力するものである。
コンパレータ３２２は、イコライザ・フィルタ３１から出力される微分信号Ｓｄを基準値（アナロググランド電位）と比較し、その比較結果に応じた出力信号Ｓ２を出力するものである。
【００３１】
ラッチ回路３２３は、入力端子（Ｄ）にコンパレータ３２１からの出力信号Ｓ１を入力し、クロック端子（Ｃ）にコンパレータ３２２からの出力信号Ｓ２を入力するようになっている。すなわち、ラッチ回路３２３は、コンパレータ３２１からの出力信号Ｓ１が「Ｈ」レベルのときに、　コンパレータ３２２の出力信号Ｓ２によりその「Ｈ」レベルの状態を記憶するようになっている。
【００３２】
また、ラッチ回路３２３の出力端子（Ｑ）からの出力信号Ｓ３は、アンド回路３２６の一方の入力端子に直接供給されるとともに、遅延回路３２５で遅延されてラッチ回路３２３、３２４の各リセット端子（Ｒ）にそれぞれ供給されるようになっている。
ラッチ回路３２４は、クロック端子（Ｃ）にコンパレータ３２１からの出力信号Ｓ１を入力し、入力端子（Ｄ）に電源電圧が印加されるようになっている。また、ラッチ回路３２４の出力端子（Ｑ）からの出力信号Ｓ５は、アンド回路３２６の他方の入力端子に供給されるようになっている。
【００３３】
アンド回路３２６は、ラッチ回路３２３の出力端子（Ｑ）からの出力信号Ｓ３と、ラッチ回路３２４の出力端子（Ｑ）からの出力信号Ｓ５とを入力し、この両信号の論理積処理を行い、その論理積処理に応じた信号を出力信号Ｓ６として出力する回路である。
パルス幅ストレッチ回路は、アンド回路３２６からの出力信号Ｓ６のパルス幅を広げ、このパルス幅が広げられた信号をクロック信号ＣＬＫ２として出力する回路である。
【００３４】
次に、このような構成からなる第１実施形態の動作の一例について、図１および図２を参照して説明する。
いま、可変利得増幅器１１に対して、図２（Ａ）で示すような入力信号Ｉｎが入力されたものとする。この入力信号Ｉｎは、可変利得増幅器１１で増幅されてイコライザ・フィルタ３１に供給される。
【００３５】
イコライザ・フィルタ３１は、図２（Ｂ）（Ｃ）に示すように、その入力信号Ｉｎを積分した積分信号Ｓｉと、その入力信号Ｉｎを微分した微分信号Ｓｄとをそれぞれ出力する。
微分信号Ｓｄと積分信号Ｓｉとは、バッファ回路１３Ｂ、１３Ａを経てクロック生成部３２に入力される。クロック生成部３２は、その微分信号Ｓｄと積分信号Ｓｉとに基づき、図２（Ｄ）に示すようなクロックＣＬＫ２を後述のように生成する。この生成されたクロックＣＬＫ２は、ラッチ回路２５Ａ〜２８Ａの各リセット端子（Ｒ）にリセット信号として供給されるとともに、ラッチ回路３７のクロック端子（Ｃ）にクロックとして供給される。
【００３６】
一方、イコライザ・フィルタ３１からの積分信号Ｓｉは、バッファ回路１３Ａと平滑化回路１４を経て、コンパレータ２１〜２４にそれぞれ供給される。コンパレータ２１〜２４は、その積分信号Ｓｉを各基準電圧Ｖ１〜Ｖ４と比較し、その比較に応じた信号を出力する。
コンパレータ２１〜２４の各出力信号は、対応するラッチ回路２５Ａ〜２８Ａに記憶される。このように記憶された各信号は、ラッチ回路２５Ａ〜２８Ａの各出力端子（Ｑ）の出力信号Ａ〜Ｄとなり、この出力信号Ａ〜Ｄは加算回路３６に供給される。
【００３７】
加算回路３６は、その出力信号Ａ〜Ｄとラッチ回路３７の出力信号とを加算し、この加算結果をラッチ回路３７に出力する。ラッチ回路３７は、その加算回路３６からの加算出力をクロックＣＬＫ２が立ち上がるタイミングで取り込み（図２（Ｄ）参照）、その取り込んだデータを利得制御信号Ｓｇとして可変利得増幅器１１に出力する。
【００３８】
可変利得増幅器１１は、その利得制御信号Ｖｇに応じて自己の利得制御を行う。この結果、可変利得増幅器１１の入力信号Ｉｎの振幅の大小にかかわらず、イコライザ・フィルタ３１の積分信号Ｓｉである出力信号の振幅を目標値にすることができる。
次に、クロック生成部３２がクロックＣＬＫ２を生成する動作について、図３および図４を参照して説明する。
【００３９】
いま、図３のコンパレータ３２１に図４（Ａ）に示すような積分信号Ｓｉが入力され、図３のコンパレータ３２２に図４（Ｂ）に示すような微分信号Ｓｄが入力されたものとする。
コンパレータ３２１は、その積分信号Ｓｉをアナロググランド電位と比較し、その比較結果に応じて図４（Ｃ）に示すような出力信号Ｓ１を出力する。また、コンパレータ３２２は、その微分信号Ｓｄをアナロググランド電位と比較し、その比較結果に応じて図４（Ｄ）に示すような出力信号Ｓ２を出力する。
【００４０】
図４（Ｃ）に示すように、コンパレータ３２１の出力信号Ｓ１が「Ｈ」レベルになると、これがラッチ回路３２４に取り込まれ、ラッチ回路３２４の出力信号Ｓ５が図４（Ｇ）に示すように「Ｈ」レベルとなる。
また、図４（Ｄ）に示すように、コンパレータ３２２の出力信号Ｓ２が「Ｈ」レベルになると、これによりコンパレータ３２１の出力信号Ｓ２の「Ｈ」レベルの状態が取り込まれる。このため、ラッチ回路３２３の出力信号Ｓ３は、図４（Ｅ）に示すように「Ｈ」レベルとなる。
【００４１】
ラッチ回路３２３の出力信号Ｓ３は遅延回路３２５で遅延され、遅延回路３２５の出力信号Ｓ４は図４（Ｆ）に示すようになる。この遅延回路３２５の出力信号Ｓ４は、ラッチ回路３２３、３２４のリセット端子（Ｒ）にリセット信号として供給される。このため、その出力信号Ｓ４の立ち上がりで、ラッチ回路３２３、３２４の各出力信号Ｓ３、Ｓ５はいずれも「Ｌ」レベルとなる（図４（Ｅ）（Ｇ）参照）。
【００４２】
一方、ラッチ回路３２３、３２４の出力信号Ｓ３、Ｓ５はアンド回路３２６に供給されるので、アンド回路３２６の出力信号Ｓ６は、図４（Ｈ）に示すようになる。その出力信号Ｓ６は、パルス幅ストレッチ回路３２６でパルス幅が拡大されるので、パルス幅ストレッチ回路３２６の出力であるクロックＣＬＫ２は、図４（Ｉ）に示すようになる。
【００４３】
このように、図３に示すクロック生成部３２では、積分信号Ｓｉでウインドウを作り、これと微分信号Ｓｄを用いてクロックＣＬＫ２を生成するようにしたので、ノイズに有感な微分信号Ｓｄがノイズに反応せずにクロックＣＬＫ２を生成できる（図４参照）。
また、図３に示すクロック生成部３２によれば、１つのウインドウ内に２つ以上のクロックＣＬＫ２が生成されることがない。
【００４４】
さらに、図３に示すクロック生成部３２では、アンド回路３２６の出力信号はパルス幅が短い波形となるが、パルス幅ストレッチ回路３２７でそのパルス幅を広げるようにしているので、最適なパルス幅のクロックＣＬＫ２を得ることができる。
以上説明したように、この実施形態では、利得制御部３３の他に、この利得制御部３３を動作させるクロックを生成するクロック生成部３２を設け、クロック生成部３２は、可変利得増幅器１１の出力信号を微分した微分信号およびその出力信号を積分した積分信号に基づいて生成するようにした。
【００４５】
このため、この実施形態によれば、可変利得増幅器１１の出力信号を目標値に高速に引き込むことができる上に、可変利得増幅器１１の入力信号が欠陥信号の場合にその利得制御を行わないようにすることができる。
また、この実施形態では、イコライ・フィルタ３１として、入力信号から積分信号と微分信号とが同時に出力されるものを使用するようにしたので、クロック生成部３２に入力する微分信号を得るための微分回路が不要となるという、利点がある。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、可変利得増幅器の出力信号を目標値に高速に引き込むことができる上に、可変利得増幅器の入力信号が欠陥信号の場合にその利得制御を行わないようにすることが可能となる。
【図面の簡単な説明】
【図１】本発明の自動利得制御回路の実施形態の構成を示すブロック図である。
【図２】その実施形態の主要部の信号波形例を示す波形図である。
【図３】図１のクロック生成部の具体的な構成例を示す回路図である。
【図４】そのクロック生成部の各部の波形例を示す波形図である。
【図５】従来の自動利得制御回路の構成を示すブロック図である。
【図６】従来の他の自動利得制御回路の構成示すブロック図である。
【図７】ラッチ回路の出力と、それに対応する可変利得増幅器の利得との関係を説明する説明図である。
【符号の簡単な説明】
１１　可変利得増幅器
１３Ａ、１３Ｂ　バッファ回路
１４　平滑化回路
２１〜２４　コンパレータ
２５Ａ〜２８Ａ　ラッチ回路
３１　イコライザ・フィルタ
３２　クロック生成部
３３　利得制御部
３５　振幅検出回路
３６　加算回路
３７　ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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