(57)【要約】【課題】２つのリファレンスセルの平均電流をリファレンス電流とする構成の不揮発性半導体記憶装置において、充分な読み出しマージンを安定して提供する。【解決手段】メモリセルアレイと、第１のリファレンスセルと第２のリファレンスセルを含むリファレンスセルと、第１のリファレンスセルと第２のリファレンスセルとから平均リファレンス電流を求め、その平均リファレンス電流とメモリセルアレイの各メモリセルの読み出し電流とを大小比較することで読み出しデータを判定するデータ判定制御部を有する不揮発性半導体記憶装置であって、第１のリファレンスセルに基づいてメモリセルアレイをプログラムベリファイすることで各メモリセルの閾値の分布を求め、得られた閾値の分布に基づいて第２のリファレンスセルを設定するリファレンスセル設定部を備える。【選択図】  図６
2004273093.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、第１のリファレンスセルと第２のリファレンスセルを含むリファレンスセルと、前記第１のリファレンスセルと前記第２のリファレンスセルとから平均リファレンス電流を求め、前記平均リファレンス電流と前記メモリセルアレイの各メモリセルの読み出し電流とを大小比較することで読み出しデータを判定するデータ判定制御部とを有する不揮発性半導体記憶装置であって、
前記第１のリファレンスセルに基づいて前記メモリセルアレイをプログラムベリファイすることで各メモリセルの閾値の分布を求め、得られた閾値の分布に基づいて前記第２のリファレンスセルを設定するリファレンスセル設定部を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記リファレンスセル設定部は、プログラムベリファイ用リファレンスセルの固定の閾値に基づいて、前記第１のリファレンスセルの閾値を設定する第１の手段を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記リファレンスセル設定部は、前記第１のリファレンスセルの閾値に基づいて、前記メモリセルアレイの各メモリセルのプログラムベリファイ動作を行うことにより、各メモリセルの閾値の分布を求める第２の手段を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記リファレンスセル設定部は、前記第２の手段により得られた各メモリセルの閾値の分布に基づいて、前記第２のリファレンスセルの閾値を設定する第３の手段を備えることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記データ判定制御部は、所定の閾値を有するプログラムベリファイ用リファレンスセルを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記データ判定制御部は、前記プログラムベリファイ用リファレンスセルの所定の閾値を用いて、前記第１のリファレンスセルの閾値を設定することを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルアレイの各メモリセルは、窒化膜に電荷をトラップすることで１メモリセル当たり２ビットの情報を格納することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイの各メモリセルは、窒化膜に電荷をトラップすることで１メモリセル当たり２ビットの情報を格納し、前記データ判定制御部は、前記第１のリファレンスセル用に選択されるビット線と前記第２のリファレンスセル用に選択されるビット線とは反対側のビット線とからリファレンス電流を求め、該リファレンス電流とプログラム用リファレンスセルの読み出し電流とを比較することで前記第１のリファレンスセル又は前記第２のリファレンスセルをプログラムすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、データ読出し時にリファレンスセルを利用する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ等の不揮発性半導体記憶装置においては、ある所定の閾値に設定されたリファレンスセルの電流をリファレンス電流とし、読み出し動作時に読み出しメモリセルのドレイン電流とリファレンス電流との間で比較を行う。読み出したメモリセルのドレイン電流がリファレンス電流よりも大きいか否かに応じて、データ“１”又は“０”の判定を行う。
【０００３】
フラッシュメモリの書き換え回数が増えていくと、書き込み電荷が損失するチャージロスが発生するようになり、コア領域のメモリセルの閾値が小さくなる傾向にある。これに対して、書き換え動作が通常実行されないリファレンスセルについては、閾値は固定のままである。このため書き換え回数が増えていくと、リファレンスセルの固定の閾値では読み出しマージンを充分に確保できない状態が生じる。
【０００４】
読み出しマージンを充分に確保するために、読み出しリファレンスセルとしてデータ“１”と“０”の２種類のリファレンスセルを用意し、その平均電流をリファレンス電流とすると共に、メモリセル同様にこれらのリファレンスセルに対しても書き換え動作を実行する手法がある。即ち、プログラムされたデータ“０”のリファレンスセルＲｅｆ０とイレーズされたデータ“１”のリファレンスセルＲｅｆ１を用意し、２つのリファレンス電流の平均を読み出してリファレンス電流として用いる。
【０００５】
この手法の場合、Ｒｅｆ０はある所定の閾値に設定されたプログラムベリファイ用リファレンスセルＰｒＲｅｆを用いて、メモリセルと同様にプログラムされる。この際のプログラムベリファイにおいては、プログラムベリファイ用リファレンスセルＰｒＲｅｆと書き込み対象のセルとを比較し、書き込み対象のセルがリファレンスセルＰｒＲｅｆ以上の閾値に達した時点で書き込み終了となる。従って、このようにプログラムされるリファレンスセルＲｅｆ０の閾値は、下限が設定されているだけであり、実際にどの閾値に設定されているかは分からない。またリファレンスセルＲｅｆ１も同様に、上限が設定されているだけであり、実際にどの閾値にされているかは分からない。
【０００６】
このようにリファレンスセルの閾値は、その書き込み・消去特性に依存してある程度の広がりを有した確率分布を有する。
【０００７】
２つのリファレンスセルの平均である仮想的な読み出しリファレンスセルの閾値の分布は、読み出しマージンに大きな影響を与える。仮想的な読み出しリファレンスセルの閾値が高い場合、メモリセルのデータ“０”との閾値差が小さくなり、“０”側のマージンが小さくなる。逆に、仮想的な読み出しリファレンスセルの閾値が低い場合、メモリセルのデータ“１”との閾値差が小さくなり、“１”側のマージンが小さくなる。
【０００８】
このように、２つのリファレンスセルの平均電流をリファレンス電流とする場合、リファレンスセルの書き込み・消去の特性に依存してリファレンスセルの閾値にバラツキが存在するために、平均であるリファレンス電流にもバラツキが生じ、読み出しマージンが不安定なものになってしまう。
【０００９】
一方、通常のフラッシュメモリ等の不揮発性半導体記憶装置においては、ポリシリコン等をフローティングゲートとする複数のメモリセルを配列させた構成を有する。これに対し、窒化膜等からなるトラップ層に電荷を蓄えることで１つのメモリセル当たり２ビットの情報を格納可能な構成を有するフラッシュメモリが開発され、実用化されようとしている。ここでは、後者のフラッシュメモリを構成する各メモリセルをダブルビットセルという。
【００１０】
図１は、ダブルビットセルの構成を示す図である。このタイプのフラッシュメモリでは、例えば、コントロールゲートと基板の間に酸化膜−窒化膜−酸化膜で構成されるトラップ層が設けられ、窒化膜に電荷をトラップさせて閾値を変化させることで、データの“１”と“０”とを区別する。この場合、窒化膜等のトラップ層は絶縁膜であるので電荷は移動しない。したがって、トラップ層の両端に独立に電荷を蓄えることにより１セル当たり２ビットの情報を格納することが可能となる。２ビットの情報は、読み出し動作時にドレインとソースとを切替えることで、それぞれ別々に読み出すことができる。
【００１１】
このような、１セルに２ビット格納可能な構成を有するフラッシュメモリでは、２ビット中の１ビットを読み出す場合、読み出し選択した側でないビット線の状態に応じて閾値が変動する（ｄｉｓｔｕｒｂする）。
【００１２】
なお、本発明に関連する従来の技術として、特開２００１−１５６２７２号公報には、電荷トラップ層を有し、１セル当り複数の情報を記憶することができる不揮発性半導体記憶装置（フラッシュメモリ）が示されている。
【００１３】
【特許文献１】
特開２００１−１５６２７２号公報
【００１４】
【発明が解決しようとする課題】
図２は、従来のリファレンスセル設定方式を行った場合における読み出しコアセルの閾値の分布状態を示す。ここでは、説明の便宜上、図１のメモリセルのビット線Ａ側をプログラム状態とし、ビット線Ｂ側を消去（イレーズ）状態とした場合について考える。図１のメモリセルに対し逆の設定を行った場合も、同様に考えることができる。
【００１５】
図２において、（０，１）は、各メモリセルのビット線Ａ側をプログラムしビット線Ｂ側を消去して各メモリセルの読み出し動作を行ったときの閾値の分布状態を示し、（１，０）は、各メモリセルのビット線Ａ側を消去しビット線Ｂ側をプログラムして各メモリセルの読み出し動作を行ったときの閾値の分布状態を示す。
【００１６】
図２の点線で示した（１，０）のメモリセルの閾値の分布状態で分かるように、１セルに２ビット格納可能なフラッシュメモリでは、読み出し選択した側と反対側のビット線がプログラム状態である場合には、このプログラムされたトラップ電荷の影響で、閾値が比較的大きくなる（ｄｉｓｔｕｒｂする）。各メモリセルのプログラム状態としたビット線から読み出し動作を行う際の閾値電圧（Ｖｔｈ）が大きくなるため、平均のリファレンスレベルとの差が小さくなる。
【００１７】
逆に、読み出し選択した側と反対側のビット線が消去状態である場合には、この消去状態によりトラップ電荷が存在せず、閾値が比較的小さくなる。各メモリセルの消去状態としたビット線から読み出し動作を行う際の閾値電圧（Ｖｔｈ）が小さくなるため、平均のリファレンスレベルとの差が大きくなる。
【００１８】
すなわち、従来のリファレンスセル設定方式を適用すると、メモリセルアレイ全体の読み出しマージンを充分に確保できなくなるという課題があった。
【００１９】
本発明は、上記の点に鑑みてなされたものであり、２つのリファレンスセルの平均電流をリファレンス電流とする構成の不揮発性半導体記憶装置において、充分な読み出しマージンを安定して提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明による不揮発性半導体記憶装置は、メモリセルアレイと、第１のリファレンスセルと第２のリファレンスセルを含むリファレンスセルと、前記第１のリファレンスセルと前記第２のリファレンスセルとから平均リファレンス電流を求め、前記平均リファレンス電流と前記メモリセルアレイの各メモリセルの読み出し電流とを大小比較することで読み出しデータを判定するデータ判定制御部とを有する不揮発性半導体記憶装置であって、前記第１のリファレンスセルに基づいて前記メモリセルアレイをプログラムベリファイすることで各メモリセルの閾値の分布を求め、得られた閾値の分布に基づいて前記第２のリファレンスセルを設定するリファレンスセル設定部を備えることを特徴とする。
【００２１】
本発明の不揮発性半導体記憶装置においては、データ判定制御部が第１のリファレンスセルに基づいて各メモリセルをプログラムベリファイすることで各メモリセルの閾値の分布を求め、得られた閾値の分布に基づいて第２のリファレンスセルを設定する。プログラム状態でトラップされた電荷の影響で閾値が変動した場合にも、その閾値の変動を考慮したリファレンスセルの設定が可能である。従って、充分な読み出しマージンを安定して提供することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を用いて説明する。
【００２３】
図４は、本発明を適用する不揮発性半導体記憶装置の構成を示す図である。
【００２４】
図４の不揮発性半導体記憶装置１０は、制御回路１１、入出力バッファ１２、アドレスラッチ１３、Ｘデコーダ（ＸＤＥＣ）１４、Ｙデコーダ（ＹＤＥＣ）１５、メモリセルアレイ１６、データ判定制御回路１７、書き込み回路１８、消去回路１９、及びチップイネーブル／出力イネーブル回路２０により構成される。
【００２５】
制御回路１１は、制御信号を外部から受け取り、制御信号に基づいてステートマシンとして動作して、不揮発性半導体記憶装置１０の各部の動作を制御する。
【００２６】
入出力バッファ１２は、外部からデータを受け取り、このデータをデータ判定制御回路１７に供給する。アドレスラッチ１３は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をＸデコーダ１４及びＹデコーダ１５に供給する。Ｘデコーダ１４は、アドレスラッチ１３から供給されたアドレスをデコードして、メモリセルアレイ１６に設けられたワード線をデコード結果に応じて活性化させる。Ｙデコーダ１５は、アドレスラッチ１３から供給されたアドレスをデコードして、デコードアドレス信号に基づいて、メモリセルアレイ１６のビット線のデータを選択的に読み出してデータ判定制御回路１７に供給する。
【００２７】
メモリセルアレイ１６は、１セル当たり２ビットの情報を格納可能な構成をもつ複数のメモリセルからなる。また、メモリセルアレイ１６はメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００２８】
データ判定制御回路１７は、Ｙデコーダ１５及びＸデコーダ１４によって指定され、セルアレイ１６から供給されるデータの電流を、２つのリファレンスセルの電流の平均であるリファレンス電流と比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２に供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作は、Ｙデコーダ１５及びＸデコーダ１４によって指定され、セルアレイ１６から供給されたデータの電流を、プログラムベリファイ用及びイレーズベリファイ用リファレンスセルの示すリファレンス電流と比較することで行われる。
【００２９】
本発明においては、読み出しデータ判定用のリファレンスセルはセルアレイ１６内部に設けられ、メモリセルと同様に書き換え動作の対象であるダイナミックリファレンスセルとして提供される。また、プログラムベリファイ用リファレンスセルとイレーズベリファイ用リファレンスセルは、セルアレイ１６の外部、例えば、データ判定制御回路１７内に設けられ、固定の閾値を有するリファレンスセルである。
【００３０】
書き込み回路１８は、制御回路１１の制御の下に、データ判定制御回路１７に入出力バッファ１２から供給される書き込みデータに基づいて、アドレスラッチ１３、Ｘデコーダ１４、及びＹデコーダ１５を駆動して、セルアレイ１６に対するデータ書き込み動作を実行する。消去回路１９は、イレーズ動作時にワード線及びビット線に印加する電位を生成して、セルアレイ１６に対するセクタ単位の消去動作を実行する。
【００３１】
チップイネーブル／出力イネーブル回路２０は、装置外部から制御信号としてチップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥを受け取り、入出力バッファ１２及びセルアレイ１６の動作／非動作を制御する。
【００３２】
図５は、データ読み出し動作に関連する回路構成を示す図である。
【００３３】
図５に示した回路は、データラッチ３１、センスアンプ（Ｓ／Ａ）３２、コア用カスコード回路３３、リファレンスセルＡ用カスコード回路３４、リファレンスセルＢ用カスコード回路３５、及び平均電圧算出回路３６により構成される。これらの回路によりセルアレイ１６から読み出されるデータのレベルを判定する。これらの回路は、図４のデータ判定制御回路１７に相当する。
【００３４】
セルアレイ１６は、メモリセルを格納するコアセル領域１６Ａと、ダイナミックリファレンスセルを格納するダイナミックリファレンスセル領域１６Ｂとを含む。コアセル領域１６Ａから読み出されるデータは、コア用カスコード回路３３により電流信号から電圧信号に変換されて、センスアンプ３２に供給される。また、ダイナミックリファレンスセル領域１６ＢのリファレンスセルＡから読み出されるリファレンスレベルは、リファレンスセルＡ用カスコード回路３４により電流信号から電圧信号に変換される。更に、ダイナミックリファレンスセル領域１６ＢのリファレンスセルＢから読み出されるリファレンスレベルは、リファレンスセルＢ用カスコード回路３５により電流信号から電圧信号に変換される。平均電圧算出回路３６は、リファレンスセルＡ用カスコード回路３４の出力とリファレンスセルＢ用カスコード回路３５の出力とから平均電圧を算出し、その算出した平均電圧をセンスアンプ３２に供給する。センスアンプ３２では、データの電圧レベルとリファレンスの電圧レベルとを比較することで、データが“１”であるか、或いは“０”であるかについて判定を行う。判定されたデータは、データラッチ３１に供給される。
【００３５】
図３は、本発明のリファレンスセル設定方式を説明するための図である。
【００３６】
図２と同様に、図３において、（０，１）は、各メモリセルのビット線Ａ側をプログラムしビット線Ｂ側を消去して各メモリセルの読み出し動作を行ったときの閾値の分布状態を示し、（１，０）は、各メモリセルのビット線Ａ側を消去しビット線Ｂ側をプログラムして各メモリセルの読み出し動作を行ったときの閾値の分布状態を示す。ここでは、前者の分布状態を（０，１）分布といい、後者の分布状態を（１，０）分布という。
【００３７】
ここでは、説明の便宜上、メモリセルアレイ１６の各メモリセルに対する読み出し動作の際には、各メモリセルの読み出し選択した側と反対側がプログラム状態であると仮定する。
【００３８】
本発明のリファレンスセル設定方式では、リファレンスセルＡ（ＲＥＦ＿ＣＥＬＬ＿Ａ）とリファレンスセルＢ（ＲＥＦ＿ＣＥＬＬ＿Ｂ）をリファレンスセル領域１６Ｂに設けて、各メモリセルのデータ読み出しに使用する。リファレンスセルＡとリファレンスセルＢとは、コアセル領域１６Ａのメモリセルと同様に、書き換え動作可能なダイナミックリファレンスセルとして提供される。また、データ判定制御回路１７内には、固定の閾値を有するプログラムベリファイ用リファレンスセル（ＰＧＭＶ＿ＣＥＬＬ）が、メモリセルアレイ１６の外部のリファレンスセルとして設けられる。プログラムベリファイ用リファレンスセル（ＰＧＭＶ）の閾値は予め所定の値に設定されている。
【００３９】
本発明のリファレンスセル設定方式では、まず、リファレンスセルＡの設定を行う（第１手順）。図３の例では、制御回路１１はデータ判定制御回路１７を制御して、プログラムベリファイ用リファレンスセル（ＰＧＭＶ＿ＣＥＬＬ）の固定の閾値に基づいて、リファレンスセルＡのプログラムベリファイ動作を行い、リファレンスセルＡの閾値（ＲＥＦ＿Ａ（０，１））を上記固定の閾値よりやや大きな値に設定する。
【００４０】
次に、リファレンスセルＡに基づいて、コアセル領域１６Ａの各メモリセルのプログラムベリファイ動作を行い、各メモリセルの（０，１）分布を求める（第２手順）。図３の例では、制御回路１１はデータ判定制御回路１７を制御して、リファレンスセルＡの閾値に基づいて、各メモリセル毎にプログラムベリファイ動作を行い、各メモリセルの（０，１）分布を求める。コアセル領域１６Ａの全てのメモリセルについてこの手順が実行される。従って、リファレンスセルＡの閾値（ＲＥＦ＿Ａ（０，１））は、常に（０，１）分布の左端に位置するようプログラムされる。
【００４１】
次に、第２手順で得られた各メモリセルの（０，１）分布に基づいて、リファレンスセルＢの設定を行う（第３手順）。図３の例では、制御回路１１はデータ判定制御回路１７を制御して、得られた各メモリセルの（０，１）分布に基づいて、リファレンスセルＢとコアセル領域１６Ａの各メモリセルとの間でプログラムベリファイ動作を行う。制御回路１１はデータ判定制御回路１７を制御して、リファレンスセルＢの閾値（ＲＥＦ＿Ｂ（１，０））を、各メモリセルの（１，０）分布における閾値の上限よりやや大きな値に設定する。コアセル領域１６Ａの全てのメモリセルについてこの手順が実行される。従って、リファレンスセルＢの閾値（ＲＥＦ＿Ｂ（１，０））は、常に（１，０）分布の右端に位置するようプログラムされる。
【００４２】
図３に示したように、本発明のリファレンスセル設定方式によれば、プログラム状態でトラップされた電荷の影響で閾値が変動した場合にも、その閾値の変動を考慮したリファレンスセルの設定が可能である。従って、充分な読み出しマージンを安定して提供することができる。
【００４３】
図６は、本発明の一実施例に係る不揮発性半導体記憶装置が実行するリファレンスセル設定方式を説明するためのフローチャートである。
【００４４】
上述したように、この実施例の不揮発性半導体記憶装置では、制御回路１１がデータ判定制御回路１７を制御することにより、図６のリファレンスセル設定方式の第１手順、第２手順及び第３手順を実行する。
【００４５】
図６に示したように、まず、制御回路１１は第１手順としてのリファレンスセルＡの設定を行う（Ｓ１０−Ｓ１４）。制御回路１１はデータ判定制御回路１７を制御して、プログラムベリファイ用リファレンスセル（ＰＧＭＶ＿ＣＥＬＬ）の固定の閾値に基づいて、リファレンスセルＡのプログラムベリファイ動作を行い、リファレンスセルＡの閾値（ＲＥＦ＿Ａ（０，１））を上記固定の閾値よりやや大きな値に設定する。
【００４６】
ステップＳ１０では、制御回路１１はデータ判定制御回路１７を制御して、プログラムベリファイ用リファレンスセル（ＰＧＭＶ＿ＣＥＬＬ）の固定の閾値を受取り、リファレンスセルＡの閾値の初期値を設定する。ステップＳ１２のベリファイ動作でこの条件が満足される（ＹＥＳ）と、次のステップＳ２０に進む。ステップＳ１２のベリファイ動作でこの条件が満足されない（ＮＯ）と、ステップＳ１４でプログラム動作を行い、リファレンスセルＡの閾値を変更して、ステップＳ１２に戻る。
【００４７】
次に、制御回路１１は第２手順として、リファレンスセルＡに基づき、利用者が入力したコアセルアドレスに対応する、コアセル領域１６Ａの各メモリセルのプログラムベリファイ動作を行い、各メモリセルの（０，１）分布を求める（Ｓ２０−Ｓ２８）。
【００４８】
ステップＳ２０では、制御回路１１はデータ判定制御回路１７を制御して、第１手順で得られたリファレンスセルＡの閾値を受け取り、コアセル領域１６Ａの先頭のメモリセルのアドレスを設定する。ここで、先頭のアドレスとは、既にコアセルにプログラムされている、又はこれからプログラムする複数のコアセルアドレスの中の先頭のものをいう。ステップＳ２２のベリファイ動作で、該当コアセルの読み出しレベルがリファレンスセルＡの閾値より大きいことが確認される（ＹＥＳ）と、次のステップＳ２６に進む。ステップＳ２２のベリファイ動作でこの条件が満足されない（ＮＯ）と、ステップＳ２４でプログラム動作を行い、該当コアセルの閾値を変更して、ステップＳ２２に戻る。
【００４９】
ステップＳ２６では、該当コアセルのアドレスがコアセル領域１６Ａの最大アドレスに到達したか否かが判定される。ここで、最大アドレスとは、既にコアセルにプログラムされている、又はこれからプログラムする複数のコアセルアドレスの中の最大のものをいう。ステップＳ２６の判定結果が否（ＮＯ）である場合、ステップＳ２８に進む。ステップＳ２８では、該当メモリセルのアドレスをインクリメントした後、ステップＳ２２に戻る。ステップＳ２６の判定結果が真（ＹＥＳ）である場合、次のステップＳ３０に進む。
【００５０】
上記の第２手順では、利用者が入力したコアセルアドレスに対応する、各コアセル毎にプログラムベリファイ動作を行い、各コアセルの（０，１）分布を求める。利用者が入力したコアセルアドレスに対応する、コアセル領域１６Ａの各メモリセルについてこの手順が実行される。従って、リファレンスセルＡの閾値（ＲＥＦ＿Ａ（０，１））は、常に（０，１）分布の左端に位置するようプログラムされる。
【００５１】
次に、制御回路１１は第３手順として、第２手順で得られた各コアセルの（０，１）分布に基づき、リファレンスセルＢの設定を行う（Ｓ３０−Ｓ３８）。
【００５２】
ステップＳ３０では、制御回路１１はデータ判定制御回路１７を制御して、第２手順で得られた各メモリセルの（０，１）分布を受け取り、リファレンスセルＢの閾値の初期値を設定し、コアセル領域１６Ａの中のプログラムされている先頭のコアセルのアドレスを設定する。ステップＳ３２のベリファイ動作で、リファレンスセルＢの読み出しレベルが該当コアセルの閾値より大きいことが確認される（ＹＥＳ）と、次のステップＳ３６に進む。ステップＳ３２のベリファイ動作でこの条件が満足されない（ＮＯ）と、ステップＳ３４でプログラム動作を行い、リファレンスセルＢの閾値を変更して、ステップＳ３２に戻る。
【００５３】
ステップＳ３６では、該当コアセルのアドレスがコアセル領域１６Ａ内のプログラムされているコアセルの中の最大アドレスに到達したか否かが判定される。ステップＳ３６の判定結果が否（ＮＯ）である場合、ステップＳ３８に進む。ステップＳ３８では、該当メモリセルのアドレスをインクリメントした後、ステップＳ３２に戻る。ステップＳ３６の判定結果が真（ＹＥＳ）である場合、図６のリファレンスセル設定手順を終了する。
【００５４】
上記の第３手順では、リファレンスセルＢとコアセル領域１６Ａの各メモリセルとの間でプログラムベリファイ動作を行う。制御回路１１はデータ判定制御回路１７を制御して、リファレンスセルＢの閾値（ＲＥＦ＿Ｂ（１，０））を、各メモリセルの（１，０）分布における閾値の上限よりやや大きな値に設定する。コアセル領域１６Ａの全てのメモリセルについてこの手順が実行される。従って、リファレンスセルＢの閾値（ＲＥＦ＿Ｂ（１，０））は、常に（１，０）分布の右端に位置するようプログラムされる。
【００５５】
図６のリファレンスセル設定手順が終了すると、制御回路１１は、実際のデータ読み出し動作時に、データ判定制御回路１７を制御し、平均電圧算出回路３６から出力される、リファレンスセルＡとリファレンスセルＢの閾値の平均値を用いて、各メモリセルのデータの読み出しレベルと大小比較することによって、データが“１”であるか、或いは“０”であるかについて判定する。判定されたデータは、データラッチ３１に供給される。
【００５６】
図７は、図６のフローチャートの第１手順（Ｓ１０−Ｓ１４）を実行する際の制御の流れを示す。
【００５７】
図７に示したように、制御回路１１は、データ判定制御回路１７に制御信号を送出して、プログラムベリファイ用リファレンスセル（ＰＧＭＶ＿ＣＥＬＬ）を指定し、センスアンプ３２を介してこのリファレンスセルの固定の閾値を基準側電圧として受取る。また、制御回路１１は、Ｘデコーダ１４、Ｙデコーダ１５に制御信号を送出して、リファレンスセル領域１６ＢのリファレンスセルＡを指定し、カスコード回路３４及びセンスアンプ３２を介してこのリファレンスセルＡの閾値を入力側電圧として受取る。この場合、平均電圧算出回路３６は非活性化され、カスコード回路３４からの電圧信号をそのままセンスアンプ３２に出力するように機能する。
【００５８】
図８は、図６のフローチャートの第２手順（Ｓ２０−Ｓ２８）を実行する際の制御の流れを示す。
【００５９】
図８に示したように、制御回路１１は、Ｘデコーダ１４、Ｙデコーダ１５に制御信号を送出して、リファレンスセル領域１６ＢのリファレンスセルＡを指定し、カスコード回路３４及びセンスアンプ３２を介してこのリファレンスセルＡの閾値を基準側電圧として受取る。この場合、平均電圧算出回路３６は非活性化され、カスコード回路３４からの電圧信号をそのままセンスアンプ３２に出力するように機能する。また、制御回路１１は、Ｘデコーダ１４、Ｙデコーダ１５に制御信号を送出して、コアセル領域１６Ａの各メモリセルを指定し、カスコード回路３３及びセンスアンプ３２を介して各メモリセルの読み出しレベルを入力側電圧として受取る。
【００６０】
図９は、図６のフローチャートの第３手順（Ｓ３０−Ｓ３８）を実行する際の制御の流れを示す。
【００６１】
図９に示したように、制御回路１１は、Ｘデコーダ１４、Ｙデコーダ１５に制御信号を送出して、コアセル領域１６Ａの各メモリセルを指定し、カスコード回路３３及びセンスアンプ３２を介して各メモリセルの読み出しレベルを基準側電圧として受取る。また、制御回路１１は、Ｘデコーダ１４、Ｙデコーダ１５に制御信号を送出して、リファレンスセル領域１６ＢのリファレンスセルＢを指定し、カスコード回路３５及びセンスアンプ３２を介してこのリファレンスセルＢの閾値を入力側電圧として受取る。この場合、平均電圧算出回路３６は非活性化され、カスコード回路３５からの電圧信号をそのままセンスアンプ３２に出力するように機能する。
【００６２】
図１０は、本発明の一実施例に係る不揮発性半導体記憶装置がデータ読み出し動作を実行する際の制御の流れを示す。
【００６３】
図１０に示したように、制御回路１１は、実際のデータ読み出し動作時に、Ｘデコーダ１４、Ｙデコーダ１５に制御信号を送出して、コアセル領域１６Ａの読み出しメモリセルを指定し、カスコード回路３３及びセンスアンプ３２を介して該当メモリセルの読み出しレベルを入力側電圧として受取る。同時に、Ｘデコーダ１４、Ｙデコーダ１５に制御信号を送出して、リファレンスセル領域１６ＢのリファレンスセルＡとリファレンスセルＢを指定し、カスコード回路３４とカスコード回路３５を介して、リファレンスセルＡとリファレンスセルＢの各閾値を平均電圧算出回路３６に供給する。この場合、平均電圧算出回路３６は活性化されており、制御回路１１は、平均電圧算出回路３６から出力される、リファレンスセルＡとリファレンスセルＢの閾値の平均値を、センスアンプ３２を介して基準側電圧として受取る。データ判定制御回路１７は、このリファレンスレベルと該当メモリセルのデータの読み出しレベルとを大小比較することによって、データが“１”であるか、或いは“０”であるかについて判定する。判定されたデータは、データラッチ３１に供給される。
【００６４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載された範囲内で様々な変形が可能である。
【００６５】
たとえば、上記実施例のリファレンスセル設定方式では、各メモリセルの読み出し選択した側と反対側がプログラム状態である場合を例として説明したが、各メモリセルの読み出し選択した側と反対側が消去状態である場合や、その他の場合についても、本発明のリファレンスセル設定方式は適用可能である。
【００６６】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置においては、データ判定制御回路が第１のリファレンスセルに基づいて各メモリセルをプログラムベリファイすることで各メモリセルの閾値の分布を求め、得られた閾値の分布に基づいて第２のリファレンスセルを設定する。プログラム状態でトラップされた電荷の影響で閾値が変動した場合にも、その閾値の変動を考慮したリファレンスセルの設定が可能である。従って、充分な読み出しマージンを安定して提供することができる。
【図面の簡単な説明】
【図１】ダブルビットセルの構成を示す図である。
【図２】従来のリファレンスセル設定方式を説明するための図である。
【図３】本発明のリファレンスセル設定方式を説明するための図である。
【図４】本発明を適用する不揮発性半導体記憶装置の構成を示すブロック図である。
【図５】データ読み出し動作に関連する回路構成を示す図である。
【図６】本発明の一実施例に係る不揮発性半導体記憶装置が実行するリファレンスセル設定方式を説明するためのフローチャートである。
【図７】図６のフローチャートの第１手順を実行する際の制御の流れを示す図である。
【図８】図６のフローチャートの第２手順を実行する際の制御の流れを示す図である。
【図９】図６のフローチャートの第３手順を実行する際の制御の流れを示す図である。
【図１０】本発明の一実施例に係る不揮発性半導体記憶装置がデータ読み出し動作を実行する際の制御の流れを示す図である。
【符号の説明】
１０  不揮発性半導体記憶装置
１１  制御回路
１２  入出力バッファ
１３  アドレスラッチ
１４  Ｘデコーダ
１５  Ｙデコーダ
１６  メモリセルアレイ
１６Ａ  コアセル領域
１６Ｂ  リファレンスセル領域
１７  データ判定制御回路
１８  書き込み回路
１９  消去回路
２０  チップイネーブル／出力イネーブル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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