(57)【要約】【課題】製造要因、使用環境に影響されずに正確にジッタ量を測定でき、ノイズに強いディジタル回路で構成されるジッタテスト回路を提供する。【解決手段】キャリブレーションフェーズではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してウィンドウ信号生成回路１１の出力である比較用クロック信号ＤＣＬＫの信号変化エッジと１周期分遅れたＤＣＬＫをもとに生成されたウィンドウ信号ＷＳのウィンドウの中央とが一致するように調整する。ジッタの良否判定ではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してジッタ規格値にウィンドウ幅を設定し、比較回路１３により比較用クロック信号ＤＣＬＫの信号変化エッジがウィンドウ内にあるか否かを検出する。ウィンドウ内にない場合には不良と判定する。【選択図】　　　図２
2004085236.tif 000002
【特許請求の範囲】
【請求項１】
ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、
前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第１の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第２の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第３の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、
前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、
動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第２の時間が前記第１の時間にジッタがない場合の前記タイミング信号の１周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し前記第３の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えることを特徴とするジッタテスト回路。
【請求項２】
前記テスト制御回路は、
キャリブレーションモードでは、前記第２の時間を前記タイミング信号の１周期に前記第１の時間と前記第３の時間とを加えた時間よりも大きい時間にして前記遅延制御情報を初期設定したのちに前記遅延制御情報を操作して前記第２の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第２の時間に対応する遅延制御情報を探索し、
良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第３の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定することを特徴とする請求項１に記載のジッタテスト回路。
【請求項３】
ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、
前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第１の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第２の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第３の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、
前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、
動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第２の時間が前記第１の時間にジッタのない場合の前記タイミング信号の１周期を加えた時間と等しくなる遅延制御情報を探索し、ジッタ測定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し前記比較回路により前記第３の時間を変化させて複数回比較した結果に基づいてジッタ値を決定するテスト制御回路と、
前記テスト制御回路により決定されたジッタ値と前記遅延制御情報とから符号化されたジッタ情報を生成して出力する符号化回路とを備えることを特徴とするジッタテスト回路。
【請求項４】
前記テスト制御回路は、
キャリブレーションモードでは、前記第２の時間を前記タイミング信号の１周期に前記第１の時間と前記第３の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第２の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第２の時間に対応する遅延制御情報を探索し、
ジッタ測定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し、遅延制御情報により前記第３の時間を制御して前記ウィンドウの幅を変化させながら前記比較回路の比較結果と対応させて監視し良品から不良へと判定が変わる臨界値の第３の時間に対応する遅延制御情報からジッタ値を決定することを特徴とする請求項３に記載のジッタテスト回路。
【請求項５】
前記第１の時間が０であり、前記所定の信号レベルがローレベルであることを特徴とする請求項１，２，３または４に記載のテスト制御回路。
【請求項６】
前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第２の時間から前記第３の時間を引いた時間だけ遅延させて生成した第１の遅延タイミング信号を出力する第１の可変遅延回路と、
前記第１の遅延タイミング信号を入力し前記第３の時間の２倍の時間だけ遅延させて生成した第２の遅延信号を出力する　第２の可変遅延回路と、
前記第１の遅延タイミング信号と前記第２の遅延タイミング信号とを入力し排他的論理和をとり反転出力するゲート回路とを備え、
前記タイミング信号を前記比較用タイミング信号として出力し前記ゲート回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項５に記載のジッタテスト回路。
【請求項７】
前記第１の時間と前記第３の時間とが等しく、前記所定の信号レベルがローレベルであることを特徴とする請求項１，２，３または４に記載のテスト制御回路。
【請求項８】
前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第２の時間から前記第３の時間を引いた時間だけ遅延させて生成した第１の遅延タイミング信号を出力する第１の可変遅延回路と、
前記第１の遅延タイミング信号を入力し前記第３の時間の２倍の時間だけ遅延させて生成した第２の遅延信号を出力する第２の可変遅延回路と、
前記第１の遅延タイミング信号と前記第２の遅延タイミング信号とを入力し排他的論理和をとり反転出力するゲート回路と、
前記タイミング信号を入力し前記第３の時間と等しい第１の時間だけ遅延させる第３の可変遅延回路とを備え、
前記第３の可変遅延回路の出力を前記比較用タイミング信号として出力し前記ゲート回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項７に記載のジッタテスト回路。
【請求項９】
前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第３の時間の２倍の時間だけ遅延させて生成した遅延タイミング信号を出力する第１の可変遅延回路と、
前記タイミング信号と前記遅延タイミング信号とを入力し排他的論理和をとり反転出力するゲート回路と、
前記ゲート回路の出力を入力し前記第２の時間から前記第３の時間を引いた時間だけ遅延させる第２の可変遅延回路と、
前記タイミング信号を入力し前記第３の時間と等しい第１の時間だけ遅延させる第３の可変遅延回路とを備え、
前記第３の可変遅延回路の出力を前記比較用タイミング信号として出力し前記第２の可変遅延回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項７に記載のジッタテスト回路。
【請求項１０】
前記比較回路は、
前記比較用タイミング信号の立ち上がりで前記ウィンドウ信号の信号レベルを取り込む第１のフリップフロップと、
前記比較用タイミング信号の立ち下がりで前記ウィンドウ信号の信号レベルをを取り込む第２のフリップフロップと、
前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とを入力し論理和をとり不良判定信号を出力する論理和回路とを備えることを特徴とする請求項６，８または９に記載のジッタテスト回路。
【請求項１１】
前記第１の時間が０であり、前記所定の信号レベルがハイレベルであることを特徴とする請求項１，２，３または４に記載のテスト制御回路。
【請求項１２】
前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第２の時間から前記第３の時間を引いた時間だけ遅延させて生成した第１の遅延タイミング信号を出力する第１の可変遅延回路と、
前記第１の遅延タイミング信号を入力し前記第３の時間の２倍の時間だけ遅延させて生成した第２の遅延信号を出力する　第２の可変遅延回路と、
前記第１の遅延タイミング信号と前記第２の遅延タイミング信号とを入力し排他的論理和をとる排他的論理和回路とを備え、
前記タイミング信号をそのまま前記比較用タイミング信号として出力し前記排他的論理和回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項１１に記載のジッタテスト回路。
【請求項１３】
前記第１の時間と前記第３の時間とが等しく、前記所定の信号レベルがハイレベルであることを特徴とする請求項１，２，３または４に記載のテスト制御回路。
【請求項１４】
前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第２の時間から前記第３の時間を引いた時間だけ遅延させて生成した第１の遅延タイミング信号を出力する第１の可変遅延回路と、
前記第１の遅延タイミング信号を入力し前記第３の時間の２倍の時間だけ遅延させて生成した第２の遅延信号を出力する第２の可変遅延回路と、
前記第１の遅延タイミング信号と前記第２の遅延タイミング信号とを入力し排他的論理和をとる排他的論理和回路と、
前記タイミング信号を入力し前記第３の時間と等しい第１の時間だけ遅延させる第３の可変遅延回路とを備え、
前記第３の可変遅延回路の出力を前記比較用タイミング信号として出力し前記排他的論理和回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項１３に記載のジッタテスト回路。
【請求項１５】
前記ウィンドウ信号生成回路は、
前記タイミング信号を入力し前記第３の時間の２倍の時間だけ遅延させて生成した遅延タイミング信号を出力する第１の可変遅延回路と、
前記タイミング信号と前記遅延タイミング信号とを入力し排他的論理和をとる排他的論理和回路と、
前記排他的論理和回路の出力を入力し前記第２の時間から前記第３の時間を引いた時間だけ遅延させる第２の可変遅延回路と、
前記タイミング信号を入力し前記第３の時間と等しい第１の時間だけ遅延させる第３の可変遅延回路とを備え、
前記第３の可変遅延回路の出力を前記比較用タイミング信号として出力し前記第２の可変遅延回路の出力を前記ウィンドウ信号として出力することを特徴とする請求項１３に記載のジッタテスト回路。
【請求項１６】
前記比較回路は、
前記比較用タイミング信号の立ち上がりで前記ウィンドウ信号の信号レベルをを取り込む第１のフリップフロップと、
前記比較用タイミング信号の立ち下がりで前記ウィンドウ信号の信号レベルを取り込む第２のフリップフロップと、
前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とを入力し論理積をとり反転して不良判定信号を出力する否定論理積回路とを備えることを特徴とする請求項１２，１４または１５に記載のジッタテスト回路。
【請求項１７】
データ信号を入力してデータ信号に同期したタイミング信号を抽出して再生するクロックリカバリＰＬＬ回路から出力される前記タイミング信号を対象としてジッタを検出するジッタテスト回路において、
前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第１の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第２の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第３の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、
前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、
前記データ信号において同符号のデータが所定のデータ数以上連続したことを検出したときに同符号連続データ検出信号を出力する同符号連続データ検出回路と、
動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第２の時間が前記第１の時間にジッタがない場合の前記タイミング信号の１周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し前記第３の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えることを特徴とするジッタテスト回路。
【請求項１８】
前記テスト制御回路は、
キャリブレーションモードでは、前記第２の時間を前記タイミング信号の１周期に前記第１の時間と前記第３の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第２の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第２の時間に対応する遅延制御情報を探索し、
良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第３の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定することを特徴とする請求項１７に記載のジッタテスト回路。
【請求項１９】
請求項１から１６に記載のジッタテスト回路のうち何れかひとつのジッタテスト回路を搭載したことを特徴とする半導体装置。
【請求項２０】
外部から入力する基準タイミング信号を分周してタイミング信号を生成する分周回路と、
請求項１から１６に記載のジッタテスト回路のうち何れかひとつのジッタテスト回路とを搭載し、
前記タイミング信号がテスト対象信号として前記ジッタテスト回路に供給されることを特徴とする半導体装置。
【請求項２１】
外部から入力する基準タイミング信号と位相同期したタイミング信号を生成するＰＬＬ回路と、
請求項１から１６に記載のジッタテスト回路のうち何れかひとつのジッタテスト回路とを搭載し、
前記タイミング信号がテスト対象信号として前記ジッタテスト回路に供給されてなることを特徴とする半導体装置。
【請求項２２】
前記ＰＬＬ回路が基準タイミング信号の逓倍の周波数の位相同期したタイミング信号を生成する逓倍ＰＬＬ回路であることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
外部からデータ信号を入力してデータ信号に同期したタイミング信号を抽出して再生するクロックリカバリＰＬＬ回路と、
請求項１７または１８に記載のジッタテスト回路とを搭載し、
前記タイミング信号がテスト対象信号として前記ジッタテスト回路に供給されてなることを特徴とする半導体装置。
【請求項２４】
ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、
ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、
前記キャリブレーションフェーズで調整された位置に設けられたウィンドウと前記比較用タイミング信号の立ち上がり点および立ち下がり点とを複数回比較し立ち上がり点または立ち下がり点の少なくとも一方が前記所定の幅のウィンドウの外であると判定された回数が所定の回数以上である場合に不良と判定する良否判定フェーズとを備えることを特徴とするジッタテスト方法。
【請求項２５】
ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、
ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、
前記比較用タイミング信号の立ち上がり点および立ち下がり点と前記キャリブレーションフェーズで調整されたウィンドウとを前記ウィンドウの中央に対する両側の幅を変化させることによりウィンドウの幅を変化させながら複数回比較し不良と判定される臨界のウィンドウ幅を検出してジッタ値を決定し符号化して出力するジッタ測定フェーズとを備えることを特徴とするジッタテスト方法。
【請求項２６】
前記キャリブレーションフェーズは、
ジッタ測定対象のタイミング信号を第１の時間遅延させて比較用タイミング信号を生成し、前記タイミング信号を前記タイミング信号の１周期に前記第１の時間と第３の時間とを加えた時間よりも大きい値に設定された第２の時間だけ遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに前記第３の時間の幅をもつウィンドウを設ける第１のステップと、
前記比較用タイミング信号の立ち上がり点が前記ウィンドウ内にあるか否か及び立ち下がり点がウィンドウ内にあるか否かを比較判定する第２のステップと、前記第２のステップで前記比較用タイミング信号の立ち上がり点及び立ち下がり点のいずれも前記ウィンドウ内にないと判定された場合に前記第２の時間を１基本遅延単位分小さくして前記第２のステップに戻る第３のステップと、
前記第２のステップで前記比較用タイミング信号の立ち上がり点又は立ち下がり点のいずれかが前記ウィンドウ内にあると判定された場合にそのときの前記第２の時間に対応する基本遅延単位の個数を最大基本遅延単位数として記憶する第４のステップと、
前記第２の時間を１基本遅延単位分小さくする第５のステップと、
前記比較用タイミング信号の立ち上がり点が前記ウィンドウ外にあるか否か及び立ち下がり点がウィンドウ外にあるか否かを比較判定する第６のステップと、前記第６のステップで前記比較用タイミング信号の立ち上がり点及び立ち下がり点のいずれも前記ウィンドウ内にあると判定された場合に前記第２の時間を１基本遅延単位分小さくして前記第６のステップに戻る第７のステップと、
前記第６のステップで前記比較用タイミング信号の立ち上がり点又は立ち下がり点のいずれかが前記ウィンドウ外にあると判定された場合にそのときの遅延値に対応する基本遅延単位の個数を最小基本遅延単位数として記憶する第８のステップと、
前記最大基本遅延単位数と前記最小基本遅延単位数とを加算して２で割ることにより前記タイミング信号の１周期に前記第１の時間を加えた時間であるキャリブレーション済みの第２の時間に相当する基本遅延単位の個数を算出する第９のステップとを備える請求項２４または２５に記載のジッタテスト方法。
【請求項２７】
前記第２のステップにおいて、前記比較用タイミング信号の立ち上がり点及び立ち下がり点がウィンドウ内にあるか否かの判定が複数回の比較の結果でウィンドウ内にあると判定された回数が所定の回数以上であるときにウィンドウ内にあるとの判定を有効とし、
前記第６のステップにおいて、前記比較用タイミング信号の立ち上がり点及び立ち下がり点がウィンドウ内にあるか否かの判定が、複数回の比較の結果でウィンドウ外にあると判定された回数が所定の回数以上であるときにウィンドウ外にあるとの判定を有効とすることを特徴とする請求項２６に記載のジッタテスト方法。
【請求項２８】
前記ジッタ測定フェーズは、
ジッタ測定対象のタイミング信号から外部から入力したコマンドに指定された基本遅延単位の個数により決まる第１の時間だけ遅延させて前記比較用タイミング信号を生成し、前記タイミング信号の立ち上がり点又は立ち下がり点から対応するウィンドウの中央までの第２の時間を前記キャリブレーションフェーズで算出された基本遅延単位の個数により決まる時間に前記第１の時間を加えた時間に設定し、前記ウィンドウの中央から両側に広がるウィンドウ幅の片側幅を決める第３の時間を前記第１の時間と等しい時間に設定し、測定回数を設定する第１のステップと、
前記比較用タイミング信号の立ち上がり点が前記ウィンドウ内にあるか否か及び立ち下がり点が前記ウィンドウ内にあるか否かを比較判定する第２のステップと、
前記第２のステップで比較用タイミング信号の立ち上がり点及び立ち下がり点がウィンドウ内にあると判定された場合でウィンドウ内にあると判定された回数が第１の所定の回数に達した場合には前記第３の時間を１基本遅延単位分小さくして前記第２のステップに戻る第３のステップと、
前記第２のステップで比較用タイミング信号の立ち上がり点又は立ち下がり点のいずれかがウィンドウ内にないと判定された場合でウィンドウ内にないと判定された回数が第２の所定の回数に達した場合には前記第３の時間に対応する基本遅延単位の個数をジッタ値に対応する基本遅延単位数として記憶する第４のステップと、
前記第２のステップから前記第４のステップまでを前記測定回数だけ実行したか否かを判定する第５のステップと、
前記第５のステップで前記測定回数だけ実行したと判定されたときに測定回数分の記憶されたジッタ値に対応する基本遅延単位数を読み出して平均化されたジッタ値に対応する基本遅延単位数を算出する第６のステップと、
前記平均化されたジッタ値に対応する基本遅延単位数を符号化して出力する第７のステップとを備えることを特徴とする請求項２５に記載のジッタテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はジッタのテストに関し、特に、クロック信号などの周期的にハイレベルとローレベルを繰り返すタイミング信号のジッタを検出するジッタテスト回路、ジッタテスト回路を搭載した半導体装置およびジッタテスト方法に関する。
【０００２】
【従来の技術】
ＰＬＬ（　Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路は、マイクロプロセッサのクロック信号や無線装置の局部発振信号等の基準周波数の発生回路として広く用いられている。ＰＬＬ回路は、周知のように、基準のタイミング信号（例えば外部からの入力クロック信号）とＰＬＬの出力のタイミング信号（例えば半導体装置の内部に供給するクロック信号）とを比較して位相差がある場合には位相を合わせるように動作する。
【０００３】
ＰＬＬ回路が出力するクロック信号などのハイレベルとローレベルが周期的に繰り返すタイミング信号には、一般的に信号の時間的揺らぎであるジッタが存在する。クロック信号の供給先であるディジタル論理回路等では、ジッタが誤動作要因となるので、クロック信号のジッタ値を測定し、また、ジッタを一定値以下に管理する必要が生じる。
【０００４】
ジッタを測定するテスト回路の一例が特開２００１−１６６００７号公報に記載されている。図２９はジッタテスト回路の第１の従来例のブロック図である。
【０００５】
図２９において、ＰＬＬ回路から出力されたクロック信号ＣＬＫと基準遅延回路１７１を通った遅延クロック信号ＤＦは、比較回路１７２で比較され、例えば遅延差に相当する間がハイレベルになる遅延差信号ＤＫが出力される。ジッタ検出回路１７３では遅延差信号ＤＫのハイレベルの変動幅からジッタ値を算出し、ジッタ値がジッタ規格値ＪＳよりも大きい場合には不良信号ＮＧを出力する。
【０００６】
しかしながら、図２９の第１の従来例では基準遅延回路１７１の遅延値が製造要因や使用環境により変化するために遅延差信号ＤＫのハイレベル幅とジッタによる変動幅の比率からジッタ値を算出する場合には正確なジッタ値を算出できないという問題点があった。
【０００７】
パルス幅の測定方法として、測定するパルス幅よりも小さい周期のサンプリング信号を用いて測定対象のパルス幅に含まれるサンプリングパルスの個数を計数する技術が特開昭６２−１３１６３７号公報に記載されている。この技術を第１の従来例のジッタ検出回路１７３に適用しサンプリング信号として外部から一定の周波数の信号を供給することにより、遅延差信号ＤＫのハイレベル幅のジッタによる変動幅を製造要因や使用環境に影響されることなく測定することが可能となる。しかしながら、ジッタテスト回路をこのように構成した場合には、ジッタ値はサンプリング信号の周期の単位でしか測定できず、荒い精度でしか測定できないという新たな問題点が生じる。
【０００８】
これに対して、遅延回路の遅延値の製造要因や使用環境による変化を校正することによりジッタ測定の正確さを向上させた第２の従来例が同じく特開２００１−１６６００７号公報に開示されている。図３０は第２の従来例のブロック図である。
【０００９】
図３０において、測定部１８１内の遅延回路と校正部１８２内の電圧制御発振回路（ＶＣＯ）とは出力が入力に帰還するか否かの点以外は同一の構成であり、制御信号ＣＤにより遅延回路の遅延値およびＶＣＯの発振周期が同時にかつ同様に変わるようになっている。図３０のジッタテスト回路では、ジッタ測定に先立って遅延回路の校正を行う。校正部１８２のセレクタで外部校正信号ＣＧを選択し、制御信号ＣＤとしてＶＣＯに供給すると、ＶＣＯは制御信号ＣＤの電圧値に基づく周波数の発振信号ＰＯを出力する。一方、校正部１８２内のアナログ・ディジタル変換器（Ａ／Ｄ）はこの制御信号ＣＤをアナログ・ディジタル変換し、ディジタル制御信号ＤＣを出力する。校正部１８２内のＶ−Ｆ測定回路２４は、ディジタル制御信号ＤＣに対応する制御信号ＣＤの電圧対発振信号ＰＯの周波数の関係であるＶ−Ｆ特性を測定し遅延校正信号ＶＦを出力する。
【００１０】
ジッタ測定では、校正部１８２のセレクタは測定部１８１からの遅延値検出信号ＣＳを制御信号ＣＤとして選択する。ジッタの測定時には、測定部１８１においてクロック信号ＣＬＫと遅延回路を通った遅延信号ＤＶとの位相を比較し、位相ずれに応じた直流電圧をチャージポンプから遅延値検出信号ＣＳとして出力する。セレクタから遅延値検出信号ＣＳが制御信号ＣＤとして出力されＡ／Ｄに供給される。Ａ／Ｄは制御信号ＣＤの電圧値ををディジタル信号に変換しディジタル検出信号ＤＳとしてジッタ計算部１８３内の遅延値検出回路に送る。
【００１１】
遅延値検出回路は、ディジタル検出信号ＤＳの供給を受け、予め供給を受けた遅延校正信号ＶＦに基づきディジタル検出信号が表す測定部１８１内の遅延回路の遅延信号ＤＶの最大遅延値ＭＡＸと最小遅延値ＭＩＮを検出し、これら最大遅延値ＭＡＸと最小遅延値ＭＩＮの各々をジッタ計算部１８３内の演算回路に供給する。演算回路はこれら最大遅延値ＭＡＸと最小遅延値ＭＩＮの遅延差であるジッタ値ＤＴを算出し、比較回路に供給する。比較回路は供給を受けたジッタ値ＤＴを規格値ＪＳと比較しジッタ値ＤＴが規格値ＪＳを越える場合には不良信号ＮＧを出力する。
【００１２】
このように、第２の従来例では、校正モードで校正信号ＣＧの電圧値に対する発振信号ＰＯの周波数との関係であるＶ−Ｆ特性を測定しこのＶ−Ｆ特性に対応する遅延校正信号ＶＦを生成し、ジッタ測定モードで遅延校正信号ＶＦに基づいて被測定信号であるクロック信号ＣＬＫの遅延値を測定し、その最大値、最小値からジッタを計算するので、製造要因、使用環境による遅延回路の遅延量の変化を校正するので、第１の従来例と比較してより正確なジッタ測定が可能である。
【００１３】
【発明が解決しようとする課題】
しかしながら、第２の従来例においては、測定部１８１内のチャージポンプにローパスフィルターが内蔵され、また校正部にはアナログ・ディジタル変換器が必要である。これらの回路はアナログ電圧を扱うために雑音に敏感であり、周囲のディジタル回路からの雑音の影響を受けないように配置を工夫しなければならず、設計が煩雑となる。また、測定部、校正部、ジッタ計算部のそれぞれを構成する要素回路自体の占有面積に加えて、周囲からの雑音からローパスフィルターやアナログ・ディジタル変換回路を隔離するための領域を必要とするので第２の従来例は大きな占有面積を必要とする。
【００１４】
本発明は、このような状況に鑑みてなされたもので、本発明の目的は、第２の従来例と同様に製造要因、使用環境に影響されずに正確にジッタ量を測定でき、全体がディジタル回路で構成されるため第２の従来例よりも設計が容易で小さい占有面積で実現できるジッタテスト回路と、このジッタ回路を搭載した半導体装置と、ジッタテスト方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の第１の発明のジッタテスト回路は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第１の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第２の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第３の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第２の時間が前記第１の時間にジッタがない場合の前記タイミング信号の１周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し前記第３の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えて構成される。さらに、前記テスト制御回路が、キャリブレーションモードでは、前記第２の時間を前記タイミング信号の１周期に前記第１の時間と前記第３の時間とを加えた時間よりも大きい時間にして前記遅延制御情報を初期設定したのちに前記遅延制御情報を操作して前記第２の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第２の時間に対応する遅延制御情報を探索し、良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第３の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定するように構成してもよい。
【００１６】
本発明の第２の発明のジッタテスト回路は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト回路において、前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第１の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第２の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第３の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第２の時間が前記第１の時間にジッタのない場合の前記タイミング信号の１周期を加えた時間と等しくなる遅延制御情報を探索し、ジッタ測定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し前記比較回路により前記第３の時間を変化させて複数回比較した結果に基づいてジッタ値を決定するテスト制御回路と、前記テスト制御回路により決定されたジッタ値と前記遅延制御情報とから符号化されたジッタ情報を生成して出力する符号化回路とを備えて構成される。さらに、前記テスト制御回路が、キャリブレーションモードでは、前記第２の時間を前記タイミング信号の１周期に前記第１の時間と前記第３の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第２の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第２の時間に対応する遅延制御情報を探索し、ジッタ測定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し、遅延制御情報により前記第３の時間を制御して前記ウィンドウの幅を変化させながら前記比較回路の比較結果と対応させて監視し良品から不良へと判定が変わる臨界値の第３の時間に対応する遅延制御情報からジッタ値を決定するように構成してもよい。
【００１７】
本発明の第３の発明のテスト回路は、データ信号を入力してデータ信号に同期したタイミング信号を抽出して再生するクロックリカバリＰＬＬ回路から出力される前記タイミング信号を対象としてジッタを検出するジッタテスト回路において、前記タイミング信号と遅延時間を基本遅延単位の個数として指定する遅延制御情報とを入力し、前記遅延制御情報に基づいて前記タイミング信号を第１の時間だけ遅延させて生成した比較用タイミング信号と前記タイミング信号を第２の時間遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第３の時間の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号とを生成して出力するウィンドウ信号生成回路と、前記比較用タイミング信号と前記ウィンドウ信号とを比較し前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウ内にあるか否かを検出し比較結果を出力する比較回路と、前記データ信号において同符号のデータが所定のデータ数以上連続したことを検出したときに同符号連続データ検出信号を出力する同符号連続データ検出回路と、動作モード指定を含むコマンドと前記比較結果とを入力して前記遅延制御情報の生成およびテスト動作の実行を制御し、キャリブレーションモードのときには前記第２の時間が前記第１の時間にジッタがない場合の前記タイミング信号の１周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し前記第３の時間をジッタ規格値に設定し前記比較回路からの比較結果により良否を判定するテスト制御回路とを備えて構成される。さらに、前記テスト制御回路が、キャリブレーションモードでは、前記第２の時間を前記タイミング信号の１周期に前記第１の時間と前記第３の時間とを加えた時間よりも大きい初期時間にして前記遅延制御情報を設定したのちに前記遅延制御情報を操作して前記第２の時間の遅延時間を基本遅延単位の刻みで徐々に減少させながら前記比較回路からの比較結果を監視しジッタがない場合に前記比較用タイミング信号の立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる前記第２の時間に対応する遅延制御情報を探索し、良否判定モードでは、前記キャリブレーションモードで探索された遅延制御情報に基づいて前記第２の時間を設定し、外部から入力されたコマンドに基づき遅延制御情報を生成してジッタ規格値に前記第３の時間を設定し、前記比較回路での複数回の比較結果を取り込み前記比較用タイミング信号の立ち上がり点及び立ち下がり点の前記ウィンドウからの逸脱を示す比較結果の発生数が所定数以上であるときに不良と判定するように構成してもよい。
【００１８】
本発明の第４の発明の半導体装置は、第１の発明のジッタテスト回路、第２の発明のジッタテスト回路、第３の発明のジッタテスト回路のうち何れかひとつのジッタテスト回路を搭載したことを特徴としている。分周回路を搭載して分周回路の出力をジッタテスト回路に入力するようにしてもよく、またはＰＬＬ回路を搭載してＰＬＬ回路の出力をジッタテスト回路に入力するようにしてもよく、または逓倍ＰＬＬ回路を搭載して逓倍ＰＬＬ回路の出力をジッタテスト回路に入力するようにしてもよく、または、クロックリカバリＰＬＬ回路を搭載してクロックリカバリＰＬＬ回路の出力をジッタテスト回路に入力するようにしてもよい。
【００１９】
本発明の第５の発明のジッタテスト方法は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、前記キャリブレーションフェーズで調整された位置に設けられたウィンドウと前記比較用タイミング信号の立ち上がり点および立ち下がり点とを複数回比較し立ち上がり点または立ち下がり点の少なくとも一方が前記所定の幅のウィンドウの外であると判定された回数が所定の回数以上である場合に不良と判定する良否判定フェーズとを備えることを特徴としている。
【００２０】
本発明の第６の発明のジッタテスト方法は、ハイレベルとローレベルとを交互に周期的に繰り返すタイミング信号のジッタを検出するジッタテスト方法において、ジッタ測定対象のタイミング信号を遅延させて生成した比較用タイミング信号の立ち上がり点及び立ち下がり点がジッタがない場合にはそれぞれに対応して設けられた所定の幅のウィンドウの中央に位置するように遅延回路の基本遅延単位の個数を調整して前記ウィンドウの位置を決めるキャリブレーションフェーズと、前記比較用タイミング信号の立ち上がり点および立ち下がり点と前記キャリブレーションフェーズで調整されたウィンドウとを前記ウィンドウの中央に対する両側の幅を変化させることによりウィンドウの幅を変化させながら複数回比較し不良と判定される臨界のウィンドウ幅を検出してジッタ値を決定し符号化して出力するジッタ測定フェーズとを備えることを特徴としている。
【００２１】
【発明の実施の形態】
以下、本発明の好ましい実施形態について図面を参照しながら詳細に説明する。なお、以下の説明は本発明の代表的な実施の形態を示すものであり、本発明が以下の説明に限定されて解釈されるものではない。
【００２２】
図１は、本発明のジッタテスト回路を搭載した半導体装置を模式的に示す図である。半導体装置２００は、ジッタテスト回路１と、ＰＬＬ回路２と、内部回路３とを備えている。
【００２３】
ＰＬＬ回路は、外部から基準のタイミング信号である入力クロック信号ＩＣＬＫを入力しこれと位相同期したタイミング信号であるクロック信号ＣＬＫを出力する。
【００２４】
内部回路３はクロック信号ＣＬＫに同期して動作するディジタル論理回路であり、入力データＩＤＡＴをディジタル論理演算して出力データＯＤＡＴを出力する。
【００２５】
ジッタテスト回路１はクロック信号ＣＬＫを入力し外部からの入力コマンドＣＭＤにしたがってキャリブレーションモード又は良否判定モードで動作し、キャリブレーションモードではジッタテスト回路１の内部の遅延回路の遅延値を校正し、良否判定モードではジッタが外部からコマンドＣＭＤで指定されたジッタ規格値ＪＳと比較して判定結果信号ＪＤＧを出力する。
【００２６】
図２は、本発明のジッタテスト回路の一実施の形態のブロック図である。ジッタテスト回路１ａは、ウィンドウ信号生成回路１１とテスト制御回路１２と比較回路１３とを備えている。
【００２７】
ウィンドウ信号生成回路１１は、クロック信号ＣＬＫと遅延制御情報ＤＩＮＦとを入力し、遅延制御情報ＤＩＮＦに基づいてクロック信号を第１の時間Ｄ１だけ遅延させて生成した比較用クロック信号ＤＣＬＫと、クロック信号ＣＬＫを第１の時間Ｄ１に第２の時間Ｄ２から第３の時間Ｄ３を引いた（Ｄ２−Ｄ３）だけ遅延させた信号の立ち上がり点及び立ち下がり点に対して前後にそれぞれに第３の時間Ｄ３の幅で所定の信号レベルとなるウィンドウを設けたウィンドウ信号ＷＳとを生成して出力する。
【００２８】
ウィンドウ信号生成回路１１は、例えば図３（ａ）のウィンドウ信号生成回路１１ａに示すように、クロック信号ＣＬＫを入力し、第２の時間Ｄ２から第３の時間Ｄ３を引いた時間だけ遅延させて生成した第１の遅延信号Ｔ１を出力する第１の可変遅延回路２１と、第１の遅延信号Ｔ１を入力し第３の時間Ｄ３の２倍の時間だけ遅延させて生成した第２の遅延信号Ｔ２を出力する第２の可変遅延回路２２と、第１の遅延信号Ｔ１と第２の遅延信号Ｔ２とを入力する排他的論理和回路２３と、排他的論理和回路２３の出力を入力し反転してウィンドウ信号として出力するインバータ２４とを有して構成される。図３（ａ）のウィンドウ信号生成回路１１ａは第１の時間Ｄ１を０とした場合のウィンドウ信号生成回路の一例である。各可変遅延回路は、例えば２段のインバータで構成された基本遅延単位が複数直列に接続され、出力取りだし位置を切り替えることにより遅延値を可変にできるように構成される。
【００２９】
比較回路１３は、比較用クロック信号ＤＣＬＫとウィンドウ信号ＷＳとを比較し、比較用クロック信号ＤＣＬＫの立ち上がり点及び立ち下がり点がウィンドウ信号ＷＳのウィンドウ内にあるか否かを検出し比較結果を出力する。
【００３０】
比較回路１３は、例えば図４の比較回路１３ａに示すように、比較用クロック信号ＤＣＬＫの立ち上がりでウィンドウ信号ＷＳの信号レベルを取り込むフリップフロップ３１と、比較用クロック信号ＤＣＬＫを反転するインバータ３２と、比較用クロック信号ＤＣＬＫの反転信号の立ち上がりでウィンドウ信号ＷＳの信号レベルをを取り込むフリップフロップ３３と、フリップフロップ３１の出力Ｃ１とフリップフロップ３２の出力Ｃ２とを入力し論理和をとりＣ１，Ｃ２の何れかがハイレベルのときにハイレベルとなる不良判定信号ＮＧを出力する論理和回路３４とを有して構成される。
【００３１】
テスト制御回路１２は、コマンドＣＭＤに基づき比較回路１３からの不良判定信号ＮＧの状態にしたがってジッタテスト回路全体および演算部の動作制御を行う制御部１５と、コマンドＣＭＤにより初期値が指定され制御部１５の制御の下に演算して遅延制御情報ＤＩＮＦを生成する演算部１４とを有し、キャリブレーションモードのときには第２の時間Ｄ２が第１の時間Ｄ１にジッタがない場合のクロック信号ＣＬＫの１周期を加えた時間と等しくなる遅延制御情報を探索し、良否判定モードのときには第３の時間Ｄ３をジッタ規格値ＪＳに設定し比較回路１３からの不良判定信号ＮＧの状態によりにより良否を判定する。
【００３２】
ジッタテスト回路１ａはコマンドＣＭＤにより動作モードの指定、指定された動作モードにおけるウィンドウ信号生成回路の各遅延を制御する遅延制御情報ＤＩＮＦの初期値及び繰り返し測定数、パス回数、フェイル回数等の設定が行われる。
【００３３】
図５は図２のジッタテスト回路１ａの良否判定モードにおけるウィンドウ信号生成回路１１と比較回路１３の動作タイミング図である。ウィンドウ信号生成回路には図３（ａ）のウィンドウ信号生成回路１１ａを用い、比較回路には図４の比較回路１３ａを用いるものとして説明する。
【００３４】
キャリブレーションモードでは比較クロック信号ＤＣＬＫをジッタがない場合の理想的な周期Ｄｐだけ遅らせた仮想的な信号の立ち上がり及び立ち下がりがウィンドウ信号ＷＳのウィンドウの中央に位置するように調整される。キャリブレーションにより図３（ａ）のウィンドウ信号生成回路１１ａにおける第１の遅延信号Ｔ１はクロック信号ＣＬＫから１周期遅れた仮想的な信号より第３の遅延時間Ｄ３（すなわちウィンドウ幅の半分）だけ遅延が小さく、第２の遅延信号Ｔ２はクロック信号ＣＬＫから１周期遅れた仮想的な信号より第３の遅延時間Ｄ３だけ遅延が大きく設定され、ウィンドウ信号ＷＳには、第１の遅延信号Ｔ１と第２の遅延信号Ｔ２とが異なるときにローレベルのウィンドウが設定される。
【００３５】
キャリブレーションモードにおける調整により、ＰＬＬ２の出力であるクロック信号ＣＬＫにジッタがない場合には比較クロックＤＣＬＫの立ち上がり点、立ち下がり点はウィンドウ信号ＷＳのウィンドウの中央に位置するので、クロック信号ＣＬＫにジッタが発生していない範囲Ａでは、図４の比較回路１３ａにおけるフリップフロップ３１の出力Ｃ１とフリップフロップ３２の出力Ｃ２とは何れもローレベルのままとなり、不良判定信号ＮＧはローレベルで比較回路１３ａでの比較結果が良であることを示す。
【００３６】
これに対して、クロック信号ＣＬＫに第３の時間Ｄ３よりも大きな値のジッタが発生している範囲である範囲Ｂでは、比較クロックＤＣＬＫの立ち上がり点、立ち下がり点はウィンドウ信号ＷＳのウィンドウから外れる場合が生じ、比較回路１３ａにおけるフリップフロップ３１の出力Ｃ１またはフリップフロップ３２の出力Ｃ２がハイレベルになり、不良判定信号ＮＧはハイレベルとなって比較回路１３ａでの比較結果が不良であることを示す。
【００３７】
図２の第１の実施の形態のジッタテスト回路において、ウィンドウ信号生成回路は第１の実施例として説明した図３（ａ）のウィンドウ信号生成回路１１ａに代えて第２の実施例である図３（ｂ）のウィンドウ信号生成回路１１ｂとしてもよい。
【００３８】
すなわち、ウィンドウ信号生成回路１１ｂは、ＰＬＬ２からクロック信号ＣＬＫを入力し第２の時間Ｄ２から第３の時間Ｄ３を引いた時間だけ遅延させて第１の遅延信号Ｔ１１を出力する可変遅延回路２５と、第１の遅延信号Ｔ１１を入力し第３の時間Ｄ３の２倍の時間だけ遅延させて生成した第２の遅延信号Ｔ１２を出力する可変遅延回路２２と、第１の遅延信号Ｔ１１と第２の遅延信号Ｔ１２とを入力し排他的論理和をとる排他的論理和回路２３と、排他的論理和回路２３の出力を入力し反転して出力するインバータ２４と、クロック信号ＣＬＫを入力し第１の時間Ｄ１だけ遅延させる可変遅延回路２６とを備え、可変遅延回路２６の出力を比較用クロック信号ＤＣＬＫとして出力し、インバータ２４の出力をウィンドウ信号ＷＳとして出力する。図３（ａ）のウィンドウ信号生成回路１１ａではキャリブレーションにより第２の時間Ｄ２がクロック信号ＣＬＫのジッタがない場合の理想的な周期Ｄｐになるように調整されるのに対して、本実施例のウィンドウ信号生成回路１１ｂでは、キャリブレーションにより第２の時間Ｄ２が第１の時間Ｄ１にジッタがない場合のクロック信号ＣＬＫの周期Ｄｐを加えた時間になるように調整される点が異なっており、比較用クロック信号ＤＣＬＫとウィンドウ信号ＷＳとが何れも第１の時間Ｄ１だけ遅れて図４の比較回路１３ａに入力される。図３（ａ）のウィンドウ信号生成回路１１ａは本実施例のウィンドウ信号生成回路１１ｂにおいて第１の時間Ｄ１を０にした場合に相当する。なお、本実施例のウィンドウ信号生成回路１１ｂにおいて第１の時間Ｄ１を第３の時間Ｄ３と等しい値に設定する場合には、可変遅延回路２５のキャリブレーション後の遅延値がクロック信号ＣＬＫの周期Ｄｐに等しくなり、可変遅延回路２６の遅延値は第３の時間Ｄ３となるので、遅延値の設定が単純で容易になる。
【００３９】
同様に、図２の第１の実施の形態のジッタテスト回路において、ウィンドウ信号生成回路は第１の実施例として説明した図３（ａ）のウィンドウ信号生成回路１１ａに代えて第３の実施例である図３（ｃ）のウィンドウ信号生成回路１１ｃとしてもよい。
【００４０】
すなわち、ウィンドウ信号生成回路１１ｃは、クロック信号ＣＬＫを入力し第３の時間Ｄ３の２倍の時間だけ遅延させて生成した遅延信号Ｔ２１を出力する可変遅延回路２２と、クロック信号ＣＬＫと遅延信号Ｔ２１とを入力し排他的論理和をとる排他的論理和回路２３と、排他的論理和回路２３の出力を入力し反転して出力するインバータ２４と、インバータ２４の出力を入力し第２の時間Ｄ２から第３の時間Ｄ３を引いた時間だけ遅延させる可変遅延回路２７と、クロック信号ＣＬＫを入力し第１の時間Ｄ１だけ遅延させる可変遅延回路２６とを備え、可変遅延回路２７の出力を比較用クロック信号ＤＣＬＫとして出力し可変遅延回路２７の出力をウィンドウ信号ＷＳとして出力する。
【００４１】
本実施例のウィンドウ信号生成回路１１ｃにおいても、キャリブレーションにより第２の時間Ｄ２が第１の時間Ｄ１にクロック信号ＣＬＫのジッタがない場合の理想的な周期Ｄｐを加えた時間になるように調整され、また、比較用クロック信号ＤＣＬＫとウィンドウ信号ＷＳとが第１実施例のウィンドウ信号生成回路１１ａにおけるこれらの信号と比較して第１の時間Ｄ１だけ遅れて図４の比較回路１３ａに入力されることは、第２実施例のウィンドウ信号生成回路１１ｂと同様である。なお、本実施例のウィンドウ信号生成回路１１ｃにおいても第１の時間Ｄ１を第３の時間Ｄ３と等しい値に設定する場合には、可変遅延回路２７のキャリブレーション後の遅延値がクロック信号ＣＬＫの周期Ｄｐに等しくなり、可変遅延回路２６の遅延値は第３の時間Ｄ３となるので、遅延値の設定が単純で容易になることは第２実施例のウィンドウ信号生成回路１１ｂと同様である。
【００４２】
図６（ａ）は図２のジッタテスト回路１ａにおけるウィンドウ信号生成回路１１の第４の実施例のウィンドウ信号生成回路１１ｄを示す回路図である。ウィンドウ信号生成回路１１ｄは図３（ａ）のウィンドウ信号生成回路１１ａからインバータ２４を削除したものである。したがって、ウィンドウ信号生成回路１１ｄから出力されるウィンドウ信号ＷＳにおいてはハイレベル区間がウィンドウとなる。
【００４３】
図７はウィンドウ信号生成回路１１ｄに対応して構成した比較回路１３ｂの回路図である。図４の比較回路１３ａの論理和回路３４に代えて否定論理積回路３５とする点のみが異なる。
【００４４】
図８はウィンドウ信号生成回路１１ｄと比較回路１３ｂを用いた場合のジッタテスト回路１ａの動作タイミング図である。図５の動作タイミング図におけると同様に、クロック信号ＣＬＫにジッタが発生していない範囲Ａでは比較用クロック信号ＤＣＬＫの立ち上がり点、立ち下がり点共にウィンドウの中央にあるが、ウィンドウ信号ＷＳはウィンドウ区間がハイレベルであるので、図７の比較回路１３ｂにおけるフリップフロップ３１の出力Ｃ１とフリップフロップ３２の出力Ｃ２とは何れもハイレベルとなり、不良判定信号ＮＧは図５と同様にローレベルとなる。
【００４５】
クロック信号ＣＬＫに大きな値のジッタが発生している範囲Ｂでは、比較クロックＤＣＬＫの立ち上がり点、立ち下がり点はウィンドウ信号ＷＳのウィンドウから外れ、比較回路１３ｂにおけるフリップフロップ３１の出力Ｃ１またはフリップフロップ３２の出力Ｃ２がローレベルになり、不良判定信号ＮＧはハイレベルとなって比較結果が不良であることを示す。
【００４６】
図６（ｂ）は図２のジッタテスト回路１ａにおけるウィンドウ信号生成回路１１の第５の実施例のウィンドウ信号生成回路１１ｅを示す回路図である。ウィンドウ信号生成回路１１ｅは図３（ｂ）のウィンドウ信号生成回路１１ｂからインバータ２４を削除したものである。したがって、ウィンドウ信号生成回路１１ｅから出力されるウィンドウ信号ＷＳにおいてはハイレベル区間がウィンドウとなるので、図７の比較回路１３ｂと共に用いる。
【００４７】
図６（ｃ）は図２のジッタテスト回路１ａにおけるウィンドウ信号生成回路１１の第６の実施例のウィンドウ信号生成回路１１ｆを示す回路図である。ウィンドウ信号生成回路１１ｆは図３（ｃ）のウィンドウ信号生成回路１１ｃからインバータ２４を削除したものである。したがって、ウィンドウ信号生成回路１１ｆから出力されるウィンドウ信号ＷＳにおいてはハイレベル区間がウィンドウとなるので、図７の比較回路１３ｂと共に用いる。
【００４８】
次に、図２の第１の実施形態のジッタテスト回路１ａによるジッタテスト方法ついて詳細に説明する。図９の良否判定テストのフロー図に示すように、ジッタテストは、外部コマンドによりジッタテスト回路１ａをキャリブレーションモードに設定して第２の時間Ｄ２を第１の時間Ｄ１にジッタのない場合のクロック信号ＣＬＫの周期Ｄｐを加えた値に調整するキャリブレーションフェーズ４１と、外部コマンドによりジッタテスト回路１ａを良否判定モードに設定して第２の時間Ｄ２をキャリブレーションフェーズで求めた遅延値に設定し、また外部コマンドにより第３の時間Ｄ３をジッタ規格値ＪＳに設定して良否判定を実行する良否判定フェーズ４２とを有している。
【００４９】
良否判定フェーズでは、ジッタテスト回路１ａは、クロック信号を第１の時間Ｄ１だけ遅延させた比較用クロック信号ＤＣＬＫと、比較用クロック信号を１周期遅延させた仮想的な信号に対して前後に片側につき第３の時間Ｄ３の幅のウィンドウを設けたウィンドウ信号ＷＳとを比較する。このため、ウィンドウ信号生成回路１１ａ〜１１ｆの可変遅延回路２１，２５，２７の遅延値をクロック信号ＣＬＫの１周期に第１の時間Ｄ１を加え第３の時間Ｄ３を引いた値に設定する必要がある。
【００５０】
一方、これらの可変遅延回路は、２段のインバータなどの基本遅延単位を直列に接続して構成され、直列接続する基本遅延単位の個数を加減することにより遅延値が調整されるが、基本遅延単位は製造要因、使用環境により遅延値が変化するために、キャリブレーションフェーズが必要となる。例えばクロック信号ＣＬＫの周波数が１００ＭＨｚであり、基本遅延単位が標準値で０．１ｎｓである場合に、クロック信号ＣＬＫの周波数から１周期の１０ｎｓを求め、これを標準の遅延値の基本遅延単位で構成するものとすれば１００個の直列接続された基本遅延単位を用いることになる。しかしながら、例えば製造要因で基本遅延単位の遅延値が２５％増大して０．１２５ｎｓであったとすれば、クロック信号ＣＬＫの１周期分の遅延１０ｎｓを実現するには８０個の基本遅延単位の直列接続としなければならず、周波数から単純に算出した１００個の基本遅延単位では不適当である。ここにキャリブレーションの必要性がある。
【００５１】
本発明においては、クロック信号ＣＬＫを遅延させて生成した比較用クロック信号ＤＣＬＫの立ち上がり点（又は立ち下がり点）が１周期分遅れたウィンドウの中央と一致するように直列接続された基本遅延単位の個数を調整してウィンドウの位置を合わせることにより、１周期分の基本遅延単位の個数をキャリブレーションする。これにより、基本遅延単位の個数は、クロック周波数１００ＭＨｚと基本遅延単位の標準遅延値０．１ｎｓとから計算した１周期分の基本遅延単位の個数である１００個には無関係となり、実際の０．１２５ｎｓの遅延値の基本遅延単位を用いて比較用クロック信号ＤＣＬＫの１周期分である１００ｎｓを遅延させるに必要な個数である８０個に調整される。
【００５２】
図１０は、ジッタテスト回路１ａによるジッタテスト方法のキャリブレーションフェーズのフロー図であり、図１１（ａ），（ｂ），（ｃ）はキャリブレーションフェーズの動作タイミング図である。図１０では、説明を単純化するために第１の時間Ｄ１が０である図３（ａ）のウィンドウ信号生成回路１１ａに対してキャリブレーションを行うものとし、第１の時間Ｄ１が０でないウィンドウ信号生成回路については図１０の説明の後に言及する。
【００５３】
図１０で、Ｎｐは周期Ｄｐに対応する基本遅延単位の個数（以下、１周期分の基本遅延単位数と呼ぶ）で、すなわち（基本遅延単位の遅延値Ｄｕ×Ｎｐ＝Ｄｐ）であり、Ｎｐｃはキャリブレーション時に仮に設定される基本遅延単位数（以下、仮の基本遅延単位数と呼ぶ）であり、Ｎ３はウィンドウの半分の幅である第３の時間Ｄ３を決める基本遅延単位数（第３の基本遅延単位数と呼ぶ）であり、Ｄｕ×Ｎ３＝Ｄ３の関係にある。
【００５４】
図１０において、先ずステップ５１で初期設定を行う。外部からのコマンドＣＭＤに基づいてテスト制御回路１２が遅延制御情報ＤＩＮＦの生成を制御して、仮の基本遅延単位数Ｎｐｃを比較用クロック信号ＤＣＬＫの立ち上がりから対応するウィンドウの前縁までの時間がクロック信号ＣＬＫの１周期に第３の時間Ｄ３を加えた時間よりも確実に大きくなるような個数に設定する。すなわち図１１（ａ）に示すように、比較用クロック信号ＤＣＬＫの立ち上がりから対応するウィンドウ信号ＷＳの前縁までの時間Ｄｃが、Ｄｃ＝Ｎｐｃ×Ｄｕ＝（Ｄｐ＋ｎ×Ｄｕ）にする。また、第３の基本遅延単位数Ｎ３を比較用クロック信号ＤＣＬＫのジッタ値よりも十分大きいウィンドウになるように設定する。
【００５５】
次にステップ５２に進み、比較用クロック信号ＤＣＬＫの立ち上がり点（立ち上がりエッジ）又は立ち下がり点（立ち下がりエッジ）がウィンドウ信号ＷＳのウィンドウ内にあるか否かを判定する。エッジがウィンドウ内にない場合にはステップ５３に進み、エッジがウィンドウ内にある場合にはステップ５４に進む。図１１（ａ）では、例えば比較用クロック信号ＤＣＬＫの立ち上がり点のウィンドウ信号の状態を表す点Ｃはハイレベルでありウィンドウの外にあるのでステップ５３に進む。
【００５６】
ステップ５３では遅延制御情報ＤＩＮＦの変更により仮の基本遅延単位数Ｎｐｃを１個だけ小さくして更新する。すなわち、第２の時間Ｄ２から第１の時間Ｄ１を引いた時間（比較用クロック信号ＤＣＬＫの立ち上がり点又は立ち下がり点からこれをもとに生成されたウィンドウの中央までの時間に相当）を１基本遅延単位の遅延時間Ｄｕだけ小さくする。その後にステップ５２に戻る。
【００５７】
ステップ５２とステップ５３とを繰り返すことにより、図１１（ａ）に示すように、比較用クロック信号ＤＣＬＫの例えば太線で表示した立ち上がりエッジをもとに生成されたウィンドウ（ウィンドウ信号ＷＳに太線で表示）は図において左側へ移動し、比較用クロック信号ＤＣＬＫにおける１周期後の立ち上がり点Ｃに徐々に近づく。
【００５８】
ステップ５２で比較用クロック信号ＤＣＬＫがウィンドウ内にあると最初に判定されたとき、すなわち、図１１（ｂ）に示すように、比較用クロック信号ＤＣＬＫの太線で表示した立ち上がりエッジに対応する太線で表示されたウィンドウの前縁が、比較用クロック信号ＤＣＬＫの次の立ち上がりエッジよりもわずかに先行して点Ｄが比較回路１３ａによりローレベルに判定されて良否判定信号ＮＧがローレベルになったときにはステップ５４に進む。
【００５９】
ステップ５４では、このときの仮の基本遅延単位数Ｎｐｃを最大基本遅延単位数Ｎｐｍａｘとして記憶する。最大基本遅延単位数による最大遅延値をＤｍａｘとすると、比較用クロック信号ＤＣＬＫの（ジッタがない場合の）周期Ｄｐ、第３の時間Ｄ３、周期Ｄｐに相当する基本遅延単位の個数Ｎｐ、第３の時間Ｄ３に相当する基本遅延単位の個数である第３の基本遅延単位数Ｎ３には、
Ｎｐｍａｘ×Ｄｕ＝Ｄｍａｘ＝Ｄｐ＋Ｄ３
＝（Ｎｐ＋Ｎ３）×Ｄｕ
の関係がある。次のステップ５５では遅延制御情報ＤＩＮＦの変更により仮の基本遅延単位数Ｎｐｃを１個だけ小さくして更新する。
【００６０】
ステップ５６では、比較用クロック信号ＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジがそれぞれが対応するウィンドウの内部にあるか外にあるかを判定する。比較用クロック信号ＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジがそれぞれが対応するウィンドウの外ではない場合すなわち内部にある場合には、ステップ５７に進み、遅延制御情報ＤＩＮＦの変更により仮の基本遅延単位数Ｎｐｃを１個だけ小さくして更新しステップ５６に戻る。
【００６１】
ステップ５６とステップ５７とを繰り返すことにより、図１１（ｂ）では比較用クロック信号ＤＣＬＫの太線で表示した立ち上がりエッジに対応する太線で表示したウィンドウは左側に移動する。
【００６２】
ステップ５６で比較用クロック信号ＤＣＬＫがウィンドウ外にあると最初に判定されたとき、すなわち、図１１（ｃ）に示すように、比較用クロック信号ＤＣＬＫの太線で表示した立ち上がりエッジに対応する太線で表示されたウィンドウの後縁が、比較用クロック信号ＤＣＬＫの次の立ち上がりエッジよりもわずかに先行して点Ｅが比較回路１３によりハイレベルに判定され良否判定信号ＮＧがハイレベルになったときにはステップ５８に進む。
【００６３】
ステップ５８では、このときの仮の基本遅延単位数Ｎｐｃを最小基本遅延単位数Ｎｐｍｉｎとして記憶する。最小基本遅延単位数による最小遅延値をＤｍｉｎとすると、
Ｎｐｍｉｎ×Ｄｕ＝Ｄｍｉｎ＝Ｄｐ−Ｄ３＝（Ｎｐ−Ｎ３）×Ｄｕ
の関係がある。
【００６４】
次にステップ５９に進み、周期Ｄｐに相当する基本遅延単位の個数Ｎｐを、
Ｎｐ＝（Ｎｐｍａｘ＋Ｎｐｍｉｎ）／２
によって求めてキャリブレーションフェーズを終了する。
【００６５】
このようにして比較用クロック信号のジッタがないとした場合の１周期Ｄｐに相当する基本遅延単位の個数Ｎｐを、製造要因、環境条件による基本遅延単位の遅延時間の変化による補正を施した値として求めることができ、良否判定フェーズにおいて、ジッタがない場合には比較用クロック信号の立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるようにキャリブレーションできる。
【００６６】
なお、外部からの強いノイズなどに起因する突発的なジッタによりキャリブレーションの精度が低下することを回避して比較用クロック信号にジッタがない場合のキャリブレーションに近づけるために、図１０のステップ５２においてエッジとウィンドウとの比較を複数回行い、ウィンドウ内にあると判定された回数が所定の回数Ｎｉｎ以上であるときにステップ５２としてウィンドウ内にあると判断するように変更し、また、ステップ５６においてエッジとウィンドウの比較を複数回行いウィンドウ外にあると判定された回数が所定の回数Ｎｏｕｔ以上であるときにステップ５６としてウィンドウ外にあると判断するように変更してもよい。さらに、比較用クロック信号の周期的なジッタなどの影響による精度の低下を防止するために、キャリブレーションフェーズでは図１０のフローの全体を複数回実行し、それぞれに得られた周期Ｄｐに相当する基本遅延単位の個数Ｎｐの平均値を取って最終的なＮｐとすればジッタの影響によるキャリブレーションの精度低下を低減できる。
【００６７】
周期Ｄｐに相当する基本遅延単位の個数Ｎｐを遅延制御情報ＤＩＮＦとして半導体装置２００の外部へ出力し、クロック信号の周期をＮｐで割ることにより基本遅延単位の実際の遅延値Ｄｕを得ることができる。これにより第３の基本遅延単位数Ｎ３に対応する第３の時間Ｄ３を正確に計算でき、良否判定フェーズにおいて所望のウィンドウ幅に精度よく設定することができる。
【００６８】
図１０を第１の時間Ｄ１が０でないウィンドウ信号生成回路をも含むキャリブレーションフローに変形することができる。変形されたフローではクロック信号ＣＬＫの１周期分の基本遅延単位数Ｎｐを決めるためのキャリブレーションの代わりに、クロック信号ＣＬＫの１周期Ｄｐに第１の時間Ｄ１を加えた時間であるキャリブレーション済みの第２の時間に相当する第２の基本遅延単位数Ｎ２ｐを決めるためのキャリブレーションが行われる。図１０の変形は、ステップ５１，５３，５４，５５，５７および５８の（１周期に対する）仮の基本遅延単位数Ｎｐｃを（第２の時間に対する）仮の基本遅延単位数Ｎ２ｃに置き換え、ステップ５１におけるＮ２ｃの初期設定ではクロック信号ＣＬＫの立ち上がり又は立ち下がりから対応するウィンドウの前縁までの時間がクロック信号ＣＬＫの１周期に第１の時間Ｄ１と第３の時間Ｄ３とを加えた時間よりも確実に大きくなるような個数に設定するように変更し、ステップ５４およびステップ５９の（１周期に対する）最大基本遅延単位数Ｎｐｍａｘを（第２の時間に対する）最大基本遅延単位数Ｎ２ｍａｘに置き換え、ステップ５８の（１周期に対する）最小基本遅延単位数Ｎｐｍｉｎを（第２の時間に対する）最小基本遅延単位数Ｎ２ｍｉｎに置き換え、ステップ５９のクロック信号ＣＬＫの１周期分の基本遅延単位数Ｎｐをキャリブレーション済みの第２の時間に相当する第２の基本遅延単位数Ｎ２ｐに置き換えればよい。
【００６９】
これによって各ステップのＮｐｃ、ＮＰｍａｘ、Ｎｐｍｉｎはそれぞれに対して第１の時間Ｄ１に相当する第１の基本遅延単位数Ｎ１だけ大きいＮ２ｃ、Ｎ２ｍａｘ、Ｎ２ｍｉｎとなるので、ステップ５９で算出されるキャリブレーション済みの第２の時間に相当する第２の基本遅延単位数Ｎ２ｐはクロック信号ＣＬＫの１周期分の基本遅延単位数Ｎｐより第１の時間Ｄ１に相当する第１の基本遅延単位数Ｎ１だけ大きい個数になる。上述の変形したフローで得られたキャリブレーション済みの第２の時間に相当する第２の基本遅延単位数Ｎ２ｐから図１０におけるクロック信号ＣＬＫの１周期分の基本遅延単位数Ｎｐを得るにはＮｐ＝Ｎ２ｐ−Ｎ１として算出すればよい。
【００７０】
次に、良否判定フェーズの詳細なフローについて図１２を参照して説明する。図１２は、キャリブレーションフェーズの図１０と同様に、第１の時間Ｄ１が０である図３（ａ）のウィンドウ信号生成回路１１ａを用いた場合のフローである。第１の時間Ｄ１が０でないウィンドウ信号生成回路にも適用できるように拡張する場合にはステップ６１でクロック信号ＣＬＫの１周期分の基本遅延単位数Ｎｐを設定する代わりにキャリブレーション済みの第２の時間に相当する第２の基本遅延単位数Ｎ２ｐを設定するように変更すればよい。
【００７１】
良否判定フェーズでは、まずステップ６１で初期設定を行う。すなわち、テスト制御回路１２は外部からのコマンドＣＭＤに基づいてキャリブレーションフェーズで求めたクロック信号ＣＬＫの１周期分の基本遅延単位数Ｎｐと、ジッタ規格値および基本遅延単位の遅延値Ｄｕから第３の時間Ｄ３（ウィンドウ幅の半分）に相当する基本遅延単位の個数である第３の基本遅延単位数Ｎ３とを計算して遅延制御情報ＤＩＮＦを生成してＮｐおよびＮ３を設定し、所定のパス回数ＰＮおよび所定のフェイル回数ＦＮを設定する。
【００７２】
次にステップ６２に進み、比較用クロック信号ＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内にあるか否かを判断する。図１３（ａ）のジッタが小さいジッタＪ１であれば、良否判定モードにおける動作タイミング図に示すように、立ち上がりエッジ及び立ち下がりエッジがウィンドウ内に入り良否判定信号ＮＧがローレベルとなる。ウィンドウ内にあると判断した場合には、ステップ６３に進んでパス回数の計数値ＰＣＮＴを１だけ増やして更新したのちにステップ６４に進む。
【００７３】
ステップ６４では、パス回数の計数値ＰＣＮＴが所定のパス回数ＰＮ未満か否かを判断する。パス回数の計数値ＰＣＮＴが所定のパス回数ＰＮ未満であればステップ６２に戻り、所定のパス回数ＰＮ未満でなければステップ６５で良品と判定して終了する。
【００７４】
ステップ６２において図１３（ｂ）に示すようにジッタが大きいジッタＪ２であると、立ち上がりエッジ及び立ち下がりエッジがウィンドウ外となる状態が多数生じて良否判定信号ＮＧがハイレベルとなる。ウィンドウ内にないと判断した場合には、ステップ６６に進んでフェイル回数の計数値ＦＣＮＴを１だけ増やして更新したのちにステップ６７に進む。
【００７５】
ステップ６７では、フェイル回数の計数値ＦＣＮＴが所定のフェイル回数ＦＮ未満か否かを判断する。フェイル回数の計数値ＦＣＮＴが所定のフェイル回数ＦＮ未満であればステップ６２に戻り、所定のフェイル回数ＦＮ未満でなければステップ６８で不良と判定して終了する。
【００７６】
実用的には、良否判定フェーズではテスト制御回路１２が良否判定信号ＮＧの信号レベルを、必ずしも連続でなくとも適当な時間間隔で取り込み、取り込んだ良否判定信号ＮＧの信号レベルがパスレベルであった回数の計数値ＰＣＮＴが所定のパス回数ＰＮ以上になると判定信号ＪＤＧを良品を示すレベルとして出力し、取り込んだ良否判定信号ＮＧの信号レベルがフェイルレベルであったフェイル回数の計数値ＦＣＮＴが所定のフェイル回数ＦＮ以上になると判定信号ＪＤＧを不良を示すレベルとして出力すればよい。
【００７７】
このように、本発明の第１の実施の形態では良否判定フェーズの前にキャリブレーションフェーズを設け、ジッタテスト回路１ａを外部コマンドによりキャリブレーションモードに設定して比較クロック信号とウィンドウ信号との位置関係をジッタがない理想的な場合に比較用クロック信号ＤＣＬＫの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるようにキャリブレーションし、その後にジッタテスト回路１ａを良否判定モードに設定し、比較用クロック信号ＤＣＬＫとウィンドウ信号ＷＳとを比較して、比較用クロック信号ＤＣＬＫの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウ内の位置にあるか又はウィンドウ外の位置にあるかにより良否判定するので、図３０の第２の従来例と同様に製造要因、環境条件に影響されずに正確にジッタ量を測定できる。また、ジッタテスト回路１ａは、ディジタル回路であるウィンドウ信号生成回路１１，テスト制御回路１２，比較回路１３により構成されるので、アナログ回路部分を有する第２の従来例よりも設計が容易であり、特別なノイズ対策を必要としないので小さい占有面積で実現できるという利点がある。
【００７８】
なお、本発明ではジッタの計測単位は例えば２段のインバータにより構成された基本遅延単位の遅延時間であり、測定範囲内にはいるサンプリングパルスの個数の変化によりジッタを測定する特開昭６２−１３１６３７号公報に記載の方法と比較した場合、２段インバータの遅延量は一般にサンプリングパルスの周期よりもずっと小さくできるので、本発明の方が精度のよい測定が可能である。
【００７９】
図３（ａ）のウィンドウ信号生成回路１１ａにおける可変遅延回路２１及び２２を出力タップを複数設けた１個の可変遅延回路で構成してもよい。図１４（ａ）は可変遅延回路２１及び可変遅延回路２２の代わりに用いる可変遅延回路７１の回路図である。可変遅延回路７１は、例えば２段のインバータで構成された基本遅延単位７４を複数個直列に接続した遅延生成部７２と、各基本遅延単位の出力点から選択して信号を出力する遅延選択部７３とを有し、良否判定モードでは図１４（ａ）に示すように、遅延選択部７３の遅延選択走査により、第１の出力タップから比較クロック信号ＤＣＬＫとしてクロック信号ＣＬＫをそのまま出力し、第２の出力タップから遅延信号Ｔ１としてクロック信号ＣＬＫが周期Ｄｐから第３の時間Ｄ３を引いた時間だけ遅れた出力点を選択して出力し、第３の出力タップから遅延信号Ｔ２としてクロック信号ＣＬＫが周期Ｄｐに第３の時間Ｄ３を加えた時間だけ遅れた出力点を選択して出力する。図６（ａ）のウィンドウ信号生成回路１１ｄにおいても可変遅延回路２１および２２を図１４（ａ）の可変遅延回路７１に置き換えることができる。
【００８０】
同様に、図３（ｂ）のウィンドウ信号生成回路１１ｂにおいて可変遅延回路２２、２５及び２６を出力タップを複数設けたひとつの可変遅延回路７１で構成してもよい。図１４（ｂ）はウィンドウ信号生成回路１１ｂにおいて第１の時間Ｄ１と第３の時間Ｄ３とを等しくした場合に対応する可変遅延回路７１の回路図である。良否判定モードでは図１４（ｂ）に示すように、遅延制御情報ＤＩＮＦにに基づく遅延選択部７３の遅延選択操作により、第１の出力タップから比較クロック信号ＤＣＬＫとしてクロック信号ＣＬＫが第３の時間Ｄ３だけ遅れた出力点を選択して出力し、第２の出力タップから遅延信号Ｔ１１としてクロック信号ＣＬＫが周期Ｄｐだけ遅れた出力点を選択して出力し、遅延信号Ｔ１２としてクロック信号ＣＬＫが周期Ｄｐに第３の時間Ｄ３の２倍を加えた時間だけ遅れた出力点を選択して出力する。図６（ｂ）のウィンドウ信号生成回路１１ｅにおいても可変遅延回路２２，２５及び２６を図１４（ｂ）の可変遅延回路７１に置き換えることができる。
【００８１】
次に、本発明のジッタテスト回路の第２の実施の形態の第２の実施の形態について図面を参照して説明する。図１５は本発明の第２の実施の形態のジッタテスト回路１ｂのブロック図である。
【００８２】
ジッタテスト回路１ｂは、第１の実施の形態のジッタテスト回路１ａと同様にウィンドウ信号生成回路１１と、テスト制御回路１２と、比較回路１３とを備えるが、さらに符号化回路１６を備えて構成され、キャリブレーションした後にウィンドウ幅を変えながら比較用クロック信号ＤＣＬＫとウィンドウ信号ＷＳとを比較することによってクロック信号ＣＬＫのジッタ値を測定し、測定結果を符号化して外部へ出力する。
【００８３】
ジッタテスト回路１ｂにおいても、ウィンドウ信号生成回路１１と比較回路１３とは第１の実施の形態のジッタテスト回路１ａにおけると同様に、図３のウインドウ信号生成回路１１ａ，１１ｂ，１１ｃと図４の比較回路１３ａとを組み合わせるか、又は、図６のウインドウ信号生成回路１１ｄ，１１ｅ，１１ｆと図７の比較回路１３ｂとを組み合わせて使用される。
【００８４】
テスト制御回路１２は、動作モード指定を含むコマンドＣＭＤと比較回路１３の比較結果とを入力して遅延制御情報ＤＩＮＦの生成およびテスト動作の実行を制御する。キャリブレーションモードのときには第２の時間Ｄ２が第１の時間Ｄ１にジッタのない場合のクロック信号ＣＬＫの周期Ｄｐを加えた時間と等しくなる遅延制御情報ＤＩＮＦを探索し、ジッタ測定モードのときにはキャリブレーションモードで探索された遅延制御情報に基づいて第２の時間Ｄ２を設定し、比較回路１３により第３の時間Ｄ３を変化させて複数回比較した結果に基づいてジッタ値を決定する。
【００８５】
すなわち、キャリブレーションモードでは、第２の時間Ｄ２をクロック信号ＣＬＫの１周期に第１の時間Ｄ１と第３の時間Ｄ３とを加えた時間よりも大きい初期時間にして遅延制御情報ＤＩＮＦを設定したのちに遅延制御情報ＤＩＮＦを操作して第２の時間Ｄ２の遅延時間を基本遅延単位の刻みで徐々に減少させながら比較回路１３からの比較結果を監視し、比較用クロック信号ＤＣＬＫの立ち上がり点及び立ち下がり点が前記ウィンドウの中央に位置するようになる第２の時間Ｄ２に対応する遅延制御情報ＤＩＮＦを探索することにより、キャリブレーションを行う。
【００８６】
ジッタ測定モードでは、キャリブレーションモードで探索された遅延制御情報ＤＩＮＦに基づいて第２の時間Ｄ２を設定し、遅延制御情報ＤＩＮＦにより第３の時間Ｄ３を制御してウィンドウの幅を変化させながら比較回路１３の比較結果と対応させて監視し、良品から不良へと判定が変わる臨界値の第３の時間Ｄ３に対応する遅延制御情報ＤＩＮＦからジッタ値ＪＶを決定する。
【００８７】
符号化回路１６は、テスト制御回路１２により決定されたジッタ値ＪＶと遅延制御情報ＤＩＮＦとから符号化ジッタ情報ＪＩＮＦを生成して出力する。
【００８８】
図１６はジッタ値ＪＶの符号化の一例である。ジッタ値ＪＶは測定された実際のジッタ値に対応する基本遅延単位の個数として符号化回路１６に送られ、符号化回路１６でジッタ値に対応する基本遅延単位の個数を２進数表現に符号化して符号化ジッタ情報ＪＩＮＦとして出力する。但し、符号化回路はこれのみに制限されるものではなく、ジッタ値に対して基本遅延単位１個の遅延値がずっと小さい値であるときには例えばＭ（Ｍは正整数）個ずつの基本遅延単位を区切りにして同一のジッタ値として符号化してもよい。又は、基本遅延単位の遅延値Ｄｕを符号化回路１６内に保持しておきジッタに対応する第３の基本遅延単位数Ｎ３として検出されたジッタ値に遅延値Ｄｕを掛けてジッタ値を時間に変換した上で符号化し出力してもよい。
【００８９】
次に、図１５の第２の実施形態のジッタテスト回路１ｂによるジッタテスト方法ついて詳細に説明する。図１７のジッタテストのフロー図に示すように、ジッタテスト回路１ｂによるジッタテストは、外部コマンドによりジッタテスト回路１ｂをキャリブレーションモードに設定して第２の時間Ｄ２を第１の時間Ｄ１にジッタのない場合のクロック信号ＣＬＫの周期Ｄｐを加えた値に調整するキャリブレーションフェーズ８１と、外部コマンドによりジッタテスト回路１ｂをジッタ測定モードに設定して第２の時間Ｄ２をキャリブレーションフェーズで求めた遅延値に設定し、比較用クロック信号ＤＣＬＫの立ち上がり点および立ち下がり点とウィンドウ信号ＷＳとをウィンドウ幅の半分である第３の時間Ｄ３を変化させることによりウィンドウの幅を変化させながら複数回比較し不良と判定される第３の時間Ｄ３を検出してジッタ値を決定し符号化して出力するジッタ測定フェーズ８２とを有している。
【００９０】
キャリブレーションフェーズ８１は第１の実施の形態におけるキャリブレーションフェーズ４１と同一であり、図１０のフローと同一の方法でキャリブレーションが行われる。
【００９１】
ジッタ測定フェーズの詳細なフローについて図１８を参照して説明する。図１８は、キャリブレーションフェーズの図１０と同様に、第１の時間Ｄ１が０である図３（ａ）のウィンドウ信号生成回路１１ａを用いた場合のフローである。第１の時間Ｄ１が０でないウィンドウ信号生成回路にも適用できるように拡張する場合にはステップ９１でクロック信号ＣＬＫの１周期分の基本遅延単位数Ｎｐを設定する代わりにキャリブレーション済みの第２の時間の相当する第２の基本遅延単位数Ｎ２ｐを設定するように変更すればよい。
【００９２】
ジッタ測定フェーズでは、まずステップ９１で初期設定を行う。すなわち、テスト制御回路１２は外部からのコマンドＣＭＤに基づいてキャリブレーションフェーズで求めたＮｐと、ウィンドウ幅の半分である第３の時間Ｄ３に相当する基本遅延単位の個数である第３の基本遅延単位数Ｎ３の初期値を遅延制御情報ＤＩＮＦにより設定し、所定のパス回数ＰＮ、所定のフェイル回数ＦＮ及び所定の繰り返し測定数ＭＮを設定する。次にステップ９２に進み、測定回数ｉに１を加算して更新する。
【００９３】
次にステップ９３に進み、比較用クロック信号ＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内にあるか否かを判断する。図１９（ａ）の動作タイミング図では第３の時間Ｄ３の初期値を大きく設定するのでウィンドウ信号のウィンドウ幅は比較用クロック信号ＤＣＬＫのジッタよりもずっと大きくなり、点Ｇ１に示すように、比較用クロック信号ＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内に入るのでフリップフロップの出力Ｃ１，Ｃ２は何れもローレベルで良否判定信号ＮＧがローレベルとなる。ウィンドウ内にあると判断した場合には、ステップ９４に進んでパス回数の計数値ＰＣＮＴを１だけ増やして更新したたのちにステップ９５に進む。
【００９４】
ステップ９５では、パス回数の計数値ＰＣＮＴが所定のパス回数ＰＮ未満か否かを判断する。パス回数の計数値ＰＣＮＴが所定のパス回数ＰＮ未満であればステップ９３に戻り、所定のパス回数ＰＮ未満でなければステップ９６に進んで遅延制御情報ＤＩＮＦにより第３の時間Ｄ３に相当する基本遅延単位の個数である第３の基本遅延単位数Ｎ３を１個だけ小さくして更新し、またパス回数の計数値ＰＣＮＴ及びフェイル回数の計数値ＦＣＮＴを０にクリアしてステップ９３に戻る。
【００９５】
例えばＰＮが５に設定されている場合には、図１９（ａ）の状態ではステップ９３でパス判定が４回繰り返されると５回目のパス判定ではステップ９６に進み第３の基本遅延単位数Ｎ３を１個だけ小さくする。その結果、図１９（ｂ）の状態になったとする。
【００９６】
図１９（ｂ）の状態でステップ９３が行われるが、ウィンドウ信号のウィンドウ幅は比較用クロック信号ＤＣＬＫのジッタよりもまだ大きいので、点Ｇ２に示すように、比較用クロック信号ＤＣＬＫの立ち上がりエッジ及び立ち下がりエッジがウィンドウ内に入り、フリップフロップの出力Ｃ１，Ｃ２は何れもローレベルで良否判定信号ＮＧがローレベルとなる。
【００９７】
図１９（ｂ）の状態でステップ９３でパス判定が４回繰り返されると５回目のパス判定ではステップ９６に進み第３の基本遅延単位数Ｎ３を１個だけ小さくする。その結果、図１９（ｃ）の状態になったとする。
【００９８】
ステップ９３において図１３（ｃ）に示すようにウィンドウに対してジッタが大きいときには、点Ｇ３に示すように、立ち上がりエッジ及び立ち下がりエッジがウィンドウ外になるためフリップフロップの出力Ｃ１，Ｃ２はハイレベルになり、良否判定信号ＮＧがハイレベルとなる。このようにステップ９３でウィンドウ内にないと判断した場合には、ステップ９７に進んでフェイル回数の計数値ＦＣＮＴを１だけ増やして更新したのちにステップ９８に進む。
【００９９】
ステップ９８では、フェイル回数の計数値ＦＣＮＴが所定のフェイル回数ＦＮ未満か否かを判断する。フェイル回数の計数値ＦＣＮＴが所定のフェイル回数ＦＮ未満であればステップ９３に戻り、所定のフェイル回数ＦＮ未満でなければステップ９９に進む。
【０１００】
例えばＦＮ＝２と設定されていた場合には、良否判定信号ＮＧのハイレベルを初めて読み込んだ最初のフェイル判定のときにはＦＣＮＴを１に更新してステップ９３に戻るが、その後にパス判定の計数値ＰＣＮＴが５回に達する前に良否判定信号ＮＧのハイレベルを読み込み２回目のフェイル判定が発生した場合にはステップ９９に進む。
【０１０１】
ステップ９９では、このときの第３の基本遅延単位数Ｎ３をジッタ分基本遅延数Ｎｊ（ｉ）として予め定めておいた記憶領域Ｚ（ｉ）に記憶する。また、パス回数の計数値ＰＣＮＴおよびフェイル回数の計数値ＦＣＮＴを０にクリアする。
【０１０２】
次にステップ１００に進み、測定回数ｉが所定の繰り返し測定数ＭＮ未満か否かを判断する。所定の繰り返し測定数ＭＮ未満の場合にはステップ９２に戻り測定を続行する。所定の繰り返し測定数ＭＮ以上である場合にはステップ１０１に進む。
【０１０３】
ステップ１０１では、記憶領域Ｚ（ｉ）のそれぞれに記憶されたＭＮ回分のジッタ分基本遅延数Ｎｊ（１）〜Ｎｊ（ＭＮ）の平均値を算出しジッタ値ＪＶとしてテスト制御回路１２から出力する。
【０１０４】
ステップ１０２では、符号化回路１６でジッタ値を例えば図１６に示したように符号化して外部へ出力する。
【０１０５】
このように、本発明の第２の実施の形態ではジッタ測定フェーズの前にキャリブレーションフェーズを設け、ジッタテスト回路１ｂを外部コマンドによりキャリブレーションモードに設定し、比較クロック信号とウィンドウ信号との位置関係をジッタがない理想的な場合に比較用クロック信号ＤＣＬＫの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるようにキャリブレーションし、その後にジッタテスト回路１ｂをジッタ測定モードに設定し、遅延制御情報ＤＩＮＦにより第３の時間Ｄ３を変化させ、比較用クロック信号ＤＣＬＫとウィンドウ信号ＷＳとを比較することによりジッタを測定し、複数回の測定の平均値をジッタ値とし符号化して出力するので、製造要因、環境条件に影響されずに正確にジッタ量を測定でき、ジッタ量を符号化しデジタルデータとしてシリアル又はパラレルでジッタテスト回路１ｂを搭載した半導体装置の外部へ出力することができる。これにより、長時間に渡る繰り返し測定によるジッタ値の分布評価などのジッタの評価や分析が可能となる。また、ジッタテスト回路１ｂは、第１の実施の形態と同様にディジタル回路で構成されるので、アナログ回路部分を有する第２の従来例よりも設計が容易であり、特別なノイズ対策を必要としないので小さい占有面積で実現できるという利点がある。
【０１０６】
図２０は、本発明の第３の実施の形態のジッタテスト回路１ｃのブロック図である。ジッタテスト回路１ｃは、図２の第１の実施の形態のジッタテスト回路１ａと同様に、ウィンドウ信号生成回路１１と、テスト制御回路１２と、比較回路１３とを備えるが、さらに同符号連続データ検出回路１７を備えている。ウィンドウ信号生成回路１１、テスト制御回路１２、比較回路１３の機能はジッタテスト回路１ａにおけるそれらと同じであるので説明を省略する。
【０１０７】
同符号連続データ検出回路１７は外部から入力したデータ信号ＤＡＴＡにおいて同符号のデータが所定のデータ数ＤＮ以上連続したことを検出したときに同符号連続データ検出信号ＣＳＳを出力する。
【０１０８】
同符号連続データ検出回路１７は同符号のデータが連続したとき、すなわち０データが連続したとき又は１データが連続したときに連続した回数を計数する同符号連続データカウンタ１８と、予め設定された所定のデータ数ＤＮと同符号連続データカウンタ１８の計数値ＣＣＮとを比較し、計数値ＣＣＮが所定のデータ数ＤＮ以上の場合には同符号連続データ検出信号ＣＳＳを出力する同符号連続データ判定器１９とを有している。
ジッタテスト回路１ｃは図２のジッタテスト回路１ａにおいてクロック信号ＣＬＫをリカバリクロック信号ＲＣＬＫに置き換えただけで、キャリブレーションモード及び良否判定モードにおいてはジッタテスト回路１ａと同様に動作する。
【０１０９】
クロックリカバリＰＬＬ回路４は、データ信号ＤＡＴＡの変化に基づいてリカバリクロック信号ＲＣＬＫを抽出再生しウィンドウ信号生成回路１１および内部回路に供給する。クロックリカバリＰＬＬ回路４は、データ信号ＤＡＴＡにおいて同符号のデータが連続した場合にも、それまでにおけるリカバリクロック信号ＲＣＬＫの周期と位相を維持してリカバリクロックを信号ＲＣＬＫを生成し続ける。このような形式のクロックリカバリＰＬＬ回路の公知例として例えば特開平６−３１５０２４号公報に記載の位相同期回路、特開平１０−２８５１５０号公報に記載の位相同期回路等がある。
【０１１０】
同符号連続データ検出信号ＣＳＳと判定結果信号ＪＤＧの両方共にアクティブな信号レベルの状態が続く場合、すなわち、データ信号ＤＡＴＡに同一符号のデータが連続し、ジッタテスト回路１ｃでジッタ規定値以上のジッタを連続的に検出している場合には、何らかの要因でクロックリカバリＰＬＬ回路のロック周波数にずれを生じた可能性が強い。しかしながら同符号連続データの受信中はデータ信号ＤＡＴＡに変化がないのでクロックリカバリＰＬＬ回路４自身では位相のずれを検出できないため、本来ロックされるべき位相から逸脱して位相差は拡大し続ける。
【０１１１】
図２１はデータ信号ＤＡＴＡが１／０の繰り返しから１の連続データになったときの動作例のタイミング図である。同符号連続データカウンタの計数値ＣＣＮはデータ信号ＤＡＴＡが１の連続データになるとカウントアップし、リカバリクロックＲＣＬＫはデータ信号ＤＡＴＡが１の連続データになった後にも信号を維持し続ける。所定のデータ数ＤＮが３に設定されている場合には計数値ＣＣＮが３になると同符号連続データ検出信号ＣＳＳがアクティブのハイレベルになる。時刻ＨでリカバリクロックＲＣＬＫの周期が変化して大きくなった場合には良否判定信号ＮＧがアクティブのハイレベルになり良否判定信号ＮＧのハイレベルが続くと判定結果信号ＪＤＧがアクティブのハイレベルになる。このように、ジッタテスト回路１ｃは同符号連続データ検出信号ＣＳＳと判定結果信号ＪＤＧを出力するので、クロックリカバリＰＬＬ回路のロック周波数にずれを生じた場合にこれを検出することができるという利点が生じる。
【０１１２】
図２２は、本発明のジッタテスト回路を搭載した半導体装置の他の実施例を示す図である。半導体装置２０１では、図１の半導体装置２００におけるＰＬＬ回路２に代えて分周回路１１１を搭載し、ジッタテスト回路１では入力クロック信号ＩＣＬＫを分周して生成した分周クロック信号ＤＶＣＬＫのジッタテスト（良否判定テストまたはジッタ測定テスト）を行う。
【０１１３】
図２３は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置２０２では、図１の半導体装置２００におけるＰＬＬ回路２に代えて逓倍ＰＬＬ回路１１２を搭載し、ジッタテスト回路１では入力クロック信号ＩＣＬＫをＮ逓倍して生成した逓倍クロック信号ＮＣＬＫのジッタテストを行う。
【０１１４】
図２４は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置２０３では、複数の内部回路Ａ，Ｂに対しそれぞれの内部回路に専用のＰＬＬ回路１２１，１２２を設け、ＰＬＬ回路１２１，１２２のクロック信号ＣＬＫＡ，ＣＬＫＢのうちセレクタ１２３で選択信号ＳＥＬにより選択したクロック信号ＳＣＬＫをジッタテスト回路１に供給する構成になっている。半導体装置２０３をこのように構成することにより装置内部で使用される複数のクロック信号を１個のジッタテスト回路でテストすることができる。
【０１１５】
図２５は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置２０４では、ＰＬＬ回路２で生成したクロック信号ＣＬＫと外部から供給される高品質クロックＦＣＬＫがセレクタ１３１に入力されていて、セレクタからの出力である選択クロックＳＣＬＫを、ＰＬＬ回路２で生成したクロック信号ＣＬＫのジッタテスト回路１によるテスト結果に基づいて決める構成となっている。ＰＬＬ回路２で生成したクロック信号ＣＬＫのジッタが大きくて内部回路の動作テスト用のクロック信号としては不都合な場合に、外部からジッタの小さい高品質クロックＦＣＬＫを内部回路に供給して内部回路の動作テストを行うことができる。
【０１１６】
図２６は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置２０５では、入力クロック信号ＩＣＬＫとＰＬＬ回路２で生成したクロック信号ＣＬＫのうち何れかがセレクタ１４１で選択されて入力され、セレクタ１４１からの出力である選択クロックＳＣＬＫをジッタテスト回路１でジッタテストする構成となっている。特にジッタ測定テストでは、入力クロック信号ＩＣＬＫのジッタ測定とＰＬＬ回路２で生成したクロック信号ＣＬＫのジッタ測定をそれぞれ行って後者から前者を差し引くことにより入力ジッタの影響を除きＰＬＬ回路２のみに起因するジッタ値を得ることができる。
【０１１７】
図２７は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置２０６では、図１の半導体装置２００の構成に加えて統計化回路１５１を搭載している。ＰＬＬ回路２で生成したクロック信号ＣＬＫをジッタテスト回路１でジッタ測定し符号化ジッタ情報ＪＩＮＦを統計化回路１５１に取り込み、一定の期間のジッタの統計をとってクロック信号ＣＬＫのジッタ値の分布を測定することができる。
【０１１８】
図２８は、本発明のジッタテスト回路を搭載した半導体装置のさらに他の実施例を示す図である。半導体装置２０７には、それぞれ入力したデータ信号からリカバリクロックを生成する複数のクロックリカバリＰＬＬ回路１６１，１６２，１６３とクロックリカバリＰＬＬ回路１６１，１６２，１６３からの出力クロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣのうちの一つを選択信号ＳＥＬによりテスト対象のクロック信号として選択してジッタテスト回路１に供給し、またＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣのうちの一つを選択信号ＳＥＬにより選択クロック信号ＳＣＬＫとして内部回路に供給するセレクタ１６４とを搭載している。クロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣのジッタをジッタテスト回路１により測定し、最もジッタの少ないクロック信号を選択クロック信号ＳＣＬＫとして内部回路に供給することができる。
【０１１９】
【発明の効果】
以上のように、本発明では良否判定又はジッタ測定を実行する前にジッタテスト回路をキャリブレーションモードに設定して比較クロック信号とウィンドウ信号との位置関係をジッタがない理想的な場合に比較用クロック信号ＤＣＬＫの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウの中央にくるように可変遅延回路を構成する基本遅延単位の個数を調整してキャリブレーションし、その後にジッタテスト回路を良否判定モード又はジッタ測定モードに設定し、比較用クロック信号ＤＣＬＫとウィンドウ信号ＷＳとを比較して、比較用クロック信号ＤＣＬＫの立ち上がり点及び立ち下がり点がそれぞれに対応するウィンドウ内の位置にあるか又はウィンドウ外の位置にあるかにより測定するので、本発明のジッタテスト回路、このジッタテスト回路を搭載した半導体装置及び本発明のジッタテスト回路を用いたテスト方法を用いることにより、第２の従来例と同様に製造要因、環境条件に影響されずに正確にジッタ量を測定できるという効果がある。
【０１２０】
また、本発明のジッタテスト回路は、ディジタル回路により構成されるので、アナログ回路部分を有する第２の従来例よりも設計が容易であり、特別なノイズ対策を必要としないので小さい占有面積で実現できるという利点がある。
【図面の簡単な説明】
【図１】本発明のジッタテスト回路を搭載した半導体装置を模式的に示す図である。
【図２】本発明のジッタテスト回路の第１の実施の形態のブロック図である。
【図３】（ａ），（ｂ），（ｃ）はウィンドウ信号生成回路の回路図である。
【図４】比較回路の回路図である。
【図５】ジッタテスト回路の動作タイミング図である。
【図６】（ａ），（ｂ），（ｃ）はウィンドウ信号生成回路の回路図である。
【図７】比較回路の回路図である。
【図８】ジッタテスト回路の動作タイミング図である。
【図９】良否判定テストのフロー図である。
【図１０】キャリブレーションフェーズの詳細なフロー図である。
【図１１】（ａ），（ｂ），（ｃ）はキャリブレーションフェーズにおけるジッタテスト回路の動作を示すタイミング図である。
【図１２】良否判定フェーズの詳細なフロー図である。
【図１３】（ａ），（ｂ）は良否判定フェーズにおけるジッタテスト回路の動作を示すタイミング図である。
【図１４】可変遅延回路の構成例の回路図である。
【図１５】本発明のジッタテスト回路の第２の実施の形態のブロック図である。
【図１６】符号化回路の符号化の一例を示す図である。
【図１７】ジッタ測定テストのフロー図である。
【図１８】ジッタ測定フェーズの詳細なフロー図である。
【図１９】（ａ），（ｂ），（ｃ）はジッタ測定フェーズにおけるジッタテスト回路の動作を示すタイミング図である。
【図２０】本発明のジッタテスト回路の第３の実施の形態のブロック図である。
【図２１】第３の実施の形態のジッタテスト回路の動作フロー図である。
【図２２】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図２３】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図２４】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図２５】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図２６】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図２７】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図２８】本発明のジッタテスト回路を搭載した半導体装置の他の実施例を模式的に示す図である。
【図２９】第１の従来例のジッタテスト回路のブロック図である。
【図３０】第２の従来例のジッタテスト回路のブロック図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ　　ジッタテスト回路
２　　ＰＬＬ回路
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ　　ウィンドウ信号生成回路
１２　　テスト制御回路
１３，１３ａ，１３ｂ　　比較回路
１６　　符号化回路
１７　　同符号連続データ検出回路
２００，２０１，２０２，２０３，２０４，２０５，２０６，２０７　　半導体装置
ＣＬＫ　　クロック信号
ＣＭＤ　　コマンド
ＣＳＳ　　同符号連続データ検出信号
ＤＣＬＫ　　比較用クロック信号
ＤＩＮＦ　　遅延制御情報
ＪＤＧ　　判定結果信号
ＪＩＮＦ　　符号化ジッタ情報
ＮＧ　　良否判定信号
ＷＳ　　ウィンドウ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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