(57)【要約】【課題】簡略な製造プロセスで平面内と高さ方向とに高集積化された半導体装置を製造することができる半導体装置の製造方法及び半導体装置並びに当該半導体装置を備える電子機器を提供する。【解決手段】基板１０は電子回路が形成された能動面を有し、この能動面側に応力緩和層２６及び再配置配線３２が形成されている。また、基板１０は５０μｍ程度に薄板化され、能動面とその裏面とを接続する接続端子２６が形成されている。基板１０の裏面側には５０μｍ程度に薄板化され、貫通電極５４が形成された半導体チップ５４が積層されている。半導体チップ５４の積層は基板１０がウェハの状態にあるときに行う。【選択図】  図１６
2004273525.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が形成された能動面を有する基板の当該能動面側に、前記電子回路の外部電極となる接続部を埋め込み形成する第１工程と、
前記基板の裏面に処理を施して前記基板を薄板化し、前記接続部の一部を露出させる第２工程と、
貫通電極が形成された半導体チップを一つ又は複数前記基板の裏面側に積層し、当該貫通電極と前記基板の裏面側に露出した前記接続部とを電気的に接続する第３工程と、
前記基板上に積層された前記半導体チップを封止した後、前記基板を切断して個々の半導体装置に分離する第４工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程の前に、
前記基板の前記能動面側に応力緩和層を形成する第５工程と、
前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第６工程と
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第４工程は、前記基板上の異なる位置に積層された複数の半導体チップを一括して封止する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２工程を行う前に前記基板の能動面側に前記基板を支持する支持部材を取り付ける第７工程と、
前記第４工程における封止後に前記第７工程で取り付けた支持部材を取り外す第８工程と
を含むことを特徴とする請求項２又は請求項３記載の半導体装置の製造方法。
【請求項５】
前記第８工程後に前記応力緩和層上に形成された前記再配置配線の一部に、第２の外部電極となる第２接続部を形成する第９工程を含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２工程と前記第３工程との間に前記基板の裏面に位置合わせ用マークを形成する第１０工程を含み、
前記第３工程は、前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層することを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
請求項１から請求項６の何れか一項に記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体装置。
【請求項８】
電子回路が形成された能動面と、当該能動面側及び裏面側に露出しており前記電子回路の外部電極となる接続部とを有する第１半導体チップと、
前記第１半導体チップの前記裏面側に露出した前記接続部と電気的に接続された貫通電極を有し、前記第１半導体チップに積層された第２半導体チップと
を備えることを特徴とする半導体装置。
【請求項９】
前記第１半導体チップは、前記能動面側に形成された応力緩和層と、
前記応力緩和層上に形成され、前記接続部と電気的に接続された再配置配線と、
前記再配置配線の一部に形成された前記電子回路の第２の外部電極となる第２接続部と
を備えることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第２半導体チップは、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴とする請求項８又は請求項９記載の半導体装置。
【請求項１１】
前記第２半導体チップに形成された貫通電極と電気的に接続された貫通電極を有し、前記第２半導体チップに積層された、前記第２半導体チップとは異なる第３半導体チップを備えることを特徴とする請求項８又は請求項９記載の半導体装置。
【請求項１２】
前記第２半導体チップ及び前記第３半導体チップは、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
請求項７から請求項１２の何れか一項に記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。
【０００３】
電子部品の小型化を図るための技術として、Ｗ−ＣＳＰ（Ｗａｆｅｒ  ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）技術が有望視されている。Ｗ−ＣＳＰ技術とはウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離する技術である。この技術を用いて製造される半導体チップの面積はウェハ状態にある個々のチップとほぼ同一の面積であり、半導体チップの平面的な大きさを極めて低減することができる。
【０００４】
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。三次元実装技術を用いて製造された電子部品は、電子チップが三次元的に積層された構造を有するため、電子部品の体積を低減することができる。従来の三次元実装技術では、ガラスエポキシ又はフレキシブルテープ等の基板上に半導体チップを積層することで三次元実装構造を有する電子部品を製造していた。尚、従来の三次元実装技術の詳細については、例えば以下の特許文献１を参照されたい。
【０００５】
【特許文献１】
特開２００１−５３２１８号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述した従来の三次元実装技術においては、ガラスエポキシ又はフレキシブルテープ等の基板上に半導体チップを積層しているため、半導体チップを製造する工程と、製造された半導体チップを積層してパッケージ化する工程とが全く別工程になり、三次元実装構造を有する電子部品を製造する際の工程数が増加してしまう。工程数が増加すると、高コスト化及び歩留まりの低下が引き起こされるという問題がある。
【０００７】
また、従来の三次元実装技術では半導体チップをガラスエポキシ等の厚みのある基板上に積層していたため、基板の厚みの分だけ製造された電子部品の高さが高くなり、さほど高集積化が望めないという問題がある。近年の更なる高集積化の要求に応えるためには、平面的な高集積化のみならず高さ方向についても更なる高集積化を実現する必要がある。
【０００８】
本発明は上記事情に鑑みてなされたものであり、簡略な製造プロセスで平面内と高さ方向とに高集積化された半導体装置を製造することができる半導体装置の製造方法及び半導体装置並びに当該半導体装置を備える電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、電子回路が形成された能動面を有する基板の当該能動面側に、前記電子回路の外部電極となる接続部を埋め込み形成する第１工程と、前記基板の裏面に処理を施して前記基板を薄板化し、前記接続部の一部を露出させる第２工程と、貫通電極が形成された半導体チップを一つ又は複数前記基板の裏面側に積層し、当該貫通電極と前記基板の裏面側に露出した前記接続部とを電気的に接続する第３工程と、前記基板上に積層された前記半導体チップを封止した後、前記基板を切断して個々の半導体装置に分離する第４工程とを含むことを特徴としている。
この発明によれば、基板に外部電極となる接続部を形成し、基板状態のままで基板を薄板化して基板の裏面に接続部を露出させ、基板状態のままで接続部が露出した基板の裏面側に貫通電極が形成された半導体チップを積層し、基板状態のままで積層された半導体チップを封止しし、基板を切断して個々の半導体装置に分離しているため、製造工程を簡略化することができる。
また、本発明の半導体装置の製造方法は、前記第２工程の前に、前記基板の前記能動面側に応力緩和層を形成する第５工程と、前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第６工程とを含むことを特徴としている。
この発明によれば、基板の能動面側に接続部と電気的に接続される再配置配線を形成しているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができる。また、本発明の半導体装置の製造方法は、前記第４工程が、前記基板上の異なる位置に積層された複数の半導体チップを一括して封止する工程を含むことを特徴としている。
この発明によれば、基板上の異なる位置に積層された複数の半導体チップを一括して封止しているため、封止に要する時間を短縮することができ製造効率を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第２工程を行う前に前記基板の能動面側に前記基板を支持する支持部材を取り付ける第７工程と、前記第４工程における封止後に前記第７工程で取り付けた支持部材を取り外す第８工程とを含むことを特徴としている。
この発明によれば、第２工程による基板の薄板化を行う前に基板を支持する支持部材を取り付け、第４工程による半導体チップの封止を行った後で支持部材を取り外すようにしているため、基板が薄板化されても基板の強度を保つことができ、基板の反り又は割れを引き起こすことがない。また、薄板化された基板の強度を保つことができるため、基板を容易に取り扱うことができ製造効率を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第８工程後に前記応力緩和層上に形成された前記再配置配線の一部に、第２の外部電極となる第２接続部を形成する第９工程を含むことを特徴としている。
この発明によれば、接続部と電気的に接続される再配置配線の一部に第２接続部を形成しているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができるとともに、基板の配線レイアウトも柔軟に設計することができる。
また、本発明の半導体装置の製造方法は、前記第２工程と前記第３工程との間に前記基板の裏面に位置合わせ用マークを形成する第１０工程を含み、前記第３工程は、前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層することを特徴としている。
この発明によれば、基板の裏面に位置合わせ用のマークを形成し、このマークを用いて基板に対する半導体チップの位置合わせを行ってから基板上に半導体チップを積層しているため、半導体チップをその積層すべき位置に精確に配置することができる。複数の半導体チップを積層する場合でも、各々の半導体チップはマークを基準として位置合わせが行われるため、各半導体チップを精確に位置合わせる上で極めて好適である。
本発明の半導体装置は、上記の何れか一項に記載の半導体装置の製造方法を用いて製造されたことを特徴としている。
本発明の半導体装置は、電子回路が形成された能動面と、当該能動面側及び裏面側に露出しており前記電子回路の外部電極となる接続部とを有する第１半導体チップと、前記第１半導体チップの前記裏面側に露出した前記接続部と電気的に接続された貫通電極を有し、前記第１半導体チップに積層された第２半導体チップとを備えることを特徴としている。
この発明によれば、能動面側及び裏面側に共に接続部が露出するほど薄板化された第１半導体チップ上に、貫通電極を備えるほど薄板化された第２半導体チップを積層しているため、高さをさほど高くすることなく高集積化することができる。
また、本発明の半導体装置は、前記第１半導体チップが、前記能動面側に形成された応力緩和層と、前記応力緩和層上に形成され、前記接続部と電気的に接続された再配置配線と、前記再配置配線の一部に形成された前記電子回路の第２の外部電極となる第２接続部とを備えることを特徴としている。
この発明によれば、接続部と電気的に接続される再配置配線の一部に第２接続部が形成されているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができるとともに、基板の配線レイアウトも柔軟に設計することができる。
また、本発明の半導体装置は、前記第２半導体チップが、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴としている。また、本発明の半導体装置は、前記第２半導体チップに形成された貫通電極と電気的に接続された貫通電極を有し、前記第２半導体チップに積層された、前記第２半導体チップとは異なる第３半導体チップを備えることを特徴としている。また、本発明の半導体装置は、前記第２半導体チップ及び前記第３半導体チップは、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴としている。
更に、本発明の電子機器は、上記の何れかに記載の半導体装置を有することを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器について詳細に説明する。本実施形態の半導体装置の製造方法は、概説すると薄板化したウェハ（基板）上に個々の半導体チップを積層する点を特徴とするものであり、全体の製造工程は半導体チップが積層させる基板を処理する第１処理工程と、積層する半導体チップを製造する第２処理と、基板上にチップを積層する第３処理とに大別される。これらの工程は順次行われても良く、第１処理工程と第２処理工程とを並列して行っても良い。製造効率の観点からは、予め第２処理工程により半導体チップを形成しておき、第１処理工程が終了した後に第３処理工程を行うことが好ましい。以下、これらの各工程について詳細に説明する。
【００１１】
〔第１処理工程〕
図１は、本発明の一実施形態による半導体装置の製造方法において処理対象として用いられる基板（半導体基板）の上面図である。処理対処の基板１０は、例えばＳｉ（シリコン）基板であり、能動面１０ａには複数の区画領域（ショット領域）ＳＡが設定されている。各々の区画領域ＳＡ内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６（図３参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂ（図２参照）にはこれらの電子回路は形成されていない。
【００１２】
図２は、本発明の一実施形態による半導体装置の製造方法において応力緩和層２６及び接続端子２４を形成する工程を示す工程図である。また、図３〜図６は、本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。図２（ａ）は、図１中においてＡ−Ａ線を付した箇所の概略断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。
【００１３】
ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、図２（ａ）中の符号Ｂを付して示した箇所の拡大図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
【００１４】
また、層間絶縁膜１４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１５】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１６】
また、上記層間絶縁膜１４上には電極パッド１６の一部を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１７】
パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子２４（図６（ｂ）参照）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【００１８】
以上の構成の基板１０に対して、まず図２（ｂ）に示す通り、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、基板１０の能動面１０ａ側に形成された電子回路の外部端子となる接続部としての接続端子２４を、その一部が基板１０内に埋め込まれた形状に形成するためのものである。この孔部Ｈ３は図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。ここで、孔部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
【００１９】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２０】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２１】
尚、パッシベーション膜１８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、パッシベーション膜１８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２２】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図３（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２３】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２４】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２５】
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２６】
図４（ｂ）に示す通り、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２７】
また、図４（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
【００２８】
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図５（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成した正珪酸四エチル（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
【００２９】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３０】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００３１】
図５（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）２４と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３２】
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３３】
以上説明した工程を経て図２（ｂ）に示す孔部Ｈ３が形成される。基板１０に孔部Ｈ３を形成すると、次に基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層２６を形成する（第５工程）。この応力緩和層２６は、基板１０を含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【００３４】
以上の工程が終了すると、図２（ｄ）に示す通り、応力緩和層２６が形成された基板１０に下地膜２２を形成する工程が行われる。図２（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。ここで、下地膜２２は基板１０の上面全面に形成されるため、図５（ｂ）に示す電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜２２が形成される。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法いて形成される。
【００３５】
図６（ａ）は、孔部Ｈ３内に下地膜２２を形成した状態を示す断面図である。図６（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。このように、本実施形態では後述する接続端子２４と再配置配線３２とを形成する上で必要となる下地膜２２が一度の工程で基板１０上に形成されるため、製造プロセスを簡略化することができる。
【００３６】
下地膜２２の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン２８を形成する。図２（ｅ）はメッキレジストパターンを形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って、図２（ｆ）に示す通り基板１０の孔部Ｈ３及びメッキレジストパターン２８の開口部にＣｕ（銅）を埋め込み、接続部としての接続端子２４を形成する（第１工程）。図２（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。
【００３７】
接続端子２４が形成されると、図２（ｇ）に示す通り、基板１０上に形成されているメッキレジストパターン２８を剥離する。図２（ｇ）は、接続端子２４を形成した後にメッキレジストパターン２８を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子２４の構成の詳細を示す断面図である。図２（ｇ）に示す通り、接続端子２４は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、接続端子２４は電極パッド１６と電気的に接続されている。
【００３８】
基板１０の能動面１０ａ側に応力緩和層２６及び接続端子２４を形成すると、次に、基板１０の能動面１０ａ側に再配置配線を形成する工程が行われる。図７は、本発明の一実施形態による半導体装置の製造方法において再配置配線３２を形成する工程を示す工程図である。この工程においては、まず、基板１０上の全面、即ち接続端子２４及び下地膜２２上にメッキレジストを塗布し、再配置配線３２を形成する部分のみが開口した状態にパターニングして、図７（ａ）に示す通り再配置メッキレジストパターン３０を形成する。その後、Ｃｕ電解メッキを行って図７（ｂ）に示す通り下地膜２２を介して応力緩和層２６上に再配置配線を形成する（第６工程）。図７（ｂ）は再配置配線３２を形成した状態を示す断面図である。この再配置配線３２は応力緩和層２６上のみに形成される訳ではなく、応力緩和層２６から接続端子２４の形成位置まで延在した形状に形成され、接続端子２４と電気的に接続される。
【００３９】
再配置配線３２を形成すると、基板１０上に形成されている再配置メッキレジストパターン３０を剥離する。その後、再配置配線３２を含めて基板１０の能動面１０ａ側全体をエッチングすることで、シード層をエッチバックする。ここで、再配置配線３２の膜厚はシード層の膜厚よりも２０倍程度厚いため、エッチバックにより再配置配線３２が完全にエッチングされることはない。
【００４０】
次に、Ｃｕ（銅）からなる再配置配線３２はＲＩＥによりエッチングされないため、いわば再配置配線３２をマスクとしてＲＩＥを用いてシード層をエッチングする。これにより、再配置配線３２の直下にあるバリア層のみが残り、不要部のバリア層がエッチングされる。尚、ウェットエッチングによりバリア層及びシード層をエッチングする場合には、再配置配線３２を形成するＣｕ（銅）の耐性があるエッチング液を用いる必要がある。
【００４１】
ここで、下地膜２２の不要部とは、例えば接続端子２４と再配置配線３２とが形成されている部分以外の部分、即ち下地膜２２が露出している部分である。以上のように、本実施形態では接続端子２４と再配置配線３２との各々を形成する上で必要となる下地膜２２のエッチングが一度の工程で行われるため、製造プロセスを簡略化することができる。
【００４２】
図７（ｃ）は、再配置配線３２を形成して下地膜２２の不要部をエッチングした状態を示す断面図である。図７（ｃ）に示した例では、再配置配線３２間における下地膜２２がエッチングされていることが分かる。図８は、本発明の一実施形態において再配置配線３２が形成された基板１０の上面図である。尚、図８においては、基板１０の能動面１０ａに設定された複数の区画領域ＳＡの内の１つのみを図示している。図８に示す通り、ショット領域の対向する一対の辺に沿って接続端子２４が配列されて形成されており、各々の接続端子２４に一端が接続された状態で再配置配線３２が形成されている。また、再配置配線３２各々の他端はパッド３４が形成されている。
【００４３】
以上の工程が完了すると、基板１０の裏面１０ｂをエッチングして基板１０の厚みを減ずる工程が行われる。図９は、基板１０の裏面をエッチングして基板１０の厚みを減する工程を示す工程図である。本実施形態では、基板１０の厚みを５０μｍ程度に減じているが、この程度まで基板１０の厚みを減ずると基板１０の強度が低下して反りが生じたり又は基板１０が破損することがある。このため、基板１０の厚みを減じても基板１０の強度を保つため基板１０の能動面１０ａ側（再配置配線３２が形成された側）に支持部材を取り付けてある。
【００４４】
図９（ａ）は、基板１０の能動面側に支持部材を取り付けた状態を示す断面図である。本実施形態においては、支持部材として粘着樹脂４０と平坦なガラス基板４２とを用いている。粘着樹脂４０は基板１０の能動面側１０ａに形成された接続端子２４、応力緩和層２６、及び再配置配線３２等の凹凸を吸収するためのものであり、熱硬化性樹脂又はＵＶ（紫外線）硬化樹脂等の硬化性樹脂を用いることが好ましい。また、ガラス基板４２は基板１０の強度を保つとともに、薄板化した基板１０の裏面に対する処理を行う上で取り扱いを容易にするためのものである。尚、基板１０は、後工程における処理で基板１０の割れが生じない程度に強度が高く、両面の平坦性が高いものを用いることが好ましい。
【００４５】
基板１０の能動面１０ａ側に粘着樹脂４０及びガラス基板４２を取り付けるには、まず液状の粘着樹脂４０をスピンコート等の塗布方法を用いて基板１０の能動面１０ａ側に塗布する。次に、塗布した粘着樹脂４０に対して加熱又はＵＶ照射を行って粘着樹脂４０を硬化させる。粘着樹脂４０の硬化後、粘着樹脂４０上に接着剤を塗布してガラス基板４２を粘着樹脂４０に接着する（第７工程）。
【００４６】
粘着樹脂４０及びガラス基板４２の取り付けが完了すると、基板１０の裏面１０ｂに処理を行って基板１０を薄板化し、基板１０内に埋め込み形成された接続端子２４を吐出させる工程が行われる（第２工程）。基板１０を薄板化するために基板１０の裏面１０ｂに対して行う処理方法は、裏面研磨又は裏面エッチングを用いることができるが、ここではエッチングにより基板１０を薄板化する方法を例に挙げて説明する。
【００４７】
基板１０の裏面１０ｂのエッチングは、基板１０の厚みが５０μｍ程度となり接続端子２４の基板１０の裏面１０ｂからの突出量が所定量（例えば、２０μｍ程度）になるまで行う。本実施形態では一度のエッチング処理でエッチング処理を完了するのではなく、異なるエッチング処理を２度行っている。これは、エッチングに要する時間を短縮して効率化を図るとともに、基板１０の厚み及び接続端子２４の突出量を精確に制御するためである。
【００４８】
本実施形態では、最初に行うエッチング（第１エッチング工程）において、基板１０を例えば四百数十μｍエッチングして、基板１０の厚みが接続端子２４の埋め込み深さよりも僅かに厚く、接続端子２４が基板１０の裏面から露出していない状態にする。図９（ｂ）は、基板１０に対して第１エッチング工程を行った状態を示す断面図である。そして、次に行うエッチング（第２エッチング工程）において、接続端子２４を基板１０の裏面から突出させ、基板１０の厚みが５０μｍ程度であり、接続端子２４の基板１０の裏面からの突出量が２０μｍ程度である状態にする。図９（ｃ）は、基板１０に対して第２エッチング工程を行った状態を示す断面図である。
【００４９】
上記の第１エッチング工程では、エッチング量が多いため、効率化の観点からエッチング率（レート）を高く設定する必要がある。次に行うエッチング（第２エッチング工程）においては、基板１０の厚み及び接続端子２４の突出量を精確に制御するため、第１エッチング工程でのエッチング率よりも低いエッチング率でエッチングを行う必要がある。基板１０の裏面をエッチングする場合には、第１、第２エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第１、第２エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。
【００５０】
また、第１エッチング工程でウェットエッチングを行う場合には、エッチング液として弗硝酸（ＨＦ（弗化水素）＋ＨＮＯ３（硝酸））を用いることができる。エッチング液として弗硝酸を用いる場合には、ＨＦとＨＮＯ３との体積比を１：４．５に設定し、液温２５℃に設定すると、約３７．８μｍ／ｍｉｎのエッチング率が得られる。ウェットエッチングとしては、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。スピンエッチング装置を用いる場合には枚葉処理が可能となる。
【００５１】
基板１０に対して第１、第２エッチング工程を行う際に、ウェットエッチングを行うか、又はドライエッチングを行うかは、エッチング面積を考慮した各々のエッチングレート、バッチ処理又は枚葉処理を行うことができるか否か等を考慮して、総合的に効率よくエッチングすることができるエッチング法を選択すればよい。尚、ウェットエッチングはエッチングレートがエッチング面積に左右されないが、ドライエッチングはエッチング面積によりエッチングレートが左右される。
【００５２】
第１、第２エッチング工程を行って基板１０の裏面１０ｂのエッチングが完了すると、基板１０の裏面１０ｂから接続端子２４が２０μｍ程度突出している状態となるのは前述した通りであるが、絶縁膜２０及び下地膜２２（詳細は図６参照）があるため接続端子２４そのものは露出した状態にはなっていない。このため、次工程において、基板１０の裏面から突出した状態にある絶縁膜２０及び下地膜２２を順にエッチングする工程が行われる。絶縁膜２０は酸化膜ドライエッチングでエッチングし、下地膜２２はメタルドライエッチング又はウェットエッチングによりエッチングする。図９（ｄ）は、絶縁膜２０及び下地膜２２をエッチングした状態を示す断面図である。
【００５３】
図１０は、基板１０、絶縁膜２０、及び下地膜２２をエッチングした後の接続電極２６付近の状態の詳細を示す断面図である。図１０に示すように、接続端子２４が薄板化された基板１０の裏面から突出した状態になる。接続端子２４の基板１０の能動面１０側に突出している部分及び基板１０の裏面１０ｂから突出している部分の高さは２０μｍ程度であり、基板１０の厚みは５０μｍ程度である。尚、ここでは絶縁膜２０及び下地膜２２をエッチングにより除去する場合を例に挙げて説明したが、研磨により除去することもできる。
【００５４】
基板１０の薄板化が終了すると、基板１０の裏面１０ｂに位置合わせ用マークとしてのアライメントマークＡＭを形成する工程が行われる（第１０工程）。詳細は後述するが、このアライメントマークＡＭは基板１０上に半導体チップを積層する際の基準となるマークである。図１１は、アライメントマークＡＭを形成した基板１０の裏面１０ｂを示す底面図である。
【００５５】
本実施形態においては、図１１に示す通りアライメントマークＡＭは各区画領域ＳＡ毎に２個ずつ形成される。アライメントマークＡＭは、レーザ光による焼き付け、レジストを用いたパターニング、又はインクによる描画により形成する。尚、図１１においては区画領域ＳＡを破線で図示しているが、実際には基板１０の裏面１０ｂには露出した接続端子２４のみが露出した状態となっているだけであり、薄板化した基板１０の裏面１０ｂからショット領域の位置を特定することはできない。このため、基板１０の裏面１０ｂに突出している接続端子２４の配列を検出し、この検出結果から区画領域ＳＡの配列を求めて各区画領域ＳＡ毎にアライメントマークＡＭを形成する。
【００５６】
以上で半導体チップが積層される基板１０を処理する工程が終了する。次に、基板１０に積層される半導体チップを製造する第２処理工程について説明する。
【００５７】
〔第２処理工程〕
図１２は、第１処理工程で処理を行った基板１０上に積層する半導体チップを製造する製造工程を示す図である。半導体チップは、応力緩和層２６、再配置配線３２、及びアライメントマークＡＭを形成する以外は、上述した第１処理工程とほぼ同様の工程を行って製造される。このため、以下の説明では工程順を簡単に説明し、その詳細については説明を省略する。
【００５８】
図１２（ａ）に示す基板５０は、例えばＳｉ（シリコン）基板であり、図１２に示す基板１０と同様に能動面５０ａには複数の区画領域（ショット領域）が設定されており、各々の区画領域内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド等からなる電子回路が形成されている。一方、基板５０の裏面５０ｂにはこれらの電子回路は形成されていない。
【００５９】
この基板５０に対して、第１処理工程と同様に、まず電極パッドを開口して基板５０を穿孔して孔部Ｈ１０を形成する工程が行われる。図１２（ｂ）は、基板５０を穿孔して孔部Ｈ１０を形成した状態を示す断面図である。尚、電極パッドの開口及び孔部Ｈ１０の形成は、図３及び図４に示す工程と同様の工程で行われる。次に、孔部Ｈ１０の底面及び内壁を含め基板５０の能動面５０ａ側に絶縁膜、並びにバリア層及びシード層からなる下地膜を順に形成する。図１２（ｃ）は、基板５０の能動面５０ａ側に絶縁膜及び下地膜を形成した状態を示す断面図である。尚、図１２（ｃ）においては、下地膜５２のみを図示しており、絶縁膜につては図示を省略している。尚、絶縁膜及び下地層５２の形成は、図５〜図６（ａ）に示した工程と同様の工程で行われる。
【００６０】
次に、基板５０の能動面５０ａ上にメッキレジストを塗布し、接続端子５４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン５６を形成する。図１２（ｄ）はメッキレジストパターンを形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って、図１２（ｅ）に示す通り基板５０の孔部Ｈ１０及びメッキレジストパターン５６の開口部にＣｕ（銅）を埋め込み、貫通電極となる接続端子５４を形成する。図１２（ｅ）は、Ｃｕ電解メッキを行って接続端子５４を形成した状態を示す断面図である。
【００６１】
接続端子５４が形成されると、図１２（ｆ）に示す通り、基板５０上に形成されているメッキレジストパターン５６を剥離する。図１２（ｆ）は、接続端子５４を形成した後にメッキレジストパターン５６を剥離した状態を示す断面図である。次に、形成した接続端子５４上に無鉛ハンダ（Ｓｎ／Ａｇ）５８（図１２（ｆ）参照）を形成する。この無鉛ハンダ５８は、上述した第１処理工程で処理を行った基板１０に半導体チップを積層する際に、半導体チップの貫通電極としての接続端子５４と基板１０の接続端子２４とを接合するためのものである。
【００６２】
以上の工程が終了すると、基板５０の能動面５０ａ側に図９に示す粘着樹脂４０及びガラス基板４２と同様の支持部材を取り付け、図９に示す工程と同様の工程を行って基板５０の薄板化を行う。薄板化の工程を終了すると、支持部材を取り外した後でレーザ又はブレードにより基板５０を切断して、個々の半導体チップ６０に分離する。以上の工程を経て半導体チップ６０が製造される。
【００６３】
以上で基板１０に積層させる半導体チップ６０が製造される。次に、半導体チップ６０を基板１０上に積層する第３処理工程について説明する。
【００６４】
〔第３処理工程〕
第１処理工程を終えた基板１０は、図９（ｄ）に示す通り、基板１０の能動面１０ａ側に粘着樹脂４０及びガラス基板４２が取り付けられ、基板１０の裏面１０ｂにアライメントマークＡＭが形成された状態である。この基板１０に対して第２処理工程で製造された半導体チップ６０を積層するには、まず半導体チップ６０の貫通電極としての接続端子５４に形成された無鉛ハンダ５８上に接合活性剤（フラックス）を塗布する。フラックスは、半導体チップ６０を基板１０上に積層したときに、半導体チップ６０を保持することができる程度の粘度及び量が必要となる。
【００６５】
次に、基板１０の裏面１０ｂに形成されたアライメントマークＡＭの位置を検出し、この検出結果に基づいて半導体チップ６０を積層すべき位置に搬送し、半導体チップ６０と基板１０との位置合わせを行って、半導体チップ６０を基板１０の裏面１０ｂ側に積層する。このとき、半導体チップ６０に形成された各接続電極５４及び無鉛ハンダ５８は、半導体チップ６０が積層された位置に形成されている各接続端子２４上に位置し、半導体チップ６０は無鉛ハンダ５８上に塗布されたフラックスの粘着力で保持される。
【００６６】
次に、アライメントマークＡＭの検出結果に基づいて、次に積層すべき半導体チップ６０を積層すべき位置に搬送し、基板１０の裏面１０ｂ上に積層された半導体チップ６０上に半導体チップ６０を積層する。半導体チップ６０の積層はアライメントマークＡＭを基準として行われているため、複数段に亘って半導体チップ６０を積層する場合であっても高い精度で位置合わせを行うことができる。
【００６７】
この工程を繰り返して複数段に亘り半導体チップ６０を積層する。以上の工程を、基板１０の他の位置（半導体チップ６０を積層すべき位置）について同様に行い、基板１０の複数箇所において半導体チップ６０を積層する。尚、積層する半導体チップ６０の段数は任意の段数で良い。また、積層順は積層すべき位置の全てについて１段目の半導体チップ６０の積層が完了してから２段目の半導体チップ６０を積層するようにしても良い。このようにして基板１０の裏面１０ｂに複数の半導体チップ６０を積層する。
【００６８】
半導体チップ６０の積層が完了すると、基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４との接合、及び半導体チップ６０に形成された接続電極５４同士の接合が行われる。この接合工程においては、半導体チップ６０が積層された基板６０をリフロー装置に入れて、接続電極２４及び接続電極５４並びに接続電極５４同士を無鉛ハンダ５８により接合する。これにより、接続電極２４と接続電極５４とが電気的に接続される（第３工程）。接続電極２４と接続電極５４との接合及び接続電極５４同士の接合をリフローで一括して行うことで、接合に要する時間を短縮することができ製造効率の向上を図ることができる。
【００６９】
図１３は、基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４とが接合されて基板１０上に半導体チップ６０が積層された状態を示す断面図である。図１３を参照すると、接続電極２４と接続電極５４とがほぼ一直線上に配列されて接合されていることが分かる。また、図１３に示す通り、基板１０に形成された接続端子２４及び半導体チップ６０に形成された接続端子５４の高さは１００μｍ程度の高さであるため、基板１０上に３段の半導体チップ６０を積層しても、基板１０を含めた半導体装置の高さは５００μｍ以下となり、高集積化されていることが分かる。
【００７０】
以上の工程が終了すると、積層した半導体チップ６０及び基板１０をトランスファーモールドにより一括して封止する工程が行われる（この工程は第４工程の一部である）。図１４は、基板１０及び半導体チップ６０を封止した状態を示す図である。図１４（ａ）に示す通り、封止は基板１０に粘着樹脂４０及びガラス基板４２が取り付けられた状態で行われる。封止樹脂６２は基板１０の裏面全体を覆い、且つ半導体チップ６０の全てが封止されるように形成されていることが分かる。
【００７１】
基板１０及び半導体チップ６０の封止が完了すると、基板１０から粘着樹脂４０及びガラス基板４２を取り外す工程が行われる（第８工程）。これらを取り外す場合には、まず、ガラス基板４２側からガラス基板４２と粘着樹脂４０とを接着している接着剤にレーザ光を照射し、粘着樹脂４０からガラス基板４２を取り外す。次に、粘着樹脂４０を除去するための除去テープを粘着樹脂４０に貼り付け、除去テープの端部を略基板１０に沿って又は基板１０から離れる方向に引いて粘着樹脂４０を取り外す。
【００７２】
粘着樹脂４０及びガラス基板４２を取り外しが完了すると、再配置配線３２の一部に形成されたパッド３４（図８参照）上のみが開口されたソルダレジストを形成する。そして、パッド３４上に第２接続部としてのバンプ３６を形成し、最後にパッド３４に対するバンプ３６の固着強度を高めるために、基板１０上に根本補強樹脂を形成する。図１４（ｂ）は、バンプ３６を形成した状態を示す断面図であり、図１５は、パッド３４上にバンプ３６を形成した状態を示す上面図である。尚、図１５においては１つのショット領域のみを図示している。図１５に示すように、バンプ３６を形成することで、基板１０に形成された接続端子２４のピッチ及び配列を変換することができる。
【００７３】
以上の工程が終了すると、基板１０のショット領域ＳＡ間を切断して個々の半導体装置に分離する（この工程は第４工程の一部である）。基板１０の切断方法は、例えばレーザを用いた切断方法又はダイシング等の切断方法を用いることができる。図１６は、本発明の一実施形態により製造された半導体装置を示す断面図である。
【００７４】
図１６に示すように、半導体装置は接続部としての接続端子２４が形成された第１半導体チップとしての基板１０上に、貫通電極としての接続端子５４が形成された第２半導体チップとしての半導体チップ６０が複数積層された構造である。貫通電極５４と接続電極２４とは電気的に接続されている。また基板１０には能動面１０ａ側に応力緩和層２６、再配置配線３２、及び第２接続部としてのバンプ３６が形成されている。また、本実施形態の半導体装置は、半導体チップ６０の面に平行な面内における封止樹脂６２の寸法が基板１０の平面寸法と同一寸法とになるという特徴的な構成となっている。尚、図１６において、６４は根本補強樹脂である。
【００７５】
以上説明したように、本発明の一実施形態による半導体装置の製造方法は、基板１０を切断せずに、いわゆるウェハの状態の基板１０上に半導体チップ６０を積層し、積層した半導体チップ６０を一括して封止し、切断して個々の半導体装置にしているため、製造工程を簡略化することができる。また、薄板化した基板１０上に薄板化した半導体チップ６０を積層しているため高集積化が可能である。更に、基板１０に再配置配線３２及びバンプ３６を形成しているため、基板１０に形成された接続端子２６のピッチ及び配列の変換か可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能となる。
【００７６】
〔電子機器〕
本発明の実施形態による半導体装置を有する電子機器として、図１７にはノート型パーソナルコンピュータ２００、図１８には携帯電話３００が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００７７】
以上、本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、上記実施形態においては、図４（ｂ）に示した基板１０を穿孔する方法としてドライエッチング又はＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いる方法を挙げたが、選択比が得られればエッチング液を用いたウェットエッチングにより行っても良い。
【００７８】
また、孔部Ｈ３の内壁及び底面に形成する絶縁膜２０としてＰＥ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、酸化シリコンを挙げたが、これ以外にもＳｉＮ等の絶縁性を有するものであれば組成は問わない。また、絶縁膜２０の形成方法は、ＣＶＤ以外にスパッタ等を用いることができる。
【００７９】
上記実施形態では、Ｃｕ電解メッキを用いて基板１０に接続端子２４を形成する場合を例に挙げて説明したが、無電解メッキ又はスパッタ等の方法によって形成することも可能である。また、上記実施形態においては、基板１０に孔部Ｈ３を形成してから応力緩和層２６を形成し、その後に接続端子２４を形成するようにしていたが、基板１０に対する孔部Ｈ３の形成及び接続端子２４の形成を完了した後で、基板１０上に応力緩和層２６を形成するようにしても良い。
【００８０】
また、上記実施形態においては、基板１０の薄板化する際に基板１０の支持部材として粘着樹脂４０及びガラス基板４２を用いていたが、基板１０の反り及び割れ等が生じない強度が得られれば、支持フィルムその他の変形しにくい素材のものを基板１０の能動面１０ａ側に接着することも可能である。
【００８１】
また、上記実施形態においては、無鉛ハンダ５８を用いて半導体チップ６０と基板１０との接合（電気的接続）及び半導体チップ６０同士の接合を行っていたが、無鉛ハンダに代えて金等の金属又は合金を用いても良い。更には、半導体チップ６０と基板１０との接合及び半導体チップ６０同士の接合は、フリップチップボンディングにより行っても良い。
【００８２】
また、上記実施形態においては、基板１０に取り付けた粘着樹脂４０と取り外す際に粘着テープを用いていたが、粘着樹脂４０の種類に応じて有機溶剤を用いて取り外す方法、熱又はＵＶを照射して剥離する方法を用いることができる。
【００８３】
更に、上記実施形態においては、基板１０上に同種の半導体チップ６０を複数積層する場合を例に挙げて説明したが、基板１０上に積層する半導体チップは異種のものを積層しても良い。例えば、基板１０上に半導体チップ６０を１つ積層した後で、半導体チップ６０上に半導体チップ６０に形成された電子回路とは異なる電子回路が形成された半導体チップ（本発明にいう第３半導体チップ）を積層するようにしても良い。この第３半導体チップの寸法は第２半導体チップと等しくなくとも良いが、全体が封止樹脂で封止される必要がある。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造方法において処理対象として用いられる基板の上面図である。
【図２】本発明の一実施形態による半導体装置の製造方法において応力緩和層２６及び接続端子２４を形成する工程を示す工程図である。
【図３】本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図４】本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図５】本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図６】本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図７】本発明の一実施形態による半導体装置の製造方法において再配置配線３２を形成する工程を示す工程図である。
【図８】本発明の一実施形態において再配置配線３２が形成された基板１０の上面図である。
【図９】基板１０の裏面をエッチングして基板１０の厚みを減する工程を示す工程図である。
【図１０】基板１０、絶縁膜２０、及び下地膜２２をエッチングした後の接続電極２６付近の状態の詳細を示す断面図である。
【図１１】アライメントマークＡＭを形成した基板１０の裏面１０ｂを示す底面図である。
【図１２】第１処理工程で処理を行った基板１０上に積層する半導体チップを製造する製造工程を示す図である。
【図１３】基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４とが接合されて基板１０上に半導体チップ６０が積層された状態を示す断面図である。
【図１４】基板１０及び半導体チップ６０を封止した状態を示す図である。
【図１５】パッド３４上にバンプ３６を形成した状態を示す上面図である。
【図１６】本発明の一実施形態により製造された半導体装置を示す断面図である。
【図１７】本発明の実施形態による電子機器の一例を示す図である。
【図１８】本発明の実施形態による電子機器の他の例を示す図である。
【符号の説明】
１０……基板（第１半導体チップ）
１０ａ……能動面
１０ｂ……裏面
２４……接続端子（接続部）
２６……応力緩和層
３２……再配置配線
３６……バンプ（第２接続部）
４０……粘着樹脂（支持部材）
４２……ガラス基板（支持部材）
５４……貫通電極
６０……半導体チップ（第２半導体チップ）
６２……封止樹脂（樹脂）
ＡＭ……アライメントマーク（位置合わせ用マーク）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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