(57)【要約】【課題】陽光柱領域を拡大させて、放電効率を高めるプラズマディスプレイパネル及びその駆動方法を提供する。【解決手段】上部基板110上に互いに平行に形成されたスキャン電極Ｙ及びサステイン電極Ｚと、下部基板118上にスキャン電極Ｙ及びサステイン電極Ｚに交差する方向に形成されたアドレス電極Ｘとを備え、スキャン電極Ｙとサステイン電極Ｚとの間の間隔ｄが、スキャン電極とアドレス電極との間の間隔Ｌより広く設定する。このため陽光柱領域が広く形成される。また、スキャン電極Ｙとサステイン電極Ｚの各々は、透明電極112Y、112Zと金属バス電極113Y、113 Zを含み、金属バス電極は、透明電極112Y、112Zの線幅より小さな線幅を有し、透明電極の一側端領域に形成される。【選択図】図６
2004273455.tif 000002
【特許請求の範囲】
【請求項１】
上部基板上に互いに平行に形成されたスキャン電極及びサステイン電極と、
下部基板上に前記スキャン電極及びサステイン電極に交差する方向に形成されたアドレス電極とを備え、
前記スキャン電極とサステイン電極との間の間隔が、前記スキャン電極とアドレス電極との間の間隔より広く設定されていることを特徴とするプラズマディスプレイパネル。
【請求項２】
前記スキャン電極及びサステイン電極が前記アドレス電極に交差する部分において、前記アドレス電極の上に形成される補助電極をさらに備えることを特徴とする請求項１に記載のプラズマディスプレイパネル。
【請求項３】
前記補助電極は、前記交差される部分において、前記スキャン電極及びサステイン電極と平行な方向に伸長されることを特徴とする請求項１に記載のプラズマディスプレイパネル。
【請求項４】
前記補助電極の幅は、前記スキャン電極及びサステイン電極の各々の幅より広く設定されていることを特徴とする請求項３に記載のプラズマディスプレイパネル。
【請求項５】
前記補助電極の幅は、前記スキャン電極及びサステイン電極の各々の幅と同一に設定されていることを特徴とする請求項３に記載のプラズマディスプレイパネル。
【請求項６】
前記補助電極の幅は、前記スキャン電極及びサステイン電極の各々の幅より狭く設定されていることを特徴とする請求項３に記載のプラズマディスプレイパネル。
【請求項７】
前記補助電極は、前記交差される部分において、前記スキャン電極及びサステイン電極と平行に一方向に伸長されていることを特徴とする請求項３に記載のプラズマディスプレイパネル。
【請求項８】
前記補助電極は、前記交差される部分において、前記スキャン電極及びサステイン電極と平行に両方向に伸長されていることを特徴とする請求項３に記載のプラズマディスプレイパネル。
【請求項９】
前記補助電極は、前記スキャン電極と交差される部分において、スキャン電極と平行に伸長されていることを特徴とする請求項３に記載のプラズマディスプレイパネル。
【請求項１０】
前記補助電極は、前記サステイン電極と交差される部分において、サステイン電極と平行に伸長されていることを特徴とする請求項３に記載のプラズマディスプレイパネル。
【請求項１１】
前記サステイン電極とアドレス電極との間の間隔は、前記スキャン電極とアドレス電極との間の間隔と同一に設定されていることを特徴とする請求項１に記載のプラズマディスプレイパネル。
【請求項１２】
前記スキャン電極とサステイン電極との間の間隔は、３００μｍ以上に設定されていることを特徴とする請求項１または２に記載のプラズマディスプレイパネル。
【請求項１３】
上部基板上に互いに平行に形成されたスキャン電極及びサステイン電極と、下部基板上に前記スキャン電極及びサステイン電極に交差する方向に形成されたアドレス電極とを備えるプラズマディスプレイパネルの駆動方法であって、
サステイン期間の間に、前記スキャン電極とサステイン電極の一方と、下部基板のアドレス電極との間に対向放電を発生させる段階と、
前記対向放電が発生した後、前記スキャン電極とサステイン電極との間に面放電を発生させる段階とを含むことを特徴とする方法。
【請求項１４】
前記サステイン期間の間に、前記スキャン電極とサステイン電極に交互に、サステインパルスを供給することを特徴とする請求項１３に記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記サステイン期間の間に、前記スキャン電極とサステイン電極に交互に、サステインパルスが供給されるとき、前記アドレス電極に正のパルスが印加されることを特徴とする請求項１４に記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
前記正のパルスバイアスの幅は、前記サステインパルスの幅より小さいことを特徴とする請求項１５に記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、
前記アドレス期間の間に、セルを選択するためのアドレス放電を発生させる段階と、
前記サステイン期間の間に、第１電圧から第２電圧に低下する第１サステインパルスをスキャン電極に供給する段階と、
前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスとを交互に、サステイン電極に供給する段階と、
前記第１及び第２サステインパルスが前記スキャン電極及びサステイン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階と、
を含むことを特徴とする方法。
【請求項１８】
前記第２電圧は、基底電位に設定されていることを特徴とする請求項１７に記載のプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記第２電圧は、負の電圧に設定されていることを特徴とする請求項１７に記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
前記正のバイアスパルスの幅は、前記第１及び第２サステインパルスの幅より狭く設定されていることを特徴とする請求項１７に記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
リセット期間と、アドレス期間、サステイン期間とを含む多数のサブフィールドに分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、
前記アドレス期間の間に、セルを選択するためのアドレス放電を発生させる段階と、
前記サステイン期間の間に、第１電圧から第２電圧に低下する第１サステインパルスを、サステイン電極に供給する段階と、
前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスとを交互に、スキャン電極に供給する段階と、
前記第１及び第２サステインパルスが前記サステイン電極及びスキャン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階と、
を含むことを特徴とする方法。
【請求項２２】
リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動され、かつ放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に、前記放電セルに交差されるように形成されるアドレス電極とを含んでいる、プラズマディスプレイパネルの駆動方法であって、
前記アドレス期間の間に、セルを選択するためのアドレス放電を発生させる段階と、
前記サステイン期間の間に、第１電圧から第２電圧に低下する第１サステインパルスをスキャン電極に供給する段階と、
前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスとを交互に、サステイン電極に供給する段階と、
前記第１及び第２サステインパルスが、前記スキャン電極及びサステイン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階と、
を含むことを特徴とする方法。
【請求項２３】
前記第２電圧は、基底電位に設定されていることを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動方法。
【請求項２４】
前記第２電圧は、負の電圧に設定されていることを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動方法。
【請求項２５】
前記正のバイアスパルスの幅は、前記第１及び第２サステインパルスの幅より狭く設定されていることを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動方法。
【請求項２６】
前記リセット期間は、セットアップ期間及びセットダウン期間に分けられて駆動され、
さらに、前記セットアップ期間の間に、前記スキャン電極に第１上昇ランプ波形を供給する段階と、
前記セットアップ期間の間に、前記スキャン電極と平行に形成される前記サステイン電極に第２上昇ランプ波形を供給する段階と、
を含むことを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動方法。
【請求項２７】
前記第１上昇ランプ波形と前記第２上昇ランプ波形との電圧値は、スキャン電極とサステイン電極との間に、放電が発生することを防止するように設定されていることを特徴とする請求項２６に記載のプラズマディスプレイパネルの駆動方法。
【請求項２８】
前記第１上昇ランプ波形と第２上昇ランプ波形との電圧値は、同一に設定されていることを特徴とする請求項２６に記載のプラズマディスプレイパネルの駆動方法。
【請求項２９】
前記第１上昇ランプ波形及び第２上昇ランプ波形の最高電圧値は、３５０V以下に設定されていることを特徴とする請求項２８に記載のプラズマディスプレイパネルの駆動方法。
【請求項３０】
前記第２上昇ランプ波形が供給された後、前記セットダウン期間及びアドレス期間の間に、前記サステイン電極に正の直流電圧が供給されることを特徴とする請求項２６に記載のプラズマディスプレイパネルの駆動方法。
【請求項３１】
前記正の直流電圧の電圧値は、前記第２上昇ランプ波形の最高電圧値と同一に設定されていることを特徴とする請求項３０に記載のプラズマディスプレイパネルの駆動方法。
【請求項３２】
前記正の直流電圧の最高電圧値は、３５０V以下に設定されていることを特徴とする請求項３１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３３】
リセット期間と、アドレス期間と、及びサステイン期間とを含む多数のサブフィールドに分けられて駆動され、かつ放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に、前記放電セルに交差されるように形成されるアドレス電極と含んでいる、プラズマディスプレイパネルの駆動方法であって、
前記アドレス期間の間に、セルを選択するためのアドレス放電を発生させる段階と、
前記サステイン期間の間に、第１電圧から第２電圧に低下する第１サステインパルスをサステイン電極に供給する段階と、
前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスとを交互に、スキャン電極に供給する段階と、
前記第１及び第２サステインパルスが、前記サステイン電極及びスキャン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階と、
を含むことを特徴とする方法。
【請求項３４】
リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、
アドレス期間の間に、セルを選択するためのアドレス放電を発生させる段階と、
サステイン期間の間に、第１電圧から第２電圧に低下する第１サステインパルスをスキャン電極に供給する段階と、
前記サステイン期間の間に、前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスとを交互に、サステイン電極に供給する段階と、
前記サステイン期間以後、前記スキャン電極に負の電圧値を有する消去パルスが供給される段階と、
を含むことを特徴とする方法。
【請求項３５】
前記サステイン期間の間に、前記第１及び第２サステインパルスが、前記スキャン電極及びサステイン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階をさらに含むことを特徴とする請求項３４に記載のプラズマディスプレイパネルの駆動方法。
【請求項３６】
前記正のバイアスパルスの幅は、前記第１及び第２サステインパルスの幅より狭く設定されていることを特徴とする請求項３５に記載のプラズマディスプレイパネルの駆動方法。
【請求項３７】
前記消去パルスの幅は、前記第１及び第２サステインパルスの幅より狭く設定されていることを特徴とする請求項３４に記載のプラズマディスプレイパネルの駆動方法。
【請求項３８】
リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動され、かつ放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に、前記放電セルに交差されるように形成されているアドレス電極とを含んでいる、プラズマディスプレイパネルの駆動方法であって、
前記アドレス期間の間に、セルを選択するためのアドレス放電を発生させる段階と、
前記サステイン期間の間に、第１電圧から第２電圧に低下する第１サステインパルスをスキャン電極に供給する段階と、
前記サステイン期間の間に、前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスとを交互に、サステイン電極に供給する段階と、
前記サステイン期間以後、前記スキャン電極に負の電圧値を有する消去パルスが供給される段階と、
を含むことを特徴とする方法。
【請求項３９】
前記サステイン期間の間に、前記第１及び第２サステインパルスが、前記スキャン電極及びサステイン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階を、さらに含むことを特徴とする請求項３８に記載のプラズマディスプレイパネルの駆動方法。
【請求項４０】
前記正のバイアスパルスの幅は、前記第１及び第２サステインパルスの幅より狭く設定されていることを特徴とする請求項３９に記載のプラズマディスプレイパネルの駆動方法。
【請求項４１】
前記消去パルスの幅は、前記第１及び第２サステインパルスの幅より狭く設定されていることを特徴とする請求項３８に記載のプラズマディスプレイパネルの駆動方法。
【請求項４２】
前記リセット期間は、セットアップ期間及びセットダウン期間に分けられて駆動され、
さらに、前記セットアップ期間の間に、前記スキャン電極に第１上昇ランプ波形を供給する段階と、
前記セットアップ期間の間に、前記スキャン電極と並んで形成されている前記サステイン電極に、第２上昇ランプ波形を供給する段階と、
を含むことを特徴とする請求項３８に記載のプラズマディスプレイパネルの駆動方法。
【請求項４３】
前記第１上昇ランプ波形と前記第２上昇ランプ波形との電圧値は、スキャン電極とサステイン電極との間に放電が発生することを防止するように設定されていることを特徴とする請求項４２に記載のプラズマディスプレイパネルの駆動方法。
【請求項４４】
前記第１上昇ランプ波形と第２上昇ランプ波形との電圧値は、同一に設定されていることを特徴とする請求項４３に記載のプラズマディスプレイパネルの駆動方法。
【請求項４５】
前記第１上昇ランプ波形及び第２上昇ランプ波形の最高電圧値は、３５０V以下に設定されていることを特徴とする請求項４４に記載のプラズマディスプレイパネルの駆動方法。
【請求項４６】
前記第２上昇ランプ波形が供給された後、前記セットダウン期間及びアドレス期間の間に、前記サステイン電極に正の直流電圧が供給されることを特徴とする請求項４２に記載のプラズマディスプレイパネルの駆動方法。
【請求項４７】
前記正の直流電圧の電圧値は、前記第２上昇ランプ波形の最高電圧値と同一に設定されていることを特徴とする請求項４６に記載のプラズマディスプレイパネルの駆動方法。
【請求項４８】
前記正の直流電圧の最高電圧値は、３５０V以下に設定されていることを特徴とする請求項４７に記載のプラズマディスプレイパネルの駆動方法。
【請求項４９】
リセット期間がセットアップ期間及びセットダウン期間に分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、
前記セットアップ期間の間に、スキャン電極に第１電圧値からピーク電圧に上昇する第１上昇ランプ波形を供給する段階と、
前記セットアップ期間の間に、前記スキャン電極と平行に形成されるサステイン電極に第２上昇ランプ波形を供給する段階と、
前記セットダウン期間の間に、前記第１電圧値より低い第２電圧値から第３電圧値に低下する下降ランプ波形を前記スキャン電極に供給する段階と、
を含むことを特徴とする方法。
【請求項５０】
前記ピーク電圧は、３５０V以下に設定されていることを特徴とする請求項４９に記載のプラズマディスプレイパネルの駆動方法。
【請求項５１】
前記ピーク電圧は、３００V以下に設定されていることを特徴とする請求項４９に記載のプラズマディスプレイパネルの駆動方法。
【請求項５２】
前記第２電圧値は、２００V以下に設定されていることを特徴とする請求項４９に記載のプラズマディスプレイパネルの駆動方法。
【請求項５３】
前記第３電圧値は、基底電位になることを特徴とする請求項４９に記載のプラズマディスプルレイパネルの駆動方法。
【請求項５４】
前記下降ランプ波形が印加される期間は、前記第１上昇ランプ波形が印加される期間より略２倍長く設定されていることを特徴とする請求項４９に記載のプラズマディスプルレイパネルの駆動方法。
【請求項５５】
リセット期間がセットアップ期間及びセットダウン期間に分けられて駆動され、かつ放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に、前記放電セルに交差されるように形成されるアドレス電極とを含んでいる、プラズマディスプレイパネルの駆動方法にであって、
前記セットアップ期間の間に、スキャン電極に第１電圧値からピーク電圧に上昇する第１上昇ランプ波形を供給する段階と、
前記セットアップ期間の間に、前記スキャン電極と並んで形成されているサステイン電極に第２上昇ランプ波形を供給する段階と、
前記セットダウン期間の間に、前記第１電圧値より低い第２電圧値から第３電圧値に低下する下降ランプ波形を前記スキャン電極に供給する段階と、
を含むことを特徴とする方法。
【請求項５６】
前記ピーク電圧は、３５０V以下に設定されていることを特徴とする請求項５５に記載のプラズマディスプレイパネルの駆動方法。
【請求項５７】
前記ピーク電圧は、３００V以下に設定されていることを特徴とする請求項５５に記載のプラズマディスプレイパネルの駆動方法。
【請求項５８】
前記第２電圧値は、２００V以下に設定されていることを特徴とする請求項５５に記載のプラズマディスプレイパネルの駆動方法。
【請求項５９】
前記第３電圧値は、基底電位になることを特徴とする請求項５５に記載のプラズマディスプレイパネルの駆動方法。
【請求項６０】
前記下降ランプ波形が印加される期間は、前記第１上昇ランプ波形が印加される期間より略２倍長く設定されることを特徴とする請求項５５に記載のプラズマディスプレイパネルの駆動方法。
【請求項６１】
前記第１上昇ランプ波形と第２上昇ランプ波形との電圧値は、同一に設定されていることを特徴とする請求項５５に記載のプラズマディスプレイパネルの駆動方法。
【請求項６２】
前記第２上昇ランプ波形が印加された後に、正の直流電圧が前記サステイン電極に連続的に供給されることを特徴とする請求項６１に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルに関し、詳細には、放電效率を高めることができるプラズマディスプレイパネル及びその駆動方法に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル(Plasma Display Panel:以下、ＰＤＰと称する)は、He+Xe、Ne+Xe及びHe+Ne+Xeなどの不活性混合ガスの放電時に発生する１４７nmの紫外線によって蛍光体を発光させることによって、文字またはグラフィックを含む画像を表示するようになる。このようなＰＤＰは、薄膜化と大型化が容易なだけでなく最近の技術開発に伴って大きく向上した画質を提供する。特に、３電極交流面放電型ＰＤＰは、放電時の表面に壁電荷が蓄積され、放電によって発生されるスパッタリングから電極を保護するために、低電圧駆動と長寿命の長所を有する。
【０００３】
図１は、一般的な交流型ＰＤＰに、マトリックス形態に配列された放電セルの構造を示す斜視図であって、図２は、プラズマディスプレイパネルの放電セルの構造を示す断面図である。
【０００４】
図１及び図２を参照すると、３電極交流面放電型ＰＤＰの放電セルは、上部基板１０上に形成されたスキャン電極Y及びサステイン電極Zと、下部基板１７上に形成されたアドレス電極Xを備える。スキャン電極Yとサステイン電極Zの各々は、透明電極１２Y、 １２Zと、金属バス電極１３Y、 １３Zとを含み、金属バス電極は、透明電極１２Y、１２Zの線幅より小さな線幅を有して、透明電極の一側端領域に形成されている。
【０００５】
透明電極１２Y、１２Zは、通常、インジウム-スズ-オキサイド(Indium-Tin-Oxide:以下"ITO"と称する)であり、上部基板１０上に形成される。金属バス電極１３Y、１３Zは、通常、クロム(Cr)などの金属であり、透明電極１２Y、１２Z上に形成され、抵抗が高い透明電極１２Y、１２Zによる電圧降下を減らす役割をする。スキャン電極Yとサステイン電極Zとが並んで形成された上部基板１０には、上部誘電体層１４と保護膜１６とが積層される。
【０００６】
上部誘電体層１４には、プラズマ放電時に発生された壁電荷が蓄積される。保護膜１６は、プラズマ放電時に発生されたスパッタリングによる上部誘電体層１４の損傷を防止するとともに、２次電子の放出效率を高めるようになる。保護膜１６は、通常、酸化マグネシウム(MgO)が用いられる。アドレス電極Xが形成された下部基板１８上には、下部誘電体層２２、隔壁２４が形成され、下部誘電体層２２と隔壁２４との表面には蛍光体層２６が塗布される。
【０００７】
アドレス電極Xは、スキャン電極Y及びサステイン電極Zと交差される方向に形成される。隔壁２４は、アドレス電極Xと並んで形成され、放電によって生成された紫外線及び可視光が隣接した放電セルへ漏れることを防止する。 蛍光体層２６は、プラズマ放電時に発生された紫外線によって励起され、赤色、緑色又は青色のいずれかの可視光線を発生するようになる。上/下部基板１０、１８と隔壁２４との間に設けられた放電セルの放電空間には、放電のためのHe+Xe、Ne+Xe及びHe+Ne+Xeなどの不活性混合ガスが注入される。
【０００８】
このような３電極交流面放電型ＰＤＰは、画像の階調を表すために、一つのフレームを発光回数の異なる多くのサブフィールドに分けて駆動している。各サブフィールドは、均一に放電を発生させるためのリセット期間と、放電セルを選択するためのアドレス期間と、放電回数によって階調を表すサステイン期間とに分けられる。
【０００９】
例えば、図３に示すように、２５６階調として画像を表示しようとする場合には、１/６０秒に該当するフレーム期間(１６．６７ms)は、８つのサブフィールド(SF１〜SF８)に分けられるようになる。同時に、８つのサブフィールド(SF１〜SF８)の各々は、リセット期間、アドレス期間、及びサステイン期間に再び分けられるようになる。ここで、各サブフィールドのリセット期間及びアドレス期間は、各サブフィールド毎に同一であり、サステイン期間は、各サブフィールドで、２n(n=０、１、２、３、４、５、６、７)の割合で増加する。このように各サブフィールドにおけるサステイン期間が異なるようになるため、画像の階調を表すことができるようになる。
【００１０】
図４は、従来の方法によるプラズマディスプレイパネルの駆動方法を示す波形図である。
図４を参照すると、ＰＤＰの一つのフレームに含まれるサブフィールドSFは、全画面を初期化させるためのリセット期間RPDと、セルを選択するためのアドレス期間APDと、選択されたセルの放電を維持させるためのサステイン期間SPDとに分けられて駆動される。
【００１１】
リセット期間RPDには、スキャン電極YにリセットパルスRPが供給される。リセットパルスRPは、ランプ波形でセットアップ期間に電圧が増加し、セットダウン期間には電圧が減少する形態を有する。電圧が徐々に増加するセットアップ期間には、多数の微細なセットアップ放電が発生され、上部誘電体層に壁電荷が形成される。続いて、電圧が徐々に減少するセットダウン(Set-down)期間には、多数の微細なセットダウン放電によって不要の荷電粒子が部分的に除去される。これにより、壁電荷が誤放電を発生させないで、次のアドレス放電を助ける程度に減少するようになる。セットダウン期間の間に、サステイン電極Zには、正極性(+)の直流電圧が供給される。この正極性(+)の直流電圧に対してリセットパルスRPは徐々に減少する形で供給されるため、セットダウン時にスキャン電極Yがサステイン電極Zに対して相対的に負極性(-)になることで、つまり、極性が反転されることによってセットアップ時に生成された壁電荷が減少するようになる。
【００１２】
アドレス期間APDには、負極性(-)のスキャンパルスSPがスキャン電極Yに順次に印加されるとともに、アドレス電極Xに正極性(+)のデータパルスDPが印加される。このスキャンパルスSPとデータパルスDPとの電圧差と、リセット期間RPDに生成された壁電圧が加わりながらデータパルスDPが印加されるセル内にはアドレス放電が発生される。アドレス放電によって選択されたセル内には壁電荷が生成される。
【００１３】
サステイン期間SPDでは、スキャン電極Yとサステイン電極Zに交互にサステインパルスSUSPy、 SUSPzが印加される。すると、アドレス放電によって選択されたセルは、セル内の壁電圧とサステインパルスSUSPy、 SUSPzが加わりながら毎度サステインパルスSUSPy、 SUSPzが印加される度に、スキャン電極Yとサステイン電極Zとの間に面放電の形でサステイン放電が発生するようになる。
【００１４】
このようなサステイン期間SPDに続く消去期間EPDでは、サステイン電極Zに消去パルスEPを供給して維持されていた放電が中止される。消去パルスEPは、発光量の大きさが小さくなるようにランプ波形を有するとか、放電消去のために１μs程度の短いパルス幅を有するようになる。このような消去パルスEPによる短い消去放電によって荷電粒子が消去され、放電が中止される。
【００１５】
図５aは、サステイン放電時の発光領域を区分して示す図であり、図５bは、図５aの発光領域による電圧分布を示す図である。
図５a及び５bを参照すると、放電時のＰＤＰセル内部の放電空間において発光現象の発生する領域が区分されて示されている。図５aに示すように、陰極(例えば、サステイン電極Z)と陽極(例えば、スキャン電極Y)との間に所定の電圧を印加すると、両電極間には電子の放出による放電が発生するようになる。この時、陰極で放出された１次電子は、両電極間に印加された電界によって加速され、中性粒子と衝突して新しい電子(すなわち、２次電子)を生成する。
【００１６】
２次電子は電圧の変化が大きくなることによって、電界の大きさが相対的に大きい図５bのA部分において強く加速される。このような２次電子は、イオン化を進行しながらエネルギーを蓄積して、図５bにおけるB領域に到逹する。 図５bのB領域において、２次電子は、これ以上エネルギーを得ることができずに衝突によって、中性粒子にエネルギーを伝逹し、この過程で励起された粒子が基底状態に降下しながら可視光線と真空紫外線を発生する。この領域は、図５aに示すように負グロー領域２と呼ばれる。
【００１７】
この負グロー領域２を通った電子は、エネルギーが非常に弱くて全体的に均一なプラズマ状態になる。この領域は、図５aに示すように陽光柱(Positive Column)領域４と呼ばれる。この陽光柱領域４では、電界によるエネルギーではなく、全体においてエネルギーが高い電子だけ気体を励起させて発光するようになる。この陽光柱領域４でイオン化は殆ど生じないで励起による発光がよく発生し、全体的にエネルギーが、光によく変換されるために效率が良いと知られている。
【００１８】
しかし、従来の３電極構造は、スキャン電極Y及びサステイン電極Zの間の間隔が狭いため、放電效率が良い陽光柱領域を広く形成することができない。 よって、従来の３電極構造は、放電效率が低下する短所がある。ここによって、陽光柱領域を広く形成させることができる構造が要求される。
【００１９】
また、現在商業的に利用されるＰＤＰの場合１〜１．５ lm/Wの效率を有しており、一部テストサンプルレベルでは、これより高い２．０ lm/W水準の效率を有する。既存に比べて效率が上昇するのは、構造的改善により使用ガスにおいてXeの量を適当なレベルからハイレベル(１４%まで上昇)に上昇させたことに起因すると考えられる。すなわち、現在利用されるNe+Xeなどの不活性混合ガスの場合、Neの量は９５%程度であって、 Xeの量は５%程度である。従って、放電效率を高めるためにパネルに注入されるXeの量を１４%程度まで上昇させる。
【００２０】
しかし、Xe粒子の大きさがNe粒子の大きさより非常に大きいため、Xeの量が多くなると電荷の経路が制限され、放電を起こすための電圧が上昇しなければならない。すなわち、Xe量の増加は、スキャン電極Yとサステイン電極Zとの間のブレークダウンとサステイン電圧とを上昇させる結果を招く。また、駆動においても多くのXe量の適用による電子のクーリング效果の増加、すなわち、 Xe粒子の大きさがNe粒子の大きさに比べ相対的に非常に大きいことによって、それほど電子の移動が難しくなり放電点火が遅延する時間遅れが発生する。
即ち、従来のＰＤＰ構造では、時間遅れなどの問題点を解決すると共に放電效率を高めることが困難であった。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、陽光柱領域を拡大させることによって、放電效率を高めるようにするプラズマディスプレイパネル及びその駆動方法を提供することにある。
本発明の他の目的は、誤放電が防止できるプラズマディスプレイパネルの駆動方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成すために、本発明によるプラズマディスプレイパネルは、上部基板上に互いに平行に形成されたスキャン電極及びサステイン電極と、下部基板上に前記スキャン電極及びサステイン電極に交差する方向に形成されたアドレス電極とを備え、前記スキャン電極とサステイン電極との間の間隔が、前記スキャン電極とアドレス電極との間の間隔より広く設定されていることを特徴とする。
【００２３】
また、本発明の方法は、上部基板上に互いに平行に形成されたスキャン電極及びサステイン電極と、下部基板上に前記スキャン電極及びサステイン電極に交差する方向に形成されたアドレス電極を備えるプラズマディスプレイパネルの駆動方法であって、サステイン期間において、前記スキャン電極とサステイン電極の一方と、下部基板のアドレス電極との間に対向放電を発生させる段階と、前記対向放電が発生された後、前記スキャン電極とサステイン電極の間の面放電を発生させる段階とを含んでいる。
【００２４】
また、本発明の方法は、リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、前記アドレス期間の間にセルを選択するためのアドレス放電を発生させる段階と、前記サステイン期間の間に第１電圧から第２電圧に低下する第１サステインパルスをスキャン電極に供給する段階と、前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスをサステイン電極に供給する段階と、前記第１及び第２サステインパルスが前記スキャン電極及びサステイン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階とを含んでいる。
【００２５】
また、本発明の方法は、リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、前記アドレス期間の間にセルを選択するためのアドレス放電を発生させる段階と、前記サステイン期間の間に第１電圧から第２電圧に低下する第１サステインパルスをサステイン電極に供給する段階と、前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスをスキャン電極に供給する段階と、前記第１及び第２サステインパルスが前記サステイン電極及びスキャン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階とを含んでいる。
【００２６】
また、本発明の方法は、リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に前記放電セルに交差されるように形成されるアドレス電極を含め、前記アドレス期間の間にセルを選択するためのアドレス放電が発生させる段階と、前記サステイン期間の間に第１電圧から第２電圧に落ちる第１サステインパルスがスキャン電極に供給される段階と、前記第１サステインパルスと交番的に前記第１電圧から第２電圧に落ちる第２サステインパルスがサステイン電極に供給される段階と、前記第１及び第２サステインパルスが前記スキャン電極及びサステイン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階とを含んでいる。
【００２７】
また、本発明の方法は、リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動され、放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に前記放電セルに交差されるように形成されるアドレス電極とを含んでいる、プラズマディスプレイパネルの駆動方法であって、前記アドレス期間の間にセルを選択するためのアドレス放電を発生させる段階と、前記サステイン期間の間に第１電圧から第２電圧に低下する第１サステインパルスをサステイン電極に供給する段階と、前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスをスキャン電極に供給する段階と、前記第１及び第２サステインパルスが前記サステイン電極及びスキャン電極に供給されるとともに、正のバイアスパルスがアドレス電極に供給される段階とを含んでいる。
【００２８】
また、本発明の方法は、リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、アドレス期間の間にセルを選択するためのアドレス放電を発生させる段階と、サステイン期間の間に第１電圧から第２電圧に低下する第１サステインパルスをスキャン電極に供給する段階と、前記サステイン期間の間に前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスをサステイン電極に供給する段階と、前記サステイン期間以後、前記スキャン電極に負の電圧値を有する消去パルスが供給される段階とを含んでいる。
【００２９】
また、本発明の方法は、リセット期間と、アドレス期間と、サステイン期間とを含む多数のサブフィールドに分けられて駆動され、放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に前記放電セルに交差されるように形成されるアドレス電極とを含んでいる、プラズマディスプレイパネルの駆動方法であって、前記アドレス期間の間にセルを選択するためのアドレス放電を発生させる段階と、前記サステイン期間の間に第１電圧から第２電圧に低下する第１サステインパルスをスキャン電極に供給する段階と、前記サステイン期間の間に前記第１サステインパルスと前記第１電圧から第２電圧に低下する第２サステインパルスをサステイン電極に供給する段階と、前記サステイン期間以後、前記スキャン電極に負の電圧値を有する消去パルスが供給される段階とを含んでいる。
【００３０】
また、本発明の方法は、リセット期間がセットアップ期間及びセットダウン期間に分けられて駆動されるプラズマディスプレイパネルの駆動方法であって、前記セットアップ期間の間にスキャン電極に第１電圧値からピーク電圧に上昇する第１上昇ランプ波形を供給する段階と、前記セットアップ期間の間に前記スキャン電極と平行に形成されるサステイン電極に第２上昇ランプ波形を供給する段階と、前記セットダウン期間の間に前記第１電圧値より低い第２電圧値から第３電圧値に低下する下降ランプ波形を前記スキャン電極に供給する段階とを含んでいる。
【００３１】
また、本発明の方法は、リセット期間がセットアップ期間及びセットダウン期間に分けられて駆動され、かつ放電セルに並んで第１間隔に形成されたスキャン電極及びサステイン電極と、前記スキャン電極及びサステイン電極の間の前記第１間隔より狭い第２間隔に前記放電セルに交差されるように形成されるアドレス電極とを含んでいる、プラズマディスプレイパネルの駆動方法であって、前記セットアップ期間の間にスキャン電極に第１電圧値からピーク電圧に上昇する第１上昇ランプ波形を供給する段階と、前記セットアップ期間の間に前記スキャン電極と並んで形成されるサステイン電極に第２上昇ランプ波形を供給する段階と、前記セットダウン期間の間に前記第１電圧値より低い第２電圧値から第３電圧値に低下する下降ランプ波形を前記スキャン電極に供給する段階とを含んでいる。
【発明の效果】
【００３２】
本発明によるプラズマディスプレイパネルは、スキャン電極とサステイン電極と間の間隔を、スキャン電極とアドレス電極と間の間隔より大きく設定して、スキャン電極とアドレス電極と間の放電を先に発生させることによって、陽光柱領域を拡大させて放電效率を高めることができる。
【００３３】
また、スキャン電極及びサステイン電極とアドレス電極とが交差される領域において、アドレス電極の上に補助電極を形成し、スキャン電極及びサステイン電極と、アドレス電極との間の対向放電のとき、帯電するようになる壁電荷を利用してスキャン電極及びサステイン電極の間の放電に役に立つようにすることで、サステイン電圧を低下させることができ、サステイン放電の時間遅れを短くすることができる。
【００３４】
また、スキャン電極あるいはサステイン電極と、アドレス電極との間のリセット放電を発生させることによって、リセット電圧を低下させ、スキャン電極及びサステイン電極に均一な壁電荷を形成することができる。
【００３５】
また、本発明はスキャン電極及びサステイン電極の壁電荷が負のとき、相対準位的に負の電圧を与える效果を有するために、アドレス電極に正のバイアスパルスを印加すると、さらにサステイン放電を活性化させることができる。
【００３６】
また、本発明は、サステイン放電が完了した後、負の電圧を有する消去パルスをスキャン電極に印加し、残留されている壁電荷を消去させ、パターン変更が起きても誤放電を防止することができる。
【００３７】
また、本発明は、リセット期間の中でセットダウン期間に緩い傾きを有する下降ランプ波形を供給してサステイン電極とアドレス電極との間に均一なリセット放電を起こすことによって、均一な壁電荷を生成させ、以後アドレス放電時に誤放電を防止することができる。
【発明を実施するための最良の形態】
【００３８】
<第１実施形態> 
図６は、本発明の第１実施形態によるＰＤＰの断面図である。
図６を参照すると、本発明の第１実施形態による陽光柱領域を利用した３電極交流面放電型ＰＤＰの放電セルは、上部基板１１０上に形成されたスキャン電極Y及びサステイン電極Zと、下部基板１１８上に形成されたアドレス電極Xとを有する。スキャン電極Yとサステイン電極Zの各々は、透明電極１１２Y、 １１２Zと、金属バス電極１１３Y、 １１３Zを含み、金属バス電極は、透明電極１１２Y、 １１２Zの線幅より小さな線幅を有して、透明電極の一側端領域に形成されている。
【００３９】
透明電極１１２Y、 １１２Zは、通常、インジウム-スズ-オキサイド(Indium-Tin-Oxide)であって、上部基板１１０上に形成される。金属バス電極１１３Y、 １１３Zは、通常、クロム(Cr)などの金属であり、透明電極１１２Y、 １１２Z上に形成され、抵抗が高い透明電極１１２Y、１１２Zによる電圧降下を減らす役割をする。スキャン電極Yとサステイン電極Zが並んで形成された上部基板１１０には、上部誘電体層１１４と保護膜１１６とが積層される。
【００４０】
上部誘電体層１１４には、プラズマ放電時に発生された壁電荷が蓄積される。 保護膜１１６は、プラズマ放電時に発生されたスパッタリングによる上部誘電体層１１４の損傷を防止することともに、２次電子の放出效率を高めるようになる。保護膜１１６としては、通常、酸化マグネシウム(MgO)が用いられる。アドレス電極Xが形成された下部基板１１８上には、下部誘電体層１２２、隔壁(図示せず)が形成され、下部誘電体層１２２と隔壁との表面には蛍光体層(図示せず)が塗布される。アドレス電極Xは、スキャン電極Y及びサステイン電極Zと交差される方向に形成される。
【００４１】
隔壁は、アドレス電極Xと並んで形成され、放電によって生成された紫外線及び可視光が隣接した放電セルに漏れることを防止する。蛍光体層は、プラズマ放電時に発生された紫外線によって励起されて赤色、緑色又は青色の中でいずれかの可視光線を発生するようになる。上/下部基板１１０、１１８と隔壁の間に設けられる放電セルの放電空間には、放電のためのNe+Xeなどの不活性混合ガスが注入される。このように本発明によるＰＤＰでは、上部基板１１０上に形成されたスキャン電極Yとサステイン電極Zの間の間隔dが、スキャン電極Yとアドレス電極Xの間の間隔L(または、サステイン電極Zとアドレス電極Xの間の間隔L)より大きく設定されている。
【００４２】
一方、従来の３電極構造は、スキャン電極Yとサステイン電極Zの間の間隔が狭くて陽光柱領域を広く形成することができなかった。 しかし、本発明では、スキャン電極Yとアドレス電極Xの間の間隔は狭く、スキャン電極Yとサステイン電極Zの間の間隔は広く設定されているため、陽光柱領域を広く形成することができる。従って、本発明の構造は従来の３電極構造に比べて放電效率を高めることができる。
【００４３】
言い換えると、サステイン期間の間に、スキャン電極Yにサステインパルスが印加されるとき、スキャン電極Yとサステイン電極Zとの間の間隔が、スキャン電極Yとアドレス電極Xとの間の間隔より広く設定されているため、スキャン電極Yとアドレス電極Xとの間の放電が先に発生した後、スキャン電極Yとサステイン電極Zとの間のサステイン放電が発生する。つまり、スキャン電極Yとアドレス電極Xとの間の放電は、スキャン電極Yとサステイン電極Zとの間の放電が、よりよく発生するようにトリガー操作の役割を果たすと見られる。
【００４４】
従って、サステイン期間SPDには、スキャン電極Yとアドレス電極Xとの間の電圧差が、スキャン電極Yとサステイン電極Zとの間の電圧差より高くなり、スキャン電極Yとアドレス電極Xとの間の対向放電が先に発生する。
【００４５】
これを詳細に説明すると、スキャン電極Yとサステイン電極Zとの間の間隔dが、スキャン電極Yとアドレス電極Xとの間の間隔Lより大きく設定されているため、スキャン電極Yとアドレス電極Xとの間の電圧差が、スキャン電極Yとサステイン電極Zとの間の電圧差より高くなり、スキャン電極Yにサステインパルスを印加するときに、図６における丸印１の方向にスキャン電極Yとアドレス電極Xとの間の対向放電が先に発生するようになる。
【００４６】
その後、スキャン電極Yとサステイン電極Zとの間の高い電位差によって、電子は図６における丸印２の方向に拡散しながら、陽光柱領域を形成するようになる。このような陽光柱領域の拡散が終わる時点において、図６における丸印３の方向にサステイン電極Zとアドレス電極Xとの間の対向放電が発生する。
【００４７】
同様に、スキャン電極Yと交互にサステイン電極Zにサステインパルスが印加されるとき、図６における丸印３の方向にサステイン電極Zとアドレス電極Xとの間の対向放電が先に発生するようになる。その後、スキャン電極Yとサステイン電極Zとの間の高い電位差によって、電子は、図６における丸印２の方向に拡散しながら陽光柱領域を形成するようになる。このような陽光柱領域の拡散が終わる時点において、図６における丸印１の方向にスキャン電極Yとアドレス電極Xとの間の対向放電が発生する。このように、スキャン電極Yとサステイン電極Zとの間の間隔dを、スキャン電極Yとアドレス電極Xとの間隔Lより大きく設定して放電效率が良い陽光柱領域を広く形成することができる。
【００４８】
従って、本発明による陽光柱領域を利用したＰＤＰは、多くの量のXeを有する従来の一般構造のＰＤＰのような高い效率を得ることができる。このために、現在交流型ＰＤＰで用いられる負グロー領域の外に、低いフィールドと高いXe励起割合(Excitation Rate)の特性を有する陽光柱領域を積極的に活用する。
【００４９】
一般的に、陽光柱領域は、主に３００μｍ以上の放電パスを有する場合に発生するようになっており、負グロー領域における效率が１〜２ lm/Wであることに比べ、高い效率(大概の場合７ lm/W)を見せている。陽光柱領域の拡大のため、セル内においてITOの間の間隔(=d)を最大化(例えば、０．８１mmピクセルピッチ基準で、ITO間隔は３００μｍ以上)しており、ITOの間の間隔の増加による放電開始及び維持電圧の増加は、スキャン電極Yとアドレス電極Xとの間の間隔(=L)をd > Lの関係を維持しながら、サステイン期間SPD間の放電開始を従来のスキャン電極Yとサステイン電極Zとの間ではなく、スキャン電極Yとアドレス電極Xとで発生させ、サステイン電極Zに移動させることを目標にする。このためにd > L関係の成立は必須である。
【００５０】
言い換えると、スキャン電極Yとサステイン電極Zとの間の間隔dをスキャン電極Yとアドレス電極Xとの間の間隔Lよりさらに大きく設定して、陽光柱領域を広く形成させて、放電效率を高めることにある。
【００５１】
図７a〜７cは、図６による水平形態の陽光柱領域構造であり、サステイン期間の間の放電開始及び維持を詳細に示す図である。
図７a〜７cを参照すると、サステイン期間SPDには、図７aに示すようにスキャン電極Yとサステイン電極Zとの間の距離よりスキャン電極Yとアドレス電極Xとの間の距離が相対的に近いため、スキャン電極Yとサステイン電極Zとの間には面放電が発生せず、スキャン電極Yとアドレス電極Xとの間に微弱な対向放電が発生する。
【００５２】
その後、図７bに示すように、d > Lであるため、スキャン電極Yとサステイン電極Zの間の電位差によって、電子がサステイン電極Zに拡散しながら陽光柱領域を形成するようになる。以後、図７cに示すように、陽光柱領域がずっと拡散され、拡散が終わる際において、反対極性を有している電荷の蓄積によってスキャン電極Yとサステイン電極Zの間の電位差が相殺される。
【００５３】
従って、放電が徐々に弱くなりながら各電極の壁電荷の極性が反転あるいは中性になる。このような陽光柱領域では、電界によるエネルギーではなく、全体においてエネルギーの高い電子だけが気体を励起させて発光するようになる。
【００５４】
つまり、陽光柱領域はイオン化が殆ど起きないで励起による発光がよく発生し、全体的にエネルギーが光によく変換され、效率が良い。 よって、このような陽光柱領域を極大化できれば、放電效率を高めることができる。これによって、陽光柱領域の拡大のため、放電セル内においてITOの間の間隔を最大化して放電效率を高めることができる。
【００５５】
図８a及び８bは、従来の電極構造と陽光柱領域の電極構造の效率を示すグラフである。Xeが５%注入され、５００トルの圧力を有するXe-Neガスを封入させて駆動することを図８a及び８bを参照して説明すると、従来の電極構造の放電效率は、図８aのグラフから１１%であることが分かる。つまり、グラフで瞬間的に落ちてから一定するように維持される部分が放電效率を示す。一方、本発明による陽光柱領域の電極構造の放電效率は、図８bに明らかなように２３%である。つまり、瞬間的に上がってからまた落ちて一定するように維持される部分が陽光柱領域(Positive Column)の電極構造の放電效率を示す。 結論的に、同じ量のXeを注入しながらも従来の電極構造に比べ、本発明による陽光柱領域の構造は、放電效率が非常に向上することが分かる。
【００５６】
一方、６．５インチテストサンプルを用いて可視的な效率を従来のサンプルと比べた結果を示した図９によると、Xeが６%注入されており、５００トルの圧力を有するXe-Neガスを封入させ、正のバイアスパルスが印加された陽光柱領域の構造は２．０ lm/Wの效率を有するため、約２２０Vのサステイン電圧が必要であるが、Xeが１４%注入されたXe-Neガスを封入させた従来の電極構造が２．０ lm/Wの效率を有するためには、約２４０Vのサステイン電圧が必要である。
【００５７】
このサステイン電圧は、陽光柱領域の構造において、一般構造では活用しにくい陽光柱領域の利用を極大化して效率が改善した例と見られる。付加的に、アドレス電極Xに正のバイアスパルスを印加して、もう少し低い電圧で放電の開始と維持を図ることによって、同一な構造においても１０ 〜 ２０%程度の效率改善を図ることができる。
【００５８】
図１０は、アドレス電極に正のパルスを印加する場合を示すグラフである。
図１０を参照すると、サステイン期間SPD中に、スキャン電極Y及びサステイン電極Zに、サステインパルスSUSPy、 SUSPzが交互に供給されるとき、これと同期するようにアドレス電極Xに正のパルスを印加するようになると、スキャン電極Yとアドレス電極Xの間の電圧差がさらに大きく発生するため、スキャン電極Yとアドレス電極Xの間の放電がよく発生し、放電維持電圧の降下と励起されたXeの量の増加を図ることができる。このとき、スキャン電極Y及びサステイン電極Zに供給されるサステインパルスSUSPy、SUSPzは、サステイン電圧Vsから基底電位（接地電位）GNDに低下する電圧値を有するパルスである。
【００５９】
これを詳細に説明すると、図１０のグラフにおいて、a及びbは、スキャン電極Y及びサステイン電極Zに印加されるサステインパルスSUSPy、 SUSPzを示し、cは、サステインパルスSUSPy、 SUSPzの印加時にこれと同期するようにアドレス電極Xに印加される正のパルスを示す。また、d及びeは、アドレス電極Xに正のパルスが印加される場合と印加されない場合、放出される赤外線の量を示す。
【００６０】
つまり、サステイン期間SPD中にスキャン電極Yとアドレス電極Xの間の放電時、アドレス電極Xに正のパルスを印加しない場合、図１０におけるeのように、スキャン電極Yとアドレス電極Xの間の放電によって放出される赤外線の量が少ないだけでなく放電が遅くなる時間遅れが発生する。
【００６１】
従って、サステインパルスSUSPy、SUSPzを供給するとき、これと同期するようにアドレス電極Xに図１０におけるcのような正のパルスを印加する。つまり、スキャン電極Yあるいはサステイン電極Zには、サステイン電圧Vsから基底電位GNDに低下する電圧値を有するサステインパルスSUSPy、SUSPzが供給され、これと同期するように、アドレス電極Xには、基底電位GNDから所定電圧まで上昇する電圧値を有するサステインパルスSUSPy、SUSPzの幅より小さな幅を有するパルスが供給される。よって、スキャン電極Yあるいはサステイン電極Zとアドレス電極Xとの間の高い電圧差によって、サステイン放電時、図１０におけるdのように、多くの量の赤外線を放出することだけではなく、放電も早く発生するため、時間遅れを減らすことができる。
【００６２】
このとき、サステイン期間SPD中、アドレス電極Xに正のパルスを印加する場合とそうではない場合、赤色サブピクセルから発生する可視光の量を測定した写真である図１１に示すように、正のパルスを印加する場合、もう少し強い可視光が放電セル中央から発生することが分かる。
【００６３】
<第２実施形態>
本発明の第１実施形態によるＰＤＰは、陽光柱領域を利用した構造として、スキャン電極及びサステイン電極の間の間隔が、スキャン電極及びアドレス電極の間の間隔より広く設定される構造であるため、サステイン電圧Vsが従来構造に比べ、多少高くなるが、この問題は、基本的に図７に示されたd > L関係から生じることである。 従って、サステイン電圧Vsを安定的な方法で少し低下させるための目的で第１実施形態と違う実施形態を説明する。
【００６４】
図１２a及び１２bは、本発明の第２実施形態による電極構造を示す図面である。
図１２a及び１２bを参照すると、上部基板上に並んで形成されたスキャン電極Y及びサステイン電極Zを備え、スキャン電極Y及びサステイン電極Zと交差するように下部基板上に形成されたアドレス電極Xを備え、スキャン電極Y及びサステイン電極Zと、アドレス電極Xとが交差される部分において、アドレス電極X上に形成される補助電極A１、A２を備える。
【００６５】
この時、形成される補助電極A１、 A２は、スキャン電極Y及びサステイン電極Zの幅よりさらに広く形成される。また、このような補助電極A１、 A２は、スキャン電極Y及びサステイン電極Zのいずれかの電極側にだけ形成され、各電極の一方向だけに伸長するように形成できる。
【００６６】
このようにすると、スキャン電極Yあるいはサステイン電極Zと、アドレス電極Xとの間の対向放電時、スキャン電極Y及びサステイン電極Zの誘電体層に多くの壁電荷を帯電させることができる。このような多くの壁電荷は、サステイン放電時に供給されるサステイン電圧Vsを低下させる。つまり、 Vs + Vw > Vfの関係から壁電圧が高くなるため、相対的にサステイン電圧Vsが低くなっても、サステイン放電を発生させることができる。ここで、 Vsはサステイン電圧であって、 Vwは誘電層に形成された壁電圧である。また、Vf は、ファイヤリング電圧(firing Voltage)であり、すなわち、サステイン放電を生じるための最小限の電圧であるブレークダウン電圧を表す。
【００６７】
言い換えると、スキャン電極Y及びサステイン電極Zと、アドレス電極Xとが対向する領域を拡大させ、スキャン電極Yあるいはサステイン電極Zと、アドレス電極Xとの間の放電をもう少し増大させ、スキャン電極Y及びサステイン電極Zの間の放電に役に立つようにするのである。これによって、サステイン電圧Vsを低下させることができる。また、サステイン放電の時間遅れを短くする效果を有する。このときに形成される補助電極A１、A２は、隔壁及び蛍光体等と干渉しない範囲内となることが決められている。
【００６８】
<第３実施形態>
図１３a及び１３bは、本発明の第３実施形態による電極構造を示す図面である。
図１３a及び１３bを参照すると、この電極構造は、上部基板上に並んで形成されたスキャン電極Y及びサステイン電極Zと、スキャン電極Y及びサステイン電極Zと交差するように、下部基板上に形成されたアドレス電極Xとを備え、さらに、スキャン電極Y及びサステイン電極Zと、アドレス電極Xとが交差される部分において、アドレス電極X上に形成される補助電極A１１〜A１２を備えている。
【００６９】
このときに形成される補助電極A１１、A１２は、スキャン電極Y及びサステイン電極Zの幅と一致するように形成される。また、このような補助電極A１１、A１２は、スキャン電極Y及びサステイン電極Zのいずれかの電極の方にだけ形成することができ、各電極の一方向にだけ伸長するように形成することができる。
【００７０】
<第４実施形態>
図１４a及び１４bは、本発明の第４実施形態による電極構造を示す図である。
図１４a及び１４bを参照すると、この電極構造は、上部基板上に並んで形成されたスキャン電極Y及びサステイン電極Zと、スキャン電極Y及びサステイン電極Zと交差するように下部基板上に形成されたアドレス電極Xとを備え、さらに、スキャン電極Y及びサステイン電極Zと、アドレス電極Xとが交差される部分において、アドレス電極X上に形成される補助電極A２１、A２２を備えている。
【００７１】
このときに形成される補助電極A２１、A２２は、スキャン電極Y及びサステイン電極Zの幅内に、すなわち、スキャン電極Y及びサステイン電極Zの幅よりさらに狭く形成される。また、このような補助電極A２１、A２２は、スキャン電極Y及びサステイン電極Zいずれかの電極側にだけ形成することができ、各電極の一方向にだけ伸長するように形成することができる。
【００７２】
<駆動方法>
一方、本発明による陽光柱領域の構造の場合、ITOの間隔を極大化したことにより、従来の駆動波形と異なるメカニズムを利用して駆動をしなければならない。
先に、従来のリセット波形の場合、スキャン電極Yとサステイン電極Zの間の放電を通じて壁電荷を形成したが、本発明による構造の場合、スキャン電極Yとサステイ電極Z間の間隔を極大化して高效率を利用した構造である。それゆえ、従来のリセット波形を印加するとき、リセット電圧(Ｖreset)が高くなり、それと同時に、スキャン電極Yとアドレス電極X(または、サステイン電極Zとアドレス電極X)との間の放電によって、リセット電圧の目的である均一な壁電荷を形成することが困難であった。
【００７３】
また、サステイン期間SPD中、スキャン電極Y及びサステイン電極Zに交互に従来のサステインパルスを供給することともに、アドレス電極Xに正のバアイスパルスを印加する場合、フィールド分布がスキャン電極Y及びサステイン電極Zと反対になって、サステイン放電に良くない影響を及ぼす。
【００７４】
従って、従来のサステインパルスのような形のパルスがスキャン電極Y及びサステイン電極Zに印加されるとともに、アドレス電極Xに正のバイアスパルスを印加するためには、サステインパルスの周波数と幅を変形させなければならない。そのような場合、各フィールドの輝度レベル特性が変わるため、画質に良くない影響を及ぼす。
【００７５】
本発明では、従来のような幅と同一周波数を利用しながらもアドレス電極Xに正のバイアスパルスを印加することができるように、図９に示すような駆動波形を印加する。
【００７６】
図１５は、図６に示された本発明によるＰＤＰの駆動方法を示す波形図である
図１５を参照すると、ＰＤＰの一つのフレームに含まれるサブフィールドSFは、セルを初期化させるためのリセット期間RPDと、セルを選択するためのアドレス期間APDと、選択されたセルの放電を維持させるためのサステイン期間SPDとに分けられて駆動される。
【００７７】
リセット期間RPDのセットアップ期間中、スキャン電極(Y)には、正の電圧(例えば、サステイン電圧Vs)から上昇する第１上昇ランプ波形(Ramp-up)が供給される。スキャン電極Yに第１上昇ランプ波形が供給されると、スキャン電極Yとアドレス電極Xとの間に微弱な放電が発生され、この放電によってセル内に壁電荷が形成される。そして、セットアップ期間中、サステイン電極Zには正の電圧(例えば、サステイン電圧Vs)から上昇する第２上昇ランプ波形が供給される。サステイン電極Zに第２上昇ランプ波形が供給されると、サステイン電極Zとアドレス電極Xとの間に微弱な放電が発生し、この放電によってセル内に壁電荷が形成される。
【００７８】
つまり、本発明のセットアップ期間には、スキャン電極Yとアドレス電極X、サステイン電極Zとアドレス電極Xとの間に、放電を起こして放電セルに特定極性を有する壁電荷を形成する。一方、第１上昇ランプ波形及び第２上昇ランプ波形の電圧値は、スキャン電極Yとサステイン電極Zとの間に放電が発生しない程度の電圧差を有するように設定されている。
【００７９】
例えば、第１上昇ランプ波形及び第２上昇ランプ波形の電圧値が同一に設定されるか、または同程度に設定することができる。ここで、第１上昇ランプ波形及び第２上昇ランプ波形の最高電圧値は、３５０V以下、望ましくは３００V以下に設定される。これを詳細に説明すると、先に、第１上昇ランプ波形が供給された時のスキャン電極Yとアドレス電極Xとの間にリセット放電が起きるようになる。
【００８０】
ここで、セルの構造がd > Lに設定されているので、スキャン電極Yとアドレス電極Xとが隣接するように位置しており、低い電圧値を有する第１上昇ランプ波形によって、スキャン電極Yとアドレス電極Xの間に安定したリセット放電を発生させることができる。同様に、サステイン電極Zに第２上昇ランプ波形が供給されているため、スキャン電極Yとサステイン電極Zとの間にリセット放電は発生せず、低い電圧値を有する第２上昇ランプ波形によって、サステイン電極Zとアドレス電極Xとの間に安定したリセット放電を発生させることができる。
【００８１】
一方、このような本発明による駆動波形において、第１及び第２上昇ランプ波形が印加された時、リセット放電が発生する過程を、図１６a〜図１６eを参照して説明すると、先に、スキャン電極Yに第１上昇ランプ波形が印加された時、スキャン電極Yとアドレス電極Xとの間にリセット放電が発生する。
【００８２】
ここで、スキャン電極Yがアドレス電極Xより相対的に高い電圧を有しているため、図１６aに示すように、スキャン電極Yには負の壁電荷が形成され、アドレス電極Xには正の壁電荷が形成される。同様に、サステイン電極Zに第２上昇ランプ波形が印加された時、サステイン電極Zとアドレス電極Xとの間にリセット放電が発生する。ここで、サステイン電極Zがアドレス電極Xより相対的に高い電圧を有しているので、図１６aに示すように、サステイン電極Zには負の壁電荷が形成され、アドレス電極Xには正の壁電荷が形成される。
【００８３】
このとき、第１上昇ランプ波形と第２上昇ランプ波形の電圧値は、放電が発生しないように設定されるため、スキャン電極Yとサステイン電極Zとの間には、リセット放電が発生しない。以後、セットダウン期間の間に壁電荷が残留することができるように、スキャン電極Yに正の電圧から負の電圧に下降する下降ランプ波形が供給される。この負の下降ランプ波形が印加されると、スキャン電極Yとサステイン電極Z及びスキャン電極Yとアドレス電極Xとの間に、微細放電が発生する。このような微細放電によって、図１６bに示すように、セットアップ期間に形成された壁電荷及び空間電荷の中で不要電荷を除去させるようになり、全画面のセル内にアドレス放電に必要な壁電荷を均一に残留させるようになる。
【００８４】
アドレス期間APDには、負のスキャンパルスSPがスキャン電極Yに順次に印加されることともに、アドレス電極Xに正のデータパルスDPが印加される。このスキャンパルスSPとデータパルスDPの電圧差とリセット期間RPDにおいて、生成された壁電圧が加わりながら、データパルスDPが印加されるセル内にはアドレス放電が発生する。アドレス放電によって選択されたセル内には壁電荷が生成される。
【００８５】
一方、アドレス放電が発生する過程を、図１６a〜図１６eを参照しながら説明すると、先に、スキャン電極Yに負のスキャンパルスSPが印加されるとともに、アドレス電極Xに正のデータパルスDPが印加された時、スキャン電極Yとアドレス電極Xとの間にアドレス放電が発生する。ここで、アドレス電極Xがスキャン電極Yより相対的に高い電圧を有しているので、図１６cに示すように、スキャン電極Yには正の壁電荷が形成され、アドレス電極Xには負の壁電荷が形成される。
【００８６】
一方、セットダウン期間とアドレス期間ADPにおいて、サステイン電極Zには、第２上昇ランプ波形の電圧レベルの正の直流電圧が供給される。このような正の直流電圧は、サステイン電極Zに帯電している負の壁電荷が維持されるようにする。このとき、正の直流電圧の最高電圧値は、３５０V以下、望ましくは３００V以下に設定される。
【００８７】
サステイン期間SPD中、スキャン電極Yとサステイン電極Zに交互にサステイン電圧Vsから基底電位に低下するサステインパルスSUSPy、 SUSPzが印加される。ここで、スキャン電極Y及びサステイン電極Zに印加されるサステインパルスSUSPy、SUSPzは、特定電圧から負の電圧に低下するパルスとすることもできる。このとき、特定電圧から負の電圧に低下するパルスの電圧差は、サステイン電圧Vs値を有する。それと同時に、アドレス電極Xには正のバイアスパルスが印加される。すると、アドレス放電によって選択されたセルは、セル内の負の壁電圧と負のサステインパルスSUSPy、 SUSPzが加わりながら、さらに負極性になり、スキャン電極Y及びサステイン電極Zとアドレス電極Xとの間の電圧差が、さらに大きくなる。従って、サステイン放電がより一層活性化になる。このようなサステイン放電は、サステインパルスSUSPy、 SUSPzがそれぞれ印加される度に、スキャン電極Yとサステイン電極Zとの間に面放電形態で発生するようになる。
【００８８】
一方、サステイン放電が発生する過程を、図１６a〜図１６eを参照して説明すると、先に、サステイン電極Zにサステイン電圧Vsから基底電位に低下するサステインパルスSUSPzが印加されるとともに、アドレス電極Xに正のバイアスパルスが印加された時、サステイン電極Zとアドレス電極Xとの間の電圧差によって放電が発生する。
【００８９】
つまり、サステイン電極Zに印加された負のサステインパルスSUSPzの電圧と、アドレス期間APD中にサステイン電極Zに形成された負の壁電圧とが加わって、さらに負の電圧になるとともに、アドレス電極Xに正のバイアスパルスが供給されることによって、サステイン電極Zとアドレス電極Xとの間の電圧差は、さらに大きくなるようになる。よって、サステイン電極Zとアドレス電極Xとの間に放電が活発に発生し、サステイン電極Z及びスキャン電極Yとの間のサステイン放電をさらに活性化させる。
【００９０】
ここで、スキャン電極Yがサステイン電極Zより相対的に高い電圧を有しているため、図１６dに示すように、スキャン電極Yには負の壁電荷が形成され、サステイン電極Zには正の壁電荷が形成される。その後、サステイン電極Zに印加されたサステインパルスSUSPzと交互に、スキャン電極Yにサステイン電圧Vsから基底電位に低下するサステインパルスSUSPyが印加されるとともに、アドレス電極Xに正のバイアスパルスが印加されたとき、スキャン電極Yとアドレス電極Xとの間の電圧差によって放電が発生する。
【００９１】
すなわち、スキャン電極Yに印加された負のサステインパルスSUSPyの電圧と、以前のサステインパルスSUSPzによってスキャン電極Yに形成された負の壁電圧とが加わって、さらに負の電圧になるとともに、アドレス電極Xに正のバイアスパルスが供給されることによって、スキャン電極Yとアドレス電極Xとの間の電圧差は、さらに大きくなる。したがって、スキャン電極Yとアドレス電極Xとの間に放電が活発に発生し、スキャン電極Y及びサステイン電極Zとの間のサステイン放電をもっと活性化させるようになる。ここで、サステイン電極Zがスキャン電極Yより相対的に高い電圧を有するため、図１６eに示すように、スキャン電極Yには正の壁電荷が形成され、サステイン電極Zには負の壁電荷が形成される。このように交番的にサステイン放電を発生することで、所望の階調を表示できるようになる。
【００９２】
言い換えると、本発明による陽光柱領域の構造は、スキャン電極Yとサステイン電極Zとの間の間隔を最大化して、陽光柱領域を拡大させ、放電效率を増大させる構造である。つまり、スキャン電極Yとサステイン電極Zとの間の面放電よりは、スキャン電極Yとアドレス電極Xとの間の対向放電が先に発生するようにして、陽光柱領域を拡大させることができる。
【００９３】
よって、本発明は、上板と下板の間のリセット放電を発生させることによって、リセット電圧を低下させ、両上板電極のITOに均一な壁電荷を形成させることができる。この波形を適用することで、従来の場合に両上板ITOの間のリセット放電時に生じたブラックパターンにおける輝度が、本発明による波形を適用したときのブラックパターン輝度を著しく低下させる附加的な效果も得ることができる。また、本発明の波形は、相対電位差を負極性になるようにして負の壁電荷を利用したサステイン放電を発生させる。
【００９４】
このようにスキャン電極Y及びサステイン電極Zに負の壁電荷を利用したサステイン放電を発生するため、アドレス電極Xに正のバイアスパルスを印加して従来のサステイン周波数を利用したサステイン放電ができるだけでなく、１０〜２０%の效率改善と消費全力低減する效果を奏することができる。このように、本発明で用いる波形は、陽光柱領域の構造の外に、従来の３電極構造においても使用できる非常に有用な波形である。
【００９５】
図１７は、図６に示された本発明の実施形態によるＰＤＰの他の駆動方法を示す波形図である。
図１７を参照すると、ＰＤＰの一つのフレームに含まれるサブフィールドSFは、セルを初期化させるためのリセット期間RPDと、セルを選択するためのアドレス期間APDと、選択されたセルの放電を維持させるためのサステイン期間SPDと、壁電荷を除去するための消去期間EPDとに分けられて駆動される。
【００９６】
このとき、リセット期間RPDと、アドレス期間APDと、サステイン期間SPDとは、図１５と同様ので、以下説明を省略する。
【００９７】
一方、サステイン期間SPDに引き継いだ消去期間EPDに、スキャン電極Yはサステイン電圧Vsから基底電位に落ちる。このとき、放電セル内に形成された壁電荷が消去される。しかし、スキャン電極Y及びサステイン電極Zとには、図１８aに示すように一部の壁電荷だけ消去され、一部は残るようになる。
【００９８】
その後、すべてのスキャン電極Yに負の電圧を有する消去パルスEPが印加される。このとき、消去パルスEPのパルス幅は、スキャン電極Y及びサステイン電極Zに供給されるサステインパルスの幅より狭く設定されている。このような負の消去パルスEPがスキャン電極Yに供給されると、スキャン電極Yとサステイン電極Zとの間に消去放電が発生され、図１８aにおけるスキャン電極Y及びサステイン電極Zに形成された壁電荷は消去されて、図１８bに示すように微量の壁電荷だけ残るようになる。
【００９９】
従って、壁電荷が微弱に残っているため、パターン変更が起きても誤放電は発生しない。特に、完全なホワイトパターンからブラックパターンに変更になっても誤放電は発生しない。すなわち、壁電荷が消去されないために発生する図１９aに示すような誤放電が、本発明の波形を適用した場合、壁電荷が完全に消去されるので、図１９bに示すように誤放電が発生しない。
一方、このような消去パルスEPは、すべてのサブフィールドに供給され、壁電荷を除去させる。
【０１００】
図２０は、図６に示された本発明の実施形態によるＰＤＰの他の駆動方法を示す波形図である。
図２０を参照すると、ＰＤＰの一つのフレームに含まれるサブフィールドSFは、セルを初期化させるためのリセット期間RPDと、セルを選択するためのアドレス期間APDと、選択されたセルの放電を維持させるためのサステイン期間SPDとに分けられて駆動される。
【０１０１】
リセット期間RPDのセットアップ期間において、スキャン電極Yには、正の電圧(例えばサステイン電圧Vs)から上昇する第１上昇ランプ波形が供給される。スキャン電極Yに第１上昇ランプ波形が供給されると、スキャン電極Yとアドレス電極Xとの間に微弱な放電が発生し、この放電によってセル内に壁電荷が形成される。ここで、スキャン電極Yがアドレス電極Xより相対的に高い電圧を有しているため、図１６aに示すように、スキャン電極Yには負の壁電荷が形成され、アドレス電極Xには正の壁電荷が形成される。
【０１０２】
そして、セットアップ期間において、サステイン電極Zには、正の電圧(例えば、サステイン電圧Vs)から上昇する第２上昇ランプ波形が供給される。サステイン電極Zに第２上昇ランプ波形が供給されると、サステイン電極Zとアドレス電極Xとの間に、微弱な放電が発生され、この放電によってセル内に壁電荷が形成される。ここで、サステイン電極Zがアドレス電極Xより相対的に高い電圧を有しているため、図１６aに示すように、サステイン電極Zには負の壁電荷が形成され、アドレス電極Xには正の壁電荷が形成される。
【０１０３】
このとき、第１上昇ランプ波形と第２上昇ランプ波形の電圧値は、放電が発生しないように設定されているため、スキャン電極Yとサステイン電極Zとの間には、リセット放電が発生しない。以後、セットダウン期間において、所望の壁電荷が残留できるように、スキャン電極Yに正の電圧(例えば、サステイン電圧Vs)から負の電圧に下降する下降ランプ波形が供給される。この負の下降ランプ波形(Ramp-down)が印加されると、スキャン電極Yとサステイン電極Zの間、及びスキャン電極Yとアドレス電極Xの間に微細放電が発生する。このような微細放電によって、図１６bに示すように、セットアップ期間に形成された壁電荷及び空間電荷の中で不要電荷を消去させるようになり、全画面のセル内にアドレス放電に必要な壁電荷を均一に残留させるようになる。
【０１０４】
つまり、本発明のセットアップ期間において、スキャン電極Yとアドレス電極Xの間、及びサステイン電極Zとアドレス電極Xの間に放電を発生して、放電セルに特定極性を有する壁電荷を形成する。一方、第１上昇ランプ波形及び第２上昇ランプ波形の電圧値は、スキャン電極Yとサステイン電極Zとの間に放電が発生しない程度の電圧差を有するように設定される。例えば、第１上昇ランプ波形及び第２上昇ランプ波形の電圧値が、同一に設定されるか、または同程度に設定することができる。ここで、第１上昇ランプ波形及び第２上昇ランプ波形の最高電圧値は、３５０V以下、望ましくは３００V以下に設定される。これを詳細に説明すると、先に第１上昇ランプ波形が供給されたときに、スキャン電極Yとアドレス電極Xとの間にリセット放電が発生するようになる。ここで、セルの構造がd > Lに設定されているため、つまり、スキャン電極Yとアドレス電極Xが隣接するように位置されるので、低い電圧値を有する第１上昇ランプ波形によって、スキャン電極Yとアドレス電極Xとの間に安定したリセット放電を発生させることができる。同様に、サステイン電極Zに第２上昇ランプ波形が供給されるため、スキャン電極Yとサステイン電極Zとの間にリセット放電が発生しないので、低い電圧値を有する第２上昇ランプ波形によってサステイン電極Zとアドレス電極Xとの間に安定したリセット放電を発生させることができる。
【０１０５】
アドレス期間APDには、負のスキャンパルスSPがスキャン電極Yに順次に印加されるとともに、アドレス電極Xに正のデータパルスDPが印加される。このスキャンパルスSPとデータパルスDPの電圧差とリセット期間RPDに生成された壁電圧が加わりながら、データパルスDPが印加されるセル内にはアドレス放電が発生する。アドレス放電によって選択されたセル内には壁電荷が生成される。ここで、アドレス電極Xがスキャン電極Yより相対的に高い電圧を有しているため、図１６cに示すように、スキャン電極Yには正の壁電荷が形成され、アドレス電極Xには負の壁電荷が形成される。
【０１０６】
一方、セットダウン期間とアドレス期間ADPにおいて、サステイン電極Zに、第２上昇ランプ波形の電圧レベルの正の直流電圧が供給される。このような正の直流電圧は、サステイン電極Zに帯電した負の壁電荷が維持されるようになる。このとき、正の直流電圧の最高電圧値は、３５０V以下、望ましくは３００V以下に設定される。
【０１０７】
サステイン期間SPDにおいて、スキャン電極Yとサステイン電極Zに交互にサステイン電圧Vsから基底電位に低下するサステインパルスSUSPy、 SUSPzが印加される。 ここで、スキャン電極Y及びサステイン電極Zに印加されるサステインパルスSUSPy、SUSPzは、特定電圧から負の電圧に低下するパルスとすることもできる。このとき、特定電圧から負の電圧に落ちるパルスの電圧差は、サステイン電圧Vs値を有している。これと同時にアドレス電極Xには正のバイアスパルスが印加される。それではアドレス放電によって選択されたセルは、セル内の負の壁電圧と負のサステインパルスSUSPy、 SUSPzが加わりながら、もっと負極性になって、スキャン電極Y及びサステイン電極Zとアドレス電極Xとの間の電圧差がもっと大きくなるようになる。よって、サステイン放電がより一層活性化する。ここで、スキャン電極Yがサステイン電極Zより相対的に高い電圧を有しているため、図１６ｄに示すように、スキャン電極Yには負の壁電荷が形成され、サステイン電極Zには正の壁電荷が形成される。
【０１０８】
その後、サステイン電極Zに印加されたサステインパルスSUSPzとスキャン電極Yに交互にサステイン電圧Vsから基底電位に低下するサステインパルスSUSPyが印加されるとともに、アドレス電極Xに正のパルスバイアスが印加されたとき、スキャン電極Yとアドレス電極Xとの間の電圧差によって放電が発生する。よって、スキャン電極Yとアドレス電極Xとの間に放電が活発に発生し、スキャン電極Y及びサステイン電極Zとの間のサステイン放電をもっと活性化させるようになる。ここで、サステイン電極Zがスキャン電極Yより相対的に高い電圧を有しているため、図１６eに示すように、スキャン電極Yには正の壁電荷が形成され、サステイン電極Zには負の壁電荷が形成される。このように交番的にサステイン放電を発生することによって、所望の階調を表示することができる。
【０１０９】
一方、このような波形のリセット期間RPDにおいて、セットアップ期間に供給される第１上昇ランプ波形及び第２上昇ランプ波形の最高電圧値は、３５０V以下、望ましくは３００V以下に設定される。
【０１１０】
図２１は、図６に示された本発明の実施形態によるＰＤＰの他の駆動方法を示波形図である。
図２１を参照すると、ＰＤＰの一つのフレームに含まれるサブフィールドSFは、セルを初期化させるためのリセット期間RPDと、セルを選択するためのアドレス期間APDと、選択されたセルの放電を維持させるためのサステイン期間SPDとに分けられて駆動される。
【０１１１】
リセット期間RPDのセットアップ期間において、スキャン電極Yには第１電圧値(例えば、 ２６０V以下)からピーク電圧(例えば、 ３５０V以下、望ましくは３００V以下)に上昇する第１上昇ランプ波形が供給される。 スキャン電極Yに第１上昇ランプ波形が供給されると、スキャン電極Yとアドレス電極Xとの間に微弱な放電が発生し、この放電によってセル内に図１８aのような壁電荷が形成される。
【０１１２】
そして、セットアップ期間において、サステイン電極Zには第２電圧値(例えば、 ２６０V以下)からピーク電圧(例えば、 ３００V以下)に上昇する第２上昇ランプ波形が供給される。サステイン電極Zに第２上昇ランプ波形が供給されると、サステイン電極Zとアドレス電極Xとの間に、微弱な放電が発生し、この放電によってセル内に図１８bのような壁電荷が形成される。
【０１１３】
このとき、第１電圧値と第２電圧値は、放電が発生しないように設定されるため、スキャン電極Yとサステイン電極Zとの間にはリセット放電が発生しない。以後、セットダウン期間の間に、所望の壁電荷が残留できるように、上昇ランプ波形が供給された後、第１電圧値より低い第３電圧値から第４電圧値に低下する下降ランプ波形が、スキャン電極Yに同時に印加される。
【０１１４】
ここで、第４電圧値は、基底電位に設定することができる。このとき、下降ランプ波形が第３電圧値から第４電圧値に低下するセットダウン期間は、セットアップ期間より略二倍長く設定される。これによって、下降ランプ波形が低下し始める電圧が低いだけでなく、勾配も緩いので微弱な消去放電が発生する。このような微弱な消去放電によってセットアップ放電時に生成された壁電荷を微弱に消去させることで、図１８bのように均一な壁電荷を形成できるようになる。よって、アドレス放電時に誤放電を防止することができる。
一方、リセット期間RPDを除いたアドレス期間APD及びサステイン期間SPDは、図９と同様なので、以下説明を省略する。
【０１１５】
このように、本発明に係る駆動波形を、光特性システムによって測定した結果を示す図２２を参照すると、セットダウン期間に放電が形成されなかったことが分かる。また、セットダウン期間に均一な壁電荷を形成することができないために、発生する図２３aのような誤放電が、本発明による駆動波形を適用する場合、図２３bに示すように、誤放電がなくなることが分かる。つまり、誤放電が発生する部分の近くにおいて、ホワイトパターンでは差がないが、階調表現をするとき、図２３aのような誤放電が起きる現象に本発明の駆動波形を適用すると、図２３bのように誤放電問題が解決される。
【図面の簡単な説明】
【０１１６】
【図１】従来のプラズマディスプレイパネルの放電セルを示す斜視図。
【図２】図１に示したサステイン電極対を示す平面図である。
【図３】図１に示したプラズマディスプレイパネルの一つのフレームを示す図である。
【図４】従来の方法によるプラズマディスプレイパネルの駆動方法を示す波形図である。
【図５】図５aは、サステイン放電時の発光領域を区分して示す図であり、図５bは、図５aの発光領域による電圧分布を示す図である。
【図６】本発明の一実施形態を採用したＰＤＰの断面図である。
【図７】図７aは、図６による水平形態の陽光柱領域構造において、サステイン期間の間に放電開始及び維持を詳細に示す図であり、図７bは、図６による水平形態の陽光柱領域構造において、サステイン期間の間に放電開始及び維持を詳細に示す図であり、図７cは、図６による水平形態の陽光柱領域構造において、サステイン期間の間に放電開始及び維持を詳細に示す図である。
【図８】図８aは、従来の電極構造の效率を示すグラフであり、図８bは、陽光柱領域電極構造の效率を示すグラフである。
【図９】従来の電極構造と陽光柱領域電極構造の效率を示すグラフである。
【図１０】アドレス電極に正のパルスを印加する場合を示すグラフ。
【図１１】赤色サブピクセルから発生する可視光の量を取った写真。
【図１２】図１２aは、本発明の第２実施形態を採用した電極構造を示す図であり、図１２bは、本発明の第２実施形態を採用した電極構造を示す図である。
【図１３】図１３aは、本発明の第３実施形態を採用した電極構造を示す図であり、図１３bは、本発明の第３実施形態を採用した電極構造を示す図である。
【図１４】図１４aは、本発明の第４実施形態を採用した電極構造を示す図であり、図１４bは、本発明の第４実施形態を採用した電極構造を示す図である。
【図１５】図６に示した本発明に係るＰＤＰの駆動方法を示す波形図である。
【図１６】図１６a〜図１６ｅは、図１５に示した駆動波形による壁電荷形成過程を示す各図である。
【図１７】図６に示した本発明の実施形態を採用したＰＤＰの他の駆動方法を示す波形図である。
【図１８】図１８aは、図１７の駆動波形による壁電荷形成過程を示す図であり、図１８bは、図１７の駆動波形による壁電荷形成過程を示す図である。
【図１９】図１９aは、図１５の波形を適用する場合、壁電荷が消去されないときに生じる誤放電を示す図であり、図１９bは、図１７の波形を適用する場合、壁電荷が完全に消去され、誤放電が発生しないことを示す図である。
【図２０】図６に示した本発明の実施形態を採用したＰＤＰの他の駆動方法を示す波形図である。
【図２１】図６に示した本発明の実施形態を採用したＰＤＰの他の駆動方法を示す波形図である。
【図２２】図２１に示した駆動波形を光特性システムによって測定した結果を示す図である。
【図２３】図２３aは、図２０の波形を適用する場合、誤放電が発生することを示す図であり、図２３bは、図２１の波形を適用する場合、誤放電が発生しないことを示す図である。
【符号の説明】
【０１１７】
１０、 １１０…上部基板
１４、 １１４…上部誘電体層
１６… 保護膜
１８、 １１８…下部基板
２２、 １２２…下部誘電体層
２４…隔壁
２６…蛍光体層
X…アドレス電極
Y…スキャン電極
Z…サステイン電極
【図１】
2004273455.tif 000003
【図２】
2004273455.tif 000004
【図３】
2004273455.tif 000005
【図４】
2004273455.tif 000006
【図５】
2004273455.tif 000007
【図６】
2004273455.tif 000008
【図７】
2004273455.tif 000009
【図８】
2004273455.tif 000010
【図９】
2004273455.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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