(57)【要約】【課題】半導体集積回路装置に搭載されたメモリマクロの試験の際、メモリマクロに最適な試験単位を最適な試験条件で試験することが可能な半導体集積回路装置を提供すること。【解決手段】内部バスＩＢが自己診断回路に接続されており、メモリセルアレイ１１の物理空間における基本領域である物理領域ごとに自己診断試験が行われる。論理マクロからの制御による論理アドレス空間で設定される外部バスＯＢに関わらず、常に物理領域を基本単位として試験が行われ基本単位ごとに冗長救済ができる。また自己診断試験時にはメモリマクロに最適な内部クロック信号ｉＣＬＫや第２レイテンシ値情報Ｌ１でメモリマクロ１の試験を実行することができる。更に、試験による不良記憶セルの検出結果の出力レイテンシを、信号経路の配線負荷に伴う信号伝播遅延時間に応じて調整することができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
複数の記憶セルを配置したメモリセルアレイの論理的なアドレス空間における基本領域である、論理行領域および論理列領域の選択により、通常動作において前記記憶セルに対するアクセスを行うメモリマクロを備える半導体集積回路装置であって、
前記メモリセルアレイの物理的配置に基づく物理行領域または物理列領域ごとに、不良記憶セルが存在するか否かを検出する不良領域検出部と、
前記不良領域検出部による検出結果に応じて、前記物理行領域または前記物理列領域ごとに救済する、少なくとも１単位の冗長領域と、
少なくとも１単位の前記物理行領域または前記物理列領域を、１単位の前記論理行領域または前記論理列領域に割り付ける割付部とを備えることを特徴とする半導体集積回路装置。
【請求項２】
前記物理行領域または前記物理列領域は、前記メモリセルアレイの物理的配置において電気的に制御可能な最小単位であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記物理行領域とは、前記メモリセルアレイにおいて物理的に配置されている複数のワード線のうち電気的に独立して制御可能な、少なくとも１本のワード線に選択される前記記憶セル群であり、
前記物理列領域とは、前記メモリセルアレイにおいて物理的に配置されている複数のビット線のうち電気的に独立して制御可能な、少なくとも１本のビット線に接続される前記記憶セル群であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
メモリマクロと論理マクロとを備え、外部から供給されるクロック信号に基づき動作する半導体集積回路装置であって、
前記論理マクロとは独立して動作し、前記メモリマクロの試験を行う自己診断回路を備え、
前記自己診断回路には、前記試験の際、前記クロック信号を前記メモリマクロの動作実力周波数である内部クロック信号に変換する周波数制御部を備えることを特徴とする半導体集積回路装置。
【請求項５】
前記周波数制御部は、外部から供給される試験条件情報に基づき、前記クロック信号を変換することを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
メモリセルアレイの自己診断試験機能を有するメモリマクロを備える半導体集積回路装置であって、
前記メモリセルアレイから入出力されるデータのレイテンシを制御するデータレイテンシ制御部と、
通常動作時に設定されるべき第１レイテンシ値情報と、前記自己診断試験時に設定されるべき第２レイテンシ値情報とを、前記データレイテンシ制御部に供給する設定レイテンシ値切替部と、
前記第２レイテンシ値情報を格納するレイテンシ値格納部とを備えることを特徴とする半導体集積回路装置。
【請求項７】
前記第１レイテンシ値情報は、前記メモリマクロを１機能回路として動作させる際のレイテンシ値情報であり、
前記第２レイテンシ値情報は、前記メモリマクロの動作実力周波数による動作におけるレイテンシ値情報であることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
メモリセルアレイの自己診断試験機能を有するメモリマクロを備える半導体集積回路装置であって、
前記メモリセルアレイの所定領域ごとに、不良記憶セルが存在するか否かの検出結果を格納する不良領域格納部と、
前記検出結果を、外部から供給されるクロック信号に基づき出力する際、前記不良領域格納部からの出力経路における伝播遅延時間と前記クロック信号の動作周波数とに応じて、前記検出結果の出力レイテンシを制御する出力レイテンシ制御部とを備えることを特徴とする半導体集積回路装置。
【請求項９】
前記出力レイテンシ制御部は、外部から供給される試験条件情報に基づき、出力レイテンシ値が調整されることを特徴とする請求項８に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリマクロを備えた半導体集積回路装置に関するものであり、特に、メモリマクロ内のメモリセルアレイについて好適な試験を行うことができる半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置では、論理マクロとメモリマクロとが混在して搭載されて回路動作が行われる。ここで、メモリマクロは、製造されるプロセステクノロジーに合わせて最適なアクセス動作が得られるように、動作周波数やデータレイテンシ等が予め最適化設計されていることが一般的である。これに対して、論理マクロは半導体集積回路装置に要求される回路仕様に合わせて内部回路を制御する。従って、半導体集積回路装置による回路動作におけるメモリマクロの制御は、メモリマクロ単体での最適動作を実現する最適周波数や最適データレイテンシとは異なる動作条件で行われることが一般的である。
【０００３】
また、特許文献１に開示されている半導体記憶装置では、不良箇所の特定可能な試験が、容易に行える半導体記憶装置の実現を目的としている。図１０に自己診断回路の回路ブロック図を示す。１００はメモリ本体である。３１０はシーケンスコントローラであり、自己診断回路で必要な制御信号を発生させる。３２０はデータ発生器であり、試験のためにメモリ本体１００に書き込むデータを発生させる。３３０はアドレス発生器であり、試験のために各メモリセルにデータを書き込み、更に書き込んだデータを読み出す時のアドレス信号を発生する。３４０はデータ良否判定器／結果記憶器であり、メモリの各メモリセルに書き込んだデータをデータ発生器３２０から受け、その書き込んだデータを実際にメモリ本体１００から読み出したデータと比較し、その結果を記憶する。書き込んだデータと読み出したデータとが異なる時には、そのメモリセルは不良であるからその位置を記憶する。３５０はデータ良否判定器／結果記憶器３４０に記憶された試験結果、すなわち不良箇所の位置情報を出力する。
【０００４】
ここで、メモリは、ワード線とビット線を選択的に活性化することにより各メモリセルにアクセスできるようになっており、冗長回路は１本のビット線に付属するすべてのメモリセル（ビット列）を置き換えるように構成するのが一般的である。そのため、不良箇所の位置情報は、ビット列単位の情報となっている。
【０００５】
次に、メモリセルアレイにおいてアドレスの論理空間の違いによる冗長構成の違いを図１１に示す。８行（０乃至７行）および４列（０乃至４列）の物理アドレス空間を有するメモリセルアレイに対して、アドレスの論理構成が異なる例を示している。（Ａ）が８行（０乃至ＶＩＩ行）および４列（０乃至ＩＩＩ列）の論理空間の場合であり、（Ｂ）が１６行（０乃至ＸＶ行）および２列（０およびＩ列
）の論理空間の場合である。また、８行２列の物理構成を有する冗長構成（冗長（１）、冗長（２））を有するものとする。
【０００６】
図１１では、２ビットの不良ビットＸ（１）が存在する場合の冗長構成を示している。不良ビットＸ（１）の物理アドレス空間における列位置は、第０列および第１列となる。従って、（Ａ）の場合には、論理列として第０列及び第Ｉ列を、各々冗長（１）および（２）に置き換えることにより冗長救済をすることができる。また（Ｂ）の場合には、論理列として第０列を冗長（１）および（２）に置き換えることとなる。すなわち、８行４列の論理空間の場合（図１１の（Ａ））では、各冗長（１）、（２）は各々別個の論理列に対する冗長構成となる。これに対して、１６行２列の論理空間の場合（図１１の（Ｂ））では、２つの冗長（１）および（２）を合わせて１列の論理列に対する冗長構成となる。
【０００７】
また、図１２には、半導体集積回路装置におけるメモリマクロ１と外部端子（ＣＬＫ）、（ＯＵＴ）とのチップダイ上の配置位置関係を示す。半導体集積回路装置では、回路仕様ごとに異なる記憶容量と異なる論理アドレス空間とを有して構成されるメモリマクロ１の他、論理マクロ２についても回路仕様ごとに様々な回路構成、回路規模を有して搭載されている。また、半導体集積回路装置は、所定のパッケージに収納する必要から所定のチップダイ上に高集積されなければならない。メモリマクロ１と論理マクロ２との相互の配置位置関係は、各々の回路構成や回路規模と許容チップダイとに応じて、適宜に変更されることが一般的である。また、クロック端子（ＣＬＫ）や自己診断回路からの出力端子（ＯＵＴ）を含めた外部端子の端子配列は、論理マクロ２に対して最適化されるように決定される。そのため、外部端子の端子配列も、半導体集積回路装置ごとに適宜に変更されることが一般的である。従って、メモリマクロ１とクロック端子（ＣＬＫ）および出力端子（ＯＵＴ）との位置関係も、半導体集積回路装置ごとに異なることが一般的である。
【０００８】
【特許文献１】
特開平６−４５４５１号公報（段落０００３、段落００１１、段落００１６、第３図）
【０００９】
【発明が解決しようとする課題】
半導体集積回路装置では、メモリマクロ単体での最適動作を実現する最適周波数や最適データレイテンシとは異なり、回路仕様により設定された動作条件でメモリマクロへのアクセス動作が行われる。このため、メモリマクロに対する自己診断試験の際にも、半導体集積回路装置に対して設定されたこの動作条件で試験が行われることとなる。メモリマクロにおける最適周波数や最適データレイテンシで試験を行うことができず、効率的な自己診断試験を実施することができず問題である。
【００１０】
具体的には、最適周波数に比して半導体集積回路装置の動作周波数が低い場合には、メモリマクロのアクセス速度の実力に満たないアクセス速度で自己診断試験が行われることとなり、必要以上に試験時間を要してしまうおそれがあり問題である。最適周波数に比して半導体集積回路装置の動作周波数が高い場合には、正常なアクセス動作を行うことはできず問題である。また、最適レイテンシに比して半導体集積回路装置の動作時のデータレイテンシが小さい場合には、メモリセルアレイからのデータ入出力の時間が確保されないため、正しいデータの入出力を行うことができないおそれがあり問題である。最適レイテンシに比して半導体集積回路装置の動作時のデータレイテンシが大きい場合には、データ入出力の際に必要以上の時間を確保することとなり、必要以上に試験時間を要してしまい問題である。
【００１１】
また、図１１に示すように、所定の物理アドレス空間を有するメモリセルアレイに対して、半導体集積回路装置ごとに論理アドレス空間を適宜に設定することにより、多様な論理アドレス空間を有するメモリマクロを設定することが可能である。しかしながら、搭載される冗長構成は固定であると共に、冗長救済の単位が論理空間におけるビット列ごとに行われるため、設定される論理空間に応じて救済できるビット列の総数が増減してしまうこととなる。メモリマクロに設定される論理アドレス空間ごとに冗長構成による救済効率が変化してしまい、論理空間の設定によっては救済効率が低下してしまう場合があり問題である。
【００１２】
具体例を図１１に示す。２ビットの不良ビットＸ（２）については、（Ａ）の場合には、論理列として第Ｉ列及び第ＩＩＩ列を、各々冗長（１）および（２）に置き換えることにより冗長救済をすることができる。これに対して（Ｂ）の場合には、不良ビットＸ（２）が、論理列として第０列および第Ｉ列にあるところ、冗長（１）および（２）で１列の冗長構成を構成しているため、救済は不可能となる。
【００１３】
尚、図１１においては、冗長救済の単位としてビット列を例にとり説明したが、冗長救済の単位をワード列にする場合も同様に、論理アドレス空間の設定ごとに冗長構成による救済効率が変化してしまい、論理空間の設定によっては救済効率が低下してしまう場合があり問題である。
【００１４】
更に、図１２に示すように、半導体集積回路装置に要求される回路仕様に応じて、メモリマクロとメモリマクロの自己診断回路に対する外部端子（ＣＬＫ）、（ＯＵＴ）とのチップダイ上の配置位置関係が変化することが一般的である。従って、自己診断回路と外部端子（ＣＬＫ）、（ＯＵＴ）とを接続する配線長は長短様々となり、これに応じて配線負荷の大小も様々となる。図１２の（Ａ）は、配線負荷が最小で信号の伝播遅延時間が最小の場合を示す。（Ｂ）は、配線負荷が長大で信号の伝播遅延時間が大きな場合である。チップダイ上の配置位置関係の違いにより伝播遅延時間に違いを生ずることとなり、外部端子（ＣＬＫ）へのクロック信号に対する外部端子（ＯＵＴ）からの出力信号の出力タイミングが配置位置の違いにより正しく取り出せないおそれがあり問題である。
【００１５】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、半導体集積回路装置に搭載されたメモリマクロを試験する際、半導体集積回路装置において設定されている動作仕様に関わらず、最適な試験単位を最適な試験条件で試験することが可能なメモリマクロを備える半導体集積回路装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体集積回路装置は、複数の記憶セルを配置したメモリセルアレイの論理的なアドレス空間における基本領域である、論理行領域および論理列領域の選択により、通常動作において記憶セルに対するアクセスを行うメモリマクロを備えており、メモリセルアレイの物理的配置に基づく物理行領域または物理列領域ごとに、不良記憶セルが存在するか否かを検出する不良領域検出部と、不良領域検出部による検出結果に応じて、物理行領域または物理列領域ごとに救済する、少なくとも１単位の冗長領域と、少なくとも１単位の物理行領域または物理列領域を、１単位の論理行領域または論理列領域に割り付ける割付部とを備えることを特徴とする。
【００１７】
請求項１の半導体集積回路装置では、通常動作においては、割付部により、メモリセルアレイの物理的配置に基づく物理行領域および物理列領域の少なくとも１単位を、論理的なアドレス空間における論理行領域および論理列領域を割り付けた上で、論理行領域および論理列領域を基本領域としてアクセス動作を行う。一方、不良領域検出部により、物理行領域または物理列領域ごとに不良記憶セルが存在するか否かを検出し、検出結果に応じて、不良記憶セルが存在する物理行領域または物理列領域を、領域ごとに少なくとも１単位の冗長領域により救済する。
【００１８】
これにより、メモリマクロとして所定の物理的配置を備えるメモリセルアレイに対して、多様な論理アドレス空間に基づき、少なくとも１単位の物理行領域および物理列領域により論理行領域および論理列領域を構成してアクセス動作を行う場合にも、所定の物理行領域または所定の物理列領域に対して不良記憶セルの存在の有無を検出することができ、検出結果に応じて、物理行領域または物理列領域に対して冗長救済を行うことができる。多様な論理行領域および論理列領域を基本単位として構成されるメモリマクロに対して、論理アドレス空間に関わらず所定単位での冗長救済を行うことができ、常に一定の冗長救済効率を実現することができる。
【００１９】
また、請求項２に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、物理行領域または物理列領域は、メモリセルアレイの物理的配置において電気的に制御可能な最小単位であることを特徴とする。
【００２０】
これにより、電気的制御が可能な最小単位ごとに不良記憶セルの有無を検出することができ、最小単位ごとに冗長救済を行うことができる。
【００２１】
また、請求項３に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、物理行領域とは、メモリセルアレイにおいて物理的に配置されている複数のワード線のうち電気的に独立して制御可能な、少なくとも１本のワード線に選択される記憶セル群であり、物理列領域とは、メモリセルアレイにおいて物理的に配置されている複数のビット線のうち電気的に独立して制御可能な、少なくとも１本のビット線に接続される記憶セル群であることを特徴とする。
【００２２】
これにより、電気的に独立して制御が可能な、ワード線により選択される記憶セル群またはビット線に接続される記憶セル群ごとに不良記憶セルの有無を検出することができ、これらのワード線またはビット線により構成される最小単位ごとに冗長救済を行うことができる。ここで、最小単位としてのワード線またはビット線とは、電気的に独立して制御が可能な単位であり、１本で構成される場合や２本以上で構成される場合等、メモリマクロの設計に応じて適宜に設定が可能である。
【００２３】
また、請求項４に係る半導体集積回路装置は、外部から供給されるクロック信号に基づき動作すると共に、メモリマクロと論理マクロとを備えており、論理マクロとは独立して動作し、メモリマクロの試験を行う自己診断回路を備え、自己診断回路には、試験の際、クロック信号をメモリマクロの動作実力周波数である内部クロック信号に変換する周波数制御部を備えることを特徴とする。
【００２４】
請求項４の半導体集積回路装置では、メモリマクロと論理マクロとが外部から供給されるクロック信号に基づき動作する。また、メモリマクロに備えられる自己診断回路には周波数制御部が備えられ、クロック信号をメモリマクロの動作実力周波数である内部クロック信号に変換して論理マクロとは独立して動作し、メモリマクロの試験を行う。
【００２５】
これにより、半導体集積回路装置が、メモリマクロ単体における最適な動作実力周波数である内部クロック信号とは異なる動作周波数のクロック信号で動作を行うように設定されている場合にも、自己診断回路によるメモリマクロの試験時には、クロック信号が内部クロック信号に変換されて試験が行われるので、最適な試験を行うことができる。効率的に自己診断試験を行うことができる。
【００２６】
また、請求項５に係る半導体集積回路装置は、請求項４に記載の半導体集積回路装置において、周波数制御部は、外部から供給される試験条件情報に基づき、クロック信号を変換することを特徴とする。
【００２７】
これにより、クロック信号を内部クロック信号に変換する際の条件が、試験条件情報として外部から供給されるので、周波数制御部では、試験条件情報に応じて的確な変換を行うことができる。また、この場合の試験条件情報とは、クロック信号に対する分周／逓倍数に関する情報であることが好ましい。メモリマクロにおける最適な動作実力周波数である内部クロック信号は設計段階において予め既知であるので、外部から入力されるクロック信号が確定した段階で、クロック信号から内部クロック信号に変換する際の動作周波数の分周／逓倍数は確定する。この確定情報に基づき試験条件情報を設定することができ的確な変換を直接に行うことができる。
【００２８】
また、請求項６に係る半導体集積回路装置は、メモリセルアレイの自己診断試験機能を有するメモリマクロを備えており、メモリセルアレイから入出力されるデータのレイテンシを制御するデータレイテンシ制御部と、通常動作時に設定されるべき第１レイテンシ値情報と、自己診断試験時に設定されるべき第２レイテンシ値情報とを、データレイテンシ制御部に供給する設定レイテンシ値切替部と、第２レイテンシ値情報を格納するレイテンシ値格納部とを備えることを特徴とする。
【００２９】
請求項６の半導体集積回路装置では、データレイテンシ制御部は、メモリセルアレイから入出力されるデータのレイテンシを制御する。制御されるレイテンシ値情報は、通常動作時に設定されるべき第１レイテンシ値情報と、自己診断試験時に設定されるべき第２レイテンシ値情報であり、設定レイテンシ値切替部によりデータレイテンシ制御部に供給される。また、第２レイテンシ値情報は、レイテンシ値格納部に格納されている。
【００３０】
これにより、メモリセルアレイからのデータレイテンシ制御が通常動作においては、メモリマクロ単体における最適なデータレイテンシ値情報である第２レイテンシ値情報とは異なる、第１レイテンシ値情報で制御されるように設定されている場合にも、自己診断試験時には、第２データレイテンシ値情報で制御される。メモリマクロにおいて最適なデータレイテンシ値情報である第２レイテンシ値情報で自己診断試験を行うことができるので、最適なデータ入出力制御により試験を行うことができ、効率的に自己診断試験を行うことができる。
【００３１】
また、請求項７に係る半導体集積回路装置は、請求項６に記載の半導体集積回路装置において、第１レイテンシ値情報は、メモリマクロを１機能回路として動作させる際のレイテンシ値情報であり、第２レイテンシ値情報は、メモリマクロの動作実力周波数による動作におけるレイテンシ値情報であることを特徴とする。
【００３２】
これにより、自己診断試験においてメモリマクロにおける動作実力周波数によりデータアクセスを行う場合のデータ入出力の動作タイミングに適合したデータレイテンシ値情報を、第２レイテンシ値情報として設定すればよい。
【００３３】
また、請求項８に係る半導体集積回路装置は、メモリセルアレイの自己診断試験機能を有するメモリマクロを備えており、メモリセルアレイの所定領域ごとに、不良記憶セルが存在するか否かの検出結果を格納する不良領域格納部と、検出結果を、外部から供給されるクロック信号に基づき出力する際、不良領域格納部からの出力経路における伝播遅延時間とクロック信号の動作周波数とに応じて、検出結果の出力レイテンシを制御する出力レイテンシ制御部とを備えることを特徴とする。
【００３４】
請求項８の半導体集積回路装置では、不良領域格納部に格納されている不良記憶セルの有無の検出結果を出力する際、不良領域格納部からの出力経路における伝播遅延時間とクロック信号の動作周波数とに応じて、出力レイテンシ制御部により出力レイテンシを制御する。
【００３５】
これにより、メモリマクロと外部端子とのチップダイ上の配置位置関係の違いにより生ずる検出結果の伝播遅延時間に違いに応じて、外部から供給されるクロック信号の動作周波数に基づき、外部端子から出力される検出結果の出力タイミングを適宜調整することができる。配置位置関係の違いやクロック信号の動作周波数の違いに関わらず、安定して検出結果を出力することができる。
【００３６】
また、請求項９に係る半導体集積回路装置は、請求項８に記載の半導体集積回路装置において、出力レイテンシ制御部は、外部から供給される試験条件情報に基づき、出力レイテンシ値が調整されることを特徴とする。
【００３７】
これにより、検出結果を出力する際の出力タイミングを調整するために、クロック信号の動作周波数に基づき試験条件情報が外部から供給されるので、出力レイテンシ制御部では、試験条件情報に応じて的確な出力レイテンシを設定することができる。また、この場合の試験条件情報とは、出力レイテンシ値に関する情報であることが好ましい。チップダイ上の配置位置関係に基づく検出結果の伝播遅延時間は設計段階において予め既知であるので、外部から入力されるクロック信号が確定した段階で、出力レイテンシ制御部において必要とされる出力レイテンシ値は確定する。この確定情報に基づき試験条件情報を設定することができ的確な設定を直接に行うことができる。
【００３８】
図１に本発明の原理説明図を示す。半導体集積回路装置１０は、メモリマクロ１と論理マクロ２とを備えて構成されている。論理マクロ２は、通常使用状態においてメモリマクロ１を制御し、メモリマクロ１に対して各種の制御信号ＣＴＬ、アドレス信号ＡＤ、データレイテンシ値情報Ｌ０を供給すると共に、メモリマクロ１との間でデータＤの入出力を行う。また、自己診断試験の試験起動信号ＢＩＳＴは、外部からメモリマクロ１に対して供給される。また、メモリマクロ１と論理マクロ２とは、テスタ３等の外部装置から外部端子（ＣＬＫ）を介して供給されるクロック信号ＣＬＫにより動作する。
【００３９】
メモリマクロ１は、メモリセルアレイ１１と冗長回路１２とに記憶セルが配置されている。メモリセルアレイ１１には、物理アドレス空間における基本領域である物理領域ごとに内部バスＩＢが接続されており物理領域ごとにデータ入出力が行われる。内部バスＩＢは、割付部１４および自己診断回路１５に接続されている。割付部１４は、メモリセルアレイ１１に接続されている物理領域ごとの内部バスＩＢを、論理マクロ２から供給されるアドレスＡＤのうちの所定アドレスＡＤＸにより外部バスＯＢに割り付ける。１本の外部バスＯＢには少なくとも１本の内部バスＩＢを割り付けるため、１本の外部バスＯＢでアクセスされる記憶セル数は、１本の内部バスＩＢによりアクセスされる記憶セル数以上となる。半導体集積回路装置１０の設計ごとに設定されるメモリセルアレイ１１への論理アドレスの空間に応じて所定アドレスＡＤＸにより制御される。
【００４０】
図１中（１）で示される部分が第１の発明原理部分である。自己診断回路１５には内部バスＩＢが接続されているため、メモリセルアレイ１１における物理アドレス空間における基本領域である物理領域ごとに自己診断試験が行われる。論理マクロからの制御による論理アドレス空間に関わらず、常に、メモリセルアレイ１１の物理空間に基づいた物理領域を基本単位として自己診断試験が行われる。自己診断試験に基づき冗長救済を行う際に、常に最適な冗長救済効率で不良記憶セルの救済を行うことができる。
【００４１】
自己診断回路１５は試験起動信号ＢＩＳＴにより起動される。図１中（２）および（３）で示される第２および第３の発明原理部分として、周波数制御部１６およびレイテンシ値格納部１７が備えられている。
【００４２】
第２の発明原理部分である周波数制御部１６には、クロック信号ＣＬＫが入力されると共に、設定端子（ＳＥＴ）には周波数の変換条件に関する情報が入力され、内部クロック信号ｉＣＬＫが出力される。内部クロック信号ｉＣＬＫは、自己診断試験時におけるメモリマクロ１の動作周波数として使用される。設定端子（ＳＥＴ）に入力される周波数の変換条件に関する情報は、試験条件情報として半導体集積回路装置１０の外部から直接に供給され、あるいはクロック信号の動作周波数から半導体集積回路装置１０内部で生成することもできる。外部から供給されるクロック信号に関わらず、自己診断試験時には内部クロック信号ｉＣＬＫをメモリマクロ１における動作実力周波数に設定することができ、最適な動作周波数によりメモリマクロ１における自己診断試験を実行することができる。
【００４３】
第３の発明原理部分であるレイテンシ値格納部１７には、自己診断試験時におけるメモリセルアレイ１とのデータレイテンシ値情報として第２レイテンシ値情報Ｌ１が格納されており、試験起動信号ＢＩＳＴに応じてメモリマクロ１に供給される。通常動作時において論理マクロ２により設定されるデータレイテンシ値情報Ｌ０に関わらず、自己診断試験時にはメモリマクロ１における最適なデータレイテンシ値情報である第２レイテンシ値情報Ｌ１でデータの入出力を制御して自己診断試験を実行することができる。
【００４４】
自己診断回路１５により内部バスＩＢごとに検出された不良記憶セルの存在情報をテスタ３等の外部装置に出力する際、検出結果は、図１中（４）の第４の発明原理部分に示される出力レイテンシ制御部１８を介して出力端子（ＯＵＴ）から出力される。メモリマクロ１における自己診断回路１５から出力端子（ＯＵＴ）に至る信号経路は、半導体集積回路装置１０の個々の設計ごとに異なっており、配線負荷の違いに伴う信号伝播遅延時間が異なることが一般的である。テスタ３等への検出結果の供給を的確に行うために、出力経路における伝播遅延時間に応じてクロック信号ＣＬＫに基づき、外部端子（Ｉ２）を介して出力レイテンシ制御部１８に試験条件情報Ｉ２を入力する。出力レイテンシ制御部１８では、試験条件情報Ｉ２に基づき出力レイテンシ値情報Ｌ２を設定する。試験条件情報Ｉ２として出力レイテンシ値情報Ｌ２を直接に供給することができるほか、試験条件情報Ｉ２に基づき内部で生成することもできる。半導体集積回路装置１０ごとにクロック信号の動作周波数に適合した出力レイテンシ値情報Ｌ２に基づき検出結果を出力することができる。
【００４５】
【発明の実施の形態】
以下、本発明の半導体集積回路装置について具体化した実施形態を図２乃至図９に基づき図面を参照しつつ詳細に説明する。
【００４６】
図２には、第１実施形態としてメモリセルアレイ１１Ａからの内部／外部バスの構成例について示す。メモリセルアレイ１１Ａは、８行（０乃至７行）および４列（０乃至４列）の物理アドレス空間を有するものとする。内部バスＩＢ１は、各物理列（０乃至４列）ごとに備えられている。内部バスＩＢ１は、マルチプレクサ（ＭＵＸ）１４Ａにより２単位の物理列（０行および１行、２行および３行）に対して１単位の論理列が割り当てられている。合わせて２単位の論理列が外部バスＯＢ１として備えられている。また、内部バスＩＢ１は自己診断回路１５Ａに接続されている。自己診断試験時、内部バスＩＢ１を介して出力されるメモリセルアレイ１１Ａのデータは、不良領域検出部２１において物理列ごとに不良記憶セルの有無が検出され、不良記憶セルが検出された物理列については不良領域格納部２１に格納される。自己診断試験後、不良領域格納部２１に格納されている物理列単位の不良位置データは、出力部２２を介して出力端子（ＯＵＴ）から外部のテスタ等に出力される。出力された不良位置データに基づき、冗長救済が行われる。
【００４７】
図２では、内部バスＩＢ１と外部バスＯＢ１との対応関係が２対１である場合を示している。すなわち、２本の物理列に対して１本の論理列が対応する設定である。この割り付けは、半導体集積回路装置の設計ごとにマルチプレクサ（ＭＵＸ）１４Ａにおける割り付けを制御する所定アドレスＡＤＸの構成を適宜に設定することにより変更可能である。例えば、物理列を識別する１ビットのアドレス信号をドントケアとすれば図２に例示する２対１の割り付け関係になる他、２ビットのアドレス信号をドントケアとすれば、４本の物理列に対して１本の論理列を割り付ける構成とすることができる。図２に示す所定アドレスＡＤＸは、ドントケアとするアドレスを除いたアドレスビット列を示している。
【００４８】
半導体集積回路装置において実現すべき回路仕様により設定される論理アドレス空間により、マルチプレクサ（ＭＵＸ）１４Ａにおいて内部バスＩＢ１と外部バスＯＢ１との割り付け関係は適宜に変更される。この変更に関わらず、自己診断回路１５Ａには物理列を基本単位とする内部バスＩＢ１が接続されている。
【００４９】
第１実施形態によれば、メモリマクロとして所定の物理的配置を備えるメモリセルアレイ１１Ａに対して、多様な論理アドレス空間に基づき２単位の物理列により１単位の論理列を構成してアクセス動作を行う場合にも、物理列ごとに不良記憶セルの存在の有無を検出することができ、物理列ごとに冗長救済を行うことができる。多様な論理列を基本単位として構成されるメモリマクロ１１Ａに対して、論理アドレス空間に関わらず物理列単位での冗長救済を行うことができ、常に一定の冗長救済効率を実現することができる。
【００５０】
このときの物理列を電気的制御が可能な最小単位として設定してやれば、最小単位に対して不良記憶セルの有無を検出することができ、最小単位ごとに冗長救済を行うことができる。
【００５１】
ここで、行方向とは記憶セルを選択するワード線が配線される方向であり、列方向とは記憶セルが接続されるビット線が配線される方向である。また、物理行とは電気的に独立して制御が可能なワード線に選択される記憶セル群を含んだ基本単位であり、物理列とは電気的に独立して制御が可能なビット線に接続される記憶セル群を含んだ基本単位である。電気的に独立して制御が可能なビット線を基本単位とすることにより、最小単位ごとに冗長救済を行うことができる。ここで、最小単位としてのビット線とは電気的に独立して制御が可能な単位であり、１本で構成される場合や２本以上で構成される場合等、メモリマクロの設計に応じて適宜に設定が可能である。
【００５２】
図３は、第２実施形態として周波数制御部１６Ａにより自己診断試験時の動作周波数が制御される場合の構成例について示す。自己診断回路１５Ｂには、アドレス／データ発生部２３とコマンド発生部２４とが備えられており、自己診断試験時にメモリセルアレイ１１に対してアドレス／データ、コマンドを供給してアドレスごとにデータの入出力を行う。データ出力の際、メモリセルアレイ１１から読み出されるデータは、不良領域検出部２１Ａに出力される。不良領域検出部２１Ａには読み出されたデータの正誤を判断するためにアドレス／データ発生部２３からデータが入力される。不良データが読み出された場合に、不良データ位置を確認するためにアドレス情報もあわせて入力する構成としてもよい。
【００５３】
自己診断試験においては、アドレス／データ、コマンドを順次出力するタイミングを規定する周波数信号として内部クロック信号ｉＣＬＫが周波数制御部１６Ａから供給される。周波数制御部１６Ａは、外部のテスタ（不図示）等から供給されるクロック信号ＣＬＫが入力されると共に、試験条件情報Ｉ１が入力される。試験条件情報Ｉ１とは、クロック信号ＣＬＫから内部クロック信号ｉＣＬＫを生成する際の分周／逓倍数を確定するための情報である。メモリセルアレイ１１を最高速で動作させる内部クロック信号ｉＣＬＫの動作周波数は予め既知であるので、クロック信号の動作周波数に応じて分周／逓倍数を決定することができる。試験条件情報Ｉ１とは、例えば、分周／逓倍数をコード化した信号である。また、試験条件情報Ｉ１を供給せず、クロック信号ＣＬＫから分周／逓倍数を算出することもできる。
【００５４】
図４は、周波数制御部１６Ａの具体例である。図４では試験条件情報Ｉ１として、分周／逓倍数をコード化した信号に基づき周波数変換が行なわれる場合を示している。試験条件情報Ｉ１がセレクタＳ１を制御し、クロック信号ＣＬＫ（×１）、クロック信号ＣＬＫに対する（１／２）分周周波数信号（×（１／２））、または２逓倍周波数信号（×２）のいずれかを選択して内部クロック信号ｉＣＬＫとして出力する。
【００５５】
（１／２）分周周波数信号（×（１／２））を出力する回路は、Ｄ型フリップフロップＦＦ１で構成されており、出力端子（Ｑ）から入力端子（Ｄ）に向かうインバータゲートＩＮＶ１により出力信号が反転されて入力される構成である。この回路構成によりクロック端子（ＣＫ）に入力されるクロック信号ＣＬＫごとに出力信号が論理反転することとなり、（１／２）分周周波数信号（×（１／２））が生成される。
【００５６】
２逓倍周波数信号（×２）を出力する回路は、直列接続された２つのインバータゲートＩＮＶ２、ＩＮＶ３と、インバータゲートＩＮＶ２、ＩＮＶ３の各々の出力端子が接続される負パルス発生回路ＰＧ１、ＰＧ２と、負パルス発生回路ＰＧ１、ＰＧ２の出力端子が接続されるナンドゲートＮ１とを備えている。負パルス発生回路ＰＧ１、ＰＧ２は、２入力ナンドゲートの一方の入力端子への入力信号に対して、他方の入力端子に奇数段のインバータゲート（図４では３段を例示）により論理反転された遅延信号が入力されて、入力信号の立ち上がりエッジで負パルスを生成する回路である。クロック信号ＣＬＫは、インバータゲートＩＮＶ２、ＩＮＶ３で論理反転された上で、負パルス発生回路ＰＧ１、ＰＧ２において、各々の信号の立ち上がりエッジで負パルス信号が生成される。負パルス信号は、クロック信号ＣＬＫの半周期ごとに交互に生成され、このとき他方の信号はハイレベルを維持しているので、これらの２つの信号が入力されるナンドゲートＮ１の出力端子には、２逓倍周波数信号（×２）が出力される。
【００５７】
第２実施形態によれば、メモリマクロ単体における最適な動作実力周波数である内部クロック信号ｉＣＬＫとは異なる動作周波数のクロック信号ＣＬＫが供給される場合にも、自己診断回路１５Ｂによる試験時には、クロック信号ＣＬＫが内部クロック信号ｉＣＬＫに変換されて試験が行われるので、最適な試験を行うことができる。効率的に自己診断試験を行うことができる。
【００５８】
このとき、周波数変換の条件が、試験条件情報Ｉ１として外部のテスタ等から供給されるので、周波数制御部１６Ａでは、試験条件情報Ｉ１に応じて的確な変換を行うことができる。また、この場合の試験条件情報Ｉ１とは、クロック信号ＣＬＫに対する分周／逓倍数に関する情報である。メモリマクロにおける最適な動作実力周波数である内部クロック信号ｉＣＬＫは設計段階において予め既知であるので、外部から入力されるクロック信号ＣＬＫが確定した段階で、クロック信号ＣＬＫから内部クロック信号ｉＣＬＫに変換する際の動作周波数の分周／逓倍数は確定する。この確定情報に基づき試験条件情報Ｉ１を設定することができ的確な変換を直接に行うことができる。また、クロック信号ＣＬＫから分周／逓倍数を算出するように設定することも可能である。
【００５９】
図５は、第３実施形態としてレイテンシ値格納部１７Ａにより自己診断試験時にメモリセルアレイ１１とのデータ入出力におけるデータレイテンシが制御される場合の構成例について示す。メモリセルアレイ１１に対して自己診断試験を行う自己診断回路１５Ｃが備えられている。
【００６０】
自己診断回路１５Ｃは、アドレス／データ発生部２３、コマンド発生部２４、および不良領域検出部２１Ａについては第２実施形態（図３）の場合と同様である。第３実施形態では、レイテンシ値格納部１７Ａと、設定レイテンシ値切替部２６と、データレイテンシ制御部２５とが備えられている。レイテンシ値格納部１７Ａには、自己診断試験時のデータレイテンシ値情報Ｌ１が格納されており、コマンド発生部２４に供給されると共に、設定レイテンシ値切替部２６に供給されている。設定レイテンシ値切替部２６では、通常動作時のレイテンシ値情報Ｌ０と試験時のレイテンシ値情報Ｌ１とが切り替え可能に入力されており、試験時には、レイテンシ値情報Ｌ１が選択される。データレイテンシ制御部２５は、設定レイテンシ値切替部２６により選択されるレイテンシ値情報に応じてデータレイテンシ制御が行なわれる。更に、不良領域検出部２１Ａによる検出結果を格納する不良領域格納部２１Ｂと、格納されている検出結果を外部に出力する際の出力レイテンシを調整するレイテンシ制御部１８とを備えている。不良領域格納部２１Ｂから出力端子（ＯＵＴ）までの信号経路には、相互の配置位置関係に応じて配線負荷ＲＬＤ、ＣＬＤが付加されており、これらの配線負荷による伝播遅延を調整するために、レイテンシ制御部１８に外部から試験条件情報Ｉ２が入力される。試験条件情報Ｉ２に基づき出力レイテンシ情報Ｌ２が設定される。
【００６１】
第３実施形態によれば、メモリセルアレイ１１からのデータレイテンシ制御が、通常動作においてはレイテンシ値情報Ｌ０（第１レイテンシ値情報）で制御される場合にも、自己診断試験時にはメモリマクロ単体における最適なデータレイテンシ値情報Ｌ１（第２レイテンシ値情報）で制御される。メモリマクロにおいて最適なデータレイテンシ値情報Ｌ１で自己診断試験を行うことができるので、最適なデータ入出力制御により試験を行うことができ、効率的に自己診断試験を行うことができる。
【００６２】
自己診断試験において、メモリマクロにおける動作実力周波数によりデータアクセスを行う場合には、レイテンシ値情報Ｌ１として、動作実力周波数に適合したデータレイテンシ値に設定すればよい。
【００６３】
また、メモリマクロと外部端子（ＯＵＴ）とのチップダイ上の配置位置関係の違いにより、配線経路上の負荷ＲＬＤ、ＣＬＤに起因する検出結果の伝播遅延時間に違いに応じて、外部から供給されるクロック信号ＣＬＫの動作周波数に基づき、外部端子（ＯＵＴ）から出力される検出結果の出力タイミングを適宜調整することができる。配置位置関係の違いやクロック信号ＣＬＫの動作周波数の違いに関わらず、安定して検出結果を出力することができる。
【００６４】
このとき、検出結果を出力する際の出力タイミングを調整するために、クロック信号の動作周波数に基づき試験条件情報Ｉ２が外部から供給されるので、出力レイテンシ制御部１８では、試験条件情報Ｉ２に応じて的確な出力レイテンシ情報Ｌ２を設定することができる。チップダイ上の配置位置関係に基づく検出結果の伝播遅延時間は設計段階において予め既知であるので、クロック信号ＣＬＫが確定した段階で、出力レイテンシ制御部１８において必要とされる出力レイテンシ値は確定する。この確定情報に基づき試験条件情報Ｉ２を設定することができ的確な設定を直接に行うことができる。
【００６５】
次に、第１乃至第３実施形態に対する具体例を図６に示す。メモリセルアレイ１１に接続されている内部バスＩＢ１はデータレイテンシ制御部２５に入力された後、マルチプレクサ（ＭＵＸ）１４Ａにより外部バスＯＢ１に割り付けられる。マルチプレクサ（ＭＵＸ）１４Ａは、内部バスＩＢ１のうち隣接する２本の物理列と、相補の１ビット信号である所定アドレス信号ＡＤＸとが、各々組み合わされて入力される２つのナンドゲート、および２つのナンドゲートの出力端子が接続されるナンドゲートから構成されている。所定アドレス信号ＡＤＸに応じて２本の物理列のいずれかが選択されて、外部バスＯＢ１を構成する２本の論理列のうちいずれかにデータが出力される。
【００６６】
周波数制御部１６Ｂは、クロック信号ＣＬＫ（×１）または２逓倍周波数信号（×２）のいずれかを選択する構成である。セレクタＳ１は、マルチプレクサ（ＭＵＸ）１４Ａと同様の構成を有している。１ビット信号として入力される試験条件情報Ｉ１に対して相補の信号が生成され、各々のナンドゲートに入力されている。何れかのナンドゲートが選択されて内部クロック信号ｉＣＬＫが選択される。内部クロック信号ｉＣＬＫは、データレイテンシ制御部２５に入力される。
【００６７】
設定レイテンシ値切替部２６も、マルチプレクサ（ＭＵＸ）１４Ａと同様な構成を有している。試験起動信号ＢＩＳＴに対して相補の信号が生成され何れか一方のナンドゲートが選択される。データレイテンシ制御部２５に供給すべきレイテンシ値情報を切り替える。ここでは、通常動作状態でのレイテンシ値情報Ｌ０と、自己診断試験時のレイテンシ値情報Ｌ１との切り替えを１ビット信号で出力する構成である。レイテンシ値情報Ｌ０、Ｌ１は互いに相補の論理レベル信号であることを前提としている。
【００６８】
データレイテンシ制御部２５は、内部バスＩＢ１の物理列ごとに備えられるフリップフリップＦＦ２で構成されている。物理列は、入力端子（Ｄ）と出力端子（Ｑ）とに接続される。クロック端子（ＣＫ）には内部クロック信号ｉＣＬＫが入力され、設定端子（ＤＬ）にレイテンシ値情報Ｌ０、Ｌ１が入力されている。
【００６９】
図７に、フリップフロップＦＦ２の具体的な回路構成例を示す。入力端子（Ｄ）から出力端子（Ｑ）へは、トランスファゲートＴ１、Ｔ２とインバータゲートで構成されるラッチ回路とが交互に備えられたシフトレジスタ構成を備えている。トランスファゲートＴ１、Ｔ２は、クロック端子（ＣＫ）と設定端子（ＤＬ）とに入力される信号に応じて制御される。クロック端子（ＣＫ）および設定端子（ＤＬ）への入力信号（ＣＫ、ＤＬ）＝（０、０）、（０、１）、（１、０）、（１、１）の各々の論理レベルに対して、トランスファゲートＴ１、Ｔ２の導通状態（Ｔ１、Ｔ２）は、
（Ｔ１、Ｔ２）＝（オン、オン）、（オン、オフ）、（オン、オン）、（オフ、オン）となる。従って、設定端子（ＤＬ）に入力される入力信号がローレベルの場合には、トランスファゲートＴ１、Ｔ２は共に常時オン状態となる。この場合のレイテンシ値は１である。設定端子（ＤＬ）に入力される入力信号がハイレベルの場合には、トランスファゲートＴ１は、クロック端子（ＣＫ）へのローレベル信号の入力の際にオン状態となり、入力端子（Ｄ）のデータがノードＮ１に取り込まれてラッチされる。トランスファゲートＴ２は、クロック端子（ＣＫ）へのハイレベル信号の入力の際にオン状態となり、ノードＮ１にラッチされているデータが出力端子（Ｑ）に出力される。この場合のレイテンシ値は２である。
【００７０】
レイテンシ値情報としてハイレベル信号が設定端子（ＤＬ）に入力された場合の動作波形を図８に示す。レイテンシ値が２の場合の動作波形である。クロック端子（ＣＫ）へのクロック信号のローレベル遷移に応じて、入力端子（Ｄ）に入力されているハイレベルデータがノードＮ１に取り込まれてラッチされる。クロック信号がハイレベルに遷移すると、ノードＮ１のデータが出力端子（Ｑ）から出力される。
【００７１】
図９は第４実施形態である。半導体集積回路装置が、２つのメモリセルアレイＡ、Ｂ（１１Ａ、１１Ｂ）を備える場合の回路ブロック図である。各々のメモリセルアレイＡ、Ｂ（１１Ａ、１１Ｂ）は、論理マクロ２Ａにより、制御信号ＣＴＬＡ、ＣＴＬＢ、およびレイテンシ値情報Ｌ０Ａ、Ｌ０Ｂにより制御されており、データＤＡ、ＤＢを入出力している。
【００７２】
メモリセルアレイＡ、Ｂ（１１Ａ、１１Ｂ）単体での最適動作を実現する最適周波数や最適データレイテンシは、論理マクロ２Ａによる制御条件と異なると共に、メモリセルアレイ相互間で異なる場合がある。図９は、このようなメモリセルアレイＡ、Ｂ（１１Ａ、１１Ｂ）に対して自己診断試験を行う場合の回路構成例を示している。
【００７３】
自己診断回路１５Ｄには、周波数制御部１６Ｂとレイテンシ値格納部１７Ｂとを備えている。周波数制御部１６Ｂには、外部から供給されるクロック信号ＣＬＫが入力されると共に、試験対象となるメモリセルアレイを指定する選択信号Ａ／Ｂが入力される。選択されたメモリセルアレイにおける最適周波数に応じた内部クロック信号ｉＣＬＫＡまたはｉＣＬＫＢを出力するための設定である。出力された内部クロック信号ｉＣＬＫＡまたはｉＣＬＫＢは、クロック供給切替部２８に入力され、選択信号Ａ／Ｂに応じて選択されているメモリセルアレイ１１Ａまたは１１Ｂに内部クロック信号ｉＣＬＫＡまたはｉＣＬＫＢが供給される。
【００７４】
レイテンシ値格納部１７Ｂには、メモリセルアレイごとに最適なレイテンシ値情報が格納されると共に、試験対象となるメモリセルアレイを指定する選択信号Ａ／Ｂが入力される。選択されたメモリセルアレイに対してレイテンシ値情報Ｌ１ＡまたはＬ１Ｂを出力する。出力されたレイテンシ値情報Ｌ１ＡまたはＬ１Ｂは、レイテンシ値供給切替部２９に入力され、選択信号Ａ／Ｂに応じて選択されているメモリセルアレイ１１Ａまたは１１Ｂにレイテンシ値情報Ｌ１ＡまたはＬ１Ｂが供給される。
【００７５】
尚、通常動作時のレイテンシ値情報Ｌ０ＡまたはＬ０Ｂとの切り替えを行う設定レイテンシ値切替部については示されていないが、レイテンシ値供給切替部２９の前後に設置することができることは言うまでもない。
【００７６】
また、第４実施形態では、選択信号Ａ／Ｂは外部から供給される場合を例に説明したが、本実施形態はこれに限定されるものではない。論理マクロ２Ａや図示しないその他の制御回路から供給する構成とすることができるほか、複数のメモリセルアレイを順次選択していく構成とすることもできることは言うまでもない。
【００７７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、内部バスを物理列方向に設定し、物理列ごとに自己診断試験を行った上で冗長救済を行う場合について説明したが、自己診断試験を物理行方向に行い、物理行ごとに冗長救済を行う構成とすることもできる。この場合は、内部／外部バスに代えて、行選択制御信号を、物理行ごとに行う内部行選択信号と論理行ごとに行う外部行選択信号とを備える構成とする。
【００７８】
ここで、本発明に関する技術思想を以下に列記する。
（付記１）　複数の記憶セルを配置したメモリセルアレイの論理的なアドレス空間における基本領域である、論理行領域および論理列領域の選択により、通常動作において前記記憶セルに対するアクセスを行うメモリマクロを備える半導体集積回路装置であって、
前記メモリセルアレイの物理的配置に基づく物理行領域または物理列領域ごとに、不良記憶セルが存在するか否かを検出する不良領域検出部と、
前記不良領域検出部による検出結果に応じて、前記物理行領域または前記物理列領域ごとに救済する、少なくとも１単位の冗長領域と、
少なくとも１単位の前記物理行領域または前記物理列領域を、１単位の前記論理行領域または前記論理列領域に割り付ける割付部とを備えることを特徴とする半導体集積回路装置。
（付記２）　前記物理行領域または前記物理列領域は、前記メモリセルアレイの物理的配置において電気的に制御可能な最小単位であることを特徴とする付記１に記載の半導体集積回路装置。
（付記３）　前記物理行領域とは、前記メモリセルアレイにおいて物理的に配置されている複数のワード線のうち電気的に独立して制御可能な、少なくとも１本のワード線に選択される前記記憶セル群であり、
前記物理列領域とは、前記メモリセルアレイにおいて物理的に配置されている複数のビット線のうち電気的に独立して制御可能な、少なくとも１本のビット線に接続される前記記憶セル群であることを特徴とする付記１に記載の半導体集積回路装置。
（付記４）　メモリマクロと論理マクロとを備え、外部から供給されるクロック信号に基づき動作する半導体集積回路装置であって、
前記論理マクロとは独立して動作し、前記メモリマクロの試験を行う自己診断回路を備え、
前記自己診断回路には、前記試験の際、前記クロック信号を前記メモリマクロの動作実力周波数である内部クロック信号に変換する周波数制御部を備えることを特徴とする半導体集積回路装置。
（付記５）　前記周波数制御部は、外部から供給される試験条件情報に基づき、前記クロック信号を変換することを特徴とする付記４に記載の半導体集積回路装置。
（付記６）　前記試験条件情報とは、前記クロック信号に対する分周／逓倍数に関する情報であることを特徴とする付記５に記載の半導体集積回路装置。
（付記７）　前記メモリマクロは、相互に動作実力周波数の異なる２以上のメモリセルアレイを備え、
前記周波数制御部は、前記試験を行う前記メモリセルアレイに応じた前記内部クロック信号を出力することを特徴とする付記４に記載の半導体集積回路装置。（付記８）　前記内部クロック信号を、対応する前記メモリセルアレイに供給するためのクロック供給切替部を備えることを特徴とする付記７に記載の半導体集積回路装置。
（付記９）　メモリセルアレイの自己診断試験機能を有するメモリマクロを備える半導体集積回路装置であって、
前記メモリセルアレイから入出力されるデータのレイテンシを制御するデータレイテンシ制御部と、
通常動作時に設定されるべき第１レイテンシ値情報と、前記自己診断試験時に設定されるべき第２レイテンシ値情報とを、前記データレイテンシ制御部に供給する設定レイテンシ値切替部と、
前記第２レイテンシ値情報を格納するレイテンシ値格納部とを備えることを特徴とする半導体集積回路装置。
（付記１０）　前記第１レイテンシ値情報は、前記メモリマクロを１機能回路として動作させる際のレイテンシ値情報であり、
前記第２レイテンシ値情報は、前記メモリマクロの動作実力周波数による動作におけるレイテンシ値情報であることを特徴とする付記９に記載の半導体集積回路装置。
（付記１１）　前記レイテンシ値格納部には、外部から供給される試験条件情報に基づき、前記第２レイテンシ値情報が格納されることを特徴とする付記９に記載の半導体集積回路装置。
（付記１２）　前記試験条件情報とは、前記第２レイテンシ値情報に関する情報であることを特徴とする付記１１に記載の半導体集積回路装置。
（付記１３）　前記メモリマクロは、相互に前記第２レイテンシ値情報の異なる２以上のメモリセルアレイを備え、
前記レイテンシ値格納部は、前記試験を行う前記メモリセルアレイに応じた前記第２レイテンシ値情報を出力することを特徴とする付記９に記載の半導体集積回路装置。
（付記１４）　前記レイテンシ値格納部に格納されている前記第２レイテンシ値情報を、対応する前記メモリセルアレイに供給するためのレイテンシ値供給切替部を備えることを特徴とする付記１３に記載の半導体集積回路装置。
（付記１５）　メモリセルアレイの自己診断試験機能を有するメモリマクロを備える半導体集積回路装置であって、
前記メモリセルアレイの所定領域ごとに、不良記憶セルが存在するか否かの検出結果を格納する不良領域格納部と、
前記検出結果を、外部から供給されるクロック信号に基づき出力する際、前記不良領域格納部からの出力経路における伝播遅延時間と前記クロック信号の動作周波数とに応じて、前記検出結果の出力レイテンシを制御する出力レイテンシ制御部とを備えることを特徴とする半導体集積回路装置。
（付記１６）　前記出力レイテンシ制御部は、外部から供給される試験条件情報に基づき、出力レイテンシ値が調整されることを特徴とする付記１５に記載の半導体集積回路装置。
（付記１７）　前記試験条件情報とは、前記出力レイテンシ値情報に関す情報であることを特徴とする付記１６に記載の半導体集積回路装置。
（付記１８）　複数の記憶セルを配置したメモリセルアレイの論理的なアドレス空間における基本領域である、論理行領域および論理列領域の選択により、通常動作において前記記憶セルに対するアクセスを行うメモリマクロを備えた半導体集積回路装置における、メモリマクロの自己診断試験方法であって、
前記メモリセルアレイの物理的配置に基づき、前記論理行領域または前記論理列領域を、少なくとも１単位の物理行領域または物理列領域に分割する試験単位抽出ステップと、
前記物理行領域または前記物理列領域ごとに、不良記憶セルが存在するか否かを検出する不良領域検出ステップとを有することを特徴とする半導体集積回路装置に内蔵されるマクロメモリの自己診断試験方法。
（付記１９）　メモリマクロと論理マクロとを備え、外部から供給されるクロック信号に基づき動作する半導体集積回路装置における、メモリマクロの自己診断試験方法であって、
自己診断試験の開始指令により、前記メモリマクロに対する前記論理マクロからの制御を停止する制御分離ステップと、
自己診断試験の開始指令により、前記メモリマクロに対して、前記クロック信号を変換して前記メモリマクロの動作実力周波数である内部クロック信号を供給する試験クロック供給ステップとを有することを特徴とする半導体集積回路装置に内蔵されるマクロメモリの自己診断試験方法。
（付記２０）　メモリセルアレイとのデータ入出力を行うメモリマクロを備える半導体集積回路装置における、メモリマクロの自己診断試験方法であって、
自己診断試験時に前記メモリセルアレイから入出力されるデータに対する試験レイテンシ値情報を格納する試験レイテンシ値格納ステップと、
自己診断試験の開始指令により、前記試験レイテンシ値情報を設定する試験レイテンシ値設定ステップと、
設定された前記試験レイテンシ値情報により、前記メモリセルアレイから入出力されるデータのレイテンシ制御を行うデータレイテンシ制御ステップとを有することを特徴とする半導体集積回路装置に内蔵されるマクロメモリの自己診断試験方法。
（付記２１）　メモリセルアレイとのデータ入出力を行うメモリマクロを備える半導体集積回路装置における、メモリマクロの自己診断試験方法であって、
前記メモリセルアレイの所定領域ごとに、不良記憶セルが存在するか否かの検出結果を格納する不良領域格納ステップと、
前記検出結果を、外部から供給されるクロック信号により出力するにあたり、前記検出結果が出力されるまでの伝播遅延時間と前記クロック信号の動作周波数とに基づき、前記検出結果の出力レイテンシ値を確定する出力レイテンシ確定ステップと、
前記検出結果を、前記クロック信号に基づき前記出力レイテンシ値で出力する不良領域出力ステップとを有することを特徴とする半導体集積回路装置に内蔵されるマクロメモリの自己診断試験方法。
【００７９】
【発明の効果】
本発明によれば、半導体集積回路装置に搭載されたメモリマクロを試験する際、半導体集積回路装置において設定されている動作仕様に関わらず、最適な試験単位を最適な試験条件で試験することが可能なメモリマクロを備える半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第１実施形態の回路ブロック図である。
【図３】第２実施形態の回路ブロック図である。
【図４】周波数制御部の具体例を示す回路図である。
【図５】第３実施形態の回路ブロック図である。
【図６】第１乃至第３実施形態の具体例を示す回路図である。
【図７】データレイテンシ制御部の具体例（１ビットデータ分）を示す回路図である。
【図８】図７においてレイテンシ２が設定された場合の動作波形図である。
【図９】第４実施形態の回路ブロック図である。
【図１０】従来技術（特許文献１）における自己診断回路の回路ブロックである。
【図１１】メモリセルアレイの論理アドレス空間の違いによる冗長構成の違いを示す概念図である。
【図１２】半導体集積回路装置におけるメモリマクロと外部端子との配置位置関係を示す概念図である。
【符号の説明】
１　　　　　　　　　　　　　　　メモリマクロ
２　　　　　　　　　　　　　　　論理マクロ
１０　　　　　　　　　　　　　　半導体集積回路装置
１１　　　　　　　　　　　　　　メモリセルアレイ
１１Ａ　　　　　　　　　　　　　メモリセルアレイＡ
１１Ｂ　　　　　　　　　　　　　メモリセルアレイＢ
１４　　　　　　　　　　　　　　割付部
１４Ａ　　　　　　　　　　　　　マルチプレクサ（ＭＵＸ）
１５、１５Ａ、１５Ｂ、１５Ｃ　　自己診断回路
１６、１６Ａ、１６Ｂ　　　　　　周波数制御部
１７、１７Ａ、１７Ｂ　　　　　　レイテンシ値格納部
１８　　　　　　　　　　　　　　出力レイテンシ制御部
２１Ａ　　　　　　　　　　　　　不良領域検出部
２１Ｂ　　　　　　　　　　　　　不良領域格納部
２５　　　　　　　　　　　　　　データレイテンシ制御部
２６　　　　　　　　　　　　　　設定レイテンシ値切替部
２８　　　　　　　　　　　　　　クロック供給切替部
２９　　　　　　　　　　　　　　レイテンシ値供給切替部
ＩＢ、ＩＢ１　　　　　　　　　　内部バス
ＯＢ、ＯＢ１　　　　　　　　　　外部バス
【図１】
2004118987.tif 000003
【図２】
2004118987.tif 000004
【図３】
2004118987.tif 000005
【図４】
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【図５】
2004118987.tif 000007
【図６】
2004118987.tif 000008
【図７】
2004118987.tif 000009
【図８】
2004118987.tif 000010
【図９】
2004118987.tif 000011
【図１０】
2004118987.tif 000012
【図１１】
2004118987.tif 000013
【図１２】
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