(57)【要約】【課題】アドレス信号の切換を高速で行なう。【解決手段】アドレス信号（Ａ０Ｐ，Ａ０Ｎ，Ａ１Ｐ，Ａ１Ｎ）をゲートに受けるトランジスタを、それぞれ特定する領域（ＰＡ０，ＰＡ１，ＮＡ０，ＮＡ１）を、対応のアドレス信号を伝達するアドレス配線（１０ａ，１０ｂ）の下層に対応する領域に配置し、それぞれ対応のアドレス信号と対応のトランジスタのゲート電極を、対応のアドレス配線配置領域にのみ延在する中間配線（１４ａ，１４ｂ）を用いて接続する。【選択図】　　　　図３
2004146595.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号に従って出力信号を生成する半導体回路装置であって、
前記複数の信号をそれぞれ伝達する複数の第１の配線、および
前記複数の第１の配線に対応して配置される複数の第１のトランジスタを備え、各前記第１のトランジスタは、対応の第１の配線の下層に相当する領域に配置されかつ対応の第１の配線と電気的に接続される制御電極を有する、半導体回路装置。
【請求項２】
前記複数の第１のトランジスタは、前記複数の信号線の延在方向に沿って配置される互いに導電型の異なるトランジスタを含む、請求項１記載の半導体回路装置。
【請求項３】
前記複数の第１のトランジスタに対応して配設され、該対応の第１のトランジスタの制御電極と対応の第１の配線とを電気的に接続する複数の第２の配線をさらに備え、各前記第２の配線は、対応の第１のトランジスタに対応して配置される第１の配線の下層領域に前記対応のトランジスタに対応して配置される、請求項１記載の半導体回路装置。
【請求項４】
前記複数の第１のトランジスタは同一導電型のトランジスタであり、
前記半導体回路装置は、さらに、
前記第１のトランジスタと導電型が異なりかつ制御電極が固定電圧を伝達する固定電圧線に電気的に接続される第２のトランジスタを備え、前記第２のトランジスタは、前記固定電圧の印加時導通状態となる、請求項１記載の半導体回路装置。
【請求項５】
複数の信号に従って出力信号を生成する半導体回路装置であって、
前記複数の信号をそれぞれ伝達する複数の第１の配線、および
前記複数の信号に対応して配置され、対応の信号に従って前記出力信号を生成する出力ノードを選択的に駆動する複数の第１のトランジスタを備え、各前記第１のトランジスタは、対応の信号と異なる信号を伝達する第１の配線が配置される領域と異なる配線領域の下層に配置される、半導体回路装置。
【請求項６】
前記複数の第１のトランジスタは、前記複数の第１の配線の延在方向に沿って配置され、同一の配線に接続される制御電極を有する、互いに導電型の異なるトランジスタを含む、請求項５記載の半導体回路装置。
【請求項７】
前記複数の第１のトランジスタに対応して配設され、該対応の第１のトランジスタの制御電極と対応の第１の配線とを電気的に接続する複数の第２の配線をさらに備え、各前記第２の配線は、対応の第１のトランジスタに対応して配置される第１の配線と異なる第１の配線が配置される領域と交差する領域以外の領域に配置される、請求項５記載の半導体回路装置。
【請求項８】
前記複数の第１のトランジスタは同一導電型のトランジスタであり、
前記半導体回路装置は、さらに、
前記第１のトランジスタと導電型が異なり、かつ制御電極が固定電圧を伝達する固定電圧線に電気的に接続される第２のトランジスタを備え、前記第２のトランジスタは、前記固定電圧印加時導通状態となる、請求項５記載の半導体回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体回路装置に関し、特に、複数のアドレス信号をデコードするデコード回路の配置に関する。
【０００２】
【従来の技術】
半導体装置においては、複数の対象回路または素子の１つを、選択信号に従って選択する回路が用いられることが多い。このような選択回路の典型例は、メモリ回路において、アドレス信号に従って、指定された記憶位置のデータを選択する信号を生成するアドレスデコード回路である。
【０００３】
ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）および不揮発性メモリなどにおいては、メモリセルが行列状に配列されており、アドレス信号に従ってメモリセルの行および列を選択する。このメモリセルを選択するために、行および列に対応してアドレスデコード回路が配置される。これらのアドレスデコード回路に対して、それぞれ、予め割当てられたアドレス信号の組が印加される。
【０００４】
アドレス指定された行または列に対応するデコード回路が選択されて、対応の行または列に対する選択信号が活性化される。このようなアドレスデコード回路においては、同一構成の回路が繰返し行または列に対応して配置される。各デコード回路に対するアドレス信号の組合せが異なる。同一構成の回路を繰返し配置することにより、レイアウトが簡略化され、また同一パターンが繰返し配置されるため、パターニングも容易となり、回路動作特性を同じとすることができる。
【０００５】
デコード回路の占有面積を低減するために、ＰおよびＮＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）をワード線と直交する方向に配置してトランジスタのしきい値を異ならせる構成が、特許文献１（特開２００１−１８９６５５号公報）に開示されている。
【０００６】
【特許文献１】
特開２００１−１８９６５５号公報
【０００７】
【発明が解決しようとする課題】
回路動作を高速化するためには、できるだけ高速で、デコード動作を行なうことが要求される。アドレス信号の場合、アドレス信号線には、数多くのデコード回路が接続され、その負荷が大きい。また、多数のデコード回路に対して共通にアドレス信号線が配設されるため、その配線長も長くなる。したがって、このアドレス信号線の容量が大きく、高速でアドレス信号を切換えることができず、アクセスサイクル時間が長くなる。
【０００８】
このような信号線の負荷の増大は、アドレス信号において典型的に現われるが、制御信号に従って、選択信号を生成するまたは動作モードを生成する他のデコード回路においても、同様に、１つの信号線に多くの回路が接続され、その負荷が大きく、高速で信号線を駆動することができなくなるという問題が生じる。
【０００９】
上述の特許文献においては、デコーダの占有面積を低減することのみが考慮されており、デコード信号の負荷については何ら考慮されていない。
【００１０】
それゆえ、この発明の目的は、高速でデコード動作を行なうことのできる半導体回路装置を提供することである。
【００１１】
この発明の他の目的は、信号線の負荷を軽減することのできるトランジスタ配置を有する半導体回路装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明の第１の観点に係る半導体回路装置は、複数の信号をそれぞれ伝達する複数の第１の配線と、これら複数の第１の配線に対応して配置される複数の第１のトランジスタとを含む。各第１のトランジスタは、対応の第１の配線の下層に相当する領域に配置されて、対応の第１の配線とその制御電極が電気的に接続される。
【００１３】
この発明の第２の観点に係る半導体回路装置は、複数の信号それぞれを伝達する複数の第１の配線と、これらの複数の信号に対応して配置され、対応の信号に従って出力信号を生成する複数の第１のトランジスタを含む。各第１のトランジスタは、対応の信号と異なる信号を伝達する第１の配線が配置される領域と異なる配線領域の下層に配置される。
【００１４】
対応の信号を伝達する配線の配置領域近傍に、対応のトランジスタを配置することにより、トランジスタと対応の信号配線との間の配線を短くすることができ、配線容量を低減することができる。また、信号配線と対応のトランジスタとの間の配線のレイアウトを簡略化することができる。
【００１５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置は、たとえばメモリアレイである選択対象回路２に対する被選択要素を特定するアドレス信号を発生するアドレス発生回路１と、このアドレス発生回路から発生されるアドレスをデコードして、選択対象回路２のアドレス指定された要素を特定する選択信号を生成するデコーダ回路ＤＫ０−ＤＫ３を含む。
【００１６】
アドレス発生回路１は、一例として、アドレス信号Ａ０Ｐ、Ａ０Ｎ、Ａ１Ｐ、およびＡ１Ｎを生成する。アドレス信号Ａ０ＰおよびＡ０Ｎは、互いに相補なアドレス信号であり、またアドレス信号Ａ１ＰおよびＡ１Ｎは、互いに相補なアドレス信号である。これらのアドレス信号Ａ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎは、それぞれ信号線３ａから３ｄを介して伝達される。これらのアドレス信号線３ａ−３ｄは、デコーダ回路ＤＫ０−ＤＫ３に共通に配設される。
【００１７】
デコーダ回路ＤＫ０−ＤＫ３は、同一の構成を有し、それぞれ、２入力ＮＡＮＤゲートＮＧと、このＮＡＮＤゲートＮＧの出力信号を受けるインバータＩＶを含む。
【００１８】
これらのデコーダ回路ＤＫ０からＤＫ３に対して、所定の組のアドレス信号を伝達するために、配線４ａから４ｇが、アドレス信号線３ａから３ｄとデコーダ回路ＤＫ０からＤＫ３との間に配置される。
【００１９】
デコーダ回路ＤＫ０は、配線４ａおよび４ｂを介してアドレス信号Ａ０ＰおよびＡ１Ｐを受ける。デコーダ回路ＤＫ１は、配線４ｃおよび４ｄを介してアドレス信号Ａ０ＮおよびＡ１Ｐを受ける。デコーダ回路ＤＫ２は、配線４ｅおよび４ｆを介してアドレス信号Ａ０ＰおよびＡ１Ｎを受ける。デコーダ回路ＤＫ３は、配線４ｇおよび４ｈを介してアドレス信号Ａ０ＮおよびＡ１Ｎを受ける。
【００２０】
これらのデコーダ回路ＤＫ０−ＤＫ３の構成においては、与えられたアドレス信号の組が、ともにＨレベルのときに、Ｈレベルの信号を出力し、選択対象回路２に含まれる対応の要素が選択状態に設定される。
【００２１】
アドレス信号線３ａ−３ｄは、それぞれ、これらのデコーダ回路ＤＫ０−ＤＫ３に共通に配置される。デコーダ回路の数が増大すれば、これらのアドレス信号線３ａ−３ｄの容量も増大する。本実施の形態においては、このアドレス信号線３ａ−３ｄ上のアドレス信号をデコーダ回路ＤＫ０−ＤＫ３に分配するための配線４ａ−４ｈの配線長をできるだけ短くする。すなわち、これらのデコーダ回路ＤＫ０−ＤＫ３内に設けられるトランジスタを、対応のアドレス信号を伝達するアドレス信号線の下層領域近傍に配置する。配線４ａ−４ｈの配線長を短くし、応じてこれらのアドレス信号線３ａ−３ｄの寄生容量を低減する。
【００２２】
なお、図１においては、４つのデコーダ回路ＤＫ０−ＤＫ３を代表的に示している。しかしながら、この選択対象回路２の構成に応じて、デコーダ回路が数多く設けられる。この選択対象回路２がメモリアレイであり、アドレス信号Ａ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎが、メモリセル行を特定するワード線アドレスの場合、ワード線の数に応じてアドレス信号の数を増大し、またデコーダ回路が、各ワード線に対応して配置される。したがって、この配線４ａ−４ｈをできるだけ短くすることにより、これらのアドレス信号線３ａ−３ｄの寄生容量を大幅に低減することができる。
【００２３】
図２は、図１に示すＮＡＮＤゲートＮＧの構成の一例を示す図である。デコーダ回路ＤＫ０−ＤＫ３それぞれに対しては、アドレス信号Ａ０ＰおよびＡ０Ｎの一方と、アドレス信号Ａ１ＰおよびＡ１Ｎの一方とが与えられる。したがって、図２においては、代表的に、アドレス信号Ａ０およびＡ１を示す。アドレス信号Ａ０は、アドレス信号Ａ０ＰまたはＡ０Ｎであり、アドレス信号Ａ１は、アドレス信号Ａ１ＰまたはＡ１Ｎである。
【００２４】
図２において、ＮＡＮＤゲートＮＧは、電源ノードと出力ノードの間に接続され、そのゲートにアドレス信号Ａ０を受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１と、電源ノードと出力ノード５の間に接続されかつそのゲートにアドレス信号Ａ１を受けるＰチャネルＭＯＳトランジスタＰＴ２と、出力ノードと接地ノードの間に直列に接続され、それぞれのゲートにアドレス信号Ａ０およびＡ１を受けるＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２を含む。
【００２５】
ＮＡＮＤゲートＮＧにおいては、アドレス信号Ａ０およびＡ１がともにＨレベルのときに、ＭＯＳトランジスタＮＴ１およびＮＴ２が導通し、出力ノード５が接地電圧レベルへ駆動される。アドレス信号Ａ０およびＡ１の少なくとも一方がＬレベルのときには、ＭＯＳトランジスタＮＴ１およびＮＴ２の少なくとも一方が非導通状態となり、出力ノード５の放電経路が遮断される。この場合、ＭＯＳトランジスタＰＴ１およびＰＴ２の少なくとも一方が導通し、出力ノード５が電源電圧ＶＣＣレベルに駆動される。
【００２６】
このＮＡＮＤゲートＮＧの構成において、ＭＯＳトランジスタＰＴ１およびＮＴ１は、アドレス信号Ａ０を伝達するアドレス信号線の下層領域に配置し、ＭＯＳトランジスタＮＴ２およびＰＴ２を、このアドレス信号Ａ１を伝達する信号線の下層に配置する。これらのＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮ２のゲートにアドレス信号Ａ０およびＡ１を伝達する信号配線の長さを短くする。
【００２７】
図３は、この発明の実施の形態１に従う半導体回路装置、すなわちデコーダ回路の平面レイアウトを概略的に示す図である。図３においては、アドレス信号Ａ０ＮおよびＡ１Ｐを受けるデコーダ回路ＤＫ１（図１参照）に設けられるＮＡＮＤゲートＮＧのレイアウトを代表的に示す。
【００２８】
図３において、アドレス信号Ａ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎをそれぞれ伝達する配線１０ａ−１０ｄが、図の水平方向に直線的に延在して配置される。
これらの配線１０ａ−１０ｄは、それぞれ、図１に示す信号線３ａ−３ｄに対応する。これらの配線１０ａ−１０ｄと交差するように、電源電圧ＶＣＣを伝達する電源線１１と、接地電圧ＧＮＤを伝達する接地線１２が配設される。これらの電源線１１および接地線１２の間の領域に、ＮＡＮＤゲートＮＧを形成するトランジスタが配置される。
【００２９】
配線１０ａおよび１０ｂの下層領域に、互いに間をおいて、活性領域ＰＡ０およびＮＡ０が配置され、また配線１０ｃおよび１０ｄ下層に、互いに間をおいて活性領域ＰＡ１およびＮＡ１が形成される。活性領域ＰＡ０およびＰＡ１に、ＰチャネルＭＯＳトランジスタが形成され、活性領域ＮＡ０およびＮＡ１に、それぞれ、ＮチャネルＭＯＳトランジスタが形成される。ここで、活性領域は、ソース／ドレイン拡散領域と、チャネル領域を含み、１つのトランジスタが形成される領域を示す。
【００３０】
図２に示す回路構成との対応において、活性領域ＰＡ０およびＮＡ０にＭＯＳトランジスタＰＴ１およびＮＴ１がそれぞれ形成され、活性領域ＰＡ１およびＮＡ１にＭＯＳトランジスタＰＴ２およびＮＴ２がそれぞれ形成される。
【００３１】
活性領域ＰＡ０およびＮＡ０の間の領域に、図の垂直方向に延在する中間配線１４ａが設けられる。この中間配線１４ａは、アドレス配線１０ａおよび１０ｂの間の領域を延在し、スルーホール１５ａを介して、配線１０ｂに接続される。
この中間配線１４ａは、コンタクト１６ａを介して、ゲート電極１７ａおよび１８ａに接続される。ゲート電極１７ａは、活性領域ＰＡ０に形成されるＰチャネルＭＯＳトランジスタのゲート電極であり、ゲート電極１８ａは、活性領域ＮＡ０に形成されるＮチャネルＭＯＳトランジスタのゲート電極であり、それぞれ、コンタクト１６ａから活性領域ＰＡ０およびＮＡ０を横切るように延在する。
【００３２】
活性領域ＰＡ０の一方の拡散層（ソース拡散層）は、コンタクトＣＮ１を介して、水平方向に延在する中間配線１９ａに接続され、この中間配線１９ａは、電源線１１に接続される。
【００３３】
この活性領域ＰＡ０の他方の拡散層（ドレイン拡散層）は、コンタクトＣＮ２を介して中間配線２０に電気的に接続される。中間配線２０は、水平方向に延在する中間配線２１を介して垂直方向に延在する中間配線２２に接続される。これらの中間配線２０、２１および２２は同層の配線であり、互いに電気的に接続されて、出力信号ＯＵＴを生成する出力線を形成する。この中間配線２０は、また別の活性領域ＰＡ１の拡散層（ドレイン拡散層）に、コンタクトＣＮ５を介して電気的に接続される。
【００３４】
活性領域ＮＡ０においては、拡散層（ソース拡散層）が、コンタクトＣＮ３を介して中間配線２４に電気的に接続され、この中間配線２４は水平方向に延在して、接地線１２に接続される。活性領域ＮＡ０の他方の拡散層（ドレイン拡散領域）は、コンタクトＣＮ４を介して垂直方向に延在する中間配線２３に電気的に接続される。中間配線２３は、コンタクトＣＮ７を介して、別の活性領域ＮＡ１の拡散領域（ドレイン拡散層）に電気的に接続される。
【００３５】
活性領域ＰＡ１においては、その一方の拡散領域（ドレイン拡散領域）が、コンタクトＣＮ５を介して中間配線２０に電気的に接続される。他方の拡散領域（ソース拡散領域）は、コンタクトＣＮ６を介して水平方向に延在する中間配線１９ｂに電気的に接続される。この中間配線１９ｂは電源線１１に電気的に接続される。
【００３６】
この活性領域ＰＡ１を横切るように水平方向に延在してゲート電極１７ｂが形成される。このゲート電極１７ｂはコンタクト１６ｂを介して垂直方向に延在する中間配線１４ｂに電気的に接続される。この中間配線１４ｂは、スルーホール１５ｂを介して、アドレス信号Ａ１Ｐを伝達する配線１０ｃに電気的に接続される。
【００３７】
この中間配線１４ｂは、また、コンタクト１６ｂを介して、活性領域ＮＡ１を横切って水平方向に延在するゲート電極１８ｂに電気的に接続される。このゲート電極１８ｂは、活性領域ＮＡ１に形成されるＮチャネルＭＯＳトランジスタのゲート電極となる。この活性領域ＮＡ１の一方の拡散領域がコンタクトＣＮ７を介して中間配線２３に電気的に接続され、他方の拡散領域がコンタクトＣＮ８を介して中間配線２２に電気的に接続される。
【００３８】
このＮＡＮＤゲートのレイアウトの場合、アドレス信号Ａ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎそれぞれについて、対応のアドレス信号を伝達する配線の下層領域またはその近傍領域にトランジスタを配置する。また、内部ノードを相互接続する配線は、この電源線１１および接地線１２の間の領域だけにおいて配置される。
【００３９】
アドレス信号Ａ０Ｎを受ける場合、中間配線１６ａをスルーホール１５ａを介して配線１０ｂに電気的に接続する。したがって、このアドレス信号Ａ０Ｎを伝達する配線１０ｂとこのアドレス信号Ａ０Ｎを受けるＭＯＳトランジスタのゲート電極との間の配線距離が短くなり、また、ゲート電極１７ａおよび１８ａの配線長も短くなり、応じて、この配線１０ｂにおける配線容量を低減することができる。アドレス信号Ａ０Ｐを受ける場合には、信号配線１０ａをスルーホールを介して中間配線１４ａに接続する。同様に、信号配線１０ａの配線容量が、中間配線１４ａおよびゲート電極１７ａ、１８ａだけであり、配線容量を低減することができる。アドレス信号Ａ１ＰおよびＡ１Ｎについても同様である。
【００４０】
アドレス信号をゲート電極に伝達する中間配線は、対応のアドレス信号を伝達する配線により規定される領域内を延在するだけであり、関連しないアドレス信号を伝達する配線とは交差しない。したがって、このアドレス信号をＭＯＳトランジスタのゲートに伝達する中間配線のレイアウトが簡略化され、また直線的にこのゲート電極に対する配線を形成することができ、配線距離を短くすることができる。
【００４１】
アドレス信号Ａ０Ｐを受ける場合には、中間配線１４ａを、スルーホールを介して配線１０ａに電気的に接続する。同様、アドレス信号Ａ１Ｎを伝達する場合には、中間配線１４ｂを、スルーホールを介して配線１０ｄに電気的に接続する。したがって、単に、スルーホールの位置を変更するだけで、対応のアドレス信号を選択して、対応のトランジスタのゲート電極に伝達することができる。選択するアドレス信号の組に応じて内部レイアウトを変更する必要はない。
【００４２】
したがって、アドレス信号を伝達する配線１０ａ−１０ｄが、複数のデコーダ回路に共通にその水平方向に延在する場合、この図３に示すＮＡＮＤゲートＮＡと同一のレイアウトを繰返し配置する。この場合、隣接デコーダ回路においてトランジスタのレイアウトは鏡映対称となるように活性領域ＰＡ０、ＰＡ１およびＮＡ０およびＮＡ１を配置することにより、電源線１１および接地線１２を、隣接デコーダ回路で共有することができる。
【００４３】
なお、この図３に示すレイアウトにおいては、アドレス信号を伝達する配線１０ａ−１０ｄが最上層の配線であり、中間配線１４ａ，１４ｂ、１９ａ，１９ｂ、２０−２４、および１１および１２は、ゲート電極１７ａ，１７ｂ，１８ａおよび１８ｂと配線１０ａ−１０ｄの間の配線である。
【００４４】
図４は、通常用いられるトランジスタアレイを利用するデコーダ回路のレイアウトを概略的に示す図である。この図４に示すトランジスタアレイにおいては、ＰチャネルＭＯＳトランジスタが２列に整列してＰ−アレイ領域内に配列され、またＮチャネルＭＯＳトランジスタがＮ−アレイ領域内に２列に整列して配置される。活性領域ＰＡＲには、２つのＰチャネルＭＯＳトランジスタが形成され、また活性領域ＮＡＲには、２つのＮチャネルＭＯＳトランジスタが形成される。
【００４５】
このトランジスタが整列するアレイと同一方向に、アドレス信号を伝達するアドレス配線１０ａ−１０ｄが直線的に延在して配置される。このアドレス配線１０ａ−１０ｄと交差する方向に、アドレス信号を取出すための中間配線３６ａおよび３６ｂが配設される。この中間配線３６ａおよび３６ｂは、それぞれ、スルーホール３５ａおよび３５ｂを介してアドレス配線１０ｂおよび１０ｃに接続される。
【００４６】
活性領域ＰＡＲにおいて、２つのＰチャネルＭＯＳトランジスタが形成される。これらの２個のＰチャネルＭＯＳトランジスタに対しては、それぞれ、アドレス信号Ａ０ＮおよびＡ１Ｐを伝達する必要がある。したがって、活性領域ＰＡＲから、ゲート電極３７ａおよび３７ｂが、水平方向に直線的に延在して配置され、コンタクト孔を介して、それぞれ、中間配線３６ａおよび３６ｂに接続される。また、活性領域ＮＡＲにおいても、２つのＮチャネルＭＯＳトランジスタそれぞれに、アドレス信号Ａ０ＮおよびＡ１Ｐを伝達するために、ゲート電極配線３８ａおよび３８ｂが直線的に水平方向に延在し、コンタクト孔を介して中間配線３６ａおよび３６ｂにそれぞれ電気的に接続される。これらの活性領域ＰＡＲおよびＮＡＲを間に挟むように、電源電圧ＶＣＣに伝達する電源線および接地電圧ＧＮＤを伝達する接地線が配設される。
【００４７】
この図４に示すように、通常のトランジスタアレイを利用する場合、ＰチャネルＭＯＳトランジスタを２列に整列してＰ−アレイ領域内に配置し、またＮチャネルＭＯＳトランジスタをＮ−アレイ領域内に２列に整列して配置する。このレイアウトにおいては、ＰチャネルＭＯＳトランジスタを、連続的に近接して配置することができ、またＮ−アレイ領域内においてもＮチャネルＭＯＳトランジスタを連続的に近接して配置することができ、トランジスタのレイアウト面積を低減することができる。
【００４８】
しかしながら、この図４に示すトランジスタの配置の場合、活性領域ＰＡＲおよびＮＡＲそれぞれに異なるアドレス信号を伝達するために、中間配線３６ａおよび６３ｂを、アドレス配線１０ａ−１０ｄと交差するように延在して配置させる必要がある。したがって、中間配線３６ａおよび３６ｂの長さが、図３に示す中間配線１６ａおよび１６ｂに比べて長くなる。また、ゲート電極配線３７ａ、３７ｂ、３８ａおよび３８ｂも、その長さが、図３に示すゲート電極配線１７ａ、１７ｂ、１８ａおよび１８ｂに比べて長くなる。特に、中間配線３６ａおよび３６ｂが、電源電圧ＶＣＣおよび接地電圧ＧＮＤを伝達する配線と同層の配線が用いられる場合、これらの中間配線３６ａおよび３６ｂは、電源電圧供給配線および接地電圧供給配線をトランジスタ活性領域内に配置する必要があるため、これらの接地線および電源線の外側に配置する必要がある。したがって、ゲート電極配線３７ａ、３７ｂ、３８ａおよび３８ｂの長さは長くなる。このため、アドレス配線１０ａ−１０ｄは、中間配線３６ａ、３６ｂの長さが長く、またゲート電極配線３７ａ、３７ｂ、３８ａおよび３８ｂの長さも長いため、その配線容量が大きくなる。
【００４９】
アドレス配線１０ａ−１０ｄには、多くのデコーダ回路が接続され、したがって、配線容量が増大し、高速スイッチング動作に対する大きな阻害要因となる。
しかしながら、図３に示すように、各デコーダ回路に対しては、対応のアドレス信号を伝達するアドレス配線下層領域に、対応のアドレス信号を受けるトランジスタ（ＰおよびＮチャネルＭＯＳトランジスタ）を配置することにより、アドレス信号をデコーダ回路の対応のトランジスタのゲート電極へ伝達するための中間配線が短くなり、またゲート電極配線も短くなり、アドレス信号配線の容量を低減することができる。
【００５０】
図５は、デコーダの全体のレイアウトを概略的に示す図である。図５においては、このデコーダは、デコーダ回路ＤＫ０−ＤＫｍを含む。これらのデコーダ回路ＤＫ０−ＤＫｍに共通に、アドレス信号Ａ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎを伝達するアドレス信号線３ａ−３ｄ（アドレス配線１０ａ−１０ａ）が水平方向に延在して共通に配置される。アドレス配線１０ａおよび１０ｂの下層領域ＴＡ１においては、このアドレス信号Ａ０（Ａ０ＰおよびＡ０Ｎ）に関連するトランジスタを配置するために、Ｐ活性領域ＰＡとＮ活性領域ＮＡとが交互に水平方向に整列して配置される。アドレス配線１０ｃおよび１０ｄの下層領域のトランジスタ領域ＴＡ２においては、アドレス信号Ａ０（Ａ１Ｐ，Ａ１Ｎ）に対応するトランジスタを配置するためのＰ活性領域ＰＡとＮチャネルＭＯＳトランジスタを配置するＮ活性領域ＮＡが交互に水平方向に整列して配置される。
【００５１】
デコーダ回路ＤＫ０−ＤＫｎは、それぞれ、この図５における垂直方向に整列するトランジスタ活性領域ＰＡおよびＮＡに形成されるトランジスタにより形成される。トランジスタ領域ＴＡ０およびＴＡ２それぞれにおいて、対応のアドレス信号を対応のトランジスタのゲート電極に伝達するための中間配線１４が配設される。これらの中間配線１４は、対応の活性領域ＰＡおよびＮＡに形成されるトランジスタのゲート電極に接続される。これらの中間配線１４は、対応のアドレス信号を伝達するアドレス信号線領域に配置され、対応のアドレス信号と異なるアドレス信号を伝達するアドレス信号線とは何ら交差しない。したがって、この中間配線１４の長さを最小とすることができる。中間配線１４には、図示しないゲート電極配線が接続される。
【００５２】
この図５に示すレイアウトは、アドレスアドレス信号の数が増大し、アドレス信号線の数が増大した場合、そのアドレス信号に数に応じて、トランジスタ配置領域（ＴＡ１，ＴＡ２）を、繰返し、その垂直方向に配置する。この場合においても、各アドレス信号を伝達するアドレス配線には、対応のアドレス信号を伝達するアドレス配線に対応する領域にのみ配置され、その長さが最小とされる。デコードすべきアドレス信号に応じて、この中間配線１６とアドレス信号を伝達する配線との電気的接続がスルーホールを介して形成される。
【００５３】
この図５に示すレイアウトの場合、図４に示すような、ＰチャネルＭＯＳトランジスタを連続的に水平方向に配列して配置し、またＮチャネルＭＯＳトランジスタを連続して水平方向に整列して配置するトランジスタアレイの構成に比べて、ＰＮ分離の領域が水平方向において配置される。しかしながら、図３に示すように、電源電圧ＶＣＣおよび接地電圧ＧＮＤを伝達する接地線により、デコーダ回路の領域が規定され、中間配線１４の配置領域に、このＰＮ分離領域を配置することができ、また中間配線１４は、電源線および接地線の間に配置することができるため、ＰＮ分離によるデコーダ回路の水平方向の面積増大は十分に抑制することができる（図４に示すように中間配線を接地線外部に配置する場合と、同程度のデコーダ回路の水平方向の面積を実現することができる）。
【００５４】
なお、図５に示すトランジスタ配置においては、Ｐ活性領域ＰＡとＮ活性領域ＮＡが水平方向に交互に配置されている。しかしながら、各デコーダ回路においてトランジスタレイアウトが鏡映対称となるように、水平方向において、Ｐ活性領域ＰＡとＮ活性領域ＮＡとが２つずつ交互に配置され、隣接デコーダ回路において、電源線または接地線が共有されてもよい。
【００５５】
以上のように、この発明の実施の形態１に従えば、アドレス信号をデコードするデコーダ回路において、対応のアドレス信号を受けるトランジスタを、対応のアドレス信号を伝達する配線の下層領域に対応して配置し、この対応のアドレス信号を対応のトランジスタのゲート電極に伝達する中間配線を、対応のアドレス信号配線に対応する領域のみに限定して配置している。したがって、このアドレス信号を取出すための中間配線を、別のアドレス信号を伝達する配線を超えて延在させる必要がなく、またゲート電極配線も、その近傍に配置された中間配線に接続されるだけであり、長さを低減することができる。これにより、アドレス信号線の配線容量を低減でき、高速でアドレス信号の切換を行なうことができる。
【００５６】
［実施の形態２］
図６は、この発明の実施の形態２に従うデコーダ回路のレイアウトを概略的に示す図である。この図６に示すデコーダ回路のレイアウトは、図３に示すデコーダ回路のレイアウトと、以下の点が異なっている。すなわち、アドレス信号Ａ０ＰおよびＡ０Ｎに対応する領域においては、ＮチャネルＭＯＳトランジスタを形成するＮ活性領域ＮＡ０が配置され、ＰチャネルＭＯＳトランジスタを形成する領域は、特に設けられない。アドレス信号を取り出す中間配線１４ａが、このＮ活性領域ＮＡ０に形成されるゲート電極１８ａにコンタクト１６ａを介して電気的に接続される。
【００５７】
アドレス信号Ａ１ＰまたはＡ１Ｎを伝達するための中間配線１４ｂは、コンタクト１６ｂを介してＮ活性領域ＮＡ１に形成されるゲート電極配線１８ｂに電気的に接続される。ＰチャネルＭＯＳトランジスタを形成するＰ活性領域ＰＡ１においては、そのゲート電極配線４０が、コンタクト４２を介して接地電圧ＧＮＤを伝達する接地線１２に電気的に接続される。このゲート電極配線４０は、中間配線１４ｂには接続されない。
【００５８】
ゲート電極配線４０は、Ｐ活性領域ＰＡ１を横切り、このＰ活性領域ＰＡ１に形成されるＭＯＳトランジスタのゲート電極となる領域と、その水平方向に延在するゲート電極取出部と、このゲート電極取出部を、接地線１２に電気的に接続するために水平方向にアドレス配線１０ｂおよび１０ｃの間の領域に直線的に延在する部分とを有する。Ｐ活性領域ＰＡ１に形成されるＰチャネルＭＯＳトランジスタのゲート電極を、他のＮチャネルＭＯＳトランジスタのレイアウトに影響を及ぼすことなく、また配線面積の増加を生じさせることなく、接地線１２に接続することができる。
【００５９】
アドレス信号Ａ０ＰおよびＡ０Ｎに対応する領域においては、ＰチャネルＭＯＳトランジスタが用いられないため、このＰ活性領域ＰＡ１に形成されたＰチャネルＭＯＳトランジスタのドレイン領域のみが、中間配線２０ａを介して、出力配線２１に電気的に接続される。この図６に示すデコーダ回路のレイアウトの他の構成は、図３に示すデコーダ回路のレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６０】
この図６に示すデコーダ回路においては、アドレス配線１０ａおよび１０Ｂに対しては、ＮチャネルＭＯＳトランジスタのゲート電極配線１６ａが中間配線１４ａを介して接続されるだけである。同様、アドレス信号Ａ１ＰおよびＡ１Ｎを伝達するアドレス配線１０ｃおよび１０ｄも、中間配線１４ｂを介して、Ｎ活性領域ＮＡ１のＮチャネルＭＯＳトランジスタのゲート電極１８ｂに接続されるだけである。したがって、これらのアドレス配線１０ａ−１０ｄにおいては、ＰチャネルＭＯＳトランジスタのゲート電極は接続されないため、アドレス配線１０ａ−１０ｄの配線容量をさらに低減することができ、高速のアドレス信号の切換を実現することができる。
【００６１】
図７は、図６に示すレイアウトを有するデコーダ回路の電気的等価回路を示す図である。図７において、デコーダ回路は、電源ノードと出力のとの間に接続されかつそのゲートに接地電圧ＧＮＤを受けるＰチャネルＭＯＳトランジスタＰＱ１と、出力ノードと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ０およびＮＱ１を含む。ＭＯＳトランジスタＮＱ０およびＮＱ１のゲートに、それぞれ、アドレス信号Ａ０ＮおよびＡ１Ｐが与えられる。ＰチャネルＭＯＳトランジスタＰＱ１が、図６に示すＰ活性領域ＰＡ１に形成され、ＭＯＳトランジスタＮＱ１およびＮＱ１が、図６に示すＮ活性領域ＮＡ０およびＮＡ１にそれぞれ接続される。
【００６２】
この図７に示す電気的等価回路からも明らかなように、アドレス信号Ａ０ＮおよびＡ１Ｐは、ＰチャネルＭＯＳトランジスタを駆動する必要がなく、これらの信号線の負荷が軽減され、高速動作を実現することができる。ＰチャネルＭＯＳトランジスタＰＱ１は、出力ノードを電源電圧ＶＣＣレベルにプルアップするプルアップ素子として機能し、デコーダ回路の非選択時には、出力信号ＯＵＴを電源電圧ＶＣＣレベルに維持する。このデコーダ回路の選択時には、ＭＯＳトランジスタＮＱ０およびＮＱ１により、出力信号ＯＵＴが接地電圧ＧＮＤレベルに駆動される。
【００６３】
なお、この図６に示すデコーダ回路のレイアウトにおいて、プルアップ用のＰチャネルＭＯＳトランジスタが、アドレス信号Ａ１ＰおよびＡ１Ｎを伝達するアドレス配線１０ｃおよび１０ｄの下層領域に配置されている。しかしながら、デコーダ回路のレイアウトとして、ＮチャネルＭＯＳトランジスタがアドレス信号を受けるだけであるため、このＮチャネルＭＯＳトランジスタのアレイを、それぞれ、アドレス信号を伝達する信号線下層領域に配置し、プルアップ用のＰチャネルＭＯＳトランジスタを、これらのＮチャネルＭＯＳトランジスタの配置領域外部に、配置してもよい。デコーダ回路のレイアウト面積をより低減することができる。
【００６４】
なお、ＰチャネルＭＯＳトランジスタがプルアップ素子として機能するため、その電流駆動力はＮチャネルＭＯＳトランジスタよりも小さくされる。この電流駆動力の調整は、チャネル抵抗の調整、閾値電圧の調整または、サイズの調整などにより実行される。
【００６５】
また、デコーダ回路は、非選択時、出力信号ＯＵＴを電源電圧ＶＣＣレベルにプルアップしている。しかしながら、このデコーダ回路の論理が異なりＮＯＲ型デコーダ回路が用いられる場合、ＰチャネルＭＯＳトランジスタに対しアドレス信号を供給し、ＮチャネルＭＯＳトランジスタを１つ、電源電圧をゲートに与えて常時導通状態に設定する。この場合、ＮチャネルＭＯＳトランジスタをプルダウン素子として利用し、デコード動作を、ＰチャネルＭＯＳトランジスタにより実行する。
【００６６】
［変更例］
図８は、この発明の実施の形態２に従うデコーダ回路の変更例を示す図である。この図８に示すデコーダ回路においては、出力ノードと接地ノードの間に、直列に、ＭＯＳトランジスタＮＱＴ０−ＮＴＱｎが接続され、出力ノードと電源ノードとの間に、ゲートに接地電圧を受けるＰチャネルＭＯＳトランジスタＰＱ１が設けられる。ＮチャネルＭＯＳトランジスタＮＱＰ０−ＮＱＰｎは、それぞれのゲートに、アドレス信号Ａ０−Ａｎを受ける。これらのアドレス信号Ａ０−Ａｎは、相補アドレス信号の一方である。
【００６７】
この図８に示すデコーダ回路は、（ｎ＋１）ビットのアドレス信号Ａ０−Ａｎをデコードする。この構成においても、出力ノードに、ＰチャネルＭＯＳトランジスタが１つ接続されるだけであり、出力ノードに並列に、アドレス信号Ａ０−Ａｎに対応するＰチャネルＭＯＳトランジスタを接続する必要がない。したがって、アドレス信号Ａ０−Ａｎの負荷を軽減することができ、かつ、出力ノードの負荷も軽減でき、高速で、出力信号ＯＵＴを変化させることができる。
【００６８】
図９は、図８に示すデコーダ回路のレイアウトを概略的に示す図である。図９において、アドレス信号Ａ０Ｐ、Ａ０ＮからＡｎＰおよびＡｎＮをそれぞれ伝達するアドレス配線ＬＰ０，ＬＮ０〜ＬＰｎおよびＬＮｎが配設される。これらのアドレス信号配線ＬＰ０，ＬＮ０〜ＬＰｎ，ＬＮｎそれぞれに対応して、ＮチャネルＭＯＳトランジスタを形成するＮ活性領域ＮＡが整列して配置される。このアドレス配線ＬＮｎ外部に、ＰチャネルＭＯＳトランジスタを形成するＰ活性領域ＰＡが配置される。
【００６９】
デコーダ回路ＤＫａ−ＤＫｔは、それぞれ、この図の垂直方向に整列するトランジスタにより形成される。Ｎ活性領域ＮＡに対しては、アドレス信号を取出すための中間配線１４が設けられる。この中間配線１４は、対応のアドレス信号の配置領域においてのみ延在して配置され、他のアドレス信号を伝達する配線とは交差しない。
【００７０】
図の垂直方向に、電源電圧ＶＣＣおよび接地電圧ＧＮＤをそれぞれ伝達する電源線１１および接地線１２が配設される。これらの電源線１１および接地線１２は、隣接列のトランジスタにより共有される。したがって、各Ｎ活性領域ＮＡにおいては、そのレイアウトパターンは、接地線および電源線に対して鏡映対称に配置される。
【００７１】
Ｐ活性領域ＰＡに形成されるＰチャネルＭＯＳトランジスタは、電源電圧ＶＣＣと接地電圧ＧＮＤを伝達する配線に結合され、そのソースに電源電圧ＶＣＣを受け、ゲートに接地電圧ＧＮＤを受ける。
【００７２】
この図９に示すレイアウトから明らかなように、デコーダ回路ＤＫａ−ＤＫｔは、それぞれ、１列に整列するトランジスタにより形成することができ、デコーダ回路のレイアウト面積を低減することができ、余裕を持って、デコーダ回路ＤＫａ−ＤＫｔを配置することができる。
【００７３】
なお、この図９に示すレイアウトにおいて、電源電圧ＶＣＣは、ＮチャネルＭＯＳトランジスタに供給する必要はない。したがって、電源線１１は、単にＰ活性領域ＰＡに対し電源電圧ＶＣＣを供給するように配置されてもよい。このレイアウトの場合、接地線１２のみが、Ｎ活性領域ＮＡに対応して配置される。
【００７４】
以上のように、この発明の実施の形態２に従えば、デコーダ回路において、出力ノードを、所定電圧レベルに常時オン状態となるトランジスタを用いてプリチャージし、デコーダ結果に従ってプリチャージ電圧の維持／変更を設定しており、アドレス信号の負荷が軽減され、高速でアドレス信号を変化させることができる。また出力ノードにおいても、接続されるＭＯＳトランジスタの数が低減され、その負荷が低減され応じて高速で出力信号を変化させることができる。
【００７５】
なお、上述の実施の形態１および２においては、アドレス信号をデコードする構成を示している。しかしながら、このアドレス信号に代えて、アドレスをプリデコードし、そのプリデコード信号に従って最終的にデコード信号を生成するプリデコーダ回路に対しても、本発明は適用可能である。すなわち、本発明は、複数の信号に従って、ある回路要素を選択する信号を生成するデコーダ回路または選択回路に対して適用可能である。
【００７６】
【発明の効果】
以上のように、この発明に従えば、複数の信号に従って回路数を選択する半導体装置において、トランジスタを、対応の信号を伝達する伝達配線下層に対応する領域に配置しており、トランジスタの制御電極と信号線との間の信号取出配線の距離を短くすることができ、応じて信号線の負荷を低減することができ、高速で信号を切換えることができる。
【図面の簡単な説明】
【図１】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示すＮＡＮＤゲートの電気的回路を示す図である。
【図３】図２に示すＮＡＮＤゲートのレイアウトを概略的に示す図である。
【図４】通常のデコーダ回路のレイアウトを概略的に示す図である。
【図５】この発明の実施の形態１におけるトランジスタ活性領域の配置を概略的に示す図である。
【図６】この発明の実施の形態２に従うＮＡＮＤゲートのレイアウトを概略的に示す図である。
【図７】図６に示すデコーダ回路の電気的等価回路を示す図である。
【図８】この発明の実施の形態２の変更例のデコーダ回路の構成を示す図である。
【図９】この発明の実施の形態２におけるデコーダ回路のトランジスタ活性領域の配置を概略的に示す図である。
【符号の説明】
１　アドレス発生回路、２　選択対象回路、３ａ−３ｄ　アドレス信号線、ＮＧ　ＮＡＮＤゲート、ＤＫ０−ＤＫｍ，ＤＫａ−ＤＫｔ　デコーダ回路、１０ａ−１０ｄ　アドレス配線、１１　電源線、１２　接地線、１４ａ，１４ｂ　中間配線、１７ａ，１７ｂ，１８ａ，１８ｂ　ゲート電極配線、１５ａ−１５ｂ　スルーホール、ＰＡ０，ＰＡ１　Ｐ活性領域、ＮＡ０−ＮＡ１　Ｎ活性領域、４０ゲート電極配線、１６ａ−１６ｂ　コンタクト、ＬＰ０，ＬＮ０−ＬＰｎ，ＬＮｎ　アドレス配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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