(57)【要約】【課題】チップサイズを削減でき、かつ表示画面中の特定領域の表示更新を簡易な手順で迅速に行う。【解決手段】本発明に係る液晶表示装置は、表示画面全体に表示される画像データを格納する表示ＲＡＭ１と、表示ＲＡＭ１に統合されるＯＳＤＲＡＭ２と、表示ＲＡＭ１に対するアドレスを発生するアドレスカウンタ３と、表示ＲＡＭ１から読み出した画像データをラッチするラッチ回路４と、ラッチ回路４のラッチタイミングを制御するクロックＬＥ１，ＬＥ２，ＬＥ３を出力するタイミング制御回路５と、液晶駆動回路６と、液晶パネル７と、を備えている。表示ＲＡＭ１内にＯＳＤＲＡＭ部２と表示ＲＡＭ部１を設け、ＯＳＤ領域Ｒ１にＯＳＤＲＡＭ部２の格納データを表示するか、表示ＲＡＭ部１の格納データを表示するかをラッチ回路４にて各画素ごとに切り替えるようにしたため、ＯＳＤＲＡＭ２の読み出しデータと表示ＲＡＭ１の読み出しデータとを選択するセレクタが不要になる。【選択図】  図１
2004295014.tif 000002
【特許請求の範囲】
【請求項１】
表示画面内の特定領域に表示される画像データを格納する第１のデータ記憶手段と、
表示画面全体に表示される画像データを格納する第２のデータ記憶手段と、
前記特定領域に、前記第１のデータ記憶手段に格納された画像データを表示するか、前記第２のデータ記憶手段に格納された画像データを表示するかを、前記第１のデータ記憶手段に格納された画像データに基づいて画素ごとに制御する表示制御手段と、を備えることを特徴とする平面表示装置。
【請求項２】
前記表示制御手段は、前記第１のデータ記憶手段に格納される画像データを構成するビット列中の特定ビットの値を画素ごとに検出するビット値検出手段を有し、
前記表示制御手段は、前記ビット値検出手段の検出結果に基づいて、前記第１のデータ記憶手段に格納された画像データを表示するか、前記第２のデータ記憶手段に格納された画像データを表示するかを画素ごとに制御することを特徴とする請求項１に記載の平面表示装置。
【請求項３】
前記表示制御手段は、
前記第１及び第２のデータ記憶手段に格納された画像データをラッチする第１の状態保持手段と、
前記第１の状態保持手段のラッチ出力をラッチする第２の状態保持手段と、
前記第１及び第２の状態保持手段のラッチタイミングを制御するとともに、前記ビット値検出手段の検出タイミングを制御するタイミング制御手段と、を有し、
前記第１の状態保持手段は、前記ビット値検出手段の検出結果に基づいて、同一画素の画像データを２度ラッチするか否かを切り替えることを特徴とする請求項２に記載の平面表示装置。
【請求項４】
前記タイミング制御手段は、第１、第２及び第３の制御信号を出力し、
前記ビット値検出手段は、前記第１の制御信号に同期して検出結果を出力し、
前記第１の状態保持手段は、前記第１の制御信号に同期してラッチするとともに、前記ビット値検出手段の検出結果に基づいて前記第２の制御信号に同期して同一画素の画像データをラッチするか否かを切り替え、
前記第２の状態保持手段は、前記第３の制御信号に同期して前記第１の状態保持手段のラッチ出力をラッチすることを特徴とする請求項３に記載の平面表示装置。
【請求項５】
前記第１のデータ記憶手段に格納されている画像データが特定のビット列であるか否かを検出するデコード手段を備え、
前記表示制御手段は、前記デコード手段の検出結果に基づいて、前記第１のデータ記憶手段に格納された画像データを表示するか、前記第２のデータ記憶手段に格納された画像データを表示するかを画素ごとに制御することを特徴とする請求項１に記載の平面表示装置。
【請求項６】
前記表示制御手段は、
前記第１及び第２のデータ記憶手段に格納された画像データをラッチする第１の状態保持手段と、
前記第１の状態保持手段のラッチ出力をラッチする第２の状態保持手段と、
前記第１及び第２の状態保持手段のラッチタイミングを制御するタイミング制御手段と、を有し、
前記第１の状態保持手段は、前記デコード手段の検出結果に基づいて、同一の画像データを２度ラッチするか否かを切り替えることを特徴とする請求項５に記載の平面表示装置。
【請求項７】
前記タイミング制御手段は、第１、第２及び第３の制御信号を出力し、
前記第１の状態保持手段は、前記第１の制御信号に同期してラッチするとともに、前記デコード手段のデコード結果に基づいて前記第２の制御信号に同期して同一画素の画像データをラッチするか否かを切り替え、
前記第２の状態保持手段は、前記第３の制御信号に同期して前記第１の状態保持手段のラッチ出力をラッチすることを特徴とする請求項６に記載の平面表示装置。
【請求項８】
前記第１及び第２のデータ記憶手段は、一つのメモリチップ内に設けられることを特徴とする請求項１〜７のいずれかに記載の平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示画面の一部に常に決まった情報を表示できるようにした平面表示装置に関する。
【０００２】
【従来の技術】
携帯電話等に用いられる液晶表示装置は、画面の上端側や下端側に、電波強度を示すアンテナマークやバッテリの残容量等を表示する領域（以下、ＯＳＤ：Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ領域と呼ぶ）を備えている。このようなＯＳＤ領域に対する描画を簡易かつ迅速に行えるようにしたＯＳＤ機能をもつ液晶表示装置が提案されている（特許文献１参照）。
【０００３】
図８は従来のＯＳＤ機能付きの液晶表示装置の概略構成を示すブロック図である。図８の液晶表示装置は、ＯＳＤ領域に表示される画像データを格納するＯＳＤＲＡＭ３１と、ＯＳＤ領域以外の領域に表示される画像データを格納する表示ＲＡＭ３２と、両ＲＡＭに対するアドレスを発生するアドレスカウンタ３３と、両ＲＡＭからの読み出しデータの一方を選択するセレクタ３４と、セレクタ３４の出力をラッチするラッチ回路３５と、ラッチ回路３５のラッチ出力をアナログ画素データに変換する液晶駆動回路３６と、画素ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が列設された液晶パネル３７とを備えている。
【０００４】
表示ＲＡＭ３２は表示画面全体を描画する分の画像データ格納領域を有するのに対し、ＯＳＤＲＡＭ３１はＯＳＤ領域を描画する分の画像データ格納領域を有する。
【０００５】
このため、ＯＳＤＲＡＭ３１の内容に基づいて描画を行った後に、表示ＲＡＭ３２の内容に基づいて描画を行うと、ＯＳＤ領域がすべて書き換えられてしまう。
【０００６】
そこで、ＯＳＤＲＡＭ３１に格納される画像データに１ビットの属性ビットを設け、この属性ビットにより、ＯＳＤＲＡＭ３１の画像データを表示する（非透過にする）か、ＯＳＤＲＡＭ３１の画像データを表示しない（透過にする）かを画素ごとに指定する手法が提案されている。
【０００７】
より具体的には、この属性ビットが透過（例えば、”０”）を示している場合、表示ＲＡＭ３２の画像データに基づいてＯＳＤ領域の描画を行う。また、このビットが非透過（例えば、”１”）を示している場合、ＯＳＤＲＡＭ３１の画像データに基づいてＯＳＤ領域の描画を行う。この場合、表示ＲＡＭ３２の画像データは無視される。
【０００８】
このように、画像データの１ビットを透過／非透過の指定に用いるため、ＯＳＤ領域に表示される画像データのビット数は、それ以外の領域よりも１ビット少なくなる。例えば、ＯＳＤ領域以外の領域で、２１８＝２６２，１４４色の階調表示が可能であるのに対し、ＯＳＤ領域では、２１７＝１３１，０７２色の階調表示が行われる。
【０００９】
【特許文献１】
特開２００２−２６３３２号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、図８のような構成の場合、ＯＳＤＲＡＭ３１の出力と表示ＲＡＭ３２の出力をセレクタ３４で選択するため、ＯＳＤＲＡＭ３１とセレクタ３４との間、及び表示ＲＡＭ３２とセレクタ３４との間の配線数が多くなり、配線の引き回し領域をチップ上に設ける必要があり、チップサイズが大きくなるという問題がある。
【００１１】
一方、画像データの特定ビットで透過／非透過を指定する代わりに、画像データが特定色か否かにより、透過／非透過を指定することも可能である。すなわち、ＯＳＤＲＡＭ３１に格納されている画像データが特定色を表す特定ビット列の場合を透過と指定し、それ以外のビット列を非透過と指定する。この場合、ＯＳＤ領域では、２１８−１＝２６２，１４３色の表示を行うことになる。
【００１２】
しかしながら、画像データが特定ビット列に該当するか否かを判別するには、セレクタ３４内にデコード回路を設ける必要があり、セレクタ３４の回路規模が大きくなる。
【００１３】
一方、図９のような構成も考えられる。図９の液晶表示装置は、ＯＳＤＲＡＭ３１と表示ＲＡＭ３２を並列に配置する代わりに、ＯＳＤＲＡＭ３１から読み出したデータとデータバス上のデータとをセレクタ３４で選択して、表示ＲＡＭ３２に格納している。
【００１４】
図９の液晶表示装置においても、画像データの特定ビットを透過／非透過の切換に用いることもできるし、画像データの特定色を透過／非透過の切換に用いることもできる。
【００１５】
図９の液晶表示装置の場合、表示ＲＡＭ３２の入力側にセレクタ３４を配置しているため、セレクタ３４で切り替えるべきデータ線の数は、１画素分のビット数だけであり、複数画素分のデータ線を切り替える図８と比べて、ＯＳＤＲＡＭ３１とセレクタ３４との間のデータ線数を大幅に削減できる。
【００１６】
しかしながら、ＯＳＤ領域の表示を更新するためには、ＯＳＤＲＡＭ３１のデータを書き換えるだけでなく、表示ＲＡＭ３２の内容も書き換えなければならず、ＯＳＤＲＡＭ３１の表示更新に時間がかかるという問題がある。
【００１７】
本発明は、このような点に鑑みてなされたものであり、その目的は、チップサイズを削減でき、かつ表示画面中の特定領域の表示更新を簡易な手順で迅速に行うことができる平面表示装置を提供することにある。
【００１８】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、表示画面内の特定領域に表示される画像データを格納する第１のデータ記憶手段と、表示画面全体に表示される画像データを格納する第２のデータ記憶手段と、前記特定領域に、前記第１のデータ記憶手段に格納された画像データを表示するか、前記第２のデータ記憶手段に格納された画像データを表示するかを、前記第１のデータ記憶手段に格納された画像データに基づいて画素ごとに制御する表示制御手段と、を備える。
【００１９】
【発明の実施の形態】
以下、本発明に係る平面表示装置について、図面を参照しながら具体的に説明する。
【００２０】
（第１の実施形態）
図１は本発明に係る平面表示装置の概略構成の一例を示すブロック図であり、液晶表示装置の内部構成を示している。図１の液晶表示装置は、表示画面全体に表示される画像データを格納する表示ＲＡＭ１と、表示ＲＡＭ１に統合されるＯＳＤＲＡＭ２と、表示ＲＡＭ１に対するアドレスを発生するアドレスカウンタ３と、表示ＲＡＭ１から読み出した画像データをラッチするラッチ回路４と、ラッチ回路４のラッチタイミングを制御するクロックＬＥ１，ＬＥ２，ＬＥ３を出力するタイミング制御回路５と、ラッチ回路４のラッチ出力をアナログ画素データに変換する液晶駆動回路６と、画素ＴＦＴが列設された液晶パネル７と、を備えている。
【００２１】
本実施形態のＯＳＤＲＡＭ２は、表示ＲＡＭ１に統合されており、互いにデータ線を共有している。これにより、ＯＳＤＲＡＭ２専用のデータ線やアドレス線が不要になる。また、本実施形態では、図８及び図９に示したセレクタ３４も不要となり、ＯＳＤＲＡＭ２からセレクタに至る信号配線領域も不要となる。なお、表示ＲＡＭ１は必ずしも１チップで構成されている必要はない。
【００２２】
以下では便宜上、表示ＲＡＭ１内のＯＳＤＲＡＭ２に相当するデータ格納領域をＯＳＤＲＡＭ部２と呼び、それ以外のデータ格納領域を表示ＲＡＭ部１と呼ぶ。
【００２３】
ＯＳＤＲＡＭ部２は、図１に示すように、表示画面の上端側のＯＳＤ領域Ｒ１に表示するための画像データを格納する。ＯＳＤ領域Ｒ１の上下方向の幅に特に制限はなく、文字を表示できる幅、例えば８ドットや１６ドットの幅があればよい。また、ＯＳＤ領域Ｒ１の表示画面上の場所についても制限はなく、下端側や左右端側に設けてもよい。
【００２４】
ＯＳＤ領域Ｒ１は、アンテナマークやバッテリの残容量などの静止画像を表示するために用いられることが多いが、特に使用目的は問わない。
【００２５】
表示ＲＡＭ部１は、ＯＳＤ領域Ｒ１を含めた表示画面全体の画像データを格納可能なメモリ領域を有する。
【００２６】
表示ＲＡＭ１から読み出された画像データは、ラッチ回路４でラッチされる。すなわち、ラッチ回路４は、ＯＳＤＲＡＭ部２から読み出された画像データと、表示ＲＡＭ部１から読み出された画像データとをともにラッチする。
【００２７】
第１の実施形態のＯＳＤＲＡＭ部２に格納される画像データは、画像データ中の１ビットを透過／非透過の指定に用いている。このため、ラッチ回路４は、このビットの値を検出することで、表示ＲＡＭ部１の画像データをラッチするか否かを制御する。
【００２８】
図２はラッチ回路４の内部構成の一例を示す回路図である。図２のラッチ回路４は、各画素ごとに、縦続接続された２段のラッチ部１１，１２と、Ｄフリップフロップ（以下、ＤＦ／Ｆ）１３と、ＯＲゲート１４と、ＡＮＤゲート１５とを有する。この例では、画像データが１８ビットで構成されている場合を示しており、ＤＦ／Ｆ１３は１８ビット中の１ビットのラッチを行う。
【００２９】
ＤＦ／Ｆ１３の内部構成は、例えば図３のように、クロックドインバータＩＶ１，ＩＶ２とインバータＩＶ３とで構成される。
【００３０】
図４は従来のラッチ回路の内部構成を示している。図２に示す本実施形態のラッチ回路４は、図４の構成に、ＤＦ／Ｆ１３、ＯＲゲート１４及びＡＮＤゲート１５を追加したものである。
【００３１】
図５はＯＳＤ領域Ｒ１を描画する場合のラッチ回路４のラッチタイミングを示すタイミング図、図６はＯＳＤ領域Ｒ１以外を描画する場合のラッチ回路４のラッチタイミングを示すタイミング図である。
【００３２】
ＯＳＤ領域Ｒ１を描画する場合、まず、時刻ｔ１で、タイミング制御回路５がクロックＬＥ１を出力すると、ラッチ部１１は１画素目の画像データをラッチし、ＤＦ／Ｆ１３は、画像データ中の透過／非透過を示す特定ビットをラッチする。
【００３３】
例えば、この特定ビットが透過を示す”０”であるとする。この場合、ＤＦ／Ｆ１３の出力はハイレベルになる。その後、時刻ｔ２でタイミング制御回路５がクロックＬＥ２を出力すると、ＡＮＤゲート１５の出力がハイレベルになり、続いてＯＲゲート１４の出力もハイレベルになり、ラッチ部１１にクロックが供給されて、ラッチ部１１はラッチを行う。このとき、ラッチ部１１は、表示ＲＡＭ部１の画像データをラッチすることになる。
【００３４】
その後、時刻ｔ３でタイミング制御回路５がクロックＬＥ３を出力すると、ラッチ部１２は、ラッチ部１１のラッチ出力をラッチする。これにより、ＯＳＤ領域Ｒ１には、表示ＲＡＭ部１の画像データに応じた画素が表示される。
【００３５】
その後、時刻ｔ４になると、再度タイミング制御回路５はクロックＬＥ１を出力する。これにより、ラッチ部１１は、ＯＳＤＲＡＭ部２からの次画素の画像データのラッチ動作を行う。このとき、画像データの特定ビットが非透過を示す”１”であるとする。この場合、ＤＦ／Ｆ１３の出力はローレベルになるため、時刻ｔ５でタイミング制御回路５がクロックＬＥ２を出力しても、ラッチ部１１はラッチ動作を行わない。したがって、時刻ｔ６でタイミング制御回路５がクロックＬＥ３を出力したときに、ラッチ部１２は、ＯＳＤＲＡＭ部２の画像データをラッチすることになり、ＯＳＤ領域Ｒ１には、ＯＳＤＲＡＭ部２の画像データに応じた画素が表示される。
【００３６】
一方、表示画面のＯＳＤ領域Ｒ１以外を描画する場合は、図６のタイミング図に示すように、ラッチ部１１に表示ＲＡＭ部１のデータが入力されるタイミングに合わせて、タイミング制御回路５からクロックＬＥ１が出力される（時刻ｔ１１，ｔ１３）。この場合、クロックＬＥ２はラッチ部１１のラッチに使用されない。
【００３７】
その後、時刻ｔ１２でタイミング制御回路５がクロックＬＥ３を出力すると、ラッチ部１２はラッチ部１１の出力をラッチする。これにより、表示画面には、表示ＲＡＭ部１の画像データに応じた画像が表示される。
【００３８】
図６のタイミング図からわかるように、ＯＳＤ領域Ｒ１以外の領域を描画する場合は、ＤＦ／Ｆ１３、ＡＮＤゲート１５及びＯＲゲート１４は使用されない。
【００３９】
ところで、本実施形態の液晶表示装置は、図５に点線で示すように、時刻ｔ５で、タイミング制御回路５からクロックＬＥ１，ＬＥ２を同時に出力することにより、今まで非透過であったＯＳＤ領域Ｒ１を、ＯＳＤＲＡＭ部２を書き換えることなく、透過状態にすることができる。したがって、時刻ｔ５で、タイミング制御回路５からクロックＬＥ１を出力するか否かをフレームごとに切り替えることにより、ＯＳＤ領域Ｒ１の点滅（ブリンク）表示が可能になる。
【００４０】
このように、第１の実施形態では、表示ＲＡＭ１内にＯＳＤＲＡＭ部２と表示ＲＡＭ部１を設け、ＯＳＤ領域Ｒ１にＯＳＤＲＡＭ部２の格納データを表示するか、表示ＲＡＭ部１の格納データを表示するかをラッチ回路４にて各画素ごとに切り替えるようにしたため、ＯＳＤＲＡＭ２の読み出しデータと表示ＲＡＭ１の読み出しデータとを選択するセレクタが不要になるとともに、ＯＳＤＲＡＭ２とセレクタとの間の配線領域も不要となり、チップサイズを大幅に削減できる。
【００４１】
（第２の実施形態）
第２の実施形態は、ＯＳＤＲＡＭ部２に格納されている画像データが特定色か否かにより、ＯＳＤ領域Ｒ１の画像の透過／非透過を切り替えるものである。
【００４２】
第２の実施形態は、ラッチ部の内部構成が異なる他は、第１の実施形態と同様の構成を有するため、以下では、相違点を中心に説明する。
【００４３】
図７はラッチ回路４の第２の実施形態の内部構成を示すブロック図である。図７では、図２と同様の構成部分には同一符号を付している。図７のラッチ回路４の動作タイミングは、図５及び図６と同じであり、以下では、これらのタイミング図を用いて図７のラッチ回路４の動作を説明する。
【００４４】
図７のラッチ回路４は、ゲート回路からなるデコーダ２１を有する。このデコーダ２１は、データバスからの１画素分の画像データが特定色に対応する特定ビット列の場合にローレベルを出力し、それ以外はハイレベルを出力する。
【００４５】
デコーダ２１の出力がローレベルの場合（透過の場合）には、ＤＦ／Ｆ１３は、タイミング制御回路５がクロックＬＥ１を出力した時点ｔ１でハイレベルを出力する。ＤＦ／Ｆ１３の出力がハイレベルになると、タイミング制御回路５がクロックＬＥ２を出力した時点ｔ２で、ラッチ部１１は再度データバス上の画像データをラッチする。この場合、ラッチ部１１は、ＯＳＤ領域Ｒ１の画像データとして、表示ＲＡＭ部１の画像データをラッチすることになる。
【００４６】
その後、時刻ｔ３でタイミング制御回路５がクロックＬＥ３を出力すると、ラッチ部１２はラッチ部１１のラッチ出力をラッチする。これにより、ＯＳＤ領域Ｒ１には、表示ＲＡＭ部１に格納された画像データが表示される。
【００４７】
一方、データバス上の画像データが特定色のビット列でない場合は、デコーダ２１の出力はハイレベルになり、ＤＦ／Ｆ１３は、タイミング制御回路５がクロックＬＥ１を出力した時点ｔ４でローレベルを出力する。このため、タイミング制御回路５がクロックＬＥ２を出力した時点ｔ２では、ラッチ部１１はラッチ動作を行わず、ラッチ部１１は、ＯＳＤＲＡＭ部の格納データをそのままラッチし続ける。その後、時刻ｔ３でタイミング制御回路５がクロックＬＥ３を出力すると、ラッチ部１２はラッチ部１１のラッチ出力をラッチする。これにより、ＯＳＤ領域Ｒ１には、ＯＳＤＲＡＭ部２に格納された画像データが表示される。
【００４８】
ＯＳＤ領域Ｒ１以外の領域についての表示動作は第１の実施形態と同様である。この場合、デコーダ２１、ＤＦ／Ｆ１３、ＡＮＤゲート１５及びＯＲゲート１４の演算処理結果は利用されない。
【００４９】
このように、第２の実施形態においても、セレクタが不要になるとともに、配線領域を削減でき、チップサイズを大幅に削減できる。また、第１の実施形態では、ＯＳＤ領域Ｒ１については、それ以外の領域よりも１ビット分だけ表示色が少なくなったが、第２の実施形態では、ＯＳＤ領域Ｒ１は、それ以外の領域よりもわずかに１色少ないだけであり、ＯＳＤ領域Ｒ１の階調数を増やすことができる。
【００５０】
上述した実施形態では、本発明を液晶表示装置に適用した例を説明したが、本発明は、他の平面表示装置、例えば、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）表示装置、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）装置などにも適用可能である。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１のデータ記憶手段に格納された画像データを表示するか、第２のデータ記憶手段に格納された画像データを表示するかを、第１のデータ記憶手段に格納された画像データに基づいて画素ごとに制御できるようにしたため、セレクタを設けずに、画像データの選択を行うことができ、チップサイズの削減が図れる。また、第１及び第２のデータ記憶手段を同一チップ内に容易に収納できるため、第１及び第２のデータ記憶手段から出力される配線の引き回し領域を大幅に削減でき、チップサイズをよりいっそう削減できる。
【図面の簡単な説明】
【図１】本発明に係る平面表示装置の概略構成の一例を示すブロック図。
【図２】ラッチ回路４の内部構成の一例を示す回路図。
【図３】ＤＦ／Ｆの内部構成を示す回路図。
【図４】従来のラッチ回路の内部構成を示す回路図。
【図５】ＯＳＤ領域Ｒ１を描画する場合のラッチ回路４のラッチタイミングを示すタイミング図。
【図６】ＯＳＤ領域Ｒ１以外を描画する場合のラッチ回路４のラッチタイミングを示すタイミング図。
【図７】ラッチ回路４の第２の実施形態の内部構成を示すブロック図。
【図８】従来のＯＳＤ機能付きの液晶表示装置の概略構成を示すブロック図。
【図９】図８とは異なる構成の従来の液晶表示装置の概略構成を示すブロック図。
【符号の説明】
１  表示ＲＡＭ部
２  ＯＳＤＲＡＭ部
３  アドレスカウンタ
４  ラッチ回路
５  タイミング制御回路
６  液晶駆動回路
７  液晶パネル
１１，１２  ラッチ部
１３  ＤＦ／Ｆ
２１  デコーダ
３１  ＯＳＤＲＡＭ
３２  表示ＲＡＭ
３３  アドレスカウンタ
３４  セレクタ
３５  ラッチ回路
３６  液晶駆動回路
３７  液晶パネル
【図１】
2004295014.tif 000003
【図２】
2004295014.tif 000004
【図３】
2004295014.tif 000005
【図４】
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【図５】
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【図６】
2004295014.tif 000008
【図７】
2004295014.tif 000009
【図８】
2004295014.tif 000010
【図９】
2004295014.tif 000011