(57)【要約】【課題】符号化データに含まれるマーカを高速に検出し得て、任意の種類のマーカを検出する。【解決手段】マーカ検出器５１において、検出すべきマーカデータＭＶ［１５：０］がマーカレジスタ５４に格納されている。セグメントデータＳＤは、データレジスタ５２，５３に取り込まれ、検出すべきマーカデータＭＶ［１５：０］のビット長毎に複数の比較データに分けられる。比較器５５ａ〜５５ｄは、検出すべきマーカデータと前記比較データとを比較し、その比較結果を示す比較信号Ｐａ〜Ｐｄをアドレス出力回路５９に出力する。アドレス出力回路５９は、その比較結果に基づいて、複数の比較データの中の何れかが検出すべきマーカデータＭＶ［１５：０］と一致したときに当該比較データを指定するアドレスデータＡＤＲを出力し、アドレスレジスタ５７は、そのアドレスデータＡＤＲを保持する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
符号化データに埋め込まれたマーカデータを検出するマーカ検出装置であって、
所定の周期毎に所定のワード単位で取り込まれた前記符号化データを、検出すべきマーカデータのビット長毎に複数の比較データに分ける手段と、
前記検出すべきマーカデータと各前記比較データとを比較することでその比較結果を出力する複数の比較器と、
前記複数の比較器から出力された前記比較結果に基づいて、前記複数の比較データの中の何れかが前記検出すべきマーカデータと一致したときに当該比較データを指定するアドレスデータを出力するアドレス出力回路と、
を備えることを特徴とするマーカ検出装置。
【請求項２】
請求項１記載のマーカ検出装置において、前記符号化データは、ビット位置が互いに重複するように前記複数の比較データに分けられる、マーカ検出装置。
【請求項３】
請求項１または請求項２記載のマーカ検出装置において、前記検出すべきマーカデータを可変に保持するマーカレジスタを備える、マーカ検出装置。
【請求項４】
請求項１〜請求項３の何れか１項に記載のマーカ検出装置において、前記アドレス出力回路は、
現在のアドレスデータの値に対してオフセット値を加減算することで複数のアドレスデータを生成する加減算回路と、
前記比較結果に基づいて、前記複数のアドレスデータの中から、前記検出すべきマーカデータと一致した当該比較データを指定するアドレスデータを選択して出力する選択回路と、
を備える、マーカ検出装置。
【請求項５】
請求項１〜請求項４の何れか１項に記載のマーカ検出装置において、
１周期前に入力した前記符号化データを保持するデータレジスタをさらに備え、
前記複数の比較器のうち一の比較器は、現在の前記符号化データと前記データレジスタに保持された前記符号化データとの間の境界上に位置する前記比較データを前記検出すべきマーカデータと比較する機能を有する、マーカ検出装置。
【請求項６】
請求項１〜請求項５の何れか１項に記載のマーカ検出装置において、前記アドレス出力回路から出力されたアドレスデータを保持するアドレスレジスタをさらに備える、マーカ検出装置。
【請求項７】
請求項６記載のマーカ検出装置において、前記アドレスレジスタは、検出された複数の前記マーカデータを指定する複数の前記アドレスデータを保持する複数のレジスタを有する、マーカ検出装置。
【請求項８】
請求項１〜請求項７の何れか１項に記載のマーカ検出装置を組み込んだデータ転送制御装置。
【請求項９】
請求項８記載のデータ転送制御装置であって、
転送される前記符号化データのアドレスデータを生成する複数のＤＭＡ（ダイレクト・メモリ・アクセス）チャンネルを有し前記符号化データをＤＭＡ方式で転送するＤＭＡコントローラを備え、
前記マーカ検出装置は、各前記ＤＭＡチャンネルに組み込まれ且つ前記アドレスデータを用いてマーカデータを指定するアドレスデータを生成する、データ転送制御装置。
【請求項１０】
請求項８または請求項９記載のデータ転送制御装置を搭載したデジタルカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、符号化データから、この符号化データの種類を表す識別子（マーカ）を検出する装置に関する。
【０００２】
【従来の技術】
デジタル・スチル・カメラやデジタル・ビデオ・カメラなどの画像処理装置では、光学系を透過した光は、ＣＣＤセンサやＣＭＯＳセンサなどの撮像素子で検出され画像信号に光電変換される。その画像信号はデジタル信号にＡ／Ｄ変換された後に、画素補間、色空間変換、輪郭強調及び解像度変換などの種々の画像処理を施される。次いで、その画像処理を受けた信号は、所定のフォーマットに従って圧縮符号化された後に記録媒体に書き込まれる。
【０００３】
一般に、ＪＰＥＧやＭＰＥＧなどの圧縮符号化フォーマットでは、符号化データには、この符号化データの種類を示す識別子であるマーカ・コード（以下、単に「マーカ」と称する。）が埋め込まれており、復号器は、マーカを検出し解釈して符号化データを復号化する必要がある。例えば、ＪＰＥＧ圧縮符号化の場合、マーカは２バイトで構成されており、フレームの開始を示すＳＯＦマーカ、イメージの開始を示すＳＯＩマーカ、イメージの終了を示すＥＯＩマーカ、並びに量子化テーブルの定義を示すＤＱＴマーカなどが規定されている。
【０００４】
なお、この種のマーカを圧縮ファイルに埋め込む技術は、例えば特許文献１（特開２００２−８４４９３号公報）に記載されており、またマーカ検出機能を備えたＤＭＡコントローラが、特許文献２（特開２００２−２６２０９９号公報）に開示されている。
【０００５】
【特許文献１】
特開２００２−８４４９３号公報
【特許文献２】
特開２００２−２６２０９９号公報
【０００６】
【発明が解決しようとする課題】
一般に、復号化処理の速度向上の観点からは、マーカの検出処理をハードウェアで行うのが好ましい。しかしながら、ハードウェアによっては対応可能なマーカと非対応のマーカとが存在する。その種のハードウェアを組み込んだ装置では、ハードウェアでは非対応のマーカをソフトウェア処理で検出しなければならないが、このソフトウェア処理が全体の処理速度の低下を招いていた。
【０００７】
またマイクロプロセッサは、３２ビットや６４ビットなどのワード単位で符号化データを扱うのに対し、マーカは２バイト程度で構成される。よって、ソフトウェア処理でマーカを検出する場合、各符号化データを２バイト単位で走査してマーカを検出する必要がある。特に、各ワードの符号化データ間の境界（以下「ワードバウンダリ」と呼ぶ。）上に位置するマーカを検出する場合、マーカはワードバウンダリをまたいで２つの符号化データ内に存在するため、その検出処理が複雑化し、全体の処理速度の低下を招くという問題があった。
【０００８】
以上の状況に鑑みて本発明の目的は、（１）符号化データに含まれるマーカを高速に検出し得て、（２）任意の種類のマーカに対応し得るマーカ検出装置及びこのマーカ検出装置を組み込んだデータ転送制御装置並びにデジタルカメラを提供する点にある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、符号化データに埋め込まれたマーカデータを検出するマーカ検出装置であって、所定の周期毎に所定のワード単位で取り込まれた前記符号化データを、検出すべきマーカデータのビット長毎に複数の比較データに分ける手段と、前記検出すべきマーカデータと各前記比較データとを比較することでその比較結果を出力する複数の比較器と、前記複数の比較器から出力された前記比較結果に基づいて、前記複数の比較データの中の何れかが前記検出すべきマーカデータと一致したときに当該比較データを指定するアドレスデータを出力するアドレス出力回路と、を備えることを特徴としている。
【００１０】
第２の発明では、第１の発明のマーカ検出装置において、前記符号化データは、ビット位置が互いに重複するように前記複数の比較データに分けられる。
【００１１】
第３の発明は、第１または第２の発明のマーカ検出装置において、前記検出すべきマーカデータを可変に保持するマーカレジスタを備える。
【００１２】
第４の発明では、第１〜第３の何れかの発明のマーカ検出装置において、前記アドレス出力回路は、現在のアドレスデータの値に対してオフセット値を加減算することで複数のアドレスデータを生成する加減算回路と、前記比較結果に基づいて、前記複数のアドレスデータの中から、前記検出すべきマーカデータと一致した当該比較データを指定するアドレスデータを選択して出力する選択回路と、を備える。
【００１３】
第５の発明は、第１〜第４の何れかの発明のマーカ検出装置において、１周期前に入力した前記符号化データを保持するデータレジスタをさらに備えており、前記複数の比較器のうち一の比較器は、現在の前記符号化データと前記データレジスタに保持された前記符号化データとの間の境界上に位置する前記比較データを前記検出すべきマーカデータと比較する機能を有する。
【００１４】
第６の発明は、第１〜第５の何れかの発明のマーカ検出装置において、前記アドレス出力回路から出力されたアドレスデータを保持するアドレスレジスタをさらに備える。
【００１５】
第７の発明では、第６の発明のマーカ検出装置において、前記アドレスレジスタは、検出された複数の前記マーカデータを指定する複数の前記アドレスデータを保持する複数のレジスタを有する。
【００１６】
第８の発明は、第１〜第７の何れかの発明のマーカ検出装置を組み込んだデータ転送制御装置である。
【００１７】
第９の発明は、第８の発明のデータ転送制御装置であって、転送される前記符号化データのアドレスデータを生成する複数のＤＭＡ（ダイレクト・メモリ・アクセス）チャンネルを有し前記符号化データをＤＭＡ方式で転送するＤＭＡコントローラを備えており、前記マーカ検出装置は、各前記ＤＭＡチャンネルに組み込まれ且つ前記アドレスデータを用いてマーカデータを指定するアドレスデータを生成する。
【００１８】
そして第１０の発明は、第８または第９の発明のデータ転送制御装置を搭載したデジタルカメラである。
【００１９】
【発明の実施の形態】
図１は、本実施形態に係るデジタルカメラの構成を概略的に示すブロック図である。このデジタルカメラ１は、レンズ群やプリズム、ＡＦ（オート・フォーカス；自動合焦）機能や自動露出調節機能などを有する光学機構１０を備えている。被写体からの入射光ＩＬはこの光学機構１０を透過し、光学ＬＰＦ（ロー・パス・フィルタ）１１を通って撮像素子１２で受光される。
【００２０】
また撮像素子１２は、入射光をアナログ画像信号ＡＳに変換してアナログ信号処理回路１３に出力する。なお、撮像素子１２としてはＣＣＤエリアセンサやＣＭＯＳエリアセンサを採用すればよい。アナログ信号処理回路１３は、図で明示しないが、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ；自動利得制御）回路及びＡ／Ｄ変換回路を備えている。撮像素子１２は、通常黒レベルの基準レベルをもつ基準信号と、その基準信号を含む画像信号とを時分割で交互に出力する。よって、ＣＤＳ回路は、画像信号中のノイズ成分を除去するために、その基準信号と画像信号とをサンプリングし、両信号の差分信号を取り出して出力する。またＡＧＣ回路は、ＣＤＳ回路から入力する差分信号の信号レベルを適正化した信号を出力し、そしてＡ／Ｄ変換回路は、ＡＧＣ回路からの入力信号をサンプリングし、所定の量子化ビット数で量子化して得たデジタル画像信号ＤＳを集積回路部１４へ出力する。
【００２１】
集積回路部１４は、ＣＰＵ１８、ＳＰＵ（Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１６、ＲＰＵ（Ｒｅａｌ−ｔｉｍｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１７、ＤＭＡコントローラ（ＤＭＡＣ）１９、ＭＩＵ（Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ  Ｕｎｉｔ）２０、カードインターフェース２１、圧縮処理部２２、ＩＤＵ（Ｉｍａｇｅ  Ｄｉｓｐｌａｙ  Ｕｎｉｔ）２３及びＴＶエンコーダ２４を備えて構成される。複数の処理モジュール１６〜２３がバス１５を介して相互に接続されている。このバス１５は、アドレスバスやデータバス、ＤＭＡ転送用バスなどから構成される。
【００２２】
またＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２６及びＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）２７がＭＩＵ２０を介してバス１５と接続され、メモリカード２８がカードインターフェース２１を介してバス１５と接続されている。
【００２３】
ＳＰＵ１６は、アナログ信号処理回路１３から入力したデジタル画像信号ＤＳに欠陥画素補正などの前処理を施した後に、バス１５或いはＲＰＵ１７に出力する。ＲＰＵ１７は、ＳＰＵ１６から入力する画像信号に対して、シェーディング補正処理、画素補間処理、ガンマ補正処理、色空間変換処理、輪郭強調処理及び解像度変換処理などの種々のデジタル画像処理をリアルタイムに実行する機能を有している。ＲＰＵ１７やＳＰＵ１６がバス１５に出力した信号は、ＣＰＵ１８の制御によってＭＩＵ２０を介してＲＡＭ２６に格納することができる。なお、バス１５を介したデータ転送は、ＣＰＵ１８の代わりにＤＭＡコントローラ１９で行われてもよい。
【００２４】
ＣＰＵ１８は、ＲＯＭ２７からプログラムをロードして実行することにより、ＲＡＭ２６から読出した画像データに様々なソフトウェア処理を施すことができる。またＣＰＵ１８は、圧縮処理部２２を起動し、この圧縮処理部２２に画像データを与えて圧縮符号化させたり、圧縮符号化データを与えて復号化させることが可能である。圧縮処理部２２で圧縮符号化されたデータ（以下、「符号化データ」と呼ぶ。）は、カードインターフェース２１に転送されメモリカード２８に書き込まれる。
【００２５】
本実施形態では、圧縮処理部２２は、ＪＰＥＧ方式の符号化／復号化処理を実行するものとする。画像データはセグメント単位で符号化され、各セグメントデータに上述のマーカが埋め込まれている。図２は、セグメントデータの構造を模式的に示す図である。セグメントデータは、”０”，”１”，…，”Ｎ−１”，”Ｎ”（Ｎは正整数）を付した一連の１バイト領域で構成されており、４バイトで１ワード（３２ビット）が構成される。このセグメントデータの中に、２バイトのマーカデータ３０，３１が挿入されている。ＣＰＵ１８は１サイクルで１ワード（３２ビット）のデータを処理するため、セグメントデータは、４バイト領域毎にワードバウンダリと称する境界で区分される。なお、本実施形態では、１ワードのビット長は３２であるが、本発明ではこれに限らず、１ワードのビット長を１６、６４または１２８などで表現しても構わない。
【００２６】
またＣＰＵ１８は、撮像した画像データを表示装置２５で表示するように制御できる。具体的には、ＲＰＵ１７から出力された画像データは、ＩＤＵ２３を介してＴＶエンコーダ２４に転送され、ＹＣｂＣｒ形式などの画像フォーマットに変換された後に表示装置２５に出力され表示される。
【００２７】
またデジタルカメラ１のユーザーは、表示装置２５に表示された画像を視認しつつ、被写体のフレーミングや露出調整、シャッター速度の設定を行ったり、撮影するタイミングを決定したりすることができる。ユーザーが撮影する瞬間にレリーズボタン（図示せず）を押すと、ＣＰＵ１８はその状態を検知し、ＲＰＵ１４から高解像度の画像データが出力されるように制御する。ＲＰＵ１４から出力された高解像度の画像データは、前記圧縮処理部２２で圧縮符号化などを施された後、メモリカード２８に書き込まれる。
【００２８】
以上の構成を有するデジタルカメラ１において、本実施形態に係るマーカ検出器はＤＭＡコントローラ１９に組み込まれている。図１に示すようにＤＭＡコントローラ１９は、バス１５を制御するバスコントローラ（ＢＣ）１９ａと、複数のＤＭＡチャンネルＣＨ０〜ＣＨｎ（ｎは２以上の正整数）とを備えており、図３に示すようにＤＭＡチャンネルＣＨｋ（ｋは０〜ｎの何れか）にマーカ検出器５１が組み込まれるものとする。
【００２９】
次に、図３を参照しつつ、圧縮処理部２２で圧縮された符号化データの復号化手順を説明する。ＲＡＭ（主メモリ）２６は、マーカデータＭ１〜Ｍ４を含むセグメントデータＳ１，Ｓ２（ＳＤ）を格納している。ＤＭＡコントローラ１９は、このＲＡＭ２６から３２ビットのセグメントデータ（符号化データ）ＳＤを読出し、圧縮処理部２２にＤＭＡ転送する。圧縮処理部２２では、入力ＦＩＦＯ回路４０がＤＭＡ転送されたセグメントデータＳＤを受信し、８ビット信号に変換してエンコーダ／デコーダ４１に出力する。またエンコーダ／デコーダ４１は、入力ＦＩＦＯ回路４０の出力信号を復号化して得た８ビット信号を出力ＦＩＦＯ回路４２に出力する。そして出力ＦＩＦＯ回路４２は、８ビット信号を３２ビットの復号化データＤＤに変換して送出する。その復号化データＤＤは、ＤＭＡコントローラ１９によってＲＡＭ２６に転送され格納される。
【００３０】
マーカ検出器５１は、ＤＭＡコントローラ１９が読出したセグメントデータＳＤを取り込み、このセグメントデータＳＤに含まれるマーカデータＭ１〜Ｍ４を検出する機能を有する。検出されたマーカデータＭ１〜Ｍ４のアドレスＡＤＲは、ＣＰＵ１８に取り込まれる。
【００３１】
図４は、マーカ検出器５１の回路構成を概略的に示す図である。このマーカ検出器５１は、第１データレジスタ５２、第２データレジスタ５３、アドレスカウンタ５０、アドレス出力回路５９、マーカレジスタ５４、比較器５５ａ〜５５ｄ、ＯＲ回路（論理和演算回路）５６及びアドレスレジスタ５７を備えて構成される。また、このマーカ検出器５１にはデータアクノレジ信号（ＤＡＴＡ  Ａｃｋｎｏｗｌｅｄｇｅ  ｓｉｇｎａｌ）Ａｃ及びクロック信号ＣＬＫが供給されており、アドレスカウンタ５０、第２データレジスタ５３及びアドレスカウンタ５０に入力させられる。
【００３２】
またマーカレジスタ５４は、ＣＰＵ１８から与えられた検出すべきマーカＭＶを保持している。マーカレジスタ５４は２バイト（１６ビット）のマーカデータＭＶ［１５：０］を保持して比較器５５ａ〜５５ｄの各々に供給する。なお、一般に、データＸ［Ｌ−１：０］（Ｌは正整数）は、Ｌビット長のデータを表し、Ｘ［０］，Ｘ［１］，…，Ｘ［Ｌ−１］のＬ個の１ビットデータで構成される。またＸ［ｐ：ｑ］（ｐ，ｑはＬ未満の正整数）は、ＬビットデータＸ［Ｌ−１：０］のうちｑビット目〜ｐビット目のデータを表す。
【００３３】
第１データレジスタ５２は、データアクノレジ信号Ａｃの高レベル期間においてクロック信号ＣＬＫの各周期毎に３２ビット（１ワード）のセグメントデータＳＤをラッチし、３２ビットデータＱ［３１：０］として第２データレジスタ５３に出力する。第２データレジスタ５３は、データアクノレジ信号Ａｃの高レベル期間においてクロック信号ＣＬＫの各周期毎に、第１データレジスタ５２から入力するデータＱ［３１：０］をラッチし、３２ビットＱＱ［３１：０］として出力する。よって、第２データレジスタ５３は、第１データレジスタ５２と比べて１周期遅延したデータを保持することになる。
【００３４】
図５に、第１データレジスタ５２及び第２データレジスタ５３に保持されたセグメントデータの構造を模式的に示す。第１データレジスタ５２及び第２データレジスタ５３はそれぞれ、１ワードのデータＱ［３１：２４］〜Ｑ［７：０］及びＱＱ［３１：２４］〜ＱＱ［７：０］を保持しており、各ワードデータ間にワードバウンダリＷＢが存在する。
【００３５】
第１データレジスタ５２及び第２データレジスタ５３が出力する３２ビットデータＱ［３１：０］，ＱＱ［３１：０］は、前記マーカデータＭＶ［１５：０］のビット長（＝１６）毎に複数の比較データＱ［３１：１６］，Ｑ［２３：８］，Ｑ［１５：０］，Ｑ［７：０］及びＱＱ［３１：２４］に分けられ、比較器５５ａ〜５５ｄに供給される。具体的には、比較器５５ｄには、３２ビットデータＱ［３１：０］のうち上位１６ビットの比較データＱ［３１：１６］が供給され、比較器５５ｃには、３２ビットデータＱ［３１：０］のうち中位１６ビットの比較データＱ［２３：８］が供給され、比較器５５ｂには、３２ビットデータＱ［３１：０］のうち下位１６ビットの比較データＱ［１５：０］が供給されている。そして比較器５５ａには、データＱ［３１：０］の下位８ビットＱ［７：０］と、１周期前のデータＱＱ［３１：０］の上位８ビットＱＱ［３１：２４］とをマージした比較データＱ［７：０］＋ＱＱ［３１：２４］が供給されている。よって図５に示すように、これら比較データは、ビット位置が互いに重複するように分けられている。また比較器５５ａに入力する比較データＱ［７：０］＋ＱＱ［３１：２４］はワードバウンダリＷＢ上に存在する。
【００３６】
そして、比較器５５ａ〜５５ｄはそれぞれ、マーカレジスタ５４から供給されたマーカデータＭＶ［１５：０］と比較データとを比較し、その比較結果である比較信号Ｐａ〜Ｐｄを出力する。両者が一致する期間は比較信号Ｐａ〜Ｐｄの出力レベルは高レベルであり、両者が不一致の期間はその出力信号は低レベルである。ＯＲ回路５６は、これら比較信号Ｐａ〜Ｐｄを論理和演算して得た信号をアドレスレジスタ５７のイネーブル端子ＥＮに供給する。
【００３７】
一方、アドレスカウンタ５０は、ワード単位でアドレスをカウントするため、データアクノレジ信号Ａｃの高レベル期間においてクロック信号ＣＬＫのパルス毎にアドレスをインクリメントすることでワード単位のアドレスデータＡＤＲ［３１：２］を生成する。このワード単位のアドレスデータＡＤＲ［３１：２］にゼロ値の下位２ビットを付加したバイト単位のアドレスデータＡＤＲ［３１：０］が、アドレス出力回路５９に供給される。以下、アドレスデータＡＤＲ［３１：０］は、バイト単位のアドレスを指すものとする。ここで、現在のアドレスデータＡＤＲ［３１：０］の値は、３２ビットデータＱ［３１：０］のうち下位１６ビットの比較データＱ［１５：０］に対応する。
【００３８】
またアドレス出力回路５９は、現在のアドレスデータＡＤＲ［３１：０］の値に対してオフセット値（＝−１，＋１，＋２）を加減算する加減算器６０〜６２と、選択回路６３とを備える。現在のアドレスデータＡＤＲ［３１：０］はそのまま選択回路６３の第２入力端子Ｄｂに入力する。また加減算器６０は、現在のアドレスデータＡＤＲ［３１：０］の値に”−１”を加算することで、ワードバウンダリＷＢ上の比較データＱ［７：０］＋ＱＱ［３１：２４］を指定するアドレスデータを生成し、選択回路６３の第１入力端子Ｄａに出力する。また、加減算器６１は、現在のアドレスデータＡＤＲ［３１：０］の値に”＋１”を加算することで、比較データＱ［２３：８］を指定するアドレスデータを生成し、選択回路６３の第３入力端子Ｄｃに出力する。そして、加減算器６２は、現在のアドレスデータＡＤＲ［３１：０］の値に”＋２”を加算することで、比較データＱ［３１：１６］を指定するアドレスデータを生成し、選択回路６３の第４入力端子Ｄｄに出力する。このようにアドレス出力回路５９は、比較的簡易な回路構成でマーカを指定し得る複数のアドレスデータを出力できる。
【００３９】
選択回路６３は、比較信号Ｐａ〜Ｐｄの信号レベルに応じて、第１入力端子Ｄａ〜第４入力端子Ｄｄに入力する複数のアドレスデータの中から、検出されたマーカデータと一致した比較データを指定するアドレスデータを選択し、アドレスレジスタ５７に出力する。具体的には、比較信号Ｐａ，Ｐｂ，Ｐｃ，Ｐｄはそれぞれ、選択回路６３の選択制御端子Ａ，Ｂ，Ｃ，Ｄに入力しており、これら選択制御端子Ａ，Ｂ，Ｃ，Ｄはそれぞれ、選択回路６３の入力端子Ｄａ，Ｄｂ，Ｄｃ，Ｄｄと対応している。選択制御端子Ａ〜Ｄの何れかに高レベルの比較信号が入力すると、当該選択制御端子に対応する入力端子Ｄａ，Ｄｂ、ＤｃまたはＤｄに入力するアドレスデータが選択され、アドレスレジスタ５７に出力される。例えば、比較器５５ｃが高レベルの比較信号Ｐｃを出力したとき、第３入力端子Ｄｃに入力するアドレスデータが選択される。
【００４０】
そして、アドレスレジスタ５７は、イネーブル端子ＥＮに入力する信号の高レベル期間においてクロック信号ＣＬＫの立上りエッジで、アドレス出力回路５９から入力したデータをラッチし、これを検出されたマーカを指定するアドレスデータＡＤＲとして出力する。ＣＰＵ１８は、必要なときに、このアドレスレジスタ５７から当該アドレスデータＡＤＲを取得できる。
【００４１】
このように本実施形態に係るマーカ検出器５１によれば、ワード単位で入力するセグメントデータＳＤに埋め込まれたマーカを高速に検出し、当該マーカを指定するアドレスデータＡＤＲを出力することが可能である。しかも、このマーカ検出処理は、ＤＭＡ転送処理と並行して行われ、さらに圧縮処理部２２（図３）でのセグメントデータＳＤの復号化処理と並行して行われるため、非常に高い処理効率でマーカを検出できる。
【００４２】
また上記比較器５５ａは、ワードバウンダリＷＢ上に位置する比較データＱ［７：０］＋ＱＱ［３１：２４］（図５）と、マーカデータＭＶ［１５：０］とを比較するため、ワードバウンダリＷＢ上のマーカをも高速に検出できる。
【００４３】
さらにマーカレジスタ５４に格納するマーカデータＭＶ［１５：０］は、ＣＰＵ１８により可変に設定できるため、状況に応じて任意のタイミングで任意の種類のマーカを検出することが可能である。
【００４４】
次に、上記実施形態の変形例について説明する。図６は、本変形例に係るマーカ検出器５１の回路構成の一部を概略的に示す図である。このマーカ検出器５１は、アドレスレジスタ５７を除いて、図４に示したマーカ検出器５１と同一の構成を有する。
【００４５】
本変形例に係るマーカ検出器５１は、上記アドレスレジスタ５７の代わりにレジスタ群ＲＥＧを備える点に特徴がある。このレジスタ群ＲＥＧは、アドレス出力回路５９から出力されたＫ＋１個（Ｋ：２以上の整数）のアドレスデータを保持する複数のレジスタ５７０，５７１，…，５７Ｋを備えている。このレジスタ群ＲＥＧは、Ｋ＋１個のレジスタ５７０〜５７Ｋを直列に接続したＫ＋１段のシフトレジスタであり、レジスタ５７０〜５７Ｋはそれぞれ、上記ＯＲ回路５６の出力信号の高レベル期間においてクロック信号ＣＬＫの立上りエッジで端子Ｄに入力するアドレスデータをラッチして端子Ｑから出力する。またＣＰＵ１８は、レジスタ５７０〜５７Ｋから出力されたアドレスデータＡＤ０〜ＡＤＫを取得できる。
【００４６】
このようにマーカ検出器５１がレジスタ群ＲＥＧを備えることで複数のアドレスデータＡＤ０〜ＡＤＫを保持でき、ＣＰＵ１８によって同時に参照することが可能である。なお、本変形例では、レジスタ群ＲＥＧにシフトレジスタを採用したが、この代わりに複数のアドレスデータを並列に保持する並列レジスタを採用しても、同様の効果を得ることができる。
【００４７】
ところで、図１に示したようにＤＭＡコントローラ１９は複数のＤＭＡチャンネルＣＨ０〜ＣＨｎを搭載しているが、図７に示すように、これらＤＭＡチャンネルＣＨ０〜ＣＨｎがそれぞれ、上記実施形態またはその変形例に係るマーカ検出器５１と同じ構成を持つマーカ検出器５１０〜５１ｎを備えてもよい。これにより、マーカ検出器５１０〜５１ｎにおける各マーカレジスタに異なる種類のマーカデータを保持させ、複数種類のマーカの検出処理を並列且つ高速に実行することが可能となる。
【００４８】
【発明の効果】
以上の如く、本発明に係るマーカ検出装置によれば、ワード単位で入力する符号化データに埋め込まれたマーカを高速に検出し、そのアドレスデータを出力することが可能である。またこのマーカ検出装置を組み込んだデータ転送制御装置は、符号化データの転送と並行してマーカデータを高速に検出することが可能である。
【図面の簡単な説明】
【図１】本発明の実施形態に係るデジタルカメラの構成を概略的に示すブロック図である。
【図２】セグメントデータの構造を模式的に示す図である。
【図３】セグメントデータの復号化手順を説明するためのブロック図である。
【図４】本実施形態に係るマーカ検出器の回路構成を概略的に示す図である。
【図５】セグメントデータの構造を模式的に示す図である。
【図６】本実施形態の変形例に係るマーカ検出器の回路構成の一部を概略的に示す図である。
【図７】本実施形態の変形例に係るＤＭＡコントローラの構成を概略的に示すブロック図である。
【符号の説明】
１  デジタルカメラ
５０  アドレスカウンタ
５１  マーカ検出器
５２，５３  データレジスタ
５４  マーカレジスタ
５５ａ〜５５ｄ  比較器
５６  ＯＲ回路
５７，５７０〜５７Ｋ  アドレスレジスタ
５９  アドレス出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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