(57)【要約】【課題】トランジスタの性能を所望に維持しつつも、その抵抗の増大を好適に抑制することのできる半導体装置及びその製造方法を提供する。【解決手段】Ｐウェル３０には、Ｐチャネルの高耐圧トランジスタＵＮＴのソース領域３１及びチャネル３３間に、又はドレイン領域３２及びチャネル３３間に、溝３４、３５が形成されており、該溝３４、３５内には絶縁物３４ｚ、３５ｚが充填されている。更に、Ｐウェル３０には、チャネル３３側からソース領域３１側へと溝３４に沿ってソース領域３１よりもその不純物濃度が小さいＬＤＤ領域３６が形成されている。また、Ｐウェル３０には、チャネル３３側からドレイン領域３２側へと溝３５に沿ってドレイン領域３２よりもその不純物濃度が小さいＬＤＤ領域３７が形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に所定の間隔を隔てて形成されるソース領域及びドレイン領域と、
前記半導体基板上に形成されるゲート電極と、
前記半導体基板の主面で、前記ゲート電極の下方と前記ソース領域及びドレイン領域の少なくとも一方との間に所定の深さで形成され、絶縁物が充填される溝と、
前記溝に沿って形成され、前記ソース領域及びドレイン領域よりも低不純物濃度を有するＬＤＤと、を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＬＤＤは、前記溝の表面に加えて前記ソース領域及びドレイン領域の少なくとも一方の下方領域まで延在し、前記ソース領域及びドレイン領域の少なくとも一方の下方領域に配置される前記ＬＤＤの一端が前記溝に接すると共に、他端が素子分離領域に接することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
前記ＬＤＤ領域は、前記ゲート電極の下方領域の近傍で幅が狭くなることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体基板の主面に形成される第１のウェルと、
前記第１のウェル内で前記溝よりも深く形成される第２のウェルと、を更に備えることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１のウェル及び第２のウェルは、前記溝の下方領域に、前記半導体基板の主面からの深度を拡大させる段差を有することを特徴とする半導体装置。
【請求項６】
半導体基板の主面に所定の間隔を隔てたソース領域及びドレイン領域を有すると共に、ソース領域及びドレイン領域に対応してＬＤＤが形成される半導体装置の製造方法において、
半導体基板の主面で前記ソース領域及びドレイン領域の少なくとも一方に隣接して所定の深さの溝を形成する第１の工程と、
前記溝に対して不純物を注入し、前記溝に沿ってＬＤＤを形成する第２の工程と、
前記溝に絶縁物を充填する第３の工程と、
前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する第４の工程と、
前記ソース領域及びドレイン領域に高濃度の不純物を注入し、前記ソース領域及びドレイン領域を形成する第５の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第３の工程の後に、前記ゲート電極をマスクとして前記半導体基板の主面に前記不純物を注入し、前記ＬＤＤを前記ソース領域及びドレイン領域に形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記第１の工程は、前記半導体基板上にマスクとする膜をパターン形成する工程と、前記パターン形成された膜をマスクとして前記半導体基板をエッチングする工程と、を有し、
前記第２の工程は、前記パターン形成された膜のうち前記溝の開口上端部近傍を部分的に除去する工程と、前記部分的に除去された膜をマスクとして不純物を注入し、前記ＬＤＤを前記溝に沿って形成すると共に、前記ソース領域及びドレイン領域の少なくとも一方に形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のいずれかに記載の半導体装置の製造方法において、
前記第１の工程の後、前記第３の工程に先立って前記溝の底部分に一旦不純物を注入し、前記第３の工程の後、前記半導体基板に不純物を注入することで、前記溝の下方領域に、前記半導体基板の主面からの深度を拡大させる段差を有するウェルを形成する工程を更に有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のいずれかに記載の半導体装置の製造方法において、
前記第１の工程において、前記溝を形成するのと同時に素子分離溝を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第３の工程において、前記溝に絶縁物を充填するのと同時に前記素子分離溝に絶縁物を充填することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域（低濃度拡散領域）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化に対する要求は益々大きなものとなってきている。こうした状況下、同一の半導体基板に耐圧特性の異なる複数のトランジスタを形成する要求も高まってきている。こうした耐圧特性の異なる複数のトランジスタを同一の半導体基板に形成することは、ゲート長やソース領域及びドレイン領域への不純物の注入濃度を各トランジスタ毎に調整することで行うことができる。
【０００３】
しかし、このような調整によってトランジスタを形成すると、その素子サイズが増大しやすくなる。例えば高耐圧トランジスタを形成した後、これよりも耐圧の低い通常耐圧のトランジスタのＬＤＤ領域を形成すべく半導体基板に低濃度の不純物を注入する場合には、この不純物が高耐圧トランジスタのソース領域及びドレイン領域にも注入されることとなる。そして、このように高耐圧トランジスタのソース領域及びドレイン領域に不純物が注入されると、高耐圧トランジスタの上記注入された不純物と同高耐圧トランジスタの形成されているウェルとのジャンクション耐圧が低下しやすい。そしてこの場合、この高耐圧トランジスタに所望の耐圧特性を付与するためにはゲート長を長く設定する必要が生じる。
【０００４】
このように、様々な耐圧特性を有するトランジスタを同一の半導体基板へ形成する場合、高耐圧トランジスタの素子サイズが増大しやすいために、半導体装置の微細化の要求を満足することは困難なものとなる。
【０００５】
そこで従来は、例えば下記特許文献１に見られるように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｉｏｎ）技術を利用して、そのゲート下方の両側に溝を形成するとともに、該溝に絶縁物を充填し、且つ該溝下にソース領域及びドレイン領域を形成することで高耐圧トランジスタを形成することも提案されている。こうした態様にて高耐圧トランジスタを形成することで、通常耐圧のトランジスタのＬＤＤ領域を形成する際、上記溝に充填された絶縁物がマスクとなり高耐圧トランジスタの形成されているウェルへの不純物の注入を回避することができる。したがって、高耐圧トランジスタのゲート長を低減することができ、ひいては、半導体装置を微細化することができるようになる。
【０００６】
【特許文献１】
特許第３１２５７５２号
【０００７】
【発明が解決しようとする課題】
ところで、上記特許文献１に記載の高耐圧トランジスタは、そのソース領域及びドレイン領域間の動作時の耐圧等、トランジスタの性能を所望に維持するためにソース領域及びドレイン領域の不純物濃度を小さくすることが要求されている。しかし、ソース領域及びドレイン領域の不純物濃度が小さいと、ソース領域及びドレイン領域の抵抗が増大するため、トランジスタの動作速度等に問題が生じることとなる。
【０００８】
本発明はこうした実情に鑑みてなされたものであり、その目的は、トランジスタの性能を所望に維持しつつも、その抵抗の増大を好適に抑制することのできる半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明は、半導体基板の主面に所定の間隔を隔てて形成されるソース領域及びドレイン領域と、前記半導体基板上に形成されるゲート電極と、前記半導体基板の主面で、前記ゲート電極の下方と前記ソース領域及びドレイン領域の少なくとも一方との間に所定の深さで形成され、絶縁物が充填される溝と、前記溝に沿って形成され、前記ソース領域及びドレイン領域よりも低不純物濃度を有するＬＤＤと、を備えることで、トランジスタの性能を所望に維持しつつも、その抵抗の増大を好適に抑制することを可能とする。
【００１０】
また、この発明は、半導体基板の主面に所定の間隔を隔てたソース領域及びドレイン領域を有すると共に、ソース領域及びドレイン領域に対応してＬＤＤが形成される半導体装置の製造方法において、半導体基板の主面で前記ソース領域及びドレイン領域の少なくとも一方に隣接して所定の深さの溝を形成する第１の工程と、前記溝に対して不純物を注入し、前記溝に沿ってＬＤＤを形成する第２の工程と、前記溝に絶縁物を充填する第３の工程と、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する第４の工程と、前記ソース領域及びドレイン領域に高濃度の不純物を注入し、前記ソース領域及びドレイン領域を形成する第５の工程と、を含むことで、トランジスタの性能を所望に維持しつつも、その抵抗の増大を好適に抑制することを可能とする。
【００１１】
【発明の実施の形態】
（第１の実施形態）
以下、本発明にかかる半導体装置の第１の実施形態について、図面を参照しつつ説明する。
【００１２】
図１（ａ）に、本実施形態にかかる半導体装置の断面構成を示す。本実施形態にかかる半導体装置は、通常耐圧トランジスタと、これよりも耐圧の高い高耐圧トランジスタとを備えている。ここで、通常耐圧とは、その駆動電圧が例えば「１．０〜５．５Ｖ」であるものを想定し、高耐圧とはこれよりも駆動電圧が高いもの（例えば「１０〜３０Ｖ」）を想定している。また、これら通常耐圧トランジスタ及び高耐圧トランジスタは、いずれも相補型のトランジスタ（ＣＭＯＳ）として形成されている。
【００１３】
そして、Ｐチャネル及びＮチャネルの通常耐圧トランジスタや、Ｐチャネル及びＮチャネルの高耐圧トランジスタを形成するために、本実施形態にかかる半導体装置は、トリプルウェル構造を有して構成されている。すなわち、Ｐ型の半導体基板１の主面には、通常耐圧トランジスタを形成するためのＮウェル１０及びＰウェル２０と、高耐圧トランジスタを形成するためのＰウェル３０及びＮウェル４０とが形成されている。そして、これら高耐圧トランジスタを形成するＰウェル３０及びＮウェル４０を包含するようにしてＮ型のディープウェル５０が形成されている。なお、ここでウェルとは、半導体基板に形成されるＰ型及びＮ型のいずれかの導電型を有する井戸状拡散領域のことである。
【００１４】
ちなみに、上記Ｐウェル２０の不純物濃度を例えば「１×１０１７〜５×１０１８個／ｃｍ３」とすることが、またＮウェル１０の不純物濃度を例えば「１×１０１７〜５×１０１８個／ｃｍ３」とすることが望ましい。また、Ｐウェル３０の不純物濃度を例えば「５×１０１６〜５×１０１８個／ｃｍ３」とすることが、またＮウェル４０の不純物濃度を例えば「５×１０１６〜１×１０１７個／ｃｍ３」とすることが望ましい。更に、ディープウェル５０の不純物濃度を例えば「１×１０１６〜１×１０１７個／ｃｍ３」とすることが望ましい。なお、この際、上記Ｐウェル３０及びＮウェル４０の不純物濃度は、上記ディープウェル５０の不純物濃度よりも大きくなるようにする。また、ディープウェル５０の深度は、例えば「２〜４μｍ」と、また、上記Ｐウェル２０、３０及びＮウェル１０、４０の深度は、例えば「１〜３μｍ」とすることが望ましい。ただし、Ｐウェル２０、３０及びＮウェル１０、４０の深度は、ディープウェル５０の深度よりも小さく設定される。
【００１５】
これら各Ｐウェル２０、３０やＮウェル１０、４０の表面領域には、それぞれ半導体素子が形成されている。そして、各半導体素子を分離すべく素子分離溝６０が形成されており、該素子分離溝６０には素子分離絶縁膜６１が充填されている。ちなみに、図１（ａ）には、通常耐圧トランジスタ及び高耐圧トランジスタのうち、Ｎチャネルの通常耐圧トランジスタＬＮＴ及びＮチャネルの高耐圧トランジスタＵＮＴが示されており、Ｐ型の通常耐圧トランジスタ及びＰ型の高耐圧トランジスタについては便宜上その記載が割愛されている。
【００１６】
ここで、通常耐圧トランジスタについて、Ｎチャネルの通常耐圧トランジスタＬＮＴを例にとって説明する。Ｐウェル２０の表面領域には、Ｎ型の導電型を有するソース領域２１及びドレイン領域２２が形成されている。更に、このＰウェル２０には、ソース領域２１及びドレイン領域２２と同一の導電型を有しつつもその不純物濃度がソース領域２１及びドレイン領域２２よりも低濃度であるＬＤＤ領域２３、２４も形成されている。そして、これらソース領域２１及びドレイン領域２２間に形成されるチャネル２５上方には、ゲート絶縁膜２６及びゲート電極２７が形成されている。更に、これらゲート絶縁膜２６及びゲート電極２７の側壁にはスペーサ２８が形成されている。なお、上記ソース領域２１、ドレイン領域２２、及びゲート電極２７上面はシリサイド化されている。
【００１７】
ここで、Ｎチャネルの通常耐圧トランジスタＬＮＴのソース領域２１及びドレイン領域２２の不純物濃度は、例えば「５×１０１８〜５×１０２０個／ｃｍ３」とすることが望ましい。また、ＬＤＤ領域２３、２４の不純物濃度は、例えば「１×１０１７〜１×１０１９個／ｃｍ３」とすることが望ましい。
【００１８】
また、図示しないＰチャネルの通常耐圧トランジスタのソース領域及びドレイン領域の不純物濃度は、「１×１０１８〜１×１０２０個／ｃｍ３」とすることが望ましい。また、Ｐチャネルの通常耐圧トランジスタのＬＤＤ領域の不純物濃度は、例えば「１×１０１７〜１×１０１９個／ｃｍ３」となるようにすることが望ましい。
【００１９】
なお、上記各ソース領域及びドレイン領域やＬＤＤ領域の不純物濃度は、それが形成されているウェルの不純物濃度よりも大きくなるようにする。
【００２０】
次に、高耐圧トランジスタについて、Ｎチャネルの高耐圧トランジスタＵＮＴを例にとって説明する。すなわち、Ｐウェル３０には、Ｎチャネルの高耐圧トランジスタＵＮＴのソース領域３１及びチャネル３３間に、溝３４が形成されており、該溝３４内には絶縁物３４ｚが充填されている。また、Ｐウェル３０には、Ｎチャネルの高耐圧トランジスタＵＮＴのドレイン領域３２及びチャネル３３間に、溝３５が形成されており、該溝３５内には絶縁物３５ｚが充填されている。
【００２１】
更に、Ｐウェル３０には、チャネル３３側からソース領域３１側へと溝３４に沿ってソース領域３１よりもその不純物濃度が小さいＬＤＤ領域３６が形成されている。このＬＤＤ領域３６は、上記溝３４に沿った第１領域３６ａとソース領域３１の下方に位置する第２領域３６ｂとを有している。また、Ｐウェル３０には、チャネル３３側からドレイン領域３２側へと溝３５に沿ってドレイン領域３２よりもその不純物濃度が小さいＬＤＤ領域３７が形成されている。このＬＤＤ領域３７は、上記溝３５に沿った第１領域３７ａとドレイン領域３２の下方に位置する第２領域３７ｂとを有している。
【００２２】
このように、ＬＤＤ領域３６、３７を有することで、ソース領域３１及びドレイン領域３２間の動作時の耐圧を十分に維持することができるようになる。しかも、このＬＤＤ領域３６、３７がこれらよりも高濃度のソース領域３１及びドレイン領域３２と接続されているために、これらの抵抗を低減することができ、ひいてはトランジスタの動作速度等を好適に維持することができるようになる。
【００２３】
また、上記ソース領域３１は、その底面がＬＤＤ領域３６によって覆われており、その側面が絶縁物３４ｚ及び素子分離絶縁膜６１によって覆われている。一方、上記ドレイン領域３２は、その底面がＬＤＤ領域３７によって覆われており、その側面が絶縁物３５ｚ及び素子分離絶縁膜６１によって覆われている。これにより、ソース領域３１とＰウェル３０や、ドレイン領域３２とＰウェル３０とのジャンクション耐圧の向上が図られている。すなわち、ソース領域３１及びドレイン領域３２の側面は、絶縁物３４ｚ、３５ｚ、素子分離絶縁膜６１によりＰウェル３０との電気的なジャンクション（結合）が防止されている。また、ソース領域３１及びドレイン領域３２の底面は、ＬＤＤ領域３６、３７と接触しているために、ソース領域３１及びドレイン領域３２とＰウェル３０との間の不純物濃度勾配が緩和されており、これによりソース領域３１及びドレイン領域３２とＰウェル３０との間のジャンクション耐圧の向上が図られている。
【００２４】
上記チャネル３３上方には、ゲート絶縁膜３８及びゲート電極３９が形成されている。更に、これらゲート絶縁膜３８及びゲート電極３９の側壁にはスペーサＳが形成されている。なお、上記ソース領域３１、ドレイン領域３２、及びゲート電極３９上面はシリサイド化されている。
【００２５】
ここで、Ｎチャネルの高耐圧トランジスタＵＮＴのソース領域３１及びドレイン領域３２の不純物濃度は、例えば「５×１０１８〜５×１０２０個／ｃｍ３」とすることが望ましく、ＬＤＤ領域３６、３７の不純物濃度は、例えば「２×１０１７〜２×１０１９個／ｃｍ３」とすることが望ましい。
【００２６】
また、図示しないＰチャネルの高耐圧トランジスタのソース領域及びドレイン領域の不純物濃度は、「１×１０１８〜１×１０２０個／ｃｍ３」とすることが望ましく、ＬＤＤ領域の不純物濃度は、例えば「２×１０１７〜２×１０１９個／ｃｍ３」とすることが望ましい。
【００２７】
なお、上記各ソース領域及びドレイン領域やＬＤＤ領域の不純物濃度は、それが形成されているウェルの不純物濃度よりも大きくなるようにする。
【００２８】
図１（ｂ）に、上記Ｎチャネルの高耐圧トランジスタＵＮＴの平面図を示し、ソース領域３１、ドレイン領域３２、チャネル３３、及びＬＤＤ領域３６、３７についての鉛直上方から鉛直下方への投影図である。同図１（ｂ）に示されるように、ＬＤＤ領域３６は、その幅（チャネル幅方向の長さ）がソース領域３１側よりもチャネル３３側で狭くなるように形成されている。すなわち、溝３４の下方領域において、ソース領域３１からチャネル３３に亘って段階的に幅が狭くなっている。また、ＬＤＤ領域３７においても同様に、その幅がドレイン領域３２側よりもチャネル３３側で狭くなるように形成されており、溝３５の下方領域において、段階的に幅が狭くなっている。
【００２９】
これに対し、図１（ｃ）に示す通常耐圧トランジスタＬＮＴのＬＤＤ領域２３、２４のゲート幅方向の長さには変化がない。
【００３０】
以下、上記半導体装置の製造工程について、図２〜図４を用いて説明する。
【００３１】
この一連の工程においては、まず図２（ａ）に示すように、Ｐ型の半導体基板１上に、熱酸化膜８０、及びシリコン窒化膜８１を順次堆積する。次に、リソグラフィ技術を用いて、上記シリコン窒化膜８１のうち、上記溝３４、３５や素子分離溝６０とする領域を開口させる。そして、図２（ｂ）に示すように、シリコン窒化膜８１及び熱酸化膜８０をマスクとして、半導体基板１をエッチングすることで、溝３４、３５、素子分離溝６０を形成する。ここで、溝３４、３５の深さは、例えば「０．０５〜０．４５μｍ」とすればよく、また、その幅は例えば「０．３〜３．０μｍ」とすればよい。
【００３２】
なお、これら図２（ａ）及び図２（ｂ）に示した工程において、上記Ｐチャネルの高耐圧トランジスタ用の溝等も同時に形成する。ちなみに、これら図２（ａ）及び図２（ｂ）に示した工程は、周知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を利用する工程である。
【００３３】
次に、図２（ｃ）に示すように、レジスト８２にて素子分離溝６０等をマスクしつつ半導体基板１の溝３４、３５による開口部に斜め方向からＮ型の導電型に対応する不純物の注入を行うことで上記ＬＤＤ領域３６、３７のうちの第１領域３６ａ、３７ｂを形成する。この図２（ｃ）では、上記Ｎチャネルの高耐圧トランジスタＵＮＴの溝３４、３５に不純物を注入する場合を例示してあり、このときには、Ｐチャネルの高耐圧トランジスタ用の溝にはレジスト８２によるマスクがなされている。また、この不純物の注入に際し、先の図１（ｂ）に示す態様にてＬＤＤ領域３６、３７の幅（チャネル幅方向の長さ）を段階的に狭くするように形成すべく、レジスト８２は、その形状に合わせて形成されている。
【００３４】
なお、この図２（ｃ）に示す工程の前、又は同工程の後には、Ｐチャネルの高耐圧トランジスタ用の溝に対応する半導体基板１の開口部にＰ型の導電型に対応した不純物を注入する処理を行い、この際、Ｎチャネルの高耐圧トランジスタ用の溝にはマスクをする。そして、これにより、Ｐチャネルの高耐圧トランジスタのＬＤＤ領域のうちの溝に沿った領域である第１領域を形成する。
【００３５】
このように、ソース領域３１及びドレイン領域３２とする領域とチャネル３３とする領域との間に溝３４、３５を形成した後、この溝３４、３５を利用して半導体基板１に不純物を注入することでＬＤＤ領域３６、３７を形成する。
【００３６】
次に、図３（ａ）に示すように、半導体基板１上にシリコン酸化膜８３を堆積する。ここで、シリコン酸化膜８３の堆積量は、溝３４、３５や素子分離溝６０上方におけるシリコン酸化膜８３の高さがシリコン窒化膜８１の上面以上となるような量に設定することが望ましい。
【００３７】
そして、シリコン窒化膜８１をストッパとし、化学機械研磨（ＣＭＰ）法にてシリコン酸化膜８３を除去する。更に、図３（ｂ）に示すように、シリコン窒化膜８１及び熱酸化膜８０をエッチング除去する。これにより、素子分離溝６０に素子分離絶縁膜６１が、また溝３４、３５に絶縁物３４ｚ、３５ｚがそれぞれ充填されることとなる。
【００３８】
更に、図３（ｂ）に示すように、上記ディープウェル５０や上記Ｐウェル２０、３０、上記Ｎウェル１０、４０をそれぞれ形成する。ここで、ディープウェル５０の形成については、通常耐圧トランジスタの形成領域であるＰウェル２０やＮウェル１０の形成領域をマスクして、Ｎ型の導電型に対応した不純物の注入を行うようにすればよい。また、Ｐウェル２０、３０やＮウェル１０、４０の形成については、これら各ウェルとする領域以外をマスクして同各ウェルの導電型に対応する不純物の注入を各別に行えばよい。
【００３９】
なお、上記ＬＤＤ領域３６、３７を先の図１（ｂ）に示した形状とすることで、先の図２（ｃ）に示した工程や図３（ｂ）に示す工程におけるマスクの合わせずれ等に対するＬＤＤ領域３６及びＬＤＤ領域３７の端部同士のショートを好適に回避することができる。
【００４０】
次に、図３（ｃ）に示すように、各トランジスタのゲート絶縁膜を形成する。
これは、例えば以下のような工程を有して行えばよい。（イ）半導体基板に所定の膜厚にて絶縁膜を形成する。（ロ）高耐圧トランジスタの形成される領域をマスクして上記（イ）の工程において形成された絶縁膜のうち、通常耐圧トランジスタの形成される領域の絶縁膜を除去する。（ハ）半導体基板１上に上記ゲート絶縁膜２６に対応した膜厚の絶縁膜を形成する。なお、上記（イ）の工程における所定の膜厚は、同（イ）の工程及び（ハ）の工程において形成される絶縁膜の膜厚の合計が、上記ゲート絶縁膜３８の膜厚となるようにする。
【００４１】
こうして各ゲート絶縁膜を形成した後、上記ゲート電極２７、３９等、通常耐圧トランジスタ及び高耐圧トランジスタのゲート電極を同時に一括して形成する。
【００４２】
次に、図４（ａ）に示すように、Ｎウェル１０、４０やＰウェル２０をマスクしつつＮ型の導電型に対応する不純物も注入をすることで、ＬＤＤ領域３６、３７のうち、溝３４、３５から素子分離絶縁膜６１にかけて上記第２領域３６ｂ、３７ｂを形成する。なお、この図４（ａ）に示す工程の前、又は後に、Ｎウェル１０やＰウェル２０、３０をマスクしつつＰ型の導電型に対応する不純物を注入することで、Ｐチャネルの高耐圧トランジスタの上記第２領域を形成する。
【００４３】
次に、図４（ｂ）に示すように、通常耐圧のＮチャネルトランジスタやＰチャネルトランジスタの所定領域に、Ｎ型、或いは、Ｐ型に対応する不純物を注入し、通常耐圧トランジスタ用のＬＤＤ領域を形成する。
【００４４】
こうして、通常耐圧トランジスタのＬＤＤ領域を形成した後、同図４（ｂ）に示すように、上記通常耐圧トランジスタのスペーサ２８や、高耐圧トランジスタのスペーサＳ等を形成する。このスペーサの形成については、例えば化学気相成長法（ＣＶＤ）にて半導体基板１にシリコン酸化膜を堆積した後、同堆積されたシリコン酸化膜を異方性エッチングにてエッチングすることで行えばよい。
【００４５】
次に、図４（ｃ）に示すように、Ｐウェル２０、３０以外の領域をマスクしてＮ型の導電型に対応する不純物を注入することで、Ｎチャネルの通常耐圧トランジスタＬＮＴのソース領域２１及びドレイン領域２２と、Ｎチャネルの高耐圧トランジスタＵＮＴのソース領域３１及びドレイン領域３２とを一括して形成する。なお、この図４（ｃ）に示す工程の前、又は後に、Ｎウェル１０、４０以外の領域をマスクしてＰ型の導電型に対応する不純物を注入することで、通常耐圧及び高耐圧のＰチャネルトランジスタのソース領域及びドレイン領域を一括して形成する。
【００４６】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
【００４７】
（１）高耐圧トランジスタのソース領域及びドレイン領域とチャネルとの間に絶縁物の充填された溝が形成されているとともに、チャネル側からソース領域及びドレイン領域側へと溝に沿ってＬＤＤ領域を形成した。これにより、ソース領域及びドレイン領域間の動作時の耐圧を十分に維持することができるようになる。しかも、このＬＤＤ領域がこれらよりも高濃度のソース領域及びドレイン領域と接続されているために、これらの抵抗を低減することができ、ひいてはトランジスタの動作速度等を好適に維持することができるようになる。
【００４８】
（２）高耐圧トランジスタのソース領域及びドレイン領域の境界面を素子分離絶縁膜６１等の絶縁物やＬＤＤ領域で覆った。これにより、高耐圧トランジスタのソース領域及びドレイン領域とＰウェル３０やＮウェル４０とのジャンクション耐圧を好適に確保することができるようになる。
【００４９】
（３）高耐圧トランジスタのＬＤＤ領域の幅を、ソース領域及びドレイン領域側よりもチャネル側で狭くなるように設定した。これにより、ＬＤＤ領域の形成に用いるフォトマスクの位置ずれに対してマージンを設けることができる。すなわち、ＬＤＤ領域３６、３７を形成するために用いるフォトマスクのマスクパターンは、図１（ｂ）に示すＬＤＤ領域３６とＬＤＤ領域３７との境界で分離されておらず、ＬＤＤ領域３６からＬＤＤ領域３７にかけて連続している。このため、ＬＤＤ領域３６、３７の幅がチャネル領域の幅と略同一でチャネル側からソース領域及びドレイン領域側に亘って一定の場合、図１（ｂ）の縦方向にフォトマスクがずれたとすると、チャネル３３の端部よりも外の領域でＬＤＤ領域３６とＬＤＤ領域３７とが連続して形成されてしまう。そしてこのため、ソース領域及びドレイン領域間が短絡してしまうおそれがある。これに対し、本実施形態によれば、チャネル側で幅が狭く設定されているため、フォトマスクの若干の位置ずれがあったとしても、ＬＤＤ領域３６とＬＤＤ領域３７とが連続して形成されることがなく、ソース領域及びドレイン領域間が短絡することがない。
【００５０】
（４）トリプルウェル構造を有して、高耐圧トランジスタの形成のためのＮウェル４０及びＰウェル３０を包含するようにしてディープウェル５０を形成した。これにより、Ｎチャネルの高耐圧トランジスタの動作電圧をこれの形成される各Ｐウェル毎に各別に設定することができる。また、通常耐圧トランジスタ側からのノイズが高耐圧トランジスタ側へ侵入することを回避することもできる。
【００５１】
（５）高耐圧トランジスタのソース領域及びドレイン領域とする領域とチャネルとする領域との間に溝を形成した後、同半導体基板の溝による開口部に不純物を注入することで同溝に沿ってＬＤＤ領域を形成した。これにより、溝に対するＬＤＤ領域の位置合わせが容易となるため、位置合わせを正確にしてＬＤＤ領域を形成することができる。このため、ゲート電極を配置する前にＬＤＤ領域が正規の位置から大きくずれることがなくなり、ゲート電極とＬＤＤ領域との位置合わせが容易となる。よって、ゲート電極とＬＤＤ領域との合わせずれを考慮してゲート電極に設けられるマージンを極力抑制することができ、半導体装置の微細化を図ることができる。
【００５２】
（６）高耐圧トランジスタの溝と素子分離溝６０とを同時に形成した。これにより、製造工程を簡素化することができる。
【００５３】
（７）溝への絶縁物の充填と、素子分離溝６０への素子分離絶縁膜６１の充填とを同時に行うことで、製造工程を簡素化することができる。
【００５４】
（第２の実施形態）
以下、本発明にかかる半導体装置の第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５５】
図５に、本実施形態にかかる半導体装置の断面構成を示す。本実施形態にかかる半導体装置も、通常耐圧トランジスタと、これよりも耐圧の高い高耐圧トランジスタとを備えている。しかも、これら通常耐圧トランジスタ及び高耐圧トランジスタは、いずれも相補型のトランジスタ（ＣＭＯＳ）として形成されている。
なお、図５において、先の図１に対応する部材については、便宜上、同一の符号を付している。
【００５６】
そして、これら各Ｐチャネル及びＮチャネルの通常耐圧トランジスタや、Ｐチャネル及びＮチャネルの高耐圧トランジスタを形成するために、本実施形態にかかる半導体装置も、トリプルウェル構造を有して構成されている。すなわち、Ｐ型の半導体基板１には、通常耐圧トランジスタを形成するためのＮウェル１１０及びＰウェル１２０と、高耐圧トランジスタを形成するためのＰウェル１３０及びＮウェル１４０とが形成されている。そして、これら高耐圧トランジスタを形成するＰウェル１３０及びＮウェル１４０を包含するようにしてＮ型の導電型を有するディープウェル１５０が形成されている。
【００５７】
ただし、これらＰウェル１３０、ディープウェル１５０は、溝３４、３５の下方領域に、半導体基板１表面からの深度を拡大させる段差１３０ｄ、１５０ｄを有して形成されている。
【００５８】
以下、本実施形態にかかる半導体装置の製造工程について、図６を用いて説明する。
【００５９】
図６（ａ）は、先の図２（ｂ）に示す工程に続く工程を示している。この図６（ｂ）に示すように、溝３４、３５や素子分離溝６０を形成した後、熱酸化膜８０やシリコン窒化膜８１のうち、溝３４、３５による半導体基板１の開口上端部近傍の部分を除去する。そして、その後、レジスト８２にて素子分離溝６０等をマスクしつつ半導体基板１の溝３４、３５による開口部に斜め方向からＮ型の導電型に対応する不純物の注入を行うことで上記ＬＤＤ領域３６、３７を形成する。この図６（ａ）では、上記Ｎチャネルの高耐圧トランジスタＵＮＴの溝３４、３５に不純物を注入する場合を例示してあり、このときには、Ｐチャネルの高耐圧トランジスタ用の溝にはレジスト８２によるマスクがなされている。また、この不純物の注入に際し、先の図１（ｂ）に示す態様にてチャネル幅方向の長さを縮小するようにＬＤＤ領域３６、３７を形成すべく、レジスト８２は、溝３４、３５の所定箇所に対してもこれをマスクするように形成されている。
【００６０】
このように、熱酸化膜８０やシリコン窒化膜８１のうち、溝３４、３５による半導体基板１の開口上端部近傍の部分を除去した後、不純物の注入を行うことで、ＬＤＤ領域３６の第１領域３６ａ、３７ａのみならず第２領域３６ｂ、３７ｂも同時に形成する。
【００６１】
次に、図６（ｂ）に示すように、ＬＤＤ領域３６、３７を形成するための不純物注入に用いたレジスト８２、シリコン窒化膜８１をそのままの状態として、半導体基板１にＮ型の導電型に対応する不純物を注入することで、上記ディープウェル１５０の原型となるウェル１５０´を形成する。これにより、半導体基板１には、上記Ｎチャネルの高耐圧トランジスタの形成領域に上記ディープウェル１５０と同じＮ型の導電型を有するウェル１５０´が形成される。このウェル１５０´は、上記溝３４、３５の下方領域に、半導体基板１表面からの深度を拡大させる段差１５０ｄを有するものである。
【００６２】
更に、図６（ｃ）に示すように、ＬＤＤ領域３６、３７を形成するための不純物注入に用いたレジスト８２、シリコン窒化膜８１をそのままの状態として、半導体基板１にＰ型の導電型に対応する不純物を注入することで、上記Ｐウェル１３０の原型となるウェル１３０´を形成する。これにより、半導体基板１には、上記Ｎチャネルの高耐圧トランジスタの形成領域に上記Ｐウェル１３０と同様のＰ型の導電型を有するウェル１３０´が形成される。このウェル１３０´は、上記溝３４、３５の下方領域に、半導体基板１表面からの深度を拡大させる段差１３０ｄを有するものである。
【００６３】
なお、図示しないが、この図６（ａ）の工程の前、又は図６（ｃ）の工程の後に、Ｐチャネルの高耐圧トランジスタの形成領域においても、図６（ａ）〜図６（ｃ）に示した処理と同様の処理を行う。なお、Ｐチャネルの高耐圧トランジスタにおいては、段差をウェルに形成する必要はない。すなわち、Ｐチャネルの高耐圧トランジスタは、Ｐ型の半導体基板１の表面領域にＮ型のウェルが形成され、このＮ型のウェル内に、更にＮ型のウェルが形成される。このため、Ｐチャネルの高耐圧トランジスタでは、溝の下方領域におけるＮ型ウェルの深さ方向の距離が確保される。
【００６４】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）〜（７）の効果に加えて、更に以下の効果を得ることができる。
【００６５】
（８）Ｐウェル１３０、ディープウェル１５０を、溝の下方領域に、半導体基板１表面からの深度を拡大させる段差を有して形成した。これにより、ＬＤＤ領域とＰウェル１３０と間、並びにＬＤＤ領域とディープウェル１５０と間の距離を十分に確保することができ、ひいてはラッチアップ等を回避することができる。
【００６６】
（９）熱酸化膜８０やシリコン窒化膜８１のうち、溝３４、３５による半導体基板１の開口上端部近傍の部分を除去した後、不純物の注入を行うことで、ＬＤＤ領域３６の第１領域３６ａ、３７ａのみならず第２領域３６ｂ、３７ｂも同時に形成することができる。
【００６７】
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００６８】
・第２の実施形態において、必ずしもＬＤＤ領域３６、３７を形成するための不純物の注入は、熱酸化膜８０やシリコン窒化膜８１のうち、溝３４、３５による半導体基板１の開口上端部近傍の部分を除去した後に行うものに限らない。この場合であっても、Ｐウェル１３０、ディープウェル１５０を、溝の下方領域に、半導体基板１の上面からの深度が大きくなるような段差を有して形成することで、上記（８）記載の効果を得ることはできる。
【００６９】
・第２の実施形態において、必ずしもＰウェル１３０、ディープウェル１５０を、溝の下方領域に、半導体基板１表面からの深度を拡大させる段差を有して形成しなくてもよい。この場合であっても、熱酸化膜８０やシリコン窒化膜８１のうち、溝３４、３５による半導体基板１の開口上端部近傍の部分を除去した後、不純物の注入を行うことで、ＬＤＤ領域３６、３７の形成工程を低減することはできる。
【００７０】
・ソース領域及びドレイン領域の両端が溝及び素子分離絶縁膜の少なくとも一方によって覆われていなくても、溝に沿ってＬＤＤ領域を備えることでソース領域及びドレイン領域間の耐圧を確保することはできる。更に、ＬＤＤ領域をソース領域及びドレイン領域と接続させることで、トランジスタの抵抗を抑制することはできる。
【００７１】
・高耐圧トランジスタ形成用の溝については、必ずしも素子分離溝と同一工程にて形成しなくてもよい。
【００７２】
・高耐圧トランジスタ形成用の溝の深度と素子分離溝の深度とは必ずしも一致させなくてもよい。
【００７３】
・高耐圧トランジスタの構造については、溝に沿ってＬＤＤ領域（低濃度拡散領域）が形成される構造を有する範囲で適宜変更してよい。例えばシリサイド構造やスペーサＳはこれを設けなくてもよい。この際、溝は、必ずしもチャネル３３を挟んで両側に形成する必要がなく、ソース領域よりも高い電圧が印加されるドレイン領域側だけに形成してもよい。この場合、ソース領域及びこれに対応するＬＤＤ領域は、通常耐圧用トランジスタのソース領域及びＬＤＤ領域と同一の構成を有する。
【００７４】
・ディープウェル等、各ウェルの形成時期については、上記各実施形態で例示したものに限らない。例えば溝の形成に先だってディープウェルを形成してもよい。
【００７５】
・半導体装置としては、相補型（ＣＭＯＳ）構造やトリプルウェル構造を有するものに限らない。また、特性の異なる複数のトランジスタを有する構成にも限らない。要は、上記各実施形態及びそれらの変形例に記載の高耐圧トランジスタを備えることで、耐圧特性等、トランジスタ性能を所望に維持しつつも、その抵抗を好適に抑制することができる。
【００７６】
【発明の効果】
本発明によれば、トランジスタ性能を所望に維持しつつも、その抵抗を好適に抑制することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の第１の実施形態の構成を示す図。
【図２】同実施形態の製造工程を示す断面図。
【図３】同実施形態の製造工程を示す断面図。
【図４】同実施形態の製造工程を示す断面図。
【図５】本発明にかかる半導体装置の第２の実施形態の構成を示す断面図。
【図６】同実施形態の製造工程を示す断面図。
【符号の説明】
１…半導体基板、１０…Ｎウェル、２０…Ｐウェル、２１…ソース領域、２２…ドレイン領域、２３、２４…ＬＤＤ領域、２５…チャネル、２６…ゲート絶縁膜、２７…ゲート電極、３０…Ｐウェル、３１…ソース領域、３２…ドレイン領域、３３…チャネル、３４、３５…溝、３４ｚ、３５ｚ…絶縁物、３６、３７…ＬＤＤ領域、３８…ゲート絶縁膜、３９…ゲート電極、４０…Ｎウェル、５０…ディープウェル、６０…素子分離溝、６１…素子分離領域、８０…熱酸化膜、８１…シリコン窒化膜、８２…レジスト、８３…シリコン酸化膜、１１０…Ｎウェル、１２０…Ｐウェル、１３０…Ｐウェル、１４０…Ｎウェル、１５０…ディープウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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