(57)【要約】【課題】表示パネルの表示を制御するためのデータの読出し動作、および読み出されたデータの処理動作を適切な周波数のクロックに基づいて実行できる表示パネル駆動装置等を提供する。【解決手段】アドレスデータを記憶するフレームメモリ１と、クロックＡに基づいてフレームメモリ１からアドレスデータを読み出す読出制御部３と、読出制御部３により読み出されたアドレスデータを転送するシリアライザ７と、シリアライザ７により転送されたアドレスデータに基づいてプラズマディスプレイパネル３０を駆動する駆動部１００Ｂとを備える。そして、フレームメモリ１とシリアライザ７との間にＦＩＦＯメモリ６１〜６３を配置することにより、アドレスデータの読出し動作のクロック（クロックＡ）と、読み出されたアドレスデータの処理動作データのクロック（クロックＢ）とを分離する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
表示制御データを記憶するメモリと、第１の周波数の第１のクロックに基づいて前記メモリから前記表示制御データを読み出す読出し手段と、前記読出し手段により読み出された前記表示制御データを転送するデータ転送手段と、前記データ転送手段により転送された前記表示制御データに基づいて表示パネルを駆動する表示パネル駆動部とを備えた表示パネル駆動装置において、
前記メモリとデータ転送手段の間にクロック変換回路を設けたことを特徴とする表示パネル駆動装置。
【請求項２】
前記クロック変換回路はＦＩＦＯメモリを具備し、
前記ＦＩＦＯメモリには前記第１のクロックに基づいて前記表示制御データが書き込まれ、前記第１のクロックとは独立に設定された第２の周波数の第２のクロックに基づいて、前記ＦＩＦＯメモリに書き込まれた前記表示制御データが読み出されることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項３】
前記データ転送手段は、前記第２のクロックに同期してｎ倍の周波数の第３クロックおよび前記第２の周波数の第４のクロックを発生する第１のＰＬＬ回路と、
前記第１のＰＬＬ回路から出力される前記第３のクロックに基づいて前記表示制御データをパラレル／シリアル変換するパラレル／シリアル変換器と、
前記パラレル／シリアル変換器によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して伝送ラインを介して転送する転送部と、
前記伝送ラインを介して転送された前記表示制御データを受信する受信部と、
前記第１のＰＬＬ回路から出力され前記伝送ラインを介して伝送された前記第４のクロックに同期してｎ倍の周波数の第５のクロックおよび前記第４のクロックと同一周波数の第６のクロックを発生する第２のＰＬＬ回路と、
前記第２のＰＬＬ回路から出力される前記第５のクロックに基づいて、受信された前記表示制御データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備えることを特徴とする請求項１または２に記載の表示パネル駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネルなどのマトリクス方式の表示パネルを駆動する表示パネル駆動装置等に関する。
【０００２】
【従来の技術】
特開平１１−９５７１３号公報には、表示装置内においてデジタルデータである画像データ等をライン上で伝送する表示パネル駆動装置が記載されている。ここでは、このデジタル信号をＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）で伝送する方式（差動シリアル伝送方式）が用いられている。ＬＶＤＳによる伝送方式は、２本の信号線を対称的に逆相で駆動し、２本の信号線の信号の差を伝送する方式であるため、外部から混入するノイズが打ち消しあって信号に影響を与えにくい等の特長がある。
【０００３】
【発明が解決しようとする課題】
しかし、従来、このような方式で画像データ等をメモリから読出し、これを伝送する場合には、メモリからの画像データの読出しに用いられるクロックと、ＬＶＤＳによる伝送方式で用いられるクロックとは、同一周波数であるか、又は整数比の周波数であった。このため、メモリからの画像データの読出し動作に用いられるクロック、およびＬＶＤＳによる伝送の際又は伝送先の回路での動作に用いられるクロックの両者を最適なクロック周波数に設定できない場合があった。
【０００４】
本発明は、表示パネルの表示を制御するためのデータの読出し動作、および読み出されたデータの処理動作を適切な周波数のクロックに基づいて実行できる表示パネル駆動装置等を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の表示パネル駆動装置は、表示制御データを記憶するメモリと、第１の周波数の第１のクロックに基づいて前記メモリから前記表示制御データを読み出す読出し手段と、前記読出し手段により読み出された前記表示制御データを転送するデータ転送手段と、前記データ転送手段により転送された前記表示制御データに基づいて表示パネルを駆動する表示パネル駆動部とを備えた表示パネル駆動装置において、前記メモリとデータ転送手段の間にクロック変換回路を設けたことを特徴とする。
【０００６】
【発明の実施の形態】
以下、図１〜図４を参照して、本発明による表示パネル駆動装置の一実施形態について説明する。図１は本実施形態の表示パネル駆動装置を示すブロック図である。
【０００７】
図１に示すように、本実施形態の表示パネル駆動装置１００は、表示制御部１００Ａと、駆動部１００Ｂと、を伝送ラインＬ１およびＬ２により互いに接続して構成される。
【０００８】
図１に示すように、表示制御部１００Ａは、アドレスデータを逐次記憶するフレームメモリ１と、フレームメモリ１にアドレスデータを書き込むための書込制御部２と、フレームメモリ１からアドレスデータを読み出すための読出制御部３と、装置各部を制御する制御部４と、制御部４から出力されるクロックおよび読出制御部３から出力される信号ＨＡの論理積をとるアンド回路５と、アドレスデータ等のクロックを変換するクロック変換部６Ａと、クロック変換部６Ａから出力されたアドレスデータ等のパラレルデータをシリアル差動信号に変換するシリアライザ７と、制御部４の制御データメモリ４ａから読み出された各種制御データ等のクロックを変換するクロック変換部６Ｂと、クロック変換部６Ｂから出力された各種制御データ等のパラレルデータをシリアル差動信号に変換するシリアライザ１１と、を備える。
【０００９】
駆動部１００Ｂは、シリアライザ７から伝送ラインＬ１を介して転送されたシリアル差動信号を多ビットのパラレルデータに変換するデシリアライザ８と、シリアライザ１１から伝送ラインＬ２を介して転送されたシリアル差動信号を多ビットのパラレルデータに変換するデシリアライザ１２と、１ライン分のアドレスデータを記憶するシフトレジスタ１５、シフトレジスタ１５に１ライン分のアドレスデータが蓄積された時点で、１ライン分のアドレスデータをラッチするラッチ回路１６、および１ライン分のアドレスデータに応じて１ライン分のデータパルスを発生させ、このデータパルスをプラズマディスプレイパネル３０の列電極Ｚ１〜Ｚｍに同時に印加するアドレスドライバ１７を具備するアドレスドライバ部１８と、Ｙサステインパルスをプラズマディスプレイパネル３０のサステイン電極Ｙ１〜Ｙｎに同時に印加するサステインドライバ１９と、スキャンパルスをサステイン電極Ｙ１〜Ｙｎに順次印加するスキャンドライバ２０と、Ｘサステインパルスをプラズマディスプレイパネル３０のサステイン電極Ｘ１〜Ｘｎに同時に印加するサステインドライバ２１と、リセットパルスを発生するリセットパルス発生回路２０Ａ，２１Ａ、サステインドライバ１９、スキャンドライバ２０およびサステインドライバ２１等を制御する駆動制御部２２と、を備える。
【００１０】
図１に示すように、クロック変換部６Ａは、フレームメモリ１から読み出されたアドレスデータを順次記憶するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）メモリ６１と、アンド回路５から出力されるシフトクロックを順次記憶するＦＩＦＯメモリ６２と、制御部４から出力されるパルス生成用制御データを順次記憶するＦＩＦＯメモリ６３と、を備える。図１に示すように、ＦＩＦＯメモリ６１、ＦＩＦＯメモリ６２およびＦＩＦＯメモリ６３は、それぞれ制御部４から出力されるクロックＡに従って書込み動作を実行するとともに、制御部４から出力されるクロックＢに従って読み出し動作を実行する。これらのクロックＡおよびクロックＢの周波数は、互いに独立して設定することができる。例えば、両者の周波数が同一周波数でなく、かつ整数比にならないようにクロックＡおよびクロックＢの周波数を設定することもできる。
【００１１】
また、クロック変換部６Ｂは、制御データメモリ４ａから読み出されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他制御データおよびクロックＣをそれぞれ順次記憶するＦＩＦＯメモリ６４、ＦＩＦＯメモリ６５、ＦＩＦＯメモリ６６およびＦＩＦＯメモリ６７を備える。図１に示すように、ＦＩＦＯメモリ６４、ＦＩＦＯメモリ６５、ＦＩＦＯメモリ６６およびＦＩＦＯメモリ６７は、それぞれ制御部４から出力されるクロックＡに従って書き込み動作を実行するとともに、制御部４から出力されるクロックＢに従って読み出し動作を実行する。
【００１２】
後述するように、本実施形態の表示パネル駆動装置１００では、クロック変換部６Ａおよびクロック変換部６Ｂによって、アドレスデータ、各種制御データ等を取り扱うクロック周波数をクロックＡからクロックＢに変換するようにしている。これにより、フレームメモリ１、制御データメモリ４ａ等からのデータの読出し動作と、クロック変換部６Ａおよびクロック変換部６Ｂよりも後段におけるデータの処理動作のクロック周波数を独立して設定することができる。このため、各動作に対しそれぞれ最適なクロック周波数を選択することが可能となる。
【００１３】
図１に示すように、シリアライザ７は、制御部４からのクロックＢを受けて送信クロックを生成するＰＬＬ部７１と、フレームメモリ１から読み出されたアドレスデータ、アンド回路６から出力されたシフトクロック、および制御部４から出力されたパルス生成用制御データを制御部４からのクロックＢに基づいてそれぞれラッチする入力ラッチ部７２と、入力ラッチ部７２によりラッチされたパラレルデータをＰＬＬ部７１からの、制御部４から入力されたクロックＢのｎ倍の周波数のクロックに基づいてシリアル化するパラレル／シリアル変換部７３と、パラレル／シリアル変換部７３から出力されたシリアルデータをツイストケーブル等からなる伝送ラインＬ１を介して差動シリアル送信する送信出力部７４と、を備える。
【００１４】
デシリアライザ８は、伝送ラインＬ１を介して転送された差動シリアル信号を受信する受信部８１と、伝送ラインＬ１を介して転送された転送クロックを受けてクロックを生成するＰＬＬ部８２と、受信部８１から出力されるシリアル信号をＰＬＬ部８２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化するシリアル／パラレル変換部８３と、シリアル／パラレル変換部８３から出力されたパラレルデータをＰＬＬ部８２からのクロックでラッチする出力ラッチ部８４と、を備える。なお、上記転送クロックおよび出力ラッチ部８４に与えられるクロックは、ＰＬＬ部７１に入力されるクロックＢと同一周波数である。
【００１５】
図１に示すように、シリアライザ１１は、制御部４からのクロックＢを受けて送信クロックを生成するＰＬＬ部１１１と、制御データメモリ４ａから出力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データ、およびクロックを、それぞれ制御部４から出力されたクロックＢに基づいてラッチする入力ラッチ部１１２と、入力ラッチ部１１２によりラッチされたパラレルデータを、制御部５から入力されたクロックのｎ倍の周波数のクロックに基づいてシリアル化するパラレル／シリアル変換部１１３と、パラレル／シリアル変換部１１３から出力されたシリアルデータをツイストケーブル等からなる伝送ラインＬ２を介して差動シリアル送信する送信出力部１１４と、を備える。
【００１６】
デシリアライザ１２は、伝送ラインＬ２を介して転送された差動シリアル信号を受信する受信部１２１と、伝送ラインＬ２を介して転送された転送クロックを受けてクロックを生成するＰＬＬ部１２２と、受信部１２１から出力されるシリアル信号をＰＬＬ部１２２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化するシリアル／パラレル変換部１２３と、シリアル／パラレル変換部１２３から出力されたパラレルデータをＰＬＬ部１２２からのクロックでラッチする出力ラッチ部１２４と、を備える。なお、上記転送クロックおよび出力ラッチ部１２４に与えられるクロックは、ＰＬＬ部１１１に入力されるクロックＢと同一周波数である。
【００１７】
図１に示すように、駆動制御部２２には、デシリアライザ１２から出力されたクロックが与えられ、駆動制御部２２はこのクロックに基づいて駆動パルスの発生タイミングを制御する。
【００１８】
次に、表示パネル駆動装置１００の動作について説明する。
【００１９】
プラズマディスプレイパネル３０を駆動する期間としての１フィールドは、複数のサブフィールドＳＦ１〜ＳＦＮにより構成される。図２に示すように、各サブフィールドには、点灯させるセルを選択するアドレス期間と、そのアドレス期間において選択されたセルを所定時間点灯させ続けるサステイン期間とが設けられている。また、最初のサブフィールドであるＳＦ１の先頭部分には、前のフィールドでの点灯状態をリセットするためのリセット期間がさらに設けられている。このリセット期間では、すべてのセルを点灯セル（壁電荷が形成されているセル）に、または消灯セル（壁電荷が形成されていないセル）にリセットする。前者の場合には、所定のセルを消灯セルに切換え、後者の場合には、後続のアドレス期間において所定のセルを点灯セルに切換える。サステイン期間はサブフィールドＳＦ１〜ＳＦＮの順に段階的に長くされており、点灯させ続けるサブフィールドの個数を変化させることにより、所定の階調表示が可能とされている。
【００２０】
図３に示す各サブフィールドのアドレス期間では、１ラインごとにアドレス走査が行われる。すなわち、第１のラインを構成する行電極Ｙ１に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第１のラインのセルに対応するアドレスデータに応じたデータパルスＤＰ１が印加され、次に第２のラインを構成する行電極Ｙ２に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第２のセルに対応するアドレスデータに応じたデータパルスＤＰ２が印加される。第３のライン以下についても同様に走査パルスおよびデータパルスが同時に印加される。最後に、第ｎのラインを構成する行電極Ｙｎに走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第ｎのラインのセルに対応するアドレスデータに応じたデータパルスＤＰｎが印加される。上記のようにアドレス期間では、所定のセルを点灯セルから消灯セルに、または消灯セルから点灯セルに切換える。
【００２１】
このようにしてアドレス走査が終了すると、サブフィールドにおけるすべてのセルが、それぞれ点灯セルあるいは消灯セルのいずれかに設定されており、次のサステイン期間においてサステインパルスが印加されるごとに点灯セルのみ発光を繰り返す。図３に示すように、サステイン期間では行電極Ｘ１〜Ｘｎおよび行電極Ｙ１〜Ｙｎに対し、ＸサステインパルスおよびＹサステインパルスが、それぞれ所定のタイミングで繰り返し印加される。そして、最後のサブフィールドＳＦＮには、全セルを消灯セルに設定する消去期間が設けられている。
【００２２】
次に、プラズマディスプレイパネル３０の駆動に用いられるアドレスデータおよび各種制御データ等の信号処理について説明する。
【００２３】
図１に示すように、フレームメモリ１から読み出されたアドレスデータ、アンド回路６から出力されたシフトクロック、および制御データメモリ４ａから読み出されたパルス生成用制御データは、クロック変換部６ＡのＦＩＦＯメモリ６１、ＦＩＦＯメモリ６２およびＦＩＦＯメモリ６３に、それぞれ順次書き込まれる。クロック変換部６ＡのＦＩＦＯメモリ６１、ＦＩＦＯメモリ６２およびＦＩＦＯメモリ６３から読み出されたアドレスデータ、シフトクロックおよびパルス生成用制御データは、シリアライザ７に入力される。
【００２４】
図１に示すように、書込制御部２、読出制御部３および制御データメモリ４Ａには、制御部４からのクロックＡが供給されており、書込制御部２および読出制御部３によるフレームメモリ１へのアドレスデータの書込み動作、フレームメモリ１からのアドレスデータの読出し動作、および制御データメモリ４Ａからのパルス生成用制御データの読出し動作は、クロックＡに基づいて実行される。また、クロック変換部６ＡのＦＩＦＯメモリ６１、ＦＩＦＯメモリ６２およびＦＩＦＯメモリ６３へのアドレスデータ、シフトクロックおよびパルス生成用制御データの書込み動作も、クロックＡに基づいて実行される。
【００２５】
一方、クロック変換部６ＡのＦＩＦＯメモリ６１、ＦＩＦＯメモリ６２およびＦＩＦＯメモリ６３からのアドレスデータ、シフトクロックおよびパルス生成用制御データの読出し動作は、クロックＢに基づいて実行される。また、シリアライザ７およびデシリアライザ８の動作も、クロックＢあるいはクロックＢから生成されたクロックに基づいて実行される。このように、クロック変換部６Ａからの各データの読出し動作およびクロック変換部６Ａよりも後段における動作は、クロックＢに基づいて実行される。
【００２６】
上記のように、本実施形態の表示パネル駆動装置１００では、クロック変換部６Ａよりも前段に配置されたフレームメモリ１および制御データメモリ４Ａからの各データの読出し動作はクロックＡに基づいて実行され、クロック変換部６Ａからの各データの読出し動作およびクロック変換部６Ａよりも後段での動作は、クロックＢに基づいて実行される。すなわち、クロック変換部６Ａによってクロック変換部６Ａよりも前段に配置されたフレームメモリ１の動作のクロック（クロックＡ）と、クロック変換部６Ａよりも後段における、読み出された上記各データの処理動作のクロック（クロックＢ）とを互いに分離することができる。そして、本実施形態では、クロックＡおよびクロックＢの周波数を互いに独立して設定することができるため、クロックＡおよびクロックＢの周波数を、それぞれの動作に合わせて最適な周波数に設定することが可能となる。
【００２７】
クロック変換部６Ａから読み出されたアドレスデータ、シフトクロックおよびパルス生成用制御データは、制御部４からのクロックＢに基づいて入力ラッチ部７２によりラッチされるとともに、パラレル／シリアル変換部７３によりシリアル変換され、送信出力部７４により差動シリアル伝送方式（ＬＶＤＳ伝送方式）に従った信号に変換される。このようにして得られた差動シリアル信号（ＬＶＤＳ信号）が、伝送ラインＬ１を介して高速ＬＶＤＳデータ転送される。ここで、アドレスデータはＲ、Ｇ、Ｂの各セルに対するサブフィールドごとのビットデータ（シリアルデータ）であり、Ｒ、Ｇ、Ｂのそれぞれのシリアルデータがシフトクロックおよびパルス生成用制御データとともにシリアライザ７にパラレルに入力される。これらのパラレルデータが、シリアライザ７においてシリアル変換される。
【００２８】
伝送ラインＬ１を介して転送されたシリアル信号は、デシリアライザ８においてパラレル変換され、元のパラレル信号が復元される。
【００２９】
図４はアドレスデータの書込みとラッチイネーブルのタイミングを示す図である。デシリアライザ８から出力されたアドレスデータは１ライン分づつ順次シフトレジスタ１５に書き込まれる。図４に示すように、１ライン分の最後のデータ（データｚ）を書き込むためのシフトクロックの立ち上がりと同時に、ラッチ回路１６に入力されるラッチイネーブルが立ち上がるため、１ライン分のデータ（例えば、データａ〜データｚ）がラッチされてアドレスドライバ１７に同時に入力される。これにより、上記のように、アドレス期間において行電極Ｙ１〜Ｙｎに順次走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに所定のアドレスデータに応じたデータパルスＤＰ１〜ＤＰｎが印加される。このラッチイネーブルはシフトクロックに基づいてラッチイネーブル生成部１６Ａにおいて生成される。
【００３０】
ところで、本実施形態では、フレームメモリ１からアドレスデータを読み出している間のみ読出制御部３から信号ＨＡを出力するようにしている。図１に示すように、この信号ＨＡおよび制御部５から出力されるクロックをアンド回路６に入力することによって、信号ＨＡが出力されている（「Ｈ」となっている）期間のみクロックを通過させ、シフトクロックとして出力している。すなわち、フレームメモリ１からアドレスデータが読み出されていない期間には、シフトクロックの供給を停止するようにしている。このため、図４に示すように、アドレスデータが読み出されていない期間はシフトクロックが供給されないので、この間、シフトレジスタ１５のデータが更新されず、シフトレジスタ１５では正規のラッチイネーブルの信号が立ち上がったときの記憶状態が維持される。このため、図４に示すように、ノイズがラッチイネーブルに重畳された場合でも、ノイズによりラッチされるデータが正規のアドレスデータと同一となる。したがって、ノイズによって誤ったタイミングでアドレスデータがラッチされたとしてもプラズマディスプレイ３０には正常なアドレスデータに従ったデータパルスが印加されることとなる。
【００３１】
デシリアライザ８から出力されたパルス生成用制御データは、アドレスドライバ１７に向けて駆動パルスを出力するアドレス共振電源回路１７Ａ（図１）に設けられたスイッチのオン／オフを制御するためのデータである。アドレス共振電源回路１７Ａは、上記スイッチを規則的にオン／オフした際の共振を利用して所定の電源電圧を得るための回路であるが、その詳細については省略する。
【００３２】
次に、図１に示すように、制御データメモリ４Ａから読み出されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データおよびクロックＣは、クロック変換部６ＢのＦＩＦＯメモリ６４、ＦＩＦＯメモリ６５、ＦＩＦＯメモリ６６およびＦＩＦＯメモリ６７に、それぞれ順次書き込まれる。クロック変換部６ＢのＦＩＦＯメモリ６４、ＦＩＦＯメモリ６５、ＦＩＦＯメモリ６６およびＦＩＦＯメモリ６７から読み出されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データおよびクロックＣは、シリアライザ１１に入力される。
【００３３】
図１に示すように、制御データメモリ４Ａには制御部４からのクロックＡが供給されており、制御データメモリ４Ａからの各制御データの読出し動作は、クロックＡに基づいて実行される。また、クロック変換部６ＢのＦＩＦＯメモリ６４、ＦＩＦＯメモリ６５、ＦＩＦＯメモリ６６およびＦＩＦＯメモリ６７へのスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データおよびクロックＣの書込み動作も、クロックＡに基づいて実行される。
【００３４】
一方、クロック変換部６ＢのＦＩＦＯメモリ６４、ＦＩＦＯメモリ６５、ＦＩＦＯメモリ６６およびＦＩＦＯメモリ６７からのスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データおよびクロックＣの読出し動作は、クロックＢに基づいて実行される。また、シリアライザ１１およびデシリアライザ１２の動作も、クロックＢあるいはクロックＢから生成されたクロックに基づいて実行される。このように、クロック変換部６Ｂからの各データの読出し動作およびクロック変換部６Ｂよりも後段における動作は、クロックＢに基づいて実行される。
【００３５】
上記のように、本実施形態の表示パネル駆動装置１００では、クロック変換部６Ｂよりも前段に配置された制御データメモリ４Ａからの各データの読出し動作はクロックＡに基づいて実行され、クロック変換部６Ｂからの各データの読出し動作およびクロック変換部６Ｂよりも後段での動作は、クロックＢに基づいて実行される。すなわち、クロック変換部６Ｂによってクロック変換部６Ｂよりも前段に配置された制御データメモリ４Ａからの各制御データ読出し動作のクロック（クロックＡ）と、クロック変換部６Ｂよりも後段における、読み出された上記各制御データの処理動作のクロック（クロックＢ）とを互いに分離することができる。そして、本実施形態では、クロックＡおよびクロックＢの周波数を互いに独立して設定することができるため、クロックＡおよびクロックＢの周波数を、それぞれの動作に合わせて最適な周波数に設定することが可能となる。
【００３６】
図１に示すように、クロック変換部６Ｂから読み出されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データ、およびクロックＣは、制御部４からのクロックＢに基づいて入力ラッチ部１１２によりラッチされるとともに、パラレル／シリアル変換部１１３によりシリアル変換され、送信出力部１１４により差動シリアル伝送方式（ＬＶＤＳ伝送方式）に従った信号に変換される。このようにして得られた差動シリアル信号（ＬＶＤＳ信号）が、伝送ラインＬ２を介して高速ＬＶＤＳデータ転送される。ここで、スキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データ、およびクロックＣはシリアライザ１１にパラレルに入力され、これらのパラレルデータが、シリアライザ１１においてシリアル変換される。
【００３７】
伝送ラインＬ２を介して転送されたシリアル信号は、デシリアライザ１２においてパラレル変換され、元のパラレル信号が復元される。
【００３８】
デシリアライザ１２から出力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データは、それぞれ駆動制御部２２に入力される。駆動制御部２２では、スキャンドライバ用制御データに基づいてスキャンドライバ２０に設けられたスイッチング素子をオン／オフする信号を、サステインドライバ用制御データに基づいてサステインドライバ１９，２１に設けられたスイッチング素子をオン／オフする信号を、その他のパルス生成用制御データに基づいてリセットパルス制御部２０Ａ，２１Ａに設けられたスイッチング素子をオン／オフする信号等を、それぞれ生成する。
【００３９】
以上説明したように、本実施形態の表示パネル駆動装置１００では、クロック変換部６Ａおよびクロック変換部６Ｂを設けているので、クロック変換部６Ａまたはクロック変換部６Ｂの前段におけるデータの読出し動作のクロックと、クロック変換部６Ａまたはクロック変換部６Ｂの後段での、読み出された上記データを処理する動作のクロックとを互いに分離することができる。このため、それぞれの動作のクロック周波数を最適化できる。
【００４０】
なお、表示パネル駆動装置１００では、アドレスデータおよびシフトクロックの両者をシリアライザ７により一連のシリアルデータに変換して転送しており、いわばシフトクロックもアドレスデータと同時にデータ化したうえで両者を一括して転送している。このため、アドレスデータとシフトクロックとの間でスキューが発生するおそれがない。また、表示パネル駆動装置１００では、スキャンドライバ用制御データ、サステインドライバ用制御データおよびその他のパルス生成用制御データ等の制御データと、クロックＣとをシリアライザ１１により一連のシリアルデータに変換して転送している。このため、これらの制御データとクロックＣとの間でスキューが発生するおそれがない。したがって、スキューを打ち消すための遅延回路等、タイミング合わせのための手段を必要としないという利点がある。
【００４１】
また、本実施形態では、ＬＶＤＳを用いた差動シリアル伝送方式を採用しているため、ノイズの影響を受けにくく、外部に対するノイズの輻射が減少する等の利点がある。
【００４２】
上記実施形態におけるアドレスデータ、パルス生成用制御データ、スキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データは、それぞれ、請求項に記載された「表示制御データ」に対応する。なお、表示制御データは、上記実施形態で示されたデータに限定されない。
【００４３】
上記実施形態におけるフレームメモリ１および制御データメモリ４Ａは、それぞれ、請求項に記載された「メモリ」に対応する。
【００４４】
上記実施形態では、表示パネルとしてプラズマディスプレイパネルを例示しているが、本発明は表示パネルとして液晶表示パネル、ＥＬ表示パネル等の各種表示パネルに対し適用できる。
【図面の簡単な説明】
【図１】本実施形態の表示パネル駆動装置を示すブロック図。
【図２】１フィールドの構成を示す図。
【図３】１サブフィールド内の駆動パルスを示す図。
【図４】ラッチイネーブルによりラッチされるアドレスデータを示す図。
【符号の説明】
１　　　フレームメモリ（メモリ）
３　　　読出制御部（読出し手段）
４Ａ　　制御データメモリ（メモリ）
６Ａ　　クロック変換部（クロック変換回路）
６Ｂ　　クロック変換部（クロック変換回路）
７，１１　シリアライザ（データ転送手段）
３０　　プラズマディスプレイパネル（表示パネル）
６１〜６７　ＦＩＦＯメモリ
７１，１１１　ＰＬＬ回路（第１のＰＬＬ回路）
７３，１１３　パラレル／シリアル変換器
７４，１１４　送信出力部（転送部）
８２，１２２　ＰＬＬ回路（第２のＰＬＬ回路）
８３，１２３　シリアル／パラレル変換器
Ｌ１，Ｌ２　伝送ライン
１００Ｂ　駆動部（表示パネル駆動部）
【図１】
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【図２】
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【図３】
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【図４】
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