(57)【要約】【課題】いろいろな電子イメージングアプリケーションにおいて広い範囲の電子イメージセンサを制御するための非常に柔軟性の高いタイミングジェネレータを提供する。【解決手段】電子イメージングセンサ１のためのタイミングジェネレータ９は、一つ以上の異なるタイプのイメージセンサラインの中で発生するタイミング事象を制御するための一つ以上のメモリベーステーブルと、一つ以上の異なるタイプのイメージセンサフレームの中で発生するタイミング事象を制御するための一つ以上のメモリベーステーブルとを含む。【選択図】図１
2004118840.tif 000002
【特許請求の範囲】
【請求項１】
　電子イメージングシステムのためのタイミングジェネレータにおいて、
　（ａ）ピクセルラインの中で発生するタイミング事象についての一つ以上の記述を包含する第１メモリテーブルと、
　（ｂ）ｎ次元ピクセルアレイの中で発生するタイミング事象についての一つ以上の記述を包含する第２メモリテーブルと、
を有し、
　両メモリテーブルが、前記電子イメージングシステムを複数の異なる動作モードで制御するように協働する、
タイミングジェネレータ。
【請求項２】
　前記第２メモリテーブルのエントリが、前記第１テーブルの一つ以上のエントリを参照する、請求項１記載のタイミングジェネレータ。
【請求項３】
　前記第１メモリテーブルまたは前記第２メモリテーブルのエントリが、（ｉ）カウントフィールドと、（ｉｉ）該カウントフィールドの使用方法を示す制御ビットとを含む、請求項１記載のタイミングジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、概ね電子イメージングシステム、より詳しくは電子イメージセンサと関連部品とを制御するための方法および装置に関連する。
【背景技術】
【０００２】
　電子イメージセンサおよびイメージングシステムでは、タイミング信号の作動が必要である。領域イメージセンサでは、完全なイメージを取り込む画素―ピクセル―の行と列でセンサが構成される。ピクセルは、ラスタ方式で読み取られる。例えば、イメージの行は上から下まで順に、一度に１行ずつアクセスされ、行の中の各ピクセルは右から左へ一度に一つずつアクセスされる。この例では、行へのアクセスを制御するためにタイミング信号が設けられなければならず、各ピクセルへのアクセスを制御するために他のタイミング信号が設けられなければならない。さらに、各ピクセルの出力信号がイメージセンサから出る際に、この出力信号のサンプリングおよび処理を制御するために、他のタイミング信号が設けられなければならない。電子露光を制御するのに追加のタイミング信号が必要とされ、イメージセンサを読み取る多様な方法を提供するため、様々なタイミング信号が様々な方法で作動する。
【０００３】
　タイミングジェネレータは、電子イメージングシステムを作動させるのに必要なタイミング信号を提供する。タイミングジェネレータは一般的に、レジスタ／カウンタをベースとし、タイミングジェネレータの機能は、特定の、または限定された種類のイメージセンサまたはアプリケーションを対象とする。センサとアプリケーションの範囲が限定されるため、必要とされるタイミング機能の多くは柔軟性において固定または制約され、そのため手元にあるイメージセンサとアプリケーションに特有の固定された論理構造を採用することにより、タイミングジェネレータが実行される。結果として得られるタイミングジェネレータはかなり小型だがあまり柔軟でなく、各種類のイメージセンサまたはアプリケーションが、独自のタイミングジェネレータ設計を必要とする。各特定状況に合わせて新たなタイミングジェネレータを開発するのに必要な困難さと時間のために、幅広い範囲のイメージセンサとアプリケーションを処理するための柔軟性を提供する単一のタイミングジェネレータを持つことが望ましい。また、タイミングジェネレータのサイズまたは複雑さに悪影響を及ぼすことなく、この柔軟性を提供することが望ましい。
【０００４】
　イメージセンサのタイミングを制御するのに固定論理構造の代わりにメモリをベースとするテーブルを使用するという考えは、すでに開示されている。例えば米国特許第５，４４２，４６５号には、線形イメージセンサからのイメージ信号の読取りとサンプリングを制御するためのシステムが記載されている。このシステムでは、ピクセルの読取り時に作動する幾つかの異なるタイミング信号と、イメージセンサへのクロック信号と、アナログ信号処理回路構成へのサンプリング信号と、アナログ・ディジタルコンバータのためのクロック信号と、結果として得られるディジタル値のディジタル処理および記憶を制御するための信号とを制御する対応のロケーション集合を、線形イメージセンサの各ピクセルがメモリに持つ。このメモリをベースとするアプローチは非常に柔軟性に富み、集積回路のメモリ構造は一般的に小型かつ効率的である。イメージセンサの各ピクセルに必要なタイミング信号を記述するメモリロケーションを設けることにより、この概念を領域イメージセンサに拡大することができる。
【０００５】
【特許文献１】米国特許第５，４４２，４６５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　不運なことに、結果として得られるメモリは非常に大型である。領域イメージセンサは１６００万ピクセル以上で構成され、各ピクセルはタイミング機能すべてを制御するのに多くのビットのメモリを必要とする。そのため、この概念を領域イメージセンサへそのまま拡大すると、メモリのサイズが非常に大きくなる。
【０００７】
　結果的に、上述した欠点を克服する必要性が存在する。例えば、上の段落で述べた、制御論理、メモリサイズ、全体的な複雑さに悪影響を及ぼすことなく、いろいろな電子イメージングアプリケーションにおいて広い範囲の電子イメージセンサを制御するための非常に柔軟性の高いタイミングジェネレータを設ける必要性が存在するのである。
【課題を解決するための手段】
【０００８】
　本発明は、上述した問題のうち一つ以上を克服することを目的とする。簡潔にまとめると、本発明の一面によれば、一つ以上の異なるタイプのラインの中で発生するタイミング事象を制御するための一つ以上のメモリベーステーブルと、一つ以上の異なるタイプのフレームの中で発生するタイミング事象を制御するための一つ以上のメモリベーステーブルとを含む、電子イメージセンサのためのタイミングジェネレータが本発明により提供される。電子イメージセンサは、タイミングジェネレータと、タイミング制御信号をイメージセンサの駆動信号に変換する回路と、アナログ・ディジタルコンバータおよびイメージセンサからのアナログイメージ信号をディジタル形式に変換する関連のアナログ信号処理要素と、アナログ・ディジタルコンバータにより提供されるイメージデータを記憶するように構成されたディジタルメモリとを含む電子イメージングシステムの一部である。
【０００９】
　本発明の以上および他の面、目的、特徴、長所は、以下に挙げる好適な実施の形態（以下、実施形態とする）の詳細な説明および添付の請求項を検討することと、添付図面を参照することにより、より明白に理解および納得できるだろう。
【発明の効果】
【００１０】
　本発明は、タイミングジェネレータ回路構成の複雑さまたはサイズの許容しがたい増大を伴わずに、多様な電子イメージセンサおよび電子イメージングアプリケーションのためにタイミング制御信号を提供するという長所を持つ。
【発明を実施するための最良の形態】
【００１１】
　図１は、本発明の電子イメージングシステムを示す。イメージセンサ１は、感光ピクセル１２の行と列で構成される。タイミング信号ＥＳ，Ｖ１，Ｖ２，ＦＤＧ，Ｈ１，Ｈ２，ＲＥＳは、バッファ８によって増幅されて、イメージセンサ１に送られる。Ｖ１とＶ2の
一タイミング構成により、イメージセンサ１の感光領域１２からピクセル付近の遮光垂直シフタ（当該技術ではよく周知であり、符号は付けられていない）へ、イメージ信号が転送される。Ｖ１とＶ２の別のタイミング構成により、垂直シフタは、転送されたイメージ
信号を１行下の水平シフタ１１にシフトさせる。Ｈ１とＨ２により、イメージセンサ１の出力に向かって一度に一つ、水平シフタ１１がイメージ信号を移動させる。ＲＥＳ―リセット―は、イメージ信号出力前の基準レベルにイメージセンサ出力をリセットさせる。ＥＳ―電子シャッタ―は、イメージセンサのピクセルすべてを同時に非露光状態へリセットするのに使用される。ＦＤＧ―高速ダンプゲート―は、イメージ信号の行を、水平シフタ１１へシフトする代わりに、クリアつまり「ダンプ」させる。典型的な行間電荷結合素子（ＣＣＤ）イメージセンサでは一般的に、これらの演算特徴と機能が組み合わされている。基準信号のためのサンプル・ホールド回路２は、イメージセンサ出力のリセットレベルを取り込むため、ＳＨＲ信号によってピクセルごとに１回ずつ作動する。サンプル・ホールド回路３は、イメージセンサ出力からこのピクセルのイメージ信号を取り込むため、ＳＨＳ信号によってピクセルごとに１回ずつ作動する。ブラック基準レベル―光線によって刺激されていないピクセルのためのイメージ信号レベルを取り込むため、或る遮光ピクセルがイメージセンサから読み取られる時に、ブラッククランプ回路５がＣＬＭＰ信号によって作動する。加算回路４は、リセット基準レベルとブラッククランプ基準レベルとをピクセルイメージ信号から差し引く。アナログ・ディジタルコンバータ６は、加算回路からのアナログ信号を、ディジタルフレームストアメモリ７での記憶に適したディジタル形式に変換する。アナログ・ディジタルコンバータへのＣＬＫ信号は、変換をいつ行うかを示す。フレームストアメモリ７へのＰＩＸ，ＬＩＮ，ＦＲＭ信号は、フレームストアメモリへのデータ取込みプロセスを制御する。ＦＲＭ信号は、イメージセンサからのピクセルラインが有効イメージ信号を持つ時を示す。ＬＩＮ信号は、データラインの中でどのピクセルが有効イメージ信号を持つかを示す。ＰＩＸ信号は、ピクセル時間の中でピクセルデータを取り込むべき時を示す。タイミングジェネレータ９は、イメージセンサとサンプル・ホールド回路とブラッククランプ回路とアナログ・ディジタルコンバータとフレームストアとを制御するためのタイミング信号すべてを提供する。システム制御装置・イメージデータプロセッサ１０は、ＳＣＫ・ＳＤＡ信号によりタイミングジェネレータの動作をセットアップし、ＴＲＩＧ信号によりタイミングジェネレータの或る事象を起動させ、ＡＬＲＴ信号によりタイミングジェネレータの事象に応答し、フレームストアに記憶されたイメージデータを処理する。ＳＣＫ・ＳＤＡ信号は、システム制御装置からタイミングジェネレータへの直列データ通信チャネルとなり、ＳＣＫはクロック信号を提供し、ＳＤＡはデータのビットを、クロックにつき１ビットずつ提供する。
【００１２】
　図２は、ピクセルの中で生じるタイミング信号と、イメージセンサ１からの出力信号との関係を示す。イメージセンサ出力リセット信号ＲＥＳは、Ｈ１が低くＨ２が高い時に、ピクセル時間の初めに発生する。ＲＥＳ信号の作動停止後、短時間で、イメージセンサ出力がリセットレベルに落ち着き、ＳＨＲ信号が作動してこのリセットレベルを取り込む。ピクセルのためのイメージ信号を出力するため、ピクセル時間の半ばでＨ１は高く設定され、Ｈ２は低く設定される。イメージ信号が安定レベルに落ち着いた後、ＳＨＳ信号が作動してこの信号を取り込む。ピクセルのイメージ信号変換するプロセスをアナログ・ディジタルコンバータにより開始させるため、ＳＨＳ信号が作動した後で、アナログ・ディジタルコンバータ６へのＣＬＫ信号が作動する。フレームストア７へのＰＩＸ信号は、適時に作動して、アナログ・ディジタルコンバータから出力された時にフレームストアにピクセルデータを取り込ませる。
【００１３】
　図３は、ピクセルラインの正常な読取りのためのラインタイミングを示す。垂直信号Ｖ１とＶ２は、イメージセンサ１内の二つの動作を制御する。Ｖ１が低いパルスを発し、同時にＶ２が高いパルスを発する時、イメージセンサの垂直シフタから水平シフタへとピクセルライン信号が転送される。Ｖ１が低いパルスを発し、Ｖ２がさらに高いレベルのパルスを発する時には、イメージセンサの感光領域から遮光垂直シフタへ、すべてのピクセル信号が転送される。ピクセルライン信号が水平シフタ１１へ転送された後、水平クロックＨ１とＨ２が反復的に作動して、イメージセンサ１からピクセルイメージ信号を送る。イメージ信号のブラック基準レベルをブラッククランプ回路５に取り込ませるため、遮光ピクセルからのピクセル信号が出力される時間中、ＣＬＭＰ信号が作動する。ＬＩＮ信号は、正常な露光ピクセルからのイメージ信号が出力される時間中、作動する。ＦＲＭ信号は、正常ピクセルからのイメージ信号を包含するラインすべてについて作動する。ＦＲＭ・ＬＩＮ信号がフレームストア７に送られると、イメージセンサの下から上へ１ラインずつ、フレームストアがラスタ方式でイメージデータを取り込むことができる。
【００１４】
　図４は、イメージセンサの有効解像度を低下させるとともに、読取り時間を高速化するために３ピクセルラインにつき２ラインが電子的に「ダンプ」される、代わりのイメージセンサ読取り方式を示す。イメージセンサから読み取られたイメージ信号の各ラインについて、垂直シフタのイメージ信号を３回下向きにシフトさせるため、Ｖ１とＶ２が短時間で連続して３回作動することを除いて、図４は図３と類似している。ＦＤＧ信号は、３回の下向きシフトのそれぞれのうち最初の２回の間に作動して、これら２ラインのイメージ信号をイメージセンサ１の高速ダンプゲートに消去させる。
【００１５】
　図５は、イメージセンサ１のピクセルアレイ全体の読取り中に１回作動する信号のタイミング構成を示す。図５Ａでは、ラインが読み取られた後でＶ１，Ｖ２信号が次のラインについて作動する前に、ＥＳ信号がライン時間に挿入される。ＥＳ信号は、イメージセンサの感光領域に蓄積されたイメージ信号を、電子シャッタによって消去させ、イメージ信号蓄積プロセスを再開させる。イメージ信号を蓄積する合計時間つまり統合時間は、電子シャッタが作動する間の時間であり、イメージセンサの感光領域から垂直シフタへイメージ信号を転送するようにＶ１とＶ２が作動する時間である。この統合時間は事実上、電子制御された露光時間である。図５Ｂでは、Ｖ１，Ｖ２信号は短時間で連続して反復的に作動し、ＦＤＧ信号はイメージ信号のラインすべてを高速ダンプゲートによって消去させるように作動する。これは事実上、イメージ信号のフレームをイメージセンサからフラッシュすることである。この動作モードは、イメージセンサ信号の不要なフレームを即差に削除するのに使用できる。
【００１６】
　図６は、本発明の一実施形態を示す。ラインテーブルメモリ２４は、複数のメモリロケーションまたはラインテーブルエントリで構成され、各エントリはタイミングジェネレータ出力の多くの状態を示す。各ラインテーブルエントリの一つのビットが、タイミングジェネレータ９からの一つの出力を制御する。図２に見られるように各ピクセルのタイミングを与えるには、幾つかの連続するエントリが必要とされ、このエントリのシーケンスが、ピクセルラインのあらゆるピクセルについて反復される。さらに、垂直クロックＶ１，Ｖ２と電子シャッタタイミング信号ＥＳを作動させるため、各ラインの始点と終点にはタイミングシーケンスが設けられる。各エントリの一つのビットＬ＿ＣＯＮＴは、エントリのシーケンスが連続することを示す。Ｌ＿ＣＯＮＴが低い時には、ラインにタイミングを提供するエントリのシーケンスは完了している。ラインテーブルアドレスジェネレータ２３は、ラインを構成するエントリを順に進み、ラインテーブルメモリでＬ＿ＣＯＮＴの低いエントリに遭遇するまで、マスタクロック２５に応じて、Ｌ＿ＡＤＤＲを介してラインテーブルメモリに新アドレスを与える。Ｌ＿ＣＯＮＴが低い時には、ラインテーブルアドレスジェネレータは、ラインテーブルアドレスの増分を停止する。ラインテーブルの動作のための開始アドレスＬ＿ＩＮＩＴＩＡＬは、フレームテーブルメモリ２２によって与えられる。
【００１７】
　図６のフレームテーブルメモリ２２は、複数のメモリロケーションまたはフレームテーブルエントリで構成され、各エントリが、ラインテーブルのための開始アドレスＬ＿ＩＮＩＴＩＡＬと、タイミングジェネレータ９のＦＲＭ出力を制御するビットと、ＡＬＲＴ出力を制御するビットとを与える。フレームテーブルメモリの各エントリは、ラインテーブルメモリのエントリシーケンスの開始を参照する。フレームテーブルメモリのエントリシーケンスは、ラインテーブルメモリエントリの幾つかの異なるシーケンスを参照し、これにより、読み取られたフレーム全体のためのタイミングを作成する。図５Ａに記された転送タイミングを与える一つのラインテーブルメモリシーケンスを、フレーム読取り開始時に参照することができ、正常な読取りタイミングを与える別のシーケンスは、ピクセルの複数ラインを読み取るためにフレームテーブルの複数エントリによって参照でき、電子シャッタタイミングを与えるさらに別のシーケンスは、正常読取りエントリの中間の一つのエントリによって参照できる。各エントリの一つのビットＦ＿ＣＯＮＴは、エントリのシーケンスが連続することを示す。Ｆ＿ＣＯＮＴが低い時には、フレームのタイミングを与えるエントリのシーケンスは完了している。フレームテーブルアドレスジェネレータ２１は、フレームを構成するエントリを順に進み、マスタクロック２５と、ラインテーブルメモリからのＬ＿ＣＯＮＴ信号と、フレームテーブルメモリからのＦ＿ＣＯＮＴを受けて、Ｆ＿ＡＤＤＲを介してフレームテーブルメモリに新アドレスを与える。Ｌ＿ＣＯＮＴが低くＦ＿ＣＯＮＴが高い時、Ｆ＿ＡＤＤＲのアドレスが次のクロックで増分され、さもなければアドレスは一定に保持される。Ｆ＿ＣＯＮＴが低い時、フレームテーブルアドレスジェネレータは、ラインテーブルアドレスの増分を停止する。
【００１８】
　イメージセンサとアプリケーションは幅広いが、領域イメージセンサを制御するのに必要なメモリのサイズを縮小するのに本実施形態に記載された本発明が利用されるという共通の要素が、イメージセンサタイミングには見られる。すなわち、所与のラインのピクセルはほぼ同じタイミング要件を持ち、ラインの始点と終点が若干異なることが分かっている。さらに、フレームの読取り中に、特定のラインまたはライン集合のタイミングが多数回繰り返されることが分かっている。ゆえに、フレームがいかにして限定数のラインタイプのシーケンスで構成されるかを記述するため、様々な異なるタイプのラインタイミングを記述する一つのテーブル集合と、第１テーブル集合の個別要素を参照する別のテーブル集合とにタイミングの記述を分割するのが自然である。この自然分割は、本実施形態では明らかである。
【００１９】
　本実施形態は、イメージセンサを作動させるのに必要なタイミングを記述するのに必要なメモリの量を減少させるための、フレームテーブルとラインテーブルへの自然分割を利用するが、ラインとフレームのテーブルにカウント・ループ構造体を組み込むことにより、メモリサイズのさらなる縮小を実現できる。例えば、或る時間内は同じ状態にある所与のタイミング出力構成を出力するにはどれだけのクロック時間が必要かを示すカウントをラインテーブルに設けることができる。同様に、同一のラインタイミングを持つ複数ラインを読み取って処理するため、特定ラインタイプのためのタイミングを何回実行するかを示すカウントを、フレームテーブルに設けることができる。さらに、フレームテーブルのループ構造体は、ラインシーケンスを反復的に実行するための手段を提供でき、このシーケンスの各ラインは独自のタイミングを持つが、シーケンス全体は複数回実行される。これらのカウントおよびループ構造体は、適度な量の付加的論理を追加するが、メモリサイズでは重大な縮小を実現する。イメージセンサやアプリケーションには関係のないイメージセンサ読取りの自然反復性のため、フレームテーブルおよびラインテーブルを使用し、さらにカウント・ループ構造体を使用すると、高い程度の柔軟性を維持しながら適度な量の支持論理で、非常に小型のメモリにタイミングを記述できる。
【００２０】
　上述した改良を含む本発明の代替実施形態が、図７に示されている。図７において、ラインテーブルメモリ３４の各エントリは、Ｌ＿ＣＯＵＮＴフィールドを含む。このフィールドは、現在ラインテーブルエントリが出力されるべきクロック時間数を示す。ラインテーブルアドレスジェネレータ３３は、Ｌ＿ＡＤＤＲを介してラインテーブルメモリに送られるアドレスを増分する前に、この複数クロック時間をカウントする。フレームテーブルメモリ３２の各エントリは、フレームテーブルについて同様のカウントファシリティを与えるのに使用されるが、フレームテーブルエントリのシーケンスにおいて反復的にルーピングするためと、一つのフレームテーブルから別のフレームテーブルへジャンプするためのファシリティも与えるＳＴ＿ＡＤＤＲ，ＣＮＴ，ＦＬＡＧフィールドを含む。ＳＴ＿ＡＤＤＲフィールドは、ラインテーブルアドレスジェネレータ３３にも設けられて、ラインテーブルエントリのシーケンスのための開始アドレスを与える。フレームテーブルアドレスジェネレータ３１によって与えられる制御ラインＬ＿ＳＴＡＲＴは、ラインテーブルアドレスジェネレータがＳＴ＿ＡＤＤＲフィールドをラインテーブル開始アドレスとして解釈すべき時を示す。フレームテーブルアドレスジェネレータは、後述するようにＦＬＡＧとＣＮＴフィールドの状態を分析することにより、ＳＴ＿ＡＤＤＲフィールドの機能を判断する。
【００２１】
　Ｌ＿ＣＯＵＮＴを利用するラインテーブルアドレスジェネレータ３３のカウンタは、同期電気ノイズを減少させるために周知のグレイコードカウンタでよいことに注意したほうがよい。カウントはピクセル速度で行われるため、この目的には低ノイズカウンタを使用することが望ましく、カウンタからのノイズはピクセル単位でイメージングシステムにわずかな影響を与えて、認識可能な固定パターンをイメージ信号に出現させる。ラインごとに１回またはフレームごとに１回発生する信号については、ノイズに関する問題はそれほど重大ではないため、ＣＮＴを利用するフレームテーブルアドレスジェネレータ３１のカウンタは、従来の二進カウンタでよい。ライン（ラインテーブル）内のピクセルおよびフレーム（フレームテーブル）内のラインへのこの自然分割のため、適切なカウンタタイプが各状況に適用される。
【００２２】
　上に概説した改良に加えて、図７に示された実施形態は、付加的な改善点を含む。ピクセルレベル信号のためのタイミングジェネレータ３５は、複数の信号についてピクセル内でのタイミングを与える。このピクセルレベルタイミングは、図２に示されている。このタイミングは一般的に、ピクセル単位では、またはフレーム内のラインからラインでは変化しない。基本的に不変のピクセルタイミングについて別々のタイミングジェネレータを設けることにより、各ピクセルについて多数のラインテーブルを削除することでラインテーブルメモリのサイズを大幅に減少させることができる。ピクセルタイミングジェネレータ３５は、各フレームテーブルエントリＰ＿ＥＮＢＬの単一ビットによって制御される。ピクセル内のタイミング事象が別々のタイミングジェネレータによって制御されるので、ラインテーブルアドレスジェネレータ３３とフレームテーブルアドレスジェネレータ３１とに与えられるクロックが、クロック分割回路３８によってマスタクロック回路３７から分割される。タイミング事象をピクセル内に正しく配置するのに必要な細かいタイミングを設けるため、ピクセルタイミングジェネレータには全速マスタクロックが与えられる。ラインとフレームテーブルに類似したメモリベースタイミングジェネレータとしてピクセルタイミングジェネレータ３５が実行されることに注意したほうがよい。さらに、高速クロックを必要としなくてもよいように、遅延ラインまたは他の何らかの機構をピクセルタイミングジェネレータが採用することにも注意したほうがよい。
【００２３】
　図６において、露光時間を短縮または延長するため電子シャッタタイミング制御ＥＳの位置を移動させるには、ＥＳタイミングを包含するラインテーブルシーケンスへの参照を移動させるためにフレームテーブルメモリのエントリの再整理が必要である。図７では、電子シャッタ（ＥＳ）タイミングジェネレータ３６が、フレームテーブルとラインテーブルのタイミングジェネレータとは別にＥＳ信号を制御することにより、フレームテーブルエントリを再整理する必要を回避する。各フレームテーブルエントリは、ＥＳタイミングジェネレータの内部ラインカウントをリセットするＥＳ＿ＲＥＳビットと、ＥＳタイミングジェネレータのラインカウントがＥＳタイミングジェネレータのプリセット値と適合する場合に、ＥＳタイミングジェネレータにＥＳ信号を発生させるＥＳ＿ＥＮＢＬビットと、ＥＳタイミングジェネレータに内部ラインカウント値を増分させるＥＳ＿ＣＮＴビットとを含む。ＥＳタイミングジェネレータはＥＳ出力に加えて、ＥＳタイミングジェネレータが電子シャッタ信号シーケンスを実行する間に、フレームテーブルアドレスジェネレータ３１を休止させるＥＳ＿ＨＯＬＤ出力を持つ。ＥＳタイミングジェネレータを追加することにより、ラインカウントが比較されるプリセット値を変えるだけで、電子シャッタ信号の位置を移動させることが可能となる。
【００２４】
　ピクセルタイミングジェネレータとＥＳタイミングジェネレータとは、フレームおよびラインテーブルをベースとするタイミングジェネレータとともに、別のタイミングジェネレータを採用できることと、制御とインタロックにより、フレームおよびラインテーブルをベースとするタイミングジェネレータと別のタイミングジェネレータが相互作用を行うことができることを示す。別のタイミングジェネレータは、ピクセルタイミングジェネレータのように、ラインテーブル内のビットによって制御されるか、あるいはＥＳタイミングジェネレータのようにフレームテーブル内のビットによって制御される。
【００２５】
　本実施形態のフレームテーブルメモリ３２のメモリレイアウトが、図８に図示されている。各フレームテーブルは、１６の倍数であるアドレス境界（つまりアドレス０，１６，３２，４８など）から始まる。フレームテーブルは、ラベルＦＴ０，ＦＴ１．．．で表されている。このアドレス配列によって、所与のフレームテーブルを参照するのに必要なビット数を減少させることができる。合計８個のフレームテーブルがあるため、所与のフレームテーブルを参照するのに必要なのは３ビットである。フレームテーブルメモリの各エントリは、２３ビットの長さであり、８個のフレームテーブルには合計１２８のエントリがあるため、フレームテーブルメモリ３２のサイズは２９４４ビットである。フレームテーブルアドレスジェネレータがフレームテーブル境界を越えても増分できる場合には、２個以上の隣接フレームテーブルの各々からの１６エントリが結合されて、より大きなフレームテーブルとなることに注意したほうがよい。また、図８に記されたフレームテーブル境界は実行の詳細であって、ビットと境界の多くの構成が本発明の範囲内で実行できることに注意したほうがよい。
【００２６】
　本実施形態のラインテーブルメモリ３４のメモリレイアウトが、図９に示されている。各ラインテーブルは、１６の倍数であるアドレス境界（つまりアドレス０，１６，３２，４８など）から始まり、ラインテーブルは、ラベルＬＴ０，ＬＴ１．．．で示されている。このアドレス構成によって、所与のラインテーブルを参照するのに必要なビット数を減少させる。合計１６のラインテーブルがあるため、所与のラインテーブルを参照するには４個のビットが必要である。１６個の異なるラインテーブルが利用可能なので、１６の異なるタイプのラインを記述できる。ラインテーブルメモリの各エントリは長さが２２ビットであり、１６ラインテーブルには合計２５６のエントリがあるため、ラインテーブルメモリ３４のサイズは５６３２ビットである。ラインテーブルアドレスジェネレータがラインテーブル境界を越えて増分できる場合には、２個以上の隣接ラインテーブルの各々からの１６のエントリが結合されて大きなラインテーブルとなることに注意したほうがよい。また、図９に記されたラインテーブル境界は実行の詳細であって、本発明の範囲内で多くのビットと境界の構成が実行可能であることにも注意したほうがよい。
【００２７】
　各テーブルエントリに必要なビット数を最小にするため、フレームとラインテーブルエントリを構成するビットフィールドの幾つかに、他のビットフィールドの意味に応じて、異なる意味を持たせるとよい。例えば、フレームテーブルエントリの別のビットフィールドがゼロより大きい場合にラインテーブルを選択するフレームテーブルのエントリのビットフィールドが、他のビットフィールドがゼロに等しい場合には、代わりに、ラインテーブルではなくフレームテーブルを選択するのである。図７において、フレームテーブルメモリ３２からのＦＬＡＧ，ＣＮＴ，ＳＴ＿ＡＤＤＲビットフィールドは、表１に示されたような解釈を持つ。
【表１】
2004118840.tif 000003
【００２８】
　表１において、「名前」の列は、所与の符号化によるフレームテーブルエントリに出会った時にフレームテーブルアドレスジェネレータ３１が実行する様々なオペレーションを示す呼び名である。ＪｍｐＦＴは、ＳＴ＿ＡＤＤＲ（２：０）で示されるように、フレームテーブルＦＦＦの第１エントリへジャンプする。ＪｍｐＦＴＴＲは、アドレスジェネレータ３１へのＴＲＩＧ入力で事象が検出された時に、フレームテーブルＦＦＦの第１エントリへジャンプする。ＥｘＬＴＴＲは、ＴＲＩＧ入力で事象が検出されるまで、ＳＴ＿ＡＤＤＲ（３：０）で表されたようにラインテーブルＴＴＴＴを反復的に実行する。ＥｘＬＴは、ＣＮＴで示された回数、ラインテーブルＴＴＴＴを実行する。信号Ｌ＿ＳＴＡＲＴは、ＥｘＬＴＴＲとＥｘＬＴのオペレーションのために、ラインテーブルアドレスジェネレータ３３に設けられている。フレームテーブルの実行時に最初にループと出会うと、これがＣＮＴを伴ってカウント変数をロードし、同じフレームテーブルにおいてＳＴ＿ＡＤＤＲ（３：０）で示されたようにフレームテーブルエントリＥＥＥＥにジャンプする。続いて出会った時には、ループがカウント変数を減少させる。減少した後でカウント変数がゼロより大きい場合には、ループと同じフレームテーブルのフレームテーブルエントリＥＥＥＥへループがジャンプし、さもなければ、フレームテーブルの次のエントリで実行が継続する。
【００２９】
　上記からわかるようにＦＬＡＧビットは、ラインテーブルを何回実行すべきかのカウントまたは、フレームテーブルエントリのシーケンスを何回ループすべきかのカウントとして、ＣＮＴフィールドをどのように使用すべきかを示す。後者の場合には、ＳＴ＿ＡＤＤＲフィールドは、実行すべきフレームテーブルの次のエントリを示す。ＳＴ＿ＡＤＤＲフィールドとＦＬＡＧ／ＣＮＴフィールドは相互に依存していることも分かる。ＳＴ＿ＡＤＤＲフィールドの意味は、ＦＬＡＧ／ＣＮＴフィールドに包含される値によって変化する。フレームテーブルエントリは、フレームテーブルとフレームテーブルエントリとラインテーブルとを参照する別々のビットフィールドを持つように構成されているが、これらの参照のうち一つ以上を一度に必要とする状況は存在しないため、別々のフィールドを持つ代わりにＦＬＡＧ／ＣＮＴフィールドに応じてＳＴ＿ＡＤＤＲフィールドの意味を変えると、各フレームテーブルエントリに必要なビット数を最小にし、未使用フィールドを削除することにより衝突または不確実性を防止する。
【００３０】
　ＪｍｐＦＴＴＲとＥｘＬＴＴＲはともに、タイミングジェネレータへのＴＲＩＧ入力の状態に左右される。これらのフレームテーブル符号化は、タイミングジェネレータのオペレーションを外部信号に同期化するのに使用される。
【００３１】
　表２と３には、図３、図４、図５Ａ、図５Ｂに示されたタイミングを発生させるためにラインテーブルメモリ３４とフレームテーブルメモリ３２とがどのようにプログラムされるかの例が挙げられている。
【００３２】
　表２は、五つの異なるタイプのラインのためのタイミングを提供するようにラインテーブルメモリをプログラミングするための例を示す。表２において、各テーブルエントリの前には、ラインテーブルメモリのアドレスが設けられている。図９に示されたラインテーブルメモリレイアウトにしたがって、以下の順序つまりＬ＿ＣＯＮＴ，Ｌ＿ＣＯＵＮＴ，ＦＤＧ，Ｖ２，Ｖ１，ＣＬＭＰ，ＬＩＮ，Ｐ＿ＥＮＢＬの順にコロンによって分離された十進数として、ラインテーブルのビットフィールドが示されている。各完成ラインテーブルの前には記述名が設けられている。
【表２】
2004118840.tif 000004
【００３３】
　ラインテーブル０には、正常読取りラインが記載されている。アドレス０と１の最初の二つのエントリは、イメージセンサ１においてピクセルのラインを水平シフタへ移動させるため、垂直クロックを作動させる。２００クロック時間、Ｖ２が高い値となりＶ１が低い値となる。次に２００クロック時間、Ｖ２が低い値に戻り、Ｖ１が高い値に戻る。アドレス２から５のラインテーブルエントリは、Ｐ＿ＥＮＢＬ信号によりピクセルタイミングジェネレータ３５を実行可能にする。アドレス２のエントリは８ピクセルをスキップし、アドレス３のエントリは、ブラッククランプ回路５が遮光ピクセルからデータを収集できるように、次の１２ピクセルについてＣＬＭＰ信号を高い値にし、アドレス４のエントリは、次の５ピクセルをスキップし、アドレス５のエントリは、フレームストア７がデータを収集するようにＬＩＮ信号を発生させる。ラインテーブルの最後のエントリを除くすべてのエントリにおいて、ラインテーブルの実行を次のエントリで継続すべきであることを示すように、Ｌ＿ＣＯＮＴは高い。アドレス６の最後のラインテーブルエントリでは、Ｌ＿ＣＯＮＴが低くなって、ラインテーブルの実行が完了したことと、フレームテーブルへ制御を戻すべきであることを示す。
【００３４】
　ラインテーブル１は、イメージセンサの読取りの準備として、イメージセンサ１の感光領域から垂直シフタへのイメージ情報の転送について記述されている。アドレス１６のエントリは、２００クロック時間、Ｖ２を高い値にし、アドレス１７のエントリは、Ｖ２をさらに高いレベルにして、５００クロック時間、Ｖ１を低い値にして、転送を実行させ、アドレス１８のエントリは、２００クロック時間、アドレス１６のエントリと同じレベルにＶ２とＶ１を戻し、次に、アドレス１９のエントリが２００クロック時間、Ｖ２を低いレベルに戻す。アドレス２０のエントリは、読取り用に水平シフタを準備するため、２５００クロック時間、ピクセルタイミングジェネレータを実行可能にする。フレームストア７がこの情報を収集しないように、ＬＩＮ信号が発生されないことに注意したほうがよい。アドレス２１の最終エントリは、Ｌ＿ＣＯＮＴを低くして、ラインテーブルの実行が完了したことと、フレームテーブルへ制御を戻すべきであることを示す。
【００３５】
　ラインテーブル２は、ＦＤＧ―高速ダンプゲート―信号をイメージセンサへ使用することによりイメージ情報を２ライン、ダンプすることについて記述するものである。アドレス３２の第１エントリは、３０クロック時間、ＦＤＧを高くして、イメージセンサの高速ダンプゲート機構を作動状態にする。アドレス３３と３４のエントリは、ピクセルのラインを高速ダンプゲートに移動させるために、垂直クロックＶ１とＶ２を作動させる。第２ラインのピクセルを高速ダンプゲートへ移動させるため、アドレス３５，３６のエントリはこれを反復する。アドレス３７のエントリは、ＦＤＧを３０クロック時間、低い値に戻して、高速ダンプゲート機構をオフにする。アドレス２１の最終エントリはＬ＿ＣＯＮＴを低くして、ラインテーブルの実行が完了したことと、フレームテーブルへ制御を戻すべきであることを示す。
【００３６】
　ラインテーブル３には、イメージ情報を収集せずにイメージセンサからフラッシュするための準備として、イメージセンサ１の感光領域から垂直シフタへイメージ情報を転送することが記述されている。このラインテーブルは、ラインテーブル４とともに使用されるべきものである。アドレス４８，４９，５０のエントリは、イメージ情報を垂直シフタに移動させるため、ラインテーブル０の最初の３個のエントリと同じ方法で垂直クロックＶ１とＶ２を作動させる。アドレス５１のエントリは、２０００クロック時間の遅延を加えて、終点への転送を許可するとともに、ＦＤＧ信号を高くする。アドレス５２の最終エントリはＬ＿ＣＯＮＴを低くして、ラインテーブルの実行が完了したことと、フレームテーブルへ制御を戻すべきであることを示す。
【００３７】
　ラインテーブル４には、イメージセンサ１へＦＤＧ信号を使用することによりイメージ情報の単一ラインをダンプすることが記述されている。このラインテーブルは、イメージ情報のフレーム全体をフラッシュするため反復的に使用されるべきものなので、テーブルを通じてＦＤＧ信号は高いままである。アドレス６４，６５のエントリは、ピクセルのラインを高速ダンプゲートへ移動させるため、垂直クロックＶ１とＶ２を作動させる。アドレス６６の最終エントリは、Ｌ＿ＣＯＮＴを低くして、ラインテーブルの実行が完了したことと、フレームテーブルへ制御を戻すべきであることを示す。
【００３８】
　表３には、三つの異なるタイプのフレームについてタイミングを与えるようにフレームテーブルメモリ３２をプログラミングするための例が挙げられている。表３では、フレームテーブルメモリにおいて、各テーブルエントリの前にはアドレスが設けられている。図８に見られるフレームテーブルメモリレイアウトにしたがって、以下の順序、つまりＦＬＡＧ、ＣＮＴ，ＳＴ＿ＡＤＤＲビット３，ＳＴ＿ＡＤＤＲビット２〜０，ＡＬＲＴ，ＦＲＭ，ＥＳ＿ＥＮＢＬ，ＥＳ＿ＣＮＴ，ＥＳ＿ＲＥＳの順でコロンにより分離された十進数として、フレームテーブルのビットフィールドが示されている。各完成フレームの前には、記述名が設けられている。
【表３】
2004118840.tif 000005
【００３９】
　フレームテーブル０には、イメージセンサ１が連続的にイメージ情報を収集して、イメージ情報が読み取られ、フレームストア７に記憶されるオペレーションモードが記述されている。このオペレーションモードのタイミングは、図５Ａに示されている。電子シャッタ能力は、電子シャッタ信号タイミングジェネレータ３６によって操作される。アドレス０の第１エントリは、蓄積されたイメージ情報をイメージセンサの感光領域から垂直シフタへ転送するため、ラインテーブル１を実行する。同時に、電子シャッタタイミングジェネレータがリセットされる。１２００ラインのイメージ情報を読み取るため、アドレス２のエントリはラインテーブル０を１２００回実行する。ＦＲＭ信号が発生させるため、フレームストア７はイメージ情報を収集する。また、電子シャッタタイミングジェネレータが実行可能となるため、ラインテーブルが実行されるたびにカウントし、電子シャッタ信号シーケンスが行われるべきラインにカウントが達した場合に、ＥＳ信号がイメージセンサに送られ、ＥＳ＿ＨＯＬＤ信号によって、フレームテーブルアドレスジェネレータ３１のオペレーションが遅れる。最終エントリは、フレームテーブル０の第１エントリへジャンプする。
【００４０】
　フレームテーブル１は、フレームテーブル０と同様のオペレーションモードを示すが、イメージセンサ１の高速ダンプゲートファシリティを用いることによって、３ラインのイメージ情報のうち二つがダンプされる。このオペレーションモードのタイミングは、図４に示されている。アドレス１６の第１エントリは、イメージセンサの感光領域から垂直シフタへ蓄積イメージ情報を転送するため、ラインテーブル１を実行する。同時に、電子シャッタタイミングジェネレータがリセットされる。２ラインのイメージ情報をダンプするため、アドレス１７のエントリはラインテーブル２を二回、実行する。これらダンプされたラインのカウントを防止するため、電子シャッタタイミングジェネレータへのＥＳ＿ＣＮＴ信号は低いことに注意したほうがよい。アドレス１８のエントリは、ラインテーブル０を実行して、単一ラインのイメージ情報を読み取る。このラインのカウントを実行するためＥＳ＿ＣＮＴは高く、適切なラインの開始時にＥＳ信号をイメージセンサに送るため、ＥＳ＿ＥＮＢＬは高い。アドレス１９のエントリには、ループ命令が組み込まれている。最初にこのエントリに出会う時には、（アドレス１７で）カウンタを３９９にセットして、このフレームテーブルのエントリ１にジャンプする。次に出会う時には、このエントリはカウンタを減少させる。減少した後でカウンタがゼロより大きい場合には、フレームテーブルの実行がエントリ１で継続し、さもなければ、フレームテーブルの実行がアドレス２０のフレームテーブルの次のエントリへ持ち越される。このようにして、アドレス１７，１８のフレームテーブルエントリは、４００回実行され、１２００ラインのイメージ情報のうち４００が収集される。アドレス２０の最終エントリは、フレームテーブル１の第１エントリへジャンプする。
【００４１】
　フレームテーブル２は、イメージセンサ１のイメージ情報がイメージセンサからフラッシュされ、フレームストア７には何も情報が収集されないオペレーションモードを示す。このオペレーションモードのタイミングは、図５ＢのＴＲＡＮＳＦＥＲとＦＬＵＳＨ時間に示されている。イメージセンサの感光領域から垂直シフタへ蓄積イメージ情報を転送するためと、ＦＤＧ信号をイメージセンサ１へ実行可能にするため、アドレス３２の第１エントリはラインテーブル３を実行する。１２００ラインのイメージ情報をダンプするため、アドレス３３のエントリはラインテーブル０を１２００回実行する。イメージ情報の正常収集を開始するため、アドレス３４の最終エントリは、フレームテーブル０の第１エントリにジャンプする。
【００４２】
　ラインテーブルメモリとピクセルテーブルメモリのためのメモリには、幾つかの種類が見られることに注意したほうがよい。メモリは、パワーがオフになった時にコンテンツを失って、パワーが回復した時にライン・フレームテーブルエントリによってプログラムされなければならないＳＲＡＭまたはＤＲＡＭなどの揮発性メモリが考えられる。メモリは、パワーがオフになった時にもコンテンツを保持するＥＥＰＲＯＭまたはＥＰＲＯＭなどの不揮発性メモリが考えられる。一定のアプリケーションについて、メモリは、製造中にプログラムされて、そのコンテンツを変更できないリードオンリメモリでよい。
【００４３】
　上述した実施形態は、フレームテーブルとラインテーブルについて別のメモリを有することに注意したほうがよい。代替実施形態では、これらの二つのメモリを単一の物理的装置に結合できる。この場合、単一の結合メモリのアドレスジェネレータは、ラインテーブルが実行される間にフレームテーブルアドレスを記憶し、ラインテーブルの実行が完了した時にフレームテーブルアドレスを呼び出してフレームテーブルの実行を継続する付加的能力を持つ。
【図面の簡単な説明】
【００４４】
【図１】電子イメージングシステムのブロック線図である。
【図２】図１の電子イメージングシステムに使用されるピクセルレベルタイミング制御信号を示すタイミング図である。
【図３】ピクセルのラインが正常に読み取られる、図１の電子イメージングシステムに使用されるラインレベルタイミング制御信号を示すタイミング図である。
【図４】２本または３本のピクセルラインが電子的に「ダンプ」され、３本のラインの残りの１本が正常に読み取られる、図１の電子イメージングシステムに使用されるラインレベルタイミング制御信号を示すタイミング図である。
【図５Ａ】電子シャッタ信号のタイミングに加えて、フレームの全ピクセルの正常読取りを示す、図１の電子イメージングシステムに使用されるフレームレベルタイミング制御信号を示すタイミング図である。
【図５Ｂ】フレームの全ピクセルが電子的に「ダンプ」された状態を表す、図１の電子イメージングシステムに使用されるフレームレベルタイミング制御信号を示すタイミング図である。
【図６】メモリをベースとするライン・フレームテーブルを利用する、本発明を具体化したタイミングジェネレータのブロック線図である。
【図７】ライン・フレームテーブルとは別だがこれと相互作用を行うタイミング要素を含む、図６に示された本発明を具体化したタイミングジェネレータのブロック線図である。
【図８】ラインテーブルの各エントリのビットレイアウトを含む、図７のタイミングジェネレータにおけるラインテーブルのメモリマップである。
【図９】フレームテーブルの各エントリのビットレイアウトを含む、図７のタイミングジェネレータにおけるフレームテーブルのメモリマップである。
【符号の説明】
【００４５】
　１　イメージセンサ、２　基準信号用のサンプル・ホールド回路、３　イメージ信号用のサンプル・ホールド回路、４　基準、イメージ、ブラッククランプ信号用の加算回路、５　ブラッククランプサンプリング回路、６　アナログ・ディジタルコンバータ、７　ディジタルフレームストアメモリ、８　信号バッファ（同様の複数のバッファの一つ）、９　タイミングジェネレータ、１０　システム制御装置・イメージデータプロセッサ、１１　水平シフトレジスタ、１２　垂直シフトレジスタ／感光ピクセルの行と列、２１　フレームテーブルメモリのアドレスジェネレータ、２２　フレームテーブルメモリ、２３　ラインテーブルメモリのアドレスジェネレータ、２４　ラインテーブルメモリ、２５　マスタクロック回路、３１　フレームテーブルメモリの改良アドレスジェネレータ、３２　フレームテーブルメモリ、３３　ラインテーブルメモリの改良アドレスジェネレータ、３４　ラインテーブルメモリ、３５　ピクセルレベル信号のタイミングジェネレータ、３６　電子シャッタ信号のタイミングジェネレータ、３７　マスタクロック回路、３８　クロック分割回路。
【図１】
2004118840.tif 000006
【図２】
2004118840.tif 000007
【図３】
2004118840.tif 000008
【図４】
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【図５Ａ】
2004118840.tif 000010
【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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