(57)【要約】【課題】配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットで簡単に低コストで作成可能な配線層のエレクトロマイグレーション特性評価用パターンを有する半導体信頼性評価装置およびその評価方法を提供する。【解決手段】第１配線層と第２配線層とが両配線間に介在する絶縁層に配設された複数のビアで接続された配線構造を有し、第１配線層と第２配線層とは略同等の比抵抗を有する金属よりなり、複数のビアの各々を経由する電流経路の総抵抗が異なるように前記複数のビアの各々に接続する前記第１配線層と第２配線層の少なくとも一方に各々異なる寄生抵抗が付加されている。【選択図】      図１
2004247360.tif 000002
【特許請求の範囲】
【請求項１】
第１配線層と第２配線層とが両配線間に介在する絶縁層に配設された複数のビアで接続された配線構造を有する半導体信頼性評価装置において、前記第１配線層と第２配線層とは略同等の比抵抗を有する金属よりなり、前記複数のビアの各々を経由する電流経路の総抵抗が異なるように前記複数のビアの各々に接続する前記第１配線層と第２配線層の少なくとも一方に各々異なる寄生抵抗が付加されていることを特徴とする半導体信頼性評価装置。
【請求項２】
第１配線層と第２配線層とが両配線間に介在する絶縁層に配設された複数のビアで接続された配線構造を有する半導体信頼性評価装置において、前記第１配線層と第２配線層とは略同等の比抵抗を有する金属よりなり、前記第１配線層は前記複数のビアを介する複数の電流経路において共通に電流が流れる主配線部と、前記主配線部から前記複数のビアを介する複数の電流経路の各々に異なる抵抗値で電流が流れるように各々のビアに接続されている枝配線部を有することを特徴とする半導体信頼性評価装置。
【請求項３】
前記第１配線層の各々のビアに接続される複数の枝配線部は、各々配線長さが異なることを特徴とする請求項２に記載の半導体信頼性評価装置。
【請求項４】
前記複数配設された複数のビアの一方の側から他方の側に向けて前記枝配線部の長さが順次長く形成されていることを特徴とする請求項３に記載の半導体信頼性評価装置。
【請求項５】
前記第１配線層の各々のビアに接続される複数の枝配線部は、各々配線幅が異なることを特徴とする請求項２乃至４のいずれか一に記載の半導体信頼性評価装置。
【請求項６】
前記第２配線層は前記複数のビアを介する複数の電流経路において共通に電流が流れる主配線部と、前記主配線部から前記複数のビアを介する複数の電流経路の各々に異なる抵抗値で電流が流れるように各々のビアに接続されている枝配線部を有することを特徴とする請求項２乃至５のいずれか一に記載の半導体信頼性評価装置。
【請求項７】
前記複数のビアは、直線状に等間隔で配設されていることを特徴とする請求項１乃至６のいずれか一に記載の半導体信頼性評価装置。
【請求項８】
前記複数のビアは、同一形状であることを特徴とする請求項７に記載の半導体信頼性評価装置。
【請求項９】
請求項１乃至８のいずれか一に記載の半導体信頼性評価装置における第１配線層と第２配線層との間に定電流を流し、抵抗値の経時変化を測定する半導体信頼性評価装置の評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体信頼性評価装置およびその評価方法に関わり、更に詳しくは配線層のエレクトロマイグレーション特性を評価する装置およびその評価方法に関する。
【０００２】
【従来の技術】
ＬＳＩ等の半導体デバイスにおける不良の原因として、エレクトロマイグレーション（以下、ＥＭと略す）による配線の高抵抗化あるいは断線が挙げられる。ＥＭとは、配線金属中の電流密度の増大、チップ当たりの消費電力の増大によるデバイスの温度上昇によって、キャリアから電極構成原子へ金属膜中の物質移動が起こることを意味し、ＥＭが起こると配線の劣化による信頼性低下の原因となる。そのため、デバイスに用いられる配線についてのＥＭに関する評価、具体的にはドリフト速度やインキュベーション時間（ボイド生成までの潜伏時間）の評価が行われている。
【０００３】
図４は非特許文献１に開示されているＥＭ評価用の配線パターンの部分平面図であり、図５はその断面図である。第１層配線としてシリサイド（ＴｉＳｉ２）付きの拡散層、第２層としてＡｌ金属配線が絶縁層を介して配設され、両配線層は絶縁層中に配設された複数のビアで接続されたパターン構成である。図６は、このパターン構成の等価回路である。なお、図５の構成と図６の等価回路とは１８０度反転して記載されている。
【０００４】
図６の等価回路において、拡散層部分の抵抗ＲＤが金属層部分の抵抗ＲＭよりも相対的に大きいため、第１層４１および第２層４２間に電流を流すと、最初は総抵抗が最小となるＶ１に大部分の電流が流れ、Ｖ１とＲＭが接する近傍にボイドが発生する。このボイド発生に伴い徐々にＶ１を介する経路の抵抗が高くなると、続いて総抵抗が小さいＶ２に大部分の電流が流れるというように、以下大部分の電流が流れる経路が順番にＶ３、Ｖ４へと変化する。このように、それぞれのビアを介する電流経路の総抵抗を異ならせることにより、各ビアに流れる電流値が異なる。即ち、電流経路の総抵抗が順次高い方向へシフトして電流が流れるため、階段上の抵抗上昇がみられようになる。この階段上の抵抗上昇から、ドリフト速度やインキュベーション時間（ボイド生成までの潜伏時間）に関する情報を得ることができる。つまり、第１層配線の抵抗が第２層配線の抵抗に比べてかなり大きいときには、図４のようなシンプルな配置パターンでも所望の評価を実施することができる。
【０００５】
【非特許文献１】
１９９６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐ１９２  （１９９６）
【０００６】
【発明が解決しようとする課題】
しかしながら、図４のような配置のパターンで目的を達するためには、拡散層のように抵抗の高い層であって、かつ、ＥＭ現象が起こりにくい層を作り込む必要がある。拡散層を作り込まず、配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットを用いて図４と同じような配置で第１層に下層の金属配線、第２層に上層の金属配線を作成すると、第１層配線と第２層配線の抵抗はほとんど同じになってしまう。すると、Ｖ１〜Ｖ４に流れる電流の大きさはどれもほとんど同等になってしまい、結果として最初にボイドの生成が始まるのは配線端に一番近いビア近傍とは限らなくなる。つまり、第１層配線端から遠いビア近傍でもボイドが発生し始める。従って、図４と同じような配置では、配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットでは評価用パターンを作成することはできないため所望の評価を実施できない。そのため、拡散層を含むレチクルセットを使用して評価用パターンを作成しなければならず、コスト高となってしまう。
【０００７】
配線部分の電気特性を評価する場合には、通常配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットを用いて作成した評価用パターンを使用する。従って、ドリフト速度やインキュベーション時間に関する情報を得るためには、拡散層も作り込んだ別の新たな試料を作成しなければならず、工程数や作成時間も余分に必要になってしまい、さらにコスト高になってしまう。
【０００８】
本発明は、簡単な製造工程で低コストで得られる配線層のエレクトロマイグレーション特性評価用パターンを有する半導体信頼性評価装置およびその評価方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明の半導体信頼性評価装置は、第１配線層と第２配線層とが両配線間に介在する絶縁層に配設された複数のビアで接続された配線構造を有し、前記第１配線層と第２配線層とは略同等の比抵抗を有する金属よりなり、前記複数のビアの各々を経由する電流経路の総抵抗が異なるように前記複数のビアの各々に接続する前記第１配線層と第２配線層の少なくとも一方に各々異なる寄生抵抗が付加されていることを特徴とする。また、前記第１配線層と第２配線層とは略同等の比抵抗を有する金属よりなり、前記第１配線層は前記複数のビアを介する複数の電流経路において共通に電流が流れる主配線部と、前記主配線部から前記複数のビアを介する複数の電流経路の各々に異なる抵抗値で電流が流れるように各々のビアに接続されている枝配線部を有することを特徴とする。ここで、第１配線層の各々のビアに接続される複数の枝配線部は、各々配線長さが異なることを特徴としており、前記複数配設された複数のビアの一方の側から他方の側に向けて前記枝配線部の長さが順次長く形成されていることが好ましい。また、第１配線層の各々のビアに接続される複数の枝配線部は、各々配線幅が異なることを特徴とする。更に、第２配線層に前記複数のビアを介する複数の電流経路において共通に電流が流れる主配線部と、前記主配線部から前記複数のビアを介する複数の電流経路の各々に異なる抵抗値で電流が流れるように各々のビアに接続されている枝配線部を有することを特徴とする。また、前記複数のビアは、直線状に等間隔で配設されており、同一形状であることことが好ましい。
【００１０】
本発明の半導体信頼性評価装置の評価方法は、上記半導体信頼性評価装置における第１配線層と第２配線層との間に定電流を流し、抵抗値の経時変化を測定することを特徴とする。
【００１１】
本発明では、比抵抗の略同等の第１配線層および第２配線層を接続する複数のビアの各々を介する電流経路の総抵抗が異なるように、第１層配線または第２層配線の少なくとも一方から各々のビアにつながる配線に異なる寄生抵抗を付加する構成を配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットを用いて作成している。前述の従来技術では、拡散層→コンタクト→第１層配線→ビア→第２層配線の順で製造する必要があるのに対して、本発明では第１層配線→ビア→第２層配線のみであり、拡散層を形成するためのイオン注入工程、シリサイド形成工程等が不要である。本発明では、金属配線層数が２層の構造においても、各々のビアを経由する総抵抗が異なるようにしており、常に総抵抗の最小の配線端のビアに大部分の電流が流れるような配線レイアウトとしている。寄生抵抗は、各々のビアにつながる枝配線部の長さ、または幅を異ならせることにより異なる値に設定できる。枝配線部は、第１層または第２層の少なくとも一方と同一のレチクルを用いて主配線部と同時に形成することができる。そのため、工程数や作成時間が従来に比べて短く、低コスト化が図れる。
【００１２】
【発明の実施の形態】次に、本発明の半導体装置の実施の形態について図面を参照して説明する。
【００１３】
図１は、本発明の半導体信頼性評価装置におけるＥＭ評価配線パターンの部分平面模式図であり、図２はその等価回路である。配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットを使用することにより、比抵抗が略等しい金属よりなる第１層配線層１１と第２配線層１２とが両者間の絶縁層中に一列に等間隔で配設された複数個のビアを介して接続されている。ここで、第１配線層は、各々のビアを介する電流経路において共通する主配線部と、各々のビアを経由する総抵抗が順次高くなるように各ビアにつながる枝配線部とにより形成されている。即ち、各ビアを介する電流経路の総抵抗を異ならせている。図１では、一例として４つのビア（Ｖ１〜Ｖ４）を有する場合であり、各々のビアにつながる第１配線層の枝配線部は、Ｃから各ビアに至るまでの配線部分、即ち、Ｖ１〜Ｃ、Ｖ２〜Ｃ、Ｖ３〜Ｃ、Ｖ４〜Ｃに相当し、Ｃから第１配線層端Ａまでの共通部分は主配線部に相当する。具体的な構成の一例として、第１層配線を０．１８μｍ幅の銅、第２層配線を０．１８μｍ幅の銅、ビアをビア径０．１８μｍの銅、絶縁膜材料をシリコン酸化膜とすることができるが、これらの材料や寸法に限定されるものではない。
【００１４】
図２の等価回路において、Ｖ１、Ｖ２、Ｖ３、Ｖ４はそれぞれのビアであり、ａからｒは寄生抵抗を示す。それぞれの抵抗値はＲＶ１，・・ＲＶ４，Ｒａ，・・Ｒｒである。４つのビアは略同一形状としている。この実施例では第１層配線の枝配線部の長さを異ならせることでビアに接続するまでの総抵抗を異ならせており、総抵抗はＶ１を流れる電流経路が最も低く（ＲＶ１＋Ｒｐ＋Ｒｑ＋Ｒｒ＝Ｒ１）、Ｖ２を流れる電流経路（Ｒａ＋Ｒｂ＋Ｒｃ＋ＲＶ１＋Ｒｑ＋Ｒｒ＝Ｒ２）、Ｖ３を流れる電流経路（Ｒａ＋Ｒｄ＋Ｒｅ＋Ｒｆ＋Ｒｇ＋Ｒｈ＋ＲＶ３＋Ｒｒ＝Ｒ３）、Ｖ４を流れる電流経路（Ｒａ＋Ｒｄ＋Ｒｉ＋Ｒｊ＋Ｒｋ＋Ｒｌ＋Ｒｍ＋Ｒｎ＋Ｒｏ＋ＲＶ４＝Ｒ４）の順で高くなっている。寄生抵抗ａ〜ｏの抵抗値Ｒａ〜Ｒｏは各々略同等であり、Ｒｐ〜Ｒｒも略同等である。第１層配線の枝配線部は、この等価回路となるような寄生抵抗を有するように配線の長さが設定されている。なお、第１層配線と第２層配線はどちらが上層になっても下層になってもよい。
【００１５】
このような配置のパターンを用いて、第１層１１および第２層１２間に定電流を流すと、最初のうち、大部分の電流は総抵抗の最小である経路としてＶ１を流れ、ＥＭ現象によりＶ１近傍にボイドができてＶ１を通過する経路の抵抗が高くなると同時に総抵抗も若干高くなる。すると、今度はほとんど大部分の電流は、２番目に総抵抗の低い経路であるＶ２を流れるようになる。しばらくすると、Ｖ２近傍にＥＭ現象によりボイドができてこの経路の抵抗も高くなるため、大部分の電流はＶ３を流れるようになる。以下同様にＶ３近傍にボイドができて、大部分の電流がＶ４を流れるようになる。以上のような状態の変化を、抵抗の時間変化としてモニターすることにより、第２層配線とビアの接続部におけるボイドの成長速度（構成原子のドリフト速度に対応）とボイド生成までの潜伏時間に関する情報が得られる。
【００１６】
図１に示したＥＭ評価配線パターンに実際に電流を流してＥＭ試験を行う場合について説明する。図１の第１層配線のＡ側を−、第２層配線のＢ側を＋にして第１層から第２層に定電流を流す。電流値は配線で０．５〜２ＭＡ／ｃｍ２程度で流し、温度は２５０℃〜３５０℃とする。試験開始時には図２の等価回路からわかるように、最も電流経路の総抵抗値の小さくなるＶ１に大部分の電流が流れる。その結果ＥＭによるボイドがＶ１近傍の第２層配線中におき、この経路の抵抗値が上昇する。その結果Ｖ１を通る経路の総抵抗が高くなるため、次に初期の総抵抗が低い経路であるＶ２に電流の大部分が流れるようになる。その結果Ｖ２近傍にボイドが発生し、その結果抵抗値が上昇する。引き続き同様にＶ３、Ｖ４へと電流の流れる経路が移っていく。
【００１７】
このように初期の総抵抗値の低い経路、つまり接続部の配線長さが最短となるビアから優先的に電流が流れていきそのビア近傍にボイドが発生し抵抗上昇することでその隣のビアに主たる電流経路が移っていく。この際の抵抗の時間変化をモニタすると、時間に対して階段上に抵抗上昇がみられる。電流の主たる経路がＶ１→Ｖ２→Ｖ３→Ｖ４を通るものとなるにしたがってモニタされる抵抗値もＲ１→Ｒ２→Ｒ３→Ｒ４と階段上に抵抗上昇する。図３はこのときの抵抗変化の様子を示す。この階段上の抵抗変化から、ＥＭでの配線構成金属のボイド生成までの潜伏時間および原子のドリフト速度を求める方法は参考文献１に開示されているので省略する。
【００１８】
上記の実施の形態では、第１層配線の枝配線部の長さを異ならせることにより各ビアを介する総抵抗値を異なるようにしたが、枝配線部の配線幅を異ならせることによっても総抵抗値を異なるようにすることができる。もちろん、配線長さと配線幅をともに異なるようにすることもできる。また、上記の実施の形態では、第１層配線に枝配線部を設けているが、第２層配線に枝配線部を設けることもできるし、第１層配線と第２層配線のいずれにも接続部を設けることができる。なお、第１層配線と第２層配線は必ずしも同一の金属で構成する必要はなく、異なる金属で構成することもできる。
【００１９】
【発明の効果】
本発明の半導体信頼性評価装置は、ドリフト速度やインキュベーション時間（ボイド生成までの潜伏時間）を、層抵抗の略同じ配線層数が２層の通常のビア抵抗が測れるような最低限のレチクルセットを用いることで作成できる。特に、ＬＳＩの微細化に伴う配線の細線化により、ＥＭ耐性向上が重要課題であり、そのためにＣｕやＡｌを主たる材料にした配線に、別の元素を添加して金属配線の信頼性を向上する方法が注目されているが、その場合に重要パラメータであるドリフト速度やインキュベーション時間（ボイド生成までの潜伏時間）を得るための評価を、最低限のレチクルセットだけを用いて作成した金属層だけの評価用パターンで実施できるようになる。このため、レチクルのコストだけではなく、評価試料作成のコストも大きく削減することができる。また、本発明の半導体信頼性評価装置における第１層および第２層配線間に定電流を流すことにより、非特許文献１同様にＥＭ特性を良好に測定することができる。特に第１層および第２層配線としてともに抵抗値の低い金属配線を用いる場合でもＥＭ特性を良好に測定することができる。
【図面の簡単な説明】
【図１】本発明の半導体信頼性評価装置におけるＥＭ評価配線パターンの一実施例の部分平面図である。
【図２】図１に示した本発明の半導体信頼性評価装置におけるＥＭ評価配線パターンの一実施例の等価回路図である。
【図３】本発明の半導体信頼性評価装置におけるＥＭ評価における抵抗経時変化を示す図である。
【図４】従来の半導体信頼性評価装置におけるＥＭ評価配線パターンの部分平面図である。
【図５】図４に示した従来の半導体信頼性評価装置におけるＥＭ評価配線パターンの部分断面図である。
【図６】図４に示した従来の半導体信頼性評価装置におけるＥＭ評価配線パターンの等価回路図である。
【符号の説明】
１１，４１  第１配線層
１２，４２  第２配線層
【図１】
2004247360.tif 000003
【図２】
2004247360.tif 000004
【図３】
2004247360.tif 000005
【図４】
2004247360.tif 000006
【図５】
2004247360.tif 000007
【図６】
2004247360.tif 000008