(57)【要約】      （修正有）【課題】少なくとも一部が磁性体で被覆されたヨーク付きの書き込み配線の磁性層の結晶状態を工夫することにより、書き込み電流値の大幅な低減と、短パルスで再現性の高い書き込みを可能とした磁気ランダムアクセスメモリを提供する。【解決手段】ＭＴＪ  素子２１に情報を書き込むための書き込み配線１  は磁性層２  で被覆されており、磁性層は、柱状粒子の成長方向が側壁の法線方向に対して３０度以下である構造を有する、または、粒子が層状に堆積した構造を有する、または、アモルファス状に堆積した構造を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、柱状粒子の成長方向が側壁の法線方向に対して３０度以下であることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、粒子が層状に堆積した構造を有することを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、アモルファス状に堆積した構造を有することを特徴とする磁気ランダムアクセスメモリ。
【請求項４】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、柱状粒子の成長方向が側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在していることを特徴とする磁気ランダムアクセスメモリ。
【請求項５】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記書き込み配線を形成する際、
前記半導体基板上の層間絶縁膜にトレンチを形成する工程と、
前記半導体基板の基板面に磁性体を堆積し、この磁性体をスパッタするスパッタ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を堆積させる工程と、
前記トレンチ内部に書き込み配線を埋め込む工程
とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項６】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記書き込み配線を形成する際、
前記半導体基板上の層間絶縁膜上に配線層を堆積し、前記配線層をパターニングして書き込み配線を残す工程と、
前記半導体基板の基板面に磁性体を堆積してスパッタするスパッタ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を堆積させる工程
とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項７】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記書き込み配線を形成する際、
前記半導体基板上の層間絶縁膜にトレンチを形成する工程と、
磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を堆積させる工程と、
前記トレンチ内部に書き込み配線を埋め込む工程
とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項８】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記書き込み配線を形成する際、
前記半導体基板上の層間絶縁膜上に配線層を堆積し、前記配線層をパターニングして書き込み配線を残す工程と、
磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を堆積させる工程
とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項９】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記書き込み配線を形成する際、
前記半導体基板上の層間絶縁膜にトレンチを形成する工程と、
前記トレンチの内壁に、シード層としてＮｉＦｅを用いるメッキ法によって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を成長させる工程と、
前記トレンチ内部に書き込み配線を埋め込む工程
とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１０】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記書き込み配線を形成する際、
前記半導体基板上の層間絶縁膜にトレンチを形成する工程と、
前記トレンチの内壁に、シード層として銅を用いるメッキ法によって、柱状粒子の成長方向が前記側壁の法線方向に対して３０度以下になる、または、粒子が層状に堆積した構造を有する、または、アモルファス状に堆積した構造を有するように磁性層を形成する工程と、
前記トレンチ内部に書き込み配線を埋め込む工程
とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１１】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記書き込み配線を形成する際、
前記半導体基板上の層間絶縁膜上に銅を主成分とする配線層を堆積し、前記配線層をパターニングして書き込み配線を残す工程と、
柱状粒子の成長方向が前記側壁の法線方向に対して３０度以下になる、または、粒子が層状に堆積した構造を有する、または、アモルファス状に堆積した構造を有するように磁性層を直接に成長させる工程
とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：  Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）に係り、特にトンネル型磁気抵抗効果により“０”／“１”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるＭＲＡＭにおいて磁性体で被覆された書きこみ配線の構造に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）  効果を用いて”１”／”０”  情報の記憶を行う強磁性トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：  以後、ＭＴＪ  と表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つＭＲＡＭが提案されている（例えば、非特許文献１参照）。
【０００３】
図９は、ＭＲＡＭで用いられるＭＴＪ  素子の断面構造を概略的に示す。
【０００４】
このＭＴＪ  素子は、２つの磁性層（強磁性層、強磁性体膜）７１，７２  で１つの非磁性層（トンネルバリア膜）７３を挟んだ構造を有し、２つの磁性層７１，７２  のスピンの向きが平行であるか反平行であるかによって“０”／“１”情報を記憶する。
【０００５】
通常、２つの磁性層７１，７２  の一方側には反強磁性層７４が配置される。反強磁性層７４は、一方側の磁性層７２のスピンの向きを固定することによって、他方側の磁性層７１のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、スピン可変側の磁性層７１は自由層（または記録層）、スピン固定側の磁性層７２は固定層（またはピン層）と呼ばれる。
【０００６】
図１０（ａ）および（ｂ）は、図９に示したＭＴＪ  素子の２つの磁性層７１，７２  のスピンの向きの２つの状態を示している。
【０００７】
図１０（ａ）に示すように、２つの磁性層７１，７２  のスピンの向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層７１，７２  に挟まれたトンネルバリア膜７３のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図１０（ｂ）に示すように、２つの磁性層７１，７２  のスピンの向きが反平行である場合は、２つの磁性層７１，７２  に挟まれたトンネルバリア膜７３のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
ＭＲＡＭでは、ＭＴＪ  素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（”０”状態）に対応させている。
【００１０】
図１１は、ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線ＢＬと複数の書き込みワード線ＷＷＬ  が直交方向に配設され、その各交点に対応してＭＴＪ  素子が配設される。このＭＴＪ  素子は、長方形の長辺が書き込みワード線ＷＷＬ  に沿い、短辺がビット線ＢＬに沿い、長辺方向に沿うようにスピン方向が付与されている。各ビット線ＢＬは、同一行（または列）の複数のＭＴＪ  素子の各固定層に接続されており、各書き込みワード線ＷＷＬ  は同一列（または行）の複数のＭＴＪ  素子の各自由層に近接して対向するように配置されている。
【００１２】
図１２は、図１１中のＡ−Ａ線に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１３】
図１３は、図１１中のＢ−Ｂ線に沿ってビット線に垂直な断面における構造の一例を示す断面図である。
【００１４】
図１２および図１３において、１０は半導体基板（例えばＰ  型Ｓｉ基板）、１１はシャロウトレンチ型の素子分離領域（ＳＴＩ）  、１２はゲート酸化膜、１３は読み出し用セル選択トランジスタ（ＮＭＯＳＦＥＴ  ）のドレイン領域またはソース領域となる不純物拡散層（Ｎ＋）、１４はゲート電極（ＧＣ）、１５は第１金属配線層（Ｍ１）、１６は第２金属配線層（Ｍ２）、１７は第３金属配線層（Ｍ３）からなるＭＴＪ  接続用配線、１８は第１金属配線層１５を拡散層１３へ電気的に接続するための導電性のコンタクト、１９は第２金属配線層１６から第１金属配線層１５へ電気的に接続するための導電性のコンタクト、２０は第３金属配線層１７から第２金属配線層１６へ電気的に接続するための導電性のコンタクト、２１はＭＴＪ  素子、２２は第４配線層（Ｍ４）、２３は第４金属配線層２２をＭＴＪ  素子２１へ電気的に接続するための導電性のコンタクト、２４は層間絶縁膜である。
【００１５】
なお、図中、配線の用途として、（ＢＬ）は書き込み／読み出し用のビット線、（ＷＷＬ）  は書き込みワード線、（ＳＬ）はソース線、（ＲＷＬ）  は読み出しワード線を表わしており、ソース線（ＳＬ）は接地電位に接続される。
【００１６】
次に、図１１乃至図１３を参照してＭＴＪ  素子２１に対する書き込み動作原理を説明する。
【００１７】
ＭＴＪ  素子に対する書き込みは、書き込みワード線ＷＷＬ  およびビット線ＢＬに電流を流し、両配線に流れる電流によリ作られる磁界を用いてＭＴＪ  素子のスピンの向きを平行または反平行にすることにより達成される。
【００１８】
即ち、ＭＴＪ  素子へ情報を書き込む時には、ビット線ＢＬには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Ｈｘを発生させ、書き込みワード線ＷＷＬ  には一定方向に向かう電流のみを流して磁界Ｈｙを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線ＢＬに第１の方向に向かう電流を流すと、ＭＴＪ  素子のスピンの向きは平行となり、ビット線ＢＬに第２の方向に向かう電流を流すと、ＭＴＪ  素子のスピンの向きは反平行となる。
【００１９】
ＭＴＪ  素子から情報を読み出す時には、読み出しワード線ＲＷＬ  を活性化させ、選択されたＭＴＪ  素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線ＢＬから接地電位へ電流を流す。その結果、選択されたＭＴＪ  素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２０】
次に、ＭＴＪ  素子のスピンの向きが変わる仕組みについて、図１４および図１５を参照しながら簡単に説明する。
【００２１】
図１４は、ＭＴＪ  素子の印加磁界の反転による抵抗値の変化特性（ＭＴＪ  曲線）を示している。
【００２２】
図１５は、ＭＴＪ  素子のアステロイド曲線を示している。
【００２３】
図１４に示すＭＴＪ  曲線のように、ＭＴＪ  素子のＥａｓｙ−Ａｘｉｓ  （容易軸）方向に磁界Ｈｘをかけると、ＭＴＪ  素子の抵抗値は例えば１７％程度変化する。この変化率（変化の前後の抵抗の比）は、ＭＲ比と呼ばれる。なお、ＭＲ比は、ＭＴＪ  素子の磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＭＴＪ  素子も得られている。ＭＴＪ素子には、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  （困難軸）方向の磁界Ｈｙとの合成磁界が印加される。
【００２４】
図１４中の実線および破線に示すように、Ｈａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙの大きさによって、ＭＴＪ  素子の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ  方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＷＷＬ  および選択されたビット線ＢＬの交点に対応して配置されているＭＴＪ  素子のみにデータを書き込むことができる。
【００２５】
即ち、図１５に示すように、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、ＭＴＪ  素子の磁性層のスピンの向きを反転させることができる。
【００２６】
逆に、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、ＭＴＪ素子の磁性層のスピンの向きを反転させることはできない。
【００２７】
従って、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ  平面内における位置を変えることにより、ＭＴＪ  素子に対するデータの書き込みを制御できる。
【００２８】
ところで、ＭＲＡＭにおける最大の課題は書き込み電流の低減であると言われていた。現在報告されているＭＴＪ  素子の書き込み電流値は、セル幅が０．４  〜０．６  μｍ  、セル長さが１．２  μｍ  程度の場合に、８  〜１０ｍＡと大きく、配線のエレクトロマイグレーションの問題やドライブ回路が大きくなるなどの問題がある。
【００２９】
本願発明者が試作した１ＫビットレベルのＭＲＡＭのテストチップでも、やはり、書き込み電流値は８  〜１０ｍＡであった。実用化のためには、書き込み電流値を許容可能なレベル（１  〜２ｍＡ  ）に低下させることが必須である。
【００３０】
ＭＴＪ  素子の書き換えのためには、ＭＴＪ  素子の記憶層（２  〜５ｎｍ  のＮｉＦｅ薄膜など）の磁化を反転されなければならない。記録層の磁化情報を書き替えるために必要な反転磁界Ｈｓｗ  は、概略、次式（１）で与えられる。
【００３１】
Ｈｓｗ  ＝４π＊Ｍｓ＊ｔ／Ｆ  （Ｏｅ）                          …（１）
ここで、Ｍｓは記録層の飽和磁化、ｔ  は記録層の厚さ、Ｆ  は記録層の幅である。
【００３２】
熱擾乱耐性確保のためには、ＭＴＪ  素子の記録層の薄膜化は限界があり、０．１５μｍ  程度以下のＭＴＪ  素子の微細化は、記録層の厚さを増大させる必要が生じる。
【００３３】
仮に記録層を２ｎｍ  のＣｏＦｅＮｉ薄膜に固定できたとしても、ＭＴＪ  素子を微細化する（Ｆ  を減少させる）と、反転磁界Ｈｓｗ  が増大し、書き込み電流はますます大きくなる。
【００３４】
一方、配線に流せる電流密度には上限があり、銅（Ｃｕ）の場合で１０７  Ａ／ｃｍ２  である。したがって、微細化に伴って配線の断面積も減少し、記録層の磁化を反転させるに必要な反転磁界Ｈｓｗ  を発生させる大きさの電流を流せなくなる。
【００３５】
上記したような課題を解消するため、書き込み電流を低減する方法として、通常の書き込み配線（例えばＣｕ）にＮｉＦｅ等の軟磁性材料を被覆したヨーク（Ｙｏｋｅ）付きの書き込み配線を用いることによって、２倍程度の高効率化効果（書き込み電流値は１／２  ）が得られることが報告されている（非特許文献２参照）。
【００３６】
図１６（ａ）および（ｂ）は、ヨーク付き書き込み配線の構造の一例と、それを用いて書き込みを行う場合に書き込み効率が改善される特性を示す。
【００３７】
図１６（ｂ）において、特性Ａは、ＭＴＪ  素子の記録層に２ｎｍ  のＣｏＦｅＮｉ薄膜を用いた場合について、ＭＴＪ  素子の微細化に伴なってスイッチング磁界Ｈｓｗ  が増大する様子を示している。
【００３８】
通常の書き込み配線を用いる場合には、１／Ｆ  が７程度までは発生磁界の方がスイッチング磁界よりも大きいので書き込み可能である。これに対して、従来の技術により形成されたヨーク付き書き込み配線を用いる場合には、１／Ｆ  が７程度を越えても、発生磁界の方がスイッチング磁界よりも大きいので書き込み可能であるが、１／Ｆ  が１０程度を越えると発生磁界の方がスイッチング磁界よりも小さくなる。
【００３９】
即ち、従来の技術により形成されたヨーク付き書き込み配線を用いた場合について、実験と計算機シミュレーションにより検討した結果、２倍程度の高効率化効果を確認でき、書き込み電流を５ｍＡ  に低減できたが、これが限界であり、実用化のために必要な目標値である１  〜２ｍＡ  には程遠い。
【００４０】
また、５０ｎｓｅｃ程度の短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、一定の書き込み電流で書き込みを行った場合の再現性９０％を大きく下回る再現性しか得られなかった。
【００４１】
【非特許文献１】
Ｒｏｙ  Ｓｃｈｅｕｅｒｌｅｉｎ  ｅｔ．ａｌ．”Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ”，ＩＳＳＣＣ２０００  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｐｐ．１２８〜ｐｐ．１２９
【００４２】
【非特許文献２】
Ｓａｉｅｄ  Ｔｅｈｒａｎｉ，”Ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  ＲＡＭ”，  ２００１  ＩＥＤＭ  ｓｈｏｒｔ  ｃｏｕｒｓｅ
【００４３】
【発明が解決しようとする課題】
上記したように磁気ランダムアクセスメモリの書き込み電流を低減するために書き込み配線の側面を磁性層で被覆したヨーク付きの書き込み配線が提案されているが、実用化のために必要な目標値よりもかなり大きく、また、短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、書き込みの再現性が低いという問題があった。
【００４４】
本発明は上記の問題点を解決すべくなされたもので、書き込み配線の側面の少なくとも一部が磁性体で被覆されたヨーク付き書き込み配線の磁性層の結晶状態を工夫することにより、書き込み電流値の大幅な低減と、短パルスで再現性の高い書き込みを可能とした磁気ランダムアクセスメモリおよびその製造方法を提供することを目的とする。
【００４５】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリの第１の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリであって、前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、柱状粒子の成長方向が側壁の法線方向に対して３０度以下であることを特徴とする。
【００４６】
本発明の磁気ランダムアクセスメモリの第２の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリであって、前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、粒子が層状に堆積した構造を有することを特徴とする。
【００４７】
本発明の磁気ランダムアクセスメモリの第３の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリであって、前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、アモルファス状に堆積した構造を有することを特徴とする。
【００４８】
本発明の磁気ランダムアクセスメモリの第４の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリであって、前記書き込み配線の側壁の少なくとも一部が磁性層で被覆されており、前記磁性層は、柱状粒子の成長方向が側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在していることを特徴とする。
【００４９】
本発明の磁気ランダムアクセスメモリの製造方法の第１の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記書き込み配線の側壁の少なくとも一部に磁性層を堆積させる際、基板面に堆積した磁性層をスパッタすることによって、柱状粒子の成長方向が前記側壁の法線方向に対して３０度以下になるように磁性層を堆積させることを特徴とする。
【００５０】
本発明の磁気ランダムアクセスメモリの製造方法の第２の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記書き込み配線の側壁の少なくとも一部に磁性層を堆積させる際、スパッタ粒子をイオン化して基板面に飛来させることによって、柱状粒子の成長方向が前記側壁の法線方向に対して３０度以下になるように磁性層を堆積させることを特徴とする。
【００５１】
本発明の磁気ランダムアクセスメモリの製造方法の第３の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記書き込み配線を形成する際、前記半導体基板上の層間絶縁膜にトレンチを形成する工程と、磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を堆積させる工程と、この後、前記トレンチ内部に書き込み配線を埋め込む工程とを具備することを特徴とする。
【００５２】
本発明の磁気ランダムアクセスメモリの製造方法の第４の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記書き込み配線を形成する際、前記半導体基板上の層間絶縁膜上に配線層を堆積し、前記配線層をパターニングして書き込み配線を残す工程と、磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を堆積させる工程とを具備することを特徴とする。
【００５３】
本発明の磁気ランダムアクセスメモリの製造方法の第５の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記書き込み配線を形成する際、前記半導体基板上の層間絶縁膜にトレンチを形成する工程と、前記トレンチの内壁に、シード層としてＮｉＦｅを用いるメッキ法によって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を成長させる工程と、この後、前記トレンチ内部に書き込み配線を埋め込む工程とを具備することを特徴とする。
【００５４】
本発明の磁気ランダムアクセスメモリの製造方法の第６の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記書き込み配線を形成する際、前記半導体基板上の層間絶縁膜にトレンチを形成する工程と、前記トレンチの内壁に、シード層として銅を用いるメッキ法によって、柱状粒子の成長方向が前記側壁の法線方向に対して３０度以下になる、または、粒子が層状に堆積した構造を有する、または、アモルファス状に堆積した構造を有するように磁性層を形成する工程と、この後、前記トレンチ内部に書き込み配線を埋め込む工程とを具備することを特徴とする。
【００５５】
本発明の磁気ランダムアクセスメモリの製造方法の第７の態様は、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の二層の磁性層のうちのいずれか一方からなる記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、前記書き込み配線を形成する際、前記半導体基板上の層間絶縁膜上に銅を主成分とする配線層を堆積し、前記配線層をパターニングして書き込み配線を残す工程と、柱状粒子の成長方向が前記側壁の法線方向に対して３０度以下になる、または、粒子が層状に堆積した構造を有する、または、アモルファス状に堆積した構造を有するように磁性層を直接に成長させる工程とを具備することを特徴とする。
【００５６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５７】
＜書き込み配線＞
図１（ａ）および（ｂ）は、本発明のＭＲＡＭで用いられるメモリセルのＭＴＪ  素子と書き込み配線との配置関係の二例について模式的に示す図である。
【００５８】
図１（ａ）は、ＭＴＪ  素子２１の下方部に配置されている書き込み配線（図１２中の書き込みワード線ＷＷＬ  に相当する）１  の側壁が磁性層２  で覆われており、ＭＴＪ素子２１の上部に配置されているビット線ＢＬは磁性層で覆われていない例を示している。
【００５９】
図１（ｂ）は、ＭＴＪ  素子２１の上部に配置されている書き込み配線（図１２中のビット線ＢＬ書き込みワード線に相当する）１  の側壁が磁性層２  で覆われており、ＭＴＪ  素子２１の下方部に配置されている書き込みワード線ＷＷＬ  は磁性層で覆われていない例を示している。
【００６０】
図１（ａ）または図１（ｂ）に示すような配置関係を有する本発明のＭＲＡＭは、非磁性層を狭持した二層の磁性層からなるＭＴＪ  素子２１の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記ＭＴＪ  素子２１に近接配置した書き込み配線１  に電流を流して誘導磁束を発生させ、前記ＭＴＪ  素子２１の記録層の磁化方向を変化させて情報を書き込むものであり、半導体基板（ＳＩＯ  基板なども含む）上に形成される。
【００６１】
図１（ａ）および（ｂ）において、ＭＴＪ  素子２１は、図９を参照して前述した構造と同様に、磁性層からなる記録層と固定層との間にトンネルバリア膜が挟まれた構造によってトンネル磁気抵抗効果を有する。そして、固定層側には反強磁性層が配置されている。
【００６２】
書き込み配線（例えばＣｕ）１  は、その側壁の少なくとも１つ（本例ではＭＴＪ  素子に対向する一面以外の三面）が磁性層２  で覆われている。
【００６３】
図２は、図１（ａ）、（ｂ）中の書き込み配線１  の側壁を覆う磁性層２  の結晶状態を概略的に示している。ここでは、代表例として、図１（ｂ）に示す構造におけるビット線ＢＬの側壁を覆う磁性層２  の結晶状態を示している。
【００６４】
図３（ａ）乃至（ｃ）は、図２中に示した磁性層２  の一部の結晶状態を断面ＴＥＭ  観察などにより調べた結果を概略的に示している。
【００６５】
図４は、図２に示した柱状粒子の成長方向が側壁の法線方向に対してなす角度θとそれに対応する書き込み配線を使用した場合の書き込み特性の関係を示している。
【００６６】
本例の磁性層２  は、前述した従来例の磁性層と比べて、図２乃至図３中に示すように、（１）柱状粒子の成長方向が側壁の法線方向に対して３０度以下である構造を有する部分２ａと、（２）粒子が層状に堆積した（粒状に層成長した）構造を有する部分２ｂと、（３）粒子の境界（粒界）が不明瞭なアモルファス状に堆積した構造を有する部分２ｃのうちの少なくとも１つの部分からなる点が異なる。
【００６７】
本願発明者は、書き込み配線１  の側壁を磁性層２  で被覆する製造方法をいろいろ工夫し、後述するような条件による製造方法によって磁性層２  を形成した結果、書き込み電流の低減と書き込み再現特性に関して非常に良好な結果が得られた。以下、磁性層２  について詳細に観察した結果を説明する。
【００６８】
図２中に示したように柱状粒子の成長方向と書き込み配線１  の側壁の法線がなす角度θが３０度以下の場合には、図４に示す特性から分かるように、書き込み電流値はこれまでの限界である５ｍＡ  を大きく下回り、かつ、書き込みの再現性もほぼ１００  ％となった。即ち、書き込み電流値を５ｍＡ  未満、正確には１  〜２ｍＡ  に低減し、かつ、５０ｎｓｅｃの短パルスでの書き込み再現性がほぼ１００  ％となった。
【００６９】
後述する製造方法に係る幾つかのメッキ条件で磁性層２  を形成して書き込み特性を評価した結果、いずれも良好な特性を示した。この場合の磁性層２  のモフォロジーを断面ＴＥＭ  観察などにより調べた結果、磁性層２  の柱状粒子の成長方向と書き込み配線１  の側壁の法線がなす角度θが３０度以下のものと、磁性層２  の粒子が層状に堆積した構造と、磁性層２  の粒界が不明瞭なアモルファス状に堆積した構造を有するものが存在した。
【００７０】
即ち、本発明に係る書き込み配線１  によれば、その側壁を被覆する磁性層２  の結晶状態を工夫している。即ち、柱状粒子の成長方向と書き込み配線１  の側壁の法線がなす角度θが３０度以下のものと、磁性層２  が粒状に層成長した（粒子が層状に堆積した）構造を有するものと、磁性層２  がアモルファス状に堆積した構造を有するもののいずれか１つ、あるいは２つ以上が混在したものを形成することにより、書き込み電流の大幅な低減と再現性のある書き込みを実現することが可能となった。
【００７１】
図５は、図１（ａ）、（ｂ）中の書き込み配線１  の磁性層２  の後述する製造方法の違いに依存する書き込み電流と、短パルスの書き込み電流で書き込みを行った場合の再現性の関係を示している。
【００７２】
＜書き込み配線の製造方法の第１の実施形態＞
図６（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にスパッタ法を用いる第１の実施形態を概略的に示している。
【００７３】
図６（Ａ）は、層間絶縁膜４１に形成されたトレンチ４２に書き込み配線を埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにＭＴＪ  素子２１の下部に書き込み配線１  を配設する場合に適用される。
【００７４】
まず、半導体基板上の層間絶縁膜（例えばＳｉＯｘ膜）４１に形成されたトレンチ４２に書き込み配線を埋め込む前に、トレンチ側壁に例えばＴａ層４３を堆積しておく。この状態で、基板面に堆積した磁性体（ＮｉＦｅ  等）  ４４をアルゴン（Ａｒ）などでスパッタするスパッタ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるように磁性層（ＮｉＦｅ等）２  を堆積させる。この後、トレンチ内部に書き込み配線（例えばＣｕ）（図示せず）を埋め込むと、図２中に示したように、磁性層２  は書き込み配線の側壁の法線方向に対して３０度以下になる。
【００７５】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチ底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００７６】
図６（Ｂ）は、層間絶縁膜４１上に堆積された配線層をパターニングして書き込み配線１  を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにＭＴＪ  素子２１の上部に書き込み配線１  を配設する場合に適用される。
【００７７】
まず、半導体基板上の層間絶縁膜４１上に配線層（例えばＣｕ）を堆積した後に反応性イオンエッチング（ＲＩＥ；Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により配線層をパターニングして書き込み配線（例えばＣｕ）１  を残す。この後、基板面に堆積した磁性体（ＮｉＦｅ  等）  ４５をアルゴン（Ａｒ）などでスパッタするスパッタ法を用いて、図２中に示したように、柱状粒子の成長方向が書き込み配線１  の側壁の法線方向に対して３０度以下であるように磁性層（ＮｉＦｅ等）２  を堆積させる。
【００７８】
この際、書き込み配線１  の側壁にスパッタ装置のカソードから直接に堆積する磁性粒子もあるが、基板面から堆積する粒子の影響で柱状粒子の成長方向が側壁の法線に対して平行に近づいた。
【００７９】
また、ＩＢＳ（Ｉｏｎ  Ｂｅａｍ  Ｓｐｕｔｔｅｒｉｎｇ）を用い、基板を傾けて成膜する方法などによって、スパッタ装置のカソードからの磁性粒子の飛来方向が書き込み配線の側壁に対してより垂直となるようなスパッタ方式を採用することにより、磁性層の特性を改善できた。さらに、基板にバイアスを印加したり、あるいは、イオンビーム（Ｉｏｎ  Ｂｅａｍ）を当てることも効果があった。
【００８０】
＜書き込み配線の製造方法の第２の実施形態＞
図７（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にスパッタ粒子をイオン化したスパッタ法を用いる第２の実施形態を概略的に示している。
【００８１】
図７（Ａ）は、層間絶縁膜４１に形成されたトレンチに埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにＭＴＪ  素子の下部に書き込み配線を配設する場合に適用される。
【００８２】
まず、半導体基板上の層間絶縁膜（例えばＳｉＯｘ膜）４１に形成されたトレンチ４２に書き込み配線を埋め込む前に、トレンチ側壁に例えばＴａ層４３を堆積しておく。この後、基板面に磁性体（ＮｉＦｅ  等）  ４４を堆積した状態で、磁性体（例えばＮｉＦｅ）のスパッタ粒子をイオン化したＮｉ＋，Ｆｅ＋，ＮｉＦｅ＋  を基板面に飛来させることによって、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるように磁性層（ＮｉＦｅ等）２  を堆積させる。この後、トレンチ内部に書き込み配線（例えばＣｕ）（図示せず）を埋め込むと、図２中に示したように、磁性層（ＮｉＦｅ等）２  は書き込み配線の側壁の法線方向に対して３０度以下になる。
【００８３】
前記したようにスパッタ粒子をイオン化して飛来させると、柱状粒子の成長方向が側壁の法線に対して平行に近づくという現象が現れた。また、イオン化率が２０％を越えると、上記現象
（効果）は顕著になった。
【００８４】
上記したようにスパッタ粒子をイオン化したスパッタ法を用いて形成された磁性層によれば、通常のスパッタ法と比べて書き込み再現性が向上した。
【００８５】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチ底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００８６】
図７（Ｂ）は、層間絶縁膜上に堆積された配線層をパターニングして書き込み配線を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにＭＴＪ  素子２１の上部に書き込み配線１  を配設する場合に適用される。
【００８７】
まず、半導体基板上の層間絶縁膜４１上に配線層（例えばＣｕ）を堆積した後にＲＩＥ  により配線層をパターニングして書き込み配線（例えばＣｕ）１  を残す。この後、基板面に磁性体（ＮｉＦｅ  等）  ４５を堆積した状態で、磁性体（例えばＮｉＦｅ）のスパッタ粒子をイオン化したＮｉ＋，Ｆｅ＋，ＮｉＦｅ＋  を基板面に飛来させることによって、図２中に示したように、柱状粒子の成長方向が書き込み配線１  の側壁の法線方向に対して３０度以下であるように磁性層（ＮｉＦｅ等）を堆積させる。
【００８８】
＜書き込み配線の製造方法の第３の実施形態＞
図８（Ａ）および（Ｂ）は、本発明に係る書き込み配線の側壁に磁性層を形成する際にメッキ法を用いる第３の実施形態を概略的に示している。
【００８９】
図８（Ａ）は、層間絶縁膜４１に形成されたトレンチ４２に書き込み配線を埋め込むことで書き込み配線を形成する場合の製造工程の一例を示している。この工程は、図１（ａ）に示したようにＭＴＪ  素子の下部に書き込み配線を配設する場合に適用される。
【００９０】
まず、半導体基板上の層間絶縁膜（例えばＳｉＯｘ膜）４１に形成されたトレンチ４２に書き込み配線を埋め込む前に、トレンチ側壁にバリアメタル（例えばＴａ膜）およびメッキのシード層４６を堆積しておく。この状態で、メッキ法を用いて、柱状粒子の成長方向がトレンチ側壁の法線方向に対して３０度以下であるように磁性層２  を形成する。この後、トレンチ内部に書き込み配線（例えばＣｕ）を埋め込むと、図２中に示したように、磁性層２  は書き込み配線の側壁の法線方向に対して３０度以下になる。
【００９１】
上記したメッキのシード層４６として例えばＮｉＦｅを用いた場合、得られた磁性層（ＮｉＦｅ等）は、比較的広いプロセス条件で良好な書き込み特性を示した。
【００９２】
上記したメッキのシード層としてＣｕを用い、Ｃｕに直接にＮｉＦｅをメッキ成長させると、メッキ膜全体で組成を制御できる（メッキ初期層の組成異常を回避できる）ようになり、さらに良好な書き込み特性が安定して得られた。
【００９３】
なお、前記トレンチ側壁は、基板面にほぼ垂直、または、トレンチの底面側よりも開口端側が広くなるようなテーパ状に形成されている。
【００９４】
図８（Ｂ）は、前記書き込み配線として、配線層をパターニングして書き込み配線を残す場合の製造工程の一例を示している。この工程は、図１（ｂ）に示したようにＭＴＪ  素子２１の上部に書き込み配線１  を配設する場合に適用される。
【００９５】
まず、半導体基板上の層間絶縁膜４１上に配線層（例えばＣｕ）を堆積した後にＲＩＥ  により配線層をパターニングして書き込み配線（例えばＣｕ）１  を残す。この後、Ｃｕに直接にＮｉＦｅをメッキ成長させるメッキ法を用いて、図１（ｃ）中に示したように、柱状粒子の成長方向が書き込み配線１  の側壁の法線方向に対して３０度以下であるように磁性層２  を形成する。
【００９６】
また、書き込み配線１  にＣｕを用いると、Ｃｕの電気抵抗は小さいので、８インチ基板（ウェハ）内に膜厚分布の少ない磁性層を被覆することができ、その結果、メモリチップの製造歩留まりを大幅に向上させることが可能になった。
【００９７】
上記した書き込み配線の製造方法の第３の実施形態によれば、メッキのシード層としてＮｉＦｅあるいはＣｕを用いるメッキ法によって得られた磁性層（ＮｉＦｅ等）は、図２中に示したように、柱状粒子の成長方向が前記側壁の法線方向に対して３０度以下の構造、または、粒子が層状に堆積した構造、あるいは、アモルファス状に堆積した構造を有するように磁性層を形成することが可能になる。このようなメッキ法によって得られた磁性層（ＮｉＦｅ等）は、比較的広いプロセス条件で良好な書き込み特性を示した。
【００９８】
なお、本発明は、前記各実施形態におけるＭＴＪ  素子の記録層が多層構造からなる場合にも適用可能である。
【００９９】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリおよびその製造方法によれば、少なくとも一部が磁性体で被覆されたヨーク付きの書き込み配線の磁性層の結晶状態を工夫することにより、書き込み電流値の大幅な低減と、良好な短パルスで再現性の高い書き込みを実現することができる。
【図面の簡単な説明】
【図１】本発明のＭＲＡＭで用いられるメモリセルのＭＴＪ  素子と書き込み配線との配置関係の二例を模式的に示す図。
【図２】図１中の書き込み配線の側壁を覆う磁性層の結晶状態を概略的に示す断面図。
【図３】図２中の磁性層の結晶状態を断面ＴＥＭ  観察などにより調べた結果を概略的に示す図。
【図４】図２に示した柱状粒子の成長方向の角度θとそれに対応する書き込み配線を使用した場合の書き込み特性の関係を示す図。
【図５】図１中の書き込み配線の磁性層の製造方法の違いに依存する書き込み電流と、短パルスの書き込み電流で書き込みを行った場合の再現性の関係を示す特性図。
【図６】本発明の書き込み配線の側壁に磁性層を形成する際にスパッタ法を用いる実施形態を模式的に示す図。
【図７】本発明の書き込み配線の側壁に磁性層を形成する際にスパッタ粒子をイオン化したスパッタ法を用いる実施形態を模式的に示す図。
【図８】本発明の書き込み配線の側壁に磁性層を形成する際にメッキ法を用いる実施形態を模式的に示す図。
【図９】ＭＲＡＭで用いられるＭＴＪ  素子の一般的な構造を示す断面図。
【図１０】図９中のＭＴＪ  素子の２つの磁性層のスピンの向きを示す図。
【図１１】ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１２】図１１中のＡ−Ａ線に沿うビット線に垂直な面内においてメモリセルの１個分に着目して構造の一例を示す断面図。
【図１３】図１１中のＢ−Ｂ線に沿う書き込みワード線に垂直な面内の構造の一例を示す断面図。
【図１４】図９に示したＭＴＪ  素子の印加磁界の反転による抵抗値の変化特性を示す特性図。
【図１５】図９に示したＭＴＪ  素子のアステロイド曲線を示す特性図。
【図１６】ヨーク付き書き込み配線の構造の一例およびそれを用いて書き込みを行う場合の書き込み効率が改善される様子を示す特性図。
【符号の説明】
１  …書き込み配線、２ａ…柱状粒子の成長方向が側壁の法線方向に対して３０度以下である構造を有する磁性層部分、２ｂ…粒子が層状に堆積した（粒状に層成長した）構造を有する磁性層部分、２ｃ…粒子の境界（粒界）が不明瞭なアモルファス状に堆積した構造を有する磁性層部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成15年10月28日(2003.10.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの配線からなる書き込み配線と、
前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、
前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり、前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下である磁性層
とを具備したことを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
少なくとも１つの配線からなる書き込み配線と、
前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、
前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、粒子が層状に堆積した構造を有する磁性層
とを具備したことを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
少なくとも１つの配線からなる書き込み配線と、
前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、
前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、アモルファス状に堆積した構造を有する磁性層
とを具備したことを特徴とする磁気ランダムアクセスメモリ。
【請求項４】
少なくとも１つの配線からなる書き込み配線と、
前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子と、
前記書き込み配線の側壁の少なくとも一部を覆うように設けられ、成長された柱状粒子からなり前記柱状粒子の成長方向が前記側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層
とを具備したことを特徴とする磁気ランダムアクセスメモリ。
【請求項５】
前記書き込み配線がビット線である請求項１乃至４のいずれか１項記載の磁気ランダムアクセスメモリ。
【請求項６】
前記書き込み配線が書き込みワード線である請求項１乃至４のいずれか１項記載の磁気ランダムアクセスメモリ。
【請求項７】
前記書き込み配線がビット線と書き込みワード線である請求項１乃至４のいずれか１項記載の磁気ランダムアクセスメモリ。
【請求項８】
少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜にトレンチを形成し、
前記トレンチの底面上に磁性体を堆積し、
前記磁性体をスパッタするスパッタ法を用いて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、
前記トレンチの内部に前記書き込み配線を埋め込む
ことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項９】
前記書き込み配線が書き込みワード線であることを特徴とする請求項８記載の磁気ランダムアクセスメモリの製造方法。
【請求項１０】
少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、
スパッタ法を用いて、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積する
ことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１１】
前記書き込み配線がビット線であることを特徴とする請求項１０記載の磁気ランダムアクセスメモリの製造方法。
【請求項１２】
少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜にトレンチを形成し、
前記トレンチの底面上に磁性体を堆積し、
磁性体のスパッタ粒子をイオン化して前記トレンチの底面上の前記磁性体表面に飛来させることによって、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの側壁に堆積し、
前記トレンチの内部に前記書き込み配線を埋め込む
ことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１３】
前記書き込み配線が書き込みワード線であることを特徴とする請求項１２記載の磁気ランダムアクセスメモリの製造方法。
【請求項１４】
少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上に配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、
磁性体のスパッタ粒子をイオン化して前記半導体基板の基板面に飛来させることによって、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記書き込み配線上に堆積する
ことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１５】
前記書き込み配線がビット線であることを特徴とする請求項１４記載の磁気ランダムアクセスメモリの製造方法。
【請求項１６】
少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜にトレンチを形成し、
前記トレンチの側壁上にシード層を形成し、
メッキ法により前記シード層から成長させて、柱状粒子の成長方向が前記トレンチの側壁の法線方向に対して30度以下であるものと、粒子が層状に堆積した構造を有するものと、アモルファス状に堆積した構造を有するもののうち、少なくとも２つが混在している磁性層を前記トレンチの内周面上に形成し、
前記トレンチの内部に前記書き込み配線を埋め込む
ことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１７】
前記シード層としてNiFe層を用いることを特徴とする請求項１６記載の磁気ランダムアクセスメモリの製造方法。
【請求項１８】
前記シード層としてCu層を用いることを特徴とする請求項１６記載の磁気ランダムアクセスメモリの製造方法。
【請求項１９】
前記書き込み配線が書き込みワード線であることを特徴とする請求項１６記載の磁気ランダムアクセスメモリの製造方法。
【請求項２０】
少なくとも１つの配線からなる書き込み配線と、前記書き込み配線に近接して配置され、前記書き込み配線に電流を流すことで発生する誘導磁束に応じて情報が書き込まれる磁気抵抗素子とを有する磁気ランダムアクセスメモリを半導体基板上に製造する方法であって、
前記半導体基板上に絶縁膜を形成し、
前記絶縁膜上にCuを主成分とする配線材料を堆積し、前記配線材料をパターニングして前記書き込み配線を形成し、
メッキ法により、柱状粒子の成長方向が前記書き込み配線の側壁の法線方向に対して30度以下になる、または、粒子が層状に堆積した構造を有する、または、アモルファス状に堆積した構造を有するように前記書き込み配線上に磁性層を成長させる
ことを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項２１】
前記書き込み配線がビット線であることを特徴とする請求項２０記載の磁気ランダムアクセスメモリの製造方法。