(57)【要約】【課題】ＭＯＮＯＳ型のフラッシュメモリセルにおける側壁不良を防止し高信頼性が得られる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】シリコン半導体基板１０において、ゲート酸化膜１１上のメモリゲートＭＧ、その側部に設けられたコントロールゲートＣＧはいずれもポリシリコン層で構成されている。コントロールゲートＣＧと基板１０の間には異なる種類のゲート絶縁膜の積層（酸化膜／窒化膜／酸化膜；ＯＮＯ膜）でなる電荷蓄積領域ＳＲが設けられている。これら絶縁ゲート構造１２は側壁、すなわちサイドウォールとして窒化酸化膜（ＳｉＯＮ膜）１３が形成されている。メモリゲートＭＧ上にワード線ＷＬが配される。また、コントロールゲートＣＧに隣接する基板１０上にはビット線ＢＬとなる不純物拡散層１４及びシリサイド層１５が形成されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１ゲートとその側部の第２ゲートを有して絶縁ゲート構造が構成される不揮発性メモリセルを含み、
少なくとも前記第２ゲートと前記半導体基板の間に設けられた異なる種類のゲート絶縁膜の積層でなる電荷蓄積領域と、
前記絶縁ゲート構造に隣接する前記半導体基板のシリサイド化を含む選択線と、
少なくとも前記選択線のシリサイド化前のライトエッチに耐え得る前記絶縁ゲート構造の側壁保護膜と、
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記側壁保護膜はＳｉＯＮ膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１ゲートとなる絶縁ゲート部を形成する工程と、
少なくとも前記絶縁ゲート部に隣接する前記半導体基板上に異なるゲート絶縁膜の積層を形成する工程と、
前記絶縁ゲート部の側部において前記ゲート絶縁膜の積層上に第２ゲートとなる導電部材を形成する工程と、
前記絶縁ゲート部及び導電部材の絶縁ゲート構造を少なくとも後に実施されるライトエッチに耐性を持つ保護膜で覆い異方性エッチングを経ることによって前記保護膜を前記絶縁ゲート構造の側壁として残存させる工程と、
前記保護膜を含めた前記絶縁ゲート構造の領域をマスクとして前記半導体基板上に選択線となる不純物領域を形成する工程と、
少なくとも前記不純物領域表面の不要物を除去するライトエッチ工程と、
前記不純物領域表面を含むシリサイド化工程と、
を具備したことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記絶縁ゲート部は、上部に平坦化ストッパ膜を伴って形成するものであり、前記平坦化ストッパ膜は層間絶縁膜の化学的機械的研磨時において終点判定に利用された後に除去される工程を含み、前記保護膜は前記平坦化ストッパ膜除去時に耐性を有する物質を選ぶことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に異なる種類の絶縁膜界面に電荷の捕獲中心を持つＭＯＮＯＳ型のフラッシュメモリ（Ｆｌａｓｈ  ＥＥＰＲＯＭ）セルの信頼性向上を伴う改良に着目した不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、大規模集積化、縮小化が進み、かつ低電源電圧−昇圧電圧動作が一般化されている。ＭＯＮＯＳ型のフラッシュメモリは、そのセルの構成上、ゲート絶縁膜にＯＮＯ膜（酸化膜／窒化膜／酸化膜の積層膜）を有し、その部分が電荷蓄積領域である。また、ワード線と繋がるメモリゲートの側部にコントロールゲートを配し、ビット線は基板の拡散層表面をシリサイド化する。データ書き込みは、コントロールゲートに正バイアスを印加しドレイン（ビット線の拡散層）近傍で発生する熱電子を電荷蓄積領域（ＯＮＯ膜）に注入する。データ消去は、コントロールゲートを負バイアスとし、ドレインを正バイアスとすることにより電子を引き抜く。データ読み出しは、メモリゲート、コントロールゲートそれぞれに所定電圧を印加し、ビット線の電位変化を検出する。
【０００３】
図６は、従来のＭＯＮＯＳ型のフラッシュメモリにおけるセル構造の一例を示す断面図である。シリコン半導体基板１００のＰ型領域において、ゲート酸化膜１０１上のメモリゲートＭＧ、その側部に設けられたコントロールゲートＣＧはいずれもポリシリコン層で構成されている。コントロールゲートＣＧと基板１００の間には異なる種類のゲート絶縁膜の積層（酸化膜／窒化膜／酸化膜；ＯＮＯ膜）でなる電荷蓄積領域ＳＲが設けられている。これら絶縁ゲート構造１０２には側壁、すなわち、サイドウォール絶縁膜１０３が形成されている。メモリゲートＭＧ上にワード線ＷＬが配される。また、コントロールゲートＣＧに隣接する基板１００上にはビット線ＢＬとなる不純物拡散層１０４及びシリサイド層１０５が形成されている。
【０００４】
【発明が解決しようとする課題】
上記構成のメモリセルでは、ビット線ＢＬとして、不純物拡散層１０４表面をシリサイド化する金属スパッタ前に、不純物拡散層１０４表面の不要物、自然酸化膜等を除去するためライトエッチを実施する。このライトエッチはフッ酸系の薬液によるウェットエッチを含む。このライトエッチにより、絶縁ゲート構造１０２のサイドウォール、主にコントロールゲートＣＧを保護している酸化膜１０３が一部除去されるという問題がある。ショートの危険性を避けるため酸化膜１０３はより厚く形成される。しかし、異方性エッチングによって残留させるサイドウォールの構成上、不十分な膜厚となる場合もある。酸化膜１０３が除去された部分は金属スパッタからシリサイド化の工程でシリサイド層１０５と繋がってしまい、不良の原因となる。
【０００５】
本発明は上記のような事情を考慮してなされたもので、ＭＯＮＯＳ型のフラッシュメモリセルにおける側壁不良を防止し高信頼性が得られる不揮発性半導体記憶装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、半導体基板上に形成された第１ゲートとその側部の第２ゲートを有して絶縁ゲート構造が構成される不揮発性メモリセルを含み、少なくとも前記第２ゲートと前記半導体基板の間に設けられた異なる種類のゲート絶縁膜の積層でなる電荷蓄積領域と、前記絶縁ゲート構造に隣接する前記半導体基板のシリサイド化を含む選択線と、少なくとも前記選択線のシリサイド化前のライトエッチに耐え得る前記絶縁ゲート構造の側壁保護膜と、を具備したことを特徴とする。
【０００７】
上記本発明に係る不揮発性半導体記憶装置によれば、ライトエッチを経ても第２ゲートは側壁保護膜によって露出することはない。これにより、エッチングダメージは抑制され、選択線のシリサイド化において第２ゲートのショート不良の懸念は解消される。好ましくは、前記側壁保護膜はＳｉＯＮ膜であることを特徴とする
【０００８】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１ゲートとなる絶縁ゲート部を形成する工程と、少なくとも前記絶縁ゲート部に隣接する前記半導体基板上に異なるゲート絶縁膜の積層を形成する工程と、前記絶縁ゲート部の側部において前記ゲート絶縁膜の積層上に第２ゲートとなる導電部材を形成する工程と、前記絶縁ゲート部及び導電部材の絶縁ゲート構造を少なくとも後に実施されるライトエッチに耐性を持つ保護膜で覆い異方性エッチングを経ることによって前記保護膜を前記絶縁ゲート構造の側壁として残存させる工程と、前記保護膜を含めた前記絶縁ゲート構造の領域をマスクとして前記半導体基板上に選択線となる不純物領域を形成する工程と、少なくとも前記不純物領域表面の不要物を除去するライトエッチ工程と、前記不純物領域表面を含むシリサイド化工程と、を具備したことを特徴とする。
【０００９】
上記本発明に係る不揮発性半導体記憶装置の製造方法によれば、異方性エッチングによる側壁残存の工程を用いつつ、ライトエッチ工程では第２ゲートを確実に側壁の保護膜によってダメージ、露出を抑制することができる。これにより、選択線となる不純物領域のシリサイド化において、第２ゲートのショート不良の懸念は解消される。
【００１０】
さらに、上記本発明に係る不揮発性半導体記憶装置の製造方法において、前記絶縁ゲート部は、上部に平坦化ストッパ膜を伴って形成するものであり、前記平坦化ストッパ膜は層間絶縁膜の化学的機械的研磨時において終点判定に利用された後に除去される工程を含み、前記保護膜は前記平坦化ストッパ膜除去時に耐性を有する物質を選ぶことを特徴とする。第２ゲートの保護に寄与する。
【００１１】
【発明の実施の形態】
図１は、本発明の一実施形態に係るＭＯＮＯＳ型のフラッシュメモリにおけるセル構造を示す断面図である。シリコン半導体基板１０のＰ型領域において、ゲート酸化膜１１上のメモリゲートＭＧ、その側部に設けられたコントロールゲートＣＧはいずれもポリシリコン層で構成されている。コントロールゲートＣＧと基板１０の間には異なる種類のゲート絶縁膜の積層（酸化膜／窒化膜／酸化膜；ＯＮＯ膜）でなる電荷蓄積領域ＳＲが設けられている。これら絶縁ゲート構造１２は側壁、すなわちサイドウォールとして窒化酸化膜（ＳｉＯＮ膜）１３が形成されている。メモリゲートＭＧ上にワード線ＷＬが配される。また、コントロールゲートＣＧに隣接する基板１０上にはビット線ＢＬとなる不純物拡散層１４及びシリサイド層１５が形成されている。
【００１２】
ＳｉＯＮ膜１３は、図示しない他の領域のＭＯＳトランジスタにおける側壁絶縁膜（サイドウォール）と同一工程で形成されるものであり、その形状は異方性エッチング（プラズマエッチング）による。ＳｉＯＮ膜１３は、ビット線ＢＬのシリサイド化前のライトエッチに耐性を有する。すなわち、不純物拡散層１４表面をシリサイド化する金属スパッタ前に、不純物拡散層１４表面の不要物、自然酸化膜等を除去するためフッ酸系の薬液を用いたライトエッチを実施する。ＳｉＯＮ膜１３は、このライトエッチでコントロールゲートＣＧがダメージを受けないように作用する。
【００１３】
上記実施形態によれば、ライトエッチを経てもコントロールゲートＣＧは、ＳｉＯＮ膜１３によって保護され露出することはない。これにより、エッチングダメージは抑制され、ビット線ＢＬのシリサイド化においてコントロールゲートＣＧのショート不良の懸念は解消される。
【００１４】
図２〜図５は、それぞれ本発明に係る上記図１のＭＯＮＯＳ型のフラッシュメモリセルにおける製造方法の要部を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
図２に示すように、シリコン基板１０におけるＰ型領域において、ゲート酸化膜１１上にメモリゲートＭＧを形成する。メモリゲートＭＧはポリシリコン層上に窒化膜（ＳｉＮ膜）２１を形成し、その上に形成された図示しないレジストパターンに従ってパターニングされる。次に、異なる種類のゲート絶縁膜の積層（酸化膜／窒化膜／酸化膜）、いわゆるＯＮＯ膜２２とポリシリコン層２３を順次積層形成する。ＯＮＯ膜２２により、電荷蓄積領域ＳＲが構成される。
【００１５】
次に、図３に示すように、異方性エッチング工程を経てメモリゲートＭＧの側部にのみポリシリコン層２３を残留させる。これにより、コントロールゲートＣＧが形成される。次に、このような絶縁ゲート構造１２をＳｉＯＮ膜１３で覆い、異方性エッチングを経る。これにより、絶縁ゲート構造１２の側壁、すなわちサイドウォールとしてＳｉＯＮ膜１３が形成される。このＳｉＯＮ膜１３は例えば、アンモニア（ＮＨ３）、シラン（ＳｉＨ４）、酸素（Ｏ２）の混合ガスを用いたＣＶＤ法により形成し、反応性イオンエッチング（異方性エッチング）時のエッチングガスはＣＦ４，ＣＨＦ３，Ａｒを用いて形成する。
【００１６】
次に、図４に示すように、ＳｉＯＮ膜１３を含めた絶縁ゲート構造１２の領域をマスクとしてイオン注入することにより、基板１０上にＮ型の不純物領域１４を形成する。その後、フッ酸系の薬液に浸漬して清浄化し、シリサイド化のための金属、例えばＣｏをスパッタ堆積する。その後、熱処理工程を経ることによってシリサイド層１５が形成される。次に、全面に層間絶縁膜（ＳｉＯ２膜）２４を形成し、ＣＭＰ（化学的機械的研磨）技術を用いて平坦化する。その際、メモリゲートＭＧ上のＳｉＮ膜２１が平坦化ストッパ膜となる。
【００１７】
次に、図５に示すように、ウェットエッチングまたはドライエッチングいずれかの処理に移行しＳｉＮ膜２１を選択的に除去する。次に、ポリシリコン導電部材を形成、パターニングを経てメモリゲートＭＧ上にワード線ＷＬを形成する。
【００１８】
上記実施形態の方法によれば、ＳｉＯＮ膜１３はコントロールゲートＣＧの側壁保護膜として用いられる。ＳｉＯＮ膜１３は異方性エッチングによる側壁残存の工程を用いつつ、シリサイド化前のライトエッチ工程ではコントロールゲートＣＧを確実にダメージ、露出を抑制することができる。これにより、金属（Ｃｏ）のスパッタ時にもコントロールゲートＣＧとＣｏが接触することはない。これにより、ビット線ＢＬとなる不純物領域１４のシリサイド化において、コントロールゲートＣＧとのショート不良の懸念は解消される。
【００１９】
また、コントロールゲートＣＧの側壁保護膜としてＳｉＯＮ膜１３が用いられることで、メモリゲートＭＧ上のＳｉＮ膜２１をエッチング除去する際にもエッチング耐性を有し、高信頼性が得られる。
【００２０】
以上説明したように、本発明によれば、少なくともメモリゲートＭＧ及びコントロールゲートＣＧの絶縁ゲート構造の側壁保護膜としてＳｉＯＮ膜が用いられる。これにより、ビット線シリサイド化前のライトエッチを経てもコントロールゲートＣＧは、ＳｉＯＮ膜によって保護され露出することはない。これにより、エッチングダメージは抑制され、ビット線ＢＬのシリサイド化においてコントロールゲートＣＧのショート不良の懸念は解消される。この結果、ＭＯＮＯＳ型のフラッシュメモリセルにおける側壁不良を防止し高信頼性が得られる不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】一実施形態に係るＭＯＮＯＳ型のフラッシュメモリにおけるセル構造を示す断面図。
【図２】一実施形態に係る上記図１の構成の製造方法の要部を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】従来のＭＯＮＯＳ型のフラッシュメモリにおけるセル構造の一例を示す断面図。
【符号の説明】
１０，１００…シリコン半導体基板、１１，１０１…ゲート酸化膜、１２，１０２…絶縁ゲート構造、１３…ＳｉＯＮ膜、１４，１０４…不純物拡散層、１５，１０５…シリサイド層、２１…窒化膜、２２…ＯＮＯ膜、２３…ポリシリコン層、２４…層間絶縁膜、１０３…酸化膜（ＳｉＯ２膜）、ＭＧ…メモリゲート、ＣＧ…コントロールゲート、ＳＲ…電荷蓄積領域、ＢＬ…ビット線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004247521.tif 000007
【図６】
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