(57)【要約】【課題】例えばインクジェット方式を利用し、製造工数の低減およびコストダウンを可能とする。【解決手段】ＴＦＴアレイ基板１１は、ガラス基板１２上にゲート電極１３が形成され、このゲート電極１３の本線から分岐したＴＦＴ部ゲート電極６６の上に、ゲート絶縁層１５を介して半導体層１６が形成されたＴＦＴ部２２を備えている。このＴＦＴアレイ基板１１において、半導体層１６は液滴の滴下形状をなしている。したがって、液滴の滴下により半導体層を直接形成可能、あるいは液滴の滴下により半導体層を形成するためのレジスト層を直接形成可能である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上にゲート電極が形成され、このゲート電極の上にゲート絶縁層を介して半導体層が形成された薄膜トランジスタ部を備えているＴＦＴアレイ基板において、
前記半導体層が液滴の滴下形状をなしていることを特徴とするＴＦＴアレイ基板。
【請求項２】
前記薄膜トランジスタ部のゲート電極は、ゲート電極における本線からの分岐電極であり、前記分岐電極における開放端が前記半導体層の領域から突出していることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項３】
前記分岐電極の、前記半導体層の領域から突出している部分の幅が、該半導体層の領域内の部分の幅よりも小さいことを特徴とする請求項２に記載のＴＦＴアレイ基板。
【請求項４】
前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、
前記分岐電極の、前記半導体層の領域から突出している部分は、前記ソース電極またはドレイン電極の何れか一方に近接して形成されていることを特徴とする請求項２に記載のＴＦＴアレイ基板。
【請求項５】
前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、
前記分岐電極の、前記半導体層の領域から突出している部分は、
前記チャネル部中心から該チャネル部の最外端までの距離をｒ、
該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、
該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、
前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成されていることを特徴とする請求項２記載のＴＦＴアレイ基板。
【請求項６】
前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、
前記分岐電極の、前記半導体層の領域から突出している部分は、
該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、
該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、
前記ソース・ドレイン電極の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成されていることを特徴とする請求項２記載のＴＦＴアレイ基板。
【請求項７】
前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記ソース電極およびドレイン電極における前記チャネル部側の端部が、それらの全幅にわたって前記半導体層の領域内に位置していることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項８】
少なくとも前記半導体層の上層若しくは下層の何れか一方の前記半導体層の位置に対応する位置に、液滴の滴下形状の遮光膜が形成されていることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項９】
前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、
前記半導体層は、
前記チャネル部中心から該チャネル部の最外端までの距離をｒ、
該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、
該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、
前記チャネル部中心からの距離を該半導体層の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成されていることを特徴とする請求項１記載のＴＦＴアレイ基板。
【請求項１０】
請求項１に記載のＴＦＴアレイ基板を備えていることを特徴とする液晶表示装置。
【請求項１１】
基板上にゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に半導体膜を成膜する工程と、
前記半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状のレジスト層を形成する工程と、
前記レジスト層の形状に前記半導体膜を加工して薄膜トランジスタ部の半導体層を形成した後、前記レジスト層を除去する工程とを備えていることを特徴とするＴＦＴアレイ基板の製造方法。
【請求項１２】
基板上にゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁層を形成する工程と、
前記分岐電極上における前記ゲート絶縁層の上に半導体材料の液滴を滴下し、薄膜トランジスタ部の半導体層として、前記液滴の滴下形状の半導体層を形成する工程とを備えていることを特徴とするＴＦＴアレイ基板の製造方法。
【請求項１３】
ゲート電極を形成する前記工程では本線とこの本線からの分岐電極を有するゲート電極を形成し、前記分岐電極における開放端が前記半導体層の領域から突出していることを特徴とする請求項１１または１２に記載のＴＦＴアレイ基板の製造方法。
【請求項１４】
前記分岐電極は、前記分岐電極における開放端が前記半導体層の領域から突出するように、液滴の滴下精度に基づいた長さに設定されていることを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１５】
前記分岐電極の、前記半導体層の領域から突出している部分の幅を、該半導体層の領域内の部分の幅よりも小さくなるように形成することを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１６】
前記分岐電極の、前記半導体層の領域から突出している部分を、前記薄膜トランジスタ部のソース電極またはドレイン電極の何れか一方に近接して形成することを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１７】
前記ゲート電極を形成する工程において、
前記分岐電極の、前記半導体層の領域から突出している部分を、
前記薄膜トランジスタ部のチャネル部中心から該チャネル部の最外端までの距離をｒ、
該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、
該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、
前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成することを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１８】
前記ゲート電極を形成する工程において、
前記分岐電極の、前記半導体層の領域から突出している部分を、
該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、
該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、
前記薄膜トランジスタ部のソース・ドレイン電極の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成することを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１９】
前記半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状のレジスト層を形成する工程において、
前記レジスト層を、
前記薄膜トランジスタ部のチャネル部中心から該チャネル部の最外端までの距離をｒ、
該レジスト層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、
該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、
前記チャネル部中心からの距離を該レジスト層の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成することを特徴とする請求項１１または１２に記載のＴＦＴアレイ基板の製造方法。
【請求項２０】
基板上にゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に薄膜トランジスタ部の半導体層を形成する工程と、
前記半導体層の形成工程を経た基板に対し、電極材料の液滴の滴下によりソース電極を形成するための第１の領域、および電極材料の液滴の滴下により少なくとも画素電極を形成するための第２の領域を形成する前処理工程と、
前記前処理工程を経た基板に対し、第１の領域と第２の領域とに電極材料の液滴を滴下して、ソース電極、ドレイン電極および画素電極を形成する電極形成工程とを備えていることを特徴とするＴＦＴアレイ基板の製造方法。
【請求項２１】
第１の領域および第２の領域を前記液滴の流出を阻止する凸状のガイドにより形成することを特徴とする請求項２０に記載のＴＦＴアレイ基板の製造方法。
【請求項２２】
第１の領域および第２の領域の形成を前記液滴に対する親液領域と撥液領域とを形成することにより行うことを特徴とする請求項２０に記載のＴＦＴアレイ基板の製造方法。
【請求項２３】
請求項１１、１２または２０の何れか１項に記載のＴＦＴアレイ基板の製造方法を含んでいることを特徴とする液晶表示装置の製造方法。
【請求項２４】
基板にゲート電極が形成され、このゲート電極の上にゲート絶縁層を介して半導体層と、導電体層とが形成された薄膜トランジスタ部を備えているＴＦＴアレイ基板において、
前記導電体層は、前記半導体層と、前記薄膜トランジスタ部のソース電極またはドレイン電極と接して形成され、その一部に液滴の滴下形状を有し、この液滴の滴下形状の部分において、前記導電体層と半導体層とがほぼ同一の形状を有することを特徴とするＴＦＴアレイ基板。
【請求項２５】
前記導電体層が、Ｍｏ、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉ、またはこれらの何れかを主体とする金属材料、またはインジウム錫酸化物から構成されることを特徴とする請求項２４に記載のＴＦＴアレイ基板。
【請求項２６】
前記ソース電極とドレイン電極が、ＡｌまたはＡｌを主体とする金属材料からなることを特徴とする請求項２５に記載のＴＦＴアレイ基板。
【請求項２７】
請求項２４ないし２６の何れか１項に記載のＴＦＴアレイ基板を備えていることを特徴とする液晶表示装置。
【請求項２８】
基板上にゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に半導体膜を成膜する工程と、
前記半導体膜の上に導電性材料の液滴を滴下して、液滴の滴下形状の導電体成膜層を形成する工程と、
前記導電体成膜層の形状に前記半導体膜を加工して薄膜トランジスタ部の半導体層を形成する工程とを備えていることを特徴とするＴＦＴアレイ基板の製造方法。
【請求項２９】
前記導電体成膜層を加工して導電体層を形成する工程を備え、前記導電体層をＭｏ、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉ、またはこれらの何れかを主体とする金属材料、またはインジウム錫酸化物によって構成することを特徴とする請求項２８に記載のＴＦＴアレイ基板の製造方法。
【請求項３０】
前記ソース電極とドレイン電極を、ＡｌまたはＡｌを主体とする金属材料で形成することを特徴とする請求項２９に記載のＴＦＴアレイ基板の製造方法。
【請求項３１】
請求項２８ないし３０の何れか１項に記載のＴＦＴアレイ基板の製造方法を含んでいることを特徴とする液晶表示装置の製造方法。
【請求項３２】
請求項１または２４の何れかに記載のＴＦＴアレイ基板を備えたことを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴアレイ基板、液晶表示装置、ＴＦＴアレイ基板の製造方法および液晶表示装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）を備えた液晶表示装置において、ＴＦＴアレイ基板は、図２８に示す一連の工程により製造されている。即ち、従来のＴＦＴアレイ基板の製造工程は、ゲート線成膜、ゲート線形成、ゲート絶縁層成膜・半導体層成膜、半導体層形成、ソース・ドレイン線成膜、ソース・ドレイン線形成、チャネル部加工、保護膜形成、保護膜加工、画素電極成膜および画素電極形成の各工程（１０１〜１１１）からなる。
【０００３】
上記のゲート線形成工程１０２、半導体層形成工程１０４、ソース・ドレイン線形成工程１０６、保護膜加工工程１０９および画素電極形成工程１１１の５つの工程では、マスクを使用したフォトリソグラフィ工程およびエッチング工程を含んでいる。即ち、これら工程では、これら工程の前段の工程であるゲート線成膜工程１０１、ゲート絶縁層成膜・半導体層成膜工程１０３、ソース・ドレイン線成膜工程１０５、保護膜形成工程１０８、画素電極成膜工程１１０において形成された膜をマスクを使用したフォトリソグラフィ工程およびエッチング工程によって加工している。
【０００４】
一方、近年においては、フォトリソグラフィを使用せず、インクジェット方式により配線を形成する技術が提案されている。この技術では、例えば特許文献１（特開平１１−２０４５２９号公報）に開示されているように、配線を形成する基板上に、配線形成材料に対する親和領域と非親和領域とを形成し、親和領域にインクジェット方式にて配線材料の液滴を滴下することにより配線を形成するものとなっている。
【０００５】
また、特許文献２（特開２０００−３５３５９４号公報）には、同様にインクジェット方式による配線形成技術において、配線形成領域からの配線材料のはみ出しを抑制するために、配線形成領域の両側にバンクを形成し、このバンクの上部を非親液性とし、配線形成領域を親液性とすることが開示されている。
【０００６】
また、非特許文献１（ＳＩＤ  ０１  ＤＩＧＥＳＴ  の第４０〜第４３頁、６．１：  Ｉｎｖｉｔｅｄ  Ｐａｐｅｒ：  Ａｌｌ−Ｐｏｌｙｍｅｒ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ  Ｉｎｋ−ｊｅｔ  Ｐｒｉｎｔｉｎｇ  （著者  Ｔａｋｅｏ  ｋａｗａｓｅ  他））には、インクジェット方式を使用し、全て有機物を材料としてＴＦＴを形成する技術が開示されている。
【０００７】
【特許文献１】
特開平１１−２０４５２９号公報（１９９９年７月３０日公開）
【０００８】
【特許文献２】
特開２０００−３５３５９４号公報（２０００年１２月１９日公開）
【０００９】
【非特許文献１】
ＳＩＤ  ０１  ＤＩＧＥＳＴ  の第４０〜第４３頁、６．１：  Ｉｎｖｉｔｅｄ  Ｐａｐｅｒ：  Ａｌｌ−Ｐｏｌｙｍｅｒ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ  Ｉｎｋ−ｊｅｔ  Ｐｒｉｎｔｉｎｇ（著者  Ｔａｋｅｏ  ｋａｗａｓｅ  他）、２００１年
【００１０】
【発明が解決しようとする課題】
従来のフォトリソグラフィを使用したＴＦＴアレイ基板の製造方法では、上記のように、ゲート線形成工程１０２、半導体層形成工程１０４、ソース・ドレイン線形成工程１０６、保護膜加工工程１０９および画素電極形成工程１１１の少なくとも５つの工程においてマスクが必要となる。また、各成膜工程に使用される成膜装置および成膜の加工（形成・加工工程）に使用される加工装置は全て真空装置を使用している。したがって、近年さらなる大型化が要望されている液晶表示装置の大型基板にＴＦＴを形成するには莫大な設備費が必要となる。
【００１１】
また、基板の大型化に伴って、レジスト、配線材料の使用量が増加している。一方、配線の形成などの加工においては、レジストを始めとして各材料はエッチングや剥離工程によって殆どが除去、廃棄されており、有効利用が図られていない。このため、廃棄処理や廃棄費用も基板の大型化によって大幅に増加しており、さらに廃棄物によって環境負荷が大きくなっている。このように、主としてフォトリソグラフィを多数含むＴＦＴアレイ基板の製造方法は、製造工数増およびコストアップを招来するものとなっている。
【００１２】
一方、例えば上記の従来文献に開示されているインクジェット方式利用すれば、ＴＦＴアレイ基板の上記製造工程において、必要なマスク数を減少させることができる。そこで、例えばインクジェット方式を利用し、製造工数の低減およびコストダウンが可能な技術の開発が求められていた。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明のＴＦＴアレイ基板は、基板上にゲート電極が形成され、このゲート電極上に、ゲート絶縁層を介して半導体層が形成された薄膜トランジスタ部を備えているＴＦＴアレイ基板において、前記半導体層が液滴の滴下形状をなしていることを特徴としている。
【００１４】
上記の構成によれば、半導体層が液滴の滴下形状（例えばほぼ円形や円をずらしながら重ね合わせたような形状等）をなしているので、半導体層をインクジェット方式を利用した半導体材料の液滴の例えば１滴の滴下により形成することが可能となる。あるいは、インクジェット方式を利用し、例えばレジスト材料の液滴の例えば１滴を半導体成膜の上に滴下してレジスト層を形成し、このレジスト層をマスクとして半導体成膜を加工し、半導体層を形成することが可能となる。あるいは、インクジェット方式を利用し、レジスト材料に代えて導電性材料の液滴を用いて導電体成膜層を形成し、これをマスクとして同様に半導体層を形成することが可能となる。
【００１５】
このような方式によれば、ＴＦＴアレイ基板の製造において、半導体層を形成するためのマスクが不要となり、必要なマスク数が減少する結果、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウンが可能となる。
【００１６】
なお、半導体材料やレジスト材料、導電性材料の滴下には、上記インクジェット方式に限らず、材料の液滴の滴下により半導体層やレジスト層、導電体成膜層を直接形成可能な方式であれば使用可能である。
【００１７】
上記のＴＦＴアレイ基板は、前記薄膜トランジスタ部のゲート電極が、ゲート電極における本線からの分岐電極であり、前記分岐電極における開放端が前記半導体層の領域から突出している構成としてもよい。
【００１８】
上記の構成によれば、薄膜トランジスタ部における、ゲート電極の分岐電極は、半導体層の領域から開放端が突出した形状となっているので、分岐電極からの電界の作用により、ソース・ドレイン電極間のリーク電流を適切に抑制することができる。
【００１９】
上記のように、ゲート電極の分岐電極が、半導体層の領域から開放端が突出するように形成すれば、透過型液晶表示装置のようにＴＦＴアレイ基板の画素部が透明な場合、突出した開放端が画素部にかかり開口率を低下させる虞がある。なお、反射型液晶表示装置に適用されるＴＦＴアレイ基板の場合には、上記のような開口率の問題を考慮する必要はないので、分岐電極の設計の自由度が増す。
【００２０】
そこで、本発明のＴＦＴアレイ基板は、前記分岐電極の、前記半導体層の領域から突出している部分の幅を、該半導体層の領域内の部分の幅よりも小さくなるように形成した構成としてもよい。
【００２１】
上記の構成によれば、画素部にかかる分岐電極の開放端が該画素部に占める割合が小さくなり、開口率の低下を抑制できる。
【００２２】
また、本発明のＴＦＴアレイ基板は、前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記分岐電極の、前記半導体層の領域から突出している部分は、前記ソース電極またはドレイン電極の何れか一方に近接して形成された構成としてもよい。
【００２３】
上記の構成によれば、分岐電極の、前記半導体層の領域から突出している部分を、ソース電極またはドレイン電極の何れか一方に近接して形成することで、ＴＦＴアレイ基板の画素部内で、開口率を低下させることなく、該分岐電極の開放端の突出部分を延ばして形成することができる。
【００２４】
これにより、半導体層の領域から分岐電極の開放端を確実に突出させた状態にすることができるので、ソース・ドレイン電極間のリーク電流を確実に抑制することができる。
【００２５】
この結果、薄膜トランジスタの特性を向上させることが可能となる。
【００２６】
また、前記分岐電極の、前記半導体層の領域から突出している部分は、以下のようにして規定することが考えられる。
【００２７】
すなわち、本発明のＴＦＴアレイ基板は、前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記分岐電極の、前記半導体層の領域から突出している部分は、前記チャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成した構成としてもよい。
【００２８】
また、本発明のＴＦＴアレイ基板は、前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記分岐電極の、前記半導体層の領域から突出している部分は、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記ソース・ドレイン電極の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成した構成としてもよい。
【００２９】
上記のＴＦＴアレイ基板は、前記半導体層の上にソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記ソース電極およびドレイン電極における前記チャネル部側の端部が、それらの全幅にわたって前記半導体層の領域内に位置している構成としてもよい。
【００３０】
上記の構成によれば、各画素のソース電極において十分なＯＮ電流を得ることができるので、各画素の充電状態が不均一となって画像斑が生じる事態を防止することができる。
【００３１】
上記のＴＦＴアレイ基板は、少なくとも前記半導体層の上層若しくは下層の何れか一方の前記半導体層の位置に対応する位置に、液滴の滴下形状の遮光膜が形成されている構成としてもよい。
【００３２】
上記の構成によれば、遮光膜は必要に応じて形成されるものの、遮光膜が必要な場合には、前記半導体層の形成の場合と同様、マスクを使用することなく、遮光膜を例えばインクジェット方式を利用した遮光膜材料の液滴の例えば１滴の滴下により容易に形成することが可能となる。これにより、ＴＦＴアレイ基板の製造工程において、マスクや大幅な材料追加を伴うことなく形成することが可能なため、製造工数の低減およびコストダウンが可能となる。
【００３３】
また、本発明のＴＦＴアレイ基板は、前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記半導体層は、前記チャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心からの距離を該半導体層の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成した構成としてもよい。
【００３４】
上記の構成によれば、薄膜トランジスタ部のチャネル部に半導体層を確実に形成することができるので、該薄膜トランジスタ部の特性を低下させないようにできる。
【００３５】
本発明の液晶表示装置は、上記のＴＦＴアレイ基板を備えていることを特徴としている。したがって、液晶表示装置の製造工程において、必要なマスク数が減少する結果、製造時間の短縮およびコストダウンが可能となる。
【００３６】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に半導体膜を成膜する工程と、前記半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状のレジスト層を形成する工程と、前記レジスト層の形状に前記半導体膜を加工して薄膜トランジスタ部の半導体層を形成した後、前記レジスト層を除去する工程とを備えていることを特徴としている。
【００３７】
上記の構成によれば、成膜された半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状（通常はほぼ円形）のレジスト層を形成し、このレジスト層をマスクとして半導体層を形成することができる。
【００３８】
このようなＴＦＴアレイ基板の製造方法によれば、半導体層を形成するためのマスクが不要となり、必要なマスク数が減少する結果、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウンが可能となる。
【００３９】
なお、レジスト材料の滴下には、インクジェット方式に限らず、材料の液滴の滴下によりレジスト層を直接形成可能な方式であれば使用可能である。
【００４０】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に半導体材料の液滴を滴下し、薄膜トランジスタ部の半導体層として、前記液滴の滴下形状の半導体層を形成する工程とを備えていることを特徴としている。
【００４１】
上記の構成によれば、分岐電極上におけるゲート絶縁層の上に半導体材料の液滴を滴下することのみにより、液滴の滴下形状（通常はほぼ円形）の半導体層を形成することができる。
【００４２】
このようなＴＦＴアレイ基板の製造方法によれば、半導体層を形成するためのマスクが不要となり、必要なマスク数が減少する結果、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウン並びに材料の有効利用が可能となる。
【００４３】
なお、半導体材料の滴下には、インクジェット方式に限らず、材料の液滴の滴下により半導体層を直接形成可能な方式であれば使用可能である。
【００４４】
上記のＴＦＴアレイ基板の製造方法は、ゲート電極を形成する前記工程では本線とこの本線からの分岐電極を有するゲート電極を形成し、前記分岐電極における開放端が前記半導体層の領域から突出している構成としてもよい。
【００４５】
上記の構成によれば、薄膜トランジスタ部における、ゲート電極の分岐電極は、半導体層の領域から開放端が突出した形状となっているので、分岐電極からの電界の作用により、ソース・ドレイン電極間のリーク電流を適切に抑制することができる。
【００４６】
上記のＴＦＴアレイ基板の製造方法は、前記分岐電極が、前記分岐電極における開放端が前記半導体層の領域から突出するように、液滴の滴下精度に基づいた長さに設定されている構成としてもよい。
【００４７】
上記の構成によれば、レジスト材料の液滴あるいは半導体材料の液滴を、最終的に形成される半導体層の領域から分岐電極の開放端が確実に突出する位置に滴下させることが可能となる。この結果、ソース・ドレイン電極間のリーク電流を適切に抑制可能となる。
【００４８】
本発明のＴＦＴアレイ基板の製造方法は、前記分岐電極の、前記半導体層の領域から突出している部分の幅を、該半導体層の領域内の部分の幅よりも小さくなるように設定する構成としてもよい。
【００４９】
上記の構成によれば、画素部にかかる分岐電極の開放端が該画素部に占める割合を小さくできるので、開口率の低下を抑制できる。
【００５０】
本発明のＴＦＴアレイ基板の製造方法は、前記分岐電極の、前記半導体層の領域から突出している部分を、前記薄膜トランジスタ部のソース電極またはドレイン電極の何れか一方に近接して形成する構成としてもよい。
【００５１】
上記の構成によれば、分岐電極の、前記半導体層の領域から突出している部分を、ソース電極またはドレイン電極の何れか一方に近接して形成することで、ＴＦＴアレイ基板の画素部内で、開口率を低下させることなく、該分岐電極の開放端の突出部分を延ばして形成することができる。
【００５２】
これにより、半導体層の領域から分岐電極の開放端を確実に突出させた状態にすることができるので、ソース・ドレイン電極間のリーク電流を確実に抑制することができる。
【００５３】
本発明のＴＦＴアレイ基板の製造方法は、前記ゲート電極を形成する工程において、前記分岐電極の、前記半導体層の領域から突出している部分を、前記薄膜トランジスタ部のチャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成する構成としてもよい。
【００５４】
また、前記ゲート電極を形成する工程において、前記分岐電極の、前記半導体層の領域から突出している部分を、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記薄膜トランジスタ部のソース・ドレイン電極の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成する構成としてもよい。
【００５５】
何れの構成であっても、半導体層の領域から分岐電極の開放端を確実に突出させた状態にすることができるので、ソース・ドレイン電極間のリーク電流を確実に抑制することができる。
【００５６】
また、本発明のＴＦＴアレイ基板の製造方法は、前記半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状のレジスト層を形成する工程において、前記レジスト層を、前記薄膜トランジスタ部のチャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心からの距離を該レジスト層の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成する構成としてもよい。
【００５７】
上記の構成によれば、薄膜トランジスタ部のチャネル部に半導体層を確実に形成することができるので、該薄膜トランジスタ部の特性を低下させないようにできる。
【００５８】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に薄膜トランジスタ部の半導体層を形成する工程と、前記半導体層の形成工程を経た基板に対し、電極材料の液滴の滴下によりソース電極を形成するための第１の領域、および電極材料の液滴の滴下により少なくとも画素電極を形成するための第２の領域を形成する前処理工程と、前記前処理工程を経た基板に対し、第１の領域と第２の領域とに電極材料の液滴を滴下して、ソース電極、ドレイン電極および画素電極を形成する電極形成工程とを備えていることを特徴としている。
【００５９】
上記の構成によれば、電極形成工程に対する１つの前処理工程において、電極材料の液滴の滴下によりソース電極を形成するための第１の領域と電極材料の液滴の滴下により少なくとも画素電極を形成するための第２の領域とを形成するので、第１の領域と第２の領域とを別々の工程にて形成する場合と比較して、製造工数を削減し、コストダウンが可能となる。
【００６０】
上記のＴＦＴアレイ基板の製造方法において、第１の領域および第２の領域は前記液滴の流出を阻止する凸状のガイドにより形成する構成としてもよい。あるいは、前記液滴に対する親液領域と撥液領域とにより形成する構成としてもよい。
【００６１】
本発明の液晶表示装置の製造方法は、上記の何れかのＴＦＴアレイ基板の製造方法を含んでいることを特徴としている。したがって、少なくとも、液晶表示装置の製造工数を削減することができる。
【００６２】
本発明のＴＦＴアレイ基板は、基板にゲート電極が形成され、このゲート電極の上にゲート絶縁層を介して半導体層と、導電体層とが形成された薄膜トランジスタ部を備えているＴＦＴアレイ基板であって、前記導電体層が、前記半導体層と、前記薄膜トランジスタ部のソース電極またはドレイン電極と接して形成されるとともに、その一部に液滴の滴下形状を有し、この液滴の滴下形状の部分において、前記導電体層と半導体層とがほぼ同一の形状を有することを特徴としている。
【００６３】
上記の構成によれば、成膜された半導体膜の上に導電性材料の液滴を滴下して、液滴の滴下形状（通常はほぼ円形）の導電体成膜層を形成し、この導電体成膜層をさらに加工して、導電体層を得ることができる。導電体成膜層は、半導体層を形成するためのマスクとして用いられるが、レジスト材料の場合とは異なって除去する工程が不要である。ここでは、導電性材料の液滴の半導体膜上への滴下方法としては、例えば、インクジェット方式を利用することが考えられるが、これに限定されるものではなく、薄膜トランジスタの半導体層程度の大きさの液滴形状を形成可能な方式であれば、何れの方式であっても使用することができる。
【００６４】
このようなＴＦＴアレイ基板の構成によれば、半導体層を形成するためのマスクが不要となり、必要なマスク枚数が減少すること、さらに導電体成膜層を除去しないことからレジストを用いたときのような剥離工程が不要であるため、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、現像液や剥離液の使用量が削減され、レジスト材料等の廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウンが可能となる。
【００６５】
また、前記導電体層は、Ｍｏ、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉ、またはこれらの何れかを主体とする金属材料、またはインジウム錫酸化物から構成されることを特徴としてもよい。
【００６６】
ここで、Ｍｏ、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉの何れかを主体とする金属材料とは、合金材料でも有り得るし、あるいはＮ、Ｏ、Ｃ等の非金属元素を含んでいても良い。ここに示した導電体層の材料は、これら自身の半導体層への拡散が小さく、拡散防止層として用いられるものである。
【００６７】
つまり、上記の構成によれば、導電体層はソース電極あるいはドレイン電極と半導体層の間に位置するため、導電体層はソース電極あるいはドレイン電極を構成する材料の成分元素が半導体層へ拡散することを実質上防止する拡散防止層として機能する。また、導電体層になる前段階の導電体成膜層であっても、同様に拡散防止層として機能する。ここで、拡散を実質上防止するとは、加熱処理を経た後でも、半導体層への拡散が小さく、ＴＦＴの特性に実用上ほとんど影響を与えないことを指す。
【００６８】
上記の構成によれば、従来のように拡散防止層を半導体層の形成後に形成する方法、例えばソース電極あるいはドレイン電極を、ガラス基板側から拡散防止層と低電気抵抗層の２層から構成する方法に比べて製造工程が大幅に削減される。
【００６９】
近年、ＴＦＴアレイ基板の大型化のため、ソース電極あるいはドレイン電極には低電気抵抗性が要求され、これらを構成する材料には半導体層に直接接触した場合に半導体層に拡散しやすいＡｌ、Ｃｕなどの材料がますます多用されている。上記のような本発明の構成は、この状況に対応し得るものである。このように、本発明の上記の構成は、製造工程をほとんど増やさずに、ソース電極あるいはドレイン電極を構成する材料の選択の幅を広げる。
【００７０】
本発明の上記のような構成のＴＦＴアレイ基板では、導電体層をこのように構成すれば、導電体層となる途中段階の導電体成膜層に、半導体層を形成するパターンマスクとなる役割と、半導体層への拡散防止層となる役割の２つの役割をもたせることができる。加えて、導電体層自体にも拡散防止効果をもたせることができる。従って、半導体層に拡散しやすいＡｌ、Ｃｕなどの材料をソース電極等に用いた場合においては、製造工程が大幅に削減され、ＴＦＴアレイ基板の生産性を向上させることができる。
【００７１】
特に、前記ソース電極とドレイン電極が、ＡｌまたはＡｌを主体とする金属材料からなることは望ましい。
【００７２】
ここで、Ａｌを主体とする金属材料とは、Ａｌ−Ｔｉ、Ａｌ−Ｎｄ等のＡｌ合金材料でも有り得るし、あるいはＡｌを主体としてＮ、Ｏ、Ｃ等の非金属元素を含む金属材料でも良い。
【００７３】
本発明での導電体成膜層は、ソース電極およびドレイン電極のパターンを利用して部分的にエッチングされ、分離されて導電体層となる。これはＴＦＴのソース電極とドレイン電極とを電気的に分離するために必要な工程である。
【００７４】
上記の構成によれば、ソース電極あるいはドレイン電極をほとんど侵さずに、前記導電体成膜層をウェットエッチング処理することが可能である。
【００７５】
これには、ＡｌまたはＡｌを主体とする金属材料が、硝酸等の酸化力のある酸には、侵されにくいことを利用する。
【００７６】
このとき、加えて、前記導電体成膜層を、Ａｇ、Ｍｏ、Ｗ、あるいはそれらを主体とする合金など、硝酸等の酸化力のある酸に可溶な金属材料で構成しておく。すると、硝酸等の酸化力のある酸によって導電体成膜層を選択性良くウェットエッチング処理を行うことができ、ＡｌまたはＡｌを主体とする金属材料からなるソース電極等をほとんど侵さずに導電体層を得ることができる。
【００７７】
さらに、本発明の上記のような構成のＴＦＴアレイ基板では、特にソース電極が、ＡｌまたはＡｌを主体とする金属材料からなるので低電気抵抗であり、近年のＴＦＴアレイ基板の大型化にも対応している。
【００７８】
本発明の上記のような構成のＴＦＴアレイ基板は、低電気抵抗性と、導電体層を形成するための導電体成膜層を選択性良くエッチングできるという製造プロセスへの適合性の両方の性質をもち、非常に有用である。
【００７９】
なお、導電体成膜層の形成のための導電性材料の滴下には、インクジェット方式に限らず、材料の液滴の滴下により導電体成膜層を直接形成可能な方式であれば使用可能である。
【００８０】
また、本発明の液晶表示装置は、上記のＴＦＴアレイ基板を備えていることを特徴としている。したがって、液晶表示装置の製造工程において、ＴＦＴアレイ基板の製造工数が削減した結果、製造時間の短縮およびコストダウンが可能となる。
【００８１】
このようなＴＦＴアレイ基板の製造方法としては、以下に示すものがある。
【００８２】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に半導体膜を成膜する工程と、前記半導体膜の上に導電性材料の液滴を滴下して、液滴の滴下形状の導電体成膜層を形成する工程と、前記導電体成膜層の形状に前記半導体膜を加工して薄膜トランジスタ部の半導体層を形成する工程とを備える。
【００８３】
上記の構成によれば、成膜された半導体膜の上に導電性材料の液滴を滴下して、液滴の滴下形状（通常はほぼ円形）の導電体成膜層を形成し、この導電体成膜層をマスクとして半導体層を形成することができる。この導電体成膜層はレジスト材料の場合とは異なり、除去する工程を行わなくて良い。
【００８４】
このようなＴＦＴアレイ基板の製造方法によれば、半導体層を形成するためのマスクが不要となり、必要なマスク枚数が減少することにより、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、現像液、剥離液などの薬液の使用量、レジスト材料等の廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウンが可能となる。
【００８５】
なお、導電性材料の滴下には、インクジェット方式に限らず、材料の液滴の滴下により導電体成膜層を直接形成可能な方式であれば使用可能である。
【００８６】
さらに、前記導電体層が、Ｍｏ、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉ、またはこれらの何れかを主体とする金属材料、またはインジウム錫酸化物から構成されることを特徴としてもよい。
【００８７】
また、前記ソース電極とドレイン電極を、ＡｌまたはＡｌを主体とする金属材料で形成することを特徴としてもよい。
【００８８】
本発明の液晶表示装置の製造方法は、上記の何れかのＴＦＴアレイ基板の製造方法を含んでいることを特徴としている。したがって、少なくとも、液晶表示装置の製造工数を削減できる。
【００８９】
また、本発明のＴＦＴアレイ基板は、液晶表示装置に限らず、他の電子装置においても適用可能である。ここで、他の電子装置としては、例えば、有機ＥＬパネルや無機ＥＬパネル等の表示装置、指紋センサー、Ｘ線撮像装置などに代表される二次元画像入力装置等、ＴＦＴアレイ基板を使用する各種電子装置がある。
【００９０】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態を図１ないし図１３に基づいて以下に説明する。
【００９１】
本発明の実施の一形態における液晶表示装置は、図１（ａ）に示す画素を有している。なお、同図は、液晶表示装置のＴＦＴアレイ基板における１画素の概略構成を示す平面図である。また、同図におけるＡ−Ａ線矢視断面図を図１（ｂ）に示す。
【００９２】
図１（ａ）（ｂ）に示すように、ＴＦＴアレイ基板１１では、ガラス基板１２上において、ゲート電極１３とソース電極１７とがマトリクス状に設けられ、隣り合うゲート電極１３の間に補助容量電極１４が設けられている。
【００９３】
ＴＦＴアレイ基板１１は、図１（ｂ）に示すように、ＴＦＴ部２２から補助容量部２３までの位置において、ガラス基板１２上に、ゲート電極１３および補助容量電極１４を有し、それらの上にゲート絶縁層１５を有している。
【００９４】
ゲート電極１３上には上記ゲート絶縁層１５を介してａ−Ｓｉ層を有する半導体層１６がほぼ円形に形成され、その上にソース電極１７およびドレイン電極１８が形成されている。このドレイン電極１８の他端部は、ゲート絶縁層１５を介した補助容量電極１４上の位置に達し、この位置にコンタクトホール２４が形成されている。ソース電極１７およびドレイン電極１８の上には保護膜１９が形成され、その上に感光性アクリル樹脂層２０と画素電極２１とが順次形成されている。
【００９５】
本実施の形態において、ＴＦＴアレイ基板１１の製造には、例えば、インクジェット方式により、形成する層の材料を吐出あるいは滴下するパターン形成装置が使用される。このパターン形成装置は、図２に示すように、基板３１（前記ガラス基板１２に相当）を載置する載置台３２を備え、この載置台３２上の基板３１上に対して例えば配線材料を含む流動性のインク（液滴）を吐出する液滴吐出手段としてのインクジェットヘッド３３と、インクジェットヘッド３３をＸ方向に移動させるＸ方向駆動部３４およびＹ方向に移動させるＹ方向駆動部３５とが設けられている。
【００９６】
また、上記パターン形成装置には、インクジェットヘッド３３にインクを供給するインク供給システム３６と、インクジェットヘッド３３の吐出制御、Ｘ方向駆動部３４およびＹ方向駆動部３５の駆動制御等の各種制御を行なうコントロールユニット３７とが設けられている。コントロールユニット３７からは、ＸおよびＹ方向駆動部３４，３５に対して塗布位置情報が出力され、インクジェットヘッド３３のヘッドドライバー（図示せず）に対して吐出情報が出力される。これにより、ＸおよびＹ方向駆動部３４，３５に連動してインクジェットヘッド３３が動作し、基板３１上の目的位置に目的量の液滴が供給される。
【００９７】
上記のインクジェットヘッド３３は、ピエゾアクチュエータを使用するピエゾ方式のもの、ヘッド内にヒータを有するバブル方式のもの、あるいはその他の方式のものであってもよい。インクジェットヘッド３３からのインク吐出量の制御は、印加電圧の制御により可能である。また、液滴吐出手段は、インクジェットヘッド３３に代えて、単に液滴を滴下させる方式のもの等、液滴を供給可能なものであれば方式は問わない。
【００９８】
次に、本実施の形態の液晶表示装置におけるＴＦＴアレイ基板１１の製造方法について説明する。
【００９９】
本実施の形態において、ＴＦＴアレイ基板１１は、図３に示すように、ゲート前処理工程４１、ゲート線塗布形成工程４２、ゲート絶縁層成膜・半導体層成膜工程４３、半導体層形成工程４４、ソース・ドレイン線前処理工程４５、ソース・ドレイン線塗布形成工程４６、チャネル部加工工程４７、保護膜形成工程４８、保護膜加工工程４９および画素電極形成工程５０からなる。
【０１００】
（ゲート線前処理工程４１）
このゲート線前処理工程４１では、ゲート線塗布形成工程４２のための前処理を行う。次段のゲート線塗布形成工程４２では、パターン形成装置を使用して液体配線材料の滴下によりゲート電極１３、補助容量電極１４等が形成される。したがって、ここでは、図４（ａ）に示すゲート線形成領域６１、および補助容量電極形成領域６３に、パターン形成装置からの液体配線材料の吐出（滴下）により適切に液体配線材料が塗布されるための処理を行う。なお、図４（ａ）はＴＦＴアレイ基板１１が備えるガラス基板１２の平面図である。
【０１０１】
この処理には大まかに次のようなものがある。第１には基板（ガラス基板１２）上に、液体配線材料に対して基板が濡れ易いか、弾き易いかの性質を付与し、ゲート線形成領域６１等としての親水領域（親液領域）とそれらの非形成領域としての撥水領域（撥液領域）とをパターン化する親撥水処理（親撥液処理）である。第２には液流を規制するガイド、即ちゲート線形成領域６１等に沿ったガイドを形成する処理である。
【０１０２】
前者では、酸化チタンを用いた光触媒による親撥水処理が代表的である。後者では、レジスト材料を用い、フォトリソグラフィによりガイド形成を行う。さらに、上記ガイドあるいは基板面に親撥水性を付与するために、それらをプラズマ中でＣＦ４、Ｏ２ガスに曝す処理を行うことがある。レジストは配線形成後、剥離する。
【０１０３】
ここでは、次のように、酸化チタンを使用した光触媒処理を行った。即ち、ＴＦＴアレイ基板１１のガラス基板１２には、フッ素系非イオン界面活性剤であるＺＯＮＹＬ  ＦＳＮ（商品名：デュポン社製）をイソプロピルアルコールに混合したものを塗布した。また、ゲート電極１３等のパターンのマスクには光触媒層として二酸化チタン微粒子分散体とエタノールの混合物とをスピンコートで塗布し、１５０℃で焼成した。そして、上記マスクを使用し、ガラス基板１２に対してＵＶ光による露光を行った。露光条件としては、３６５ｎｍの紫外光を使用し、７０ｍＷ／ｃｍ２の強度で２分間照射した。
【０１０４】
ここで、ガラス基板１２上に形成された半導体層１６に対して非常に強い光が当ることが予想される場合には、図４（ａ）に示すように、それを防止するための遮光膜６２を予め形成しておいてもよい。遮光膜６２は、ａ−Ｓｉが形成される位置にパターン形成装置により遮光膜６２の形成材料を滴下し、これを焼成することにより形成する。この形成材料は、感光性樹脂あるいは熱硬化性樹脂にカーボンブラックやＴｉＮ等の黒色材料を混ぜたものを使用することができる。
【０１０５】
なお、説明を簡単にする為、図４以降の工程説明図では、上方のゲート電極において、ゲート電極から分岐し、ＴＦＴが形成される電極を省略している。
【０１０６】
（ゲート線塗布形成工程４２）
このゲート線塗布形成工程４２を図４（ｂ）（ｃ）に示す。図４（ｂ）はゲート電極１３を形成した状態のガラス基板１２の平面図、図４（ｃ）は、図４（ｂ）におけるＢ−Ｂ線矢視断面図である。
【０１０７】
この工程では、パターン形成装置を使用し、図４（ｂ）（ｃ）に示すように、ガラス基板１２上のゲート線形成領域６１、補助容量電極形成領域６３に対して配線材料を塗布する。配線材料には、有機膜をコーティングしたＡｇ微粒子を有機溶媒中に分散させたものを用いた。配線幅は概ね５０μｍでインクジェットヘッド３３からの配線材料の吐出量は８０ｐｌに設定した。
【０１０８】
親撥水処理された面では、インクジェットヘッド３３から吐出された配線材料がゲート線形成領域６１等に沿って広がっていくため、吐出間隔を概ね５００μｍ間隔とした。塗布後に３５０℃で１時間焼成を行い、ゲート電極１３配線を形成した。
【０１０９】
なお、焼成温度を３５０℃に設定したのは、次段の半導体層形成工程４４において約３００℃の処理熱が加わるためである。したがって、焼成温度はこの温度に限定されるものではない。例えば有機半導体を形成する場合、そのアニール温度が１００〜２００℃に設定されることもあり、そのような場合には、焼成温度を下げて２００〜２５０℃とすることができる。
【０１１０】
また、配線材料としては、Ａｇ以外に、Ａｇ−Ｐｄ、Ａｇ−Ａｕ、Ａｇ−Ｃｕ、Ｃｕ、Ｃｕ−Ｎｉ等の単体もしくは合金材料の微粒子もしくはペースト材料を有機溶媒中に含むものを用いることが可能である。さらに、配線材料については、必要な焼成温度に合わせて、上記微粒子を保護している表面コート層や溶媒の有機材料の乖離温度を制御し、所望の抵抗値および表面状態を得ることが可能である。なお、上記乖離温度とは、上記の表面コート層および溶媒が蒸発する温度のことである。
【０１１１】
（ゲート絶縁層成膜・半導体層成膜工程４３）
このゲート絶縁層成膜・半導体層成膜工程４３を図５（ａ）に示す。
この処理では、ゲート線塗布形成工程４２を経たガラス基板１２上に、ゲート絶縁層１５、ａ−Ｓｉ成膜層６４およびｎ＋成膜層６５の３層を連続形成する。ａ−Ｓｉ層６４はＣＶＤにより形成した。ゲート絶縁層１５、ａ−Ｓｉ層６４、ｎ＋層６５の厚みはそれぞれ０．３μｍ、０．１５μｍ、０．０４μｍとし、真空を破ることなく成膜した。成膜温度は３００℃であった。
【０１１２】
（半導体層形成工程４４）
この半導体層形成工程４４を図５（ｂ）〜図５（ｅ）に示す。図５（ｅ）は半導体層形成工程４４を経たガラス基板１２を示す平面図、図５（ｄ）は図５（ｅ）におけるＣ−Ｃ線矢視断面図、図５（ｂ）および図５（ｃ）は、各処理を示す図５（ｄ）に示した位置における縦断面図である。
【０１１３】
この工程では、図５（ｂ）に示すように、ゲート電極１３の本線から分岐したＴＦＴ部ゲート電極（分岐電極）６６上におけるｎ＋成膜層６５の上に、パターン形成装置によりレジスト材料として熱硬化性樹脂を滴下させて付着させ、これによって形成されたレジスト層６７を加工のパターンとした。レジスト材料の吐出量は例えば１０ｐｌの液滴１滴とし、ＴＦＴ部ゲート電極６６上における所定の位置にほぼ３０μｍ径の円形のパターンを得た。これを１５０℃で焼成した。レジスト層６７の熱硬化性樹脂としては、東京応化製レジストＴＥＦシリーズをインクジェット用に粘度調整して使用した。
【０１１４】
なお、レジスト層６７の材料としては、上記の熱硬化性樹脂の他、ＵＶ樹脂あるいはフォトレジストを使用可能である。また、レジスト層６７は、透明である必要はないものの、透明である場合には形成位置の確認を容易に行うことができる。さらに、レジスト層６７は、ドライエッチングの熱に耐え得るもの、耐ドライエッチングガス性を有するもの、被エッチング材料とのエッチング選択性を有するものであることが望ましい。
【０１１５】
次に、ガス（例えばＳＦ６＋ＨＣｌ）を用い、図５（ｃ）に示すように、ｎ＋成膜層６５およびａ−Ｓｉ成膜層６４のドライエッチングを行ってｎ＋層６９およびａ−Ｓｉ層６８を形成した。その後、ガラス基板１２を有機溶剤で洗浄し、図５（ｄ）に示すように、レジスト層６７を剥離させて除去した。
【０１１６】
上記のように、半導体層形成工程４４においては、パターン形成装置によって吐出された樹脂のパターン（レジスト層６７のパターン）がそのまま、ｎ＋層６９およびａ−Ｓｉ層６８からなる半導体層１６の形状に反映される。したがって、半導体層１６は、レジスト層６７の材料の液滴がインクジェットヘッド３３からガラス基板１２上に滴下されたときのそのままの形状である円形もしくは円形に近い曲線からなるパターンに形成される。
【０１１７】
また、レジスト層６７の形成は、インクジェットヘッド３３からの液滴１滴の滴下にて行っているものの、複数の液滴の滴下より行ってもよい。ただし、液滴を際限なく微小にし、それら微小な液適を緻密に吐出させてレジスト層６７を形成した場合には、１個の半導体層１６を形成するのに長時間を要するばかりか、必要なドット数が増加することによりインクジェットヘッド３３の寿命を縮めることになる。
【０１１８】
インクジェットヘッド３３を使用する各工程において重要な点は、液滴の滴下により層（膜）を所望の面積に形成する場合に、最適な液適量かつ可能な限り少ないショット数で液滴を滴下することである。こうすることによって、インクジェットヘッド３３の使用限界内で最大の処理数を実現でき、ひいては装置コストを最低限に抑えることが可能となる。
【０１１９】
さらに、半導体層形成工程４４では、インクジェットヘッド３３によって吐出される液滴を受ける面に特別な処理を行う必要が無いことも重要な特徴となっている。即ち、液滴の滴下を受ける面が極端に濡れる状態では、その面がパターン化されていない限り、吐出された液滴は不定形に広がり、成膜工程が成立しない。ところが、ａ−Ｓｉ成膜層６４では、Ｓｉ終端が多く存在するので基本的に撥水性となり、液滴はａ−Ｓｉ成膜層６４上においてある程度の大きい接触角を有し、円形に近い状態となる。したがって、基板側（ａ−Ｓｉ成膜層６４）を特別に処理する必要が無い。
【０１２０】
また焼成、ガス中処理（ドライエッチング）などが施された基板面は、短分子状のものが付着している可能性が高く、ａ−Ｓｉ以外の半導体、例えば有機半導体を用いた場合であっても、吐出された液滴はある程度の大きい接触角をもって存在する場合が多い。
【０１２１】
従来、半導体層をパターン化するためにはマスクやフォトリソグラフィ工程が必要であった。これに対し、上記の半導体層形成工程４４では、インクジェットヘッド３３から液滴を滴下して、マスクとなるパターン（レジスト層６７）を直接描画しているので、マスクおよびこれを使用するフォトリソグラフィ工程が不要となる。したがって、大幅なコストダウンを実現することができる。
【０１２２】
（ソース・ドレイン線前処理工程４５）
このソース・ドレイン線前処理工程４５を図６（ａ）に示す。図６（ａ）は、半導体層形成工程４４を経たガラス基板１２にソース電極１７およびドレイン電極１８を形成するための配線ガイド７１を形成した状態を示す平面図である。
【０１２３】
この工程では、ソース電極１７およびドレイン電極１８を形成する領域（ソース・ドレイン形成領域７３）に配線ガイド７１を形成する。配線ガイド７１はフォトレジスト材料を用いて形成した。即ち、フォトレジストを半導体層形成工程４４を経たガラス基板１２上に塗布し、プリベークを行った後、フォトマスクを用いて露光現像を行い、次にポストベークを行った。ここで形成した配線ガイド７１の幅は約１０μｍ、配線ガイド７１によって形成された溝幅（配線形成領域の幅）は約１５μｍであった。但し、ソース・ドレイン間隔、即ちチャネル部７２は４μｍとした。
【０１２４】
なお、パターン形成装置により塗布される配線材料が下地面となる面に良く馴染むように、ＳｉＮｘ面（ゲート絶縁層１５の上面）には酸素プラズマにて親水処理を施すとともに、配線ガイド７１にはプラズマ中にＣＦ４ガスを流すことにより撥水処理を施しても良い。
【０１２５】
また、上記の配線ガイド７１の形成に代えて、前記ゲート電極形成に用いた光触媒による親撥水処理方法にて、配線電極パターンに応じた親撥水処理を施してもよい。
【０１２６】
（ソース・ドレイン線塗布形成工程４６）
このソース・ドレイン線塗布形成工程４６を図６（ｂ）（ｃ）に示す。図６（ｂ）は、上記配線ガイド７１に沿ってソース電極１７およびドレイン電極１８を形成した状態を示す平面図、図６（ｃ）は図６（ｂ）におけるＤ−Ｄ線矢視断面図である。
【０１２７】
ソース・ドレイン線塗布形成工程４６では、図６（ｂ）（ｃ）に示すように、配線ガイド７１により形成されたソース・ドレイン形成領域７３に、パターン形成装置にて配線材料を塗布することにより、ソース電極１７およびドレイン電極１８を形成した。ここでは、インクジェットヘッド３３からの配線材料の吐出量を２ｐｌに設定した。また、配線材料には、Ａｇ微粒子材料を用い、形成膜厚を０．３μｍとした。また、焼成温度は２００℃とし、焼成後、有機溶媒にて配線ガイド７１を除去した。
【０１２８】
なお、配線材料は、前述のゲート電極１３に使用したものと同様のものを使用可能であるものの、ａ−Ｓｉの形成が約３００℃で行われていることから、焼成温度は３００℃以下で行う必要がある。
【０１２９】
以上のゲート前処理工程４１〜ソース・ドレイン線塗布形成工程４６により、ＴＦＴの基本構造がほぼできあがる。
【０１３０】
ここで、ＴＦＴ部２２において重要なことは、図７に示すように、ゲート電極１３のＴＦＴ部ゲート電極６６がほぼ円形の半導体パターン（半導体層１６）を突抜けていることである。これは、ＴＦＴ部ゲート電極６６が半導体のパターンの内側に入っている場合には、後に詳述するように、ゲートがＯＦＦ状態であってもＴＦＴ部ゲート電極６６からの電界が十分に作用しない半導体領域を通ってソース・ドレイン電極間にリーク電流が流れるからである。なお、半導体パターンが、ＴＦＴ部ゲート電極６６、ソース電極１７およびドレイン電極１８からはみ出す構造となるものの、これによるフォトコンダクター発生はＴＦＴの実用上何ら問題が無いことが分かった。
【０１３１】
（チャネル部加工工程４７）
ここでは、ＴＦＴのチャネル部７２の加工を行う。この処理を図８（ａ）（ｂ）に示す。図８（ａ）（ｂ）は図６（ｂ）におけるＤ−Ｄ線矢視断面部分に相当する断面図である。まず、図８（ａ）に示すように、配線ガイド７１を有機溶媒により除去した。あるいはアッシングによりチャネル部７２の配線ガイド７１を除去した。次に、図８（ｂ）に示すように、アッシングもしくはレーザー酸化でｎ＋層６９を酸化処理し、不導体化した。
【０１３２】
（保護膜形成工程４８、保護膜加工工程４９）
この保護膜加工工程４９が完了した状態を図９（ａ）（ｂ）に示す。
【０１３３】
ここでは、先ず、ソース・ドレイン電極までが形成されたガラス基板１２上に、ＣＶＤにより保護膜１９となるＳｉＯ２膜を形成した。
【０１３４】
次に、このＳｉＯ２膜の上に、感光性アクリル樹脂層２０となるアクリル性レジスト材料を塗布し、このレジスト層に画素電極形成パターン（図９（ｂ）参照）、および端子加工用パターンを形成した。
【０１３５】
上記パターンの形成においては、マスクに、上記レジスト層が現像後に全て取り除かれるようにする部分と厚さにおいて約半分取り除かれるようにする部分とを形成した。後者は透過率が約５０％のハーフトーン露光用の領域である。即ち、保護膜１９およびゲート絶縁層１５をエッチングして端子面を形成する部分では、レジスト層を全て取り除く一方、画素電極２１を形成する部分では、感光性アクリル樹脂層２０における画素電極形成パターンの周りがガイドとなるように、レジスト層の厚さを塗布厚の半分に調整した。次に、レジスト層をマスクにして、まず端子部にある保護膜１９およびゲート絶縁層１５をドライエッチングで除去した。
【０１３６】
（画素電極形成工程５０）
感光性アクリル樹脂層２０の画素電極形成パターン上に、図１０（ａ）（ｂ）に示すように、画素電極材料となるＩＴＯ微粒子材料をパターン形成装置により塗布し、これを２００℃で焼成して画素電極２１を形成した。これにより、ＴＦＴアレイ基板１１を得た。
【０１３７】
従来、端子加工やＩＴＯ加工のそれぞれにマスクを用いてフォトリソフラフィ工程を行っていたが、感光性のアクリル系樹脂を用いて、ハーフトーン露光を施すことにより１枚のマスクでこれら工程を兼ねることができるので、マスク枚数が減少し、コストダウンが可能となる。
【０１３８】
ここで、ソース・ドレイン線塗布形成工程４６において示したリーク電流の発生メカニズムを、図１１（ａ）（ｂ）および図１２（ａ）（ｂ）に基づいて詳述する。
【０１３９】
図１１（ａ）はＴＦＴ部ゲート電極６６が半導体パターン（半導体層１６）を突抜けている場合におけるＴＦＴ部の平面図であり、図１１（ｂ）はそのＧ−Ｇ線矢視断面図である。図１２（ａ）はＴＦＴ部ゲート電極６６が半導体パターン（半導体層１６）を突抜けておらず、半導体パターン領域内に存在している場合におけるＴＦＴ部の平面図であり、図１２（ｂ）はそのＨ−Ｈ線矢視断面図である。また、図１１（ａ）および図１２（ａ）はゲート電極１３に負の電位が印加された場合を示している。図１１（ｂ）および図１２（ｂ）に示すように、ＴＦＴ部ゲート電極６６はゲート絶縁層１５を挟んでａ−Ｓｉ層６８と対向している。ここで、ｎ＋層６９はａ−Ｓｉ層６８へキャリアを注入する層であり、リン（Ｐ）等をドープした過電子状態の層である。
【０１４０】
図１１（ａ）（ｂ）（ＴＦＴ部ゲート電極突抜け状態）および図１２（ａ）（ｂ）（ＴＦＴ部ゲート電極非突抜け状態）のＴＦＴにおいて、ゲート電極１３に例えば−４Ｖの電圧を印加した場合のソース・ドレイン電極間のリーク電流を測定した。その結果、リーク電流は、ＴＦＴ部ゲート電極突抜け状態において凡そ１ｐＡ程度であった。一方、ＴＦＴ部ゲート電極非突抜け状態において３０〜５０ｐＡに増加した。
【０１４１】
これらは何れも暗い環境下での測定結果であるが、バックライト光を入射した場合、リーク電流値は、ＴＦＴ部ゲート電極突抜け状態では２０ｐＡまで増加した。これに対し、ＴＦＴ部ゲート電極非突抜け状態では、凡そ２０００〜３０００ｐＡと大幅に増加した。これにより、ＴＦＴ部ゲート電極非突抜け状態では、ＴＦＴ特性が劣化することが分った。また、この結果が生じた理由は、次のように説明することができる。
【０１４２】
先ず、ゲート電極１３に負電位が印加された場合について説明する。
ゲート電極が負電位である場合、キャリアである電子は、図１１（ａ）に示すように、負電荷同士の反発によりＴＦＴ部ゲート電極６６から離れようとして存在する。したがって、電子はソース・ドレイン電極近傍に存在し、チャネル部分のａ−Ｓｉ層６８には殆ど存在していない。このため、ＴＦＴはＯＦＦ状態となっている。仮に、電子がゲート・ドレイン間を流れようとしても、ＴＦＴ部ゲート電極６６を越えて流れなければならない。この場合、ＴＦＴ部ゲート電極６６は負電位であるので、電荷の反発で電子はゲート電極を越えて流れることができない。このため、リーク電流は小さいと考えられる。
【０１４３】
一方、図１２（ａ）の場合には、ＴＦＴ部ゲート電極６６が負電位であっても、ａ−Ｓｉ層６８がＴＦＴ部ゲート電極６６の先端部よりも外側にもあるので、電子はＴＦＴ部ゲート電極６６を越えなくてもａ−Ｓｉ層６８の外周部に沿って移動することができる。このため、リーク電流が容易に流れ易くなると考えられる。また、バックライト光が当った場合には、バックライト光による励起でキャリアが発生する。このキャリアは、同様の理由から、ａ−Ｓｉ層６８の外周部に沿って流れるものと考えられる。したがって、図１１（ａ）（ＴＦＴ部ゲート電極突抜け状態）と図１２（ａ）（ＴＦＴ部ゲート電極非突抜け状態）とでは、バックライト光照射時において、リーク電流の増加量に大差が生じるものと考えられる。
【０１４４】
上記の説明から理解できるように、ＴＦＴ部において、ＴＦＴ部ゲート電極６６の先端部はａ−Ｓｉ層６８の外周部から突抜けていること（突出していること）が必要である。
【０１４５】
次に、ゲート電極１３に正電位が印加された場合について説明する。
ゲート電極１３が正電位である場合には、ｎ＋層６９の電子がＴＦＴ部ゲート電極６６の電位に引き寄せられ、チャネル部にキャリアが存在することになる。したがって、ソース・ドレイン電極間には容易に電流が流れ、ＴＦＴがＯＮ状態になる。例えばゲート電極に１０Ｖを印加したところ、ソース・ドレイン間には凡そ１μＡの電流が流れた。このときのソース・ドレイン間の印加電圧は１０Ｖであった。ＴＦＴがＯＮの場合、電子はソース・ドレイン間を最短距離で流れようとするので、ＴＦＴ部ゲート電極非突抜け状態であっても影響はない。
【０１４６】
なお、図１３に示すように、ＴＦＴ部ゲート電極６６に対してａ−Ｓｉ層６８が偏って存在した場合には問題が生じる。特に、図１３の状態ではドレイン電極１８は、その幅方向の一部においてのみａ−Ｓｉ層６８と重合している。この状態では、ソース電極１７で十分な電子の流れが得られず、ドレイン電極１８がａ−Ｓｉ層６８と重合している電極幅に比例してＯＮ電流が増減することになる。このようなＴＦＴが液晶パネル面内においてまばらに存在すると、各画素の充電状態が異なり、画像斑が生じることになる。したがって、チャネル部７２において、ソース電極１７およびドレイン電極１８はその全幅においてａ−Ｓｉ層６８と重合していなければならない。
【０１４７】
上記の点から、パターン形成装置のインクジェットヘッド３３からレジスト形成材料を滴下して、ａ−Ｓｉ層６８を加工するためのレジスト層６７を塗布する場合には、パターン形成装置が有する着弾誤差（狙った位置に対する滴下位置の誤差）、即ち滴下精度を見込んで、加工後のａ−Ｓｉ層６８がチャネル部７２においてソース電極１７およびドレイン電極１８の全幅と重合し、かつＴＦＴ部ゲート電極６６の先端部がａ−Ｓｉ層６８から突出するように形成する必要がある。
【０１４８】
また、このためには、ＴＦＴ部ゲート電極６６は、パターン形成装置のインクジェットヘッド３３からのレジスト形成材料の着弾誤差（滴下精度）を見込んで、さらに詳細にはレジスト層６７の径（例えば３０μｍ）とパターン形成装置による滴下精度（例えば±１０μｍ）とを考慮して、加工後のａ−Ｓｉ層６８からＴＦＴ部ゲート電極６６の先端部が突出し得る長さに形成しておく必要がある。
【０１４９】
なお、上記の例では、遮光膜（遮光層）６２をＴＦＴ部２２の下部（半導体層１６の下層）に形成する場合について示したが、遮光膜６２はＴＦＴ部２２の上部（半導体層１６の上層）に形成してもよい。ここで、ＴＦＴ部２２の上部に遮光膜６２を形成する例について、図１４（ａ）〜図１４（ｄ）に基づいて説明する。図１４（ａ）は、チャネル部７２のエッチング完了状態を示すＴＦＴアレイ基板１１の縦断面図、図１４（ｂ）は、上部の遮光膜６２の形成工程を示すＴＦＴアレイ基板１１の縦断面図、図１４（ｃ）は、図１４（ｄ）におけるＭ−Ｍ線矢視断面図、図１４（ｄ）は、上部の遮光膜６２を有するＴＦＴアレイ基板１１の画素電極２１の形成完了状態を示す平面図である。
【０１５０】
ゲート前処理工程４１で述べたとおり、遮光膜６２は必要に応じて形成するか否かを選択することが可能である。特にＴＦＴ部２２のチャネル部７２側からの迷光によりＴＦＴ特性が変化する場合は、チャネル部７２の上部に遮光膜６２を形成することによってＴＦＴ特性の劣化を防止することが可能である。ここでは、下部の遮光膜６２と同時に上部の遮光膜６２を用い、ＴＦＴ部２２の上下に遮光膜６２を形成した例を示す。これら遮光膜６２は、必要に応じて何れか、若しくは両方を形成しても良い。
【０１５１】
上部の遮光膜６２は、図１４（ａ）に示す、チャネル部７２のエッチング完了後に、図１４（ｂ）に示すように、パターン形成装置から遮光膜材料の液滴を滴下することにより形成した。その後、図１４（ｃ）に示すように、感光性アクリル樹脂層２０を形成し、さらに画素電極２１を形成した。
【０１５２】
遮光膜６２の材料は、ゲート電極１３（ＴＦＴ部ゲート電極６６）の下部に形成した遮光膜６２の材料と同じ、樹脂にＴｉＮを混ぜたものが使用できる。なお、本例では、遮光膜６２は電極上に形成するため、絶縁性であり、成分が半導体層１６に拡散して半導体層１６の性能劣化を起させないものが望ましい。
【０１５３】
また、形成する遮光膜６２は、ＴＦＴ上の保護膜（図示せず）と感光性アクリル製樹脂層２０との層間に形成しても良い。この場合は、メリットとして、ソース電極１７およびドレイン電極１８と遮光膜６２との間に層間絶縁層が入ることになるので、遮光膜６２の材料は必ずしも絶縁物や半導体層への拡散防止を考慮した材料でなくても良く、材料の選択範囲が広く取れる。また、この場合、画素電極２１（ＩＴＯ電極）形成のための感光性アクリル製樹脂を遮光膜６２の形成後に形成するので、遮光膜６２を形成することによる段差を感光性アクリル製樹脂層２０によって平坦化させることができる。したがって、液晶層の厚みが均一となるので、表示斑が出ることがない。さらに、画素電極２１のＩＴＯの塗布前に、即ち感光性アクリル樹脂層２０と画素電極２１との間に、遮光膜６２を形成することも可能である。
【０１５４】
上記のように、本ＴＦＴアレイ基板１１の製造方法では、インクジェット方式によるパターン形成装置を用いない従来の製造方法と比較すると、マスク枚数を従来の５枚から３枚に減らすことができ、フォトリソグラフィ工程や、真空成膜装置を大幅に削減することができる。これにより、設備投資額も大幅に削減することができる。
【０１５５】
〔実施の形態２〕
本発明の実施の他の形態を図１５ないし図２１に基づいて以下に説明する。
【０１５６】
本実施の形態における液晶表示装置は、図１５（ａ）に示す画素を有している。なお、同図は、ＴＦＴアレイ基板における１画素の概略構成を示す平面図である。また、同図におけるＩ−Ｉ線矢視断面図を図１５（ｂ）に示す。
【０１５７】
図１（ａ）（ｂ）に示したＴＦＴアレイ基板１１の製造においては、ソース電極１７およびドレイン電極１８を形成後、保護膜１９を形成し、その後、感光性アクリル樹脂層２０にて画素電極用ガイドを形成している。
【０１５８】
本実施の形態の液晶表示装置におけるＴＦＴアレイ基板８１の製造においては、ソース電極１７とドレイン・画素電極８２とを、同一工程でのガイド形成もしくは光触媒を利用した親撥水処理にて同一層に形成する。なお、ＴＦＴアレイ基板８１においては、ＴＦＴ部２２のドレイン電極と画素電極とが一連につながったの電極により形成されているので、ドレイン・画素電極８２としている。また、保護膜８３は、ほぼＴＦＴ部２２上のみに形成されている。
【０１５９】
このような構造および製造方法の違いにより、ＴＦＴアレイ基板１１の製造においては、感光性アクリル樹脂層２０の形成にマスクが必要である一方、ＴＦＴアレイ基板８１の製造においては、上記マスクが不要となり、マスク枚数を減少可能である。しかしながら、ＴＦＴアレイ基板８１の製造においては、ソース電極１７形成用のガイド形成と同工程での画素電極（ドレイン・画素電極８２）形成用のガイド形成、もしくは親撥水処理領域の形成を行う。このため、ＴＦＴアレイ基板８１はＴＦＴアレイ基板１１より開口率が小さくなる。
【０１６０】
また、ＴＦＴアレイ基板１１では、画素電極２１と補助容量電極１４とが異なる層となるので、ドレイン電極１８が補助容量部２３まで伸び、そこにコンタクトホール２４を形成し、画素電極２１と画素電極と接続している。これに対し、ＴＦＴアレイ基板８１では、ドレイン・画素電極８２が補助容量部２３までの電極も兼ねている。
【０１６１】
これらＴＦＴアレイ基板１１、８１では、チャネル部７２にソース電極材料、画素電極材料の飛沫が飛ぶのを避けるため、ソース・ドレイン電極を形成する際には、チャネル部７２から離れた位置に電極形成材料をインクジェットヘッド３３から滴下させるとともに、その材料がチャネル部７２方向へ流れるように、ソース・ドレイン電極の形成領域をチャネル部７２方向へ幅が広くなったテーパー形状としている。この形状は一例として図１（ａ）におけるドレイン電極１８、ソース電極のチャネル近傍において明示されている。
【０１６２】
また、ａ−Ｓｉ層６８の形成は、材料を１滴（１ショット）だけ滴下して形成されたレジスト層６７をマスクとしてａ−Ｓｉ成膜層６４を加工することにより行うことが可能であるものの、例えばＴＦＴがソース電極１７の延びる方向と平行な方向に長いタイプである場合等においては、材料を２滴（２ショット）以上滴下してレジスト層６７を形成してもよい。
【０１６３】
次に、本実施の形態の液晶表示装置における、ＴＦＴを備えたＴＦＴアレイ基板８１の製造方法について説明する。
【０１６４】
本実施の形態において、ＴＦＴアレイ基板８１は、図１６に示すように、ゲート前処理工程４１、ゲート線塗布形成工程４２、ゲート絶縁層成膜・半導体層成膜工程４３、半導体層形成工程４４、ソース・ドレイン・画素電極前処理工程９１、ソース線塗布形成工程９２、ドレイン・画素電極塗布形成工程９３、チャネル部加工工程９４および保護膜形成工程９５からなる。このうち、ゲート前処理工程４１から半導体層形成工程４４までは、ＴＦＴアレイ基板１１の製造の場合と同様であるので説明を省略する。
【０１６５】
（ソース・ドレイン・画素電極前処理工程９１）
このソース・ドレイン・画素電極前処理工程９１を図１７に示す。図１７は、半導体層形成工程４４を経たガラス基板１２にソース電極１７を形成するための配線ガイド８４およびドレイン・画素電極８２を形成するための配線ガイド８５を形成した状態を示す平面図である。
【０１６６】
この工程では、ソース電極１７を形成する領域（ソース形成領域８６）に配線ガイド８４を形成し、ドレイン・画素電極８２を形成する領域（ドレイン・画素電極形成領域８７）に配線ガイド８５を形成する。配線ガイド８４，８５はフォトレジスト材料を用いて形成した。即ち、フォトレジストを半導体層形成工程４４を経たガラス基板１２上に塗布し、プリベークを行った後、フォトマスクを用いて露光現像を行い、次にポストベークを行った。ここで形成した配線ガイド８４，８５の幅は約１０μｍ、配線ガイド８４によって形成された溝幅（配線形成領域の幅）は約１５μｍであった。但し、ソース・ドレイン間隔、即ちチャネル部７２は４μｍとした。
【０１６７】
なお、パターン形成装置により塗布される配線材料が下地面となる面に良く馴染むように、ＳｉＮｘ面（ゲート絶縁層１５の上面）には酸素プラズマにて親水処理を施すとともに、配線ガイド８４，８５にはプラズマ中にＣＦ４ガスを流すことにより撥水処理を施しても良い。
【０１６８】
また、上記の配線ガイド８４，８５の形成に代えて、前記ゲート電極形成に用いた光触媒による親撥水処理方法にて、配線電極パターンに応じた親撥水処理を施してもよい。なお、この場合には、ソース電極材料が画素電極側へ飛翔することが無いように注意する必要がある。
【０１６９】
（ソース線塗布形成工程９２）
このソース線塗布形成工程９２を図１８（ａ）（ｂ）に示す。図１８（ａ）は、上記配線ガイド８４に沿ってソース電極１７を形成した状態を示す平面図、図１８（ｂ）は図１８（ａ）におけるＪ−Ｊ線矢視断面図である。
【０１７０】
ソース線塗布形成工程９２では、図１８（ａ）（ｂ）に示すように、配線ガイド８４により形成されたソース形成領域８６に、パターン形成装置にて配線材料を塗布することにより、ソース電極１７を形成した。ここでは、インクジェットヘッド３３からの配線材料の吐出量を２ｐｌに設定した。また、配線材料には、Ａｇ微粒子材料を用い、形成膜厚を０．３μｍとした。また、焼成温度は２００℃とし、焼成後、有機溶媒にて配線ガイド８４を除去した。
【０１７１】
なお、配線材料は、前述のゲート電極１３に使用したものと同様のものを使用可能であるものの、ａ−Ｓｉの形成が約３００℃で行われていることから、焼成温度は３００℃以下で行う必要がある。
【０１７２】
（ドレイン・画素電極塗布形成工程９３）
このドレイン・画素電極塗布形成工程９３を図１９（ａ）（ｂ）に示す。図１９（ａ）は、上記配線ガイド８５に沿ってドレイン・画素電極８２を形成した状態を示す平面図、図１９（ｂ）は図１９（ａ）におけるＫ−Ｋ線矢視断面図である。
【０１７３】
このドレイン・画素電極塗布形成工程９３では、パターン形成装置にてＩＴＯ微粒子材料を配線ガイド８５に塗布し、それを２００℃で焼成することによりドレイン・画素電極８２を形成した。
【０１７４】
このような工程により、従来ソース・ドレイン電極形成、ＩＴＯ加工にそれぞれマスクを用いていたが、これらを１枚のマスクで兼用可能となる。また、インクジェット方式のパターン形成装置を用いることで、各パターンに電極材料と画素電極材料とをそれぞれのインクジェットヘッド３３により塗りわけ可能であるので、装置構成の削減、材料の利用効率の向上が可能となり、コストダウンを図り得る。
【０１７５】
（チャネル部加工工程９４）
ここでは、ＴＦＴのチャネル部７２の加工を行う。この処理を図２０（ａ）（ｂ）に示す。図２０（ａ）（ｂ）は図１９（ａ）におけるＫ−Ｋ線矢視断面部分に相当する断面図である。まず、図２０（ａ）に示すように、チャネル部７２における配線ガイド８４，８５を有機溶媒あるいはアッシングにより除去した。次に、図２０（ｂ）に示すように、アッシングもしくはレーザー酸化でｎ＋層６９を酸化処理し、不導体化した。
【０１７６】
（保護膜形成工程９５）
この保護膜形成工程９５を図２１に示す。同図は、図１９（ａ）におけるＫ−Ｋ線矢視断面部分に相当する断面図である。この感光性アクリル樹脂層２０では、ソース電極１７およびドレイン・画素電極８２までが形成されたガラス基板１２上に、パターン形成装置により保護膜８３を形成した。保護膜８３は、材料としてエトキシシラン材等の透明無機物を使用し、それをＴＦＴ部２２上に塗布し、１５０℃程度で焼成して形成した。材料としては、その他、レジスト材料あるいは感光性樹脂を用いても構わない。また、保護膜８３の材料としては、通常の保護機能に、外光からの保護もしくはカラーフィルターに形成されるブラックマトリックスを兼ねて、前記遮光膜６２を使用してもよい。このように、保護膜８３の材料は、透明材料、不透明材料の何れであっても使用可能である。以上の工程によりＴＦＴアレイ基板８１を得た。
【０１７７】
本実施の形態の製造工程では、従来のインクジェットを用いない工程と比較すると、マスク枚数を従来の５枚から２枚に減らすことができ、ソース電極１７およびドレイン・画素電極８２の形成を１度のガイド形成工程にて形成することができる。したがって、前記ＴＦＴアレイ基板１１の製造工程よりもさらにマスク枚数を減少させることが可能である。また真空成膜装置を削減可能である点は、ＴＦＴアレイ基板１１の製造の場合と同様である。
【０１７８】
なお、以上の例においては、ａ−Ｓｉを半導体層に使用したが、有機半導体や微粒子半導体材料も使用可能である。この場合は、ＴＦＴアレイ基板１１のａ−Ｓｉ加工工程が、パターン形成装置により直接に半導体材料を塗布する工程に取って代わる。このため、わざわざ加工用のレジストもしくは樹脂材料の塗布や、ドライエッチング工程、レジスト、樹脂材料の除去工程が必要なくなるので、さらに工程短縮を図ることが可能である。
【０１７９】
この場合の半導体層１６の製造方法を図２２（ａ）〜図２２（ｃ）に示す。
【０１８０】
ここでは、図２２（ａ）に示すように、ゲート絶縁層１５を形成した後、図２２（ｂ）（ｃ）に示すように、ＴＦＴ部２２上のゲート絶縁層１５に対してパターン形成装置により半導体材料を直接滴下して、例えばそれを焼成することにより半導体層１６を形成する。半導体材料としては、ポリビニルカルバゾール（ＰＶＫ）やポリフェニレンビニレン（ＰＰＶ）に代表される有機半導体材料を使用可能である。
【０１８１】
ａ−ＳｉのようにＣＶＤで形成するものはエッチング加工が必要となる一方、上記のような材料を使用した場合には、パターン形成装置による１滴の滴下（１ショット）にて半導体層１６を形成可能である。即ち、この場合には、半導体層１６の形成位置にガイド形成や親撥水処理を行わない。
【０１８２】
上記の実施の形態１，２に示したＴＦＴアレイ基板１１、８１の構成では、ゲート電極１３が本線と本線から分岐したＴＦＴ部ゲート電極６６をもち、ＴＦＴがＴＦＴ部ゲート電極６６上に形成される場合を示した。ここでは、ゲート電極１３が分岐電極（ＴＦＴ部ゲート電極６６）を持たない場合の例を示す。
【０１８３】
図２３に示すように、半導体層１６（ａ−Ｓｉ層）はゲート電極１３（ゲートライン）上に形成され、ソース電極１７からの分岐電極１７ａがチャネル部７２（ＴＦＴ部２２）へ伸びている。一方、ドレイン電極１８は、補助容量を形成している補助容量部２３から直線状に伸び、チャネル部７２に達している。なお、本例では、図１に示した実施の形態１に対応した構成としたが、図１５に示した実施の形態２に対応した構成でも構わない。
【０１８４】
本例のＴＦＴアレイ基板１１では、ゲート電極１３が分岐した電極を持たないため、前述の分岐電極（ＴＦＴ部ゲート電極６６）における突抜け状態は必要ない。
【０１８５】
本ＴＦＴアレイ基板１１の構成は、ゲート電極１３の幅が比較的狭い場合、例えば１０μｍ〜２０μｍ程度である場合に有効である。表示パネルにおいて、画面対角が１０〜１５型以下ではゲート電極１３が前記の様に比較的狭幅で形成され、また、電極長も短い。一方、２０型以上のような大型パネルとなると、ゲート電極１３の抵抗を下げるために幅が広くなってくる。この様な場合、本構成を採用しようとすれば、ＴＦＴ形成領域でゲート電極幅を狭く形成する必要が出てくる。そのため、ゲート電極１３の抵抗値が増加することになる。したがって、本構成は、ＴＦＴの形成長さがゲート電極幅と同程度であるような場合に有効となる。
【０１８６】
なお、上記画面サイズとゲート電極幅との関係は、材料の抵抗値や、他の設計パラメータも影響するので、常に上記関係が成立しているわけではない。
【０１８７】
また、以上の説明において、液滴の滴下形状とは、パターン形成装置によって滴下されたそのままの状態をいい、曲率を持った輪郭線で構成される形状である。したがって、滴下形状は、液滴が１滴のみ滴下された場合や複数の液滴が同一位置に滴下された場合には、図２４に示すように、円形若しくはほぼ円形をしている。
【０１８８】
また、上記の滴下形状は、上記のように円形若しくはほぼ円形ばかりでなく、円形からずれた形状（円形がくずれた形状や円形から変形した形状）となる場合もある。例えば、図２５（ａ）に示すように円形に近いものの円形から変形した形状、図２５（ｂ）に示すように凹み部を有する形状、あるいは図２５（ｃ）に示すように凸部を一部に含んだような形状となることもある。これら曲率をもった輪郭線で構成された形状は、液滴が滴下された基板表面状態の微妙な違いや、液滴が飛翔している場合では空気抵抗等の影響によって起こるものと考えられる。これらの各形状は、滴下されたそのままの形状として本発明に規定する滴下形状に含まれる。
【０１８９】
さらに、滴下形状は１滴の液滴の滴下にとどまらず、複数の液滴の滴下で形成される場合もある。図２６（ａ）は２滴の滴下によって変形楕円形状を形成した場合である。各液滴は滴下後に一体化または輪郭線的に一体化し、全体として曲率をもった輪郭線で構成される形状となる。図２６（ｂ）は３滴の滴下によって形成された例である。
【０１９０】
なお、ここでは、図２７（ａ）に示すように、液滴を無限小にし、これら液滴を敷き詰めることによって図２７（ｂ）のような形状を形成することを意図していない。
【０１９１】
以上のように、本発明の液晶表示装置では、図１（ａ）や図１５（ａ）に示すように、ＴＦＴ部２２において、ゲート電極１３のＴＦＴ部ゲート電極６６がほぼ円形の半導体パターン（半導体層１６）を突抜けるように形成されていることで、ゲートがＯＦＦ状態のときに、ソース・ドレイン電極間にリーク電流が流れないようにしている。
【０１９２】
つまり、本発明の液晶表示装置のＴＦＴ部２２の特性は、図２９に示すドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係で示される。なお、本グラフでは、本発明の比較例として、半導体層形成時における液滴の着弾誤差によってゲート電極１３のＴＦＴ部ゲート電極６６が半導体層１６から突抜けていない構造のＴＦＴ（図３０）を用いた。
【０１９３】
図２９に示すグラフから、ゲート電圧が負の値、すなわちゲートがＯＦＦ状態のときには、本発明のＴＦＴではドレイン電流がほとんど流れないが、図３０に示すＴＦＴではドレイン電流がわずかに流れていることが分かる。すなわち、ゲートがＯＦＦ状態のとき、本発明のＴＦＴではドレイン電流（リーク電流）がほとんど流れないが、図３０に示すＴＦＴではドレイン電流（リーク電流）が流れていることが分かる。
【０１９４】
なお、ＴＦＴ部ゲート電極６６が半導体層１６から突抜ける方向は、特に限定せず、例えば図３１に示すように、ソース電極１７に沿って突抜けてもよいし、図３２に示すドレイン電極１８に沿って突抜けて形成してもよい。
【０１９５】
ところで、ゲートがＯＦＦ状態のとき、ソース・ドレイン電極間にリーク電流が流れないようにするには、上述のように、ＴＦＴ部ゲート電極６６が半導体層１６から突抜けていればよく、半導体層１６を形成するための液滴の着弾誤差を考慮した場合、このＴＦＴ部ゲート電極６６が半導体層１６から突抜ける量が多い程、リーク電流を無くすような位置に半導体層１６を形成できるように液滴を着弾させることができるので、好ましいが、該ＴＦＴを液晶表示装置、特に、透過型液晶表示装置に適用した場合、開口率の低下を招くという問題が生じる。なお、反射型液晶表示装置に適用した場合は、特に問題にはならない。
【０１９６】
そこで、以下の実施の形態では、液晶表示装置、特に透過型液晶表示装置において、開口率の低下を防止しつつ、半導体層となる液滴をリーク電流を無くすような位置に着弾させた例について説明する。
【０１９７】
〔実施の形態３〕
本発明の実施のさらに他の形態を図３３ないし図３６に基づいて以下に説明する。
【０１９８】
本実施の形態における液晶表示装置は、図３３に示す画素を有している。なお、同図は、ＴＦＴアレイ基板における１画素の概略構成を示す平面図である。また、この画素は、前記実施の形態１の図１（ａ）に示す画素と同じ透過型液晶表示装置に使用される画素を示しており、図１（ａ）に示す画素と同一機能を有する部材には同一の符号を付記し、その説明は省略する。
【０１９９】
図３３に示すように、本実施の形態にかかるＴＦＴアレイ基板２０１は、図１（ａ）に示すＴＦＴアレイ基板１１とほぼ同じ構成であるが、ＴＦＴ部ゲート電極６６の終端にさらに、ソース電極１７に近接した突出電極２０２が延設されている。
【０２００】
この突出電極２０２は、ＴＦＴ部ゲート電極６６の幅よりも小さい線幅に形成され且つ、ソース電極１７に近接して形成されている。
【０２０１】
これによって、ゲートがＯＦＦ状態のときに、ソース・ドレイン電極間にリーク電流が流れないように、半導体層１６を形成した場合に、ＴＦＴアレイ基板２０１における開口率の低下を招かない。
【０２０２】
また、図３４に示すＴＦＴアレイ基板２１１のように、ＴＦＴ部ゲート電極６６の終端にさらに、ドレイン電極１８に近接した突出電極２１２を延設してもよい。
【０２０３】
この場合も、ゲートがＯＦＦ状態のときに、ソース・ドレイン電極間にリーク電流が流れないように、半導体層１６を形成した場合に、ＴＦＴアレイ基板２１１における開口率の低下を招かない。
【０２０４】
ここで、上記ＴＦＴ部２２近傍の詳細な構造について、図３５および図３６を参照しながら以下に説明する。
【０２０５】
図３５は、図３３に示したＴＦＴアレイ基板２０１のＴＦＴ部２２近傍の拡大図であり、突出電極２０２をソース電極１７に沿って延長させた場合を示す図である。また、図３６は、図３４に示したＴＦＴアレイ基板２１１のＴＦＴ部２２近傍の拡大図であり、突出電極２１２をドレイン電極１８に沿って延長させた場合を示す図である。
【０２０６】
図３５に示すように、ＴＦＴ部ゲート電極６６の端部６６ａには、延長線としての突出電極２０２が形成されており、該突出電極２０２の電極幅は、前記端部６６ａの電極幅より細くなっている。
【０２０７】
なお、本実施の形態では、ＴＦＴ部ゲート電極６６の端部６６ａの幅を１０μｍ、突出電極２０２の幅を５μｍ、ソース電極１７とドレイン電極１８との間、すなわちＴＦＴ長ＣＨを５μｍに設定している。
【０２０８】
また、ＴＦＴ部ゲート電極６６は、線幅が通常ＴＦＴ長ＣＨより長く設定される一方、ソース電極１７、ドレイン電極１８との重なり部分（オーバーラップ部）ＯＶを有するように形成される。従って、本実施の形態の様に、ＴＦＴ長ＣＨが５μｍであれば、ＴＦＴ部ゲート電極６６の幅は、１０μｍ程度でよいことになる。
【０２０９】
尚、ここで示した値は、一例であり限定されるものではない。
【０２１０】
また、上記突出電極２０２の端部は、ａ−Ｓｉ層である半導体層１６から必ず外へ出ていなければならないが、上記のＴＦＴ長ＣＨの長さによって規制されるような幅があるわけではない。
【０２１１】
つまり、上記突出電極２０２の端部は、半導体層１６より外に出ることで、ＴＦＴ部ゲート電極６６がＯＦＦ状態となるように、該ＴＦＴ部ゲート電極６６に電圧が印加されたとき、該半導体層１６でソース電極１７からドレイン電極１８へリーク電流が流れなければよく、該突出電極２０２の端部の幅はＴＦＴ部ゲート電極６６の端部６６ａの幅と同じである必要は無い。
【０２１２】
従って、突出電極２０２の幅を、ＴＦＴ部ゲート電極６６の幅よりも細く形成しても全く問題無いので、図３３および図３５に示すように、該突出電極２０２をソース電極１７に沿わせるように近接配置させることで、ＴＦＴアレイ基板２０１における開口率低下を防ぐことができる。
【０２１３】
但し、上記突出電極２０２は、ソース電極１７と重なら無いように形成するのが好ましい。これは、突出電極２０２とソース電極１７とが重なることによって、該突出電極２０２とソース電極１７との間にゲート絶縁層（図示せず）を介して新に容量が生じ、ソース電極１７を流れる信号の遅れ、鈍りを招くことになる為である。
【０２１４】
ここで、図３５に示す半導体層１６は、液滴が目標位置（ソース・ドレイン間の中心位置）から、図面上方にずれて着弾されて形成された例を示している。
【０２１５】
ところで、半導体層１６の境界ライン（円弧の周囲）が、ソース電極１７の一端面１７ａより上方へ移動すると、ＴＦＴの有効幅が狭くなる。このため、半導体層１６の境界ラインがこれ以上上方になるように、該半導体層１６が形成されるとＴＦＴ部２２の特性が劣化する。
【０２１６】
したがって、半導体層１６の境界ラインは、ソース電極１７の一端面１７ａよりも下方になるように設定するのが好ましい。
【０２１７】
一方、半導体層１６の上端（ＴＦＴ部ゲート電極６６の端部６６ａ側の境界領域）は、ＴＦＴ部ゲート電極６６の端部６６ａを遥かに超えて図面上方に位置している。ここで、ＴＦＴ部ゲート電極６６の端部６６ａから突出した突出電極２０２がなければ、該ＴＦＴ部ゲート電極６６の端部６６ａを越える半導体層１６は、ソース、ドレイン間のリーク電流の原因となる。つまり、ＴＦＴ部２２の特性が低下するとい問題が生じる。
【０２１８】
これを防ぐには、ＴＦＴ部ゲート電極６６の端部６６ａを延長する必要があるが、該端部６６ａをそのままの幅で図面上方へ延長すれば、ＴＦＴアレイ基板２０１の画素部の面積を侵食することになる。
【０２１９】
そこで、図３５に示すように、突出電極２０２を、ＴＦＴ部ゲート電極６６の端部６６ａよりも細い電極幅として延長させ、更にソース電極１７に沿うように延長することで、むやみにＴＦＴ部ゲート電極６６の画素部の開口率低下させることが無い。
【０２２０】
しかも、図３５では、突出電極２０２の端部は、半導体層１６の境界領域より遥かに上方に突出して形成されている為、リーク電流が生じることは無い。これにより、ＴＦＴ部２２の特性が低下することを防ぐことが可能となる。ひいては、ＴＦＴ部２２の特性を向上させることが可能となる。
【０２２１】
また、図３６に示すように、ＴＦＴ部ゲート電極６６の端部６６ａから突出した突出電極２１２をドレイン電極１８に沿って延長させて形成してもよい。つまり、突出電極２１２を、図面上方、つまりソース電極１７に沿った方向ではなく、ドレイン電極１８に沿った方向に延長させて形成する。この場合も、突出電極２１２の幅は、ＴＦＴ部ゲート電極６６の端部６６ａの幅より細く形成されている。
【０２２２】
図３６では、半導体層１６が図面右方向にずれた状態を示している。ここでは、ソース電極１７の一端面１７ａに半導体層１６の境界がきているので、該半導体層１６を、これ以上図面上方若しくは右方向に形成することはできない。このとき、突出電極２１２の端面は、上記半導体層１６から突出した状態であることが必要である。
【０２２３】
そして、上記突出電極２１２は、ドレイン電極１８に沿うように形成することで、むやみにＴＦＴアレイ基板２１１の画素部の開口率を下げることはない。但し、画素部への電荷を引き込み、充電不足の原因となる容量を生み出すようなドレイン電極１８との重なりが生じないように、上記突出電極２１２を形成する必要がある。
【０２２４】
なお、突出電極２０２とソース電極１７、突出電極２１２とドレイン電極１８の何れにおいても、上述したように重なりが生じないように形成するのが好ましいが、重なりが生じても、形成される容量を考慮して画素部に電荷を充電するように各電極に流れる信号を調整すればよい。
【０２２５】
本実施の形態では、ＴＦＴ部２２において、ＴＦＴ部ゲート電極６６にＯＦＦ状態となるような電圧が印加された状態で、ソース・ドレイン間でリーク電流が発生しないようにし、且つ、ＴＦＴアレイ基板の画素部の開口率の低下を防止するために、例えば図３３に示すように、突出電極２０２をソース電極１７に沿って形成したり、図３４に示すように、突出電極２１２をドレイン電極１８に沿って形成したりしている例について説明した。
【０２２６】
つまり、本実施の形態３では、ＴＦＴ部ゲート電極６６の端部６６ａの延長部分が半導体層１６から突抜けた後の、突出電極２０２や突出電極２１２の形成方向について説明した。以下の実施の形態４では、ＴＦＴ部ゲート電極６６の端部６６ａが半導体層１６から突抜ける量について説明する。
【０２２７】
〔実施の形態４〕
本発明の実施のさらに他の形態を図３７および図３８に基づいて以下に説明する。
【０２２８】
本実施の形態では、インクジェット方式を利用してＴＦＴを形成する際に、液滴の着弾誤差を考慮してＴＦＴを形成する例について説明する。
【０２２９】
まず、液滴の着弾誤差について考える。着弾した液滴の位置、広がりからくる誤差を、液量とその広がりに関する、着弾後の液のしめる面積と、目標着弾位置がずれることによる誤差とにわけて考えることにする。
【０２３０】
前者には、吐出液滴量バラツキ、基板の表面性の状態（親液性か撥液性）によって液滴領域形状の不確定さが含まれる。
【０２３１】
ここで、表面処理の状態による液滴形状の不確定さとは、着弾面の表面処理と液滴の材料で決まる濡れ性を考慮して必要な塗布面積となるよう予め設定した吐出量によって液滴を着弾させても、着弾時の状態によって液の広がりに不確定さが生じ、着弾した液の領域の輪郭線が変化することをいう。
【０２３２】
後者には、機械誤差、すなわちステージの位置精度、インクジェットヘッドの取り付け誤差、インクジェットヘッドの穴加工精度誤差、マルチノズルのノズル間バラツキ、基板ノズル間距離誤差、ヘッド熱膨張誤差などが含まれ、さらに、ノズル面におけるインクの濡れ状態が付着物により変化しインクの飛ぶ方向が影響されることなども含まれる。
【０２３３】
もちろん、インクジェットの着弾精度を決める要因はこれらだけでなく、複雑な要因があるがここでは冒頭のように２方面から考える。
【０２３４】
図３７は、ＴＦＴを示しており、目標着弾位置はチャネル部の中央である。インクジェットにおける目標着弾位置のズレは、目標位置からの距離が半径Ｒ＝Δ２の円３０１として表している。ここで、Δ２は、着弾位置ズレ（ステージ誤差＋機械加工誤差＋吐出角度誤差＋熱膨張＋…）を示す。つまり、上述した機械誤差やノズル面の状態によって目標としている着弾点からの誤差をΔ２（液滴の滴下位置ずれを考慮した第２の誤差）とすると、図３７に示すように、半径Ｒ＝Δ２の範囲が着弾後の液滴中心が入る領域となる。
【０２３５】
また、インクジェットで打ったレジスト（液滴）によって加工されるａ−Ｓｉ領域（半導体層１６）によって、最低限カバーされなければいけない範囲は、ＴＦＴのチャネル部の幅Ｗと長さＬの範囲であるから、インクジェットで吐出した液滴が着弾して円形になったとすれば、図３７に示すように、チャネル部中心ｆを基準にして、丁度半径ｒの円３０２となる。ここで、半径ｒは、ＴＦＴ中心（チャネル部中心ｆ）からチャネル隅までの距離を示す。すなわち、半径ｒは、前記チャネル部中心から該チャネル部の最外端までの距離を示す。
【０２３６】
ここに、先ほどの液量と広がりからの誤差分、つまり液量によって半径が変化する量と、液体が広がって伸びることによる形状の不確定さを見込んで半径を大きく取ったのが半径Ｒ＝ｒ＋Δ１で書かれる円３０３となる。ここで、Δ１は、液量誤差＋広がりバラツキ（広がり誤差）を示す。すなわち、Δ１は、半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差を示す。
【０２３７】
従って、ＴＦＴのチャネル部の中央に液滴が着弾した場合、該液滴の液量と領域の不確定さを見込んで最低限、半径Ｒ＝ｒ＋Δ１の円３０３が書けるような吐出量の液滴を飛ばせば、チャネル部はカバーされることになる。
【０２３８】
ここに、着弾位置の誤差Δ２を入れた、半径Ｒ＝ｒ＋Δ１＋Δ２で書かれる円３０４がチャネル部中心ｆを狙って吐出したときの、チャネル部をカバーするための必要半径となる。
【０２３９】
従って、加工後の半導体層６は、半径Ｒが、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２      ・・・・・・・（３）
を満たすように設定されるのが望ましい。
【０２４０】
図３７では、半導体層６の境界を、ソース電極１７・ドレイン電極１８の上端（ＴＦＴ部ゲート電極６６の端部６６ａ側の端部）からの距離Ｌ１で示している。
【０２４１】
従って、ＴＦＴチャネル部中央を狙ってレジストである液滴を着弾させて、半導体層６の加工を行う場合、ソース電極１７・ドレイン電極１８の上端からの距離Ｌ１が、以下の関係式（４）、
Ｌ１＞Δ１＋Δ２        ・・・・・・・（４）
を満たすように該半導体層６の領域境界線が来ることが望ましい。
【０２４２】
尚、ここでは、ＴＦＴ部２２のチャネル部の幅Ｗが長さＬに比べて長く、Ｌが大変短いとして、Ｗ／２≒ｒとしている。
【０２４３】
ＴＦＴ部ゲート電極６６の開放端である端部６６ａは、半径Ｒ＝ｒ＋Δ１＋Δ２の円３０４が、目標着弾位置からのズレΔ２だけ端部６６ａ方向にずれるので、チャネル部中心ｆから該端部６６ａまでの距離をＬ３とすると、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２    ・・・・・・（１）
を満たす位置に配置することが望ましい。
【０２４４】
さらに、ソース電極１７・ドレイン電極１８の端部からの距離をＬ２とすれば、Ｗ／２≒ｒである場合、以下の関係式（２）
Ｌ２＞Δ１＋２Δ２        ・・・・・・（２）
を満たすように設定することが望ましい。ここでΔ２の前に２をつけたのは誤差に＋、−の両方向を考慮した為である。
【０２４５】
尚、この場合、ＴＦＴ部ゲート電極６６の端部６６ａの位置を規定する条件は、上記の（１）（２）式の何れであってもよい。
【０２４６】
図３８は、ＴＦＴ部ゲート電極６６の端部６６ａが図面右方向に曲がった場合を示している。この場合は、ソース電極１７・ドレイン電極１８の端部からの距離では、ＴＦＴ部ゲート電極６６の端部６６ａを規定できないので、チャネル部中心ｆからの距離で該端部６６ａを規定することができる。この場合は、図３８に示すように、ＴＦＴ部ゲート電極６６の端部６６ａの先端部は、上記（１）式を満たす条件で設定されることが望ましい。
【０２４７】
ここで、液晶パネルのＴＦＴ部２２のチャネル寸法は、Ｗ＝２５μｍ、Ｌ＝５μｍとなっている場合が多い。この寸法におけるｒは、ｒ＝１２．７μｍ、また、インクジェットにおける目標着弾位置の誤差Δ２は、１５μｍ程度である。また、液量と境界の不確定さからくる変形の誤差Δ１は、５μｍであった。
【０２４８】
従って、この場合の加工後の半導体層６の形状は、１２．７＋５＋１５＝３２．７μｍの半径でできる円領域が最低限必要となる。
【０２４９】
また、図３７に示すように、ＴＦＴ部ゲート電極６６の端部６６ａが真直ぐ伸びる場合、ソース電極１７・ドレイン電極１８の端部からの該端部６６ａは、Ｌ２＞５＋２×１５＝３５μｍの位置に設定することが望ましい。チャネル部中心ｆからでは、Ｌ３＞１２．７＋５＋２×１５＝４７．７μｍの条件で該端部６６ａを設定することが望ましい。なお、ここで、Ｗ／２＝１２．５μｍ≒ｒ＝１２．７μｍとした。
【０２５０】
本実施の形態３、４にかかるＴＦＴアレイ基板は、前記実施の形態１、２における各製造工程において、以下に示す工程を追加して製造されるものである。
【０２５１】
すなわち、前記実施の形態１または２に記載のゲート電極を形成する工程において、ゲート電極１３の分岐電極であるＴＦＴ部ゲート電極６６の、半導体層１６の領域から突出している部分（端部６６ａ）の幅を、該半導体層１６の領域内の部分の幅よりも小さくなるように形成すれば、本実施の形態３に記載のＴＦＴアレイ基板を製造することができる。
【０２５２】
また、前記実施の形態１または２に記載のゲート電極を形成する工程において、ゲート電極１３の分岐電極であるＴＦＴ部ゲート電極６６の、半導体層１６の領域から突出している部分（端部６６ａ）を、ＴＦＴ部２２のソース電極１７またはドレイン電極１８の何れか一方に近接して形成すれば、本実施の形態３に記載のＴＦＴアレイ基板を製造することができる。
【０２５３】
また、前記実施の形態１または２に記載のゲート電極を形成する工程において、ゲート電極１３の分岐電極であるＴＦＴ部ゲート電極６６の、半導体層１６の領域から突出している部分（端部６６ａ）を、ＴＦＴ部２２のチャネル部中心ｆから該チャネル部の最外端までの距離をｒ、該半導体層１６を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成すれば、本実施の形態４に記載のＴＦＴアレイ基板を製造することができる。
【０２５４】
また、前記実施の形態１または２に記載のゲート電極を形成する工程において、ゲート電極１３の分岐電極であるＴＦＴ部ゲート電極６６の、半導体層１６の領域から突出している部分（端部６６ａ）を、該半導体層１６を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、ＴＦＴ部２２のソース・ドレイン電極の前記ＴＦＴ部ゲート電極６６の開放端側の端部（端部６６ａ）から該ＴＦＴ部ゲート電極６６の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成すれば、本実施の形態４に記載のＴＦＴアレイ基板を製造することができる。
【０２５５】
さらに、前記実施の形態１または２に記載の半導体層１６の上にレジスト材料の液滴を滴下して、液滴の滴下形状のレジスト層を形成する工程において、前記レジスト層を、前記ＴＦＴ部２２のチャネル部中心ｆから該チャネル部の最外端までの距離をｒ、該レジスト層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心からの距離を該レジスト層の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成すれば、本実施の形態４に記載のＴＦＴアレイ基板を製造することができる。
【０２５６】
〔実施の形態５〕
本発明の実施のさらに他の形態を図３９ないし図４３に基づいて以下に説明する。
【０２５７】
本実施の形態における液晶表示装置は、図３９（ａ）に示す画素を有している。なお、同図は、液晶表示装置のＴＦＴアレイ基板における１画素の概略構成を示す平面図である。また、同図におけるＭ−Ｍ線矢視断面図を図３９（ｂ）に示す。以下、本発明の実施の形態１の場合と実質的に同一機能を有する部材には同一の符号を付記し、その説明は省略する。
【０２５８】
図３９（ａ）（ｂ）に示すように、ＴＦＴアレイ基板１２１では、ガラス基板１２上において、ゲート電極１３とソース電極１７とがマトリクス状に設けられ、隣り合うゲート電極１３の間に補助容量電極１４が設けられている。
【０２５９】
ゲート電極１３上には上記ゲート絶縁層１５を介してａ−Ｓｉ層を有する半導体層１６がほぼ円形に形成され、その上に導電体層１２２と、ソース電極１７およびドレイン電極１８が形成されている。
【０２６０】
導電体層１２２は、図３９（ｂ）に示すように、半導体層１６と、ＴＦＴ部２２のソース電極１７またはドレイン電極１８との間に形成される。そして、その一部には液滴の滴下形状を有し、この液滴の滴下形状の部分において、導電体層１２２と半導体層１６がほぼ同一の形状となっている。
【０２６１】
ここで、半導体層１６は、前記実施の形態１と同様にＣＶＤにより成膜し加工することで形成した。導電体層１２２は、導電体材料（例えば金属を含む材料）の液滴を滴下して形成した。後に述べるように、半導体層１６の形状は導電体層１２２を形成する途中段階でできる液滴の滴下形状、すなわち導電体成膜層１２３の形状を反映する。したがって、導電体層１２２の液滴の滴下形状を有する部分においては、導電体層１２２と半導体層１６はほぼ同じ形状となる。なお、導電体層１２２の形成に関する詳細は、後述の製造工程において詳細に述べる。
【０２６２】
本実施の形態においても、前記実施の形態１と同様に、ＴＦＴアレイ基板１２１の製造には、例えば、インクジェット方式により、形成する層の材料を吐出あるいは滴下するパターン形成装置が使用される。例えば、前記実施の形態１の図２に示すようなパターン形成装置が使用される。
【０２６３】
ここで、前記ＴＦＴアレイ基板１２１の製造方法について説明する。なお、本実施の形態では、前記実施の形態１の図２に示すパターン形成装置を使用してＴＦＴアレイ基板１２１を製造する場合について説明する。従って、本実施の形態では、前記実施の形態１で説明した図３に示す各製造工程とほぼ同様の製造工程となる。
【０２６４】
すなわち、ＴＦＴアレイ基板１２１は、図４０に示すように、ゲート線前処理工程４１、ゲート線塗布形成工程４２、ゲート絶縁層成膜・半導体層成膜工程４３、半導体層形成工程１４１、ソース・ドレイン線前処理工程４５、ソース・ドレイン線塗布形成工程１４２、チャネル部加工工程１４３、保護膜形成工程４８、保護膜加工工程４９および画素電極形成工程５０からなる。このうち、半導体層形成工程１４１、ソース・ドレイン線塗布形成工程１４２、およびチャネル部加工工程１４３以外の工程は、前記実施の形態１と実質的に同等であり、それぞれの説明を省略する。
【０２６５】
（半導体層形成工程１４１）
この半導体層形成工程１４１を図４１（ａ）〜図４１（ｄ）で説明する。図４１（ｄ）は半導体層形成工程１４１を経たガラス基板１２を示す平面図である。図４１（ａ）〜図４１（ｃ）は図４１（ｄ）におけるＮ−Ｎ線矢視断面図であり、それぞれ半導体層形成工程１４１の開始直前状態、途中状態、完了状態における断面図である。
【０２６６】
図４１（ａ）は、図４０に示すゲート絶縁層成膜・半導体層成膜工程４３が完了したガラス基板１２の状態を示す断面図である。
【０２６７】
この工程では、図４１（ｂ）に示すように、ゲート電極１３の本線から分岐したＴＦＴ部ゲート電極（分岐電極）６６上におけるｎ＋成膜層６５の上に、パターン形成装置により導電性材料を滴下させて付着させ、２５０℃で焼成した。これによって形成された導電体成膜層１２３を、ｎ＋成膜層６５、ａ−Ｓｉ成膜層６４を加工するためのパターンとした。導電性材料の吐出量は例えば１０ｐｌの液滴１滴とし、ＴＦＴ部ゲート電極６６上における所定の位置にほぼ３０μｍ径の円形のパターンを得ている。
【０２６８】
なお、焼成温度については、ａ−Ｓｉの形成が約３００℃で行われているため、これより低い温度の２５０℃とした。
【０２６９】
本実施の形態での導電体成膜層１２３はＭｏより構成されるが、これに限らない。Ｍｏ以外にも、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉ、またはこれらの何れかを主体とする合金材料、またはこれらの何れかを主体としてＮ、Ｏ、Ｃ等の非金属元素を含んだ金属材料、またはＩＴＯ（インジウム錫酸化物）、ＳｎＯ（錫酸化物）等の金属酸化物によって構成されても良い。
【０２７０】
また、導電体成膜層１２３を形成するための導電性材料としては、有機膜をコーティングしたＭｏ微粒子を有機溶媒中に分散させたものを用いたが、この形態に限らず、ペースト材料、あるいは金属化合物として上記金属材料を有機溶媒中に含むもの等を用いることができる。さらに、必要な焼成温度にあわせて、上記微粒子を保護している表面コート層や溶媒の有機材料の乖離温度を制御し、所望の抵抗値および表面状態を得ることが可能である。なお、上記乖離温度とは、上記の表面コート層および溶媒が蒸発する温度のことである。
【０２７１】
導電体成膜層１２３を構成する材料としては、次工程のドライエッチング処理に耐えることと、後のチャネル部加工工程１４３において、ソース電極およびドレイン電極のパターンをマスクにして選択性良くエッチングできることを考慮する必要がある。さらに、半導体層１６への拡散が少なく、後のＴＦＴ特性に悪影響を与えないことも必要である。
【０２７２】
次に、ガス（例えばＳＦ６＋ＨＣｌ）を用い、図４１（ｃ）に示すように、ｎ＋成膜層６５およびａ−Ｓｉ成膜層６４のドライエッチングを行ってｎ＋層６９およびａ−Ｓｉ層６８を形成した。
【０２７３】
上記のように、半導体層形成工程１４１においては、パターン形成装置によって吐出された導電体成膜層１２３のパターンがほぼそのまま、ｎ＋層６９およびａ−Ｓｉ層６８からなる半導体層１６の形状に反映される。したがって、半導体層１６は、導電体成膜層１２３の材料の液滴がインクジェットヘッド３３（図２）からガラス基板１２上に滴下されたときのパターンである円形もしくは円形に近い曲線からなるパターンとほぼ同一のパターンに形成される。
【０２７４】
また、導電体成膜層１２３の形成は、インクジェットヘッド３３からの液滴１滴の滴下にて行っているものの、複数の液滴の滴下より行ってもよい。ただし、液滴を際限なく微小にし、それら微小な液適を緻密に吐出させて導電体成膜層１２３を形成した場合には、１個の半導体層１６を形成するのに長時間を要するばかりか、必要なドット数が増加することによりインクジェットヘッド３３の寿命を縮めることになる。従って、複数の液滴の滴下により行なう場合には、製造時間、インクジェットヘッドの寿命等を考慮して、液滴のサイズを設定するのが望ましい。
【０２７５】
さらに、半導体層形成工程１４１では、前記実施の形態１の場合と同様、インクジェットヘッド３３によって吐出される液滴を受ける面に特別な処理を行う必要が無いことも重要な特徴となっている。
【０２７６】
従来、半導体層をパターン化するためにはマスクやフォトリソグラフィ工程が必要であった。これに対し、上記の半導体層形成工程１４１では、インクジェットヘッド３３から液滴を滴下して、マスクとなるパターン（レジスト層６７（図５（ｂ）に相当））を直接描画しているので、マスクおよびこれを使用するフォトリソグラフィ工程が不要となる。したがって、大幅なコストダウンを実現することができる。
【０２７７】
（ソース・ドレイン線塗布形成工程１４２）
図４２（ａ）は、ソース・ドレイン線前処理工程４５が完了したガラス基板１２の状態を示す平面図である。
【０２７８】
ソース・ドレイン線塗布形成工程１４２を図４２（ｂ）（ｃ）に示す。図４２（ｂ）は、上記配線ガイド７１に沿ってソース電極１７およびドレイン電極１８を形成した状態を示す平面図、図４２（ｃ）は図４２（ｂ）におけるＯ−Ｏ線矢視断面図である。
【０２７９】
ソース・ドレイン線塗布形成工程１４２は、前記実施の形態１の場合とほぼ同様の手順で行われる。ただし、その配線材料としては、後の導電体成膜層１２３のエッチング処理の条件に合わせ、耐性を有することを考慮しなくてはならない。ここでは、配線材料として、有機膜をコーティングしたＡｌ微粒子を有機溶媒中に分散させたものを用いたが、これに限らない。個々の条件に応じて、Ａｌ以外にも、Ａｌ−Ｔｉ、Ａｌ−Ｎｄ等のＡｌ合金や、Ａｇ、Ａｇ−Ｐｄ、Ａｇ−Ｃｕ等のＡｇ合金、ＩＴＯ（インジウム錫酸化物）、Ｃｕ、Ｃｕ−Ｎｉ等の単体もしくは合金からなる材料の、微粒子もしくはペースト材料、あるいは金属化合物として上記金属材料を有機溶媒中に含むもの等を用いることができる。
【０２８０】
ここで、必要な焼成の温度は前記実施の形態１の場合と同様に、ａ−Ｓｉの形成が約３００℃で行われていることから、２００℃としている。本実施の形態においては、後に導電体層１２２となる導電体成膜層１２３はＭｏにより構成されるため、ソース電極１７あるいはドレイン電極１８を構成するＡｌが半導体層に拡散することを防止される。従ってこのような焼成処理を経た後でも、Ａｌの半導体層への拡散が小さく、ＴＦＴの特性に実用上ほとんど影響を与えないという効果が得られている。
【０２８１】
（チャネル部加工工程１４３）
ここでは、ＴＦＴのチャネル部７２の加工を行う。この処理を図４３（ａ）〜図４３（ｃ）に示す。図４３（ａ）〜図４３（ｃ）は図４２（ｂ）におけるＯ−Ｏ線矢視断面部分に相当する断面図である。
【０２８２】
まず、図４３（ａ）に示すように、有機溶媒により、あるいはアッシングによりチャネル部７２の配線ガイド７１を除去した。
【０２８３】
次に、図４３（ｂ）に示すように、導電体成膜層１２３の一部をソース電極１７およびドレイン電極１８をマスクとして、選択的に除去し、導電体層１２２を得た。この処理には重量濃度２５％の硝酸を用いたウェットエッチング法を用いた。ここで、導電体成膜層１２３が除去された部分は、導電体層１２２の開口部１２２ａとなる。この開口部１２２ａによって、チャネル部７２から半導体層１６を露出させる。つまり、前記ソース電極１７とドレイン電極１８とがＴＦＴ部２２のチャネル部７２において、電気的に分離できるように、開口部１２２ａが形成されている。
【０２８４】
なお、本実施の形態では、ソース電極１７およびドレイン電極１８の材料はＡｌであるが、このエッチング条件下においては殆ど侵食されない。このような理由により、導電体成膜層１２３の一部のみを選択的に除去することが可能である。ただし、導電体成膜層１２３のエッチング方法、条件は、これに限らない。導電体成膜層１２３を構成する材料と、ソース電極１７およびドレイン電極１８を構成する材料、ゲート絶縁層１５を構成する材料を考慮し、導電体成膜層１２３を選択性良くエッチングできる条件であればよい。また、ウェットエッチング法に限らず、ドライエッチング法によっても適切な条件下において可能である。
【０２８５】
次に、図４３（ｃ）に示すように、アッシングもしくはレーザー酸化でｎ＋層６９を酸化処理し、不導体化した。
【０２８６】
本実施の形態では、導電体層１２２は、導電体成膜層１２３と同様のＭｏにより構成され、かつソース電極１７あるいはドレイン電極１８と半導体層１６の間に位置する。そのため、導電体層１２２はソース電極１７あるいはドレイン電極１８を構成する材料のＡｌが半導体層１６へ拡散することを実質上防止する拡散防止層として機能する。
【０２８７】
従って、本実施の形態では、このチャネル部加工工程１４３に続いて行なわれる基板加熱を含む工程を経ても、半導体層１６へのＡｌの拡散が実質上防止され、ＴＦＴの特性に実用上ほとんど影響を与えないというメリットが得られる。基板加熱とは、より具体的には、例えば保護膜形成工程４８におけるＳｉＯ２膜の成膜、感光性アクリル樹脂層２０の形成、画素電極形成工程５０におけるＩＴＯ微粒子材料の焼成等である。
【０２８８】
なお、ソース・ドレイン塗布形成工程１４２において説明したように、導電体層１２２を、例えばＭｏのような半導体層１６へのＡｌの拡散を防ぐ材料によって構成しておけば、その前段階である導電体成膜層１２３にも同様な効果をもたせることができる。従って、ソース・ドレイン塗布形成工程１４２において加わる基板の２００℃の焼成においても、半導体層１６へのＡｌの拡散を防ぐことができ、ＴＦＴの特性に実用上ほとんど影響を与えないというメリットが得られる。
【０２８９】
また、ソース電極１７およびドレイン電極１８を構成する材料はＡｌに限らず、Ａｌを主体とする金属材料、例えば、Ａｌ合金でも良い。この場合には、Ｍｏにより構成された導電体層１２２は、Ａｌ合金の成分元素であるＡｌのみ、またはＡｌ以外の合金の成分元素のみ、またはこれらの両方が半導体層１６へ拡散することを実質上防ぐ機能をもつことになる。
【０２９０】
ソース電極１７およびドレイン電極１８を構成する材料として、Ａｌのような拡散しやすい材料を用いる場合、従来のように拡散防止層を半導体層１６の形成後に別途形成する方法、例えばソース電極１７あるいはドレイン電極１８を、ガラス基板１２側に拡散防止層と、低電気抵抗層の２層から構成する方法では生産性が大きく下がる。
【０２９１】
これに対して、本実施の形態のように、導電体層１２２、あるいは導電体成膜層１２３を拡散防止層として機能させれば、拡散防止層を別途設ける必要がなくなるので、生産性を大幅に向上させることができる。
【０２９２】
特に本実施の形態のように、ソース電極１７あるいはドレイン電極１８をインクジェット方式のような塗布方式によるときには効果が大きい。塗布方式の場合、２層目の塗布を行うためには１層目の塗布材料が十分に固まっていなくてはならず、２度の塗布の間に加熱等の処理が必要となる。この場合、一度塗布装置で処理した基板を焼成装置に搬入した後、再度塗布装置に搬入することになる等、非常に煩雑な工程となるため、生産性が大幅に下がる。一方、本実施の形態においては、従来の方法ではソース電極１７あるいはドレイン電極１８を構成する材料の成分元素が半導体層１６へ拡散することが懸念される場合でも、ソース電極１７あるいはドレイン電極１８は、そのまま１度の塗布により形成できるため、生産性を落とすことが無い。
【０２９３】
本実施の形態ではこのように、導電体層１２２となる途中段階の導電体成膜層１２３に、半導体層１６を形成するパターンマスクとなる役割と、半導体層１６への拡散防止層となる役割の２つの役割をもたせることができる。加えて、導電体層１２２自体にも拡散防止効果をもたせることができる。従って、生産性を落とすことなく、ソース電極１７あるいはドレイン電極１８として、半導体層１６への拡散が生じ易い金属材料を用いることができるという大きな効果がある。
【０２９４】
上記のように、本ＴＦＴアレイ基板１２１の製造方法では、インクジェット方式によるパターン形成装置を用いない従来の製造方法と比較すると、マスク枚数を従来の５枚から３枚に減らすことができ、フォトリソグラフィ工程や、真空成膜装置を大幅に削減することができる。これにより、設備投資額も大幅に削減することができる。さらに、ソース電極１７あるいはドレイン電極１８を構成する材料として、半導体層１６への拡散が起きやすい材料を、生産性を落とすことなく用いることができるメリットがある。
【０２９５】
なお、本実施の形態５で説明した事項、例えば図３９に示すＴＦＴアレイ基板や図４０に示す製造方法において、前記実施の形態１〜４でそれぞれ説明した事項を適宜組み合わせることも可能である。但し、説明に矛盾が生じない組み合わせに限る。
【０２９６】
本実施の形態５のＴＦＴアレイ基板に対して、例えば、薄膜トランジスタ部２２のＴＦＴ部ゲート電極６６は、ゲート電極１３における本線からの分岐電極であり、前記分岐電極における開放端が前記半導体層１６の領域から突出するようにしてもよい。
【０２９７】
また、前記分岐電極の、前記半導体層の領域から突出している部分の幅が、該半導体層の領域内の部分の幅よりも小さくてもよい。
【０２９８】
前記半導体層１６の上には、ソース電極１７とドレイン電極１８とが形成され、かつこれら両電極間にチャネル部７２が形成され、前記分岐電極の、前記半導体層１６の領域から突出している部分は、前記ソース電極１７またはドレイン電極１８の何れか一方に近接して形成されていてもよい。
【０２９９】
また、前記半導体層１６の上には、ソース電極１７とドレイン電極１８とが形成され、かつこれら両電極間にチャネル部７２が形成され、前記分岐電極の、前記半導体層７２の領域から突出している部分は、前記チャネル部７２中心から該チャネル部７２の最外端までの距離をｒ、該半導体層１６を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成されていてもよい。
【０３００】
また、前記半導体層１６の上には、ソース電極１７とドレイン電極１８とが形成され、かつこれら両電極間にチャネル部７２が形成され、前記分岐電極の、前記半導体層１６の領域から突出している部分は、該半導体層１６を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記ソース・ドレイン電極の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成されていてもよい。
【０３０１】
また、前記半導体層１６の上には、ソース電極１７とドレイン電極１８とが形成され、かつこれら両電極間にチャネル部７２が形成され、前記ソース電極１７およびドレイン電極１８における前記チャネル部７２側の端部が、それらの全幅にわたって前記半導体層１６の領域内に位置していてもよい。
【０３０２】
さらに、少なくとも前記半導体層１６の上層若しくは下層の何れか一方の前記半導体層１６の位置に対応する位置に、液滴の滴下形状の遮光膜が形成されていてもよい。
【０３０３】
また、前記半導体層１６の上には、ソース電極１７とドレイン電極１８とが形成され、かつこれら両電極間にチャネル部７２が形成され、前記半導体層１６は、前記チャネル部７２中心から該チャネル部７２の最外端までの距離をｒ、該半導体層１６を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部７２中心からの距離を該半導体層１６の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成されていてもよい。
【０３０４】
また、本実施の形態５のＴＦＴアレイ基板の製造方法に対して、例えば、薄膜トランジスタ部２２のＴＦＴ部ゲート電極６６は、ゲート電極１３における本線からの分岐電極であり、前記分岐電極における開放端が半導体層１６の領域から突出するようにしてもよい。
【０３０５】
また、前記分岐電極は、前記分岐電極における開放端が半導体層１６の領域から突出するように、液滴の滴下精度に基づいた長さに設定してもよい。
【０３０６】
また、前記分岐電極の、半導体層１６の領域から突出している部分の幅を、該半導体層の領域内の部分の幅よりも小さくなるように形成してもよい。
【０３０７】
また、前記分岐電極の、半導体層１６の領域から突出している部分を、前記薄膜トランジスタ部のソース電極またはドレイン電極の何れか一方に近接して形成してもよい。
【０３０８】
さらに、ゲート電極１３を形成する工程において、前記分岐電極の、半導体層１６の領域から突出している部分を、前記薄膜トランジスタ部のチャネル部７２中心からチャネル部７２の最外端までの距離をｒ、半導体層１６を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、チャネル部７２部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成してもよい。
【０３０９】
さらに、ゲート電極１３を形成する工程において、前記分岐電極の、半導体層１６の領域から突出している部分を、半導体層１６を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記薄膜トランジスタ部のソース電極１７・ドレイン電極１８の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成してもよい。
【０３１０】
また、第１の領域および第２の領域を前記液滴の流出を阻止する凸状のガイドにより形成してもよい。
【０３１１】
また、第１の領域および第２の領域の形成を前記液滴に対する親液領域と撥液領域とを形成してもよい。
【０３１２】
以上の本実施の形態５は、前記各実施の形態と適宜組み合わせることが可能であり、また、組み合わせたときの作用効果も、前記各実施の形態における作用効果と同じである。
【０３１３】
また、本実施の形態５に開示したＴＦＴアレイ基板は、液晶表示装置に好適に用いられる。しかしながら、これに限定されるものではなく、有機ＥＬパネルや無機ＥＬパネル等の表示装置、指紋センサー、Ｘ線撮像装置などに代表される二次元画像入力装置等、ＴＦＴアレイ基板を使用する各種電子装置において用いることが可能である。このことは、前記実施の形態１〜４において開示したＴＦＴアレイ基板においても同様であり、適用可能な装置としては、液晶表示装置に限らず、上述した各種装置に適用可能である。
【０３１４】
さらに、本実施の形態５に開示したＴＦＴアレイ基板の製造方法は、液晶表示装置の製造方法に好適に用いられる。しかしながら、これに限定されるものではなく、上述した有機ＥＬパネルや無機ＥＬパネル等の表示装置の製造方法、指紋センサー、Ｘ線撮像装置などに代表される二次元画像入力装置の製造方法等、ＴＦＴアレイ基板を使用する各種電子装置の製造方法において用いることが可能である。このことは、前記実施の形態１〜４において開示したＴＦＴアレイ基板の製造方法においても同様であり、適用可能な製造方法としては、液晶表示装置の製造方法に限らず、上述した各種装置に適用可能である。
【０３１５】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０３１６】
【発明の効果】
以上のように、本発明のＴＦＴアレイ基板は、半導体層が液滴の滴下形状をなしている構成である。
【０３１７】
これにより、ＴＦＴアレイ基板の製造において、半導体層を形成するためのマスクが不要となり、必要なマスク数が減少する結果、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウンが可能となる。
【０３１８】
上記のＴＦＴアレイ基板は、前記薄膜トランジスタ部のゲート電極が、ゲート電極における本線からの分岐電極であり、前記分岐電極における開放端が前記半導体層の領域から突出している構成としてもよい。
【０３１９】
上記の構成によれば、薄膜トランジスタ部における、ゲート電極の分岐電極は、半導体層の領域から開放端が突出した形状となっているので、分岐電極からの電界の作用により、ソース・ドレイン電極間のリーク電流を適切に抑制することができる。
【０３２０】
また、本発明のＴＦＴアレイ基板は、前記分岐電極の、前記半導体層の領域から突出している部分の幅を、該半導体層の領域内の部分の幅よりも小さくなるように形成した構成としてもよい。
【０３２１】
上記の構成によれば、画素部にかかる分岐電極の開放端が該画素部に占める割合が小さくなり、開口率の低下を抑制できる。
【０３２２】
また、本発明のＴＦＴアレイ基板は、前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記分岐電極の、前記半導体層の領域から突出している部分は、前記ソース電極またはドレイン電極の何れか一方に近接して形成された構成としてもよい。
【０３２３】
上記の構成によれば、分岐電極の、前記半導体層の領域から突出している部分を、ソース電極またはドレイン電極の何れか一方に近接して形成することで、ＴＦＴアレイ基板の画素部内で、開口率を低下させることなく、該分岐電極の開放端の突出部分を延ばして形成することができる。
【０３２４】
これにより、半導体層の領域から分岐電極の開放端を確実に突出させた状態にすることができるので、ソース・ドレイン電極間のリーク電流を確実に抑制することができる。
【０３２５】
また、前記分岐電極の、前記半導体層の領域から突出している部分は、以下のようにして規定することが考えられる。
【０３２６】
すなわち、本発明のＴＦＴアレイ基板は、前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記分岐電極の、前記半導体層の領域から突出している部分は、前記チャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成した構成としてもよい。
【０３２７】
また、本発明のＴＦＴアレイ基板は、前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記分岐電極の、前記半導体層の領域から突出している部分は、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記ソース・ドレイン電極の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成した構成としてもよい。
【０３２８】
上記のＴＦＴアレイ基板は、前記半導体層の上にソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記ソース電極およびドレイン電極における前記チャネル部側の端部が、それらの全幅にわたって前記半導体層の領域内に位置している構成としてもよい。
【０３２９】
上記の構成によれば、各画素のソース電極において十分なＯＮ電流を得ることができるので、各画素の充電状態が不均一となって画像斑が生じる事態を防止することができる。
【０３３０】
上記のＴＦＴアレイ基板は、少なくとも前記半導体層の上層若しくは下層の何れか一方の前記半導体層の位置に対応する位置に、液滴の滴下形状の遮光膜が形成されている構成としてもよい。
【０３３１】
上記の構成によれば、遮光膜は必要に応じて形成されるものの、遮光膜が必要な場合には、前記半導体層の形成の場合と同様、マスクを使用することなく、遮光膜を例えばインクジェット方式を利用した遮光膜材料の液滴の例えば１滴の滴下により容易に形成することが可能となる。これにより、ＴＦＴアレイ基板の製造工程において、マスクや大幅な材料追加を伴うことなく形成することが可能なため、製造工数の低減およびコストダウンが可能となる。
【０３３２】
また、本発明のＴＦＴアレイ基板は、  前記半導体層の上には、ソース電極とドレイン電極とが形成され、かつこれら両電極間にチャネル部が形成され、前記半導体層は、前記チャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心からの距離を該半導体層の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成した構成としてもよい。
【０３３３】
上記の構成によれば、薄膜トランジスタ部のチャネル部に半導体層を確実に形成することができるので、該薄膜トランジスタ部の特性を低下させないようにできる。
【０３３４】
本発明の液晶表示装置は、上記のＴＦＴアレイ基板を備えている構成である。したがって、液晶表示装置の製造工程において、必要なマスク数が減少する結果、製造時間の短縮およびコストダウンが可能となる。
【０３３５】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に半導体膜を成膜する工程と、前記半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状のレジスト層を形成する工程と、前記レジスト層の形状に前記半導体膜を加工して薄膜トランジスタ部の半導体層を形成した後、前記レジスト層を除去する工程とを備えている構成である。
【０３３６】
これにより、成膜された半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状（通常はほぼ円形）のレジスト層を形成し、このレジスト層をマスクとして半導体層を形成することができる。
【０３３７】
したがって、半導体層を形成するためのマスクが不要となり、必要なマスク数が減少する結果、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウンが可能となる。
【０３３８】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記分岐電極上における前記ゲート絶縁層の上に半導体材料の液滴を滴下し、薄膜トランジスタ部の半導体層として、前記液滴の滴下形状の半導体層を形成する工程とを備えている構成である。
【０３３９】
これにより、分岐電極上におけるゲート絶縁層の上に半導体材料の液滴を滴下することのみにより、液滴の滴下形状（通常はほぼ円形）の半導体層を形成することができる。
【０３４０】
したがって、半導体層を形成するためのマスクが不要となり、必要なマスク数が減少する結果、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウン並びに材料の有効利用が可能となる。
【０３４１】
上記のＴＦＴアレイ基板の製造方法は、ゲート電極を形成する前記工程では本線とこの本線からの分岐電極を有するゲート電極形成し、前記分岐電極における開放端が前記半導体層の領域から突出している構成としてもよい。
【０３４２】
上記の構成によれば、薄膜トランジスタ部における、ゲート電極の分岐電極は、半導体層の領域から開放端が突出した形状となっているので、分岐電極からの電界の作用により、ソース・ドレイン電極間のリーク電流を適切に抑制することができる。
【０３４３】
上記のＴＦＴアレイ基板の製造方法は、前記分岐電極が、前記分岐電極における開放端が前記半導体層の領域から突出するように、液滴の滴下精度に基づいた長さに設定されている構成としてもよい。
【０３４４】
上記の構成によれば、レジスト材料の液滴あるいは半導体材料の液滴を、最終的に形成される半導体層の領域から分岐電極の開放端が確実に突出する位置に滴下させることが可能となる。この結果、ソース・ドレイン電極間のリーク電流を適切に抑制可能となる。
【０３４５】
本発明のＴＦＴアレイ基板の製造方法は、前記分岐電極の、前記半導体層の領域から突出している部分の幅を、該半導体層の領域内の部分の幅よりも小さくなるように設定する構成としてもよい。
【０３４６】
上記の構成によれば、画素部にかかる分岐電極の開放端が該画素部に占める割合を小さくできるので、開口率の低下を抑制できる。
【０３４７】
本発明のＴＦＴアレイ基板の製造方法は、前記分岐電極の、前記半導体層の領域から突出している部分を、前記薄膜トランジスタ部のソース電極またはドレイン電極の何れか一方に近接して形成する構成としてもよい。
【０３４８】
上記の構成によれば、分岐電極の、前記半導体層の領域から突出している部分を、ソース電極またはドレイン電極の何れか一方に近接して形成することで、ＴＦＴアレイ基板の画素部内で、開口率を低下させることなく、該分岐電極の開放端の突出部分を延ばして形成することができる。
【０３４９】
これにより、半導体層の領域から分岐電極の開放端を確実に突出させた状態にすることができるので、ソース・ドレイン電極間のリーク電流を確実に抑制することができる。
【０３５０】
本発明のＴＦＴアレイ基板の製造方法は、前記ゲート電極を形成する工程において、前記分岐電極の、前記半導体層の領域から突出している部分を、前記薄膜トランジスタ部のチャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心から前記分岐電極の開放端までの距離をＬ３としたとき、以下の関係式（１）、
Ｌ３＞ｒ＋Δ１＋２Δ２        ・・・・・・・（１）
を満たすように形成する構成としてもよい。
【０３５１】
また、前記ゲート電極を形成する工程において、前記分岐電極の、前記半導体層の領域から突出している部分を、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記薄膜トランジスタ部のソース・ドレイン電極の前記分岐電極の開放端側の端部から該分岐電極の開放端までの距離をＬ２としたとき、以下の関係式（２）、
Ｌ２＞Δ１＋２Δ２        ・・・・・・・・（２）
を満たすように形成する構成としてもよい。
【０３５２】
何れの構成であっても、半導体層の領域から分岐電極の開放端を確実に突出させた状態にすることができるので、ソース・ドレイン電極間のリーク電流を確実に抑制することができる。
【０３５３】
また、本発明のＴＦＴアレイ基板の製造方法は、前記半導体膜の上にレジスト材料の液滴を滴下して、液滴の滴下形状のレジスト層を形成する工程において、前記レジスト層を、前記薄膜トランジスタ部のチャネル部中心から該チャネル部の最外端までの距離をｒ、該半導体層を構成する液滴の滴下量と該液滴の滴下後の広がりのバラツキとを考慮した第１の誤差をΔ１、該液滴の滴下位置ずれを考慮した第２の誤差をΔ２、前記チャネル部中心からの距離を該レジスト層の半径Ｒとしたとき、以下の関係式（３）、
Ｒ＞ｒ＋Δ１＋Δ２        ・・・・・・・（３）
を満たすように形成する構成としてもよい。
【０３５４】
上記の構成によれば、薄膜トランジスタ部のチャネル部に半導体層を確実に形成することができるので、該薄膜トランジスタ部の特性を低下させないようにできる。
【０３５５】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に薄膜トランジスタ部の半導体層を形成する工程と、前記半導体層の形成工程を経た基板に対し、電極材料の液滴の滴下によりソース電極を形成するための第１の領域、および電極材料の液滴の滴下により少なくとも画素電極を形成するための第２の領域を形成する前処理工程と、前記前処理工程を経た基板に対し、第１の領域と第２の領域とに電極材料の液滴を滴下して、ソース電極、ドレイン電極および画素電極を形成する電極形成工程とを備えている構成である。
【０３５６】
これにより、電極形成工程に対する１つの前処理工程において、電極材料の液滴の滴下によりソース電極を形成するための第１の領域と電極材料の液滴の滴下により少なくとも画素電極を形成するための第２の領域とを形成するので、第１の領域と第２の領域とを別々の工程にて形成する場合と比較して、製造工数を削減し、コストダウンが可能となる。
【０３５７】
本発明の液晶表示装置の製造方法は、上記の何れかのＴＦＴアレイ基板の製造方法を含んでいる構成である。したがって、少なくとも、液晶表示装置の製造工数を削減し、コストダウンが可能となる。
【０３５８】
本発明のＴＦＴアレイ基板は、基板にゲート電極が形成され、このゲート電極の上にゲート絶縁層を介して半導体層と、導電体層とが形成された薄膜トランジスタ部を備えているＴＦＴアレイ基板であって、前記導電体層が、前記半導体層と、前記薄膜トランジスタ部のソース電極またはドレイン電極と接して形成されるとともに、その一部に液滴の滴下形状を有し、この液滴の滴下形状の部分において、前記導電体層と半導体層とがほぼ同一の形状を有することを特徴としている。
【０３５９】
それゆえ、成膜された半導体膜の上に導電性材料の液滴を滴下して、液滴の滴下形状（通常はほぼ円形）の導電体成膜層を形成し、この導電体成膜層をさらに加工して、導電体層を得ることができる。導電体成膜層は、半導体層を形成するためのマスクとして用いられるが、レジスト材料の場合とは異なって除去する工程が不要である。ここでは、導電性材料の液滴の半導体膜上への滴下方法としては、例えば、インクジェット方式を利用することが考えられるが、これに限定されるものではなく、薄膜トランジスタの半導体層程度の大きさの液滴形状を形成可能な方式であれば、何れの方式であっても使用することができる。
【０３６０】
このようなＴＦＴアレイ基板の構成によれば、半導体層を形成するためのマスクが不要となり、必要なマスク枚数が減少すること、さらに導電体成膜層を除去しないことからレジストを用いたときのような剥離工程が不要であるため、製造工数と設備費を大きく削減することができる。それに加えて、使用する現像液、剥離液などの薬液の使用量を削減し、レジスト材料等の廃棄される材料の量も削減することができる。これらにより、製造時間の短縮およびコストダウンが可能となる。
【０３６１】
また、前記導電体層は、Ｍｏ、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉ、またはこれらの何れかを主体とする金属材料、またはインジウム錫酸化物から構成されることを特徴としてもよい。
【０３６２】
つまり、上記の構成によれば、導電体層はソース電極あるいはドレイン電極と半導体層の間に位置するため、導電体層はソース電極あるいはドレイン電極を構成する材料の成分元素が半導体層へ拡散することを実質上防止する拡散防止層として機能する。また、導電体層になる前段階の導電体成膜層であっても、同様に拡散防止層として機能する。このように、拡散を実質上防止することで、加熱処理を経た後でも、半導体層への拡散が小さく、ＴＦＴの特性に実用上ほとんど影響を与えない。
【０３６３】
このような構成は、近年ソース電極あるいはドレイン電極を構成する材料としてＡｌ、Ｃｕなどの半導体層に拡散しやすい材料が用いられるという状況に対応し得るものである。このように、本発明の上記の構成は、製造工程をほとんど増やさずに、ソース電極あるいはドレイン電極を構成する材料の選択の幅を広げるという効果がある。
【０３６４】
このような本発明の構成では、従来のように拡散防止層を半導体層の形成後に形成する方法、例えばソース電極あるいはドレイン電極を、ガラス基板側から拡散防止層と低電気抵抗層の２層から構成する方法に比べて製造工程が削減される。従って、ＴＦＴアレイ基板の生産性を向上させる効果が得られる。
【０３６５】
特に、前記ソース電極とドレイン電極が、ＡｌまたはＡｌを主体とする金属材料からなることは製造プロセス上有利である。
【０３６６】
ＡｌまたはＡｌを主体とする金属材料の性質としては、硝酸等の酸化力のある酸には、侵されにくい性質がある。加えて、導電体成膜層をＡｇ、Ｍｏ、Ｗ、あるいはそれらを主体とする合金など、硝酸等の酸化力のある酸に可溶な金属材料で構成しておく。すると、硝酸等の酸化力のある酸を用いて、導電体成膜層のみを選択性良くウェットエッチング処理を行うことができるという製造プロセス上の効果を得ることができる。
【０３６７】
さらに、ソース電極とドレイン電極が、ＡｌまたはＡｌを主体とする金属材料からなるので低電気抵抗であり、近年のＴＦＴアレイ基板の大型化にも対応している。
【０３６８】
また、本発明の液晶表示装置は、上記のＴＦＴアレイ基板を備えていることを特徴としている。したがって、液晶表示装置の製造工程において、ＴＦＴアレイ基板の製造工数の削減した結果、製造時間の短縮およびコストダウンが可能となる。
【０３６９】
本発明のＴＦＴアレイ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に半導体膜を成膜する工程と、前記半導体膜の上に導電性材料の液滴を滴下して、液滴の滴下形状の導電体成膜層を形成する工程と、前記導電体成膜層の形状に前記半導体膜を加工して薄膜トランジスタ部の半導体層を形成する工程とを備えている構成である。
【０３７０】
それゆえ、成膜された半導体膜の上に導電性材料の液滴を滴下して、液滴の滴下形状（通常はほぼ円形）の導電体成膜層を形成し、この導電体成膜層をマスクとして半導体層を形成することができる。この導電体成膜層はレジスト材料の場合とは異なり、除去する工程を行わなくて良い。
【０３７１】
このようなＴＦＴアレイ基板の製造方法によれば、半導体層を形成するためのマスクが不要となり、必要なマスク枚数が減少することにより、製造工数を削減することができる。また、マスクを使用したフォトリソグラフィ工程が減少するので、フォトリソグラフィ工程のための設備費の削減が可能であるのに加えて、現像液、剥離液などの薬液の使用量、レジスト材料等の廃棄される材料の量が減少する。これにより、製造時間の短縮およびコストダウンが可能となる。
【０３７２】
さらに、前記導電体成膜層を加工して導電体層を形成する工程を備え、前記導電体層をＭｏ、Ｗ、Ａｇ、Ｃｒ、Ｔａ、Ｔｉ、またはこれらの何れかを主体とする金属材料、またはインジウム錫酸化物から構成することを特徴とする製造方法であってよい。
【０３７３】
このようにすれば、製造工程をほとんど増やさずに、ソース電極あるいはドレイン電極を構成する材料の選択の幅を広げることができる。つまり、導電体層となる途中段階の導電体成膜層に、半導体層を形成するパターンマスクとなる役割と、半導体層への拡散防止層となる役割の２つの役割をもたせることができる。加えて、導電体層自体にも拡散防止効果をもたせることができる。従って、ソース電極あるいはドレイン電極を構成する材料に低電気抵抗のＡｌ、Ｃｕが使えるなど、材料の選択の幅を広げることができる効果がある。
【０３７４】
また、前記ソース電極とドレイン電極を、ＡｌまたはＡｌを主体とする金属材料で形成することを特徴としてもよい。
【０３７５】
これに加えて、導電体成膜層をＡｇ、Ｍｏ、Ｗ、あるいはそれらを主体とする合金など、硝酸等の酸化力のある酸に可溶な金属材料で構成しておくと、硝酸等の酸化力のある酸を用いて、導電体成膜層のみを選択性良くウェットエッチング処理を行うことができるという製造プロセス上の効果を得ることができる。
【０３７６】
従って、ＴＦＴアレイ基板の製造工数を減らすこと等ができるので、ＴＦＴアレイ基板の生産性の向上を図ることができる。
【０３７７】
本発明の液晶表示装置の製造方法は、上記の何れかのＴＦＴアレイ基板の製造方法を含んでいることを特徴としている。したがって、少なくとも、液晶表示装置の製造工数を削減できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の実施の一形態の液晶表示装置におけるＴＦＴアレイ基板の１画素の概略構成を示す平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ線矢視断面図である。
【図２】本発明の実施の一形態における液晶表示装置の製造に使用するインクジェット方式のパターン形成装置を示す概略の斜視図である。
【図３】図１に示したＴＦＴアレイ基板の製造工程を示すフローチャートである。
【図４】図４（ａ）は図３に示したゲート前処理工程を説明するＴＦＴアレイ基板の平面図、図４（ｂ）は同ゲート線塗布形成工程を説明するＴＦＴアレイ基板の平面図、図４（ｃ）は図４（ｂ）におけるＢ−Ｂ線矢視断面図である。
【図５】図５（ａ）〜図５（ｃ）は図４（ｂ）におけるＢ−Ｂ線矢視断面に相当する部分の断面図であって、図５（ａ）は図３に示したゲート絶縁層成膜・半導体層成膜工程を示すもの、図５（ｂ）は図３に示した半導体層形成工程におけるａ−Ｓｉ成膜層およびｎ＋成膜層の成膜処理を示すもの、図５（ｃ）は同工程におけるａ−Ｓｉ成膜層およびｎ＋成膜層のエッチング処理を示すもの、図５（ｄ）は同工程におけるレジストの除去処理を示すものであって、図５（ｅ）におけるＣ−Ｃ線矢視断面、図５（ｅ）は半導体層形成工程を経たＴＦＴアレイ基板の平面図である。
【図６】図６（ａ）は図３に示したソース・ドレイン線前処理工程を説明するＴＦＴアレイ基板の平面図、図６（ｂ）は同ソース・ドレイン線塗布形成工程を説明するＴＦＴアレイ基板の平面図、図６（ｃ）は図６（ｂ）におけるＤ−Ｄ線矢視断面図である。
【図７】図１（ａ）に示したＴＦＴアレイ基板におけるＴＦＴ部を示す平面図である。
【図８】図８（ａ）（ｂ）は図６（ｂ）におけるＤ−Ｄ線矢視断面部分に相当する断面図であって、図８（ａ）は図３に示したチャネル部加工工程における配線ガイドの除去処理を示すもの、図８（ｂ）は同工程におけｎ＋層の酸化処理を示すものである。
【図９】図９（ａ）は図３に示した保護膜形成工程および保護膜加工工程を説明するＴＦＴアレイ基板の平面図、図９（ｂ）は図９（ａ）におけるＥ−Ｅ線矢視断面図である。
【図１０】図１０（ａ）は図３に示した画素電極形成工程を説明するＴＦＴアレイ基板の平面図、図１０（ｂ）は図１０（ａ）におけるＦ−Ｆ線矢視断面図である。
【図１１】図１（ａ）に示したＴＦＴ部でのリーク電流の発生メカニズムの説明図であって、図１１（ａ）はＴＦＴ部ゲート電極が半導体パターンを突抜けている場合におけるＴＦＴ部の平面図、図１１（ｂ）は図１１（ａ）におけるＧ−Ｇ線矢視断面図である。
【図１２】図１２（ａ）は、上記リーク電流の発生メカニズムの説明図であって、図１１（ａ）の構成に対し、ＴＦＴ部ゲート電極が半導体パターンを突抜けていない場合におけるＴＦＴ部の平面図、図１２（ｂ）は図１２（ａ）におけるＨ−Ｈ線矢視断面図である。
【図１３】図１（ａ）に示したＴＦＴ部においてＴＦＴ部ゲート電極に対してａ−Ｓｉ層が偏って存在した場合を示すＴＦＴ部の示す平面図である。
【図１４】図１４（ａ）は、下部の遮光膜に加えて上部の遮光膜を有するＴＦＴアレイ基板の製造方法を示すものであって、チャネル部のエッチング完了状態を示すＴＦＴアレイ基板の縦断面図、図１４（ｂ）は、上部の遮光膜の形成工程を示すＴＦＴアレイ基板の縦断面図、図１４（ｃ）は、図１４（ｄ）におけるＭ−Ｍ線矢視断面図、図１４（ｄ）は、画素電極の形成完了状態を示すＴＦＴアレイ基板の平面図である。
【図１５】図１５（ａ）は、本発明の実施の他の形態の液晶表示装置におけるＴＦＴアレイ基板の１画素の概略構成を示す平面図、図１５（ｂ）は図１５（ａ）におけるＩ−Ｉ線矢視断面図である。
【図１６】図１５に示したＴＦＴアレイ基板の製造工程を示すフローチャートである。
【図１７】図１６に示したソース・ドレイン・画素電極前処理工程を説明するＴＦＴアレイ基板の平面図図である。
【図１８】図１８（ａ）は図１６に示したソース線塗布形成工程を説明するＴＦＴアレイ基板の平面図、図１８（ｂ）は図１８（ａ）におけるＪ−Ｊ線矢視断面図である。
【図１９】図１９（ａ）は図１６に示したドレイン・画素電極塗布形成工程を説明するＴＦＴアレイ基板の平面図、図１９（ｂ）は図１９（ａ）におけるＫ−Ｋ線矢視断面図である。
【図２０】図２０（ａ）（ｂ）は図１９（ａ）におけるＫ−Ｋ線矢視断面部分に相当する断面図であって、図２０（ａ）は図１６に示したチャネル部加工工程における配線ガイドの除去処理を示すもの、図２０（ｂ）は同工程におけるｎ＋層の酸化処理を示すものである。
【図２１】図１９（ａ）におけるＫ−Ｋ線矢視断面部分に相当する断面図であって、図１６に示した保護膜形成工程を説明するものである。
【図２２】図２２（ａ）は、本実施のさらに他の形態のＴＦＴアレイ基板における、半導体層形成前の状態を示す断面図、図２２（ｂ）は、半導体層を形成したＴＦＴアレイ基板を示すものであって、図２２（ｃ）におけるＬ−Ｌ線矢視断面図、図２２（ｃ）は半導体層を形成したＴＦＴアレイ基板を示す平面図である。
【図２３】本発明の実施のさらに他の形態の液晶表示装置におけるＴＦＴアレイ基板の１画素の概略構成を示す平面図である。
【図２４】図２に示したパターン形成装置からの液滴の滴下により形成される滴下形状の一例を示すものであって、滴下形状がほぼ円形である場合を示す説明図である。
【図２５】図２５（ａ）は、図２４に示した滴下形状の他の例を示すものであって、滴下形状が円形に近いものの円形から変形した形状である場合、図２５（ｂ）は凹み部を有する形状である場合、図２５（ｃ）は凸部を一部に含んだような形状である場合を示す説明図である。
【図２６】図２６（ａ）は、図２４に示した滴下形状の他の例を示すものであって、滴下形状が２滴の滴下によって変形楕円形状となった場合、図２６（ｂ）は滴下形状が３滴の滴下によって形成された場合を示す説明図である。
【図２７】図２７（ａ）は、本願発明が意図しない状態であって、液滴を無限小にし、これら液滴を敷き詰めて滴下した状態を示す説明図、図２７（ｂ）は２７（ａ）の状態により形成される滴下形状を示す説明図である。
【図２８】従来の液晶表示装置におけるＴＦＴアレイ基板の製造工程を示すフローチャートである。
【図２９】本発明のＴＦＴアレイ基板のＴＦＴ特性を示すグラフである。
【図３０】ＴＦＴアレイ基板のＴＦＴ部の拡大図であり、ゲート電極の開放端が半導体層から突き出ていない状態を示す図である。
【図３１】ＴＦＴアレイ基板のＴＦＴ部の拡大図であり、ゲート電極の開放端が半導体層から突き出ている状態の一例を示す図である。
【図３２】ＴＦＴアレイ基板のＴＦＴ部の拡大図であり、ゲート電極の開放端が半導体層から突き出ている状態の一例を示す図である。
【図３３】本発明の実施の他の形態の液晶表示装置におけるＴＦＴアレイ基板の１画素の概略構成を示す平面図である。
【図３４】本発明の実施の他の形態の液晶表示装置におけるＴＦＴアレイ基板の１画素の概略構成を示す平面図である。
【図３５】図３３に示すＴＦＴアレイ基板の１画素の要部拡大図である。
【図３６】図３４に示すＴＦＴアレイ基板の１画素の要部拡大図である。
【図３７】ＴＦＴ部におけるゲート電極開放端と半導体層境界領域との関係を規定するための説明図である。
【図３８】ＴＦＴ部におけるゲート電極開放端と半導体層境界領域との関係を規定するための他の説明図である。
【図３９】図３９（ａ）は本発明の実施の一形態の液晶表示装置におけるＴＦＴアレイ基板の１画素の概略構成を示す平面図、図３９（ｂ）は図３９（ａ）におけるＭ−Ｍ線矢視断面図である。
【図４０】図４０は、図３９（ａ）（ｂ）に示したＴＦＴアレイ基板の製造工程を示すフローチャートである。
【図４１】図４１（ｄ）は半導体層形成工程を経たガラス基板１２を示す平面図であり、図４１（ａ）〜図４１（ｃ）は図４１（ｄ）におけるＮ−Ｎ線矢視断面図であり、それぞれ半導体層形成工程の開始直前状態、途中状態、完了状態における断面図である。
【図４２】図４２（ａ）は図４０に示したソース・ドレイン線前処理工程を説明するＴＦＴアレイ基板の平面図、図４２（ｂ）は同ソース・ドレイン線塗布形成工程を説明するＴＦＴアレイ基板の平面図、図４２（ｃ）は図４２（ｂ）におけるＯ−Ｏ線矢視断面図である。
【図４３】図４３（ａ）〜（ｃ）は図４２（ｂ）におけるＯ−Ｏ線矢視断面部分に相当する断面図であって、図４３（ａ）は図４０に示したチャネル部加工工程における配線ガイドの除去処理を示すもの、図４３（ｂ）は、同工程における導電体成膜層の部分的エッチング処理を示すもの、図４３（ｃ）は同工程におけｎ＋層の部分的酸化処理を示すものである。
【符号の説明】
１１    ＴＦＴアレイ基板
１２    ガラス基板
１３    ゲート電極
１４    補助容量電極
１５    ゲート絶縁層
１６    半導体層
１７    ソース電極
１８    ドレイン電極
１９    保護膜
２０    感光性アクリル樹脂層
２１    画素電極
２２    ＴＦＴ部
２３    補助容量部
２４    コンタクトホール
３３    インクジェットヘッド
６１    ゲート線形成領域
６２    遮光膜
６３    補助容量電極形成領域
６４    ａ−Ｓｉ成膜層
６５    ｎ＋成膜層
６６    ＴＦＴ部ゲート電極（分岐電極）
６６ａ  端部
６７    レジスト層
６８    ａ−Ｓｉ層
６９    ｎ＋層
７１，８４，８５  配線ガイド
７２    チャネル部
７３    ソース・ドレイン形成領域
８１    ＴＦＴアレイ基板
８２    ドレイン・画素電極
８３    保護膜
８６    ソース形成領域
８７    ドレイン・画素電極形成領域
１２１    ＴＦＴアレイ基板
１２２    導電体層
１２２ａ  開口部
１２３    導電体成膜層
２０１    ＴＦＴアレイ基板
２０２    突出電極
２１１    ＴＦＴアレイ基板
２１２    突出電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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