(57)【要約】【課題】ゲートリーク電流を抑制して、高いゲート電圧でトランジスタ動作が可能なヘテロ構造電界効果トランジスタを提供する。【解決手段】半導体基板１１Ａ上にバッファ層１１Ｂとチャネル層１１Ｃとスペーサ層１１Ｄとキャリア供給層１１Ｅとバリア層１１Ｆとエッチングストッパ層１１Ｇとキャップ層１１Ｈとが順次堆積された半導体多層構造と、半導体多層構造のキャップ層表面に形成されたソース電極１１Ｉおよびドレイン電極１１Ｊと、キャップ層１１Ｈをエッチングすることによりエッチングストッパ層表面が局所的に露出したゲート開口部１１Ｌとが形成されたヘテロ構造電界効果トランジスタにおいて、ゲート開口部１１Ｌにより露出したエッチングストッパ層表面に形成され、所定の厚さを有する絶縁層１１Ｍと、絶縁層表面に形成され、絶縁層１１Ｍと比較して広がりが小さなゲート電極１１Ｎとを備えた。【選択図】  図１
2004273655.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１１Ａ、２１Ａ、３１Ａ）上にバッファ層（１１Ｂ、２１Ｂ、３１Ｂ）とチャネル層（１１Ｃ、２１Ｃ、３１Ｃ）とスペーサ層（１１Ｄ、２１Ｄ、３１Ｄ）とキャリア供給層（１１Ｅ、２１Ｅ、３１Ｅ）とバリア層（１１Ｆ、２１Ｆ、３１Ｆ）とエッチングストッパ層（１１Ｇ、２１Ｇ、３１Ｇ）と高濃度不純物層であるキャップ層（１１Ｈ、２１Ｈ、３１Ｈ）とが順次堆積された半導体多層構造と、前記半導体多層構造のキャップ層表面に形成されたソース電極（１１Ｉ、２１Ｉ、３１Ｉ）およびドレイン電極（１１Ｊ、２１Ｊ、３１Ｊ）と、前記キャップ層（１１Ｈ、２１Ｈ、３１Ｈ）をエッチングすることによりエッチングストッパ層表面が局所的に露出したゲート開口部（１１Ｌ、２１Ｋ、３１Ｋ）とが形成されたヘテロ構造電界効果トランジスタにおいて、前記ゲート開口部（１１Ｌ、２１Ｋ、３１Ｋ）により露出したエッチングストッパ層表面に形成され、所定の厚さを有する第１の絶縁層（１１Ｍ、２１Ｌ、３１Ｌ）と、
前記第１の絶縁層表面に形成され、この第１の絶縁層（１１Ｍ、２１Ｌ、３１Ｌ）と比較して広がりが小さなゲート電極（１１Ｎ、２１Ｍ、３１Ｎ）と、
を備えたことを特徴とするヘテロ構造電界効果トランジスタ。
【請求項２】
前記キャップ層上に形成されるとともに、開口（１１Ｋ１）を具備する第２の絶縁層（１１Ｋ）を備え、
前記第２の絶縁層（１１Ｋ）の開口直下に前記ゲート開口部（１１Ｌ）が形成され、このゲート開口部（１１Ｌ）により露出した前記エッチングストッパ層表面の広がりが、この第２の絶縁層（１１Ｋ）の開口（１１Ｋ１）の広がりと比較して大きく、
前記エッチングストッパ層表面上に形成された前記第１の絶縁層（１１Ｍ）の広がりが前記第２の絶縁層（１１Ｋ）の開口（１１Ｋ１）と比較して大きいことを特徴とする請求項１に記載のヘテロ構造電界効果トランジスタ。
【請求項３】
前記第１の絶縁層（２１Ｌ、３１Ｌ）は、前記ゲート開口部（２１Ｋ、３１Ｋ）により露出したエッチングストッパ層表面全面を覆っていることを特徴とする請求項１に記載のヘテロ構造電界効果トランジスタ。
【請求項４】
前記ゲート開口部（３１Ｋ）により形成されたキャップ層側面全面と、前記第１の絶縁層表面のキャップ層（３１Ｈ）に隣接する部分とを少なくとも覆うとともに、開口を具備する第３の絶縁膜（３１Ｍ）を備え、
前記第１の絶縁膜表面に、かつ、前記第３の絶縁膜（３１Ｍ）の開口を含む領域上に、前記ゲート電極（３１Ｋ）が形成されていることを特徴とする請求項３に記載のヘテロ構造電界効果トランジスタ。
【請求項５】
前記第１の絶縁層（１１Ｍ、２１Ｌ、３１Ｌ）は、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）、窒化ガリウム（ＧａＮ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸バリウム・ストロンチウム（ＢａＸＳｒ１−ＸＴｉＯ３（０＜Ｘ＜１））からなる群から選ばれるいずれかの材料、またはそれらの混合物から形成されていることを特徴とする請求項１〜４のいずれか１項に記載のヘテロ構造電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超高速集積回路の能動素子である化合物半導体電界効果トランジスタであるヘテロ構造電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来のヘテロ構造電界効果トランジスタ（以下、ＨＦＥＴ：Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒという）について説明する。図１８は第１の従来例を示す断面図であり、ＨＦＥＴの代表的な構造を示す。第１の従来例は次の文献１に記載されている。
文献１：「０．１−μｍ  ＩｎＡｌＡｓ／ＩｎＧａＡｓ  ＨＥＭＴＳ  ＷＩＴＨ  ＡＮ  ＩｎＰ−ＲＥＣＥＳＳ−ＥＴＣＨ  ＳＴＯＰＰＥＲ          ＧＲＯＷＮ  ＢＹ  ＭＯＣＶＤ」
Ｍｉｃｒｏｗａｖｅ  ａｎｄ  Ｏｐｔｉｃａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｌｅｔｔｅｒｓ，  ｖｏｌ．  １１，  Ｎｏ．  ３
ｐｐ．  １３５−１３９  （１９９６）  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，  Ｉｎｃ．
【０００３】
第１の従来例では、半絶縁性ＩｎＰ基板１０１Ａ上に、Ｉｎ０．５２Ａｌ０．４８Ａｓ（２００ｎｍ）のバッファ層１０１Ｂ、Ｉｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のチャネル層１０１Ｃ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（３ｎｍ）のスペーサ層１０１Ｄ、所定の面密度のＳｉ原子層ドーピング面で構成されるキャリア供給層１０１Ｅ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（１０ｎｍ）のバリア層１０１Ｆ、ＩｎＰ（６ｎｍ）のエッチングストッパ層１０１Ｇ、不純物としてＳｉを１×１０１９ｃｍ−３ドープしたＩｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のキャップ層１０１Ｈが順次エピタキシャル成長（例えば、ＭＯＣＶＤやＭＢＥ等）されている。そして、基板１０１Ａ〜キャップ層１０１Ｈの８つの層によって、半導体多層構造が形成されている。
【０００４】
このようにして作製されたエピタキシャル層の表面には、たとえば、ＡｕＧｅ／Ｎｉ等によるソース電極１０１Ｉおよびドレイン電極１０１Ｊのオーミックコンタクト領域が形成され、チャネル層１０１Ｃに形成される２次元電子ガスと電気的に接続されている。
【０００５】
さらに、たとえば、局所的にキャップ層１０１Ｈを等方性のウェットエッチングによってエッチングすることにより、エッチングストッパ層１０１Ｇの表面を露出させて、ゲート開口部１０１Ｋを形成する。引き続き、たとえば、Ｔｉ／Ｐｔ／Ａｕを堆積した後でリフトオフすることにより、ゲート電極１０１Ｌを形成する。
【０００６】
第１の従来例による構造のＨＦＥＴでは、ゲート電極１０１Ｌへ印加されるゲート電圧を変化させることにより、チャネル層１０１Ｃ中の２次元電子ガス濃度が変化し、ドレイン電流が変調される。たとえば、ゲート電極１０１Ｌとソース電極１０１Ｉとの間を電気的に接続した状態で、チャネル層１０１Ｃ中に２次元電子ガスが存在するようにＳｉ原子層ドーピング濃度を設計することにより、負のしきい値によるディプリション型動作を伴うヘテロ接合型電界効果トランジスタが実現される。
【０００７】
第１の従来例によるＨＦＥＴ構造では、ゲート開口部１０１Ｋの形成に当たって、等方性のウェットエッチングによりキャップ層１０１Ｈをエッチングするので、キャップ層１０１Ｈは、横方向に、同層の厚さと同程度もしくはそれ以上にエッチングされる（サイドエッチング）。つまり、ゲート開口部１０１Ｋにおけるエッチングストッパ層１０１Ｇの露出部分は、レジストパターン開口と比較して広がりが大きい。エッチングストッパ層１０１Ｇ上のゲート電極１０１Ｌの広がりは、レジストパターン開口と同一の広がりを有するので、ゲート電極１０１Ｌは、サイドエッチング量に相当する距離だけ、キャップ層１０１Ｈの側面から空間的に隔離される。
【０００８】
したがって、第１の従来例の構造によれば、キャップ層１０１Ｈを介してのソース電極１０１Ｉとゲート電極１０１Ｌとの間のリーク電流、あるいはドレイン電極１０１Ｊとゲート電極１０１Ｌとの間のリーク電流は抑制されている。
【０００９】
しかし、第１の従来例の構造では、ゲート電極１０１Ｌがエッチングストッパ層１０１Ｇ上に形成されているため、ゲート電極１０１Ｌとエッチンストッパ層１０１Ｇとが構成するショットキー接合のバリア障壁高さを上回る正のゲート電圧（順方向電圧）を印加すると、著しいゲートリーク電流が発生し、正常なトランジスタ動作は不可能となる。すなわち、印加可能なゲート電圧に上限値が存在する。具体的には、ショットキー接合のバリア障壁高さは、０．５ｅＶ程度であるので、印加可能なゲート電圧の上限値は＋０．５Ｖと予想される。実際には、第１の従来例の構造では、ＩｎＰからなるエッチングストッパ層１０１Ｇが著しく薄いため、前記上限値よりはるかに低いゲート電圧を印加した時点で、ゲートリーク電流が顕著となり、正常なトランジスタ動作が困難となる。
【００１０】
図１９は第２の従来例を示す断面図であり、ＨＦＥＴの代表的な構造を示す。第２の従来例は次の文献２に記載されている。
文献２：特願２００１−０４４４５４号公報
【００１１】
第２の従来例では、半絶縁性ＩｎＰ基板１１０Ａ上にＩｎ０．５２Ａｌ０．４８Ａｓ（２００ｎｍ）のバッファ層１１０Ｂ、Ｉｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のチャネル層１１０Ｃ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（３ｎｍ）のスペーサ層１１０Ｄ、所定の面密度のＳｉ原子層ドーピング面で構成されるキャリア供給層１１０Ｅ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（１０ｎｍ）のバリア層１１０Ｆ、ＩｎＰ（６ｎｍ）のエッチングストッパ層１１０Ｇ、不純物としてＳｉを１×１０１９ｃｍ−３ドープしたＩｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のキャップ層１１０Ｈが順次エピタキシャル成長（例えば、ＭＯＣＶＤやＭＢＥ等）されている。そして、基板１１０Ａ〜キャップ層１１０Ｈの８つの層によって、半導体多層構造が形成されている。
【００１２】
このようにして作製されたエピタキシャル層の表面には、たとえば、ＡｕＧｅ／Ｎｉ等によるソース電極１１０Ｉおよびドレイン電極１１０Ｊのオーミックコンタクト領域が形成され、チャネル層１１０Ｃに形成される２次元電子ガスと電気的に接続されている。さらに、局所的にキャップ層１１０Ｈを等方性のウェットエッチングによってエッチングし、エッチングストッパ層１１０Ｇの表面を露出させて、ゲート開口部１１０Ｋを形成する。
【００１３】
第２の従来例によるＨＦＥＴ構造では、引き続き、前記ウェットエッチングで用いたレジストパターンを残した状態で、例えば厚さ２．５ｎｍなるＡｌＮの層と、例えばＴｉ／Ｐｔ／Ａｕとを順次堆積後にリフトオフすることにより、絶縁層１１０Ｌおよびゲート電極１１０Ｍを形成する。第２の従来例のＨＦＥＴとしての動作原理、および、ゲート電極１１０Ｍとキャップ層１１０Ｈとの位置関係は、第１の従来例と同様であるので、詳細な説明は省略する。
【００１４】
第２の従来例では、ゲート電極１１０Ｍとエッチングストッパ層１１０Ｇとの間に絶縁層１１０Ｌが形成されているので、ゲートリーク電流の抑制が期待される。しかし、第２の従来例では、半導体多層構造表面にレジストが残された状態で、絶縁層１１０Ｌが形成される。したがって、後述する測定データによって示すとおり、レジストからのデガス等の影響により、絶縁層１１０Ｌの品質は著しく劣化し、もって正常なトランジスタ動作の実現は不可能であった。
【００１５】
【発明が解決しようとする課題】
このように、従来のＨＦＥＴでは、ゲート電極とエッチングストッパ層とが形成するショットキー障壁のバリア障壁高さが不十分であることによるリーク電流が発生するという問題点、および、ゲート電極とエッチングストッパ層との間に形成される絶縁層の品質が不十分であることによる、正常なトランジスタ動作が不可能であるという問題点があった。
【００１６】
本発明は、このような課題を解決するためのものであり、ゲートリーク電流を抑制して、高いゲート電圧でトランジスタ動作が可能なヘテロ構造電界効果トランジスタを提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記課題を解決するために、請求項１の発明は、半導体基板上にバッファ層とチャネル層とスペーサ層とキャリア供給層とバリア層とエッチングストッパ層と高濃度不純物層であるキャップ層とが順次堆積された半導体多層構造と、前記半導体多層構造のキャップ層表面に形成されたソース電極およびドレイン電極と、前記キャップ層をエッチングすることによりエッチングストッパ層表面が局所的に露出したゲート開口部とが形成されたヘテロ構造電界効果トランジスタにおいて、前記ゲート開口部により露出したエッチングストッパ層表面に形成され、所定の厚さを有する第１の絶縁層と、前記第１の絶縁層表面に形成され、この第１の絶縁層と比較して広がりが小さなゲート電極とを備えたことを特徴とするヘテロ構造電界効果トランジスタである。
請求項２の発明は、請求項１に記載のヘテロ構造電界効果トランジスタにおいて、前記キャップ層上に形成されるとともに、開口を具備する第２の絶縁層を備え、前記第２の絶縁層の開口直下に前記ゲート開口部が形成され、このゲート開口部により露出した前記エッチングストッパ層表面の広がりが、この第２の絶縁層の開口の広がりと比較して大きく、前記エッチングストッパ層表面上に形成された前記第１の絶縁層の広がりが前記第２の絶縁層の開口と比較して大きいことを特徴とする。
請求項３の発明は、請求項１に記載のヘテロ構造電界効果トランジスタにおいて、前記第１の絶縁層は、前記ゲート開口部により露出したエッチングストッパ層表面全面を覆っていることを特徴とする。
請求項４の発明は、請求項３に記載のヘテロ構造電界効果トランジスタにおいて、前記ゲート開口部により形成されたキャップ層側面全面と、前記第１の絶縁層表面のキャップ層に隣接する部分とを少なくとも覆うとともに、開口を具備する第３の絶縁膜を備え、前記第１の絶縁膜表面に、かつ、前記第３の絶縁膜の開口を含む領域上に、前記ゲート電極が形成されていることを特徴とする。
請求項５の発明は、請求項１〜４のいずれか１項に記載のヘテロ構造電界効果トランジスタにおいて、前記第１の絶縁層は、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）、窒化ガリウム（ＧａＮ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸バリウム・ストロンチウム（ＢａＸＳｒ１−ＸＴｉＯ３（０＜Ｘ＜１））からなる群から選ばれるいずれかの材料、またはそれらの混合物から形成されていることを特徴とする。
【００１８】
本発明に係るＨＦＥＴは、ゲート電極・エッチングストッパ層間に品質低下を伴わない第１の絶縁層を有するとともに、ゲート電極をキャップ層側面から隔離する手段を具備している。同一のバイアス電圧に対して、第１の絶縁層を介して流れるリーク電流は、ショットキー障壁を介して流れるリーク電流と比べて著しく小さいので、第１の絶縁層を形成することにより、より高いゲート電圧に対して正常なトランジスタ動作を示すＨＦＥＴを提供することができる。
【００１９】
本発明に係るＨＦＥＴは、キャップ層上に第２の絶縁層が形成され、ゲート開口部において露出しているエッチングストッパ層表面の広がりが、第２の絶縁層の開口と比較して大きい。また、エッチングストッパ層の表面上に形成された第１の絶縁層の広がりが、第２の絶縁層開口と比較して大きく、第１の絶縁層上に形成されたゲート電極の広がりが、第１の絶縁層の広がりと比較して小さい。したがって、ゲート電極はキャップ層側面から空間的に分離されており、キャップ層を介してのゲート電極・ソース電極間、あるいはゲート電極・ドレイン電極間のリーク電流は生じ得ない。
【００２０】
本発明に係るＨＦＥＴは、ゲート開口部に露出したエッチングストッパ層の表面全面に、第１の絶縁層が形成されるとともに、ゲート開口部の広がりと比較して短いゲート電極を有する。したがって、ゲート電極はキャップ層側面から空間的に分離されており、キャップ層を介してのゲート電極・ソース電極間、あるいはゲート電極間・ドレイン電極間のリーク電流は生じ得ない。
【００２１】
本発明に係るＨＦＥＴは、ゲート開口部に露出したエッチングストッパ層の表面全体が第１の絶縁層で覆われ、かつ、ゲート電極とキャップ層との間に第３の絶縁層を有する。ＨＦＥＴにおいては、第３の絶縁層によってゲート電極とキャップ層間が堅固に分離されているので、キャップ層を介してのゲート電極・ソース電極間、あるいはゲート電極・ドレイン電極間のリーク電流は長期にわたって抑制される。
【００２２】
【発明の実施の形態】
つぎに、本発明の実施の形態について、図面を参照して詳しく説明する。
【００２３】
［実施の形態１］
図１は本実施の形態を示す断面図である。本実施の形態によるヘテロ構造電界効果トランジスタでは、半導体多層構造にソース電極１１Ｉ、ドレイン電極１１Ｊが形成され、さらに、第２の絶縁層として絶縁層１１Ｋ、ゲート開口部１１Ｌ、第１の絶縁層として絶縁層１１Ｍ、ゲート電極１１Ｎが形成されている。また、半導体多層構造は、基板１１Ａ、バッファ層１１Ｂ、チャネル層１１Ｃ、スペーサ層１１Ｄ、キャリア供給層１１Ｅ、バリア層１１Ｆ、エッチングストッパ層１１Ｇ、およびキャップ層１１Ｈによって形成されている。
【００２４】
このヘテロ構造電界効果トランジスタは次のようにして作製される。つまり、図２に示すように、ＩｎＰ基板１１Ａ上に、Ｉｎ０．５２Ａｌ０．４８Ａｓ（２００ｎｍ）のバッファ層１１Ｂ、Ｉｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のチヤネル層１１Ｃ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（３ｎｍ）のスペーサ層１１Ｄ、所定の面密度のＳｉ原子層ドーピング面で構成されるキャリア供給層１１Ｅ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（１０ｎｍ）のバリア層１１Ｆ、ＩｎＰ（６ｎｍ）のエッチングストッパ層１１Ｇ、不純物としてＳｉを１×１０１９ｃｍ−３ドープしたＩｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のキャップ層１１Ｈが順次エピタキシャル成長され、半導体多層構造が形成される。エピタキシャル成長として、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長法）やＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシャル）等がある。
【００２５】
なお、キャリア供給層１１ＥにおけるＳｉドーピングの面密度は、所定のしきい値、例えば−０．５Ｖを実現するように設計されている。
【００２６】
このようにして作製されたエピタキシャル層の表面、つまり、キャップ層１１Ｈには、例えばＡｕＧｅ／Ｎｉ等によるソース電極１１Ｉおよびドレイン電極１１Ｊのオーミックコンタクト領域が形成され、チャネル層１１Ｃに形成される２次元電子ガスと電気的に接続されている。
【００２７】
ソース電極１１Ｉおよびドレイン電極１１Ｊを形成した後、図３に示すように、絶縁層１１Ｋを堆積する。この後、図４に示すように、例えば局所的にドライエッチングすることにより、キャップ層１１Ｈの表面を露出させる。これによって、絶縁層１１Ｋには開口１１Ｋ１が形成される。さらに、図５に示すように、例えば等方性のウェットエッチングによって、キャップ層１１Ｈを除去する。これによって、エッチングストッパ層１１Ｇの表面を露出させて、ゲート開口部１１Ｌを形成する。このウェットエッチングに際しては、マスク材として、開口１１Ｋ１が形成された絶縁層１１Ｋを用いる。
【００２８】
ゲート開口部１１Ｌの形成後、図６に示すように、所定の厚さ、例えば２．５ｎｍを有する絶縁層１１Ｍを、例えばＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ：電子サイクロトロン共鳴）スパッタ法を用いて堆積する。この後、Ｔｉ／Ｐｔ／Ａｕを順次堆積し、それらをリフトオフすることにより、前述の図１に示すように、ゲート電極１１Ｎを形成する。
【００２９】
本実施の形態では、第１の従来例による構造と同様にゲート開口部１１Ｌの形成に当たって、等方性のウェットエッチングによりキャップ層１１Ｈをエッチングするので、キャップ層１１Ｈは、半導体多層構造の積層方向Ａに対して交差する方向、つまり横方向に、同層の厚さと同程度もしくはそれ以上にエッチングされる（サイドエッチング）。つまり、ゲート開口部１１Ｌにおけるエッチングストッパ層１１Ｇの露出部分は、絶縁層１１Ｋの開口１１Ｋ１（図４）と比較して広がりが大きい。絶縁層１１Ｋは、ウェットエッチングに際して、マスク材として用いられる。
【００３０】
一方、ゲート電極１１Ｎの広がりは、絶縁層１１Ｋの開口１１Ｋ１（図４）と等しいので、ゲート電極１１Ｎは、ゲート開口部１１Ｌ内のキャップ層１１Ｈの側面から、空間的に分離されている。したがって、キャップ層１１Ｈを介してのゲート電極１１Ｎとソース電極１１Ｉとの間のリーク電流、および、ゲート電極１１Ｎとドレイン電極１１Ｊとの間のリーク電流は生じ得ない。
【００３１】
図７は、本実施の形態によるトランジスタ動作のドレイン電流−ドレイン電圧特性の測定例を、第２の従来例の構造に対しての測定例と比較した図である。本実施の形態に対する測定結果は、図７（ａ）に示すように、正常なトランジスタ動作を示しているのに対し、第２の従来例による構造では、図７（ｂ）に示すように、ドレイン電流のピンチオフが認められず、正常なトランジスタ動作は実現されていない。このように、本実施の形態では、第２の従来例による構造と異なり、ウェットエッチングに際してマスク材として絶縁層１１Ｋを用い、レジストが半導体多層構造の表面に存在しない状態で、ゲート電極１１Ｎの直下に絶縁層１１Ｍを形成しているので、絶縁層１１Ｍを形成するに当たって、絶縁膜１１Ｍの品質が劣化することはなく、正常なトランジスタ動作を実現することができる。
【００３２】
図８は、ゲートリーク特性の測定例を、第１の従来例の構造に対しての測定例と比較した図である。図８から明らかなとおり、本実施の形態におけるゲートリーク電流は、第１の従来例による構造のゲートリーク電流の１／１０程度まで減少している。すなわち、ショットキー接合によりゲート電極を形成している第１の従来例による構造と比較して、ゲートリーク電流は著しく低減され、さらに高いゲート電圧に対して正常なトランジスタ動作を実現することができる。
【００３３】
図９は、本実施の形態による相互コンダクタンス−ゲート電圧特性の測定例を、第１の従来例の構造に対しての測定例と比較した図である。図９から明らかなとおり、本実施の形態による相互コンダクタンスの最大値は、第１の従来例による構造とほぼ等しい。すなわち、本実施の形態では、絶縁層１１Ｍの厚さが２．５ｎｍと充分薄いため、絶縁層１１Ｍを形成することによるゲート容量の低下、さらには、それによる相互コンダクタンスの低下など、トランジスタ特性の悪化は無視できるほど小さい。
【００３４】
さらに、本実施の形態におけるゲートリーク電流は絶縁層の効果により抑制されるので、所定のしきい値を実現する範囲で、本実施の形態におけるスペーサ層１１Ｄ、バリア層１１Ｆ、エッチングストッパ層１１Ｇの更なる薄層化が可能である。したがって、ゲート容量の更なる増加、それに伴う相互コンダクタンスの向上など、トランジスタ特性の更なる改善も可能である。
【００３５】
［実施の形態２］
図１０は本実施の形態を示す説明図である。本実施の形態によるヘテロ構造電界効果トランジスタでは、半導体多層構造にソース電極２１Ｉ、ドレイン電極２１Ｊが形成され、さらに、ゲート開口部２１Ｋ、第１の絶縁層として絶縁層２１Ｌ、ゲート電極２１Ｍが形成されている。また、半導体多層構造は、基板２１Ａ、バッファ層２１Ｂ、チャネル層２１Ｃ、スペーサ層２１Ｄ、キャリア供給層２１Ｅ、バリア層２１Ｆ、エッチングストッパ層２１Ｇ、およびキャップ層２１Ｈによって形成されている。
【００３６】
このヘテロ構造電界効果トランジスタは次のようにして作製される。つまり、図１１に示すように、半絶縁性ＩｎＰ基板２１Ａ上に、Ｉｎ０．５２Ａｌ０．４８Ａｓ（２００ｎｍ）のバッファ層２１Ｂ、Ｉｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のチャネル層２１Ｃ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（３ｎｍ）のスペーサ層２１Ｄ、所定の面密度のＳｉ原子層ドーピング面で構成されるキャリア供給層２１Ｅ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（１０ｎｍ）のバリア層２１Ｆ、ＩｎＰ（６ｎｍ）のエッチングストッパ層２１Ｇ、不純物としてＳｉを１×１０１９ｃｍ−３ドープしたＩｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のキャップ層２１Ｈが順次エピタキシャル成長され、半導体多層構造が形成されている。エピタキシャル成長として、ＭＯＣＶＤやＭＢＥ等がある。
【００３７】
なお、キャリア供給層２１ＥにおけるＳｉドーピングの面密度は、所定のしきい値、例えば−０．５Ｖを実現するように設計されている。
【００３８】
このようにして作製されたエピタキシャル層の表面、つまり、キャップ層２１Ｈには、例えばＡｕＧｅ／Ｎｉ等によるソース電極２１Ｉおよびドレイン電極２１Ｊのオーミックコンタクト領域が形成され、チャネル層２１Ｃに形成される２次元電子ガスと電気的に接続されている。
【００３９】
ソース電極２１Ｉおよびドレイン電極２１Ｊを形成した後、図１２に示すように、局所的にキャップ層２１Ｈを等方性のウエットエッチングによって除去する。これによって、エッチングストッパ層２１Ｇの表面を露出させて、ゲート開口部２１Ｋを形成する。ゲート開口部２１Ｋの形成後、ウエットエッチングで用いたマスクを、アセトンのような有機溶媒によって洗浄し、このマスクを除去する。
【００４０】
ゲート開口部２１Ｋの形成後、図１３に示すように、所定の厚さ（例えば２．５ｎｍ）を有する絶縁層２１Ｌを、例えばＥＣＲスパッタ法を用いて、露出しているエッチングストッパ層２１Ｇの表面全面に堆積する。絶縁層２１Ｌの堆積後、例えばＴｉ／Ｐｔ／Ａｕを順次堆積し、リフトオフすることにより、前述の図１０に示すように、ゲート電極２１Ｍを形成する。
【００４１】
本実施の形態では、実施の形態１と同様に、ゲート開口部２１Ｋの形成に当たって、等方性のウェットエッチングによりキャップ層２１Ｈをエッチングするので、キャップ層２１Ｈは、横方向に、同層の厚さと同程度もしくはそれ以上にエッチングされる（サイドエッチング）。つまり、ゲート開口部２１Ｋにおけるエッチングストッパ層２１Ｇの露出部分は、ゲート開口部２１Ｋを形成する工程で用いられるレジストパターン開口と比較して、広がりが大きい。ゲート電極２１Ｍの形成に当たっては、例えばゲート開口部２１Ｋの形成に用いたレジストパターンと同一形状のレジストパターン、もしくは、さらに狭い開口を有するレジストパターンを用いることにより、ゲート電極２１Ｍとキャップ層２１Ｈとの間が空間的に分離され、キャップ層２１Ｈを介してのゲート電極２１Ｍとソース電極２１Ｉとの間のリーク電流、およびゲート電極２１Ｍとドレイン電極２１Ｊとの間のリーク電流は生じ得ない。
【００４２】
なお、ゲート開口部２１Ｋの形成用に用いたマスクを除去し、絶縁層２１Ｌは半導体多層構造表面にレジストパターンが存在しない状態で形成されるので、高品質な絶縁層２１Ｌを形成することができる。また、絶縁層２１Ｌの機能、半導体各層の薄層化の可能性、および、それらによるトランジスタ特性向上の効果については、実施の形態１と同様であるので、詳細な説明は省略する。
【００４３】
［実施の形態３］
図１４は本実施の形態を示す断面図である。本実施の形態によるヘテロ構造電界効果トランジスタでは、半導体多層構造にソース電極３１Ｉ、ドレイン電極３１Ｊが形成され、さらに、ゲート開口部３１Ｋ、第１の絶縁層として絶縁層３１Ｌ、第３の絶縁層として絶縁層３１Ｍ、ゲート電極３１Ｎが形成されている。また、半導体多層構造は、基板３１Ａ、バッファ層３１Ｂ、チャネル層３１Ｃ、スペーサ層３１Ｄ、キャリア供給層３１Ｅ、バリア層３１Ｆ、エッチングストッパ層３１Ｇ、およびキャップ層３１Ｈによって形成されている。
【００４４】
このヘテロ構造電界効果トランジスタは次のようにして作製される。つまり、図１５に示すように、半絶縁性ＩｎＰ基板３１Ａ上に、Ｉｎ０．５２Ａｌ０．４８Ａｓ（２００ｎｍ）のバッファ層３１Ｂ、Ｉｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のチャネル層３１Ｃ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（３ｎｍ）のスペーサ層３１Ｄ、所定の面密度のＳｉ原子層ドーピング面で構成されるキャリア供給層３１Ｅ、Ｉｎ０．５２Ａｌ０．４８Ａｓ（１０ｎｍ）のバリア層３１Ｆ、ＩｎＰ（６ｎｍ）のエッチングストッパ層３１Ｇ、不純物としてＳｉを１×１０１９ｃｍ−３ドープしたＩｎ０．５３Ｇａ０．４７Ａｓ（１５ｎｍ）のキャップ層３１Ｈが順次エピタキシャル成長され、半導体多層構造が形成されている。エピタキシャル成長として、ＭＯＣＶＤやＭＢＥ等がある。
【００４５】
なお、キャリア供給層３１ＥにおけるＳｉドーピングの面密度は、所定のしきい値、例えば−０．５Ｖを実現するように設計されている。
【００４６】
このようにして作製されたエピタキシャル層の表面、つまり、キャップ層３１Ｈには、例えばＡｕＧｅ／Ｎｉ等によるソース電極３１Ｉ、ドレイン電極３１Ｊのオーミックコンタクト領域が形成され、チャネル層３１Ｃに形成される２次元電子ガスと電気的に接続されている。
【００４７】
ソース電極３１Ｉおよびドレイン電極３１Ｊを形成した後、図１６に示すように、例えば、局所的にキャップ層３１Ｈを等方性のウェットエッチングによって除去する。これによって、エッチングストッパ層３１Ｇの表面を露出させて、ゲート開口部３１Ｋを形成する。ウエットエッチングで用いたマスクを、アセトンのような有機溶媒によって洗浄し、このマスクを除去する。
【００４８】
ゲート開口部３１Ｋの形成後、図１７に示すように、所定の厚さ（例えば２．５ｎｍ）を有する絶縁層３１Ｌを、例えばＥＣＲスパッタ法を用いて、露出しているエッチングストッパ層３１Ｇの表面全面に堆積する。絶縁層３１Ｌの堆積後、例えばＳｉＯ２からなる絶縁層３１Ｍを、例えばフォトＣＶＤ法を用いて、ゲート開口部３１Ｋの全面に堆積する。
【００４９】
この後、例えばドライエッチングによる選択エッチングにより、絶縁層３１Ｍを局所的にエッチングし、絶縁層３１Ｌの表面を露出させた後、Ｔｉ／Ｐｔ／Ａｕを順次堆積し、それらをリフトオフすることにより、前述の図１４に示すように、ゲート電極３１Ｎを形成する。
【００５０】
本実施の形態においても、実施の形態１および実施の形態２と同様の方法により、ゲート開口部３１Ｋが形成されるので、キャップ層３１Ｈは、横方向に、同層の厚さと同程度もしくはそれ以上にエッチングされる（サイドエッチング）。つまり、ゲート開口部３１Ｋにおけるエッチングストッパ層３１Ｇの露出部分は、ゲート開口部３１Ｋを形成する工程で用いられるレジストパターン開口と比較して、広がりが大きい。したがって、前記のレジストパターンと同一形状のレジストパターン、もしくは、さらに狭い開口を有するレジストパターンを用いて、絶縁層３１Ｍを局所的に選択エッチングし、ゲート電極３１Ｎを形成することにより、ゲート電極３１Ｎとキャップ層３１Ｈとの間に、絶縁層３１Ｍが存在する構造が実現される。絶縁層３１Ｍの作用により、ゲート電極３１Ｎはキャップ層３１Ｈから堅固に隔離されるため、長期に渡ってキャップ層３１Ｈを介してのゲート電極３１Ｎとソース電極３１Ｉとの間のリーク電流、ゲート電極３１Ｎとドレイン電極３１Ｊとの間のリーク電流が生じることはない。
【００５１】
また、絶縁層３１Ｌおよび絶縁層３１Ｍはともに半導体多層構造表面にレジストパターンが存在しない状態で形成されるので、高品質な絶縁層を形成することができる。
【００５２】
なお、絶縁層３１Ｌの機能、半導体各層の薄層化の可能性、および、それらによるトランジスタ特性への効果については、実施の形態１と同様であるので、詳細な説明は省略する。
【００５３】
以上、本発明の実施の形態１〜３を詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても、本発明に含まれる。たとえば、エッチングストッパ層の表面に形成される第１の絶縁層、つまり実施の形態１の絶縁層１１Ｍ、実施の形態２の絶縁層２１Ｌ、実施の形態３の絶縁層３１Ｌとして、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）、窒化ガリウム（ＧａＮ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸バリウム・ストロンチウム（ＢａＸＳｒ１−ＸＴｉＯ３（０＜Ｘ＜１））からなる群から選ばれるいずれかの材料、または、それらの混合物から形成されることが好適である。
【００５４】
【発明の効果】
以上、説明したように、本発明は、ゲート電極と半導体エッチングストッパ層表面との間に高品質の絶縁層を形成するとともに、半導体キャップ層からゲート電極を空間的に分離する。これにより、トランジスタ動作時のゲートリーク電流を低減し、より高いゲート電圧に対して正常なトランジスタ動作を実現することができる。
【００５５】
また、本発明に係るＨＦＥＴは、キャップ層上に第２の絶縁層が形成され、ゲート開口部において露出しているエッチングストッパ層表面の広がりが、第２の絶縁層の開口と比較して大きい。また、エッチングストッパ層の表面上に形成された第１の絶縁層の広がりが、第２の絶縁層開口と比較して大きく、第１の絶縁層上に形成されたゲート電極の広がりが、第１の絶縁層の広がりと比較して小さい。したがって、ゲート電極はキャップ層側面から空間的に分離されており、キャップ層を介してのゲート電極・ソース電極間のリーク電流、あるいはゲート電極・ドレイン電極間のリーク電流は生じ得ない。
【００５６】
また、本発明に係るＨＦＥＴは、ゲート開口部に露出したエッチングストッパ層の表面全面に、第１の絶縁層が形成されるとともに、ゲート開口部の広がりと比較して短いゲート電極を有する。したがって、ゲート電極はキャップ層側面から空間的に分離されており、キャップ層を介してのゲート電極・ソース電極間のリーク電流、あるいはゲート電極間・ドレイン電極間のリーク電流は生じ得ない。
【００５７】
さらに、本発明に係るＨＦＥＴは、ゲート開口部に露出したエッチングストッパ層の表面全体が第１の絶縁層で覆われ、かつ、ゲート電極とキャップ層との間に第３の絶縁層を有する。ＨＦＥＴにおいては、第３の絶縁層によってゲート電極とキャップ層間が堅固に分離されているので、キャップ層を介してのゲート電極・ソース電極間のリーク電流、あるいはゲート電極・ドレイン電極間のリーク電流は長期にわたって抑制される。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるヘテロ構造電界効果トランジスタを示す断面図である。
【図２】図１のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図３】図１のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図４】図１のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図５】図１のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図６】図１のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図７】本発明の第１の実施の形態によるＨＦＥＴのドレイン電流−ドレイン電圧特性を第２の従来例と比較する図である。
【図８】本発明の第１の実施の形態によるＨＦＥＴのゲートリーク特性を第１の従来例と比較する図である。
【図９】本発明の第１の実施の形態によるＨＦＥＴの相互コンダクタンス−ゲート電圧特性を第１の従来例と比較する図である。
【図１０】本発明の実施の形態２によるヘテロ構造電界効果トランジスタを示す断面図である。
【図１１】図１０のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図１２】図１０のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図１３】図１０のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図１４】本発明の実施の形態３によるヘテロ構造電界効果トランジスタを示す断面図である。
【図１５】図１４のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図１６】図１４のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図１７】図１４のヘテロ構造電界効果トランジスタの製造工程を示す説明図である。
【図１８】第１の従来例を示す断面図である。
【図１９】第２の従来例を示す断面図である。
【符号の説明】
１１Ａ、２１Ａ、３１Ａ  基板
１１Ｂ、２１Ｂ、３１Ｂ  バッファ層
１１Ｃ、２１Ｃ、３１Ｃ  チャネル層
１１Ｄ、２１Ｄ、３１Ｄ  スペーサ層
１１Ｅ、２１Ｅ、３１Ｅ  キャリア供給層
１１Ｆ、２１Ｆ、３１Ｆ  バリア層
１１Ｇ、２１Ｇ、３１Ｇ  エッチングストッパ層
１１Ｈ、２１Ｈ、３１Ｈ  キャップ層
１１Ｉ、２１Ｉ、３１Ｉ  ソース電極
１１Ｊ、２１Ｊ、３１Ｊ  ドレイン電極
１１Ｋ  絶縁層
１１Ｋ１  開口
１１Ｌ、２１Ｋ、３１Ｋ  ゲート開口部
１１Ｍ、２１Ｌ、３１Ｌ、３１Ｍ  絶縁層
１１Ｎ、２１Ｍ、３１Ｎ  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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