(57)【要約】【課題】ＣＰＵの負担を増加させることなく、ＷＤＴ（ウォッチドッグタイマ）回路の故障を検出し、システムの安全性を向上させることができるＷＤＴの故障検出回路を備えたＣＰＵシステムを提供する。【解決手段】ＣＰＵ１と、ＣＰＵ１から出力されるトリガ信号６を監視し、所定時間以上トリガ信号６が入力されないときにタイムオーバー信号７を出力してＣＰＵ１を停止するＷＤＴ回路２とを有するＣＰＵシステムにおいて、ＷＤＴ故障検出回路９を設け、ＣＰＵシステムが外部のリセット信号８により初期化され、ＣＰＵ１からトリガ信号６が出力されるまでの間にタイムオーバー信号７が出力されないとき、およびトリガ信号６が出力されてもタイムオーバー信号７のレベルが変わらないときに、ＷＤＴ回路２が故障したことを検出し、ＷＤＴ回路異常ステータス信号１０を出力する。【選択図】          図１
2004310291.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、同ＣＰＵから出力されるトリガ信号を監視し、所定時間以上トリガ信号が入力されないときにタイムオーバー信号を出力して前記ＣＰＵを停止するウォッチドッグタイマ回路とを有するＣＰＵシステムにおいて、
前記ＣＰＵシステムが外部のリセット信号により初期化され、前記ＣＰＵから前記トリガ信号が出力されるまでの間に前記タイムオーバー信号が出力されないとき、および前記トリガ信号が出力されても前記タイムオーバー信号のレベルが変わらないときに、前記ウォッチドッグタイマ回路が故障したことを検出する故障検出回路を設けたことを特徴とする、ウォッチドッグタイマ故障検出回路を備えたＣＰＵシステム。
【請求項２】
前記故障検出回路は、前記トリガ信号によってオンし、前記リセット信号でオフする第１のフリップフロップと、この第１のフリップフロップの出力信号と前記ウォッチドッグタイマ回路のオーバータイム信号との排他的論理和をとるＥＸＯＲ回路と、このＥＸＯＲ回路の出力とクロック信号によってウォッチドッグタイマ回路異常ステータス信号を前記ＣＰＵに出力する第２フリップフロップとを備えたことを特徴とする、請求項１記載のウォッチドッグタイマ故障検出回路を備えたＣＰＵシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウォッチドッグタイマの故障検出回路を備えたＣＰＵシステムに関する。
【０００２】
【従来の技術】
パソコンやマイクロコンピュータのＣＰＵ（中央処理装置）の状態を監視するタイマ機構として、ウォッチドッグタイマ（以下、ＷＤＴと略称する）という回路がある。これは、システム正常時はプログラムで一定周期で更新され、その周期内で更新されないとタイムアウトを検出してパソコン等に異常を通知するものである。さらに、一定時間でリセット信号を発生して、正常な状態に復帰する機能を持ったものもある。
図３は、従来のＷＤＴ回路を有するＣＰＵシステムの構成を示す図であり、図４は、その動作タイミングを示した図である。
【０００３】
図３において、１はＣＰＵ、２はＷＤＴ回路である。ＷＤＴ回路２は、モノステーブルマルチバイブレータ（以下「モノマルチ」という）３と、その出力のオン期間を決定するための時定数回路を形成するための抵抗４およびコンデンサ５とにより構成されている。
ＣＰＵ１からは、一定のソフトウエア処理が完了するたびにトリガ信号６が出力されており、ＷＤＴ回路２では、そのトリガ信号６を監視している。また、ＣＰＵ１のリセット端子ＲＥＳＥＴとＷＤＴ回路２のモノマルチ３のＣＬＲ端子には、システム初期化時にリセット信号８が入力される。
７はウォッチドッグタイムオーバ信号（以下、ＷＤＴＯＶＲ＊信号と呼ぶ）であり、ＣＰＵ１より一定周期以上トリガ信号６が入力されない場合に、システム異常を通知するためにＣＰＵ１へ出力される信号であり、ＣＰＵ１のＮＭＩ（ノンマスカブルインタラプト）端子等へ接続されている。
【０００４】
図４は、正常動作時におけるトリガ信号６とＷＤＴＯＶＥＲ＊信号７を示すタイミングチャートである。同図において、Ｔ１はシステムが正常に動作している場合に出力されるトリガ信号６の周期である。Ｔ２はＷＤＴ回路２のタイムオーバー設定時間であり、モノマルチ３の外部に接続された抵抗４，コンデンサ５の定数により決定される。通常、Ｔ２はＴ１よりも長い周期に設定されているため、システムが正常に動作している場合には、ＷＤＴＯＶＲ＊信号７は出力されない。しかし、システムに異常が発生し、ＣＰＵ１からのトリガ信号６がＴ２時間以上出力されなくなった場合、ＷＤＴ回路２はシステムが暴走していると判断しＣＰＵ１に対してＷＤＴＯＶＲ＊信号７を出力し、強制的に割り込みを発生させることでシステムを停止させていた。
【０００５】
しかし、この従来のシステムでは、ＷＤＴ回路２が故障していた場合、システムに異常が発生しＷＤＴ回路２へのトリガを停止した場合でも、ＣＰＵ１は異常を検出することができず、システムの安全性を確保できないという問題があった。
このような問題を解決するために、例えば特開平６−１３９１１３号公報（特許文献１）には、コンピュータからプログラムラン信号の周期と異なる周期の検出信号をＷＤＴ回路に出力させ、ＷＤＴ回路がコンピュータにリセット信号を出力するか否かによってＷＤＴ回路の故障を検出する故障検出装置が開示されている。
【０００６】
【特許文献１】
特開平６−１３９１１３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、前記の特許文献１に開示された故障検出装置は、コンピュータに故障検出のソフトウエアを実行させるようにしているため、コンピュータのＣＰＵの負担が大きくなり、他のプログラムの高速処理化を阻害するという問題があった。
そこで、本発明は、ＣＰＵの負担を増加させることなく、ＷＤＴ回路の故障を検出し、システムの安全性を向上させることができるウォッチドッグタイマの故障検出回路を備えたＣＰＵシステムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記問題を解決するため、本発明は、ＣＰＵと、同ＣＰＵから出力されるトリガ信号を監視し、所定時間以上トリガ信号が入力されないときにタイムオーバー信号を出力して前記ＣＰＵを停止するウォッチドッグタイマ回路とを有するＣＰＵシステムにおいて、前記ＣＰＵシステムが外部のリセット信号により初期化され、前記ＣＰＵから前記トリガ信号が出力されるまでの間に前記タイムオーバー信号が出力されないとき、および前記トリガ信号が出力されても前記タイムオーバー信号のレベルが変わらないときに、前記ウォッチドッグタイマ回路が故障したことを検出する故障検出回路を設けたことを特徴とする。
本発明においては、ＣＰＵシステムが初期化されＣＰＵからトリガ信号が出力されるまでの間、およびトリガ信号出力後のタイムオーバー信号の異常に基づいて、ウォッチドッグタイマ回路の故障を検出することができる。
前記故障検出回路は、前記トリガ信号によってオンし、前記リセット信号でオフする第１のフリップフロップと、この第１のフリップフロップの出力信号と前記ウォッチドッグタイマ回路のオーバータイム信号との排他的論理和をとるＥＸＯＲ回路と、このＥＸＯＲ回路の出力とクロック信号によってウォッチドッグタイマ回路異常ステータス信号を前記ＣＰＵに出力する第２フリップフロップとを備えた構成とすることができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
図１は本発明の実施の形態を示すブロック図であり、図２はその動作を示したタイミングチャートである。図１において、従来の構成を示す図３と同様の構成については、同一符号を付して説明を省略する。
【００１０】
図１において、ＷＤＴ回路２の異常を検出するＷＤＴ故障検出回路９は、第１フリップフロップ１１、第２フリップフロップ１２、ＥＸＯＲ素子１３により構成されている。１０はＷＤＴ回路異常ステータス信号で、ＷＤＴ故障検出回路９がＷＤＴ回路２の故障を検出した場合にＣＰＵ１に対して出力される信号である。１４はクロック信号、１５は比較信号であり、ＷＤＴ回路２の出力信号を診断するために使用する信号である。
次に、この回路の動作を、図２を参照しながら説明する。図２は、ＷＤＴ故障検出回路９の動作を示すタイミングチャートであり、（ａ）はクロック信号１４、（ｂ）はリセット信号８、（ｃ）はトリガ信号６の動作を示している。
【００１１】
図２（ａ）において、Ｔｉｎｉはリセット信号８が解除されてからシステム初期化完了後の一回目のトリガ信号６が入力されるまでの時間である。第１フリップフロップ１１の出力信号である比較信号１５は、Ｔｉｎｉの間は“Ｌ”レベルとなり、システム初期化完了後にＣＰＵ１よりトリガ信号６が出力された後“Ｈ”レベルとなる信号である。
【００１２】
１．ＷＤＴ回路正常時
ＷＤＴ回路２が正常に動作をしている場合には、Ｔｉｎｉの間は、システムが初期化中でＣＰＵ１からトリガ信号６が出力されない状態であるため、システム異常状態出力（ウォッチドッグタイムオーバ状態：“Ｌ”レベル）となり、システム初期化完了後にＣＰＵ１よりトリガ信号６が出力された後、システム正常状態出力（“Ｈ”レベル出力）となる。したがって、比較信号１５（図２（ｄ）参照）とＷＤＴＯＶＲ＊信号７（図２（ｅ）参照）に対してＥＸＯＲ素子１３にて排他的論理和をとることにより、ＷＤＴ回路２が正常に動作していることが確認できる。ＥＸＯＲ素子１３の出力信号は、第２フリップフロップ１２によりクロック信号１４と同期して出力される。このときのＷＤＴ回路異常ステータス信号１０は、図２（ｆ）に示すように“Ｌ”レベルのままとなる。
【００１３】
２．ＷＤＴ回路故障時１
もし、ＷＤＴ回路２が故障しＷＤＴＯＶＲ＊信号７が常にシステム正常状態出力（“Ｈ”レベル出力）となっていた場合（図２（ｈ）参照）には、Ｔｉｎｉの間に、ＷＴＤＯＶＲ＊信号７が“Ｈ”レベル出力となる。そこで、比較信号１５とＷＤＴＯＶＲ＊信号７の排他的論理和をとることによりＷＤＴ回路２の故障を検出することができ、ＣＰＵ１に対して、図２（ｉ）に示すようにＷＤＴ回路異常ステータス信号１０を出力し、ＷＤＴ回路２に異常が発生したことを通知することによりシステムを停止させる。
【００１４】
３．ＷＤＴ回路故障時２
ＷＤＴ回路２が故障しＷＤＴＯＶＲ＊信号７が常にシステム異常状態出力（“Ｌ”レベル出力）となっていた場合（図２（ｋ）参照）には、Ｔｉｎｉの間にＷＤＴ回路２の故障を検出することはできないが、システム初期化完了後にＣＰＵ１よりトリガ信号６が出力された後、ＷＴＤＯＶＲ＊信号７が“Ｌ”レベル出力となるため、比較信号１５とＷＤＴＯＶＲ＊信号７の排他的論理和をとることによりＷＤＴ回路２の故障を検出することができ、ＣＰＵ１に対して、図２（ｌ）に示すようにＷＤＴ回路異常ステータス信号１０を出力し、ＷＤＴ回路２に異常が発生したことを通知することによりシステムを停止させる。
【００１５】
【発明の効果】
以上述べたように、本発明によれば、ＷＤＴ故障検出回路を追加し、システム初期化時のＷＤＴ回路の出力状態を確認することによって、ＷＤＴ回路の故障を検出することができ、ＷＤＴ回路の故障が検出された場合には、ＷＤＴ回路の故障を通知することによりシステムの動作を停止する等の処理を行うことが可能となり、システムの安全性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の実施の形態の動作を示すタイミングチャートである。
【図３】従来例の構成を示すブロック図である。
【図４】従来におけるＷＤＴ回路の動作を示すタイミングチャートである。
【符号の説明】
１  ＣＰＵ
２  ＷＤＴ回路
３  モノマルチ
４  抵抗
５  コンデンサ
６  トリガ信号
７  ウォッチドッグタイムオーバ信号（ＷＤＴＯＶＲ＊信号）
８  リセット信号
９  ＷＤＴ故障検出回路
１０  ＷＤＴ回路異常ステータス信号
１１  第１フリップフロップ
１２  第２フリップフロップ
１３  ＥＸＯＲ素子
１４  クロック信号
１５  比較信号
【図１】
2004310291.tif 000003
【図２】
2004310291.tif 000004
【図３】
2004310291.tif 000005
【図４】
2004310291.tif 000006