(57)【要約】【課題】チップ面積が増大することが無く、不良ビットの特定が可能で、かつ秘匿性の高い、秘密データ格納部の検査が可能な半導体集積回路装置を提供する。【解決手段】秘密データを格納する秘密データ格納部１０２と、秘密データ格納部の入力側と出力側に接続された複数のフリップフロップ１０３、１０４、１０５、１０６、１０７、１０８と、複数のフリップフロップを内蔵したロジック回路部１１２と、秘密データ格納部に接続された全てのフリップフロップおよびロジック回路部に内蔵されたフリップフロップの一部をテストモード時に接続して、秘密データ格納部の検査を行うためのスキャンチェーン１１３とを備える。【選択図】　図１
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【特許請求の範囲】
【請求項１】
秘密データを格納する秘密データ格納部と、
前記秘密データ格納部の入力側と出力側に接続された複数のフリップフロップと、
複数のフリップフロップを内蔵したロジック回路部と、
前記秘密データ格納部に接続された全てのフリップフロップおよび前記ロジック回路部に内蔵されたフリップフロップの一部をテストモード時に接続して、前記秘密データ格納部の検査を行うためのスキャンチェーンと、
を備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記スキャンチェーンは、一本のスキャンチェーンで構成され、前記秘密データ格納部に接続された全てのフリップフロップおよび前記ロジック回路部に内蔵されたフリップフロップの一部をテストモード時に全てシリアルに接続して形成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記スキャンチェーンは、複数のスキャンチェーンで構成され、前記秘密データ格納部に接続された全てのフリップフロップおよび前記ロジック回路部に内蔵されたフリップフロップの一部をテストモード時にパラレルに接続して形成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
各スキャンチェーンの段数がそれぞれ異なることを特徴とする請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、秘密データ格納部および秘密データ格納部を検査するためのテスト回路を内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置では、その信頼性を確保するために製造時の出荷検査は必須である。しかし、秘密データ格納部（秘匿性の高いプログラムなどを格納したＲＯＭ等）を内蔵した半導体集積回路装置では、そのデータの秘匿性を損なわないために、データを外部から読み取ることができないようなテスト回路およびテスト方法を用いる必要がある。
【０００３】
従来の秘密データ格納部を内蔵した半導体集積回路装置の検査の例を、図４を用いて説明する。半導体集積回路装置４０１は、秘密データ格納部４０２および比較手段４０３を内蔵している。秘密データ格納部４０２に格納されている秘密データの検査時には、外部のＬＳＩテスタから入力端子４０５を介して比較手段４０３に入力した比較用のデータと、秘密データ格納部４０２より読み出された秘密データとの比較を行い、比較結果のみを出力端子４０６から外部に出力する。以上の構成とすることにより、外部に直接秘密データを出力すること無く、検査を行うことが可能である。
【０００４】
【発明が解決しようとする課題】
しかし、上記従来の検査方法では、半導体集積回路装置４０１の内部に比較手段４０３を内蔵することによりチップ面積が増大し、製造コストが上昇するという問題点があった。また、ビット単位で比較結果を出力すると秘匿性が損なわれるため、複数のビットをまとめて比較し、その結果のみを出力するような構成とする必要があるが、そのような構成では秘密データ格納部４０２のどのビットが不良であるかを特定することができないという問題点があった。
【０００５】
本発明は以上の課題を解決するもので、チップ面積が増大することが無く、不良ビットの特定が可能で、かつ秘匿性の高い、秘密データ格納部の検査が可能な半導体集積回路装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この問題を解決するために、請求項１に係る発明は、秘密データを格納する秘密データ格納部と、前記秘密データ格納部の入力側と出力側に接続された複数のフリップフロップと、複数のフリップフロップを内蔵したロジック回路部と、前記秘密データ格納部に接続された全てのフリップフロップおよび前記ロジック回路部に内蔵されたフリップフロップの一部をテストモード時に接続して、前記秘密データ格納部の検査を行うためのスキャンチェーンと、を備えたことを特徴とする。
【０００７】
請求項２に係る発明は、請求項１に記載の半導体集積回路装置において、前記スキャンチェーンは、一本のスキャンチェーンで構成され、前記秘密データ格納部に接続された全てのフリップフロップおよび前記ロジック回路部に内蔵されたフリップフロップの一部をテストモード時に全てシリアルに接続して形成されることを特徴とする。
【０００８】
上記構成によれば、秘密データ格納部の検査を行うために従来必要とされている比較回路を不要とし、ロジック回路部のテスト回路として汎用されているスキャンチェーンおよびフリップフロップを利用することでチップ面積を増大させることなく秘密データ格納部の検査を行うことができる。さらに、秘密データ格納部のデータが１ビットづつ出力されるため、不良ビットの特定が可能となる。さらにまた、秘密データ格納部に接続されたフリップフロップをロジック回路部内の他のフリップフロップとともに接続してスキャンチェーンを構成することで、スキャンアウトデータから秘密データの特定を困難にし秘匿性を高めることができる。
【０００９】
請求項３に係る発明は、請求項１に記載の半導体集積回路装置において、前記スキャンチェーンは、複数のスキャンチェーンで構成され、前記秘密データ格納部に接続された全てのフリップフロップおよび前記ロジック回路部に内蔵されたフリップフロップの一部をテストモード時にパラレルに接続して形成されることを特徴とする。
【００１０】
上記構成によれば、スキャンチェーンに入力されるデータおよびスキャンチェーンから出力されるデータが分散されるため、秘密データの特定がさらに困難となり秘匿性が高まる。
【００１１】
請求項４に係る発明は、請求項３に記載の半導体集積回路装置において、各スキャンチェーンの段数がそれぞれ異なることを特徴とする。
【００１２】
上記構成によれば、秘密データの出力タイミングがスキャンチェーン毎に異なるため、秘密データの特定がさらに困難となり秘匿性が高まる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は、本発明の第１の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。半導体集積回路装置１０１は、秘密データを格納するＲＯＭ等の秘密データ格納部１０２と、秘密データ格納部１０２の各入力端子に接続されたフリップフロップ１０３、１０４、１０５および各出力端子に接続されたフリップフロップ１０６、１０７、１０８と、複数のフリップフロップを内蔵したロジック回路部１１２と、スキャンチェーン１１３とを備えている。
【００１４】
スキャンチェーン１１３は、シフトモード設定時に、フリップフロップ１０３、１０４、１０５、１０６、１０７、１０８およびロジック回路部１１２内の一部のフリップフロップ１０９、１１０、１１１をシリアルに接続して形成される。
【００１５】
次に本実施の形態の動作について説明する。半導体集積回路装置１０１に、シフトモードにおいて、外部のＬＳＩテスタより、スキャンイン端子１１４に対して、秘密データ格納部１０２の秘密データの読み出しを行うためのテスト信号であるパターンデータをシリアルに入力し、同時にクロックを入力し、スキャンシフトする。
【００１６】
フリップフロップ１０３、１０４、１０５に秘密データの読み出しに必要なパターンデータが格納されると、キャプチャモードに切り換えてフリップフロップ１０６、１０７、１０８に秘密データ格納部１０２の秘密データをキャプチャする。
【００１７】
その後、さらにシフトモードに切り替えてフリップフロップにクロックを入力してスキャンシフトすることにより、キャプチャされたデータがスキャンアウト端子１１５よりシリアルに出力される。スキャンアウト端子１１５から出力されたデータを外部のＬＳＩテスタにより期待値比較することにより良否判定を行う。
【００１８】
本実施の形態は、いわゆるバウンダリスキャンを利用したものであるが、スキャンチェーン１１３をロジック回路部１１２内のフリップフロップと共通にすることにより、スキャンインデータを正しくシリアルに入力して秘密データを外部に出力させること、およびシリアルに出力されるスキャン出力データのうち秘密データがどれであるかを特定することが難しくなる。実際には、ロジック回路部１１２内の他のスキャンチェーンも同時に動作し、他のスキャンアウト端子からもシリアルデータが出力されスキャンアウト端子の特定が難しくなるため、秘密データの内容を特定するのは非常に困難であり、秘密データの秘匿性については問題はない。
【００１９】
また、スキャンテストは現在、ロジック回路部の検査方法として広く用いられるものであり、スキャンチェーンやフリップフロップは既存のものを活用することが可能である。そのため、上記構成とすることによるチップ面積の増大はほとんど無く、製造コストを抑えることができる。さらに、秘密データ格納部のデータが１ビットづつ出力されるため、不良ビットの特定が可能である。
【００２０】
図２は、本発明の第２の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。図２において、半導体集積回路装置２０１は、秘密データ格納部２０２と、秘密データ格納部２０２の各入力端子に接続されたフリップフロップ２０３、２０４、２０５および各出力端子に接続されたフリップフロップ２０６、２０７、２０８と、複数のフリップフロップを内蔵したロジック回路部２１５と、複数のスキャンチェーン２１６、２１７とを備えている。
【００２１】
スキャンチェーン２１６は、テストモード設定時に、フリップフロップ２０３、２０４、２０６、２０７およびロジック回路部２１５内の一部のフリップフロップ２０９、２１１、２１３をシリアルに接続して形成される。スキャンチェーン２１７は、テストモード設定時に、フリップフロップ２０５、２０８およびロジック回路部２１５内の一部のフリップフロップ２１０、２１２、２１４をシリアルに接続して形成される。
【００２２】
本実施の形態によれば、秘密データ格納部のスキャンチェーンを複数にし、テストモード時にパラレルに接続する構成としたため、スキャンイン端子に入力されるデータおよびスキャンアウト端子から出力されるデータが分散され、秘密データを正しく出力させること、および出力された秘密データの内容を特定することはより困難となり、秘匿性が高まる。
【００２３】
図３は、本発明の第３の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。図３において、半導体集積回路装置３０１は、秘密データ格納部３０２と、秘密データ格納部３０２の各入力端子に接続されたフリップフロップ３０３、３０４、３０５および各出力端子に接続されたフリップフロップ３０６、３０７、３０８と、複数のフリップフロップを内蔵したロジック回路部３１６と、複数のスキャンチェーン３１７、３１８とを備えている。
【００２４】
スキャンチェーン３１７は、テストモード設定時に、フリップフロップ３０３、３０４、３０６、３０７およびロジック回路部３１６内の一部のフリップフロップ３０９、３１１、３１３、３１４をシリアルに接続して形成される。スキャンチェーン３１８は、テストモード設定時に、フリップフロップ３０５、３０８およびロジック回路部３１６内の一部のフリップフロップ３１０、３１２、３１５をシリアルに接続して形成される。
【００２５】
本実施の形態によれば、秘密データ格納部３０２の出力端子に接続されたフリップフロップ３０６からスキャンアウト端子３２１までと、フリップフロップ３０８からスキャンアウト端子３２２までのフリップフロップの段数を各スキャンチェーン毎に意図的に変えることで、秘密データがスキャンアウト端子３２１、３２２から出力されるタイミングがスキャンチェーン毎に異なるため、秘密データの特定はさらに困難となり、秘匿性も非常に高い。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、ロジック回路部のテストして汎用されているスキャンチェーンおよびフリップフロップを利用することでチップ面積を増大させることなく秘密データ格納部の検査を行うことができる。さらに、秘密データ格納部のデータが１ビットづつ出力されるため、不良ビットの特定が可能となる。さらにまた、秘密データ格納部に接続されたフリップフロップをロジック回路部内の他のフリップフロップとともに接続してスキャンチェーンを構成することで、スキャンアウトデータから秘密データの特定を困難にし秘匿性を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。
【図２】本発明の第２の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。
【図３】本発明の第３の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。
【図４】従来の秘密データ格納部を内蔵した半導体集積回路装置の構成を示すブロック図である。
【符号の説明】
１０１、２０１、３０１　半導体集積回路装置
１０２、２０２、３０２　秘密データ格納部
１０３〜１１１、２０３〜２１４、３０３〜３１５　フリップフロップ
１１２、２１５、３１６　ロジック回路部
１１３、２１６、２１７、３１７、３１８　スキャンチェーン
１１４、２１８、２１９、３１９、３２０　スキャンイン端子
１１５、２２０、２２１、３２１、３２２　スキャンアウト端子
【図１】
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【図２】
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【図３】
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【図４】
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