(57)【要約】【課題】半導体基板の表面に形成された溝を利用してビットラインを構成することにより占有面積を低減させながら、半導体基板表面の近傍にのみ不純物拡散領域を配置させることにより接合リーク等を低減することができる、高集積、高性能の不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。【解決手段】基板１上に、トンネル絶縁膜３を介して形成されたフローティングゲート（ＦＧ）４ｂと、ＦＧ４ｂ上に絶縁膜１７を介して形成されたコントロールゲート１８ｂと、基板１内であってＦＧ４ｂ両側に形成されたビット線とから構成され、ビット線は、ＦＧ４ｂ両側の基板１表面に形成された不純物拡散領域２０、２１と、ＦＧ４ｂ両側の基板１表面に形成された溝内に埋め込まれた導電層１０、１１とからなり、溝は、その上側面以外の内壁が絶縁膜１９によって被覆されており、絶縁膜１９が配置していない領域において、導電層１０、１１と不純物拡散領域２０、２１とが接触してなる不揮発性半導体記憶装置。【選択図】  図８
2004247592.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、トンネル絶縁膜を介して形成されたフローティングゲートと、該フローティングゲート上に絶縁膜を介して形成されたコントロールゲートと、前記半導体基板表面であってフローティングゲートの両側に形成されたビット線とから構成され、
前記ビット線は、前記フローティングゲートの両側の半導体基板内に形成された不純物拡散領域と、前記フローティングゲートの両側の半導体基板表面に形成された溝内に埋め込まれた導電層とからなり、前記溝は、その上側面以外の内壁が絶縁膜によって被覆されており、前記溝内壁の絶縁膜が配置していない領域において、前記導電層と前記不純物拡散領域とが接触してなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
溝内に埋め込まれた導電層が不純物を含有しており、不純物拡散領域が、半導体基板と前記導電層との固相拡散によって形成されたものである請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
溝内に埋め込まれた導電層上に絶縁層が配置し、該絶縁層の上部が先細形状に形成されており、かつフローティングゲートの上部が前記絶縁層の形状に対応して先太形状に形成されてなる請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
（ｉ）半導体基板上に、トンネル絶縁膜を介してフローティングゲートを形成する工程と、
（ｉｉ）該フローティングゲートの両側の半導体基板表面に溝を形成する工程と、
（ｉｉｉ）該溝内に、その上側面が露出するように、絶縁膜及び導電層を埋め込む工程と、
（ｉｖ）前記溝内に、半導体基板表面と面一又は略面一となるように再度導電層を埋め込む工程と、
（ｖ）前記導電層に不純物を導入する工程と、
（ｖｉ）前記フローティングゲート上に絶縁膜及びコントロールゲートを形成する工程と、
（ｖｉｉ）得られた半導体基板を熱処理して、半導体基板と前記導電層との固相拡散によって、半導体基板表面であって前記フローティングゲートの両側に不純物拡散領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項５】
工程（ｖ）における導電層への不純物の導入を、工程（ｉｉｉ）及び／又は（ｉｖ）における導電層の形成時に同時に行うか、あるいは工程（ｉｖ）の後、導電層にイオン注入することにより行う請求項４に記載の方法。
【請求項６】
工程（ｉｉ）において、フローティングゲートの側壁にサイドウォールスペーサを形成した後、前記フローティングゲート及びサイドウォールスペーサをマスクとして用いて半導体基板表面に溝を形成する請求項４又は５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、より詳細には、半導体基板に形成された溝を利用してビットラインを構成する不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、不揮発性半導体装置の１つとして、例えば、図２３（ａ）及び（ｂ）に示すような、コンタクトレスＮＯＲ型フラッシュメモリが提案されている（例えば、特許文献１）。
このフラッシュメモリは、メモリセルがマトリクス状に配置している。メモリセルは、ｐ型シリコン基板３０上にトンネル絶縁膜３１を介して形成された浮遊ゲート３２と、その上に、絶縁膜を介して一方向に接続された制御ゲート３３と、浮遊ゲート３２の両側のシリコン基板３０表面に形成された溝３６内にタングステン３４が埋め込まれ、溝３６の底面と側面とに形成されたｎ型の不純物拡散層３５であるドレインライン３５及びソースライン３７によって構成されている。メモリセル上には、制御ゲート３３と直交する方向に延設された選択ゲート３８が配置している。ビット線は、タングステン３４と不純物拡散層３５とにより構成されている。
このような構成により、ビット線の抵抗を低減することができ、メモリセルの読み出し速度及び書き込み速度の高速化を図ることができる。
【０００３】
また、別の例として、例えば、図２４（ａ）及び（ｂ）に示すような、コンタクトレスＮＯＲ型のＵＶ・ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が提案されている（特許文献２）。
このＥＰＲＯＭにおいても、メモリセルはマトリックス状に配置している。メモリセルは、ｐ型半導体基板４０上にトンネル絶縁膜４１を介して形成された浮遊ゲート４２と、浮遊ゲート４２の両側の半導体基板４０表面に形成された溝内に埋め込まれた高濃度不純物ポリシリコン４３と、溝の底面と側面に形成されたｎ型の不純物拡散層４４、４５と、浮遊ゲート４２上に絶縁膜を介して形成された制御ゲート４６とから構成される。ビット線は高濃度不純物ポリシリコン４３と不純物拡散層４４、４５によって形成されている。
このような構成により、上述したフラッシュメモリと同様に、ビット線の抵抗を低減することができ、メモリセルの読み出し速度及び書き込み速度の高速化を図ることができる。
【０００４】
【発明が解決しようとする課題】
しかし、上述した半導体記憶装置は、いずれも、半導体基板に形成された溝の底面及び側面全体という深い領域、つまり、浮遊ゲート下のチャネル領域の深い領域に不純物拡散層が形成されているため、微細化に伴って、不純物拡散層で構成されるソース／ドレイン間のリーク電流が増加し、パンチスルー耐圧の低下を招くこととなる。そのため、メモリセルの微細化が困難である。
特に、図２３のフラッシュメモリでは、溝３６内にタングステン３４を埋め込んで、ビット線としているが、タングステン３４の埋め込み後に、プロセス温度が６００℃以上となると、シリコン基板３０の溝３６内に埋め込まれたタングステン３４がシリコンと反応し、シリサイドを形成する。これにより、シリサイド直下に不純物拡散層と半導体基板により形成されたＰＮ接合が配置することになる。また、ＰＮ接合とシリサイドの距離が１００〜１５０ｎｍ程度より短くなるとＰＮ接合リークが著しく増加することが知られている。これはシリサイドの深い準位の存在に起因したＰＮ接合リーク電流であり、デバイス特性に悪影響を与える。具体的には、タングステン原子がＰＮ接合内に欠陥（準位）を形成するために、リークが発生するなどである。
【０００５】
また、図２４のＥＰＲＯＭでは、半導体基板４０の溝内にうめこまれた高濃度不純物ポリシリコン４３がその後の高温熱処理（７００℃以上）にさらされると、高濃度不純物ポリシリコン４３内の不純物原子が高濃度不純物ポリシリコン４３から半導体基板４０に拡散するため、不純物拡散層４５をさらに深く配置することとなり、セルの微細化が困難になる。
本発明は上記課題に鑑みなされたものであり、半導体基板の表面に形成された溝を利用してビットラインを構成することにより占有面積を低減させながら、半導体基板表面の近傍にのみ不純物拡散層を配置させることにより接合リーク等の低減するとともにさらに微細化を図ることができる、高集積、高性能の不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【０００６】
【特許文献１】
特開平１１−３０７７４４号公報
【特許文献２】
特開平２−３６０号公報
【０００７】
【課題を解決するための手段】
本発明によれば、半導体基板上に、トンネル絶縁膜を介して形成されたフローティングゲートと、該フローティングゲート上に絶縁膜を介して形成されたコントロールゲートと、前記半導体基板表面であってフローティングゲートの両側に形成されたビット線とから構成され、前記ビット線は、前記フローティングゲートの両側の半導体基板内に形成された不純物拡散領域と、前記フローティングゲートの両側の半導体基板表面に形成された溝内に埋め込まれた導電層とからなり、前記溝は、その上側面以外の内壁が絶縁膜によって被覆されており、前記溝内壁の絶縁膜が配置していない領域において、前記導電層と前記不純物拡散領域とが接触してなる不揮発性半導体記憶装置が提供される。
【０００８】
また、本発明によれば、（ｉ）半導体基板上に、トンネル絶縁膜を介してフローティングゲートを形成する工程と、
（ｉｉ）該フローティングゲートの両側の半導体基板表面に溝を形成する工程と、（ｉｉｉ）該溝内に、その上側面が露出するように、絶縁膜及び導電層を埋め込む工程と、
（ｉｖ）前記溝内に、半導体基板表面と面一又は略面一となるように再度導電層を埋め込む工程と、
（ｖ）前記導電層に不純物を導入する工程と、
（ｖｉ）前記フローティングゲート上に絶縁膜及びコントロールゲートを形成する工程と、
（ｖｉｉ）得られた半導体基板を熱処理して、半導体基板と前記導電層との固相拡散によって、半導体基板表面であって前記フローティングゲートの両側に不純物拡散領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法が提供される。
【０００９】
このような構成により、半導体基板に形成された溝の上側面における絶縁膜で被覆されていない領域において、溝内に埋め込まれた導電層から半導体基板に不純物が拡散し、半導体基板表面のみにソース／ドレイン領域及びビット線として機能する不純物拡散領域を形成することができる。これにより、不純物拡散層域を、半導体基板の浅い領域においてのみ配置することができるため、スケーラビリティを劣化させることなく、高集積、高性能の不揮発性半導体記憶装置が得られる。なお、スケーラビリティの劣化とは、ショートチャンネル効果の増加であり、例えば、メモリセルのサブシュレッショルド特性（Ｓファクター増加）劣化、閾値の急激な低下、オフリーク電流の増加等を意味する。
【００１０】
【発明の実施の形態】
本発明の不揮発性半導体記憶装置は、主として、半導体基板、トンネル絶縁膜、フローティングゲート、絶縁膜、コントロールゲート、ソース／ドレイン領域として機能するビット線から構成される。これらは通常の不揮発性半導体記憶装置を構成し得る材料による単層膜又は積層膜で、任意の膜厚及び形状等により、当該分野で公知の方法によって形成することができる。
半導体基板表面には、フローティングゲートの両側に、溝が形成されている。溝は、特に限定されるものではないが、例えば深さ５０〜４００ｎｍ程度が適当である。この溝は、フローティングゲートの端部と、その端部が一致するように、つまり、フローティングゲートに対して自己整合的に形成されていてもよいし、フローティングゲート端部から所定の間隔を有して配置していてもよい。なお、半導体基板はｐ型であってもよいし、ｎ型であってもよい。また、１以上のｐ型又はｎ型の不純物拡散領域（ウェル）が形成されており、その上に不揮発性半導体記憶装置が形成されていてもよい。
【００１１】
溝は、その内壁の底面と側面の一部（つまり、上側面以外の領域）とが絶縁膜によって被覆されている。ここでの絶縁膜は、不純物の拡散を阻止することができる材料による単層膜又は積層膜及び膜厚で形成することが適当である。上側面の絶縁膜で被覆されていない領域は、後述する溝内に配置する導電層からの不純物の拡散距離を考慮して適宜調整することができ、例えば、溝深さの半分程度以下、４０％程度以下、３０％程度以下又は２０％程度以下が適当である。具体的には、上述したような溝深さの場合には、絶縁膜で被覆されていない領域は、半導体基板表面から１０〜１００ｎｍ程度が適当である。
溝内には、ほぼ完全、つまり、溝が形成されていない半導体基板表面と面一又は略面一で、導電層が埋め込まれている。したがって、導電層は、溝の上側面の絶縁膜が形成されていない領域において、半導体基板と接触している。導電層は、例えば、ｐ型又はｎ型の不純物を含有し得る材料であることが適当であり、例えば、ポリシリコン等が挙げられる。この導電層の不純物濃度は、特に限定されるものではないが、後述する熱処理の後に、ソース／ドレイン領域及びビット線を構成し得る程度の不純物を含有していることが好ましく、例えば、不純物拡散領域形成前の導電層には１×１０１４〜１０１６ｉｏｎｓ／ｃｍ３程度、不純物拡散領域形成後の導電層には１×１０１４〜１０１６ｉｏｎｓ／ｃｍ３程度が挙げられる。なお、導電層には、少なくとも、溝の上側面の絶縁膜が形成されていない領域の近傍において、不純物拡散領域を形成できる程度の不純物を含有していればよいが、導電層全体において均一に含有されていることが好ましい。
【００１２】
半導体基板表面であって、フローティングゲートの両側に、フローティングゲートとその全部又は一部がオーバーラップするように、不純物拡散領域が形成されている。ここでの不純物拡散領域は、上述した溝内の導電層とともにソース／ドレイン領域及びビット線として機能する。不純物拡散領域の不純物濃度は、特に限定されるものではなく、ソース／ドレイン領域及びビット線として良好な機能を果たす程度であることが適当であり、例えば、１×１０１４〜１０１６ｉｏｎｓ／ｃｍ３程度が挙げられる。接合深さは、上述した溝の上側面における絶縁膜が形成されていない領域の深さに応じて、不純物原子の種類、後述する熱処理条件等によって適宜設定され、例えば、絶縁膜が形成されていない領域の深さの１００〜３００％程度が挙げられる。
フローティングゲートの両側であって、導電層の上には絶縁層が配置していることが好ましい。この絶縁層は、導電層を完全に被覆するように配置していれば、どのような形状及び膜厚であってもよいが、例えば、フローティングゲートの膜厚に相当する膜厚であることが適当である。また、この絶縁層は、柱状であってもよいが、その上部が先細形状、つまり、テーパー状（先端にいくほど連続的に細くなる形状）、先端にいくほど段階的に細くなる形状、先端が丸みを帯びている形状等の形状であることが好ましい。これにより、フローティングゲートの上部は、この絶縁層に沿うように、先太形状、つまり逆テーパー状等に形成することができ、フローティングゲートのゲート長を短くしながら、コントロールゲートとの間においてより大きな容量を確保することができる。
【００１３】
本発明の不揮発性半導体記憶装置の製造方法においては、まず、工程（ｉ）のように、半導体基板上に、トンネル絶縁膜を介してフローティングゲートを形成する。ここでのトンネル絶縁膜及びフローティングゲートは、当該分野で公知の材料、膜厚で、公知の方法により形成することができる。なお、ここでのフローティングゲートの形成は、最終的に不揮発性半導体記憶装置において機能するフローティングゲートの形状にまで形成されていなくてもよく、予備的な形状で形成されていてもよい。また、フローティングゲートの上には、後の製造工程におけるエッチング時等におけるダメージを防止するのために、絶縁膜による単層膜又は積層膜を形成していてもよい。また、フローティングゲート、任意に絶縁膜による単層膜又は積層膜を形成した後、それらの側壁にフローティングゲートとは異なる材料によってサイドウォールスペーサを形成してもよい。これにより、後述する溝を形成する場合に、フローティングゲートとサイドウォールスペーサとをマスクとして用いることができる。この結果、フローティングゲートとオーバーラップすることによる、後工程で形成される不純物拡散領域の無効長を短くすることができ、メモリセルのスケーラビリティを向上させることができる。
次いで、工程（ｉｉ）のように、フローティングゲートの両側の半導体基板表面に溝を形成する。溝は、フローティングゲート、任意に絶縁膜による単層膜又は積層膜及びサイドウォールスペーサ等をマスクとして用いて、これらに対して自己整合的にウェットエッチング又はドライエッチング等、例えばＲＩＥ法等によって形成することができる。なお、サイドウォールスペーサが形成されている場合には、溝を形成した後に、サイドウォールスペーサを完全に又は一部のみ除去してもよいし、除去しなくてもよい。
【００１４】
続いて、工程（ｉｉｉ）のように、溝内に、その上側面が露出するように、絶縁膜及び導電層を埋め込む。ここでの絶縁膜と導電層との埋め込みは、例えば、▲１▼まず、絶縁膜を、少なくとも溝の底面及び側面を完全に被覆するように形成する。半導体基板上に存在するフローティングゲートの側面が露出している場合には、その側面も被覆するように絶縁膜を形成することが好ましい。ここでの絶縁膜は、熱酸化、ＣＶＤ法等の公知の方法により形成することができる。膜厚は、例えば、シリコン酸化膜の場合には、１０〜３０ｎｍ程度が挙げられる。▲２▼次いで、導電層を絶縁膜が形成された溝内に埋め込む。この場合の導電膜の埋め込みは、溝を完全に埋め込むことができる程度以上の膜厚であってもよいし、少なくとも溝の一部を埋め込む程度の膜厚であってもよい。▲３▼次に、導電層のみを、導電層の表面が溝の深さより低い位置にくるように、後退させた後、この導電層をマスクとして用いて、絶縁膜を、溝の上側面が露出するように後退させてもよいし、絶縁膜と導電層との双方を同時に溝の上側面が露出するように後退させてもよい。また、導電層の埋め込みが溝の一部を埋め込む程度の膜厚で行われている場合には、溝以外の領域に存在する導電層を除去するのみで、溝内の導電層は必ずしも後退させる必要はなく、この導電層をマスクとして用いて、絶縁膜を溝の上側面が露出するように後退させてもよい。なお、絶縁膜及び導電層の後退は、例えば、ウェットエッチング又はドライエッチング等の当該分野で公知の方法によって行うことができる。また、絶縁膜のエッチング時には、上述したサイドウォールスペーサ、フローティングゲート側面の絶縁膜等の全部又は一部を、同時にエッチング除去してもよい。これらの工程によって、溝の上側面に絶縁膜を配置させずに、溝の底面と上側面以外の側面とを絶縁膜で被覆することができる。
【００１５】
なお、この工程では、導電層はｐ型又はｎ型の不純物原子を導入しながら埋め込んでもよいし、実質的に不純物原子を導入しないように埋め込んでもよい。
次に、工程（ｉｖ）のように、溝内に、半導体基板表面と面一又は略面一となるように再度導電層を埋め込む。ここでの導電層の埋め込みは、先の工程での導電層とともに溝内を略完全に埋め込むことができるような膜厚以上で形成し、溝以外の領域に存在する導電層を除去するか、溝よりも厚膜で形成された部分を後退させることによって行うことができる。なお、この工程では、導電層は、ｐ型又はｎ型の不純物原子を導入しながら埋め込んでもよいし、実質的に不純物原子を導入しないように埋め込んでもよい。
【００１６】
工程（ｖ）では、導電層に不純物を導入する。ただし、この工程（ｖ）は、必ずしも他の工程と独立して、別個に行わなくてもよい。つまり、上記工程（ｉｉｉ）及び／又は（ｉｖ）において、導電層を形成する際に、同時に不純物を導入してもよい。なお、工程（ｉｉｉ）及び（ｉｖ）においては、いずれもの導電層において、工程（ｉｖ）で形成する導電層においてのみ同時に不純物を導入することが好ましい。また、上記工程（ｉｉｉ）及び／又は（ｉｖ）において、導電層の形成と同時に不純物を導入しなかった場合には、これらの工程の後、例えば、イオン注入等によって、溝内の導電層にのみ不純物を導入してもよい。イオン注入等を行う場合には、絶縁膜が形成されていない領域近傍にのみ行ってもよいが、導電層の全体に行うことが好ましい。
その後、工程（ｖｉｉ）において、フローティングゲート上に絶縁膜及びコントロールゲートを形成する。ここでの絶縁膜は、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜のほか、ＰＺＴ、ＰＬＺＴ、ＢＴｉＯ３等の誘電体膜、強誘電体膜等を用いてもよい。コントロールゲートを形成する場合には、フローティングゲート上に、絶縁膜及び導電体膜を形成し、これら膜と、予備パターニングされたフローティングゲートとを、同時にパターニングすることにより、最終的に機能するフローティングゲートと、絶縁膜及びコントロールゲートとを形成することができる。
【００１７】
なお、フローティングゲート上に絶縁膜及びコントロールゲートを形成する前に、フローティングゲートを、隣接するフローティングゲートから電気的に分離するために、フローティングゲート間に絶縁膜を埋め込むことが好ましい。ここでの絶縁膜の埋め込みは、形成されている予備的なフローティングゲート間に、フローティングゲートと同等程度以上の膜厚を有する絶縁膜を形成し、絶縁膜上面をフローティングゲートの上面とほぼ面一となるようにエッチング又はＣＭＰすることにより、行うことができる。なお、フローティングゲート上に絶縁膜による単層膜又は積層膜が形成されている場合には、この際に同時に除去することが好ましい。あるいは、フローティングゲート間に、絶縁膜を、その上面がフローティングゲート上面よりも高い位置にくるように形成し、その絶縁膜を先細に加工し、さらにフローティングゲート上に導電膜を形成して、絶縁膜の先細に沿うような側面を有するフローティングゲートを一体的に積層させてもよい。
工程（ｖｉｉｉ）において、得られた半導体基板を熱処理して、半導体基板と、溝内に埋め込まれた導電層との固相拡散によって、半導体基板表面であってフローティングゲートの両側に不純物拡散領域を形成する。ここでの熱処理は、導電層に不純物を導入した後であれば、工程（ｖｉｉ）の前に行ってもよいし、工程（ｖｉｉ）の後に行ってもよい。熱処理は、例えば、炉アニール、ＲＴＡ等により、５００〜１１００℃程度の温度で、１秒〜３０分間程度行うことが適当である。これにより、半導体基板表面と接触する導電層に含有されている不純物が半導体基板側に固相拡散して、半導体基板表面に不純物拡散領域を形成することができる。以下に、本発明の不揮発性半導体記憶装置及びその製造方法の実施の形態を図面に基づいて説明する。
【００１８】
実施の形態１
この実施の形態の不揮発性半導体記憶装置は、ＮＭＯＳＦＥＴとして、図８（ｖ）に示したように、半導体基板１上に、トンネル絶縁膜３を介してフローティングゲート４ｂが形成されており、フローティングゲート４ｂ上には、ＯＮＯ膜１７からなる絶縁膜と、コントロールゲート１８ｂが形成されている。半導体基板１表面であって、フローティングゲート４ｂの両側には、溝９が形成されている。溝９は、その底面と、側面の上部以外の領域、つまり中部及び下部のみが、シリコン酸化膜１９によって被覆されており、その内部に、溝９が形成されていない半導体基板１とほぼ面一になるように高濃度不純物を含有する第３ポリシリコン膜１１、第２ポリシリコン膜１０からなる導電層が埋め込まれている。また、半導体基板１表面であって、フローティングゲート４ｂの両側には、その一部がフローティングゲート４ｂとオーバーラップするように不純物拡散領域としてソース領域２０及びドレイン領域２１が形成されている。不純物拡散領域は、溝９内を被覆するシリコン酸化膜１９が存在しない溝９の側面において、導電層と接触しており、その接合深さは、半導体基板１と導電層との接触によって拡散する不純物の距離によって設定されている。
【００１９】
フローティングゲート４ｂの両側であって、導電層の上には、フローティングゲート４ｂの膜厚に相当する膜厚の埋め込みシリコン酸化膜領域１５が絶縁層として配置している。絶縁層は、その上部がテーパー状、つまり先細に形成されており、これによって、フローティングゲート４ｂの上部は、絶縁層に沿うように、逆テーパー状、つまり、先太に形成されている。
このような不揮発性半導体記憶装置は、以下の方法により形成することができる。
まず、図１（ａ）に示すように、ｐ型半導体基板１にメモリセルの閾値電圧調整用のイオン２としてボロン又はＢＦ２を、注入エネルギー１０〜４０ｋｅＶ、ドーズ７×１０１２〜３×１０１３ｉｏｎｓ／ｓｍ２の注入条件でイオン注入する。次に、図１（ｂ）に示すように、熱酸化によりトンネル絶縁膜３を８〜１２ｎｍ程度の膜厚で形成した後、ＣＶＤ法により第１ポリシリコン膜４（膜厚３０〜１００ｎｍ）、シリコン酸化膜５（膜厚１００〜３００ｎｍ）、シリコン窒化膜６（膜厚１００〜３００ｎｍ）を順次積層する。次いで、図１（ｃ）  に示すように、リソグラフィー技術を用いてレジストパターン７を形成し、レジストパターン７をマスクとして用いて、シリコン窒化膜６／シリコン酸化膜５／第１ポリシリコン膜４をパターニングし、レジストパターン７を剥離して、その上にシリコン酸化膜５およびシリコン窒化膜６を有するフローティングゲートとなるゲート電極４ａを形成する。
【００２０】
続いて、図２（ｄ）に示すように、ＣＶＤ法により、シリコン酸化膜を１０〜１００ｎｍ程度の膜厚で堆積した後、シリコン酸化膜を異方性エッチングして、サイドウォールスペーサ８を形成する。次に、図２（ｅ）に示すように、シリコン窒化膜６及びサイドウォールスペーサ８をマスクとして、半導体基板１を深さ５０〜４００ｎｍまでエッチングし、溝９を形成する。
その後、図２（ｆ）に示すように、異方性エッチングによりサイドウォールスペーサ８を除去する。次いで、図３（ｇ）に示すように、ＣＶＤ法により、シリコン酸化膜１９を８〜２０ｎｍ程度の膜厚で堆積する。この上に、図３（ｈ）に示すように、ＣＶＤ法により、第２ポリシリコン膜１０を５０〜３００ｎｍの膜厚で堆積し、図３（ｉ）に示すように、ｐ型半導体基板１の表面からエッチバックを行い、第２ポリシリコン膜１０の表面が、溝９が形成されていない半導体基板１表面よりも低く位置するように、第２ポリシリコン膜１０を溝９に埋め込む。次に、図４（ｊ）に示すように、シリコン酸化膜１９を１０〜１００ｎｍ程度、異方性エッチングして溝９側面上部のシリコン酸化膜１９を除去する。
【００２１】
その後、図４（ｋ）に示すように、ＣＶＤ法により、第３ポリシリコン膜１１を５０〜３００ｎｍの膜厚で堆積し、図４（ｌ）に示すように、半導体基板１の表面が露出するまで第３ポリシリコン膜１１をエッチバックし、半導体基板１の表面と第３ポリシリコン膜１１表面とを面一とする。
次いで、図５（ｍ）に示すように、ＣＶＤ法により、シリコン酸化膜を１０〜１００ｎｍ程度の膜厚で堆積した後、シリコン酸化膜の異方性エッチングを行い、少なくともｐ型半導体基板１の表面が露出しないように、サイドウォールスペーサ１２を形成する。
続いて、図５（ｎ）に示すように、例えば、リンまたはヒ素１３を、注入エネルギー５〜４０ｋｅＶ、ドーズ１×１０１４〜１×１０１６ｉｏｎｓ／ｃｍ２の注入条件でイオン注入し、第３ポリシリコン膜に不純物を導入する。なお、このイオン注入は、図４（ｋ）において、第３ポリシリコン膜１１を高濃度不純物を添加したポリシリコンとして堆積するか及び／又は工程図３（ｈ）において、第２ポリシリコン膜１０を高濃度不純物を添加したポリシリコンとして堆積することにより、省略することができる。
【００２２】
図５（ｏ）に示すように、ＨＤＰシリコン酸化膜１４を３００〜５００ｎｍ程度の膜厚で堆積し、シリコン窒化膜６をエッチバックストッパーとして用いて、ＨＤＰシリコン酸化膜１４をＣＭＰ法により平坦化する。次に、図６（ｐ）に示すように、シリコン窒化膜６を除去し、ウェットエッチ法により、シリコン酸化膜５、１４を除去し、図６（ｑ）に示すように、埋め込みシリコン酸化膜領域１５を作成する。次いで、図６（ｒ）に示すように、第４ポリシリコン膜１６を、得られた半導体基板１上全面に５０〜３００ｎｍの膜厚で堆積し、図７（ｓ）に示すように、ＣＭＰ法を用いて第４ポリシリコン膜１６の平坦化を行う。ここで平坦化は、埋め込みシリコン酸化膜１５の表面が露出するまで行う。続いて、図７（ｔ）に示すように、シリコン酸化膜（膜厚４〜５ｎｍ）、シリコン窒化膜（５〜１０ｎｍ）及びシリコン酸化膜（５〜１０ｎｍ）から構成されるＯＮＯ膜１７（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ膜）を積層し、図７（ｕ）に示すように、第５ポリシリコン膜１８を２０〜５０ｎｍ程度の膜厚で堆積する。その後、レジストパターン（図示せず）をリソグラフィー技術を用いてパターンニングした後、レジストパターンをマスクとして、第５ポリシリコン膜１８／ＯＮＯ膜１７／第４ポリシリコン膜１６／第１ポリシリコン膜４からなるゲート電極４ａをパターニングすることによって、フローティングゲート４ｂとコントロールゲート１８ｂを形成する。次に、ボロンまたはＢＦ２を１５〜３０ｋｅＶ、５×１０１２〜１×１０１４ｉｏｎｓ／ｃｍ２の注入条件でイオン注入を行い、コントロールゲート１８ｂ間でかつビット線間の領域に素子分離用不純物拡散層（図示せず）を形成する。
【００２３】
続いて、注入領域の結晶回復及び注入不純物の活性化のため、８００℃の温度で、３０分間程度アニールを行う。これにより、図８（ｖ）に示すように溝９内の高不純物濃度の第３ポリシリコン膜１１の不純物原子が溝９側面上部のシリコン酸化膜１９がない領域から半導体基板１に拡散し、ビット線として機能するソース領域２０及びドレイン領域２１が形成される。
次に、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）保護膜（図示せず）を１００〜１０００ｎｍ程度の膜厚で堆積し、その後、通常の工程に従って、コンタクトホール、アルミ電極などを形成して、不揮発性半導体記憶装置を形成する。このように、上述した製造方法では、特に、図４（  ｊ  ）  の工程において、異方性エッチングを用いて溝９側面上部のシリコン酸化膜１９を除去しているため、トンネル絶縁膜３へのオーバーエッチングを防ぐことができる。また、ゲート電極４ａの側壁にサイドウォールスペーサ８を形成しているため、溝９とゲート電極４ａとのスペースを確保することができる。しかも、図８（ｖ）のソース領域２０及びドレイン領域２１の形成を、溝９の側面上部において、第３ポリシリコン膜１１からの不純物の拡散によって行うため、ソース領域２０及びドレイン領域２１の無効長を短く形成することができる。
【００２４】
実施の形態２
まず、実施の形態１における図２（ｅ）までの工程と同様に、図９（ａ）〜図１０（ｅ）に示すように、ｐ型半導体基板１に溝９を形成する。
次いで、図１０（ｆ）に示すように、熱酸化法によりシリコン酸化膜１９を１０〜２０ｎｍ程度の膜厚で形成し、その上に、図１１（ｇ）に示すように、ＣＶＤ法により、第２ポリシリコン膜１０を５０〜３００ｎｍの膜厚で堆積する。
続いて、第２ポリシリコン膜１０を、図１１（ｈ）に示すように、ｐ型半導体基板１の表面から１０〜５０ｎｍ程度の深さまでエッチバックし、図１１（ｉ）に示すように、ウェットエッチング法を用いてシリコン酸化膜５を１０〜５０ｎｍ程度エッチングし、溝９側壁上部のシリコン酸化膜５を除去する。
次に、図１２（ｊ）に示すように、ＣＶＤ法により、第３ポリシリコン膜１１を５０〜３００ｎｍ程度の膜厚で堆積し、図１２（ｋ）に示すように、第３ポリシリコン膜１１を、ｐ型半導体基板１の表面が露出するまでエッチバックする。次いで、実施の形態１における図５（ｎ）〜図８（ｖ）と同様に、図１２（ｌ）〜図１５（ｔ）の工程を行うことにより、図１５（ｔ）に示すように、不揮発性半導体記憶装置を形成する。
このように、上述した方法では、実施の形態１と同様の効果を得ることができるとともに、特に図１２（ｊ）の工程において、ウエットエッチング法を用いて溝９側壁上部のシリコン酸化膜１９を除去することで、ドライエッチングによるトンネル絶縁膜３のチャージアップダメージを低減することができる。
【００２５】
実施の形態３
まず、実施の形態１における図１（ｃ）までの工程と同様に、図１６（ａ）〜図１６（ｃ）に示すように、ｐ型半導体基板１にフローティングゲートの一部となるゲート電極４ａを形成する。
次に、図１７（ｄ）に示すように、ｐ型半導体基板１を、シリコン窒化膜６をマスクとして、深さ５０〜４００ｎｍまでエッチング除去し、溝９を形成し、図１７（ｅ）に示すように、ＣＶＤ法により、シリコン酸化膜１９を８〜２０ｎｍ程度の膜厚で堆積する。
続いて、得られた半導体基板１上に、図１７（ｆ）に示すように、ＣＶＤ法により、第２ポリシリコン膜１０を５０〜３００ｎｍ程度の膜厚で堆積し、図１８（ｇ）に示すように、第２ポリシリコン膜１０をｐ型半導体基板１の表面から１０〜５０ｎｍの深さまでエッチバックする。
次に、図１８（ｈ）に示すように、シリコン酸化膜５の異方性エッチングを１０〜７０ｎｍ程度行い、溝９側壁上部のシリコン酸化膜５を除去する。
得られた半導体基板１上に、図１８（ｉ）に示すように、ＣＶＤ法により、第３ポリシリコン膜１１を５０〜３００ｎｍ程度の膜厚で堆積し、図１９（ｊ）に示すように、第３ポリシリコン膜１１をｐ型半導体基板１の表面が露出するまでエッチバックする。
次いで、実施の形態１における図５（ｎ）〜図８（ｖ）と同様に、図１９（ｋ）〜図２２（ｓ）に示す工程を行うことにより、図２２（ｓ）に示すように、不揮発性半導体記憶装置を形成する。
このように、上述した方法では、実施の形態１と同様の効果を得ることができるとともに、ゲート電極４ａ側壁にサイドウォールスペーサ８を形成していないため、ゲート電極４ａと溝９とのスペースを削減し、メモリセルの面積を縮小できる。
【００２６】
【発明の効果】
本発明によれば、半導体基板に形成された溝の上側面からフローティングゲート下のチャネル領域に形成された不純物拡散領域を浅く形成することができ、メモリセルのビット線の一部となるソース／ドレイン領域間のパンチスルー電流を低減することができる。したがって、信頼性の高い不揮発性半導体記憶装置を提供することができる。また、これにより、より微細化を実現することができる。特に、溝内に埋め込まれた導電層が不純物を含有しており、不純物拡散領域が、半導体基板と前記導電層との固相拡散によって形成されたものである場合には、不純物拡散層の接合深さを容易に制御することができ、より微細化を図ることができる。
【００２７】
また、溝内に埋め込まれた導電層上に絶縁層が配置し、該絶縁層の上部が先細形状に形成されており、かつフローティングゲートの上部が前記絶縁層の形状に対応して先太形状に形成されてなる場合には、フローティングゲート直下のゲート長を短くして微細化を図りながら、フローティングゲート表面での絶縁膜との接触面積を大きくすることができ、容量を増大させることが可能となる。
さらに、本発明の製造方法によれば、半導体基板の表面に溝を形成し、この溝を利用してビットラインを構成するため、占有面積を低減させながら、半導体基板表面の近傍にのみ不純物拡散層を配置させることができ、簡便な製造工程により、接合リーク等の低減するとともにさらに微細化を図ることができる、高集積、高性能の不揮発性半導体記憶装置を製造することが可能となる。
【００２８】
特に、工程（ｉｉ）において、フローティングゲートの側壁にサイドウォールスペーサを形成した後、フローティングゲート及びサイドウォールスペーサをマスクとして用いて半導体基板表面に溝を形成する場合には、サイドウォールスペーサによって、フローティングゲート下の不純物拡散領域のオーバーラップによる無効長を短くすることができ、これにより、メモリセルのスケーラビリティを向上させることが可能となる。つまり、溝内面に絶縁膜が形成されているため、溝を深くしても基板から深い位置での導体層間（ビット線）のリーク電流（パンチスルー電流）を防ぐことができ、また、溝を基板表面より深く形成することで、溝内における導体層（ビット線）の実効断面積を増加させることが可能となり、ビット線の低抵抗化を実現することが可能となる。また、溝上部の絶縁膜が一部形成されていないところから、不純物拡散層（ソース／ドレイン）が浅く形成されることにより、スケーラビリティの低下を回避することができる。これより、メモリセルの読み出し動作時、ビット線を流れる電流が増加し、読み出し速度の向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の製造方法の一実施の形態を説明するための要部の概略断面工程図である。
【図２】図１の続きの概略断面工程図である。
【図３】図２の続きの概略断面工程図である。
【図４】図３の続きの概略断面工程図である。
【図５】図４の続きの概略断面工程図である。
【図６】図５の続きの概略断面工程図である。
【図７】図６の続きの概略断面工程図である。
【図８】図７の続きの概略断面工程図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法の別の実施の形態を説明するための要部の概略断面工程図である。
【図１０】図９の続きの概略断面工程図である。
【図１１】図１０の続きの概略断面工程図である。
【図１２】図１１の続きの概略断面工程図である。
【図１３】図１２の続きの概略断面工程図である。
【図１４】図１３の続きの概略断面工程図である。
【図１５】図１４の続きの概略断面工程図である。
【図１６】本発明の不揮発性半導体記憶装置の製造方法のさらに別の実施の形態を説明するための要部の概略断面工程図である。
【図１７】図１６の続きの概略断面工程図である。
【図１８】図１７の続きの概略断面工程図である。
【図１９】図１８の続きの概略断面工程図である。
【図２０】図１９の続きの概略断面工程図である。
【図２１】図２０の続きの概略断面工程図である。
【図２２】図２１の続きの概略断面工程図である。
【図２３】従来の不揮発性半導体記憶装置の概略断面図及び平面図である。
【図２４】従来の別の不揮発性半導体記憶装置の概略断面図及び平面図である。
【符号の説明】
１  半導体基板
２  ボロン又はＢＦ２
３  トンネル絶縁膜
４  第１ポリシリコン膜
４ａ  ゲート電極
４ｂ  フローティングゲート
５  シリコン酸化膜
６  シリコン窒化膜
７  レジストパターン
８、１２  サイドウォールスペーサ
９  溝
１０  第２ポリシリコン膜（導電層）
１１  第３ポリシリコン膜（導電層）
１３  リン又は砒素
１４  ＨＤＰシリコン酸化膜
１５  埋め込みシリコン酸化膜領域
１６  第４ポリシリコン膜
１７  ＯＮＯ膜（絶縁膜）
１８  第５ポリシリコン膜
１８ｂ  コントロールゲート
１９  シリコン酸化膜（絶縁膜）
２０  ソース領域（不純物拡散領域）
２１  ドレイン領域（不純物拡散領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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