(57)【要約】【課題】メモリセルにおけるコンデンサとスイッチングトランジスタ間のコンタクト抵抗が高い不良メモリセルが存在した場合、動作周囲温度が低くなるとコンタクト抵抗値が上昇し書き込まれる電荷量が減少するため正常動作しなくなる。しかしながら、温度が高くなると抵抗値が低下するため、製品保証温度以下の検査を実施しなければ不良判別ができない。【解決手段】書き込み期間を自由に選択できる回路（９）を内蔵し、メモリセルに製品仕様の書込みタイミングよりも短いテスト用タイミングでデータの書込み期間を実施し、メモリセルに蓄えられる電荷量を制限した状態で書き込まれたデータが正常かどうかをチェックしてメモリセルの検査を行うことによって、検査環境を低温にしなくても、目的の不良判別を実現できる。【選択図】　　　図１
2004118925.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配置されたメモリコア部およびランダムロジック等で構成されたロジックブロックを備え、前記メモリコア部およびロジックブロックが同一半導体基板上に形成するとともに、
前記ロジックブロック内に前記メモリコア部のメモリセルへのデータの書込み期間を製品仕様の書込みタイミングよりも短いテスト用タイミングに変更する書込みタイミング制御回路を備えた
半導体装置。
【請求項２】
書込みタイミング制御回路は、少なくとも２つ以上のテスト用データ書込みタイミングを設定変更でき、それぞれの書込みタイミングを専用端子を用いて制御するよう構成した
請求項１記載の半導体装置。
【請求項３】
書込みタイミング制御回路は、少なくとも２つ以上のテスト用データ書込みタイミングを設定変更でき、更に外部より入力されるテストモード信号をデコードするデコード回路を持ち、デコード回路から出力された信号により何れのテスト用データの書き込みタイミングを選択するかを決定するよう構成した
請求項１記載の半導体装置。
【請求項４】
２つ以上の書き込みタイミングの内、何れのテスト用書き込みタイミングを選択するかを設定する端子を、ヒューズ等のスイッチを用いてＨｉレベル又はＬｏｗレベルに固定するよう構成した
請求項２または請求項３記載の半導体装置。
【請求項５】
メモリセルがマトリクス状に配置されたメモリコア部およびランダムロジック等で構成されたロジックブロックを備え、前記メモリコア部およびロジックブロックが同一半導体基板上に形成された半導体装置の書き込み検査をするに際し、
前記メモリコア部のメモリセルに製品仕様の書込みタイミングよりも短いテスト用タイミングでデータの書込み期間を実施し、
メモリセルに蓄えられる電荷量を制限した状態で書き込まれたデータが正常かどうかをチェックしてメモリセルの検査を行う
半導体装置の検査方法。
【請求項６】
製品仕様の動作保証温度に応じて決まる低温度にしない検査環境において、前記メモリコア部のメモリセルに製品仕様の書込みタイミングよりも短いテスト用タイミングでデータの書込み期間を実施する
請求項５記載の半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジック回路などと大容量メモリとを同一の半導体基板上に搭載した半導体装置及びその検査方法に関する。
【０００２】
【従来の技術】
近年、ダイナミックＲＡＭ（ＤＲＡＭ）などの大容量メモリとマイクロプロセッサやＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などのロジック回路を一つの半導体基板上に形成された半導体装置や、複数の半導体基板上に形成された半導体集積回路を一つの基板上に配置した半導体装置（ＭＣＭ等）が実用化されてきている。
【０００３】
大容量メモリとロジック回路が一つの基板上に構成されたこの種の半導体装置としては、特許文献１を挙げることができる。この従来の半導体装置におけるＤＲＡＭ書込み動作テスト方法を図８，図２の回路と図９のタイミングチャートを用いて説明する。
【０００４】
まず、テスト時の書込み動作について説明する。
このＤＲＡＭ９５０は、テスト用の各種信号とマイコン７０からＤＲＡＭ９５０へ対して発生する各種信号とを切り換えるセレクタ５１〜５７を有している。ＤＲＡＭテスト信号をハイレベル（＝Ｈ）に設定すると、セレクタ５１〜５７がテスト用の各種信号を選択してＤＲＡＭ９５０をテストモードにする。
【０００５】
時間ｔ２において、／テスト用ロウ制御信号（＝Ｌ）がラッチ回路５９でラッチされ、内部ロウ制御信号であるＩＲＡＳが“Ｈ”に設定され、ラッチ回路５８ではテスト用ロウアドレス“０”がラッチされる。
【０００６】
ＩＲＡＳ　＝　Ｈになると、ロウプリデコーダ６０及び図２のロウデコーダ１００でラッチされたロウアドレス（＝０）がデコードされ、図２のメモリセルブロック０−２００のワード線ＷＬ０が選択されハイレベル（＝Ｈ）になる。
【０００７】
ここで、図２はＤＲＡＭ９５０のメモリコア部８００の詳細を示している。
図２において、ロウデコーダ１００は、ロウプリデコーダ６０からのロウプリデコード信号をデコードし、ワード線選択信号（ＷＬ）やビット線とデータ線の接続トランジスタの制御信号（ＴＧ）等を出力する。２００，２０１，２０２，２０３はメモリセルがマトリクス状に配置されたメモリセルブロック、２０４，２０５，２０６，２０７はビット線上のメモリセル読み出しデータや書き込みデータを増幅するセンスアンプがビット線方向に並んだセンスアンプ列、１０１はメモリコア部の外から入力される入力データをラッチする入力データラッチ、３００はメモリセルから読み出したデータを増幅するリードアンプ、４００はリードアンプから読み出されたデータをラッチする出力データラッチ回路である。
【０００８】
図９の時間ｔ３において、テスト用コラムアドレス　＝　０が図８のラッチ回路６２でラッチされる。テスト用クロックの立ち上がりでの、／テスト用コラム制御信号　＝　Ｌ、／テスト用ライト制御信号　＝　Ｌなので図８のコラム制御回路６１の出力であるＷＥ０　＝　Ｈになった後、ビット線とデータ線の接続イネーブル信号ＴＧＥＮ　＝　Ｈになり、テスト用ロウアドレスが“０”なので、図２のセンスアンプ列２０４が選択され、ビット線とデータ線の接続トランジスタのゲート信号ＴＧ０　＝　Ｈになり、図２の入力データラッチ１０１でラッチされたテスト用入力データ（７：０）が、データ線７〜０に接続されたセンスアンプ及びＷＬ０で選択されたメモリセルに書き込まれる。その後、ＴＧ　＝　Ｌになり、データ線７〜０、／データ線７〜０とセンスアンプの接続がＯＦＦされると、ＩＲＡＳリセット信号　＝　Ｈになり、図８のラッチ回路５９がリセットされＩＲＡＳ　＝　Ｌになる。ＩＲＡＳ　＝　Ｌになるとワード線が非選択（ＷＬ０　＝　Ｌ）になり、ビット線、／ビット線が基準電位にプリチャージされる。
【０００９】
その後はこの様な書込み動作が繰り返され、図２のメモリセルブロック２００，２０１，２０２，２０３の全メモリセル領域にデータが書き込まれる。
次に、テスト時の読み出し動作について説明する。
【００１０】
時間ｔ０ｒにおいて、書き込み動作での時間ｔ２と同じ動作で、図２のメモリセルブロック２００のワード線ＷＬ０が選択され“Ｈ”になる。
時間ｔ１ｒにおいて、テスト用コラムアドレス　＝　０が図８のラッチ回路６２でラッチされる。テスト用クロックの立ち上がりで、／テスト用コラム制御信号＝　Ｌ、／テスト用ライト制御信号　＝　Ｈなので図８のコラム制御回路６１の出力であるＴＧＥＮ　＝　Ｈになり、ラッチロウアドレス　＝　０で、図２のセンスアンプ列２０４が選択されるため、ビット線とデータ線の接続トランジスタのゲート信号ＴＧ０　＝　Ｈになる。そのため、ＷＬ０で選択されたメモリセルの読み出しデータが、センスアンプで増幅されデータ線７〜０に出力されて、そのデータが図２のリードアンプ３００で増幅され、図２の出力データラッチ４００でラッチされる。その後、ＴＧ　＝　Ｌとなり、データ線７〜０、／データ線７〜０とセンスアンプの接続がＯＦＦされると、ＩＲＡＳリセット信号　＝　Ｈとなり、図８のラッチ回路５９がリセットされＩＲＡＳ　＝　Ｌとなる。ＩＲＡＳ　＝　Ｌになるとワード線が非選択（ＷＬ　＝　Ｌ）となり、ビット線、／ビット線が基準電位にプリチャージされる。
【００１１】
時間ｔ２ｒにおいては、ロウアドレス　＝　１になる以外は、時間ｔ０ｒの動作と全く同じである。この様なリード動作が繰り返され、図２のメモリセルブロック２００〜メモリセルブロック２０３からは、書き込み動作時に書き込んだデータが書き込まれているかどうかを書き込みデータと比較して検査を行うことができる。
【００１２】
【特許文献１】
特開２００１−１３５０８０号公報
【００１３】
【発明が解決しようとする課題】
このような従来の半導体装置では、ＤＲＡＭのワード線の活性期間は、クロック周期と内部回路動作とによって決定されており、このような従来の半導体装置を検査する従来の検査方法では、配線のショートなどからくるパターン的な不良や電荷保持時間検査などの製品仕様に合った検査は可能であるが、コンデンサとスイッチングトランジスタで構成された複数のメモリセルがマトリクス状に配置されたメモリコア部の中にコンデンサとスイッチングトランジスタの接続部分のコンタクト抵抗が通常の仕様より高いメモリセルが存在した場合、従来の検査方法を用いた高温検査では良品でも、温度を低くすれば前記コンタクト抵抗値が高くなるため、製品仕様に基づくタイミングではコンデンサに十分な電荷を蓄えることができないものが発生する可能性がある。
【００１４】
この様な十分に電荷を蓄えられない不良メモリセルが存在する製品を検査にて判別するためには、検査装置を低温状態にして、コンデンサとメモリセル間のコンタクト抵抗値を高い状態にし、不良メモリセルのコンデンサに製品仕様での書き込みにより電荷を蓄え、読み出し検査を実施することで判別は可能である。
【００１５】
しかしながら、このような低温検査を実施できる検査装置の導入は、高額な設備投資が必要であり、かつ低温検査工程が必要となることから、チップコストが上昇するという新たな問題が発生する。
【００１６】
また、このような従来の半導体装置では、ＤＲＡＭのワード線の活性期間は、クロック周期と内部回路動作とによって決定され、例えば検査目的のため、ワード線活性期間を所望の値に設定することはできない。
【００１７】
本発明は上記問題点に鑑み、メモリセルにおけるコンデンサとスイッチングトランジスタ間のコンタクト抵抗が高い不良メモリセルが存在するかどうかを、従来のように製品の保証温度以下の検査を実施しなくても検査できる半導体装置及びその検査方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体装置は、メモリセルがマトリクス状に配置されたメモリコア部およびランダムロジック等で構成されたロジックブロックを備え、前記メモリコア部およびロジックブロックが同一半導体基板上に形成するとともに、前記ロジックブロック内に前記メモリコア部のメモリセルへのデータの書込み期間を製品仕様の書込みタイミングよりも短いテスト用タイミングに変更する書込みタイミング制御回路を備えたことを特徴とする。
【００１９】
本発明の半導体装置の検査方法は、メモリセルがマトリクス状に配置されたメモリコア部およびランダムロジック等で構成されたロジックブロックを備え、前記メモリコア部およびロジックブロックが同一半導体基板上に形成された半導体装置の書き込み検査をするに際し、前記メモリコア部のメモリセルに製品仕様の書込みタイミングよりも短いテスト用タイミングでデータの書込み期間を実施し、メモリセルに蓄えられる電荷量を制限した状態で書き込まれたデータが正常かどうかをチェックしてメモリセルの検査を行うことを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の半導体装置およびその検査方法を具体的な各実施の形態に基づいて説明する。
【００２１】
（実施の形態１）
この実施の形態の半導体装置は、書き込み期間を制御するため、内部ロウ制御信号（ＩＲＡＳ）を制御する機能を有する書き込みタイミング制御回路及び、デコード回路、モード設定端子という構成を備えたものである。
【００２２】
図１は本発明の（実施の形態１）の半導体装置を示し、書き込みタイミング制御回路９を内蔵している点が従来例を示した図８とは異なっている。
図１において、９００はＤＲＡＭのメモリコア部８００と制御回路などのロジック回路が単一の半導体基板上で構成された半導体集積回路である。ロジック回路ブロック中のセレクタ１〜７は、ＤＲＡＭテスト信号が“Ｈ”であればテスト信号を、“Ｌ”であれば通常時動作信号を切り換えて出力する。ラッチ回路８は、外部より入力されるクロックにてロウアドレスデータをラッチする。
【００２３】
書き込みタイミング制御回路９は、メモリセルへのデータ書き込み期間を外部からの制御により自由に設定可能である。１０はロウプリデコーダ部、１１はコラム制御回路部、１２はコラムアドレスデータを外部より入力されるクロックにてラッチするラッチ回路、８００はコンデンサとスイッチングトランジスタで構成されたメモリセルがマトリクス状に配置されたメモリセルとデータを増幅するアンプ回路及びその他の制御回路で構成されたメモリコア部で、従来例の項で説明したものと同じである。
【００２４】
図３は書き込みタイミング制御回路９の詳細を示している。
５０１はコラム制御信号と／ロウ制御信号の論理積を出力する第１のＡＮＤ回路、５０２は／ロウ制御信号を反転する第１のインバータ回路、５０３は第１のインバータ回路５０２の出力信号をクロックでラッチする第１のラッチ回路、５０４はビット線とデータ線の接続イネーブル信号であるＴＧＥＮを反転させる第２のインバータ回路、５０５は第２のインバータ回路５０４の出力信号をそれぞれ異なった時間遅延させる遅延回路である。
【００２５】
５０７はゲート回路で、それぞれ遅延量の異なる書き込み期間毎に入力される選択信号に応じて前記遅延回路５０５から出力されるどのデータを選択するかを決定する。
【００２６】
５０８は遅延回路５０５で遅延したＴＧＥＮ信号とラッチ回路５０３の出力信号の論理和を検出するＯＲ回路、５０９はＯＲ回路５０８の出力信号とリセット信号の論理積を検出する第２のＡＮＤ回路である。
【００２７】
５１０は第１のインバータ回路５０２の出力信号をラッチする第２のラッチ回路で、Ｌｏｗの時はロードし、Ｈｉｇｈの時はデータをホールドするロードホールド信号（以降、ＬＨ信号）とＬｏｗの時は出力がＬｏｗになるリセット信号で制御する機能を有する。
【００２８】
５１１は製品仕様に基づいた書き込みタイミングで制御するか、テスト用に制御した書き込みタイミングを用いるかを外部入力信号：ＳＷＰＴＥＳＴで制御可能なセレクト回路である。
【００２９】
図４は遅延回路５０５の詳細を示している。
５５０，５５１，５５２，５５３は遅延素子であり、この（発明の形態１）では、説明簡単のために遅延素子５５０は遅延量６〔ｎ秒〕、遅延素子５５１は遅延量５〔ｎ秒〕、遅延素子５５２は遅延量４〔ｎ秒〕、遅延素子５５３は遅延量３〔ｎ秒〕とする。また、４つの遅延素子を用いているが、この遅延素子は２つ以上いくつあっても問題ではない。
【００３０】
次に、図５の書き込みタイミング制御回路タイミングチャートを用いて、書き込みタイミング制御回路９のテスト時の動作タイミングを説明する。
時間ｔ２において、／テスト用ロウ制御信号　＝　Ｌ及びテスト用コラム制御信号　＝　Ｌに設定され、第１のＡＮＤ回路５０１の出力　＝　Ｌに設定される。また、／テスト用ロウ制御信号　＝　Ｌが第１のインバータ回路５０２で反転され“Ｈ”になり、この“Ｈ”信号を第１のラッチ回路５０３がテスト用クロックの立ち上がりでラッチし、第１のラッチ回路５０３の出力信号（以降、ＲＡＣＦ信号と呼ぶ）が“Ｈ”に設定される。ＲＡＣＦ信号　＝　Ｈに設定されたことで、ＯＲ回路５０８の出力は、ＯＲ回路のもう片方の入力信号である、遅延回路５０５からの出力または、ゲート回路５０７の出力信号に依存せず“Ｈ”に設定される。ここで、第２のラッチ回路５１０のＬＨ信号（＝Ｌ）とリセット信号（＝Ｈ）が設定されたことで、この第２のラッチ回路５１０はテスト用クロックの立ち上がりで第１のインバータ回路５０２の出力信号（＝Ｈ）をラッチし出力信号　＝　Ｈが設定される。テスト時は書き込みタイミング切り換え検査選択信号であるＳＷＰＴＥＳＴ信号　＝　Ｈとなるため、内部ロウ制御信号であるＩＲＡＳ　＝　Ｈに設定される。
【００３１】
時間ｔ３において、／テスト用ロウ制御信号　＝　Ｈ及びテスト用コラム制御信号　＝　Ｈに設定され、第１のＡＮＤ回路５０１の出力が“Ｈ”に設定される。また、”／テスト用ロウ制御信号　　＝　　Ｈ”が第１のインバータ回路５０２で反転され“Ｌ”になり、この“Ｌ”信号を第１のラッチ回路５０３がテスト用クロックの立ち上がりでラッチし、第１のラッチ回路５０３の出力信号（以降、ＲＡＣＦ信号と呼ぶ）が“Ｌ”に設定される。“コラム制御信号　＝　Ｈ”になったことで、テスト用コラムアドレスが図１のコラム制御回路１１でデコードされ、ビット線とデータ線の接続イネーブル信号であるＴＧＥＮ信号を出力し、その信号が、書き込みタイミング制御回路に入力される。入力されたＴＧＥＮ信号は、第２のインバータ回路５０４で反転され、遅延回路５０５に入力される。遅延回路５０５内で（実施の形態１）では４つに分岐した／ＴＧＥＮ信号がそれぞれ異なる遅延量を持った遅延素子を通りゲート回路５０７に入力される。ここに遅延量選択信号：ＳＷＰＴＥＳＴ０　＝　Ｈ、ＳＷＰＴＥＳＴ１　＝　Ｌ、ＳＷＰＴＥＳＴ２　＝　Ｌ　がそれぞれ入力され、遅延素子５５１（遅延量５〔ｎ秒〕）を通った／ＴＥＧＮ信号が選択される。ここで選択された信号（以降、ＴＧＤＬ信号）とＲＡＣＦ信号のＯＲをＯＲ回路５０８でとり、第２のラッチ回路５１０のリセット信号として設定される。第２のラッチ回路５１０は、ＬＨ信号　＝　Ｈのため、リセット信号であるＴＧＤＬ信号　＝　Ｌになる時以外は前段のデータを保持する。従って、書き込みタイミング切り換え検査選択信号であるＳＷＰＴＥＳＴ信号＝　Ｈのため、ＴＧＥＮ信号の５〔ｎ秒〕遅延信号であるＴＧＤＬ信号　＝　Ｌとなった時点で、第２のラッチ回路５１０の出力が“Ｌ”となり、ＩＲＡＳ　＝　Ｌとなる。ＩＲＡＳ　＝　Ｌになるとワード線が非選択（ＷＬ０　＝　Ｌ）になり、ビット線、／ビット線が基準電位にプリチャージされ、一連の書き込み動作が終了する。
【００３２】
上記の構成のＤＲＡＭ９００の検査方法を説明する。
まず、テスト時の書込み動作について説明する。
ＤＲＡＭテスト信号　＝　Ｈに設定して、ＤＲＡＭ９００をテストモードにする。
【００３３】
図５に示す時間ｔ２において、／テスト用ロウ制御信号　＝　Ｌが書き込みタイミング制御回路９に入力され、内部ロウ制御信号であるＩＲＡＳ　＝　Ｈに設定され、ラッチ回路８でテスト用ロウアドレス０がラッチされる。ＩＲＡＳ　＝　Ｈになるとロウプリデコーダ１０及び図２のロウデコーダ１００でラッチされたロウアドレス（＝０）がデコードされ、メモリセルブロック０−２００のワード線ＷＬ０が選択されＨになる。
【００３４】
時間ｔ３において、テスト用コラムアドレス　＝　０がラッチ回路１２でラッチされる。テスト用クロックの立ち上がりで、／テスト用コラム制御信号　＝　Ｌ、／テスト用ライト制御信号　＝　Ｌなのでコラム制御回路１１の出力であるＷＥ０＝　Ｈになった後、ビット線とデータ線の接続イネーブル信号ＴＧＥＮ　＝　Ｈになり、ラッチロウアドレス　＝　０なので、センスアンプ列０−２０４が選択され、ビット線とデータ線の接続トランジスタのゲート信号ＴＧ０　＝　Ｈになり、入力データラッチ１０１でラッチされたテスト用入力データ（７：０）が、データ線７〜０に接続されたセンスアンプ及びＷＬ０で選択されたメモリセルに書き込まれる。
【００３５】
また、図１の書き込みタイミング制御回路の動作として、／テスト用ロウ制御信号　＝　Ｈ及びテスト用コラム制御信号　＝　Ｈに設定され、図３の第１のＡＮＤ回路５０１の出力　＝　Ｈに設定される。また、／テスト用ロウ制御信号　＝　Ｈが図３の第１のインバータ回路５０２で反転され“Ｌ”になり、この“Ｌ”信号を図３の第１のラッチ回路５０３がテスト用クロックの立ち上がりでラッチし、図３の第１のラッチ回路５０３の出力信号（以降、ＲＡＣＦ信号と呼ぶ）が“Ｌ”に設定される。コラム制御信号　＝　Ｈになったことで、テスト用コラムアドレスが図１のコラム制御回路１１でデコードされ、ビット線とデータ線の接続イネーブル信号であるＴＧＥＮ信号を出力し、その信号が、図１の書き込みタイミング制御回路９に入力される。入力されたＴＧＥＮ信号は、図３の第２のインバータ回路５０４で反転され、図３の遅延回路５０５に入力される。図３の遅延回路５０５内で（実施の形態１）では４つに分岐した／ＴＧＥＮ信号がそれぞれ異なる遅延量を持った遅延素子を通り図３のゲート回路５０７に入力される。ここに選択信号ＳＷＰＴＥＳＴ０　＝　Ｈ、ＳＷＰＴＥＳＴ１　＝　Ｌ、ＳＷＰＴＥＳＴ２　＝　Ｌがそれぞれ入力され、図４の遅延素子５５１（遅延量５〔ｎ秒〕）を通った／ＴＥＧＮ信号が選択される。ここで選択された信号（以降、ＴＧＤＬ信号）とＲＡＣＦ信号のＯＲを図３のＯＲ回路５０８でとり、図３の第２のラッチ回路５１０のリセット信号として設定される。図３の第２のラッチ回路５１０は、ＬＨ信号　＝　Ｈ、のため、リセット信号であるＴＧＤＬ信号　＝　Ｌになる時以外は前段のデータを保持する。従って、書き込みタイミング切り換え検査選択信号であるＳＷＰＴＥＳＴ信号　＝　Ｈのため、ＴＧＥＮ信号の５〔ｎ秒〕遅延信号であるＴＧＤＬ信号　＝　Ｌとなった時点で、図３の第２のラッチ回路５１０の出力が“Ｌ”となり、ＩＲＡＳ　＝　Ｌとなる。ＩＲＡＳ　＝　Ｌになるとワード線が非選択（ＷＬ０　＝　Ｌ）になり、ビット線、／ビット線が基準電位にプリチャージされる。その後はこの様な書込み動作が繰り返され、メモリセルブロック０−２００からメモリセルブロック３−２０３の全メモリセル領域にデータが書き込まれる。
【００３６】
メモリセルのコンデンサとスイッチングトランジスタの間のコンタクト抵抗値が高いメモリセルが存在した場合、正常なメモリセルと、コンタクト抵抗値の高い不良メモリセルの間にコンデンサに蓄積した電荷量に差がでる。
【００３７】
この様な不良メモリセルが存在するメモリコアで、この（実施の形態１）で説明した書き込みタイミング制御回路９を用いて、正常なメモリセルが正常に動作する様に電荷を書き込む期間を制限することで、コンタクト抵抗値が高い不良メモリセルには正常に動作するに十分な電荷がコンデンサに蓄積されなくなる。この状態で、従来の技術で説明した様な一般的に知られているメモリセルの読み出し検査を実施することで、電荷が十分に書き込まれていない不良メモリセルは読み出し不良となり、不良品のスクリーニングが可能となる。
【００３８】
更に、実際の検査時には、製品の評価結果から、検査時の書き込み期間を固定し、外部端子数を削減するために、従来知られている方法で、遅延量選択端子にヒューズ等のスイッチを介して“Ｈ”レベル又は“Ｌ”レベルに固定して使用することも可能である。
【００３９】
（実施の形態２）
図６は図３に示した（実施の形態１）における書き込みタイミング制御回路９の別の実施例を示す。全体的な構成は図１と同じである。メモリコア部８００の構成は図２と同じである。
【００４０】
図６に示す（実施の形態２）における書き込みタイミング制御回路９は次のように構成されている。
５２１はコラム制御信号と／ロウ制御信号との論理積を検出する第１のＡＮＤ回路、５２２は／ロウ制御信号を反転する第１のインバータ回路、５２３は第１のインバータ回路５２２の出力信号をクロックでラッチする第１のラッチ回路、５２４はビット線とデータ線の接続イネーブル信号であるＴＧＥＮを反転させる第２のインバータ回路、５２５は第２のインバータ回路５２４の出力信号をそれぞれ異なった時間遅延させる遅延回路である。
【００４１】
５２７は（実施の形態１）のゲート回路５０７に相当するゲート回路である。５２６はデコード回路で、遅延回路５２５で異なる遅延量で遅延させたＴＧＥＮ信号の内、どの遅延量のデータを選択するかを外部から入力されたモード設定信号をデコードし、選択された信号のみ“Ｈ”信号を出力する。ゲート回路５２７はデコード回路５２６の出力信号を受け遅延回路５２５から出力されるデータをデコードする。
【００４２】
５２８は遅延回路５２５で遅延したＴＧＥＮ信号とラッチ回路５２３の出力信号の論理和を検出するＯＲ回路、５２９はＯＲ回路の出力信号とリセット信号の論理積を検出する第２のＡＮＤ回路である。
【００４３】
５３０は第１のインバータ回路の出力信号をラッチする第２のラッチ回路で、Ｌｏｗの時はロードし、Ｈｉｇｈの時はデータをホールドするロードホールド信号（以降、ＬＨ信号）とＬｏｗの時は出力がＬｏｗになるリセット信号で制御する機能を有する。
【００４４】
５３１はセレクト回路、製品仕様に基づいた書き込みタイミングで制御するか、テスト用に制御した書き込みタイミングを用いるかを外部入力信号：ＳＷＰＴＥＳＴで選択する。
【００４５】
図６の遅延回路５２５は（実施の形態１）の遅延回路５０５と同じである。
次に、図６の書き込みタイミング制御回路図と図７の書き込みタイミング制御回路タイミングチャートを用いて、この（実施の形態２）の特徴である本発明の図１にある書き込みタイミング制御回路９のテスト時の動作タイミングについて説明する。
【００４６】
時間ｔ２において、／テスト用ロウ制御信号　＝　Ｌ及びテスト用コラム制御信号　＝　Ｌに設定され、第１のＡＮＤ回路５２１の出力　＝　Ｌに設定される。また、／テスト用ロウ制御信号　＝　Ｌが第１のインバータ回路５２２で反転され“Ｈ”になり、この“Ｈ”信号を第１のラッチ回路５２３がテスト用クロックの立ち上がりでラッチし、第１のラッチ回路５２３の出力信号（以降、ＲＡＣＦ信号と呼ぶ）が“Ｈ”に設定される。ＲＡＣＦ信号　＝　Ｈに設定されたことで、ＯＲ回路５２９の出力は、ＯＲ回路のもう片方の入力信号である、遅延回路５２５からの出力又は、ゲート回路５２７の出力信号に依存せず“Ｈ”に設定される。ここで、第２のラッチ回路５３０のＬＨ信号（＝Ｌ）とリセット信号（＝Ｈ）が設定されたことで、この第２のラッチ回路５３０はテスト用クロックの立ち上がりで第１のインバータ回路５２２の出力信号（＝Ｈ）をラッチし出力信号　＝　Ｈが設定される。テスト時は書き込みタイミング切り換え検査選択信号であるＳＷＰＴＥＳＴ信号　＝　Ｈとなるため、内部ロウ制御信号であるＩＲＡＳ　＝　Ｈに設定される。
【００４７】
時間ｔ３において、／テスト用ロウ制御信号　＝　Ｈ及びテスト用コラム制御信号　＝　Ｈに設定され、第１のＡＮＤ回路５２１の出力　＝　Ｈに設定される。また、／テスト用ロウ制御信号　＝　Ｈが第１のインバータ回路５２２で反転され“Ｌ”になり、この“Ｌ”信号を第１のラッチ回路５２３がテスト用クロックの立ち上がりでラッチし、第１のラッチ回路５２３の出力信号（以降、ＲＡＣＦ信号と呼ぶ）が“Ｌ”に設定される。コラム制御信号　＝　Ｈになったことで、テスト用コラムアドレスが図１のコラム制御回路１１でデコードされ、ビット線とデータ線の接続イネーブル信号であるＴＧＥＮ信号を出力し、その信号が、書き込みタイミング制御回路に入力される。入力されたＴＧＥＮ信号は、第２のインバータ回路５２４で反転され、遅延回路５２５に入力される。遅延回路５２５内で（　実施の形態２）では４つに分岐した／ＴＧＥＮ信号がそれぞれ異なる遅延量を持った遅延素子を通りゲート回路５２７に入力される。また、テストモード選択信号ＳＷＰＴＥＳＴ０　＝　Ｌ、ＳＷＰＴＥＳＴ１　＝　Ｌがデコード回路５２６に入力され、それぞれのデータをデコード回路５２６でデコードする。
【００４８】
この（実施の形態２）では遅延回路５２５のＢ出力（遅延量５〔ｎ秒〕）を通った／ＴＥＧＮ信号が選択される。ここで選択された信号（以降、ＴＧＤＬ信号）とＲＡＣＦ信号のＯＲをＯＲ回路５２８でとり、第２のラッチ回路５３０のリセット信号として設定される。第２のラッチ回路５３０は、ＬＨ信号　＝　Ｈ、のため、リセット信号であるＴＧＤＬ信号　＝　Ｌになる時以外は前段のデータを保持する。従って、書き込みタイミング切り換え検査選択信号であるＳＷＰＴＥＳＴ信号　＝　Ｈのため、ＴＧＥＮ信号の５〔ｎ秒〕遅延信号であるＴＧＤＬ信号　＝　Ｌとなった時点で、第２のラッチ回路５３０の出力が“Ｌ”となり、ＩＲＡＳ　＝　Ｌとなる。ＩＲＡＳ　＝　Ｌになるとワード線が非選択（ＷＬ０　＝　Ｌ）になり、ビット線、／ビット線が基準電位にプリチャージされ、一連の書き込み動作が終了する。
【００４９】
次に、図７を用いてこの（実施の形態２）のＤＲＡＭ９００の検査方法について説明する。
まず、テスト時の書込み動作について説明する。
【００５０】
ＤＲＡＭテスト信号　＝　Ｈに設定して、ＤＲＡＭ９００をテストモードにする。時間ｔ２において、／テスト用ロウ制御信号　＝　Ｌが書き込みタイミング制御回路９に入力され、内部ロウ制御信号であるＩＲＡＳ　＝　Ｈに設定され、ラッチ回路８でテスト用ロウアドレス０がラッチされる。ＩＲＡＳ　＝　Ｈになるとロウプリデコーダ１０及び図２のロウデコーダ１００でラッチされたロウアドレス（＝０）がデコードされ、メモリセルブロック０−２００のワード線ＷＬ０が選択されＨになる。時間ｔ３において、テスト用コラムアドレス　＝　０がラッチ回路１２でラッチされる。テスト用クロックの立ち上がりで、／テスト用コラム制御信号　＝　Ｌ、／テスト用ライト制御信号　＝　Ｌなのでコラム制御回路１１の出力であるＷＥ０　＝　Ｈになった後、ビット線とデータ線の接続イネーブル信号ＴＧＥＮ　＝　Ｈになり、ラッチロウアドレス　＝　０なので、センスアンプ列０−２０４が選択され、ビット線とデータ線の接続トランジスタのゲート信号ＴＧ０　＝　Ｈになり、入力データラッチ１０１でラッチされたテスト用入力データ（７：０）が、データ線７〜０に接続されたセンスアンプ及びＷＬ０で選択されたメモリセルに書き込まれる。
【００５１】
また、図１の書き込みタイミング制御回路の動作として、／テスト用ロウ制御信号　＝　Ｈ及びテスト用コラム制御信号　＝　Ｈに設定され、図６の第１のＡＮＤ回路５２１の出力　＝　Ｈに設定される。また、／テスト用ロウ制御信号　＝　Ｈが図６の第１のインバータ回路５２２で反転され“Ｌ”になり、この“Ｌ”信号を図６の第１のラッチ回路５２３がテスト用クロックの立ち上がりでラッチし、図６の第１のラッチ回路５２３の出力信号（以降、ＲＡＣＦ信号と呼ぶ）が“Ｌ”に設定される。コラム制御信号　＝　Ｈになったことで、テスト用コラムアドレスが図１のコラム制御回路１１でデコードされ、ビット線とデータ線の接続イネーブル信号であるＴＧＥＮ信号を出力し、その信号が、図１の書き込みタイミング制御回路９に入力される。入力されたＴＧＥＮ信号は、図６の第２のインバータ回路５２４で反転され、図６の遅延回路５２５に入力される。図６の遅延回路５２５内で、この（実施の形態２）では４つに分岐した／ＴＧＥＮ信号がそれぞれ異なる遅延量を持った遅延素子を通り図６のゲート回路５２７に入力される。また、テストモード選択信号ＳＷＰＴＥＳＴ０　＝　Ｌ、ＳＷＰＴＥＳＴ１　＝　Ｌがデコード回路５２６に入力され、それぞれのデータをデコード回路５２６でデコードする。
【００５２】
この（実施の形態２）では遅延回路５２５のＢ出力（遅延量５〔ｎ秒〕）を通った／ＴＥＧＮ信号が選択される。ここで選択された信号（以降、ＴＧＤＬ信号）とＲＡＣＦ信号の論理和を図６のＯＲ回路５２８で検出し、図６の第２のラッチ回路５３０のリセット信号として設定される。図６の第２のラッチ回路５３０は、ＬＨ信号　＝　Ｈのため、リセット信号であるＴＧＤＬ信号　＝　Ｌになる時以外は前段のデータを保持する。従って、書き込みタイミング切り換え検査選択信号であるＳＷＰＴＥＳＴ信号　＝　Ｈのため、ＴＧＥＮ信号の５〔ｎ秒〕遅延信号であるＴＧＤＬ信号　＝　Ｌとなった時点で、図６の第２のラッチ回路５３０の出力が“Ｌ”となり、ＩＲＡＳ　＝　Ｌとなる。ＩＲＡＳ　＝　Ｌになるとワード線が非選択（ＷＬ０　＝　Ｌ）になり、ビット線、／ビット線が基準電位にプリチャージされる。その後はこの様な書込み動作が繰り返され、メモリセルブロック０−２００からメモリセルブロック３−２０３の全メモリセル領域にデータが書き込まれる。
【００５３】
メモリセルのコンデンサとスイッチングトランジスタの間のコンタクト抵抗値が高いメモリセルが存在した場合、正常なメモリセルと、コンタクト抵抗値の高い不良メモリセルの間にコンデンサに蓄積した電荷量に差がでる。この様な不良メモリセルが存在するメモリコアで、この（実施の形態２）で説明した書き込みタイミング制御回路を用いて、正常なメモリセルが正常に動作する様に電荷を書き込む期間を制限してやることで、コンタクト抵抗値が高い不良メモリセルには正常に動作するに十分な電荷がコンデンサに蓄積されなくなる。この状態で、従来の技術で説明した様な一般的に知られているメモリセルの読み出し検査を実施することで、電荷が十分に書き込まれていない不良メモリセルは読み出し不良となり、不良品のスクリーニングが可能となる。
【００５４】
更に、実際の検査時には、製品の評価結果から、検査時の書き込み期間を固定し、外部端子数を削減するために、従来知られている方法で、遅延量選択端子にヒューズ等のスイッチを介して“Ｈ”レベル又は“Ｌ”レベルに固定して使用することも可能である。
【００５５】
【発明の効果】
以上のように本発明の半導体装置は、メモリセルがマトリクス状に配置されたメモリコア部およびランダムロジック等で構成されたロジックブロックを備え、前記メモリコア部およびロジックブロックが同一半導体基板上に形成するとともに、前記ロジックブロック内に前記メモリコア部のメモリセルへのデータの書込み期間を製品仕様の書込みタイミングよりも短いテスト用タイミングに変更する書込みタイミング制御回路を備えたので、電荷をメモリセルのコンデンサ部分に蓄える期間を自由に変更することができる。
【００５６】
また、この半導体装置を検査する本発明の半導体装置の検査方法は、メモリセルがマトリクス状に配置されたメモリコア部およびランダムロジック等で構成されたロジックブロックを備え、前記メモリコア部およびロジックブロックが同一半導体基板上に形成された半導体装置の書き込み検査をするに際し、前記メモリコア部のメモリセルに製品仕様の書込みタイミングよりも短いテスト用タイミングでデータの書込み期間を実施し、メモリセルに蓄えられる電荷量を制限した状態で書き込まれたデータが正常かどうかをチェックしてメモリセルの検査を行うので、半導体検査テスターの制約に囚われずに検査条件を設定することができ、高価な高精度の半導体検査テスター等の設備投資の必要が無い。また、コンタクト抵抗値等周囲温度が低くなることで特性が悪化する不良に対して、本来であれば低温検査テスター装置等の設備が必要となってくるが、本発明を使用することにより高温状態でも同様の条件を作り上げることが可能となり、新たな莫大な設備投資の必要が無い。
【００５７】
本発明では以上のような効果が期待でき、総合的にコストパフォーマンスのある半導体装置及び検査手法を実現することができる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）の半導体装置の構成図
【図２】メモリコア部の回路図
【図３】同実施の形態の書き込みタイミング制御回路の構成図
【図４】本発明の（実施の形態１）の遅延回路の構成図
【図５】同実施の形態の書き込みテストタイミングチャート
【図６】本発明の（実施の形態２）の書き込みタイミング制御回路の構成図
【図７】本発明の（実施の形態２）の書き込みテストタイミングチャート
【図８】従来の技術における半導体装置の構成図
【図９】同従来例のテスト時のタイミングチャート
【符号の説明】
１〜７　　セレクタ
８，１２，５０３，５１０，５２３，５３０　　ラッチ回路
９　　書き込みタイミング制御回路
１０　　ロウプリデコーダ
１１　　コラム制御回路
１００　　ロウデコーダ
１０１　　入力データラッチ
２００〜２０３　　メモリセルブロック
２０４〜２０７　　センスアンプ列
３００　　リードアンプ
４００　　出力データラッチ
５０１，５０９　　第１，第２のＡＮＤ回路
５０２，５０４　　第１，第２のインバータ回路
５０３，５１０　　第１，第２のラッチ回路
５０５，５２５　　遅延回路
５０７，５２７　　ゲート回路
５０８，５２８　　ＯＲ回路
５１１　　セレクト回路
５２２，５２４　　第１，第２のインバータ回路
５２６　　　デコード回路
５５０，５５１，５５２，５５３　　遅延素子
８００　　メモリコア部
９００　　ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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