(57)【要約】【課題】入力データの入力が開始された後当該入力データの記録が開始されるまでの時間を短くする。【解決手段】例えば、１２トラックに、３６個の積符号を用いたＥＣＣブロックを、３スキャンで記録する。最初は内符号演算データ系列を構成するビデオデータのデータ列にＣ１パリティが付加されてなる第１のシンクブロックを順次記録する。この第１のシンクブロックの記録が終了した後に、内符号演算データ系列を構成するＣ２パリティのデータ列にＣ１パリティが付加されてなる第２のシンクブロックを順次記録する。Ｃ２パリティを後からまとめて記録するものであって、当該Ｃ２パリティに関しては記録されるまでに演算が終了していればよい。そのため、１２トラックに記録すべきビデオデータのひとまとまりである１フィールド分を、ＥＣＣエンコーダに全て取り込む前に、当該ビデオデータの記録を開始できる。【選択図】        図７
2004310858.tif 000002
【特許請求の範囲】
【請求項１】
入力データに対して符号化単位毎に積符号を用いたエラー訂正符号化を行い、該エラー訂正符号化された一個または複数個の符号化単位のデータを記録媒体の一本または複数本のトラックに記録するデータ記録方法であって、
上記一本または複数本のトラックに対して、最初は内符号演算データ系列を構成する上記入力データのデータ列に内符号パリティを付加してなる第１のシンクブロックを順次記録し、該第１のシンクブロックの記録が終了した後に内符号演算データ系列を構成する外符号パリティのデータ列に内符号パリティを付加してなる第２のシンクブロックを順次記録する
ことを特徴とするデータ記録方法。
【請求項２】
上記一本または複数本の記録トラックに記録されるエラー訂正符号化された一個または複数個の符号化単位のデータのそれぞれにおける外符号パリティの演算を複数回に分けて処理する
ことを特徴とする請求項１に記載のデータ記録方法。
【請求項３】
入力データに対して符号化単位毎に積符号を用いたエラー訂正符号化を行い、該エラー訂正符号化された一個または複数個の符号化単位のデータを記録媒体の一本または複数本のトラックに対して記録するデータ記録装置であって、
符号化単位毎に外符号演算データ系列を構成するデータ列に対して外符号パリティを演算して得る外符号パリティ演算手段と、
符号化単位毎に内符号演算データ系列を構成するデータ列に対して内符号パリティを演算して得る内符号パリティ演算手段と、
上記一本または複数本のトラックに対して、最初は内符号演算データ系列を構成する上記入力データのデータ列に上記内符号パリティ演算手段で演算して得られた内符号パリティを付加してなる第１のシンクブロックを順次記録し、該第１のシンクブロックの記録が終了した後に、内符号演算データ系列を構成する、上記外符号パリティ演算手段で演算されて得られた外符号パリティのデータ列に上記内符号パリティ演算手段で演算して得られた内符号パリティを付加してなる第２のシンクブロックを順次記録する記録手段と
を備えることを特徴とするデータ記録装置。
【請求項４】
上記記録媒体の一本または複数本のトラックに対して、エラー訂正符号化されたｎ個（ｎは２以上の整数）の符号化単位のデータを記録し、
上記外符号演算手段は、外符号パリティを演算するための演算器を、少なくとも上記ｎ個有する
ことを特徴とする請求項３に記載のデータ記録装置。
【請求項５】
上記記録媒体の一本または複数本のトラックに対して、エラー訂正符号化さたｎ個（ｎは２以上の整数）の符号化単位のデータを記録し、
上記外符号演算手段は、外符号パリティを演算するための演算器を、上記ｎ個より少ない個数有し、上記ｎ個の符号化単位のデータのそれぞれにおける外符号パリティの演算を複数回に分けて処理する
ことを特徴とする請求項３に記載のデータ記録装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばデジタルビデオテープレコーダ等に適用して好適なデータ記録方法およびデータ記録装置に関する。詳しくは、この発明は、入力データに対して符号化単位毎に積符号を用いたエラー訂正符号化を行い、このエラー訂正符号化された一個または複数個の符号化単位のデータを記録媒体の一本または複数本のトラックに記録する際に、最初は内符号演算データ系列を構成する入力データのデータ列に内符号パリティを付加してなる第１のシンクブロックを順次記録し、その後に内符号演算データ系列を構成する外符号パリティのデータ列に内符号パリティを付加してなる第２のシンクブロックを順次記録することによって、入力データの入力が開始された後当該入力データの記録が開始されるまでの時間が短くなるようにしたデータ記録方法およびデータ記録装置に係るものである。
【０００２】
【従来の技術】
従来、入力ビデオデータのひとまとまり毎に、一個または複数個の符号化単位をもって積符号を用いたエラー訂正符号化を行い、このエラー訂正符号化された一個または複数個の符号化単位のデータを記録媒体、例えば磁気テープ上の一本または複数本の傾斜トラックに記録するデジタルビデオテープレコーダが提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平０９−２４７７０９号公報
【０００４】
【発明が解決しようとする課題】
上述した特許文献１のように、入力ビデオデータに対して符号化単位毎に積符号を用いたエラー訂正符号化を行って記録をするデジタルビデオテープレコーダにあっては、Ｃ２パリティ（外符号パリティ）の部分を、例えば、図１７に示すように各傾斜トラックの最初および最後の部分に配置して記録していた。図１７は、１フィールド分のビデオデータが１２本の傾斜トラックに記録されるようになされた例である。この場合、１回のスキャンでは４個のヘッドにより４トラックが並行してスキャンされ、従って１２トラックは３回のスキャンで全てスキャンされる。
【０００５】
このように、Ｃ２パリティの部分を各傾斜トラックの最初および最後の部分に配置して記録する場合、各傾斜トラックの最初および最後の部分には、Ｃ１演算データ系列を構成するＣ２パリティのデータ列にＣ１パリティ（内符号パリティ）が付加されてなるシンクブロックが順次記録され、一方各傾斜トラックの中央の部分には、Ｃ１演算データ系列を構成するビデオデータのデータ列にＣ１パリティが付加されてなるシンクブロックが順次記録される。
【０００６】
この場合、最初にＣ２パリティの部分を記録するまでに、当該Ｃ２パリティの演算が終了している必要がある。そのため、結果的に、入力ビデオデータのひとまとまりを全て取り込んだ後、Ｃ２パリティを演算し、その演算が完了するまで、傾斜トラックへの記録を開始することができなかった。
【０００７】
例えば、入力ビデオデータのひとまとまりが上述した１フィールドである場合、これを全て取り込むまで１フィールドの時間Ｔ１がかかり、さらにＣ２パリティを演算するまでに時間Ｔ２がかかったとすると、ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）エンコーダにおけるシステムディレイＴａはＴ１＋Ｔ２となり、長いシステムディレイが発生する。図１８は、ＥＥＣエンコーダにおける、従来のシステムディレーＴａを示しており、実線ａはビデオデータの入力経過を示しており、破線ｂはＣ２パリティおよびビデオデータの出力経過を示している。
【０００８】
このようにＥＣＣエンコーダにおけるシステムディレイＴａが長くなると、入力データの入力が開始された後当該入力データの記録が開始されるまでの時間も長くなり、以下のような不都合が発生する。
【０００９】
▲１▼記録されたビデオデータを直ちに再生して確認する際に、入力ビデオデータによる画像に対して、再生ビデオデータによる画像が時間的に大きくずれ、ユーザによる確認作業が困難となる。
【００１０】
▲２▼プリリード編集を実行するために、記録ヘッドと再生ヘッドの取り付け高さを大きくずらさなければならず、有効トラック長の短縮によるＳ／Ｎの劣化が生じる。
【００１１】
ここで、プリリード編集とは、テープの所定部分に記録されている所定フレームのビデオデータを再生し、当該所定フレームのビデオデータにテロップデータを挿入する等の処理を行い、その後に当該所定フレームのビデオデータを、テープ上の上述の所定部分に再記録する、という編集である。
【００１２】
図１９は、プリリード編集システムの一例を示している。再生ヘッドＨｐではテープ３０１の所定部分に記録されている所定フレームのビデオデータを再生する。この場合、再生ヘッドＨｐで再生される再生信号は再生アンプ３０２で増幅され、さらに等化回路３０３で波形等化された後に復号回路３０４に供給される。復号回路３０４では、波形等化後の再生信号に対して、例えばビタビアルゴリズムを利用した復号化の処理が行われる。
【００１３】
復号回路３０４より出力されるビデオデータはＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）デコーダ３０５に供給される。このＥＣＣデコーダ３０５では、ビデオデータに付加されているパリティを用いてエラー訂正が行われる。このＥＣＣデコーダ３０５より出力されるエラー訂正後のビデオデータはビデオ伸長回路３０６に供給されてデータ伸長が行われる。
【００１４】
ビデオ伸長回路３０６より出力されるビデオデータＶａはスイッチ回路ＳＷのａ側の固定端子に供給され、このスイッチ回路ＳＷのｂ側の固定端子には、ビデオデータＶａに挿入すべき、例えばテロップデータＳｔが供給される。この場合、スイッチ回路ＳＷは、テロップデータＳｔの供給期間はｂ側に接続され、その他の期間はａ側に接続される。これにより、スイッチ回路ＳＷからは、テロップデータＳｔが挿入されたビデオデータＶｂが出力される。
【００１５】
スイッチ回路ＳＷより出力されるビデオデータＶｂはビデオ圧縮回路３０７に供給されてデータ圧縮が行われる。この場合、例えばビデオデータＶｂが８×８画素の二次元ブロックに分割され、ＤＣＴ（Ｄｉｓｃｒｅｔｅ  Ｃｏｓｉｎｅ  Ｔｒａｎｓｆｏｒｍ）等のブロック符号化を用いたデータ圧縮処理が行われる。上述せずも、ビデオ伸長回路３０６では、このデータ圧縮の処理とは逆の処理が行われることになる。
【００１６】
データ圧縮回路３０７より出力される圧縮符号化データはＥＣＣエンコーダ３０８に供給される。ＥＣＣエンコーダ３０８では、例えば圧縮符号化データに対して符号化単位毎に積符号を用いたエラー訂正符号化が行われる。このＥＣＣエンコーダ３０８より出力されるビデオデータは、記録アンプ３０９を介して記録ヘッドＨｒに供給され、テープ３０１の、当該ビデオデータに対応した再生信号が再生ヘッドＨｐで再生された部分に記録される。
【００１７】
ここで、再生ヘッドＨｐで再生されてから記録ヘッドＨｒで記録されるまでの時間ｔで、テープ３０１は、当該時間ｔに比例した距離ｄだけ走行する。そのため、図２０に示すように、記録ヘッドＨｒは、テープ３０１が距離ｄだけ走行したとき、再生ヘッドＨｐが時間ｔ前にスキャンしたと同じ部分をスキャンするように、段差（取り付け高さの差）ｈをもって取り付けられる。
【００１８】
この場合、記録ヘッドＨｒは、テープ３０１に、範囲ＡＲｒで当接するようにされる。つまり、記録ヘッドＨｒがテープ３０１の端部に当たってテープが切断されるのを防止するために、記録ヘッドＨｒは、テープ３０１の端部から所定距離だけ内側に入った位置から、当該テープ３０１に当接するようにされる。そのため、再生ヘッドＨｐは、テープ３０１に、範囲ＡＲｐで当接するようになる。したがって、この範囲ＡＲｐが有効トラック長ということになる。
【００１９】
上述したようにＥＣＣエンコーダにおけるシステムディレイＴａが長くなると、時間ｔが長くなることから、距離ｄも大きくなり、それだけ段差ｈも大きくなり、従って有効トラック長ＡＲｐは短くなる。このように有効トラック長ＡＲｐが短くなる場合、有効トラック長ＡＲｐが長い場合と同じ記録データ容量を確保するために、記録波長が短くされる。しかし、記録波長が短くなると、Ｓ／Ｎが劣化する。
【００２０】
この発明の目的は、入力データの入力が開始された後当該入力データの記録が開始されるまでの時間を短くすることにある。
【００２１】
【課題を解決するための手段】
この発明に係るデータ記録方法は、入力データに対して符号化単位毎に積符号を用いたエラー訂正符号化を行い、このエラー訂正符号化された一個または複数個の符号化単位のデータを記録媒体の一本または複数本のトラックに記録するデータ記録方法であって、一本または複数本のトラックに対して、最初は内符号演算データ系列を構成する入力データのデータ列に内符号パリティを付加してなる第１のシンクブロックを順次記録し、この第１のシンクブロックの記録が終了した後に内符号演算データ系列を構成する外符号パリティのデータ列に内符号パリティを付加してなる第２のシンクブロックを順次記録するものである。
【００２２】
また、この発明に係るデータ記録装置は、入力データに対して符号化単位毎に積符号を用いたエラー訂正符号化を行い、このエラー訂正符号化された一個または複数個の符号化単位のデータを記録媒体の一本または複数本のトラックに対して記録するデータ記録装置であって、符号化単位毎に外符号演算データ系列を構成するデータ列に対して外符号パリティを演算して得る外符号パリティ演算手段と、符号化単位毎に内符号演算データ系列を構成するデータ列に対して内符号パリティを演算して得る内符号パリティ演算手段と、一本または複数本のトラックに対して、最初は内符号演算データ系列を構成する入力データのデータ列に内符号パリティ演算手段で演算して得られた内符号パリティを付加してなる第１のシンクブロックを記録し、この第１のシンクブロックの記録が終了した後に、内符号演算データ系列を構成する、外符号パリティ演算手段で演算されて得られた外符号パリティのデータ列に内符号パリティ演算手段で演算して得られた内符号パリティを付加してなる第２のシンクブロックを順次記録する記録手段とを備えるものである。
【００２３】
この発明においては、入力データに対して符号化単位毎に積符号を用いたエラー訂正符号化が行われ、このエラー訂正符号化された一個または複数個の符号化単位のデータが記録媒体、例えばテープの一本または複数本のトラックに記録される。
【００２４】
この場合、一本または複数本のトラックに対して、最初は内符号演算データ系列を構成する入力データのデータ列にＣ１パリティ（内符号パリティ）を付加してなる第１のシンクブロックが順次記録される。そして、この第１のシンクブロックの記録が終了した後に、内符号演算データ系列を構成するＣ２パリティ（外符号パリティ）のデータ列に内符号パリティを付加してなる第２のシンクブロックが順次記録される。
【００２５】
このように、Ｃ２パリティは後からまとめて記録されるものであって、当該Ｃ２パリティに関しては記録されるまでに演算が終了していればよい。そのため、一本または複数本のトラックに記録すべき入力データのひとまとまりを全て取り込む前に、入力データの記録を開始できる。これにより、入力データの入力が開始された後当該入力データの記録が開始されるまでの時間を短くできる。
【００２６】
例えば、記録媒体の一本または複数本のトラックに対して、エラー訂正符号化されたｎ個（ｎは２以上の整数）の符号化単位のデータを記録する場合、Ｃ２パリティを演算するための演算器を、少なくともｎ個有するようにされる。
【００２７】
この場合、ｎ個の符号化単位におけるＣ２パリティの演算がそれぞれ独立した演算器で並列的に行われるため、一本または複数本のトラックに記録すべき入力データのひとまとまりを全て取り込んだとき、このｎ個の符号化単位におけるＣ２パリティの演算も終了させることができる。そのため、Ｃ２パリティの記録開始を早めることができ、それに従って入力データの記録開始も早めることができる。
【００２８】
また例えば、記録媒体の一本または複数本のトラックに対して、エラー訂正符号化さたｎ個（ｎは２以上の整数）の符号化単位のデータを記録する場合、Ｃ２パリティを演算するための演算器がｎ個より少ない個数しかない場合には、ｎ個の符号化単位のそれぞれにおけるＣ２パリティの演算を複数回に分けて処理するようにされる。
【００２９】
演算器がｎ個より少ない場合には、一本または複数本のトラックに記録すべき入力データのひとまとまりを全て取り込んだ後に、ｎ個の符号化単位におけるＣ２パリティの演算が開始される。しかし、上述したようにｎ個の符号化単位のそれぞれにおけるＣ２パリティの演算を複数回に分けて処理するものとすれば、一本または複数本のトラックに記録すべき入力データのひとまとまりを全て取り込む前から、ｎ個の符号化単位におけるＣ２パリティの演算を開始できる。そのため、Ｃ２パリティの演算終了時点を早めることができ、それに従って入力データの記録開始時点も早めることができる。
【００３０】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としての記録再生装置１００の基本的構成を示している。なお、説明を簡単にするため、オーディオ系については省略している。
【００３１】
まず、記録系を説明する。入力端子１１１に入力されるデジタルのビデオデータＶｉｎはビデオ圧縮回路１１２に供給される。このビデオ圧縮回路１１２では、ビデオデータＶｉｎが例えば８×８画素の二次元ブロックに分割され、ＤＣＴ等のブロック符号化を用いたデータ圧縮処理が行われる。
【００３２】
ビデオ圧縮回路１１２より出力されるビデオデータ（圧縮符号化データ）ＶＤａは、ＥＣＣエンコーダ１１３に供給される。このＥＣＣエンコーダ１１３では、ビデオデータＶＤａに対して符号化単位毎に積符号を用いたエラー訂正符号化が行われる。このＥＣＣエンコーダ１１３より出力される記録ビデオデータ（エラー訂正符号化データ）ＶＤｂは、記録アンプ１１４を介して記録ヘッドＨｒに供給され、磁気テープ１２０の記録トラックに順次記録される。
【００３３】
この場合、ビデオデータＶＤｂはデジタル変調処理を経ることなく、ＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）の形式のままで記録される。しかし、ビデオデータＶＤｂに対してデジタル変調処理を施した後に記録するようにしてもよい。
【００３４】
次に、再生系を説明する。磁気テープ１２０の記録トラックより再生ヘッドＨｐで再生された再生信号は再生アンプ１３１で増幅され、さらに等化回路１３２で波形等化された後に復号回路１３３に供給される。復号回路１３３では、波形等化後の再生信号に対して、例えばビタビアルゴリズムを利用した復号化の処理が行われ、上述した記録系のＥＣＣエンコーダ１１３から出力される記録ビデオデータＶＤｂに対応した再生ビデオデータＶＤｃが得られる。
【００３５】
復号回路１３３より出力される再生ビデオデータＶＤｃはＥＣＣデコーダ１３４に供給される。このＥＣＣデコーダ１３４では、ビデオデータＶＤｃに付加されているパリティ（Ｃ１パリティ、Ｃ２パリティ）を用いてエラー訂正が行われる。
【００３６】
ＥＣＣデコーダ１３４より出力されるエラー訂正後のビデオデータ（圧縮符号化データ）ＶＤｄはビデオ伸長回路１３５に供給される。このビデオ伸長回路１３５では、記録系のビデオ圧縮回路１１２とは逆の処理によってデータ伸長が行われる。そして、このビデオ伸長回路１３５より出力されるビデオデータＶｏｕｔは出力端子１３６に出力される。
【００３７】
図２は、磁気テープ１２０の記録フォーマットを示している。磁気テープ１２０には、その長手方向に対して傾斜したトラックＴが順次形成される。この場合、互いに隣接する２本のトラックＴにおける記録アジマスは異なるようにされる。
【００３８】
トラックＴの走査開始端側および走査終了端側の領域は、それぞれビデオデータ領域ＡＲＶＬ，ＡＲＶＵに割り当てられている。このビデオデータ領域ＡＲＶＬ，ＡＲＶＵには、上述したＥＣＣエンコーダ１１３より出力される記録ビデオデータＶＤｂが記録される。また、トラックＴのビデオ領域ＡＲＶＬ，ＡＲＶＵに挟まれた領域は、オーディオデータ領域ＡＲＡに割り当てられている。このオーディオデータ領域ＡＲＡには、図１にはオーディオ系については図示していないが、記録オーディオデータが記録される。
【００３９】
図３は、図１に示す記録再生装置１００の回転ドラムの構成を示す略線図である。回転ドラム１４０には、１８０度の巻き付け角度をもって、磁気テープ１２０が斜めに巻き付けられる。磁気テープ１２０は、回転ドラム１４０にこのように巻き付けられた状態で、所定速度で走行するようにされる。
【００４０】
また、回転ドラム１４０には、４個の記録ヘッドＲＥＣＡ〜ＲＥＣＤが配置されていると共に、これら４個の記録ヘッドＲＥＣＡ〜ＲＥＣＤに対して１８０度の角間隔をもって４個の記録ヘッドＲＥＣＥ〜ＲＥＣＨが配置されている。さらに、回転ドラム１４０には、記録ヘッドＲＥＣＡ〜ＲＥＣＨに対応する８個の再生ヘッドＰＢＡ〜ＰＢＨが、記録ヘッドＲＥＣＡ〜ＲＥＣＨに対してそれぞれ９０度の角間隔をもって配置されている。
【００４１】
図１に示す記録再生装置１００の記録ヘッドＨｒは、実際には、上述したように８個の記録ヘッドＲＥＣＡ〜ＲＥＣＨからなっている。また、図１に示す記録再生装置１００の再生ヘッドＨｐは、実際には、上述したように８個の再生ヘッドＰＢＡ〜ＰＢＨからなっている。１フィールドのビデオデータは、１２トラックに記録される。記録時および再生時には、１回のスキャンでは４個のヘッドによって４トラックが同時に走査され、従って１２トラックは３回のスキャンで走査される。
【００４２】
１２トラックのビデオデータ領域ＡＲＶＬ，ＡＲＶＵには、図４に示すように、ブロック０〜ブロック３５までの、３６個のＥＣＣブロック（符号化単位のデータ）が記録される。１個のＥＣＣブロックは、以下のように構成されている。すなわち、２２６バイト×１１４バイトのデータ配列からなるビデオデータに対して、矢印ｂで示す外符号演算データ系列につき、各列のデータ（データ列）が例えば（１２６，１１４）リードソロモン符号によって符号化され、１２バイトのＣ２パリティ（外符号パリティ）が生成される。さらに、これらビデオデータおよびＣ２パリティに対して、矢印ａで示す内符号演算データ系列につき、各行のデータ（データ列）が例えば（２４２，２２６）リードソロモン符号によって符号化され、１６バイトのＣ１パリティが生成される。また、各々のデータ行の先頭には、それぞれ２バイトの大きさを有するシンクデータおよびＩＤが配される。
【００４３】
図５は、ＥＣＣブロックにおける１シンクブロックの構成を示している。先頭の２バイトはシンクデータである。続く２バイトはＩＤである。このＩＤには、当該１シンクブロックが１２トラックのいずれに記録されたものかを識別するトラックＩＤ、当該１シンクブロックが一本の傾斜トラックに記録された複数のシンクブロックのいずれであるかを識別するシンクブロックＩＤが含まれる。また、１２トラック毎に１セグメントが構成され、０〜３のセグメント番号が順次繰り返し付与されるが、上述の２バイトのＩＤには、当該１シンクブロックが記録されるセグメントのセグメント番号を示すセグメントＩＤも含まれる。
【００４４】
また、このＩＤに、２２６バイトのビデオデータ（またはＣ２パリティ）および１６バイトのＣ１パリティが続く。
【００４５】
上述したように、磁気テープ１２０の１２トラックに、３６個のＥＣＣブロック（図４参照）が記録される。図６は、１セグメントを構成する１２トラックのビデオデータ領域ＡＲＶＬ，ＡＲＶＵにおける各ＥＣＣブロックのシンクブロックの配置を示している。
【００４６】
図６Ａに示すように、１回目にスキャンされる０〜３の４トラックに関しては、ビデオデータ領域ＡＲＶＬには０〜３５のＥＣＣブロックにおける０Ｒｏｗ〜２０Ｒｏｗまでの２１Ｒｏｗのシンクブロックが記録され、ビデオデータ領域ＡＲＶＵには０〜３５のＥＣＣブロックにおける２１Ｒｏｗ〜４１Ｒｏｗまでの２１Ｒｏｗのシンクブロックが記録される。
【００４７】
また、２回目にスキャンされる４〜７の４トラックに関しては、ビデオデータ領域ＡＲＶＬには０〜３５のＥＣＣブロックにおける４２Ｒｏｗ〜６２Ｒｏｗまでの２１Ｒｏｗのシンクブロックが記録され、ビデオデータ領域ＡＲＶＵには０〜３５のＥＣＣブロックにおける６３Ｒｏｗ〜８３Ｒｏｗまでの２１Ｒｏｗのシンクブロックが記録される。
【００４８】
さらに、３回目にスキャンされる８〜１１の４トラックに関しては、ビデオデータ領域ＡＲＶＬには０〜３５のＥＣＣブロックにおける８４Ｒｏｗ〜１０４Ｒｏｗまでの２１Ｒｏｗのシンクブロックが記録され、ビデオデータ領域ＡＲＶＵには０〜３５のＥＣＣブロックにおける１０５Ｒｏｗ〜１２５Ｒｏｗまでの２１Ｒｏｗのシンクブロックが記録される。
【００４９】
ここで、０Ｒｏｗのシンクブロックは、０〜３５のＥＣＣブロックのそれぞれにおける０番目のシンクブロックからなっており、これら３６個のシンクブロックは、図６Ｂに示すように、０〜４のトラックに、９シンクブロックずつ振り分けられて記録される。つまり、０のトラックには０，１８，１，１９，２，２０，３，２１，４のＥＣＣブロックにおける０番目のシンクブロックが記録され、１のトラックには２２，５，２３，６，２４，７，２５，８，２６のＥＣＣブロックにおける０番目のシンクブロックが記録され、２のトラックには９，２７，１０，２８，１１，２９，１２，３０，１３のＥＣＣブロックにおける０番目のシンクブロックが記録され、さらに３のトラックには３１，１４，３２，１５，３３，１６，３４，１７，３５のＥＣＣブロックにおける０番目のシンクブロックが記録される。
【００５０】
以下、同様に、１〜１２５Ｒｏｗのシンクブロックは、それぞれ０〜３５のＥＣＣブロックにおける１〜１２５番目のシンクブロックからなっており、各３６個のシンクブロックは対応する４トラックに９シンクブロックずつ振り分けられて記録される。この場合、Ｒｏｗ毎に、４トラックのそれぞれに記録される９シンクブロックが取り出されるＥＣＣブロックがローテーションされる。なお、１シンクブロックは、図６Ｃに示すように、２バイトのシンクデータ、２バイトのＩＤ、２２６バイトのビデオデータ（またはＣ２パリティ）および１６バイトのＣ１パリティからなっている。
【００５１】
ここで、０〜１１の１２トラックには、０Ｒｏｗ〜１２５Ｒｏｗのシンクブロックが順次記録される。この場合、０Ｒｏｗ〜１１３Ｒｏｗのシンクブロックは、内符号演算データ系列を構成するビデオデータのデータ列にＣ１パリティが付加されてなるものであるが、１１４Ｒｏｗ〜１２５Ｒｏｗのシンクブロックは、内符号演算データ系列を構成するＣ２パリティのデータ列にＣ１パリティが付加されてなるものである。
【００５２】
つまり、本実施の形態においては、１２トラックに０〜３５の３６個のＥＣＣブロックを記録する際に、図７に示すように、最初は内符号演算データ系列を構成するビデオデータのデータ列にＣ１パリティが付加されてなる第１のシンクブロックが順次記録され、この第１のシンクブロックの記録が終了した後に、内符号演算データ系列を構成するＣ２パリティのデータ列にＣ１パリティが付加されてなる第２のシンクブロックが順次記録される。
【００５３】
次に、図１に示す記録再生装置１００におけるＥＣＣエンコーダ１１３の詳細を説明する。図８は、ＥＣＣエンコーダ１１３の構成を示している。
【００５４】
このＥＣＣエンコーダ１１３は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  ＲＡＭ）１５１と、このＳＤＲＡＭ１５１に対する書き込みおよび読み出しを行うためのインタフェースであるＳＤＲＡＭインタフェース１５２とを有している。ＳＤＲＡＭ１５１は、複数フィールドのビデオデータを記憶し得る容量を持っている。この場合、ＳＤＲＡＭ１５１には、各フィールドについて、３６個のＥＣＣブロック（図４参照）に対応したメモリ空間が用意されている。
【００５５】
また、ＥＣＣエンコーダ１１３は、ビデオ圧縮回路１１２から供給されるビデオデータ（圧縮符号化データ）ＶＤａをＳＤＲＡＭ１５１に書き込むためのバッファとなる入力書き込みバッファ１５３と、ＳＤＲＡＭ１５１から読み出される３６個のＥＣＣブロックに対応したビデオデータを後述するＣ２エンコーダ１５５に供給するためのバッファとなるＣ２読み出しバッファ１５４とを有している。
【００５６】
また、ＥＣＣエンコーダ１１３は、各フィールドについて、３６個のＥＣＣブロックにおけるＣ２パリティ（外符号パリティ）を演算するＣ２エンコーダ１５５を有している。このＣ２エンコーダ１５５は、Ｃ２パリティを演算する演算器を３６個有しており、上述した３６個のＥＣＣブロックにおけるＣ２パリティを並行して演算できる。
【００５７】
そのため、Ｃ２読み出しバッファ１５４からＣ２エンコーダ１５５には、３６個のＥＣＣブロックに対応したビデオデータが並行して供給される。またその場合、各ＥＣＣブロックのビデオデータは、０〜１１３のシンクブロックのデータの順に供給される。
【００５８】
また、ＥＣＣエンコーダ１１３は、各フィールドについて、Ｃ２エンコーダ１５５で演算された３６個のＥＣＣブロックにおけるＣ２パリティをＳＤＲＡＭに書き込むためのバッファとなるＣ２書き込みバッファ１５６と、各フィールドについて、ＳＤＲＡＭ１５１から読み出される、３６個のＥＣＣブロックに対応したビデオデータおよびＣ２パリティを出力するためのバッファとなる出力バッファ１５７とを有している。
【００５９】
また、ＥＣＣエンコーダ１１３は、出力バッファ１５７から記録順に出力される各シンクブロックのビデオデータ（またはＣ２パリティ）のデータ列に、シンクデータおよびＩＤを付加するＳＹＮＣ・ＩＤ付加回路１５８と、このＳＹＮＣ・ＩＤ付加回路１５８でシンクデータおよびＩＤが付加された各シンクブロックのビデオデータに対してＣ１パリティを演算して付加し、記録ビデオデータＶＤｂとして出力するＣ１エンコーダ１５９とを有している。
【００６０】
図８に示すＥＣＣエンコーダ１１３の動作を説明する。
ビデオ圧縮回路１１２（図１参照）より供給されるビデオデータ（圧縮符号化データ）ＶＤａは、入力書き込みバッファ１５３およびＳＤＲＡＭインタフェース１５２を介してＳＤＲＡＭ１５１に書き込まれる。この場合、各フィールドのビデオデータＶＤａは、それぞれ、対応する３６個のＥＣＣブロック（図４参照）のメモリ空間におけるビデオデータ領域に書き込まれる。
【００６１】
また、各フィールドについて、ＳＤＲＡＭ１５１から読み出される３６個のＥＣＣブロックに対応したビデオデータは、ＳＤＲＡＭインタフェース１５２およびＣ２読み出しバッファ１５４を介してＣ２エンコーダ１５５に供給される。この場合、Ｃ２読み出しバッファ１５４からＣ２エンコーダ１５５には、３６個のＥＣＣブロックに対応したビデオデータが並行して供給される。またその場合、各ＥＣＣブロックのビデオデータは、０〜１１３のシンクブロックのデータの順に供給される。
【００６２】
Ｃ２エンコーダ１５５では、各フィールドについて、３６個の演算器によって、３６個のＥＣＣブロックにおけるＣ２パリティが並行して演算される。このように各フィールドについて、Ｃ２エンコーダ１５５で演算される、３６個のＥＣＣブロックにおけるＣ２パリティは、Ｃ２書き込みバッファ１５６およびＳＤＲＡＭインタフェース１５２を介して、ＳＤＲＡＭ１５１の、対応する３６個のＥＣＣブロックのメモリ空間におけるＣ２パリティ領域に書き込まれる。
【００６３】
また、各フィールドについて、ＳＤＲＡＭ１５１から読み出される３６個のＥＣＣブロックに対応したビデオデータおよびＣ２パリティは、ＳＤＲＡＭインタフェース１５２を介して出力バッファ１５７に供給される。この出力バッファ１５７から記録順に出力される各シンクブロックのビデオデータ（またはＣ２パリティ）は、ＳＹＮＣ・ＩＤ付加回路１５８でシンクデータおよびＩＤが付加された後にＣ１エンコーダ１５９に供給される。
【００６４】
そして、Ｃ１エンコーダ１５９では、シンクデータおよびＩＤが付加された各シンクブロックのビデオデータに対してＣ１パリティが演算されて付加され、記録ビデオデータＶＤｂとしての各シンクブロックが生成される。この記録ビデオデータＶＤｂは、上述したように記録アンプ１１４（図１参照）に供給される。
【００６５】
次に、Ｃ２エンコーダ１５５の詳細を説明する。図９は、Ｃ２エンコーダ１５５の構成を示している。このＣ２エンコーダ１５５は、３６個の演算器１７０−０〜１７０−３５を有している。これら演算器１７０−０〜１７０−３５は、それぞれ、一個のＥＣＣブロックにおけるＣ２パリティを演算するものである。
【００６６】
以下、演算器１７０−０〜１７０−３５を説明する。演算器１７０−０〜１７０−３５は同様に構成されていることから、ここでは演算器１７０−０についてのみ説明することにする。なお、この演算器１７０−０と同様の演算器は、特開平１１−３１９７７号公報に開示されている。
【００６７】
演算器１７０−０は、ｎ個のマトリックス演算器２００−０〜２００−（ｎ−１）と、垂直方向の符号生成用のｎ個のＲＡＭ２０１−０〜２０１−（ｎ−１）と、排他的論理和を演算するｎ個のエクスクルーシブオアゲート（以下、「ＥＸ−ＯＲゲート」という）２０３−１〜２０３−ｎと、ｎ個のセレクタ２０４−１〜２０４−ｎとから構成されている。
【００６８】
ここで、マトリックス演算器２００−０の出力はＲＡＭ２０１−０に書き込みデータとして供給され、セレクタ２０４−１〜２０４−（ｎ−１）の出力は、それぞれ、ＲＡＭ２０１−１〜２０１−（ｎ−１）に書き込みデータとして供給される。マトリックス演算器２００−１〜２００−（ｎ−１）の出力は、それぞれ、セレクタ２０４−１〜２０４−（ｎ−１）のＩ側に供給されると共に、ＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）に供給される。
【００６９】
また、ＲＡＭ２０１−０〜２０１−（ｎ−１）の読み出しデータは、それぞれ、ＥＸ−ＯＲゲート２０３−１〜２０３−ｎに供給される。ＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）の出力は、それぞれ、セレクタ２０４−１〜２０４−（ｎ−１）のＰ側およびＲ側に供給され、ＥＸ−ＯＲゲート２０３−ｎの出力はセレクタ２０４−ｎのＰ側に供給される。
【００７０】
セレクタ２０４−ｎのＲ側には“００ｈ”が供給される。ｈは１６進数であることを示している。ＥＸ−ＯＲゲート２０３−ｎおよびセレクタ２０４−ｎのＩ側には、入力データが供給される。そして、ＲＡＭ２０１−（ｎ−１）から出力データが取り出される。また、セレクタ２０４−ｎの出力は、マトリックス演算器２００−０〜２００−（ｎ−１）にフィードバックデータとして供給される。
【００７１】
セレクタ２０４−１〜２０４−ｎには、それぞれ動作制御信号が供給される。この場合、セレクタ２０４−１〜２０４−ｎは、初期化時にはＩ側に供給されたデータを出力し、演算時にはＰ側に供給されたデータを出力し、Ｃ２パリティの演算結果の出力時にはＲ側に供給されたデータを出力する。
【００７２】
なお、ＲＡＭ２０１−０〜２０１−（ｎ−１）は、それぞれ、内符号演算データ系列のデータ長分のワード長、すなわち２２６バイトのワード長を有している。また、ｎはＣ２パリティのバイト数と同数、すなわち１２である。
【００７３】
次に、演算器１７０−０の動作を説明する。
まず、符号化されるべき入力データの内、最初の１シンボル（ここでは、１バイト）のデータに基づいて、初期化が行われる。この場合、最初の１シンボルのデータとして、実際には、内符号演算データ系列のデータ長分、すなわち外符号演算データ系列に係る２２６系列にそれぞれ対応した２２６個のバイトデータが順次供給される。初期化時には、セレクタ２０４−１〜２０４−ｎはそれぞれＩ側に供給されたデータを出力する。そのため、この初期化時には、セレクタ２０４−１〜２０４−（ｎ−１）はそれぞれマトリックス演算器２００−１〜２００−（ｎ−１）の出力をそのまま後段に供給し、セレクタ２０４−ｎは入力データを出力する。
【００７４】
したがって、最初の１シンボルがそのままフィードバックデータとして、マトリックス演算器２００−０〜２００−（ｎ−１）に供給される。そして、マトリックス演算器２００−０の演算結果がＲＡＭ２０１−０の、その時点における入力データの１シンボルの系列（外符号演算データ系列に係る２２６系列のいずれか）に対応したアドレス位置に格納されると共に、マトリックス演算器２００−１〜２００−（ｎ−１）の演算結果がそれぞれセレクタ２０４−１〜２０４−（ｎ−１）を介して、ＲＡＭ２０１−１〜ＲＡＭ２０１−（ｎ−１）の、その時点における入力データの１シンボルの系列に対応したアドレス位置に格納される。これにより、初期化が行われる。上述したように、最初の１シンボルとして２２６個のバイトデータが順次供給されることで、外符号演算データ系列に係る２２６系列分の初期化が行われる。
【００７５】
次に、Ｃ２パリティの演算が行われる。演算時には、セレクタ２０４−１〜２０４−ｎはそれぞれＰ側に供給されたデータを出力する。そのため、この演算時には、セレクタ２０４−１〜２０４−ｎはそれぞれＥＸ−ＯＲゲート２０３−１〜２０３−ｎの出力を後段に供給する。
【００７６】
入力データのうち、２番目以降の各１シンボルのデータが、ＥＸ−ＯＲゲート２０３−ｎに、順次供給される。この場合、２番目以降の各１シンボルのデータとして、実際には、外符号演算データ系列に係る２２６系列にそれぞれ対応した２２６のバイトデータが順次供給される。このＥＸ−ＯＲゲート２０３−ｎには、最終段のＲＡＭ２０１−（ｎ−１）から読み出される、その時点における入力データの１シンボルの系列と対応した系列のデータが供給される。
【００７７】
このＥＸ−ＯＲゲート２０３−ｎでは、２番目以降の各１シンボルのデータとＲＡＭ２０１−（ｎ−１）より読み出されたデータとの排他的論理和が演算される。このＥＸ−ＯＲゲート２０３−ｎの出力は、セレクタ２０４−ｎを介し、フィードバックデータとして、各マトリックス演算器２００−０〜２００−（ｎ−１）に供給される。
【００７８】
そして、マトリックス演算器２００−０の演算結果が、ＲＡＭ２０１−０の、その時点における入力データの１シンボルの系列に対応したアドレス位置に格納される。ＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）には、それぞれ、マトリックス演算器２００−１〜２００−（ｎ−１）の演算結果と、ＲＡＭ２０１−０〜２０１−（ｎ−２）から読み出される、その時点における入力データの系列と対応した系列のデータとが供給され、排他的論理和が演算される。このＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）の出力は、それぞれ、セレクタ２０４−１〜２０４−（ｎ−１）を介して、ＲＡＭ２０１−１〜ＲＡＭ２０１−（ｎ−１）の、その時点における入力データの１シンボルの系列に対応したアドレス位置に格納される。
【００７９】
上述したように、２番目以降の各１シンボルのデータとして２２６個のバイトデータが順次供給されることで、外符号演算データ系列に係る２２６系列分の演算が行われていく。そして、入力データとして、外符号演算データ系列のデータ長分である１１４シンボル（１１４バイト）の全てが入力されることで、Ｃ２パリティの演算が終了する。この場合、ＲＡＭ２０１−０〜ＲＡＭ２０１−（ｎ−１）に、２２６系列分のＣ２パリティが格納された状態となる。
【００８０】
次に、演算結果である２２６系列分のＣ２パリティの出力が行われる。この出力時には、セレクタ２０４−１〜２０４−ｎはそれぞれＲ側に供給されたデータを出力する。そのため、この出力時には、セレクタ２０４−１〜２０４−（ｎ−１）はそれぞれＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）の出力を後段に供給し、セレクタ２０４−ｎは“００ｈ”を出力する。
【００８１】
この場合、“００ｈ”がフィードバックデータとして、マトリックス演算器２００−０〜２００−（ｎ−１）に供給される。マトリックス演算器２００−０〜２００−（ｎ−１）は、フィードバックデータが“００ｈ”であるときは、“００ｈ”を出力する。したがって、マトリックス演算器２００−１〜２００−（ｎ−１）の出力と、ＲＡＭ２０１−０〜２０１−（ｎ−２）の読み出しデータとに基づいて動作する、最終段以外のＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）は、常にＲＡＭ２０１−０〜２０１−（ｎ−２）の読み出しデータをそのまま出力することになる。
【００８２】
すなわちこの場合には、ＲＡＭ２０１−０〜２０１−（ｎ−１）は単にシフトレジスタとして動作する。したがって、最終段のＲＡＭ２０１−（ｎ−１）から、外符号演算データ系列に係る２２６系列分のＣ２パリティが順次出力される。
【００８３】
以上説明したように本実施の形態においては、１２トラックに３６個のＥＣＣブロックを記録する際に、最初は内符号演算データ系列を構成するビデオデータのデータ列にＣ１パリティが付加されてなる第１のシンクブロックが順次記録され、この第１のシンクブロックの記録が終了した後に、内符号演算データ系列を構成するＣ２パリティのデータ列にＣ１パリティが付加されてなる第２のシンクブロックが順次記録される（図７参照）。
【００８４】
このように、Ｃ２パリティは後からまとめて記録されるものであって、当該Ｃ２パリティに関しては記録されるまでに演算が終了していればよい。そのため、１２トラックに記録すべきビデオデータのひとまとまりである１フィールド分を、ＥＣＣエンコーダ１１３に全て取り込む前に、当該ビデオデータの記録を開始できる。これにより、ＥＣＣエンコーダ１１３にビデオデータの入力が開始された後当該ビデオデータの記録が開始されるまでの時間を短くできる。
【００８５】
図１０は、ＥＣＣエンコーダ１１３におけるシステムディレーＴｂを示しており、実線ａはビデオデータの入力経過、破線ｂはＣ２パリティおよびビデオデータの出力経過である。このように、本実施の形態におけるシステムディレイＴｂは、従来のシステムディレイＴａ（図１８参照）に比べて、大幅に短縮される。
【００８６】
なお、上述実施の形態においては、Ｃ２エンコーダ１５５が３６個の演算器１７０−０〜１７０−３５を有するものであったが、Ｃ２エンコーダ１５５を、例えば上述した演算器１７０−０と同様の構成の一個の演算器のみで構成することもできる。これにより、回路規模、メモリ規模の削減を図ることができる。
【００８７】
この場合、１２トラックに記録すべきビデオデータのひとまとまりである１フィールド分を、ＥＣＣエンコーダ１１３に全て取り込んだ後に、当該１個の演算器で、０〜３５の３６個のＥＣＣブロックにおけるＣ２パリティを、順次演算するように構成できる。
【００８８】
図１１は、その場合における、ビデオデータの入力経過（実線ａで図示）、３６個のＥＣＣブロック分のＣ２パリティの演算経過（一点鎖線ｃで図示）およびＣ２パリティおよびビデオデータの出力経過（破線ｂで図示）を示している。ここで、Ｃ２パリティの演算経過で、「データ」に対応した部分ではＳＤＲＡＭ１５１からビデオデータを読み出してＣ２エンコーダ１５５に入力してＣ２パリティを求める処理が行われ、「Ｃ２」に対応した部分ではＣ２エンコーダ１５５で求められたＣ２パリティをＳＤＲＡＭ１５１に書き込む処理が行われる。
【００８９】
この場合においても、Ｃ２パリティは後からまとめて記録されるものであって、当該Ｃ２パリティに関しては記録されるまでに演算が終了していればよい。そのため、１２トラックに記録すべきビデオデータのひとまとまりである１フィールド分を、ＥＣＣエンコーダ１１３に全て取り込む前に、当該ビデオデータの記録を開始できる。
【００９０】
これにより、ＥＣＣエンコーダ１１３にビデオデータの入力が開始された後当該ビデオデータの記録が開始されるまでの時間が短くなる。この場合のＥＣＣエンコーダ１３３におけるシステムディレイＴｃは、従来のシステムディレイＴａ（図１８参照）に比べて短縮されるが、上述したように３６個の演算器１７０−０〜１７０−３５を有する場合のシステムディレイＴｂ（図１０参照）よりは長くなる。
【００９１】
次に、Ｃ２エンコーダ１５５の他の構成を説明する。上述実施の形態においては、Ｃ２エンコーダ１５５が３６個の演算器１７０−０〜１７０−３５を有するものであったが、当該Ｃ２エンコーダ１５５は、一個の演算器１７０を有し、各ＥＣＣブロックのそれぞれにおけるＣ２パリティの演算を複数回に分けて処理する。
【００９２】
図１２〜図１５を参照して、演算器１７０の構成を説明する。この図において、図９と対応する部分には同一符号を付して示している。
【００９３】
演算器１７０は、ｎ個のマトリックス演算器２００−０〜２００−（ｎ−１）と、垂直方向の符号生成用のｎ個のＲＡＭ２０１−０〜２０１−（ｎ−１）と、排他的論理和を演算するｎ個のＥＸ−ＯＲゲート２０３−１〜２０３−ｎと、（ｎ＋１）個のセレクタ２０４−０〜２０４−ｎとから構成されている。
【００９４】
ここで、マトリックス演算器２００−０の出力はセレクタ２０４−０のＰ側およびＩ側に供給される。セレクタ２０４−０〜２０４−（ｎ−１）の出力は、それぞれ、ＲＡＭ２０１−０〜２０１−（ｎ−１）に書き込みデータとして供給される。マトリックス演算器２００−１〜２００−（ｎ−１）の出力は、それぞれ、セレクタ２０４−１〜２０４−（ｎ−１）のＩ側に供給されると共に、ＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）に供給される。
【００９５】
また、ＲＡＭ２０１−０〜２０１−（ｎ−１）の読み出しデータは、それぞれ、ＥＸ−ＯＲゲート２０３−１〜２０３−ｎに供給される。ＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）の出力は、それぞれ、セレクタ２０４−１〜２０４−（ｎ−１）のＰ側およびＲ側に供給され、ＥＸ−ＯＲゲート２０３−ｎの出力はセレクタ２０４−ｎのＰ側に供給される。
【００９６】
セレクタ２０４−ｎのＲ側には“００ｈ”が供給される。ｈは１６進数であることを示している。ＥＸ−ＯＲゲート２０３−ｎおよびセレクタ２０４−ｎのＩ側およびＷ側には、入力データが供給される。そして、ＲＡＭ２０１−（ｎ−１）から出力データが取り出される。また、セレクタ２０４−ｎの出力は、マトリックス演算器２００−０〜２００−（ｎ−１）にフィードバックデータとして供給されると共に、セレクタ２０４−０〜２０４−（ｎ−１）のＷ側に供給される。
【００９７】
セレクタ２０４−０〜２０４−ｎには、それぞれ動作制御信号が供給される。この場合、セレクタ２０４−０〜２０４−ｎは、初期化時にはＩ側に供給されたデータを出力し、演算時にはＰ側に供給されたデータを出力し、Ｃ２パリティの演算結果（演算途中結果も含む）の出力時にはＲ側に供給されたデータを出力し、Ｃ２パリティの演算途中結果のロード時にはＷ側に供給されたデータを出力する。
【００９８】
なお、ＲＡＭ２０１−０〜２０１−（ｎ−１）は、それぞれ、内符号演算データ系列のデータ長分のワード長、すなわち２２６バイトのワード長を有している。また、ｎはＣ２パリティのバイト数と同数、すなわち１２である。
【００９９】
次に、演算器１７０を用いて、３６個のＥＣＣブロック（図４参照）におけるＣ２パリティを演算する動作を説明する。ここでは、各ＥＣＣブロックにおけるＣ２パリティの演算を４回に分けて処理するものとする。
【０１００】
なお、ＳＤＲＡＭ１５１には、０〜３５のＥＣＣブロックのビデオデータが並列的に書き込まれていく。すなわち、ＳＤＲＡＭ１５１には、ブロック０の０番目のシンクブロックのビデオデータ、ブロック１の０番目のシンクブロックのビデオデータ、・・・、ブロック３５の０番目のシンクブロックのビデオデータ、ブロック０の１番目のシンクブロックのビデオデータ、ブロック１の１番目のシンクブロックのビデオデータ、・・・、ブロック３５の１番目のシンクブロックのビデオデータ、・・・・、ブロック０の１１３番目のシンクブロックのデータ、ブロック１の１１３番目のビデオデータ、・・・・ブロック３５の１１３番目のビデオデータの順に、０〜３５のＥＣＣブロックのビデオデータが書き込まれていく。
【０１０１】
最初に、ＥＣＣブロック０におけるＣ２パリティの１分割目の演算が行われる。この場合、まず、符号化されるべき入力データの内、最初の１シンボル（例えば１バイト）のデータがＳＤＲＡＭ１５１から読み出されて演算器１７０に入力データとして供給され、初期化が行われる。図１２は、初期化時の状態を示している。この場合、最初の１シンボルのデータとして、実際には、内符号演算データ系列のデータ長分、すなわち外符号演算データ系列に係る２２６系列にそれぞれ対応した２２６個のバイトデータが順次供給される。初期化時には、セレクタ２０４−０〜２０４−ｎはそれぞれＩ側に供給されたデータを出力する。そのため、この初期化時には、セレクタ２０４−０〜２０４−（ｎ−１）はそれぞれマトリックス演算器２００−０〜２００−（ｎ−１）の出力をそのまま後段に供給し、セレクタ２０４−ｎは入力データを出力する。
【０１０２】
したがって、最初の１シンボルがそのままフィードバックデータとして、マトリックス演算器２００−０〜２００−（ｎ−１）に供給される。そして、マトリックス演算器２００−０〜２００−（ｎ−１）の演算結果が、それぞれ、セレクタ２０４−０〜２０４−（ｎ−１）を介して、ＲＡＭ２０１−０〜ＲＡＭ２０１−（ｎ−１）の、その時点における入力データの１シンボルの系列（外符号演算データ系列に係る２２６系列のいずれか）に対応したアドレス位置に格納される。これにより、初期化が行われる。上述したように、最初の１シンボルとして２２６個のバイトデータが順次供給されることで、外符号演算データ系列に係る２２６系列分の初期化が行われる。
【０１０３】
次に、Ｃ２パリティの演算が行われる。図１３は演算時の状態を示している。演算時には、セレクタ２０４−０〜２０４−ｎはそれぞれＰ側に供給されたデータを出力する。そのため、この演算時には、セレクタ２０４−０はマトリックス演算器２００−０の演算結果を後段に供給し、セレクタ２０４−１〜２０４−ｎはそれぞれＥＸ−ＯＲゲート２０３−１〜２０３−ｎの出力を後段に供給する。
【０１０４】
入力データのうち、２番目以降の各１シンボルのデータが、ＥＸ−ＯＲゲート２０３−ｎに、順次供給される。この場合、２番目以降の各１シンボルのデータとして、実際には、外符号演算データ系列に係る２２６系列にそれぞれ対応した２２６個のバイトデータが順次供給される。このＥＸ−ＯＲゲート２０３−ｎには、最終段のＲＡＭ２０１−（ｎ−１）から読み出される、入力データの１シンボルの系列と対応した系列のデータが供給される。
【０１０５】
このＥＸ−ＯＲゲート２０３−ｎでは、２番目以降の各１シンボルのデータとＲＡＭ２０１−（ｎ−１）より読み出されたデータとの排他的論理和が演算される。このＥＸ−ＯＲゲート２０３−ｎの出力は、セレクタ２０４−ｎを介し、フィードバックデータとして、各マトリックス演算器２００−０〜２００−（ｎ−１）に供給される。
【０１０６】
そして、マトリックス演算器２００−０の演算結果が、セレクタ２０４−０を介して、ＲＡＭ２０１−０の、その時点における入力データの１シンボルの系列に対応したアドレス位置に格納される。ＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）には、それぞれ、マトリックス演算器２００−１〜２００−（ｎ−１）の演算結果と、ＲＡＭ２０１−０〜２０１−（ｎ−２）から読み出される、その時点における入力データの系列と対応した系列のデータとが供給され、排他的論理和が演算される。このＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）の出力は、それぞれ、セレクタ２０４−１〜２０４−（ｎ−１）を介して、ＲＡＭ２０１−１〜ＲＡＭ２０１−（ｎ−１）の、その時点における入力データの１シンボルの系列に対応したアドレス位置に格納される。
【０１０７】
上述したように、２番目以降の各１シンボルのデータとして２２６個のバイトデータが順次供給されることで、外符号演算データ系列に係る２２６系列分の演算が行われていく。そして、入力データとして１分割目の最後のシンボルが入力されることで、ＲＡＭ２０１−０〜ＲＡＭ２０１−（ｎ−１）に、２２６系列分のＣ２パリティの１分割目までの演算途中結果が格納された状態となる。
【０１０８】
次に、２２６系列分のＣ２パリティの演算途中結果の出力が行われる。図１４は、この演算途中結果出力時の状態を示している。この出力時には、セレクタ２０４−１〜２０４−ｎはそれぞれＲ側に供給されたデータを出力する。そのため、この出力時には、セレクタ２０４−１〜２０４−（ｎ−１）はそれぞれＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）の出力を後段に供給し、セレクタ２０４−ｎは“００ｈ”を出力する。
【０１０９】
この場合、“００ｈ”がフィードバックデータとして、マトリックス演算器２００−０〜２００−（ｎ−１）に供給される。マトリックス演算器２００−０〜２００−（ｎ−１）は、フィードバックデータが“００ｈ”であるときは、“００ｈ”を出力する。したがって、マトリックス演算器２００−１〜２００−（ｎ−１）の出力と、ＲＡＭ２０１−０〜２０１−（ｎ−２）の読み出しデータとに基づいて動作する、最終段以外のＥＸ−ＯＲゲート２０３−１〜２０３−（ｎ−１）は、常にＲＡＭ２０１−０〜２０１−（ｎ−２）の読み出しデータをそのまま出力することになる。
【０１１０】
すなわちこの場合には、ＲＡＭ２０１−０〜２０１−（ｎ−１）は単にシフトレジスタとして動作する。したがって、最終段のＲＡＭ２０１−（ｎ−１）から、外符号演算データ系列に係る２２６系列分のＣ２パリティの演算途中結果が順次出力され、この演算途中結果はＳＤＲＡＭ１５１に供給されて書き込まれる。
【０１１１】
このようにして、ＥＣＣブロック０におけるＣ２パリティの演算が１分割目まで行われる。以下、上述したＥＣＣブロック０の場合と同様にして、ＥＣＣブロック１〜３５におけるＣ２パリティの演算がそれぞれ１分割目まで順次行われる。
【０１１２】
次に、ＥＣＣブロック０におけるＣ２パリティの２分割目の演算が行われる。この場合、まず、１分割目までの演算による演算途中結果のロードが行われる。図１５は、このロード時の状態を示している。
【０１１３】
ロード時には、セレクタ２０４−０〜２０４−ｎはそれぞれＷ側に供給されたデータを出力する。そのため、このロード時には、セレクタ２０４−ｎは入力データを出力する。そして、セレクタ２０４−０〜２０４−（ｎ−１）は、それぞれセレクタ２０４−ｎから出力された入力データを後段のＲＡＭ２０１−０〜２０１−（ｎ−１）に供給する。これにより、ＳＤＲＡＭ１５１から読み出された、ＥＣＣブロック０におけるＣ２パリティの演算途中結果がＲＡＭ２０１−０〜２０１−（ｎ−１）に格納される。これにより、演算器１７０の状態は、１分割目の最終演算状態に復帰する。
【０１１４】
この状態からＥＣＣブロック０におけるＣ２パリティの２分割目の演算が続行される。そして、この２分割目までのＣ２パリティの演算途中結果が出力されてＳＤＲＡＭ１５１に書き込まれる。この場合の演算動作および演算途中結果の出力動作は、上述した１分割目の場合と同様である。以下、上述したＥＣＣブロック０の場合と同様にして、ＥＣＣブロック１〜３５におけるＣ２パリティの演算がそれぞれ２分割目まで順次行われる。
【０１１５】
以下、同様にして、ＥＣＣブロック１〜３５におけるＣ２パリティの演算が、それぞれ２分割目の最終演算状態から続行されて３分割目まで行われ、さらにＥＣＣブロック１〜３５におけるＣ２パリティの演算が、それぞれ３分割目の最終演算状態から続行されて４分割目まで行われる。４分割目における最終演算状態では、ＲＡＭ２０１−０〜２０１−（ｎ−１）に、演算途中結果ではなく、最終的に求めるべきＣ２パリティが格納された状態となる。したがって、ＥＣＣブロック０〜３５におけるＣ２パリティの演算がそれぞれ４分割目まで終了した時点で、ＳＤＲＡＭ１５１には、０〜３５の３６個のＥＣＣブロックにおけるＣ２パリティが格納された状態となる。
【０１１６】
このように、ＥＣＣエンコーダ１５５を一個の演算器１７０で構成することで、回路規模、メモリ規模を削減できる。また、その場合、各ＥＣＣブロックにおけるＣ２パリティの演算を複数回に分けて処理することで、１２トラックに記録すべきビデオデータのひとまとまりである１フィールド分を、ＥＣＣエンコーダ１１３に全て取り込む前に、Ｃ２パリティの演算を開始できる。したがって、演算を分割しない場合に比べて、Ｃ２パリティの演算終了時点を早めることができ、その分だけビデオデータの記録開始時点を早めることができる。これにより、ＥＣＣエンコーダ１１３にビデオデータの入力が開始された後当該ビデオデータの記録が開始されるまでの時間を短くできる。
【０１１７】
図１６は、その場合における、ビデオデータの入力経過（実線ａで図示）、３６個のＥＣＣブロック分のＣ２パリティの演算経過（一点鎖線ｃで図示）およびＣ２パリティおよびビデオデータの出力経過（破線ｂで図示）を示している。
【０１１８】
ここで、Ｃ２パリティの演算経過で、「データ」に対応した部分ではＳＤＲＡＭ１５１からビデオデータを読み出してＣ２エンコーダ１５５に入力してＣ２パリティを求める処理が行われ、「Ｃ２」に対応した部分ではＣ２エンコーダ１５５で求められた演算結果（演算途中結果またはＣ２パリティ）をＳＤＲＡＭ１５１に書き込む処理およびこの演算結果（演算途中結果）をＳＤＲＡＭ１５１から読み込む処理（ロード処理）が行われる。この場合のＥＣＣエンコーダ１３３におけるシステムディレイＴｄは、演算を分割しない場合のシステムディレイＴｃ（図１１参照）に比べて、大幅に短縮される。
【０１１９】
なお、上述では、各ＥＣＣブロックにおけるＣ２パリティの演算を４分割して処理する例を説明したが、この分割数は一例であって、これに限定されるものではない。分割数を多くすることで、Ｃ２パリティの演算開始時点を早めることができる。しかし、分割数を多くすることで、ＳＤＲＡＭ１５１に対する書き込みおよび読み出しに要する時間が増え、Ｃ２パリティの演算に要する時間が増加し、演算終了時点が遅れる。したがって、分割数は、これらを考慮して、システムディレイＴｄを最小にするように設定すればよい。
【０１２０】
また、上述では、ＥＣＣエンコーダ１５５が１個の演算器１７０で構成されるものを示したが、ＥＣＣエンコーダ１５５を２個以上で３６個より少ない個数の演算器で構成し、各ＥＣＣブロックにおけるＣ２パリティの演算を分割して処理することも考えられる。例えば、２個の演算器１７０で構成でき、その場合には各演算器１７０は１８個のＥＣＣブロックにおけるＣ２パリティの演算を担当することになる。また例えば、４個の演算器１７０で構成でき、その場合には各演算器１７０は９個のＥＣＣブロックにおけるＣ２パリティの演算を担当することになる。
【０１２１】
また、上述のＲＡＭ２０１−０〜２０１−（ｎ−１）は、特開平１１−３１９７７号公報で公開されているように、外符号演算時に横系列の入力信号を縦系列に変換することなく外符号演算を可能にするために、内符号演算データ系列のデータ長分のワード長（２２６バイト）としているが、別途横系列を縦系列に変換する機能ブロックを有する構成であるならば、ＲＡＭ２０１−０〜２０１−（ｎ−１）は、ワード長（２２６バイト）以下でもよく、またフリップフロップで置き換えてもかまわない。
【０１２２】
また、上述実施の形態においては、この発明をビデオデータの記録に適用したものであるが、この発明はオーディオデータの記録にも同様に適用できる。また、記録媒体も磁気テープに限定されるものではなく、磁気ディスク、光ディスク、その他の記録媒体に記録するものにも同様に適用できる。
【０１２３】
【発明の効果】
この発明によれば、入力データに対して符号化単位毎に積符号を用いたエラー訂正符号化を行い、このエラー訂正符号化された一個または複数個の符号化単位のデータを記録媒体の一本または複数本のトラックに記録する際に、最初は内符号演算データ系列を構成する入力データのデータ列に内符号パリティを付加してなる第１のシンクブロックを順次記録し、その後に内符号演算データ系列を構成する外符号パリティのデータ列に内符号パリティを付加してなる第２のシンクブロックを順次記録するものであり、入力データの入力が開始された後当該入力データの記録が開始されるまでの時間を短くできる。
【０１２４】
また、この発明によれば、ｎ個の符号化単位のそれぞれにおける外符号パリティの演算を複数回に分けて処理することで、ｎ個の符号化単位のそれぞれにおける外符号パリティの演算を、ｎ個よりも少ない個数の演算器で演算する場合に、一本または複数本のトラックに記録すべき入力データのひとまとまりを全て取り込む前からｎ個の符号化単位における外符号パリティの演算を開始でき、外符号の演算終了時点を早めることができる。したがって、入力データの記録開始も早めることができ、よって入力データの入力が開始された後当該入力データの記録が開始されるまでの時間を短くできる。
【０１２５】
これにより、例えば、記録されたビデオデータを直ちに再生して確認する際に、入力ビデオデータによる画像に対して、再生ビデオデータによる画像が時間的に大きくずれることを回避でき、ユーザによる確認作業を容易とできる。また、プリリード編集を実行するために、記録ヘッドと再生ヘッドの取り付け高さを大きくずらすことを回避でき、有効トラック長の短縮によるＳ／Ｎの劣化を防止できる。
【図面の簡単な説明】
【図１】実施の形態としての記録再生装置の構成を示すブロック図である。
【図２】記録フォーマットを説明するための図である。
【図３】磁気ヘッドの配置を説明するための図である。
【図４】ビデオデータのＥＣＣブロックの構成を示す図である。
【図５】ビデオデータの１シンクブロックの構成を示す図である。
【図６】１２トラック内のシンクブロックの配置を説明するための図である。
【図７】Ｃ２パリティの配置を示す図である。
【図８】ＥＣＣエンコーダの構成を示すブロック図である。
【図９】Ｃ２エンコーダの構成を示すブロック図である。
【図１０】ＥＣＣエンコーダ（演算器３６個の場合）におけるシステムディレイを示す図である。
【図１１】ＥＣＣエンコーダ（演算器１個、処理分割せず）におけるシステムディレイを示す図である。
【図１２】演算器１個でＣ２パリティの演算を分割処理する際の初期化時の状態を示す図である。
【図１３】演算器１個でＣ２パリティの演算を分割処理する際の演算時の状態を示す図である。
【図１４】演算器１個でＣ２パリティの演算を分割処理する際の演算結果出力時の状態を示す図である。
【図１５】演算器１個でＣ２パリティの演算を分割処理する際の演算途中結果ロード時の状態を示す図である。
【図１６】ＥＣＣエンコーダ（演算器１個、４分割処理）におけるシステムディレイを示す図である。
【図１７】従来のＣ２パリティの配置例を示す図である。
【図１８】従来のＥＣＣエンコーダにおけるシステムディレイを示す図である。
【図１９】プリリード編集システムの一例を示す図である。
【図２０】プリリード編集システムにおける、システムディレイと、記録ヘッド、再生ヘッドの段差との関係を示す図である。
【符号の説明】
１００・・・記録再生装置、１１１・・・入力端子、１１２・・・ビデオ圧縮回路、１１３・・・ＥＣＣエンコーダ、１１４・・・記録アンプ、１２０・・・磁気テープ、１３１・・・再生アンプ、１３２・・・等化回路、１３３・・・復号回路、１３４・・・ＥＣＣデコーダ、１３５・・・ビデオ伸長回路、１３６・・・出力端子、１４０・・・回転ドラム、１５１・・・ＳＤＲＡＭ、１５２・・・ＳＤＲＡＭインタフェース、１５３・・・入力書き込みバッファ、１５４・・・Ｃ２読み出しバッファ、１５５・・・Ｃ２エンコーダ、１５６・・・Ｃ２書き込みバッファ、１５７・・・出力バッファ、１５８・・・ＳＹＮＣ・ＩＤ付加回路、１５９・・・Ｃ１エンコーダ、１７０，１７０−０〜１７０−３５・・・演算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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