(57)【要約】【課題】非選択状態にある回路素子が、選択状態にある回路素子に供給される信号によって影響を受けることがないようにして、低消費電力を図る。【解決手段】回路素子１０は、第１の配線１２と、第２の配線１４と、第３の配線１６と、第１の配線１２と第２の配線１４との間にそれぞれ順方向に直列接続された第１及び第２の整流素子Ｄ１及びＤ２と、第１及び第２の整流素子Ｄ１及びＤ２の接続点１８と第３の配線１６との間に接続された負荷２０とを有する。第１の配線１２の電位をＶ１、第２の配線１４の電位をＶ２、接続点１８の電圧をＶ３としたとき、動作期間の全期間にわたって、Ｖ１≧Ｖ２とする。負荷２０への導通を禁止する期間においては、Ｖ２≦Ｖ３≦Ｖ１とする。【選択図】図１
2004310059.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と、
第２の配線と、
第３の配線と、
前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、
前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有することを特徴とする回路素子。
【請求項２】
請求項１記載の回路素子において、
前記第１の配線の電位をＶ１、前記第２の配線の電位をＶ２としたとき、
動作期間の全期間にわたって
Ｖ１≧Ｖ２
であることを特徴とする回路素子。
【請求項３】
請求項２記載の回路素子において、
前記動作期間に、前記第３の配線から前記負荷に電流が流れる第１の期間が設定されていることを特徴とする回路素子。
【請求項４】
請求項３記載の回路素子において、
前記接続点の電位をＶ３としたとき、
前記第１の期間に、
Ｖ１＜Ｖ３
を満足することを特徴とする回路素子。
【請求項５】
請求項２記載の回路素子において、
前記動作期間に、前記第２の配線から前記負荷に電流が流れる第２の期間が設定されていることを特徴とする回路素子。
【請求項６】
請求項５記載の回路素子において、
前記接続点の電位をＶ３としたとき、
前記第２の期間に、
Ｖ２＞Ｖ３
を満足することを特徴とする回路素子。
【請求項７】
請求項２記載の回路素子において、
前記動作期間に、前記負荷への導通を禁止する第３の期間が設定されていることを特徴とする回路素子。
【請求項８】
請求項７記載の回路素子において、
前記接続点の電位をＶ３としたとき、
前記第３の期間に、
Ｖ２≦Ｖ３≦Ｖ１
を満足することを特徴とする回路素子。
【請求項９】
請求項１〜８のいずれか１項に記載の回路素子において、
前記整流素子がダイオードであることを特徴とする回路素子。
【請求項１０】
請求項９記載の回路素子において、
前記ダイオードが薄膜ダイオードであることを特徴とする回路素子。
【請求項１１】
請求項１０記載の回路素子において、
前記薄膜ダイオードがＭＩＭ素子であることを特徴とする回路素子。
【請求項１２】
回路素子と制御回路とを有する信号処理回路であって、
（１）前記回路素子は、
第１の配線と、
第２の配線と、
第３の配線と、
前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、
前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有し、
（２）前記制御回路は、
少なくとも前記第１の配線の電位と前記第２の配線の電位を制御することを特徴とする信号処理回路。
【請求項１３】
複数の回路素子と制御回路とを有する制御装置であって、
（１）前記回路素子は、
第１の配線と、
第２の配線と、
第３の配線と、
前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、
前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有し、
（２）前記制御回路は、前記第１の配線、前記第２の配線及び前記第３の配線の電位を制御することを特徴とする制御装置。
【請求項１４】
請求項１３記載の制御装置において、
前記第１の配線の電位をＶ１、前記第２の配線の電位をＶ２としたとき、
動作期間の全期間にわたって
Ｖ１≧Ｖ２
であることを特徴とする制御装置。
【請求項１５】
請求項１４記載の制御装置において、
前記動作期間中に、各々の前記回路素子に対して選択期間と非選択期間を設定し、
前記接続点の電位をＶ３としたとき、
前記非選択期間には、
Ｖ２≦Ｖ３≦Ｖ１
を満足することを特徴とする制御装置。
【請求項１６】
請求項１５記載の制御装置において、
前記選択期間には、
Ｖ１＜Ｖ３又はＶ２＞Ｖ３
を満足しうることを特徴とする制御装置。
【請求項１７】
請求項１６記載の制御装置において、
前記動作期間中に、各々の前記回路素子に対してリセット期間を設定し、
前記リセット期間には、
Ｖ１＜Ｖ３又はＶ２＞Ｖ３
を満足しうることを特徴とする制御装置。
【請求項１８】
請求項１３〜１７のいずれか１項に記載の制御装置において、
前記負荷は、該負荷に印加された電圧に基づいて制御対象を変位させる変位制御素子であることを特徴とする制御装置。
【請求項１９】
請求項１８記載の制御装置において、
前記変位制御素子は、圧電素子を有することを特徴とする制御装置。
【請求項２０】
請求項１８記載の制御装置において、
前記変位制御素子は、インダクタを有し、電圧により該インダクタに流れる電流によって制御される前記インダクタの磁化によって、前記制御対象の変位を制御することを特徴とする制御装置。
【請求項２１】
請求項１８記載の制御装置において、
前記変位制御素子は、少なくとも一対の対向する電極を有し、前記少なくとも一対の電極間に電圧を印加したときに働く静電気力を利用することを特徴とする制御装置。
【請求項２２】
多数の画素を有する表示部と、
各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
選択状態にある各画素に対してそれぞれリセット信号を供給する多数のリセット線とを有し、
前記各画素は、
前記選択線、前記信号線及び前記リセット線のうち、いずれか２つの線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、
前記第１及び第２の整流素子の接続点と残りの線との間に接続された負荷とを有することを特徴とする表示装置。
【請求項２３】
請求項２２記載の表示装置において、
前記選択線、前記信号線及び前記リセット線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、
前記第１の線の電位をＶ１、前記第２の線の電位をＶ２としたとき、
動作期間の全期間にわたって
Ｖ１≧Ｖ２
であることを特徴とする表示装置。
【請求項２４】
請求項２３記載の表示装置において、
前記動作期間中に、各々の前記画素に対して選択期間と非選択期間を設定し、
前記接続点の電位をＶ３としたとき、
前記非選択期間には、
Ｖ２≦Ｖ３≦Ｖ１
を満足することを特徴とする表示装置。
【請求項２５】
請求項２４記載の表示装置において、
前記選択期間には、
Ｖ１＜Ｖ３又はＶ２＞Ｖ３
を満足しうることを特徴とする表示装置。
【請求項２６】
請求項２５記載の表示装置において、
前記動作期間中に、各々の前記画素に対してリセット期間を設定し、
前記リセット期間には、
Ｖ１＜Ｖ３又はＶ２＞Ｖ３
を満足しうることを特徴とする表示装置。
【請求項２７】
多数の画素を有する表示部と、
各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
選択状態にある各画素に対してそれぞれリセット信号を供給する多数のリセット線とを有し、
前記各画素は、
前記選択線、前記信号線及び前記リセット線のうち、いずれか２つの線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、
前記第１及び第２の整流素子の接続点と残りの線との間に接続された負荷とを有する表示装置の駆動方法であって、
前記選択線、前記信号線及び前記リセット線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、
前記第１の線の電位をＶ１、前記第２の線の電位をＶ２、前記接続点の電位をＶ３としたとき、
前記画素のうち、選択状態の画素については、Ｖ１＜Ｖ３又はＶ２＞Ｖ３となるように駆動し、
非選択状態の画素については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする表示装置の駆動方法。
【請求項２８】
請求項２７記載の表示装置の駆動方法において、
前記画素は、
前記負荷に対して、第１電圧状態と第２電圧状態が印加されることで、前記第２電圧状態の印加期間で発光が行われる発光特性を有することを特徴とする表示装置の駆動方法。
【請求項２９】
請求項２８記載の表示装置の駆動方法において、
前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第２電圧状態の終了時点を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３０】
請求項２８記載の表示装置の駆動方法において、
前記画素に供給される前記画素信号の振幅を該画素の階調レベルに応じて制御することによって、前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３１】
請求項２８記載の表示装置の駆動方法において、
前記画素に供給される前記画素信号に含まれるトリガ信号の位相を該画素の階調レベルに応じて変調することによって、前記第２電圧状態の開始時点を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３２】
請求項２８記載の表示装置の駆動方法において、
前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３３】
請求項２８記載の表示装置の駆動方法において、
前記画素が、所定期間に対する前記第１電圧状態の期間のデューティ比に応じて光量が変化する特性を有する場合に、
前記画素に供給される前記画素信号に含まれるトリガ信号の位相を該画素の階調レベルに応じて変調することによって、前記第１電圧状態のパルス幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３４】
請求項２８記載の表示装置の駆動方法において、
前記画素が、前記第１電圧状態での蓄積電圧に応じて光量が変化する特性を有する場合に、
前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３５】
請求項２８記載の表示装置の駆動方法において、
前記画素が、前記第１電圧状態での蓄積電圧に応じて光量が変化する特性を有する場合に、
前記画素に供給される前記画素信号の振幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３６】
請求項２８〜３５のいずれか１項に記載の表示装置の駆動方法において、
前記負荷に対して、前記第１電圧状態と前記第２電圧状態を連続して印加することを特徴とする表示装置の駆動方法。
【請求項３７】
請求項２７記載の表示装置の駆動方法において、
前記画素は、
前記負荷に対して、第１電圧状態と、基準電圧状態と、前記第１電圧状態とは逆極性の第２電圧状態とが印加されることで、少なくとも前記第１電圧状態の印加期間と前記第２電圧状態の印加期間で発光が行われる発光特性を有することを特徴とする表示装置の駆動方法。
【請求項３８】
請求項３７記載の表示装置の駆動方法において、
前記画素に供給される前記画素信号に含まれるトリガ信号の位相を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の開始時点と前記第２電圧状態の開始時点を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項３９】
請求項３７記載の表示装置の駆動方法において、
前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅と前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項４０】
請求項３７記載の表示装置の駆動方法において、
前記画素に供給される前記画素信号の振幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅と前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させることを特徴とする表示装置の駆動方法。
【請求項４１】
複数の回路素子と、複数の第１の配線と、複数の第２の配線と、複数の第３の配線とを有し、前記第１の配線と前記第２の配線の少なくとも一方が、各回路素子に対してそれぞれ選択／非選択を指示するための配線であって、
前記各回路素子は、
前記第１の配線、前記第２の配線及び前記第３の配線のうち、いずれか２つの配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、
前記第１及び第２の整流素子の接続点と残りの配線との間に接続された負荷とを有する回路素子の駆動方法であって、
前記第１の配線、前記第２の配線及び前記第３の配線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、
前記第１の線の電位をＶ１、前記第２の線の電位をＶ２、前記接続点の電位をＶ３としたとき、
前記回路素子のうち、選択状態の回路素子については、Ｖ１＜Ｖ３又はＶ２＞Ｖ３となるように駆動し、
非選択状態の回路素子については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする回路素子の駆動方法。
【請求項４２】
複数の回路素子と、
各回路素子に対してそれぞれ選択／非選択を指示する多数の選択線と、
選択状態にある各回路素子に対してそれぞれ信号を供給する多数の信号線と、
選択状態にある各回路素子に対してそれぞれリセット信号を供給する多数のリセット線とを有し、
前記各回路素子は、
前記選択線、前記信号線及び前記リセット線のうち、いずれか２つの線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、
前記第１及び第２の整流素子の接続点と残りの線との間に接続された負荷とを有する制御装置の駆動方法であって、
前記選択線、前記信号線及び前記リセット線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、
前記第１の線の電位をＶ１、前記第２の線の電位をＶ２、前記接続点の電位をＶ３としたとき、
前記回路素子のうち、選択状態の回路素子については、Ｖ１＜Ｖ３又はＶ２＞Ｖ３となるように駆動し、
非選択状態の回路素子については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする制御装置の駆動方法。
【請求項４３】
複数の回路素子を有し、
前記各回路素子は、正方向変位を選択指示するための第１の配線と、負方向変位を選択指示するための第２の配線と、変位量を指示するための第３の配線と、前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有する制御装置の駆動方法であって、
前記第１の配線の電位をＶ１、前記第２の配線の電位をＶ２、前記接続点の電位をＶ３としたとき、
正方向変位が選択指示された回路素子については、変位開始時点においてＶ１≧Ｖ２及びＶ３＞Ｖ１となるように駆動し、
負方向変位が選択指示された回路素子については、変位開始時点においてＶ１≧Ｖ２及びＶ３＜Ｖ２となるように駆動し、
非選択状態の回路素子については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする制御装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、簡単な構成で様々な用途の回路に利用することができる回路素子と、該回路素子を含んだ信号処理回路と、前記回路素子を含んだ制御装置と、前記回路素子を画素として適用した表示装置と、該表示装置の駆動方法と、前記回路素子の駆動方法と、制御装置の駆動方法に関する。
【背景技術】
【０００２】
一般に、多数の回路素子をマトリックス状に配列し、これら回路素子のうち、任意の回路素子を選択的に駆動する場合、図４３に示すパッシブマトリックス駆動方式や、図４４に示す非線形抵抗素子１０００を用いたアクティブマトリックス駆動方式等が考えられる。
【０００３】
これらの駆動方式においては、容量性負荷１００２を有する回路素子１００４がマトリックス状に配列された構成を有する。そして、図４３の例では、容量性負荷１００２の一方の端子が選択線１００６に接続され、他方の端子が信号線１００８に接続されている。図４４の例では、容量性負荷１００２の一方の端子が非線形抵抗素子１０００を介して選択線１００６に接続され、他方の端子が信号線１００８に接続されている。
【０００４】
パッシブマトリックス駆動方式を表示装置に適用した従来のシステムは、例えば特許文献１に記載があり、アクティブマトリックス駆動方式を表示装置に適用した従来のシステムは、例えば特許文献２に記載がある。
【０００５】
【特許文献１】特開２００３−１７２４５号公報（図１）
【特許文献２】特開２００２−１０８３１０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図４３に示す方式は、非選択行の回路素子１００４が、選択行の回路素子１００４に供給される信号の影響を受ける。これは、消費電力が増大につながる。また、表示装置として適用した場合に、非選択行の画素が、選択行の画素への信号によって影響を受けることから、各画素でのメモリ効果（容量性負荷１００２での電荷の蓄積）はなく、高輝度化、高コントラスト化に不利になる。
【０００７】
図４４に示す方式は、非線形抵抗素子１０００が、図４５に示す電流−電圧特性を有することから、容量性負荷１００２の電圧保持（電荷蓄積）のために、しきい値電圧Ｖｔｈが保持電圧より大きな値を有する非線形抵抗素子１０００を用意する必要がある。そのため、高い駆動電圧が必要になり、消費電力も増大するという問題がある。
【０００８】
また、安定したしきい値電圧Ｖｔｈ、急峻な非線形特性、遮断時の静電容量が小さいこと等、非線形抵抗素子１０００に対する要求特性が厳しく、製作が困難になる。
【０００９】
また、非選択行の回路素子１００４においては、非線形抵抗素子１０００の静電容量と容量性負荷１００２の静電容量との間で分圧され、容量性負荷１００２の電圧が低下する。従って、非選択時の電圧低下を考慮して、より大きな充電電圧が必要となる上、分圧による容量性負荷１００２への電圧レベルが回路素子１００４ごとにばらつくことから、各容量性負荷１００２に安定した充電電圧を印加することができないという問題もある。
【００１０】
本発明はこのような課題を考慮してなされたものであり、非選択状態にある回路素子が、選択状態にある回路素子に供給される信号によって影響を受けることがなく、低消費電力を図ることができ、しかも、低電圧駆動が可能な回路素子、信号処理回路及び制御装置を提供することを目的とする。
【００１１】
また、本発明の他の目的は、非選択状態の画素が、選択状態の画素への信号によって影響を受けることなく、各画素でのメモリ効果を実現でき、高輝度化、高コントラスト化を図ることができる表示装置及び表示装置の駆動方法を提供することにある。
【００１２】
また、本発明の他の目的は、非選択状態にある回路素子が、選択状態にある回路素子に供給される信号によって影響を受けることがなく、低消費電力を図ることができ、しかも、低電圧駆動が可能な回路素子の駆動方法及び制御装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る回路素子は、第１の配線と、第２の配線と、第３の配線と、前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有することを特徴とする。
【００１４】
この発明において、複数の回路素子をマトリックス状に配列したシステムに適用し、例えば第１の配線からの信号によって任意の回路素子の選択／非選択を行わせる場合を想定したとき、非選択状態の回路素子について、２つの整流素子がそれぞれ逆バイアスとなって、電流を遮断するように機能させることが可能となる。そのため、非選択状態にある回路素子は、選択状態にある回路素子に供給される信号によって影響を受けることがない。その結果、低消費電力を図ることができ、低電圧駆動が可能となる。
【００１５】
しかも、整流素子は、１方向のみに電流を流すというごく単純で一般的な機能を有していればよいため、安定した特性を得やすい。整流素子は、順方向のしきい値電圧が小さく、逆方向の等価静電容量が小さいため、非選択時に負荷に印加される電圧を精度の高い電圧（ほぼ設計通りの電圧）にすることができる。整流素子を挿入しても、駆動電圧を増加させる必要はほとんどない。
【００１６】
また、従来のパッシブマトリックス駆動方式や非線形抵抗素子によるアクティブマトリックス駆動方式と比較して低電圧駆動が可能である。また、従来のＴＦＴ（Thin Film Transistor）を用いたアクティブマトリックス駆動方式と比較して、回路構成が単純であり、低コスト化に有利になる。しかも、従来のＴＦＴでは困難な、より高耐圧を必要とする場合にも適用できる。
【００１７】
そして、前記第１の配線の電位をＶ１、前記第２の配線の電位をＶ２としたとき、動作期間の全期間にわたって、Ｖ１≧Ｖ２であることが好ましい。
【００１８】
また、前記動作期間に、前記第３の配線から前記負荷に電流が流れる第１の期間が設定されている場合、前記接続点の電位をＶ３としたとき、前記第１の期間において、Ｖ１＜Ｖ３であることが好ましい。
【００１９】
前記動作期間に、前記第２の配線から前記負荷に電流が流れる第２の期間が設定されている場合、該第２の期間において、Ｖ２＞Ｖ３であることが好ましい。
【００２０】
前記動作期間に、前記負荷への導通を禁止する第３の期間が設定されている場合、該第３の期間において、Ｖ２≦Ｖ３≦Ｖ１であることが好ましい。
【００２１】
前記整流素子は、ダイオードであってもよい。この場合、ダイオードは薄膜ダイオードであってもよい。薄膜ダイオードはＭＩＭ（Metal Insulator Metal）素子であってもよい。また、ＴＦＴやバイポーラトランジスタ、あるいはＭＯＳトランジスタ等の３端子素子を用いて整流素子を形成するようにしてもよい。
【００２２】
特に、整流素子をＭＩＭ素子にて構成した場合は、多数の回路素子を配列、集積する場合や、薄型の回路素子や装置を構成する場合等において特に効果的である。セラミック基板やシリコンウェーハ等の上に多数の回路素子を形成してもよいし、それらの基板上に整流素子を形成したものと、負荷とを接続することで形成しても好ましい。
【００２３】
また、第１及び第２の整流素子の間には、本発明の趣旨を逸脱しない範囲で、何らかの素子が存在していてもよい。例えば異常電圧によって貫通電流が生じた場合の保護の目的や、突入電流防止あるいはノイズ低減の目的等で、抵抗素子やインダクタ等が挿入接続されていてもよい。これは、第１の配線と第１の整流素子、第２の配線と第２の整流素子、第３の配線と負荷、負荷と第１の整流素子あるいは負荷と第２の整流素子との間に存在していてもよい。
【００２４】
また、第２の配線の電位が、第１の配線の電位より高くなった場合に、貫通電流が流れて回路素子が破壊されるおそれがあるが、これを防止するために、回路素子とは別に、第１の配線と第２の配線との間にバイパスコンデンサやツェナーダイオード、バリスタ等の素子を挿入して、回路素子を保護するようにすることも好ましい。
【００２５】
次に、本発明に係る信号処理回路は、回路素子と制御回路とを有する信号処理回路であって、（１）前記回路素子は、第１の配線と、第２の配線と、第３の配線と、前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有し、（２）前記制御回路は、少なくとも前記第１の配線の電位と前記第２の配線の電位を制御することを特徴とする。
【００２６】
これにより、本発明に係る信号処理回路を用いれば、低消費電力を図ることができ、低電圧駆動が可能なシステムを構築することができる。この場合、多数の回路素子を用意し、これら回路素子を任意に配列させて、各回路素子の電圧、電流を制御することができる。
【００２７】
また、本発明に係る信号処理回路は、マトリックス状に配列された多数の回路素子の駆動にも適用することができる。特に電流を双方向に流すことが求められる用途に対して好適である。負荷として容量性負荷を用いた回路素子の駆動についても好適である。すなわち、容量性負荷の場合には、電流を双方向に流せる特徴と、非選択時に電荷を保持する特徴の両方の効果が高いためである。
【００２８】
また、本発明に係る信号処理回路は、伝送システム、例えば、多数のバスから任意のバスを選択し、該選択されたバスに信号を供給する伝送システムに適用する場合にも好適である。この場合、スイッチング回路を用いることなく、しかも、バス間でのクロストークを発生させることなく、スムーズに切り替えを行うことができる伝送システムを得ることができる。
【００２９】
次に、本発明に係る制御装置は、複数の回路素子と制御回路とを有する制御装置であって、（１）前記回路素子は、第１の配線と、第２の配線と、第３の配線と、前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有し、（２）前記制御回路は、前記第１の配線、前記第２の配線及び前記第３の配線の電位を制御することを特徴とする。
【００３０】
これにより、本発明に係る制御装置を用いれば、低消費電力を図ることができ、低電圧駆動が可能なシステムを構築することができる。この場合、多数の回路素子を用意し、これら回路素子を任意に配列させて、各回路素子の電圧、電流を制御することができる。
【００３１】
また、本発明に係る制御装置は、後述する表示装置のほか、光スイッチ、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、メモリ、プリンタ、位置制御素子、空間光変調素子等にも利用できる。
【００３２】
そして、前記第１の配線の電位をＶ１、前記第２の配線の電位をＶ２としたとき、動作期間の全期間にわたってＶ１≧Ｖ２であることが好ましい。
【００３３】
また、前記動作期間中に、各々の前記回路素子に対して選択期間と非選択期間を設定し、前記接続点の電位をＶ３としたとき、前記非選択期間には、Ｖ２≦Ｖ３≦Ｖ１を満足することが好ましい。前記選択期間には、Ｖ１＜Ｖ３又はＶ２＞Ｖ３を満足しうることが好ましい。
【００３４】
ここで、「満足しうる」の意味について説明する。まず、選択期間は、実際に回路素子を選択状態にする期間を含む。この選択状態にする期間と選択期間の各時間的長さの関係は、選択期間≧選択状態にする期間である。この場合、選択期間の開始時点と選択状態にする期間の開始時点が異なる場合や、前記選択状態にする期間がゼロ、すなわち、全くない場合もある。そして、この発明の特徴であるＶ１＜Ｖ３又はＶ２＞Ｖ３の関係は、前記選択状態にする期間における電位関係を示す。つまり、選択期間と選択状態にする期間との時間的長さが同じであれば、選択期間においてＶ１＜Ｖ３又はＶ２＞Ｖ３を満足すると定義できるが、選択状態にする期間が選択期間よりも時間的長さが短い、あるいはゼロであれば、選択期間においてＶ１＜Ｖ３又はＶ２＞Ｖ３を満足すると必ずしも定義できるわけではない。そこで、この発明では、「前記選択期間には、Ｖ１＜Ｖ３又はＶ２＞Ｖ３を満足しうる」と定義したわけである。
【００３５】
また、前記動作期間中に、各々の前記回路素子に対してリセット期間を設定した場合、前記リセット期間には、Ｖ１＜Ｖ３又はＶ２＞Ｖ３を満足しうることが好ましい。ここでの「満足しうる」についても、上述した事項と同趣旨である。
【００３６】
そして、前記負荷は、該負荷に印加された電圧に基づいて制御対象を変位させる変位制御素子であってもよい。この場合、前記変位制御素子は、圧電素子を有するようにしてもよいし、あるいは、少なくとも一対の対向する電極を有し、前記少なくとも一対の電極間に電圧を印加したときに働く静電気力を利用するようにしてもよい。前記変位制御素子は、インダクタを有し、該インダクタに印加された電圧に基づく磁力によって前記制御対象の変位を制御するようにしてもよい。前記インダクタは、磁束密度−磁界特性曲線がヒステリシスを持ち、飽和磁束密度と残留磁束密度がほぼ同じである特性を有するようにしてもよい。
【００３７】
次に、本発明に係る表示装置は、多数の画素を有する表示部と、各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、選択状態にある各画素に対してそれぞれリセット信号を供給する多数のリセット線とを有し、前記各画素は、前記選択線、前記信号線及び前記リセット線のうち、いずれか２つの線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と残りの線との間に接続された負荷とを有することを特徴とする。ここで、リセット信号とは、負荷において放電を行わせたり、充電を行わせたりするための信号等を含み、負荷をある基準状態にさせるための信号を含むものとする。
【００３８】
これにより、非選択行の画素について、２つの整流素子がそれぞれ逆バイアスとなって、電流を遮断するように機能させることが可能となる。そのため、非選択行の画素は、選択行の画素に供給される画素信号によって影響を受けることがない。その結果、低消費電力を図ることができ、低電圧駆動が可能となる。しかも、各画素にメモリ効果を持たせた駆動を行うことができ、高輝度、高コントラストな表示装置を実現できる。
【００３９】
もちろん、上述したように、従来のパッシブマトリックス駆動方式や非線形抵抗素子によるアクティブマトリックス駆動方式と比較して低電圧駆動が可能である。また、従来のＴＦＴを用いたアクティブマトリックス駆動方式と比較して、回路構成が単純であり、低コスト化に有利になる上、従来のＴＦＴでは困難な、より高耐圧を必要とする場合にも適用できる。
【００４０】
そして、前記選択線、前記信号線及び前記リセット線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、前記第１の線の電位をＶ１、前記第２の線の電位をＶ２としたとき、動作期間の全期間にわたって、Ｖ１≧Ｖ２であることが好ましい。
【００４１】
前記動作期間中に、各々の前記画素に対して選択期間と非選択期間を設定し、前記接続点の電位をＶ３としたとき、前記非選択期間には、Ｖ２≦Ｖ３≦Ｖ１を満足することが好ましい。
【００４２】
前記選択期間には、Ｖ１＜Ｖ３又はＶ２＞Ｖ３を満足しうることが好ましい。また、前記動作期間中に、各々の前記画素に対してリセット期間を設定している場合は、前記リセット期間には、Ｖ１＜Ｖ３又はＶ２＞Ｖ３を満足しうることが好ましい。
【００４３】
次に、本発明に係る表示装置の駆動方法は、多数の画素を有する表示部と、各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、選択状態にある各画素に対してそれぞれリセット信号を供給する多数のリセット線とを有し、前記各画素は、前記選択線、前記信号線及び前記リセット線のうち、いずれか２つの線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と残りの線との間に接続された負荷とを有する表示装置の駆動方法であって、前記選択線、前記信号線及び前記リセット線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、前記第１の線の電位をＶ１、前記第２の線の電位をＶ２、前記接続点の電位をＶ３としたとき、前記画素のうち、選択状態の画素については、Ｖ１＜Ｖ３又はＶ２＞Ｖ３となるように駆動し、非選択状態の画素については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする。
【００４４】
これにより、非選択状態の画素が、選択状態の画素への信号によって影響を受けることなく、各画素でのメモリ効果を実現でき、高輝度化、高コントラスト化を図ることができる。
【００４５】
そして、前記画素として以下の発光特性を有する画素を用いてもよい。すなわち、この画素は、前記負荷に対して、第１電圧状態と第２電圧状態が印加されることで、前記第２電圧状態の印加期間で発光が行われる発光特性を有する。
【００４６】
この場合、前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第２電圧状態の終了時点を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００４７】
前記画素に供給される前記画素信号の振幅を該画素の階調レベルに応じて制御することによって、前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００４８】
前記画素に供給される前記画素信号に含まれるトリガ信号の位相を該画素の階調レベルに応じて変調することによって、前記第２電圧状態の開始時点を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００４９】
前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００５０】
また、前記画素が、所定期間に対する前記第１電圧状態の期間のデューティ比に応じて光量が変化する特性を有する場合に、前記画素に供給される前記画素信号に含まれるトリガ信号の位相を該画素の階調レベルに応じて変調することによって、前記第１電圧状態のパルス幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００５１】
前記画素が、前記第１電圧状態での蓄積電圧に応じて光量が変化する特性を有する場合に、前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００５２】
前記画素が、前記第１電圧状態での蓄積電圧に応じて光量が変化する特性を有する場合に、前記画素に供給される前記画素信号の振幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００５３】
これらの場合に、前記負荷に対して、前記第１電圧状態と前記第２電圧状態とを連続して印加するようにすれば、より強く安定した発光が得られるので、好ましい。
【００５４】
また、前記画素として、以下の発光特性を有する画素を用いてもよい。すなわち、この画素は、前記負荷に対して、第１電圧状態と、基準電圧状態と、前記第１電圧状態とは逆極性の第２電圧状態とが印加されることで、少なくとも前記第１電圧状態の印加期間と前記第２電圧状態の印加期間で発光が行われる発光特性を有する。
【００５５】
この場合、前記画素に供給される前記画素信号に含まれるトリガ信号の位相を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の開始時点と前記第２電圧状態の開始時点を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００５６】
前記画素に供給される前記画素信号のパルス幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅と前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００５７】
前記画素に供給される前記画素信号の振幅を該画素の階調レベルに応じて変調することによって、前記第１電圧状態の振幅と前記第２電圧状態の振幅を変化させることで、前記画素の発光輝度を前記階調レベルに応じて変化させるようにしてもよい。
【００５８】
次に、本発明に係る回路素子の駆動方法は、複数の回路素子と、複数の第１の配線と、複数の第２の配線と、複数の第３の配線とを有し、前記第１の配線と前記第２の配線の少なくとも一方が、各回路素子に対してそれぞれ選択／非選択を指示するための配線であって、前記各回路素子は、前記第１の配線、前記第２の配線及び前記第３の配線のうち、いずれか２つの配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と残りの配線との間に接続された負荷とを有する回路素子の駆動方法であって、前記第１の配線、前記第２の配線及び前記第３の配線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、前記第１の線の電位をＶ１、前記第２の線の電位をＶ２、前記接続点の電位をＶ３としたとき、前記回路素子のうち、選択状態の回路素子については、Ｖ１＜Ｖ３又はＶ２＞Ｖ３となるように駆動し、非選択状態の回路素子については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする。
【００５９】
これにより、回路素子の低消費電力を図ることができ、低電圧駆動が可能となる。従って、この回路素子の駆動方法を様々なアプリケーションに適用することによって、これらアプリケーションの低消費電力並びに低電圧駆動を実現させることができる。
【００６０】
次に、本発明に係る制御装置の駆動方法は、複数の回路素子と、各回路素子に対してそれぞれ選択／非選択を指示する多数の選択線と、選択状態にある各回路素子に対してそれぞれ信号を供給する多数の信号線と、選択状態にある各回路素子に対してそれぞれリセット信号を供給する多数のリセット線とを有し、前記各回路素子は、前記選択線、前記信号線及び前記リセット線のうち、いずれか２つの線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と残りの線との間に接続された負荷とを有する制御装置の駆動方法であって、前記選択線、前記信号線及び前記リセット線のうち、前記第１の整流素子のカソードが接続される線を第１の線と定義し、前記第２の整流素子のアノードが接続される線を第２の線と定義し、前記第１の線の電位をＶ１、前記第２の線の電位をＶ２、前記接続点の電位をＶ３としたとき、前記回路素子のうち、選択状態の回路素子については、Ｖ１＜Ｖ３又はＶ２＞Ｖ３となるように駆動し、非選択状態の回路素子については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする。
【００６１】
この場合、前記負荷は、圧電素子を有し、該圧電素子での逆圧電効果によって制御対象を変位制御するようにしてもよい。あるいは、少なくとも一対の対向する電極を有し、前記少なくとも一対の電極間に電圧を印加したときに働く静電気力によって制御対象を変位制御するようにしてもよい。
【００６２】
また、本発明に係る制御装置の駆動方法は、複数の回路素子を有し、前記各回路素子は、正方向変位を選択指示するための第１の配線と、負方向変位を選択指示するための第２の配線と、変位量を指示するための第３の配線と、前記第１の配線と前記第２の配線との間にそれぞれ順方向に直列接続された第１及び第２の整流素子と、前記第１及び第２の整流素子の接続点と前記第３の配線との間に接続された負荷とを有する制御装置の駆動方法であって、前記第１の配線の電位をＶ１、前記第２の配線の電位をＶ２、前記負荷の接続点の電位をＶ３としたとき、正方向変位が選択指示された回路素子については、変位開始時点においてＶ１≧Ｖ２及びＶ３＞Ｖ１となるように駆動し、負方向変位が選択指示された回路素子については、変位開始時点においてＶ１≧Ｖ２及びＶ３＜Ｖ２となるように駆動し、非選択状態の回路素子については、Ｖ２≦Ｖ３≦Ｖ１となるように駆動することを特徴とする。
【００６３】
この場合、前記負荷は、インダクタを有し、電圧により該インダクタに流れる電流によって制御されるインダクタの磁化によって、制御対象の変位を制御するようにしてもよい。前記インダクタは、磁束密度−磁界特性曲線がヒステリシスを持ち、飽和磁束密度と残留磁束密度がほぼ同じである特性を有するようにしてもよい。前記負荷は、圧電素子を有し、該圧電素子での逆圧電効果によって制御対象を変位制御するようにしてもよいし、あるいは、少なくとも一対の対向する電極を有し、前記少なくとも一対の電極間に電圧を印加したときに働く静電気力によって制御対象を変位制御するようにしてもよい。
【００６４】
上述の制御装置の駆動方法においては、非選択状態にある回路素子が、選択状態にある回路素子に供給される信号によって影響を受けることがなく、低消費電力を図ることができ、しかも、低電圧駆動が可能となる。
【発明の効果】
【００６５】
以上説明したように、本発明に係る回路素子、信号処理回路及び制御装置によれば、非選択状態にある回路素子が、選択状態にある回路素子に供給される信号によって影響を受けることがなく、低消費電力を図ることができ、しかも、低電圧駆動が可能となる。
【００６６】
また、本発明に係る表示装置及び表示装置の駆動方法によれば、非選択状態の画素が、選択状態の画素への信号によって影響を受けることなく、各画素でのメモリ効果を実現でき、高輝度化、高コントラスト化を図ることができる。
【００６７】
また、本発明に係る回路素子の駆動方法及び制御装置の駆動方法によれば、非選択状態にある回路素子が、選択状態にある回路素子に供給される信号によって影響を受けることがなく、低消費電力を図ることができ、しかも、低電圧駆動が可能となる。
【発明を実施するための最良の形態】
【００６８】
以下、本発明に係る回路素子、信号処理回路、制御装置、表示装置、表示装置の駆動方法、回路素子の駆動方法及び制御装置の駆動方法の実施の形態例を図１〜図４２を参照しながら説明する。
【００６９】
本実施の形態に係る回路素子１０は、図１に示すように、第１の配線１２と、第２の配線１４と、第３の配線１６と、第１の配線１２と第２の配線１４との間にそれぞれ順方向に直列接続された第１及び第２の整流素子Ｄ１及びＤ２と、第１及び第２の整流素子Ｄ１及びＤ２の接続点１８と第３の配線１６との間に接続された負荷２０とを有する。
【００７０】
また、本実施の形態に係る信号処理回路３０は、図２に示すように、上述した１以上の回路素子１０と制御回路３２とを有する。図示の例では、２つの回路素子１０と１つの制御回路３２を示す。
【００７１】
そして、制御回路３２は、第１の配線１２の電位をＶ１、第２の配線１４の電位をＶ２としたとき、図３に示すように、動作期間の全期間にわたって、Ｖ１≧Ｖ２となるように制御している。
【００７２】
また、制御回路３２は、動作期間のうち、第３の配線１６から負荷２０に電流が流れる第１の期間においては、Ｖ１＜Ｖ３となるように制御し、第２の配線１４から負荷２０に電流が流れる第２の期間においては、Ｖ２＞Ｖ３となるように制御し、負荷２０への導通を禁止する第３の期間においては、Ｖ２≦Ｖ３≦Ｖ１となるように制御する。
【００７３】
ここで、例えば第１の配線１２からの信号によって任意の回路素子１０の選択／非選択を行わせる場合を想定したとき、非選択状態の回路素子１０については、上述の動作期間のうち、第３の期間にあることから、２つの整流素子Ｄ１及びＤ２がそれぞれ逆バイアスとなって、電流を遮断するように機能させることが可能となる。なお、選択状態にある回路素子１０は、第１の期間あるいは第２の期間にある。そのため、非選択状態にある回路素子１０は、選択状態にある回路素子１０に供給される信号によって影響を受けることがない。従って、本実施の形態に係る回路素子１０及び信号処理回路３０においては、低消費電力を図ることができ、低電圧駆動が可能となる。
【００７４】
しかも、整流素子Ｄ１及びＤ２は、１方向のみに電流を流すというごく単純で一般的な機能を有していればよいため、安定した特性を得やすい。整流素子Ｄ１及びＤ２は、順方向のしきい値電圧が小さく、逆方向の等価静電容量が小さいため、非選択時に負荷２０に印加される電圧を精度の高い電圧（ほぼ設計通りの電圧）にすることができる。整流素子Ｄ１及びＤ２を挿入しても、駆動電圧を増加させる必要はほとんどない。
【００７５】
また、従来のパッシブマトリックス駆動方式や非線形抵抗素子によるアクティブマトリックス駆動方式と比較して低電圧駆動が可能である。また、従来のＴＦＴを用いたアクティブマトリックス駆動方式と比較して、回路構成が単純であり、低コスト化に有利になる。しかも、従来のＴＦＴでは困難な、より高耐圧を必要とする場合にも適用できる。
【００７６】
また、本実施の形態に係る信号処理回路３０においては、多数の回路素子１０を用意し、これら回路素子１０を任意に配列させて、各回路素子１０の電圧、電流を制御することができることから、変位、位置、温度、光、圧力等の制御システムとしても利用することができる。
【００７７】
また、信号処理回路３０は、伝送システム、例えば、多数のバスから任意のバスを選択し、該選択されたバスに信号を供給する伝送システムに適用する場合にも好適である。この場合、スイッチング回路を用いることなく（ノイズの発生がない）、しかも、バス間でのクロストークを発生させることなく、スムーズに切り替えを行うことができる伝送システムを得ることができる。
【００７８】
第１及び第２の整流素子Ｄ１及びＤ２は、ダイオードであってもよい。この場合、ダイオードは薄膜ダイオードであってもよい。薄膜ダイオードはＭＩＭ素子であってもよい。また、ＴＦＴやバイポーラトランジスタ、あるいはＭＯＳトランジスタ等の３端子素子を用いて整流素子を形成するようにしてもよい。
【００７９】
特に、第１及び第２の整流素子Ｄ１及びＤ２をＭＩＭ素子にて構成した場合は、多数の回路素子１０を配列、集積する場合や、薄型の回路素子１０や装置を構成する場合等において特に効果的である。セラミック基板やシリコンウェーハ等の上に多数の回路素子１０を形成してもよいし、それらの基板上に第１及び第２の整流素子Ｄ１及びＤ２を形成したものと、負荷２０とを接続することで形成しても好ましい。
【００８０】
また、第１及び第２の整流素子Ｄ１及びＤ２の間には、本発明の趣旨を逸脱しない範囲で、何らかの素子が存在していてもよい。例えば異常電圧によって貫通電流が生じた場合の保護の目的や、突入電流防止あるいはノイズ低減の目的等で、抵抗素子やインダクタ等が挿入接続されていてもよい。これは、第１の配線１２と第１の整流素子Ｄ１、第２の配線１４と第２の整流素子Ｄ２、第３の配線１６と負荷２０、負荷２０と第１の整流素子Ｄ１あるいは負荷２０と第２の整流素子Ｄ２との間に存在していてもよい。
【００８１】
また、第２の配線１４の電位が、第１の配線１２の電位より高くなった場合に、貫通電流が流れて回路素子１０が破壊されるおそれがあるが、これを防止するために、回路素子１０とは別に、第１の配線１２と第２の配線１４との間にバイパスコンデンサやツェナーダイオード、バリスタ等の素子を挿入して、回路素子１０を保護するようにすることも好ましい。
【００８２】
次に、本実施の形態に係る回路素子１０と信号処理回路３０を表示装置に適用した実施の形態例について図４〜図２９Ｃを参照しながら説明する。
【００８３】
まず、第１の実施の形態に係る表示装置４０Ａは、図４に示すように、多数の画素４２がマトリックス状に配列された表示部４４と、多数の画素４２の行数に応じた本数の選択線４６と、多数の画素４２の列数に応じた本数の信号線４８と、多数の画素４２の列数に応じた本数のリセット線５０とを有する。
【００８４】
また、この表示装置４０Ａは、垂直シフト回路５２と、水平シフト回路５４と、信号制御回路５６とを有する。
【００８５】
垂直シフト回路５２は、選択線４６に選択的に選択信号Ｓｓを供給して、１行単位に画素４２を順次選択する。水平シフト回路５４は、信号線４８にパラレルに画素信号Ｓｄを出力する。各リセット線５０には、信号制御回路５６を通じて共通のリセット信号Ｓｒが供給される。
【００８６】
画素４２は、選択線４６とリセット線５０との間にそれぞれ順方向に直列接続された第１及び第２の整流素子Ｄ１及びＤ２と、第１及び第２の整流素子Ｄ１及びＤ２の接続点５８と信号線４８との間に接続された容量性負荷６０とを有する。
【００８７】
容量性負荷６０における両端電圧Ｖｃと蓄積電荷Ｑとの関係は、図５の特性に示すように、両端電圧Ｖｃ＝０（Ｖ）を基準としたヒステリシス曲線を描く。例えば両端電圧Ｖｃを１００Ｖから−１５０Ｖにした場合、点Ｐ１→Ｐ２→Ｐ３の順番で変化し、点Ｐ３に到達した時点で発光が行われる。その後、両端電圧Ｖｃを１００Ｖに上昇させた場合、点Ｐ３→Ｐ４→Ｐ１の順番で変化して、元の点Ｐ１に戻る。
【００８８】
ここで、この表示装置４０Ａの駆動方式について、２行走査を例にとって図６を参照しながら説明する。なお、図６は、１行目の画素に関するタイミングチャートを示す。
【００８９】
まず、時点ｔ０において、１行目の画素４２の選択期間Ｔｓ１に入る。このとき、リセット信号Ｓｒは低レベル（例えば０Ｖ）に変化し、選択信号Ｓｓは高レベル（例えば２６０Ｖ）を維持し、画素信号Ｓｄは低レベル（例えば０Ｖ）を維持している。接続点５８での電位Ｖａは１００Ｖとなっている。この状態は、第１及び第２の整流素子Ｄ１及びＤ２が共に逆バイアスされて非導通の状態であり、容量性負荷６０の両端に、正極性の電圧（例えば１００Ｖ）が印加された状態（第１の電圧状態）が維持される。
【００９０】
次の時点ｔ１において、画素信号Ｓｄが高レベル（例えば１５０Ｖ）に変化すると、接続点５８の電位Ｖａが２５０Ｖまで立ち上がるが、選択信号Ｓｓが高レベルを維持しているため、容量性負荷６０の両端電圧Ｖｃは変化しない。
【００９１】
次の時点ｔ２において、選択信号Ｓｓが低レベル（例えば０Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、接続点５８の電位Ｖａは２５０Ｖから０Ｖまで急峻に下がる。これにより、容量性負荷６０の両端電圧Ｖｃが−１５０Ｖまで急峻に低下すると同時に該容量性負荷６０にて発光が行われる。この発光状態は、画素信号Ｓｄが立ち下がるまで（時点ｔ３まで）維持される。つまり、この容量性負荷６０は、印加される第２の電圧状態Ｐｎの開始時点で発光が開始され、該第２の電圧状態Ｐｎの終了時点で発光が終了する発光特性を有することになる。従って、画素信号Ｓｄのパルス幅、特に、立ち下がりのタイミングを、信号制御回路５６において当該画素４２の階調レベルに応じて変調することによって、当該画素４２の階調レベルに応じた発光輝度を得ることができる。
【００９２】
次の時点ｔ３において、画素信号Ｓｄが低レベル（例えば０Ｖ）に変化すると、接続点５８の電位Ｖａが−１５０Ｖ付近まで低下し、これに伴って、第２の整流素子Ｄ２が導通し、容量性負荷６０の両端電圧は０Ｖとなる。
【００９３】
次の時点ｔ４において、１行目の画素４２のリセット期間Ｔｒ１に入り、その後の時点ｔ５において、リセット信号Ｓｒが高レベル（例えば１００Ｖ）に変化すると、この画素４２のＣＲ時定数に応じた時間で充電が行われ、容量性負荷６０の両端電圧Ｖｃは１００Ｖまで復帰する。
【００９４】
そして、次の時点ｔ７から２行目の画素４２の選択期間Ｔｓ２並びにリセット期間Ｔｒ２（１行目の画素の非選択期間）に入るが、この期間Ｔｓ２及びＴｒ２では、１行目の選択信号Ｓｓが高レベルを維持しているため、画素信号Ｓｄのレベルが変化して、接続点５８の電位Ｖａが変化しても、これらのレベルは１行目の選択信号Ｓｓの高レベル以下となっているため、１行目の画素４２に関する第１及び第２の整流素子Ｄ１及びＤ２には逆バイアスがかかり、共に非導通状態が維持される。
【００９５】
そのため、１行目の画素４２は、２行目の画素４２に対する画素信号Ｓｄの影響を受けることがない。また、この１行目の非選択期間において、１行目の画素４２の容量性負荷６０には電荷が保持されているため、この非選択期間において容量性負荷６０での充放電で生じる消費電力はほぼゼロである。寄生容量（＜＜負荷容量）によるのみとなる。
【００９６】
上述の駆動方法は、第２の電圧状態Ｐｎの開始時点で発光が開始し、終了時点で発光終了する特性を有する場合に特に好ましく用いられる。また、第２の電圧状態Ｐｎの印加期間に、パルス状の発光特性を有する場合でも効果がある。パルス状の発光特性の波高値や継続時間が、第２の電圧状態Ｐｎでの電圧値や時間幅で変化する場合には、より効果的に用いられる。
【００９７】
この駆動方式を例えば４行走査の場合に適用すると、図７に示すように、１枚の画像の表示期間を１フレームとしたとき、該１フレームを４つの期間に分離し、最初の期間に選択期間及びリセット期間を設定し、残りの期間にそれぞれ非選択期間（選択信号Ｓｓが高レベルを維持した期間）及びリセット期間を設定すればよい。なお、図７の例では、リセット期間は、１フレーム内の選択期間の直後並びに非選択期間の直後に挿入設定するようにしているが、１フレーム内で１つ又はそれ以上間引いてもよい。
【００９８】
そして、画素４２の階調制御としては、図８Ａ〜図８Ｃに示すパルス幅変調による方式や図９Ａ〜図９Ｃに示す電圧制御による方式がある。
【００９９】
パルス幅変調方式は、画素信号Ｓｄのパルス幅を画素の階調レベルに応じて変調することによって（図６参照）、第２の電圧状態Ｐｎの終了時点を変化させることで、画素４２の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図８Ｂ及び図８Ｃに示すように、光の出力期間ＴＬが画素信号Ｓｄのパルス幅に応じて変化する。
【０１００】
電圧制御方式は、画素信号Ｓｄの振幅を画素の階調レベルに応じて制御することによって、図９Ａに示すように、第２の電圧状態Ｐｎの振幅を変化させることで、画素の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図９Ｂ及び図９Ｃに示すように、光の出力レベルが画素信号Ｓｄの振幅に応じて変化する。
【０１０１】
このように、第１の実施の形態に係る表示装置４０Ａにおいては、非選択行の画素４２について、第１及び第２の整流素子Ｄ１及びＤ２がそれぞれ逆バイアスとなって、電流を遮断するように機能させることが可能となる。そのため、非選択行の画素４２は、選択行の画素４２に供給される画素信号Ｓｄによって影響を受けることがない。その結果、低消費電力を図ることができ、低電圧駆動が可能となる。しかも、各画素４２にメモリ効果を持たせた駆動を行うことができ、非選択時にある一定のバイアス電圧を印加しておくことができるため、画像パターンによらない安定した動作が可能となる。
【０１０２】
もちろん、上述したように、従来のパッシブマトリックス駆動方式や非線形抵抗素子によるアクティブマトリックス駆動方式と比較して低電圧駆動が可能である。また、従来のＴＦＴを用いたアクティブマトリックス駆動方式と比較して、回路構成が単純であり、低コスト化に有利になる上、従来のＴＦＴでは困難な、より高耐圧を必要とする場合にも適用できる。
【０１０３】
次に、第２の実施の形態に係る表示装置４０Ｂについて図１０〜図１６Ｃを参照しながら説明する。
【０１０４】
この第２の実施の形態に係る表示装置４０Ｂは、上述した第１の実施の形態に係る表示装置４０Ａとほぼ同様の構成を有するが、図１０に示すように、リセット線５０が画素４２の行数に応じた本数だけ配線され、しかも、選択線４６とリセット線５０とが一対となっている点で異なる。各リセット線５０には、その行に関するリセット信号Ｓｒが例えば垂直シフト回路５２を通じて供給されるようになっている。また、画素４２の構成並びに容量性負荷６０の発光特性も若干異なる。
【０１０５】
画素４２は、リセット線５０と信号線４８との間にそれぞれ順方向に直列接続された第１及び第２の整流素子Ｄ１及びＤ２と、第１及び第２の整流素子Ｄ１及びＤ２の接続点５８と選択線４６との間に接続された容量性負荷６０とを有する。
【０１０６】
この容量性負荷６０は、図１１Ａ及び図１１Ｂに示すように、印加される第２の電圧状態Ｐｎ（例えば−１０Ｖ）の開始時点で発光が開始され、該第２の電圧状態Ｐｎの終了時点で発光が終了する発光特性を有する。
【０１０７】
ここで、この表示装置４０Ｂの駆動方式について、２行走査を例にとって図１２を参照しながら説明する。なお、図１２は、１行目の画素に関するタイミングチャートを示す。
【０１０８】
まず、時点ｔ１０において、１行目の画素の選択期間Ｔｓ１に入る。このとき、リセット信号Ｓｒは高レベル（例えば１４０Ｖ）を維持し、選択信号Ｓｓは低レベル（例えば５０Ｖ）に変化し、画素信号Ｓｄは低レベル（例えば０Ｖ）を維持している。この状態は、第１及び第２の整流素子Ｄ１及びＤ２が共に逆バイアスされて非導通の状態であり、接続点５８での電位Ｖａは画素信号Ｓｄのレベル（０Ｖ）となる。容量性負荷６０の両端には、正極性の電圧（例えば５０Ｖ）が印加された状態が維持される。
【０１０９】
次の時点ｔ１１において、画素信号Ｓｄが高レベル（例えば６０Ｖ）に変化すると、第２の整流素子Ｄ２が順バイアスされて導通状態となり、接続点５８の電位Ｖａは０Ｖから６０Ｖまで急峻に上がる。これにより、容量性負荷６０の両端電圧Ｖｃが−１０Ｖまで急峻に降下すると同時に該容量性負荷６０にて発光が行われる。この発光状態は、リセット信号Ｓｒが立ち下がるまで（時点ｔ１６まで）維持される。
【０１１０】
次の時点ｔ１２において、画素信号Ｓｄが低レベル（０Ｖ）に変化すると、再び第２の整流素子Ｄ２が逆バイアスされて非導通の状態となり、接続点５８での電位Ｖａは６０Ｖを維持し、容量性負荷６０の両端電圧Ｖｃも−１０Ｖが維持される。
【０１１１】
次の時点ｔ１３において、選択信号Ｓｓが高レベル（例えば１２０Ｖ）に変化すると、接続点５８の電位Ｖａが１３０Ｖまで立ち上がるが、リセット信号Ｓｒが高レベルを維持しているため、容量性負荷６０の両端電圧Ｖｃは変化しない。
【０１１２】
そして、次の時点ｔ１４から２行目の画素４２の選択期間Ｔｓ２（１行目の非選択期間）に入るが、この選択期間Ｔｓ２では、１行目のリセット信号Ｓｒが高レベルを維持しているため、画素信号Ｓｄのレベルが変化しても、接続点５８での電位Ｖａは変化せず、しかも、これらのレベルは１行目のリセット信号Ｓｒの高レベル以下となっているため、１行目の画素４２に関する第１及び第２の整流素子Ｄ１及びＤ２には逆バイアスがかかり、共に非導通状態が維持される。
【０１１３】
そのため、１行目の画素４２は、２行目の画素４２に対する画素信号Ｓｄの影響を受けることがない。しかも、非選択期間において容量性負荷６０で消費される電力はほぼゼロであり、低消費電力の効果が大きい。また、容量性負荷６０は、非選択期間に電荷を保持し続けることから、発光を持続させることができ、高輝度化、高コントラスト化を実現できる。なお、１行目の画素が消光したままとする場合においても、選択期間Ｔｓ２の間には、接続点５８の電位Ｖａは７０Ｖのままであり、１行目の画素４２に関する第１及び第２の整流素子Ｄ１及びＤ２には逆バイアスがかかり、共に非導通状態が維持される。
【０１１４】
時点ｔ１５から１行目の画素のリセット期間Ｔｒ１に入り、選択信号Ｓｓが低レベルに変化すると、接続点５８の電位Ｖａが６０Ｖまで下がる。このとき、リセット信号Ｓｒが高レベルを維持しているため、容量性負荷６０の両端電圧Ｖｃは変化しない。
【０１１５】
次の時点ｔ１６において、１行目のリセット信号Ｓｒが低レベル（例えば０Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、接続点５８の電位Ｖａは６０Ｖから０Ｖまで急峻に下がる。これにより、容量性負荷６０の両端電圧Ｖｃが５０Ｖまで急峻に上昇し、最初のリセット状態となる。
【０１１６】
この駆動方式を例えば４行走査に適用する場合、図１３Ａに示す方式あるいは図１３Ｂに示す方式を採用することができる。
【０１１７】
図１３Ａに示す方式は、１フレームを４つの期間（サブフィールド）に分離し、さらに、１サブフィールドを４つの期間に分離する。最初の３つのサブフィールドについては、各サブフィールドについて、最初の期間に選択期間を設定し、残りの３つの期間に非選択期間を設定する。残りの１つのサブフィールドについては、最初の期間にリセット期間を設定し、残りの３つの期間に非選択期間を設定する。この方式の場合、時間階調制御に好適である。
【０１１８】
一方、図１３Ｂに示す方式は、１フレームを８つ以上の期間に分離し、各フレームの第１の期間に選択期間を設定し、各フレームの最終期間にリセット期間を設定し、残りの期間に非選択期間を設定する。この方式によれば、リセット期間後の非選択期間における消光時間をなくし、輝度向上の効果がある。
【０１１９】
なお、図１３Ａに示す方式と図１３Ｂに示す方式とを組み合わせるようにしてもよい。
【０１２０】
そして、画素の階調制御としては、図１４Ａ〜図１４Ｃに示す位相変調による方式（時間階調制御）や図１５Ａ〜図１５Ｃに示すパルス幅変調による方式、並びに図１６Ａ〜図１６Ｃに示す電圧制御による方式がある。
【０１２１】
位相変調による方式は、図１６Ａに示すように、画素信号Ｓｄに含まれるトリガ信号Ｐｔの位相を画素の階調レベルに応じて変調することによって、図１４Ｂに示すように、第２の電圧状態Ｐｎの開始時点を変化させる。このときの光出力波形は、図１４Ｃに示すように、光の出力期間ＴＬがトリガ信号Ｐｔの位相に応じて変化する。
【０１２２】
パルス幅変調方式は、図１５Ａに示すように、画素信号Ｓｄのパルス幅Ｗを画素の階調レベルに応じて変調することによって、図１５Ｂに示すように、第２の電圧状態Ｐｎの振幅を変化させることで、画素の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図１５Ｃに示すように、光の出力レベルが画素信号Ｓｄのパルス幅Ｗに応じて変化する。
【０１２３】
電圧制御方式は、図１６Ａに示すように、画素信号Ｓｄの振幅を画素の階調レベルに応じて制御することによって、図１６Ｂに示すように、第２の電圧状態Ｐｎの振幅を変化させることで、画素の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図１６Ｃに示すように、光の出力レベルが画素信号Ｓｄの振幅に応じて変化する。なお、発光／非発光と第２の電圧状態Ｐｎの極性は、上述の例と逆であってもよい。また、第２の電圧状態Ｐｎの極性を反転させないで発光／非発光の制御ができる画素であっても、適切に電圧を決めるだけで同様の効果を得ることができる。
【０１２４】
次に、第３の実施の形態に係る表示装置４０Ｃについて図１７〜図２３を参照しながら説明する。
【０１２５】
この第３の実施の形態に係る表示装置４０Ｃは、上述した第２の実施の形態に係る表示装置４０Ｂとほぼ同様の構成を有するが、図１７に示すように、リセット線５０の代わりに容量性負荷６０の放電を指示する放電指示線７０が画素の行数に応じた本数だけ配線されている点で異なる。各放電指示線７０には、その行に関する放電指示信号Ｓｈが例えば垂直シフト回路５２を通じて供給されるようになっている。また、容量性負荷６０の発光特性も若干異なる。
【０１２６】
この容量性負荷６０は、図１８及び図１９Ｂに示すように、所定期間（例えば１フレーム：Ｔ）に対する第１の電圧状態Ｐｐの出力期間τのデューティ比｛（τ／Ｔ）×１００（％）｝に応じて光量が変化する特性を有する。
【０１２７】
従って、階調制御として位相変調による方式を容易に適用させることができる。すなわち、図１９Ａに示すように、画素信号Ｓｄに含まれるトリガ信号Ｐｔの位相を画素の階調レベルに応じて変調することによって、図１９Ｂに示すように、第１の電圧状態Ｐｐの開始時点を変化させる。このときの光出力波形は、図１９Ｃに示すように、容量性負荷６０の放電期間Ｔｈに出力される光の出力レベルがトリガ信号Ｐｔの位相に応じて変化する。
【０１２８】
また、この容量性負荷６０として、図２０及び図２１Ｂに示すように、第１の電圧状態Ｐｐの蓄積電圧Ｖｃｓに応じて光量が変化する特性を有するものを使用することができる。
【０１２９】
この場合、図２１Ａ〜図２１Ｃに示すパルス幅変調による方式や図２２Ａ〜図２２Ｃに示す電圧制御による方式を採用することができる。
【０１３０】
パルス幅変調方式は、図２１Ａに示すように、画素信号Ｓｄのパルス幅Ｗを画素の階調レベルに応じて変調することによって、図２１Ｂに示すように、第１の電圧状態Ｐｐの振幅を変化させることで、画素の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図２１Ｃに示すように、容量性負荷６０の放電期間Ｔｈに出力される光の出力レベルが画素信号Ｓｄのパルス幅Ｗに応じて変化する。
【０１３１】
電圧制御方式は、図２２Ａに示すように、画素信号Ｓｄの振幅を画素の階調レベルに応じて制御することによって、図２２Ｂに示すように、第１の電圧状態Ｐｐの振幅を変化させることで、画素の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図２２Ｃに示すように、容量性負荷６０の放電期間Ｔｈに出力される光の出力レベルが画素信号Ｓｄの振幅に応じて変化する。
【０１３２】
ここで、この表示装置４０Ｃの駆動方式について、２行走査を例にとって図２３を参照しながら説明する。なお、図２３は、１行目の画素に関するタイミングチャートを示す。
【０１３３】
まず、時点ｔ２０において、１行目の画素の選択期間Ｔｓ１に入る。このとき、放電指示信号Ｓｈは高レベル（例えば２６０Ｖ）を維持し、選択信号Ｓｓは高レベル（例えば１５０Ｖ）を維持し、画素信号Ｓｄは高レベル（例えば１００Ｖ）に変化する。この状態は、第１及び第２の整流素子Ｄ１及びＤ２が共に逆バイアスされて非導通の状態であり、接続点５８での電位Ｖａは選択信号Ｓｓのレベル（１５０Ｖ）となる。容量性負荷６０の両端には、基準電圧（例えば０Ｖ）が印加された状態が維持される。
【０１３４】
次の時点ｔ２１において、選択信号Ｓｓが低レベル（例えば０Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、接続点５８の電位Ｖａは１５０Ｖから０Ｖまで急峻に下がるが、続いて容量性負荷６０での充電が開始され、接続点５８の電位Ｖａが徐々に上昇する。この充電は、画素信号Ｓｄが低レベルになる時点ｔ２２まで行われる。この時点ｔ２２において、例えば容量性負荷６０に１００Ｖが充電された場合、再び第１の整流素子Ｄ１が逆バイアスされて非導通の状態となり、接続点５８の電位Ｖａも１００Ｖとなる。この充電状態は、放電指示信号Ｓｈが立ち下がるまで（時点ｔ２５まで）維持される。
【０１３５】
次の時点ｔ２３において、選択信号Ｓｓが高レベル（例えば１５０Ｖ）に変化すると、接続点５８の電位Ｖａが２５０Ｖまで立ち上がるが、放電指示信号Ｓｈが高レベルを維持しているため、容量性負荷６０の両端電圧Ｖｃは変化しない。
【０１３６】
そして、次の時点ｔ２４から２行目の画素の選択期間Ｔｓ２に入るが、この選択期間Ｔｓ２では、１行目の放電指示信号Ｓｈが高レベルを維持しているため、画素信号Ｓｄのレベルが変化しても、接続点５８での電位Ｖａは変化せず、しかも、これらのレベルは１行目の放電指示信号Ｓｈの高レベル以下となっているため、１行目の画素４２に関する第１及び第２の整流素子Ｄ１及びＤ２には逆バイアスがかかり、共に非導通状態が維持される。
【０１３７】
そのため、１行目の画素４２は、２行目の画素４２に対する画素信号Ｓｄの影響を受けることがない。また、非選択期間において容量性負荷６０で消費される電力はほぼゼロであり、低消費電力の効果も大きい。なお、１行目の画素信号Ｓｄが０Ｖのままだった場合でも、２行目の選択期間Ｔｓ２に接続点５８の電位Ｖａは１５０Ｖとなって、１行目の画素に関する第１及び第２の整流素子Ｄ１及びＤ２には逆バイアスがかかり、共に非導通状態が維持される。
【０１３８】
時点ｔ２５から１行目の画素４２の放電期間Ｔｈに入り、１行目の放電指示信号Ｓｈが低レベル（例えば０Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、接続点５８の電位Ｖａは２５０Ｖから０Ｖまで急峻に下がる。これにより、容量性負荷６０の両端電圧Ｖｃが−１５０Ｖまで急峻に降下すると同時に該容量性負荷６０にて発光が行われる。この発光状態は、選択信号Ｓｓが立ち下がるまで（時点ｔ２６まで）維持される。
【０１３９】
時点ｔ２６において、１行目の選択信号Ｓｓが低レベル（例えば０Ｖ）に変化すると、第２の整流素子Ｄ２が順バイアスされて導通状態となり、接続点５８の電位Ｖａは０Ｖから−１５０Ｖまで急峻に下がるが、続いて容量性負荷６０での充電が開始されることから、接続点５８の電位Ｖａが徐々に上昇し、接続点５８及び容量性負荷６０の両端電圧Ｖｃは共に０Ｖとなる。
【０１４０】
なお、この駆動方式を例えば４行走査に適用する場合、上述した図１３Ａに示す方式あるいは図１３Ｂに示す方式を採用することができる。
【０１４１】
次に、第４の実施の形態に係る表示装置４０Ｄについて図２４を参照しながら説明する。
【０１４２】
この第４の実施の形態に係る表示装置４０Ｄは、上述した第２の実施の形態に係る表示装置４０Ｂとほぼ同様の構成を有するが、以下の点で異なる。
【０１４３】
すなわち、画素４２は、第１の線８０と第２の線８２との間にそれぞれ順方向に直列接続された第１及び第２の整流素子Ｄ１及びＤ２と、第１及び第２の整流素子Ｄ１及びＤ２の接続点５８と信号線４８との間に接続された容量性負荷６０とを有する。
【０１４４】
また、図２５や図２７Ａ〜図２７Ｃ等に示すように、１フレームが２つのフィールド（第１及び第２のフィールドＦ１及びＦ２）に分離され、第１のフィールドＦ１と第２のフィールドＦ２とにおいて、画素信号Ｓｄがそれぞれ論理反転するように制御される。
【０１４５】
例えば図２７Ｂ及び図２７Ｃに示すように、第１のフィールドＦ１では、容量性負荷６０に第２の電圧状態Ｐｎが印加されている期間において発光が行われ、第２のフィールドＦ２では、容量性負荷６０に第１の電圧状態Ｐｐが印加されている期間において発光が行われるように制御される。
【０１４６】
従って、第１のフィールドＦ１では、第１の線８０が選択線として機能し、第２の線８２がリセット線として機能する。第２のフィールドＦ２では、反対に、第１の線８０がリセット線として機能し、第２の線８２が選択線として機能する。このことから、以下の説明では、第１の線８０を伝送する信号を第１の信号Ｓ１と記し、第２の線８２を伝送する信号を第２の信号Ｓ２と記す。
【０１４７】
ここで、この表示装置４０Ｄの駆動方式について、２行走査を例にとって図２５を参照しながら説明する。なお、図２５は、１行目の画素に関するタイミングチャートを示す。
【０１４８】
まず、時点ｔ３０において、第１のフィールドＦ１における１行目の画素の選択期間Ｔｓ１１に入る。このとき、第１の信号Ｓ１は低レベル（例えば０Ｖ）に変化し、第２の信号Ｓ２は低レベル（例えば−１１０Ｖ）を維持し、画素信号Ｓｄは低レベル（例えば０Ｖ）を維持している。この状態は、第１及び第２の整流素子Ｄ１及びＤ２が共に逆バイアスされて非導通の状態であり、接続点５８での電位Ｖａは画素信号Ｓｄのレベル（０Ｖ）となる。容量性負荷６０の両端には、０Ｖが印加された状態が維持される。
【０１４９】
次の時点ｔ３１において、画素信号Ｓｄが高レベル（例えば１００Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、容量性負荷６０の両端電圧Ｖｃが−１００Ｖまで急峻に降下すると同時に該容量性負荷６０にて発光が行われる。この発光状態は、第２の信号Ｓ２が立ち上がるまで（時点ｔ３６まで）維持される。
【０１５０】
次の時点ｔ３２において、画素信号Ｓｄが低レベル（０Ｖ）に変化すると、再び第１の整流素子Ｄ１が逆バイアスされて非導通の状態となり、接続点５８での電位Ｖａは容量性負荷６０の両端電圧Ｖｃと同じ、−１００Ｖになる。
【０１５１】
次に時点ｔ３３において、第１の信号Ｓ１が高レベル（例えば２１０Ｖ）に変化する。これは、次の２行目の選択期間Ｔｓ１２（１行目の非選択期間）において、２行目の画素４２への画素信号Ｓｄが１行目の画素４２に影響を与えないようにするための準備処理である。
【０１５２】
そして、次の時点ｔ３４から２行目の画素の選択期間Ｔｓ１２（１行目の非選択期間）に入るが、この選択期間Ｔｓ１２では、１行目の第１の信号Ｓ１が高レベルを維持しているため、画素信号Ｓｄのレベルが変化して、接続点５８の電位Ｖａが変化しても、これらのレベルは１行目の第１の信号Ｓ１の高レベル以下となっているため、１行目の画素４２に関する第１及び第２の整流素子Ｄ１及びＤ２には逆バイアスがかかり、共に非導通状態が維持される。
【０１５３】
そのため、１行目の画素４２は、２行目の画素４２に対する画素信号Ｓｄの影響を受けることがない。しかも、非選択期間において容量性負荷６０で消費される電力はほぼゼロであり、低消費電力の効果が大きい。また、容量性負荷６０は、非選択期間に電荷を保持し続けることから、発光を持続させることができ、高輝度化、高コントラスト化を実現できる。
【０１５４】
時点ｔ３５から１行目の画素４２のリセット期間Ｔｒ１１に入り、画素信号Ｓｄが高レベル（例えば１００Ｖ）に変化すると、接続点５８の電位Ｖａが０Ｖまで上昇する。このとき、第１の信号Ｓ１が高レベルを維持しているため、容量性負荷６０の両端電圧Ｖｃは変化しない。
【０１５５】
次の時点ｔ３６において、１行目の第２の信号Ｓ２が高レベル（例えば１００Ｖ）に変化すると、第２の整流素子Ｄ２が順バイアスされて導通状態となり、接続点５８の電位Ｖａは０Ｖから１００Ｖまで急峻に上昇する。これにより、容量性負荷６０の両端電圧Ｖｃが０Ｖまで急峻に上昇し、最初のリセット状態となる。
【０１５６】
次の時点ｔ３７において、１行目の第２の信号Ｓ２が低レベル（例えば−１１０Ｖ）に変化すると、再び第２の整流素子Ｄ２が逆バイアスされて非導通の状態となり、接続点５８での電位Ｖａは１００Ｖを維持し、容量性負荷６０の両端電圧Ｖｃも０Ｖに維持される。
【０１５７】
次の２行目の画素４２に対するリセット期間Ｔｒ１２を経て、次の時点ｔ３８において、第２のフィールドＦ２における１行目の画素４２の選択期間Ｔｓ２１に入る。このとき、第１の信号Ｓ１は高レベル（例えば２１０Ｖ）を維持し、第２の信号Ｓ２は高レベル（例えば１００Ｖ）に変化し、画素信号Ｓｄは高レベル（例えば１００Ｖ）を維持している。この状態は、第１及び第２の整流素子Ｄ１及びＤ２が共に逆バイアスされて非導通の状態であり、接続点５８での電位Ｖａは画素信号Ｓｄのレベル（１００Ｖ）となる。容量性負荷６０の両端には、０Ｖが印加された状態が維持される。
【０１５８】
次の時点ｔ３９において、画素信号Ｓｄが低レベル（例えば０Ｖ）に変化すると、第２の整流素子Ｄ２が順バイアスされて導通状態となり、容量性負荷６０の両端電圧Ｖｃが１００Ｖまで急峻に上昇すると同時に該容量性負荷６０にて発光が行われる。この発光状態は、第１の信号Ｓ１が立ち下がるまで（時点ｔ４４まで）維持される。
【０１５９】
次の時点ｔ４０において、画素信号Ｓｄが高レベル（１００Ｖ）に変化すると、再び第２の整流素子Ｄ２が逆バイアスされて非導通の状態となり、接続点５８での電位Ｖａは、容量性負荷６０の両端電圧Ｖｃに画素信号Ｓｄの電圧が加わった電圧と同じ、２００Ｖになる。
【０１６０】
次の時点ｔ４１において、第２の信号Ｓ２が低レベル（例えば−１１０Ｖ）に変化する。
【０１６１】
そして、次の時点ｔ４２から２行目の画素の選択期間Ｔｓ２２（１行目の非選択期間）に入るが、この選択期間Ｔｓ２２では、１行目の第１の信号Ｓ１が高レベルを維持しているため、画素信号Ｓｄのレベルが変化して、接続点５８の電位Ｖａが変化しても、これらのレベルは１行目の第１の信号Ｓ１の高レベル以下となっているため、１行目の画素４２に関する第１及び第２の整流素子Ｄ１及びＤ２には逆バイアスがかかり、共に非導通状態が維持される。
【０１６２】
そのため、１行目の画素４２は、２行目の画素４２に対する画素信号Ｓｄの影響を受けることがない。
【０１６３】
時点ｔ４３から１行目の画素４２のリセット期間Ｔｒ２１に入り、画素信号Ｓｄが低レベル（例えば０Ｖ）に変化すると、接続点５８の電位Ｖａが１００Ｖまで降下する。このとき、第１の信号Ｓ１が高レベルを維持しているため、容量性負荷６０の両端電圧Ｖｃは変化しない。
【０１６４】
次の時点ｔ４４において、１行目の第１の信号Ｓ１が低レベル（例えば０Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、接続点５８の電位Ｖａは１００Ｖから０Ｖまで急峻に下がる。これにより、容量性負荷６０の両端電圧Ｖｃが０Ｖまで急峻に降下し、最初のリセット状態となる。
【０１６５】
次の時点ｔ４５において、１行目の第１の信号Ｓ１が高レベル（例えば２１０Ｖ）に変化すると、再び第１の整流素子Ｄ１が逆バイアスされて非導通の状態となり、接続点５８での電位Ｖａは０Ｖを維持し、容量性負荷６０の両端電圧Ｖｃも０Ｖが維持される。
【０１６６】
この駆動方式を例えば４行走査に適用する場合、図２６Ａに示す方式あるいは図２６Ｂに示す方式を採用することができる。
【０１６７】
図２６Ａに示す方式は、第１のフィールドＦ１及び第２のフィールドＦ２をそれぞれ４つの期間（サブフィールド）に分離し、さらに、１サブフィールドを４つの期間に分離する。最初の３つのサブフィールドでは、各サブフィールドについて、最初の期間に選択期間を設定し、残りの３つの期間に非選択期間を設定する。残りのサブフィールドについては、最初の期間にリセット期間を設定し、残りの３つの期間に非選択期間を設定する。第２のフィールドＦ２も同様に設定する。この方式の場合、時間階調制御に好適である。
【０１６８】
一方、図２６Ｂに示す方式は、第１のフィールドＦ１及び第２のフィールドＦ２をそれぞれ８つ以上の期間に分離する。例えば第１のフィールドＦ１において、第１の期間に選択期間を設定し、各フレームの最終期間にリセット期間を設定し、残りの期間に非選択期間を設定する。第２のフィールドＦ２も同様に設定する。この方式によれば、リセット期間後の非選択期間における消光時間をなくし、輝度向上の効果がある。
【０１６９】
なお、図２６Ａに示す方式と図２６Ｂに示す方式とを組み合わせるようにしてもよい。
【０１７０】
そして、画素の階調制御としては、図２７Ａ〜図２７Ｃに示す位相変調による方式（時間階調制御）や図２８Ａ〜図２８Ｃに示すパルス幅変調による方式、並びに図２９Ａ〜図２９Ｃに示す電圧制御による方式がある。
【０１７１】
位相変調による方式は、図２７Ａに示すように、画素信号Ｓｄに含まれる正極性のトリガ信号Ｐｔ１並びに負極性のトリガ信号Ｐｔ２の位相を画素の階調レベルに応じて変調することによって、図２７Ｂに示すように、第２の電圧状態Ｐｎ並びに第１の電圧状態Ｐｐの開始時点を変化させる。このときの光出力波形は、図２７Ｃに示すように、光の出力期間がトリガ信号Ｐｔ１及びＰｔ２の位相に応じて変化する。
【０１７２】
パルス幅変調方式は、図２８Ａに示すように、画素信号Ｓｄのパルス幅Ｗ１及びＷ２を画素の階調レベルに応じて変調することによって、図２８Ｂに示すように、第２の電圧状態Ｐｎ並びに第１の電圧状態Ｐｐの振幅を変化させることで、画素の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図２８Ｃに示すように、光の出力レベルがパルス幅に応じて変化する。
【０１７３】
電圧制御方式は、図２９Ａに示すように、画素信号Ｓｄの振幅を画素の階調レベルに応じて制御することによって、図２９Ｂに示すように、第２の電圧状態Ｐｎ並びに第１の電圧状態Ｐｐの振幅を変化させることで、画素４２の発光輝度を前記階調レベルに応じて変化させる。このときの光出力波形は、図２９Ｃに示すように、光の出力レベルが画素信号Ｓｄの振幅に応じて変化する。
【０１７４】
この電圧制御方式では、第１のフィールドＦ１において、画素信号ＳｄのＯＮレベルを例えば８０Ｖ、ＯＦＦレベルを０Ｖとしたとき、第２のフィールドＦ２において論理反転して、画素信号ＳｄのＯＮレベルを例えば２０Ｖ、ＯＦＦレベルを１００Ｖというように、任意の階調を表現することができる。
【０１７５】
特に、この第４の実施の形態に係る表示装置４０Ｄでは、第１のフィールドＦ１において、容量性負荷６０に第２の電圧状態Ｐｎが印加されて発光が行われると、第２の信号Ｓ２が高レベルになるまでその発光を維持し、さらに、第２のフィールドＦ２において、容量性負荷６０に第１の電圧状態Ｐｐが印加されて発光が行われると、第１の信号Ｓ１が低レベルになるまでその発光を維持する。つまり、２つのフィールドＦ１及びＦ２においてメモリ効果を持たせることができる。
【０１７６】
従って、高輝度を図る上でより有利になる。また、発光が電圧の実効値によって変化する場合も、実効値のダイナミックレンジを大きくとることができ、高輝度化、高コントラスト化をより図ることができる。しかも、容量性負荷として液晶セルを好ましく採用することができる。また、同じ実効値を得るための電圧が小さくて済むことから、低電圧化が可能となる。すなわち、マトリックス駆動では、行走査をしながら各画素に対して所定の電圧を印加していくが、画素の接続される行の選択期間内だけ所定の実効値を得るには、画素への印加電圧として高い電圧が必要となる。それに対して、第１〜第４の実施の形態に係る表示装置４０Ａ〜４０Ｄにおいては、行の選択期間のみならず、画素が非選択状態の時間も電圧を保持し続けるため、同じ実効値を得るのに印加電圧（絶対値）が小さくて済むという利点がある。
【０１７７】
なお、第１の電圧と第２の電圧とで、上述のように電圧値の絶対値やパルス幅を同じに設定することもできるし、異なる値やパルス幅に設定することも容易である。すなわち、第１のフィールドＦ１と第２のフィールドＦ２とで、画素信号Ｓｄをそれぞれ論理反転するように制御しているところを、別々の信号として制御すればよい。
【０１７８】
上述した第２の実施の形態に係る表示装置４０Ｂ並びに第４の実施の形態に係る表示装置４０Ｄにおいて、容量性負荷６０に並列に抵抗を接続し、選択時に容量性負荷６０に充電された電荷を、非選択時に抵抗を通じて放電させるようにしてもよい。
【０１７９】
この場合、容量性負荷６０と前記抵抗の時定数を適当に設定しておき、放電時間を有効に利用する。例えば、液晶表示素子においては、非選択期間に電圧が放電されてゼロに戻り、光透過率も元の値に戻るが、上述した例では、光透過率の時間平均値が選択期間に充電する電圧によって（又は選択期間に充電する回数によって）制御可能であるため、階調表現が可能である。しかも、リセット期間を設けることなく、容量性負荷６０に充電された電荷をゼロに戻すことができるという利点がある。
【０１８０】
なお、例えば圧電材料を用いて変位を制御する場合においては、変位−電圧特性がヒステリシスを有しており、電圧を印加して変位を生じさせ、その後、電圧をゼロに戻しても変位が保持されている場合等にも有効である。また、例えば液晶表示素子において、電圧を印加して光透過率を低下させ、その後、電圧をゼロに戻しても光透過率が低下した状態を保持している場合にも有効である。
【０１８１】
さらに、第１〜第４の実施の形態に係る表示装置４０Ａ〜４０Ｄでは、画素に交番的に電圧を印加することができる。画像パターンによらず画素の印加電圧から直流成分を排除したい場合に、効果的に用いられる。交流駆動方式を利用する表示素子に特に好ましく用いられ、液晶表示素子、エレクトロルミネッセンス表示素子には特に好適である。
【０１８２】
次に、本実施の形態に係る回路素子１０と信号処理回路３０を位置制御系の装置に適用した実施の形態例について図３０〜図３５Ｂを参照しながら説明する。
【０１８３】
この実施の形態に係る位置制御装置９０の回路素子１０は、図３０に示すように、第１の線８０と第２の線８２との間にそれぞれ順方向に直列接続された第１及び第２の整流素子Ｄ１及びＤ２と、第１及び第２の整流素子Ｄ１及びＤ２の接続点５８と信号線４８との間に接続された負荷９２とを有する。この負荷９２は、インダクタ９４と抵抗９６とが直列接続された構成を有する。
【０１８４】
インダクタ９４と抵抗９６とから構成される位置制御系のモデル９８を図３１に示す。このモデルは、天井からばね１００を介して接続された制御対象１０２の位置Ｐが、インダクタ９４に流れる電流ｉにより生成される磁界によって制御されることを示す。すなわち、図３２に示すように、インダクタ９４に流れる電流ｉの大きさ並びに方向によって、前記位置Ｐを正方向（上方向）並びに負方向（下方向）に変化させることができる。つまり、少なくともインダクタ９４は、制御対象の変位制御素子として機能することになる。
【０１８５】
インダクタに流れる電流ｉは、負荷９２の両端電圧Ｖｃと抵抗Ｒによって決まる。過渡状態を除けば、前記両端電圧ＶｃはＶｃ＝Ｒｉとなる。
【０１８６】
そして、この位置制御装置９０では、図３３に示すように、例えば１行目の回路素子１０の選択期間Ｔｓ１を２つの期間（正方向期間Ｔｓ１ｐと負方向期間Ｔｓ１ｎ）に分離し、制御対象１０２を正方向に移動させる場合は、正方向期間Ｔｓ１ｐにおいて制御対象１０２を駆動し、制御対象１０２を負方向に移動させる場合は、負方向期間Ｔｓ１ｎにおいて制御対象１０２を駆動するように制御する。
【０１８７】
ここで、前記位置制御装置９０の駆動方式について、２行走査を例にとって図３３及び図３４を参照しながら説明する。なお、図３３及び図３４の波形は、１行目の回路素子１０に関するタイミングチャートであって、特に、図３３は、制御対象を正方向に変位駆動させる場合のタイミングチャートを示し、図３４は、制御対象を負方向に変位駆動させる場合のタイミングチャートを示す。
【０１８８】
まず、図３３の時点ｔ６０において、１行目の回路素子１０の選択期間Ｔｓ１における正方向期間Ｔｓ１ｐに入る。このとき、第１の信号Ｓ１は高レベル（例えば１０Ｖ）を維持し、第２の信号Ｓ２は低レベル（例えば０Ｖ）を維持し、データ信号ＳＤは高レベル（例えば１０Ｖ）を維持している。この状態は、第１及び第２の整流素子Ｄ１及びＤ２が共に逆バイアスされて非導通の状態であり、接続点５８での電位Ｖａは、データ信号ＳＤのレベル（１０Ｖ）と同じになる。その結果、負荷９２の両端電圧Ｖｃは０Ｖの状態が維持される。
【０１８９】
次の時点ｔ６１において、第１の信号Ｓ１が低レベル（例えば０Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、接続点５８の電位Ｖａが０Ｖまで急峻に降下すると同時に、負荷９２の両端電圧Ｖｃが高レベル（例えば１０Ｖ）まで急峻に上昇し、これにより、インダクタ９４に正方向に電流が流れ、制御対象１０２は正方向に移動する。
【０１９０】
次の時点ｔ６２において、第１の信号Ｓ１が高レベル（例えば１０Ｖ）に変化すると、再び第１の整流素子Ｄ１が逆バイアスされて非導通状態となり、接続点５８の電位Ｖａが１０Ｖまで急峻に上昇すると同時に、負荷９２の両端電圧Ｖｃが低レベル（例えば０Ｖ）まで急峻に降下し、制御対象１０２は元の位置（ゼロ点）に向かって移動する。
【０１９１】
次の時点ｔ６３において、１行目の回路素子１０の負方向期間Ｔｓ１ｎに入る。この期間Ｔｓ１ｎでは、データ信号ＳＤが高レベル（例えば１０Ｖ）を維持していることから、その後の時点ｔ６４において、第２の信号Ｓ２が高レベル（例えば１０Ｖ）に変化したとしても、第１及び第２の整流素子Ｄ１及びＤ２は共に非導通の状態のままであり、負荷９２の両端電圧Ｖｃは０Ｖの状態が維持される。すなわち、制御対象１０２はゼロ点に停止したままである。
【０１９２】
次の時点ｔ６５において、２行目の回路素子１０の選択期間Ｔｓ２（１行目の非選択期間）に入るが、この選択期間Ｔｓ２では、１行目の第１の信号Ｓ１が高レベルを維持しているため、データ信号ＳＤのレベルが変化して、接続点５８の電位Ｖａが変化しても、これらのレベルは１行目の第１の信号Ｓ１の高レベル以下となっているため、１行目の回路素子１０に関する第１及び第２の整流素子Ｄ１及びＤ２は共に非導通状態が維持される。
【０１９３】
そのため、１行目の回路素子１０は、２行目の回路素子１０に対するデータ信号ＳＤの影響を受けることがない。しかも、非選択期間において負荷９２へ流れる電流ｉはほぼゼロであり、消費電力も小さくできる。
【０１９４】
次に、負方向への変位制御は、まず、図３４の時点ｔ７０において、１行目の回路素子１０の選択期間Ｔｓ１に入る。この時点ｔ７０では、第１の信号Ｓ１は高レベル（例えば１０Ｖ）を維持し、第２の信号Ｓ２は低レベル（例えば０Ｖ）を維持し、データ信号ＳＤは低レベル（例えば０Ｖ）に変化する。このとき、第１及び第２の整流素子Ｄ１及びＤ２が共に非導通状態となっていることから、接続点の電位Ｖａは０Ｖまで急峻に降下する。その結果、負荷９２の両端電圧Ｖｃは０Ｖの状態が維持される。
【０１９５】
次の時点ｔ７１において、第１の信号Ｓ１が低レベル（例えば０Ｖ）に変化しても、接続点の電位Ｖａは依然０Ｖが維持されることから、負荷９２の両端電圧Ｖｃは０Ｖの状態が維持される。
【０１９６】
次の時点ｔ７２において、第１の信号Ｓ１が高レベルに変化すると、第１の整流素子Ｄ１が逆バイアスされて非導通となり、接続点の電位Ｖａは依然０Ｖが維持され、負荷９２の両端電圧Ｖｃは０Ｖの状態が維持される。
【０１９７】
次の時点ｔ７３において、１行目の回路素子１０の負方向期間Ｔｓ１ｎに入り、続く時点ｔ７４において、第２の信号Ｓ２が高レベル（例えば１０Ｖ）に変化すると、第２の整流素子Ｄ２が導通状態となり、接続点５８の電位Ｖａが１０Ｖまで急峻に上昇すると同時に、負荷９２の両端電圧Ｖｃが低レベル（例えば−１０Ｖ）まで急峻に降下し、これにより、インダクタ９４に負方向に電流が流れ、制御対象１０２は負方向に移動する。
【０１９８】
次の時点ｔ７５において、第２の信号Ｓ２が低レベル（例えば０Ｖ）に変化すると、再び第２の整流素子Ｄ２が逆バイアスされて非導通状態となり、接続点５８の電位Ｖａが０Ｖまで急峻に降下すると同時に、負荷９２の両端電圧Ｖｃが高レベル（例えば０Ｖ）まで急峻に上昇し、制御対象１０２は元の位置（ゼロ点）に向かって移動する。
【０１９９】
次の時点ｔ７６において、２行目の回路素子１０の選択期間Ｔｓ２（１行目の非選択期間）に入るが、この選択期間Ｔｓ２では、１行目の第１の信号Ｓ１が高レベルを維持しているため、データ信号ＳＤのレベルが変化して、接続点５８の電位Ｖａが変化しても、これらのレベルは１行目の第１の信号Ｓ１の高レベル以下となっているため、１行目の回路素子１０に関する第１及び第２の整流素子Ｄ１及びＤ２は共に非導通状態が維持される。
【０２００】
そのため、１行目の回路素子１０は、２行目の回路素子１０に対するデータ信号ＳＤの影響を受けることがない。しかも、非選択期間において負荷９２へ流れる電流ｉはほぼゼロであり、消費電力も小さくできる。
【０２０１】
この駆動方式を例えば４行走査の場合に適用する場合、図３５Ａに示す方式あるいは図３５Ｂに示す方式を採用することができる。
【０２０２】
図３５Ａに示す方式は、４行の回路素子１０に対してすべて位置制御が完了する期間を１フレームとしたとき、該１フレームを４つの期間に分離し、さらに、第１の期間に正方向期間と負方向期間を設定し、残りの３つの期間に非選択期間を設定する。
【０２０３】
一方、図３５Ｂに示す方式は、１フレームを２つの期間（第１及び第２のフィールドＦ１及びＦ２）に分離し、さらに、第１及び第２のフィールドＦ１及びＦ２をそれぞれ４つの期間に分離する。そして、第１のフィールドＦ１については、第１の期間に正方向期間を設定し、残りの３つの期間に非選択期間を設定する。第２のフィールドＦ２については、第１の期間に負方向期間を設定し、残りの３つの期間に非選択期間を設定する。
【０２０４】
また、制御対象１０２の位置制御としては、電圧制御による方式が好ましく採用される。例えば、制御対象１０２を正方向に負荷９２の両端電圧Ｖｃが１０Ｖに対応する位置まで移動させる場合は、正方向期間において、第１の信号Ｓ１のレベルを０Ｖ、データ信号ＳＤのレベルを１０Ｖに設定することで、図３６Ａに示すように、負荷９２の両端電圧Ｖｃを正方向に１０Ｖとすることができる。
【０２０５】
一方、制御対象１０２を負方向に負荷９２の両端電圧Ｖｃが８Ｖに対応する位置まで移動させる場合は、負方向期間において、第２の信号Ｓ２のレベルを１０Ｖ、データ信号ＳＤのレベルを２Ｖに設定することで、図３６Ｂに示すように、負荷９２の両端電圧Ｖｃを負方向に８Ｖ（すなわち、−８Ｖ）とすることができる。
【０２０６】
上述の例では、図３２に示すように、電流−位置特性が線形状に変化する場合を示したが、その他、電流ｉ＝０を基準としたヒステリシス曲線を描くような特性でもよい。例えば磁化されたコイルが、電流をゼロに戻しても、残留磁化を有している場合にも有効である。この場合、選択期間に流れた電流で所定の位置に移動した後、非選択期間となって電流がゼロとなった場合、残留磁化によって所定の位置をほぼ保持することが可能となる。
【０２０７】
次に、例えば、変位制御素子として、例えば図３７や図３８に示す圧電素子の変位−電圧特性と同様の特性を有する素子を容量性負荷に用いて変位制御、位置制御をすることができる。
【０２０８】
図３７の変位−電圧特性を有する圧電素子においては、例えばａ点とｃ点を結ぶ線分で示す部分を利用したり、ｄ点とｅ点を結ぶ線分で示す部分を利用することで、ほぼ線形的な電圧−変位特性を得ることができ、制御が容易になる。また、図３８の変位−電圧特性を有する圧電素子においては、電圧の変化に対する伸びの変位量の変化と、電圧の変化に対する縮みの変位量の変化が異なり、電圧−変位特性にヒステリシスを有することから、カム動作を行わせる場合等に有利である。
【０２０９】
図３７や図３８に示す圧電素子の変位−電圧特性と同様の特性を有する変位制御素子を用いた装置の例としては、図３９に示すように、縦方向に複数の光導波路１１０ａ〜１１０ｅを並べ、横方向に複数の光導波路１１２ａ〜１１２ｄを並べ、さらに、各交差部分に光スイッチ１１４を配置した光スイッチアレイ１１６が挙げられる。この光スイッチアレイ１１６は、縦方向に並べられた複数の光導波路１１０ａ〜１１０ｅにそれぞれ光１１８ａ〜１１８ｅが入射され、そのうちのいくつかが縦方向に並べられた光導波路１１２ａ〜１１２ｄから光が出射される例を示す。図３９では、１行目の光導波路１１０ａに入射された光１１８ａが２列目の光導波路１１２ｂから出射され、２行目の光導波路１１０ｂに入射された光１１８ｂがそのまま横方向に出射され、３行目の光導波路１１０ｃに入射された光１１８ｃが１列目の光導波路１１２ａから出射され、４行目の光導波路１１０ｄに入射された光１１８ｄが３列目の光導波路１１２ｃから出射され、５行目の光導波路１１０ｅに入射された光１１８ｅが４列目の光導波路１１２ｄから出射された例を示す。また、図３９において、○は、光スイッチ１１４が第１の状態（１１４ａ）にあって、入射された光を横方向に導いている状態を示し、●は、光スイッチ１１４が第２の状態（１１４ｂ）にあって、入射された光を縦方向に導いている状態を示す。
【０２１０】
第１の状態（１１４ａ）を実現するには、図４０Ａに示すように、変位制御素子（図示せず）に接続された反射板１２０を、行方向に延びる光導波路１１０と列方向に延びる光導波路１１２との交差部分１２２に挿入させないようにすればよく、第２の状態（１１４ｂ）を実現するには、図４０Ｂに示すように、変位制御素子に接続された反射板１２０を前記交差部分１２２に挿入させればよい。
【０２１１】
この変位制御素子の駆動方法は、上述した第１〜第４の実施の形態に係る表示装置４０Ａ〜４０Ｄと同様の駆動方法によって容易に実現させることができる。
【０２１２】
変位を制御するために、上記のような圧電材料のほかに、一対の電極を対向させ、電極間に電圧を印加したときに働く静電気力によって電極間の距離を変化させる方法を用いてもよい。
【０２１３】
次に、図４１に示すように、残留磁束の大きい（ヒステリシスの大きい）Ｂ−Ｈ特性を持つコイルを使用した変位制御素子の駆動方法について説明する。残留磁束が大きいとは、Ｂ−Ｈ曲線にヒステリシスを持ち、飽和磁束密度と残留磁束密度がほぼ同じになることを示す。なお、この変位制御素子を有する位置制御装置の回路構成は図３０に示す構成とほぼ同じ構成を有する。
【０２１４】
まず、図４１に示すＢ−Ｈ曲線のうち、磁界（Ｈ）はコイルに流れる電流ｉに相当し、磁束密度（Ｂ）は制御対象の変位量に相当することから、例えば点Ｆに示す残留磁束密度を得たい場合、選択期間にｅ点の電流を流すように電圧レベルを設定する。この場合、変位制御素子の動作点は点Ｅに動く。非選択期間に電流が遮断されると、動作点は点Ｆに動く。すなわち、制御対象は、点Ｆに示す残留磁束密度に対応した位置に変位する。
【０２１５】
この変位制御素子への駆動電圧の印加は、交番的に印加して、例えばＦ点とその極性を反転させた点Ｈとを対にして使用してもよい。あるいは正負で異なる電圧レベルを有する駆動電圧を印加して、例えば負極性側はリセット状態として、点Ｄを常に通り、正極性側で点Ｂ、点Ｆ又は点Ｊを通るように制御するようにしてもよい。
【０２１６】
ここで、図４１に示すＢ−Ｈ特性を持つコイルを使用した変位制御素子を含む回路素子１０の駆動方法の一例について図４２を参照しながら説明する。
【０２１７】
この駆動方法では、図４２に示すように、例えば１行目の回路素子１０の選択期間であって、かつ、正方向期間Ｔｓ１ｐが到来し、その後、例えば２行目の回路素子１０の選択期間であって、かつ、正方向期間Ｔｓ２ｐ（１行目の回路素子１０の非選択期間Ｔｓ１ｕ）となり、その後、１行目の回路素子１０の選択期間であって、かつ、負方向期間Ｔｓ１ｎが到来し、その後、例えば２行目の回路素子の選択期間であって、かつ、負方向期間Ｔｓ２ｎ（１行目の回路素子１０の非選択期間Ｔｓ１ｕ）となる。
【０２１８】
まず、図４２の時点ｔ８０において、１行目の回路素子１０の正方向期間Ｔｓ１ｐに入る。このとき、第１の信号Ｓ１は低レベル（例えば０Ｖ）を維持し、第２の信号Ｓ２も低レベル（例えば０Ｖ）を維持し、データ信号ＳＤも低レベル（例えば０Ｖ）を維持している。この状態は、第１及び第２の整流素子Ｄ１及びＤ２が共に非導通の状態であり、図３０に示すように、接続点５８での電位Ｖａは、データ信号ＳＤのレベル（０Ｖ）と同じになる。その結果、負荷９２の両端電圧は０Ｖの状態が維持される。
【０２１９】
次の時点ｔ８１において、データ信号ＳＤが高レベル（例えば１０Ｖ）に変化すると、第１の整流素子Ｄ１が順バイアスされて導通状態となり、負荷９２の両端電圧Ｖｃが高レベル（例えば１０Ｖ）まで急峻に上昇し、これにより、インダクタ９４に正方向に電流が流れ、制御対象１０２は正方向に移動する。例えば図４１の点Ａに示す磁束密度に対応した正方向の位置まで移動する。このとき、接続点の電位Ｖａは０Ｖを維持している。
【０２２０】
次の時点ｔ８２において、データ信号ＳＤが低レベル（例えば０Ｖ）に変化すると、再び第１の整流素子Ｄ１が逆バイアスされて非導通状態となり、負荷９２の両端電圧Ｖｃが低レベル（例えば０Ｖ）まで急峻に降下するが、制御対象は、図４１の点Ｂに示す残留磁束密度に対応した位置に停止している。
【０２２１】
次の時点ｔ８３において、２行目の回路素子１０の正方向期間Ｔｓ２ｐ（１行目の回路素子の非選択期間Ｔｓ１ｕ）に入る。このとき、第１の信号Ｓ１は高レベル（例えば１０Ｖ）に変化する。従って、この正方向期間Ｔｓ２ｐにおいては、データ信号ＳＤのレベルが変化して、接続点５８の電位Ｖａが変化しても、これらのレベルは１行目の第１の信号Ｓ１の高レベル以下で、且つ、１行目の第２の信号Ｓ２の低レベル以上となっているため、１行目の回路素子１０に関する第１及び第２の整流素子Ｄ１及びＤ２は共に非導通状態が維持される。つまり、制御対象１０２は、図４１の点Ｂに示す残留磁束密度に対応した位置に停止している。
【０２２２】
次の時点ｔ８４において、１行目の回路素子１０の負方向期間Ｔｓ１ｎに入る。このとき、第１の信号Ｓ１は高レベルを維持し、第２の信号Ｓ２は高レベル（例えば１０Ｖ）に変化し、データ信号ＳＤは高レベル（例えば１０Ｖ）に変化する。この場合、接続点５８での電位Ｖａは、データ信号ＳＤのレベル（１０Ｖ）と同じになり、１行目の回路素子１０に関する第１及び第２の整流素子Ｄ１及びＤ２は共に非導通状態が維持される。つまり、制御対象は、図４１の点Ｂに示す残留磁束密度に対応した位置に停止している。
【０２２３】
次の時点ｔ８５において、データ信号ＳＤが低レベル（例えば０Ｖ）に変化すると、第２の整流素子Ｄ２が順バイアスされて導通状態となり、負荷９２の両端電圧Ｖｃが低レベル（例えば−１０Ｖ）まで急峻に下降し、これにより、インダクタ９４に負方向に電流が流れ、制御対象１０２は負方向に移動する。例えば図４１の点Ｃに示す磁束密度に対応した負方向の位置まで移動する。このとき、接続点の電位Ｖａは１０Ｖを維持している。
【０２２４】
次の時点ｔ８６において、データ信号ＳＤが高レベル（例えば１０Ｖ）に変化すると、再び第２の整流素子Ｄ２が逆バイアスされて非導通状態となり、負荷９２の両端電圧Ｖｃが０Ｖまで急峻に上昇するが、制御対象は、図４１の点Ｄに示す残留磁束密度に対応した位置に停止している。
【０２２５】
次の時点ｔ８７において、２行目の回路素子１０の負方向期間Ｔｓ２ｎ（１行目の回路素子の非選択期間Ｔｓ１ｕ）に入る。このとき、第２の信号Ｓ２は低レベル（例えば０Ｖ）に変化する。従って、この負方向期間Ｔｓ２ｎにおいては、データ信号ＳＤのレベルが変化しても、そのレベルは１行目の第１の信号Ｓ１の高レベル以下で、且つ、１行目の第２の信号Ｓ２の低レベル以上となっているため、１行目の回路素子１０に関する第１及び第２の整流素子Ｄ１及びＤ２は共に非導通状態が維持される。つまり、制御対象は、図４１の点Ｄに示す残留磁束密度に対応した位置に停止している。
【０２２６】
このように、１行目の回路素子１０は、２行目の回路素子１０に対するデータ信号ＳＤの影響を受けることがなく、しかも、図４１に示すＢ−Ｈ特性の残留磁束密度を利用して、制御対象の位置を維持することができる。つまり、非選択期間にはインダクタ９４には電流が流れないため、残留磁化によって制御対象１０２の位置が変化することなく保持される。また、非選択期間において負荷９２へ流れる電流ｉはほぼゼロであり、消費電力も小さくできる。
【０２２７】
なお、本発明に係る回路素子、信号処理回路、制御装置、表示装置、表示装置の駆動方法、回路素子の駆動方法及び制御装置の駆動方法は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【図面の簡単な説明】
【０２２８】
【図１】本実施の形態に係る回路素子を示す構成図である。
【図２】本実施の形態に係る信号処理回路を示す構成図である。
【図３】本実施の形態に係る信号処理回路の動作期間における電位関係を示す説明図である。
【図４】第１の実施の形態に係る表示装置を示す構成図である。
【図５】第１の実施の形態に係る表示装置に用いられる容量性負荷の電圧−蓄積電荷特性を示す図である。
【図６】第１の実施の形態に係る表示装置の駆動方式の一例を示すタイミングチャートである。
【図７】第１の実施の形態に係る表示装置の駆動方式を４行走査に適用した場合のタイミングを示すダイヤグラムである。
【図８】図８Ａは画素信号のパルス幅変調によって第１の電圧状態の終了時点を変化させた場合を示す波形図であり、図８Ｂは光出力波形の一例を示す図であり、図８Ｃは光出力波形の他の例を示す図である。
【図９】図９Ａは画素信号の振幅変調によって第１の電圧状態の振幅を変化させた場合を示す波形図であり、図９Ｂは光出力波形の一例を示す図であり、図９Ｃは光出力波形の他の例を示す図である。
【図１０】第２の実施の形態に係る表示装置を示す構成図である。
【図１１】図１１Ａは第２の実施の形態に係る表示装置に用いられる容量性負荷の両端電圧の変化を示す波形図であり、図１１Ｂは容量性負荷の両端電圧の変化に伴う光出力の変化を示す図である。
【図１２】第２の実施の形態に係る表示装置の駆動方式の一例を示すタイミングチャートである。
【図１３】図１３Ａは第２の実施の形態に係る表示装置の駆動方式を４行走査に適用した場合のタイミングの一例を示すダイヤグラムであり、図１３Ｂは他の例を示すダイヤグラムである。
【図１４】図１４Ａは画素信号に含まれるトリガ信号の位相を変化させた例を示す波形図であり、図１４Ｂは位相変調によって第１の電圧状態の開始時点を変化させた場合を示す波形図であり、図１４Ｃは光の出力期間がトリガ信号の位相によって変化する例を示す図である。
【図１５】図１５Ａは画素信号のパルス幅を変化させた例を示す波形図であり、図１５Ｂはパルス幅変調によって第１の電圧状態の振幅を変化させた場合を示す波形図であり、図１５Ｃは光の出力レベルが画素信号のパルス幅によって変化する例を示す図である。
【図１６】図１６Ａは画素信号の振幅を変化させた例を示す波形図であり、図１６Ｂは振幅変調によって第１の電圧状態の振幅を変化させた場合を示す波形図であり、図１６Ｃは光の出力レベルが画素信号の振幅によって変化する例を示す図である。
【図１７】第３の実施の形態に係る表示装置を示す構成図である。
【図１８】第３の実施の形態に係る表示装置に用いられる容量性負荷のデューティ比−光量特性を示す図である。
【図１９】図１９Ａは画素信号に含まれるトリガ信号の位相を変化させた例を示す波形図であり、図１９Ｂは位相変調によって第２の電圧状態の開始時点を変化させた場合を示す波形図であり、図１９Ｃは光の出力レベルがトリガ信号の位相によって変化する例を示す図である。
【図２０】第３の実施の形態に係る表示装置に用いられる容量性負荷の蓄積電圧−光量特性を示す図である。
【図２１】図２１Ａは画素信号のパルス幅を変化させた例を示す波形図であり、図２１Ｂはパルス幅変調によって第２の電圧状態の振幅を変化させた場合を示す波形図であり、図２１Ｃは光の出力レベルが画素信号のパルス幅によって変化する例を示す図である。
【図２２】図２２Ａは画素信号の振幅を変化させた例を示す波形図であり、図２２Ｂは振幅変調によって第２の電圧状態の振幅を変化させた場合を示す波形図であり、図２２Ｃは光の出力レベルが画素信号の振幅によって変化する例を示す図である。
【図２３】第３の実施の形態に係る表示装置の駆動方式の一例を示すタイミングチャートである。
【図２４】第４の実施の形態に係る表示装置を示す構成図である。
【図２５】第４の実施の形態に係る表示装置の駆動方式の一例を示すタイミングチャートである。
【図２６】図２６Ａは第４の実施の形態に係る表示装置の駆動方式を４行走査に適用した場合のタイミングの一例を示すダイヤグラムであり、図２６Ｂは他の例を示すダイヤグラムである。
【図２７】図２７Ａは画素信号に含まれる正極性のトリガ信号及び負極性のトリガ信号の位相を変化させた例を示す波形図であり、図２７Ｂは位相変調によって第１の電圧状態及び第２の電圧状態の各開始時点を変化させた場合を示す波形図であり、図２７Ｃは光の出力期間が正極性のトリガ信号及び負極性のトリガ信号の位相によって変化する例を示す図である。
【図２８】図２８Ａは画素信号のパルス幅を変化させた例を示す波形図であり、図２８Ｂはパルス幅変調によって第１の電圧状態及び第２の電圧状態の各振幅を変化させた場合を示す波形図であり、図２８Ｃは光の出力レベルが画素信号のパルス幅によって変化する例を示す図である。
【図２９】図２９Ａは画素信号の振幅を変化させた例を示す波形図であり、図２９Ｂは振幅変調によって第１の電圧状態及び第２の電圧状態の各振幅を変化させた場合を示す波形図であり、図２９Ｃは光の出力レベルが画素信号の振幅によって変化する例を示す図である。
【図３０】本実施の形態に係る位置制御装置を示す構成図である。
【図３１】インダクタと抵抗とから構成される位置制御系のモデルを示す説明図である。
【図３２】インダクタに流れる電流の大きさ及び向きによる制御対象の位置の変化を示す特性図である。
【図３３】本実施の形態に係る位置制御装置において、制御対象を正方向に変位させる場合の制御動作を示すタイミングチャートである。
【図３４】本実施の形態に係る位置制御装置において、制御対象を負方向に変位させる場合の制御動作を示すタイミングチャートである。
【図３５】図３５Ａは本実施の形態に係る位置制御装置の駆動方式を４行走査に適用した場合のタイミングの一例を示すダイヤグラムであり、図３５Ｂは他の例を示すダイヤグラムである。
【図３６】図３６Ａは制御対象を正方向に移動させる場合における負荷の両端電圧の設定を示す説明図であり、図３６Ｂは制御対象を負方向に移動させる場合における負荷の両端電圧の設定を示す説明図である。
【図３７】変位制御素子として使用される圧電素子の変位−電圧特性の一例を示す図である。
【図３８】変位制御素子として使用される圧電素子の変位−電圧特性の他の例を示す図である。
【図３９】変位制御素子を多数並べて構成される光スイッチアレイを示す概略構成図である。
【図４０】図４０Ａは光スイッチの第１の状態を示す説明図であり、図４０Ｂは光スイッチの第２の状態を示す説明図である。
【図４１】残留磁束の大きいコイルを使用した変位制御素子のＢ−Ｈ特性の一例を示す図である。
【図４２】残留磁束の大きいコイルを使用した変位制御素子を含む回路素子の駆動方法の一例を示すタイミングチャートである。
【図４３】従来のパッシブマトリックス駆動方式を示す説明図である。
【図４４】従来の非線形抵抗素子を用いたアクティブマトリックス駆動方式を示す説明図である。
【図４５】非線形抵抗素子の電流−電圧特性を示す図である。
【符号の説明】
【０２２９】
１０…回路素子                        １２…第１の配線
１４…第２の配線                      １６…第３の配線
１８、５８…接続点                    ２０、９２…負荷
３０…信号処理回路                    ４０Ａ〜４０Ｄ…表示装置
４２…画素                            ４４…表示部
４６…選択線                          ４８…信号線
５０…リセット線                      ６０…容量性負荷
７０…放電指示線                      ８０…第１の線
８２…第２の線                        ９０…位置制御装置
９４…インダクタ                      Ｄ１…第１の整流素子
Ｄ２…第２の整流素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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