(57)【要約】【課題】レジストによる半導体膜の汚染を抑制すると共に、良好な絶縁性が得られた薄膜トランジスタの製造方法と、当該製造方法によって得られた薄膜トランジスタと、当該薄膜トランジスタを備えた表示装置と、当該表示装置を備えた電子機器を提供すること。【解決手段】チャネル領域１ａ’を有する半導体層１と、チャネル領域１ａ’にゲート絶縁膜２を介して対向配置されたゲート電極３ａとを備えた薄膜トランジスタの製造方法であって、基板１０上に半導体層１を形成する工程と、半導体層１上に保護膜を形成する工程と、保護膜上に半導体層１のパターニングで用いるレジストを塗布する工程とを具備することを特徴とする。【選択図】    図５
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【特許請求の範囲】
【請求項１】
チャネル領域を有する半導体層と、前記チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極とを備えた薄膜トランジスタの製造方法であって、
基板上に前記半導体層を形成する工程と、
前記半導体層上に保護膜を形成する工程と、
前記保護膜上に前記半導体層のパターニングで用いるレジストを塗布する工程とを具備することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記半導体層と前記保護膜とのパターニングを同時に行うことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記ゲート絶縁膜を形成するゲート絶縁膜形成工程を備え、
当該ゲート絶縁膜形成工程は、
前記半導体層を熱酸化して熱酸化膜を形成する第１絶縁膜形成工程と、
気相合成法により、前記熱酸化膜上に気相合成絶縁膜を形成する第２絶縁膜形成工程とを具備することを特徴とする請求項１又は請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記半導体層は下地絶縁膜を介して前記基板上に形成され、前記保護膜と前記下地絶縁膜の一部とをエッチング法により除去する除去工程を更に具備することを特徴とする請求項１乃至請求項３のいずれかに記載の薄膜トランジスタの製造方法。
【請求項５】
前記除去工程における前記下地絶縁膜の除去量よりも、前記気相合成絶縁膜の膜厚が大きいことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
【請求項６】
前記気相合成絶縁膜の膜厚は、前記下地絶縁膜の除去量の２倍以上であることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記半導体層は単結晶半導体からなることを特徴とする請求項１から請求項６のうちいずれかに記載の薄膜トランジスタの製造方法。
【請求項８】
請求項１から請求項７のうちいずれかに記載の方法で得られたことを特徴とする薄膜トランジスタ。
【請求項９】
請求項８に記載の薄膜トランジスタを備えることを特徴とする表示装置。
【請求項１０】
請求項９に記載の表示装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、並びに電子機器に関する。
【０００２】
【従来の技術】
近年、絶縁体層上に設けられたシリコン層（半導体層）を半導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｒａｔｏｒ）技術は、α線耐性、ラッチアップ特性、或いはショートチャネルの抑制効果など、通常の単結晶シリコン基板では達成し得ない優れた特性を示すため、半導体装置の高集積化を目的として開発が進められている。
このようなシリコン層のパターニングにおいては、シリコン層を島状にパターニングした後に、シリコン層を被覆するように絶縁膜が形成されている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００１−３２００５５号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載の技術においては、シリコン層をパターニングする際のレジスト塗布により、レジストに含まれているリン、ボロン、硫黄、金属等がシリコン層に入り込み、半導体装置のＶｔｈ変動、ゲート絶縁膜のＴＤＤＢ信頼性低下等を招いてしまうという問題がある。
更に、図１７（ａ）に示すように、シリコン層を被覆していた絶縁膜を除去した場合には、図１７（ｂ）に示すように、えぐれ部分Ｅが形成されてしまう。この状態で、シリコン層に熱酸化を施して酸化絶縁膜を形成した場合には、図１７（ｃ）に示すように、シリコン層の表面に酸化絶縁膜が形成されるが、えぐれ部分Ｅが酸化絶縁膜で埋設されることがない。更に、ゲート電極を形成するために、酸化絶縁膜上に熱ＣＶＤでポリシリコンを成膜した後に、パターニングを行った場合には、図１７（ｄ）に示すように、えぐれ部分Ｅにポリシリコンが堆積してしまう。このようなポリシリコンの残留は、半導体装置のスイッチング特性に影響を与えるという問題がある。
また、図１８に示すようなダブルゲート構造のように、シリコン層の上に第１及び第２のゲート電極を形成した場合に、残留したポリシリコンを介して第１及び第２のゲート電極間が短絡し、正規のスイッチングが行われないという問題がある。
【０００５】
本発明は、上述する事情に鑑みてなされたものであり、レジストによる半導体膜の汚染を抑制すると共に、良好な絶縁性が得られた薄膜トランジスタの製造方法と、当該製造方法によって得られた薄膜トランジスタと、当該薄膜トランジスタを備えた表示装置と、当該表示装置を備えた電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明は以下の手段を採用した。
即ち、本発明の薄膜トランジスタの製造方法は、チャネル領域を有する半導体層と、チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極とを備えた薄膜トランジスタの製造方法であって、基板上に半導体層を形成する工程と、半導体層上に保護膜を形成する工程と、保護膜上に半導体層のパターニングで用いるレジストを塗布する工程とを具備することを特徴とする。
ここで、半導体層とは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の半導体材料や、化合物半導体により形成されたものである。また、基板とは、石英、シリコンカーバイト（ＳｉＣ）、サファイア等により形成されたものである。また、パターニングとは、レジスト塗布工程、露光工程、現像工程、エッチング工程を意味するものであり、このような工程のうちレジスト塗布工程においては上記レジスト液が用いられる。また、保護膜は、上記の半導体層の材料を有しており、特に、当該材料の酸化膜や窒化膜により形成されていることが好ましい。
従って、本発明によれば、保護膜を形成したことにより、レジスト液に含まれる金属等の不純物と半導体層とが接触することがないので、当該不純物の混入に起因する半導体層の特性悪化を防止することができる。
【０００７】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、半導体層と保護膜とのパターニングを同時に行うことを特徴とする。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、同時にパターニングが行われることにより、工程の簡略化を図ることができる。
【０００８】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、ゲート絶縁膜を形成するゲート絶縁膜形成工程を備え、当該ゲート絶縁膜形成工程は、半導体層を熱酸化して熱酸化膜を形成する第１絶縁膜形成工程と、気相合成法により熱酸化膜上に気相合成絶縁膜を形成する第２絶縁膜形成工程とを具備することを特徴とする。
ここで、第１絶縁膜形成工程においては、半導体層の上方に熱酸化膜が形成される。また、第２絶縁膜形成工程においては、気相合成法が用いられるので、熱酸化膜の上方及び側方に対して略均一な膜厚の気相合成絶縁膜が形成される。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、熱酸化膜及び気相合成絶縁膜とによる複数構造の絶縁膜が形成されるので、良好なゲート絶縁性を得ることができる。
また、第２絶縁膜形成工程を施すことにより、半導体層と下地絶縁膜との間にえぐれ部分が生じた場合であっても、当該えぐれ部分に気相合成絶縁膜を形成することができる。
【０００９】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、半導体層は下地絶縁膜を介して基板上に形成され、保護膜と下地絶縁膜の一部とをエッチング法により除去する除去工程を更に具備することを特徴とする。
ここで、除去工程においては、保護膜と下地絶縁膜とを全面に同時にエッチングが行われ、保護膜が完全に除去されると共に、これに伴って下地絶縁膜の一部が除去される。エッチング法としては、ドライエッチング法又はウエットエッチング法が好適に用いられる。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、レジスト液により汚染された保護膜が完全に除去されるので、当該保護膜の残留に伴う半導体層への汚染を防止することができ、良好な半導体層を形成することができる。
【００１０】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、除去工程における下地絶縁膜の除去量よりも、気相合成絶縁膜の膜厚が大きいことを特徴とする。
ここでいう除去量とは、半導体層と下地絶縁膜との界面と、除去工程により露出した下地絶縁膜の表面との基板に垂直な方向の距離を意味する（図３（ａ）のｄ参照）。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、除去工程による半導体層と下地絶縁膜との間のえぐれ部分に、気相合成絶縁膜を埋設することができる。
【００１１】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、気相合成絶縁膜の膜厚は、下地絶縁膜の除去量の２倍以上であることを特徴とする。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、えぐれ部分に良好に気相合成絶縁膜を埋設することができる。
【００１２】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、半導体層は単結晶半導体からなることを特徴とする。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、単結晶半導体によるＳＯＩ技術を用いることが可能になる。即ち、薄膜トランジスタのα線耐性やラッチアップ特性を向上させることができる。また、ショートチャネルの抑制効果等が得られる。更には、１００ｎｍ以下の厚さにＳＯＩ層を薄膜化することにより、ショートチャネルの抑制効果を向上させることが可能になる。また、更には放射線耐性の向上に伴う高信頼性が得られる。また、更には寄生容量の低減による素子の高速化や低消費電力化を図ることができる。或いは、完全空乏層型の薄膜トランジスタを形成することが可能になる。
【００１３】
また、本発明の薄膜トランジスタは、先に記載の薄膜トランジスタの製造方法で得られたことを特徴とする。
従って、本発明によれば、先に記載の方法と同様の効果を奏すると共に、良好な特性を有する薄膜トランジスタを提供することが可能になる。
【００１４】
また、本発明の表示装置は、先に記載の薄膜トランジスタを備えることを特徴とする。
従って、本発明よれば、先に記載の薄膜トランジスタと同様の効果が得られると共に、良好な特性を有した表示装置を提供することが可能となる。
【００１５】
次に、本発明の電子機器は、本発明の表示装置を備えることを特徴とする。
従って、本発明によれば、先に記載の表示装置と同様の効果が得られると共に、好適な電子機器を提供することが可能となる。
このような電子機器としては、例えば、携帯電話機、移動体情報端末、時計、ワープロ、パソコンなどの情報処理装置などを例示することができる。
【００１６】
【発明の実施の形態】
以下、本発明に係る薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、並びに電子機器について、図面を参照して説明する。
なお、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材の縮尺は実際のものとは異なるように表している。
【００１７】
（第１実施形態）
以下、本発明に係る薄膜トランジスタの製造方法と、薄膜トランジスタの第１実施形態について説明する。
図１及び図２は、薄膜トランジスタの製造方法の主要工程における基板本体の模式断面図である。
図１（ａ）に示すように、基板本体１０Ａ上に、下地絶縁膜１２と、半導体層１が形成されている。
【００１８】
基板本体１０Ａとしては、石英基板、ハードガラス等の透光性基板が用いられ、本実施形態においては、石英基板が採用される。また、当該基板本体１０ＡをＮ２（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温で、アニール処理を施しておくことが好ましい。これにより、高温プロセスにおける基板本体１０Ａの歪みを少なくすることが可能になる。薄膜トランジスタの製造における最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくことが好ましい。
【００１９】
下地絶縁膜１２の材料としては、酸化シリコンや窒化シリコン等が採用される。本実施形態の下地絶縁膜１２は、酸化シリコンが２００ｎｍの膜厚で形成されたものである。
また、後述する貼り合わせにより、基板本体１０Ａ上に下地絶縁膜１２を形成する場合には、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を採用してもよい。
【００２０】
半導体層１は、ポリシリコン（多結晶シリコン）、アモルファスシリコン（非晶質シリコン）、単結晶シリコン、化合物半導体等の材料によって形成されたものである。特に、後述する貼り合わせにより、下地絶縁膜１２上に半導体層１を形成する場合には、単結晶シリコンが用いられる。本実施形態の半導体層１は、単結晶シリコンが５０ｎｍの膜厚で形成されたものである。
【００２１】
次に、図１（ｂ）に示すように、半導体層１上に保護膜１４を形成する。
保護膜１４は、半導体層１に含まれる原子を有しており、酸化膜や窒化膜が好適に用いられる。膜厚としては、１０〜１００ｎｍの範囲が好ましく、より好ましくは２０〜５０ｎｍの範囲である。なお、本実施形態の保護膜１４は、酸化シリコンが１０ｎｍの膜厚で形成されたものである。
保護膜１４の形成方法としては、半導体層１の熱酸化により形成する。
なお、当該保護膜１４の形成方法は、熱酸化に限定することなく、ＣＶＤ（気相合成）法等の真空雰囲気中での成膜や、ポリシラザンを有した液体材料をスピンコート法により塗布した後に、加熱処理を施して酸化シリコンを形成する方法であってもよい。
【００２２】
次に、図１（ｃ）に示すように、半導体層１及び保護膜１４を同時にパターニングする。ここで、パターニングとは、レジスト塗布工程、露光工程、現像工程及びエッチング工程により、所定のパターンの半導体層１及び保護膜１４を形成するものである。エッチング工程においては、ドライエッチング法が用いられる。このようなパターニングにおいては、半導体層１の上に保護膜１４が形成されているので、レジスト塗布工程のおけるレジスト液と半導体層１とが接触することがない。
【００２３】
次に、図１（ｄ）に示すように、第１絶縁膜形成工程が施され、保護膜１４及び半導体膜１を覆うように、熱酸化膜２ａが形成される。本実施形態の熱酸化膜２ａは、酸化シリコンが１０ｎｍの膜厚で形成されたものである。半導体層１の端部においては、この熱酸化膜２ａが形成されることにより、下地絶縁膜１２と熱酸化膜２ａとによるえぐれ部分Ｅが形成される。
【００２４】
次に、図２（ｅ）に示すように、第２絶縁膜形成工程が施され、熱酸化膜２ａ及び下地絶縁膜１２を覆うように、気相合成絶縁膜２ｂが形成される。本実施形態の気相合成絶縁膜２ｂは、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が５０ｎｍの膜厚で形成されたものである。
従って、熱酸化膜２ａの表面だけでなく、下地絶縁膜１２上に対して、略均一に気相合成絶縁膜２ｂが形成されるので、図１（ｄ）に示すえぐれ部分Ｅが気相合成絶縁膜２ｂによって埋設される。
【００２５】
次に、図２（ｆ）に示すように、ポリシリコンからなるゲート電極３が気相合成絶縁膜２ｂ上に形成される。ゲート電極３の形成においては、気相合成絶縁膜２ｂ全面にポリシリコン膜を一様に形成した後に、上述のパターニングが行われる。
【００２６】
次に、図２（ｇ）に示すように、ゲート電極３の表面をレジストＲで被覆し、当該ゲート電極３及びレジストＲを拡散マスクとして、イオンドーピング法により、リン（Ｐ）などのＶ族元素のドーパント１５をドープし、Ｎチャネルのソース領域１ｍ及びドレイン領域１ｎを形成する。
なお、イオンドーピング法においては、Ｐイオンの加速電圧を変更して、ソース領域１ｍ及びドレイン領域１ｎ内にＰイオンの低濃度領域と高濃度領域を形成してもよい。
【００２７】
次に、図２（ｈ）に示すように、ソース領域１ｍ及びドレイン領域１ｎを露出するようにコンタクトホールＣが形成され、当該コンタクトホールＣを埋めるように配線Ｌが形成される。ここで、コンタクトホールＣ及び配線Ｌの形成においては、上記のパターニングが行われる。なお、配線Ｌの材料としては、Ａｌ等の低抵抗金属材料が用いられる。
従って、以上説明したように、薄膜トランジスタが形成される。
【００２８】
このように形成された薄膜トランジスタに対して、Ｎ、ＰＣＨにおけるＶｔｈの値のバラツキを検査したところ、０．３±０．０５Ｖ、−０．４±０．０５Ｖとなった。従来方法によれば、０．５±０．５Ｖ、−０．５±０．６であった。即ち、本実施形態で製造した薄膜トランジスタの値のバラツキが小さくなった。更に、ゲート耐圧分布を調べたところ、従来方法ではＢモード不良が３０％であったが、本実施形態で製造した薄膜トランジスタでは略０％（不良が発見されなかった）となった。これは、ＴＤＤＢ寿命が大幅に改善されたことを意味している。
【００２９】
上述したように、本実施形態に示す薄膜トランジスタの製造方法においては、保護膜１４を半導体層１上に形成したことにより、レジスト液に含まれる金属等の不純物と半導体層１とが接触することがないので、当該不純物の混入に起因する半導体層１の特性悪化を防止することができる。また、半導体層１及び保護膜１４は同時にパターニングが行われるので、工程の簡略化を図ることができる。また、気相合成絶縁膜２ｂを形成することにより、えぐれ部分Ｅを埋設することができる。
また、上記の方法によって製造された薄膜トランジスタにおいては、Ｖｔｈのバラツキを小さくすることができると共に、不良が減少したことによるＴＤＤＢ寿命の改善を図ることができる。
【００３０】
また、半導体層１は、単結晶シリコンで形成されているので、ＳＯＩ技術を用いることが可能になる。従って、薄膜トランジスタのα線耐性やラッチアップ特性を向上させることが可能になる。また、ショートチャネルの抑制効果等が得られ、更には、１００ｎｍ以下の厚さにＳＯＩ層を薄膜化することにより、ショートチャネルの抑制効果を向上させることが可能になる。また、放射線耐性の向上に伴う高信頼性が得られる。また、更には寄生容量の低減による素子の高速化や低消費電力化を図ることができる。或いは、完全空乏層型の薄膜トランジスタを形成することが可能になる。
【００３１】
（第２実施形態）
以下、本発明に係る薄膜トランジスタの製造方法と、薄膜トランジスタの第２実施形態について説明する。
本実施形態は、第１実施形態に記載した保護膜の除去工程を備えている。
図３は薄膜トランジスタの製造方法の主要工程における基板本体の模式断面図である。なお、本実施形態においては、第１実施形態の図１（ａ）から図１（ｃ）までの工程が同一であるので、異なる部分のみを説明すると共に、同一部分には同一符号を付し、説明を簡略化する。
【００３２】
本実施形態においては、図１（ｃ）に示すように半導体層１及び保護膜１４を同時にパターニングされた後に、図３（ａ）に示すように保護膜１４の除去工程が行われる。この除去工程においては、ウエットエッチング法が用いられ、保護膜１４が完全に除去されると共に、これに伴って、下地絶縁膜１２の一部が除去される。従って、半導体層１の端部においては、下地絶縁膜１２の除去によるえぐれ部分Ｅが形成される。
【００３３】
次に、図３（ｂ）に示すように、第１絶縁膜形成工程が施され、半導体膜１を覆うように熱酸化膜２ａが形成される。熱酸化膜２ａは酸化シリコンが１０ｎｍの膜厚で形成されたものである。この第１絶縁膜形成工程においては、上記のえぐれ部分Ｅが埋設されることがない。
【００３４】
次に、図３（ｃ）に示すように、第２絶縁膜形成工程が施され、熱酸化膜２ａ及び下地絶縁膜１２を覆うように、気相合成絶縁膜２ｂが形成される。気相合成絶縁膜２ｂは、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が５０ｎｍの膜厚で形成されたものである。ここで、気相合成絶縁膜２ｂの膜厚は５０ｎｍに限定することなく、上記の除去工程による下地絶縁膜の除去量（半導体層１と下地絶縁膜１４との界面と、除去工程により露出した下地絶縁膜１２の表面との基板１０Ａに垂直な方向の距離ｄ）よりも大きい膜厚であることが好ましく、より好ましくは、除去量の２倍以上の膜厚で形成するのがよい。
従って、熱酸化膜２ａの表面だけでなく、下地絶縁膜１２上に対して、略均一に気相合成絶縁膜２ｂが形成されるので、えぐれ部分Ｅは気相合成絶縁膜２ｂによって埋設される。
【００３５】
更に、第１実施形態と同様に、ゲート電極３、ソース領域１ｍ及びドレイン領域１ｎ、コンタクトホールＣ及び配線Ｌを形成することにより、図３（ｄ）に示す薄膜トランジスタが形成される。
【００３６】
本実施形態により形成された薄膜トランジスタのＶｔｈ値及びゲート耐圧分布は、第１実施形態の薄膜トランジスタと同様な結果が得られた。
【００３７】
上述したように、本実施形態に示す薄膜トランジスタの製造方法においては、第１実施形態と同様の効果が得られると共に、レジスト液により汚染された保護膜１４を完全に除去することができるので、保護膜１４が残留に起因する半導体層１への汚染を防止することができ、良好な半導体層を形成することができる。
【００３８】
（第３実施形態）
以下、第３実施形態として本発明の表示装置について説明する。
なお、本実施形態においては、第１及び第２実施形態と異なる部分を説明すると共に、同一部分には同一符号を付し、説明を簡略化する。
【００３９】
図４は、本発明の表示装置の一実施形態である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図５は、図４のＡ−Ａ’断面図であり、図６は、図４のＢ−Ｂ’断面図である。
【００４０】
図４及び図５、図６に示す液晶パネル（表示装置）は、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図４は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図４に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図４において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００４１】
非表示領域５４には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００４２】
また、図５及び図６に示すように、ＴＦＴアレイ基板１０は、第１実施形態に記載した基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ３０及び非表示領域に設けられた駆動回路用ＴＦＴ３１と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。なお、前記の画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１は、後述するように本発明の薄膜トランジスタの一例となるものである。
【００４３】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、及び、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００４４】
また、図５に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａ（後述）が設けられている。また、当該遮光層１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜（後に貼り合わせ工程により下地絶縁膜１２となる）が設けられている。第１層間絶縁膜４ａは、画素スイッチング用ＴＦＴ３０を構成する半導体層１を遮光層１１ａ（後述）から電気的に絶縁するために設けられるものである。
【００４５】
図５及び図６に示すように、本発明における薄膜トランジスタとなる画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１のチャネル領域１ａ’と、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１のチャネル領域１ｋ’と、走査線３ａ及びゲート電極３ｃと半導体層１とを絶縁するゲート絶縁膜２と、データ線６ａと、半導体層１における低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈと、半導体層１における高濃度ソース領域（ソース領域）１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）とを備えている。
【００４６】
ここで、半導体層１は単結晶シリコンからなっている。この半導体層１の厚さとしては、１００ｎｍ以下とすることが望ましい。半導体層１の厚さが１００ｎｍ以上の場合、光リークが生じることにより表示画像に悪影響を及ぼす恐れがあるからである。
【００４７】
ゲート絶縁膜２は、本実施形態では積層構造、即ち、熱酸化膜２ａと気相合成絶縁膜２ｂとの積層構造となっている。熱酸化膜２ａの厚さとしては、３〜５０ｎｍ程度、好ましくは５〜３０ｎｍ程度とされる。また、気相合成絶縁膜２ｂは、後述するようにＣＶＤ法等によって成膜されたもので、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等から選択された１種以上の膜からなるものである。このような気相合成絶縁膜２ｂの厚さ（２種以上を形成した場合にはその合計厚さ）は１０ｎｍ以上とされる。また、ゲート絶縁膜２全体の厚さ、すなわち熱酸化膜２ａと気相合成絶縁膜２ｂとの合計厚さは４０〜８０ｎｍ程度とされる。これは、特に画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の駆動電圧を１０〜１５Ｖ程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【００４８】
なお、気相合成絶縁膜２ｂとして、シリコン窒化膜やシリコン酸窒化膜といった高誘電率材料を選択した場合、電流量を多くとれることから薄膜トランジスタのサイズの小型化を図ることができる。一方、気相合成絶縁膜２ｂとしてシリコン酸化膜を選択した場合には、その下層である熱酸化膜２ａと同じ材質となることから、半導体層１に通じるコンタクトホール形成の際のエッチングが容易になる。
【００４９】
また、この液晶パネルにおいては、図５に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体層１を延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂ及び走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１からなっている。半導体層１は、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０に設けられたものである。
【００５０】
また、図５に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜４ａの上には第２層間絶縁膜４ｂが形成されており、この第２層間絶縁膜４ｂには、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４ｂの上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００５１】
一方、図６に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊにはドレイン電極６ｃが接続されている。
【００５２】
次に、このような構成の液晶パネル（表示装置）の製造方法に基づき、本発明の薄膜トランジスタの製造方法を説明する。
まず、図７〜図１５に基づき、図４及び図５、図６に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、図７及び図８と図９〜図１５とは異なる縮尺で示している。
まず、図７及び図８に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜４ａとを形成する工程について詳細に説明する。なお、図７及び図８は、各工程におけるＴＦＴアレイ基板の一部分を、図５に示した液晶パネルの断面図に対応させて示す工程図である。
【００５３】
はじめに、基板本体１０Ａの表面上の全面に、図７（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。
【００５４】
次に、基板本体１０Ａの表面上の全面にフォトレジストを形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、図７（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図７（ｃ）に示すように所定のパターンを有する遮光層１１ａが形成される。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。
【００５５】
次に、図８（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜４ａを形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜４ａの表層部に凸部１２ａが形成される。第１層間絶縁膜４ａの材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
次に、第１層間絶縁膜４ａの表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨し、図８（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜４ａの表面を平坦化する。第１層間絶縁膜４ａの膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００５６】
次に、図９〜図１５に基づいて、第１層間絶縁膜４ａが形成された基板本体１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図９〜図１５は、各工程におけるＴＦＴアレイ基板の一部分を、図５に示した液晶パネルの断面図のＡ−Ａ’に対応させて示す工程図である。
図９（ａ）は、図８（ｂ）の一部分を取り出して異なる縮尺で示す図である。図９（ｂ）に示すように、図９（ａ）に示した表面が平坦化された第１層間絶縁膜４ａを有する基板本体１０Ａと、単結晶シリコン基板２０６との貼り合わせを行う。
【００５７】
貼り合わせに用いる単結晶シリコン基板２０６は、膜厚が例えば７００μｍの単結晶シリコン層２０６ａ（後述では、半導体層１と称する）と、予め単結晶シリコン基板２０６の基板本体１０Ａと貼り合わせる側の表面に形成された酸化膜層２０６ｂ（後に貼り合わせ工程により下地絶縁膜１２となる）とを有している。また、単結晶シリコン基板２０６の中には、水素イオン（Ｈ＋）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６の表面を０．０５〜０．８μｍ程度酸化することにより形成される。
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。このような貼り合わせ工程によって酸化膜層２０６ｂと第１層間絶縁膜４ａとが密着して一体化し、下地絶縁膜１２となる。
【００５８】
また、貼り合わせ強度を更に高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。クラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、更に高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、更に４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００５９】
次に、図９（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６の貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層（半導体層１）２０６ａを残したまま、単結晶シリコン基板２０６を基板本体１０Ａから剥離（分離）するための熱処理を行う。
この基板の剥離現象は、単結晶シリコン基板２０６中に導入された水素イオンによって、単結晶シリコン層２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６が基板本体１０Ａから分離し、基板本体１０Ａの表面上には約５５ｎｍ±５ｎｍ程度の単結晶シリコン層２０６ａが形成される。
【００６０】
単結晶シリコン層２０６の膜厚については、前述した単結晶シリコン基板２０６に対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に形成することができる。
なお、薄膜化した単結晶シリコン層２０６ａは、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）法によっても得ることができる。
【００６１】
更に、第１層間絶縁膜４ａと単結晶シリコン層２０６ａとの密着性を高め、貼り合わせ強度を高めるためには、基板本体１０Ａと単結晶シリコン基板２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などにより加熱することが望ましい。加熱温度としては、６００℃〜１２００℃、望ましくは酸化膜の粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
【００６２】
次に、図９（ｄ）に示すように、第１及び第２実施形態に示した保護膜１４を形成する。保護膜１４の形成は、単結晶シリコン層２０６ａを熱酸化して得られた熱酸化膜である。
なお、以降の説明では単結晶シリコン層２０６ａを半導体層１と称する。
【００６３】
次に、図９（ｅ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、半導体層１及び保護膜１４を所定パターンに形成する。
【００６４】
次に、図９（ｆ）に示すように、保護膜１４をウエットエッチングにより除去することにより、半導体層１のみのパターンが形成される。ここで、特にデータ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１から延設された第１蓄積容量電極１ｆを形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いてもよい。
なお、本実施形態においては、保護膜１４を除去したが、第１実施形態に記載したように、保護膜１４の除去を行わずに後の工程となる熱酸化膜２ａを形成してもよい。
また、第１及び第２実施形態に記載したように保護膜１４の除去に伴って第１層間絶縁膜４ａの一部が除去され、図３（ａ）に示したように、えぐれ部分Ｅが形成されるが、図９（ｆ）においては、えぐれ部分Ｅが形成されているものとする。
【００６５】
次に、図１０（ａ）に示すように、半導体層１を約８００〜１０５０℃の温度で熱酸化することにより、３〜５０ｎｍ程度、好ましくは５〜３０ｎｍ程度の厚さの熱酸化膜２ａを形成する。
【００６６】
次いで、図１０（ｂ）に示すように、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を堆積成膜し、気相合成絶縁膜２ｂを形成する。すると、この気相合成絶縁膜２ｂは略均一な厚さで前記熱酸化膜２ａ上、及び第１層間絶縁膜４ａ上に形成されることから、第２実施形態と同様にえぐれ部分Ｅが埋設される。従って、熱酸化膜２ａと気相合成絶縁膜２ｂとからなるゲート酸化膜２は、十分な耐圧が確保されたものとなる。
なお、この気相合成絶縁膜２ｂについては、単層で形成してもよく、また、前記絶縁材料より選択された２種以上の膜による積層膜としてもよい。また、その膜厚としては、前述したように１０ｎｍ以上とする。これは、１０ｎｍ未満に形成しようとしても、良好な膜質のものが得られないからである。
【００６７】
このようにして熱酸化膜２ａ、気相合成絶縁膜２ｂをそれぞれ形成したら、不活性ガス中、例えば窒素やアルゴン中にて９００〜１０５０℃程度の温度によるアニール処理を行い、前記熱酸化膜２ａ、気相合成絶縁膜２ｂの積層構造を有するゲート酸化膜２を得る。ここで、このゲート酸化膜２の膜厚、すなわち熱酸化膜２ａと気相合成絶縁膜２ｂとの合計厚さについては、４０〜８０ｎｍ程度となるようにするのが好ましい。
【００６８】
次に、図１１（ａ）に示すように、Ｎチャネルの半導体層１に対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１にＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図１１（ｂ）に示すように、図示を省略するＰチャネルの半導体層１と対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１にＢ（ホウ素）などのＩＩＩ  族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００６９】
次に、図１１（ｃ）に示すように、半導体層１を延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。
【００７０】
次に、図１２（ａ）に示すように、第１層間絶縁膜４ａに遮光層１１ａに達するコンタクトホール１３を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００７１】
次に、図１２（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。更に、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
次に、図１２（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図５に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００７２】
次に、図１２（ｄ）に示すように、半導体層１に駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１に対応する位置をレジスト膜３０９で覆い、ゲート電極（走査線）３ａを拡散マスクとして、ＢなどのＩＩＩ  族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、図６に示すＰチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈが形成される。
【００７３】
続いて、図１２（ｅ）に示すように、半導体層１に駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域及び高濃度ドレイン領域を形成するために、Ｎチャネルの半導体層１に対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのＩＩＩ  族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープし、図６に示すＰチャネルの高濃度ソース領域１ｉ及び高濃度ドレイン領域１ｊが形成される。
【００７４】
次に、図１３（ａ）に示すように、半導体層１に画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１に対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００７５】
続いて、図１３（ｂ）に示すように、半導体層１に画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００７６】
次に、図１３（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４ｂを形成する。この第２層間絶縁膜４ｂの膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行う。
【００７７】
次に、図１３（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングによりあるいはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４ｂに開孔する。
【００７８】
次に、図１４（ａ）に示すように、スパッタ処理等によって第２層間絶縁膜４ｂの上に、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
更に、図１４（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
次に、図１４（ｃ）に示すように、データ線６ａ上を覆うように、例えば常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍとするのが好ましく、更に８００ｎｍとするのがより好ましい。
【００７９】
次に、図１５（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングあるいはウエットエッチングにより形成する。
次に、図１５（ｂ）に示すように、スパッタ処理等によって第３層間絶縁膜７の上に、ＩＴＯ等の透明導電性薄膜９を約５０〜２００ｎｍの厚さに堆積する。
【００８０】
更に、図１５（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板１０が製造される。
【００８１】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図５に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００８２】
その後、スパッタリング法などによって基板本体２０Ａの表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。更に、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、対向基板２０が製造される。
【００８３】
最後に、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造の液晶パネルが得られる。
【００８４】
このように構成された液晶パネルにおいては、第１及び第２実施形態に示した薄膜トランジスタを備えているので、同様の効果が得られる。
また、熱酸化膜２ａ上に気相合成絶縁膜２ｂを形成してゲート絶縁膜２を構成しているので、十分な耐圧を確保することができる。従って、絶縁耐圧が増加され、ゲート絶縁破壊を防止することができる。また、寄生トランジスタ効果を低下することができ、更に単結晶シリコン層へのストレス減少のため欠陥の誘起を小さくすることができる。
【００８５】
また、ゲート絶縁膜２の形成のプロセスに関しては、従来に比べ単に気相合成による成膜工程が加わるだけであるので、プロセスが複雑化せず、したがってコスト上有利になり、歩留まりの低下も抑えることができる。
また、メサ型分離法によって単結晶シリコン層を分離しているので、単結晶シリコン層を容易にかつ分離領域も狭く形成することができ、したがってこの単結晶シリコン層を用いた薄膜トランジスタからなる画素スイッチン用ＴＦＴ３０や駆動回路用ＴＦＴ３１を、良好に形成することができる。
【００８６】
また、特にこのようにして得られる画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の構造にあっては、例えばダブルゲート構造のように半導体層１上に複数のゲート電極を複数形成した場合、図１８に示したようなポリシリコン残留物による第１及び第２のゲート電極の短絡といった不都合が防止されたものとなる。即ち、本発明においては、半導体層１に熱酸化膜２ａを形成した後、気相合成絶縁膜２ｂを形成するので、熱酸化膜２ａの側部においてえぐれ部分Ｅが形成されても、当該えぐれ部分を埋設するように気相合成絶縁膜２ｂが形成されることにより、従って、ポリシリコン残留物に起因する第１及び第２のゲート電極間の短絡が防止されるのである。
【００８７】
なお、本実施形態の液晶パネルでは、前述したように画素スイッチング用ＴＦＴ３０についてはＬＤＤ構造を有するものとしたが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを設けなくてもよく、また、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を採用してもよい。また、ゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴとしてもよい。
【００８８】
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０の走査線３ａの一部からなるゲート電極を、ソース・ドレイン領域間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース・ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。更に、これらのゲート電極の少なくとも１個をＬＤＤ構造あるいはオフセット構造にすれば、より一層、オフ電流を低減でき、安定したスイッチング素子を得ることができる。なお、このように２個以上のゲート電極を配置した場合、前述したようにエッチ残りに起因する第１及び第２の間の短絡が防止されているものとなる。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０をＮチャネル型としたが、Ｐチャネル型を用いても良く、更にはＮチャネル型とＰチャネル型の両方のＴＦＴを形成しても良い。
【００８９】
また、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０の非表示領域に駆動回路用ＴＦＴ３１が設けられているものとしたが、非表示領域に駆動回路用ＴＦＴ３１が設けられていないものとしてもよく、特に限定されない。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０を構成する半導体層と駆動回路用ＴＦＴ３１を構成する半導体層とを、同じ層厚としたが、異なる層厚としてもよい。
更に、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０は、ＳＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用したものでなくてもよく、特に限定されない。また、単結晶半導体層を形成する材料としては、単結晶シリコンに限定されるものではなく、化合物系の単結晶半導体などを使用してもよい。また、半導体層にポリシリコンを用いてもよい。
【００９０】
なお、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０における基板本体１０Ａとして石英基板、ハードガラス等の透光性のものを用い、また遮光層１１ａを形成して画素スイッチング用ＴＦＴ３０に向かう光を遮断し、画素スイッチング用ＴＦＴ３０に光が照射されるのを防止して光リーク電流を抑えるようにしたが、基板本体１０Ａとして非透光性のものを用いることもでき、その場合には遮光層１１ａの形成を省略してもよい。
【００９１】
また、本実施形態の液晶パネルでは、蓄積容量７０を形成する方法として、半導体層との間で容量を形成するための配線である容量線３ｂを設けているが、容量線３ｂを設ける代わりに、画素電極９ａと前段の走査線３ａとの間で容量を形成しても良い。または、第１蓄積容量電極１ｆを形成する代わりに、容量線３ｂの上に、薄い絶縁膜を介して別の蓄積容量電極を形成しても良い。
また、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ａと同一のポリシリコン膜を中継して電気的に接続する構成としてもよい。
また、遮光層１１ａはポリシリコン膜３と接続されているが、図１３（ｄ）に示したデータ線に対するコンタクトホール５の形成工程と同時にコンタクトホールを形成し、金属膜６と接続しても良い。また、遮光層１１ａの電位を固定するために、上述したような各画素毎にコンタクトを取らず、画素領域の周辺で一括して接続をしても良い。
【００９２】
また、本実施形態の液晶パネルにおいては、ＴＦＴアレイ基板１０上に、更に製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ  ）基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
更に、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側に各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（ＶｅｒｔｉｃａｌｌｙＡｌｉｇｎｅｄ  ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【００９３】
なお、本発明の薄膜トランジスタを備えた表示装置としての液晶パネルは、反射型の液晶パネルにも、透過型の液晶パネルにも適用可能である。
また、前記の液晶パネルにおいては、例えばカラー液晶プロジェクタ（電子機器）に適用することができる。その場合、３枚の液晶パネルがＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。したがって、前記の実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、遮光膜２３の形成されていない画素電極９ａに対向する所定領域に、ＲＧＢのカラーフィルタをその保護膜とともに対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施形態における液晶パネルを適用できる。
【００９４】
更に、対向基板２０上に１画素に１個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶パネルが実現できる。更に、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付対向基板によれば、より明るいカラー液晶装置が実現できる。
【００９５】
なお、本発明の薄膜トランジスタを備えた表示装置としては、前記の液晶パネルに限定されることなく、有機エレクトロルミネッセンス装置、電気泳動装置、プラズマディスプレイ装置等にも適用可能である。
また、本発明の半導体装置は、前記の画素スイッチング用ＴＦＴ３０のような、ゲート絶縁膜２を単結晶シリコン層（単結晶半導体層）の熱酸化による熱酸化膜２ａと気相合成絶縁膜２ｂとの少なくとも二層からなる積層構造とした薄膜トランジスタを有したものであり、このような薄膜トランジスタを有したものであれば、メモリ等いずれの半導体装置にも適用可能である。
【００９６】
（第４実施形態）
次に、第３実施形態に示した表示装置（液晶パネル）を備える電子機器の例について説明する。
図１６は、前記実施形態の表示装置（液晶装置）を用いた電子機器の例として、携帯電話の一例を示す斜視図である。図１６において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
図１６に示す電子機器（携帯電話）にあっては、上記各実施形態の液晶装置を備えたものであるので、良好な表示特性を有した電子機器となる。
【００９７】
また、本発明の電子機器としては、携帯電話以外にも、例えば投射型表示装置や、前記の液晶表示装置を用いた液晶表示部を有する腕時計型電子機器、さらにはワープロ、パソコンなどの携帯型情報処理装置にも適用可能である。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの製造方法を説明するための模式断面図。
【図２】本発明の薄膜トランジスタの製造方法を説明するための模式断面図。
【図３】本発明の薄膜トランジスタの製造方法を説明するための模式断面図。
【図４】本発明の表示装置の一例である液晶パネルの平面図である。
【図５】図４のＡ−Ａ’断面図である。
【図６】図４のＢ−Ｂ’断面図である。
【図７】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図８】（ａ）〜（ｂ）は液晶パネルの製造工程図である。
【図９】（ａ）〜（ｆ）は液晶パネルの製造工程図である。
【図１０】（ａ）、（ｂ）は液晶パネルの製造工程図である。
【図１１】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１２】（ａ）〜（ｅ）は液晶パネルの製造工程図である。
【図１３】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図１４】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１５】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１６】電子機器としての携帯電話の一例を説明するための図である。
【図１７】課題を説明するための要部断面図である。
【図１８】ダブルゲート構造を模式的に示す平面図である。
【符号の説明】
１  半導体層、１ａ’、１ｋ’  チャネル領域、１ｄ、１ｉ  高濃度ソース領域（ソース領域）、１ｅ、１ｊ  高濃度ドレイン領域（ドレイン領域）、２  ゲート絶縁膜、２ａ  熱酸化膜、２ｂ  気相合成絶縁膜、３  ゲート電極、１０Ａ  基板本体（基板）、１２  下地絶縁膜、１４  保護膜、３０  薄膜トランジスタ（画素スイッチング用ＴＦＴ）、３１  薄膜トランジスタ（駆動回路用ＴＦＴ）、Ｒ  レジスト、１０００  携帯電話（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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