(57)【要約】【課題】シリサイド化領域と非シリサイド化領域とを同時に形成する際に、半導体表面付近へのダメージのない低抵抗なシリサイド化領域の形成が可能で、シリサイド化ブロック層を高精度に制御し得る半導体装置の製造方法を提供する。【解決手段】複数の素子領域と素子分離領域２とを有する半導体基板１から成る半導体装置を、第１絶縁層７１と、この表面を覆う第２絶縁層７２とを堆積し、第２絶縁層７２の内のシリサイド化ブロック層とすべき部分以外を高精度に除去し、第２絶縁層７２の残部をマスクとして第１絶縁層７１を除去することにより半導体表面付近へのダメージなしにシリサイド化ブロック層を形成し、その後に全面に金属膜１１を堆積して熱処理により素子領域をシリサイド化する。従って、エッチングにより残された絶縁層（７１，　７２）がシリサイド化ブロック層として機能して、これにマスクされた素子領域のみが自己整合的に非シリサイド化される。【選択図】　　　　図２
2004146616.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタにシリサイド化領域と非シリサイド化領域とを同時に形成する半導体装置の製造方法において、
前記トランジスタ上に第１絶縁層を堆積させる工程と、
前記第１絶縁層上に第２絶縁層を堆積させる工程と、
前記半導体基板上に形成された前記トランジスタの内の非シリサイド化領域とすべき部分に対応する前記第２絶縁層の表面の部分をフォトレジストでマスクする工程と、
前記フォトレジストでマスクされた前記第２絶縁層の部分を残存させ、それ以外の部分の前記第２絶縁層を除去する工程と、
残存している前記第２絶縁層をマスクとしてそれ以外の部分の前記第１絶縁層を除去する工程と、
残存している前記第１絶縁層と前記第２絶縁層とが重畳している部分をシリサイド化ブロック層として、半導体基板上に形成された前記トランジスタ上に金属膜を堆積する工程と、
半導体基板と前記金属膜とを加熱反応させることにより、前記シリサイド化ブロック層以外の部分をシリサイド化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁層を除去する工程を異方性エッチング処理により行ない、前記第１絶縁層を除去する工程をウェットエッチング処理により行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記異方性エッチングをＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）　法により行ない、前記ウェットエッチングをフッ酸（ＨＦ）系の薬品を用いて行なうことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁層はシリコン酸化膜層であり、前記第２絶縁層はシリコン窒化膜又はシリコンカーバイド層であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたトランジスタにシリサイド化領域と非シリサイド化領域とが形成されている半導体装置において、
前記トランジスタ上に第１絶縁層を堆積させる工程と、
前記第１絶縁層上に第２絶縁層を堆積させる工程と、
前記半導体基板上に形成された前記トランジスタの内の非シリサイド化領域とすべき部分に対応する前記第２絶縁層の表面の部分をフォトレジストでマスクする工程と、
前記フォトレジストでマスクされた前記第２絶縁層の部分を残存させ、それ以外の部分の前記第２絶縁層を除去する工程と、
残存している前記第２絶縁層をマスクとして、それ以外の部分の前記第１絶縁層を除去する工程と、
残存している前記第１絶縁層と前記第２絶縁層とが重畳している部分をシリサイド化ブロック層として、半導体基板上に形成された前記トランジスタ上に金属膜を堆積する工程と、
半導体基板と前記金属膜とを加熱反応させることにより、前記シリサイド化ブロック層以外の部分をシリサイド化する工程と
を経て製造され、
前記トランジスタの非シリサイド化領域が前記第１絶縁層と前記第２絶縁層とが重畳した絶縁層で覆われてなることを特徴とする半導体装置。
【請求項６】
前記第１絶縁層はシリコン酸化膜層であり、前記第２絶縁層はシリコン窒化膜又はシリコンカーバイド層であることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシリサイド化された領域（シリサイド化領域）及びシリサイド化されていない領域（非シリサイド化領域）の双方が存在する半導体装置の製造方法に関し、特にシリサイド化領域が存在しない層を有する素子領域を抵抗素子として利用する半導体装置の製造方法に関し、またそのような製造方法で製造された半導体装置に関する。
【０００２】
【従来の技術】
現在、回路素子の高速化のために、素子領域をシリサイド化することにより配線抵抗を低減する技術が用いられている。しかし、一般にシリサイド層の比抵抗は、抵抗素子として用いるには非常に小さい。このため、抵抗素子を用いる場合には、抵抗素子として用いる特定の素子領域のみをシリサイド化しない方法が適している。このような背景から、近年、抵抗素子として用いる特定の素子領域をシリサイド化しないプロセスを用いることにより、その素子領域を抵抗素子として利用するようになっている。
【０００３】
次に、従来の技術による半導体装置の製造方法の一例を説明する。上述のような特定の素子領域をシリサイド化しない半導体装置の製造方法としては例えば、図３（ａ）　乃至（ｃ）　及び図４（ｄ）　乃至（ｆ）　に示すような半導体装置の製造方法が特許文献１に開示されている。
【０００４】
図３（ａ）　に示すように、半導体基板１上には、素子分離領域２により区画された複数の素子領域、複数の素子領域の一部の素子領域に形成されたゲート電極３、ゲート電極３の両側に形成されたサイドウォール４，５等を含むＭＯＳ型トランジスタが形成されている。そして、この半導体基板１上に形成されたトランジスタを覆うように絶縁層７としてのシリコン酸化膜が堆積されている。更に、シリコン酸化膜の絶縁層７上にはリソグラフィー技術によりレジストパターン９が形成されている。なお、レジストパターン９は抵抗素子として利用するための後述するシリサイド層１２の形成が不要な領域を覆う位置のシリコン酸化膜の絶縁層７上に形成されている。
【０００５】
このような図３（ａ）　に示す状態から図３（ｂ）　に示すように、異方性イオンエッチング法によってシリコン酸化膜の絶縁層７を除去すると、レジストパターン９がマスクとなってその直下の部分以外のシリコン酸化膜の絶縁層７が除去されるので、続いてレジストパターン９を除去する。この結果、図３（ｃ）　に示すように、抵抗素子として用いる特定の素子領域上にのみ、シリサイド化ブロック用のシリコン酸化膜の絶縁層７が残された半導体装置が形成される。
【０００６】
この後、高融点金属、例えばＴｉ（チタン）、Ｃｏ（コバルト）　、Ｎｉ（　ニッケル）　等をスパッタ法により堆積すると、図４（ｄ）　に示すように金属膜１１を半導体基板１の半導体装置上の全面に形成される。次に、適当な熱処理工程によってシリサイド化アニール処理を行なうことにより半導体基板１と金属層１１とを反応させると、図４（ｅ）　に示すようにシリサイド層１２が形成される。なお、このシリサイド化アニール処理に際して、ゲート電極３の側面及び抵抗素子として利用する特定の素子領域の表面は、サイドウォール４，５及びシリサイド化ブロック用のシリコン酸化膜の絶縁層７で覆われているために半導体基板１と金属層１１とが接触しないので、ゲート電極３の側面及び抵抗素子として利用する特定の素子領域上にはシリサイド層１２は形成されない。
【０００７】
更に、選択エッチングにより金属層１１の内の未反応の高融点金属膜を除去するための低抵抗化アニール処理を行なう。以上の工程により、図４（ｆ）　に示すように、シリサイド化ブロック用のシリコン酸化膜の絶縁層７が形成されなかった拡散層６の表面のみにシリサイド層１２が形成され、これによりシリサイド層１２と非シリサイド層とが形成される。
【０００８】
ところで、以上に説明したような従来の技術によりシリサイド化ブロック用のシリコン酸化膜の絶縁層７を形成するエッチングを行なった場合、その際に使用した混合ガス中の炭素及び酸素が、イオンエッチングに際して生じるウェハのセルフバイアスでの加速により半導体基板１中に打ち込まれるという問題がある。
このような炭素及び酸素は半導体基板１中へのイオンの打ち込み、その他チャージングダメージ等により、図４（ｂ）　に示すように半導体基板１表面付近に炭素及び酸素のダメージ層１０を形成する。
【０００９】
このようにして打ち込まれた炭素及び酸素により、金属層１１と半導体基板１との界面でのシリサイド化反応が局所的に阻害される。この結果、シリサイド化反応が十分に進まなくなり、たとえば高融点金属としてＣｏ（コバルト）　を使用した場合に形成されるコバルトシリサイド（ＣｏＳｉ２　）層１２の形成が局所的に不均一になる。このようにして形成されたコバルトシリサイド層１２は、シート抵抗値の平均的な上昇（約６．１　Ω／□）が生じる。また、コバルトシリサイドが局所的に不均一に形成されるため、シート抵抗のばらつきが大きくなるという問題も生じる。なお、イオンエッチング等のプラズマ処理をせずにコバルトシリサイドを形成した場合のシート抵抗は５．４Ω／□であった。
【００１０】
上述のようなコバルトシリサイド層１２のシート抵抗の平均的な上昇により、半導体基板１上に形成されたトランジスタのロジック回路としての特性が劣化し、その結果としてロジックＬＳＩの性能の低下、品質の低下等が招来される。
【００１１】
また、半導体基板１の表面付近に炭素及び酸素のダメージ層１２が生じないようするために、一層のシリコン酸化膜の絶縁層７をシリサイド化ブロック層として用い、ウェットエッチングを用いてエッチングする場合の方法を図５（ａ）　乃至（ｃ）　及び図６（ｄ）　乃至（ｆ）　を参照して説明する。なお、このような特定の素子領域に対してシリサイド化しない半導体装置としては例えば、特許文献２に開示されている。
【００１２】
図５（ａ）　に示すように、前述の従来技術の説明の図３（ａ）　に示したものと同様の半導体装置が形成されている。なお、以下の図５（ａ）　乃至（ｃ）　及び図６（ｄ）　乃至（ｆ）　においても、前述の図３（ａ）　乃至（ｃ）　及び図４（ｃ）　乃至（ｆ）　の場合と参照符号は同一としてある。
【００１３】
シリサイドの形成時に高融点金属を堆積する際は、清浄な半導体基板１の表面を露出させる必要があり、このためシリコン酸化膜換算では　１００〜　２００Åのウェットエッチングが必要である。この高融点金属堆積前のウェットエッチングの際に、シリサイド化ブロック用のシリコン酸化膜の絶縁層７も同様にエッチングされるため、シリサイド層を形成する際に十分なシリサイド化ブロック用の酸化膜厚を確保するためには、シリコン酸化膜の絶縁層７の膜厚は　５００Å以上であることが望ましい。
【００１４】
次に、ＨＦ溶液を用いたウェットエッチングにより、シリコン酸化膜の絶縁層７の内のシリサイド化ブロック用の部分のみを残して他を除去する。この際、ウェットエッチングは等方的なエッチングであるため、横方向にもエッチング反応が進行する。このため、図５（ｂ）　に示すように、エッチング用マスクであるレジストパターン９の下側では、その周囲のシリコン酸化膜の絶縁層７が半導体基板１側へ向けて除去されてゆくにつれて側方へもエッチング反応が進行して、結局はレジストパターン９の下側がえぐられた状態になり、角錐台形状のシリコン酸化膜の絶縁層７が残る。
【００１５】
従って、この状態からレジストパターン９を除去すると、図５（ｃ）　に示すような角錐台形状のシリコン酸化膜の絶縁層７が残った半導体装置が形成される。この角錐台形状のシリコン酸化膜の絶縁層７の半導体基板１側の基部においてもエッチング反応がある程度は進行するため、高精度の加工ができないという問題が生じる。具体的な例としては、　５００Åのシリコン酸化膜の絶縁層７を用いた場合には、成膜時のバラツキ及びウェットエッチングレートのバラツキを考慮すると、　１００ｎｍ以上の線幅シフトが生じる。
【００１６】
しかも、シリサイド化ブロック層として利用されるシリコン酸化膜の絶縁層７の形成時には、浅い接合部の拡散層６がイオン注入により既に形成されているため、拡散炉等で　７００℃以上の高温でシリコン酸化膜の絶縁層７をシリサイド化ブロック層として形成するとトランジスタ特性が劣化してしまう。このため、低温の　ＣＶＤ法等によりシリコン酸化膜の絶縁層７を堆積する必要があるが、このようなシリコン酸化膜の絶縁層７は熱酸化膜に比べて、ＨＦ溶液でのウェットエッチング時のエッチングレートが数倍乃至１０倍程度高いことが確認されているため、更にシリコン酸化膜の絶縁層７をシリサイド化ブロック層として高精度に加工することが困難になるという問題がある。
【００１７】
なお、上記特許文献１，２の他に関連する公知文献として下記の特許文献３，４がある。
【００１８】
【特許文献１】
特開平１１−９７６４９号公報
【特許文献２】
特開平１１−１４５０８０号公報
【特許文献３】
特開２０００−４０８１９号公報
【特許文献４】
特開２０００−１９８４３７号公報
【００１９】
【発明が解決しようとする課題】
以上に説明したように引用文献１に開示された発明では、半導体基板に打ち込まれた炭素及び酸素により、金属層と半導体基板との界面でのシリサイド化反応が局所的に阻害され、この結果、シリサイド化反応が十分に進まなくなるという問題があった。そして、このことは半導体基板上に形成されたトランジスタのロジック回路としての特性を劣化させ、その結果としてロジックＬＳＩの性能の低下、品質の低下等を招来していた。
【００２０】
また特許文献２に開示された発明では、シリサイド化ブロック層として利用される絶縁層の形成時には、浅い接合部の拡散層がイオン注入により既に形成されているため、拡散炉等で　７００℃以上の高温で絶縁層をシリサイド化ブロック層として形成するとトランジスタ特性が劣化してしまい、このため、低温の　ＣＶＤ法等により絶縁層を堆積する必要が生じる。しかしこのような絶縁層は熱酸化膜に比べてウェットエッチング時のエッチングレートが数倍乃至１０倍程度高いことが確認されているため、更に絶縁層をシリサイド化ブロック層として高精度に加工することが困難になるという問題があった。
【００２１】
本発明は上述したような問題点を解決するためになされたものであり、半導体基板に打ち込まれた炭素及び酸素により、金属層と半導体基板との界面でのシリサイド化反応が局所的に阻害され、この結果、シリサイド化反応が十分に進まなくなるという問題を解決し、また絶縁層をシリサイド化ブロック層として高精度に加工することを可能にした半導体装置の製造方法を提供することを目的とする。また本発明はそのような製造方法により製造することにより、半導体基板上に形成されたトランジスタのロジック回路としての特性の劣化を防止し、その結果としてロジックＬＳＩの性能、品質を向上させた半導体装置の提供をも目的とする。
【００２２】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に形成されたトランジスタにシリサイド化領域と非シリサイド化領域とを同時に形成する半導体装置の製造方法において、前記トランジスタ上に第１絶縁層を堆積させる工程と、前記第１絶縁層上に第２絶縁層を堆積させる工程と、前記半導体基板上に形成された前記トランジスタの内の非シリサイド化領域とすべき部分に対応する前記第２絶縁層の表面の部分をフォトレジストでマスクする工程と、前記フォトレジストでマスクされた前記第２絶縁層の部分を残存させ、それ以外の部分の前記第２絶縁層を除去する工程と、残存している前記第２絶縁層をマスクとしてそれ以外の部分の前記第１絶縁層を除去する工程と、残存している前記第１絶縁層と前記第２絶縁層とが重畳している部分をシリサイド化ブロック層として、半導体基板上に形成された前記トランジスタ上に金属膜を堆積する工程と、半導体基板と前記金属膜とを加熱反応させることにより、前記シリサイド化ブロック層以外の部分をシリサイド化する工程とを含むことを特徴とする。
【００２３】
このような本発明の半導体装置の製造方法では、トランジスタ上に積層された第１絶縁層及び第２絶縁層からなる２層構造の絶縁層をシリサイド化ブロック層として利用し、シリサイド化ブロック層上に積層された金属膜と半導体基板とを熱処理すると、半導体基板の表面付近への炭素、酸素等のダメージを抑制しつつシリサイド化ブロック層以外の部分がシリサイド化される。
【００２４】
また本発明に係る半導体装置の製造方法は、上述の発明において、前記第２絶縁層を除去する工程を異方性エッチング処理により行ない、前記第１絶縁層を除去する工程をウェットエッチング処理により行なうことを特徴とする。
【００２５】
更に本発明に係る半導体装置の製造方法は、前述の発明において、前記異方性エッチングをＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）　法により行ない、前記ウェットエッチングをフッ酸（ＨＦ）系の薬品を用いて行なうことを特徴とする。
【００２６】
これらの本発明の半導体装置の製造方法では、第２絶縁層のエッチングに際して第１絶縁層を過剰に除去することがない。
【００２７】
更にまた本発明に係る半導体装置の製造方法は、前述の発明において、前記第１絶縁層はシリコン酸化膜層であり、前記第２絶縁層はシリコン窒化膜又はシリコンカーバイド層であることを特徴とする。
【００２８】
このような本発明の半導体装置の製造方法では、第１絶縁層であるシリコン酸化膜層と第２絶縁層であるシリコン窒化膜又はシリコンカーバイド層とのエッチング選択比が大きいため、第２絶縁層のエッチングに際して第１絶縁層を過剰に除去することがない。
【００２９】
本発明の半導体装置は、半導体基板上に形成されたトランジスタにシリサイド化領域と非シリサイド化領域とが形成されている半導体装置において、前記トランジスタ上に第１絶縁層を堆積させる工程と、前記第１絶縁層上に第２絶縁層を堆積させる工程と、前記半導体基板上に形成された前記トランジスタの内の非シリサイド化領域とすべき部分に対応する前記第２絶縁層の表面の部分をフォトレジストでマスクする工程と、前記フォトレジストでマスクされた前記第２絶縁層の部分を残存させ、それ以外の部分の前記第２絶縁層を除去する工程と、残存している前記第２絶縁層をマスクとして、それ以外の部分の前記第１絶縁層を除去する工程と、残存している前記第１絶縁層と前記第２絶縁層とが重畳している部分をシリサイド化ブロック層として、半導体基板上に形成された前記トランジスタ上に金属膜を堆積する工程と、半導体基板と前記金属膜とを加熱反応させることにより、前記シリサイド化ブロック層以外の部分をシリサイド化する工程とを経て製造され、前記トランジスタの非シリサイド化領域が前記第１絶縁層と前記第２絶縁層とが重畳した絶縁層で覆われてなることを特徴とする。
【００３０】
このような本発明の半導体装置では、非シリサイド化領域が第１絶縁層及び第２絶縁層からなる２層構造の絶縁層からなるシリサイド化ブロック層でマスクされた状態でシリサイド化のための加熱処理が行われるので、非シリサイド化領域が高精度に形成されている。
【００３１】
また本発明の半導体装置は、上述の発明において、前記第１絶縁層はシリコン酸化膜層であり、前記第２絶縁層はシリコン窒化膜又はシリコンカーバイド層であることを特徴とする。
【００３２】
このような本発明の半導体装置では、第１絶縁層であるシリコン酸化膜層と第２絶縁層であるシリコン窒化膜又はシリコンカーバイド層とのエッチング選択比が大きいため、第２絶縁層のエッチングに際して第１絶縁層を過剰に除去することがない。
【００３３】
【発明の実施の形態】
以下、図１（ａ）　乃至（ｃ）　及び図２（ｄ）　乃至（ｇ）　を参照して本発明の半導体装置及びその製造方法の実施の形態の一例を説明する。
【００３４】
本実施の形態においては、従来技術と同様に、半導体基板１上には、素子分離領域２により区画された複数の素子領域、複数の素子領域の一部の素子領域に形成されたゲート電極３、ゲート電極３の両側に形成されたサイドウォール４，５等を含むＭＯＳ型トランジスタが形成されている。その後、以下のプロセスを実施する。
【００３５】
まず、図１（ａ）　に示すように、シリコン酸化膜の第１絶縁層７１を半導体基板１上に形成されているトランジスタ上の全面に堆積させ、その上に、第１絶縁層７１とエッチング選択比を大きくとれる第２絶縁層７２を堆積させることにより、第１絶縁層７１と第２絶縁層７２との２層構造のシリサイド化ブロック用の絶縁層７を形成する。
【００３６】
なお、本実施の形態としては、第１絶縁層７１としては前述した如くシリコン酸化膜を、第２絶縁層７２としては窒化シリコン膜（又は、シリコンカーバイド膜）　をそれぞれ使用している。但し、本実施の形態においては、シリサイド化ブロック用の絶縁層７（７１，７２）のエッチングを２段階で行なうため、第２絶縁層７２をエッチングする際には、第２絶縁層７２は完全にエッチングされるように、そして同時に第１絶縁層７１は全てはエッチングされないようにする必要がある。このため、第１絶縁層７１の膜厚は　２００Å程度にすることが望ましい。
【００３７】
シリサイド化ブロック用の第１絶縁層７１及び第２絶縁層７２を形成した後、抵抗素子として利用される特定の素子領域の部分のみを覆うようにレジストパターン９を形成する。以上により、図１（ａ）　に示す状態になる。
【００３８】
次に、第２絶縁層７２を、一例としてマグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）　装置を用いて、以下の条件でエッチングすると図１（ｂ）　に示す状態になる。
【００３９】
ＣＦ４／ＣＨＦ３／Ｏ２／Ａｒ＝４５／１０／１０／９０　ｓｃｃｍ
圧力：４０ｍＴｏｒｒ
高周波電力：４００Ｗ
【００４０】
このようにして第２絶縁層７２を異方性エッチングした後、アッシング装置を用いてレジストパターン９を除去すると、図１（ｃ）　に示すような状態の半導体装置が形成される。
【００４１】
次に、上述のような図１（ｃ）　に示す形状の半導体装置に対して、第２絶縁層７２をマスクとして第１絶縁層７１を、半導体基板１の表面付近への炭素、酸素等のダメージがないようにするために、例えば１％ＨＦ溶液を用いて選択的に除去して図２（ｄ）　に示す形状の半導体装置を形成する。この際、第１絶縁層７１であるシリコン酸化膜は、第２絶縁層７２である窒化シリコン膜をマスクとして選択的にエッチングされるため、第１絶縁層を高精度のシリサイド化ブロック膜として加工することが可能である。
【００４２】
このようにして、シリコン酸化膜の第１絶縁層７１のシリサイド化ブロック用の絶縁層としての形成が完了すると、以後は、前述した従来例と同様にして、図２（ｅ）　に示す金属膜１１の堆積、図２（ｆ）　に示すシリサイド化処理、図２（ｇ）　に示すシリサイド層１２の形成が行なわれ、半導体装置が形成される。
【００４３】
以上のようにして本実施の形態により、たとえば高融点金属としてＣｏ（コバルト）　を使用した場合に形成されるコバルトシリサイド（ＣｏＳｉ２　）層１２のポリシリコン上のシート抵抗値は約５．４Ω／□であった。これは、従来例によって形成したコバルトシリサイドのポリシリコン上のシート抵抗値（約６．１　Ω／□）に対して低く、またポリシリコン上にイオンエッチング等のプラズマ処理をせずにコバルトシリサイドを形成した場合のシート抵抗値（５．４Ω／□）と同等の低抵抗のコバルトシリサイドが得られたことを意味している。また同時に、上述した本実施の形態では、絶縁層を残した素子領域のみ自己整合的に非シリサイド化することができる。
【００４４】
【発明の効果】
以上に詳述したように本発明の半導体装置の製造方法及び半導体装置によれば、シリサイド領域と非シリサイド領域とを同時に形成する際に、シリサイドを形成する半導体表面付近への炭素または酸素によるダメージ及びチャージングダメージを与えることがないため、低抵抗なシリサイド領域の形成が可能になる。同時に、シリサイド化ブロック層として利用される絶縁層のサイズを高精度に制御できるようになるため、素子構造の微細化に対応することができ、延いては半導体装置の高集積化を可能にするという種々の優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施の形態の手順を示す半導体装置の断面の模式図である。
【図２】本発明の半導体装置の製造方法の一実施の形態の手順を示す半導体装置の断面の模式図である。
【図３】従来技術による半導体装置の製造方法の手順を示す半導体装置の断面の模式図である。
【図４】従来技術による半導体装置の製造方法の手順を示す半導体装置の断面の模式図である。
【図５】他の従来技術による半導体装置の製造方法の手順を示す半導体装置の断面の模式図である。
【図６】他の従来技術による半導体装置の製造方法の手順を示す半導体装置の断面の模式図である。
【符号の説明】
１　　半導体基板
２　　素子分離領域
３　　ゲート電極
４　　サイドウォール
５　　サイドウォール
６　　拡散層領域
７　　絶縁層
７１　　第１絶縁層（シリコン酸化膜）
７２　　第２絶縁層
９　　レジストパターン
１０　炭素、酸素ダメージ層
１１　金属層
１２　シリサイド化層
【図１】
2004146616.tif 000003
【図２】
2004146616.tif 000004
【図３】
2004146616.tif 000005
【図４】
2004146616.tif 000006
【図５】
2004146616.tif 000007
【図６】
2004146616.tif 000008