(57)【要約】【課題】リーク電流の発生が抑制される半導体装置を提供する。【解決手段】半導体基板１の表面に形成されたゲート電極部１２ａ，１２ｂを覆うように層間絶縁膜１５が形成されている。その層間絶縁膜１５にゲート電極１２ａの上面とコバルトシリサイド膜１１ｂの表面との双方を露出するシェアードコンタクトホール１５ａが形成されている。その側面上にはサイドウォール窒化膜１７ａが形成されている。シェアードコンタクトホール１５ａの底に位置するサイドウォール絶縁膜７ａの下部の表面上には、そのサイドウォール絶縁膜７ａの下方に位置する半導体基板１の領域の部分の表面を覆うサイドウォール窒化膜１７ｃが形成されている。シェアードコンタクトホール１５ａ内にはバリアメタル層１９ａおよびプラグ２０ａが形成されている。【選択図】        図３
2004273972.tif 000002
【特許請求の範囲】
【請求項１】
ゲートとドレインが交差接続された１対のドライバトランジスタと、
前記ドライバトランジスタのそれぞれのドレインにソースが接続された１対のアクセストランジスタと、
前記ドライバトランジスタのそれぞれのドレインにドレインが接続され、前記ドライバトランジスタのそれぞれのゲートにゲートが接続された１対の負荷トランジスタと
を含むスタティックメモリセルを有する半導体装置であって、
半導体基板の主表面に形成された素子形成領域を横切るように、互いに間隔を隔てて形成された一のゲート電極部および他のゲート電極部と、
前記一のゲート電極部と前記他のゲート電極部とによって挟まれた前記素子形成領域の部分に形成された所定導電型の一の不純物領域と、
前記一のゲート電極部に対して、前記他のゲート電極部が位置する側とは反対側に位置する前記素子形成領域の部分に形成された前記所定導電型の他の不純物領域と、
前記一のゲート電極部および前記他のゲート電極部を覆うように前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記他のゲート電極部の上面から前記一の不純物領域の表面を連続的に露出する一の開口部と、
前記他のゲート電極部の側面上に形成された第１ゲート側壁絶縁膜と、
前記一の開口部の側面上に形成された一の開口側壁絶縁膜と、
前記第１ゲート側壁絶縁膜の表面上に形成され、前記第１ゲート側壁絶縁膜の下方に位置する前記半導体基板の領域の部分の表面を覆う第２ゲート側壁絶縁膜と、
前記一の開口部を埋めるように形成され、前記一の不純物領域と前記他のゲート電極部とを電気的に接続する一の導電体部と
を備え、
前記１対の負荷トランジスタのうちの一方の負荷トランジスタは、前記一のゲート電極部、前記一の不純物領域および前記他の不純物領域を含んで構成され、
前記１対の負荷トランジスタのうちの他方の負荷トランジスタのゲートとなる前記他のゲート電極部と前記一方の負荷トランジスタの前記一の不純物領域とが、前記一の導電体部を介して電気的に接続された、半導体装置。
【請求項２】
前記第１ゲート側壁絶縁膜、前記一の開口側壁絶縁膜および前記第２ゲート側壁絶縁膜は前記層間絶縁膜とはエッチング特性の異なる膜である、請求項１記載の半導体装置。
【請求項３】
前記第１ゲート側壁絶縁膜、前記一の開口側壁絶縁膜および前記第２ゲート側壁絶縁膜はシリコン窒化膜を含み、前記層間絶縁膜はシリコン酸化膜を含む、請求項２記載の半導体装置。
【請求項４】
前記層間絶縁膜に形成され、前記他の不純物領域の表面を露出する他の開口部と、
前記他の開口部の側面上に形成された他の開口側壁絶縁膜と、
前記他の開口部を埋めるように形成された他の導電体部と
を備えた、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記一の不純物領域の表面、前記他の不純物領域の表面、前記一のゲート電極部の上面および前記他のゲート電極部の上面にそれぞれ形成された金属シリサイド層を備えた、請求項１〜４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、スタティックメモリセルを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置においては、半導体基板の表面に形成されたトランジスタなどの素子と、その素子を覆う絶縁膜上に形成される配線や他の素子とを電気的に接続するために絶縁膜にコンタクトホールが形成される。そのコンタクトホールに所定のプラグ等が形成されて、素子と配線等とが接続されることになる。
【０００３】
そこで、そのようなコンタクトホールを有する従来の半導体装置の一例として、特開平１１−１６８１９９号公報に記載された半導体装置について説明する。
【０００４】
まず、半導体基板の主表面に素子形成領域が形成される。その素子形成領域に、ゲート絶縁膜を介在させてトランジスタのゲート電極部が形成される。次に、ゲート電極部をマスクとして、素子形成領域の表面に所定導電型の不純物イオンを注入することにより、ソース・ドレインとなる１対の不純物領域が形成される。これにより、ゲート電極部、１対のソース・ドレインを含むトランジスタが形成される。
【０００５】
そのトランジスタを覆うように、半導体基板上にシリコン酸化膜からなる層間絶縁膜が形成される。その層間絶縁膜上に、１対の不純物領域のうちの一方の不純物領域と電気的に接続されるビット線が形成される。そのビット線を覆うように、層間絶縁膜上にさらにシリコン酸化膜が形成される。
【０００６】
次に、そのシリコン酸化膜上にシリコン窒化膜が形成される。そのシリコン窒化膜上にレジストマスクが形成される。そのレジストマスクにより、シリコン窒化膜、シリコン酸化膜および層間絶縁膜にドライエッチング処理を施すことにより、１対の不純物領域のうちの他方の不純物領域を露出するコンタクトホールが形成される。その後、レジストマスクが除去される。
【０００７】
次に、コンタクトホール内を含むシリコン窒化膜の表面上に所定の厚さのシリコン酸化膜が形成される。次に、シリコン酸化膜に異方性エッチングを施すことにより、コンタクトホールの側面上のみにシリコン酸化膜を残してサイドウォール酸化膜が形成される。
【０００８】
その後、そのコンタクトホール内を含むシリコン窒化膜上に、所定導電型のポリシリコン膜のストレージノードが形成される。そのストレージノードはコンタクトホールを介して他の不純物領域と電気的に接続されることになる。
【０００９】
上述した従来の半導体装置では、コンタクトホールを形成する際に、たとえば位置ずれによりコンタクトホールの側面にゲート電極部やビット線の一部が露出した場合でも、露出した部分がサイドウォール酸化膜によって覆われる。
【００１０】
これにより、ストレージノードとゲート電極部との電気的な短絡、あるいは、ストレージノードとビット線との電気的な短絡が抑制されることになる。
【００１１】
【特許文献１】
特開平１１−１６８１９９号公報
【００１２】
【発明が解決しようとする課題】
ところで、半導体装置には、１つのコンタクトホール内に不純物領域の表面（半導体基板の表面）とゲート電極部との双方を露出させ、コンタクトホール内に形成されるプラグ等を介して、その不純物領域とゲート電極部とを電気的に接続する形態（シェアードコンタクトホール）のものがある。
【００１３】
シェアードコンタクトホールは、ゲート電極部と、そのゲート電極部の近傍に位置する不純物領域とを連続的に露出するように形成される。このシェアードコンタクトホールに対して上述したサイドウォール酸化膜を形成する場合には、上述した半導体装置の場合と同様に、シリコン酸化膜に異方性エッチングが施されることになる。
【００１４】
しかしながら、このシリコン酸化膜に対するエッチングが過度に施された場合には、ゲート電極部の下部の半導体基板の表面近傍に位置するサイドウォール酸化膜の部分の厚さが薄くなる。サイドウォール酸化膜がより薄くなるために、本来露出しない半導体基板の表面部分が露出しやすくなる。
【００１５】
また、ゲート電極部の側面上にサイドウォール絶縁膜があらかじめ形成されているような場合には、そのサイドウォール絶縁膜の膜厚も薄くなって、半導体基板の表面部分が露出することがある。
【００１６】
そのため、シェアードコンタクトホールに形成されるプラグを介してゲート電極部から半導体基板の領域へ電流がリークしたり、あるいは、不純物領域から半導体基板の領域へ電流がリークするおそれが生じる。その結果、半導体装置が所望の動作を行なわなくなるという問題がある。
【００１７】
本発明は、上記問題点を解決するためになされたものであり、その目的はリーク電流の発生が抑制される半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明に係る半導体装置は、ゲートとドレインが交差接続された１対のドライバトランジスタと、そのドライバトランジスタのそれぞれのドレインにソースが接続された１対のアクセストランジスタと、ドライバトランジスタのそれぞれのドレインにドレインが接続され、ドライバトランジスタのそれぞれのゲートにゲートが接続された１対の負荷トランジスタとを含むスタティックメモリセルを有する半導体装置であって、一のゲート電極部と他のゲート電極部と所定導電型の一の不純物領域と所定導電型の他の不純物領域と層間絶縁膜と一の開口部と第１ゲート側壁絶縁膜と一の開口側壁絶縁膜と第２ゲート側壁絶縁膜と一の導電体部とを備えている。一のゲート電極部および他のゲート電極部は、半導体基板の主表面に形成された素子形成領域を横切るように、互いに間隔を隔てて形成されている。所定導電型の一の不純物領域は、一のゲート電極部と他のゲート電極部とによって挟まれた素子形成領域の部分に形成されている。所定導電型の他の不純物領域は、一のゲート電極部に対して、他のゲート電極部が位置する側とは反対側に位置する素子形成領域の部分に形成されている。層間絶縁膜は、一のゲート電極部および他のゲート電極部を覆うように半導体基板上に形成されている。一の開口部は層間絶縁膜に形成され、他のゲート電極部の上面から一の不純物領域の表面を連続的に露出する。第１ゲート側壁絶縁膜は他のゲート電極部の側面上に形成されている。一の開口側壁絶縁膜は一の開口部の側面上に形成されている。第２ゲート側壁絶縁膜は第１ゲート側壁絶縁膜の表面上に形成され、第１ゲート側壁絶縁膜の下方に位置する半導体基板の領域の部分の表面を覆う。一の導電体部は一の開口部を埋めるように形成され、一の不純物領域と他のゲート電極部とを電気的に接続する。１対の負荷トランジスタのうちの一方の負荷トランジスタは、一のゲート電極部、一の不純物領域および他の不純物領域を含んで構成される。１対の負荷トランジスタのうちの他方の負荷トランジスタのゲートとなる他のゲート電極部と一方の負荷トランジスタの一の不純物領域とが、一の導電体部を介して電気的に接続されている。
【００１９】
【発明の実施の形態】
本発明に係る半導体装置として、スタティックメモリセルを備えた半導体装置について説明する。まず、スタティックメモリセルの等価回路とその平面構造を図１および図２にそれぞれ示す。
【００２０】
図１および図２に示すように、スタティック・ランダム・アクセス・メモリ（以下、「ＳＲＡＭ」と記す。）では、マトリックス状に配置された相補型データ線（ビット線）ＢＬとワード線ＷＬとの交差部分にメモリセルが配置される。メモリセルはフリップフロップ回路と２つのアクセストランジスタＡＴ１，ＡＴ２とにより構成される。
【００２１】
アクセストランジスタＡＴ１，ＡＴ２のゲートは、ワード線（ＷＬ）に接続されている。ワード線によりアクセストランジスタＡＴ１，ＡＴ２の導通が制御される。
【００２２】
フリップフロップ回路では、たとえば負荷トランジスタＬＴ１とドライバトランジスタＤＴ１とからなる１つのインバータと、負荷トランジスタＬＴ２とドライバトランジスタＤＴ２とからなる他のインバータとにおいて、入力端子と出力端子とをそれぞれ交差接続させることによって、２つの記憶ノードＮ１，Ｎ２が構成される。
【００２３】
ドライバトランジスタＤＴ１のゲートと負荷トランジスタＬＴ１のゲートとは共通のゲート電極部１２ｂによって電気的に接続されている。また、ドライバトランジスタＤＴ２のゲートと負荷トランジスタＬＴ２のゲートとは共通のゲート電極部１２ａによって電気的に接続されている。
【００２４】
そのゲート電極部１２ａは、負荷トランジスタＬＴ１が形成されている素子形成領域にまで延在し、所定のシェアードコンタクトホールＳＣに埋め込まれるプラグを介してゲート電極部１２ａと負荷トランジスタＬＴ１のドレインとが電気的に接続されている。
【００２５】
ゲート電極部１２ｂについても同様に、所定のシェアードコンタクトホールＳＣに埋め込まれるプラグを介してゲート電極部１２ｂと負荷トランジスタＬＴ２のドレインとが電気的に接続されている。
【００２６】
記憶ノードＮ１，Ｎ２では、一方の記憶ノードの電圧がハイレベルのときは、他方の記憶ノードの電圧がローレベルである状態か、またはその逆の状態の２つの安定状態が存在する。この状態は双安定状態と呼ばれている。
【００２７】
所定の電源電圧がメモリセルに印加されている限り、メモリセルはその双安定状態を保持し続けることができる。ＳＲＡＭにおいては、上述した１つのメモリセルがシリコン基板の表面に複数形成されている。
【００２８】
次に、このメモリセルの動作について簡単に説明する。まず、特定のメモリセルにデータを書込む際には、そのメモリセルに対応するワード線（ＷＬ）により、アクセストランジスタＡＴ１，ＡＴ２を導通させるとともに、所望の論理値に応じて相補型のビット線の対に強制的に電圧を印加する。
【００２９】
これにより、フリップフロップ回路は２つの記憶ノードＮ１，Ｎ２の電位が、上述した双安定状態に設定されて、データが電位差として保持される。
【００３０】
一方、データを読出す際には、アクセストランジスタＡＴ１，ＡＴ２を導通させることにより、記憶ノードＮ１，Ｎ２の電位がビット線に伝達されて、データが読出されることになる。
【００３１】
次に、ＳＲＡＭのメモリセルの断面構造として、図２に示された断面線ＩＩＩ−ＩＩＩにおける構造について説明する。この部分にはシェアードコンタクトホールＳＣが形成された領域が含まれることになる。
【００３２】
図３に示すように、半導体基板１の表面上にゲート絶縁膜３を介在させてゲート電極部１２ａ，１２ｂが形成されている。ゲート電極部１２ｂを挟んで一方の側に位置する半導体基板１の領域には、ソースとしての不純物領域９ｂが形成されている。他方の側に位置する半導体基板１の領域には、ドレインとしての不純物領域９ａが形成されている。
【００３３】
ゲート電極部１２ｂ、不純物領域９ａ，９ｂにより負荷トランジスタＬＴ１が構成される。また、このゲート電極部１２ｂは、ドライバトランジスタＤＴ１（図２参照）のゲートと接続されている。
【００３４】
一方、ゲート電極部１２ａは、負荷トランジスタＬＴ２およびドライバトランジスタＤＴ２のそれぞれのゲートと接続されている（図２参照）。
【００３５】
そのゲート電極部１２ａ，１２ｂは、ポリシリコン膜５ａ，５ｂとそのポリシリコン膜５ａ，５ｂ上に形成されたコバルトシリサイド膜１１ａ，１１ｃを有して構成される。また、不純物領域９ａ，９ｂの表面には、コバルトシリサイド膜１１ｂ，１１ｄがそれぞれ形成されている。
【００３６】
ゲート電極部１２ａ，１２ｂの両側面上には、たとえばシリコン窒化膜によるサイドウォール絶縁膜７ａ，７ｂがそれぞれ形成されている。そのゲート電極部１２ａ，１２ｂおよびサイドウォール絶縁膜７ａ，７ｂを覆うように、さらにシリコン窒化膜１３が形成されている。
【００３７】
ゲート電極部１２ａ，１２ｂを覆うように、半導体基板１上に、シリコン窒化膜とはエッチング特性の異なるたとえばシリコン酸化膜による層間絶縁膜１５が形成されている。
【００３８】
その層間絶縁膜１５にゲート電極部１２ａの上面とコバルトシリサイド膜１１ｂの表面との双方を露出する、いわゆるシェアードコンタクトホール１５ａが形成されている。
【００３９】
また、層間絶縁膜１５にはコバルトシリサイド膜１１ｄの表面を露出するコンタクトホール１５ｂが形成されている。
【００４０】
シェアードコンタクトホール１５ａの側面上には、シリコン窒化膜によるサイドウォール窒化膜１７ａが形成されている。コンタクトホール１５ｂの側面上には、シリコン窒化膜によるサイドウォール窒化膜１７ｂが形成されている。
【００４１】
シェアードコンタクトホール１５ａの底に位置するサイドウォール絶縁膜７ａの下部の表面上には、そのサイドウォール絶縁膜７ａの下方に位置する半導体基板１の領域の部分の表面を覆うサイドウォール窒化膜１７ｃ（およびサイドウォール窒化膜１３ａ）がさらに形成されている。
【００４２】
シェアードコンタクトホール１５ａ内には、サイドウォール窒化膜１７ａ，１７ｃ上にバリアメタル層１９ａを介在させてプラグ２０ａが形成されている。一方、コンタクトホール１５ｂ内には、サイドウォール窒化膜１７ｂ上にバリアメタル層１９ｂを介在させてプラグ２０ｂが形成されている。
【００４３】
そのプラグ２０ａ，２０ｂは、層間絶縁膜１５上に形成される所定の配線（図示せず）と電気的に接続されて、図１および図２に示されるスタティックメモリセルが構成される。
【００４４】
次に、上述したＳＲＡＭを備えた半導体装置の製造方法について説明する。まず、半導体基板の主表面に、所定の素子を形成するための素子形成領域が形成される。半導体基板の主表面に、ゲート絶縁膜となる絶縁膜が形成される。
【００４５】
その絶縁膜上にゲート電極部となるポリシリコン膜が形成される。そのポリシリコン膜に所定の写真製版処理および加工を施すことにより、図４に示すように、半導体基板１の表面上にゲート絶縁膜３を介在させてゲート電極部の一部となるポリシリコン膜５ａ，５ｂが形成される。
【００４６】
そのポリシリコン膜５ａ，５ｂを覆うように、半導体基板１上に膜厚約４０〜６０ｎｍ（４００〜６００Å）のシリコン窒化膜（図示せず）が形成される。そのシリコン窒化膜に異方性エッチングを施すことにより、ポリシリコン膜５ａ，５ｂの側面上にサイドウォール窒化膜７ａ，７ｂがそれぞれ形成される。
【００４７】
次に、ポリシリコン膜５ａ，５ｂおよびサイドウォール窒化膜７ａ，７ｂをマスクとして、所定導電型の不純物イオンを半導体基板１に注入することにより、不純物領域９ａ，９ｂが形成される。
【００４８】
次に、図５に示すように、ポリシリコン膜５ａ，５ｂを覆うように、半導体基板１上にコバルト膜１１が形成される。適切な熱処理を施すことにより、ポリシリコン膜５ａ，５ｂ中のシリコンとコバルトとを反応させるとともに、半導体基板１中のシリコンとコバルトとを反応させる。
【００４９】
これにより、図６に示すように、ポリシリコン膜５ａ，５ｂの上にはコバルトシリサイド膜１１ａ，１１ｂがそれぞれ形成されて、ポリシリコン膜５ａ，５ｂとコバルトシリサイド膜１１ａ，１１ｂを有するゲート電極部１２ａ，１２ｂが形成される。
【００５０】
また、不純物領域９ａ，９ｂの表面にはコバルトシリサイド膜１１ｂ，１１ｄがそれぞれ形成される。その後、未反応のコバルト膜１１が除去される。
【００５１】
次に、図７に示すように、ゲート電極部１２ａ，１２ｂを覆うように半導体基板上に膜厚約２０〜５０ｎｍ（２００〜５００Å）のシリコン窒化膜１３が形成される。そのシリコン窒化膜１３上に、シリコン窒化膜とはエッチング特性の異なるシリコン酸化膜からなる層間絶縁膜１５が形成される。
【００５２】
次に、その層間絶縁膜１５に所定の写真製版処理および加工が施される。これにより、図８に示すように、ゲート電極部１２ａの上面上に位置するシリコン窒化膜１３の部分からコバルトシリサイド膜１１ｂの上に位置するシリコン窒化膜１３の部分にかけてシリコン窒化膜１３を連続的に露出するシェアードコンタクトホール１５ａが層間絶縁膜１５に形成される。
【００５３】
また、層間絶縁膜１５にはコバルトシリサイド膜１１ｄの上に位置するシリコン窒化膜１３の部分を露出するコンタクトホール１５ｂが形成される。
【００５４】
次に、図９に示すように、シェアードコンタクトホール１５ａ内およびコンタクトホール１５ｂ内を含む層間絶縁膜１５上に、温度約６００℃を超えない条件のもとで、シリコン酸化膜とはエッチング特性の異なる膜厚約１０〜３０ｎｍ（１００〜３００Å）のシリコン窒化膜１７がさらに形成される。
【００５５】
次に、図１０に示すように、シリコン窒化膜１７に異方性エッチングを施すことにより、シェアードコンタクトホール１５ａの側面にサイドウォール窒化膜１７ａが形成される。また、コンタクトホール１５ｂの側面にサイドウォール窒化膜１７ｂが形成される。
【００５６】
さらに、サイドウォール絶縁膜７ａの下部の表面上に、そのサイドウォール絶縁膜７ａの下方に位置する半導体基板１の領域の部分の表面を覆うサイドウォール窒化膜１７ｃが形成される。
【００５７】
次に、図１１に示すように、シェアードコンタクトホール１５ａ内およびコンタクトホール１５ｂ内を含む層間絶縁膜１５上に、バリアメタルとなる層１９が形成される。
【００５８】
次に、シェアードコンタクトホール１５ａおよびコンタクトホール１５ｂを埋めるように、バリアメタルとなる層１９上にプラグとなる層２０が形成される。
【００５９】
次に、層間絶縁膜１５の上面上に位置するプラグとなる層２０およびバリアメタルとなる層１９を除去することにより、図３に示すように、シェアードコンタクトホール１５ａ内にバリアメタル１９ａおよびプラグ２０ａが形成される。また、コンタクトホール１５ｂ内にバリアメタル１９ｂおよびプラグ２０ｂが形成される。
【００６０】
その後、層間絶縁膜１５上にプラグ２０ａと電気的に接続される一の金属配線（図示せず）が形成され、プラグ２０ｂと電気的に接続される他の金属配線（図示せず）が形成される。
【００６１】
一の金属配線はプラグ２０ａを介してゲート電極部１２ａおよび不純物領域９ａと電気的に接続されることになる。他の金属配線はプラグ２０ｂを介して不純物領域９ｂと電気的に接続されることになる。このようにして、ＳＲＡＭを備えた半導体装置の主要部分が形成される。
【００６２】
上述した半導体装置では、図１２に示すように、シェアードコンタクトホール１５ａの底に位置するサイドウォール絶縁膜７ａの下部の表面上に、そのサイドウォール絶縁膜７ａの下方に位置する半導体基板１の領域の部分の表面を覆うサイドウォール窒化膜１７ｃ（およびサイドウォール窒化膜１３ａ）が形成されている。
【００６３】
これにより、シェアードコンタクトホール１５ａを形成する際のエッチングによりサイドウォール絶縁膜７ａの厚さがたとえ薄くなったとしても、プラグ２０ａから半導体基板１への電流のリークを抑制することができる。このことについて説明する。
【００６４】
層間絶縁膜１５にシェアードコンタクトホール１５ａを形成する際には、ゲート電極部１２ａの上面上およびコバルトシリサイド膜１１ｂの上に位置するシリコン窒化膜１３が異方性エッチングにより除去されることになる。
【００６５】
このとき、異方性エッチングが過度に施された場合には、特に、サイドウォール絶縁膜７ａの表面上に位置するシリコン窒化膜１３の部分も除去されることがある。さらには、サイドウォール絶縁膜７ａにも異方性エッチングが施されてしまうことがある。
【００６６】
そのため、図１３に示すように、ゲート電極部１２ａの側面上に位置するサイドウォール絶縁膜７ａの厚さ（半導体基板に接する部分の長さ）が薄くなってしまい、半導体基板１の表面が露出した状態になることがある。
【００６７】
そのような状態で、シェアードコンタクトホール１５ａ内にバリアメタル１９ａとプラグ２０ａが形成されると、図１３中Ａに示すように、露出した半導体基板１の部分と接触するバリアメタル１９ａを介して、プラグ２０ａから半導体基板１へ向かって電流がリークすることになる。
【００６８】
これに対して、上述した半導体装置では、図９に示す工程において、サイドウォール窒化膜となるシリコン窒化膜１７がシェアードコンタクトホール１５ａ内に形成される。
【００６９】
これにより、図８に示す工程において、シェアードコンタクトホール１５ａを形成する際のエッチングにより、サイドウォール絶縁膜７ａの厚さが薄くなって半導体基板の表面の一部が露出しても、図９に示す工程において、その露出した表面はシリコン窒化膜１７によって覆われることになる。
【００７０】
そして、図１０に示す工程において、シリコン窒化膜１７に異方性エッチングを施すことによりサイドウォール窒化膜１７ａ，１７ｃ等が形成されて、特に、露出した表面はサイドウォール窒化膜１７ａによって覆われることになる。
【００７１】
その結果、図１２に示すように、半導体基板１の表面が露出することが阻止されて、プラグ２０ａから半導体基板１へ向かって電流がリークすることが抑制される。
【００７２】
また、上述した半導体装置では、図８に示されるコンタクトホール１５ｂを形成する際に位置ずれが生じて、たとえば図１４に示すように、ゲート電極部１２ｂ，１２ｃにおけるコバルトシリサイド膜１１ｃ，１１ｅの表面が露出することがある。
【００７３】
そのような場合であっても、図９に示す工程においてシリコン窒化膜１７が形成されることによって、図１５に示すように、露出したコバルトシリサイド膜１１ｃの部分がそのシリコン窒化膜１７によって覆われることになる。
【００７４】
その結果、プラグ２０ａ，２０ｂからコバルトシリサイド膜１１ｃ，１１ｅへの電流のリークを阻止することができる。
【００７５】
このようにして本半導体装置では、リーク電流の発生が抑制されて安定したＳＲＡＭの動作を確保することができる。
【００７６】
また、上述した半導体装置では、エッチング特性の互いに異なる絶縁膜としてシリコン酸化膜とシリコン窒化膜を例に挙げて説明したが、一方の絶縁膜にエッチングを施す際に他方の絶縁膜に実質的にエッチングが施されないような膜種であれば、上記膜種に限られない。
【００７７】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７８】
【発明の効果】
本発明に係る半導体装置によれば、一の開口部を形成する際の加工により第１ゲート側壁絶縁膜の厚さが薄くなって半導体基板の表面が露出したとしても、その表面は第２ゲート側壁絶縁膜によって覆われることになる。その結果、一の導電体部から半導体基板へ向かって電流がリークするのを抑制することができ、半導体装置の安定した動作を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置におけるスタティックメモリセルの等価回路を示す図である。
【図２】同実施の形態において、図１に示す半導体装置の平面図である。
【図３】同実施の形態において、図２に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、半導体装置の効果を説明するための第１の部分断面図である。
【図１３】同実施の形態において、半導体装置の効果を説明するための比較となる第１の部分断面図である。
【図１４】同実施の形態において、半導体装置の効果を説明するための比較となる第２の部分断面図である。
【図１５】同実施の形態において、半導体装置の効果を説明するための第２の部分断面図である。
【符号の説明】
１  半導体基板、３  ゲート絶縁膜、５ａ，５ｂ  ポリシリコン膜、７ａ，７ｂ  サイドウォール絶縁膜、９ａ，９ｂ  不純物領域、１１  コバルト膜、１１ａ〜１１ｄ  コバルトシリサイド膜、１２ａ〜１２ｃ  ゲート電極部、１３，１７  シリコン窒化膜、１５  層間絶縁膜、１５ａ  シェアードコンタクトホール、１５ｂ  コンタクトホール、１７ａ，１７ｂ  サイドウォール窒化膜、１９  バリアメタルとなる層、１９ａ，１９ｂ  バリアメタル、２０  プラグとなる層、２０ａ，２０ｂ  プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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