(57)【要約】【課題】回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかもツェナーダイオードの使用の必要がない保護回路を提供する。【解決手段】この保護回路２０は、ＦＥＴ２３のゲートとチャージポンプ回路２５との間に介装された第１のスイッチ３３と、ゲートとソースとの間に介装された第１の抵抗３５と、ゲートと第１のスイッチ３３との間に介装された第２の抵抗３７と、ゲートとソースとの間の接続路４１に介装された第２のスイッチ３９とを備えている。第１のスイッチ３３は、負荷２１を駆動させるべき際にはＦＥＴ２３のゲートをチャージポンプ回路２５側に接続する一方、負荷２１を電源オフさせるべき際にはＦＥＴ２３のゲートをグランド側に接続する。第２のスイッチ３９は、第１のスイッチ３３に連動して動作する。【選択図】        図１
2004247588.tif 000002
【特許請求の範囲】
【請求項１】
インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＮチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、
前記ＦＥＴのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートを前記ゲート駆動電圧供給源側に接続する第１の接続状態と、前記ゲートをグランド側に接続する第２の接続状態との間で接続状態を変更する第１の接続変更手段を備える、保護回路。
【請求項２】
請求項１に記載の保護回路において、
前記ＦＥＴのゲートとソースとの間に介装された第１の抵抗と、
前記ゲートと前記第１の接続変更手段との間、又は前記第１の接続変更手段とグランドとの間に介装された第２の抵抗と、をさらに備える、保護回路。
【請求項３】
請求項２に記載の保護回路において、
前記第１の抵抗が介装される前記ＦＥＴのゲートとソースとの間の接続路に介装され、その接続路を導通、遮断する第２の接続変更手段をさらに備える、保護回路。
【請求項４】
インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＮチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、
前記ＦＥＴのゲートとゲート駆動電圧供給源との間の第１の接続路上の部分とグランドとの間に介装され、その部分とグランドとの間を遮断、導通する第１の接続変更手段を備える、保護回路。
【請求項５】
請求項４に記載の保護回路において、
前記ＦＥＴのゲートとソースとの間の第２の接続路に介装された第１の抵抗と、
前記ゲートから前記第１の接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第２の抵抗と、をさらに備える、保護回路。
【請求項６】
請求項５に記載の保護回路において、
前記第１の抵抗が介装される前記ＦＥＴのゲートとソースとの間の前記第２の接続路に介装され、その接続路を導通、遮断する第２の接続変更手段をさらに備える、保護回路。
【請求項７】
インダクタンス性の負荷と、前記負荷への通電状態を制御するＰチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、
前記ＦＥＴのゲートとグランドとの間の接続路に介装され、前記ゲートをグランド側に接続する第１の接続状態と、前記ゲートを前記ＦＥＴのソース側に接続する第２の接続状態との間で接続状態を変更する接続変更手段と、
前記ＦＥＴのゲートと前記接続変更手段との間、又は前記接続変更手段と前記ＦＥＴのソースとの間に介装された第１の抵抗と、
前記ＦＥＴのゲートとドレインとの間に介装された第２の抵抗と、を備える、保護回路。
【請求項８】
インダクタンス性の負荷と、前記負荷への通電状態を制御するＰチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、
前記ＦＥＴのゲートとソースとの間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段と、
前記ＦＥＴのゲートから前記接続路を介してソースに至る経路上に介装された第１の抵抗と、
前記ＦＥＴのゲートとドレインとの間に介装された第２の抵抗と、を備える、保護回路。
【請求項９】
インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＩＧＢＴと、を備える回路構造に対して設けられる保護回路であって、
前記ＩＧＢＴのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートをゲート駆動電圧供給源側に接続する第１の接続状態と、前記ゲートをグランド側に接続する第２の接続状態との間で接続状態を変更する接続変更手段を備える、保護回路。
【請求項１０】
請求項９に記載の保護回路において、
前記ＩＧＢＴのゲートとエミッタとの間に介装された第１の抵抗と、
前記ＩＧＢＴのゲートと前記接続変更手段との間、又は前記接続変更手段とグランドとの間に介装された第２の抵抗と、をさらに備える、保護回路。
【請求項１１】
インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＩＧＢＴと、を備える回路構造に対して設けられる保護回路であって、
前記ＩＧＢＴのゲートとゲート駆動電圧供給源との間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段を備える、保護回路。
【請求項１２】
請求項１１に記載の保護回路において、
前記ＩＧＢＴのゲートとエミッタとの間に介装された第１の抵抗と、
前記ＩＧＢＴのゲートから前記接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第２の抵抗と、をさらに備える、保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インダクタンス性の負荷への電流の通流状態を制御するＦＥＴ等を保護するための保護回路に関し、特に車載用の各種電源分配部における電源制御に適用される保護回路に関する。
【０００２】
【従来の技術】
図６は、従来の保護回路及びその保護回路が適用される回路構造の回路図である。この種の保護回路としては、図６に示すように、インダクタンス性の負荷（例えばモータ）１の電源オフ時に発生するサージ電圧への対策として、ＮチャンネルＭＯＳトランジスタであるＦＥＴ３のゲートとドレインとの間にツェナーダイオード５を介装しているとともに、ゲートとそのゲート駆動電圧供給源であるチャージポンプ回路７と間の接続路にスイッチ９を介装し、ＦＥＴ３のゲートとソースとの間に第１の抵抗１１を介装し、ＦＥＴ３のゲートとスイッチ９との間に第２の抵抗１３を介装している。
【０００３】
スイッチ９は、ＦＥＴ３のオン、オフスイッチも兼ねており、負荷１の駆動中はＦＥＴ３のゲートとチャージポンプ回路７との間を導通させてＦＥＴ３をオンさせる一方、負荷１の電源オフ時にはゲートとチャージポンプ回路７との間を遮断してＦＥＴ３をオフさせるようになっている。このため、負荷１の駆動時には、チャージポンプ回路７から出力される駆動電圧がスイッチ９及び抵抗１３を介してＦＥＴ３のゲートに与えられ、こによってＦＥＴ３がオンし、これによって負荷１への通電が行われて負荷１が駆動される。そして、負荷１の電源オフ時には、スイッチ９によりＦＥＴ３のゲートとチャージポンプ回路７との間が遮断され、これに伴ってゲート電圧がしきい値電圧を下回った時点でＦＥＴ３がオフされる。そして、そのＦＥＴ３のオフに伴って、ＦＥＴ３のソース電位に、負荷１のインダクタンス逆起電力による負サージが発生し、その負サージにより抵抗１１を介してゲート電圧がマイナスに引かれ、ＦＥＴ３のゲート、ドレイン間の電位差がツェナーダイオード５のしきい値電圧を超えるのに伴ってツェナーダイオード５を介してゲート、ドレイン間が導通し、ツェナーダイオード５及び抵抗１１を介してドレイン側からソース側に電流が流れ、その際に生じるゲート、ソース間の電位差がしきい値電圧を超えるのに伴ってＦＥＴ３がオンする。このＦＥＴ３のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このＦＥＴ３がオンしている期間は、ＦＥＴ３を介して供給される電力で負荷１の逆起電力が吸収される。
【０００４】
図７は、図６の回路構造における負荷１の電源オフ時のサージ電流等の様子を示す図である。図７中のグラフＧ１は、図６の回路構造において負荷１の電源オフ時に負荷１に流れる電流ＩＬ（図６参照）の時間変化を示しており、グラフＧ２は、同じく図６の回路構造において負荷１の電源オフ時にＦＥＴ３のソース電圧ＶＳ（図６参照）の時間変化を示している。また、図７のグラフＧ３は、図６の回路構造においてツェナーダイオード５を取り除いたときの負荷１の電源オフ時のソース電圧ＶＳの時間変化を示している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の従来の保護回路では、ツェナーダイオード５を使用するため、回路構成が大型化及び高コスト化するという問題がある。また、ツェナーダイオード５のオン、オフ時に高周波ノイズが発生するという問題もある。
【０００６】
そこで、本発明は、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要のない保護回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＮチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、前記ＦＥＴのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートを前記ゲート駆動電圧供給源側に接続する第１の接続状態と、前記ゲートをグランド側に接続する第２の接続状態との間で接続状態を変更する第１の接続変更手段を備える。
【０００８】
また、好ましくは、前記ＦＥＴのゲートとソースとの間に介装された第１の抵抗と、前記ゲートと前記第１の接続変更手段との間、又は前記第１の接続変更手段とグランドとの間に介装された第２の抵抗と、をさらに備えるのがよい。
【０００９】
さらに、好ましくは、前記第１の抵抗が介装される前記ＦＥＴのゲートとソースとの間の接続路に介装され、その接続路を導通、遮断する第２の接続変更手段をさらに備えるのがよい。
【００１０】
また、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＮチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、前記ＦＥＴのゲートとゲート駆動電圧供給源との間の第１の接続路上の部分とグランドとの間に介装され、その部分とグランドとの間を遮断、導通する第１の接続変更手段を備える。
【００１１】
さらに、好ましくは、前記ＦＥＴのゲートとソースとの間の第２の接続路に介装された第１の抵抗と、前記ゲートから前記第１の接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第２の抵抗と、をさらに備えるのがよい。
【００１２】
また、好ましくは、前記第１の抵抗が介装される前記ＦＥＴのゲートとソースとの間の前記第２の接続路に介装され、その接続路を導通、遮断する第２の接続変更手段をさらに備えるのがよい。
【００１３】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷への通電状態を制御するＰチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、前記ＦＥＴのゲートとグランドとの間の接続路に介装され、前記ゲートをグランド側に接続する第１の接続状態と、前記ゲートを前記ＦＥＴのソース側に接続する第２の接続状態との間で接続状態を変更する接続変更手段と、前記ＦＥＴのゲートと前記接続変更手段との間、又は前記接続変更手段と前記ＦＥＴのソースとの間に介装された第１の抵抗と、前記ＦＥＴのゲートとドレインとの間に介装された第２の抵抗と、を備えるのがよい。
【００１４】
また、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷への通電状態を制御するＰチャンネルＭＯＳトランジスタであるＦＥＴと、を備える回路構造に対して設けられる保護回路であって、前記ＦＥＴのゲートとソースとの間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段と、前記ＦＥＴのゲートから前記接続路を介してソースに至る経路上に介装された第１の抵抗と、前記ＦＥＴのゲートとドレインとの間に介装された第２の抵抗と、を備える。
【００１５】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＩＧＢＴと、を備える回路構造に対して設けられる保護回路であって、前記ＩＧＢＴのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートをゲート駆動電圧供給源側に接続する第１の接続状態と、前記ゲートをグランド側に接続する第２の接続状態との間で接続状態を変更する接続変更手段を備える。
【００１６】
また、好ましくは、前記ＩＧＢＴのゲートとエミッタとの間に介装された第１の抵抗と、前記ＩＧＢＴのゲートと前記接続変更手段との間、又は前記接続変更手段とグランドとの間に介装された第２の抵抗と、をさらに備えるのがよい。
【００１７】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するＩＧＢＴと、を備える回路構造に対して設けられる保護回路であって、前記ＩＧＢＴのゲートとゲート駆動電圧供給源との間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段を備える。
【００１８】
また、好ましくは、前記ＩＧＢＴのゲートとエミッタとの間に介装された第１の抵抗と、前記ＩＧＢＴのゲートから前記接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第２の抵抗と、をさらに備えるのがよい。
【００１９】
【発明の実施の形態】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路２０が適用される回路構造は、図１に示すように、インダクタンス性の負荷（例えばモータ）２１と、負荷２１への通電状態を制御するＮチャンネルＭＯＳトランジスタであるＦＥＴ２３と、ＦＥＴ２３を駆動するチャージポンプ回路（ゲート駆動電圧供給源）２５とを備えている。負荷２１とＦＥＴ２３とは、ＦＥＴ２３の方が電源電流の通流方向上流側となるように、通電路２７に直列に介装されている。通電路２７は、電源ライン２９とグランドとの間に介装される。通電路２７には、ＦＥＴ２３と並列になるようにダイオード３１が接続されている。ダイオード３１は、その順方向が電源ライン２９から通電路１７に供給される電源電流の通流方向と逆向きになるように接続されている。
【００２０】
本実施形態に係る保護回路２０は、ＦＥＴ２３のゲートとチャージポンプ回路２５との間の接続路に介装された第１のスイッチ（第１の接続変更手段）３３と、ＦＥＴ２３のゲートとソースとの間に介装された第１の抵抗３５と、ＦＥＴ２３のゲートと第１のスイッチ３３との間に介装された第２の抵抗３７と、第１の抵抗３５が介装されるＦＥＴ２３のゲートとソースとの間の接続路４１に介装された第２のスイッチ（第２の接続変更手段）３９とを備えている。第１及び第２のスイッチ３３，３９は、入力される制御信号に応じて回路の切替動作を行う。
第２の抵抗３７は、ＦＥＴ２３のゲートと第１のスイッチ３３との間でなく、第１のスイッチ３３とグランドとの間に介装するようにしてもよい。
【００２１】
第１のスイッチ３３には、第１のスイッチ３３側からみてチャージポンプ回路２５にいたる接続路とグランドにいたる接続路とが接続されており、その両接続路が第１のスイッチ３３によって択一的に切り替えられてＦＥＴ２３のゲートに接続されるようになっている。
【００２２】
第１のスイッチ３３は、ＦＥＴ２３のオン、オフスイッチも兼ねており、ＦＥＴ２３をオンさせて負荷２１を駆動させるべき際にはＦＥＴ２３のゲートをチャージポンプ回路２５側に接続する（第１の接続状態）一方、ＦＥＴ２３をオフさせて負荷２１を電源オフさせるべき際にはＦＥＴ２３のゲートをグランド側に接続する（第２の接続状態）ようになっている。
【００２３】
第２のスイッチ３９は、チャージポンプ回路２５から出力されるゲート駆動信号が第１のスイッチ３３及び抵抗３５，３７を介して負荷２１側に漏れるのを防止するためのものであり、第１のスイッチ３３がチャージポンプ回路２５側に切り替えられている際には、第１の抵抗３５が介装されたＦＥＴ２３のゲート、ソース間の接続路４１を遮断する一方、第１のスイッチ３３がグランド側に切り替えられている際には接続路４１を導通するようになっている。
【００２４】
次に、図１の回路構造の動作を説明する。負荷２１の駆動時は、第１のスイッチ３３がチャージポンプ回路２５側に切り替えられて、チャージポンプ回路１５から出力されるゲート駆動信号が、第１のスイッチ３３及び第２の抵抗３７を介してＦＥＴ２３のゲートに与えられてＦＥＴ２３がオンし、これによって、電源ライン２９からの電源電流がＦＥＴ２３を介して負荷２１に流れ、負荷２１が駆動される。このとき、第２のスイッチ３９は接続路４１を遮断している。
【００２５】
負荷２１の電源オフ時には、第１のスイッチ３３がチャージポンプ回路２５側からグランド側に切り替えられるとともに、第２のスイッチ３９によって接続路４１が導通され、ＦＥＴ２３のゲート、ソース間電圧がしきい値電圧を下回り、ＦＥＴ２３がオフされ、負荷２１への通電が停止される。そして、そのＦＥＴ２３のオフに伴って、負荷２１のインダクタンス逆起電力による負サージが発生し、これによって、ＦＥＴ２３のソース電圧がマイナスに引かれ、経路Ｐ１で示すように、第１のスイッチ３３、第２の抵抗３７、第２のスイッチ３９及び第１の抵抗３５を介してグランド側から負荷２１側に電流が流れる。このとき、ＦＥＴ２３のゲート、ソース間には、ソース電圧のレベル、及び、第１及び第２の抵抗３５，３７の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、ソース間電圧がしきい値電圧を超えた時点で、ＦＥＴ２３がオンする。このＦＥＴ２３のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このＦＥＴ２３がオンしている期間は、ＦＥＴ２３を介して電源ライン２９より負荷２１に供給される電力で負荷２１の逆起電力が吸収される。また、このＦＥＴ２３のオン状態は、負荷２１による負サージが収束し、ゲート、ソース間電圧がしきい値を下回るのに伴って終了する。
【００２６】
図２は、図１の回路構造における負荷２１の電源オフ時のサージ電流等の様子を示す図である。図２中のグラフＧ４は、図１の回路構造において負荷２１の電源オフ時に負荷２１に流れる電流ＩＬ（図１参照）の時間変化を示しており、グラフＧ５は、同じく図１の回路構造において負荷２１の電源オフ時にＦＥＴ２３のソース電圧ＶＳ（図１参照）の時間変化を示している。グラフＧ４，Ｇ５の状態より、本実施形態に係る保護回路２０によっても前述の図６の保護回路とほぼ同等のサージ抑制効果が得られることが分かる。
【００２７】
ここで、本実施形態に係る保護回路２０では、第１の抵抗３５及び第２の抵抗３７の抵抗値の比率を調節することにより、負サージ発生時に第１及び第２の抵抗３５，３７を介してグランド側から負荷２１側に電流が流れた際に生じるＦＥＴ２３のゲート、ソース間電圧を調節することができるようになっている。これによって、負サージ発生時にＦＥＴ２３のソース電圧がどれくらいマイナスに引かれた時点でＦＥＴ２３をオンさせるかを容易に調節することができるとともに、負サージ発生時にＦＥＴ２３をオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ（例えば、これによってＦＥＴ２３を完全にオンさせることができ）、その結果、負サージの吸収に要する時間Ｔ（図２参照）を短縮することができるようになっている。
【００２８】
図３は、図１の回路構造に含まれる保護回路２０をより具体化した回路を示す図である。この図３の具体例では、図３に示すように、第１及び第２のスイッチ３３，３９としてＮチャンネルＭＯＳＦＥＴが用いられている。また、この具体例では、第１のスイッチ（ＦＥＴ）３３は、ＦＥＴ２３のゲートとチャージポンプ回路２５との間の接続路上における第２の抵抗３７とチャージポンプ回路２５との間の部分４３と、グランドとの間に介装されており、入力されるオン、オフ信号に応じて部分４３とグランドとの間を導通、遮断する。第２のスイッチ（ＦＥＴ）３９も同様に入力されるオン、オフ信号に応じて接続路４１を導通、遮断する。ここで、この具体例では、第１及び第２のスイッチ３３，３９及びチャージポンプ回路２５をオン、オフするための信号は、共通のオン、オフ信号が用いられている。なお、この具体例では、ＦＥＴ２３のゲートとチャージポンプ回路２５との間の接続路上における前記部分４３（第１のスイッチ３３が接続される部分）とチャージポンプ２５との間には、第３の抵抗４５に介装されている。
【００２９】
以上のように、本実施形態によれば、第１及び第２のスイッチ３３，３９、及び第１及び第２の抵抗３５，３７を用いた簡単な回路構成で保護回路２０を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷２１の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【００３０】
また、上述のように、第１の抵抗３５及び第２の抵抗３７の抵抗値の比率を調節することにより、負サージの吸収に要する時間Ｔの短縮等の効果が得られる。
【００３１】
さらに、第１のスイッチ３３がチャージポンプ回路２５側に切り替えられて負荷２１が駆動される際には、第２のスイッチ３９により第１の抵抗３５が介装されたＦＥＴ２３のゲート、ソース間の接続路４１が遮断されるため、チャージポンプ回路２５から出力されるゲート駆動信号が接続路４１を介して負荷２１側に漏れるのを防止することができる。
【００３２】
＜第２実施形態＞
図４は、本発明の第２実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路５０が適用される回路構造は、図４に示すように、インダクタンス性の負荷（例えばモータ）５１と、負荷５１への通電状態を制御するＰチャンネルＭＯＳトランジスタであるＦＥＴ５３とを備えている。本実施形態では、負荷５１とＦＥＴ５３とは、ＦＥＴ５３の方が電源電流の通流方向上流側となるように、通電路５５に直列に介装されているが、負荷５１の方が電流通流方向上流側となるように配設してもよい。通電路５５は、電源ライン５７とグランドとの間に介装される。
【００３３】
本実施形態に係る保護回路５０は、ＦＥＴ５３のゲートとグランドとの間の接続路に介装されたスイッチ（接続変更手段）５９と、ＦＥＴ５３のゲートとスイッチ５９との間に介装された第１の抵抗６１と、ＦＥＴ５３のゲートとドレインとの間に介装された第２の抵抗６３とを備えている。スイッチ５９は、入力される制御信号に応じて回路の切替動作を行う。第１の抵抗６１は、ＦＥＴ５３のゲートとスイッチ５９との間でなく、スイッチ５９とＦＥＴ５３のソースとの間に介装するようにしてもよい。
【００３４】
スイッチ５９には、スイッチ５９側からみてグランドにいたる接続路とＦＥＴ５３のソースにいたる接続路とが接続されており、その両接続路がスイッチ５９によって択一的に切り替えられてＦＥＴ５３のゲートに接続されるようになっている。
【００３５】
スイッチ５９は、ＦＥＴ５３のオン、オフスイッチも兼ねており、ＦＥＴ５３をオンさせて負荷５１を駆動させるべき際にはＦＥＴ５３のゲートをグランド側に接続する（第１の接続状態）一方、ＦＥＴ５３をオフさせて負荷５１を電源オフさせるべき際にはＦＥＴ５３のゲートをＦＥＴ５３のソース側に接続する（第２の接続状態）ようになっている。
【００３６】
次に、図４の回路構造の動作を説明する。負荷５１の駆動時は、スイッチ５９がグランド側に切り替えられて、ＦＥＴ５３のゲートが第１の抵抗６１及びスイッチ５９を介してグランドに接続され、これによってＦＥＴ５３のゲート、ソース間電圧がしきい値電圧を超えてＦＥＴ５３がオンし、電源ライン５７からの電源電流がＦＥＴ５３を介して負荷５１に流れ、負荷５１が駆動される。
【００３７】
負荷５１の電源オフ時には、スイッチ５９がグランド側からＦＥＴ５３のソース側に切り替えられ、ＦＥＴ５３のゲート、ソース間電圧がしきい値電圧を下回り（一旦実質的にゼロになり）、ＦＥＴ５３がオフされ、負荷５１への通電が停止される。そして、そのＦＥＴ５３のオフに伴って、負荷５１のインダクタンス逆起電力による負サージが発生し、これによって、ＦＥＴ５３のゲート電圧がマイナスに引かれ、経路Ｐ２で示すように、スイッチ５９、第１の抵抗６１、第２の抵抗６３を介してＦＥＴ５３のソース側から負荷５１側に電流が流れる。このとき、ＦＥＴ５３のゲート、ソース間には、ソース、ドレイン間の電位差レベル、及び、第１及び第２の抵抗６１，６３の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、ソース間電圧がしきい値電圧を超えた時点で、ＦＥＴ５３がオンする。このＦＥＴ５３のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このＦＥＴ５３がオンしている期間は、ＦＥＴ５３を介して電源ライン５７より負荷５１に供給される電力で負荷５１の逆起電力が吸収される。また、このＦＥＴ５３のオン状態は、負荷５１による負サージが収束し、ゲート、ソース間電圧がしきい値を下回るのに伴って終了する。
【００３８】
ここで、本実施形態に係る保護回路５０では、第１の抵抗６１及び第２の抵抗６３の抵抗値の比率を調節することにより、負サージ発生時に第１及び第２の抵抗６１，６３を介してＦＥＴ５３のソース側から負荷２１側に電流が流れた際に生じるＦＥＴ５３のゲート、ソース間電圧を調節することができるようになっている。これによって、負サージ発生時にＦＥＴ５３のドレイン電圧がどれくらいマイナスに引かれた時点でＦＥＴ５３をオンさせるかを容易に調節することができるとともに、負サージ発生時にＦＥＴ５３をオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ（例えば、これによってＦＥＴ５３を完全にオンさせることができ）、その結果、負サージの吸収に要する時間を短縮することができるようになっている。
【００３９】
以上のように、実施形態によれば、スイッチ５９、及び第１及び第２の抵抗６１，６３を用いた簡単な回路構成で保護回路５０を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷６１の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【００４０】
また、上述のように、第１の抵抗６１及び第２の抵抗６２の抵抗値の比率を調節することにより、負サージの吸収に要する時間の短縮等の効果が得られる。
【００４１】
なお、回路構成の具体例として、スイッチ５９として図３のＦＥＴ３３を用いた回路構成を採用してもよい。
【００４２】
＜第３実施形態＞
図５は、本発明の第３実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路７０が適用される回路構造は、図５に示すように、インダクタンス性の負荷（例えばモータ）７１と、負荷７１への通電状態を制御するＩＧＢＴ７３と、ＩＧＢＴ７３を駆動するためのゲート駆動電圧を供給するゲート駆動電圧供給源（例えば、駆動回路）７５とを備えている。負荷７１とＩＧＢＴ７３とは、ＩＧＢＴ７３の方が電源電流の通流方向上流側となるように、通電路７７に直列に介装されている。通電路７７は、電源ライン７９とグランドとの間に介装される。
【００４３】
本実施形態に係る保護回路７０は、ＩＧＢＴ７３のゲートとゲート駆動電圧供給源７５との間の接続路に介装されたスイッチ（接続変更手段）８１と、ＩＧＢＴ７３のゲートとエミッタとの間に介装された第１の抵抗８３と、ＩＧＢＴ７３のゲートとスイッチ８１との間に介装された第２の抵抗８５とを備えている。スイッチ８１は、入力される制御信号に応じて回路の切替動作を行う。第２の抵抗８５は、ＩＧＢＴ７３のゲートとスイッチ８１との間でなく、スイッチ８１とグランドとの間に介装するようにしてもよい。
【００４４】
スイッチ８１には、スイッチ８１側からみてゲート駆動電圧供給源７５にいたる接続路とグランドにいたる接続路とが接続されており、その両接続路がスイッチ８１によって択一的に切り替えられてＩＧＢＴ７３のゲートに接続されるようになっている。
【００４５】
スイッチ８１は、ＩＧＢＴ７３のオン、オフスイッチも兼ねており、ＩＧＢＴ７３をオンさせて負荷７１を駆動させるべき際にはＩＧＢＴ７３のゲートをゲート駆動電圧供給源７５側に接続する（第１の接続状態）一方、ＩＧＢＴ７３をオフさせて負荷７１を電源オフさせるべき際にはＩＧＢＴ７３のゲートをグランド側に接続する（第２の接続状態）ようになっている。
【００４６】
次に、図５の回路構造の動作を説明する。負荷７１の駆動時は、スイッチ８１がゲート駆動電圧供給源７５側に切り替えられて、ゲート駆動電圧供給源７５から出力されるゲート駆動電圧がスイッチ８１及び第２の抵抗８５を介してＩＧＢＴ７３のゲートに与えられ、これによってＩＧＢＴ７３のゲート、エミッタ間電圧がしきい値電圧を超えてＩＧＢＴ７３がオンし、電源ライン７９からの電源電流がＩＧＢＴ７３を介して負荷７１に流れ、負荷７１が駆動される。
【００４７】
負荷７１の電源オフ時には、スイッチ８１がゲート駆動電圧供給源７５側からグランド側に切り替えられ、ＩＧＢＴ７３のゲートが第２の抵抗８５及びスイッチ８１を介してグランドに接続され、ＩＧＢＴ７３のゲート、エミッタ間電圧がしきい値電圧を下回り、ＩＧＢＴ７３がオフされ、負荷７１への通電が停止される。そして、そのＩＧＢＴ７３のオフに伴って、負荷７１のインダクタンス逆起電力による負サージが発生し、これによって、ＩＧＢＴ７３のエミッタ電圧がマイナスに引かれ、経路Ｐ３で示すように、スイッチ８１、及び第１及び第２の抵抗８３，８５を介してグランド側から負荷７１側に電流が流れる。このとき、ＩＧＢＴ７３のゲート、エミッタ間には、エミッタ電位のレベル、及び、第１及び第２の抵抗８３，８５の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、エミッタ間電圧がしきい値電圧を超えた時点で、ＩＧＢＴ７３がオンする。このＩＧＢＴ７３のオン状態は、ゲート、エミッタ間電圧がしきい値を下回るまで保たれ、これによって、このＩＧＢＴ７３がオンしている期間は、ＩＧＢＴ７３を介して電源ライン７９より負荷７１に供給される電力で負荷７１の逆起電力が吸収される。また、このＩＧＢＴ７３のオン状態は、負荷７１による負サージが収束し、ゲート、エミッタ間電圧がしきい値を下回るのに伴って終了する。
【００４８】
ここで、本実施形態に係る保護回路７０では、第１の抵抗８３及び第２の抵抗８５の抵抗値の比率を調節することにより、負サージ発生時に第１及び第２の抵抗８３，８５を介してグランド側から負荷７１側に電流が流れた際に生じるＩＧＢＴ７３のゲート、エミッタ間電圧を調節することができるようになっている。
これによって、負サージ発生時にＩＧＢＴ７３のエミッタ電圧がどれくらいマイナスに引かれた時点でＩＧＢＴ７３をオンさせるかを容易に調節することができるとともに、負サージ発生時にＩＧＢＴ７３をオンさせる際に十分なレベルのゲート、エミッタ間電圧を確保することができ（例えば、これによってＩＧＢＴ７３を完全にオンさせることができ）、その結果、負サージの吸収に要する時間を短縮することができるようになっている。
【００４９】
以上のように、実施形態によれば、スイッチ８１、及び第１及び第２の抵抗８３，８５を用いた簡単な回路構成で保護回路７０を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷７１の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【００５０】
また、上述のように、第１の抵抗８３及び第２の抵抗８５の抵抗値の比率を調節することにより、負サージの吸収に要する時間の短縮等の効果が得られる。
【００５１】
なお、回路構成の具体例として、スイッチ８１として図３のＦＥＴ３３を用いた回路構成を採用してもよい。
【００５２】
【発明の効果】
請求項１に記載の発明によれば、負荷の電源オフ時に、第１の接続変更手段の接続状態をＦＥＴのゲートをゲート駆動電圧供給源側に接続する第１の接続状態から、ゲートをグランド側に接続する第２の接続状態に変更することにより、負荷の電源オフによる負サージ発生に伴ってＦＥＴのゲート、ソース間電圧がしきい値を超えてＦＥＴがオフからオンに切り替わり、ＦＥＴを介して負荷に流れる電流により負サージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【００５３】
請求項２に記載の発明によれば、第１の抵抗及び第２の抵抗の抵抗値の比率を調節することにより負サージ発生時に第１及び第２の抵抗を介してグランド側からＦＥＴのソース側に電流が流れた際に生じるＦＥＴのゲート、ソース間電圧を調節することができる。これによって、負サージ発生時にＦＥＴのソース電圧がどれくらいマイナスに引かれた時点でＦＥＴをオンさせるかを容易に調節することができるとともに、負サージ発生時にＦＥＴをオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ（例えば、これによってＦＥＴを完全にオンさせることができ）、その結果、負サージの吸収に要する時間を短縮することができる。
【００５４】
請求項３に記載の発明によれば、第１の接続変更手段の接続状態がＦＥＴのゲートをゲート駆動電圧供給源側に接続する第１の接続状態にされてＦＥＴがオンされ、負荷が駆動中である場合には、第２のスイッチによりＦＥＴのゲート、ソース間の接続路を遮断して、ゲート駆動電圧供給源から出力されるゲート駆動信号が第１の抵抗を介して負荷側に漏れるのを防止することができる。
【００５５】
請求項４ないし６に記載の発明は、請求項１ないし３に記載の発明と実質的に同様な構成であるため、請求項１ないし３に記載の発明と同様な効果が得られる。
【００５６】
請求項７に記載の発明によれば、負荷の電源オフ時に、接続変更手段の接続状態をＦＥＴのゲートをグランド側に接続する第１の接続状態から、ゲートをソース側に接続する第２の接続状態に変更することにより、接続変更手段、第１の抵抗及び第２の抵抗を介してＦＥＴのソース側からドレイン側に電流が流れることにより生じるＦＥＴのゲート、ソース間電圧が、負荷の電源オフによるサージ発生に伴ってそのしきい値電圧を超えてＦＥＴがオフからオンに切り替わり、それに伴って負荷に流れる電流によりサージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【００５７】
また、第１の抵抗及び第２の抵抗の抵抗値の比率を調節することによりサージ発生時に接続変更手段、第１の抵抗及び第２の抵抗を介してＦＥＴのソース側からドレイン側に電流が流れた際に生じるＦＥＴのゲート、ソース間電圧を調節することができる。これによって、どのくらいの大きさのサージが発生した際にＦＥＴをオンさせるかを容易に調節することができるとともに、サージ発生時にＦＥＴをオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ（例えば、これによってＦＥＴを完全にオンさせることができ）、その結果、サージの吸収に要する時間を短縮することができる。
【００５８】
請求項８に記載の発明は、請求項７に記載の発明と実質的に同様な構成であるため、請求項７に記載の発明と同様な効果が得られる。
【００５９】
請求項９に記載の発明によれば、負荷の電源オフ時に、接続変更手段の接続状態をＩＧＢＴのゲートをゲート駆動電圧供給源側に接続する第１の接続状態から、ゲートをグランド側に接続する第２の接続状態に変更することにより、負荷の電源オフによる負サージ発生に伴ってＩＧＢＴのゲート、エミッタ間電圧がしきい値を超えてＩＧＢＴがオフからオンに切り替わり、ＩＧＢＴを介して負荷に流れる電流により負サージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【００６０】
請求項１０に記載の発明によれば、第１の抵抗及び第２の抵抗の抵抗値の比率を調節することにより負サージ発生時に第１及び第２の抵抗を介してグランド側からＩＧＢＴのエミッタ側に電流が流れた際に生じるＩＧＢＴのゲート、エミッタ間電圧を調節することができる。これによって、負サージ発生時にＩＧＢＴのエミッタ電圧がどれくらいマイナスに引かれた時点でＩＧＢＴをオンさせるかを容易に調節することができるとともに、負サージ発生時にＩＧＢＴをオンさせる際に十分なレベルのゲート、エミッタ間電圧を確保することができ（例えば、これによってＩＧＢＴを完全にオンさせることができ）、その結果、負サージの吸収に要する時間を短縮することができる。
【００６１】
請求項１１及び１２に記載の発明は、請求項９及び１０に記載の発明と実質的に同様な構成であるため、請求項９及び１０に記載の発明と同様な効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図２】図１の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【図３】図１の回路構造に含まれる保護回路をより具体化した回路を示す図である。
【図４】本発明の第２実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図５】本発明の第３実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図６】従来の保護回路及びその保護回路が適用される回路構造の回路図である。
【図７】図６の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【符号の説明】
２１  負荷
２３  ＦＥＴ
２５  チャージポンプ回路
３３  第１のスイッチ
３５  第１の抵抗
３７  第２の抵抗
３９  第２のスイッチ
５１  負荷
５３  ＦＥＴ
５９  スイッチ
６１  第１の抵抗
６３  第２の抵抗
７１  負荷
７３  ＩＧＢＴ
８１  スイッチ
８３  第１の抵抗
８５  第２の抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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