(57)【要約】【課題】半導体装置の微細化に容易に対応することが可能なキャパシタ構造およびその構造を作成する方法を提供すること。【解決手段】本発明によれば、所定の方向に沿って筒状に伸びるカーボン・ナノチューブ（ＣＮＴ）より成る第１電極と、前記カーボン・ナノチューブの筒状の壁面周囲に絶縁体を介して設けられる第２電極を有することを特徴とするキャパシタが提供される。これにより、半導体装置の寸法を微細化しても、一定値以上のキャパシタ容量を確保することが可能になる。【選択図】　　　　図４
2004146520.tif 000002
【特許請求の範囲】
【請求項１】
所定の方向に沿って筒状に伸びるカーボン・ナノチューブより成る第１電極と、
前記カーボン・ナノチューブの筒状の壁面周囲に絶縁体を介して設けられる第２電極
を有することを特徴とするキャパシタ。
【請求項２】
請求項１記載のキャパシタにおいて、前記カーボン・ナノチューブの成長の起点となる箇所に、所定の元素を含むシード層が設けられていることを特徴とするキャパシタ。
【請求項３】
請求項１記載のキャパシタにおいて、前記第１電極が、所定の方向に沿って伸びる複数のカーボン・ナノチューブの束によって形成されることを特徴とするキャパシタ。
【請求項４】
請求項１記載のキャパシタにおいて、前記第２電極が、前記第１電極を形成する筒状の前記カーボン・ナノチューブの内側の壁面に対向するよう設けられることを特徴とするキャパシタ。
【請求項５】
請求項１記載のキャパシタにより形成されるメモリ・セルを有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体装置に使用されるキャパシタ構造およびその構造を作成する方法に関する。
【０００２】
【従来の技術】
近年における半導体装置のサイズはますます縮小化され、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような半導体記憶素子の集積度は極めて向上している。
【０００３】
図１および図２は、従来のＤＲＡＭを製造するための主要な工程の概略断面図を示す。図１（Ａ）には、メモリ・セルに対するゲート・トランジスタ１２，１４と、ゲート・トランジスタ１２，１４の共通ソース・ドレイン領域に結合されたビットライン１６が描かれている。ゲート・トランジスタ１２，１４のゲートは、紙面に垂直な方向に伸びるワードラインに結合される。共通ソース・ドレイン領域とは異なるソース・ドレイン領域は、それぞれ導電性プラグ１８，２０に結合される。図１（Ａ）の右側には、メモリ・セルに対するセンス・アンプその他の周辺デバイスが模式的に示されている。メモリ・セルに関する領域２２及び周辺デバイスに関する領域２４の間、及び各トランジスタ間は、シャロー・トレンチ・アイソレーション（ＳＴＩ）のような絶縁体２６により分離されている。
【０００４】
このような下地構造２８上には、エッチ・ストッパとして機能する窒化膜３０が成膜され、その上に例えば二酸化珪素（ＳｉＯ２）より成る絶縁膜３２が形成される。そして、リソグラフィ法およびエッチング法を使用して開口部３４，３６が形成される。開口部は、世代にもよるが、例えば０．１５μｍノード（ピッチの１／２）の世代では０．２μｍ×０．５μｍ程度に形成される。開口部３４，３６の底部では、導電性プラグ１８，２０が露出している。これらの開口部３４，３６は、メモリ・セルを形成するキャパシタ電極を形成するための鋳型の役割を演じることになる。
【０００５】
図１（Ｂ）に示す工程では、カバレッジ特性に優れた導電膜３８が、開口部３４，３６内および絶縁膜３２の全面に成膜される。導電膜３８としては、ドープト・シリコン、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等を利用することが可能であるがこれらに限定されない。その後に、化学的機械研磨（ＣＭＰ）法により、開口部３４，３６以外の導電膜３８を除去する。
【０００６】
図１（Ｃ）に示す工程では、導電膜３８周囲の絶縁膜３２が、例えばフッ酸（ＨＦ）より成る薬液でエッチングすることにより除去される。これにより、基板から突出した筒型形状の電極４０，４２が形成され、これらはキャパシタの一方の電極となる。電極４０，４２の厚さは非常に薄く、例えば２０ｎｍ程度である。
【０００７】
図２（Ｄ）に示す工程では、電極４０，４２の壁面に誘電体膜４４を成膜し、その上に導電膜４６を成膜する。導電膜４６は、キャパシタの他方の電極となる。なお、メモリ・セル領域以外の不要な導電膜４４，４６は、エッチングにより除去される。
【０００８】
図２（Ｅ）に示す工程では、導電膜４６上に、例えばＳｉＯ２より成る絶縁膜４８が形成される。そして、導電膜４６に至るコンタクト・ホールが形成され、導電膜４６に接続する導電性プラグ５０が充填される。同様に、周辺デバイスのための導電性プラグ５２も充填される。
【０００９】
図２（Ｆ）に示す工程では、プラグ電極５０，５２を例えばグランド（ＧＮＤ）のような基準電位に接続するための配線層５４が形成され、キャパシタ構造が完成する。
【００１０】
図３は、図１および図２により作成された構造における、メモリ・セルの部分２２の等価回路を示す。図示されるように、一端が基準電位ＧＮＤに接続された２つのキャパシタ（４０，４４，４６），（４２，４４，４６）は、ゲート・トランジスタ１２，１４を通じてビットライン（Ｂ）１６に結合される。ゲート・トランジスタ１２，１４のゲートは、ワードライン（Ｗ）に結合される。すなわち、ワードラインとビットラインの交点に１つのメモリ・セルが設けられている。所望のワードラインおよびビットラインをアクティブにすることにより、必要なメモリ・セルにアクセスすることが可能になり、キャパシタに蓄積される電荷を通じて、データの読み書きが行われる。
【００１１】
ところで、半導体装置の総ての寸法を一律に縮小すれば、より微細な半導体装置を実現できると考えられる。ゲート長や線幅その他総ての寸法が小さくなるので、キャパシタの寸法も小さくなり、蓄積される電荷量も少なくなる。しかしながら、電荷量が少なすぎると、宇宙線（アルファ線等）による影響、電気的ノイズの影響、熱的揺らぎによる影響等に起因して、キャパシタに蓄積される電荷の存否の判定（すなわち、情報の読み出し）が困難になることが懸念される。このため、メモリ・セルに必要なキャパシタの容量として所定の下限値を考慮する必要があり、この下限値は例えば１セル当たり３０フェムト・ファラッド（ｆＦ／ｃｅｌｌ）である。
【００１２】
したがって、半導体装置の微細化を進める場合には、一定のキャパシタ容量を維持しつつ、素子の寸法を縮小する必要がある。一般に、キャパシタの容量は、誘電率および電極面積が増加すると増加し、極板間距離が増加すると小さくなる傾向にある。微細化の前後を通じて同じ誘電体膜を使用するならば、電極面積を増加させる必要がある。このため、図１および図２に示されるような半導体装置を微細化する場合には、ゲート長や線幅を縮小すると共に、図１（Ｃ）で形成するキャパシタ電極４０，４２のアスペクト比を大きくして（電極を高く形成して）電極面積を増加させる必要がある。
【００１３】
しかしながら、アスペクト比の大きな電極４０，４２を形成するには、その電極の鋳型となる開口３４，３６（図１Ａ）のアスペクト比も大きく形成する必要があり、開口を形成するためのエッチングが困難になるという問題が生じる。アスペクト比の大きな開口内に導電膜３８（図１Ｂ）を適切に成膜することが困難になるという問題も生じる。更に、電極４０，４２のアスペクト比が大きいと、電極４０，４２の機械的強度が弱くなり、電極４０，４２が倒れやすくなるという問題も生じる。例えば、鋳型としての役割を果たした絶縁膜３２を除去する際に、薬液の撹拌に起因して倒れたり、薬液からの引き上げ時に電極同士が接近して接触し電極構造が破壊されてしまうという問題も生じ得る。このように、従来の半導体装置の微細化は必ずしも容易ではなかった。
【００１４】
【非特許文献１】
「日経サイエンス」，２００２年８月号，ｐ．１８−４５。
【００１５】
【発明が解決しようとする課題】
本願の一般的課題は、半導体装置の微細化に容易に対応することが可能なキャパシタ構造およびその構造を作成する方法を提供することである。
【００１６】
本願の具体的課題は、半導体装置の寸法を微細化しても、一定値以上のキャパシタ容量を確保することが可能なキャパシタ構造およびその構造を作成する方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明によれば、
所定の方向に沿って筒状に伸びるカーボン・ナノチューブより成る第１電極と、
前記カーボン・ナノチューブの筒状の壁面周囲に絶縁体を介して設けられる第２電極
を有することを特徴とするキャパシタ
が、提供される。
【００１８】
【作用】
本発明によるキャパシタの少なくとも一方の電極は、所定の方向に沿って筒状に伸びるカーボン・ナノチューブ（ＣＮＴ：ｃａｒｂｏｎ　ｎａｎｏｔｕｂｅ）より成る。ＣＮＴは、炭素原子（Ｃ）より成る筒状の物質であり、多数の６角形の網目状の構造を有するグラファイトを丸めることによって形成され得る筒状の構造を有する。丸め方によってＣＮＴの電気特性も相違する。一般に、ＣＮＴは、半導体ないし導体の性質を有する。その丸め方には、ＣＮＴの伸びる方向に対して、６角形の構造がねじれることなく整列している「アームチェア型」、６角形の構造が交互に整列している「ジグザグ型」、６角形の構造が螺旋状にねじれて並んでいる「らせん型」等がある。ＣＮＴは、炭素同士が強く結合しているので、機械的強度が強いことに加えて、大電流を流してもエレクトロ・マイグレーションのような不具合が生じにくいという性質を有する。また、導電性は非局在化したπ電子に起因するので、抵抗の小さな優れた導電性を示す。（カーボン・ナノチューブについては、例えば、非特許文献１参照。）
本発明によれば、このような性質を有するＣＮＴを用いてキャパシタの電極を作成する。このため、従来の電極を形成するための鋳型構造は不要であり、従来形成することが困難であった高アスペクト比の電極を、適切に形成することが可能になる。これにより、半導体装置の微細化に容易に対応することが可能なキャパシタ構造が得られる。また、半導体装置の寸法を微細化しても、一定値以上のキャパシタ容量を確保することも可能になる。
【００１９】
ＣＮＴは、アーク放電を起こして炭素を蒸発させることによりＣＮＴを作成するアーク放電法、グラファイトを電気炉で加熱してレーザ光を照射して炭素を蒸発させるレーザー・アブレーション（レーザ・ファーネス）法、および触媒となる金属微粒子を高温の反応炉に吹き込んでＣＮＴを成長させる化学気相成長（ＣＶＤ）法等により作成することが可能である。特に、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）のような遷移金属元素の触媒微粒子を含むシード層を作成しておくと、そこを起点にしてＣＮＴを成長させることが可能になる。このため、適切な場所にシード層を形成することにより、所望のＣＮＴを形成することが可能になる。
【００２０】
ＣＮＴには、筒状の構造が１層だけの単層ナノチューブだけでなく、複数の筒が入れ子状に形成される多層ナノチューブも存在する。これらは、ＣＮＴを成長させるための諸条件（特に反応温度）やシード層の材料を変更することにより、作り分けることが可能である。
【００２１】
シード層の条件およびＣＮＴの成長時の条件（温度、圧力、時間等）を適宜変更することによって、ＣＮＴの太さ、長さ、本数、電気的特性等を調整することが可能である。なお、半導体のＣＮＴは通常はＰ型の性質を有するが、Ｎ型のＣＮＴを形成するには、カリウム（Ｋ）等の元素をイオン注入することが有効である。また、ＣＮＴを真空中で加熱することにより、Ｐ型からＮ型に変換することも可能である。
【００２２】
【発明の実施の形態】
図４および図５は、本願第１実施例によるＤＲＡＭを製造するための主要な工程の概略断面図を示す。図４（Ａ）には、図１（Ａ）で説明したのと同様な下地構造２８が形成されている。メモリ・セルの領域２２には、ゲート・トランジスタ１２，１４が形成され、ゲート・トランジスタ１２，１４の共通ソース・ドレイン領域はビットライン１６に結合される。ゲート・トランジスタ１２，１４のゲートは、紙面に垂直な方向に伸びるワードラインを構成している。共通ソース・ドレイン領域とは異なるソース・ドレイン領域は、それぞれ導電性プラグ１８，２０に結合される。導電性プラグ１８，２０は、例えばドープト・シリコンより成る。図４（Ａ）の右側には、メモリ・セルに対するセンス・アンプその他の周辺デバイスが模式的に示されている。メモリ・セルに関する領域２２及び周辺デバイスに関する領域２４の間、及び各トランジスタ間は、シャロー・トレンチ・アイソレーション（ＳＴＩ）のような絶縁体２６により分離されている。
【００２３】
このような下地構造２８上には、例えばＳｉＮより成る絶縁膜４０２が形成される。リソグラフィ法およびエッチング法を使用して、導電性プラグ１８，２０に至る開口部４０４，４０６が形成される。従来の工程（図１Ａ）とは異なり、キャパシタ電極のための鋳型となる絶縁膜３２と深い開口部３４，３６が形成されていない点に留意を要する。
【００２４】
図４（Ｂ）に示す工程では、図１（Ａ）で作成した構造上の全面に、例えばＣＶＤやスパッタリングのような成膜手法を利用して、例えばコバルト（Ｃｏ）のような遷移金属元素より成る層を成膜する。次に、例えば５００℃ないし７００℃の熱処理を行う。この熱処理によって、開口部４０４，４０６内にシリサイドが形成される。そして、絶縁膜４０２上の余分な金属膜を除去する。このようにして、開口部４０４，４０６内に、カーボン・ナノチューブの成長の起点となるシード層４０８，４１０が形成される。シード層を形成するための遷移金属元素としては、コバルト以外には、例えば鉄（Ｆｅ）、ニッケル（Ｎｉ）およびチタニウム（Ｔｉ）等を使用することが可能である。本実施例では、導電性プラグ１８，２０はドープト・シリコンより成るが、他の導電性材料を使用することも可能である。ただし、シリサイド化による低抵抗化を図りつつシード層を形成する観点からは、ドープト・シリコンを使用することが好ましい。
【００２５】
本実施例では、開口部４０４，４０６は、導電性プラグ１８，２０のサイズよりも大きく形成されているが、本発明はこれに限定されない。しかし、このようなサイズにすると、例えばキャパシタの容量を増加させることができる点で有利である。
【００２６】
シリサイド化は、シリコンと金属元素との反応であるため、シリサイドを形成する観点からは、絶縁膜４０２は必ずしも必要ない点に留意を要する。下部構造２８上に直接コバルトより成る層を成膜し、熱処理を行うことによっても、導電性プラグ１８，２０上にシリサイドが形成される。ただし、導電性プラグの直径より大きなシード層を適切に形成する観点からは、開口部４０４，４０６を設けるための絶縁層４０２が用意されていることが好ましい。
【００２７】
図４（Ｃ）に示す工程では、シード層４０８，４１０を起点に、導体としての性質を有するカーボン・ナノチューブ（ＣＮＴ）４１２，４１４を成長させる。本実施例では、複数の細いＣＮＴの束が形成される。図中、４１３，４１５は、ＣＮＴ４１２，４１４の束の断面を模式的に示す。本実施例では、ＣＮＴ４１２（又は４１４）は、柱状の導体として機能することが可能であり、柱の高さを増やすことによって電極面積を増やすことが可能になる。ＣＮＴは機械的強度に優れているので、従来の鋳型構造を使用することなしに、基板から突出した形状の（アスペクト比の大きい）キャパシタ電極を簡易に形成することが可能になる。
【００２８】
図５（Ｄ）に示す工程では、ＣＮＴ４１２，４１４の周囲および絶縁膜４０２上に誘電体膜４１６が成膜される。誘電体膜４１６としては、ＳｉＯ２、窒化膜、アルミナ膜、ＴａＯ５、ＢＳＴ，ＳＴＯ等のカバレッジ特性に優れた材料を使用することが可能である。次に、誘電体膜４１６上に導電膜４１８が成膜される。導電膜４１８は、ＣＮＴより成る電極４１２，４１４に対向する対向電極となる。導電膜４１８としては、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕｘＯｙ）ドープト・シリコン、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、カーボン（Ｃ）その他のカバレッジ特性に優れた導電性材料を使用することが可能である。誘電体膜４１６の膜厚は、必要に応じて適宜調整することが可能である。本実施例では、ＣＮＴ４１２，４１４は、それぞれが異なるメモリ・セルを形成するので、両者の間に電極（導電膜４１８）を形成するための隙間を確保できる程度に、誘電体膜４１６の膜厚が制限される。
【００２９】
図５（Ｅ）に示す工程では、誘電体膜４１６および導電膜４１８の不要な部分が除去され、全面にＳｉＯ２より成る絶縁膜４２０が形成される。
【００３０】
図５（Ｆ）に示す工程では、導電膜４１８に至るコンタクト・ホールが形成され、キャパシタの電極である導電膜４１８に対する導電性プラグ４２２が形成される。同様に、周辺デバイスのための導電性プラグ４２４も形成される。プラグ電極４２２，４２４は、例えばグランド（ＧＮＤ）のような基準電位に接続され、キャパシタ構造が完成する。
【００３１】
第１実施例では、複数の細いＣＮＴを束にして全体として１つの柱状の導体を形成するようにして、キャパシタ電極の一方を形成した。この形態は、例えば機械的強度に非常に優れている点で有利である。しかし、ＣＮＴより成る電極は、この形態に限定されず、様々な形状を利用することが可能である。
【００３２】
図６は、本願第２実施例によるキャパシタに使用される電極を形成する工程を示す。この工程は、第１実施例の製造工程のうち図４（Ｃ）に示される工程に代えて行われるものである。本実施例によれば、互いに離間された細いＣＮＴの一群（６０３又は６０５）が、１つのキャパシタ電極を形成している。これらのＣＮＴに対する模式的な断面図が６０６により示されている。本実施例では、ＣＮＴの１つ１つの形状が揃っているというＣＮＴの性質を利用している。本実施例によれば、個々のＣＮＴ６０２（又は６０４）の外側表面が電極面積に寄与するので、ＣＮＴの高さ（長さ）だけでなく本数を増やすことによってもキャパシタ容量を増やすことが可能になる。高さを低くする代わりに本数を増やすことも可能になる。ただし、互いに離間されたＣＮＴ同士の間に誘電体膜および対向電極が作成される必要があるので、例えば、ＳｉＮ又はＴａ２Ｏ５より成る誘電体膜及びＴｉＮ、Ｒｕ又はドープトシリコンより成る対向電極のような、カバレッジ特性に優れた誘電体膜および対向電極の材料を選択する必要がある。
【００３３】
キャパシタ容量を大きくする観点からは、ＣＮＴ６０２，６０４の周囲は隙間なく誘電体膜および対向電極で被覆されることが好ましいが、全部でなく一部分しか被覆されていない場合であっても、被覆された部分に関してはキャパシタとして機能する。ただし、誘電体膜で被覆されていないＣＮＴの部分に導電膜が形成されるとショートしてしまうので、誘電体膜のカバレッジ特性は、導電膜より優れていることが好ましい。このことは、本実施例だけでなく、他の実施例についても当てはまる。
【００３４】
本実施例で作成されるようなＣＮＴは、非常に細く長い形状を有するが、このような形状の電極は、従来の鋳型構造およびリソグラフィによる手法では形成することが困難である。
【００３５】
図７は、本願第３実施例によるキャパシタに使用される電極を形成する工程を示す。この工程は、第１実施例の製造工程のうち図４（Ｃ）に示される工程に代えて行われるものである。本実施例によれば、１本の筒状のＣＮＴ７０２（又は７０４）により１つの電極を形成している。これらのＣＮＴに対する模式的な断面図が７０６により示されている。誘電体膜および導電膜をＣＮＴ内部に充填することが可能な太さを有することを条件として、１本に限らず複数の太いＣＮＴを利用することも可能である。本実施例によれば、対向電極が、ＣＮＴの内側および外側の壁面に対向するよう設けられる。このため、ＣＮＴの内外の壁面が電極面積に寄与するので、キャパシタ容量の向上を図ることが可能になる。なお、この形状は、従来の鋳型構造を利用して形成される電極（図１Ｃ）と同様であるが、従来の電極とは異なり、本実施例による電極は例えば機械的強度や導電性に極めて優れている。
【００３６】
以上本願実施例によれば、キャパシタは、所定の方向に沿って筒状に伸びるカーボン・ナノチューブ（ＣＮＴ）より成る第１電極と、ＣＮＴの筒状の壁面周囲に絶縁体を介して設けられる第２電極を有する。電極を形成するための鋳型を形成することなしに、機械的強度に優れた高アスペクト比の電極を形成することが可能になる。従来形成することが困難であった高アスペクト比の電極構造を形成することが可能になり、半導体装置の微細化に容易に対応することが可能になる。鋳型構造を形成するために、高アスペクト比の開口を形成し、高カバレッジの導電膜を成膜し、鋳型を除去する等の工程を行う必要がなくなり、製造工程も簡易になる。ＣＮＴの太さ、長さ、本数等を変化させることによって、電極面積を調整することができるので、容量を増やす自由度も増える。
【００３７】
本願実施例によれば、カーボン・ナノチューブの成長の起点となる箇所に、所定の遷移金属元素を含むシード層が設けられている。所望の箇所にシード層を設けることによって、所望のＣＮＴを成長させることが可能になる。マスクによる位置合わせを必要とせずに、自己整合によってＣＮＴの電極を形成することができるので、半導体装置の微細化に有利である。また、鉄、コバルト、ニッケルおよびチタニウムのような遷移金属元素とシリコンを反応させることによって得られるシリサイドを利用してシード層を形成すると、電極における低抵抗化を図りつつ所望のＣＮＴを形成することが可能になる。
【００３８】
本願実施例によれば、キャパシタの一方の電極（第１電極）のみがＣＮＴより成る構造となっていた。しかしながら、一方だけでなく、他方の電極（第２電極）も所定の方向に沿って筒状に伸びるカーボン・ナノチューブにより形成することも可能である。複数のナノチューブが入れ子状に形成される多層ナノチューブを形成すると、第１および第２電極を同時に形成することも可能になる。
【００３９】
本願実施例によれば、キャパシタが半導体記憶装置のメモリ・セルに使用されているが、本発明はこれに限定されず、任意のキャパシタに本発明を適用することが可能である。半導体記憶装置では、微細化の前後を通じて一定値以上のキャパシタ容量を確保する必要がある。ＣＮＴの形状を調整する（特に、ＣＮＴの長さを長くする）ことによって、容易にメモリ・セルの容量が確保できるので、本発明によるキャパシタ構造は、半導体記憶装置に有利である。特にＤＲＡＭでは、集積度の向上が強く求められており、キャパシタの構造が微細化の可否に大きく影響するので、本発明はＤＲＡＭに特に有利である。
【００４０】
例えば、ＤＲＡＭ以外にもＦｅＲＡＭのような、キャパシタでメモリ・セルを形成する半導体記憶装置に本発明を適用することが可能である。ＦｅＲＡＭのメモリ・セルはＤＲＡＭと構造的には同一であり、そのメモリ・セルは、例えば１つのトランジスタと１つのキャパシタから構成することが可能である。ただし、ＦｅＲＡＭは、キャパシタの誘電体膜を強誘電体にする点でＤＲＡＭと大きく異なる。このため、ＦｅＲＡＭは、電源を切った後も記憶が消えない不揮発性の機能を有する。このように、構造的に同一のキャパシタを利用する用途に広く本発明を適用することが可能である。
【００４１】
また、シード層に遷移金属以外の遷移元素を使用することも可能である。更に、ＣやＳｉＣ等のような遷移元素以外の元素を使用することも可能である。要するに、ＣＮＴの起点となるシード層を形成するものであればよい。なお、遷移金属元素には、Ｓｃ，Ｔｉ，Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｙ，Ｚｒ，Ｎｂ，Ｐｄ，Ａｇ，Ｃｄ，Ｈｆ，Ｔａ，Ｉｒ，Ｐｔ，Ａｕ，Ｈｇが含まれ、遷移元素には、遷移金属元素に加えて、原子番号が２１〜３０，３９〜４８，５７〜８０，８９〜１１２である元素が含まれる。
【００４２】
本願実施例では、所定の方向に沿って伸びるカーボン・ナノチューブを使用した。カーボン・ナノチューブは、ゴムホースのように曲がる柔軟性（しなやかさ）を有するように形成され得る。従って、本発明にて使用されるカーボン・ナノチューブも、完全に直線的であることは必須ではなく、ゆるやかな曲線状であったり、螺旋状であったり、全部又は一部が曲がっているような様々な形状とすることが可能である。
【００４３】
以下、本発明が教示する手段を列挙する。
【００４４】
（付記１）　所定の方向に沿って筒状に伸びるカーボン・ナノチューブより成る第１電極と、
前記カーボン・ナノチューブの筒状の壁面周囲に絶縁体を介して設けられる第２電極
を有することを特徴とするキャパシタ。
【００４５】
（付記２）　付記１記載のキャパシタにおいて、前記カーボン・ナノチューブの成長の起点となる箇所に、所定の元素を含むシード層が設けられていることを特徴とするキャパシタ。
【００４６】
（付記３）　付記２記載のキャパシタにおいて、前記所定の元素が、少なくとも鉄、コバルト、ニッケルおよびチタニウムより成る群から選択された金属元素であることを特徴とするキャパシタ。
【００４７】
（付記４）　付記１記載のキャパシタにおいて、前記第１電極が、所定の方向に沿って伸びる複数のカーボン・ナノチューブの束によって形成されることを特徴とするキャパシタ。
【００４８】
（付記５）　付記１記載のキャパシタにおいて、前記第１電極が、互いに離間した位置関係にある複数のカーボン・ナノチューブより成ることを特徴とするキャパシタ。
【００４９】
（付記６）　付記１記載のキャパシタにおいて、前記第２電極が、前記第１電極を形成する筒状の前記カーボン・ナノチューブの内側の壁面に対向するよう設けられることを特徴とするキャパシタ。
【００５０】
（付記７）　付記１記載のキャパシタにおいて、前記第２電極が、複数のキャパシタに共通する基準電位を提供するよう設けられることを特徴とするキャパシタ。
【００５１】
（付記８）　付記１記載のキャパシタにおいて、前記第２電極も所定の方向に沿って筒状に伸びるカーボン・ナノチューブより成ることを特徴とするキャパシタ。
【００５２】
（付記９）　付記１記載のキャパシタにおいて、前記絶縁体が、前記第２電極のカバレッジ特性よりも優れたカバレッジ特性を有する材料より成ることを特徴とするキャパシタ。
【００５３】
（付記１０）　付記１記載のキャパシタにより形成されるメモリ・セルを有することを特徴とする半導体記憶装置。
【００５４】
（付記１１）　キャパシタ構造を作成する方法であって、
半導体基板上に導電層の少なくとも一部が露出した構造を形成する工程と、
前記導電層の露出した箇所に、所定の遷移金属元素を導入することによって、カーボン・ナノチューブの成長の起点となるシード層を形成する工程と、
前記シード層を起点として、所定の長さの筒状の形状を有するカーボン・ナノチューブを成長させることにより、第１のキャパシタ電極を形成する工程と、
前記カーボン・ナノチューブの筒状の壁面の周囲に絶縁層を設ける工程と、
前記絶縁層に導電層を設けることによって、第２のキャパシタ電極を形成する工程
より成ることを特徴とするキャパシタ構造を作成する方法。
【００５５】
（付記１２）　付記１１記載の方法において、前記シード層を形成する工程が、シリコンを含む前記導電層に前記所定の遷移金属元素を導入し、前記導電層の表面をシリサイド化する工程より成ることを特徴とする方法。
【００５６】
【発明の効果】
以上のように本発明によれば、半導体装置の微細化に容易に対応することが可能になる。また、半導体装置の寸法を微細化しても、一定値以上のキャパシタ容量を確保することが可能になる。
【００５７】
【図面の簡単な説明】
【図１】図１は、従来のＤＲＡＭの主要な製造工程の概略断面図（その１）を示す。
【図２】図２は、従来のＤＲＡＭの主要な製造工程の概略断面図（その２）を示す。
【図３】図３は、図１および図２により作成された構造における、メモリ・セルの部分２２に関する等価回路を示す。
【図４】図４は、第１実施例によるＤＲＡＭの主要な製造工程の概略断面図（その１）を示す。
【図５】図５は、第１実施例によるＤＲＡＭの主要な製造工程の概略断面図（その２）を示す。
【図６】図６は、第２実施例によるキャパシタの電極を形成する工程の概略断面図を示す。
【図７】図７は、第３実施例によるキャパシタの電極を形成する工程の概略断面図を示す。
【符号の説明】
１２，１４　ゲート・トランジスタ
１６　ビットライン
１８，２０　導電性プラグ
２２　メモリセル領域
２４　周辺デバイス領域
２６　フィールド絶縁膜
２８　下部構造
３０，３２　絶縁膜
３４，３６　開口部
３８　導電膜
４０，４２　キャパシタ電極
４４　誘電体膜
４６　導電膜
４８　絶縁膜
５０，５２　導電性プラグ
５４　配線層
４０２　絶縁膜
４０４，４０６　開口部
４０８，４１０　シード層
４１２，４１４　ＣＮＴ
４１６　誘電体膜
４１８　導電膜
４２０　絶縁膜
４２２，４２４　導電性プラグ
６０２，６０４　ＣＮＴ
６０３，６０５　ＣＮＴ群
７０２，７０４　ＣＮＴ
【図１】
2004146520.tif 000003
【図２】
2004146520.tif 000004
【図３】
2004146520.tif 000005
【図４】
2004146520.tif 000006
【図５】
2004146520.tif 000007
【図６】
2004146520.tif 000008
【図７】
2004146520.tif 000009