(57)【要約】      （修正有）【課題】シングルポートＲＡＭ（ＳＰＲＡＭ）１２０に対する非同期の読み出し書き込みアクセスにおけるメモリアクセスの衝突を防止する方法及び回路を提供する。【解決手段】シリアルインタフェース１１０によるシリアル書き込みアクセスと独立型読み出し装置からの読み出しストローブ信号による読み出しアクセスは非同期で発生する。インプリメンテーションの前提として、第１にシリアルクロック信号ＳＣＬＫを供給するシリアルインタフェース１１０を使用し、第２にＳＰＲＡＭ１２０に対する書き込みアクセスはシリアル伝送の終了時に発生する必要があり、第３に書き込みストローブインパルスは原読み出しストローブに比べて短い。１つの読み出しアクセスの間に多重書き込みアクセスが発生するときでも単一の読み出しストローブを保証することにより省エネルギーが実現される。読み出しストローブ信号をＬＣＤバックプレーンカウンタ制御用としても利用できる。【選択図】図１−Ａ
2004171522.tif 000002
【特許請求の範囲】
【請求項１】
シングルポートＲＡＭに対する読み出し動作と書き込み動作に際し、衝突のないシリアルな書き込みアクセスと非同期の読み出しアクセスによりメモリアクセスの衝突を防止するメモリアクセス衝突防止方法において、
シリアルインタフェース、読み出し装置及び制御回路を用意するステップと、
上記シリアルインタフェースからのシリアルクロック信号を上記シリアルな書き込みアクセスのために利用するステップと、
上記読み出し装置からの原読み出しストローブ信号を上記シングルポートＲＡＭに対する上記非同期の読み出しアクセスのために利用するステップと、
上記シングルポートＲＡＭに対して上記シリアルな書き込みアクセスと上記非同期の読み出しアクセスが発生する毎に、上記シングルポートＲＡＭに対して上記読み出し動作と書き込み動作の同時アクセスが防止されるよう、単一の変更結果の読み出しストローブ信号を上記シングルポートＲＡＭに対する上記非同期の読み出しアクセスのために発生する変更結果の読み出しストローブ信号を発生するステップと、
を有することを特徴とするメモリアクセス衝突防止方法。
【請求項２】
上記変更結果の読み出しストローブ信号を発生するステップは、
上記シリアルクロック信号の終端で書き込みストローブ信号を発生するステップと、
進行中の読み出しプロセスを示すために付加的な制御信号を発生するステップと、
当該信号を適切に変更するステップと、
を含むこと特徴とする請求項１記載のメモリアクセス衝突防止方法。
【請求項３】
上記変更結果の読み出しストローブ信号を発生するステップは、多重書き込みアクセスが発生するときでも原読み出しストローブ信号毎に１つの変更結果の読み出しストローブ信号のみを発生して動作時の回路消費電力を低減するステップを含むことを特徴とする、請求項１記載のメモリアクセス衝突防止方法。
【請求項４】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記単一の変更結果の読み出しストローブ信号をＬＣＤドライバ回路のバックプレーンカウンタに入力信号として利用するステップを含むことを特徴とする、請求項１記載のメモリアクセス衝突防止方法。
【請求項５】
上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号のアサートが行われる前に開始し、停止し、かつ第１のシリアルクロックパルスとして指定される上記シリアルクロック信号を評価するステップを含むことを特徴とする、請求項１記載のメモリアクセス衝突防止方法。
【請求項６】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、上記原読み出しストローブ信号と時間的に一致させて上記変更結果の読み出しストローブ信号を起動、停止するステップを含むことを特徴とする、
請求項５記載のメモリアクセス衝突防止方法。
【請求項７】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出し阻止及び読み出しＯＫと呼ばれる２つの補助信号を発生するステップと、
上記第１のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートすると共に、上記読み出しＯＫ信号を常時クリア状態に保つステップとを含むことを特徴とする、請求項６記載のメモリアクセス衝突防止方法。
【請求項８】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされる前に第２のシリアルクロックパルスが開始し、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に当該第２のシリアルクロックパルスが停止するような態様で上記第１のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、
上記第２のシリアルクロックパルスが終了した後に上記変更結果の読み出しストローブ信号をアクティブにし、上記原読み出しストローブ信号がクリアされた後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項５記載のメモリアクセス衝突防止方法。
【請求項９】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出し阻止及び読み出しＯＫと呼ばれる２つの補助信号を発生するステップと、
上記第１のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートするとともに上記読み出しＯＫ信号を常時クリア状態に保つステップを含むことを特徴とする、請求項８記載のメモリアクセス衝突防止方法。
【請求項１０】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に第２のシリアルクロックパルスが開始し、停止するような態様で上記第１のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、
上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、
上記第２のシリアルクロックパルスがアクティブにされた後、上記第２のシリアルクロックパルスの所定最小パルス数であって上記シングルポートＲＡＭについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項５記載のメモリアクセス衝突防止方法。
【請求項１１】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出し阻止及び読み出しＯＫと呼ばれる２つの補助信号を発生するステップと、
上記第１のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号をアサートするとともに上記シリアルクロックパルスがアクティブにされたときに上記読み出しＯＫ信号をアサートするステップと、
上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しＯＫ信号をクリアするステップとを含むことを特徴とする、請求項１０記載のメモリアクセス衝突防止方法。
【請求項１２】
上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされる前に開始し、上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に停止し、かつ第１のシリアルクロックパルスとして指定される上記シリアルクロック信号を評価するステップを含むことを特徴とする、請求項１記載のメモリアクセス衝突防止方法。
【請求項１３】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
上記第１のシリアルクロックパルスが終了した後に上記変更結果の読み出しストローブ信号をアクティブにするステップと、
上記原読み出しストローブ信号がクリアされた後に上記変更結果の読み出しストローブ信号を非アクティブにするステップを含むことを特徴とする、請求項１２記載のメモリアクセス衝突防止方法。
【請求項１４】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出し阻止及び読み出しＯＫと呼ばれる２つの補助信号を発生し、
上記第１のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートするとともに
上記読み出しＯＫ信号を常時クリア状態に保つことを特徴とする、請求項１３記載のメモリアクセス衝突防止方法。
【請求項１５】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に第２のシリアルクロックパルスが開始し、停止するような態様で上記第１のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、
上記第１のシリアルクロックパルスが非アクティブにされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、
上記第２のシリアルクロックパルスがアクティブにされた後、上記第２のシリアルクロックパルスの所定最小パルス数であって上記シングルポートＲＡＭについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項１２記載のメモリアクセス衝突防止方法。
【請求項１６】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出し阻止及び読み出しＯＫと呼ばれる２つの補助信号を発生するステップと、
上記第１のシリアルクロックパルスがアクティブな期間中に上記読み出し阻止信号をアサートするステップと、
上記第１のシリアルクロックパルスのアクティブ期間が終了した後に上記読み出し阻止信号をクリアするステップと、
上記第２のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号を再度アサートするとともに上記第２のシリアルクロックパルスがアクティブにされたときに上記読み出しＯＫ信号をアサートするステップと、
上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しＯＫ信号をクリアするステップとを含むことを特徴とする、請求項１５記載のメモリアクセス衝突防止方法。
【請求項１７】
上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に開始し、停止し、かつ第１のシリアルクロックパルスとして指定される上記シリアルクロック信号を評価するステップとを含むことを特徴とする、請求項１記載のメモリアクセス衝突防止方法。
【請求項１８】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、
上記第１のシリアルクロックパルスがアクティブにされた後、上記第１のシリアルクロックパルスの所定最小パルス数であって上記シングルポートＲＡＭについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項１７記載のメモリアクセス衝突防止方法。
【請求項１９】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出し阻止及び読み出しＯＫと呼ばれる２つの補助信号を発生するステップと、
上記第１のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号をアサートするとともに上記シリアルクロックパルスがアクティブにされたときに上記読み出しＯＫ信号をアサートするステップと、
上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しＯＫ信号をクリアするステップとを含むことを特徴とする、請求項１８記載のメモリアクセス衝突防止方法。
【請求項２０】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、
上記原読み出しストローブ信号が非アクティブにされたときに上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項１７記載のメモリアクセス衝突防止方法。
【請求項２１】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出しＯＫと呼ばれる１つの補助信号を発生し、
上記シリアルクロックパルスがアクティブにされたときに上記読み出しＯＫ信号をアサートし、
上記原読み出しストローブ信号が非アクティブにされたときに上記読み出しＯＫ信号をクリアすることを特徴とする請求項２０記載のメモリアクセス衝突防止方法。
【請求項２２】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
上記原読み出しストローブ信号がアサートされた後、再度クリアされる前に第２のシリアルクロックパルスが開始し、停止するような態様で上記第１のシリアルクロックパルスに後続する複数のシリアルクロックパルスを評価するステップと、
上記原読み出しストローブ信号がアサートされたときに上記変更結果の読み出しストローブ信号をアクティブにするステップと、
上記第２のシリアルクロックパルスがアクティブにされた後、上記第２のシリアルクロックパルスの所定最小パルス数であって上記シングルポートＲＡＭについて妨げられることの無い読み出し動作を保証するように選択された所定最小パルス数に対応する所定時間後に上記変更結果の読み出しストローブ信号を非アクティブにするステップとを含むことを特徴とする、請求項１７記載のメモリアクセス衝突防止方法。
【請求項２３】
さらに上記変更結果の読み出しストローブ信号を発生するステップは、
読み出し阻止及び読み出しＯＫと呼ばれる２つの補助信号を発生するステップと、
上記第１のシリアルクロックパルスがアクティブにされた後、上記所定時間後に上記読み出し阻止信号をアサートするとともに上記シリアルクロックパルスがアクティブにされたときに上記読み出しＯＫ信号をアサートするステップと、
上記原読み出しストローブ信号が非アクティブにされたときに上記読み出し阻止信号及び読み出しＯＫ信号をクリアするステップとを含むことを特徴とする、請求項２２記載のメモリアクセス衝突防止方法。
【請求項２４】
シリアルな書き込みアクセスと非同期の読み出しアクセスが行われるシングルポートＲＡＭに対する読み出し動作と書き込み動作に際し、メモリアクセスの衝突を防止するメモリアクセス衝突防止回路において、
シリアルクロック入力端子、シリアルデータ入力端子、及びパラレル出力端子を有するシリアルインタフェースと、
データ入力端子、原読み出しストローブ信号出力端子、及びデータと制御出力信号の送出手段を有する独立型読み出し装置と、
データ入出力信号のための単一のデータポート、及び書き込みストローブ信号と変更結果の読み出しストローブ信号が入力される分離制御ポートを有するシングルポートＲＡＭと、
上記シングルポートＲＡＭに対するアクセス衝突の防止を目的として上記シングルポートＲＡＭに対する上記非同期の読み出しアクセスのために上記独立型読み出し装置からの原読み出しストローブ信号のタイミングを制御する制御手段と、
上記シングルポートＲＡＭに対して上記シリアルな書き込みアクセスと上記非同期の読み出しアクセスが発生する毎に、上記シングルポートＲＡＭに対して上記読み出し動作と書き込み動作の同時アクセスが防止されるよう、単一の変更結果の読み出しストローブ信号を上記シングルポートＲＡＭに対する上記非同期の読み出しアクセスのために発生する変更結果の読み出しストローブ信号発生手段と、を備えることを特徴とするメモリアクセス衝突防止回路。
【請求項２５】
さらに、
上記シングルポートＲＡＭに対する上記シリアルな書き込みアクセスのために上記シリアルクロック信号の終端で発生する書き込みストローブ信号を上記シリアルインタフェースに供給する手段と、
上記書き込みストローブ信号を上記変更結果の読み出しストローブ信号発生手段の入力信号として利用する手段を備えることを特徴とする、請求項２４記載のメモリアクセス衝突防止回路。
【請求項２６】
読み出しアクセスコントローラ（ＲＡＣ）と呼ばれる分離型回路ブロックと、
第１の入力信号として上記シリアルインタフェースからの上記シリアルクロック信号を使用して上記シリアルインタフェースから上記ＲＡＣに第１の接続を与える手段と、
第２の入力信号として上記シリアルインタフェースからの上記書き込みストローブ信号を使用して上記シリアルインタフェースから上記ＲＡＣに第２の接続を与える手段と、
第３の入力信号として上記独立型読み出し装置からの上記原読み出しストローブ信号を使用して上記独立型読み出し装置から上記ＲＡＣに第３の接続を与える手段と、
上記ＲＡＣ内で発生した上記変更結果の読み出しストローブ信号を上記シングルポートＲＡＭに対する出力信号として供給して上記ＲＡＣから上記シングルポートＲＡＭに第４の接続を与える手段を有することを特徴とする請求項２５記載のメモリアクセス衝突防止回路。
【請求項２７】
さらに、
上記ＲＡＣ内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出し阻止信号を利用する手段と、
同じく上記ＲＡＣ内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出しＯＫ信号を利用する手段を備えることを特徴とする、請求項２６記載のメモリアクセス衝突防止回路。
【請求項２８】
さらに、
読み出しアクセスコントローラ（ＲＡＣ）と呼ばれる分離型回路ブロックと、
第１の入力信号として上記シリアルインタフェースからの上記シリアルクロック信号を使用して上記シリアルインタフェースから上記ＲＡＣに第１の接続を与える手段と、
第２の入力信号として上記独立型読み出し装置からの上記原読み出しストローブ信号を使用して上記独立型読み出し装置から上記ＲＡＣに第２の接続を与える手段と、
上記ＲＡＣ内で発生した上記変更結果の読み出しストローブ信号を上記シングルポートＲＡＭに対する出力信号として供給して上記ＲＡＣから上記シングルポートＲＡＭに第３の接続を与える手段とを備えることを特徴とする、請求項２４記載のメモリアクセス衝突防止回路。
【請求項２９】
さらに、
上記ＲＡＣ内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出し阻止信号を利用する手段と、
同じく上記ＲＡＣ内において上記変更結果の読み出しストローブ信号による読み出しアクセスの内部制御のために補助的な読み出しＯＫ信号を利用する手段とを備えることを特徴とする、請求項２８記載のメモリアクセス衝突防止回路。
【請求項３０】
上記独立型読み出し装置はＬＣＤコントローラであることを特徴とする、請求項２４記載のメモリアクセス衝突防止回路。
【請求項３１】
上記変更結果の読み出しストローブ信号はＬＣＤコントローラのバックプレーンカウンタの入力信号として使用されることを特徴とする、請求項２４記載のメモリアクセス衝突防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にシリアルデータ入力の同時伝送に際し、非同期で、衝突無しに書き込み（書き込み）と読み出し（読み出し）のデータアクセスが行われる液晶ディスプレイ（ＬＣＤ）インタフェース回路内に設けられたランダムアクセスメモリ（ＲＡＭ）装置に関する。
【背景技術】
【０００２】
携帯情報端末等で用いられるグラフィカルＬＣＤディスプレイは適正な動作のために特別なコントローラ回路を必要とする。この種のＬＣＤコントローラはＬＣＤディスプレイの動作を制御し、必要なデータをディスプレイドライバに供給するために用いられる。このようなＬＣＤディスプレイインタフェースの重要な特徴はデータの記憶用としてＲＡＭを使用することである。また、よく知られているように、ＬＣＤコントローラは非同期のシリアルデータ入力とともに使用される。この種のＬＣＤインタフェースにおいて解決すべき共通の課題は、同一のデータＲＡＭに読み出しと書き込みの同時アクセスが行われる可能性があることであり、その理由は、ＬＣＤコントローラがランダムに入来するシリアルデータを全く気にとめることなくデータを周期的に読み出すからである。商用ＬＣＤインタフェースチップでは、ＲＡＭに対する非同期の読み出しと書き込みのアクセス問題を解決するために、通常、デュアルポートＲＡＭ（ＤＰＲＡＭ）あるいは出力バッファ付きのシングルポートＲＡＭ（ＳＰＲＡＭ）を使用する。
【０００３】
ここに、非同期とはＲＡＭに対する読み出しと書き込みのアクセスが互いに独立した時間、すなわち非同期に発生することを意味する。したがって、ＲＡＭにおけるデータ破損をもたらすデータアクセス衝突を回避する必要がある。したがって、周知の技術的理由からスタティックＲＡＭ（ＳＲＡＭ）が一般的に使用されている。
【０００４】
従来技術において、ＲＡＭにおける正しい、破壊されていないデータを保証するのに２つの技法がある。第一の方法ではデュアルポートＲＡＭ（ＤＰＲＡＭ）を使用する。この方法によれば、入力ポートと出力ポートが完全に分離している、すなわち、読み出しと書き込みのデータアクセスが同時に発生してもメモリのデータは破壊されないため、設計が簡単になるという利点がある。残念ながら、内部チップ構造は若干複雑になり、大きなチップエリアを必要とする。第二の方法では出力バッファ付きのシングルポートＲＡＭ（ＳＰＲＡＭ）を使用する。しかしながら、この方法では各データライン毎にデータレジスタを一個追加することが必要になる。ＤＰＲＡＭに代えＳＰＲＡＭを使用しつつ、バッファを追加しない何らかの手段によりデータアクセスの衝突を防止することは有益である。今日までＳＰＲＡＭについてなされてきた検討はある程度の意味ある解決策を提供しているが、いずれも本発明の特徴に関わらない。
【０００５】
幾つかの従来技術の発明はＳＰＲＡＭでのデータアクセス衝突を防止する手段／方法について記載している。
Gehartの米国特許第5,974,482号には上書き防止機能を備えたシングルポートの先入れ先出し（ＦＩＦＯ）装置が記載されている。ＦＩＦＯ装置はホストプロセッサからのデータを記憶するシングルポートメモリを備える。このシングルポートメモリは順番に、非ランダムにアドレス指定される。カウンタとメモリに接続した制御回路によりシングルポートメモリに対してホストデータの読み出しと書き込みが行われる。書き込み防止回路は書き込み防止ステートに入ることによりシングルポートメモリへのホスト書き込みを防止する。
【０００６】
Keay等の米国特許第6,314,047号には大きなＤＰＲＡＭに対する低価格な代替構成として、通常のシングルポート記憶部を囲むロジック・ラッパーを使用して、ロジック回路内に納められたシングルポートのランダムアクセスメモリ構造を構成することによりデュアルポートメモリ装置でなければできないようなスループット能力を得るようにしたものが示されている。
【０００７】
Linder等の米国特許第5,761,147号にはＳＰＲＡＭセルを用いて高速書き込みスルー動作を行う仮想デュアルポートメモリ構造が開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の主目的は、シリアルインタフェースによるシリアル書き込みアクセスと独立型読み出し装置による同時読み出しアクセスによってなされるシングルポートＲＡＭに対する読み出しと書き込みの動作中においてメモリアクセスの衝突を防止する有効かつ非常に製造し易いメモリアクセス衝突防止方法及び回路を提供することである。
【０００９】
さらに本発明の目的は本発明に係るメモリアクセス衝突防止方法及び回路のためにシリアルインタフェース信号、シリアルクロック及び／又は書き込みストローブを直接利用することである。
【００１０】
さらに本発明の目的は通常のＬＣＤコントローラ回路を独立型読み出し装置として使用してＬＣＤコントローラの原読み出しストローブ信号を利用することである。
さらに本発明の目的は動作時の回路消費電力を低減して省エネルギーを達成することである。
【００１１】
さらに本発明の他の目的は変更（適用）読み出しストローブ信号をＬＣＤコントローラのバックプレーンカウンタの入力信号として使用することである。
【課題を解決するための手段】
【００１２】
本発明の目的に沿って、シングルポートＲＡＭに対する読み出しと書き込みの動作中におけるメモリアクセスの衝突を防止するメモリアクセス衝突防止方法を実現するために、独立型読み出し装置からの原読み出しストローブ信号のタイミングを制御し、これをシリアル書き込みアクセスによるデータ入力に用いるシリアルインタフェース用シリアルクロック信号に依存させて、新たな変更結果の読み出しストローブ信号として発生する。
【００１３】
さらに本発明の目的に沿って、本発明の方法を実施する読み出しアクセスコントローラ（ＲＡＣ）回路が実現される。ＲＡＣ回路は入力信号として第１にシリアルインタフェースからの書き込みストローブ信号及び上記シリアルクロックを、第２に読み出し装置からの原読み出しストローブ信号を利用して新たに変更した変更結果の読み出しストローブ信号を発生する。
【００１４】
さらに本発明の目的に沿って、本方法及び回路は通常のＬＣＤコントローラ回路に適用可能であり、容易に採用できる。
さらに本発明の目的に沿って、電力消費の節減を実現するために多重書き込みアクセスが発生するときでも各原読み出しストローブ信号毎に変更結果の読み出しストローブ信号を１つだけ発生する。
【００１５】
さらに本発明の目的に沿って、本方法及び回路は、変更結果の読み出しストローブ信号を各読み出しサイクル毎に１つだけ発生することにより、ＬＣＤコントローラのバックプレーンカウンタの入力信号として変更結果の読み出しストローブ信号を利用することができる。
【発明を実施するための最良の形態】
【００１６】
以下、実施の形態において開示する新規なメモリアクセス衝突防止方法及び回路は、ＬＣＤコントローラ内のＲＡＭに同時アクセスが行われる環境にあり、具体的にはＬＣＤドライバチップ上のシングルポートＲＡＭ（ＳＰＲＡＭ）に対し周期的な読み出し動作が行われるとともにシリアルインタフェースを介して書き込み動作が非同期で行われる。本発明が提供する新規なＳＰＲＡＭ読み出しアクセスコントローラ（ＲＡＣ）回路及び方法により、あらゆる状況の下で読み出しと書き込みのアクセスの衝突を防止することが可能になる。当業者には明らかなように、本発明は本発明の範囲を逸脱することなく応用、拡張することができる。
【００１７】
図１Ａに本発明の回路の好ましい実施形態を示す。新たに登場した信号については、図中に示す信号名の略号を括弧でくくって示す。クロック入力端子とライン１１２、及びデータ入力端子とライン１１１を有するシリアルインタフェース装置１１０は、シリアル入力データ（ＤＡＴＡ）を端子１１２からのシリアルクロック信号（ＳＣＬＫ）により、シリアルに受け取る。シリアルインタフェース１１０は書き込みストローブ出力ライン１１３とデータ出力ライン１１４を有する。書き込みストローブインパルス（ＷＲＴ）は受け取った入力データの最終ビットで発生する。この書き込みストローブインパルスが書き込み動作を起動するとデータが並列に出力されＳＰＲＡＭ装置１２０に書き込まれる。尚、分離したデータ入力ライン１１４とデータ出力ライン１１４という、一方向形式で図示しているが、内部的には同一の記憶場所に書き込み、そこから読み出す構成であり、シングルポートを構成している。ＬＣＤディスプレイ１４０に表示データ及び必要な制御信号を供給するディスプレイコントローラ１３０はＳＰＲＡＭからライン１２１のデータを周期的に読み出す。一般に、このようなデータは、図１Ｂとその説明から明らかなように、端子１３１の読み出しストローブ信号（ＲＤＯ）により直接ストローブされる。ディスプレイコントローラ１３０内において、ＲＤＯ信号は端子１３２から入力される独立したシステムクロック（ＣＬＫ）から作られる。本発明にあっては、この読み出しストローブ信号１３１を新たに導入した読み出しアクセスコントローラ（ＲＡＣ）回路１５０に通し、ここでこの原読み出しストローブ信号１３１を変更して端子１５１上に変更結果の読み出しストローブ信号として出力する。この原読み出しストローブ信号１３１の変更は本発明の新規なＲＡＣ回路１５０が実行する新規な方法により行われるものであり、シリアルクロック信号１１２とともに書き込みストローブ信号１１３に配慮してなされる。
【００１８】
図１Ｂには説明の便宜上「生」回路を示すが、上述した回路要素であるシリアルインタフェース１１０、ＳＰＲＡＭ１２０、ディスプレイコントローラ１３０とともにＬＣＤ１４０が含まれている。ＳＣＬＫ信号１１２及び入力１１１としてＤＡＴＡがシリアルインタフェース１１０に接続されている点、また、シリアルインタフェース１１０とＳＰＲＡＭ１２０とがＤＡＴＡ信号１１４及びＷＲＴストローブ１１３により接続されている点で図１Ｂは図１Ａと同じである。また、ＳＰＲＡＭ１２０とディスプレイコントローラ１３０間にＤＡＴＡが接続される点でも同じである。しかしながら、ディスプレイコントローラ１３０とＳＰＲＡＭ１２０間に、図１Ａでは接続されていないストローブＲＤＯ１３１が介在手段なしに直接的に接続されている。自発性システムクロックＣＬＫは端子１３２を介してディスプレイコントローラ１３０に供給される。この回路の挙動を具に調べると分かるように、ＳＰＲＡＭ１２０内の同一記憶場所に対してＷＲＴストローブ１１３による独立した書き込みアクセスとともにこれとは無関係なＲＤＯストローブ１３１による読み出しアクセスが行われるため、一定のケースで読み出しと書き込みアクセスの衝突が起きる。したがって、必然的にＳＰＲＡＭ１２０内のデータ破壊が避けられない。このアクセス衝突の問題はこの応用において一般に許容することはできず、かくして本発明による新規な方法及び回路をもたらした。
【００１９】
以下、図２Ａ〜２Ｄに示す変更フローチャートを参照して、上記メモリアクセスの衝突防止を実現する本発明の新規な方法の実施形態について詳しく説明する。フローチャートに併せて図３Ａ〜３Ｅに示すタイミング図を参照するとよい。参照信号及び時間を両方の表現で検索することができる。追加のグループを含む形式でフローチャートに変更を加えているが、その内容は論理的な意味でのエンティティとして解すべきである。すなわち、新規なＲＡＣ回路による本方法の技術的な実現の仕方はこの形式の論理的記述に限定されない。既に図１Ａでも示したが、各フローチャート／タイミング図に示される信号として、原読み出しストローブＲＤＯ１３１、シリアルクロックＳＣＬＫ１１２、書き込みストローブＷＲＴ１１３、変更結果の読み出しストローブＲＤＲ１５１があり、さらにＲＡＣ回路１５０の内部信号として読み出し阻止信号（ＲＤＢＬＫ）、及び読み出しＯＫ指示信号（ＲＤＯＫ）がある。尚、読み出し阻止信号（読み出しブロック信号）のアサートは一定のケースで原読み出しストローブ信号（ＲＤＯ）を阻止／禁止する機能を有するものであって、データのブロック（エリア）の読み出しを意味するものではない。
【００２０】
以下の説明、フローチャート及びタイミング図をよく理解する上で、下記に階層的かつ自明の形式で示す用語及び取り決めに沿うことが助けになる。
信号：
独立信号：
ＳＣＬＫ＝シリアルクロック信号
ＲＤＯ＝原読み出しストローブ信号（ディスプレイコントローラが発生する）
従属信号：
ＷＲＴ＝書き込みストローブ信号（シリアルインタフェースが発生する）
ＲＡＣが発生する信号：
ＲＤＢＬＫ＝読み出し阻止信号（内部信号）
ＲＤＢＬＫ”ＴＲＵＥ”で読み出しストローブ信号ＲＤＯを阻止／禁止する
ＲＤＢＬＫ”ＦＡＬＳＥ”で読み出しストローブ信号ＲＤＯを実行する
ＲＤＯＫ＝読み出しＯＫ信号（内部信号）
ＲＤＯＫ”ＴＲＵＥ”は読み出しアクセスの実行完了を意味する
ＲＤＯＫ”ＦＡＬＳＥ”は現サイクルでの読み出しアクセス無しを意味する
ＲＤＲ＝変更結果の読み出しストローブ信号（出力信号）
全ての信号は正論理である。すなわち：
論理”ＴＲＵＥ”＝ハイ信号レベル＝アサート＝アクティブ
論理”ＦＡＬＳＥ”＝ロー信号レベル＝クリア＝非アクティブ、
ここに、”ＴＲＵＥ”はそれぞれ、阻止信号による阻止、あるいはストローブによる読み出しを意味する。
観測される時間：
Ｔstart（”signal”）＝”signal”がローレベルからハイレベルに変化する時点
Ｔend（”signal”）＝”signal”がハイレベルからローレベルに変化する時点、ここに”signal”は上記各信号を表す。
【００２１】
以下の変更フローチャートを理解する上で大いに役立つものとして、図２Ａ〜２Ｄに関して細部の説明と注釈を加えた、広範囲に及ぶ凡例のまとめを下記に示すことにより、図において短縮して記載された事項を補充する。尚、左端の番号は図におけるタグ番号である。
【００２２】
図２Ａの凡例
２０１  シリアルクロック信号（ＳＣＬＫ）と原読み出しストローブ信号（ＲＤＯ）の時間関係を評価する準備をする。
２０２  ＳＣＬＫ入力をゲットし、開始時刻Ｔstart（ＳＣＬＫ）に注目する。
２０３  ＲＤＯ入力をゲットし、開始時刻Ｔstart（ＲＤＯ）に注目する。
２０４  上記開始時刻の関係に基づいて、適切な読み出しＯＫ信号（ＲＤＯＫ）とともに読み出し阻止信号（ＲＤＢＬＫ）を発生する準備をする。
２０５  ここでチェックする：Ｔstart（ＳＣＬＫ）＜Ｔstart（ＲＤＯ）
すなわち、ＳＣＬＫがＲＤＯより早いか（どちらが先に来たか）。
ケースを”ＴＵＲＮ  ＣＡＳＥ”と呼ぶ。
結果は”ＷＲＩＴＥ”又は”ＲＥＡＤ”である。
【００２３】
”ＴＵＲＮ  ＣＡＳＥ：ＷＲＩＴＥ”
２０６  １）ＲＤＢＬＫ信号をＴＲＵＥにセットする。
ここにＴstart（ＲＤＢＬＫ）＝Ｔstart（ＳＣＬＫ）にする。
【００２４】
２）ＲＤＯ信号をＦＡＬＳＥにセットする。
”ＴＵＲＮ  ＣＡＳＥ：ＲＥＡＤ”
２０７  １）ＲＤＢＬＫ信号をＴＲＵＥにセットする。
ここにＴstart（ＲＤＢＬＫ）＝Ｔstart（ＳＣＬＫ）＋deltaＴ
ここにdeltaＴは適切な時間遅延（deltaＴ＞０）である。
【００２５】
２）ＲＤＯＫ信号をＴＲＵＥにセットする。
ここにＴstart（ＲＤＯＫ）＝Ｔstart（ＳＣＬＫ）にする。
図２Ｂの凡例
”ＴＵＲＮ  ＣＡＳＥ：ＷＲＩＴＥ”の続き
２０８  書き込みストローブ信号（ＷＲＴ）をゲットし、時点Ｔend（ＷＲＴ）に注目する。
２０９  ＲＤＢＬＫ信号をＦＡＬＳＥにセットする。
ここにＴend（ＲＤＢＬＫ）＝Ｔend（ＷＲＴ）にする。
２１０  ＲＤＢＬＫ信号の状態に基づいて変更結果の読み出しストローブ信号（ＲＤＲ）を開始する準備をする。
２１１  ここでチェックする：ＲＤＢＬＫ信号はＲＤＢＬＫ＝ＦＡＬＳＥ、それともＲＤＢＬＫ＝ＴＲＵＥか、すなわちＲＤＢＬＫはどちらの状態か。
ケースを”ＢＬＯＣＫ  ＣＡＳＥ”と呼ぶ。
結果は”ＦＡＬＳＥ”又は”ＴＲＵＥ”である。
【００２６】
”ＢＬＯＣＫ  ＣＡＳＥ：ＦＡＬＳＥ”
２１２  ＲＤＲ信号＝ＴＲＵＥにセットする。
ここにＴstart（ＲＤＲ）＝Ｔstart（ＲＤＯ）にする。
【００２７】
”ＢＬＯＣＫ  ＣＡＳＥ：ＴＲＵＥ”
２１３  ＲＤＲ信号＝ＴＲＵＥにセットする。
ここにＴstart（ＲＤＲ）＝Ｔend（ＷＲＴ）にする。
【００２８】
図２Ｃの凡例
２１４  ＲＤＯ信号の状態に基づいてＲＤＲ信号を停止する準備をする。
２１５  ＲＤＯ入力をゲットし、時点Ｔend（ＲＤＯ）に注目する。
２１６  ＲＤＲ信号＝ＦＡＬＳＥにセットする。
ここにＴend（ＲＤＲ）＝Ｔend（ＲＤＯ）にする。
【００２９】
図２Ｄの凡例
”ＴＵＲＮ  ＣＡＳＥ：ＲＥＡＤ”の続き
２１７  変更結果の読み出しストローブ信号（ＲＤＲ）を発生する準備をする。
２１８  ＲＤＲ信号＝ＴＲＵＥにセットする。
ここにＴstart（ＲＤＲ）＝Ｔstart（ＲＤＯ）にする。
２１９  ＲＤＲ信号＝ＦＡＬＳＥにセットにする。
ここにＴend（ＲＤＲ）＝Ｔstart（ＳＣＬＫ）＋deltaＴ
ここにdeltaＴは適切な時間遅延（deltaＴ＞０）である。
２２０  ＲＤＯ信号の状態に基づいてＲＤＢＬＫ及びＲＤＯＫ信号を停止する準備をする。
２２１  ＲＤＯ入力をゲットし、時点Ｔend（ＲＤＯ）に注目する。
２２２  ＲＤＢＬＫ信号をＦＡＬＳＥにセットする。
ここにＴend（ＲＤＢＬＫ）＝Ｔend（ＲＤＯ）にする。
２２３  ＲＤＯＫ信号をＦＡＬＳＥにセットする。
ここにＴend（ＲＤＯＫ）＝Ｔend（ＲＤＯ）にする。
【００３０】
図２Ａに示すように、「開始」のマークから動作サイクルが始まり、論理ブロック２０１に入り、ここでシリアルクロック信号ＳＣＬＫ及び原読み出しストローブ信号ＲＤＯを時間関係について評価する準備をする。ブロック２０２は、シリアルクロックＳＣＬＫがアクティブ状態へと変化するのをＲＡＣ回路で解析するとともにその変化時点（開始時刻）Ｔstart（ＳＣＬＫ）に注目する（を検出する）ことを論理的に表している。ブロック２０３は、原読み出しストローブ信号ＲＤＯがアクティブ状態へと変化するのをＲＡＣ回路で解析するとともにその変化時点（開始時刻）Ｔstart（ＲＤＯ）に注目することを論理的に表している。続くブロック２０４において、上記開始時刻の関係に基づいて、適切な読み出しＯＫ信号（ＲＤＯＫ）とともにそれに合う読み出し阻止信号（ＲＤＢＬＫ）を発生する準備をする。”ＴＵＲＮ  ＣＡＳＥ”と呼ばれる、必要な論理的ケースの判定がブロック２０５で行われる。シリアルクロックＳＣＬＫの方が原読み出しストローブ信号ＲＤＯより先に開始したか？  応答は”ＷＲＩＴＥ”あるいは”ＲＥＡＤ”である。
【００３１】
Ｔstart（ＳＣＬＫ）＜Ｔstart（ＲＤＯ）のケースはブロック２０５において”ＴＵＲＮ  ＣＡＳＥ：ＷＲＩＴＥ”と呼ばれるが、このケースでは、続くブロック２０６において、図３Ａ及び図３Ｂのタイミング図に示すように、対応するＳＣＬＫ信号のアクティブ状態に合わせてＲＤＢＬＫ信号をＴＲＵＥにセットするとともにＲＤＯ信号をＦＡＬＳＥにセットする。
【００３２】
Ｔstart（ＳＣＬＫ）＞＝Ｔstart（ＲＤＯ）のケースはブロック２０５において”ＴＵＲＮ  ＣＡＳＥ：ＲＥＡＤ”と呼ばれるが、このケースでは、続くブロック２０７において、図３Ｃ及び図４Ｄのタイミング図に示すように、対応するＳＣＬＫ信号のアクティブ状態に合わせて読み出しＯＫ信号ＲＤＯＫをＴＲＵＥにセットするとともに適切な時間遅延deltaＴ＞０後にＲＤＢＬＫ信号をＴＲＵＥにセットする。時間遅延deltaＴはシリアルクロックＳＣＬＫの所定ビット（パルス）数に対応しており、その長さは実際に起こりうる全ての状況下で安全な動作が確保されるように選択する必要がある。前提条件として、書き込みストローブＷＲＴは現読み出しストローブＲＤＯに比べて短い、すなわちシリアルクロック周波数ｆ(ＳＣＬＫ)はシステムクロック周波数ｆ(ＣＬＫ)より十分に高くて、変更結果の読み出しストローブＲＤＯの期間が最小、最悪でも正しい読み出し動作が十分に可能な長さにとれる。
【００３３】
図２Ｂに示すように、”ＴＵＲＮ  ＣＡＳＥ：ＷＲＩＴＥ”の続きとして、書き込みストローブインパルスＷＲＴがトリガーされた時点で、ブロック２０８と２０９に記すようにＲＤＢＬＫをＦＡＬＳＥにセットして読み出し阻止信号ＲＤＢＬＫのアクティブ状態を解除する。論理ブロック２１０では、本発明の主目的に則して、変更結果の読み出しストローブ信号ＲＤＲを開始する準備をする。変更結果の読み出しストローブ信号ＲＤＲの開始の仕方は、”ＢＬＯＣＫ  ＣＡＳＥ”と呼ばれる論理判定ブロック２１１で検査されるＲＤＢＬＫ信号の状態（status）に応じて行われる。論理ブロック２１２に示すように、検査時点で、すなわちＲＤＯの開始時刻Ｔstart（ＲＤＯ）で、ＲＤＢＬＫ信号がＦＡＬＳＥのときは直ちに変更結果の読み出しストローブ信号ＲＤＲを”ＴＲＵＥ”にセットする。この様子は図３Ａのタイミング図に示される。論理ブロック２１３に示すように、検査時点で、すなわちＲＤＯの開始時刻Ｔstart（ＲＤＯ）で、ＲＤＢＬＫ信号がＴＲＵＥのときは直ぐにではなく書き込みストローブインパルスがトリガーされた後に変更結果の読み出しストローブ信号ＲＤＲを”ＴＲＵＥ”にセットする。この様子は図３Ｂのタイミング図に示される。両ケース、すなわち、”ＢＬＯＣＫ  ＣＡＳＥ：ＦＡＬＳＥ”と”ＢＬＯＣＫ  ＣＡＳＥ：ＴＲＵＥ”はともに図２Ｃに示す処理に進む。
【００３４】
図２Ｃでは、論理ブロック２１４において変更結果の読み出しストローブ信号ＲＤＲを停止する準備をする。変更結果の読み出しストローブ信号ＲＤＲの停止の仕方は、ブロック２１５と２１６に記されるように、原読み出しストローブＲＤＯのみにより制御される。この様子は図３Ａ及び図３Ｂのタイミング図に示される。このように、以上のケースにおいて動作サイクルは図２Ｃのフローチャート「終了」マークで終了し、図２Ａの「開始」マークから再開する。
【００３５】
図２Ａのフローチャートに戻ると、”ＴＵＲＮ  ＣＡＳＥ：ＲＥＡＤ”の場合に、上述した全時点で読み出しＯＫ信号ＲＤＯＫはＴＲＵＥにセットされたままであり、同じく読み出し阻止信号ＲＤＢＬＫもＴＲＵＥにセットされた状態であり、この様子も同じく図３Ｃ又は図４Ｄに示される。
【００３６】
図２Ｄに示すように、”ＴＵＲＮ  ＣＡＳＥ：ＲＥＡＤ”の続きは論理ブロック２１７に進み、ここで変更結果の読み出しストローブ信号ＲＤＲを発生する準備をする。論理ブロック２１８では、原読み出しストローブＲＤＯの開始に合わせて、先ず、変更結果の読み出しストローブ信号ＲＤＲをＴＲＵＥにセットする。また、論理ブロック２１９において、シリアルクロックＳＣＬＫの開始と相関して適切な時間deltaＴ＞０だけ遅らせて変更結果の読み出しストローブ信号ＲＤＲをＦＡＬＳＥにセットする。この挙動も同じく図３Ｃ、３Ｄ又は図４Ｄのタイミング図に示される。
【００３７】
論理ブロック２２０に残された唯一のタスクは読み出し阻止信号ＲＤＢＬＫ及び読み出しＯＫ信号ＲＤＯＫを停止する準備をすることである。同じくこれも原読み出しストローブＲＤＯのアクティブ期間の終了に対応づけられるので、論理ブロック２２１は原読み出しストローブＲＤＯのアクティブ期間が終了する時刻Ｔend（ＲＤＯ）に注目し、論理ブロック２２２とブロック２２３でそれぞれ、読み出し阻止信号ＲＤＢＬＫをＦＡＬＳＥにセットし、同時に読み出しＯＫ信号ＲＤＯＫをＦＡＬＳＥにセットする。同様に、両信号は図３Ｃ又は図３Ｄのタイミング図に示される。このように、”ＴＵＲＮ  ＣＡＳＥ：ＲＥＡＤ”のケースにおいて、動作サイクルは図２Ｄのフローチャート「終了」マークで終了し、図２Ａの「開始」マークから再開する。動作サイクルを再開することで上記論理的挙動を適切に重ね合わせることにより多重書き込みアクセスのケースが含まれる。
【００３８】
タイミング図（図３Ａ〜３Ｅ及び図４Ａ〜４Ｄ）の凡例
図３Ａ：  「読み出しと書き込み：衝突無し！」
Ｔ１：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＢＬＫ）
Ｔ２：  Ｔend（ＷＲＴ）＝Ｔend（ＲＤＢＬＫ）
Ｔ３：  Ｔstart（ＲＤＯ）＝Ｔstart（ＲＤＲ）
Ｔ４：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＲ）
図３Ｂ：  「書き込みは読み出しアクセスと重なる！」
Ｔ１：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＢＬＫ）
Ｔ２：  Ｔend（ＷＲＴ）＝Ｔend（ＲＤＢＬＫ）＝Ｔstart（ＲＤＲ）
Ｔ３：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＲ）
図３Ｃ：  「読み出しアクセス進行中の書き込み！」
Ｔ１：  Ｔstart（ＲＤＯ）＝Ｔstart（ＲＤＲ）
Ｔ２：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＯＫ）
Ｔ３：  Ｔstart（ＳＣＬＫ）＋deltaＴ＝Ｔstart（ＲＤＢＬＫ）
Ｔ４：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＢＬＫ）＝Ｔend（ＲＤＯＫ）
図３Ｄ：「読み出しアクセス終了時の書き込み（短縮）！」
Ｔ１：  Ｔstart（ＲＤＯ）＝Ｔstart（ＲＤＲ）
Ｔ２：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＯＫ）
Ｔ３：  Ｔstart（ＳＣＬＫ）＋deltaＴ＝Ｔstart（ＲＤＢＬＫ）＝Ｔend（ＲＤＲ）
Ｔ４：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＢＬＫ）＝Ｔend（ＲＤＯＫ）
図３Ｅ：  「読み出しアクセス終了時の書き込み（完全）！」
Ｔ１：  Ｔstart（ＲＤＯ）＝Ｔstart（ＲＤＲ）
Ｔ２：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＯＫ）
Ｔ３：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＯＫ）＝Ｔend（ＲＤＲ）
図４Ａ：  「多重書き込みアクセス！」
Ｔ１：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＢＬＫ）
Ｔ２：  Ｔend（ＷＲＴ）＝Ｔend（ＲＤＢＬＫ）
Ｔ３：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＢＬＫ）
Ｔ４：  Ｔend（ＷＲＴ）＝Ｔstart（ＲＤＲ）
Ｔ５：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＲ）
図４Ｂ：  「多重書き込みアクセス！」
Ｔ１：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＢＬＫ）
Ｔ２：  Ｔend（ＷＲＴ）＝Ｔend（ＲＤＢＬＫ）
Ｔ３：  Ｔstart（ＲＤＯ）＝Ｔstart（ＲＤＲ）
Ｔ４：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＯＫ）
Ｔ５：  Ｔstart（ＳＣＬＫ）＋deltaＴ＝Ｔstart（ＲＤＢＬＫ）＝Ｔend（ＲＤＲ）
Ｔ６：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＢＬＫ）＝Ｔend（ＲＤＯＫ）
図４Ｃ：  「多重書き込みアクセス！」
Ｔ１：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＢＬＫ）
Ｔ２：  Ｔend（ＷＲＴ）＝Ｔend（ＲＤＢＬＫ）＝Ｔstart（ＲＤＲ）
Ｔ３：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＯＫ）
Ｔ４：  Ｔstart（ＳＣＬＫ）＋deltaＴ＝Ｔstart（ＲＤＢＬＫ）＝Ｔend（ＲＤＲ）
Ｔ５：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＢＬＫ）＝Ｔend（ＲＤＯＫ）
図４Ｄ：  「多重書き込みアクセス！」
Ｔ１：  Ｔstart（ＲＤＯ）＝Ｔstart（ＲＤＲ）
Ｔ２：  Ｔstart（ＳＣＬＫ）＝Ｔstart（ＲＤＯＫ）
Ｔ３：  Ｔstart（ＳＣＬＫ）＋deltaＴ＝Ｔstart（ＲＤＢＬＫ）＝Ｔend（ＲＤＲ）
Ｔ４：  Ｔend（ＲＤＯ）＝Ｔend（ＲＤＢＬＫ）＝Ｔend（ＲＤＯＫ）
先ず、図３Ａを参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをシリアルクロック入力と原読み出しストローブ信号が第１の関係にあるケース（第１のケース）についてさらに詳細に説明する。このケースは「読み出しと書き込み：衝突無し！」と名付けられる。既に図１Ａにも記されているが、この図３Ａ及び後続するタイミング図に示される信号として、原読み出しストローブ信号ＲＤＯ１３１、シリアルクロックＳＣＬＫ１１２、書き込みストローブＷＲＴ１１３、変更結果の読み出しストローブ信号ＲＤＲ１５１とともに図１ＡのＲＡＣ回路１５０の内部信号として読み出し阻止信号（ＲＤＢＬＫ）及び読み出しＯＫ信号（ＲＤＯＫ）がある。
【００３９】
入力のシリアルクロック信号ＳＣＬＫと原読み出しストローブ信号ＲＤＯは時間的な重なりがない、すなわち原読み出しストローブ信号ＲＤＯがアクティブになって読み出しプロセスが進行中となる読み出しサイクル中に書き込みストローブインパルスＷＲＴが書き込みアクセスを起動することはない。変更（適用）読み出しストローブ信号ＲＤＲは原読み出しストローブ信号ＲＤＯと同一になる。読み出しＯＫ信号ＲＤＯＫは常時ＦＡＬＳＥになる。ところでこのケースにおいて読み出し阻止信号ＲＤＢＬＫは任意である、すなわち何ら影響を及ぼさない。メモリアクセスの衝突は起こりようがない。にもかかわらず図３ＡにおいてＲＤＢＬＫ信号をＴＲＵＥにセットしているが、これについては図３Ｂに関する後続の説明のなかで明らかにする。
【００４０】
次に、図３Ｂを参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをシリアルクロック入力と原読み出しストローブ信号が第２の関係にあるケース（第２のケース）について説明する。このケースは「ＷＲＩＴＩＮＧ  ＯＶＥＲＬＡＰＳ  ＲＥＡＤ  ＡＣＣＥＳＳ（書き込みは読み出しアクセスと重なる）！」と名付けられる。シリアルクロック信号ＳＣＬＫが書き込み伝送を開始してから直ぐ後で原読み出しストローブが発生する、すなわち原読み出しストローブ信号ＲＤＯのアクティブ期間中にシリアルクロック信号ＳＣＬＫの最終ビットで発生する書き込みストローブインパルスＷＲＴが書き込みアクセスを起動する。ここで問題としてアクセス衝突の可能性が浮上する。この問題を解決するために適切な読み出し阻止信号ＲＤＢＬＫを発生して原読み出しストローブ信号ＲＤＯを禁止する。書き込みアクセスの終了後に読み出し阻止信号ＲＤＢＬＫをクリアすることで変更結果の読み出しストローブ信号ＲＤＲは長さが少し短くなるが正しい読み出し動作を行うには十分である。このようにして、このケースの問題は本発明により解決される。
【００４１】
以上の説明から分かるように、新規に導入した読み出しアクセスコントローラ（ＲＡＣ）回路の内部信号である２つの信号ＲＤＢＬＫ及びＲＤＯＫはメモリアクセス衝突防止方式の枠組みの中で基本となる制御信号である。
【００４２】
あるシステムクロック（ＣＬＫ）サイクルから次のシステムサイクルに進行する中で両信号を信号ＳＣＬＫ及びＲＤＯの状態に応じてリセットし、セットし、ホールドする。例えば、読み出しプロセスの進行中（ＲＤＯは既にＴＲＵＥになっている）にコンカレントな書き込みプロセス（ＳＣＬＫ）が開始したら読み出しＯＫ信号（ＲＤＯＫ）をセットして読み出しプロセス（ＲＤＯ）が既に進行中であることをコントローラに知らせる。
【００４３】
（グリッチ防止のため、すなわち読み出しストローブに必要な最小の時間長を確保するために）所定の遅延時間deltaＴが経過した後でこれらの状態が依然として続いていれば必要な読み出し阻止信号（ＲＤＢＬＫ）を発生する。この結果、変更（適用）読み出しストローブ信号（ＲＤＲ）は原読み出しストローブ信号（ＲＤＯ）と反転読み出し阻止信号（＿ＲＤＢＬＫ）の論理ＡＮＤをとることで変更される。
【００４４】
所要の時間遅延deltaＴの長さは所定のシリアルクロック（ＳＣＬＫ）サイクル数をカウントすることで定められるので入力クロック周波数に依存する。
次に、図３Ｃを参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをシリアルクロック入力と原読み出しストローブ信号が第３の関係にあるケース（第３のケース）について説明する。このケースは「ＷＲＩＧＨＴＩＮＧ  ＷＧＨＩＬＥ  ＲＥＡＤ  ＡＣＣＥＳＳ  ＩＮ  ＰＲＯＧＲＥＳＳ（読み出しアクセス進行中の書き込み）！」と名付けられる。原読み出しストローブ信号ＲＤＯが発生した後で書き込み伝送が行われる、すなわち読み出しアクセスの開始後にシリアルクロック信号ＳＣＬＫが開始すると同時に読み出しＯＫ信号ＲＤＯＫがアサートされる。このケースでも問題として原読み出しストローブ信号ＲＤＯのアクティブ期間中に書き込みストローブインパルスＷＲＴが書き込みアクセスをトリガする。読み出しサイクルが開始した時点で書き込みアクセスが後で発生するかは全く分からないので原読み出しストローブ信号ＲＤＯとともに既に開始した変更結果の読み出しストローブ信号ＲＤＲに起因してアクセス衝突の可能性が浮上する。この問題を解決するために適切な読み出し阻止信号ＲＤＢＬＫを発生する。そして図３Ｃに示すように、読み出しＯＫ信号ＲＤＯＫの”ＴＲＵＥ”後、所定数のシリアルクロックインパルスＳＤＬＫにより時間遅延deltaＴをかけてからこの読み出し阻止信号ＲＤＢＬＫをＴＲＵＥにアサートすることで直ちに変更結果の読み出しストローブ信号ＲＤＲを停止／終了させる。この遅延時間deltaＴはグリッチ防止のためのもの、すなわち正しい読み出し動作に必要な最小の時間長を確保するためのものである。仮に読み出しストローブ信号ＲＤＲが原読み出しストローブ信号ＲＤＯと同時に開始し、書き込みストローブインパルスＷＲＴと同時に停止するとすると短くなりすぎて正しい読み出しを行えない．上述したように、この遅延時間deltaＴは所定数のシリアルクロックインパルスＳＤＬＫをカウントすることで簡単に定められる。図３Ｂに示すケースから明らかなように読み出し阻止信号ＲＤＢＬＫは書き込みストローブ信号ＷＲＴにより終了するので、追加条件として読み出しＯＫ信号を”ＴＲＵＥ”にして読み出し阻止信号ＲＤＢＬＫがクリアされないようにする必要がある。この読み出しＯＫ信号ＲＤＯＫは、既に読み出しアクセスが進行している中でシリアル書き込み伝送が開始する、すなわちシリアルクロック信号ＳＣＬＫが開始するときに必ずＴＲＵＥにセットされる。変更結果の読み出しストローブ信号ＲＤＲを停止した後で書き込みストローブインパルスＷＲＴにより書き込みアクセスが行われるようにしているので、読み出しによって妨げられることのない書き込みアクセスが保証される。読み出し阻止信号ＲＤＢＬＫと読み出しＯＫ信号ＲＤＯＫはともに読み出しサイクルの終了時に、すなわち原読み出しストローブ信号ＲＤＯがアクティブでなくなるときにクリアされる。このようにして、このケースの問題も本発明により解決される。
【００４５】
次に図３Ｄ及び３Ｅのタイミング図を参照して、「ＷＲＩＴＩＮＧ  ＡＴ  ＥＮＤ  ＯＦ  ＲＥＡＤ  ＡＣＣＥＳＳ（ＳＨＯＲＴＥＮＤ）（読み出しアクセス終了時の書き込み（短縮））！」と「ＷＲＩＴＩＮＧ  ＡＴ  ＥＮＤ  ＯＦ  ＲＥＡＤ  ＡＣＣＥＳＳ（ＦＵＬＬ）（読み出しアクセス終了時の書き込み（完全））！」の２つのケースに係る状況について説明する。この状況は、（所定数のＳＣＬＫパルスをカウントすることで定められる）遅延時間deltaＴが経過しないうちに、すなわち十分な数のクロックパルスＳＣＬＫが入来しないうちに、原読み出しストローブ信号ＲＤＯが終了し、このため読み出し阻止信号ＲＤＢＬＫが発生せず、変更結果の読み出しストローブ信号ＲＤＲはそのままで変化しない、すなわち短縮されない点を除けば図３Ｃについて述べた「ＷＲＩＧＨＴＩＮＧ  ＷＧＨＩＬＥ  ＲＥＡＤ  ＡＣＣＥＳＳ  ＩＮ  ＰＲＯＧＲＥＳＳ（読み出しアクセス進行中の書き込み）！」のケースと同じである。
【００４６】
次に図４Ａ〜４Ｄのタイミング図を参照して、本発明に係る新規な方法及び回路の実施形態の動作モードをいずれもＳＰＲＡＭへの多重書き込みが行われる。特別なサブケースについて説明する。これらのケースは便宜上、「ＭＵＬＴＩＰＬＥ  ＷＲＩＴＥ  ＡＣＣＥＳＳＥＳ（多重書き込みアクセス）！」のコンセプトの下でまとめられているが前述したケースを組み合わせた（重ね合わせた）ものとして以下説明する。
【００４７】
図４Ａに示す状況は、次の読み出しサイクルの開始時に、すなわち原読み出しストローブ信号ＲＤＯがアクティブに変化したところでシリアル入力ラインから２回目の書き込み伝送が到来する点を除けば図３Ａに示す「ＲＥＡＤＩＮＧ  ＡＮＤ  ＷＲＩＴＩＮＧ：ＮＯ  ＣＯＬＬＩＳＩＯＮＳ（読み出しと書き込み：衝突無し）！」のケースと同じである。図面から明らかなように、この２回目の書き込みアクセスは図３Ｂで説明した「ＷＲＩＴＩＮＧ  ＯＶＥＲＬＡＰＳ  ＲＥＡＤ  ＡＣＣＥＳＳ（書き込みは読み出しアクセスと重なる）！」のケースに則して読み出し動作を妨げることのないように取り扱われる。このケースにおいて読み出し阻止信号ＲＤＢＬＫはシリアルクロック信号ＳＣＬＫのアクティブ期間中、ＴＲＵＥのアサート状態を保つため、変更結果の読み出しストローブ信号ＲＤＲは直ぐにはアクティブになれず、アクティブになれるのはＳＰＲＡＭへの書き込みが終了した後になるので読み出しと書き込みの衝突は起こらない。
【００４８】
図４Ｂに示す状況は、次の読み出しサイクルが開始して次の読み出しサイクルの進行中に、すなわち原読み出しストローブ信号ＲＤＯのアクティブ期間中にシリアル入力ラインから２回目の書き込み伝送が到来する点を除けば図３Ａに示す「ＲＥＡＤＩＮＧ  ＡＮＤ  ＷＲＩＴＩＮＧ：ＮＯ  ＣＯＬＬＩＳＩＯＮＳ（読み出しと書き込み：衝突無し）！」のケースと同じである。図面から明らかなように、この２回目の書き込みアクセスは図３Ｃで説明した「ＷＲＩＧＨＴＩＮＧ  ＷＧＨＩＬＥ  ＲＥＡＤ  ＡＣＣＥＳＳ  ＩＮ  ＰＲＯＧＲＥＳＳ（読み出しアクセス進行中の書き込み）！」のケースに則して読み出し動作を妨げることのないように取り扱われる。原読み出しストローブ信号ＲＤＯがアクティブにセットされる読み出しサイクルの開始時に読み出し阻止信号ＲＤＢＬＫ及び読み出しＯＫ信号ＲＤＯＫはともに”ＦＡＬＳＥ”でアサートされないため変更（適用）読み出しストローブＲＤＲはＲＤＯと同時にアクティブにセットされる。シリアルクロック信号ＳＣＬＫによるこの２回目の書き込みアクセスはＯＫ信号ＲＤＯＫを直ちに”ＴＲＵＥ”にアサートする。所定数のシリアルクロックインパルスＳＣＬＫに相当する上記時間遅延後に読み出し阻止信号ＲＤＢＬＫは”ＴＲＵＥ”にアサートされる。これにより変更結果の読み出しストローブ信号ＲＤＲは非アクティブになるので、ＳＰＲＡＭに対する読み出しアクセスは終了し、その後で書き込みストローブインパルスＷＲＴが発生して書き込みアクセスを起動する。このケースにおいて読み出し阻止信号ＲＤＢＬＫ及び読み出しＯＫ信号ＲＤＯＫは現読み出しサイクルが終了しない限りアサートされた状態を保持するので、更なる書き込みアクセスをメモリアクセス衝突の虞なく実行可能である。
【００４９】
図４Ｃに示す状況は、同一読み出しサイクル中に、すなわち原読み出しストローブ信号ＲＤＯが依然としてアクティブであるときににシリアル入力ラインから２回目の書き込み伝送が到来する点を除けば図３Ｂに示す「ＷＲＩＴＩＮＧ  ＯＶＥＲＬＡＰＳ  ＲＥＡＤ  ＡＣＣＥＳＳ（書き込みは読み出しアクセスと重なる）！」のケースと同じである。図面から明らかなように、この２回目の書き込みアクセスは図３Ｃで説明した「ＲＥＡＤＩＮＧ：ＷＲＩＴＥ  ＡＣＣＥＳＳ（読み出し：書きみアクセス）！」のケースに則して読み出し動作を妨げることのないように取り扱われる。原読み出しストローブ信号ＲＤＯのアクティブ期間が開始した時点で読み出し阻止信号ＲＤＢＬＫはアサート状態にホールドされているため、シリアルクロック信号ＳＣＬＫによる１回目の書き込みアクセスが終了して書き込みストローブＷＲＴがトリガしない限り変更（適用）読み出しストローブＲＤＲは機能停止される。そしてこの結果、読み出し阻止信号ＲＤＢＬＫはクリアされるとともに変更結果の読み出しストローブ信号ＲＤＲはアクティブになる。シリアルクロック信号ＳＣＬＫによる２回目の書き込みアクセスで直ちに読み出しＯＫ信号ＲＤＯＫは”ＴＲＵＥ”にアサートされ、その後、所定数のシリアルクロックインパルスに相当する上記遅延時間の経過後に読み出し阻止信号ＲＤＢＬＫは再び”ＴＲＵＥ”にアサートされる。これにより変更結果の読み出しストローブ信号ＲＤＲは非アクティブになるので、ＳＰＲＡＭに対する読み出しアクセスは終了し、その後に２回目の書き込みストローブインパルスＷＲＴが２回目の書き込みアクセスをトリガする。ここにおいて読み出し阻止信号ＲＤＢＬＫ及び読み出しＯＫ信号ＲＤＯＫは現読み出しサイクルが終了しない限りアサートされた状態を保持するので、更なる書き込みアクセスをメモリアクセス衝突の危険なく実行可能である。
【００５０】
図４Ｄに示す状況は、同一読み出しサイクル中に、すなわち原読み出しストローブ信号ＲＤＯが依然としてアクティブであるときににシリアル入力ラインから２回目の書き込み伝送が到来する点を除けば図３Ｃに示す「ＷＲＩＧＨＴＩＮＧ  ＷＧＨＩＬＥ  ＲＥＡＤ  ＡＣＣＥＳＳ  ＩＮ  ＰＲＯＧＲＥＳＳ（読み出しアクセス進行中の書き込み）！」のケースと同じである。図面から明らかなように、この２回目の書き込みアクセスは図３Ｃで説明した「ＷＲＩＧＨＴＩＮＧ  ＷＧＨＩＬＥ  ＲＥＡＤ  ＡＣＣＥＳＳ  ＩＮ  ＰＲＯＧＲＥＳＳ（読み出しアクセス進行中の書き込み）！」のケースに則して読み出し動作を妨げることのないように取り扱われる。原読み出しストローブ信号ＲＤＯがアクティブにセットされる現読み出しサイクルが開始した時点で読み出し阻止信号ＲＤＢＬＫはＦＡＬＳＥに置かれ、読み出しＯＫ信号ＲＤＯＫも”ＦＡＬＳＥ”に置かれ、ともに非アクティブ状態にあるため、変更結果の読み出しストローブ信号ＲＤＲはこの読み出しサイクルの開始時にアクティブにセットされる。シリアルクロック信号ＳＣＬＫによる１回目の書き込みアクセスで直ちに読み出しＯＫ信号ＲＤＯＫは”ＴＲＵＥ”にアサートされる。その後、所定数のシリアルクロックインパルスに相当する上記遅延時間の経過後に読み出し阻止信号ＲＤＢＬＫは”ＴＲＵＥ”にアサートされる。これにより変更結果の読み出しストローブ信号ＲＤＲは非アクティブになるので、ＳＰＲＡＭに対する読み出しアクセスは終了し、その後で２回目の書き込みストローブインパルスＷＲＴが発生して書き込みアクセスを起動する。ここにおいて読み出し阻止信号ＲＤＢＬＫ及び読み出しＯＫ信号ＲＤＯＫは現読み出しサイクルが終了しない限りクリアされないため、現読み出しサイクル中に単一の（一回限りの）変更結果の読み出しストローブ信号ＲＤＲがＳＰＲＡＭに送られる。したがって更なる読み出しアクセスは許可されない。
【００５１】
以上の詳細な説明をまとめると、図４Ａ〜４Ｄで述べたように本発明に係る新規な方法及び回路の実施形態の動作に関わらず、読み出しサイクル毎に、起きる可能性のある読み出しと書き込みのアクセスの各組合せ毎に、単一の（一回限りの）変更結果の読み出しストローブ信号ＲＤＲがＳＰＲＡＭに送られるため、１つの読み出しサイクル中に２回目の読み出しアクセスは許可されず、変更結果の読み出しストローブ信号ＲＤＲが読み出しストローブインパルスＷＲＴと重なることは決してない。換言すると原読み出しストローブ信号ＲＤＯが要求する通りに読み出しアクセスが一回だけ実行される一方で、多重書き込みアクセスはメモリアクセス衝突の危険なしに実行される。
【００５２】
さらに、多重書き込みアクセスがある場合でも単一の変更結果の読み出しストローブ信号ＲＤＲを保証することである程度の省エネルギーが実現される。したがって各読み出しサイクル毎の単一読み出しストローブ信号ＲＤＲをＬＣＤバックプレーンカウンタの制御にも利用できる。
【００５３】
本発明の重要な特徴として新たに導入した読み出しアクセスコントローラ回路１５０（ＲＡＣ）は僅かに３つの入力信号と１つの出力信号を有し、入力信号としてのシリアルクロック１１２（ＳＣＬＫ）、書き込みストローブ１１３（ＷＲＴ）及び原読み出しストローブ１３１（ＲＤＯ）に加え、出力信号としてアクセス衝突を防止する変更結果の読み出しストローブ信号１５１（ＲＤＲ）がある。また内部でのみ使用する２つの信号である読み出し阻止信号（ＲＤＢＬＫ）と読み出しＯＫ信号（ＲＤＯＫ）を利用することで、既に詳細に説明したような読み出しストローブ信号変更方式を内部的に実現している。この原読み出しストローブ信号ＲＤＯの変更方法により、読み出しサイクル毎に、読み出しと書き込みのアクセスとして可能な組合せ毎に、単一の変更結果の読み出しストローブ信号ＲＤＲがＳＰＲＡＭに送られるため２回目の読み出しアクセスは許可されず、この変更結果の読み出しストローブ信号ＲＤＲが読み出しストローブインパルスＷＲＴに重なることは決してない。
【００５４】
ＲＡＣ回路導入のための前提条件は以下の通りである。
１．シリアルクロック信号（ＳＣＬＫ）を供給するシリアルインタフェースを使用すること。
２．ＳＰＲＡＭに対する書き込みアクセスがシリアルデータ伝送の終了時に発生すること、すなわちシリアルクロック信号（ＳＣＬＫ）でクロック入力される最終データビットと共に、あるいは最後のＳＣＬＫインパルスを受け取った直後に書き込みストローブインパルス（ＷＲＴ）が発生すること。
３．書き込みストローブインパルス（ＷＲＴ）は原読み出しストローブ（ＲＤＯ）に比べて短いこと（例えば１／１００ｋＨｚに対する１／５ＭＨｚ）。
【００５５】
このＲＡＣ回路が提供する制御により全ての状況下でシングルポートＲＡＭ（ＳＰＲＡＭ）に対する読み出し書き込みアクセスを衝突の無しで行うことができる。
【産業上の利用可能性】
【００５６】
本発明の利点を以下にまとめる。本発明はシングルポートＲＡＭ（ＳＰＲＡＭ）に対するシリアルクロック信号による読み出し書き込みアクセスを制御する有効でかつ非常に製造容易な方法及び回路を提供する。上記シリアルクロック信号はデータ入力のためにシリアルインタフェースにより伝送されて上記ＳＰＲＡＭにデータが非同期で書き込まれる一方で、ＳＰＲＡＭからの読み出しが周期的にかつ上記シリアルクロック信号とは完全に独立して行われる。読み出しアクセスコントロール（ＲＡＣ）方法及び回路は上記ＳＰＲＡＭからアクセス衝突の無い読み出しを提供する。
【００５７】
ＲＡＣ回路で実現した制御方法に基づいて、多重化書き込みアクセスがある状況でも読み出しサイクル毎に単一の読み出しストローブを発生させる。したがって、ＬＣＤドライバ回路のバックプレーンカウンタをインクリメントするのに上記読み出しストローブを利用できる。また、多重化書き込みアクセス中に単一の読み出しストローブが発生することから省エネルギーを達成できる。
【００５８】
実施の形態で示したように、新規な回路は従来技術に取って代わる有効で製造しやすい代替物を提供する。
以上、実施の形態について本発明を図示して説明してきたが、当業者には明らかなように本発明の趣旨や範囲から逸脱することなく形式及び詳細について種々の変形が可能である。
【図面の簡単な説明】
【００５９】
【図１−Ａ】本発明の好ましい実施形態に係る主回路要素を機能ブロック図で示す。
【図１−Ｂ】説明の便宜上採用した、「生」回路を機能ブロック図で示す。ここに生とは、シングルポートＲＡＭを用いたこの回路は予防策を講じておらず、このままでは適切に機能しないことを意味する。
【図２−Ａ】本発明の好ましい実施形態に係る変更したフローチャートで示す。
【図２−Ｂ】本発明の好ましい実施形態に係る変更したフローチャートで示す。
【図２−Ｃ】本発明の好ましい実施形態に係る変更したフローチャートで示す。
【図２−Ｄ】本発明の好ましい実施形態に係る変更したフローチャートで示す。
【図３−Ａ】本発明により実現される、「ＲＥＡＤＩＮＧ  ＡＮＤ  ＷＲＩＴＩＮＧ：ＮＯ  ＣＯＬＬＩＳＩＯＮＳ（読み出しと書き込み：衝突無し）！」と呼ばれる第１の認定ケースに係るタイミング図を示す。
【図３−Ｂ】本発明により実現される、「ＷＲＩＴＩＮＧ  ＯＶＥＲＬＡＰＳ  ＲＥＡＤ  ＡＣＣＥＳＳ（書き込みは読み出しアクセスと重なる）！」と呼ばれる第２の認定ケースに係るタイミング図を示す。
【図３−Ｃ】本発明により実現される、「ＷＲＩＴＩＮＧ  ＷＨＩＬＥ  ＲＥＡＤ  ＡＣＣＥＳＳ  ＩＮ  ＰＲＯＧＲＥＳＳ（読み出しアクセス進行中の書き込み）！」と呼ばれる第３の認定ケースに係るタイミング図を示す。
【図３−Ｄ】本発明により実現される、「ＷＲＩＴＩＮＧ  ＡＴ  ＥＮＤ  ＯＦ  ＲＥＡＤ  ＡＣＣＥＳＳ（ＳＨＯＲＴＥＮＤ）（読み出しアクセス終了時の書き込み（短縮））！」と呼ばれる他のケースに係るタイミング図を示す。
【図３−Ｅ】本発明により実現される、「ＷＲＩＴＩＮＧ  ＡＴ  ＥＮＤ  ＯＦ  ＲＥＡＤ  ＡＣＣＥＳＳ（ＦＵＬＬ）（読み出しアクセス終了時の書き込み（完全））！」と呼ばれる他のケースに係るタイミング図を示す。
【図４−Ａ】本発明により実現される、「ＭＵＬＴＩＰＬＥ  ＷＲＩＴＥ  ＡＣＣＥＳＳＥＳ（多重書き込みアクセス）！」のケースとしてまとめられた、図３Ａ〜３Ｅの組合せに係るタイミング図を示す。
【図４−Ｂ】本発明により実現される、「ＭＵＬＴＩＰＬＥ  ＷＲＩＴＥ  ＡＣＣＥＳＳＥＳ（多重書き込みアクセス）！」のケースとしてまとめられた、図３Ａ〜３Ｅの組合せに係るタイミング図を示す。
【図４−Ｃ】本発明により実現される、「ＭＵＬＴＩＰＬＥ  ＷＲＩＴＥ  ＡＣＣＥＳＳＥＳ（多重書き込みアクセス）！」のケースとしてまとめられた、図３Ａ〜３Ｅの組合せに係るタイミング図を示す。
【図４−Ｄ】本発明により実現される、「ＭＵＬＴＩＰＬＥ  ＷＲＩＴＥ  ＡＣＣＥＳＳＥＳ（多重書き込みアクセス）！」のケースとしてまとめられた、図３Ａ〜３Ｅの組合せに係るタイミング図を示す。
【図１−Ａ】
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【図１−Ｂ】
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【図２−Ａ】
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【図２−Ｂ】
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【図２−Ｃ】
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【図２−Ｄ】
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【図３−Ａ】
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【図３−Ｂ】
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【図３−Ｃ】
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【図３−Ｄ】
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【図３−Ｅ】
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【図４−Ａ】
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【図４−Ｂ】
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【図４−Ｃ】
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【図４−Ｄ】
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【外国語明細書】
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