(57)【要約】【課題】電源電圧変動に対して安定した電流を発生する。【解決手段】バイアス発生回路１は、負荷ｐＭＯＳトランジスタ用のゲート電圧を発生するゲート電圧発生回路３と、アンプ回路２を模したレプリカ回路４と、フィードバックアンプＡＭＰ１とから構成される。フィードバックアンプＡＭＰ１は、トランジスタＭＰ００のゲート電位とトランジスタＭＰ２１のゲート電位とが等しくなるようにトランジスタＭＮ２０のゲート電位を制御する。【選択図】        図１
2004247805.tif 000002
【特許請求の範囲】
【請求項１】
差動回路とこの差動回路の負荷と前記差動回路に電流を供給する電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、
前記アンプ回路の負荷を模した第１の負荷素子に定電流を流す定電流回路と、
前記アンプ回路の差動回路を模した回路と前記負荷を模した第２の負荷素子と前記電流源トランジスタを模した電流源模擬トランジスタとからなるレプリカ回路と、
前記定電流回路の第１の負荷素子の電位と前記レプリカ回路の第２の負荷素子の電位とが等しくなるように前記電流源模擬トランジスタのゲート電位を制御するフィードバックアンプとを有し、
前記電流源模擬トランジスタのゲート電位を前記バイアス出力端子から前記バイアスとして出力することを特徴とするバイアス発生回路。
【請求項２】
１対の第１の導電性の差動トランジスタとこの差動トランジスタの負荷となる１対の第２の導電性の負荷トランジスタと前記差動トランジスタに電流を供給する第１の導電性の電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、
第１の端子に第１の電源電位が与えられる第１の定電流源と、ソース端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ゲート端子およびドレイン端子に前記第１の定電流源の第２の端子が接続された、前記負荷トランジスタを模した第２の導電性の第１のトランジスタとからなる定電流回路と、
ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第２のトランジスタと、ソース端子が前記第２のトランジスタのドレイン端子と接続された、前記差動トランジスタを模した第１の導電性の第３のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第３のトランジスタのドレイン端子と接続された、前記負荷トランジスタを模した第２の導電性の第４のトランジスタとからなるレプリカ回路と、
第１の入力端子が前記第１のトランジスタのゲート端子と接続され、第２の入力端子が前記第４のトランジスタのゲート端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第１のトランジスタのゲート電位と前記第４のトランジスタのゲート電位とが等しくなるように前記第２のトランジスタのゲート電位を制御するフィードバックアンプとを有することを特徴とするバイアス発生回路。
【請求項３】
１対の第１の導電性の差動トランジスタとこの差動トランジスタの負荷となる１対の第１の導電性の負荷トランジスタと前記差動トランジスタに電流を供給する第１の導電性の電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、
第１の端子に第１の電源電位が与えられる第２の定電流源と、ゲート端子およびドレイン端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ソース端子が前記第２の定電流源の第２の端子と接続された、前記負荷トランジスタを模した第１の導電性の第５のトランジスタとからなる定電流回路と、
ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第６のトランジスタと、ソース端子が前記第６のトランジスタのドレイン端子と接続された、前記差動トランジスタを模した第１の導電性の第７のトランジスタと、ゲート端子およびドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第７のトランジスタのドレイン端子と接続された、前記負荷トランジスタを模した第１の導電性の第８のトランジスタとからなるレプリカ回路と、
第１の入力端子が前記第５のトランジスタのソース端子と接続され、第２の入力端子が前記第８のトランジスタのソース端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第５のトランジスタのソース電位と前記第８のトランジスタのソース電位とが等しくなるように前記第６のトランジスタのゲート電位を制御するフィードバックアンプとを有することを特徴とするバイアス発生回路。
【請求項４】
１対の第１の導電性の差動トランジスタとこの差動トランジスタの負荷となる１対の抵抗と前記差動トランジスタに電流を供給する第１の導電性の電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、
第１の端子に第１の電源電位が与えられる第３の定電流源と、第１の端子が前記第３の定電流源の第２の端子と接続され、第２の端子に前記第１の電源電位と異なる第２の電源電位が与えられる、前記アンプ回路の抵抗を模した第１の負荷抵抗とからなる定電流回路と、
ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第９のトランジスタと、ソース端子が前記第９のトランジスタのドレイン端子と接続された、前記差動トランジスタを模した第１の導電性の第１０のトランジスタと、第１の端子が前記第１０のトランジスタのドレイン端子と接続され、第２の端子に前記第２の電源電位が与えられる、前記アンプ回路の抵抗を模した第２の負荷抵抗とからなるレプリカ回路と、
第１の入力端子が前記第１の負荷抵抗の第１の端子と接続され、第２の入力端子が前記第２の負荷抵抗の第１の端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第１の負荷抵抗の第１の端子電位と前記第２の負荷抵抗の第１の端子電位とが等しくなるように前記第９のトランジスタのゲート電位を制御するフィードバックアンプとを有することを特徴とするバイアス発生回路。
【請求項５】
請求項２記載のバイアス発生回路において、
前記アンプ回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、
前記アンプ回路の差動トランジスタは、ゲート端子に第１の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１１のトランジスタと、ゲート端子に第２の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１２のトランジスタとからなり、
前記アンプ回路の負荷トランジスタは、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第１１のトランジスタのドレイン端子と接続された第２の導電性の第１３のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子が前記第１３のトランジスタのゲート端子およびドレイン端子と接続され、ドレイン端子が前記第１２のトランジスタのドレイン端子と接続された第２の導電性の第１４のトランジスタとからなることを特徴とするバイアス発生回路。
【請求項６】
請求項３記載のバイアス発生回路において、
前記アンプ回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、
前記アンプ回路の差動トランジスタは、ゲート端子に第１の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１６のトランジスタと、ゲート端子に第２の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１７のトランジスタとからなり、
前記アンプ回路の負荷トランジスタは、ゲート端子およびドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１６のトランジスタのドレイン端子と接続された第１の導電性の第１８のトランジスタと、ゲート端子およびドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１７のトランジスタのドレイン端子と接続された第１の導電性の第１９のトランジスタとからなることを特徴とするバイアス発生回路。
【請求項７】
請求項４記載のバイアス発生回路において、
前記アンプ回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、
前記アンプ回路の差動トランジスタは、ゲート端子に第１の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第２１のトランジスタと、ゲート端子に第２の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第２３のトランジスタとからなり、
前記アンプ回路の抵抗は、第１の端子が前記第２１のトランジスタのドレイン端子と接続され、第２の端子に前記第２の電源電位が与えられる第３の負荷抵抗と、第１の端子が前記第２３のトランジスタのドレイン端子と接続され、第２の端子に前記第２の電源電位が与えられる第４の負荷抵抗とからなることを特徴とするバイアス発生回路。
【請求項８】
ＬＣ回路と負性抵抗回路とこの負性抵抗回路に電流を供給する電流源トランジスタとからなる発振回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、
前記負性抵抗回路を模した第３の負荷素子に定電流を流す定電流回路と、
前記負性抵抗回路を模した第４の負荷素子と前記電流源トランジスタを模した電流源模擬トランジスタとからなるレプリカ回路と、
前記定電流回路の第３の負荷素子の電位と前記レプリカ回路の第４の負荷素子の電位とが等しくなるように前記電流源模擬トランジスタのゲート電位を制御するフィードバックアンプとを有し、
前記電流源模擬トランジスタのゲート電位を前記バイアス出力端子から前記バイアスとして出力することを特徴とするバイアス発生回路。
【請求項９】
ＬＣ回路と、１対の第１の導電性のトランジスタおよび１対の第２の導電性のトランジスタを有する負性抵抗回路と、この負性抵抗回路に電流を供給する電流源トランジスタとからなる発振回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、
第１の端子に第１の電源電位が与えられる第４の定電流源と、ソース端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ゲート端子およびドレイン端子に前記第４の定電流源の第２の端子が接続された、前記負性抵抗回路の第２の導電性のトランジスタを模した第２の導電性の第２４のトランジスタとからなる定電流回路と、
ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第２５のトランジスタと、ソース端子が前記第２５のトランジスタのドレイン端子と接続され、ゲート端子とドレイン端子とが短絡された、前記負性抵抗回路の第１の導電性のトランジスタを模した第１の導電性の第２６のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第２６のトランジスタのゲート端子およびドレイン端子と接続された、前記負性抵抗回路の第２の導電性のトランジスタを模した第２の導電性の第２７のトランジスタとからなるレプリカ回路と、
第１の入力端子が前記第２４のトランジスタのゲート端子と接続され、第２の入力端子が前記第２７のトランジスタのゲート端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第２４のトランジスタのゲート電位と前記第２７のトランジスタのゲート電位とが等しくなるように前記第２５のトランジスタのゲート電位を制御するフィードバックアンプとを有することを特徴とするバイアス発生回路。
【請求項１０】
ＬＣ回路と、１対の第２の導電性のトランジスタを有する負性抵抗回路と、この負性抵抗回路に電流を供給する電流源トランジスタとからなる発振回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、
第１の端子に第１の電源電位が与えられる第５の定電流源と、ソース端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ゲート端子およびドレイン端子に前記第５の定電流源の第２の端子が接続された、前記負性抵抗回路の第２の導電性のトランジスタを模した第２の導電性の第２８のトランジスタとからなる定電流回路と、
ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第２９のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子とドレイン端子とが短絡された第２の導電性の第３０のトランジスタとからなるレプリカ回路と、
第１の入力端子が前記第２８のトランジスタのゲート端子と接続され、第２の入力端子が前記第３０のトランジスタのゲート端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第２８のトランジスタのゲート電位と前記第３０のトランジスタのゲート電位とが等しくなるように前記第２９のトランジスタのゲート電位を制御するフィードバックアンプとを有することを特徴とするバイアス発生回路。
【請求項１１】
請求項９記載のバイアス発生回路において、
前記発振回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、
前記負性抵抗回路の第１の導電性のトランジスタは、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第３１のトランジスタと、ゲート端子が前記第３１のトランジスタのドレイン端子と接続され、ソース端子が前記電流源トランジスタのドレイン端子と接続され、ドレイン端子が前記第３１のトランジスタのゲート端子と接続された第１の導電性の第３２のトランジスタとからなり、
前記負性抵抗回路の第２の導電性のトランジスタは、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第３１のトランジスタのドレイン端子と接続された第２の導電性の第３３のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子が前記第３３のトランジスタのドレイン端子と接続され、ドレイン端子が前記第３３のトランジスタのゲート端子および前記第３２のトランジスタのドレイン端子と接続された第２の導電性の第３４のトランジスタとからなり、
前記ＬＣ回路は、第１の端子が前記第３３のトランジスタのドレイン端子と前記第３４のトランジスタのゲート端子と前記第３１のトランジスタのドレイン端子と前記第３２のトランジスタのゲート端子とに接続され、第２の端子が前記第３３のトランジスタのゲート端子と前記第３４のトランジスタのドレイン端子と前記第３１のトランジスタのゲート端子と前記第３２のトランジスタのドレイン端子とに接続された第１のコイルと、この第１のコイルと並列に設けられた第１のコンデンサとからなることを特徴とするバイアス発生回路。
【請求項１２】
請求項１０記載のバイアス発生回路において、
前記発振回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、
前記負性抵抗回路の第２の導電性のトランジスタは、ソース端子に前記第２の電源電位が与えられた第２の導電性の第３５のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子が前記第３５のトランジスタのドレイン端子と接続され、ドレイン端子が前記第３５のトランジスタのゲート端子と接続された第２の導電性の第３６のトランジスタとからなり、
前記ＬＣ回路は、第１の端子が前記第３５のトランジスタのドレイン端子と前記第３６のトランジスタのゲート端子とに接続され、第２の端子が前記電流源トランジスタのドレイン端子と接続された第２のコイルと、第１の端子が前記第３５のトランジスタのゲート端子と前記第３６のトランジスタのドレイン端子とに接続され、第２の端子が前記電流源トランジスタのドレイン端子と前記第２のコイルの第２の端子とに接続された第３のコイルと、第１の端子が前記第３５のトランジスタのドレイン端子と前記第３６のトランジスタのゲート端子とに接続され、第２の端子が前記第３５のトランジスタのゲート端子と前記第３６のトランジスタのドレイン端子とに接続された第２のコンデンサとからなることを特徴とするバイアス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧アナログＬＳＩに用いられるバイアス発生回路を電源電圧変動に対して高精度に安定化させるためのものである。
【０００２】
【従来の技術】
現在一般的に使用されているバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｐＭＯＳトランジスタ負荷アンプ回路の構成を図７に示す。ｐＭＯＳトランジスタ負荷アンプ回路１２は、ｎＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２と、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２とからなる。
【０００３】
これに対して、バイアス発生回路１１は、定電流源Ｉからの電流をゲートとドレインとを短絡したトランジスタＭＮ００で受けることで、トランジスタ負荷アンプ回路１２の電流源トランジスタＭＮ１０のゲートバイアスを発生している（例えば、非特許文献１参照）。なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【０００４】
【非特許文献１】
Ｂ．ラザビ（Ｂｅｈｚａｄ  Ｒａｚａｖｉ  ），「デザインオブアナログシーモスインテグレーテッドサーキッツ（Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  ＣＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ）」，マクグロウヒル（ＭｃＧｒａｗ−Ｈｉｌｌ  ），２００１年，ｐ．１３５−１３９，ＩＳＢＮ０−０７−２３８０３２−２
【０００５】
【発明が解決しようとする課題】
ところで、バッテリー駆動の携帯端末等に用いられるアナログＬＳＩでは、消費電力を低減するために電源電圧を下げる必要がある。その結果、図７に示した従来の回路では、トランジスタ負荷アンプ回路１２の電流源トランジスタＭＮ１０のドレイン−ソース間にかかる電圧が、バイアス発生回路１１のカレントミラーに用いたトランジスタＭＮ００のドレイン−ソース間電圧よりも小さくなり、トランジスタ負荷アンプ回路１２の電流源トランジスタＭＮ１０を流れる電流値が大幅に低下するという問題点があった。また、デバイスの微細化に伴いトランジスタの出力インピーダンスが低下するため、電流源トランジスタＭＮ１０の電流値がそのドレイン−ソース間電圧に強く依存するようになるので、電源電圧変動に伴って電流源トランジスタＭＮ１０のドレイン電流値が変動するという問題点があった。なお、以上のような問題点は、バイアスを用いるアンプ回路だけでなく、バイアスを用いる発振回路においても同様に発生する。
本発明は、以上のような点に鑑みてなされたものであり、その目的は、電源電圧変動に対して安定した電流を発生するバイアス発生回路を実現することにある。
【０００６】
【課題を解決するための手段】
本発明は、差動回路とこの差動回路の負荷と前記差動回路に電流を供給する電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、前記アンプ回路の負荷を模した第１の負荷素子に定電流を流す定電流回路と、前記アンプ回路の差動回路を模した回路と前記負荷を模した第２の負荷素子と前記電流源トランジスタを模した電流源模擬トランジスタとからなるレプリカ回路と、前記定電流回路の第１の負荷素子の電位と前記レプリカ回路の第２の負荷素子の電位とが等しくなるように前記電流源模擬トランジスタのゲート電位を制御するフィードバックアンプとを有し、前記電流源模擬トランジスタのゲート電位を前記バイアス出力端子から前記バイアスとして出力するものである。
【０００７】
また、本発明は、１対の第１の導電性の差動トランジスタとこの差動トランジスタの負荷となる１対の第２の導電性の負荷トランジスタと前記差動トランジスタに電流を供給する第１の導電性の電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、第１の端子に第１の電源電位が与えられる第１の定電流源と、ソース端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ゲート端子およびドレイン端子に前記第１の定電流源の第２の端子が接続された、前記負荷トランジスタを模した第２の導電性の第１のトランジスタとからなる定電流回路と、ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第２のトランジスタと、ソース端子が前記第２のトランジスタのドレイン端子と接続された、前記差動トランジスタを模した第１の導電性の第３のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第３のトランジスタのドレイン端子と接続された、前記負荷トランジスタを模した第２の導電性の第４のトランジスタとからなるレプリカ回路と、第１の入力端子が前記第１のトランジスタのゲート端子と接続され、第２の入力端子が前記第４のトランジスタのゲート端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第１のトランジスタのゲート電位と前記第４のトランジスタのゲート電位とが等しくなるように前記第２のトランジスタのゲート電位を制御するフィードバックアンプとを有するものである。
【０００８】
また、本発明は、１対の第１の導電性の差動トランジスタとこの差動トランジスタの負荷となる１対の第１の導電性の負荷トランジスタと前記差動トランジスタに電流を供給する第１の導電性の電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、第１の端子に第１の電源電位が与えられる第２の定電流源と、ゲート端子およびドレイン端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ソース端子が前記第２の定電流源の第２の端子と接続された、前記負荷トランジスタを模した第１の導電性の第５のトランジスタとからなる定電流回路と、ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第６のトランジスタと、ソース端子が前記第６のトランジスタのドレイン端子と接続された、前記差動トランジスタを模した第１の導電性の第７のトランジスタと、ゲート端子およびドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第７のトランジスタのドレイン端子と接続された、前記負荷トランジスタを模した第１の導電性の第８のトランジスタとからなるレプリカ回路と、第１の入力端子が前記第５のトランジスタのソース端子と接続され、第２の入力端子が前記第８のトランジスタのソース端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第５のトランジスタのソース電位と前記第８のトランジスタのソース電位とが等しくなるように前記第６のトランジスタのゲート電位を制御するフィードバックアンプとを有するものである。
【０００９】
また、本発明は、１対の第１の導電性の差動トランジスタとこの差動トランジスタの負荷となる１対の抵抗と前記差動トランジスタに電流を供給する第１の導電性の電流源トランジスタとからなるアンプ回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、第１の端子に第１の電源電位が与えられる第３の定電流源と、第１の端子が前記第３の定電流源の第２の端子と接続され、第２の端子に前記第１の電源電位と異なる第２の電源電位が与えられる、前記アンプ回路の抵抗を模した第１の負荷抵抗とからなる定電流回路と、ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第９のトランジスタと、ソース端子が前記第９のトランジスタのドレイン端子と接続された、前記差動トランジスタを模した第１の導電性の第１０のトランジスタと、第１の端子が前記第１０のトランジスタのドレイン端子と接続され、第２の端子に前記第２の電源電位が与えられる、前記アンプ回路の抵抗を模した第２の負荷抵抗とからなるレプリカ回路と、第１の入力端子が前記第１の負荷抵抗の第１の端子と接続され、第２の入力端子が前記第２の負荷抵抗の第１の端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第１の負荷抵抗の第１の端子電位と前記第２の負荷抵抗の第１の端子電位とが等しくなるように前記第９のトランジスタのゲート電位を制御するフィードバックアンプとを有するものである。
【００１０】
また、本発明のバイアス発生回路の１構成例において、前記アンプ回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、前記アンプ回路の差動トランジスタは、ゲート端子に第１の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１１のトランジスタと、ゲート端子に第２の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１２のトランジスタとからなり、前記アンプ回路の負荷トランジスタは、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第１１のトランジスタのドレイン端子と接続された第２の導電性の第１３のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子が前記第１３のトランジスタのゲート端子およびドレイン端子と接続され、ドレイン端子が前記第１２のトランジスタのドレイン端子と接続された第２の導電性の第１４のトランジスタとからなるものである。
【００１１】
また、本発明のバイアス発生回路の１構成例において、前記アンプ回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、前記アンプ回路の差動トランジスタは、ゲート端子に第１の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１６のトランジスタと、ゲート端子に第２の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第１７のトランジスタとからなり、前記アンプ回路の負荷トランジスタは、ゲート端子およびドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１６のトランジスタのドレイン端子と接続された第１の導電性の第１８のトランジスタと、ゲート端子およびドレイン端子に前記第２の電源電位が与えられ、ソース端子が前記第１７のトランジスタのドレイン端子と接続された第１の導電性の第１９のトランジスタとからなるものである。
【００１２】
また、本発明のバイアス発生回路の１構成例において、前記アンプ回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、前記アンプ回路の差動トランジスタは、ゲート端子に第１の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第２１のトランジスタと、ゲート端子に第２の入力信号が与えられ、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第２３のトランジスタとからなり、前記アンプ回路の抵抗は、第１の端子が前記第２１のトランジスタのドレイン端子と接続され、第２の端子に前記第２の電源電位が与えられる第３の負荷抵抗と、第１の端子が前記第２３のトランジスタのドレイン端子と接続され、第２の端子に前記第２の電源電位が与えられる第４の負荷抵抗とからなるものである。
【００１３】
また、本発明は、ＬＣ回路と負性抵抗回路とこの負性抵抗回路に電流を供給する電流源トランジスタとからなる発振回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、前記負性抵抗回路を模した第３の負荷素子に定電流を流す定電流回路と、前記負性抵抗回路を模した第４の負荷素子と前記電流源トランジスタを模した電流源模擬トランジスタとからなるレプリカ回路と、前記定電流回路の第３の負荷素子の電位と前記レプリカ回路の第４の負荷素子の電位とが等しくなるように前記電流源模擬トランジスタのゲート電位を制御するフィードバックアンプとを有し、前記電流源模擬トランジスタのゲート電位を前記バイアス出力端子から前記バイアスとして出力するものである。
【００１４】
また、本発明は、ＬＣ回路と、１対の第１の導電性のトランジスタおよび１対の第２の導電性のトランジスタを有する負性抵抗回路と、この負性抵抗回路に電流を供給する電流源トランジスタとからなる発振回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、第１の端子に第１の電源電位が与えられる第４の定電流源と、ソース端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ゲート端子およびドレイン端子に前記第４の定電流源の第２の端子が接続された、前記負性抵抗回路の第２の導電性のトランジスタを模した第２の導電性の第２４のトランジスタとからなる定電流回路と、ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第２５のトランジスタと、ソース端子が前記第２５のトランジスタのドレイン端子と接続され、ゲート端子とドレイン端子とが短絡された、前記負性抵抗回路の第１の導電性のトランジスタを模した第１の導電性の第２６のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子およびドレイン端子が前記第２６のトランジスタのゲート端子およびドレイン端子と接続された、前記負性抵抗回路の第２の導電性のトランジスタを模した第２の導電性の第２７のトランジスタとからなるレプリカ回路と、第１の入力端子が前記第２４のトランジスタのゲート端子と接続され、第２の入力端子が前記第２７のトランジスタのゲート端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第２４のトランジスタのゲート電位と前記第２７のトランジスタのゲート電位とが等しくなるように前記第２５のトランジスタのゲート電位を制御するフィードバックアンプとを有するものである。
【００１５】
また、本発明は、ＬＣ回路と、１対の第２の導電性のトランジスタを有する負性抵抗回路と、この負性抵抗回路に電流を供給する電流源トランジスタとからなる発振回路に対し、前記電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、第１の端子に第１の電源電位が与えられる第５の定電流源と、ソース端子に前記第１の電源電位と異なる第２の電源電位が与えられ、ゲート端子およびドレイン端子に前記第５の定電流源の第２の端子が接続された、前記負性抵抗回路の第２の導電性のトランジスタを模した第２の導電性の第２８のトランジスタとからなる定電流回路と、ソース端子に前記第１の電源電位が与えられ、ゲート端子が前記バイアス出力端子と接続された、前記電流源トランジスタを模した第１の導電性の第２９のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子とドレイン端子とが短絡された第２の導電性の第３０のトランジスタとからなるレプリカ回路と、第１の入力端子が前記第２８のトランジスタのゲート端子と接続され、第２の入力端子が前記第３０のトランジスタのゲート端子と接続され、出力端子が前記バイアス出力端子と接続され、前記第２８のトランジスタのゲート電位と前記第３０のトランジスタのゲート電位とが等しくなるように前記第２９のトランジスタのゲート電位を制御するフィードバックアンプとを有するものである。
【００１６】
また、本発明のバイアス発生回路の１構成例において、前記発振回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、前記負性抵抗回路の第１の導電性のトランジスタは、ソース端子が前記電流源トランジスタのドレイン端子と接続された第１の導電性の第３１のトランジスタと、ゲート端子が前記第３１のトランジスタのドレイン端子と接続され、ソース端子が前記電流源トランジスタのドレイン端子と接続され、ドレイン端子が前記第３１のトランジスタのゲート端子と接続された第１の導電性の第３２のトランジスタとからなり、前記負性抵抗回路の第２の導電性のトランジスタは、ソース端子に前記第２の電源電位が与えられ、ドレイン端子が前記第３１のトランジスタのドレイン端子と接続された第２の導電性の第３３のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子が前記第３３のトランジスタのドレイン端子と接続され、ドレイン端子が前記第３３のトランジスタのゲート端子および前記第３２のトランジスタのドレイン端子と接続された第２の導電性の第３４のトランジスタとからなり、前記ＬＣ回路は、第１の端子が前記第３３のトランジスタのドレイン端子と前記第３４のトランジスタのゲート端子と前記第３１のトランジスタのドレイン端子と前記第３２のトランジスタのゲート端子とに接続され、第２の端子が前記第３３のトランジスタのゲート端子と前記第３４のトランジスタのドレイン端子と前記第３１のトランジスタのゲート端子と前記第３２のトランジスタのドレイン端子とに接続された第１のコイルと、この第１のコイルと並列に設けられた第１のコンデンサとからなるものである。
【００１７】
また、本発明のバイアス発生回路の１構成例において、前記発振回路の電流源トランジスタは、ゲート端子が前記バイアス出力端子と接続され、ソース端子に前記第１の電源電位が与えられ、前記負性抵抗回路の第２の導電性のトランジスタは、ソース端子に前記第２の電源電位が与えられた第２の導電性の第３５のトランジスタと、ソース端子に前記第２の電源電位が与えられ、ゲート端子が前記第３５のトランジスタのドレイン端子と接続され、ドレイン端子が前記第３５のトランジスタのゲート端子と接続された第２の導電性の第３６のトランジスタとからなり、前記ＬＣ回路は、第１の端子が前記第３５のトランジスタのドレイン端子と前記第３６のトランジスタのゲート端子とに接続され、第２の端子が前記電流源トランジスタのドレイン端子と接続された第２のコイルと、第１の端子が前記第３５のトランジスタのゲート端子と前記第３６のトランジスタのドレイン端子とに接続され、第２の端子が前記電流源トランジスタのドレイン端子と前記第２のコイルの第２の端子とに接続された第３のコイルと、第１の端子が前記第３５のトランジスタのドレイン端子と前記第３６のトランジスタのゲート端子とに接続され、第２の端子が前記第３５のトランジスタのゲート端子と前記第３６のトランジスタのドレイン端子とに接続された第２のコンデンサとからなるものである。
【００１８】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｐＭＯＳトランジスタ負荷アンプ回路の構成を示す回路図である。本実施の形態のバイアス発生回路１は、負荷ｐＭＯＳトランジスタ用のゲート電圧を発生するゲート電圧発生回路（定電流回路）３と、アンプ回路２を模したレプリカ回路４と、フィードバックアンプＡＭＰ１とから構成される。
【００１９】
ゲート電圧発生回路３は、第１の端子に第１の電源電位（本実施の形態では接地電位）が与えられる定電流源Ｉ１と、ソース端子に第２の電源電位（本実施の形態では電源電圧ＶＤＤ）が与えられ、短絡されたゲート端子とドレイン端子とに定電流源Ｉ１の第２の端子が接続された第２の導電性（本実施の形態ではｐ型）の第１のトランジスタであるｐＭＯＳトランジスタＭＰ００（第１の負荷素子）とからなる。ｐＭＯＳ用のゲート電圧は、定電流源Ｉ１からの電流をトランジスタＭＰ００で受けることで生成される。
【００２０】
レプリカ回路４は、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性（本実施の形態ではｎ型）の第２のトランジスタであるｎＭＯＳトランジスタＭＮ２０（電流源模擬トランジスタ）と、ゲート端子に電位ｂｉａｓ１が与えられ、ソース端子がトランジスタＭＮ２０のドレイン端子と接続された第１の導電性の第３のトランジスタであるｎＭＯＳトランジスタＭＮ２１と、ソース端子に第２の電源電位が与えられ、短絡されたゲート端子とドレイン端子とがトランジスタＭＮ２１のドレイン端子と接続された第２の導電性の第４のトランジスタであるｐＭＯＳトランジスタＭＰ２１（第２の負荷素子）とからなる。
【００２１】
フィードバックアンプＡＭＰ１は、非反転入力端子（第２の入力端子）がトランジスタＭＰ２１のゲート端子およびドレイン端子と接続され、反転入力端子（第１の入力端子）がトランジスタＭＰ００のゲート端子およびドレイン端子と接続され、出力端子がトランジスタＭＮ２０のゲート端子と接続されている。
【００２２】
ｐＭＯＳトランジスタ負荷アンプ回路２は、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の電流源トランジスタであるｎＭＯＳトランジスタＭＮ１０と、ゲート端子に入力信号ＶＩＰが与えられ、ソース端子がトランジスタＭＮ１０のドレイン端子と接続された第１の導電性の第１１のトランジスタであるｎＭＯＳトランジスタＭＮ１１と、ゲート端子に入力信号ＶＩＮが与えられ、ソース端子がトランジスタＭＮ１０のドレイン端子と接続された第１の導電性の第１２のトランジスタであるｎＭＯＳトランジスタＭＮ１２と、ソース端子に第２の電源電位が与えられ、短絡されたゲート端子とドレイン端子とがトランジスタＭＮ１１のドレイン端子と接続された第２の導電性の第１３のトランジスタであるｐＭＯＳトランジスタＭＰ１１と、ソース端子に第２の電源電位が与えられ、ゲート端子がトランジスタＭＰ１１のゲート端子およびドレイン端子と接続され、ドレイン端子がトランジスタＭＮ１２のドレイン端子と接続された第２の導電性の第１４のトランジスタであるｐＭＯＳトランジスタＭＰ１２とからなる。
【００２３】
トランジスタＭＰ１１，ＭＰ１２は、それぞれトランジスタＭＮ１１，ＭＮ１２の負荷となる。このｐＭＯＳトランジスタ負荷アンプ回路２では、第１の入力信号ＶＩＰと第２の入力信号ＶＩＮとの差が増幅されて、信号出力端子ＶＯＵＴから出力される。
【００２４】
レプリカ回路４のトランジスタＭＮ２０は、ｐＭＯＳトランジスタ負荷アンプ回路２の電流源トランジスタＭＮ１０を模し、レプリカ回路４のトランジスタＭＮ２１は、アンプ回路２の差動トランジスタＭＮ１１（ＭＮ１２）を模し、レプリカ回路４の負荷トランジスタＭＰ２１は、アンプ回路２の負荷トランジスタＭＰ１１（ＭＰ１２）を模したものである。
【００２５】
なお、トランジスタＭＮ２１のゲート電位ｂｉａｓ１は、トランジスタＭＮ１１，ＭＮ１２のゲート電位と等しくすればよく、トランジスタＭＮ１１，ＭＮ１２のゲート電位とトランジスタＭＰ１１，ＭＰ１２のゲート電位（トランジスタＭＮ１１，ＭＮ１２のドレイン電位）とが等しい場合には、トランジスタＭＮ２１のゲート端子をトランジスタＭＰ２１のゲート端子と接続してもよい。
【００２６】
以上のような回路において、フィードバックアンプＡＭＰ１は、反転入力端子に入力されるトランジスタＭＰ００のゲート電圧およびドレイン電圧と非反転入力端子に入力されるトランジスタＭＰ２１のゲート電圧およびドレイン電圧とが等しくなるように電流源トランジスタＭＮ２０のゲート電圧を生成する。
【００２７】
トランジスタＭＰ００のソース端子の電位とトランジスタＭＰ２１のソース端子の電位とは共に第２の電源電位で等しく、これに加えてトランジスタＭＰ００のゲート端子およびドレイン端子の電位とトランジスタＭＰ２１のゲート端子およびドレイン端子の電位も等しくなるので、トランジスタＭＰ２１に流れる電流はトランジスタＭＰ００と同じように電源電圧ＶＤＤによらず常に一定になる。
【００２８】
トランジスタＭＰ２１に流れる電流が常に一定になることから、これと直列に接続される電流源トランジスタＭＮ２０に流れる電流も、電源電圧ＶＤＤによらず常に一定になる。そして、このレプリカ回路４の電流源トランジスタＭＮ２０のゲート電圧をトランジスタ負荷アンプ回路２の電流源トランジスタＭＮ１０のゲートに印可することで、アンプ回路２に流れる電流も、電源電圧ＶＤＤによらず常に一定になる。
【００２９】
図２に本実施の形態に用いるフィードバックアンプＡＭＰ１の１例を示す。フィードバックアンプＡＭＰ１は、ｐＭＯＳトランジスタＭＰ３０，ＭＰ３１，ＭＰ３２と、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２と、抵抗Ｒｃと、容量Ｃｃとからなる。バイアス発生回路１のフィードバックループによる発振を防ぐための位相補償用に抵抗Ｒｃおよび容量Ｃｃが付加されている。
【００３０】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｎＭＯＳトランジスタ負荷アンプ回路の構成を示す回路図である。本実施の形態のバイアス発生回路１ａは、負荷ｎＭＯＳトランジスタ用のソース電圧を発生するソース電圧発生回路（定電流回路）３ａと、アンプ回路２ａを模したレプリカ回路４ａと、フィードバックアンプＡＭＰ２とから構成される。
【００３１】
ソース電圧発生回路３ａは、第１の端子に第１の電源電位が与えられる定電流源Ｉ２と、短絡されたゲート端子とドレイン端子とに第２の電源電位が与えられ、ソース端子が定電流源Ｉ２の第２の端子と接続された第１の導電性の第５のトランジスタであるｎＭＯＳトランジスタＭＰ４０（第１の負荷素子）とからなる。ｎＭＯＳ用のソース電圧は、定電流源Ｉ２からの電流をトランジスタＭＮ４０で受けることで生成される。
【００３２】
レプリカ回路４ａは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の第６のトランジスタであるｎＭＯＳトランジスタＭＮ４１（電流源模擬トランジスタ）と、ゲート端子に電位ｂｉａｓ２が与えられ、ソース端子がトランジスタＭＮ４１のドレイン端子と接続された第１の導電性の第７のトランジスタであるｎＭＯＳトランジスタＭＮ４２と、短絡されたゲート端子とドレイン端子とに第２の電源電位が与えられ、ソース端子がトランジスタＭＮ４２のドレイン端子と接続された第１の導電性の第８のトランジスタであるｎＭＯＳトランジスタＭＮ４３（第２の負荷素子）とからなる。
【００３３】
フィードバックアンプＡＭＰ２は、非反転入力端子がトランジスタＭＮ４２のドレイン端子およびトランジスタＭＮ４３のソース端子と接続され、反転入力端子がトランジスタＭＮ４０のソース端子と接続され、出力端子がトランジスタＭＮ４１のゲート端子と接続されている。
【００３４】
ｎＭＯＳトランジスタ負荷アンプ回路２ａは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の電流源トランジスタであるｎＭＯＳトランジスタＭＮ５０と、ゲート端子に入力信号ＶＩＰが与えられ、ソース端子がトランジスタＭＮ５０のドレイン端子と接続された第１の導電性の第１６のトランジスタであるｎＭＯＳトランジスタＭＮ５１と、ゲート端子に入力信号ＶＩＮが与えられ、ソース端子がトランジスタＭＮ５０のドレイン端子と接続された第１の導電性の第１７のトランジスタであるｎＭＯＳトランジスタＭＮ５２と、短絡されたゲート端子とドレイン端子とに第２の電源電位が与えられ、ソース端子がトランジスタＭＮ５１のドレイン端子と接続された第１の導電性の第１８のトランジスタであるｎＭＯＳトランジスタＭＮ５３と、短絡されたゲート端子とドレイン端子とに第２の電源電位が与えられ、ソース端子がトランジスタＭＮ５２のドレイン端子と接続された第１の導電性の第１９のトランジスタであるｎＭＯＳトランジスタＭＮ５４とからなる。
【００３５】
トランジスタＭＮ５３，ＭＮ５４は、それぞれトランジスタＭＮ５１，ＭＮ５２の負荷となる。レプリカ回路４ａのトランジスタＭＮ４１は、ｎＭＯＳトランジスタ負荷アンプ回路２ａの電流源トランジスタＭＮ５０を模し、レプリカ回路４ａのトランジスタＭＮ４２は、アンプ回路２ａの差動トランジスタＭＮ５１（ＭＮ５２）を模し、レプリカ回路４ａの負荷トランジスタＭＮ４３は、アンプ回路２ａの負荷トランジスタＭＮ５３（ＭＮ５４）を模したものである。
【００３６】
なお、トランジスタＭＮ４２のゲート電位ｂｉａｓ２は、トランジスタＭＮ５１，ＭＮ５２のゲート電位と等しくすればよく、トランジスタＭＮ５１，ＭＮ５２のゲート電位とトランジスタＭＮ５３，ＭＮ５４のソース電位（トランジスタＭＮ５１，ＭＮ５２のドレイン電位）とが等しい場合には、トランジスタＭＮ４２のゲート端子をトランジスタＭＮ４３のソース端子と接続してもよい。
【００３７】
以上のような回路において、フィードバックアンプＡＭＰ２は、反転入力端子に入力されるトランジスタＭＮ４０のソース電圧と非反転入力端子に入力されるトランジスタＭＮ４３のソース電圧とが等しくなるように電流源トランジスタＭＮ４１のゲート電圧を生成する。
【００３８】
トランジスタＭＮ４０のゲート端子およびドレイン端子の電位とトランジスタＭＮ４３のゲート端子およびドレイン端子の電位とは第２の電源電位で等しく、これに加えてトランジスタＭＮ４０のソース端子の電位とトランジスタＭＮ４３のソース端子の電位も等しくなるので、トランジスタＭＮ４３に流れる電流はトランジスタＭＮ４０と同じように電源電圧ＶＤＤによらず常に一定になる。
【００３９】
トランジスタＭＮ４３に流れる電流が常に一定になることから、これと直列に接続される電流源トランジスタＭＮ４１に流れる電流も、電源電圧ＶＤＤによらず常に一定になる。そして、このレプリカ回路４ａの電流源トランジスタＭＮ４１のゲート電圧をトランジスタ負荷アンプ回路２ａの電流源トランジスタＭＮ５０のゲートに印可することで、アンプ回路２ａに流れる電流も、電源電圧ＶＤＤによらず常に一定になる。
【００４０】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いる抵抗負荷アンプ回路の構成を示す回路図である。本実施の形態のバイアス発生回路１ｂは、負荷抵抗用の電圧を発生する電圧発生回路３ｂと、アンプ回路２ｂを模したレプリカ回路４ｂと、フィードバックアンプＡＭＰ３とから構成される。
【００４１】
電圧発生回路３ｂは、第１の端子に第１の電源電位が与えられる定電流源Ｉ３と、第１の端子が定電流源Ｉ３の第２の端子と接続され、第２の端子に第２の電源電位が与えられる第１の負荷抵抗ＲＬ０（第１の負荷素子）とからなる。負荷抵抗用の電圧は、定電流源Ｉ３からの電流を負荷抵抗ＲＬ０で受けることで生成される。
【００４２】
レプリカ回路４ｂは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の第９のトランジスタであるｎＭＯＳトランジスタＭＮ６０（電流源模擬トランジスタ）と、ゲート端子に電位ｂｉａｓ３が与えられ、ソース端子がトランジスタＭＮ６０のドレイン端子と接続された第１の導電性の第１０のトランジスタであるｎＭＯＳトランジスタＭＮ６１と、第１の端子がトランジスタＭＮ６１のドレイン端子と接続され、第２の端子に第２の電源電位が与えられる第２の負荷抵抗ＲＬ３（第２の負荷素子）とからなる。
【００４３】
フィードバックアンプＡＭＰ３は、非反転入力端子が第２の負荷抵抗ＲＬ３の第１の端子と接続され、反転入力端子が第１の負荷抵抗ＲＬ０の第１の端子と接続され、出力端子がトランジスタＭＮ６０のゲート端子と接続されている。
【００４４】
抵抗負荷アンプ回路２ｂは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の電流源トランジスタであるｎＭＯＳトランジスタＭＮ７０と、ゲート端子に入力信号ＶＩＰが与えられ、ソース端子がトランジスタＭＮ７０のドレイン端子と接続された第１の導電性の第２１のトランジスタであるｎＭＯＳトランジスタＭＮ７１と、ゲート端子に入力信号ＶＩＮが与えられ、ソース端子がトランジスタＭＮ７０のドレイン端子と接続された第１の導電性の第２３のトランジスタであるｎＭＯＳトランジスタＭＮ７２と、第１の端子がトランジスタＭＮ７１のドレイン端子と接続され、第２の端子に第２の電源電位が与えられる第３の負荷抵抗ＲＬ１と、第１の端子がトランジスタＭＮ７２のドレイン端子と接続され、第２の端子に第２の電源電位が与えられる第４の負荷抵抗ＲＬ２とからなる。
【００４５】
負荷抵抗ＲＬ１，ＲＬ２は、それぞれトランジスタＭＮ７１，ＭＮ７２の負荷となる。レプリカ回路４ｂのトランジスタＭＮ６０は、抵抗負荷アンプ回路２ｂの電流源トランジスタＭＮ７０を模し、レプリカ回路４ｂのトランジスタＭＮ６１は、アンプ回路２ｂのトランジスタＭＮ７１（ＭＮ７２）を模し、レプリカ回路４ｂの負荷抵抗ＲＬ３は、アンプ回路２ｂの負荷抵抗ＲＬ１（ＲＬ２）を模したものである。
【００４６】
なお、トランジスタＭＮ６１のゲート電位ｂｉａｓ３は、トランジスタＭＮ７１，ＭＮ７２のゲート電位と等しくすればよく、トランジスタＭＮ７１，ＭＮ７２のゲート電位と負荷抵抗ＲＬ１，ＲＬ２の第１の端子電位（トランジスタＭＮ７１，ＭＮ７２のドレイン電位）とが等しい場合には、トランジスタＭＮ６１のゲート端子を負荷抵抗ＲＬ３の第１の端子と接続してもよい。
【００４７】
以上のような回路において、フィードバックアンプＡＭＰ３は、反転入力端子に入力される負荷抵抗ＲＬ０の第１の端子の電位と非反転入力端子に入力される負荷抵抗ＲＬ３の第１の端子の電位とが等しくなるように電流源トランジスタＭＮ６０のゲート電圧を生成する。
【００４８】
負荷抵抗ＲＬ０の第２の端子の電位と負荷抵抗ＲＬ３の第２の端子の電位とは共に第２の電源電位で等しく、これに加えて負荷抵抗ＲＬ０の第１の端子の電位と負荷抵抗ＲＬ３の第１の端子の電位も等しくなるので、負荷抵抗ＲＬ３に流れる電流は負荷抵抗ＲＬ０と同じように電源電圧ＶＤＤによらず常に一定になる。
【００４９】
負荷抵抗ＲＬ３に流れる電流が常に一定になることから、これと直列に接続される電流源トランジスタＭＮ６０に流れる電流も、電源電圧ＶＤＤによらず常に一定になる。そして、このレプリカ回路４ｂの電流源トランジスタＭＮ６０のゲート電圧を抵抗負荷アンプ回路２ｂの電流源トランジスタＭＮ７０のゲートに印可することで、アンプ回路２ｂに流れる電流も、電源電圧ＶＤＤによらず常に一定になる。
【００５０】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるＣＭＯＳトランジスタ負性抵抗発振回路の構成を示す回路図である。本実施の形態のバイアス発生回路１ｃは、負性抵抗用のｐＭＯＳトランジスタのゲート電圧を発生するゲート電圧発生回路３ｃと、ＣＭＯＳトランジスタ負性抵抗発振回路２ｃを模したレプリカ回路４ｃと、フィードバックアンプＡＭＰ４とから構成される。
【００５１】
ゲート電圧発生回路３ｃは、第１の端子に第１の電源電位が与えられる定電流源Ｉ４と、ソース端子に第２の電源電位が与えられ、短絡されたゲート端子とドレイン端子とに定電流源Ｉ４の第２の端子が接続された第２の導電性の第２４のトランジスタであるｐＭＯＳトランジスタＭＰ８０（第３の負荷素子）とからなる。ｐＭＯＳ用のゲート電圧は、定電流源Ｉ４からの電流をトランジスタＭＰ８０で受けることで生成される。
【００５２】
レプリカ回路４ｃは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の第２５のトランジスタであるｎＭＯＳトランジスタＭＮ８０（電流源模擬トランジスタ）と、ソース端子がトランジスタＭＮ８０のドレイン端子と接続され、ゲート端子とドレイン端子とが短絡された第１の導電性の第２６のトランジスタであるｎＭＯＳトランジスタＭＮ８１と、ソース端子に第２の電源電位が与えられ、短絡されたゲート端子とドレイン端子とがトランジスタＭＮ８１のゲート端子およびドレイン端子と接続された第２の導電性の第２７のトランジスタであるｐＭＯＳトランジスタＭＰ８１とからなる。トランジスタＭＮ８１とＭＰ８１とは第４の負荷素子を構成している。
【００５３】
フィードバックアンプＡＭＰ４は、非反転入力端子（第２の入力端子）がトランジスタＭＰ８１のゲート端子およびドレイン端子とトランジスタＭＮ８１のゲート端子およびドレイン端子とに接続され、反転入力端子（第１の入力端子）がトランジスタＭＰ８０のゲート端子およびドレイン端子と接続され、出力端子がトランジスタＭＮ８０のゲート端子と接続されている。
【００５４】
ＣＭＯＳトランジスタ負性抵抗発振回路２ｃは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の電流源トランジスタであるｎＭＯＳトランジスタＭＮ９０と、ソース端子がトランジスタＭＮ９０のドレイン端子と接続された第１の導電性の第３１のトランジスタであるｎＭＯＳトランジスタＭＮ９１と、ゲート端子がトランジスタＭＮ９１のドレイン端子と接続され、ソース端子がトランジスタＭＮ９０のドレイン端子と接続され、ドレイン端子がトランジスタＭＮ９１のゲート端子と接続された第１の導電性の第３２のトランジスタであるｎＭＯＳトランジスタＭＮ９２と、ソース端子に第２の電源電位が与えられ、ドレイン端子がトランジスタＭＮ９１のドレイン端子と接続された第２の導電性の第３３のトランジスタであるｐＭＯＳトランジスタＭＰ９１と、ソース端子に第２の電源電位が与えられ、ゲート端子がトランジスタＭＰ９１のドレイン端子と接続され、ドレイン端子がトランジスタＭＰ９１のゲート端子およびトランジスタＭＮ９２のドレイン端子と接続された第２の導電性の第３４のトランジスタであるｐＭＯＳトランジスタＭＰ９２と、第１の端子がトランジスタＭＰ９１のドレイン端子とトランジスタＭＰ９２のゲート端子とトランジスタＭＮ９１のドレイン端子とトランジスタＭＮ９２のゲート端子とに接続され、第２の端子がトランジスタＭＰ９１のゲート端子とトランジスタＭＰ９２のドレイン端子とトランジスタＭＮ９１のゲート端子とトランジスタＭＮ９２のドレイン端子とに接続された第１のコイルＬ９０と、コイルＬ９０と並列に設けられた第１のコンデンサＣ９０とからなる。
【００５５】
１対のトランジスタＭＮ９１，ＭＮ９２と１対のトランジスタＭＰ９１，ＭＰ９２とは、ＣＭＯＳトランジスタ負性抵抗回路を構成し、コイルＬ９０とコンデンサＣ９０とは、ＬＣ回路を構成している。レプリカ回路４ｃのトランジスタＭＮ８０は、ＣＭＯＳトランジスタ負性抵抗発振回路２ｃの電流源トランジスタＭＮ９０を模し、レプリカ回路４ｃのトランジスタＭＮ８１は、発振回路２ｃの差動トランジスタＭＮ９１（ＭＮ９２）を模し、レプリカ回路４ｃのトランジスタＭＰ８１は、発振回路２ｃのトランジスタＭＰ９１（ＭＰ９２）を模したものである。
【００５６】
以上のような回路において、フィードバックアンプＡＭＰ４は、反転入力端子に入力されるトランジスタＭＰ８０のゲート電圧およびドレイン電圧と非反転入力端子に入力されるトランジスタＭＰ８１のゲート電圧およびドレイン電圧とが等しくなるように電流源トランジスタＭＮ８０のゲート電圧を生成する。
【００５７】
トランジスタＭＰ８０のソース端子の電位とトランジスタＭＰ８１のソース端子の電位とは共に第２の電源電位で等しく、これに加えてトランジスタＭＰ８０のゲート端子およびドレイン端子の電位とトランジスタＭＰ８１のゲート端子およびドレイン端子の電位も等しくなるので、トランジスタＭＰ８１に流れる電流はトランジスタＭＰ８０と同じように電源電圧ＶＤＤによらず常に一定になる。
【００５８】
トランジスタＭＰ８１に流れる電流が常に一定になることから、これと直列に接続されるトランジスタＭＮ８０に流れる電流も、電源電圧ＶＤＤによらず常に一定になる。そして、このレプリカ回路４ｃの電流源トランジスタＭＮ８０のゲート電圧をＣＭＯＳトランジスタ負性抵抗発振回路２ｃの電流源トランジスタＭＮ９０のゲートに印可することで、発振回路２ｃに流れる電流も、電源電圧ＶＤＤによらず常に一定になる。
【００５９】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図６は本発明の第５の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｐＭＯＳトランジスタ負性抵抗発振回路の構成を示す回路図である。本実施の形態のバイアス発生回路１ｄは、負性抵抗用のｐＭＯＳトランジスタのゲート電圧を発生するゲート電圧発生回路３ｄと、ｐＭＯＳトランジスタ負性抵抗発振回路２ｄを模したレプリカ回路４ｄと、フィードバックアンプＡＭＰ５とから構成される。
【００６０】
ゲート電圧発生回路３ｄは、第１の端子に第１の電源電位が与えられる定電流源Ｉ５と、ソース端子に第２の電源電位が与えられ、短絡されたゲート端子とドレイン端子とに定電流源Ｉ５の第２の端子が接続された第２の導電性の第２８のトランジスタであるｐＭＯＳトランジスタＭＰ１００（第３の負荷素子）とからなる。ｐＭＯＳ用のゲート電圧は、定電流源Ｉ５からの電流をトランジスタＭＰ１００で受けることで生成される。
【００６１】
レプリカ回路４ｄは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の第２９のトランジスタであるｎＭＯＳトランジスタＭＮ１００（電流源模擬トランジスタ）と、ソース端子に第２の電源電位が与えられ、ゲート端子とドレイン端子とが短絡された第２の導電性の第３０のトランジスタであるｐＭＯＳトランジスタＭＰ１０１（第４の負荷素子）とからなる。
【００６２】
フィードバックアンプＡＭＰ５は、非反転入力端子（第２の入力端子）がトランジスタＭＰ１０１のゲート端子およびドレイン端子と接続され、反転入力端子（第１の入力端子）がトランジスタＭＰ１００のゲート端子およびドレイン端子と接続され、出力端子がトランジスタＭＮ１００のゲート端子と接続されている。
【００６３】
ｐＭＯＳトランジスタ負性抵抗発振回路２ｄは、ゲート端子がバイアス出力端子ＢＯＵＴと接続され、ソース端子に第１の電源電位が与えられる第１の導電性の電流源トランジスタであるｎＭＯＳトランジスタＭＮ１１０と、ソース端子に第２の電源電位が与えられた第２の導電性の第３５のトランジスタであるｐＭＯＳトランジスタＭＰ１１１と、ソース端子に第２の電源電位が与えられ、ゲート端子がトランジスタＭＰ１１１のドレイン端子と接続され、ドレイン端子がトランジスタＭＰ１１１のゲート端子と接続された第２の導電性の第３６のトランジスタであるｐＭＯＳトランジスタＭＰ１１２と、第１の端子がトランジスタＭＰ１１１のドレイン端子とトランジスタＭＰ１１２のゲート端子とに接続され、第２の端子がトランジスタＭＮ１１０のドレイン端子と接続された第２のコイルＬ１１１と、第１の端子がトランジスタＭＰ１１１のゲート端子とトランジスタＭＰ１１２のドレイン端子とに接続され、第２の端子がトランジスタＭＮ１１０のドレイン端子とコイルＬ１１１の第２の端子とに接続された第３のコイルＬ１１２と、第１の端子がトランジスタＭＰ１１１のドレイン端子とトランジスタＭＰ１１２のゲート端子とに接続され、第２の端子がトランジスタＭＰ１１１のゲート端子とトランジスタＭＰ１１２のドレイン端子とに接続された第２のコンデンサＣ１１０とからなる。
【００６４】
１対のトランジスタＭＰ１１１，ＭＰ１１２は、負性抵抗回路を構成し、コイルＬ１１１，Ｌ１１２とコンデンサＣ１１０とは、ＬＣ回路を構成している。レプリカ回路４ｄのトランジスタＭＮ１００は、ｐＭＯＳトランジスタ負性抵抗発振回路２ｄの電流源トランジスタＭＮ１１０を模し、レプリカ回路４ｄのトランジスタＭＰ１０１は、発振回路２ｄのトランジスタＭＰ１１１（ＭＰ１１２）を模したものである。
【００６５】
以上のような回路において、フィードバックアンプＡＭＰ５は、反転入力端子に入力されるトランジスタＭＰ１００のゲート電圧およびドレイン電圧と非反転入力端子に入力されるトランジスタＭＰ１０１のゲート電圧およびドレイン電圧とが等しくなるように電流源トランジスタＭＮ１００のゲート電圧を生成する。
【００６６】
トランジスタＭＰ１００のソース端子の電位とトランジスタＭＰ１０１のソース端子の電位とは共に第２の電源電位で等しく、これに加えてトランジスタＭＰ１００のゲート端子およびドレイン端子の電位とトランジスタＭＰ１０１のゲート端子およびドレイン端子の電位も等しくなるので、トランジスタＭＰ１０１に流れる電流はトランジスタＭＰ１００と同じように電源電圧ＶＤＤによらず常に一定になる。
【００６７】
トランジスタＭＰ１０１に流れる電流が常に一定になることから、これと直列に接続されるトランジスタＭＮ１００に流れる電流も、電源電圧ＶＤＤによらず常に一定になる。そして、このレプリカ回路４ｄの電流源トランジスタＭＮ１００のゲート電圧をｐＭＯＳトランジスタ負性抵抗発振回路２ｄの電流源トランジスタＭＮ１１０のゲートに印可することで、発振回路２ｄに流れる電流も、電源電圧ＶＤＤによらず常に一定になる。
【００６８】
以上説明した第１〜第５の実施の形態では、ｎＭＯＳトランジスタのゲートバイアスを発生する回路について記述したが、第１〜第５の実施の形態において、ｎＭＯＳトランジスタをｐＭＯＳトランジスタに変更し、ｐＭＯＳトランジスタをｎＭＯＳトランジスタに変更して、第１の電源電位を電源電圧ＶＤＤに変更し、第２の電源電位を接地電位に変更すれば、ｐＭＯＳトランジスタのゲートバイアスを発生する回路を同様に構成できることは言うまでもない。
【００６９】
【発明の効果】
本発明によれば、差動回路とこの差動回路の負荷と差動回路に電流を供給する電流源トランジスタとからなるアンプ回路に対し、バイアス出力端子から電流源トランジスタのゲート端子にバイアスを供給するバイアス発生回路において、アンプ回路の負荷を模した第１の負荷素子に定電流を流す定電流回路と、アンプ回路の差動回路を模した回路と負荷を模した第２の負荷素子と電流源トランジスタを模した電流源模擬トランジスタとからなるレプリカ回路と、定電流回路の第１の負荷素子の電位とレプリカ回路の第２の負荷素子の電位とが等しくなるように電流源模擬トランジスタのゲート電位を制御するフィードバックアンプとを設けることにより、レプリカ回路の第２の負荷素子に流れる電流が定電流回路の第１の負荷素子と同じように電源電圧によらず常に一定となって、レプリカ回路の電流源模擬トランジスタに流れる電流も電源電圧によらず常に一定となるため、この電流源模擬トランジスタのゲート電圧をアンプ回路の電流源トランジスタのゲートに印可することで、アンプ回路に流れる電流を電源電圧によらず常に一定とすることができる。その結果、電源電圧変動に対して安定した電流を発生するバイアス発生回路を実現することができる。また、アンプ回路の電流源トランジスタを流れる電流値が大幅に低下することがなくなる。
【００７０】
また、本発明によれば、ＬＣ回路と負性抵抗回路とこの負性抵抗回路に電流を供給する電流源トランジスタとからなる発振回路に対し、電流源トランジスタのゲート端子にバイアスを供給するバイアス出力端子を有するバイアス発生回路において、負性抵抗回路を模した第３の負荷素子に定電流を流す定電流回路と、負性抵抗回路を模した第４の負荷素子と電流源トランジスタを模した電流源模擬トランジスタとからなるレプリカ回路と、定電流回路の第３の負荷素子の電位とレプリカ回路の第４の負荷素子の電位とが等しくなるように電流源模擬トランジスタのゲート電位を制御するフィードバックアンプとを設けることにより、レプリカ回路の第４の負荷素子に流れる電流が定電流回路の第３の負荷素子と同じように電源電圧によらず常に一定となって、レプリカ回路の電流源模擬トランジスタに流れる電流も電源電圧によらず常に一定となるため、この電流源模擬トランジスタのゲート電圧を発振回路の電流源トランジスタのゲートに印可することで、発振回路に流れる電流を電源電圧によらず常に一定とすることができる。その結果、電源電圧変動に対して安定した電流を発生するバイアス発生回路を実現することができる。また、発振回路の電流源トランジスタを流れる電流値が大幅に低下することがなくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｐＭＯＳトランジスタ負荷アンプ回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態におけるフィードバックアンプの回路図である。
【図３】本発明の第２の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｎＭＯＳトランジスタ負荷アンプ回路の構成を示す回路図である。
【図４】本発明の第３の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いる抵抗負荷アンプ回路の構成を示す回路図である。
【図５】本発明の第４の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるＣＭＯＳトランジスタ負性抵抗発振回路の構成を示す回路図である。
【図６】本発明の第５の実施の形態となるバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｐＭＯＳトランジスタ負性抵抗発振回路の構成を示す回路図である。
【図７】従来のバイアス発生回路とこのバイアス発生回路で生成されるバイアスを用いるｐＭＯＳトランジスタ負荷アンプ回路の構成を示す回路図である。
【符号の説明】
１、１ａ、１ｂ、１ｃ、１ｄ…バイアス発生回路、２…ｐＭＯＳトランジスタ負荷アンプ回路、２ａ…ｎＭＯＳトランジスタ負荷アンプ回路、２ｂ…抵抗負荷アンプ回路、２ｃ…ＣＭＯＳトランジスタ負性抵抗発振回路、２ｄ…ｐＭＯＳトランジスタ負性抵抗発振回路、３、３ｃ、３ｄ…ゲート電圧発生回路、３ａ…ソース電圧発生回路、３ｂ…電圧発生回路、４、４ａ、４ｂ、４ｃ、４ｄ…レプリカ回路、ＡＭＰ１、ＡＭＰ２、ＡＭＰ３、ＡＭＰ４，ＡＭＰ５…フィードバックアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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