(57)【要約】【課題】定常導通状態においてゲート電流が流れるのを防止し、かつ素子の耐圧低下を回避した炭化珪素半導体装置を提供することを課題とする。【解決手段】第１導電型の炭化珪素半導体からなるドレイン領域の表層部に対向して配置形成された溝と、溝の内周面に形成され、炭化珪素半導体とはバンドギャップが異なり、ドレイン領域とヘテロ接合を形成する半導体層からなる電界緩和層と、電界緩和層と絶縁層とを介して溝内部に形成されたゲート領域と、溝に挟まれたドレイン領域の表層部に形成されたソース領域とを備えて構成される。【選択図】　　　図１
2004146429.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体からなるドレイン領域と、
前記ドレイン領域の表層部に対向して配置形成された溝と、
前記溝の内周面に形成され、前記炭化珪素半導体とはバンドギャップが異なり、前記ドレイン領域とヘテロ接合を形成する半導体層からなる電界緩和層と、
前記電界緩和層の内周面に形成された絶縁層と、
前記絶縁層上の前記溝内部に形成されたゲート領域と、
前記溝に挟まれた前記ドレイン領域の表層部に形成された第１導電型のソース領域と
を有することを特徴とする炭化珪素半導体装置。
【請求項２】
前記溝に挟まれた前記ドレイン領域の表層部に形成され、前記ソース領域とほぼ同電位に接続された第２導電型のベース領域
を有することを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記ベース領域は、前記ソース領域よりも深く形成され、かつ前記ソース領域を挟み込むように形成されている
ことを特徴とする請求項１又は２記載の炭化珪素半導体装置。
【請求項４】
前記半導体層は、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれからなる
ことを特徴とする請求項１，２及び３のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素を基板材料としたＦＥＴ（電界効果トランジスタ）の炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
従来、この種の装置としては、例えば以下に示す文献に記載されものが知られている（特許文献１参照）。
【０００３】
図１０は従来の接合型電界効果トランジスタ（以下、ＪＦＥＴと記す）の炭化珪素半導体装置の概略的な断面構造を示す図である。図１０において、Ｎ＋　型の炭化珪素から成る半導体基板１０１上には、Ｎ−　型のドレイン領域１０２が形成されている。ドレイン領域１０２の表層部には、Ｐ型のゲート領域１０３がＮ＋　型のソース領域１０４を挟み込むように形成されている。また、ゲート電極１０５が、ゲート領域１０３に接するように形成され、ソース電極１０６がソース領域１０４に接するように形成され、半導体基板１０１の裏面には、ドレイン電極１０７が形成されている。
【０００４】
次に、このＪＦＥＴの動作について説明する。
【０００５】
例えば、ソース電極１０６を接地し、ドレイン電極１０７に正電位を印加した状態で、ゲート電極１０５に接地もしくは負電位を印加した場合には、ドレイン領域１０２とゲート領域１０３は逆バイアス状態となる。これにより、ゲート領域１０３に挟まれたドレイン領域１０２は、ゲート領域１０３との接合界面からそれぞれ伸びた空乏層によって空乏化され、素子は遮断状態となる。
【０００６】
一方、ゲート電極１０５に適当な正電位を印加すると、ゲート領域１０３に挟まれたドレイン領域１０２にゲート領域との接合界面から伸びていた空乏層が後退する。これにより、ソース領域１０４からドレイン領域１０２に電子が流れ、ドレイン電極１０７からソース電極１０６に向かって電流が流れる。このように、図１０に示す従来のＪＦＥＴでは、電圧駆動型の多数キャリアデバイスとしてのスイッチング素子として機能する。
【０００７】
【特許文献１】
特開平１０−２９４４７１号公報（第３−４頁、図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０に示すような従来構造では、ゲート領域１０３とソース領域１０４がＰＮ接合を形成している。このため、ＰＮ接合の拡散電位以上の電位がゲート電極１０５に印加された場合には、ゲート領域５３とソース領域５４の間で電流が流れる。このように、導通状態において、定常的にゲート電流が流れる素子の場合は、ターンオン並びにターンオフ時のゲート容量を充電する際にしか電流が流れない電圧駆動型の素子に比べて、高い出力電力を要するゲート駆動回路が必要となる。このため、ゲート駆動回路のサイズやコストが大きくなってしまうという問題を有していた。
【０００９】
このような問題を回避するためには、ゲート駆動電位を、ゲート領域１０３との接合界面からドレイン領域１０２に伸びていた空乏層が完全に後退する電圧、いわゆるしきい値電位以上に設定し、かつ、ゲート領域１０３とソース領域１０４間のＰＮ接合の拡散電位以下に設定する必要がある。しかし、ゲート電極１０５を接地電位とした状態でもオフ状態を維持可能なノーマリオフ型の素子として使用した場合には、しきい値電位と拡散電位の差が小さいことから、導通状態時のゲート電位をしきい値電位と拡散電位の間に確実に収まるように設定するのは困難である。すなわち、実際には従来構造で製造されたそれぞれの素子には製造バラツキが生じるため、それぞれの素子に対応して、個々のゲート駆動回路の調整が必要となるからである。
【００１０】
さらに、従来構造で製造された素子は一温度条件だけでなく、周囲温度の変化や自己発熱によって広い温度範囲で使用される。また、上記しきい値電位並びに拡散電位は温度依存性がある。これらのことから、全温度範囲において導通状態時のゲート電位をしきい値電位と拡散電位の間に確実に収まるように設定しようとすると、さらに複雑な制御回路が必要となる。
【００１１】
また、上記問題を解決するために、例えば図１１に示すように、ゲート領域１０３とドレイン領域１０２並びにソース領域１０４との間にゲート絶縁膜１１０を形成し、ゲート領域１０３とソース領域１０４との間にＰＮ接合が形成されない構造が容易に考えられる。このような構造とした場合には、導通状態において定常的に流れるゲート電流を回避することはできる。
【００１２】
しかし、ゲート絶縁膜１１０がドレイン領域１０２と接しているため、遮断状態においてドレイン電極１０７に正電圧が印加された状態においては、ゲート絶縁膜１１０はドレイン電界にさらされてしまう。このとき、図１１に示すゲート絶縁膜１１０が例えばシリコン酸化膜で形成され、さらに、ドレイン電極１０７に高電圧が印加されている場合には、炭化珪素を材料とするドレイン領域１０５が臨界電界に達する前に、ゲート絶縁膜１１０が絶縁破壊電界に達してしまう。このため、ゲート絶縁膜１１０の絶縁破壊電圧で素子の耐圧が制限されてしまうといった別の問題を招くことになる。
【００１３】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、定常導通状態においてゲート電流が流れるのを防止し、かつ素子の耐圧低下を回避した炭化珪素半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、第１導電型の炭化珪素半導体からなるドレイン領域と、前記ドレイン領域の表層部に対向して配置形成された溝と、前記溝の内周面に形成され、前記炭化珪素半導体とはバンドギャップが異なり、前記ドレイン領域とヘテロ接合を形成する半導体層からなる電界緩和層と、前記電界緩和層の内周面に形成された絶縁層と、前記絶縁層上の前記溝内部に形成されたゲート領域と、前記溝に挟まれた前記ドレイン領域の表層部に形成された第１導電型のソース領域とを有することを特徴とする。
【００１５】
【発明の効果】
本発明によれば、定常導通状態時にはゲート電流が流れないため、ゲート駆動回路を簡便化することができる。さらに、電界緩和層がドレイン電界を遮蔽するため、絶縁層が絶縁破壊するのを回避することができ、従来と同等の素子耐圧を維持することができる。さらに、素子製造時にドレイン領域への伝導度制御が必要最小限に抑えられるため、製造工程を簡便化できる。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００１７】
図１は本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す図である。図１において、この第１の実施形態の炭化珪素半導体装置は、炭化珪素を半導体基板として用いた電界効果トランジスタ（ＦＥＴ）であり、炭化珪素のポリタイプが例えば４ＨタイプのＮ＋　型の炭化珪素から成る半導体基板１上には、Ｎ−　型のドレイン領域２が形成され、ドレイン領域２の半導体基板１との接合面に対向する一主面には、互いに対向する溝３が形成されている。溝３に挟まれたドレイン領域２の一主面の表層部には、Ｎ＋　型のソース領域４が形成されている。ソース領域４は不純物を導入して形成する方法、もしくはエピタキシャル成長によって形成する方法のいずれであっても形成することができる。
【００１８】
溝３の内部には、内壁面に例えばＮ−　型の多結晶シリコンからなる電界緩和領域５が形成され、さらに電界緩和領域５の内壁面には、例えばシリコン酸化膜から成るゲート絶縁膜６が形成され、ゲート絶縁膜６を介してゲート電極７が形成されている。すなわち、ドレイン領域２と電界緩和領域５の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。
【００１９】
また、ゲート電極７とソース領域４とはゲート絶縁膜６を介して絶縁分離されている。さらに、ゲート絶縁膜６は電界緩和領域５を介して溝３に形成されているため、ドレイン領域２とは接していない。また、ソース領域４にはソース電極８が接触するように形成され、半導体基板１にはドレイン電極９が接触するように形成されている。なお、対面する電界緩和領域５に挟まれたドレイン領域２をチャネル領域１０と呼ぶことにする。
【００２０】
図１に示すこの実施形態においては、電界緩和領域５がソース領域４とチャネル領域１０の双方を挟みこむ構成を例示しているが、例えばソース領域４の一部もしくは全部を電界緩和領域４より高い位置に形成し、挟み込まない構成を採用してもよい。また、図１に示すこの実施形態では、ソース領域４が電界緩和領域５と接している構成を例示しているが、ソース領域４は電界緩和領域５に挟まれていれば接していなくてもよい。
【００２１】
次に、図１に示す構成の電界効果トランジスタの動作を説明する。
【００２２】
ここで、この実施形態では、例えばソース電極８を接地し、ドレイン電極９に正電位を印加して使用する。まず、ゲート電極７を例えば接地もしくは負電位とした場合には、遮断状態が保持される。すなわち、電界緩和領域５と接するドレイン領域２のヘテロ接合界面には、ヘテロ障壁が形成され、対面する電界緩和領域５間の距離、つまりチャネル領域１０の幅が狭い場合には、ソース領域４とドレイン領域２との間には伝導電子に対するエネルギー障壁が形成される。
【００２３】
以下、図２〜図６を参照して、多結晶シリコンと炭化珪素とのヘテロ接合の特性を詳細に説明する。
【００２４】
図２〜図６は半導体のエネルギーバンド構造を示す図である。図２、図３および図５では、図中左側に電界緩和領域５に対応するＮ−　型シリコンのエネルギーバンド構造を、右側にチャネル領域１０に対応する４ＨタイプのＮ−　型炭化珪素のエネルギーバンド構造を示している。また、図４および図６では、図中左側及び右側には電界緩和領域５に対応するＮ−　型シリコンのエネルギーバンド構造を、中央にはチャネル領域１０に対応する４ＨタイプのＮ−　型炭化珪素のエネルギーバンド構造を示している。
【００２５】
なお、この実施形態においては、電界緩和領域５が多結晶シリコンから成る場合を説明しているが、図２から図６ではシリコンのエネルギーバンド構造を用いて説明する。また、以下の説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。
【００２６】
図２はシリコン及び炭化珪素の両者が接触していない状態を示している。図２において、シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥｇ１としている。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥｇ２とする。図２に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在し、その関係は式（１）のように示すことができる。
【００２７】
【数１】
ΔＥｃ＝χ１−χ２　…（１）
一方、図３にはシリコン及び炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造を示している。シリコン及び炭化珪素の両者を接触後も、エネルギー障壁ΔＥｃは接触前と同様に存在する。このため、シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅Ｗ２の空乏層が形成されると考えられる。ここで、両接合界面に生じる拡散電位をＶＤ、シリコン側の拡散電位成分をＶ１、炭化珪素側の拡散電位成分をＶ２とすると、ＶＤは両者のフェルミ準位のエネルギー差であるから、その関係は式（２）から式（４）のように示される。
【００２８】
【数２】
ＶＤ＝（δ１＋ΔＥｃ−δ２）／ｑ　…（２）
ＶＤ＝Ｖ１＋Ｖ２　…（３）
Ｗ２＝√（（２＊ε０＊ε２＊Ｖ２）／（ｑ＊Ｎ２））　…（４）
ここで、ε０は真空中の誘電率、ε２は炭化珪素の比誘電率、Ｎ２は炭化珪素のイオン化不純物濃度を表す。なお、上記式は、バンド不連続のモデルとしてＡｎｄｅｒｓｏｎの電子親和力に基づいており、理想的状態でさらに歪みの効果は考慮していない。
【００２９】
上記したエネルギーバンド構造に基づいて、図１に示す構成における、電界緩和領域５とチャネル領域１０の接合界面におけるエネルギーバンド構造を図４〜図６に例示する。
【００３０】
図４では対面する電界緩和領域５の間隔が狭い場合（実線）と、広い場合（破線）を示している。図４において、電界緩和領域５の間隔を所定の間隔より狭く設計することで、電界緩和領域５に挟まれたチャネル領域１０の伝導電子に対するポテンシャルが他のドレイン領域２における伝導電子に対するポテンシャルよりも高められる。すなわち、ソース領域４とドレイン領域２間には、伝導電子に対するポテンシャル障壁が形成されることになる。
【００３１】
図５には溝３の底部における電界緩和領域５とドレイン領域２との接合界面のエネルギーバンド構造を示している。図５に示すように、ドレイン電極９にしかるべき正電位が印加された状態では、ヘテロ接合界面のドレイン領域２側には印加したドレイン電位に応じて空乏層が拡がる。それに対して、電界緩和領域５側に存在する電子は、ヘテロ接合界面のエネルギー障壁ΔＥｃを越えることができず、その接合界面には電子が蓄積される。このため、ドレイン領域２側に拡がる空乏層に見合う電気力線が終端し、電界緩和領域５側にはドレイン電界がシールドされることになる。したがって、電界緩和領域５を形成する多結晶シリコンの厚みが例えば２０ｎｍ程度と非常に薄い構造でも、ドレイン電界を緩和することが可能となる。
【００３２】
これらのことから、図１に示す構成においては、遮断状態を維持し、さらには、ゲート絶縁膜６が電界緩和領域５を介してドレイン領域２とは接しないように形成されているため、ゲート絶縁膜６にはほとんどドレイン電界がかからない。すなわち、ゲート絶縁膜６の絶縁破壊が起こりにくくなっている。
【００３３】
次に、遮断状態から導通状態へと転じるべくゲート電極７に正電位を印加した場合に、電界緩和領域５を構成する多結晶シリコン層が薄く形成されていると、ゲート絶縁膜６を介して電界緩和領域５並びにチャネル領域１０とのヘテロ接合界面までゲート電界が及ぶ。これにより、チャネル領域１０に伝導電子の蓄積層が形成される。すなわち、図６の実線で示すように、対面する電界緩和領域５に挟まれたチャネル領域１０のエネルギーバンド構造は変化する。電界緩和領域５側のポテンシャルが押し下げられるとともに、チャネル領域１０側のエネルギー障壁も電子の蓄積効果によってポテンシャルが押し下げられる。このため、ソース領域４とドレイン領域２の間に形成されていた伝導電子に対するポテンシャル障壁が低下し、ついにはドレイン電極９とソース電極８との間に電流が流れる。このとき、ゲート電極７とソース領域４とはゲート絶縁膜６によって絶縁分離されているため、定常の導通状態においてはゲート電流が流れない。これにより、簡便なゲート駆動回路によって素子を駆動することが可能となる。
【００３４】
次に、導通状態から遮断状態に移行すべく、再びゲート電極７を接地電位もしくは負電位とする。これにより、電界緩和領域５並びにチャネル領域１０のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、ポテンシャル障壁は再び図６の破線に示すバンド構造に移行する。すなわち、ソース領域４とドレイン領域２との間に再び伝導電子に対するポテンシャル障壁が形成され、ドレイン領域への伝導電子の流れが止まり、遮断状態となる。
【００３５】
上記第１の実施形態は、請求項１又は４に記載された発明に対応した実施形態である。
【００３６】
このように、この第１の実施形態の構成では、図１０に示す従来構造と同様の動作を実現することができ、しかも従来構造と比べて、次のような作用効果を有する。
【００３７】
すなわち、この第１の実施形態においては、ゲート電極７とソース領域４とがゲート絶縁膜６で絶縁分離されているため、定常導通状態時にはゲート電流が流れない。このため、ゲート駆動回路を簡便化することができる。さらに、ゲート絶縁膜６はドレイン領域２と接しないように電界緩和領域５で覆われており、電界緩和領域５がドレイン電界を遮蔽している。このため、ゲート絶縁膜６が絶縁破壊するのを回避することができ、従来と同等の素子耐圧を維持することができる。
【００３８】
また、素子製造時に例えばソース領域４をエピタキシャル成長法によって形成した場合には、ドレイン領域への伝導度制御が不要になる。これにより、従来構造に比べてドレイン領域２への伝導度制御が必要最小限に抑えられ、製造工程をを簡便にすることができる。
【００３９】
上記効果は、請求項１又は４に記載された技術内容によって達成される効果に相当する。
【００４０】
図７〜図９は本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す図であり、図８は正面図であり、図７は図８のＡ−Ａ’線に沿った断面図であり、図９は図８のＢ−Ｂ’線に沿った断面図である。
【００４１】
図７〜図９において、この第２の実施形態の特徴とするところは、図１に示す構成に比べて、対面する電界緩和領域５に挟まれたドレイン領域２の一主面の表層部に、Ｐ型のベース領域７１を形成し、このベース領域７１はソース電極８に接触し、またベース領域７１はソース領域４よりも深く、かつソース領域４を挟みこむように形成されている点にある。
【００４２】
上記第２の実施形態は、請求項２，３又は４に記載された発明に対応した実施形態である。
【００４３】
このような構造を採用することによって、第２の実施形態では、先の第１の実施形態で得られる効果に加えて、以下に示す効果を得ることができる。すなわち、例えばドレイン電極９に所定の電位が印加され、ドレイン領域２が臨界電界に達してアバランシェ降伏が生じた際に、発生したアバランシェ降伏電流を、ベース領域７１を介してソース電極７に容易に排出することが可能となる。特に、ドレイン電極９にインダクタンス負荷を介して電位を印加するＬ負荷駆動時においては、導通状態から遮断状態に移行する際に、電流が遮断される前にドレイン電位が高まる。しかし、このときにドレイン領域２が臨界電界に達してアバランシェ降伏が生じても、アバランシェ降伏電流をソース電極８に容易に排出することが可能となる。これにより、いわゆるアバランシェ耐量を向上することができる。
【００４４】
さらに、ベース領域７１がソース領域４よりも深く、かつソース領域４を挟み込むように形成されている。このため、遮断状態において、ベース領域７１とドレイン領域２との仕事関数差によって生じる空乏層がソース領域４の直下のチャネル領域１０に拡がり、第１の実施形態に比べてさらに遮断性能を向上することができる。
【００４５】
上記効果は、請求項２，３又は４に記載された技術内容によって達成される効果に相当する。
【００４６】
上記第１ならびに第２の実施形態においては、一例として炭化珪素のポリタイプに４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、電界緩和領域５に用いるヘテロ半導体材料として多結晶シリコンを用いた例で説明したが、炭化珪素に比べてバンドギャップが小さい材料、ひいては炭化珪素とヘテロ接合を形成する材料であればどのような材料であってもかまわない。さらに、ドレイン領域２としてＮ型の炭化珪素を、電界緩和領域５としてＮ型の多結晶シリコンを用いて説明したが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせであってもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図２】本発明の動作原理を説明するエネルギーバンド構造図である。
【図３】本発明の動作原理を説明するエネルギーバンド構造図である。
【図４】本発明の動作原理を説明する溝側面のエネルギーバンド構造図である。
【図５】本発明の動作原理を説明する溝底部のエネルギーバンド構造図である。
【図６】本発明の動作原理を説明する溝側面のエネルギーバンド構造図である。
【図７】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図８】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す正面図である。
【図９】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す別の断面図である。
【図１０】従来の炭化珪素半導体装置の構成を示す断面図である。
【図１１】従来の炭化珪素半導体装置の他の構成を示す断面図である。
【符号の説明】
１　炭化珪素半導体基板
２　ドレイン領域
３　溝
４　ソース領域
５　電界緩和領域
６　ゲート絶縁膜
７　ゲート電極
８　ソース電極
９　ドレイン電極
１０　チャネル領域
７１　ベース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004146429.tif 000007
【図６】
2004146429.tif 000008
【図７】
2004146429.tif 000009
【図８】
2004146429.tif 000010
【図９】
2004146429.tif 000011
【図１０】
2004146429.tif 000012
【図１１】
2004146429.tif 000013