(57)【要約】【課題】応力を低減することにより、高い駆動力を有し、特性のばらつきの少ない半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置の製造方法では、半導体基板１の上にゲート絶縁膜用の酸化膜１１を形成した後に、酸化膜１１の形成温度よりも高い温度で、非酸化雰囲気において熱処理を行い、ゲート電極１２を形成する。これにより、ゲート絶縁膜用の酸化膜１１を形成する工程などで生じる応力を低減することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層の表面部を熱酸化することによりゲート絶縁膜用の酸化膜を形成する工程（ａ）と、
非酸化性雰囲気中において、上記工程（ａ）における温度よりも高い温度で熱処理を行う工程（ｂ）と、
上記工程（ｂ）の後に、上記酸化膜の上にゲート電極を形成する工程（ｃ）とを含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記熱処理を、上記半導体層にかかる応力を低減させる温度で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
上記工程（ｂ）では、９００℃以上１１５０℃以下の温度で上記熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、希ガス雰囲気または窒素雰囲気において上記熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）の前に、上記半導体層の一部を除去することによりトレンチを形成する工程（ｄ）と、
上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｅ）と
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
上記工程（ｅ）では、内部に空孔を有する上記トレンチ素子分離を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記絶縁層として、第１絶縁層と、上記第１絶縁層と異なる熱膨張率を有する第２絶縁層とを形成した後に、温度を低下させることにより、上記トレンチ素子分離の一部として上記第１絶縁層と上記第２絶縁層とのうちの少なくとも１つよりも弾性率の低い層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５〜７のうちのいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｄ）の後で上記工程（ｅ）の前に、上記半導体層のうち上記トレンチの下に位置する領域に、重いイオン種のイオン注入を行う工程（ｆ）をさらに含むことを特徴とする半導体装置の製造方法。
【請求項９】
半導体層の表面部に酸素を供給することにより、酸素含有領域を形成する工程（ａ）と、
熱処理を行うことにより、上記酸素含有領域の少なくとも一部からゲート絶縁膜用の酸化膜を形成する工程（ｂ）と、
上記酸化膜の上にゲート電極を形成する工程（ｃ）と
を備える半導体装置の製造方法。
【請求項１０】
半導体層のうちの素子形成領域に素子を設けてなる半導体装置の製造方法において、
上記半導体層のうち上記素子形成領域の側方を囲む部分を除去することにより、トレンチを形成する工程（ａ）と、
上記トレンチを絶縁膜で埋めることにより、内部に空孔を有するトレンチ素子分離を形成する工程（ｂ）と
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
半導体層のうちの素子形成領域に素子を設けてなる半導体装置の製造方法において、
上記半導体層のうち上記素子形成領域の側方を囲む部分を除去することにより、トレンチを形成する工程（ａ）と、
上記トレンチの表面を覆う第１絶縁層と、上記第１絶縁層の上を覆い、上記第１絶縁層と異なる熱膨張率を有する第２絶縁層とを形成した後に温度を低下させることにより、上記第１絶縁層と上記第２絶縁層とのうちの少なくとも１つよりも弾性率の低い層を有するトレンチ素子分離を形成する工程（ｂ）と
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体層のうちの素子形成領域に素子を設けてなる半導体装置の製造方法において、
上記半導体層のうち上記素子形成領域の側方を囲む部分を除去することにより、トレンチを形成する工程（ａ）と、
上記半導体層のうち上記トレンチの下に位置する領域に、重いイオン種のイオン注入を行う工程（ｂ）と、
上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｃ）と
を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
素子形成領域を有する半導体層と、
上記半導体層のうちの上記素子形成領域の側方を囲んで設けられ、内部に空孔を有する絶縁層からなるトレンチ素子分離と、
上記半導体層の上記素子形成領域に設けられた素子と
を備える半導体装置。
【請求項１４】
素子形成領域を有する半導体層と、
上記半導体層のうちの上記素子形成領域の側方を囲んで設けられ、第１絶縁層と、上記第１絶縁層と異なる熱膨張率を有する第２絶縁層と、上記第１絶縁層および上記第２絶縁層のうちの少なくとも１つよりも低い弾性率を示す層とを有するトレンチ素子分離と、
上記素子形成領域に設けられた素子と
を備える半導体装置。
【請求項１５】
素子形成領域を有する半導体層と、
上記半導体層のうちの上記素子形成領域の側方を囲んで設けられた絶縁層からなるトレンチ素子分離と、
上記半導体層のうち上記素子形成領域の一部の上を覆うゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち上記素子形成領域の一部に互いに離間して設けられたソース・ドレイン領域と、
上記半導体層のうち上記トレンチ素子分離の下に位置する領域に設けられ、上記ソース・ドレイン領域とは異なる導電型を示す重いイオン種をイオン注入することにより発生した欠陥を有する層と
を備える半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）を有するゲート絶縁型の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体装置の製造工程において半導体層中に発生する応力について研究がなされている。例えば、非特許文献１では、ＭＩＳＦＥＴの製造時において半導体層中に発生した応力が、ＭＩＳＦＥＴの駆動力に影響を与えることが報告されている。
【０００３】
また、ＳＴＩを有する半導体装置の製造工程においては、ＳＴＩを形成する時に大きな応力が発生する。非特許文献２によると、この応力は、トランジスタ特性のばらつきの原因の１つであり、レイアウト設計の際の正確性を損なわせていると報告されている。
【０００４】
さらには、サリサイドの形成工程や、層間絶縁膜の形成工程においても応力の発生が報告されている。近年では、これらの応力を低減するために、様々な対策が施されている。
【０００５】
図１３は、従来の半導体装置におけるトレンチ素子分離の構造を示す断面図である。図１３に示すトレンチ素子分離には、半導体基板１０１の一部を除去することにより形成され、トレンチ１０５の側壁を覆う熱酸化膜１０２と、熱酸化膜１０２の内側に設けられた第１の埋め込み酸化膜１０３と、第１の埋め込み酸化膜１０３の内側を埋める第２の埋め込み酸化膜１０４とが設けられている。この構造では、第１の埋め込み酸化膜１０３を形成した後の高温熱処理時に、トレンチ１０５内の第１の埋め込み酸化膜１０３の間に空洞を有するため、半導体基板１０１に生じるストレスが低減される。
【０００６】
【特許文献１】
特開２００１−１３５７１８号公報
【０００７】
【非特許文献１】
Ａ．Ｈａｍａｄａ，  ｅｔ  ａｌ．，”Ａ  Ｎｅｗ  Ａｓｐｅｃｔ  ｏｆ  Ｍｅｃｈａｎｉｃａｌ  Ｓｔｒｅｓｓ  Ｅｆｆｅｃｔｓ  ｉｎ  Ｓｃａｌｅｄ  ＭＯＳ  Ｄｅｖｉｃｅｓ，”  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  Ｖｏｌ．  ３８，  ｐｐ．  ８９５−９００，  １９９１．
【非特許文献２】
Ｇ．Ｓｃｏｔ，  ｅｔ  ａｌ．，”ＮＭＯＳ  Ｄｒｉｖｅ  ＣｕＲｒｎｔ  Ｒｅｄｕｃｔｉｏｎ  Ｃａｕｓｅｄ  ｂｙ  Ｔｒａｓｉｓｔｏｒ  Ｌａｙｏｕｔ  ａｎｄ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｉｎｄｕｃｅｄ  Ｓｔｒｅｓｓ，”  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ，  ｐｐ．８２７−８３０，  １９９９．
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のＭＩＳＦＥＴの製造においては、生じている応力を低減するために種々の対策が施されているものの、応力の原因の全てが解明させているわけではなく、十分な改善がなされていない。
【０００９】
特に近年では、ＭＩＳＦＥＴの微細化に伴って、より正確にゲート絶縁膜の膜厚の制御を行う必要が生じているため、より低い温度で酸化が行われるようになってきている。低温で形成されたゲート絶縁膜の粘性は高いため、ゲート絶縁膜が半導体層などに与える応力が大きくなってしまう。以上のように、ゲート絶縁膜の形成時に発生する応力も無視できない状態になってきている。
【００１０】
本発明は、応力を低減する手段を講ずることにより、高い駆動力を有し、特性のばらつきの少ない半導体装置およびその製造方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、半導体層の表面部を熱酸化することによりゲート絶縁膜用の酸化膜を形成する工程（ａ）と、非酸化性雰囲気中において、上記工程（ａ）における温度よりも高い温度で熱処理を行う工程（ｂ）と、上記工程（ｂ）の後に、上記酸化膜の上にゲート電極を形成する工程（ｃ）とを含む。
【００１２】
これにより、半導体層にかかる応力を低減することができるので、駆動力の高い半導体装置を形成することができる。また、トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００１３】
上記工程（ｂ）では、上記熱処理を、上記半導体層にかかる応力を低減させる温度で行うことが好ましい。
【００１４】
上記工程（ｂ）では、９００℃以上１１５０℃以下の温度で上記熱処理を行うことにより、より効果的に応力を低減することができる。
【００１５】
上記工程（ｂ）では、希ガス雰囲気または窒素雰囲気において上記熱処理を行うことにより、雰囲気中のガスと半導体層等との反応を伴うことなく熱処理を行うことができる。
【００１６】
上記工程（ａ）の前に、上記半導体層の一部を除去することによりトレンチを形成する工程（ｄ）と、上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｅ）とをさらに含むことにより、トレンチ素子分離を形成する工程において発生した応力も、熱処理によって低減することができる。
【００１７】
上記工程（ｅ）では、内部に空孔を有する上記トレンチ素子分離を形成することにより、ゲート絶縁膜用の酸化膜を形成する時などに、半導体層に働く応力を緩和することができる。
【００１８】
上記工程（ｅ）では、上記絶縁層として、第１絶縁層と、上記第１絶縁層と異なる熱膨張率を有する第２絶縁層とを形成した後に、温度を低下させることにより、上記トレンチ素子分離の一部として上記第１絶縁層と上記第２絶縁層とのうちの少なくとも１つよりも弾性率の低い層を形成することにより、ゲート絶縁膜用の酸化膜を形成する時などに、半導体層に働く応力を緩和することができる。
【００１９】
上記工程（ｄ）の後で上記工程（ｅ）の前に、上記半導体層のうち上記トレンチの下に位置する領域に、重いイオン種のイオン注入を行う工程（ｆ）をさらに含むことにより、半導体層のうちトレンチの下に位置する領域に欠陥を生じさせることができるので、欠陥に応力を吸収させることができる。
【００２０】
本発明の第２の半導体装置の製造方法は、半導体層の表面部に酸素を供給することにより、酸素含有領域を形成する工程（ａ）と、熱処理を行うことにより、上記酸素含有領域の少なくとも一部からゲート絶縁膜用の酸化膜を形成する工程（ｂ）と、上記酸化膜の上にゲート電極を形成する工程（ｃ）とを備える。
【００２１】
本発明の第３の半導体装置の製造方法は、半導体層のうちの素子形成領域に素子を設けてなる半導体装置の製造方法において、上記半導体層のうち上記素子形成領域の側方を囲む部分を除去することにより、トレンチを形成する工程（ａ）と、上記トレンチを絶縁膜で埋めることにより、内部に空孔を有するトレンチ素子分離を形成する工程（ｂ）とを備える。
【００２２】
これにより、ゲート絶縁膜用の酸化膜を形成する時などに、半導体層に働く応力を緩和することができるので、駆動力の高い半導体装置を形成することができる。トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００２３】
本発明の第４の半導体装置の製造方法は、上記半導体層のうち上記素子形成領域の側方を囲む部分を除去することにより、トレンチを形成する工程（ａ）と、上記トレンチの表面を覆う第１絶縁層と、上記第１絶縁層の上を覆い、上記第１絶縁層と異なる熱膨張率を有する第２絶縁層とを形成した後に温度を低下させることにより、上記第１絶縁層と上記第２絶縁層とのうちの少なくとも１つよりも弾性率の低い層を有するトレンチ素子分離を形成する工程（ｂ）とを備える。
【００２４】
これにより、ゲート絶縁膜用の酸化膜を形成する時などに、半導体層に働く応力を緩和することができるので、駆動力の高い半導体装置を形成することができる。トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００２５】
本発明の第５の半導体装置の製造方法は、上記半導体層のうち上記素子形成領域の側方を囲む部分を除去することにより、トレンチを形成する工程（ａ）と、上記半導体層のうち上記トレンチの下に位置する領域に、重いイオン種のイオン注入を行う工程（ｂ）と、上記トレンチを絶縁層で埋めることによりトレンチ素子分離を形成する工程（ｃ）とを備える。
【００２６】
これにより、半導体層のうちトレンチの下に位置する領域に欠陥を生じさせることができるので、欠陥に応力を吸収させることができる。これにより、駆動力の高い半導体装置を形成することができ、トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００２７】
本発明の第１の半導体装置は、素子形成領域を有する半導体層と、上記半導体層のうちの上記素子形成領域の側方を囲んで設けられ、内部に空孔を有する絶縁層からなるトレンチ素子分離と、上記半導体層の上記素子形成領域に設けられた素子とを備える。
【００２８】
これにより、ゲート絶縁膜用の酸化膜を形成する時などに、半導体層に働く応力を緩和することができるので、駆動力を高めることができる。トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００２９】
本発明の第２の半導体装置は、素子形成領域を有する半導体層と、上記半導体層のうちの上記素子形成領域の側方を囲んで設けられ、第１絶縁層と、上記第１絶縁層と異なる熱膨張率を有する第２絶縁層と、上記第１絶縁層および上記第２絶縁層のうちの少なくとも１つよりも低い弾性率を示す層とを有するトレンチ素子分離と、上記素子形成領域に設けられた素子とを備える。
【００３０】
これにより、ゲート絶縁膜用の酸化膜を形成する時などに、半導体層に働く応力を緩和することができるので、駆動力を高めることができる。トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００３１】
本発明の第３の半導体装置は、素子形成領域を有する半導体層と、上記半導体層のうちの上記素子形成領域の側方を囲んで設けられた絶縁層からなるトレンチ素子分離と、上記半導体層のうち上記素子形成領域の一部の上を覆うゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記素子形成領域の一部に互いに離間して設けられたソース・ドレイン領域と、上記半導体層のうち上記トレンチ素子分離の下に位置する領域に設けられ、上記ソース・ドレイン領域とは異なる導電型を示す重いイオン種をイオン注入することにより発生した欠陥を有する層とを備える。
【００３２】
これにより、半導体層のうちトレンチの下に位置する領域に欠陥を含む層が設けられているので、欠陥に応力を吸収させることができる。これにより、駆動力を高めることができ、トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００３３】
【発明の実施の形態】
（第１の実施形態）
以下では、ｎ−ＭＩＳＦＥＴを例に用いて、ゲート絶縁膜を形成した後に熱処理を行うことによって応力を低減する方法について、図１（ａ）〜図２（ｅ）を参照しながら説明する。図１（ａ）〜（ｅ）および図２（ａ）〜（ｅ）は、第１の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【００３４】
まず、図１（ａ）に示す工程で、トレンチ５を形成する工程までを行う。具体的には、半導体基板（半導体層）１の表面部を酸化して保護膜２を形成する。続いて、化学的気相成長法（ＣＶＤ）法によって、保護膜２上に半導体窒化物を堆積させることにより窒化膜３を形成する。フォトリソグラフィ技術により、窒化膜３上に、素子分離領域Ｒｉに開口を有するマスク４を形成する。そして、マスク４を用いて異方性エッチングを行うことにより、窒化膜３および保護膜２を貫通して、半導体基板１の深さ０．３μｍまでを除去してなるトレンチ５を形成する。
【００３５】
次に、図１（ｂ）に示す工程で、マスク４を除去した後、熱酸化法によりトレンチ５内に露出する半導体基板１の表面上に表面酸化膜６を形成する。続いて、高密度プラズマＣＶＤ法等により、基板上にトレンチ５を埋める絶縁層７を形成する。
【００３６】
次に、図１（ｃ）に示す工程で、ＣＭＰ法等により、絶縁層７の上部を平坦化する。絶縁層７の平坦化は、窒化膜３の上面が露出するまで行われる。その後、窒化膜３を除去することにより、表面酸化膜６と絶縁層７とからなるトレンチ素子分離８が形成される。ここで、表面酸化膜６はなくてもよい。
【００３７】
次に、図１（ｄ）に示す工程で、保護膜２の上から、半導体基板１のうちの素子形成領域Ｒｒに、注入エネルギー２０ＫｅＶでドーズ量３×１０１２  ／ｃｍ２程度のボロン（Ｂ）をイオン注入することにより、深さ０．１５μｍのしきい値電圧制御層１０を形成する。
【００３８】
次に、図１（ｅ）に示す工程で、ウェットエッチングによって保護膜２を除去する。
【００３９】
次に、図２（ａ）に示す工程で、８００℃の温度で５分間程度の酸化を行うことにより、半導体基板１の上に厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜用の酸化膜１１を形成する。この時、酸化膜１１の形成温度が低温であるほど、酸化膜１１から半導体基板１の上面に及ぼされる応力が強くなる。
【００４０】
次に、図２（ｂ）に示す工程で、アルゴン（Ａｒ）雰囲気において、９５０℃の温度で３０分間程度の熱処理を行うことにより、半導体基板１内に生じている応力を低減する。
【００４１】
なお、この熱処理は、ゲート絶縁膜用の酸化膜１１を形成する温度よりも高い温度で行うことにより応力を低減するという効果を得ることができる。しかし、より効果的に応力を低減するためには、９００℃以上１１５０℃以下の温度で行うことが好ましい。熱処理温度が高温になるにしたがって必要な熱処理時間は短くなり、例えば、９００℃の温度では３０分間以上の熱処理を行うことが好ましく、９５０℃では２５分間以上の熱処理を行うことが好ましい。
【００４２】
また、熱処理は非酸化性雰囲気で行う。特に、アルゴン（Ａｒ）などの希ガス雰囲気である場合には、雰囲気中のガスと半導体層等との反応を伴うことなく熱処理を行うことができる。ただし、熱処理の雰囲気を窒素雰囲気としてもよい。
【００４３】
次に、図２（ｃ）に示す工程で、ゲート絶縁膜用の酸化膜１１の上に、ポリシリコンからなりゲート長０．１３μｍで厚さ０．２μｍのゲート電極１２を形成する。
【００４４】
次に、図２（ｄ）に示す工程で、周知のＬＳＩの製造方法によって、ゲート電極１２をマスクとしてイオン注入を行うことにより、ソース領域１３およびドレイン領域１４を形成する。
【００４５】
次に、図２（ｅ）に示す工程で、半導体基板１の上にゲート電極１２を覆う層間絶縁膜１５を堆積する。そして、層間絶縁膜１５を貫通し、ソース領域１３およびドレイン領域１４に到達するコンタクト１６などを形成する配線工程を行う。以上の工程により、本実施形態の半導体装置が形成される。
【００４６】
以下に、本実施形態の製造方法において生じる応力について述べる。本実施形態では、図１（ｂ）に示す工程において、トレンチ５内を熱酸化して表面酸化膜６を形成する時や、トレンチ５内を絶縁層７で埋めてＣＭＰ法等で平坦化を行う時に、半導体基板１内に応力が働く。この応力は、トレンチ素子分離８を形成した後の種々の工程において増減すると考えられる。特に、図２（ａ）に示す工程で熱酸化によってゲート絶縁膜用の酸化膜１１を形成する時には、半導体基板１内に働く応力は著しく増大する。
【００４７】
本実施形態の製造方法では、ゲート絶縁膜用の酸化膜１１を形成した後に熱処理を行うことにより、酸化膜１１の形成に起因する応力や、トレンチ素子分離８の形成に起因する応力を低減することができ、駆動力が高い半導体装置を得ることができる。これにより、トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００４８】
なお、熱処理は、特に、酸化膜１１を形成した後からゲート電極１２を形成する前までの間に行われることが好ましい。この場合には、酸化膜１１の形成時に発生した応力を効果的に低減させることができる。なお、酸化膜１１を形成した後に、基板を冷却した後に熱処理温度まで加熱してもよいし、冷却せずに熱処理温度まで加熱してもよい。また、基板を炉から出し入れしてもよい。また、熱処理の条件は、しきい値電圧制御層１０の不純物が拡散して、不純物プロファイルが大きく変化しないような程度とすることが好ましい。
【００４９】
（第２の実施形態）
以下では、応力を低減する目的で、半導体基板の表面部にあらかじめ酸素を供給した後に熱処理を行うことによってゲート絶縁膜を形成する方法について、図３（ａ）〜図４（ｄ）を参照しながら説明する。図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）は、第２の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【００５０】
まず、図３（ａ）に示す工程で、トレンチ３５を形成する工程までを行う。具体的には、半導体基板（半導体層）３１の表面部を酸化して保護膜３２を形成する。続いて、化学的気相成長法（ＣＶＤ）法によって、保護膜３２上に半導体窒化物を堆積させることにより窒化膜３３を形成する。フォトリソグラフィ技術により、窒化膜３３上に、素子分離領域Ｒｉに開口を有するマスク３４を形成する。そして、マスク３４を用いて異方性エッチングを行うことにより、窒化膜３３および保護膜３２を貫通して、半導体基板３１の深さ０．３μｍまでを除去してなるトレンチ３５を形成する。
【００５１】
次に、図３（ｂ）に示す工程で、マスク３４を除去した後、熱酸化法によりトレンチ３５内に露出する半導体基板３１の表面上に表面酸化膜３６を形成する。続いて、高密度プラズマＣＶＤ法等により、基板上にトレンチ３５を埋める絶縁層３７を形成する。
【００５２】
次に、図３（ｃ）に示す工程で、ＣＭＰ法等により、絶縁層３７を平坦化する。絶縁層３７の平坦化は、窒化膜３３の上面が露出するまで行われる。その後、窒化膜３３を除去することにより、表面酸化膜３６および絶縁層３７からなるトレンチ素子分離３８が形成される。ここで、表面酸化膜３６はなくてもよい。
【００５３】
次に、図３（ｄ）に示す工程で、保護膜３２の上から、半導体基板３１のうちの素子形成領域Ｒｒに位置する部分に、注入エネルギー２０ＫｅＶでドーズ量３×１０１２  ／ｃｍ２程度のボロン（Ｂ）をイオン注入することにより、深さ０．１５μｍのしきい値電圧制御層４０を形成する。
【００５４】
次に、図４（ａ）に示す工程で、ウェットエッチングにより保護膜３２を除去する。
【００５５】
次に、図４（ｂ）に示す工程で、半導体基板３１のうちの深さ２ｎｍまでに位置する領域に、注入エネルギー０．２ＫｅＶでドーズ量１×１０１５  ／ｃｍ２の酸素（Ｏ）を注入することにより、酸素含有領域４１ａを形成する。ここで、酸素のイオン注入は、注入エネルギー０．１ＫｅＶ〜０．５ＫｅＶの範囲で行うことが好ましく、この場合には、半導体基板３１のうちの所望の深さまでに酸素を注入することができる。
【００５６】
次に、図４（ｃ）に示す工程で、７５０℃の温度で１分間程度の熱処理を行うことにより、半導体基板３１の上に、厚さ２ｎｍのゲート絶縁膜用の酸化膜４１を形成する。熱処理を７５０〜９００℃の温度において行うことにより、短時間で粘性の低いゲート絶縁膜用の酸化膜４１を形成することができる。
【００５７】
次に、図４（ｄ）に示す工程で、酸化膜４１の上に、ゲート長０．１３μｍで厚さ０．２μｍのゲート電極４２を形成する。その後、第１の実施形態と同様の方法を経ることによって半導体装置が形成される。
【００５８】
従来では、ゲート絶縁膜用の酸化膜を熱酸化により形成する工程において、半導体基板内に働く応力が著しく増大していた。それに対し、本実施形態では、半導体基板３１の上部にあらかじめ酸素を供給した後に熱処理を行うことにより、粘性の低いゲート絶縁膜の酸化膜を形成することができる。これにより、従来よりも働く応力が少なくなるので、駆動力が高い半導体装置を得ることができる。以上のことから、トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００５９】
なお、上述の説明では酸素をイオン注入する方法について述べたが、酸素をラジカルの状態にして半導体基板３１の上部に供給してもよい。この場合の熱処理温度はイオン注入の場合と同様である。この方法によっても、粘性の低いゲート絶縁膜を形成することができる。
【００６０】
（第３の実施形態）
以下では、第１の実施形態の方法に加えて、さらにトレンチ素子分離の内部に空孔を設けることにより応力を低減する方法について、図５（ａ）〜図６（ｄ）を参照しながら説明する。図５（ａ）〜（ｅ）および図６（ａ）〜（ｄ）は、第３の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【００６１】
まず、図５（ａ）に示す工程で、トレンチ５５を形成する工程までを行う。具体的には、半導体基板（半導体層）５１の表面部を酸化することにより、保護膜５２を形成する。続いて、化学的気相成長（ＣＶＤ）法によって、保護膜５２の上に半導体窒化物を堆積させることにより窒化膜５３を形成する。続いて、フォトリソグラフィ技術により、素子分離領域Ｒｉに開口を有するマスク５４を窒化膜５３上に形成する。そして、マスク５４を用いて異方性エッチングを行うことにより、窒化膜５３および保護膜５２を貫通して、半導体基板５１の深さ０．３μｍまでを除去してなる浅いトレンチ５５を形成する。
【００６２】
次に、図５（ｂ）に示す工程で、マスク５４を除去する。
【００６３】
次に、図５（ｃ）に示す工程で、ＣＶＤ法により、基板上にＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜からなる絶縁層５７ａを堆積させる。このとき、トレンチ５５内に空孔５６が生じる。ここで、ＨＴＯ膜はカバレッジが悪いため、ＨＴＯ膜の堆積速度は、トレンチ５５のうちの上部よりも下部の方で遅くなる。そのため、トレンチ５５の下部に空孔５６が残った状態でトレンチ５５の上部にＨＴＯ膜により蓋がされることになる。なお、ＨＴＯ膜のかわりに、常圧ＣＶＤ法による酸化膜を用いてもよい。
【００６４】
次に、図５（ｄ）に示す工程で、ＣＭＰ法等により、窒化膜５３の上面が露出するまで絶縁層５７ａを平坦化する。その後、窒化膜５３を除去することにより、空孔５６を有するトレンチ素子分離５７を形成する。
【００６５】
次に、図５（ｅ）に示す工程で、保護膜５２の上から、半導体基板５１のうち素子形成領域Ｒｒに位置する部分に、注入エネルギー２０ＫｅＶでドーズ量３×１０１２  ／ｃｍ２程度のボロン（Ｂ）をイオン注入することにより、深さ０．１５μｍのしきい値電圧制御層５８を形成する。
【００６６】
次に、図６（ａ）に示す工程で、保護膜５２を除去する。
【００６７】
次に、図６（ｂ）に示す工程で、８００℃の温度で５分間程度の酸化を行うことにより、半導体基板５１の上に厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜用の酸化膜５９を形成する。このとき、半導体基板５１は圧縮応力を受けるが、トレンチ素子分離５７のなかに空孔５６が存在しているために、圧縮応力は緩和される。
【００６８】
次に、図６（ｃ）に示す工程で、アルゴン雰囲気において、９５０℃の温度で３０分程度の熱処理を行うことにより、さらに半導体基板５１内に生じている応力を低減する。この熱処理は、第１の実施形態と同様の条件で行う。
【００６９】
次に、図６（ｄ）に示す工程で、酸化膜５９の上に、ポリシリコンからなりゲート長０．１３μｍで厚さ０．２μｍのゲート電極６０を形成する。その後、第１の実施形態と同様の工程を経ることによって、半導体装置が形成される。
【００７０】
次に、本実施形態の半導体装置の構造について、図７を参照しながら説明する。図７は、第３の実施形態におけるＣＭＯＳの半導体装置の構造を示す断面図である。
【００７１】
図７に示すように、本実施形態の半導体装置は、半導体基板（半導体層）５１と、半導体基板５１のうち素子分離領域Ｒｉに位置する部分を除去して設けられ、内部に空孔５６を有するトレンチ素子分離５７と、半導体基板５１のうち素子形成領域Ｒｒに位置する部分に設けられたＭＩＳＦＥＴ６１（素子）とを備えている。ここで、ＭＩＳＦＥＴ６１は、半導体基板５１の上に設けられたゲート絶縁膜用の酸化膜５９と、酸化膜５９の上に設けられたゲート電極６０と、半導体基板５１のうちゲート電極６０の側方に位置する領域に設けられたソース・ドレイン領域６２とを備えている。
【００７２】
本実施形態では、空孔５６を有するトレンチ素子分離５７を形成した後にゲート絶縁膜用の酸化膜５９を形成するため、ゲート絶縁膜用の酸化膜５９の形成時に半導体基板５１にかかる応力を緩和することができる。さらに、酸化膜５９を形成した後に第１の実施形態と同様の熱処理を行うことにより、半導体基板５１内に働く応力を低減することができる。これにより、駆動力が高い半導体装置を得ることができる。以上のことから、トランジスタの特性を少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００７３】
ここで、本実施形態の変形例について、図８を参照しながら説明する。図８は、第４の実施形態における半導体装置の変形例を示す断面図である。図８に示す半導体装置では、トレンチ素子分離６３が、シリコン窒化物（ＳｉＮ）、オゾンＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）またはＨＴＯからなる表面絶縁膜６４と、表面絶縁膜６４の内側に位置し、オゾンＮＳＧ（Ｎｏｎ  ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの熱膨張率の高い材質からなる絶縁層６５と、表面絶縁膜６４と絶縁層６５とのうち少なくとも１つよりも弾性率が低い低弾性領域６６とから構成されている。この構造を形成するときには、トレンチ５５の内表面を表面絶縁膜６４で覆い、表面絶縁膜６４の上に絶縁層６５を形成した後に、温度を低下させる。この冷却により、熱膨張率の高い絶縁層６５が収縮するので、表面絶縁層６４と絶縁層６５とのうち少なくとも１つよりも弾性率が低い低弾性領域が生じる。ここで、絶縁層６５の体積が小さくなることにより、トレンチ素子分離６３内の一部に空孔（図示せず）が生じてもよい。トレンチ素子分離６３がこのような構造を有していることにより、ゲート絶縁膜を形成した時に生じる応力を緩和することができる。
【００７４】
（第４の実施形態）
以下では、第１の実施形態の方法に加えて、さらに、半導体基板のうちトレンチ素子分離の下に位置する領域に欠陥を含む層を設けることにより応力を低減する方法について、図９（ａ）〜図１０（ｃ）を参照しながら説明する。図９（ａ）〜（ｅ）および図１０（ａ）〜（ｃ）は、第４の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【００７５】
まず、図９（ａ）に示す工程で、トレンチ７５を形成する工程までを行う。具体的には、半導体基板（半導体層）７１の表面を酸化することにより、保護膜７２を形成する。続いて、化学気相成長（ＣＶＤ）法によって、保護膜７２の上に半導体窒化物を堆積させることにより窒化膜７３を形成する。フォトリソグラフィ技術により、窒化膜７３の上に、素子分離領域Ｒｉに開口を有するマスク７４を形成する。そして、マスク７４を用いて異方性エッチングを行うことにより、窒化膜７３および保護膜７２を貫通して、半導体基板７１の深さ０．３μｍまでを除去してなる浅いトレンチ７５を形成する。
【００７６】
次に、図９（ｂ）に示す工程で、マスク７４の上から、注入エネルギー２０ＫｅＶでドーズ量１×１０１５  ／ｃｍ２程度のシリコンをイオン注入する。これにより、半導体基板７１のうちトレンチ７５の底面からの深さが０．２μｍである領域には欠陥が発生し、欠陥含有領域７６が形成される。ここで、シリコンのイオン注入は、１×１０１５  〜５×１０１５／ｃｍ２の範囲で行うことが好ましい。ここで、注入されるイオンとして、シリコンのかわりに、インジウム（Ｉｎ）やアンチモン（Ｓｂ）などの重いイオン種をイオン注入することにより、欠陥を発生させてもかまわない。ここで、重いイオン種としては、ボロンや砒素よりも相対的に質量数の大きなイオン種を用いる。
【００７７】
次に、図９（ｃ）に示す工程で、マスク７４を除去した後、高密度プラズマＣＶＤ法等により、基板上にトレンチ７５を埋める絶縁層（図示せず）を堆積する。そして、ＣＭＰ法等により、絶縁層の上部を窒化膜７３の上面が露出するまで行う。その後、窒化膜７３を除去することにより、トレンチ７５を埋めるトレンチ素子分離７７を形成する。
【００７８】
次に、図９（ｄ）に示す工程で、保護膜７２の上から、半導体基板７１のうち素子形成領域Ｒｒに位置する部分に、注入エネルギー２０ＫｅＶでドーズ量３×１０１２  ／ｃｍ２程度のボロン（Ｂ）をイオン注入することにより、深さ０．１５μｍのしきい値電圧制御層７８を形成する。
【００７９】
次に、図９（ｅ）に示す工程で、ウェットエッチングにより保護膜７２を除去する。
【００８０】
次に、図１０（ａ）に示す工程で、８００℃の温度で５分間程度の酸化を行うことにより、半導体基板７１の上に厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜用の酸化膜７９を形成する。このとき、半導体基板７１は応力を受けるが、半導体基板７１のうちトレンチ素子分離７７の下に位置する領域が欠陥含有領域７６となっているために、応力は緩和される。
【００８１】
次に、図１０（ｂ）に示す工程で、アルゴン雰囲気において、９５０℃の温度で３０分程度の熱処理を行うことにより、さらに半導体基板７１内に生じている応力を低減する。この熱処理は、第１の実施形態と同様の条件で行う。
【００８２】
次に、図１０（ｃ）に示す工程で、半導体基板７１の上に、ポリシリコンからなりゲート長０．１３μｍで厚さ０．２μｍのゲート電極８０を形成する。その後、第１の実施形態と同様の工程を経ることによって、半導体装置が形成される。
【００８３】
次に、本実施形態の半導体装置の構造について、図１１を参照しながら説明する。図１１は、第４の実施形態における半導体装置の構造を示す断面図である。
【００８４】
図１１に示すように、本実施形態の半導体装置は、半導体基板（半導体層）７１と、半導体基板７１のうち素子分離領域Ｒｉに位置する部分を除去して設けられたトレンチ素子分離７７と、半導体基板７１のうちトレンチ素子分離７７の下に位置する領域に設けられ、ソース・ドレイン領域８２とは異なる導電型を示すＳｉを含む欠陥含有領域７６と、半導体基板７１のうち素子形成領域Ｒｒに位置する部分に設けられたＭＩＳＦＥＴ８１（素子）とを備えている。ここで、ＭＩＳＦＥＴ８１は、半導体基板７１の上に設けられたゲート絶縁膜用の酸化膜７９と、酸化膜７９の上に設けられたゲート電極８０と、半導体基板７１のうちゲート電極８０の側方に位置する領域に設けられたソース・ドレイン領域８２とを備えている。また、欠陥含有領域７６内には、Ｓｉ、ＩｎあるいはＳｂなどの重いイオン種がイオン注入されることにより欠陥が生じている。
【００８５】
本実施形態では、欠陥含有領域７６を形成した後にゲート絶縁膜用の酸化膜７９を形成するため、ゲート絶縁膜用の酸化膜７９の形成時に半導体基板７１にかかる応力を緩和することができる。さらに、ゲート絶縁膜用の酸化膜７９を形成した後に第１の実施形態と同様の熱処理を行うことにより、半導体基板７１内に働く応力を低減することができる。これにより、駆動力が高い半導体装置を得ることができる。以上のことから、トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【００８６】
なお、欠陥含有領域７６の設けられている深さが深すぎると、ゲート絶縁膜用の酸化膜７９を形成した時に応力が緩和されにくくなる。一方、深さが浅すぎると、欠陥含有領域７６とソース・ドレイン領域との間の距離が近づくために、欠陥がリークパスとなってトランジスタの特性が悪化するおそれが生じる。これらの兼ね合いから、不純物含有領域７６は、トレンチ７５の底面から深さ０．１〜０．３μｍだけ離れて設けられていることが好ましい。
【００８７】
ここで、本実施形態の変形例について、図１２を参照しながら説明する。図１２は、第４の実施形態における製造工程のうち欠陥含有領域７６を形成する工程の変形例を示す断面図である。図１２に示すように、トレンチ９４の側面の上にＨＴＯからなるサイドウォール９５を形成した後にシリコンの注入を行ってもよい。この方法によると、欠陥含有領域９６とソース・ドレイン領域（図示せず）とをより長い距離だけ離間させることができる。
【００８８】
（その他の実施形態）
本発明では、上記第１〜第４の実施形態におけるしきい値電圧制御層を形成するためのイオン注入の工程において、ウエル層、チャネルストップ層またはパンチスルーストップ層などを同時に形成した場合でも、応力を低減する効果を得ることができる。チャネルストップ層とは、半導体装置の動作時にチャネル領域が他の領域にまで延びるのを止めるために設ける層であり、パンチスルーストップ層とは、半導体層の動作時に、空乏層が他の領域にまで延びるのを止めてパンチスルーの発生を阻止するための層である。
【００８９】
上記実施形態では、トレンチ素子分離を形成した後にしきい値電圧制御層を形成した。しかし、本発明では、しきい値電圧制御層を形成した後にトレンチ素子分離を形成しても、応力を低減する効果を得ることができる。
【００９０】
また、上記実施形態では半導体基板としてバルクＳｉの基板を用いたが、本発明の第１の実施形態および第２の実施形態ではＳＯＩ基板を用いてもよい。ＳＯＩ基板を用いた場合であっても、上述の効果と同様の効果を得ることができる。
【００９１】
【発明の効果】
本発明では、半導体基板１内に働く応力を低減することができるので、駆動力の高い半導体装置を得ることができる。これにより、トランジスタの特性のばらつきを少なくすることができるので、より正確にレイアウト設計を行うことができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、第１の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、第２の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｅ）は、第３の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｄ）は、第３の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図７】第３の実施形態におけるＣＭＯＳの半導体装置の構造を示す断面図である。
【図８】第４の実施形態における半導体装置の変形例を示す断面図である。
【図９】（ａ）〜（ｅ）は、第４の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図１０】（ａ）〜（ｃ）は、第４の実施形態におけるＣＭＯＳの半導体装置の製造方法を示す断面図である。
【図１１】第４の実施形態における半導体装置の構造を示す断面図である。
【図１２】第４の実施形態における製造工程のうち欠陥含有領域を形成する工程の変形例を示す断面図である。
【図１３】従来の半導体装置のうちのトレンチ素子分離の構造を示す断面図である。
【符号の説明】
１      半導体基板（半導体層）
２      保護膜
３      窒化膜
４      マスク
５      トレンチ
６      表面酸化膜
７      絶縁層
８      トレンチ素子分離
１０    しきい値電圧制御層
１１    酸化膜
１２    ゲート電極
１３    ソース領域
１４    ドレイン領域
１５    層間絶縁膜
１６    コンタクト
３１    半導体基板（半導体層）
３２    保護膜
３３    窒化膜
３４    マスク
３５    トレンチ
３６    表面酸化膜
３７    絶縁層
３８    トレンチ素子分離
４０    しきい値電圧制御層
４１ａ  酸素含有領域
４１    酸化膜
４２    ゲート電極
５１    半導体基板（半導体層）
５２    保護膜
５３    窒化膜
５４    マスク
５５    トレンチ
５６    空孔
５７ａ  絶縁層
５７    トレンチ素子分離
５８    しきい値電圧制御層
５９    酸化膜
６０    ゲート電極
６１    ＭＩＳＦＥＴ（素子）
６２    ソース・ドレイン領域
６３    トレンチ素子分離
６４    表面絶縁膜
６５    絶縁層
６６    低弾性領域
７１    半導体基板（半導体層）
７２    保護膜
７３    窒化膜
７４    マスク
７５    トレンチ
７６    欠陥含有領域
７７    トレンチ素子分離
７８    しきい値電圧制御層
７９    酸化膜
８０    ゲート電極
８１    ＭＩＳＦＥＴ（素子）
８２    ソース・ドレイン領域
９４    トレンチ
９５    サイドウォール
９６    欠陥含有領域
【図１】
2004273971.tif 000003
【図２】
2004273971.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004273971.tif 000009
【図８】
2004273971.tif 000010
【図９】
2004273971.tif 000011
【図１０】
2004273971.tif 000012
【図１１】
2004273971.tif 000013
【図１２】
2004273971.tif 000014
【図１３】
2004273971.tif 000015