(57)【要約】【課題】充電時間を短縮して、高速なデータ読出を実行する不揮発性記憶装置を提供する。【解決手段】データ読出時に、データ線ＤＢ，／ＤＢの電圧レベルを変化させるためのキャパシタＣｄａ，Ｃｄｂをそれぞれ設ける。また、キャパシタＣｄａ，Ｃｄｂと電気的に結合された信号線φｋｕを設ける。キャパシタＣｄａ，Ｃｄｂは容量結合により、信号線φｋｕの電圧レベルに応じてデータ線ＤＢ，／ＤＢを充電する。これにより、早期にデータ線ＤＢ，／ＤＢの充電を実行することができ、高速なデータ読出を実行することができる。【選択図】        図２
2004171625.tif 000002
【特許請求の範囲】
【請求項１】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
前記データ読出時に少なくとも１本、前記複数のメモリセルのうちの選択されたアドレスに対応する選択メモリセルを介して第１の電圧と接続される複数のビット線と、
前記複数のビット線に対応して共通に設けられ、前記データ読出時に前記複数のビット線のうちの前記少なくとも１本のビット線と電気的に結合されるデータ線と、
前記選択メモリセルとの比較に用いられる基準電流を生成する基準電流供給部と、
前記データ読出時に、第２の電圧と接続されて前記データ線に対して通過電流を供給するとともに、前記通過電流と前記基準電流供給部により生成された前記基準電流との電流差に応じた前記選択メモリセルの前記記憶データを読出すための差動増幅部と、
前記データ線に対応して設けられ、前記データ読出時に容量結合により前記データ線の電圧レベルを変化させるためのレベル調整回路とを備える、不揮発性記憶装置。
【請求項２】
前記レベル調整回路に対して前記電圧レベルの変化を指示するための信号線をさらに備え、
前記レベル調整回路は、前記データ線と前記信号線との間に設けられたキャパシタを含む、請求項１記載の不揮発性記憶装置。
【請求項３】
前記レベル調整回路は、前記データ読出時に所定期間経過後に前記キャパシタと前記データ線との接続を分離する分離部をさらに含む、請求項２記載の不揮発性記憶装置。
【請求項４】
前記差動増幅部は、前記データ読出時に前記データ線の電圧レベルを前記第１の電圧と前記第２の電圧との間に設定する、請求項１記載の不揮発性記憶装置。
【請求項５】
前記差動増幅部を活性化させる信号線をさらに備え、
前記レベル調整回路は、前記データ線と前記信号線との間に設けられたキャパシタを含む、請求項１記載の不揮発性記憶装置。
【請求項６】
各前記ビット線および前記データ線の少なくとも一方に対応して設けられ、前記データ読出時に各前記ビット線および前記データ線の前記少なくとも一方の電圧レベルを所定の電圧レベルに維持するためのクランプ回路をさらに備える、請求項１記載の不揮発性記憶装置。
【請求項７】
前記クランプ回路は、所定電圧と各前記ビット線および前記データ線の前記少なくとも一方との間に設けられたダイオード素子を含む、請求項６記載の不揮発性記憶装置。
【請求項８】
前記クランプ回路は、所定電圧と各前記ビット線および前記データ線の前記少なくとも一方との間に設けられた電界効果型トランジスタを含み、
前記電界効果型トランジスタのゲートは、各前記ビット線および前記データ線の前記少なくとも一方と電気的に結合される、請求項６記載の不揮発性記憶装置。
【請求項９】
前記複数のメモリセルの各々は、磁気的に書込まれた記憶データのレベルに応じて電気抵抗が変化する磁気抵抗素子を有する、請求項１記載の不揮発性記憶装置。
【請求項１０】
前記複数のメモリセルの各々は、
書込まれる記憶データのレベルに応じて供給されるデータ書込電流によって、発熱する加熱素子と、
前記加熱素子によって加熱されて、異なる電気抵抗の２つの相状態の間を遷移可能な相変化素子とを有する、請求項１記載の不揮発性記憶装置。
【請求項１１】
前記複数のメモリセルの各々は、記憶データのレベルに応じてターンオンする際の閾値電圧が異なるトランジスタセルを有する、請求項１記載の不揮発性記憶装置。
【請求項１２】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
前記データ読出時に少なくとも１本、前記複数のメモリセルのうちの選択されたアドレスに対応する選択メモリセルを介して第１の電圧と接続される複数のビット線と、
前記複数のビット線に対応して共通に設けられ、前記データ読出時に前記複数のビット線のうちの前記少なくとも１本のビット線と電気的に結合されるデータ線と、
前記選択メモリセルとの比較に用いられる基準電流を生成する基準電流供給部と、
前記データ読出時に、第２の電圧と接続されて前記データ線に対して通過電流を供給するとともに、前記通過電流と前記基準電流供給部により生成された前記基準電流との電流差に応じた前記選択メモリセルの前記記憶データを読出すための差動増幅部と、
前記データ線に対応して設けられた、前記データ線とゲートとを電気的に結合する絶縁ゲート型電界効果型トランジスタで構成される容量素子と、
前記容量素子のソースおよびドレインと電気的に結合される信号線とをさらに備え、
前記容量素子は、前記データ線の電圧レベルを所定期間上昇させる、不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置に関し、より特定的には、高速なデータ読出が可能な不揮発性記憶装置に関する。
【０００２】
【従来の技術】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）デバイス（たとえば、非特許文献１参照）や薄膜のカルコゲナイドという材料を用いて相転移によるデータ記憶を実行する可変抵抗メモリデバイスや等が特に注目されている（たとえば、非特許文献２参照。）。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である。
【０００４】
一例としてＭＴＪメモリセル（ＭＴＪ：Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）の記憶データを読出すためには、記憶データレベルに対応した電気抵抗（すなわち記憶データ）に応じて変化するＭＴＪメモリセルの通過電流に基づいて、データ読出が実行される。
【０００５】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ  Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００  ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ＴＡ７．２），ｐ．１２８−１２９。
【０００６】
【非特許文献２】
長広泰明「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス，日経ＢＰ社，２００２年３月号，ｐ．６５−７８。
【０００７】
【発明が解決しようとする課題】
一方、大容量のメモリアレイにおいては、行もしくは列に対応して設けられる複数のビット線と、複数のビット線に対応して共通に設けられ、記憶データを検知する回路と接続されるデータ線とを配置する構成が一般的である。当該構成において、データ読出時には、上述したようにデータ線および選択ビット線に対して所定電圧レベルまで充電することによりメモリセルに対して通過電流が供給される。これに伴い、所定電圧レベルにまで充電するための充電期間が必要となる。この充電期間は、メモリアレイの大容量化の要求に伴うデータ線やビット線等の信号線の配線長の延長に従って長期間となり、高速なデータ読出を実行することができないという問題がある。
【０００８】
本発明の目的は、データ読出開始時からのデータ線およびビット線等の信号線の充電時間を短縮し、高速なデータ読出を可能とする不揮発性記憶装置を提供する。
【０００９】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、複数のメモリセルと、複数のビット線と、データ線と、基準電流供給部と、差動増幅部と、レベル調整回路とを含む。複数のメモリセルは、各々において、データ読出時に記憶データに応じた通過電流が流れる。複数のビット線は、データ読出時に少なくとも１本、複数のメモリセルのうちの選択されたアドレスに対応する選択メモリセルを介して第１の電圧と接続される。データ線は、複数のビット線に対応して共通に設けられ、データ読出時に複数のビット線のうちの少なくとも１本のビット線と電気的に結合される。基準電流供給部は、選択メモリセルとの比較に用いられる基準電流を生成する。差動増幅部は、データ読出時に、第２の電圧と接続されてデータ線に対して通過電流を供給するとともに、通過電流と基準電流供給部により生成された基準電流との電流差に応じた選択メモリセルの記憶データを読出す。レベル調整回路は、データ線に対応して設けられ、データ読出時に容量結合によりデータ線の電圧レベルを変化させる。
【００１０】
また、不揮発性記憶装置は、複数のメモリセルと、複数のビット線と、データ線と、基準電流供給部と、差動増幅部と、容量素子と、信号線とを含む。複数のメモリセルは、各々において、データ読出時に記憶データに応じた通過電流が流れる。複数のビット線は、データ読出時に少なくとも１本、複数のメモリセルのうちの選択されたアドレスに対応する選択メモリセルを介して第１の電圧と接続される。データ線は、複数のビット線に対応して共通に設けられ、データ読出時に複数のビット線のうちの少なくとも１本のビット線と電気的に結合される。基準電流供給部は、選択メモリセルとの比較に用いられる基準電流を生成する。差動増幅部は、データ読出時に、第２の電圧と接続されてデータ線に対して通過電流を供給するとともに、通過電流と基準電流供給部により生成された基準電流との電流差に応じた選択メモリセルの記憶データを読出す。容量素子は、データ線に対応して設けられ、データ線とゲートとを電気的に結合する絶縁ゲート型電界効果型トランジスタで構成される。信号線は、容量素子のソースおよびドレインと電気的に結合される。また、容量素子は、データ線の電圧レベルを所定期間上昇させる。
【００１１】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図中における同一符号は、同一または相当部分を示すものとする。
【００１２】
［実施の形態１］
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１３】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１４】
図１を参照して、本発明の実施の形態１に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、入力データＤＩＮの入力および出力データＤＯＵＴの出力を実行する。
【００１５】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００１６】
メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびディジット線ＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、相補のビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰが配置される。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ディジット線ＤＬ、およびビット線対ＢＬＰの配置が示される。
【００１７】
ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とをさらに備える。
【００１８】
読出／書込制御回路３０および３５は、メモリアレイ１０に対してデータ書込動作を行なうための回路群、およびメモリアレイ１０からデータ読出を行なうための回路群（以下、「データ読出回路系」とも称する）を総称したものである。
【００１９】
ディジット線ＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、接地電圧ＧＮＤと結合される。
【００２０】
図２は、本発明の実施の形態１に従うデータ読出回路系の構成図である。
図２を参照して、各メモリセル列に対応して、互いに相補のビット線ＢＬおよび／ＢＬによって構成されるビット線対ＢＬＰが配置される。
【００２１】
メモリセルＭＣは、奇数列においてビット線ＢＬと接続され、偶数列においてビット線／ＢＬと接続されるように、１行おきに交互配置される。メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセス素子（アクセストランジスタ）ＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００２２】
図２においては、第１，２番目のメモリセル行に対応する、ワード線ＷＬ１，ＷＬ２、ディジット線ＤＬ１，ＤＬ２および第ｊ番目（ｊ：自然数）のメモリセル列に対応するビット線ＢＬｊ，／ＢＬｊ、ならびに、対応するメモリセルＭＣ、メモリセルＭＣの比較対象として設けられるダミーメモリセルＤＭＣが代表的に示される。
【００２３】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
【００２４】
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００２５】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００２６】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００２７】
データ書込時においては、ワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００２８】
図４は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００２９】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ  Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ  Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３０】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３１】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３２】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図３に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００３３】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００３４】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００３５】
再び、図２を参照して、メモリアレイ１０には、上述したようにメモリセルＭＣおよびダミーメモリセルＤＭＣが配置される。すなわち、ダミーメモリセルＤＭＣは、２行にわたって、正規のメモリセルＭＣとメモリセル列を共有するように配置される。
【００３６】
ダミーメモリセルの行にそれぞれ対応して、ダミーワード線ＤＷＬ１およびＤＷＬ２が配置される。ダミーワード線ＤＷＬ１に対応するダミーメモリセル群は、対応するビット線／ＢＬｊと接地電圧ＧＮＤとの間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよびダミーアクセス素子（アクセストランジスタ）ＡＴＲｄを有する。ダミーアクセス素子ＡＴＲｄは、ビット線ＢＬの選択時に活性化されるダミーワード線ＤＷＬ１に応じてオンする。
【００３７】
これに対して、ダミーワード線ＤＷＬ２に対応するダミーメモリセル群は、対応するビット線ＢＬｊと接地電圧ＧＮＤとの間に接続される、ダミー磁気抵抗素子ＴＭＲｄおよび、ダミーアクセス素子（アクセストランジスタ）ＡＴＲｄを有する。ダミーアクセス素子ＡＴＲｄは、ビット線／ＢＬの選択時に活性化されるダミーワード線ＤＷＬ２に応じてオンする。
【００３８】
各ダミーメモリセルＤＭＣの電気抵抗Ｒｍは、Ｒｍ＝Ｒｍｉｎ＋（ΔＲ／２）に設計される。たとえば、電気抵抗Ｒｍｉｎに対応するデータを記憶した、メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲによってダミー磁気抵抗素子ＴＭＲｄを構成し、かつ、ダミーアクセス素子ＡＴＲｄのオン抵抗をアクセストランジスタＡＴＲよりもΔＲ／２大きく設定することによって、ダミーメモリセルＤＭＣが構成される。あるいは、ダミーアクセス素子ＡＴＲｄとアクセストランジスタＡＴＲのオン抵抗を同様に設計し、ダミー磁気抵抗素子ＴＭＲｄを、電気抵抗Ｒｍｉｎに対応するデータを記憶するトンネル磁気抵抗素子ＴＭＲと電気抵抗がΔＲ／２の固定抵抗との直列接続によって、ダミーメモリセルＤＭＣを構成することもできる。上記設計に基づいてデータ読出時には、選択メモリセルの通過電流との比較対象となる基準電流がこのダミーメモリセルＤＭＣを通過する。
【００３９】
また、本発明の実施の形態１に従うデータ読出回路系は、各メモリセル列に対応して配置されるコラム選択ゲートＣＳＧと、メモリアレイ１０に隣接して配置される相補のデータ線ＤＢおよび／ＤＢと、データ線を通過する通過電流差に応じて、読出データＤｔ，／Ｄｔを出力する差動増幅部６０がさらに設けられる。
データ線ＤＢおよび／ＤＢは、データ線対ＤＢＰを構成する。
【００４０】
コラム選択ゲートＣＳＧは、ビット線ＢＬおよび／ＢＬの他端側と、データ線ＤＢおよび／ＤＢとの間にそれぞれ接続されるトランジスタ４０，４１を含み、それぞれのゲートは，対応するコラム選択線ＣＳＬの活性化に応答してオンする。たとえば、コラム選択ゲートＣＳＧｊは、コラム選択線ＣＳＬｊの活性化に応答して、対応するビット線ＢＬｊおよび／ＢＬｊの他端側をデータ線ＤＢおよび／ＤＢとそれぞれ接続する。
【００４１】
また、差動増幅器６０は、データ線ＤＢおよび／ＤＢと接続され、データ線ＤＢおよび／ＤＢの通過電流差を増幅して、ノードＮ０および／Ｎ０間の電圧差に変換する。
【００４２】
差動増幅器６０は、ノードＮ０およびデータ線ＤＢの間に接続されたＮチャネルＭＯＳトランジスタ６１と、ノード／Ｎ０とデータ線／ＤＢとの間に接続されたＮチャネルＭＯＳトランジスタ６２と、ノードＮｓｐおよびノードＮ０の間に接続されるＰチャネルＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード／Ｎ０の間に接続されるＰチャネルＭＯＳトランジスタ６４と、電源電圧ＶＣＣおよびノードＮｓｐの間に接続されるＰチャネルＭＯＳトランジスタ６５とを有する。
【００４３】
トランジスタ６３および６４の各々のゲートは、ノード／Ｎ０と接続される。
トランジスタ６３および６４は、カレントミラー回路を構成し、ノードＮ０および／Ｎ０の各々に対して、同一電流を供給しようとする。
【００４４】
トランジスタ６１および６２の各々のゲートには、Ｖｒｅｆ発生回路５５によって生成される固定された基準電圧Ｖｒｅｆが入力される。トランジスタ６１および６２は、データ線ＤＢおよび／ＤＢを基準電圧以下に維持するとともに、データ線ＤＢおよび／ＤＢの通過電流差を増幅して、ノードＮ０および／Ｎ０間の電圧差に変換する。
【００４５】
トランジスタ６５のゲートへは、行デコーダ２０によってデータ読出動作時に「Ｌ」レベルに活性化されるセンスイネーブル信号／ＳＥが入力される。トランジスタ６５は、センスイネーブル信号／ＳＥの活性化（「Ｌ」レベル）に応答して動作電流を供給して、差動増幅器６０を動作させる。
【００４６】
また、データ読出時にデータ線ＤＢおよび／ＤＢの電圧レベルを変化させるレベル調整回路７１がデータ線ＤＢおよび／ＤＢに対して設けられる。
【００４７】
レベル調整回路７１は、電圧レベルの変化を指示するための信号線φｋｕと、データ線ＤＢに対応して設けられ、データ線ＤＢと信号線φｋｕとの間に配置されるキャパシタＣｄａと、データ線／ＤＢに対応して設けられ、データ線／ＤＢと信号線φｋｕとの間に配置されるキャパシタＣｄｂとを含む。
【００４８】
また、ビット線対ＢＬＰｊに対応して設けられ、ビット線ＢＬｊおよび／ＢＬｊをプリチャージするプリチャージユニットＰＧＵｊが設けられる。プリチャージユニットＰＧＵｊは、プリチャージゲートＰＧ，ＰＧｊおよびイコライズゲートＥＧを含む。各プリチャージゲートＰＧおよび／ＰＧは、ビット線プリチャージ信号ＢＬＥＱに応答して、対応するビット線ＢＬおよび／ＢＬの一端側を接地電圧ＧＮＤと結合する。また、イコライズゲートＥＧは、ビット線プリチャージ信号ＢＬＥＱに応答して、ビット線ＢＬと／ＢＬとを電気的に結合する。
【００４９】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（たとえば、電源電圧ＶＣＣ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００５０】
次に、本発明の実施の形態１に従うＭＴＪメモリセルからのデータ読出動作について説明する。
【００５１】
図５のタイミングチャートを用いて、本発明の実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【００５２】
本例においては、第１行・第ｊ列がデータ読出対象に選択された場合の動作について代表的に説明する。
【００５３】
図５を参照して、データ読出前においては、各ワード線ＷＬは非活性化されているので、ビット線ＢＬおよび／ＢＬと、メモリセルＭＣおよびダミーメモリセルＤＭＣの間は切離される。また、ビット線プリチャージ信号ＢＬＰＲが活性化されているので、ビット線ＢＬおよび／ＢＬの各々は、接地電圧ＧＮＤへプリチャージされる。
【００５４】
さらに、各コラム選択線ＣＳＬも非活性化されているので、データ線ＤＢおよび／ＤＢは、各ビット線ＢＬおよび／ＢＬから切離されている。
【００５５】
データ読出時には、ビット線プリチャージ信号ＢＬＰＲは非活性化されて、各ビット線ＢＬ，／ＢＬは、接地電圧ＧＮＤから切り離される。さらに、アドレス選択に応じて、選択行のワード線、選択列のコラム選択線およびダミーワード線ＤＷＬ１およびＤＷＬ２の一方が選択的に活性化される。また、制御信号ＳＥ（「Ｈ」レベル）の反転信号／ＳＥが「Ｌ」レベルに設定され、差動増幅器６０が活性化される。
【００５６】
これに応じて、データ線ＤＢおよび選択列のビット線ＢＬは、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの一方を介して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの間に電気的に結合される。同様に、データ線ＤＢおよび選択列のビット線／ＢＬは、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの他方を介して、電源電圧ＶＣＣおよび接地電圧ＧＮＤの間に電気的に結合される。これに伴い、選択されたメモリセルＭＣには記憶データに応じた通過電流が供給され、ダミーメモリセルＤＭＣには基準電流が供給される。なお、基準電流が通過する際、差動増幅器６０−データ線ＤＢ（／ＤＢ）−コラム選択ゲートＣＳＧ−ビット線ＢＬ（／ＢＬ）−ダミーメモリセルＤＭＣ−接地電圧ＧＮＤは、基準電流供給部を構成する。
【００５７】
このとき信号線φｋｕが活性化される。これに従いビット線およびデータ線の電圧レベルがキャパシタＣｄａおよびＣｄｂによる容量結合によって瞬時に上昇させられる。
【００５８】
これに伴い、時刻Ｔ０において、検知可能な記憶データに応じた通過電流差を速やかにデータ線ＤＢおよび／ＤＢに対して生じさせる。
【００５９】
このデータ線ＤＢおよび／ＤＢの通過電流差に応じて、差動増幅器６０のノードＮ０および／Ｎ０の間に、選択されたメモリセルＭＣの記憶データに応じた電圧差が発生する。この結果、差動増幅器６０は、選択されたメモリセルＭＣの記憶データのレベルを反映した読出データＤｔ，／Ｄｔを生成する。
【００６０】
したがって、図５に示すように、レベル調整回路７１を設けることにより、設けていない場合に検知可能な通過電流差が生じる時刻Ｔ１よりも早い時刻Ｔ０から記憶データに応じた通過電流差が生じることになる。これに伴い、高速なデータ読出動作を実行することができる。
【００６１】
なお、データ線ＤＢとダミーメモリセルＤＭＣが接続された場合でも、差動増幅器６０の入力側とデータ線ＤＢおよび／ＤＢとの間の接続を特に切換えなくとも、選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣの通過電流差に基づいた同様のデータ読出動作が実行できる。
【００６２】
一方、ビット線ＢＬｊおよび／ＢＬｊ間、ならびにデータ線ＤＢおよび／ＤＢ間には電圧差は生じず、データ線ＤＢ，／ＤＢおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈはトランジスタ６１，６２のしきい値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣで生じる電圧降下に相当する。基準電圧Ｖｒｅｆはトンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえば約４００ｍＶ程度となるように設定される。これにより、過電圧印加によるメモリセル破壊を回避して、動作信頼性を向上できる。
【００６３】
以上説明したように、実施の形態１に従う構成においては、データ読出時に信号線φｋｕを活性化して、キャパシタＣｄａおよびＣｄｂの容量結合によってビット線およびデータ線の電圧レベルを上昇させることにより、データ線対ＤＢＰの充電時間を短縮する。すなわち、ビット線およびデータ線を所定の電圧レベルに充電する充電時間を短縮する。これにより、高速なデータ読出を実行することができる。
【００６４】
また、本構成は、データ線ＤＢ，／ＤＢにそれぞれ対応してキャパシタを設けてビット線およびデータ線の電圧レベルを上昇させる構成とすることにより、各ビット線ＢＬ，／ＢＬに対応してキャパシタを設ける構成よりも回路の部品点数を削減することができ、効率的なレイアウトが可能である。
【００６５】
また、データ線ＤＢ以外に各ビット線ＢＬに対応して、さらにキャパシタを設けることも可能である。この場合には、データ線ＤＢ，／ＤＢの充電期間をさらに短縮することが可能であり、さらに高速なデータ読出動作を実行することができる。なお、本実施の形態においては、一例として相補のビット線ＢＬ，／ＢＬが共に選択されてデータ読出を実行する構成について説明したが、本構成に限らず複数のビット線の中から選択メモリセルと接続される少なくとも１本のビット線を選択し、基準電流との比較に応じてデータ読出を実行する構成についても適用可能である。この場合においては、基準電流は定電流回路を用いて生成することも可能である。以下の変形例においても同様である。
【００６６】
［実施の形態１の変形例１］
図６は、本発明の実施の形態１の変形例１に従うデータ読出回路系の構成図である。
【００６７】
図６を参照して、実施の形態１の変形例１に従うデータ読出回路系は、実施の形態１のデータ読出回路系と比較して、レベル調整回路７１のキャパシタＣｄａおよびＣｄｂが、制御信号ＳＥを伝達する信号線ＳＥＬと電気的に接続される点と、インバータＩＶを介して、差動増幅部６０のトランジスタ６５に対して制御信号ＳＥの反転信号／ＳＥが入力される点とが異なる。この結果、信号線φＫｕの配置が不要となり削除される。
【００６８】
図７のタイミングチャートを用いて、本発明の実施の形態１の変形例１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【００６９】
データ読出前については、上記の実施の形態１で説明したデータ読出回路系と同様であるのでその説明は繰り返さない。
【００７０】
上記の実施の形態１に従うデータ読出回路系と比較して異なる点は、差動増幅部の活性化タイミングと同じタイミングで、キャパシタＣｄａおよびＣｄｂの容量結合によって、ビット線およびデータ線が上昇する点である。その他の点については同様であるのでその説明は繰り返さない。
【００７１】
このような構成とすることにより、上記の実施の形態１に従うデータ読出動作と同様に、高速かつ高精度にデータ読出を実行することができる。また、信号線φｋｕの代わりに差動増幅器６０を活性化する制御信号／ＳＥを伝達する信号線を汎用して、キャパシタＣｄａ，Ｃｄｂの容量結合によってビット線およびデータ線の電圧レベルを上昇させることができるため部品点数を削減することが可能となる。
【００７２】
［実施の形態１の変形例２］
本発明の実施の形態１においては、信号線φｋｕに基づいてキャパシタＣｄａおよびＣｄｂの容量結合により対応するビット線およびデータ線の電圧レベルを上昇させる構成について説明した。しかし、入力される信号線φｋｕの電圧レベルによってはビット線およびデータ線の電圧レベルが上昇しすぎてしまい、メモリセルが有する薄膜の磁性体を破壊してしまう可能性もある。
【００７３】
本実施の形態１の変形例２は、ビット線ＢＬおよび／ＢＬの電圧レベルを所定の電圧レベル値以下に設定することにより磁性体の破壊を抑止しつつ、データ読出を実行する構成について説明する。
【００７４】
図８は、本発明の実施の形態１の変形例２に従うデータ読出回路系の構成図である。
【００７５】
図８を参照して、本発明の実施の形態１の変形例２に従うデータ読出回路系は、図２のデータ読出回路系と比較して、ビット線クランプ回路ＢＬＣＬＰとデータ線クランプ回路ＤＢＣＬＰをさらに設けた点が異なる。その他の点は実施の形態１の変形例１のデータ読出回路系と同様であるのでその説明は繰り返さない。
【００７６】
ビット線クランプ回路ＢＬＣＬＰは、いわゆるダイオード接続されたトランジスタ８０および８１を含む。
【００７７】
具体的には、トランジスタ８０は、接地電圧ＧＮＤとビット線／ＢＬとの間に接続され、そのゲートは、ビット線／ＢＬと接続される。トランジスタ８１は、接地電圧ＧＮＤとビット線ＢＬとの間に接続され、そのゲートは、ビット線ＢＬと接続される。
【００７８】
また、データ線クランプ回路ＤＢＣＬＰは、いわゆるダイオード接続されたトランジスタ８２および８３を含む。具体的には、トランジスタ８２は、接地電圧ＧＮＤとデータ線ＤＢとの間に接続され、そのゲートは、データ線ＤＢと接続される。トランジスタ８３は、接地電圧ＧＮＤとデータ線／ＤＢとの間に接続され、そのゲートは、データ線／ＤＢと接続される。
【００７９】
ビット線クランプ回路ＢＬＣＬＰは、ビット線ＢＬおよび／ＢＬを所定電圧レベル以下に降下させる。また、データ線クランプ回路ＤＢＣＬＰは、データ線ＤＢおよび／ＤＢを所定電圧レベル以下に降下させる。
【００８０】
この所定電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”を  上述したいわゆるダイオードのオン電圧として設定される。
【００８１】
このような構成とすることにより、ビット線およびデータ線の電圧レベルの上昇を所定電圧レベル以下に抑制することによりメモリセルが有する薄膜の磁性体の破壊を防止し、実施の形態１の変形例１に従うデータ読出動作よりも安定的にデータ読出を実行することができる。
【００８２】
なお、本実施の形態１の変形例２は、実施の形態１およびその他の変形例にも同様に適用可能である。
【００８３】
図９は、本実施の形態１の変形例２の他の構成に従うデータ読出回路系の構成図である。
【００８４】
図９を参照して、本実施の形態１の変形例２の他の構成に従うデータ読出回路系は、上記図８のデータ読出回路系の構成と比較して、ビット線クランプ回路ＢＬＣＬＰをビット線クランプ回路ＢＬＣＬＰ＃に置換した点と、データ線クランプ回路ＤＢＣＬＰをデータ線クランプ回路ＤＢＣＬＰ＃に置換した点とが異なる。
【００８５】
ビット線クランプ回路ＢＬＣＬＰ＃は、ビット線クランプ回路ＢＬＣＬＰと比較して、ダイオード接続されたトランジスタ８０，８１の代わりに通常のダイオード８０＃，８１＃を設けた点が異なる。なお、ダイオード８０＃，８１＃は、アノード側が接地電圧ＧＮＤと電気的に結合され、カソード側がビット線ＢＬｊ，／ＢＬｊと電気的に結合されている。
【００８６】
データ線クランプ回路ＤＢＣＬＰ＃は、データ線クランプ回路ＤＢＣＬＰと比較して、ダイオード接続されたトランジスタ８２，８３の代わりに通常のダイオード８２＃，８３＃を設けた点が異なる。なお、ダイオード８２＃，８３＃は、アノード側が接地電圧ＧＮＤと電気的に結合され、カソード側がデータ線ＤＢ，／ＤＢと電気的に結合されている。
【００８７】
すなわち、ダイオード接続されたトランジスタの代わりに通常のトランジスタを用いた点が異なり、その他の動作等については、上記で説明したのと同様である。
【００８８】
なお、本構成においては、ビット線クランプ回路ＢＬＣＬＰおよびデータ線クランプ回路ＤＢＣＬＰを用いて所定の電圧レベル以下に降下させる構成について説明したが、これに限られず、ビット線クランプ回路ＢＬＣＬＰおよびデータ線クランプ回路ＤＢＣＬＰを用いて所定の電圧レベル以上に上昇させる構成とすることも可能である。
【００８９】
［実施の形態１の変形例３］
本発明の実施の形態１のデータ読出回路系の構成においては、信号線φｋｕに基づいてキャパシタＣｄａおよびＣｄｂが充電され、容量結合によって対応するビット線およびデータ線の電圧レベルが上昇する構成について説明した。しかし、キャパシタＣｄａおよびＣｄｂは、データ線等の充電以降はビット線およびデータ線の負荷容量となりデータ読出動作の遅延をもたらす場合も考えられる。
【００９０】
本発明の実施の形態１の変形例３は、実施の形態１および上記の変形例よりも高速にデータ読出動作を実行する構成について説明する。
【００９１】
図１０は、本発明の実施の形態１の変形例３に従うデータ読出回路系の構成図である。
【００９２】
図１０を参照して、本発明の実施の形態１の変形例３に従うデータ読出回路系は、図２のデータ読出回路系と比較して、レベル調整回路７１をそれぞれレベル調整回路７１＃に置換した点が異なる。その他の点は実施の形態１のデータ読出回路系と同様であるのでその説明は繰り返さない。
【００９３】
レベル調整回路７１＃は、レベル調整回路７１と比較して、さらにトランジスタＣＴｄａ，ＣＴｄｂをさらに含む点が異なる。
【００９４】
キャパシタＣｄａとトランジスタＣＴｄａとは、信号線φｋｕとデータ線ＤＢとの間に直列に接続される。また、トランジスタＣＴｄａのゲートは制御信号φｃの入力を受ける。一方、キャパシタＣｄｂとトランジスタＣＴｄｂとは、信号線φｋｕとデータ線／ＤＢとの間に直列に接続される。また、トランジスタＣＴｄｂのゲートは制御信号φｃの入力を受ける。
【００９５】
図１１のタイミングチャートを用いて、本発明の実施の形態１の変形例３に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【００９６】
データ読出前については、制御信号φｃは「Ｈ」レベルに設定されている。これに伴い、上記の図７で説明したのと同様にキャパシタＣｄａおよびＣｄｂの容量結合によって、データ線ＤＢおよび／ＤＢの電圧レベルが上昇する。次に所定レベルまで容量結合により充電された時刻Ｔ０において、制御信号φｃは「Ｌ」レベルに設定される。これに伴い、トランジスタＣＴｄａおよびＣＴｄｂのそれぞれにより、キャパシタＣｄａおよびＣｄｂとデータ線ＤＢおよび／ＤＢとの間の電気的な接続が切断（分離）される。したがって、この時以降のデータ読出動作においては、キャパシタＣｄａおよびＣｄｂは負荷容量とはならない。本例においては、読出データＤｔ，／Ｄｔの電圧レベル差が生じ始める時刻Ｔ０の後の時刻Ｔ２に読出データが生成され、上記実施の形態１およびその変形例の構成よりも高速なデータ読出動作を実行することができる。
【００９７】
［実施の形態１の変形例４］
上記の実施の形態１のデータ読出回路系においては、キャパシタＣｄａおよびＣｄｂを用いて容量結合により所定の電圧レベルにビット線およびデータ線を充電する構成について説明した。本実施の形態１の変形例４のデータ読出回路系においては、絶縁ゲート型電界効果トランジスタで構成される容量素子（以下、ＭＩＳキャパシタとも称する）を用いて、ビット線およびデータ線を充電する構成について説明する。
【００９８】
図１２は、本発明の実施の形態１の変形例４に従うデータ読出回路系の構成図である。
【００９９】
図１２を参照して、本発明の実施の形態１の変形例４に従うデータ読出回路系は、図２のデータ読出回路系と比較して、レベル調整回路７１をレベル調整回路７１ａに置換した点が異なる。その他の点は実施の形態１の変形例１と同様であるのでその説明は繰り返さない。
【０１００】
レベル調整回路７１ａは、レベル調整回路７１と比較して、キャパシタＣｄａ，Ｃｄｂの代わりにＭＩＳキャパシタＣｍａ，Ｃｍｂを設けた点が異なる。ＭＩＳキャパシタＣｍａは、データ線ＤＢとゲートが電気的に結合され、ソースおよびドレインは信号線φｋｕと電気的に結合される。また、ＭＩＳキャパシタＣｍｂは、データ線／ＤＢとゲートが電気的に結合され、ソースおよびドレインはデータ線／ＤＢと信号線φｋｕと電気的に結合される。なお、本例においては、ＭＩＳキャパシタＣｍａ，Ｃｍｂは、ＮチャンネルＭＩＳキャパシタとする。
【０１０１】
ここで、ＭＩＳキャパシタの特性について説明すると、ゲート電圧が閾値電圧を超えた場合にチャネルが形成され、ＭＩＳキャパシタは容量素子として駆動する。一方、ゲート電圧がソースおよびドレイン電圧に閾値電圧を加えた電圧レベルより低い場合には、チャネルは形成されず、ＭＩＳキャパシタは容量素子として駆動しない。
【０１０２】
本構成においては、データ読出時直後は、データ線ＤＢ，／ＤＢの電圧レベルの上昇に伴い、ＭＩＳキャパシタＣｍａ，Ｃｍｂにチャネルが形成される。これにともない、ＭＩＳキャパシタＣｍａ，Ｃｍｂは、容量素子として容量結合により、信号線φｋｕの電圧レベルに応じてデータ線ＤＢ，／ＤＢを充電する。
【０１０３】
その後、信号線φｋｕは、電源電圧ＶＣＣレベルに振幅する。これに伴い、ＭＩＳキャパシタＣｍａ，Ｃｍｂのゲートよりも信号線φｋｕの電圧レベルが高くなるため、上述したようにＭＩＳキャパシタＣｍａ，Ｃｍｂは容量素子として駆動しない。すなわち、ＭＩＳキャパシタＣｍａ，Ｃｍｂはオフ状態となる。
【０１０４】
したがって、充電期間中に当該ＭＩＳキャパシタは、所定レベルにデータ線を充電するまではオン状態であり、それ以降はオフ状態となるため、データ線充電後の不要な負荷容量とならず、変形例３の構成と同様、高速なデータ読出を実行することができる。
【０１０５】
また、信号線φｋｕで電圧レベルを調整する必要もなく、部品点数を削減することができる。
【０１０６】
［実施の形態１の変形例５］
本発明の実施の形態１の変形例５は、ＭＩＳキャパシタＣｍａおよびＣｍｂによる容量結合によって対応するビット線およびデータ線の電圧レベルが上昇する他の構成について説明する。
【０１０７】
図１３は、本発明の実施の形態１の変形例５に従うデータ読出回路系の構成図である。
【０１０８】
図１３を参照して、本発明の実施の形態１の変形例５に従うデータ読出回路系は、実施の形態１の変形例４に従うデータ読出回路系と比較して、レベル調整回路７１ａをレベル調整回路７１＃ａに置換した点が異なる。
【０１０９】
レベル調整回路７１＃ａは、レベル調整回路７１ａと比較して、さらにトランジスタＣＴｄａ，ＣＴｄｂを設けた点が異なる。具体的には、レベル調整回路７１＃ａは、トランジスタＣＴｄａ，ＣＴｄｂと、ＭＩＳキャパシタＣｍａ，Ｃｍｂとを含む。ＭＩＳキャパシタＣｍａとトランジスタＣＴｄａは、電源電圧ＶＣＣとデータ線ＤＢとの間に直列に接続される。トランジスタＣＴｄａは、ＭＩＳキャパシタＣｍａと電源電圧ＶＣＣとの間に配置され、そのゲートは制御信号φｃの入力を受ける。また、ＭＩＳキャパシタＣｍａのゲートはトランジスタＣＴｄａと電気的に結合される。ＭＩＳキャパシタＣｍｂとトランジスタＣＴｄｂは、電源電圧ＶＣＣとデータ線／ＤＢとの間に直列に接続される。トランジスタＣＴｄｂは、ＭＩＳキャパシタＣｍｂと電源電圧ＶＣＣとの間に配置され、そのゲートは制御信号φｃの入力を受ける。また、ＭＩＳキャパシタＣｍｂのゲートはトランジスタＣＴｄｂと電気的に結合される。
【０１１０】
図１４のタイミングチャートを用いて、本発明の実施の形態１の変形例５に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する。
【０１１１】
データ読出時については、制御信号φｃは「Ｈ」レベルになるに伴い、ＭＩＳキャパシタの容量結合により、ビット線ＢＬｊおよび／ＢＬｊ、データ線ＤＢ，／ＤＢの電圧レベルが上昇する。次に所定レベルまで容量結合により充電された時刻Ｔ０において、制御信号φｃは「Ｌ」レベルに設定される。これに伴い、ＭＩＳキャパシタＣｍａ，Ｃｍｂとビット線ＢＬｊ，／ＢＬｊとの間の電気的な接続が切断される。これに従い以降のデータ読出動作においては、ＭＩＳキャパシタＣｍａ，Ｃｍｂは負荷容量とはならず、図１４に示されるように読出データＤｔ，／Ｄｔの電圧レベル差が生じ始める時刻Ｔ０のすぐ後の時刻Ｔ２に読出データが生成され、高速なデータ読出動作を実行することができる。
【０１１２】
［実施の形態１の変形例６］
本発明の実施の形態１の変形例６のデータ読出回路系においては、キャパシタＣｍａおよびＣｍｂをビット線およびデータ線の充電後に電気的に切断する他の構成について説明する。
【０１１３】
図１５は、本発明の実施の形態１の変形例６に従うデータ読出回路系の構成図である。
【０１１４】
図１５を参照して、本発明の実施の形態１の変形例６に従うデータ読出回路系は、実施の形態１の変形例５に従うデータ読出回路系と比較して、レベル調整回路７１＃ａをレベル調整回路７１＃ｂに置換した点と、インバータＩＶ＃を介する制御信号φｃの反転信号／φｃがレベル調整回路７１＃ｂに入力される点とが異なる。その他の点は同様であるのでその説明は繰り返さない。
【０１１５】
レベル調整回路７１＃ｂは、トランジスタＴｄａ，Ｔｄｂ，ＣＴｄａ，ＣＴｄｂと、ＭＩＳキャパシタＣｍａ，Ｃｍｂとを含む。ＭＩＳキャパシタＣｍａとトランジスタＣＴｄａは、電源電圧ＶＣＣとデータ線ＤＢとの間に直列に接続される。ＭＩＳキャパシタＣｍａのゲートは電源電圧ＶＣＣと接続され、トランジスタＣＴｄａのゲートは制御信号φｃの入力を受ける。また、ＭＩＳキャパシタＣｍｂとトランジスタＣＴｄｂは、電源電圧ＶＣＣとデータ線／ＤＢとの間に直列に接続される。ＭＩＳキャパシタＣｍａのゲートは電源電圧ＶＣＣと接続され、トランジスタＣＴｄｂのゲートは制御信号φｃの入力を受ける。また、トランジスタＴｄａは、電源電圧ＶＣＣおよび、ＭＩＳキャパシタＣｍａとトランジスタＣＴｄａとの接続ノードの間に配置され、そのゲートは、制御信号φｃのインバータＩＶ＃を介する反転信号／φｃの入力を受ける。トランジスタＴｄｂは、電源電圧ＶＣＣおよび、ＭＩＳキャパシタＣｍｂとトランジスタＣＴｄｂとの接続ノードの間に配置され、そのゲートは、制御信号φｃのインバータＩＶ＃を介する反転信号／φｃの入力を受ける。
【０１１６】
本発明の実施の形態１の変形例６に従うＭＲＡＭデバイスにおけるデータ読出動作は、変形例５に従うデータ読出動作と同様であるのでその説明は繰り返さない。
【０１１７】
具体的には、制御信号φｃは「Ｈ」レベルになるに伴い、ＭＩＳキャパシタの容量結合により、ビット線ＢＬｊおよび／ＢＬｊ、データ線ＤＢ，／ＤＢの電圧レベルが上昇する。これに伴い、充電された時刻Ｔ０において、制御信号φｃは「Ｌ」レベルに設定される。ＭＩＳキャパシタＣｍａ，Ｃｍｂとデータ線ＤＢ，／ＤＢとの間の電気的な接続が切断される。したがって、ＭＩＳキャパシタＣｍａ，Ｃｍｂは、負荷容量とならず高速なデータ読出動作を実行することができる。
【０１１８】
一方、制御信号φｃが「Ｈ」レベルに設定されるに従い、トランジスタＣＴｄａおよびＣＴｄｂがオンし、ＭＩＳキャパシタＣｍａおよびＣｍｂのゲートと対極側と電源電圧ＶＣＣとが電気的に結合される。したがって、ＭＩＳキャパシタＣｍａおよびＣｍｂの両対極側は電源電圧ＶＣＣと共に電気的に結合されているため電荷が充電されることはなく、消費電力を低減することができる。
【０１１９】
［実施の形態２］
上記の実施の形態１においては、不揮発性記憶素子であるトンネル磁気抵抗素子を用いた不揮発性記憶装置について説明してきた。本実施の形態２においては、他の不揮発性記憶素子を用いた本願構成の適用について説明する。
【０１２０】
図１６は、メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
図１６（ａ）は、メモリセルＭＣ＃として不揮発性記憶素子であるフラッシュメモリを用いた概念図である。
【０１２１】
図１６（ａ）に示されるように、メモリセルＭＣ＃は、ビット線ＢＬと接地電圧ＧＮＤとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【０１２２】
データ書込は、ワード線ＷＬおよびビット線ＢＬを高電圧にして、ホットエレクトロンをフラッシュメモリが有するフローティングゲートに注入する。これにより、フラッシュメモリの閾値電圧Ｖｔｈが上昇する。この閾値電圧Ｖｔｈの高低に基づいて２値的な記憶データを格納する。一方、データ読出は、メモリセルＭＣ＃を通過する閾値電圧Ｖｔｈに応じた通過電流を検知して、その電流量に基づいてデータ読出を実行することができる。
【０１２３】
図１６（ｂ）および（ｃ）は、データ書込が実行された場合のメモリセルＭＣ＃の概念図である。
【０１２４】
図１６（ｂ）に示されるように、電子注入により、閾値電圧Ｖｔｈが上昇し、それに基づいて通過電流が小さくなる。
【０１２５】
図１６（ｃ）に示されるように、電子が注入されない場合には、閾値電圧Ｖｔｈは、低く設定されているためそれに基づいて通過電流が大きくなる。
【０１２６】
したがって、このメモリセルＭＣ＃を通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差を差動増幅器６０により増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１２７】
ＭＴＪメモリセルとフラッシュメモリとは、選択メモリセルの電気抵抗（あるいは通過電流）に応じてデータ読出が実行される点で共通するので、実施の形態１に示すメモリセルアレイへ適用することが可能である。この場合には、データ読出構成については、図２に示したのと同様の構成を用いることができる。
【０１２８】
［実施の形態２の変形例］
上記の実施の形態２においては、フラッシュメモリの本願発明の適用について説明した。本発明の実施の形態２の変形例においては、相転移による可変抵抗メモリの本願発明の適用について説明する。
【０１２９】
図１７は、メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
図１７（ａ）は、メモリセルＭＣａとして不揮発性記憶素子である可変抵抗素子を用いた概念図である。
【０１３０】
図１７（ａ）に示されるように、メモリセルＭＣａは、ビット線ＢＬおよび接地電圧ＧＮＤの間に直列に接続された、相変化素子であるカルコゲナイド層２１０と、スイッチングトランジスタ２２０とを有する。また、カルコゲナイド層２１０と、スイッチングトランジスタ２２０との間には、通過電流によって発熱する加熱素子２３０が設けられる。また、スイッチングトランジスタ２２０のゲートは、ワード線ＷＬと接続される。
【０１３１】
データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０１３２】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０１３３】
図１７（ｂ）は、カルコゲナイド層２１０が結晶状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が小さいため通過電流は大きくなる。
【０１３４】
図１７（ｃ）は、カルコゲナイド層２１０がアモルファス状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が大きいため通過電流は小さくなる。
【０１３５】
したがって、このメモリセルＭＣａを通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡ０により増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１３６】
ＭＴＪメモリセルと相転移による可変抵抗メモリ素子とは、選択メモリセルの電気抵抗（あるいは通過電流）に応じてデータ読出が実行される点で共通するので、実施の形態１に示すメモリセルアレイへ適用することも可能である。この場合には、データ読出構成については、図２に示したのと同様の構成を用いることができる。
【０１３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３８】
【発明の効果】
この発明は以上説明したように、データ読出時にレベル調整回路により、データ線の電圧レベルを容量結合により変化させることができる。これに伴い、データ線の充電期間を短縮し、高速なデータ読出を実行することができる。
【０１３９】
また、データ線とゲートとを電気的に結合するとともに、ソースおよびドレインは信号線と電気的に結合される容量素子を設ける。また、容量素子は、データ線の電圧レベルを所定期間上昇させる。これに伴い、データ線の充電期間を短縮し、高速なデータ読出を実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うデータ読出回路系の構成図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】本発明の実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャート図である。
【図６】本発明の実施の形態１の変形例１に従うデータ読出回路系の構成図である。
【図７】本発明の実施の形態１の変形例１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャート図である。
【図８】本発明の実施の形態１の変形例２に従うデータ読出回路系の構成図である。
【図９】本発明の実施の形態１の変形例２の他の構成に従うデータ読出回路系の構成図である。
【図１０】本発明の実施の形態１の変形例３に従うデータ読出回路系の構成図である。
【図１１】本発明の実施の形態１の変形例３に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャート図である。
【図１２】本発明の実施の形態１の変形例４に従うデータ読出回路系の構成図である。
【図１３】本発明の実施の形態１の変形例５に従うデータ読出回路系の構成図である。
【図１４】本発明の実施の形態１の変形例５に従うＭＲＡＭデバイスにおけるデータ読出動作を説明するタイミングチャート図である。
【図１５】本発明の実施の形態１の変形例６に従うデータ読出回路系の構成図である。
【図１６】メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
【図１７】メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
【符号の説明】
１  ＭＲＡＭデバイス、５  コントロール回路、１０  メモリアレイ、２０  行デコーダ、２５  列デコーダ、３０，３５  読出／書込制御回路、６０  差動増幅部、７１，７１ａ，７１＃，７１＃ａ，７１＃ｂ  レベル調整回路、ＤＢＣＬＰ  データ線クランプ回路、ＢＬＣＬＰ  ビット線クランプ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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