(57)【要約】【課題】未使用になった記憶回路内のレジスタ回路の有効利用を行うことで、全体的に見た集積度を向上させて、コストダウンを実現すること。【解決手段】複数の入出力ポートおよびこれらの入出力ポート毎に複数個ずつ設けられて入力端子および出力端子を有する複数のデータ入力レジスタ３−ａ〜３−ｄ，３０−ａ〜３０−ｄを有し、複数のデータ入力レジスタを介して内部記憶素子部にデータを書き込む記憶回路１と、この記憶回路１の周囲に配置される組み合わせ回路から成るランダムロジック回路２５とを備え、記憶回路の一部のポートが読み出し専用であって、この一部のポートに未使用の複数のデータ入力レジスタ３−ａ〜３−ｄが存在する半導体集積回路において記憶回路１中の未使用の複数のデータ入力レジスタ３−ａ〜３−ｄと複数のセレクタ２１−ａ〜２１−ｄによってスキャンフリップフロップが縦続接続されたスキャンパス回路２４を構成する。【選択図】　　　図２
2004061227.tif 000002
【特許請求の範囲】
【請求項１】
書き込みおよび読み出しの可能な複数の入出力ポートおよびこれら複数の入出力ポート毎に複数個ずつ設けられて入力端子および出力端子を有する複数のデータ入力レジスタを有し、前記複数のデータ入力レジスタを介して内部記憶素子部にデータを書き込む記憶回路と、この記憶回路の周囲に配置される組み合わせ回路から成るロジック回路とを備え、前記半導体記憶装置の一部のポートが読み出し専用であって、この一部のポートに未使用の複数のデータ入力レジスタが存在する半導体集積回路において、
前記未使用の複数のデータ入力レジスタの入力端子、出力端子および前記ロジック回路と接続して縦続接続された複数のスキャンフリップフロップを構成するための複数のセレクタを備え、前記未使用の複数のデータ入力レジスタの出力端子を前記組み合わせ回路に接続し、スキャンテストデータを入力するためのシフトイン端子を前記縦続接続された初段のスキャンフリップフロップのセレクタに接続し、スキャンモード選択信号を入力するためセレクト端子を前記複数のセレクタに接続し、前記縦続接続された最終段のスキャンフリップフロップの出力をデータ出力のためのシフトアウト端子に接続することにより、前記未使用の複数のデータ入力レジスタおよび前記複数のセレクタを含むスキャンパス回路を構成したことを特徴とする半導体集積回路。
【請求項２】
前記記憶回路は、各入出力ポート毎に、内部記憶素子部にクロックを供給する第１のクロック端子と、前記複数のデータ入力レジスタのクロック端子にクロックを供給する第２のクロック端子を備え、前記第１および第２のクロック端子を別端子としたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のクロック端子と前記第２のクロック端子を接続し、前記内部記憶素子部および複数のデータ入力レジスタを同一クロック信号で動作させ、前記ロジック回路は前記第１のクロック端子および前記第２のクロック端子へのクロック信号とは別のクロック信号で動作させることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１のクロック端子と前記第２のクロック端子と、前記ロジック回路にクロックを供給する第３のクロック端子とを接続し、前記内部記憶素子部、複数のデータ入力レジスタおよびロジック回路を同一クロック信号で動作させることを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記ロジック回路にクロックを供給する第３のクロック端子と、複数のデータ入力レジスタが未使用のポートの前記第２のクロック端子を接続し、前記未使用の複数のデータ入力レジスタおよびロジック回路を同一クロック信号で動作させ、前記内部記憶素子部は前記複数のデータ入力レジスタおよびロジック回路へのクロック信号とは別のクロック信号で動作させることを特徴とする請求項２に記載の半導体集積回路。
【請求項６】
書き込みおよび読み出しの可能な複数の入出力ポートおよびこれら複数の入出力ポート毎に複数個ずつ設けられて入力端子および出力端子を有する複数のデータ入力レジスタを有し、前記複数のデータ入力レジスタを介して内部記憶素子部にデータを書き込む半導体集積回路であって、一部のポートが読み出し専用であって、この一部のポートに未使用の複数のデータ入力レジスタが存在する半導体集積回路において、
前記データ入力レジスタが未使用のポートにおける前記内部記憶素子部からの複数のデータ出力端子を、前記未使用の複数のデータ入力レジスタの入力端子に接続することにより、未使用の複数のデータ入力レジスタを前記内部記憶素子部からのデータ出力レジスタとして機能させることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の入出力ポート毎に複数個ずつ設けられる複数のデータ入力レジスタを有する記憶回路とこの記憶回路の周囲に配置されるロジック回路とを備える半導体集積回路に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭ（ｓｔａｔｉｃ　ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲＡＭ）などの記憶回路において、書き込みおよび読み出しが行えるポートを２系統以上持ち、各ポートにデータ入力レジスタを内蔵し、データ書き込みの際にはこのデータ入力レジスタを介して内部記憶素子部にデータを書き込むタイプのものがある。さらに、このタイプの記憶回路においては、各データ入力レジスタに、入力端子および出力端子を備えたものもある。
【０００３】
図８は、この種のＳＲＡＭの一例を示すものである。図８に示す記憶回路１０００は、書き込みおよび読み出しが行えるポートを２系統持つ２ポートＳＲＡＭであり、各ポートには、入力データを一時記憶する複数のデータ入力レジスタ３０−ａ〜３０−ｄ、３−ａ〜３−ｄが内蔵されている。
【０００４】
第１ポートには、データ入力レジスタ３−ａ〜３−ｄ、３０−ａ〜３０−ｄ以外の内部記憶素子部に対してクロックを供給するための第１ポート側クロック端子４（Ｔ１）と、アドレス信号が入力される第１ポート側アドレス端子５（Ａ１）と、書き込み制御信号（ＷＥＣ１）が入力される第１ポート側書き込み制御端子６（ＷＥＣ１）と、書き込みデータを入力するための第１ポート側データ入力端子７−ａ〜７−ｄと、各データ入力レジスタ３０−ａ〜３０−ｄのデータ出力端子Ｑと接続されている第１ポート側レジスタ出力端子８−ａ〜８−ｄと、読み出しデータを出力するための第１ポート側データ出力端子９（ＤＯ１）とを備えている。第１ポート側データ入力端子７−ａ〜７−ｄは、各データ入力レジスタ３０−ａ〜３０−ｄのデータ入力端子Ｄにそれぞれ接続されている。
【０００５】
第２ポートには、データ入力レジスタ３−ａ〜３−ｄ、３０−ａ〜３０−ｄ以外の内部記憶素子部に対してクロックを供給するための第２ポート側クロック端子１０（Ｔ２）と、アドレス信号が入力される第２ポート側アドレス端子１１（Ａ２）と、書き込み制御信号（ＷＥＣ２）が入力される第２ポート側書き込み制御端子１２（ＷＥＣ２）と、書き込みデータを入力するための第２ポート側データ入力端子１３−ａ〜１３−ｄと、各データ入力レジスタ３−ａ〜３−ｄのデータ出力端子Ｑと接続されている第２ポート側レジスタ出力端子１４−ａ〜１４−ｄと、読み出しデータを出力するための第２ポート側データ出力端子１５（ＤＯ２）とを備えている。第２ポート側データ入力端子１３−ａ〜１３−ｄは、各データ入力レジスタ３−ａ〜３−ｄのデータ入力端子Ｄにそれぞれ接続されている。
【０００６】
この種の記憶回路においては、一方のポートは読み出しおよび書き込みが可能かあるいは書き込み専用として用い、他方のポートを読み出し専用として、使用することにより、違う種類の半導体メモリとして提供する場合がある。例えば、図８の場合は、第２ポートを読み出し専用としているので、第２ポートのデータ入力レジスタ３−ａ〜３−ｄおよびこれらのデータ入力レジスタ３−ａ〜３−ｄに関する入出力端子（１３−ａ〜１３−ｄ、１４−ａ〜１４−ｄ）は未使用となっている。
【０００７】
このような記憶回路の使い方は、記憶回路のレパートリーを効率よく実現する為に、すなわち記憶回路の品種を少なくして全体的にコストダウンを図るために用いられる手法である。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような手法では、未使用となるデータ入力レジスタが存在することになり、この未使用部分が未使用エリアとしてチップ面積を拡大し、集積度を下げることになる。
【０００９】
この発明は上記に鑑みてなされたもので、未使用になった記憶回路内のレジスタ回路の有効利用を行うことで、全体的に見た集積度を向上させて、コストダウンを実現する半導体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体集積回路は、書き込みおよび読み出しの可能な複数の入出力ポートおよびこれら複数の入出力ポート毎に複数個ずつ設けられて入力端子および出力端子を有する複数のデータ入力レジスタを有し、前記複数のデータ入力レジスタを介して内部記憶素子部にデータを書き込む記憶回路と、この記憶回路の周囲に配置される組み合わせ回路から成るロジック回路とを備え、前記記憶回路の一部のポートが読み出し専用であって、この一部のポートに未使用の複数のデータ入力レジスタが存在する半導体集積回路において、前記未使用の複数のデータ入力レジスタの入力端子、出力端子および前記ロジック回路と接続して縦続接続された複数のスキャンフリップフロップを構成するための複数のセレクタを備え、前記未使用の複数のデータ入力レジスタの出力端子を前記組み合わせ回路に接続し、スキャンテストデータを入力するためのシフトイン端子を前記縦続接続された初段のスキャンフリップフロップのセレクタに接続し、スキャンモード選択信号を入力するためセレクト端子を前記複数のセレクタに接続し、前記縦続接続された最終段のスキャンフリップフロップの出力をデータ出力のためのシフトアウト端子に接続することにより、前記未使用の複数のデータ入力レジスタおよび前記複数のセレクタを含むスキャンパス回路を構成したことを特徴とする。
【００１１】
この発明によれば、記憶回路中の未使用の複数のデータ入力レジスタと複数のセレクタによってスキャンフリップフロップが縦続接続されたスキャンパス回路を構成するようにしており、これにより従来未使用になっていた記憶回路中の複数のデータ入力レジスタの有効活用が行え、半導体集積回路の全体でみると集積度が増し、コストダウンに寄与する。
【００１２】
つぎの発明にかかる半導体集積回路は、上記の発明において、前記記憶回路は、各入出力ポート毎に、内部記憶素子部にクロックを供給する第１のクロック端子と、前記複数のデータ入力レジスタのクロック端子にクロックを供給する第２のクロック端子を備え、前記第１および第２のクロック端子を別端子としたことを特徴とする。
【００１３】
この発明によれば、記憶回路の内部記憶素子部にクロックを供給する第１のクロック端子と、記憶回路の複数のデータ入力レジスタのクロック端子にクロックを供給する第２のクロック端子を別端子とするようにしており、これにより内部記憶素子部およびデータ入力レジスタを別クロックあるいは同一クロックで任意に動作させることができる。
【００１４】
つぎの発明にかかる半導体集積回路は、上記の発明において、前記第１のクロック端子と前記第２のクロック端子を接続し、前記内部記憶素子部および複数のデータ入力レジスタを同一クロック信号で動作させ、前記ロジック回路は前記第１のクロック端子および前記第２のクロック端子へのクロック信号とは別のクロック信号で動作させることを特徴とする。
【００１５】
この発明によれば、記憶回路の内部記憶素子部および複数のデータ入力レジスタを同一クロック信号で動作させ、ロジック回路はこれと別のクロック信号で動作させるようにしている。
【００１６】
つぎの発明にかかる半導体集積回路は、上記の発明において、前記第１のクロック端子と前記第２のクロック端子と、前記ロジック回路にクロックを供給する第３のクロック端子とを接続し、前記内部記憶素子部、複数のデータ入力レジスタおよびロジック回路を同一クロック信号で動作させることを特徴とする。
【００１７】
この発明によれば、記憶回路の内部記憶素子部および複数のデータ入力レジスタと、ロジック回路を同一クロック信号で動作させるようにしている。
【００１８】
つぎの発明にかかる半導体集積回路は、上記の発明において、前記ロジック回路にクロックを供給する第３のクロック端子と、複数のデータ入力レジスタが未使用のポートの前記第２のクロック端子を接続し、前記未使用の複数のデータ入力レジスタおよびロジック回路を同一クロック信号で動作させ、前記内部記憶素子部は前記複数のデータ入力レジスタおよびロジック回路へのクロック信号とは別のクロック信号で動作させることを特徴とする。
【００１９】
この発明によれば、記憶回路の未使用の複数のデータ入力レジスタと、ロジック回路を同一クロック信号で動作させ、記憶回路の内部記憶素子部はこれとは別のクロック信号で動作させるようにしている。
【００２０】
つぎの発明にかかる半導体集積回路は、書き込みおよび読み出しの可能な複数の入出力ポートおよびこれら複数の入出力ポート毎に複数個ずつ設けられて入力端子および出力端子を有する複数のデータ入力レジスタを有し、前記複数のデータ入力レジスタを介して内部記憶素子部にデータを書き込む半導体集積回路であって、一部のポートが読み出し専用であって、この一部のポートに未使用の複数のデータ入力レジスタが存在する半導体集積回路において、前記データ入力レジスタが未使用のポートにおける前記内部記憶素子部からの複数のデータ出力端子を、前記未使用の複数のデータ入力レジスタの入力端子に接続することにより、未使用の複数のデータ入力レジスタを前記内部記憶素子部からのデータ出力レジスタとして機能させることを特徴とする。
【００２１】
この発明によれば、データ入力レジスタが未使用のポートにおける内部記憶素子部からの複数のデータ出力端子を、未使用の複数のデータ入力レジスタの入力端子に接続することにより、未使用の複数のデータ入力レジスタを内部記憶素子部からのデータ出力レジスタとして機能させるようにしている。
【００２２】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００２３】
実施の形態１．
図１は、この発明を適用する記憶回路（この場合はＳＲＡＭ）のピン構成およびその一部内部構成を示すものである。
【００２４】
図１に示す記憶回路１は、書き込みおよび読み出しが行えるポートを２系統持つ２ポートＳＲＡＭであり、各ポートには、入力データを一時記憶する複数のデータ入力レジスタ３０−ａ〜３０−ｄおよび３−ａ〜３−ｄが内蔵されている。
【００２５】
この場合、第１ポート側には、４ビットのデータ入力レジスタ３０−ａ〜３０−ｄが内蔵され、第２ポート側には、４ビットのデータ入力レジスタ３−ａ〜３−ｄが内蔵されている。
【００２６】
第１ポートには、データ入力レジスタ３−ａ〜３−ｄ、３０−ａ〜３０−ｄ以外の内部記憶素子部に対してクロックを供給するための第１ポート側クロック端子４（Ｔ１）と、アドレス信号が入力される第１ポート側アドレス端子５（Ａ１）と、書き込み制御信号（ＷＥＣ１）が入力される第１ポート側書き込み制御端子６（ＷＥＣ１）と、書き込みデータを入力するための第１ポート側データ入力端子７−ａ〜７−ｄと、各データ入力レジスタ３０−ａ〜３０−ｄのデータ出力端子Ｑと接続されている第１ポート側レジスタ出力端子８−ａ〜８−ｄと、読み出しデータを出力するための第１ポート側データ出力端子９（ＤＯ１）とを備えている。
【００２７】
さらに、第１ポートには、各データ入力レジスタ３０−ａ〜３０−ｄのクロック端子Ｔにクロック信号を供給するための第１ポート側レジスタクロック端子１６が、図８に示した従来の記憶回路１に対し追加されている。第１ポート側データ入力端子７−ａ〜７−ｄは、各データ入力レジスタ３０−ａ〜３０−ｄのデータ入力端子Ｄにそれぞれ接続されている。また、データ入力レジスタ３０−ａ〜３０−ｄのデータ出力端子Ｑは、第１ポート側レジスタ出力端子８−ａ〜８−ｄに接続されると共に、内部記憶素子部のビット線ドライバに接続されている。
【００２８】
第２ポートには、データ入力レジスタ３−ａ〜３−ｄ、３０−ａ〜３０−ｄ以外の内部記憶素子部に対してクロックを供給するための第２ポート側クロック端子１０（Ｔ２）と、アドレス信号が入力される第２ポート側アドレス端子１１（Ａ２）と、書き込み制御信号（ＷＥＣ２）が入力される第２ポート側書き込み制御端子１２（ＷＥＣ２）と、書き込みデータを入力するための第２ポート側データ入力端子１３−ａ〜１３−ｄと、各データ入力レジスタ３−ａ〜３−ｄのデータ出力端子Ｑと接続されている第２ポート側レジスタ出力端子１４−ａ〜１４−ｄと、読み出しデータを出力するための第２ポート側データ出力端子１５（ＤＯ２）とを備えている。
【００２９】
さらに、第２ポートには、各データ入力レジスタ３−ａ〜３−ｄのクロック端子Ｔにクロック信号を供給するための第２ポート側レジスタクロック端子１７が、図８に示した従来の記憶回路１０００に対し追加されている。第２ポート側データ入力端子１３−ａ〜１３−ｄは、各データ入力レジスタ３−ａ〜３−ｄのデータ入力端子Ｄにそれぞれ接続されている。また、データ入力レジスタ３−ａ〜３−ｄのデータ出力端子Ｑは、第２ポート側レジスタ出力端子１４−ａ〜１４−ｄに接続されると共に、内部記憶素子部のビット線ドライバに接続されている。
【００３０】
この図１に示すＳＲＡＭ１によれば、データ入力レジスタ３−ａ〜３−ｄまたは３０−ａ〜３０−ｄを介して内部記憶素子部にデータが書き込まれる。内部記憶素子部にデータを書き込むときには、第１ポート側書き込み制御端子６（ＷＥＣ１）または第２ポート側書き込み制御端子１２（ＷＥＣ２）を“Ｌ”にし、内部記憶素子部からデータを読み出すときには、第１ポート側書き込み制御端子６（ＷＥＣ１）または第２ポート側書き込み制御端子１２（ＷＥＣ２）を“Ｈ”にする。第１ポート側レジスタ出力端子８−ａ〜８−ｄおよび第２ポート側レジスタ出力端子１４−ａ〜１４−ｄは、書き込みデータのモニタ用の端子として用いることができる。
【００３１】
また、ＳＲＡＭ１において、第１ポート側クロック端子４と新たに設けた第１ポート側レジスタクロック端子１６を接続し、第２ポート側クロック端子１０と第２ポート側レジスタクロック端子１７を接続すれば、内部の記憶回路と、データ入力レジスタ３−ａ〜３−ｄ，３０−ａ〜３０−ｄを同じクロック信号によって同期して動作させることができる。また、これらの間を切断し、各クロック端子に別のクロックを入力すれば、内部の記憶回路と、データ入力レジスタ３−ａ〜３−ｄ，３０−ａ〜３０−ｄを別のクロック信号によって非同期で動作させることができる。
【００３２】
この記憶回路１においては、第１ポートが書き込みおよび読み出しが行えるポートとして使用され、第２ポートが書き込み機能を用いずに読み出し専用ポートとして使用されているものとする。したがって、この場合、記憶回路１の書き込みおよび読み出し動作には、第２ポートのデータ入力レジスタ３−ａ〜３−ｄは使用されない。
【００３３】
図２は、この発明の実施の形態１の半導体集積回路を示すものである。図２に示す半導体集積回路は、記憶回路１とその周辺回路が１つのＬＳＩチップ上に混載されるメモリロジック混載ＬＳＩであるとする。この実施の形態１では、記憶回路１における一方のポートのデータ入力レジスタ（この場合は、第２ポート側のデータ入力レジスタ３−ａ〜３−ｄ）が未使用の場合、未使用のデータ入力レジスタ３−ａ〜３−ｄを利用して、同じ半導体集積回路内にマウントされるロジック回路（以下ランダムロジック回路という）２５の論理テストあるいはディレイテストなどを実行するためのスキャンパス回路２４を構成するようにしている。ランダムロジック回路２５は、記憶回路１の周辺回路であり、各種の組み合わせ回路から成っている。
【００３４】
セレクタ付きのフリップフロップすなわちスキャンフリップフロップが複数個縦続接続されるスキャンパス回路２４を構成するために、半導体集積回路内に、未使用のデータ入力レジスタ３−ａ〜３−ｄの個数に対応する個数のセレクタ２１−ａ〜２１−ｄを追加するようにしている。
【００３５】
各セレクタ２１−ａ〜２１−ｄのセレクト入力Ｓは、セレクト端子１９に共通接続されており、このセレクト端子１９を介して、シフトモード（スキャンインモード）のときにアサート（またはネゲート）となり、キャプチャーモード（スキャンアウトモード）のときにネゲート（またはアサート）となる１ビットのスキャンモード選択信号が入力される。
【００３６】
セレクタ２１−ａにおいては、一方のデータ入力端子Ｂはランダムロジック回路２５のデータ出力端子２２−ａと接続され、他方のデータ入力端子Ａはスキャンテストデータが入力されるシフトイン端子１８と接続され、その出力端子Ｙは記憶回路１の第２ポート側データ入力端子１３−ａを介して記憶回路１内のデータ入力レジスタ３−ａのデータ入力端子Ｄと接続されている。
【００３７】
セレクタ２１−ｂにおいては、一方のデータ入力端子Ｂはランダムロジック回路２５のデータ出力端子２２−ｂと接続され、他方のデータ入力端子Ａは第２ポート側レジスタ出力端子１４−ａを介して記憶回路１内のデータ入力レジスタ３−ａのデータ出力端子Ｑと接続され、その出力端子ＹはＲＡＭ１の第２ポート側データ入力端子１３−ｂを介して記憶回路１内のデータ入力レジスタ３−ｂのデータ入力端子Ｄと接続されている。さらに、記憶回路１内のデータ入力レジスタ３−ａのデータ出力端子Ｑは、第２ポート側レジスタ出力端子１４−ａを介して、セレクタ２１−ｂのデータ入力端子Ａの他に、ランダムロジック回路２５へのテストデータ入力端子２３−ａと接続されている。
【００３８】
セレクタ２１−ｃにおいては、一方のデータ入力端子Ｂはランダムロジック回路２５のデータ出力端子２２−ｃと接続され、他方のデータ入力端子Ａは第２ポート側レジスタ出力端子１４−ｂを介して記憶回路１内のデータ入力レジスタ３−ｂのデータ出力端子Ｑと接続され、その出力端子Ｙは記憶回路１の第２ポート側データ入力端子１３−ｃを介して記憶回路１内のデータ入力レジスタ３−ｃのデータ入力端子Ｄと接続されている。さらに、記憶回路１内のデータ入力レジスタ３−ｂのデータ出力端子Ｑは、第２ポート側レジスタ出力端子１４−ｂを介して、セレクタ２１−ｃのデータ入力端子Ａの他に、ランダムロジック回路２５へのテストデータ入力端子２３−ｂと接続されている。
【００３９】
セレクタ２１−ｄにおいては、一方のデータ入力端子Ｂはランダムロジック回路２５のデータ出力端子２２−ｄと接続され、他方のデータ入力端子Ａは第２ポート側レジスタ出力端子１４−ｃを介して記憶回路１内のデータ入力レジスタ３−ｃのデータ出力端子Ｑと接続され、その出力端子Ｙは記憶回路１の第２ポート側データ入力端子１３−ｄを介して記憶回路１内のデータ入力レジスタ３−ｄのデータ入力端子Ｄと接続されている。さらに、記憶回路１内のデータ入力レジスタ３−ｃのデータ出力端子Ｑは、第２ポート側レジスタ出力端子１４−ｃを介して、セレクタ２１−ｄのデータ入力端子Ａの他に、ランダムロジック回路２５へのテストデータ入力端子２３−ｃと接続されている。
【００４０】
また、記憶回路１内のデータ入力レジスタ３−ｄのデータ出力端子Ｑは、第２ポート側レジスタ出力端子１４−ｄを介して、シフトアウト端子２６およびランダムロジック回路２５へのテストデータ入力端子２３−ｄと接続されている。
【００４１】
ここで、この実施の形態１においては、第２ポート側クロック端子１０と第２ポート側レジスタクロック端子１７を接続しており、スキャンパス回路２４および記憶回路１の第２ポート側を同一クロックで動作させている。この場合、これらのクロック端子１０，１７は、ランダムロジック回路２５に対するランダムロジック回路用クロック端子２０には接続してはいない。したがって、ランダムロジック回路２５は、スキャンパス回路２４および記憶回路１の第２ポート側と同一クロックで動作させることもできるし、他の周波数のクロック信号を用いて動作させることもできる。
【００４２】
つぎに、図３および図４のタイムチャートを用いて、図２の半導体集積回路の動作を説明する。図３は、シフトモードのときの各構成要素の動作を示すもので、図４はキャプチャーモードおよびシフトモードのときの各構成要素の動作を示すものである。
【００４３】
シフトモードの際には、セレクト端子１９を介して入力するモード選択信号を“Ｌ”にして、各セレクタ２１−ａ〜２１−ｄにおいてデータ入力端子Ａ側が選択されるようにする。そして、シフトイン端子１８に、所望のスキャンテストデータを入力する。
【００４４】
最初に、第２ポート側クロック端子１７に与えられたクロックの立ち上がり（または立ち下り）エッジで（図３時刻ｔ１）、最初のスキャンテストデータｄａｔａ１がデータ入力レジスタ３−ａにラッチされて、そのデータ出力端子Ｑに伝搬される。
【００４５】
次のクロックの立ち上がり（または立ち下り）エッジでは（図３時刻ｔ２）、最初のスキャンテストデータｄａｔａ１がデータ入力レジスタ３−ｂにラッチされるとともに、２つ目のスキャンテストデータｄａｔａ２がデータ入力レジスタ３−ａにラッチされる。
【００４６】
次のクロックの立ち上がり（または立ち下り）エッジでは（図３時刻ｔ３）、最初のスキャンテストデータｄａｔａ１がデータ入力レジスタ３−ｃにラッチされ、２つ目のスキャンテストデータｄａｔａ２がデータ入力レジスタ３−ｂにラッチされ、さらに３つ目のスキャンテストデータｄａｔａ３がデータ入力レジスタ３−ａにラッチされる。
【００４７】
次のクロックの立ち上がり（または立ち下り）エッジでは（図３時刻ｔ４）、最初のスキャンテストデータｄａｔａ１がデータ入力レジスタ３−ｄにラッチされてシフトアウト端子２６に出力され、２つ目のスキャンテストデータｄａｔａ２がデータ入力レジスタ３−ｃにラッチされ、３つ目のスキャンテストデータｄａｔａ３がデータ入力レジスタ３−ｂにラッチされ、さらに４つ目のスキャンテストデータｄａｔａ４がデータ入力レジスタ３−ａにラッチされる。
【００４８】
次のクロックの立ち上がり（または立ち下り）エッジでは（図３時刻ｔ５）、２つ目のスキャンテストデータｄａｔａ２がデータ入力レジスタ３−ｄにラッチされてシフトアウト端子２６に出力され、３つ目のスキャンテストデータｄａｔａ３がデータ入力レジスタ３−ｃにラッチされ、４つ目のスキャンテストデータｄａｔａ４がデータ入力レジスタ３−ｂにラッチされ、さらに５つ目のスキャンテストデータｄａｔａ５がデータ入力レジスタ３−ａにラッチされる。
【００４９】
このようにシフトモードでは、スキャンパス回路２４のシフトイン端子１８からシリアルに入力されたスキャンテストデータが、クロックが印加されるごとに、データ入力レジスタ３−ａ，３−ｂ，３−ｃ，３−ｄにおいて順次後段にシフトされていく。この場合は、４回のクロックで各データ入力レジスタ３−ａ〜３−ｄにスキャンテストデータをセットすることができ、また、各データ入力レジスタ３−ａ〜３−ｄにセットされたデータは、４回のクロックでスキャンパス回路２４のシフトアウト端子２６から全て出力することができる。
【００５０】
このように、データ入力レジスタ３−ａ，３−ｂ，３−ｃ，３−ｄにセットしたスキャンテストデータを、テストデータ入力端子２３−ａ〜２３−ｄを介してランダムロジック回路２５のフリップフロップなどに対してセットする。
【００５１】
つぎに、キャプチャーモードの際には、セレクト端子１９を介して入力するモード選択信号を“Ｈ”にして、各セレクタ２１−ａ〜２１−ｄにおいてデータ入力端子Ｂ側が選択されるようにする。
【００５２】
そして、この状態で、第２ポート側クロック端子１７にクロックを入力すると、そのクロックの立ち上がり（または立ち下り）エッジで（図４時刻Ｔ１）、ランダムロジック回路２５のデータが、データ出力端子２２−ａ〜２２−ｄおよびセレクタ２１−ａ〜２１−ｄを介してデータ入力レジスタ３−ａ〜３−ｄにそれぞれラッチされる。このようにして、データ入力レジスタ３−ａ〜３−ｄに、ランダムロジック回路２５のデータをキャプチャーする。この時刻Ｔ１において、スキャンパス回路２４のシフトアウト端子２６には、データ入力レジスタ３−ｄでキャプチャーされたランダムロジック回路２５のデータ出力端子２２−ｄからのデータが出力される。
【００５３】
これらのデータ入力レジスタ３−ａ〜３−ｄにキャプチャーしたデータは、前述のシフトモードを選択することにより、順次スキャンパス回路２４のシフトアウト端子２６に出力することができる。すなわち、この状態で、セレクト端子１９を介して入力するモード選択信号を“Ｌ”にして各セレクタ２１−ａ〜２１−ｄにおいてデータ入力端子Ａ側が選択されるようにするとともに、第２ポート側クロック端子１０にクロックを入力する。
【００５４】
この結果、データ入力レジスタ３−ａ〜３−ｄにキャプチャーされたデータは、クロック毎に、順次後段のレジスタにシフトされることになり、時刻Ｔ２においては、ランダムロジック回路２５のデータ出力端子２２−ｃからのデータがスキャンパス回路２４のシフトアウト端子２６に出力され、時刻Ｔ３においては、ランダムロジック回路２５のデータ出力端子２２−ｂからのデータがスキャンパス回路２４のシフトアウト端子２６に出力され、時刻Ｔ４においては、ランダムロジック回路２５のデータ出力端子２２−ａからのデータがスキャンパス回路２４のシフトアウト端子２６に出力されることになる。
【００５５】
このようにこの実施の形態１においては、未使用になっていた記憶回路１のデータ入力レジスタ３−ａ，３−ｂ，３−ｃ，３−ｄを、スキャンパス回路のスキャンフリップフロップの一部回路として利用するようにしたので、ＲＡＭ１の周辺回路としてのランダムロジック回路２５のスキャンテストを実行することができるようになる。したがって、未使用素子の有効活用が行え、半導体集積回路全体でみると集積度が増し、コストダウンに寄与する。
【００５６】
なお、上記記憶回路１は、ＳＲＡＭに限らず、ポートが使用されるものなら、何であってもよいことは云うまでもない。また、上記の説明においては、メモリロジック混載ＬＳＩに本発明を適用するようにしたが、プリント配線基板にＲＡＭなどの半導体記憶装置およびその周辺回路（ランダムロジック回路）が搭載されるハイブリッド半導体集積回路に対しても本発明を適用することができる。
【００５７】
実施の形態２．
つぎに、図５に従ってこの発明の実施の形態２について説明する。この実施の形態２においては、図５に示すように、未使用側のポートに対応する第２ポート側クロック端子１０と、第２ポート側レジスタクロック端子１７と、ランダムロジック回路用クロック端子２０とを配線接続するようにしている。したがって、この実施の形態２においては、スキャンパス回路２４とランダムロジック回路２５は、第２ポート側クロック端子１０を介して記憶回路１の内部記憶素子部に供給されるクロック信号と同一クロック信号で同期して動作させることができる。他の構成および動作について、先の実施の形態１と同様であり、重複する説明は省略する。なお、この実施の形態２においても、記憶回路１は、ＳＲＡＭに限らず、ポートが使用されるものなら、何であってもよいことは云うまでもない。また、プリント配線基板にＲＡＭなどの半導体記憶装置およびその周辺回路（ランダムロジック回路）が搭載されるハイブリッド半導体集積回路に対しても本実施の形態２を適用することができる。
【００５８】
実施の形態３．
つぎに、図６に従ってこの発明の実施の形態３について説明する。この実施の形態３においては、図６に示すように、未使用側のポートに対応する第２ポート側レジスタクロック端子１７と、ランダムロジック回路用クロック端子２０とを配線接続するようにしている。これらの接続配線は、第２ポート側クロック端子１０には接続していない。したがって、この実施の形態３において、第２ポート側クロック端子１０に入力するクロック信号と、第２ポート側レジスタクロック端子１７およびランダムロジック回路用クロック端子２０に入力するクロック信号の周波数を異なるようにすれば、スキャンパス回路２４とランダムロジック回路２５は、同一周波数で動作するが、記憶回路１００の内部記憶素子はこれとは異なる周波数で動作させることができる。他の構成および動作については、先の実施の形態１と同様であり、重複する説明は省略する。なお、この実施の形態３においても、記憶回路１は、ＳＲＡＭに限らず、ポートが使用されるものなら、何であってもよいことは云うまでもない。また、プリント配線基板にＲＡＭなどの半導体記憶装置およびその周辺回路（ランダムロジック回路）が搭載されるハイブリッド半導体集積回路に対しても本実施の形態３を適用することができる。
【００５９】
実施の形態４．
つぎに、図７に従ってこの発明の実施の形態４について説明する。この実施の形態４においては、図７において、破線で囲む部分で示されるように、データ入力レジスタが未使用のポートにおけるデータ出力端子（この場合は、第２ポート側データ出力端子１５（ＤＯ２））を、未使用の複数のデータ入力レジスタのデータ入力端子（この場合はデータ入力レジスタ３−ａ〜３−ｄの入力端子に接続される第２ポート側データ入力端子１３−ａ〜１３−ｄ）に接続することにより、未使用の複数のデータ入力レジスタを内部記憶素子部からのデータ出力レジスタとして機能させるようにしている。
【００６０】
また、第２ポート側レジスタクロック端子１７と第２ポート側クロック端子１０を接続すると、データ出力レジスタとして機能させたデータ入力レジスタ３−ａ〜３−ｄを記憶回路１１０内の内部記憶素子と同一周波数で動作させることができる。
【００６１】
このような構成によると、データ出力レジスタとして機能させたデータ入力レジスタ３−ａ〜３−ｄの各クロック端子Ｔに入力されるクロック信号の立ち上がり（または立ち下り）エッジで、第２ポート側データ出力端子１５に出力されるデータＤ０２＜３＞，Ｄ０２＜２＞，Ｄ０２＜１＞，Ｄ０２＜０＞がデータ入力レジスタ３−ａ〜３−ｄにラッチされて、第２ポート側レジスタ出力端子１４−ａ〜１４−ｄに出力されることになる。
【００６２】
このようにこの実施の形態４によれば、未使用の複数のデータ入力レジスタを内部記憶素子部からのデータ出力レジスタとして機能させるようにしているので、従来未使用になっていた半導体記憶装置中の複数のデータ入力レジスタを有効活用することができ、半導体集積回路の全体でみると集積度が増し、コストダウンに寄与する。
【００６３】
なお、図１に示したように、第１ポート側クロック端子４と第１ポート側レジスタクロック端子１６を接続し、第２ポート側クロック端子１０と第２ポート側レジスタクロック端子１７を接続するようにすれば、記憶回路１１０の両ポートがデータ書き込みに使用されて、未使用のデータ入力レジスタおよび未使用のピンが存在しない場合にも対処することができる。
【００６４】
また、本発明はＳＲＡＭ以外のＤＲＡＭ、ＳＤＲＡＭなどのＲＡＭにも適用することができる。
【００６５】
【発明の効果】
以上説明したように、この発明によれば、記憶回路中の未使用の複数のデータ入力レジスタと複数のセレクタによってスキャンフリップフロップが縦続接続されたスキャンパス回路を構成するようにしており、これにより記憶回路の周辺に設けられたロジック回路のスキャンテストを行うことができるようになる。したがって、未使用になっていた記憶回路中の複数のデータ入力レジスタの有効活用が行え、半導体集積回路の全体でみると集積度が増し、コストダウンに寄与する。
【００６６】
つぎの発明にかかる半導体集積回路によれば、記憶回路の内部記憶素子部にクロックを供給する第１のクロック端子と、記憶回路の複数のデータ入力レジスタのクロック端子にクロックを供給する第２のクロック端子を別端子とするようにしており、これにより内部記憶素子部およびデータ入力レジスタを別クロックあるいは同一クロックで任意に動作させることができる。
【００６７】
つぎの発明にかかる半導体集積回路によれば、記憶回路の内部記憶素子部および複数のデータ入力レジスタを同一クロック信号で動作させ、ロジック回路はこれと別のクロック信号で動作させることができる。
【００６８】
つぎの発明にかかる半導体集積回路によれば、記憶回路の内部記憶素子部および複数のデータ入力レジスタと、ロジック回路を同一クロック信号で動作させることができる。
【００６９】
つぎの発明にかかる半導体集積回路によれば、記憶回路の未使用の複数のデータ入力レジスタと、ロジック回路を同一クロック信号で動作させ、記憶回路の内部記憶素子部はこれとは別のクロック信号で動作させることができる。
【００７０】
つぎの発明にかかる半導体集積回路によれば、データ入力レジスタが未使用のポートにおける内部記憶素子部からの複数のデータ出力端子を、未使用の複数のデータ入力レジスタの入力端子に接続するようにしたので、未使用の複数のデータ入力レジスタを内部記憶素子部からのデータ出力レジスタとして機能させることができる。したがって、未使用になっていた記憶回路中の複数のデータ入力レジスタの有効活用が行え、半導体集積回路の全体でみると集積度が増し、コストダウンに寄与する。
【図面の簡単な説明】
【図１】この発明を適用する記憶回路の一部内部構成およびピン配置を示すブロック図である。
【図２】この発明にかかる半導体集積回路の実施の形態１の構成を示すブロック図である。
【図３】実施の形態１〜３のシフトモードの動作を示すタイムチャートである。
【図４】実施の形態１〜３のキャプチャーモードなどの動作を示すタイムチャートである。
【図５】この発明にかかる半導体集積回路の実施の形態２の構成を示すブロック図である。
【図６】この発明にかかる半導体集積回路の実施の形態３の構成を示すブロック図である。
【図７】この発明にかかる半導体集積回路の実施の形態４の構成を示すブロック図である。
【図８】従来の記憶回路の一部内部構成およびピン配置を示すブロック図である。
【符号の説明】
１　記憶回路、３−ａ〜３−ｄ　データ入力レジスタ、４　第１ポート側クロック端子、５　第１ポート側アドレス端子、６　第１ポート側書き込み制御端子、７−ａ〜７−ｄ　第１ポート側データ入力端子、８−ａ〜８−ｄ　第１ポート側レジスタ出力端子、９　第１ポート側データ出力端子、１０　第２ポート側クロック端子、１１　第２ポート側アドレス端子、１２　第２ポート側書き込み制御端子、１３−ａ〜１３−ｄ　第２ポート側データ入力端子、１４−ａ〜１４−ｄ　第２ポート側レジスタ出力端子、１５　第２ポート側データ出力端子、１６第１ポート側レジスタクロック端子、１７　第２ポートレジスタクロック端子、１８　シフトイン端子、１９　セレクト端子、２０　ランダムロジック回路用クロック端子、２１−ａ〜２１−ｄ　セレクタ、２２−ａ〜２２−ｄ　データ出力端子、２３−ａ〜２３−ｄ　テストデータ入力端子、２４　スキャンパス回路、２５　ランダムロジック回路、２６　シフトアウト端子、３０−ａ〜３０−ｄデータ入力レジスタ、１００，１１０　記憶回路。
【図１】
2004061227.tif 000003
【図２】
2004061227.tif 000004
【図３】
2004061227.tif 000005
【図４】
2004061227.tif 000006
【図５】
2004061227.tif 000007
【図６】
2004061227.tif 000008
【図７】
2004061227.tif 000009
【図８】
2004061227.tif 000010