(57)【要約】【課題】  フラッシュメモリにおいて、データの読取り速度を改善するとともに、一つのバンクで読取り、書込みまたは消去動作を行っている間に、他のバンクで異なる動作を行うことを可能にする。【解決手段】  フラッシュメモリのブロックを２つのバンクに分け、それぞれのバンクに対するページバッファをスイッチ手段で切り換えて共有する入出力ラインに接続する。第１バンクの各ビットラインに第１ページバッファの各ビットを接続し、第２バンクの各ビットラインに第２ページバッファの各ビット接続し、伝送されるデータをバッファリングする。第１ページバッファには、第１ページバッファ選択手段を設け、第２ページバッファには、第２ページバッファ選択手段を設け、各ビットのデータ伝送のオンオフを制御する。各ページバッファ選択手段と入出力ラインの間にスイッチ手段を設け、入出力ラインとの間のデータ伝送を切り換え制御する。【選択図】図３
2004273098.tif 000002
【特許請求の範囲】
【請求項１】
入出力ラインを共有する第１及び第２バンクを有するフラッシュメモリにおいて、
前記第１バンクのビットラインに接続され、前記第１バンクへ／から伝送されるデータをバッファリングするための第１ページバッファと、
前記第２バンクのビットラインに接続され、前記第２バンクへ／から伝送されるデータをバッファリングするための第２ページバッファと、
前記第１ページバッファと第１ノードとの間に接続され、前記第１ページバッファへ／から伝送されるデータの伝送を制御するための第１ページバッファ選択手段と、
前記第２ページバッファと前記第１ノードとの間に接続され、前記第２ページバッファへ／から伝送されるデータの伝送を制御するための第２ページバッファ選択手段と、
前記第1ノードと前記入出力ラインとの間に接続され、前記第１及び第２ページバッファ選択手段と入出力ライン間のデータ伝送を制御するためのスイッチ手段と
を備えてなるフラッシュメモリのバンク分割装置。
【請求項２】
請求項１に記載のフラッシュメモリのバンク分割装置において、
前記第１ページバッファ選択手段が、前記第１ページバッファと前記第１ノードとの間に接続され、外部の第１制御信号によって動作する第１トランジスタを含む
ことを特徴とする装置。
【請求項３】
請求項１に記載のフラッシュメモリのバンク分割装置において、
前記第２ページバッファ選択手段が、前記第２ページバッファと前記第２ノードとの間に接続され、外部の第２制御信号によって動作する第２トランジスタを含む
ことを特徴とする装置。
【請求項４】
請求項１に記載のフラッシュメモリのバンク分割装置において、
前記スイッチ手段が、前記第１ノードと前記入出力ラインとの間に接続され、外部の第３制御信号によって動作する第３トランジスタを含む
ことを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリのバンク分割装置に係り、特にＮＡＮＤ型フラッシュメモリにおけるバンク分割装置に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型フラッシュメモリは、非常に小さなセル面積の実現が可能であって、高集積メモリ素子に適する。ところが、最初のデータを読み取る時に掛かる時間が長く、またプログラムに掛かる時間が長い。さらに、一つの動作が行われている間、他の動作を行うことができないという欠点がある。
【０００３】
図１は、従来のＮＡＮＤ型フラッシュメモリにおけるバンク構造を示す概念図である。
【０００４】
図１を参照すると、ＮＡＮＤ型フラッシュメモリバンク１０と入出力ライン４０との間にページバッファ(Page Buffer)２０とキャッシュバッファ(Cache Buffer)３０を追加した。データの入力は、キャッシュバッファ３０を介してページバッファ２０に伝達され、選択されたページがプログラムされる（書き込まれる）間、ページプログラムを行うためのデータがキャッシュバッファ３０へ伝達される。これにより、従来の単一バンク構造における読み取りと、プログラムする速度を向上させた。キャッシュバッファ３０を使用すると、プログラムを行う間、データの入力動作を同時に行うことができ、データを出力する間、次のページをページバッファ２０に読み込むことができる。ところが、この場合にも、既存の場合と同様に、読み取り(Read)、プログラム(Program)又は消去(Erase)が行われる間は、他の動作を行うことができなくなるという問題が依然として残留する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、この発明は、そのような問題点を解決するためのもので、その目的は、フラッシュメモリのブロックを２つのバンクに分け、それぞれのページバッファを２つのバンクの間に位置させて入出力ラインを共有することによりビットラインの長さを短くすることができ、データセンシング速度を改善することができ、一つのバンクで読み取り、書き込みまたは消去動作を行っている間に、他のバンクでは異なる動作を行うことが可能なフラッシュメモリのバンク分割装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、この発明は、入出力ラインを共有する第１及び第２バンクを有するフラッシュメモリにおいて、前記第１バンクのビットラインに接続され、前記第１バンクへ／から伝送されるデータをバッファリングするための第１ページバッファと、前記第２バンクのビットラインに接続され、前記第２バンクへ／から伝送されるデータをバッファリングするための第２ページバッファと、前記第１ページバッファと第１ノードとの間に接続され、前記第１ページバッファへ／から伝送されるデータの伝送を制御するための第１ページバッファ選択手段と、前記第２ページバッファと前記第１ノードとの間に接続され、前記第２ページバッファへ／から伝送されるデータの伝送を制御するための第２ページバッファ選択手段と、前記第1ノードと前記入出力ラインとの間に接続され、前記第１及び第２ページバッファ選択手段と入出力ライン間のデータ伝送を制御するためのスイッチ手段とを備えてなるフラッシュメモリのバンク分割装置を提供する。
【発明の効果】
【０００７】
この発明は、フラッシュメモリのブロックを２つのバンクに分け、それぞれのページバッファを２つのバンクの間に位置させて入出力ラインを共有することによりビットラインの長さを短くすることができる。
【０００８】
また、データセンシング速度を改善することができ、一つのバンクで読み取り、書き込みまたは消去動作を行っている間に、他のバンクでは異なる動作を行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付する図面に基づいてこの発明の好適な実施例を説明する。なお、この発明は、下記の実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は、この発明の開示を完全にし、当技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は、同一の要素を示す。
【００１０】
図２は、この発明に係るＮＡＮＤ型フラッシュメモリのバンク構造を示す概念図である。
【００１１】
図２を参照すると、提案されたチップアーキテクチャは、全体のメモリセルアレイを第１バンク１００と第２バンク５００に分ける。第１バンク１００及び第２バンク５００のそれぞれは、第１バンク１００をページングするための第１ページバッファ部２００と、第２バンク５００をページングするための第２ページバッファ部４００とを有する。第１ページバッファ部２００及び第２ページバッファ部４００は、スイッチ手段３００を介して入出力ライン６００を共有する。
【００１２】
第１ページバッファ部２００及び第２ページバッファ部４００は、互いにデータのやり取りを行うことができ、また互いにキャッシュバッファとして使用可能であり、既存のキャッシュバッファ動作だけでなく、一方のバンクで読み取り、書き込み又は消去動作を行っている間に、他のバンクでは異なる動作を行うことができる。
【００１３】
図３は、この発明のページバッファ部とスイッチ手段の回路図である。
【００１４】
図３を参照すると、第１ページバッファ部２００及び第２ページバッファ部４００は、バンクのビットラインそれぞれに該当する多数のページバッファとページバッファ選択手段を有してなる。
【００１５】
より具体的に説明すると、第１バンク１００の第１−１〜第１−ＮビットラインＢＬ００〜ＢＬ０(Ｎ−１)は、第１ページバッファ部２００内の第１−１〜第１−Ｎページバッファ２１０−１〜２１０−Ｎにそれぞれ連結される。第１−１〜第１−Ｎページバッファ２１０−１〜２１０−Ｎは、第１−１〜第１−Ｎページバッファ選択手段２２０−１〜２２０−Ｎにそれぞれ連結される。第２バンク５００の第２−１〜第２−ＮビットラインＢＬ１０〜ＢＬ１(Ｎ−１)は、第２ページバッファ部４００内の第２−１〜第２−Ｎページバッファ４１０−１〜４１０−Ｎにそれぞれ連結される。 第２−１〜第２−Ｎページバッファ４１０−１〜４１０−Ｎは、第２−１〜第２−Ｎページバッファ選択手段４２０−１〜４２０−Ｎにそれぞれ連結される。第１−１〜第１−Ｎページバッファ選択手段２２０−１〜２２０−Ｎと第２−１〜第２−Ｎページバッファ選択手段４２０−１〜４２０−Ｎのそれぞれは、互いに対応するように連結される。また、互いに対応するように連結された第１−１〜第１−Ｎページバッファ選択手段２２０−１〜２２０−Ｎと第２−１〜第２−Ｎページバッファ選択手段４２０−１〜４２０−Ｎは、第１〜第Ｎスイッチ３１０−１〜３１０−Ｎによってそれぞれ入出力ラインに接続される。Ｎは、正の整数（１、２、３、…）である。
【００１６】
全体のページバッファ、ページバッファ選択手段及びスイッチのそれぞれは、同一の構成を持っているので、この実施例では、第１−１ページバッファ２１０−１、第２−１ページバッファ４２０−１、第１−１ページバッファ選択手段２２０−１、第２−１ページバッファ選択手段４２０−１及び第１スイッチ手段３１０−１の構成と動作のみを説明する。
【００１７】
第１−１ページバッファ２１０−１と第１−１ページバッファ選択手段２２０−１は、第１バンク１００の第１−１ビットラインＢＬ００と第１ノードＱ１との間に直列に接続される。第２−１ページバッファ４１０−１と第２−１ページバッファ選択手段４２０−１は、第２バンク５００の第２−１ビットラインＢＬ１０と第１ノードＱ１との間に直列に接続される。第１スイッチ手段３１０−１は、入出力ライン６００と第１ノードＱ１との間に接続される。
【００１８】
具体的に説明すると、第１−１ページバッファ２１０−１は、第１〜第５トランジスタＴ１〜Ｔ５と、第１、第２インバータＩ１、Ｉ２からなる第１ラッチＬ１とを含んで構成されている。第１トランジスタＴ１は、第１バンク１００の第１−１ビットラインＢＬ００（第１−１ページバッファの第１入出力端）と第２ノードＱ２との間に接続され、外部の第１バンクビットラインセレクト信号ＢＳＬ０によって駆動される。第２トランジスタＴ２は、第２ノードＱ２と第１−１ページバッファ２１０−１の第２入出力端との間に接続され、外部の第１バンクプログラムイネーブル信号ＰＧＭ０によって駆動される。第３トランジスタＴ３は、電源電圧と第２ノードＱ２との間に接続され、外部の第１バンクプリチャージ信号ＰＲＥ０によって駆動される。第４、第５トランジスタＴ４、Ｔ５は、接地電源と第１ラッチＬ１の一入力端との間に直列に接続され、それぞれ第１バンクラッチイネーブル信号ＬＡＴＣＨ０と第２ノードＱ２の電位とによって駆動される。第１ラッチＬ１の他の入力端は、第１−１ページバッファ２１０−１の第２入出力端に接続される。
【００１９】
第１ページバッファ選択手段２２０−１は、第１−１ページバッファ２１０−１の第２入出力端と第２ノードＱ１との間に接続され、外部の第１制御信号ＹＡ０によって駆動される第６トランジスタＴ６で構成されている。
【００２０】
第２−１ページバッファ４１０−１は、第７〜第１１トランジスタＴ７〜Ｔ１と、第３、第４インバータＩ３、Ｉ４からなる第２ラッチＬ２とを含んで構成されている。第７トランジスタＴ７は、第２バンク５００部の第２−１ビットラインＢＬ１０（第２−１ページバッファの第１入出力端）と第３ノードＱ３との間に接続され、外部の第２バンクビットラインセレクト信号ＢＳＬ１によって駆動される。第８トランジスタＴ８は、第３ノードＱ３と第２−１ページバッファ４１０−１の第２入出力端との間に接続され、外部の第２バンクプログラムイネーブル信号ＰＧＭ１によって駆動される。第９トランジスタＴ９は、電源電圧と第３ノードＱ３との間に接続され、外部の第２バンクプリチャージ信号ＰＲＥ１によって駆動される。第１０、第１１トランジスタＴ１０、Ｔ１１は、接地電源と第２ラッチＬ２の一入力端との間に直列に接続され、それぞれ第２バンクラッチイネーブル信号ＬＡＴＣＨ１と第３ノードＱ３の電位とによって駆動される。第２ラッチＬ２の他の入力端は、第２−１ページバッファ４１０−１の第２入出力端に接続される。
【００２１】
第２−１ページバッファ選択手段４２０−１は、第２−１ページバッファ４１０−１の第２入出力端と第１ノードＱ１との間に接続され、外部の第２制御信号ＹＡ１によって駆動される第１２トランジスタＴ１２で構成されている。
【００２２】
第１スイッチ手段３１０−１は、第１ノードＱ１と入出力ライン（Ｉ／Ｏ）６００に接続され、外部の第３信号ＹＢによって駆動される第１３トランジスタＴ１３で構成されている。
【００２３】
次に、以上説明した回路とバンクの動作を用いて、この発明による具体的なデュアルバンクの動作について説明する。
【００２４】
まず、上述した回路を構成する要素の動作を簡略に説明する。第１トランジスタＴ１は、第１バンクビットラインセレクト信号ＢＳＬ０によってビットラインＢＬ００を選択し、第２トランジスタＴ２は、プログラム動作の時に第１ラッチＬ１とビットラインＢＬ００を連結する。第３トランジスタＴ３は、読み取り動作の際にビットラインＢＬ００をプリチャージする。第４、第５トランジスタＴ４、Ｔ５は、読み取り時に第１バンク１００のデータをセンシングする。第１ラッチＬ１は、ページバッファのデータを保持する。第６トランジスタＴ６は、外部の第１制御信号ＹＡ０（アドレスデコーダの出力）によって第１ページバッファ部２００内のページバッファを選択する。第７トランジスタＴ７は、第２バンクビットラインセレクト信号ＢＳＬ０によってビットラインＢＬ１０を選択し、第８トランジスタＴ８は、プログラム動作時に第２ラッチＬ２とビットラインＢＬ１０とを連結する。第９トランジスタＴ９は、読み取り動作の際にビットラインＢＬ１０をプリチャージする。第１０、第１１トランジスタＴ１０、Ｔ１１は、読み取り時に第２バンク５００のデータをセンシングする。第２ラッチＬ２は、ページバッファのデータを保持する。第１２トランジスタＴ１２は、外部の第２制御信号ＹＡ１（アドレスデコーダの出力）によって第２ページバッファ部４００内のページバッファを選択する。
【００２５】
次に、バンク動作によって前記回路とバンクの動作を具体的に説明する。第１バンク１００に対して読み取り動作が行われると、第１バンクビットラインセレクト信号ＢＬＳ０と第１トランジスタＴ１によって第１−１ビットラインＢＬ００が選択される。第１バンクプリチャージ信号ＰＲＥ０と第３トランジスタＴ３によって第２ノードＱ２がプリチャージされ、第１バンクプログラムイネーブル信号ＰＧＭ０と第２トランジスタＴ２によって第１−１ビットラインＢＬ００のデータ値を第１ラッチＬ１に保持する。
【００２６】
外部の第１制御信号ＹＡ０によって第１−１ページバッファ選択手段２２０−１の第６トランジスタＴ６が駆動して第１ラッチＬ１のデータ値を伝送する。この際、第３制御信号ＹＢによって第１スイッチ手段３１０−１の第１３トランジスタＴ１３が駆動されて、入出力ライン６００に第１ラッチＬ１のデータ値を伝送し、または第２制御信号ＹＡ１によって第２−１ページバッファ選択手段４２０−１の第１２トランジスタＴ１２が駆動されて、第１ラッチＬ１のデータ値を第２ラッチＬ２に伝送する。
【００２７】
第１バンク１００に対してプログラム動作が行われると、入出力ライン６００のデータは、第３制御信号ＹＢと第１制御信号ＹＡ０によってそれぞれ第１３トランジスタＴ１３と第６トランジスタＴ６が駆動されて、第１ラッチＬ１に伝送される。また、第２制御信号ＹＡ１と第１制御信号ＹＡ０によって第２バンク５００のビットラインデータ値は、第１２トランジスタＴ１２と第６トランジスタＴ６を介して第１ラッチＬ１に伝送される。第１ラッチＬ１に伝送されたデータは、ラッチされた後、第１バンクプログラムイネーブル信号ＰＧＭ０とビットラインセレクト信号ＢＳＬ０などによって第１バンク１００の第１−１ビットラインＢＬ００に伝送される。第１バンク１００の消去動作は、特に限定されず、フラッシュ素子の消去動作と同一なので略する。第２バンク５００の読み取り、プログラム及び消去動作は、第１バンク１００と同一なので略する。
【００２８】
次に、図４を参照して、この実施例によるフラッシュメモリのバンク動作を、例を挙げて説明する。図４ａ及び図４ｂは、この発明のＮＡＮＤ型フラッシュメモリのバンクの動作を説明するための概念図である。
【００２９】
まず、図２、図３及び図４ａを参照して、第１バンク１００に対してプログラム動作が行われ、第２バンク５００に対して読み取り動作が行われる場合を考察する。図４ａに示すように、外部の入出力ラインから第１バンク１００に入力されるデータが第１ページバッファ部２００に伝送される。一方、第２バンク５００は、外部の読み取り信号によって読み取られるデータを第２ページバッファ部４００に伝送する。この際、外部の制御信号ＹＢ、ＹＡ０、ＹＡ１によって第１３、第６トランジスタＴ１３、Ｔ６がターンオンされ、第１２トランジスタＴ１２はターンオフされる。
【００３０】
第１ページバッファ部２００にバッファリングされたデータは、第１バンク１００に書き込まれ、第２ページバッファ部４００にバッファリングされたデータは、入出力ライン６００を介して外部に伝送される。この際、外部の制御信号によって、第６トランジスタＴ６はターンオフされ、第１２、第１３トランジスタＴ１２、Ｔ１３はターンオンされる。第１バンク１００のプログラム動作の間に、第２バンク５００は次回の読み取り動作を前記の方法で行う。
【００３１】
次に、図２、図３及び図４ｂを参照して、第１バンク１００に対して消去動作が行われ、第２バンク５００に対して読み取り動作が行われる場合を考察する。図４ｂに示すように、第１バンク１００は、外部の消去信号によって消去動作を行う。一方、第２バンク２００は、外部の読み取り信号によって読み取られるデータを第２ページバッファ部４００に伝送する。この際、外部の制御信号によって第６、第１２、第１３トランジスタＴ６、Ｔ１２、Ｔ１３がターンオフされる。
【００３２】
第２ページバッファ部４００にバッファリングされたデータは、入出力ライン６００を介して外部に伝送される。この際、外部の制御信号によって、第６トランジスタＴ６はターンオフされ、第１２、第１３トランジスタＴ１２、Ｔ１３はターンオンされる。
【００３３】
第１バンク１００の消去動作が完了するまで、上述したように第２バンク５００は読み取り動作を行う。
【００３４】
また、第１バンク１００のデータを第２バンク５００に直ちに伝達することができる。すなわち、第１ページバッファ２００にバッファリングされたデータを第２ページバッファ部４００に伝送することができる。この際、外部の制御信号によって、第６、第１２トランジスタＴ６、Ｔ１２はターンオンされ、第１３トランジスタＴ１３はターンオフされる。
【００３５】
このように、この発明のバンク構造は、デュアルバンクの形態であって、第１バンク１００で読み取り、プログラム、消去の動作を行う場合、第２バンク５００でも読み取り、プログラム、消去動作を行うことができる。読み取り、プログラム、消去動作は、ページ別に行われる。上述した動作は、この実施例の回路図と前述した動作により当業者であれば様々な形で十分実施することができる。
【００３６】
この発明は、上述した動作に限定されず、前記第１、第２ページバッファ部２００、４００の少なくとも一つをキャッシュバッファとして用いてキャッシュプログラム動作を行うことができる。例えば、第２ページバッファ部４００をキャッシュバッファとして用いて第１バンク１００をプログラムするために、まず第２ページバッファ部４００にデータを入力した後、第１ページバッファ部２００にデータを伝達する。第１バンク１００をプログラムする間、次のページのためのデータがキャッシュバッファの第２ページバッファ部４００に伝達される。
【００３７】
また、第２ページバッファ部４００をキャッシュバッファとして用いて第１バンク１００を読み取るために、第１バンク１００のデータが第１ページバッファ部２００に伝送される。第１ページバッファ部２００のデータは、さらにキャッシュバッファとして使用される第２ページバッファ部４００へ伝送される。第２ページバッファ部４００のデータは、入出力ラインを介して出力される。この際、第１バンク１００の次のページが第１ページバッファ部２００に伝送される。
【図面の簡単な説明】
【００３８】
【図１】従来のＮＡＮＤ型フラッシュメモリにおけるバンク構造を示す概念図である。
【図２】この発明に係るＮＡＮＤ型フラッシュメモリにおけるバンク構造を示す概念図である。
【図３】この発明のページバッファ部とスイッチ手段の回路図である。
【図４ａ】この発明に係るＮＡＮＤ型フラッシュメモリにおけるバンクの動作を説明するための概念図である。
【図４ｂ】この発明に係るＮＡＮＤ型フラッシュメモリにおけるバンクの動作を説明するための概念図である。
【符号の説明】
【００３９】
１０、１００、５００  …  バンク
２０、２００、４００  …  ページバッファ部
３０                  …  キャッシュバッファ部
４０、６００          …  入出力ライン
３００                …  スイッチ手段
２１０、４１０        …  ページバッファ
２２０、４２０        …  ページバッファ選択手段
【図１】
2004273098.tif 000003
【図２】
2004273098.tif 000004
【図３】
2004273098.tif 000005
【図４ａ】
2004273098.tif 000006
【図４ｂ】
2004273098.tif 000007