(57)【要約】【課題】ＤＲＡＭ等のダイレクトメモリから内部メモリへのリード動作に続いて内部メモリからダイレクトメモリへのライト動作が要求されたＤＭＡ転送要求時において、アクセス不能期間が発生しても、このアクセス不能期間を有効利用する。【解決手段】アクセス解析回路１０４は、第１又は第２のＤＭＡ転送要求回路１０１ａ、１０１ｂからのアクセス要求をセレクタ１０３を介して受けて解析し、基本的には、リード動作の要求時にはアクセスコマンド発生回路１０５からリード操作を発行させ、ライト動作の要求時にはライト操作を発行させるが、リード動作の要求時に続いてライト動作が要求された時には、先ずリフレッシュ操作コマンドを発行させ、その後にライト操作を発行させる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
リフレッシュを必要とするメモリから内部メモリへのライト転送、及び、前記内部メモリから前記リフレッシュを必要とするメモリへのリード転送を要求するＤＭＡ転送要求手段と、
前記ＤＭＡ転送要求手段からの要求がリード転送又はライト転送の何れであるかを解析するアクセス解析手段と、
前記アクセス解析手段の解析結果に応じて操作コマンドを発生し、この操作コマンドを前記リフレッシュを必要とするメモリに対して出力するコマンド発生手段とを備え、
前記アクセス解析手段は、
前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがリード操作であり、今回発生予定の操作コマンドがライト操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間にリフレッシュ操作を挿入する
ことを特徴とするメモリの制御装置。
【請求項２】
前記アクセス解析手段は、
前回の操作コマンドと今回予定の操作コマンドとが、前記リフレッシュを必要とするメモリの同一バンク内の異なるページに対する操作コマンドである場合にも、前回の操作コマンドと今回予定の操作コマンドとの間にリフレッシュ操作を挿入する
ことを特徴とする請求項１記載のメモリの制御装置。
【請求項３】
前記アクセス解析手段からのリフレッシュ操作の挿入回数を加算するリフレッシュ回数加算手段と、
所定リフレッシュサイクルを計測するリフレッシュタイマーとを備え、
前記アクセス解析手段は、
前記リフレッシュタイマーが前記所定リフレッシュサイクルの計測を完了する前に、前記リフレッシュ回数加算手段によるリフレッシュの挿入回数の加算結果が所定回数に達した後は、前記リフレッシュ操作の挿入を行わない
ことを特徴とする請求項１又は２記載のメモリの制御装置。
【請求項４】
前記リフレッシュタイマーが前記所定リフレッシュサイクルの計測を完了する前の所定時刻において、前記リフレッシュ回数加算手段によるリフレッシュ操作の挿入回数の加算結果が所定回数に達していない場合には、所定間隔で繰り返しリフレッシュ要求信号を出力するリフレッシュ要求信号発生手段を備え、
前記アクセス解析手段は、
前記リフレッシュ要求信号発生手段からのリフレッシュ要求信号を受けて、繰り返しリフレッシュ操作の挿入を行う
ことを特徴とする請求項３記載のメモリの制御装置。
【請求項５】
前記アクセス解析手段は、
外部からリフレッシュ動作許可信号を受け、このリフレッシュ動作許可信号を受けている期間に限り、リフレッシュ操作の挿入を行う
ことを特徴とする請求項１、２、３又は４記載のメモリの制御装置。
【請求項６】
リフレッシュを必要とするメモリ、並びに前記リフレッシュを必要とするメモリと直接転送バス及び内部バスを介して接続された第１の内部メモリ及び第２の内部メモリと、
前記リフレッシュを必要とするメモリから前記第１の内部メモリへのライト転送、及び、前記第１の内部メモリから前記リフレッシュを必要とするメモリへのリード転送を要求するＤＭＡ転送要求手段と、
前記ＤＭＡ転送要求手段からの要求がリード転送又はライト転送の何れであるかを解析するアクセス解析手段と、
前記アクセス解析手段の解析結果に応じて操作コマンドを発生し、この操作コマンドを前記リフレッシュを必要とするメモリに対して出力するコマンド発生手段とを備え、
前記アクセス解析手段は、
前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがライト操作であり、今回発生予定の操作コマンドがリード操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間に、前記第１の内部メモリと第２の内部メモリとの間で前記直接転送バス及び内部バスを介してデータの転送を行わせるデータ転送を挿入する
ことを特徴とするメモリの制御装置。
【請求項７】
リフレッシュを必要とするメモリ、並びに前記リフレッシュを必要とするメモリと直接転送バス及び内部バスを介して接続された第１の内部メモリ及び第２の内部メモリと、
前記リフレッシュを必要とするメモリから前記第１の内部メモリへのライト転送、及び、前記第１の内部メモリから前記リフレッシュを必要とするメモリへのリード転送を要求するＤＭＡ転送要求手段と、
前記ＤＭＡ転送要求手段からの要求がリード転送又はライト転送の何れであるかを解析するアクセス解析手段と、
前記アクセス解析手段の解析結果に応じて操作コマンドを発生し、この操作コマンドを前記リフレッシュを必要とするメモリに対して出力するコマンド発生手段とを備え、
前記アクセス解析手段は、
前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがリード操作であり、今回発生予定の操作コマンドがライト操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間にリフレッシュ操作を挿入すると共に、
前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがライト操作であり、今回発生予定の操作コマンドがリード操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間に、前記第１の内部メモリと第２の内部メモリとの間で前記直接転送バス及び内部バスを介してデータの転送を行わせるデータ転送操作を挿入する
ことを特徴とするメモリの制御装置。
【請求項８】
前記ＤＭＡ転送要求手段は、ＤＭＡ優先情報を含ませた転送要求を出力し、
前記アクセス解析手段は、
前記ＤＭＡ転送要求手段から受けた転送要求に含まれるＤＭＡ優先情報が有効である場合には、前記リフレッシュ操作の挿入又はデータ転送の挿入を行わない
ことを特徴とする請求項１、２、３、４、５、６又は７記載のメモリの制御装置。
【請求項９】
デジタル画像を表示する画像表示装置であって、
前記請求項１、２、３、４、５、６、７又は８記載のメモリの制御装置を備えた
ことを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭ、シンクロナスＤＲＡＭなどに代表されるダイナミックＲＡＭの制御装置、及びこの制御装置を有するＤＶＤプレーヤーやデジタルテレビなど画像表示装置に関する。
【０００２】
【従来の技術】
近年、ＭＰＥＧ２やＭＰＥＧ４などのデジタル映像信号処理規格の普及や、それに伴う画像表示装置のデジタル化により、画像専用のＳＲＡＭ（Ｖｉｄｅｏ  ＲＡＭ、ＶＲＡＭ）に代わって、容量が多く且つ安価であるダイナミックＲＡＭが使用されるようになってきている。
【０００３】
ＤＲＡＭはＶＲＡＭに比べて安価であるが、ＶＲＡＭと異なり、所定の一定周期Ｔの間に一定回数（Ｍ回）、メモリ内容のリフレッシュを行う必要がある。例えば、ＤＲＡＭの規格であるＪＥＤＥＣの規格に沿った６４Ｍｅｇａ  ｂｉｔのＳＤＲＡＭでは、周期６４［ｍｓ］で４０９６回のリフレッシュ動作を行うことが、製品規格で規定されている。
【０００４】
ダイナミックＲＡＭは、放置すれば、データが自然消去されてしまうため、所定の一定期間内に所定回数のリフレッシュが必要になる。このリフレッシュを行っている期間は、データの読み出しができない。このため、特許文献１では、動作が休止している間にリフレッシュを集中して行う方法を開示している。また、特許文献２では、画像表示を行う際に所定の一定サイクル毎に画像転送量が落ちる区間がある事実を利用して、その区間に処理を集中させる方法を開示している。
【０００５】
ところで、ＤＲＡＭの一般的な構成は、数個のメモリ領域（複数のバンク）から成り、各バンク毎に所望するページと呼ばれるアクセス単位でアクセスを行う。通常は、バンク内のページ指定のクリア（プリチャージ動作）と、バンク内でのページを選択するアクセス（アクティベーション）、並びにリード動作及びライト動作がある。このプリチャージ動作又はアクティベーション動作中は、そのプリチャージ動作やアクティベーション動作を行っている同一バンク内のメモリへの書き込みや読み出しは、行い得ない。更に、同一バンク内の異なるページに連続してアクセスする場合には、プリチャージ動作及びアクティベーション動作を行わなければならず、このプリチャージ動作及びアクティベーション動作を実行している数サイクルの間は、リード又はライト動作はできなくなるという特徴がある。
【０００６】
【特許文献１】
特開平１−２８６１９８号公報
【０００７】
【特許文献２】
特表平９−２６９７６２号公報
【０００８】
【発明が解決しようとする課題】
近年では、画像処理装置の低価格化により、映像機器を構成するメモリの減少や統合が行われている。例えば、ＤＶＤプレーヤーを例に示すと、ＤＶＤプレーヤーには全体制御用のマイコン、ＤＶＤ（ＣＤ）の回転制御用ＬＳＩ、ＤＶＤ（ＣＤ）から読み出したデータの誤り訂正を行うＬＳＩ、ＭＰＥＧ２デコード処理を行うＬＳＩなど、数個のＬＳＩがあり、それらのＬＳＩが同時に１つのダイレクトＲＡＭをＤＭＡアクセス（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）することがある。
【０００９】
このＤＭＡアクセス動作は、ダイレクトＲＡＭに対してはデータの入出力バスが１系統しかないため、調停しながら行われるが、数個のＬＳＩは、各々、ダイレクトＲＡＭに対してランダムにリード動作又はライト動作を要求する。ダイレクトＲＡＭは、リード動作やライト動作など、その際に最も優先される動作を実行する。このため、前回アクセスのリード動作に連続して今回アクセスがライト動作となった場合や、ライト動作に連続してリード動作が並んだ場合、及び、前回アクセスと今回アクセスとが同一バンク内での異ページにアクセスしてしまった場合には、数サイクルのアクセス不能期間が生じてしまう。このように、複数個のランダムな要求がメモリインタフェースに要求されるシステムにおいては、データを効率良く転送させるには、ダイレクトＲＡＭの１系統しかない入出力系統を効率良く活用し、データ転送を無駄なく実行することが必要になる。
【００１０】
入出力系統を効率良く活用する手段としては、先ず、要求された動作を並び替えて、リード動作とライト動作とが連続して並ぶ場合を少なくしたり、同一バンク内の異ページへのアクセスを減らすことが考えられるが、実際に行おうとすると、実行順位を変更しなければならず、失敗すると、重要な処理を行っているＬＳＩの緊急を要するリクエストが入力されていた場合であっても、前記のリード動作とライト動作との連続アクセスを減らすことや、同一バンク内での異ページへのアクセスを減らすために、その重要なリクエストが待たされて、その実行が遅れてしまう場合がある。このような場合には、例えばＤＶＤプレーヤーでは、表示画像の乱れや、フリージングなどのエラーが現れることになる。更には、ダイレクトＲＡＭでのデータの自然消去を防ぐためには、前述したリフレッシュ動作を行わなければならないため、複数のＬＳＩからの転送要求に対して、更に、リフレッシュ動作を効率良く挿入しなければならない課題もある。
【００１１】
一方、データ転送側では、面積の問題がある。つまり、ダイレクトＲＡＭメモリの動作が高速になればなるほど、リード動作からライト動作、ライト動作からリード動作に切り替えた際に、ダイレクトＲＡＭと内部メモリとの間のバッファの段数が増加し、面積が増大してしまう。例えば、ダイレクトＲＡＭのリード動作からライト動作へと素早く切り替えるには、リード処理を行う回路でリード動作をさせている間に、次のライト動作のためのデータを準備しなければならない。すると、リード処理を行う回路とライト処理を行う回路とを別系統のメモリ制御回路で構成しなければならず、本来、同じような動作で一まとめできるようなリード回路とライト回路とを別々に持つことが必要になる。しかし、別々に持ったとしても、同一バンク内での異ページへのアクセスや、リード動作からライト動作、ライト動作からリード動作への切り替えでは、数サイクルのアクセス不能期間が発生してしまう。
【００１２】
また、特許文献１に記載の集中リフレッシュを行うと、この集中リフレッシュ期間中はアクセスができない。集中リフレッシュ時間は、シンクロナスＤＲＡＭを例にとると、６４［ｍｓ］中におよそ４０９６回又は８１９２回のリフレッシュコマンドが必要であり、１回当たり９サイクルかかる。１３３ＭＨｚ動作のシンクロナスＤＲＡＭでは、７７．５［ｎｓ］×９＝６７．５［ｎｓ］となる。４０９６回のリフレッシュ動作を行った場合には、６７．５×４０９６＝２７６４８０［ｎｓ］の集中リフレッシュ期間が必要となる。この期間中はアクセスすることができないとすると、ＤＶＤプレーヤーでは、誤り訂正などでエラーが発生した場合に復旧不可能になり、システムの動作に深刻な影響を与えることになる。
【００１３】
一方、特許文献２に記載のリフレッシュ方法では、アクセスが少ない期間に分散してリフレッシュ動作を行うので、前記のような問題は生じないが、リード動作やライト動作を頻繁に行った場合や、同一バンク内での異ページへのアクセスが頻発した場合では、これ等の場合に発生するアクセス不能期間に関して何らの対策が施されていないため、このアクセス不能期間では当然にデータ転送が不可能であり、データ転送効率が損なわれてしまう欠点がある。
【００１４】
図１７は、従来の内部メモリとダイナミックＲＡＭとの間のデータ転送回路を示す。同図において、２００１はダイレクトメモリであるＤＲＡＭ、２００２は内部メモリ、２００３はＤＲＡＭ２００１からのデータリード用のリードバッファであって、１又は数段のＤ−ＦＦ回路により構成される。２００４はＤＲＡＭ２０１１へのデータライト用のライトバッファであって、同様に、１又は数段のＤ−ＦＦ回路により構成される。２００５はＤＲＡＭ２００１に対するアクセス用のアクセスコマンド発生回路であって、ダイレクトメモリ２００１へのアクセス用制御信号を生成する。２００６はメモリアドレス制御回路であって、内部メモリ２００２に対してアドレス信号やチップセレクト信号、ライトイネーブル信号を生成する。
【００１５】
図１８及び図１９は、ダイレクトメモリ２００１としてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を用いた場合において、ＳＤＲＡＭ２００１と内部メモリとの間でバースト長８のデータ転送を行う際（同一バンク内での異ページへのアクセスでない場合）に、前回はライト動作、今回はリード動作を行った場合（図１８）と、前回はリード動作、今回はライト動作を行った場合（図１９）とにおける、ＳＤＲＡＭ２００１への制御信号と内部メモリへの動作信号を示す。
【００１６】
図１８及び図１９において、ＣｌｏｃｋはＳＤＲＡＭ２００１に供給されるクロック信号、ＸＣＳはチップセレクト信号ＣＳによりＳＤＲＡＭ２００１に対し行った操作が有効であることを示す制御信号、ＸＲＡＳはＲＯＷ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ信号、ＸＣＡＳはＣｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ信号である。また、ｂａｎｋ、ａｄｄｒｅｓｓは、各々、ＸＣＳ＝Ｌの場合に有効になるＳＤＲＡＭ２００１へのアドレス及びバンク指定、ｄａｔａはＳＤＲＡＭ２００１の双方向データバスを示す。また、図１８において、ＭＥＭ  ＤＩは内部メモリのデータ入力パス、ＭＥＭ  ＤＯは内部メモリのデータ出力パス、ＭＥＭ  ＡＤＤＲは内部メモリのアドレス入力、ＭＥＭ  ＣＳは内部メモリのチップセレクト入力、ＭＥＭ  ＷＥは内部メモリのＷｒｉｔｅ  ｅｎａｂｌｅ入力を各々示す。更に、図１９では、内部メモリが第１及び第２の内部メモリにより構成される場合を示し、ＭＥＭＰ  ＤＩ（Ｐ＝１、２）は第１及び第２の内部メモリのデータ入力パス、ＭＥＭＰ  ＤＯ（Ｐ＝１、２）は第１及び第２の内部メモリのデータ出力パス、ＭＥＭＰ  ＡＤＤＲ（Ｐ＝１、２）は第１及び第２の内部メモリのアドレス入力、ＭＥＭＰ  ＣＳ（Ｐ＝１、２）は第１及び第２の内部メモリのチップセレクト入力、ＭＥＭＰ  ＷＥ（Ｐ＝１、２）は第１及び第２の内部メモリのＷｒｉｔｅ  ｅｎａｂｌｅ入力を各々示す。
【００１７】
図１９では、同一バンク内での異ページへのアクセスでない場合には、図示したように、ＳＤＲＡＭ２００１へのデータ入出力の双方向データバスｄａｔａを連続させるためには、アドレスを第１の内部メモリと第２の内部メモリとに分けて、制御する必要がある。
【００１８】
図２０は、同一バンク内での異ページへのアクセスを行う場合に、リード動作に連続してライト動作が行われる際には、アクセス不能期間が６サイクルできることを示している。そのアクセス不能サイクルを利用すると、メモリアドレス制御回路２００６が１系統で済むが、毎回プリチャージ動作とアクティベーション動作とを行うわけではない。従って、毎回プリチャージ動作とアクティベーション動作とを行うようにすると、回路構成は簡単だが、不要なアクセス不能サイクルが生じてしまう。また、近年のメモリ動作の高速化に伴い、リードバッファ２００３及びライトバッファ２００４はその段数が増える傾向にあるが、これらの段数が増えると、その分、アクセス不能期間が長くなる。
【００１９】
本発明は、前記の課題に着目し、その目的は、アクセス不能期間が発生する場合には、このアクセス不能期間を有効利用することとする。
【００２０】
【課題を解決するための手段】
前記目的を達成するために、本発明では、ＤＭＡ転送要求時において、リード動作に連続してライト動作が要求された場合のように、数サイクルのアクセス不能期間が発生する場合には、このアクセス不能期間中においてＤＭＡ転送要求以外の例えばリフレッシュ動作などの他の操作コマンドを実行することにより、アクセス不能サイクルを有効利用することとする。
【００２１】
すなわち、請求項１記載の発明のメモリの制御装置は、リフレッシュを必要とするメモリから内部メモリへのライト転送、及び、前記内部メモリから前記リフレッシュを必要とするメモリへのリード転送を要求するＤＭＡ転送要求手段と、前記ＤＭＡ転送要求手段からの要求がリード転送又はライト転送の何れであるかを解析するアクセス解析手段と、前記アクセス解析手段の解析結果に応じて操作コマンドを発生し、この操作コマンドを前記リフレッシュを必要とするメモリに対して出力するコマンド発生手段とを備え、前記アクセス解析手段は、前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがリード操作であり、今回発生予定の操作コマンドがライト操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間にリフレッシュ操作を挿入することを特徴とする。
【００２２】
請求項２記載の発明は、前記請求項１記載のメモリの制御装置において、前記アクセス解析手段は、前回の操作コマンドと今回予定の操作コマンドとが、前記リフレッシュを必要とするメモリの同一バンク内の異なるページに対する操作コマンドである場合にも、前回の操作コマンドと今回予定の操作コマンドとの間にリフレッシュ操作を挿入することを特徴とする。
【００２３】
請求項３記載の発明は、前記請求項１又は２記載のメモリの制御装置において、前記アクセス解析手段からのリフレッシュ操作の挿入回数を加算するリフレッシュ回数加算手段と、所定リフレッシュサイクルを計測するリフレッシュタイマーとを備え、前記アクセス解析手段は、前記リフレッシュタイマーが前記所定リフレッシュサイクルの計測を完了する前に、前記リフレッシュ回数加算手段によるリフレッシュの挿入回数の加算結果が所定回数に達した後は、前記リフレッシュ操作の挿入を行わないことを特徴とする。
【００２４】
請求項４記載の発明は、前記請求項３記載のメモリの制御装置において、前記リフレッシュタイマーが前記所定リフレッシュサイクルの計測を完了する前の所定時刻において、前記リフレッシュ回数加算手段によるリフレッシュ操作の挿入回数の加算結果が所定回数に達していない場合には、所定間隔で繰り返しリフレッシュ要求信号を出力するリフレッシュ要求信号発生手段を備え、前記アクセス解析手段は、前記リフレッシュ要求信号発生手段からのリフレッシュ要求信号を受けて、繰り返しリフレッシュ操作の挿入を行うことを特徴とする。
【００２５】
請求項５記載の発明は、前記請求項１、２、３又は４記載のメモリの制御装置において、前記アクセス解析手段は、外部からリフレッシュ動作許可信号を受け、このリフレッシュ動作許可信号を受けている期間に限り、リフレッシュ操作の挿入を行うことを特徴とする。
【００２６】
請求項６記載の発明のメモリの制御装置は、リフレッシュを必要とするメモリ、並びに前記リフレッシュを必要とするメモリと直接転送バス及び内部バスを介して接続された第１の内部メモリ及び第２の内部メモリと、前記リフレッシュを必要とするメモリから前記第１の内部メモリへのライト転送、及び、前記第１の内部メモリから前記リフレッシュを必要とするメモリへのリード転送を要求するＤＭＡ転送要求手段と、前記ＤＭＡ転送要求手段からの要求がリード転送又はライト転送の何れであるかを解析するアクセス解析手段と、前記アクセス解析手段の解析結果に応じて操作コマンドを発生し、この操作コマンドを前記リフレッシュを必要とするメモリに対して出力するコマンド発生手段とを備え、前記アクセス解析手段は、前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがライト操作であり、今回発生予定の操作コマンドがリード操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間に、前記第１の内部メモリと第２の内部メモリとの間で前記直接転送バス及び内部バスを介してデータの転送を行わせるデータ転送を挿入することを特徴とする。
【００２７】
請求項７記載の発明のメモリの制御装置は、リフレッシュを必要とするメモリ、並びに前記リフレッシュを必要とするメモリと直接転送バス及び内部バスを介して接続された第１の内部メモリ及び第２の内部メモリと、前記リフレッシュを必要とするメモリから前記第１の内部メモリへのライト転送、及び、前記第１の内部メモリから前記リフレッシュを必要とするメモリへのリード転送を要求するＤＭＡ転送要求手段と、前記ＤＭＡ転送要求手段からの要求がリード転送又はライト転送の何れであるかを解析するアクセス解析手段と、前記アクセス解析手段の解析結果に応じて操作コマンドを発生し、この操作コマンドを前記リフレッシュを必要とするメモリに対して出力するコマンド発生手段とを備え、前記アクセス解析手段は、前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがリード操作であり、今回発生予定の操作コマンドがライト操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間にリフレッシュ操作を挿入すると共に、前記コマンド発生手段により前記リフレッシュを必要とするメモリに出力された前回の操作コマンドがライト操作であり、今回発生予定の操作コマンドがリード操作である場合には、前回の操作コマンドと今回予定の操作コマンドとの間に、前記第１の内部メモリと第２の内部メモリとの間で前記直接転送バス及び内部バスを介してデータの転送を行わせるデータ転送操作を挿入することを特徴とする。
【００２８】
請求項８記載の発明は、前記請求項１、２、３、４、５、６又は７記載のメモリの制御装置において、前記ＤＭＡ転送要求手段は、ＤＭＡ優先情報を含ませた転送要求を出力し、前記アクセス解析手段は、前記ＤＭＡ転送要求手段から受けた転送要求に含まれるＤＭＡ優先情報が有効である場合には、前記リフレッシュ操作の挿入又はデータ転送の挿入を行わないことを特徴とする。
【００２９】
請求項９記載の発明の画像表示装置は、デジタル画像を表示する画像表示装置であって、前記請求項１、２、３、４、５、６、７又は８記載のメモリの制御装置を備えたことを特徴とする。
【００３０】
以上により、請求項１〜９記載の発明では、ＤＭＡ転送要求が、リード転送からライト転送へと続く場合や、同一バンク異ページである場合、又はライト転送からリード転送へと続く場合には、アクセス不能期間が発生する。しかし、このアクセス不能期間では、ＤＭＡ転送はできないが、このアクセス不能期間中に実行可能なリフレッシュ動作や、内部メモリ間でのデータ転送が挿入されるので、このアクセス不能期間が有効利用されることになる。
【００３１】
特に、請求項３記載の発明では、リフレッシュタイマー及びリフレッシュ回数加算回路によりリフレッシュサイクル内に所定回数のリフレッシュが終了すると、アクセス解析手段がリフレッシュ操作の挿入を停止するので、必要回数以上のリフレッシュ動作が行われることはない。
【００３２】
また、請求項４記載の発明では、リフレッシュサイクル内に所定回数のリフレッシュが行われない状況、例えばリードアクセスやライトアクセスが多い場合には、リフレッシュ要求信号発生手段が所定間隔で繰り返しリフレッシュ要求信号を出力するので、必要回数のリフレッシュが確保される。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３４】
（第１の実施の形態）
図１は本発明の第１の実施の形態のメモリのリフレッシュ機構を示す。このリフレッシュ機構は、デジタル画像を表示する画像表示装置に含まれる。
【００３５】
図１において、１０１ａ、１０１ｂは各々第１及び第２のＤＭＡ転送要求回路（ＤＭＡ転送要求手段）、１０３はセレクタ、１０４はアクセス解析回路（アクセス解析手段）、１０６はダイレクトＲＡＭ（ＤＲＡＭ、リフレッシュを必要とするメモリ）、１０５は前記ＤＲＡＭ１０６に対するアクセスコマンド発生回路（コマンド発生手段）である。
【００３６】
また、１１０、１１１は各々前記第１及び第２のＤＭＡ転送要求回路１０１ａ、１０１ｂから出力されるＤＭＡ要求信号であってセレクタ１０３に入力される。１１２は前記セレクタ１０３により選択されたＤＭＡ要求信号、１１３はアクセス解析回路１０４によって生成されたアクセス信号発行命令であって、アクセスコマンド発生回路１０５に入力される。１１４は前記アクセスコマンド発生回路１０５からＤＲＡＭ１０６に発行されるアクセス信号（ＸＣＳ、ＸＣＡＳ、ＸＲＡＳ、ＸＷＥ、ＡＤＤＲＥＳＳ、ＢＡＮＫ）である。
【００３７】
前記ＤＭＡ転送要求回路１０１ａ、１０１ｂから出力されたＤＭＡ要求信号１１０、１１１は、セレクタ１０３で最優先のものが選択され、ＤＭＡ要求信号１１２となり、アクセス解析回路１０４に入力される。アクセス解析回路１０４では、前回実行したＤＭＡコマンドと今回要求ＤＭＡコマンドとを比較し、前回実行した操作コマンドがリード操作であり且つ次回実行予定の操作コマンドがライト操作であった場合には、先に、アクセス信号発行命令１１３としてリフレッシュ操作信号を発行、挿入し、その後に、ライトアクセス信号を送る。アクセスコマンド発生回路１０５では、前記アクセス信号発行命令１１３に従った操作コマンドをダイナミックＲＡＭに対して発行する。
【００３８】
図２は、前記アクセス解析回路１０４の内部構成を示す。同図において、１２０はＤＭＡ動作比較回路、１２１はアクセス情報発生回路、１２２は前回のアクセス終了時のバンクアドレス及びとページアドレスを記憶するレジスタ、１２６は前回のアクセスのリード情報又はライト情報を保持するレジスタである。
【００３９】
前記ＤＭＡ動作比較回路１２０は、レジスタ１２６からの前回アクセス時のリード又はライト情報１４１と、レジスタ１２２からの前回アクセス時のバンクアドレス及びページアドレス１３７を受けて、これらの情報及びアドレスをＤＭＡ要求信号１１２の対応情報及びアドレスと比較する。そして、前回アクセスでのレジスタ１２６からの情報１４１がリード情報であり、且つ、今回のＤＭＡ要求信号１１２がライト要求である場合、及び、前回アクセスでのレジスタ１２２からのバンク及びページアドレス１３７と今回のＤＭＡ要求信号１１２のバンク及びページアドレスとにおいて、両バンクが同一でページアドレスが異なる場合（同一バンク異ページの場合）には、リフレッシュコマンドを発生させる情報を信号１３１に載せてアクセス情報発生回路１２１に伝達する。アクセス情報発生回路１２１は、信号１３１の情報を元にアクセス命令を決定し、作成して、このアクセス命令を信号１１３としてダイレクトメモリ１０６に出力すると共に、前回アクセス情報としてリフレッシュ動作を行ったことをレジスタ１２６に記録させ、そのリフレッシュ動作のバンクアドレス及びページアドレスをレジスタ１２２に記録させる。ＤＭＡ動作比較回路１２０は、次回は最新リフレッシュ動作が行われることを信号１４１、１３７から受け取り、その後に、今回のＤＭＡ要求信号１１２に従ったライトアクセスを行う。
【００４０】
従って、本実施の形態では、図３（ａ）に示すように、従来ではリード動作に連続してライト動作が行われる際には、数サイクルのアクセス不能期間が発生し、その間はアクセス不能となるが、本実施の形態では、同図（ｂ）に示すように、リード動作とライト動作との間にリフレッシュ動作が挿入されるので、アクセス不能期間を有効利用できることが判る。
【００４１】
図４は、ダイナミックメモリ１０６と内部メモリとの間のデータ転送を行うデータ入出力系の回路図を示す。同図において、１０６ダイレクトメモリ（ＤＲＡＭ）、１０２は内部メモリ、１００３〜１００５は３段のライトバッファ、１００６〜１００８は３段のリードバッファである。ＭＥＭ  ＤＯ及びＭＥＭ  ＤＩは内部メモリ１０２の入出力バス（内部バス）、ｄａｔａはＤＲＡＭ１０６の双方向データバス（直接転送バス）、１０５はアクセスコマンド発生回路である。また、１０１０はメモリアドレス制御回路であって、内部メモリ１０２のアドレス信号ＭＥＭ  ＡＤＤＲ、チップセレクト信号ＭＥＭ  ＣＳ、ライトイネーブル信号ＭＥＭ  ＷＥを現行のバッファの段数（３段）にあわせたタイミングで各々生成する。
【００４２】
図４の回路構成を採用した場合の本実施の形態の動作を図５及び図６に示す。図７は図４の回路を従来のアクセス方式に適用した場合の動作を示しており、前回がライト動作で今回がリード動作の動作切り替え時において、９サイクルのアクセス不能期間が発生している。しかし、本実施の形態では、図５に示すうに、アクセス不能期間である９サイクルの一部がリフレッシュ動作に置換されるので、このアクセス不能期間の有効利用化が図られ、無効サイクルはプリチャージ動作の待機期間（３サイクル）と、リフレッシュ後のアクティベーション動作期間（３サイクル）との最大６サイクルになる。尚、パイプライン化してバッファの段数が増えるほど、無効サイクルの有効利用度が向上する。例えばパイプライン段数が６段である場合には、（内部メモリ１０２とダイレクトＲＡＭ１０６との間のバッファの段数＝６）ｘ２＋３サイクルの間の１５サイクルの無効期間が発生するが、リフレッシュ動作を挿入することにより、無効期間は６サイクルに短縮することが可能になる。
【００４３】
（第２の実施の形態）
続いて、本発明の第２の実施の形態を説明する。
【００４４】
図８は、本発明の第２の実施の形態を示す。１０１ａ〜１０１ｄは各々ダイレクトＲＡＭ１０６に転送要求を行う第１、第２、第３及び第４のＤＭＡ転送要求回路、１０３はセレクタ、１０４はアクセス解析回路、１０５はアクセスコマンド発生回路、１０６はダイレクトメモリ（ＤＲＡＭ）、１０１０はメモリアドレス制御回路、１０２ａ、１０２ｂは内部メモリである。
【００４５】
そして、本実施の形態では、更に、リフレッシュタイマー３０６と、リフレッシュ回数加算回路（リフレッシュ回数加算手段）３０７とが追加される。
【００４６】
第１〜第４のＤＭＡ転送回路１０１ａ〜１０１ｄからＤＭＡ要求信号３２１〜３２４が出力されると、その中の１つがセレクタ１０３で選択されてアクセス解析回路１０４に入力される。アクセス解析回路１０４は、この入力されたＤＭＡ要求信号と前回アクセスされた操作とを比較し、リード動作若しくはライト動作又はリフレッシュ命令のアクセス命令を信号３２６としてアクセスコマンド発生回路３０９に転送する。メモリアドレス制御回路１０１０は、内部メモリ１０２ａ、１０２ｂに対してアクセス信号を送り、データの読み出し又は書き込みを制御する。同時に、アクセスコマンド発生回路１０５は、ＤＲＡＭ１０６に対して、リード動作、ライト動作、又はリフレッシュ動作のアクセスを信号３３０を通じて送る。アクセス解析回路１０４がリフレッシュ命令３２６を転送した場合には、リフレッシュ回数加算回路３０７はこのリフレッシュ命令３２６を受けて、リフレッシュ操作を挿入した回数を加算する。リフレッシュタイマー３０６は、所定のリフレッシュ周期を計測すると共に、リフレッシュ回数加算回路３０７からのリフレッシュ操作の挿入回数を受け、所定期間内にリフレッシュ操作の挿入回数が必要回数Ｍに一致すると、リフレッシュ禁止信号３２８をアクセス解析回路１０４に出力する。アクセス解析回路３０８は、このリフレッシュ禁止信号３２８を受けている期間中、リード動作からライト動作への連続時を発見しても、リフレッシュ操作を挿入しない。リフレッシュタイマー３０６は、２つのタイマーを有し、その一方はダイレクトメモリ１０６へのアクセス開始からスタートし、他方はリフレッシュ信号が入力されて初めて動作を開始する。ＤＲＡＭ１０６のリフレッシュは所定の一定時間内に所定回数行われれば良いので、この２個のタイマーを切換えて使用する。
【００４７】
図９は、前記リフレッシュタイマー３０６の内部構成を示す。同図において、７０１は第１のタイマー、７０２は第２のタイマー、７０３は比較器、７０４及び７０５はセレクタである。タイマー７０１、７０２は、２個のセレクタ７０４、７０５により、アクセス解析回路１０４からのアクセス信号３２６と、リフレッシュ回数加算回路３０７からのリフレッシュ操作の挿入回数を表す信号３２７との何れかを受ける。第１のタイマー７０１は、セレクタ７０４によりアクセス解析回路１０４からのアクセス信号３２６を受けて、ダイナミックＲＡＭ１０６へのアクセス開始時からスタートする。第２のタイマー７０２は、セレクタ７０５によりリフレッシュ回数加算回路３０７からの最初のリフレッシュ操作の挿入回数を表す信号（最初のリフレッシュ信号）３２７を受けて、カウントアップを開始し、所定のリフレッシュ必要回数Ｍ（Ｍは使用するＤＲＡＭ１０６の規格によって決定される数値）以下の間、カウントアップされる。
【００４８】
前記比較器７０３は、第１のタイマー７０１からの信号、第２のタイマー７０２からの信号、及びリフレッシュ回数加算回路３０７からのリフレッシュ操作の挿入回数信号３２７を受け、第１のタイマー７０１のカウント数がリフレッシュに必要な周期Ｔ／２以下であり（Ｔは使用するＤＲＡＭ１０６の規格によって決定される数値）、且つ信号３２７のリフレッシュ挿入回数が必要回数（Ｍ回）を超えた場合には、第１のタイマー７０１及びリフレッシュ回数加算回路３０７をクリアし、第２のタイマー７０２が必要周期Ｔ／２に達するまでの間、リフレッシュ禁止信号３２８を有効にする。第１のタイマー７０１が必要周期Ｔ／２に達した後は、リフレッシュ禁止信号３２８を無効にし、リフレッシュ命令の挿入を監視し、リフレッシュ命令が挿入されると、第１のタイマー７０１を加算する。一方、第２のタイマー７０２のカウント数がリフレッシュに必要な周期Ｔ／２以下であり、且つリフレッシュ回数加算回路３０７からのリフレッシュの挿入回数信号３２７が所定必要回数Ｍを超えた場合に、第２のタイマー７０２及びリフレッシュ回数加算回路３０７をクリアして、第１のタイマー７０１が必要周期Ｔ／２に達するまでの間、リフレッシュ禁止信号３２８を有効にする。第１のタイマー７０１が必要周期Ｔ／２に達した後は、リフレッシュ禁止信号３２８を無効にし、リフレッシュ命令の挿入を監視して、次のリフレッシュ命令が挿入されると、第２のタイマー７０２を加算する。以上の動作を繰り返すことにより、アクセス解析回路１０４にリフレッシュ動作を挿入しない期間情報を提供して、リフレッシュ操作の無駄な過多挿入を防止することが可能である。
【００４９】
尚、本実施の形態では、簡略化のため、リフレッシュ動作に必要な周期Ｔを用いてリフレッシュタイマー３０６の動作を説明したが、その他、リフレッシュ動作に必要な周期Ｔとして固有の数値ではなくて、レジスタによる可変値を用いてリフレッシュ動作の制御を行っても良いのは勿論である。
【００５０】
（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。
【００５１】
図１０は、本発明の第３の実施の形態のメモリの制御装置を示す。本実施の形態では、図８に示した第２の実施の形態のメモリの制御装置に対して、更に、リフレッシュサイクル発生回路４１５が追加される。
【００５２】
本実施の形態では、アクセス解析回路１０４からアクセスコマンド発生回路１０５に転送されるアクセス命令３２６がリフレッシュ命令である場合には、リフレッシュ回数加算回路３０７でリフレッシュ動作の挿入回数が加算される。リフレッシュタイマー３０６は、前記第２の実施の形態で説明した動作に加えて、更にリフレッシュ動作に必要な周期Ｔ×３／４時間を経過してもリフレッシュ必要回数Ｍに満たない場合に、リフレッシュサイクル発生回路４１５に対して自動リフレッシュ要請信号４３７を出力して、自動リフレッシュ動作を促す。リフレッシュサイクル発生回路（リフレッシュ要求信号発生手段）４１５は、前記リフレッシュタイマー３０６からの自動リフレッシュ要請信号４３７が無効な場合には、リフレッシュタイマー３０６からのリフレッシュ禁止信号３２８をその内容のまま出力信号４３５としてアクセス解析回路４０８に転送する。一方、リフレッシュサイクル発生回路４１５は、前記自動リフレッシュ要請信号４３７が有効な場合には、周期Ｔ／８でリフレッシュの残り回数を挿入できるように、所定周期でアクセス解析回路１０４に対してリフレッシュ要求信号４３５を繰り返し、出力する。
【００５３】
図１１（ａ）は、前記リフレッシュサイクル発生回路４１５の内部構成を示し、同図（ｂ）はリフレッシュ動作の様子を示す。図１１（ａ）に示したリフレッシュサイクル発生回路４１５は、タイマー８０１、リフレッシュ命令発生回路８０２及びセレクタ８０３から構成される。前記リフレッシュタイマー３０６からの自動リフレッシュ要請信号４３７が無効な場合には、セレクタ８０３は、リフレッシュタイマー３０６からのリフレッシュ禁止信号３２８を信号４３５としてアクセス発生回路１０４に出力する。同図（ｂ）に示したように、自動リフレッシュ要請信号４３７が有効な場合には、この自動リフレッシュ要請信号４３７によりタイマー８０１が起動され、所定の一定サイクル周期をリフレッシュ命令発生回路８０２に伝達する。リフレッシュ命令発生回路８０２は、リフレッシュ回数加算回路３０７からのリフレッシュ回数信号３２７を受けて、リフレッシュに必要な回数Ｍから前記リフレッシュ回数信号３２７が示すリフレッシュ回数を減算し、この残りリフレッシュ回数を、所定の一定サイクルを周期としてＮ個に分割してリフレッシュ要求とし、このＮ個のリフレッシュ要求を信号４３５としてアクセス発生回路１０４に出力する。アクセス発生回路１０４では、リフレッシュが要求された場合には、ＤＭＡ転送要求回路１０１ａ〜１０１ｄからのＤＭＡ転送要求よりもリフレッシュ要求を優先して実行する。尚、リフレッシュサイクル発生回路４１５が動作中の間でも、アクセス解析回路１０４は条件を満たせば独立してリフレッシュ動作を挿入する。
【００５４】
このように、所定のリフレッシュ周期Ｔ以内に必要リフレッシュ回数Ｍを満たさない場合であっても、必要回数のリフレッシュ動作を保障することができる。更に、リフレッシュサイクル発生回路４１５がリフレッシュ動作を挿入しない期間であっｔも、アクセス解析回路１０４が既述のアクセス条件を満たせば、リフレッシュ動作を自動的に挿入するので、リフレッシュサイクル発生回路４１５のみでリフレッシュ動作を挿入する場合よりも、効率的にリフレッシュ動作を挿入することができる。
【００５５】
（第４の実施の形態）
続いて、本発明の第４の実施の形態を説明する。
【００５６】
図１２は、本実施の形態のメモリの制御装置を示す。同図のメモリの制御装置では、図１０に示したメモリの制御装置と比べて、図１０のリフレッシュタイマ３０６を削除し、これに代えて、外部からリフレッシュ動作許可信号５３８を入力するようにしている。
【００５７】
前記リフレッシュ動作許可信号５３８は、アクセス解析回路１０４、リフレッシュ回数加算回路３０７、及びリフレッシュサイクル発生回路４１５に入力される。リフレッシュサイクル発生回路４１５は、前記リフレッシュ動作許可信号５３８が有効な期間にリフレッシュサイクル信号４３５を発生させ、アクセス解析回路１０４に転送する。アクセス解析回路１０４は、前記リフレッシュ動作許可信号５３８が有効な期間は、前記リフレッシュサイクル信号５３５に従って優先的にリフレッシュ命令３２６を生成し、アクセスコマンド発生回路１０５へ転送する。リフレッシュ回数加算回路３０７は、アクセス解析回路１０４からのリフレッシュ命令信号３２６の転送回数（リフレッシュ回数）を加算し、前記リフレッシュ動作許可信号５３８が無効になると、リセットされる。
【００５８】
図１３は、前記図１２に示した本実施の形態の動作タイミングチャートを示す。同図において、リフレッシュ動作可信号５３８が有効になると、リフレッシュサイクル発生回路４１５から一定周期でリフレッシュ要求４３５が出力されて、アクセス解析回路１０４がリフレッシュ命令３２６をアクセスコマンド発生回路１０５に転送する。また同時に、アクセス解析回路１０４では、既述のリフレッシュ動作の挿入条件を満たせば、リフレッシュ命令３２６を転送する。この両者のリフレッシュ命令３２６がアクセスコマンド発生回路１０５に転送され、結果として、所定回数のリフレッシュ動作が行われる。
【００５９】
このように、外部からのリフレッシュ動作許可信号５３８を入力して、所定期間でリフレッシュ動作を所定回数だけ挿入することができる。
【００６０】
（第５の実施の形態）
次に、本発明の第５の実施の形態を説明する。
【００６１】
図１４は、本実施の形態のメモリの制御装置を示す。同図において、１０２ａ及び１０２ｂは各々第１の内部メモリ、６１６は第２の内部メモリ、６１７は内部メモリ間転送要求回路である。その他の構成は、既述した図１２の構成と同一であるので、同一部分に同一符号を付してその説明を省略する。
【００６２】
各回路の動作は、アクセス解析回路１０４以外は、前記第３の実施の形態で述べた動作と同様である。アクセス解析回路１０４に保持された前回のアクセス情報がダイナミックＲＡＭ１０６へのライト情報であり、次回の転送要求としてセレクタ１０３で選択されたＤＭＡ要求がＤＲＡＭ１０６からのリード情報である場合には、図１８に示したように、内部メモリ１０２ａ、１０２ｂ、６１６とＤＲＡＭ１０６との間のバッファの段数ｘ２＋４のサイクルの間、内部転送バスＭＥＭＤＩ、ＭＥＭＤＯが使用できなくなる。しかし、本実施の形態では、このようなライト要求からリード要求へのアクセス要求の連続時には、アクセス解析回路１０４は、第１の内部メモリ１０２ａ又は１０２ｂと第２の内部メモリ６１６との間のデータ転送要求が存在する場合に、次のＤＭＡ要求として選択されたリード要求の前に、第１の内部メモリ１０２ａ、１０２ｂと第２の内部メモリ６１６との間の転送要求３２６をアクセスコマンド発生回路１０５に転送する。
【００６３】
従って、本実施の形態では、内部転送バスＭＥＭＤＩ、ＭＥＭＤＯの有効利用を図ることができる。更に、このようなライト要求からリード要求へのアクセス要求の連続時において、リフレッシュ動作を挿入すれば、内部メモリ間の転送が長い場合であっても、内部メモリ１０２ａ、１０２ｂ、６１６のバスとＤＲＡＭ１０６のバスとを有効利用することができる。図１５に示したタイミングチャートでは、リフレッシュ動作を１回挿入することにより、第１の内部メモリと第２の内部メモリ間の転送を２４サイクル分挿入することができる。また、図１６に示したタイミングチャートでは、内部メモリ間の転送を２２サイクル分挿入することができる。
【００６４】
以上説明したように、前回の転送要求がライト操作であり、今回の転送要求がリード操作であるアクセス要求の連続時には、ダイナミックメモリ１０６の双方向バスが使用できなくなるものの、この期間に内部メモリ間のデータ転送を挿入するので、内部メモリのバスの有効利用を図ることができる。
【００６５】
（第６の実施の形態）
続いて、本発明の第６の実施の形態を、既述した図２に基づいて説明する。
【００６６】
本実施の形態では、アクセス解析回路１０４において、セレクタ１０３から転送されて来る次回のＤＭＡ転送要求信号１１２に、リフレッシュ挿入禁止情報（ＤＭＡ優先情報）が含まれる場合には、ＤＭＡ動作比較回路１２０は、リフレッシュ命令の挿入条件を満たしたときであっても、アクセス情報発生回路１２１に対してリフレッシュ命令を発生させず、次回の転送要求（ライト操作要求）を行う制御を行う。
【００６７】
従って、本実施の形態では、転送サイクルの有効利用を考えずにＤＭＡ要求を短時間で処理実行する必要がある場合には、リフレッシュ動作を挿入せず、速度重視でＤＭＡ要求を実行することができる。
【００６８】
尚、以上の説明では、ダイレクトメモリ１０６としてＤＲＡＭを用いたが、本発明は、ＤＲＡＭに限定されず、使用するメモリはリフレッシュサイクルを有するメモリであれば良い。
【００６９】
【発明の効果】
以上説明したように、請求項１〜９記載の発明のメモリの制御装置及び画像表示装置によれば、ＤＲＡＭのリード動作からライト動作への切り替えや、ライト動作からリード動作への切り替え時、又は、高速化に伴うパイプライン段数の増加に起因して、アクセス不能期間が発生した場合には、このアクセス不能期間中に実行可能なリフレッシュ動作や、内部メモリ間でのデータ転送を挿入したので、このアクセス不能期間を有効利用することができる。
【００７０】
特に、請求項３記載の発明によれば、リフレッシュサイクル内に所定回数のリフレッシュが終了した場合には、必要回数以上のリフレッシュ動作を防止できる。
【００７１】
また、請求項４記載の発明によれば、リフレッシュサイクル内に所定回数のリフレッシュが行われない状況になると、所定間隔で繰り返しリフレッシュ要求信号を強制的に出力するので、必要回数のリフレッシュを確保することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のメモリの制御装置としてのＤＲＡＭのリフレッシュ制御機構の構成を示す図である。
【図２】同リフレッシュ制御機能の持つアクセス解析回路の内部構成を示す図である。
【図３】（ａ）は従来の連続ＤＭＡ実行時の動作タイミングチャートを示す図、（ｂ）は本発明の第１の実施の形態のメモリの制御装置における連続ＤＭＡ実行時の動作タイミングチャートを示す図である。
【図４】ダイナミックメモリ、内部メモリ、及びこの両メモリ間でのデータ転送を行わせるメモリインターフェース回路を示す全体構成図である。
【図５】本発明の第１の実施の形態の図４の構成を基にリード動作とライト動作とが連続する場合の動作タイミングチャートを示す図である。
【図６】同実施の形態において、ライト動作とリード動作とが連続する場合の動作タイミングチャートを示す図である。
【図７】同実施の形態において、リード動作とライト動作とが連続するアクセス時に、同一バンク異ページアクセスが発生しない場合のタイミングチャートを示す図である。
【図８】本発明の第２の実施の形態のメモリの制御装置としてのＤＲＡＭのリフレッシュ制御機構の構成を示す図である。
【図９】同リフレッシュ制御機構が持つリフレッシュタイマーの内部構成を示す図である。
【図１０】本発明の第３の実施の形態のメモリの制御装置としてのＤＲＡＭのリフレッシュ制御機構の構成を示す図である。
【図１１】（ａ）は同リフレッシュ制御機構が持つリフレッシュサイクル発生回路の内部構成を示す図、（ｂ）は同リフレッシュサイクル発生回路の動作に基づくリフレッシュ動作の様子を説明する動作タイミングチャート図である。
【図１２】本発明の第４の実施の形態のメモリの制御装置としてのＤＲＡＭのリフレッシュ制御機構の構成を示す図である。
【図１３】同実施の形態のリフレッシュ制御機構の動作に基づくリフレッシュ動作の様子を説明する動作タイミングチャート図である。
【図１４】本発明の第５の実施の形態のメモリの制御装置としてのＤＲＡＭのリフレッシュ制御機構の構成を示す図である。
【図１５】同実施の形態のリフレッシュ制御機構に基づくライト動作とリード動作とが連続する場合に、第１又は第２の内部メモリから第３の内部メモリへのデータ転送の様子を示す動作タイミングチャート図である。
【図１６】同実施の形態のリフレッシュ制御機構に基づくライト動作とリード動作とが連続する場合に、第３の内部メモリから第１又は第２の内部メモリへのデータ転送の様子を示す動作タイミングチャート図である。
【図１７】従来のダイナミックメモリ、内部メモリ、及びこの両メモリ間のデータ転送を行うメモリインターフェース回路を示す全体構成図である。
【図１８】図１７に示した従来のデータ転送において、ライト動作とリード動作とが連続するアクセス時に、同一バンクで異ページアクセスが発生しない場合の動作タイミングチャートを示す図である。
【図１９】図１７に示した従来のデータ転送において、リード動作とライト動作とが連続するアクセス時に、同一バンクで異ページアクセスが発生しない場合の動作タイミングチャートを示す図である。
【図２０】図１７に示した従来のデータ転送において、リード動作とライト動作とが連続するアクセス時に、同一バンクで異ページアクセスが発生する場合の動作タイミングチャートを示す図である。
【図２１】図１７に示した従来のデータ転送において、ライト動作とリード動作とが連続するアクセス時に、同一バンクで異ページアクセスが発生する場合の動作タイミングチャートを示す図である。
【符号の説明】
１０１ａ〜１０１ｄ                        ＤＭＡ転送要求回路
１０３                                                セレクタ
１０４                                                アクセス解析回路
１０５                                                アクセスコマンド発生回路
１０６                                                ＤＲＡＭ
１２０                                                ＤＭＡ動作比較回路
１２１                                                アクセス情報発生回路、
１２２、１２６                                レジスタ
３０６                                                リフレッシュタイマー
３０７                                                リフレッシュ回数加算回路
３１２、３１３                                第１の内部メモリ
４１５                                                リフレッシュサイクル発生回路
６１６                                                第２の内部メモリ
６１７                                                内部メモリ間転送要求回路
７０１                                                第１のタイマー
７０２                                                第２のタイマー
７０３                                                比較器
８０１                                                タイマー
８０２                                                リフレッシュ命令発生回路
１００３〜１００５                        ライトバッファ
１００６〜１００８                        リードバッファ
１０１０                                            メモリアドレス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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