(57)【要約】【課題】絶縁性基板のビアホールを介してグランド電極等に接続される薄膜キャパシタ素子において、ビアホールに接続するリード部のインダクタンス成分を少なくすること。【解決手段】低温焼成セラミック基板からなる絶縁性基板１のビアホール１ａ内にＡｇ等の導電材５を充填し、この絶縁性基板１上に下部電極２と誘電体層３および上部電極４を薄膜形成することにより、キャパシタの容量値が誘電体層３を介して対向する下部電極２と上部電極４の重なり部分によって規定された薄膜キャパシタ素子を形成した。ここで、誘電体層３をビアホール１ａ（導電材５）を中心とする円環状に形成すると共に、誘電体層３の内周縁から内方へ露出する部分を下部電極２のリード部２ａとなし、このリード部２ａを導電材５を介して絶縁性基板１裏面のグランド電極６に接続した。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
内部に導電材が充填されたビアホールを有する絶縁性基板と、この絶縁性基板上に順次積層された下部電極と誘電体層および上部電極とを備え、前記下部電極と上部電極のいずれか一方を前記導電材の端面に接続すると共に、前記誘電体層を前記ビアホールを包囲するように環状に形成したことを特徴とする薄膜キャパシタ素子。
【請求項２】
請求項１の記載において、前記誘電体層を前記ビアホールを中心とする円環状に形成したことを特徴とする薄膜キャパシタ素子。
【請求項３】
請求項１または２の記載において、前記絶縁性基板が低温焼成セラミック基板からなることを特徴とする薄膜キャパシタ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種電子回路の中でも特に高周波回路に用いて好適な薄膜キャパシタ素子に関する。
【０００２】
【従来の技術】
近年、集積回路技術の発達に伴って電子回路がますます小型化されており、絶縁性基板上に抵抗やコンデンサあるいはインダクタ等の回路素子を薄膜形成した小型の電子回路ユニットが提案されている。
【０００３】
このような回路素子のうち、従来より知られている一般的な薄膜キャパシタ素子（薄膜コンデンサ）は、アルミナ基板上に下部電極と誘電体層および上部電極を順次積層することによって構成されている（例えば、特許文献１参照）。ここで、下部電極はアルミナ基板上にＣｒやＣｕ等をスパッタし、これを所望のパターン形状にエッチングして形成したものである。誘電体層は下部電極の上からＳｉＯ２等をスパッタし、これを所望のパターン形状にエッチングして形成したものである。上部電極は誘電体層の上からＣｒやＣｕ等をスパッタし、これを所望のパターン形状にエッチングして形成したものである。また、この薄膜キャパシタ素子を接地用コンデンサとして使用する場合は、薄膜キャパシタ素子の下部電極と上部電極のいずれか一方をアルミナ基板の外縁部まで引き廻し、これをアルミナ基板の裏面に形成したグランド電極に端面電極を介して接続するという手法が採られている。
【０００４】
【特許文献１】
特開２００１−３３９２４３号公報（第５−６頁、図８）
【０００５】
【発明が解決しようとする課題】
ところで、前述した従来例では、アルミナ基板の表面に形成された薄膜キャパシタ素子を裏面のグランド電極に接続するのに所定長さの引き廻しパターンを必要とするため、この引き廻しパターンによってインダクタンス成分が多くなり、高周波回路に使用した場合にインピーダンスロスが増加するという問題を有している。そこで近年、アルミナ基板に設けられたビアホールを利用して、下部電極と上部電極のいずれか一方をグランド電極に接続するようにした薄膜キャパシタ素子が提案されている。
【０００６】
図５はかかる薄膜キャパシタ素子の平面図、図６は図５のＶＩ−ＶＩ線に沿う断面図であり、これらの図に示すように、アルミナ基板１０に設けられたビアホール１０ａにはＡｇペースト等の導電材１１が充填され、この導電材１１の下端はアルミナ基板１０の裏面に形成されたグランド電極１２に導通している。アルミナ基板１０の表面に形成された薄膜キャパシタ素子は、前述した従来例と同様に、下部電極１３と誘電体層１４および上部電極１５の積層構造からなり、この積層構造から外れた位置で下部電極１３は導電材１１の上端に導通している。
【０００７】
このように構成された薄膜キャパシタ素子では、下部電極１３がビアホール１０ａ内に充填された導電材１１を介してグランド電極１２に接続されるため、長尺な引き廻しパターンを用いた場合に比べるとインダクタンス成分をある程度は少なくすることができる。しかしながら、Ａｇペースト等からなる導電材１１の端面はアルミナ基板１０の表面に比べて平坦度が著しく悪いため、下部電極１３と導電材１１の導通個所をキャパシタの容量値を規定する上部電極１５との重なり部分から十分に離す必要があり、この間のリード部分の長さによってインダクタンス成分のさらなる低減化が妨げられるという問題があった。
【０００８】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、ビアホールに接続する間のインダクタンス成分を少なくすることができる薄膜キャパシタ素子を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の薄膜キャパシタ素子では、内部に導電材が充填されたビアホールを有する絶縁性基板と、この絶縁性基板上に順次積層された下部電極と誘電体層および上部電極とを備え、前記下部電極と上部電極のいずれか一方を前記導電材の端面に接続すると共に、前記誘電体層を前記ビアホールを包囲するように環状に形成した。
【００１０】
このように構成された薄膜キャパシタ素子では、誘電体層がビアホールを包囲するように環状に形成されているので、キャパシタの容量値を規定する上部電極と下部電極との重なり部分からビアホールまでの距離が短くなり、ビアホールに接続する間のインダクタンス成分を少なくすることができる。
【００１１】
上記の構成において、誘電体層をビアホールを中心とする円環状に形成すると、キャパシタの容量値を規定する上部電極と下部電極との重なり部分からビアホールまでの距離が円周方向に沿って全ての部位で同じになるため、より好ましい。
【００１２】
また、上記の構成において、絶縁性基板としてアルミナ基板を用いてもよいが、アルミナ基板に比べて表面の平滑度に優れた低温焼成セラミック基板が好ましく、特に、ビアホールを有する低温焼成セラミックを必要層数重ねた低温焼成多層セラミック基板（ＬＴＣＣ＝Ｌｏｗ　Ｔｅｍｐｕｒａｔｕｒｅ　Ｃｏ−ｆｉｒｅｄ　Ｃｅｒａｍｉｃｓ）が好ましい。
【００１３】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明すると、図１は本発明の第１実施形態例に係る薄膜キャパシタ素子の平面図、図２は図１のＩＩ−ＩＩ線に沿う断面図である。
【００１４】
図１と図２に示すように、本実施形態例に係る薄膜キャパシタ素子は、ビアホール１ａを有する絶縁性基板１上に順次積層された下部電極２と誘電体層３および上部電極４とで構成されており、ビアホール１ａ内に充填された導電材５の上下両端は、絶縁性基板１の表面側の下部電極２と裏面側のグランド電極６にそれぞれ導通されている。
【００１５】
絶縁性基板１は例えばセラミックに結晶化ガラスを混入した低温焼成セラミック基板からなり、これらの材料を混合して得られるグリーンシートを９００℃前後で焼成することにより形成される。導電材５はＡｇやＡｕあるいはＡｇ／Ｐｄ等からなり、本実施形態例の場合は、グリーンシートにあけられたビアホール１ａにＡｇペーストを充填し、このＡｇペーストをグリーンシートと同時に焼成することにより得られる。このように、低温焼成セラミック基板は、グリーンシートの焼成時にビアホール１ａ内の導電材５も同時に焼成できるという利点を有し、また、混入されたガラスにより焼成後の表面粗度を小さくできる（Ｒａ≒１２．５ｎｍ）という利点を有する。
【００１６】
下部電極２は絶縁性基板１上にＣｒやＣｕ等をスパッタし、これを円形状にエッチングして薄膜形成したものであり、導電材５の上端は下部電極２の中心位置で該下部電極２の下面に接続されている。この場合、前述したように、絶縁性基板（低温焼成セラミック基板）１は表面の平滑度に優れたものであるから、表面研磨を施さなくても下部電極２を形成できるが、必要に応じて絶縁性基板１の表面を研磨した後に下部電極２を形成してもよい。誘電体層３は下部電極２の上からＳｉＯ２等をスパッタし、これを円環状にエッチングして薄膜形成したものであり、下部電極２は誘電体層３の内周縁から露出する円形状のリード部２ａを有している。誘電体層３の外周縁には下部電極２の側面を通って絶縁性基板１上に達する段部３ａが形成されており、また、誘電体層３の内周縁の中心に導電材５が位置している。上部電極４は誘電体層３の上からＣｒやＣｕ等をスパッタし、これを円環状にエッチングして薄膜形成したものである。上部電極４は誘電体層３の段部３ａを通って絶縁性基板１上まで延びるリード部４ａを有し、このリード部４ａは図示せぬ他の回路素子や引き廻しパターン等に接続されている。
【００１７】
グランド電極６は絶縁性基板１の裏面にＣｒやＣｕ等をスパッタし、これを所望形状にエッチングして薄膜形成したものであり、導電材５の下端はこのグランド電極６に接続されている。なお、絶縁性基板（低温焼成セラミック基板）１を形成する際に、グリーンシートの裏面にＡｇやＡｕあるいはＡｇ／Ｐｄ等の導電ペーストを印刷し、これを焼成することによってグランド電極６を形成することも可能であり、この場合、グリーンシートの焼成時にビアホール１ａ（導電材５）とグランド電極６を同時に形成できるという製造上の利点を有する。
【００１８】
このように構成された薄膜キャパシタ素子においては、キャパシタの容量値が誘電体層３を介して対向する下部電極２と上部電極４の重なり部分によって規定されると共に、誘電体層３と上部電極４の内周縁から内方へ露出する部分の下部電極２がリード部２ａとなり、このリード部２ａが導電材５を介してグランド電極６に接続された接地用コンデンサとなっている。ここで、薄膜キャパシタ素子の誘電体層３がビアホール１ａ（導電材５）を中心とする円環状に形成されているので、下部電極２と上部電極４の重なり部分からビアホール１ａまでのリード間距離が円周方向の全てに亘って短くなり、その結果、薄膜キャパシタ素子とビアホール１ａとを接続する下部電極２のリード部２ａのインダクタンス成分が非常に少なくなり、高周波回路に適用した場合のインピーダンスロスを大幅に低減することができる。
【００１９】
図３は本発明の第２実施形態例に係る薄膜キャパシタ素子の平面図、図４は図３のＩＶ−ＩＶ線に沿う断面図であり、図１，２に対応する部分には同一符号を付してある。
【００２０】
本実施形態例が前述した第１実施形態例と相違する点は、薄膜キャパシタ素子の下部電極２と上部電極４のうち、上部電極４のリード部４ａを導電材５を介してグランド電極６に接続したことにあり、それ以外の構成は基本的に同じである。すなわち、第２実施形態例に係る薄膜キャパシタ素子は、円環状の誘電体層３を介して対向する下部電極２と上部電極４の重なり部分によってキャパシタの容量値が規定されている点で第１実施形態例と共通しているが、第１実施形態例と反対に、下部電極２の外周縁から絶縁性基板１上まで延びるリード部２ａが図示せぬ他の回路素子や引き廻しパターン等に接続されており、下部電極２と誘電体層３の内周縁から内方へ露出する上部電極４のリード部４ａが導電材５を介してグランド電極６に接続された接地用コンデンサとなっている。
【００２１】
このように構成された薄膜キャパシタ素子においても、薄膜キャパシタ素子の誘電体層３がビアホール１ａ（導電材５）を中心とする円環状に形成されているので、下部電極２と上部電極４の重なり部分からビアホール１ａまでのリード間距離が円周方向の全てに亘って短くなり、その結果、薄膜キャパシタ素子とビアホール１ａとを接続する上部電極４のリード部４ａのインダクタンス成分が非常に少なくなり、高周波回路に適用した場合のインピーダンスロスを大幅に低減することができる。
【００２２】
なお、上記各実施形態例では、単層の絶縁性基板に形成された薄膜キャパシタ素子を例示して説明したが、このような薄膜キャパシタ素子を低温焼成多層セラミック基板（ＬＴＣＣ）に適用すれば、高密度実装の電子回路モジュールを実現できて好ましい。
【００２３】
また、上記各実施形態例では、薄膜キャパシタ素子の誘電体層を円環状に形成した場合について説明したが、この誘電体層はビアホールを包囲するように環状に形成されていれば、外周縁の平面形状が四角形や六角形等の多角形状であってもよい。
【００２４】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００２５】
薄膜キャパシタ素子の下部電極と上部電極のいずれか一方をビアホール内に充填された導電材の端面に接続すると共に、誘電体層がビアホールを包囲するように環状に形成されているので、キャパシタの容量値を規定する上部電極と下部電極との重なり部分からビアホールまでの距離が短くなり、ビアホールに接続する間のインダクタンス成分を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例に係る薄膜キャパシタ素子の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】本発明の第２実施形態例に係る薄膜キャパシタ素子の平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う断面図である。
【図５】従来例に係る薄膜キャパシタ素子の平面図である。
【図６】図５のＶＩ−ＶＩ線に沿う断面図である。
【符号の説明】
１　絶縁性基板
１ａ　ビアホール
２　下部電極
２ａ　リード部
３　誘電体層
４　上部電極
４ａ　リード部
５　導電材
６　グランド電極
【図１】
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【図２】
2004146748.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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