(57)【要約】      （修正有）【課題】ストレージ電極コンタクトのようなコンタクトと、ビットラインのような配線層を備えた半導体装置において、コンタクトおよび配線の微細化に対応でき、工程の簡略化された製造方法を実現する。【解決手段】半導体基板１００上に形成した第１絶縁層にコンタクトホール３３５を設け、全面に堆積した導電層７００をパターニングして、半導体基板に電気的に連結されるストレージ電極コンタクト７０１を形成すると共に、該コンタクト上に存在し、かつ、第１絶縁層上へ延びるハードマスク７０５を形成し、該ハードマスクを用いて第１絶縁層をエッチングしてトレンチ３３７を形成し、該トレンチ内に半導体基板上に電気的に連結されるビットライン９５１を形成し、ビットラインを覆う第２絶縁層を形成し、第２絶縁層及びハードマスクを平坦化除去してストレージ電極コンタクトを露出させ、ストレージ電極コンタクト上にキャパシタのストレージ電極を形成する。【選択図】図１３
2004247723.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁層を形成する段階と、
前記第１絶縁層をエッチングしてコンタクトホールを形成する段階と、
前記第１絶縁層上に前記コンタクトホールを充填する導電層を形成する段階と、
前記導電層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、
前記ハードマスクをエッチングマスクとして前記第１絶縁層をエッチングして前記第１絶縁層にトレンチを形成する段階と、
前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、
前記ビットラインを覆う第２絶縁層を形成する段階と、
前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、
前記ストレージ電極コンタクト上にストレージ電極を形成する段階と、を含むことを特徴とするダマシン工程による配線形成方法。
【請求項２】
前記半導体基板にトランジスタ素子を形成する段階をさらに含み、
前記ビットライン及び前記ストレージ電極コンタクトは前記トランジスタ素子に各々電気的に連結されることを特徴とする請求項１に記載のダマシン工程による配線形成方法。
【請求項３】
前記導電層は、前記第１絶縁層とエッチング選択比を具現する導電物質よりなることを特徴とする請求項１に記載のダマシン工程による配線形成方法。
【請求項４】
前記エッチング選択比を具現するために前記導電層はポリシリコン層を含んでなり、
前記第１絶縁層はシリコン酸化物層を含んでなることを特徴とする請求項３に記載のダマシン工程による配線形成方法。
【請求項５】
前記ハードマスクは、前記第１絶縁層上にライン状に延びて隣り合う前記ストレージ電極コンタクトと連結されることを特徴とする請求項１に記載のダマシン工程による配線形成方法。
【請求項６】
前記ハードマスクは、前記コンタクトホールの上側線幅より狭幅に形成されることを特徴とする請求項１に記載のダマシン工程による配線形成方法。
【請求項７】
前記導電層をパターニングする段階は、
前記導電層上に少なくとも前記コンタクトホールに重なるライン状のフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして前記導電層を前記第１絶縁層の上面が露出されるようにエッチングする段階と、を含むことを特徴とする請求項１に記載のダマシン工程による配線形成方法。
【請求項８】
前記トレンチの側壁にトレンチスペーサを形成する段階をさらに含むことを特徴とする請求項１に記載のダマシン工程による配線形成方法。
【請求項９】
前記トレンチスペーサはシリコン酸化物を含んでなることを特徴とする請求項８に記載のダマシン工程による配線形成方法。
【請求項１０】
前記ビットラインは、
前記トレンチを充填する前記導電層とは異なる物質である第２導電層を形成する段階と、
前記第２導電層を選択的にエッチングして前記トレンチ内にリセスさせて前記第２導電層の表面を前記トレンチ入口より低くする段階と、を含んでなることを特徴とする請求項１に記載のダマシン工程による配線形成方法。
【請求項１１】
半導体基板上に第１絶縁層を形成する段階と、
前記第１絶縁層をエッチングしてコンタクトホールを形成する段階と、
前記第１絶縁層上に前記コンタクトホールを充填する導電層を形成する段階と、
前記導電層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、
前記ハードマスクをエッチングマスクとして前記第１絶縁層を傾斜エッチングして、前記傾斜エッチングにより自然に残る前記第１絶縁層部分からなる隔壁により前記コンタクトホールと分離され、傾いた側壁を有するトレンチを形成する段階と、
前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、
前記ビットラインを覆う第２絶縁層を形成する段階と、
前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、
前記ストレージ電極コンタクト上にストレージ電極を形成する段階と、を含むことを特徴とするダマシン工程による配線形成方法。
【請求項１２】
前記半導体基板にトランジスタ素子を形成する段階をさらに含み、
前記ビットライン及び前記ストレージ電極コンタクトは前記トランジスタ素子に各々電気的に連結されることを特徴とする請求項１１に記載のダマシン工程による配線形成方法。
【請求項１３】
前記隔壁の幅をより広げるために前記コンタクトホールは傾斜エッチングで形成されることを特徴とする請求項１１に記載のダマシン工程による配線形成方法。
【請求項１４】
前記導電層は、前記第１絶縁層とエッチング選択比を具現する導電物質よりなることを特徴とする請求項１１に記載のダマシン工程による配線形成方法。
【請求項１５】
前記隔壁上にトレンチスペーサを形成する段階をさらに含むことを特徴とする請求項１１に記載のダマシン工程による配線形成方法。
【請求項１６】
前記ビットラインは、
前記トレンチを充填する前記導電層とは異なる物質である第２導電層を形成する段階と、
前記第２導電層を選択的にエッチングして前記トレンチ内にリセスさせて前記第２導電層の表面が前記トレンチ入口より低くなるようにする段階と、を含んでなることを特徴とする請求項１１に記載のダマシン工程による配線形成方法。
【請求項１７】
半導体基板上に第１絶縁層を形成する段階と、
前記第１絶縁層を傾斜エッチングして傾いた側壁を有するコンタクトホールを形成する段階と、
前記第１絶縁層上に前記コンタクトホールを充填する導電層を形成する段階と、
前記導電層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、
前記ハードマスクをエッチングマスクとして前記第１絶縁層を傾斜エッチングして、前記傾斜エッチングにより自然に残る前記第１絶縁層部分からなる隔壁により前記コンタクトホールと分離され、傾いた側壁を有するトレンチを形成する段階と、
前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、
前記ビットラインを覆う第２絶縁層を形成する段階と、
前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、
前記ストレージ電極コンタクト上にストレージ電極を形成する段階と、を含むことを特徴とするダマシン工程による配線形成方法。
【請求項１８】
半導体基板上に第１絶縁層を形成する段階と、
前記第１絶縁層をエッチングしてコンタクトホールを形成する段階と、
前記第１絶縁層上に前記コンタクトホールを充填するポリシリコン層を形成する段階と、
前記ポリシリコン層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、
前記ハードマスクをエッチングマスクとして前記第１絶縁層をエッチングして前記第１絶縁層にトレンチを形成する段階と、
前記トレンチを充填するタングステン層を形成する段階と、
前記タングステン層の下部層としてチタン窒化物層を含むエッチング終了層を形成する段階と、
前記タングステン層を前記エッチング終了層の前記トレンチ側壁部分が露出されるように選択的にエッチングして前記トレンチ内にリセスさせて、前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、
前記露出されたエッチング終了層部分を選択的に除去する段階と、
前記ビットラインを覆う第２絶縁層を形成する段階と、
前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、
前記ストレージ電極コンタクト上にストレージ電極を形成する段階と、を含むことを特徴とするダマシン工程による配線形成方法。
【請求項１９】
前記エッチング終了層は前記ハードマスクを覆うように延びることを特徴とする請求項１８に記載のダマシン工程による配線形成方法。
【請求項２０】
半導体基板上に第１絶縁層を形成する段階と、
前記第１絶縁層を傾斜エッチングして傾いた側壁を有するコンタクトホールを形成する段階と、
前記第１絶縁層上に前記コンタクトホールを充填するポリシリコン層を形成する段階と、
前記ポリシリコン層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、
前記ハードマスクをエッチングマスクとして前記第１絶縁層を傾斜エッチングして、前記傾斜エッチングにより自然に残る前記第１絶縁層部分からなる隔壁により前記コンタクトホールと分離され、傾いた側壁を有するトレンチを形成する段階と、
前記トレンチを充填するタングステン層を形成する段階と、
前記タングステン層の下部層としてチタン窒化物層を含むエッチング終了層を形成する段階と、
前記タングステン層を前記エッチング終了層の前記トレンチ側壁部分が露出されるように選択的にエッチングして前記トレンチ内にリセスさせて、前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、
前記露出されたエッチング終了層部分を選択的に除去する段階と、
前記ビットラインを覆う第２絶縁層を形成する段階と、
前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、
前記ストレージ電極コンタクト上にストレージ電極を形成する段階と、を含むことを特徴とするダマシン工程による配線形成方法。
【請求項２１】
半導体基板上に絶縁層を形成する段階と、
前記絶縁層にコンタクトホールを形成する段階と、
前記コンタクトホールを満たして前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成する段階と、
前記ストレージ電極コンタクトを覆うハードマスクを形成する段階と、
前記ハードマスクをエッチングマスクとして用いて前記絶縁層をエッチングして前記絶縁層にトレンチを形成する段階と、
前記トレンチに前記半導体基板に電気的に連結されるビットラインを形成する段階と、を含むことを特徴とするダマシン工程による配線形成方法。
【請求項２２】
前記ストレージ電極コンタクト及び前記ハードマスクは同時に形成されることを特徴とする請求項２１に記載のダマシン工程による配線形成方法。
【請求項２３】
前記ストレージ電極コンタクト及び前記ハードマスクを形成する段階は、
前記絶縁層上に前記コンタクトホールを充填する第１導電層を形成する段階と、
前記第１導電層上に前記コンタクトホールに少なくとも重なるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして前記絶縁層の上面を一部露出するように前記第１導電層をエッチングする段階と、を含むことを特徴とする請求項２２に記載のダマシン工程による配線形成方法。
【請求項２４】
前記ビットラインを形成する段階は、
前記トレンチ上に前記第１導電層と異なる物質である第２導電層を形成する段階と、
前記第２導電層の表面高さが前記トレンチの入口より低まるように前記第２導電層を選択的にエッチングする段階と、を含むことを特徴とする請求項２３に記載のダマシン工程による配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のコンタクト及び配線構造に係わり、特にキャパシタ上にビットラインが構成されるＤＲＡＭ素子においてストレージ電極コンタクトからストレージ電極コンタクトと共に形成されるハードマスクを用いるダマシン工程によりビットラインを形成する方法に関する。
【背景技術】
【０００２】
半導体素子は高集積化につれて現在多層の配線構造を採用している。このような配線構造は配線と連結コンタクトとを用いて構成されている。例えば、ＤＲＡＭのような半導体素子の場合、トランジスタ素子などが構成される半導体基板とコンタクトを介して電気的に連結されるビットラインのような配線と、を含んで半導体素子が構成され、このようなビットライン上にキャパシタ素子が構成されている。この時、キャパシタと半導体素子との電気的連結のためにキャパシタコンタクトまたはストレージ電極コンタクトがビットラインと離隔され、ビットラインのそばを過ぎるように構成される。
【０００３】
一般に、このようなビットライン上のキャパシタ構造（ＣＯＢ：Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）はビットラインの形成後にその上側にキャパシタを構成するために、ビットラインのそばを過ぎて下部の半導体基板に電気的に連結されるストレージ電極コンタクトが形成される過程を通じて構成されている。ところが、半導体素子、特に、ＤＲＡＭ素子のデザインルールが大幅に縮少されることにより、このような過程によってＣＯＢ構造を構成するのが非常に難しくなっている。
【０００４】
典型的なＣＯＢ構造はビットラインを先ず形成した後にストレージ電極コンタクトを形成する過程を採用しているが、この時、工程マージンをさらに確保するために、ビットラインの側部にはスペーサが導入され、ビットラインの上側にはシリコン窒化物（Ｓｉ３Ｎ４）のハードマスクが導入されている。このようなスペーサ及びハードマスクはビットラインの形成後に形成されるストレージ電極コンタクト形成過程が自己整列コンタクト（ＳＡＣ：  Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）形成過程により行われるために導入される。これにより、ビットラインのハードマスクはＳＡＣ過程のためにかなり厚く形成されなければならない。ところが、デザインルールの縮少につれて厚いシリコン窒化物のハードマスクをエッチングすることが非常に難しくなっている。
【０００５】
現在、デザインルールの縮少に伴って写真工程においてＡｒＦ工程が必須的に導入されているが、このようなＡｒＦ工程ではフォトレジスト層の厚さが順次に低くなっており、十分な厚さのシリコン窒化物のハードマスクをパターニングする程度の厚いフォトレジストパターンを具現するのが非常に難しい状態である。よって、前記のＳＡＣ過程に十分に採用される程の厚いハードマスクをビットライン上側に具現するのが非常に難しくなっている。
【０００６】
また、ＳＡＣ過程のために厚いハードマスクを導入する場合ビットラインスタックが高まって、ビットライン間を層間絶縁層にて埋め込む時にギャップ充填に問題が発生する確率が非常に高くなる。すなわち、ビットライン間に非常に高い縦横比が生じてギャップ充填が難しくなる。特に、このような難点は半導体素子のデザインルールが９０ｎｍ級以下に急激に縮少されることによって一層深刻になりつつある。
【０００７】
一方、半導体素子のデザインルールの減少によって微細な線幅のビットラインを形成するために、ストレージ電極コンタクト（すなわち、キャパシタコンタクト）を先ず形成した後、ビットラインをダマシン工程を通じて形成しようとする試みが特許文献１に開示されている。このようなダマシン工程によりビットラインをキャパシタコンタクトに整列する方法はビットラインを形成する過程の工程マージンをさらに確保してデザインルールの急減に対応しているが、実質的に工程過程を修行するには多少の難点がある。
【０００８】
前記の特許文献１によれば、キャパシタコンタクトの上側は保護キャップでダマシン工程から保護されるべきであり、ビットラインのためのトレンチ標準的なリソグラフィ過程を通じて行われると紹介している。
【０００９】
ところが、デザインルールの減少が急激に進行されるにつれてトレンチをパターニングするためのフォトレジストパターンを、前述したように、トレンチ形成のためのエッチング過程において十分にエッチングマスクとして作用するための充分な厚さに形成するのが非常に難しくなっている。トレンチをパターニングする過程でトレンチが確実にパターニングされるためには、エッチングマスクにフォトレジストパターンを用いる場合フォトレジストパターンを十分な厚さに形成すべきである。ところが、デザインルールが９０ｎｍ以下級に急激に縮少される状況で、このように十分な厚さにフォトレジストパターンを形成することは非常に難しい。実質的にデザインルールが９０ｎｍ以下級で採用しているＡｒＦ照明系を用いる写真過程において十分な厚さにフォトレジスト層をパターニングすることは非常に難しい状況である。また、十分な厚さにフォトレジストパターンを形成する場合、フォトレジストパターンの崩れ（ｃｏｌｌａｐｓｅ）が発生する可能性が高まる。
【００１０】
また、前記のようにキャパシタコンタクトの上側に保護キャップをシリコン窒化物層に導入するための工程は、別のキャパシタコンタクトをリセスする過程及び蒸着後エッチング過程を伴うようになる。これによって、全体半導体素子の製造過程が複雑になる問題点がある。このような過程等の追加的な遂行は必然的に全体工程の生産性に負担を与える要素として作用される。
【００１１】
したがって、全体半導体素子の製造工程段階がより簡略にでき、ダマシン工程のためトレンチを形成するパターニング過程をより確実に行える改善された方法の開発が要求されている。
【特許文献１】米国特許出願公開番号ＵＳ２００２／００２２３１５  Ａ１（２００２年２月２１日公開、出願番号代０９／９８２，２０７号；“Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ｄａｍａｓｃｅｎｅ  ｉｎｔｅｒｃｏｎｎｅｃｔ”）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は前記問題点を解決するために案出されたものであって、本発明の目的は、デザインルールの減少に対応するために配線の線幅をより減少させるためにストレージ電極コンタクトのようなコンタクトを形成した以後に、ダマシン工程によりビットラインのような配線を形成する時、コンタクトと共にコンタクトから形成されるハードマスクを用いてより確実に配線のためのトレンチをパターニングでき、且つ工程の簡略化を具現できる配線形成方法を提供することである。
【課題を解決するための手段】
【００１３】
上記の技術的課題を達成するための本発明の一観点は、キャパシタ上にビットラインが構成されるＤＲＡＭ素子においてストレージ電極コンタクトからストレージ電極コンタクトと共に形成されるハードマスクを用いるダマシン工程によりビットラインを形成する方法を提供する。
【００１４】
前記方法は半導体基板上に第１絶縁層を形成する段階と、前記第１絶縁層をエッチングしてコンタクトホールを形成する段階と、前記第１絶縁層上に前記コンタクトホールを充填する第１導電層を形成する段階と、前記第１導電層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、前記ハードマスクをエッチングマスクとして前記第１絶縁層をエッチングして前記第１絶縁層にトレンチを形成する段階と、前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、前記ビットラインを覆う第２絶縁層を形成する段階と、前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、前記ストレージ電極コンタクト上にストレージ電極を形成する段階と、を含んでなる。
【００１５】
ここで、前記方法は前記半導体基板にトランジスタ素子を形成する段階をさらに含み、前記ビットライン及び前記ストレージ電極コンタクトは前記トランジスタ素子に各々電気的に連結され得る。
【００１６】
また、前記第１導電層は前記第１絶縁層とエッチング選択比を具現する導電物質で形成され得る。例えば、前記エッチング選択比を具現するために前記第１導電層はポリシリコン層を含んでなり、前記第１絶縁層はシリコン酸化物層を含んでなり得る。
【００１７】
前記ハードマスクは前記第１絶縁層上へライン状に延びて隣り合う前記ストレージ電極コンタクトと連結される。前記ハードマスクは前記コンタクトホールの上側線幅より狭幅に形成され得る。
【００１８】
前記第１導電層をパターニングする段階は前記第１導電層上に少なくとも前記コンタクトホールに重なるライン状のフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクとして前記第１導電層を前記第１絶縁層の上面が露出されるようにエッチングする段階とを含んでなり得る。
【００１９】
前記方法は前記トレンチの側壁にトレンチスペーサを形成する段階をさらに含み得る。この時、前記トレンチスペーサはシリコン酸化物を含んでなり得る。
【００２０】
前記ビットラインは前記トレンチを充填する前記第１導電層とは異なる物質である第２導電層を形成する段階と、前記第２導電層を選択的にエッチングして前記トレンチ内にリセスさせて前記第２導電層の表面が前記トレンチ入口より低くなるようにする段階とを含んでなり得る。
【００２１】
また、前記方法は半導体基板上に第１絶縁層を形成する段階と、前記第１絶縁層をエッチングしてコンタクトホールを形成する段階と、前記第１絶縁層上に前記コンタクトホールを充填する第１導電層を形成する段階と、前記第１導電層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、前記ハードマスクをエッチングマスクとして前記第１絶縁層を傾斜エッチングして、前記傾斜エッチングにより自然に残る前記第１絶縁層部分からなる隔壁により前記コンタクトホールと隔離され傾いた側壁を有するトレンチを形成する段階と、前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、前記ビットラインを覆う第２絶縁層を形成する段階と、前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、前記ストレージ電極コンタクト上にストレージ電極を形成する段階とを含んでなり得る。
【００２２】
この時、前記隔壁の幅をより広げるために前記コンタクトホールは傾斜エッチングで形成可能である。また、前記隔壁上にトレンチスペーサを形成する段階をさらに含むことができる。
【００２３】
また、前記方法は半導体基板上に第１絶縁層を形成する段階と、前記第１絶縁層を傾斜エッチングして傾いた側壁を有するコンタクトホールを形成する段階と、前記第１絶縁層上に前記コンタクトホールを充填する第１導電層を形成する段階と、前記第１導電層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、前記ハードマスクをエッチングマスクとして前記第１絶縁層を傾斜エッチングして、前記傾斜エッチングにより自然に残る前記第１絶縁層部分からなる隔壁により前記コンタクトホールと隔離され、傾いた側壁を有するトレンチを形成する段階と、前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、前記ビットラインを覆う第２絶縁層を形成する段階と、前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、前記ストレージ電極コンタクト上にストレージ電極を形成する段階とを含んでなり得る。
【００２４】
また、前記方法は半導体基板上に第１絶縁層を形成する段階と、前記第１絶縁層をエッチングしてコンタクトホールを形成する段階と、前記第１絶縁層上に前記コンタクトホールを充填するポリシリコン層を形成する段階と、前記ポリシリコン層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、前記ハードマスクをエッチングマスクとして前記第１絶縁層をエッチングして前記第１絶縁層にトレンチを形成する段階と、前記トレンチを充填するタングステン層を形成する段階と、前記タングステン層の下部層としてチタン窒化物層を含むエッチング終了層を形成する段階と、前記タングステン層を前記エッチング終了層の前記トレンチ側壁部分が露出されるように選択的にエッチングして前記トレンチ内にリセスさせて前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、前記露出されたエッチング終了層部分を選択的に除去する段階と、前記ビットラインを覆う第２絶縁層を形成する段階と、前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、前記ストレージ電極コンタクト上にストレージ電極を形成する段階とを含んでなり得る。
【００２５】
この時、前記エッチング終了層は前記ハードマスクを覆うように延びる。
【００２６】
また、前記方法は半導体基板上に第１絶縁層を形成する段階と、前記第１絶縁層を傾斜エッチングして傾いた側壁を有するコンタクトホールを形成する段階と、前記第１絶縁層上に前記コンタクトホールを充填するポリシリコン層を形成する段階と、前記ポリシリコン層をパターニングして、前記コンタクトホールを充填する部分であって前記半導体基板に電気的に連結されるストレージ電極コンタクトを形成し、前記ストレージ電極コンタクト上に置かれて前記第１絶縁層上へ延びるハードマスクを形成する段階と、前記ハードマスクをエッチングマスクとして前記第１絶縁層を傾斜エッチングして、前記傾斜エッチングにより自然に残る前記第１絶縁層部分からなる隔壁により前記コンタクトホールと隔離され傾いた側壁を有するトレンチを形成する段階と、前記トレンチを充填するタングステン層を形成する段階と、前記タングステン層の下部層としてチタン窒化物層を含むエッチング終了層を形成する段階と、前記タングステン層を前記エッチング終了層の前記トレンチ側壁部分が露出されるように選択的にエッチングして前記トレンチ内にリセスさせて、前記トレンチ内に前記半導体基板上に電気的に連結されるビットラインを形成する段階と、前記露出されたエッチング終了層部分を選択的に除去する段階と、前記ビットラインを覆う第２絶縁層を形成する段階と、前記第２絶縁層及び前記ハードマスクを順次に平坦化して前記ストレージ電極コンタクトを前記ハードマスクから分離する段階と、前記ストレージ電極コンタクト上にストレージ電極を形成する段階とを含んでなり得る。
【００２７】
本発明によれば、デザインルールの減少に対応するために配線の線幅をさらに減少させようとストレージ電極コンタクトといったコンタクトを形成した後にダマシン工程にてビットラインのような配線を形成する時、コンタクトと共にコンタクトから形成されるハードマスクを用いてより確実に配線のためのトレンチをパターニングすることができ、また工程の簡略化を具現できる。
【発明の効果】
【００２８】
前述した本発明によれば、半導体素子のデザインルールが０．１μｍ以下級に急激に縮少されることを克服して、ＣＯＢ構造においてビットラインを信頼できるように具現する。この時、ストレージ電極コンタクトとして用いられる第２コンタクトの形成後にビットラインをダマシン工程を用いて具現することによって、第２コンタクトと下部の半導体基板との電気的連結をより確実に具現できる。すなわち、第２コンタクトのためのコンタクトホールを形成する時、ビットラインのない状態でコンタクトホールを形成する過程を行うことによりコンタクトホールのオープニング能力をさらに向上できる。
【００２９】
また、ビットラインのためのトレンチ形成過程で第２コンタクトと共に形成されるハードマスクをエッチングマスクとして用いることによって、トレンチの形成時にフォトレジスト層の厚さ制限による写真工程上の問題を解決することができる。ＡｒＦ写真工程を用いる場合、厚いフォトレジスト層を導入し難いが、第２コンタクトと共に形成されるハードマスクを利用することによって工程段階の追加を最小化し、非常に狭幅のトレンチを精巧に形成することができる。
【００３０】
第２コンタクトのためのコンタクトホールを形成する過程とトレンチを形成する過程において傾斜エッチングを利用することによって、第２コンタクトとトレンチ間に十分な厚さの隔壁が自然に形成されるように誘導できる。これにより、トレンチを充填するビットラインと第２コンタクト間の十分な絶縁特性を具現できる。また、シリコン窒化物のトレンチスペーサを省略するかその厚さを最小化して導入できるので、ビットライン間に寄生静電容量が大きく発生することを防止できる。
【００３１】
以上、本発明を具体的な実施例に基づいて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で本発明の属する技術分野において通常の知識を持つ者によりその変形や改良が可能なのは明白である。
【発明を実施するための最良の形態】
【００３２】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例は多様な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供するものである。したがって、図面における要素の形状などはより明確な説明を強調するために誇張されたものであり、図面において同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層又は半導体基板の“上”にあると記載された場合に、前記ある層は前記他の層又は半導体基板に直接接触してもよく、又は、その間に第３の層が介在されても良い。
【００３３】
本発明の実施例ではビットライン上側にキャパシタを備えるＣＯＢ構造を採用する半導体素子を製造する時、キャパシタと半導体基板を電気的に連結させるために導入されるストレージ電極コンタクトの形成後にビットラインをダマシン工程により形成することを提示する。ビットラインをダマシン工程により行う時、ビットラインのためのトレンチを形成するリソグラフィ過程にエッチングマスクに用いられるハードマスクを導入することを本発明の実施例で提示する。
【００３４】
この時、ハードマスクはストレージ電極コンタクトより形成するか、ハードマスクの形成に伴われる追加的な工程段階の最小化を具現する。ハードマスクの導入はトレンチを形成するためのリソグラフィ過程においてフォトレジストパターンの厚さを緩和することに助けになる。すなわち、より薄いフォトレジストパターンを導入でき、半導体素子のデザインルールの急激な縮少、すなわち、０．９ｎｍ以下級へのデザインルールの縮少にもかかわらずトレンチを確実に形成できる長所を提供する。
【００３５】
前記のようなハードマスクの導入は工程中の追加的な段階を伴って全体工程をより複雑に誘導するおそれがある。このような工程の複雑化を克服するために本発明の実施例ではストレージ電極コンタクトを形成する過程で共にハードマスクを形成することを提示する。
【００３６】
これにより、ストレージ電極コンタクトを構成する物質にてハードマスクを形成し、ハードマスク導入時に伴われる蒸着及びパターニング過程を省略及び短縮可能である。また、このようにストレージ電極コンタクトより形成されるハードマスクを導入することによって、トレンチの側壁にビットラインとストレージ電極間の絶縁離隔をさらに確保するために、シリコン窒化物より誘電定数の低いシリコン酸化物にスペーサを導入可能である。すなわち、シリコン窒化物の絶縁特性を確保するためにスペーサへの導入を排除でき、ビットライン間の寄生キャパシタンス（ｓｔｒａｙ  ｃａｐａｃｉｔａｎｃｅ）を減らせる。
【００３７】
前記のように、概略的に記述した本発明の実施例を添付図面を参照してＣＯＢ構造を具現するための工程手順に沿ってより詳細に説明する。
【００３８】
図１乃至図１８は、本発明の実施例によるストレージ電極コンタクトより形成されたハードマスクを用いるダマシン工程によりビットライン配線を形成する方法を説明するために概略的に示した図面である。
【００３９】
図１及び図２の各々はストレージ電極コンタクトのためのコンタクトホール３３５を形成する段階を概略的に示した断面図及び平面図である。
【００４０】
図１及び図２を参照すれば、半導体基板１００とキャパシタとを電気的に連結するために、実質的に、ストレージ電極に電気的に連結されるストレージ電極コンタクトを形成するためにコンタクトホール３３５を形成する。現在、ＤＲＡＭ素子のような半導体素子の場合、ＣＯＢ構造を一般的に採用しているが、本発明の実施例ではビットラインの形成前にストレージ電極コンタクトを形成する過程を先に行う。
【００４１】
具体的に、半導体基板１００上にトランジスタ素子を構成するためのゲートスタック２００を形成する。ゲートスタック２００はゲート２３０、２５０をなす導電層、例えば、導電性ポリシリコン層２３０及びタングステンシリサイド層２５０のようにシリコン層／金属シリサイド層の二重層を含んでなり得る。この時、ゲート２３０、２５０の上側にはキャッピング絶縁層２６０が導入可能であり、ゲート２３０、２５０の側部にはゲートスペーサ２７０が導入可能である。ゲート２３０、２５０に隣り合う半導体基板１００にはトランジスタ素子のためのドレーン／ソース領域が形成される。
【００４２】
ゲートスタック２００間には絶縁のための第１絶縁層（図示せず）が導入でき、このような第１絶縁層を貫通する多数の導電性パッド４１０、４５０が導入できる。導電性パッド４１０、４５０は半導体素子のデザインルールの縮少による工程マージンの狭さを克服するために導入される。このような導電性パッド４１０、４５０は多様な導電性物質、例えば、導電性ポリシリコン等で形成できる。また、このような導電性パッド４１０、４５０は形成過程において多数がその必要な位置に配されるように同時に形成できる。それにもかかわらず、導電性パッド４１０、４５０は以後に導電性パッド４１０、４５０に電気的に連結される素子または配線の種類によって第１導電性パッド４１０及び第２導電性パッド４５０に区分できる。
【００４３】
第１導電性パッド４１０は後続に形成されるビットラインと半導体基板１００の電気的連結を中継する役割を果たし、第２導電性パッド４５０は後続に形成されるキャパシタと半導体基板１００の電気的連結を中継する役割を果たす。勿論、このような導電性パッド４１０、４５０は各々その位置によってドレーンまたはソース領域に電気的に連結される。
【００４４】
第１絶縁層上には絶縁のための第２絶縁層３３０が導入される。このような第１絶縁層及び第２絶縁層３３０はシリコン酸化物のような絶縁物質で形成され得る。このような第２絶縁層３３０は実質的に概略１５００Å厚さに形成される。この時、第２絶縁層３３０を形成した後、第２絶縁層３３０を貫通して第１導電性パッド４１０に電気的に連結される第１コンタクト５１０を形成する。第１コンタクト５１０はビットラインと半導体基板１００の電気的連結を第１導電性パッド４１０と共に中継する役割を果たす。したがって、ダイレクトコンタクト（ＤＣ：Ｄｉｒｅｃｔ  Ｃｏｎｔａｃｔ）とも言われたコンタクトが第１コンタクト５１０に当たる。これによって、第１コンタクト５１０上にはビットラインが接触するが、第２絶縁層３３０はビットラインと下部の第１導電性パッド４１０などを絶縁させる役割を果たす。
【００４５】
このような第１コンタクト５１０は第２絶縁層３３０を選択的にエッチングして第１導電性パッド４１０を露出するコンタクトホールを形成し、コンタクトホールを充填する導電層を形成した後、このような導電層を平坦化のようなパターニング過程にてパターニングして形成可能である。この時、第１コンタクト５１０をなす導電物質はタングステンであり得る。タングステン層を用いて第１コンタクト５１０を形成した場合、タングステン層の下部にエッチング終了層または研磨終了層としてチタン／チタン窒化物（Ｔｉ／ＴｉＮ）層をさらに形成することができる。
【００４６】
第２絶縁層３３０を貫通する第１コンタクト５１０を具現した後、図１に示したように第１コンタクト５１０の上側を覆う第１エッチング終了層６１０を形成する。第１エッチング終了層６１０は以後にビットラインのためのトレンチを形成する過程においてトレンチ形成のためのエッチング過程のエッチング終了点検出のために導入される。したがって、第１エッチング終了層６１０はその上に形成される第３絶縁層３５０を構成するのに好ましい物質、例えば、シリコン酸化物と、十分なエッチング選択比を具現できる絶縁物質、例えば、シリコン窒化物で形成され得る。このようなシリコン窒化物層は約５００Åの厚さに形成できる。以後にさらに説明するが、このような第１エッチング終了層６１０はトレンチを形成するエッチング過程を制御してトレンチの底線幅（ｂｏｔｔｏｍ  ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）を確保するのに長所を具現する役割を果たす。
【００４７】
第１エッチング終了層６１０の形成後、第１エッチング終了層６１０上に第３絶縁層３５０を形成する。このような第３絶縁層３５０は一般的なＣＯＢ構造においてキャパシタが具現される高さを提供できる厚さに形成される。すなわち、第３絶縁層３５０上には実質的にキャパシタが以後に具現される。このような第３絶縁層３５０は多様な絶縁物質からなり得るが、後続に形成されるストレージ電極コンタクトを構成する物質とエッチング選択比を具現できる絶縁物質とで構成されることが望ましい。例えば、シリコン酸化物等にて約２５００Åの厚さに第３絶縁層３５０を構成することができる。
【００４８】
第３絶縁層３５０の形成後、第３絶縁層３５０を選択的にエッチングして第２導電性パッド４５０を選択的に露出するコンタクトホール３３５を形成する。この時、このようなコンタクトホール３３５を形成する過程は微細コンタクトエッチング過程により行える。例えば、写真エッチング過程を通じてコンタクトホール３３５が形成される第３絶縁層３５０部位を露出するフォトレジストパターン（図示せず）を形成した後、フォトレジストパターンをエッチングマスクとして露出された第３絶縁層３５０部位及び下部の第２絶縁層３３０を選択的にエッチングしてコンタクトホール３３５を形成する。この時、ハードマスクを導入して前記コンタクトホール３３５形成のためのエッチング過程を行える。このようなハードマスクはポリシリコン層からなり得る。
【００４９】
前記のようにコンタクトホール３３５を形成する過程を微細コンタクトエッチング過程により遂行しても、デザインルールの減少による工程マージンを十分に確保できる。その理由は従来の場合とは異なってこのようなコンタクトホール３３５を形成する過程がビットライン形成以前に遂行されるので、工程マージンをさらに確保することができるからである。
【００５０】
実質的にコンタクトホール３３５の形成時にエッチングされるべき第２絶縁層３３０と第３絶縁層３５０の厚さは、概略３０００Åないし４０００Å程度に過ぎない。これに比べて従来のビットラインＳＡＣを用いる場合にはこのような第２絶縁層及び第３絶縁層の厚さが概略５０００Åないし５５００Å程度に至る。これはビットラインＳＡＣ過程を用いるためには非常に高いキャッピング層をビットライン上に導入しなければならないからである。これにより、本発明の実施例による方法は、コンタクトホール３３５の底を広くオープンする側面で有利な利点を具現できる。したがって、従来のコンタクトホールが底で広くオープニングされない問題を解決可能である。
【００５１】
一方、コンタクトホール３３５を形成するエッチング過程は傾斜エッチング過程により行われることが望ましい。これは後述するが、コンタクトホール３５０と後続形成されるビットラインのためのトレンチ間を十分に隔離させる隔壁を自然に形成するためである。
【００５２】
本発明の実施例によれば、実質的にデザインルールが０．８２ｎｍ級の場合にも１００ｎｍのコンタクト工程により前記のようなコンタクトホール３３５を形成する過程の遂行に十分な底線幅、例えば、少なくとも４２ｎｍ以上の線幅を得られる。したがって、本発明の実施例の場合にコンタクトホール３３５の底線幅を十分に確保しうる。これに対して、従来のビットラインを先に形成する場合には、０．８２ｎｍ級のデザインルールの場合においてコンタクトホールの底線幅が３５ｎｍ以上具現できず、また、実質的に１００ｎｍより小さいコンタクト工程にて行われてこそ底線幅をある程度具現しうる。このような従来の場合は、ビットラインＳＡＣ過程によってコンタクトホールがエッチングされるので、コンタクトホールの底をオープニングすることがデザインルールの急激な減速によって工程的に非常に難しいからである。
【００５３】
前述したように、本発明の実施例では、コンタクトホール３３５を形成するエッチング過程において、傾斜エッチングを用いても十分にコンタクトホール３３５の底線幅を確保することができる。実質的に概略９０ｎｍ級のデザインルールの場合、コンタクトホール３３５の上側線幅は約１２１ｎｍであり、底線幅は約８５ｎｍに具現できる。
【００５４】
図３は、コンタクトホール３３５を埋め込む第１導電層７００を形成する段階を概略的に示す断面図である。
【００５５】
図３を参照すれば、第３絶縁層３５０上にコンタクトホール３３５を埋め込む第１導電層７００を形成する。この時、第１導電層７００はコンタクトホール３３５を十分に埋め込める厚さ、例えば、第３絶縁層３５０上へ延びる部分の厚さを約１０００Åないし１５００Åに形成し得る。
【００５６】
この時、第１導電層７００は、コンタクトホール３３５を埋め込む部分にて第２コンタクト、例えば、ストレージ電極コンタクトまたは埋め込みコンタクト（ＢＣ：Ｂｕｒｉｅｄ  Ｃｏｎｔａｃｔ）を形成するために蒸着され、また、第３絶縁層３５０にビットラインのためのトレンチを形成するためのハードマスクを形成するために導入される。したがって、第１導電層７００は第２導電性パッド４５０に電気的に連結される第２コンタクトのために十分な導電性を有する導電物質で形成されるべきであり、また、ハードマスクとして用いられるために第３絶縁層３５０を望ましくなすシリコン酸化物と十分なエッチング選択比を具現できる物質で構成されることが望ましい。
【００５７】
第１導電層７００は、例えば導電性ポリシリコン層で形成され得る。ポリシリコンはシリコン酸化物と十分なエッチング選択比を具現できるので、第１導電層７００として望ましく利用できる。このように第１導電層７００にてポリシリコン層を蒸着した後でポリシリコン層の表面をエッチバックまたは化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）して平坦化させることができる。このような平坦化過程は後続の写真工程における解像度マージンをより確保するために導入され得る。
【００５８】
図４及び図５の各々は第１導電層７００をパターニングするためのフォトレジストパターン８００を形成する段階を示す断面図及び平面図である。
【００５９】
図４及び図５を参照すれば、第１導電層７００をパターニングして第１導電層７００のコンタクトホール３３５を充填する部分上から第３絶縁層３５０上へ長く延びる部分を選択的に遮蔽するフォトレジストパターン８００を形成する。このようなフォトレジストパターン８００はビットラインのためのトレンチを第３絶縁層３５０に形成するために導入されるハードマスクをパターニングするために導入される。したがって、フォトレジストパターン８００は実質的に従来の場合にビットラインを形成するために導入されるパターン形状から逆転されたビットラインパターン形状（ｒｅｖｅｒｓｅ  Ｂ／Ｌ  ｓｈａｐｅ）に形成する。
【００６０】
このような逆転されたビットラインパターン形状は実質的にラインパターンの形状であるので、実質的に写真工程において解像度マージンを大きく確保できる。したがって、デザインルールの減少に十分に対応できる。実質的にフォトレジストパターン８００はかなり狭いパターン、例えば、ストレージ電極コンタクトのためのコンタクトホール３５５の上側線幅に比べて狭いパターンにも形成され得る。このようにフォトレジストパターン８００が狭幅にパターニングされれば、ビットラインの線幅をさらに確保された工程マージンにより制御可能である。フォトレジストパターン８００は約８０ｎｍの線幅を有するように形成することができる。
【００６１】
図６及び図７の各々はハードマスク７０５を形成する段階を概略的に示す断面図及び平面図である。
【００６２】
図６及び図７を参照すれば、フォトレジストパターン（図４の８００）をエッチングマスクとしてフォトレジストパターン８００により露出される導電層（図４の７００）部分を選択的にエッチングして除去する。この時、第１導電層７００下部の第３絶縁層３５０の上面をエッチング過程により露出させる。これによって、長いライン状のハードマスク７０５が第１導電層７００から形成され、このようなハードマスク７０５はコンタクトホール３３５を埋め込む第１導電層７００部分、すなわち、ストレージ電極コンタクトまたはＢＣである第２コンタクト７０５の上側に位置する。フォトレジストパターン８００の線幅がコンタクトホール３３５より狭い場合にコンタクトホール３３５を充填する第１導電層７００部分、すなわち、第２コンタクト７０５部分の上面の一部も露出される。
【００６３】
フォトレジストパターン８００をエッチングマスクに用いるエッチング過程によって、ハードマスク７０５は概略８０ｎｍの線幅の長いライン状に形成される。フォトレジストパターン８００は実質的にハードマスク７０５をパターニング可能な程度の厚さに導入されれば良いので、相対的に薄く導入可能である。したがって、９０ｎｍ以下級のデザインルールで使われるＡｒＦ光源を用いる写真過程によっても十分に信頼性あるフォトレジストパターン８００を具現できる。
【００６４】
また、ハードマスク７０５がストレージ電極コンタクト、すなわち、第２コンタクト７０１を形成する過程で自然に形成できて、ハードマスク７０５の導入にもかかわらず全体工程が複雑になることを最小化し得る。
【００６５】
図８及び図９の各々はトレンチ３３７を形成する段階を概略的に示す断面図及び平面図である。
【００６６】
図８及び図９を参照すれば、ハードマスク７０５をエッチングマスクとして露出される第３絶縁層３５０部分を選択的にエッチングして長く延びるトレンチ３３７を形成する。この時、ハードマスク７０５の範囲外側に露出されたストレージ電極コンタクト、すなわち、第２コンタクト７０１部分の上面もハードマスク７０５のようにエッチングマスクとして作用できる。このようなトレンチ３３７を形成するエッチング過程はハードマスク７０１上に導入されたフォトレジストパターン８００の残留部分を残留させた状態で行えるが、残ったフォトレジストパターン８００をアッシング及びストリップ等にて除去した後に前記したトレンチ３３７のためのエッチング過程を行える。
【００６７】
ハードマスク７０５を用いてトレンチ３３７を形成するエッチング過程は傾斜エッチング過程にて行われることが望ましい。実質的に、第２コンタクト７０１とその下部の第２導電性パッド４５０間の工程マージンは約４３ｎｍないし４８ｎｍになるが、このような第２コンタクト７０１及び第２導電性パッド４５０間の工程マージンを考慮する時、トレンチ３３７が第２導電性パッド４５０と十分に離隔または絶縁されるためにはトレンチ３３７の底線幅が上側線幅より狭いことが望ましい。これと共に、トレンチ３３７と第２コンタクト７０１間の絶縁または十分な離隔間隔の確保のためにもトレンチ３３７を形成するエッチング過程は傾斜エッチングにて行われることが望ましい。
【００６８】
ハードマスク７０５間の間隔は、約８２ｎｍのデザインルールの場合に約８５ｎｍであり得る。したがって、ハードマスク７０５により形成されるトレンチ３３７の上側線幅は約８５ｎｍである。したがって、第２コンタクト７０１とトレンチ３３７間に十分な厚さの隔壁が形成されるために、また、トレンチ３３７が第２導電性パッド５１０と十分に離隔されるためにトレンチ３３７の底線幅は上側線幅に比べて狭い約６４ｎｍより狭く形成され得る。
【００６９】
前記のように、トレンチ３３７を傾斜エッチングを用いて形成し、また、コンタクトホール３３５を傾斜エッチングで形成することによって、トレンチ３３７と第２コンタクト７０１との間は残留される第３絶縁層３５０部分からなる隔壁３５１が具現できる。このような隔壁３５１はトレンチ３３７の側壁が傾くことによって下方に行くほどその幅が大きくなる形状を有する。このような隔壁３５１は実質的にトレンチ３３７の底高さレベルから約３０ｎｍ以上の厚さに形成され得る。したがって、このような隔壁３５１によってトレンチ３３７を充填するビットラインと第２コンタクト７０１、すなわち、ストレージ電極コンタクトとは十分に電気的に隔離することができる。
【００７０】
前記のように、トレンチ３３７または／及びコンタクトホール３３５を形成するエッチング過程において好ましい傾斜エッチングを採用することによって、トレンチ３３７を充填するビットラインとコンタクトホール３３５を充填する第２コンタクト７０１との間に自然に隔壁３５１を形成することによって、ビットラインと第２コンタクト７０１間の絶縁性を十分に確保できる。
【００７１】
一方、トレンチ３３７を形成するエッチング過程は第３絶縁層５３０下部に形成されている第１エッチング終了層６１０でエッチング終了され、露出される第１エッチング終了層６１０部分はアッシング及びストリップ等により選択的に除去される。これにより、下部の第１コンタクト５１０がトレンチ３３７に露出される。このような第１エッチング終了層６１０の導入は第１エッチング終了層６１０でエッチングが相対的に均一に終了できるので、トレンチ３３７の底線幅を均一に維持する長所を有する。
【００７２】
図１０及び図１１の各々は隔壁３５１上にトレンチ３３７を形成する段階を概略的に示す断面図及び平面図である。
【００７３】
図１０及び図１１を参照すれば、隔壁３５１上にトレンチスペーサ３７０を任意的に形成する。トレンチスペーサ３７０は隔壁によるトレンチ３３７とコンタクトホール３３５との離隔に対する信頼性をより向上するために導入され得る。このようなトレンチスペーサ３７０はトレンチ３３７の側壁及び隔壁３５１上にスペーサ層をライナー状に蒸着した後、異方性エッチングしてスペーサ層を一部残留させることによって形成することができる。
【００７４】
このようなトレンチスペーサ３７０はシリコン窒化物またはシリコン酸化物のような絶縁物質で形成され得る。それにもかかわらず、以後にトレンチ３３７内に導入されるビットライン間の寄生静電容量を最小化するにはシリコン酸化物のような相対的に低誘電率の絶縁物質よりトレンチスペーサ３７０を導入することが望ましい。また、このようなトレンチスペーサ３７０は隔壁３５１が十分な厚さを維持してビットライン（又はトレンチ３３７）と第２コンタクト７０１との間で十分な絶縁及び離隔効果が具現できれば望ましく省略され得る。
【００７５】
図１２は、トレンチ３３７を充填する第２導電層９５０を形成する段階を概略的に示す断面図である。
【００７６】
図１２を参照すれば、トレンチ３３７内にビットラインを形成するために、トレンチ３３７を充填する第２導電層９５０を形成する。このような第２導電層９５０は多様な絶縁物質で形成できるが、デザインルールの急減によるビットライン抵抗制御のためにタングステン層で形成され得る。このようなタングステン層はトレンチ３３７を十分に埋め込む厚さ、例えば、約１５００Åの厚さに形成することができる。
【００７７】
第２導電層９５０の形成前に、第２導電層９５０の下部層としてチタン窒化物層を含む第２エッチング終了層９１０をさらに形成し得る。このようなチタン窒化物層の第２エッチング終了層９１０は実質的にＴｉ／ＴｉＮ層よりなることが工程上望ましい。第２エッチング終了層９１０は第２導電層９５０がタングステン層に導入される場合、タングステン層をビットラインとしてパターニングするためにエッチバックを行う時にエッチング終了層として利用される。実質的に、第２導電層９５０はトレンチ３３７内部に深くリセスされてビットラインを形成するので、第２エッチング終了層９１０はこのようなリセス過程において第２コンタクト７０１などがこのようなエッチバック過程中に侵害されることを防止するエッチング防止の役割を果たす。
【００７８】
図１３及び図１４は各々第２導電層９５０をエッチバックしてビットライン９５１を形成する段階を概略的に示す断面図及び平面図である。
【００７９】
図１３及び図１４を参照すれば、第２導電層（図１２の９５０）をエッチバックしてトレンチ３３７内部にリセスさせてビットライン９５１を形成する。この時、エッチバックは第２エッチング終了層（図１２の９１０）に対して第２導電層９５０が十分なエッチング選択比を具現し、第２導電層９５０がエッチングされるように行う。このようなエッチバックの遂行以前に前記第２導電層９５０をＣＭＰする段階をさらに導入できる。このようなＣＭＰの導入により第２導電層９５０の厚さをさらに減らすことができる。
【００８０】
実質的に、エッチバック過程は酸などを利用する湿式エッチングで行える。湿式エッチング過程において第２導電層９５０に用いられたタングステン層は第２エッチング終了層９１０に用いられたチタン窒化物層に対して十分に選択的にエッチングされる。また、エッチバック過程は乾式エッチング過程でも行える。この時、第２導電層９５０として用いられたタングステン層は六フッ化硫黄（ＳＦ６）などを含むエッチングガスを使用する乾式エッチングにてエッチングされるが、第２エッチング終了層９１０として用いられたチタン窒化物層はこのようなエッチングガスによるエッチング過程に対してエッチング選択比を表すようになる。
【００８１】
前記のように、チタン窒化物層をタングステン層に対する第２エッチング終了層９１０として導入することによって、タングステン層を選択的にエッチングリセスしてビットライン９５１を形成することができる。以後に、エッチング終了またはエッチング防止等に用いられ、タングステン層のリセスにより露出された第２エッチング終了層９５０部分はフルオロカーボン（ＣＦｘ）ガスなどを含む乾式エッチング等で除去して下部の隔壁３５１またはトレンチスペーサ３７０及びハードマスク７０５などを露出する。
【００８２】
前記のようにビットライン９５１を形成することによって、ビットライン９５１の線幅をトレンチ３３７の線幅で精巧に制御できる。また、第２導電層９５０がリセスされる程度を制御してビットライン９５１の厚さを精巧に制御できる。これによって、ビットライン９５１の抵抗を精巧に制御することができる。
【００８３】
図１５は、ビットライン９５１を覆う第４絶縁層３９０を形成する段階を概略的に示す断面図である。
【００８４】
図１５を参照すれば、第２導電層（図１２の９５０）のエッチバックによりリセスされて形成されたビットライン９５１を覆う第４絶縁層３９０を形成する。この時、第４絶縁層３９０はトレンチ３３７のギャップを十分に埋め込める厚さに形成されることが望ましい。また、第４絶縁層３９０はシリコン酸化物層よりなることが望ましい。
【００８５】
図１６及び図１７の各々はハードマスク７０５を除去して第２コンタクト７０１を各々分離する段階を概略的に示す断面図及び平面図である。
【００８６】
図１６及び図１７を参照すれば、第４絶縁層３９０の全面を平坦化してハードマスク７０５を除去する。例えば、第４絶縁層３９０の全面をＣＭＰしてハードマスク７０５を除去し、ハードマスク７０５の下部に存在している第３絶縁層３５０部分を露出させる。このようにハードマスク７０５が除去されることによって、第２コンタクト７０１はそれぞれのコンタクトホール３３５別に分離される。また、このような第２コンタクト７０１の分離により第４絶縁層３９０はビットライン９５１を覆うキャップ層形態にパターニングされる。
【００８７】
前記のように、第４絶縁層３９０がキャップ層の役割を果たすので、後続工程において金属コンタクト（ＭＣ：Ｍｅｔａｌ  Ｃｏｎｔａｃｔ）を形成する時にＭＣのオープニング能力が向上する。ＭＣが露出するＭＣランディングパッドはこのようなビットライン９５１を形成する過程で共に形成できるが、ビットライン９５１上に従来のシリコン窒化物層の厚いキャップ層が導入されないので、ＭＣ露出がより容易になる。
【００８８】
図１８は、第２コンタクト７０１上にストレージ電極７５０を形成する段階を概略的に示す断面図である。
【００８９】
図１８を参照すれば、第２コンタクト７０１に電気的に連結されるキャパシタのストレージ電極７５０をシリンダー状に形成し得る。以後に、誘電層（図示せず）及びプレート電極の蒸着にてキャパシタを完成することによって、ＣＯＢ構造を完成することができる。
【産業上の利用可能性】
【００９０】
本発明は集積回路素子の形成、例えば、メモリ半導体素子のようなメモリ素子の形成に適用されうる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例によるストレージ電極コンタクトのためのコンタクトホールを形成する段階を概略的に示す断面図である。
【図２】本発明の実施例によるストレージ電極コンタクトのためのコンタクトホールを形成する段階を概略的に示す平面図である。
【図３】本発明の実施例によるコンタクトホールを埋め込む第１導電層を形成する段階を概略的に示す断面図である。
【図４】本発明の実施例による第１導電層をパターニングするためのフォトレジストパターンを形成する段階を示す断面図である。
【図５】本発明の実施例による第１導電層をパターニングするためのフォトレジストパターンを形成する段階を示す平面図である。
【図６】本発明の実施例によるハードマスクを形成する段階を概略的に示す断面図である。
【図７】本発明の実施例によるハードマスクを形成する段階を概略的に示す平面図である。
【図８】本発明の実施例によるトレンチを形成する段階を概略的に示す断面図及び平面図である。
【図９】本発明の実施例によるトレンチを形成する段階を概略的に示す平面図である。
【図１０】本発明の実施例による隔壁上にトレンチを形成する段階を概略的に示す断面図である。
【図１１】本発明の実施例による隔壁上にトレンチを形成する段階を概略的に示す平面図である。
【図１２】本発明の実施例によるトレンチを充填する第２導電層を形成する段階を概略的に示す断面図である。
【図１３】本発明の実施例による第２導電層をエッチバックしてビットラインを形成する段階を概略的に示す断面図である。
【図１４】本発明の実施例による第２導電層をエッチバックしてビットラインを形成する段階を概略的に示す平面図である。
【図１５】本発明の実施例によるビットラインを覆う第４絶縁層を形成する段階を概略的に示す断面図である。
【図１６】本発明の実施例によるハードマスクを除去してストレージ電極コンタクトを各々分離する段階を概略的に示す断面図である。
【図１７】本発明の実施例によるハードマスクを除去してストレージ電極コンタクトを各々分離する段階を概略的に示す平面図である。
【図１８】本発明の実施例によるストレージ電極コンタクト上にキャパシタのストレージ電極を形成する段階を概略的に示す断面図である。
【符号の説明】
【００９２】
１００…半導体基板、
２００…ゲートスタック、
２３０，２５０…ゲートゲートスペーサ、
２６０…キャッピング絶縁層、
２７０…コンタクトホール、
３３０…第２絶縁層、
３３５…コンタクトホール、
３３７…トレンチ、
３５０…第３絶縁層、
３７０…トレンチスペーサ、
４１０，４５０…導電性パッド、
５１０…第１コンタクト、
６１０…第１エッチング終了層、
７００…第１導電層、
７０１…第２コンタクト、
７０５…ハードマスク、
９１０…第２エッチング終了層、
９５０…第２導電層、
９５１…ビットライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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