(57)【要約】【課題】外装後に角部の内部電極層が露出することなく、内部電極層の端部間での放電による劣化が発生しない積層型圧電セラミック素子を提供すること。【解決手段】積層された四角形の複数の圧電セラミック層１及びこの圧電セラミック層１の間に形成された内部電極層３からなる積層体と、この積層体の積層方向に対する側面のうち２つの側面で内部電極層３が１層おきに接続されて対向電極を形成するように、その側面の各々に形成された外部電極４と、その側面に設けられた絶縁層６と、外装５とを備える積層型圧電セラミック素子であり、側面で挟まれた角部の少なくとも一部に半径１ｍｍ以上の角部丸め処理が施されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
積層された多角形の複数の圧電セラミック層及び前記圧電セラミック層の間に形成された内部電極からなる積層体と、前記積層体の積層方向に対する側面のうち２つの側面で前記内部電極が１層おきに接続されて対向電極を形成するように、前記側面の各々に前記積層方向に延在して形成された外部電極とを備える積層型圧電セラミック素子において、前記積層方向に対する側面で挟まれた角部の少なくとも一部に半径１ｍｍ以上の角部丸め処理が施されたことを特徴とする積層型圧電セラミック素子。
【請求項２】
積層された多角形の複数の圧電セラミック層及び前記圧電セラミック層の間に形成された内部電極からなる積層体と、前記積層体の積層方向に対する側面のうち２つの側面で前記内部電極が１層おきに接続されて対向電極を形成するように、前記側面の各々に前記積層方向に延在して形成された外部電極とを備える積層型圧電セラミック素子において、前記積層方向に対する２つの側面で挟まれた角部の少なくとも一部にコーナー部角取り処理が施され、前記コーナー部角取り処理により新たに形成された角部の各々に半径１ｍｍ以上の角部丸め処理が施されたことを特徴とする積層型圧電セラミック素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクチュエータ等に用いられる積層型圧電セラミック素子に係り、特に流体などのインジェクタの駆動源として好適な積層型圧電セラミック素子に関する。
【０００２】
【従来の技術】
従来この分野では、例えば下記の特許文献１に開示されているように、積層型圧電セラミック素子の積層方向の二つの側面で挟まれた角部の少なくとも一部にコーナー部角取り処理（Ｃ面加工の角取り処理）のみを施したり、半径１ｍｍ未満の角部丸め処理（Ｒ面加工の処理）を施していた。
【０００３】
その場合、コーナー部角取り処理のみを施したり、半径１ｍｍ未満の角部丸め処理を施した角部では、内部電極の端部の突起が大きかった。よって外装を施した際、コーナー部角取り処理あるいは角部丸め処理を行った角部の外装が薄くなり、内部電極の端部が十分に外装に覆われずに、外気に露出しやすい状態となっていた。
【０００４】
【特許文献１】
特開２００１−３３９１０５号公報
【０００５】
【発明が解決しようとする課題】
既に一部を説明したように、従来技術においては、積層型圧電セラミック素子の積層方向の二つの側面で挟まれた角部の少なくとも一部に、コーナー部角取り処理のみを施したり、半径１ｍｍ未満の角部丸め処理を施していたが、その角部で外装の厚みが薄くなり、セラミック面よりも５〜１０μｍ突起した内部電極が角部で外気に露出しやすい状態となり、その角部の露出した内部電極間にて放電が発生し、その結果、素子の破壊に至るという問題点があった。
【０００６】
したがって、本発明の技術的課題は、外装後に角部の内部電極が露出せず、内部電極の端部間での放電による劣化が発生しない積層型圧電セラミック素子を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の積層型圧電セラミック素子は、積層された多角形の複数の圧電セラミック層及び前記圧電セラミック層の間に形成された内部電極からなる積層体と、前記積層体の積層方向に対する側面のうち２つの側面で前記内部電極が１層おきに接続されて対向電極を形成するように、前記側面の各々に前記積層方向に延在して形成された外部電極とを備える積層型圧電セラミック素子であって、前記積層方向に対する側面で挟まれた角部の少なくとも一部に半径１ｍｍ以上の角部丸め処理が施されたことを特徴とする。
【０００８】
また、本発明の積層型圧電セラミック素子は、積層された多角形の複数の圧電セラミック層及び前記圧電セラミック層の間に形成された内部電極からなる積層体と、前記積層体の積層方向に対する側面のうち２つの側面で前記内部電極が１層おきに接続されて対向電極を形成するように、前記側面の各々に前記積層方向に延在して形成された外部電極とを備える積層型圧電セラミック素子であって、前記積層方向に対する２つの側面で挟まれた角部の少なくとも一部にコーナー部角取り処理が施され、前記コーナー部角取り処理により新たに形成された角部の各々に半径１ｍｍ以上の角部丸め処理が施されたことを特徴とする。
【０００９】
【発明の実施の形態】
以下に本発明の実施の形態を、図面を参照してさらに説明する。
【００１０】
図１（ａ）は、本発明の実施の形態１での、外部電極を形成した後に、研磨により各角部に半径１ｍｍ以上の角部丸め処理が施された外装後の積層型圧電セラミック素子における上面に平行な切断面によるＢ−Ｂ線断面図であり、図１（ｂ）はその正面に平行な切断面によるＡ−Ａ線断面図である。
【００１１】
図２（ａ）は、本発明の実施の形態２での、外部電極の形成後に、各角部にコーナー部角取り処理が施され、その後に、コーナー部角取り処理によって発生した各角部に、研磨により半径１ｍｍ以上の角部丸め処理が施された外装後の積層型圧電セラミック素子のＤ−Ｄ線断面図であり、図２（ｂ）はそのＣ−Ｃ線断面図である。
【００１２】
図１及び図２を参照すると、本発明における積層型圧電セラミック素子は、圧電セラミック層１と、内部電極層３とを、上下面が圧電セラミック層１となるように、交互に積層された積層体を形成している。
【００１３】
この積層体は圧電セラミック層及び導電層の各グリーンシートまたはペーストを積層して、所定の大きさに切断の後、焼成されたものからなる。その積層体の積層方向の側面の対向面には、積層方向に交互に絶縁層６が形成されている。さらに、絶縁層６が形成された対向面の各々の上に、積層方向に延在する外部電極４が形成されており、内部電極層３の一端と積層方向で交互に接続されている。
【００１４】
ここで、図１に示される実施の形態１の積層型圧電セラミック素子は、外部電極を形成した後に、研磨により各角部に半径２ｍｍと半径３ｍｍの角部丸め処理（Ｒ面加工）が施されている。
【００１５】
また、図２に示される実施の形態２の積層型圧電セラミック素子は、外部電極を形成した後に、各角部にコーナー部角取り処理（Ｃ面加工）が施され、その後に、コーナー部角取り処理によって発生した各角部に、研磨により半径２ｍｍと半径３ｍｍの角部丸め処理が施されている。
【００１６】
しかる後に、信号入力または出力用のリード線２を半田を介して接続し、その上に外装５を施した。
【００１７】
このように本発明の実施の形態１及び実施の形態２の積層型圧電セラミック素子によれば、角部での内部電極の突起を抑制し、外装後の角部での外装厚みを十分に厚くすることができる。したがって、角部の内部電極が露出することがなく、内部電極間での放電の発生を防止することができる。
【００１８】
また、比較のために、従来技術による積層型圧電セラミック素子も製造した。
【００１９】
図４（ａ）は、従来例１による、外部電極を形成した後に、研磨により各角部に半径１ｍｍ未満の角部丸め処理が施された外装後の積層型圧電セラミック素子のＦ−Ｆ線断面図であり、図４（ｂ）は、そのＥ−Ｅ線断面図である。
【００２０】
図５（ａ）は、従来例２による、外部電極を形成した後に、各角部にコーナー部角取り処理のみを施した積層型圧電セラミック素子のＨ−Ｈ線断面図であり、図５（ｂ）はそのＧ−Ｇ線断面図である。
【００２１】
ここで従来例１は、外部電極形成後、各角部に研磨により半径０．５ｍｍ未満の角部丸め処理（Ｒ面加工）を施したものであり、従来例２は、各角部にコーナー部角取り処理（Ｃ面加工）のみを施したものである。
【００２２】
この従来例１または２の場合、図６に角部の断面図を示すように、角部では、圧電セラミック層１のセラミック面よりも７．５μｍ突起した内部電極層３が存在していた。
【００２３】
下記の表１は、図１、図２、図４及び図５の積層型圧電セラミック素子、各々１０本を電界強度３．０ｋＶ／ｍｍ、周波数２００Ｈｚにて、１×１０９回駆動させる耐久試験を行った結果で、１×１０９回に到達するまでに、放電が発生した本数を示す。
【００２４】
【表１】
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【００２５】
また、この耐久試験とは別に、外部電極を形成した後の積層型圧電セラミック素子において研磨による角部丸め処理の半径を、０．１、０．５、１．０、２．０、３．０ｍｍと変化させ、その時の二つの側面で挟まれた角部での内部電極の突起量と、外装厚みを測定した。その結果を図３に示す。
【００２６】
この図３に示されているように、角部丸め処理の半径が１．０ｍｍ以上において、内部電極の突起量が５μｍ以下となり、外装厚みが５μｍ以上となった。
【００２７】
この結果は、次のように考察することができる。すなわち、（１）角部丸め処理の半径が１．０ｍｍ未満のときには、内部電極層と圧電セラミック層の角部丸め処理（研磨）に対する機械的な性質の違いにより、内部電極層の突起量が５μｍを超えるが、角部丸め処理の半径が大きくなるとともに、内部電極層の研磨面と、圧電セラミック層の研磨面が次第に一致する。また、（２）角部丸め処理の半径が小さいときには、この角部における外装部の厚みが、他の部分より薄くなるが、角部丸め処理の半径が大きくなると、この角部における外装部の厚みが他の部分の厚みに近づく。
【００２８】
表１及び図３の結果から分かるように、角部丸め処理の半径が１．０ｍｍ以上の場合に、内部電極層の端面を外装で十分に覆うことにより、耐久性を向上させることができる。
【００２９】
【発明の効果】
以上に説明したように、本発明によれば、積層型圧電セラミック素子の、二つの側面で挟まれた角部の一部またはすべてにおいて、半径１ｍｍ以上の角部丸め処理を施すことにより、また、積層型圧電セラミック素子の二つの側面で挟まれた角部の一部またはすべてにおいて、コーナー部角取り処理を施し、さらにそのコーナー部角取り処理を施して生じた角部に、半径１ｍｍ以上の角部丸め処理を施すことにより、その角部での内部電極の突起を抑制することができ、外装した後で、その角部での外装の厚みが薄くならず、よって角部の内部電極が露出せず、内部電極間での放電の発生を防止した積層型圧電セラミック素子を提供することが可能となった。
【図面の簡単な説明】
【図１】実施の形態１の積層型圧電セラミック素子を示す図。図１（ａ）はそのＢ−Ｂ線断面図、図１（ｂ）はそのＡ−Ａ線断面図。
【図２】実施の形態２の積層型圧電セラミック素子を示す図。図２（ａ）はそのＤ−Ｄ線断面図、図２（ｂ）はそのＣ−Ｃ線断面図。
【図３】角部丸め処理において、角部の半径を変化させた場合の、角部の内部電極突起量と外装厚みを示す図。
【図４】従来例１の積層型圧電セラミック素子を示す図。図４（ａ）はそのＦ−Ｆ線断面図、図４（ｂ）はそのＥ−Ｅ線断面図。
【図５】従来例２の積層型圧電セラミック素子を示す図。図５（ａ）はそのＨ−Ｈ線断面図、図５（ｂ）はそのＧ−Ｇ線断面図。
【図６】従来例における角部の断面図。
【符号の説明】
１    圧電セラミック層
２    リード線
３    内部電極層
４    外部電極
５    外装
６    絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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