(57)【要約】【課題】半導体集積回路上に集積した複数のＶＣＯを用いるＰＬＬの取扱いを簡便にするとともに、位相雑音特性やロックアップタイムの周波数依存特性を軽減する。【解決手段】半導体集積回路上に集積したＶＣＯ２０１〜２０３の出力から１つのＶＣＯの出力を選択するための境界となる周波数を任意に設定するための切換周波数設定データ４０４ａ，４０４ｂを入力して、切換周波数設定データ４０４ａ，４０４ｂをＶＣＯ切換周波数設定データ記憶回路３０１に記憶させ、ＶＣＯ切換周波数設定データ記憶回路３０１に記憶させた切換周波数設定データ４０４ａ，４０４ｂとＰＬＬ周波数設定データ４０３とを設定値比較回路３０２で比較し、その比較結果に応じてＶＣＯ２０１〜２０３の出力から１つのＶＣＯの出力を選択する。【選択図】　　　　図１
2004032044.tif 000002
【特許請求の範囲】
【請求項１】
発振周波数範囲の異なる複数の電圧制御発振器を半導体集積回路基板上に集積したＰＬＬ回路であって、
切換周波数設定データを記憶するデータ記憶手段と、
前記データ記憶手段により記憶した前記切換周波数設定データとＰＬＬ出力周波数に対応して入力されるＰＬＬ周波数設定データとを比較するデータ比較手段と、
前記データ比較手段による比較結果に基づいて前記複数の電圧制御発振器の出力から１つの電圧制御発振器の出力を選択する出力選択手段とを備え、
前記複数の電圧制御発振器の特性に応じて前記切換周波数設定データを前記データ記憶手段に書き込むようにしたＰＬＬ回路。
【請求項２】
複数の電圧制御発振器の中から、出力選択手段により出力が選択された１つの電圧制御発振器を動作させ、出力が非選択の残りの電圧制御発振器の動作を停止させる電圧制御発振器選択手段をさらに備えた請求項１記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電圧制御発振器を半導体集積回路基板上に集積したＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路基板上にインダクタや可変容量素子を集積することが可能になったため、従来外付けであった電圧制御発振器（以下、ＶＣＯと略す）を、他の回路を集積した半導体集積回路基板上に集積したＰＬＬ回路が実現されている。
【０００３】
しかし、半導体集積回路基板上に集積可能なインダクタのインダクタンス値が限られることや、集積可能な可変容量素子の容量可変能力が従来用いられていたディスクリート部品である可変容量素子より劣るため、半導体集積回路基板上に集積したＶＣＯの周波数可変範囲は従来の外付のＶＣＯより劣ってしまう。
【０００４】
そのため、ＴＶ（テレビジョン）チューナなど、広帯域にわたる周波数可変範囲が必要となるＰＬＬ回路の場合、図６に示すように、異なる発振周波数範囲を持った複数のＶＣＯを組み合わせて使用することにより、半導体集積回路基板上にＶＣＯを集積したＰＬＬ回路の周波数範囲を拡大している。
【０００５】
図６に、従来のこの種のＰＬＬ回路のブロック図を示す。このＰＬＬ回路では、ＰＬＬ出力周波数に応じて、たとえば３つのＶＣＯの出力からいずれか１つのＶＣＯの出力を選択するようにしている。
【０００６】
図６において、１０１はＰＬＬリファレンス発振回路、１０２はＰＬＬリファレンス分周器（１／Ｎｒｅｆ）、１０３はＰＬＬ位相比較器（ＰＤ）、１０４はチャージポンプ回路（ＣＰ）、１０５はＰＬＬループフィルタ（ＬＰＦ）、１０６はＰＬＬプログラマブル分周器（１／Ｎ）である。２０１は第１ＶＣＯ、２０２は第２ＶＣＯ、２０３は第３ＶＣＯ、２０４はＶＣＯ出力切換回路である。４０１はＶＣＯ制御電圧、４０３はＰＬＬ周波数設定データ、４０５はＰＬＬ出力信号、４０７はＶＣＯ切換信号である。以上の構成がＰＬＬ回路である。
【０００７】
５０１はＰＬＬ回路を制御するＰＬＬ制御コンピュータ（以下、ＣＰＵと記す）である。
【０００８】
以上のような構成のＰＬＬ回路の動作を以下に説明する。ＰＬＬリファレンス発振回路１０１の発振出力がＰＬＬリファレンス分周器１０２によって１／Ｎｒｅｆに分周されてＰＬＬ位相比較器１０３に一方の入力として与えられる。１／Ｎｒｅｆはあらかじめ設定された分周比である。ＰＬＬ位相比較器１０３の他方の入力としては、ＰＬＬプログラマブル分周器１０６の出力が与えられる。これら両入力をＰＬＬ位相比較器１０３が位相比較する。
【０００９】
そして、ＰＬＬ位相比較器１０３の出力信号でチャージポンプ回路１０４の充放電動作が制御される。また、チャージポンプ回路１０４の出力がＰＬＬループフィルタ１０５に入力されることにより、ＶＣＯ制御電圧４０１が得られる。このＶＣＯ制御電圧４０１が第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３に与えられることで、第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３は、各々ＶＣＯ制御電圧４０１に対応した周波数で発振する。
【００１０】
ＣＰＵ５０１は、ＰＬＬ出力信号４０５として出力すべきＰＬＬ出力周波数に応じて、ＰＬＬ周波数設定データ４０３を出力してＰＬＬプログラマブル分周器１０６へ与える。ここで、ＰＬＬ周波数設定データ４０３によって、ＰＬＬプログラマブル分周器１０６に設定される分周比（１／Ｎ）が決まる。
【００１１】
またこのとき、ＣＰＵ５０１は、ＰＬＬ出力信号４０５として出力すべきＰＬＬ出力周波数に応じて、第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３の出力のうちのいずれか１つを選択するためのＶＣＯ切換信号４０７を出力してＶＣＯ出力切換回路２０４へ与える。これによって、第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３の発振出力のうちのいずれか１つが選択されて、ＰＬＬプログラマブル分周器１０６へ与えられる。ＰＬＬプログラマブル分周器１０６は、ＶＣＯ出力切換回路２０４から与えられた発振信号をＰＬＬ周波数設定データ４０３によって決まる分周比で分周してＰＬＬ位相比較器１０３へ入力する。
【００１２】
ＰＬＬ位相比較器１０３は、上述したように、ＰＬＬリファレンス分周器１０２の出力とＰＬＬプログラマブル分周器１０６の出力とを位相比較し、その位相比較出力でチャージポンプ回路１０４の充放電動作を制御する。そして、上記したように、チャージポンプ回路１０４の出力信号がＰＬＬループフィルタ１０５を通してＶＣＯ制御電圧４０１に変換されて第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３に与えられる。
【００１３】
以上のようなループ動作によって、ＶＣＯ出力切換回路２０４の出力信号の周波数が、ＣＰＵ５０１から出力されるＰＬＬ周波数設定データ４０３に対応した周波数で一定に制御される。そして、この一定に制御されたＶＣＯ出力切換回路２０４の出力信号がＰＬＬ出力信号４０５として外部へ出力される。
【００１４】
【発明が解決しようとする課題】
半導体上に集積した可変容量素子の制御電圧対容量値の特性は図４で示すように一般的にＶＣＯの制御電圧に対し非線形領域をもつため、ＶＣＯの発振周波数感度Ｋｖは図５で示すように前記制御電圧に対して非線形領域をもつ。ＰＬＬのループ利得はＶＣＯ制御感度Ｋｖに比例するため、前記非線形領域はＶＣＯの発振周波数対ＰＬＬのループ利得特性に周波数依存性を生じてしまう。
【００１５】
ＰＬＬの位相雑音特性は、キャリア近傍から離れた周波数、すなわちＰＬＬのループ帯域より外側の周波数ではＶＣＯ自身の位相雑音特性がそのまま現れる。ＰＬＬの位相雑音特性を低減するためには、ＰＬＬのループ帯域の内側と外側の両方の位相雑音特性を改善する必要があるため、ＶＣＯ自身の位相雑音特性を低減する必要がある。ここで、ＶＣＯの位相雑音特性は一般的にＶＣＯ制御感度Ｋｖに比例して悪化することが知られており、ＶＣＯ制御感度Ｋｖが周波数依存性をもつということは、ＶＣＯ自身の位相雑音特性が周波数依存特性をもつということになり、ＰＬＬの位相雑音特性に周波数依存特性を生じさせてしまう課題があった。
【００１６】
また、ＰＬＬのステップ応答特性は一般に自然角周波数ωｎ、ダンピングファクタζで特徴付けられる減衰振動特性となる。
【００１７】
ここで、ループフィルタをＣ、Ｒで構成される一次のＬＰＦとした場合を例にすると、
Ｎ；分周数
Ｋｖ；ＶＣＯ制御感度
Ｋｐ；位相比較器利得
τ；ループフィルタの時定数
τ＝Ｃ・Ｒ
とした時、ループ利得Ｋ、自然角周波数ωｎ、ダンピングファクタζはそれぞれ次式で表される。
【００１８】
Ｋ＝Ｋｖ・Ｋｐ・１／Ｎ　　　　　　　　…（１）
ωｎ＝√（Ｋ／τ）　　　　　　　　　　　…（２）
ζ＝１／２・√｛Ｎ／（τ・Ｋ）｝　　　　…（３）
上記ステップ応答の結果得られる減衰振動が収束するまでの時間はダンピングファクタζの値により異なることが一般的に知られている。また、ＰＬＬのロックアップタイムはＰＬＬのステップ応答特性がある一定の範囲の周波数差に収束するまでの時間で規定されるため、ＰＬＬのステップ応答特性と密接に関係している。よって、ＶＣＯ制御感度Ｋｖが周波数依存特性をもつことは、上記（１）式からループ利得が周波数依存特性をもつということになる。また、上記（２），（３）式からダンピングファクタζ、自然角周波数ωｎもループ利得Ｋの関数であることから、ＰＬＬの位相ステップ応答特性がＰＬＬの周波数によって変化してしまうことになる。ＰＬＬのループフィルタとして一般的に知られているラグリードフィルタの場合も同様である。以上のことからＰＬＬのロックアップタイムがＰＬＬの周波数によって変化してしまうという欠点があった。
【００１９】
また、集積した可変容量素子の非線形特性は半導体の製造バラツキに依存するため、個々の半導体集積回路でＶＣＯの発振周波数感度特性がばらつきを持ってしまい、ＰＬＬ特性が個々の半導体集積回路毎にばらついてしまう。そのため、ユーザーが図６で示す従来の複数のＶＣＯを用いたＰＬＬを使用する場合、個々の半導体集積回路上に集積された複数のＶＣＯの特性に応じてＶＣＯの切換周波数を設定する必要があるため、ＶＣＯ切換信号４０７が別途必要となり、ＰＬＬの取り扱いが煩雑になってしまうという課題があった。
【００２０】
したがって、本発明の目的は、位相雑音特性やロックアップタイムの周波数依存特性を低減することが可能なＰＬＬ回路を提供することである。
【００２１】
本発明の他の目的は、取り扱いが容易でかつ簡便なＰＬＬ回路を提供することである。
【００２２】
【課題を解決するための手段】
上記課題を解決するため、本発明の請求項１記載のＰＬＬ回路は、発振周波数範囲の異なる複数の電圧制御発振器を半導体集積回路基板上に集積したＰＬＬ回路であり、切換周波数設定データを記憶するデータ記憶手段と、データ記憶手段により記憶した切換周波数設定データとＰＬＬ周波数設定データとを比較するデータ比較手段と、データ比較手段による比較結果に基づいて複数の電圧制御発振器の出力から１つの電圧制御発振器の出力を選択する出力選択手段とを備え、複数の電圧制御発振器の特性に応じて切換周波数設定データをデータ記憶手段に書き込むようにしている。上記の切換周波数設定データというのは、ＰＬＬ出力周波数に応じて複数の電圧制御発振器の出力からいずれか１つの電圧制御発振器の出力を選択するときに複数の電圧制御発振器の各々が分担するＰＬＬ出力周波数範囲の境界となる周波数を設定するためのデータである。
【００２３】
この構成によれば、複数の電圧制御発振器の特性に応じて切換周波数設定データをデータ記憶手段に記憶し、データ記憶手段により記憶した切換周波数設定データとＰＬＬ周波数設定データとをデータ比較手段で比較し、データ比較手段による比較結果に基づいて出力選択手段が複数の電圧制御発振器の出力から１つの電圧制御発振器の出力を選択するようにしているので、ＶＣＯの制御感度Ｋｖが線形な周波数範囲で可能な限り各ＶＣＯを使用できるように、ＶＣＯ切換周波数を設定できる。そのため、複数のＶＣＯを用いることにより広帯域に周波数可変を可能としたＰＬＬ回路において位相雑音特性やロックアップタイムの周波数依存特性を低減することが可能となる。
【００２４】
また、ＶＣＯの切換周波数データについては、ＰＬＬ回路が個々にデータ記憶手段を持っているため、ＰＬＬ回路の出荷時にＶＣＯの切換周波数設定データを記憶させることにより、ユーザーが個々のＰＬＬ回路のＶＣＯ特性を考慮することなく容易で簡便にＰＬＬ回路を使用することが可能となる。
【００２５】
また、本発明の請求項２記載のＰＬＬ回路は、請求項１記載のＰＬＬ回路において、複数の電圧制御発振器の中から、出力選択手段により出力が選択された１つの電圧制御発振器を動作させ、出力が非選択の残りの電圧制御発振器の動作を停止させる電圧制御発振器選択手段をさらに備えている。
【００２６】
この構成によれば、電圧制御発振器選択手段により出力が非選択の残りの電圧制御発振器の動作を停止させるので、不要なスプリアス成分がＰＬＬ回路から放射されることが抑制されるとともに、選択されたＶＣＯ以外のＶＣＯが動作していないためＰＬＬ回路の消費電流を削減できる。
【００２７】
【発明の実施の形態】
（第１の実施の形態）
図１に本発明の第１の実施の形態のＰＬＬ回路のブロック図を示す。本実施の形態では、半導体集積回路基板上に発振周波数範囲の異なる３つのＶＣＯを集積した場合を例にとって説明する。このＰＬＬ回路は、ＰＬＬ出力周波数に応じて、たとえば３つのＶＣＯの出力からいずれか１つのＶＣＯの出力を選択するようにしている。以下、具体的に説明する。
【００２８】
図１において、１０１はＰＬＬリファレンス発振回路、１０２はＰＬＬリファレンス分周器（１／Ｎｒｅｆ）、１０３はＰＬＬ位相比較器（ＰＤ）、１０４はチャージポンプ回路（ＣＰ）、１０５はＰＬＬループフィルタ（ＬＰＦ）、１０６はＰＬＬプログラマブル分周器（１／Ｎ）である。２０１は第１ＶＣＯ、２０２は第２ＶＣＯ、２０３は第３ＶＣＯ、２０４は出力選択手段であるＶＣＯ出力切換回路である。３０１はデータ記憶手段であるＶＣＯ切換周波数設定データ記憶回路、３０２はデータ比較手段である設定値比較回路である。４０１はＶＣＯ制御電圧、４０２はＶＣＯ出力切換回路制御信号、４０３はＰＬＬ周波数設定データ、４０４ａは第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ、４０４ｂは第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ、４０５はＰＬＬ出力信号である。以上の構成がＰＬＬ回路である。上記のＶＣＯ切換周波数設定データ記憶回路３０１は、ＥＥＰＲＯＭ等で構成される。
【００２９】
５０１はＰＬＬ回路を制御するＣＰＵである。
【００３０】
本実施の形態では、図３に示すように、第１ＶＣＯ２０１、第２ＶＣＯ２０２、第３ＶＣＯ２０３の順に、ＶＣＯ発振周波数可変範囲が高くなるよう設定されている。まず、第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂが、図３で示すように、ＶＣＯ制御感度Ｋｖが一定になっている周波数でＶＣＯを切り換えるような値に設定され、ＶＣＯ切換設定データ記憶回路３０１に記憶させられる。
【００３１】
第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂは、それぞれ図３における第１ＶＣＯ−第２ＶＣＯ切換周波数、第２ＶＣＯ−第３ＶＣＯ切換周波数にそれぞれ対応している。そして、第１ＶＣＯ−第２ＶＣＯ切換周波数未満の周波数領域が第１ＶＣＯ選択範囲であり、第１ＶＣＯ−第２ＶＣＯ切換周波数以上第２ＶＣＯ−第３ＶＣＯ切換周波数未満の周波数領域が第２ＶＣＯ選択範囲であり、第２ＶＣＯ−第３ＶＣＯ切換周波数以上の周波数領域が第３ＶＣＯ選択範囲である。
【００３２】
なお、第１ＶＣＯ選択範囲の下限は第１のＶＣＯ２０１の発振周波数範囲の下限で制限される。また、第３ＶＣＯ選択範囲の上限は第３ＶＣＯ２０３の発振周波数範囲の上限で制限される。
【００３３】
以上のような構成のＰＬＬ回路の動作を以下に説明する。ＰＬＬリファレンス発振回路１０１の発振出力がＰＬＬリファレンス分周器１０２によって１／Ｎｒｅｆに分周されてＰＬＬ位相比較器１０３に一方の入力として与えられる。１／Ｎｒｅｆはあらかじめ設定された分周比である。ＰＬＬ位相比較器１０３の他方の入力としては、ＰＬＬプログラマブル分周器１０６の出力が与えられる。これら両入力をＰＬＬ位相比較器１０３が位相比較する。
【００３４】
そして、ＰＬＬ位相比較器１０３の出力信号でチャージポンプ回路１０４の充放電動作が制御される。また、チャージポンプ回路１０４の出力がＰＬＬループフィルタ１０５に入力されることにより、ＶＣＯ制御電圧４０１が得られる。このＶＣＯ制御電圧４０１が第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３に与えられることで、第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３は、各々ＶＣＯ制御電圧４０１に対応した周波数で発振する。
【００３５】
ＣＰＵ５０１は、ＰＬＬ出力信号４０５として出力すべきＰＬＬ出力周波数に応じて、ＰＬＬ周波数設定データ４０３を出力してＰＬＬプログラマブル分周器１０６へ与える。ここで、ＰＬＬ周波数設定データ４０３によって、ＰＬＬプログラマブル分周器１０６に設定される分周比（１／Ｎ）が決まる。
【００３６】
上記したように、ＰＬＬ出力信号４０５の周波数を変更する場合、ＣＰＵ５０１からＰＬＬ周波数設定データ４０３が入力されることによって、ＰＬＬプログラマブル分周器１０６の分周比が設定されるが、このときＰＬＬ周波数設定データ４０３は、設定値比較回路３０２にも入力される。そして、設定値比較回路３０２において、ＶＣＯ切換設定データ記憶回路３０１に記憶された第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂとＰＬＬ周波数設定データ４０３とを比較することにより、ＶＣＯ切換回路制御信号４０２が出力され、このＶＣＯ切換回路制御信号４０２がＶＣＯ出力切換回路２０４に与えられる。
【００３７】
第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂは、個々の半導体集積回路基板に集積されたＶＣＯの製造ばらつきに応じて、たとえば出荷時にデータ入力手段（図示せず）を用いてＶＣＯ切換周波数設定データ記憶回路３０１に入力することで、それらの値を設定ないし変更することも可能である。
【００３８】
これによって、第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３の発振出力のうちのいずれか１つが選択されて、ＰＬＬプログラマブル分周器１０６へ与えられる。ＰＬＬプログラマブル分周器１０６は、ＶＣＯ出力切換回路２０４から与えられた発振信号をＰＬＬ周波数設定データ４０３によって決まる分周比で分周してＰＬＬ位相比較器１０３へ入力する。
【００３９】
ＰＬＬ位相比較器１０３は、上述したように、ＰＬＬリファレンス分周器１０２の出力とＰＬＬプログラマブル分周器１０６の出力とを位相比較し、その位相比較出力でチャージポンプ回路１０４の充放電動作を制御する。そして、上記したように、チャージポンプ回路１０４の出力信号がＰＬＬループフィルタ１０５を通してＶＣＯ制御電圧４０１に変換されて第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３に与えられる。
【００４０】
以上のようなループ動作によって、ＶＣＯ出力切換回路２０４の出力信号の周波数が、ＣＰＵ５０１から出力されるＰＬＬ周波数設定データ４０３に対応した周波数で一定に制御される。そして、この一定に制御されたＶＣＯ出力切換回路２０４の出力信号がＰＬＬ出力信号４０５として外部へ出力される。
【００４１】
本実施の形態では、上記したように、設定値比較回路３０２から出力されるＶＣＯ切換回路制御信号４０２によって、ＶＣＯ出力切換回路２０４が、第１ＶＣＯ２０１、第２ＶＣＯ２０２、第３ＶＣＯ２０３の３つの出力信号から、いずれか１つのＶＣＯ出力信号を選択する。
【００４２】
具体的には、図３に示すように、ＰＬＬ周波数設定データ４０３がＰＬＬ下限周波数以上第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａ未満の値の時は、第１ＶＣＯ２０１の出力が選択され、ＰＬＬ周波数設定データ４０３が第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａ以上第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂ未満の値の時は、第２ＶＣＯ２０２の出力が選択され、ＰＬＬ周波数設定データ４０３が第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂ以上ＰＬＬ上限周波数以下の値の時は、第３ＶＣＯ２０３の出力が選択される。
【００４３】
この実施の形態のＰＬＬ回路によれば、図示しないデータ入力手段によって各ＶＣＯ２０２〜２０３の特性に応じて第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂを入力し、この第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂをＶＣＯ切換周波数設定データ記憶回路３０１によって記憶し、ＶＣＯ切換周波数設定データ記憶回路３０１により記憶した切換周波数設定データとＰＬＬ周波数設定データ４０３とを設定値比較器３０２で比較し、設定値比較器３０２による比較結果に基づいてＶＣＯ出力切換回路２０４が第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３の出力から１つのＶＣＯの出力を選択するようにしているので、ＶＣＯの制御感度Ｋｖが線形な周波数範囲で可能な限り各ＶＣＯ２０１〜２０３を使用できるように、ＶＣＯ切換周波数を設定できる。そのため、複数のＶＣＯ２０１〜２０３を用いることにより広帯域に周波数可変を可能としたＰＬＬ回路において位相雑音特性やロックアップタイムの周波数依存特性を低減することが可能となる。
【００４４】
また、第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂについては、ＰＬＬ回路が個々にＶＣＯ切換周波数設定データ記憶回路３０１により記憶した切換周波数設定データとＰＬＬ周波数設定データ４０３を持っているため、ＰＬＬ回路の出荷時に第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ４０４ａおよび第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ４０４ｂをＶＣＯ切換周波数設定データ記憶回路３０１を記憶させることにより、ユーザーが個々のＰＬＬ回路のＶＣＯ特性を考慮することなく容易で簡便にＰＬＬ回路を使用することが可能となる。
【００４５】
（第２の実施の形態）
図２に本発明の第２の実施の形態のＰＬＬ回路のブロック図を示す。本実施の形態では、第１の実施の形態と同様に、半導体集積回路基板上に発振周波数の範囲の異なる３つのＶＣＯを集積した場合を例にとって説明する。このＰＬＬ回路は、第１の実施の形態と同様に、ＰＬＬ出力周波数に応じて、たとえば３つのＶＣＯの出力からいずれか１つのＶＣＯの出力を選択するようにしている。以下、具体的に説明する。
【００４６】
このＰＬＬ回路は、図２の構成に、ＶＣＯ選択手段としてＶＣＯ選択回路２０５を追加している。このＶＣＯ選択回路２０５は、ＶＣＯ切換回路制御信号４０２を入力とし、ＶＣＯ切換回路制御信号４０２に基づき、第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３のうち、その出力が選択されるいずれかのＶＣＯのみを動作させ、出力が選択されない残りのＶＣＯの動作を停止させる機能を有する。その他の構成は、図１のＰＬＬ回路と同様である。
【００４７】
ＶＣＯ選択回路２０５は、具体的には、ＶＣＯ切換回路制御信号４０２の入力に応答して、第１ＶＣＯ制御信号４０６ａ、第２ＶＣＯ制御信号４０６ｂおよび第３ＶＣＯ制御信号４０６ｃを生成する。第１ＶＣＯ制御信号４０６ａと第２ＶＣＯ制御信号４０６ｂと第３ＶＣＯ制御信号４０６ｃは、ＶＣＯ出力切換回路２０４で出力が選択されたＶＣＯ以外のＶＣＯの動作を停止させるように、第１ＶＣＯ２０１，第２ＶＣＯ２０２および第３ＶＣＯ２０３の動作を制御する。
【００４８】
例えば、ＶＣＯ出力切換回路２０４で第１ＶＣＯ２０１の出力が選択された場合、ＶＣＯ選択回路２０５の第１ＶＣＯ制御信号４０６ａは第１ＶＣＯ２０１の動作をオンにし、第２ＶＣＯ制御信号４０６ｂは第２ＶＣＯ２０２の動作をオフにし、第３ＶＣＯ制御信号４０６ｃは第３ＶＣＯ２０３の動作をオフにする。
【００４９】
この実施の形態のＰＬＬ回路によれば、ＶＣＯ選択回路２０５により出力が非選択の残りのＶＣＯの動作を停止させるので、不要なスプリアス成分がＰＬＬ回路から放射されることが抑制されるとともに、選択されたＶＣＯ以外のＶＣＯが動作していないためＰＬＬ回路の消費電流を削減できる。
【００５０】
【発明の効果】
本発明の請求項１記載のＰＬＬ回路によれば、複数のＶＣＯを切り換えて使用するＰＬＬ回路において、ＶＣＯの制御感度Ｋｖが線形な周波数範囲で使用できるようＶＣＯの切換周波数を設定できるため、複数ＶＣＯを用いることにより広帯域に周波数可変を可能としたＰＬＬ回路において位相雑音特性やロックアップタイムの周波数依存特性を低減することが可能となる。
【００５１】
また、ＶＣＯの切換周波数データについては、ＰＬＬ回路が個々にデータ記憶手段を持っているため、ＰＬＬ回路の出荷時にＶＣＯの切換周波数設定データを記憶させることにより、ユーザーが個々のＰＬＬ回路のＶＣＯ特性を考慮することなく容易で簡便にＰＬＬ回路を使用することが可能となる。
【００５２】
本発明の請求項２記載のＰＬＬ回路によれば、電圧制御発振器選択手段により出力が非選択の残りの電圧制御発振器の動作を停止させるので、不要なスプリアス成分がＰＬＬ回路から放射されることが抑制されるとともに、選択されたＶＣＯ以外のＶＣＯが動作していないためＰＬＬ回路の消費電流を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の第２の実施の形態のＰＬＬ回路の構成を示すブロック図である。
【図３】ＶＣＯを３つ集積したＰＬＬ回路のＶＣＯ制御電圧対ＶＣＯ発振周波数特性を示す特性図である。
【図４】集積した可変容量素子の一般的な制御電圧対可変容量特性を示す特性図である。
【図５】集積した可変容量素子を用いたＶＣＯの一般的な制御電圧対発振周波数特性を示す特性図である。
【図６】複数のＶＣＯを用いた従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
１０１　ＰＬＬリファレンス発振回路
１０２　ＰＬＬリファレンス分周器
１０３　ＰＬＬ位相比較器
１０４　チャージポンプ回路
１０５　ＰＬＬループフィルタ
１０６　ＰＬＬプログラマブル分周器
２０１　第１ＶＣＯ
２０２　第２ＶＣＯ
２０３　第３ＶＣＯ
２０４　ＶＣＯ出力切換回路
２０５　ＶＣＯ選択回路
３０１　ＶＣＯ切換周波数設定データ記憶回路
３０２　設定値比較回路
４０１　ＶＣＯ制御電圧
４０２　ＶＣＯ切換回路制御信号
４０３　ＰＬＬ周波数設定データ
４０４ａ　第１ＶＣＯ−第２ＶＣＯ切換周波数設定データ
４０４ｂ　第２ＶＣＯ−第３ＶＣＯ切換周波数設定データ
４０５　ＰＬＬ出力信号
４０６ａ　第１ＶＣＯ制御信号
４０６ｂ　第２ＶＣＯ制御信号
４０６ｃ　第３ＶＣＯ制御信号
４０７　　ＶＣＯ切換信号
５０１　ＰＬＬ制御コンピュータ（ＣＰＵ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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