(57)【要約】【課題】通常のタイミング資源の消費および／またはシステム性能の低下を伴わずに、アドホック・タイミング信号を分配する通信システムを提供する。【解決手段】アドホック・タイミング信号を第１回路（１１０）から第２回路（１１２）に転送する際に、システム遷移遅延を判定し、アドホック信号のエッジならびに当該エッジに対応するフレームおよびタイムスロットを検出し、システム遷移遅延ならびにエッジに対応するフレームおよびタイムスロットに基づいてアドホック・タイミング信号を再生する。【選択図】　図１
2004032784.tif 000002
【特許請求の範囲】
【請求項１】
通信システムであって、
第１バス・クロック信号を有する第１バスと、
前記第１バスに接続された第１回路であって、
前記第１バスに接続されたバス・マスタと、
前記バス・マスタに接続され、第２バス・クロック信号を有する第２バスであって、該第２バス・クロック信号と前記第１バス・クロック信号とが既定の関係を有する、前記第２バスと、
前記第２バスに接続され、アドホック・クロック信号のエッジを検出し、前記既定の関係に基づいて、前記第１バス・クロック信号に対する前記エッジの位置を規定する第１タイミング回路とを有する前記第１回路と、
前記第１バスに接続された第２回路であって、
前記第１バスに接続されたバス・スレーブと、
前記バス・スレーブに接続され、第３バス・クロック信号を有する第３バスであって、該第３バス・クロック信号と前記第１バス・クロック信号とが既定の関係を有する、前記第３バスと、
前記第３バスに接続され、再生クロック信号のエッジが前記抽出クロック信号のエッジが発生するのとほぼ同時に発生するように前記エッジの位置に応答して再生クロック信号を形成する第２タイミング回路とを有する第２回路とを備えることを特徴とする通信システム。
【請求項２】
請求項１記載の通信システムにおいて、前記第１バス・クロック信号の各周期は、一連のフレームを含み、各フレームは一連のタイムスロットを含むことを特徴とする通信システム。
【請求項３】
請求項２記載の通信システムにおいて、前記第１タイミング回路は、埋め込みクロック信号を有する入力信号を受け取り、該埋め込みクロック信号を検出および抽出して前記アドホック・クロック信号を形成することを特徴とする通信システム。
【請求項４】
請求項２記載の通信システムにおいて、前記第１タイミング回路は、前記アドホック・クロック信号のエッジと対応するフレームおよびタイムスロットを含むエッジ情報を判定することを特徴とする通信システム。
【請求項５】
請求項４記載の通信システムにおいて、前記第１タイミング回路は前記エッジ情報を前記第２タイミング回路に転送することを特徴とする通信システム。
【請求項６】
請求項５記載の通信システムにおいて、前記エッジ情報を、前記第２バス、前記バス・マスタ、前記第１バス、前記バス・スレーブ、および前記第３バスを通じて転送することを特徴とする通信システム。
【請求項７】
請求項５記載の通信システムにおいて、ユーザ定義情報は、前記エッジ情報を用いて前記第１回路から前記第２回路に転送可能であることを特徴とする通信システム。
【請求項８】
請求項５記載の通信システムにおいて、前記第２タイミング回路が、
カウントを有するフレーム・カウンタと、
カウントを有するタイムスロット・カウンタと、
前記フレーム・カウンタおよび前記タイムスロット・カウンタに接続され、前記フレーム・カウンタのカウントおよび前記タイムスロット・カウンタのカウントに応答して前記再生クロック信号のエッジを形成する再生器とを含むことを特徴とする通信システム。
【請求項９】
請求項８記載の通信システムにおいて、前記フレーム・カウンタは、リセット時にシステム遷移遅延値をロードし、該システム遷移遅延値が、前記エッジ情報を前記第１タイミング回路から前記第２タイミング回路に転送するのに要するフレーム数を表すことを特徴とする通信システム。
【請求項１０】
請求項９記載の通信システムにおいて、前記第１タイミング回路は、前記第２タイミング回路に情報を送る際、および前記第２タイミング回路から情報を受け取る際に要するフレーム数を測定することを特徴とする通信システム。
【請求項１１】
請求項１０記載の通信システムにおいて、前記第１タイミング回路は、前記フレーム数から前記システム遷移遅延を判定し、該システム遷移遅延を前記第２タイミング回路に転送することを特徴とする通信システム。
【請求項１２】
請求項９記載の通信システムにおいて、前記第２タイミング回路は、前記第１タイミング回路に情報を送る際、および前記第１タイミング回路から情報を受け取る際に要するフレーム数を測定することを特徴とする通信システム。
【請求項１３】
請求項１記載の通信システムにおいて、前記バス・マスタは前記第１バス・クロック信号を規定することを特徴とする通信システム。
【請求項１４】
請求項１記載の通信システムにおいて、前記埋め込みクロック信号が４００Ｈｚのクロック信号であることを特徴とする通信システム。
【請求項１５】
請求項１記載の通信システムにおいて、前記抽出クロック信号のエッジが立ち上がりエッジであることを特徴とする通信システム。
【請求項１６】
請求項１記載の通信システムであって、更に、前記第２タイミング回路に接続された位相ロック・ループを備え、該位相ロック・ループが電圧制御発振器のクロック信号を前記再生クロック信号にロックすることを特徴とする通信システム。
【請求項１７】
アドホック・タイミング信号の分配方法であって、
バス・クロック信号を有するバス上において第１回路および第２回路間でデータを転送するステップと、
アドホック・タイミング信号のエッジを検出するステップと、
前記バス・クロック信号に対する前記エッジの位置を規定するステップとを備えることを特徴とする方法。
【請求項１８】
請求項１７記載の方法であって、更に、再生クロック信号のエッジが前記アドホック・タイミング信号のエッジと実質的に同時に発生するように前記エッジの位置に応答して再生クロック信号を形成するステップを備えることを特徴とする方法。
【請求項１９】
請求項１８記載の方法であって、更に、
埋め込みクロック信号を有する入力信号を受信するステップと、
前記埋め込みクロック信号を検出および抽出して前記アドホック・タイミング信号を形成するステップと、
システム遷移遅延を判定するステップと、
リセット時に前記システム遷移遅延をフレーム・カウンタにロードするステップと、
前記フレーム・カウンタにロードするときに、タイムスロット・カウンタをリセットするステップと、
前記フレーム・カウンタおよび前記タイムスロット・カウンタが所定値に達したときに、前記再生クロック信号を形成するステップとを備えることを特徴とする方法。
【請求項２０】
請求項１９記載の方法であって、更に、電圧制御発振器の信号を前記再生クロック信号にロックするステップを備えることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、タイミング信号の分配に関し、詳しくは、アドホック・タイミング信号（ａｄ−ｈｏｃ　ｔｉｍｉｎｇ　ｓｉｇｎａｌ）の分配および復元に関する。
【０００２】
【従来の技術】
同期通信システムでは、タイミング情報は通常データ・ストリーム（例えば、Ｔ１リンクまたはＯＣ３リンク）内に埋め込まれているか、または特殊なシステム基準クロック（例えば、ネットワーク複合クロック）によって供給される。しかしながら、このようなシステムは、アドホック・タイミング情報を分配する手段を殆ど備えていない。アドホック・タイミング情報とは、データ・ストリームまたは複合クロック基準のいずれの周波数および／または位相とも必ずしも関係のないタイミング情報のことである。
【０００３】
【発明が解決しようとする課題】
例えば、ＯＣ３のようなトランスポート・リンクに同期する通信システム内においてＴＣＭ−ＩＳＤＮタイミング基準（ＴＴＲ）を再現し分配することは困難である。したがって、通常のタイミング資源の消費および／またはシステム性能の低下を伴わずに、アドホック・タイミング信号を分配する機構が求められている。
【０００４】
【課題を解決するための手段】
本発明は、アドホック・タイミング信号を分配する通信システムを提供する。この通信システムは、第１バス・クロック信号を有する第１バスと、第１バスに接続された第１回路とを含む。第１回路は、第１バスに接続されたバス・マスタと、このバス・マスタに接続された第２バスとを有する。第２バスは、第２バス・クロック信号を有する。第２バス・クロック信号および第１バス・クロック信号は、既定の関係を有する。また、第１回路は、第２バスに接続された第１タイミング回路も有する。第１タイミング回路は、アドホック・クロック信号のエッジを検出し、既定の関係に基づいて、第１バス・クロック信号に対するエッジの位置を規定する。
【０００５】
また、本通信システムは、第１バスに接続された第２回路も含む。第２回路は、第１バスに接続されたバス・スレーブと、このバス・スレーブに接続された第３バスとを有する。第３バスは、第３バス・クロック信号を有する。第３バス・クロック信号および第１バス・クロック信号も既定の関係を有する。
【０００６】
加えて、第２回路は、第３バスに接続された第２タイミング回路を有する。第２タイミング回路は、エッジの位置に応答して再生クロック信号を形成するが、その際再生クロック信号のエッジが、抽出クロック信号のエッジが発生するのとほぼ同時に発生するようにする。
【０００７】
また、本発明は、アドホック・タイミング信号の分配方法も含む。この方法は、バス・クロック信号を有するバス上において、第１回路および第２回路間でデータを転送するステップを含む。また、この方法は、アドホック・クロック信号のエッジを検出するステップと、バス・クロック信号に対するエッジの位置を規定するステップとを含む。
【０００８】
以下の詳細な説明および本発明の原理を利用した実施形態を図で明示する添付図面を参照することによって、本発明の特徴および利点の理解を一層深めることができよう。
【０００９】
【発明の実施の形態】
図１は、本発明による通信システムの一例を例示するブロック図を示す。図１に示すように、システム１００は、第１回路１１０、第２回路１１２、および回路１１０、１１２を接続するバス１１４を含む。動作において、第１回路１１０および第２回路１１２は、バス１１４を通じてデータを交換する。バス１１４は、多数のバスによって回路１１０、１１２を互いに接続するときに、静的または動的に割り当てることができる。
【００１０】
本例では、第１回路１１０は、バス１１４のプロトコルを定義するバス・マスタ１２０を含み、バス１１４のタイミングを規定するバス・クロック信号を発生する。バス・マスタ１２０は、例えば、広帯域ゲート・アレイ（ＷＢＧＡ）として実施することができ、時分割多重化（ＴＤＭ）のような、多数の通信プロトコルのいずれでも利用することができる。
【００１１】
ＴＤＭプロトコルを用いる場合、バス・クロック信号の周期は、一連のタイム・フレームに分割される。例えば、一連の１６フレームを利用する場合、２バス・クロック周期で得られるフレーム・シーケンスは、フレーム００、フレーム０１、．．．、フレーム１４、フレーム１５、フレーム００、フレーム０１、．．．、フレーム１４、およびフレーム１５となる。各フレームは、１２５μＳのように、等しい幅を有し、２５６タイムスロット（０００ないし２５５）のような、一連のタイムスロットに細分化される。
【００１２】
次に、フレームおよびスロットは、バス１１４に接続された個々のデバイス、およびデバイス内部の個々のデータ源に割り当てられる。したがって、例えば、回路１１０内部の第１データ源は、各フレームのタイムスロット１５中にデータを送信するように指定することができ、一方、回路１１０内部の第２データ源は、各フレームのタイムスロット７７中にデータを送信するように指定することができる。同様に、回路１１２内部の第１データ源は、各フレームのタイムスロット１４１中にデータを送信するように指定することができ、一方、回路１１２内部の第２データ源は各フレームのタイムスロット２５３中にデータを送信するように指定することができる。
【００１３】
加えて、バス１１４に接続されデータを受信する回路は、特定のタイムスロット中にデータを受信するように指定される。例えば、回路１１２は、各フレームのタイムスロット１５中に、回路１１０の第１データ源からデータを受けるように、そして各フレームのタイムスロット７７中に回路１１０の第２データ源からデータを受けるように指定することができる。
【００１４】
同様に、回路１１０は、各フレームのタイムスロット１４１中に、回路１１２の第１データ源からデータを受けるように、そして各フレームのタイムスロット２５３中に、回路１１２の第２データ源からデータを受けるように指定することができる。加えて、ＴＤＭプロトコルを用いる場合、バス・マスタ１２０が、各フレームを識別するオーバーヘッド・ビットを埋め込む。
【００１５】
更に、図１に示すように、回路１１０は、データ回路１２２およびタイミング回路１２４を含む多数のデータ源／受信部と、バス・マスタ１２０、データ回路１２２およびタイミング回路１２４に接続されたバス１２６とを含む。タイミング回路１２４は、例えば、フィールド・プログラマブル・ゲート・アレイＦＰＧＡとして実施することができる。バス１２６は、タイミング信号を含み、バス１１４との間でタイミング関係が規定されている。
【００１６】
本発明では、２系統のバス間のタイミング関係は、一方のバスのタイミングを他方のバスのタイミングから決定できるような関係として規定されている。本例では、タイミング回路１２４がバス１１４のタイミングをバス１２６のタイミングから決定することができる。
【００１７】
回路１１２は、バス１１４に接続されたバス・スレーブ１３０を含む。バス・スレーブ１３０は、例えば、ＷＢＧＡとして実施することができ、バス・プロトコルおよびバス・マスタ１２０によって規定されるタイミングに従う。また、回路１１２は、データ回路１３２およびタイミング回路１３４を含む多数のデータ源／受信部と、バス・スレーブ１３０、データ回路１３２およびタイミング回路１３４に接続されたバス１３６とを含む。タイミング回路１２４と同様、タイミング回路１３４もＦＰＧＡとして実施することができる。更に、バス１２５と同様、バス１３６は、タイミング信号を含み、バス１１４とのタイミング関係が規定されている。
【００１８】
本発明の一実施形態では、タイミング回路１２４は、クロック信号等の信号のエッジを識別し、エッジ情報をタイミング回路１３４に送信し、タイミング回路１３４が信号のエッジを復元して、タイミング回路１２４における信号のエッジにほぼ一致させることができるようにしている。その結果、タイミング回路１２４および１３４間の距離には関係なく、信号のエッジは、タイミング回路１２４、１３４双方においてほぼ同時に発生する。
【００１９】
一用途では、タイミング回路１２４は、ＡＭＩ複合クロック信号ＣＳ１を受け取り、このＡＭＩ複合クロック信号ＣＳ１から多数の二進複合クロック信号を形成する。二進複合クロック信号は、クロック信号、ｐ−ビット信号、およびｎ−ビット信号を有し、更に埋め込みクロック信号も含む。タイミング回路１２４は、いつ二進複合クロック信号が存在し有効であるかどうかを判定し、有効なときに、埋め込みクロック信号を組み立てて抽出し、抽出クロック信号を形成する。抽出クロック信号は、例えば、４００Ｈｚのクロック信号とすることができる。
【００２０】
抽出クロック信号の発生に加えて、タイミング回路１２４は、抽出クロック信号の各立ち上がりおよび立ち下がりエッジの検出も行う。抽出クロック信号のエッジが検出されると、タイミング回路１２４は、このエッジに対応するＴＤＭフレームおよびタイムスロットを判定する。例えば、タイミング回路１２４は、抽出クロック信号の立ち上がりエッジがフレーム０２のタイムスロット１２９中に発生したと判定することができる。
【００２１】
先に説明したように、バス１２６はタイミング情報をタイミング回路１２４に供給し、バス１１４および１２６間には、既定のタイミング関係が存在する。タイミング回路１２４は、タイミング情報およびこの関係を利用して、抽出クロック信号のエッジの対応するＴＤＭフレームおよびタイムスロットを決定する。
【００２２】
エッジ情報を取り込んだ後、タイミング回路１２４はバス１２６を通じてこのエッジ情報をバス・マスタ１２０に転送する。エッジ情報は、ステータス・バイト、タイムスロット・バイト、およびソフトウエア・バイトを含む多数のバイトで転送される。ステータス・バイトは、抽出クロック信号のエッジ・ステータスを示し、アイドル・バイトおよび遷移バイトを含む。
【００２３】
遷移バイトは、立ち上がりまたは立ち下がりエッジが検出されたことを示し、立ち上がりエッジが検出されたことを示す高遷移＜Ｈｉ　Ｔｒａｎ＞バイトと、立ち下がりエッジが検出されたことを示す低遷移＜Ｌｏ　Ｔｒａｎ＞バイトとを含む。一方、アイドル・バイトは、エッジが検出されていないことを示す。加えて、タイムスロット・バイトは、エッジが検出されたときに存在していたタイムスロットの番号を示す。（ソフトウエア・バイトについては、以下で更に詳しく説明する。）
バス・マスタ１２０は、エッジ情報をフォーマット化しエンコードして、タイミング回路１２４に割り当てられたタイムスロットにおける次のフレーム中にエンコードしたエッジ情報を回路１１２に転送する。（タイムスロットの番号は、バス・マスタ１２０のフレーム同期信号に関連付けてエンコードされる（バス１１４の絶対的なタイムスロットではない））。
【００２４】
バス・スレーブ１３０は、エッジ情報を受け取ってデコードし、バス１３６を通じてこのエッジ情報をタイミング回路１３４に転送する。タイミング回路１３４は、エッジ情報を利用して信号を再生し、タイミング回路１２４、１３４におけるエッジがほぼ同時に発生するようにする。
【００２５】
図２は、本発明によるタイミング回路１３４を例示するブロック図を示す。図２に示すように、タイミング回路１３４は、フレーム・カウンタ１４０およびタイムスロット・カウンタ１４２を含み、双方ともバス・スレーブ１３０に接続され、フレーム同期信号ＦＳＣおよびデータ・クロック信号ＤＣＬを受け取る。フレーム同期信号ＦＳＣは、一連のフレームにおける各フレームを識別し、一方データ・クロック信号ＤＣＬはいつデータが有効かを識別する。
【００２６】
フレーム同期信号ＦＳＣおよび高遷移＜Ｈｉ　Ｔｒａｎ＞バイトが検出されると、フレーム・カウンタ１４０はフレーム遅延値にリセットされ、一方、タイムスロット・カウンタ１４２は０にリセットされる。フレーム遅延値は、エッジ情報がタイミング回路１２４からタイミング回路１３４に到達するために必要なシステム遷移時間を表す。例えば、フレーム０２において立ち上がりエッジがタイミング回路１２４によって検出され、フレーム０６においてこの検出に関するエッジ情報がタイミング回路１３４によって受け取られた場合、４フレームのシステム遷移遅延がある。
【００２７】
システム遷移遅延には２つの成分がある。最初の成分は、エッジと、バス１２６のエンコード／転送遅延と、バス１１４の転送遅延と、バス１３６によるデコード／転送遅延とを検出して取り込むのに要する時間に起因するフレーム遅延である。２番目の成分は、バス・マスタ１２０のフレーム同期信号ＦＳＣとバス・スレーブ１３０との間の時間差、および回路１１０、１１２内部の状態遷移遅延を含む。
【００２８】
したがって、例えば、４フレームのシステム遷移遅延がある場合、フレーム同期信号ＦＳＣおよび高遷移＜Ｈｉ　Ｔｒａｎ＞バイトの検出に応答して、フレーム・カウンタ１４０を４の値にリセットし、後続の各フレーム同期信号ＦＣＳに応答して１回増分する。加えて、フレーム同期信号ＦＳＣおよび高遷移＜Ｈｉ　Ｔｒａｎ＞バイトの検出に応答して、タイムスロット・カウンタ１４２を０にリセットし、各フレーム同期信号ＦＣＳの間にデータ・クロック信号ＤＣＬを用いて、例えば、２５６回増分する。（この例では、１タイムスロットは２データ・クロック周期に等しい。）
また、タイミング回路１３４は、バス１３６を通じてバス・スレーブ１３０に接続された同期装置１４４と、バス１３６、カウンタ１４０、カウンタ１４２、および同期装置１４４に接続されたエッジ再生器１４６とを含む。同期装置１４４は、有効データを検出し、必要に応じてデータをストローブしてエッジ再生器１４６に送り込み、遷移、タイムスロットおよびソフトウエア・バイトを取り込んで導出する（割り込み出力を発生することができ、内部ステータス・ビットをセットすることができる）。加えて、少なくとも２つの連続する有効アイドル・バイトがなければ、同期装置１４４自体が動作できる状態になったとは見なされない。一方、エッジ再生器１４６は、信号のエッジが、タイミング回路１２４における信号のエッジにほぼ一致するようにエッジを再生する。有効データがない場合、エッジ再生器１４６は自走する。
【００２９】
図３Ａないし図３Ｇは、本発明による通信システム１００の動作の一例を例示するタイミング図である。図３Ａは、抽出クロック信号ＣＳ２を示し、図３Ｂは各フレームを構成する一連の２５６タイムスロットを示し、図３Ｃは一連の１６ＴＤＭフレームの繰り返しを示す。
【００３０】
図３Ｄは、バス・マスタ１２０によってバス１１４上に出力されたデータを示し、図３Ｅはフレーム・カウンタ１４０の動作を示す。加えて、図３Ｆは、各フレームに関連するタイムスロットを示し、図３Ｇは、抽出クロック信号ＣＳ２と実質的に同一である、再生クロック信号ＣＳ３を示す。
【００３１】
図３Ａないし図３Ｃに示すように、タイミング回路１２４は、バス１１４のフレーム０２、１２、０６、００において抽出クロック信号ＣＳ２のエッジを検出する。この例では、最初の立ち上がりエッジがフレーム０２のタイムスロット１２９において発生する。クロック信号ＣＳ２はバス１１４のタイミングとは非同期とすることができるので、本例では、抽出クロック信号ＣＳ２（例えば、４００Ｈｚ信号）と、各フレーム同期信号ＦＳＣ間に例えば、２５６回の立ち上がりエッジを生成するタイムスロット・クロックとの間で、エッジ当たり１タイムスロットのドリフトを含む（これは非常に極端なドリフトを表す）。
【００３２】
フレーム０３において、タイミング回路１２４はバス１２６を通じて＜Ｈｉ　Ｔｒａｎ＞バイトをバス・マスタ１２０に送る。先に説明したように、＜Ｈｉ　Ｔｒａｎ＞バイトは、立ち上がりエッジが検出され、この例では、フレーム０２において存在していたことを示す。更に、図３Ｃおよび図３Ｄに示すように、フレーム０３では、バス・マスタ１２０は、タイミング回路１２４に予め割り当てられているタイムスロットにおいて、アイドル・バイト＜Ｉｄｌｅ＞をバス１１４上に出力する。
【００３３】
フレーム０４において、タイミング回路１２４は、検出したタイムスロット番号、この例では＜１２９＞を、バス１２６を通じてバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、割り当てられたタイムスロット内において、バス１１４上に＜Ｈｉ　Ｔｒａｎ＞バイトを送出し、バス・スレーブ１３０がこれを受け取る。
【００３４】
フレーム０５において、タイミング回路１２４は、バス１２６を通じてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、割り当てられたタイムスロット内において、バス１１４上に＜１２９＞バイトを送出し、バス・スレーブ１３０がこれを受け取る。加えて、バス・スレーブ１３０は＜Ｈｉ　Ｔｒａｎ＞バイトをタイミング回路１３４に送る。
【００３５】
フレーム０６において、タイミング回路１２４は、バス１２６を通じてアイドル・バイト＜Ｉｄｌｅ＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、割り当てられたタイムスロット内において、バス１１４上にソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞を送出し、バス・スレーブ１３０がこれを受け取る。更に、バス・スレーブ１３０は＜１２９＞バイトをタイミング回路１３４に（バス１３６を通じて）送り、タイミング回路１３４は＜１２９＞バイトをタイムスロット・レジスタに格納する。
【００３６】
同時に、タイミング回路１３４は＜Ｈｉ　Ｔｒａｎ＞バイトを認識し、システム遷移遅延、この例では、４を用いて、フレーム・カウンタ１４０を初期化する。フレーム７において、バス・スレーブ１３０は、バス１３６を通じてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をタイミング回路１３４に送る。フレーム８において、タイミング回路１３４はソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をソフトウエア・バイト・レジスタに格納する。
【００３７】
本例では、埋め込みクロック信号ＣＳ２の周期は、ＴＤＭフレーム単位であり、予め決められて、タイミング回路１３４に格納されている。本例では、２０個のＴＤＭフレームが抽出クロック信号ＣＳ２の１周期に等しく、１０個のＴＤＭフレームが抽出クロック信号ＣＳ２の半周期に等しい。
【００３８】
したがって、図３Ｅないし図３Ｇに示すように、再生器１４６が立ち下がりエッジで復元クロック信号ＣＳ３を発生するのは、フレーム・カウンタ１４０のＴＤＭフレーム・カウントが１０（半周期点）であり、タイムスロット・カウンタ１４２のタイムスロット・カウントが１２９のときである。
【００３９】
フレーム１２において、タイミング回路１２４はタイムスロット１３０内で立ち下がりエッジを検出する。フレーム１３において、タイミング回路１２４はバス１２６を通じて＜Ｌｏ　Ｔｒａｎ＞バイトをバス・マスタ１２０に送る。フレーム１４において、タイミング回路１２４はバス１２６を通じてタイムスロット番号＜１３０＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、タイミング回路１２４に割り当てられたタイムスロット内において＜Ｌｏ　Ｔｒａｎ＞バイトをバス１１４上に送出し、バス・スレーブ１３０がこれを受け取る。
【００４０】
フレーム１５において、タイミング回路１２４はバス１２６を通じてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は予め割り当てられているタイムスロットにおいてタイムスロット・バイト＜１３０＞をバス１１４上に送出し、バス・スレーブ１３０がこれを受け取る。加えて、バス・スレーブ１３０はバス１３６を通じて＜Ｌｏ　Ｔｒａｎ＞バイトをタイミング回路１３４に送る。
【００４１】
フレーム００において、タイミング回路１２４はバス１２６を通じてアイドル・バイト＜Ｉｄｌｅ＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、予め割り当てられているタイムスロットにおいてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をバス１１４上に送出し、バス・スレーブ１３０がこれを受け取る。加えて、バス・スレーブ１３０はバス１３６を通じてタイムスロット・バイト＜１３０＞をタイミング回路１３４に送る。同時に、タイミング回路１３４は遷移バイト＜Ｌｏ　Ｔｒａｎ＞を有効と認識するが、これについては何も行わない（以下に述べるように、フレームの境界では、タイミング回路１２４は異なるフレームにおける立ち上がりおよび立ち下がりエッジを取り込む可能性があるからである）。
【００４２】
フレーム０１において、バス・スレーブ１３０はバス１３６を通じてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をタイミング回路１３４に送る。同時に、タイミング回路１３４はタイムスロット・バイト＜１３０＞を有効と認識するが、これについては何も行わない。フレーム０２において、タイミング回路１３４はソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をソフトウエア・レジスタに格納する。
【００４３】
次の立ち上がりエッジでは、ＴＤＭフレーム０６において、フレーム・カウンタ１４０のＴＤＭフレーム・カウントが００であり（１周期終了時点）、タイムスロット・カウンタ１４２のタイムスロット・カウントが１２９であるとき、再生器１４６が復元クロック信号ＣＳ３の立ち上がりエッジを発生する。同時に、タイミング回路１２４はタイムスロット１３１において立ち上がりエッジを検出する。
【００４４】
フレーム０７において、タイミング回路１２４はバス１２６を通じて＜Ｈｉ　Ｔｒａｎ＞バイトをバス・マスタ１２０に送る。＜Ｈｉ　Ｔｒａｎ＞バイトは、フレーム０６において立ち上がりエッジが検出されたことを示す。更に、図３Ｃおよび図３Ｄに示すように、フレーム０７において、バス・マスタ１２０は、タイミング回路１２４に予め割り当てられているタイムスロットにおいて、アイドル・バイト＜Ｉｄｌｅ＞をバス１１４上に出力する。
【００４５】
フレーム０８において、タイミング回路１２４はバス１２６を通じて、検出したタイムスロット番号、ここでは＜１３１＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、予め割り当てられているタイムスロットにおいて、＜Ｈｉ　Ｔｒａｎ＞バイトをバス１１４上に送出し、バス・スレーブ１３０がこれを受け取る。
【００４６】
フレーム０９において、タイミング回路１２４はバス１２６を通じてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、予め割り当てられているタイムスロットにおいて、＜１３１＞バイトをバス１１４上に送出し、バス・スレーブ１３０がこれを受け取る。加えて、バス・スレーブ１３０は＜Ｈｉ　Ｔｒａｎ＞バイトをタイミング回路１３４に送る。
【００４７】
フレーム１０において、タイミング回路１２４はバス１２６を通じてアイドル・バイト＜Ｉｄｌｅ＞をバス・マスタ１２０に送る。同時に、バス・マスタ１２０は、予め割り当てられているタイムスロットにおいて、ソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をバス１１４上に送出し、バス・スレーブ１３０がこれを受ける。更に、バス・スレーブ１３０は＜１３１＞バイトをタイミング回路１３４に送り（バス１３６を通じて）、タイミング回路１３４は＜１３１＞バイトをタイムスロット・レジスタに格納する。
【００４８】
同時に、タイミング回路１３４は＜Ｈｉ　Ｔｒａｎ＞バイトを認識し、４のシステム遷移遅延でフレーム・カウンタ１４０を初期化する。フレーム１１において、バス・スレーブ１３０はバス１３６を通じてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をタイミング回路１３４に送る。フレーム１２において、タイミング回路１３４はソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞をソフトウエア・バイト・レジスタに格納する。
【００４９】
したがって、図３Ｅないし図３Ｇに示すように、再生器１４６は、フレーム・カウンタ１４０のＴＤＭフレーム・カウントが１０（半周期点）であり、タイムスロット・カウンタ１４２のタイムスロット・カウントが１３１であるときに、立ち下がりエッジで復元クロック信号ＣＳ３を発生する。このように、この例では、抽出クロック信号ＣＳ２は（ＴＤＭバス１１４に対して）、２０ＴＤＭフレーム毎に２タイムスロットの割合で移動する。
【００５０】
システムの初期化中に、回路１１０は、ＣＰＵ（図示せず）によって、特定のバス（この例ではバス１１４）および特定のタイムスロットを用いてエッジ・タイミング情報を送出するように命令される。加えて、回路１１２は、ＣＰＵによって、特定のタイムスロット内において同じバス上でエッジ・タイミング情報を探すように命令される。
【００５１】
更に、初期化中に、タイミング回路１２４によって遷移タイム・スタンプを用いてソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞がセットされる。ソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞がタイミング回路１３４によって受け取られると、タイミング回路１３４はバス・スレーブ１３０、バス１１４、バス・マスタ１２０を通じて、ソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞の値をタイミング回路１２４に返す。
【００５２】
ソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞が返されると、タイミング回路１２４は、戻されたタイム・スタンプをデータに追加し、ＴＤＭフレーム単位で、タイム・スタンプ・ソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞の往復遷移時間を判定する。往復遷移時間から、タイミング回路１２４は片道のシステム遷移遅延を判定する（ＴＤＭフレーム単位で）。
【００５３】
次に、後続のソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞にシステム遷移遅延値をロードし、そのソフトウエア・バイトをタイミング回路１３４に送る。タイミング回路１３４は、システム遷移遅延のＴＤＭフレーム値を格納し、ＴＤＭフレーム値を用いてフレーム・カウンタ１４０にロードする。初期化後、ソフトウエア・バイト＜ＳＷ　ｂｙｔｅ＞の内容は、ユーザが定義することができる。
【００５４】
このように、例えば、６．４ｋｐｓの双方向埋め込みデータ・リンクを、初期化後に回路１１０、１１２間に作成することができる。（あるいは、システム遷移遅延を判定するには、タイミング回路１３４が遷移タイム・スタンプを出力し、回路１２４がこれを戻し、回路１３４が、受け取ったタイム・スタンプを加算して、システム遷移遅延を判定することもできる。）
このように、本発明の利点の１つは、物理的にあらゆる距離でも回路１１０、１１２を分離できることである。何故なら、システム１００は初期化時にシステム遷移遅延を判定するからである。システム遷移遅延は、予めわかっている必要はない。その結果、回路１１０、１２０を数フィート分離し、同じバックプレーンを共有したり、あるいはキロメートル単位で分離することも可能となる。あるいは、システム遷移遅延を特定の場所について判定し、フレーム・カウンタ１４０内にハード・コード化することもできる。
【００５５】
一用途では、タイミング回路１２４は、ＴＣＭ−ＩＳＤＮタイミング基準（ＴＴＲ）カードの一部であり、抽出クロック信号ＣＳ２は４００ＨｚのＴＴＲクロック信号であり、タイミング回路１３４は非同期ディジタル加入者回線（ＡＤＳＬ）カードの一部である。この用途では、多数のＡＤＳＬカードを利用することができ、エッジ・タイミング情報をＡＤＳＬカードの全てにブロードキャストする。加えて、タイミング回路１３４は、電圧制御発振器（ＶＣＯ）が出力するクロック信号を再生クロック信号ＣＳ３にロックする位相ロック・ループを含む。
【００５６】
図４は、本発明による位相ロック・ループ（ＰＬＬ）４００の一例を例示するブロック図を示す。図４に示すように、ＰＬＬ４００は、ＶＣＯクロック信号ＣＳ４を出力するＶＣＯ４１０と、再生クロック信号ＣＳ３およびＶＣＯクロック信号ＣＳ４を受け取る同期装置４１２とを含む。
【００５７】
この例では、ＶＣＯ４１０は２８．７０４ＭＨｚのクロック信号を発生する。これは、４００Ｈｚ信号の整数倍（７１，７６０）である。同期装置４１２は、設定および保持時間違反を回避するために用いられ、再生クロック信号ＣＳ３とＶＣＯクロック信号ＣＳ４との立ち上がりエッジ間のタイミング関係を検出する。
【００５８】
加えて、ＰＬＬ４００は、４００Ｈｚの再生クロック信号の各サイクル（各立ち上がりエッジ）をカウントするサイクル・カウンタ４１４と、ｎ回のサイクルをカウントし終えた後に、４００Ｈｚ再生クロック信号ＣＳ３の立ち上がりエッジを出力する周波数ロッカ（ｌｏｃｋｅｒ）４１６とを含む。サイクル・カウンタ４１４および周波数ロッカ４１６は、再生クロック信号ＣＳ３の立ち上がりエッジが通過する頻度を判定する。
【００５９】
位相誤差のチェックは、４００Ｈｚの再生クロック信号ＣＳ３の各サイクル中（この場合、カウンタ４１２およびロッカ４１４は不要となる）、またはクロック信号ＣＳ３のｎサイクル毎に行うことができる。サイクル間の位相誤差が５ｐｐｍに過ぎない場合、再生クロック信号ＣＳ３の各サイクル中に誤差をチェックする必要はない。何故なら、位相誤差は十分に小さいからである。この場合、ｎサイクル毎に位相誤差をチェックするだけで、位相誤差を検出し補正することができる。
【００６０】
更に図４に示すように、ＰＬＬ４００は、ロッカ４１６に接続された周波数／位相検出器４２０を含む。ロッカ４１６は、同期カウンタ４２２およびシャドー・カウンタ４２４を含む。同期カウンタ４２２は、周波数ロッカ４１６からの出力によって０にリセットされ、一旦リセットされると、ＶＣＯクロック信号ＣＳ４の各立ち上がりエッジをカウントする。
【００６１】
即ち、同期カウンタ４２２は０から開始し、ＶＣＯクロック信号ＣＳ４の各立ち上がりエッジに応答して整数倍の−１／２（−３５，８８０）までカウント・ダウンすると、正の値に戻り、次いでＶＣＯクロック信号ＣＳ４の各立ち上がりエッジに応答して０までカウント・ダウンする。このプロセスは、再生クロック信号ＣＳ３の次の立ち上がりエッジが周波数ロッカ４１６を通過し、カウンタ４２２によって検出されるまで継続する。
【００６２】
ＶＣＯクロック信号ＣＳ４の位相および周波数が４００Ｈｚの再生クロック信号ＣＳ３にロックされた場合、同期カウンタ４２２は、再生クロック信号ＣＳ３の次の立ち上がりエッジが周波数ロッカ４１６を通過し、カウンタ４２２によって検出されたときに、０のカウント値を有する。
【００６３】
ＶＣＯクロック信号ＣＳ４が多少速めに伝達すると、カウント値は０を通過し、再生クロック信号ＣＳ３の次の立ち上がりエッジが通過し検出されるときには、負の値となる。一方、ＶＣＯクロック信号ＣＳ４が多少遅めに伝達すると、再生クロック信号ＣＳ３の次の立ち上がりエッジが通過し検出されるときには、カウント値は未だ０に達していない（したがって、正である）。
【００６４】
シャドー・カウンタ４２４も、周波数ロッカ４１６によって出力される再生クロック信号ＣＳ３の立ち上がりエッジによってリセットされ、ＶＣＯクロック信号ＣＳ４の各立ち上がりエッジをカウントする。しかしながら、同期カウンタ４２２とは異なり、シャドー・カウンタ４２４はオフセット値にリセットされ、システム遷移遅延（先に説明した）の２番目の成分を構成する、小さい誤差を補償する。例えば、同期カウンタ４２２が０に達する時点までに、シャドー・カウンタ４２４のカウント値は−１２になっている場合もある。
【００６５】
シャドー・カウンタ４２４は、再生クロック信号ＣＳ３の復元版であるシャドー・クロック信号ＣＳ５を出力する。シャドー・クロック信号ＣＳ５は、ＶＣＯクロック信号ＣＳ４よりも再生クロック信号ＣＳ３と高精度に位相および周波数整合する。
【００６６】
精度の向上は、シャドー・クロック信号ＣＳ５がシステム遷移遅延の両成分を考慮し、ＶＣＯクロック信号ＣＳ４は誤差の一方の成分（即ち、フレーム遅延成分）のみを考慮しているからである。システム遷移遅延の両成分を考慮するようにＶＣＯクロック信号ＣＳ４を発生することができるが、例えば、ＦＰＧＡにおいて実施する場合、シャドー・カウンタ４２４の実施に必要となるロジックが少なくて済む。
【００６７】
更に図４に示すように、ＰＬＬ４００は、ＶＣＯクロック信号ＣＳ４が再生ＴＴＲクロック信号ＣＳ３にロックされたときを示す周波数ロック信号Ｆ＿ＬＯＣＫと、出力クロック信号ＣＳ６とを出力するパルス幅変調器４２６を含む。（周波数ロック信号Ｆ＿ＬＯＣＫおよびＶＣＯクロック信号ＣＳ４は、ディジタル信号プロセッサに出力することができる。）一方、変調器４２６は、同期カウンタ４２２の正または負カウントに基づいて、出力クロック信号ＣＳ６のデューティ・サイクルを変化させる。負のカウントはデューティ・サイクルを減少させ、一方、正のカウントはデューティ・サイクルを増大させる。
【００６８】
加えて、ＰＬＬ４００は、出力クロック信号ＣＳ６を受け取り、出力クロック信号ＣＳ６に応答してＤＣ電圧を出力するロー・パス・フィルタ４３０も含む。ＤＣ電圧は、ＶＣＯクロック信号ＣＳ４の位相および周波数を調節する。タイミング回路１３４をゲート・アレイとして実施した場合、フィルタ４３０およびＶＣＯ４１０は別個に実施される。
【００６９】
尚、以上の説明は本発明の一例であり、本発明を実施する際には、ここに記載した本発明の実施形態の様々な代替物も採用可能であることは当然理解してしかるべきである。したがって、特許請求の範囲が本発明の範囲を既定し、これら請求項の範囲に該当する方法および構造ならびにその均等物はそれによって包含されることを意図する。
【図面の簡単な説明】
【図１】本発明による通信システム１００の一例を示すブロック図。
【図２】本発明によるタイミング回路１３４を示すブロック図。
【図３】Ａ〜Ｇは、本発明による通信システム１００の動作の一例を示すタイミング図。
【図４】本発明による位相ロック・ループ（ＰＬＬ）を示すブロック図。
【符号の説明】
１００　　システム
１１０　　第１回路
１１２　　第２回路
１１４　　バス
１２０　　バス・マスタ
１２２　　データ回路
１２４　　タイミング回路
１２６　　バス
１３０　　バス・スレーブ
１３２　　データ回路
１３４　　タイミング回路
１３６　　バス
１４０　　フレーム・カウンタ
１４２　　タイムスロット・カウンタ
１４４　　同期装置
１４６　　エッジ再生器
【図１】
2004032784.tif 000003
【図２】
2004032784.tif 000004
【図３】
2004032784.tif 000005
【図４】
2004032784.tif 000006