(57)【要約】【課題】一緒に搭載される半導体メモリの容量やデータバス幅が異なったり、目的のメモリモジュールの容量やデータバス幅が異なる場合でも、高い順応性を有し、それぞれ場合に対応してメモリモジュールを構成することのできる半導体メモリを提供する。【解決手段】データ入出力用に使用される外部接続ピンを上位１８ビット側と下位１８ビット側に切替え可能な切替回路５０と、この切替回路による接続内容を設定する設定回路６０とを備えた半導体メモリ１００である。また、半導体メモリに動作許可を与えるための拡張アドレスを入力する拡張アドレス入力ピンと、入力された拡張アドレスのパターンに応じて内部の記憶回路へのリード・ライトを許可・非許可に制御する論理回路と、この論理回路の論理の内容を設定する設定回路とを備えている。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
リード・ライトデータのビット数のｍ倍以上（ｍは２以上の自然数）の数を有し、それぞれにアドレスを入力されるデータ入出力用の外部接続ピンと、
上記リード・ライトデータが入出力される内部のデータ線の接続を、上記外部接続ピンをｍ組に分けた内の一つの組と他の組とに、上記アドレスに応じて切替可能な切替回路と、
該切替回路による接続内容を設定する設定手段とを備えていることを特徴とする半導体記憶装置。
【請求項２】
内部回路はリード・ライトデータのビット数を、最大ビット数の１／ｎ（ｎは２以上の整数）に変更可能であり、
上記設定手段は、リード・ライトデータのビット数が最大ビット数に設定されている場合には上記内部のデータ線が上記ｍ組の外部接続ピンにそれぞれ接続されるように設定され、リード・ライトデータのビット数が最大ビット数の１／ｎに設定されている場合には上記内部のデータ線が上記外部接続ピンの何れかの組と接続されるように設定されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
リード・ライトデータの読出し元又は書込み先のメモリセルの選択を行う第１アドレスが外部から入力される第１アドレス入力ピンと、
上記の第１アドレスと異なる第２アドレスが外部から入力される第２アドレス入力ピンと、
上記第２アドレスに基づき内部の記憶回路への読み書きを許可・非許可に制御する論理回路と、
該論理回路の論理の内容を設定可能な設定手段とを備えていることを特徴とする半導体記憶装置。
【請求項４】
内部回路を動作可能とする動作許可信号を外部入力する入力ピンを備え、
上記論理回路は、上記第２アドレスの信号と上記動作許可信号との論理をとり、第２アドレスが上記設定手段により指定された値で、且つ、上記動作許可信号が動作可能を表わす値のときにリード・ライトを許可する信号を生成するように構成されていることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
上記設定手段は、上記第２アドレス入力ピンの使用・非使用をそれぞれ設定する使用ピン設定手段と、リード・ライトを許可する場合の第２アドレスの値を設定する選択パターン設定手段とから構成されていることを特徴とする請求項３又は４に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの半導体メモリに適用して有用な技術に関し、特に複数の半導体メモリを基板上に実装してなるメモリモジュールに利用して有用な技術に関する。
【０００２】
【従来の技術】
複数の半導体メモリＩＣを基板上に実装してなるメモリモジュールと呼ばれる記憶装置がパーソナルコンピュータ等に用いられている。このようなメモリモジュールでは、例えば、基板上に半導体メモリの選択を行うデコーダチップを搭載し、外部から入力されるアドレスの上位ビットをデコーダチップでデコードしてどの半導体メモリにアクセスさせるか選択し、アドレスの残りのビットで半導体メモリ内のメモリセルの選択を行ってデータアクセスが行われる。
【０００３】
【特許文献１】
特開２００２−５６６９６号公報
【発明が解決しようとする課題】
しかしながら、上記従来のメモリモジュールでは、搭載する半導体メモリのデータ容量（アドレス範囲）およびデータバス幅などの仕様によって、基板の配線パターンやデコーダチップの種類が決まってしまい、異なる仕様の半導体メモリを代替として搭載したり、同じ基板やデコーダチップを用いて他の仕様のメモリモジュールを生産したりすることは出来ない。
【０００４】
そのため、異なる容量やデータバス幅の半導体メモリを搭載する場合や、メモリモジュールの仕様を変更する場合には、それに合わせて基板の配線パターンや外付けのデコーダチップを変更しなければならないため、メモリモジュールは多品種少量生産には不向きである。メモリモジュールでも、同一仕様で大量に生産されるＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲＡＭ）モジュールにはそれほどコストは高くならないが、多数の仕様がありそれほど大量に生産されないＳＲＡＭモジュール、例えばリードとライトとが連続サイクルで行えるなどの特殊仕様のＳＲＡＭモジュールには製造コストが高くなるという課題がある。
【０００５】
また、近年、入出力されるデータ構成を１６個の入出力端子を用いた１６ビット構成から８個の入出力端子を用いた８ビット構成に切り換えられるようにした半導体記憶装置も考案されているが（例えば特許文献１）、データ構成を切り換えた場合に使用される入出力端子は一様に決定されてしまうため、メモリモジュールに組み込む場合にさほど柔軟性を得られるものではなかった。
【０００６】
この発明の目的は、外付けのデコーダチップが不要で且つ単純な配線パターンのモジュール基板を用いてメモリモジュールを構成することが可能であり、さらに、一緒に搭載される半導体メモリの容量やデータバス幅が異なったり、目的のメモリモジュールの容量やデータバス幅が異なる場合でも、高い順応性を有し、異なる仕様のメモリモジュールを構成可能な半導体メモリを提供することにある。
【０００７】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【０００９】
すなわち、リード・ライトデータのデータ幅より倍以上のピン数を有するデータ入出力用の外部接続ピンと、リード・ライトデータを入出力する内部のデータ線の接続を上記外部接続ピンを２つの組に分けた一方の組と他方の組とにそれぞれ切替え可能な切替回路（例えば切換器５０）と、この切替回路による接続内容の設定を例えばヒューズの切断やボンディングパターン等により行う設定手段（例えば設定回路６０）とを備えた半導体記憶装置である。
【００１０】
また、リード・ライトデータの読出し元又は書込み先の選択を行う第１アドレスに加えて拡張アドレス（第２アドレス）が入力される拡張アドレス入力ピン（第２アドレス入力ピン）と、入力された拡張アドレスに応じて内部の記憶回路へのリード・ライトを許可・非許可に制御する論理回路と、この論理回路の論理の内容を例えばヒューズの切断やボンディングパターン等により設定する設定手段とを備えた半導体記憶装置である。
【００１１】
このような手段によれば、拡張アドレスに関する設定とデータ入出力用の外部接続ピンに関する設定とを適宜行うことで、容量やデータバス幅の異なる半導体メモリが混載される場合でも、共通の配線パターンを有するモジュール基板を用いて、所望の仕様のメモリモジュールを組むことが出来る。また、外付けのデコーダチップも不要となる。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１３】
図１は、本発明の実施例の半導体メモリについてアドレス入力に関する部分の概要を説明する図である。
【００１４】
この実施例の半導体メモリ１００は、特に制限されるものではないが、リード動作とライト動作とが共に１サイクルで処理され、リードデータとライトデータを衝突させることなくリード動作とライト動作とを連続サイクルで行えるように構成された高スループット型のＳＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＳＲＡＭ）である。その記憶容量は、例えば２５６ｋＷ（キロワード）×３６ビットであり、データバス幅は３６ビット或いは１８ビットの何れかに設定可能である。
【００１５】
この実施例の半導体メモリ１００は、メモリセルアレイ１０や、データの読出し又は書込みを行うメモリセルの選択や書込み制御や読出し制御を行うアドレスデコーダ＆コントローラ２０、並びに、メモリセルを選択するアドレス（Ａ０〜Ａ１７）が外部入力されるアドレス入力ピン、拡張アドレス（Ａ１８…）が外部入力される拡張アドレス入力ピン、半導体メモリを動作又は非動作とする動作許可信号（チップイネーブル信号或いはチップセレクト信号ＣＥ）の入力ピン、拡張アドレスと動作許可信号との論理をとってアドレスデコーダ＆コントローラ２０に出力する論理回路３０と、該論理回路３０の論理の内容を設定する設定回路４０とを備えている。上記の拡張アドレス（Ａ１８…）は、メモリモジュールに複数の半導体メモリを搭載したときに個々の半導体メモリを選択するのに用いられるものである。
【００１６】
図２には、実施例の半導体メモリにおいて拡張アドレスの設定に関する部分の詳細例を示す。なお、図１の論理回路３０の中は機能を概念的に示したものであり、詳細は図２に示されるものである。図２において、拡張アドレスは２ビット（Ａ１８，Ａ１９）の場合を示している。
【００１７】
また、図１と図２では省略しているが、この実施例の半導体メモリには、データ入出力用のバス幅を３６ビットと１８ビットとに切り替える構成が付加されている。この構成については図３〜図５を参照しながら詳述する。
【００１８】
設定回路４０は、拡張アドレス（Ａ１８，Ａ１９）の各ビットの使用・非使用を設定する使用ピン設定部４０Ａと、自己の半導体メモリが選択されるときの拡張アドレスのパターンを設定する選択パターン設定部４０Ｂとから構成される。
【００１９】
これらの各設定部４０Ａ，４０Ｂは、例えば、ヒューズのようにプログラム可能な素子やボンディングワイヤの接続切替えにより、それぞれ各設定部４０Ａ，４０Ｂの出力端子がハイレベル又はロウレベルに固定されるように設定される。ヒューズを用いた回路の場合には、例えば、ウエハー状態で行われるプローブ試験の際に高電圧を印加してヒューズを切断したり、ウエハー段階又はチップ段階でレーザー照射によりヒューズを切断したり、或いは、回路に接続された外部ピンを設けて、パッケージング後にこの外部ピンから高電圧を印加してヒューズを切断するなどして、それぞれ所望の内容に設定することが出来る。このような設定回路４０においては、一度の設定により設定内容が半永久的に固定されることになる。
【００２０】
なお、上記の各設定部４０Ａ，４０Ｂを、例えば、レジスタ構成として、電源投入時に毎回設定されるような構成とすることも出来る。この場合、メモリモジュールの基板上或いはメモリモジュール外に各半導体メモリの設定を行うコントローラ回路を設け、このコントローラ回路により例えばバウンダリースキャンの手法等により各半導体メモリの各設定部４０Ａ，４０Ｂに設定データを書き込むことで設定を行うことが出来る。
【００２１】
論理回路３０、拡張アドレス（Ａ１８，Ａ１９）と、チップセレクト信号ＣＥと、選択パターン設定部の出力信号Ａ１８ａ，Ａ１９ａ，Ａ１８ｂ，Ａ１９ｂとの論理をとってアドレスデコーダ＆コントローラ２０を動作又は非動作とする信号を生成するものである。具体的には、使用ピン設定部４０Ａで使用（ハイレベル）と設定された拡張アドレスが、選択パターン設定部４０Ｂで設定された値と一致し、且つ、チップセレクト信号ＣＥがハイレベルの場合に、アドレスデコーダ＆コントローラ２０を動作させる信号を生成し、それ以外の場合には非動作とする信号を生成する。
【００２２】
このような構成により、複数の半導体メモリに共通に入力される拡張アドレス（Ａ１８，Ａ１９）を用いて、複数の半導体メモリのうちの何れかを選択することが可能となり、且つ、その選択パターンを半導体メモリごとに設定することが可能となる。また、搭載される半導体メモリの個数に応じて使用される拡張アドレスのビット数が異なる場合でも、使用ピン設定部４０Ａの設定により対応させることが出来る。
【００２３】
図３には、実施例の半導体メモリについてデータ入出力用の外部接続ピンの接続設定部分の概要を説明する図を示す。なお、図３においては、図１と図２に示した拡張アドレスの設定に関する部分については省略している。
【００２４】
上記実施例の半導体メモリには、上述した構成に加えて、さらにデータ入出力用の外部接続ピンの接続設定を行う構成が設けられている。すなわち、入出力データのビット幅を３６ビット幅又は１８ビット幅とする切り換え、および、１８ビット幅とした場合に外部の３６ビット幅のデータバス（Ｄ００〜Ｄ０８，Ｄ１０〜Ｄ１８，Ｄ２０〜Ｄ２８，Ｄ３０〜Ｄ３８，）との接続を上位１８ビット側又は下位１８ビット側にする切り換えとが可能な切換器５０と、この切換器５０による接続内容を設定する設定回路６０とが設けられている。図３に示す切換器５０は概念的に示したものであり、図４と図５に詳細に示すようにそれぞれリードデータの経路とライトデータの経路とにそれぞれ分かれて設けられている。
【００２５】
図４には、上記入出力データの接続設定部分においてリード時に関係する部分の詳細例を示す。
【００２６】
リードデータのパスに設けられた切換器５０Ａは、リード・ライトの切換え制御を行うトライステートバッファＴＢ５，ＴＢ６と、メモリセルアレイ１０から読み出されたリードデータが出力される３６ビット幅の内部データ線ＩＤ１，ＩＤ２と上記トライステートバッファＴＢ５，ＴＢ６との間に設けられた接続切換用のトライステートバッファＴＢ１〜ＴＢ４から構成される。そして、これらトライステートバッファＴＢ１〜ＴＢ６を設定内容に従って制御することで内部データ線ＩＤ１，ＩＤ２と外部接続ピンＴＤ１，ＴＤ２との接続関係を切り換えるものである。なお、図４は、上位１８ビット分の配線および回路素子と下位１８ビット分の配線および回路素子とをそれぞれ１つに省略して記したものである。
【００２７】
設定回路６０は、具体的な構成は拡張アドレスに関する上述の設定回路４０と同様のものであり、その設定内容には、３６ビット接続、上位１８ビット接続、下位１８ビット接続の３通りがある。ここで、３６ビット接続とは３６ビットの外部接続ピンＴＤ１，ＴＤ２を全て使用してデータ入出力を行う設定、上位１８ビット接続とは上位１８ビット側の外部接続ピンＴＤ１のみを使用してデータ入出力を行う設定、下位１８ビット接続とは下位１８ビット側の外部接続ピンＴＤ２のみを使用してデータ入出力を行う設定である。そして、これらのうち何れかが設定されることで、各トライステートバッファＴＢ１〜ＴＢ６に図４に示す制御信号が出力されるように構成されている。
【００２８】
すなわち、３６ビット接続に設定されている場合には、トライステートバッファＴＢ１，ＴＢ３の出力制御端子にはロウレベルの信号が、トライステートバッファＴＢ２，ＴＢ４の出力制御端子にはハイレベルの信号がそれぞれ出力され、内部データ線ＩＤ１，ＩＤ２と外部接続ピンＴＤ１，ＴＤ２につながるトライステートバッファＴＢ５，ＴＢ６とがそれぞれストレートに接続される。また、この設定においては、入出力制御用のトライステートバッファＴＢ５，ＴＢ６にはアドレスデコーダ＆コントローラ２０から出力される出力制御用のアウトプット・イネーブル信号ＯＥがそのまま出力されて、通常通りに入出力制御が行われる。
【００２９】
上位１８ビット接続に設定されている場合には、接続切換用のトライステートバッファＴＢ１〜ＴＢ４には１８番目の拡張アドレス（Ａ１８）の信号がそれぞれ出力される。それにより、拡張アドレス（Ａ１８）が“０（ロウレベル）”のときには上位１８ビット側の内部データ線ＩＤ１の信号が外部接続ピンＴＤ１，ＴＤ２につながる両方のトライステートバッファＴＢ５，ＴＢ６に出力される。一方、拡張アドレス（Ａ１８）が“１（ハイレベル）”のときには下位１８ビット側の内部データ線ＩＤ２の信号が両方のトライステートバッファＴＢ５，ＴＢ６に出力される。
【００３０】
さらに、この設定においては、上位１８ビット側の外部接続ピンＴＤ１につながるトライステートバッファＴＢ５には、出力制御用のアウトプット・イネーブル信号ＯＥがそのまま出力されて、通常通りに入出力制御が行われる。また、下位１８ビット側のトライステートバッファＴＢ６には、ロウレベル固定の信号が出力されてその出力をハイインピーダンスに固定する。
【００３１】
従って、この上位１８ビット接続の設定においては、１８ビットのアドレス（Ａ０〜Ａ１７）によりメモリセルアレイ１０から３６ビットデータが読み出された後、拡張アドレス（Ａ１８）によりそのリードデータのうち上位１８ビット又は下位１８ビットが選択されて、上位１８ビット側の外部接続ピンＴＤ１から出力される。
【００３２】
なお、アドレス（Ａ１８）を拡張アドレスと呼んでいるが、ここでは入出力データの読出し元又は書込み先となるメモリセルを選択するためのビットになっている。
【００３３】
一方、設定回路６０において下位１８ビット接続と設定されている場合には、データ出力に使用される外部接続ピンが上位１８ビット側から下位１８ビット側に入れ替えられるだけで、上述した上位１８ビット接続の設定の場合とほぼ同様のものになる。
【００３４】
図５には、上記入出力データの接続設定部分においてライト時に関係する部分の詳細を示す。なお、図５においても、上位１８ビット分の配線および回路素子と下位１８ビット分の配線および回路素子とをそれぞれ１つにまとめて省略している。
【００３５】
ライトデータのパスに設けられた切換器５０Ｂは、メモリセルアレイ１０に書き込まれるライトデータが出力される３６ビット幅の内部データ線ＩＤ１’，ＩＤ２’と、３６ビット幅の外部接続ピンＴＤ１，ＴＤ２との間に設けられた接続切換用のトライステートバッファＴＢ７〜ＴＢ１０により構成される。そして、これらのトライステートバッファＴＢ７〜ＴＢ１０に設定回路６０の設定内容に基づいて図５に示すような制御信号が出力されることで、内部データ線ＩＤ１’，ＩＤ２’と外部接続ピンＴＤ１，ＴＤ２との接続関係を切り換えるものである。
【００３６】
すなわち、設定回路で３６ビット接続の設定がなされている場合には、内部データ線ＩＤ１’，ＩＤ２’と外部接続ピンＴＤ１，ＴＤ２とをそれぞれストレートに結ぶトライステートバッファＴＢ７，ＴＢ１０がオープンに、クロスに結ぶトライステートバッファＴＢ８，ＴＢ９がハイインピーダンスにする制御信号が出力されて、内部データ線ＩＤ１’，ＩＤ２’と外部接続ピンＴＤ１，ＴＤ２とがストレートに接続される。
【００３７】
また、上位１８ビット接続の設定がされている場合には、上位１８ビット側の外部接続ピンＴＤ１を入力としたトライステートバッファＴＢ７，ＴＢ９の制御信号として拡張アドレス（Ａ１８）が出力され、残りのトライステートバッファＴＢ９，ＴＢ１０はハイインピーダンスにする制御信号が出力される。従って、この設定の場合には、拡張アドレス（Ａ１８）により上位１８ビット側の外部接続ピンＴＤ１が上位１８ビット側の内部データ線ＩＤ１’と下位１８ビット側の内部データ線ＩＤ２’とに切り換えられる。
【００３８】
下位１８ビット接続の設定がなされている場合には、上記の場合とは逆に、拡張アドレス（Ａ１８）により下位１８ビット側の外部接続ピンＴＤ２が上位１８ビット側の内部データ線ＩＤ１’と下位１８ビット側の内部データ線ＩＤ２’とに切り換えられるようになっている。
【００３９】
このような構成によって、入出力データを３６ビット幅と１８ビット幅とに切り換えるとともに、１８ビット幅としたときに上位１８ビット側の外部接続ピンＴＤ１を用いるか下位１８ビット側の外部接続ピンＴＤ２を用いるか選択できるようになっている。
【００４０】
次に、上記実施例の半導体メモリを用いたメモリモジュールの構成例について説明する。
【００４１】
図６には、上記実施例の半導体メモリが実装されるモジュール基板２００の一例を示す。図６において、ＬＡ０〜ＬＡ１９，ＬＤ００〜ＬＤ３８は基板上に形成された配線パターンである。
【００４２】
上記実施例の半導体メモリ１００においては、拡張アドレスによる選択パターンや外部データバスとの接続パターンを各半導体メモリの内部設定により適宜選択することが出来るので、半導体メモリ１００を搭載するモジュール基板２０　０の配線パターンは、図６に示すように各半導体メモリの同一のピンが同一の配線にそれぞれ接続されると云った単純なパターンにすることが出来る。
【００４３】
そして、このようなモジュール基板２００に実施例の半導体メモリ１００を適宜組み合わせて実装することで、さまざまなパターンで所望の記憶容量を有するメモリモジュールを構成することが可能となる。以下、メモリモジュールを構成する幾つかの組合せ例を示す。
【００４４】
図７には、１ＭＷ（メガワード）×３６ビットのメモリモジュールを構成する実施例の半導体メモリの組合せ例を示す。
【００４５】
これらのうち同図（ａ）は、実施例の２５６ｋＷ×３６ビットの半導体メモリを４個組み合わせた例である。この組合せにおいては、各半導体メモリのデータ入出力用の外部接続ピンは３６ビット全幅使用するとともに、拡張アドレス（Ａ１８，Ａ１９）も２ビット使用して各半導体メモリを選択するパターンを各半導体メモリごとに異なるように設定している。
【００４６】
図７（ｂ）は、実施例の２５６ｋＷ×３６ビットの半導体メモリを２個と、同様の構成を有する５１２ｋＷ×３６ビットの半導体メモリを１個組み合わせた例である。５１２ｋＷ×３６ビットの半導体メモリは、メモリセルを選択するアドレスが１９ビット（Ａ０〜Ａ１８）となり、拡張アドレスが１ビット（Ａ１９）としたものである。その他、データ線接続の切換えに関する構成は２５６ｋＷのものと同様である。この組合せにおいては、各半導体メモリのデータ入出力用の外部接続ピンは３６ビット全幅使用するとともに、１９番目の拡張アドレス（Ａ１９）は２５６ｋＷのものと５１２ｋＷのものとで選択パターンを異ならせ、１８番目の拡張アドレス（Ａ１８）は２５６ｋＷの２個の半導体メモリで選択パターンを異ならせる設定にすることで、上記のメモリモジュールを構成することが出来る。
【００４７】
図７（ｃ）は、実施例と同様の構成を有する５１２ｋＷ×３６ビットの半導体メモリを２個組み合わせた例である。この場合も、データ入出力用の外部接続ピンを全幅使用し、１９番目の拡張アドレス（Ａ１９）の選択パターンを異ならせる設定にすることで、上記のメモリモジュールを構成できる。
【００４８】
図８には、１ＭＷ×３６ビットのメモリモジュールを構成する実施例の半導体メモリの第２の組合せ例を示す。
【００４９】
図８（ａ）は、５１２ｋＷ×１８ビットの半導体メモリ４個を組み合わせた例である。５１２ｋＷ×１８ビットの半導体メモリとは、上記実施例の２５６ｋＷ×３６ビットの半導体メモリの入出力データを１８ビットに設定したものである。
【００５０】
この組合せにおいては、１９番目の拡張アドレス（Ａ１９）による選択パターンを同じとした半導体メモリについては、データ入出力に使用する外部接続ピンを上位１８ビット側と下位１８ビット側とで異なるように設定し、さらに、拡張アドレス（Ａ１９）の選択パターンが異ならせた半導体メモリについては、使用する外部接続ピンが同じになるように設定される。図８において、「Ｄ００〜Ｄ０８」等の文字に重ねて記された横線は、外部接続ピンとしては設けられているが非使用に設定された外部接続ピンを意味している。
【００５１】
図８（ｂ）は、上記実施例の５１２ｋＷ×１８ビットの半導体メモリ２個と、拡張アドレスによる選択機能や使用する外部接続ピンの切換え機能を持たない従来の１ＭＷ×１８ビットの半導体メモリＳ１０とを組み合わせた例である。この組み合わせにおいては、実施例の半導体メモリにおいて拡張アドレス（Ａ１９）の選択パターンを異ならせるとともに、データ入出力用の外部接続ピンの選択を従来の半導体メモリで使用されていない下位１８ビット側に設定することで、上記のメモリモジュールを構成することが出来る。
【００５２】
図９には、５１２ｋＷ×３６ビットのメモリモジュールを構成する実施例の半導体メモリの組み合わせ例を示す。
【００５３】
また、図８（ｃ），（ｄ）ならびに図９（ａ），（ｂ）のように、組み合わされた半導体メモリの容量や入出力データのビット幅などに応じて拡張アドレスの選択パターンやデータ入出力用の外部接続ピンの選択を適宜行うことで、様々な組み合わせにより所望の容量と所望のデータバス幅を有するメモリモジュールを構成することが出来る。
【００５４】
以上のように、この実施例の半導体メモリによれば、設定回路により拡張アドレスによる選択パターンや使用する外部接続ピンの選択を適宜切り換えることが出来るので、容量やデータバス幅が異なる複数種の半導体メモリを組み合わせてメモリモジュールを形成する場合、或いは、容量やデータバス幅が異なる種々のメモリモジュールを形成する場合でも、それぞれの場合に応じて設定内容を異ならせることで、それぞれの場合に順応して所望のメモリモジュールを構成することが出来る。
【００５５】
また、複数の半導体メモリを組み合わせてメモリモジュールを構成する場合に、各半導体メモリの同一の外部接続ピンが同一の配線に接続されるように構成できるので、モジュール基板の配線パターンを単純なものにすることが出来る。また、各半導体メモリを選択する外付けのデコーダチップも不要となる。
【００５６】
従って、共通のモジュール基板を使用し、且つ、容量やデータバス幅の異なる複数種の半導体メモリを組み合わせて、所望のメモリモジュールを製造することが出来るので、多品種少量生産のメモリモジュールにおいて製造コストの低減を図ることが出来る。
【００５７】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
例えば、上記実施例では拡張アドレスのビット数を２ビットとしたが、もっと多くのビットをあてるようにしても良いし、また、使用するデータ入出力用の外部接続ピンの選択パターンを上位１８ビット側と下位１８ビット側の何れかの選択としたが、例えば、データバス幅を３分割や４分割したうちの何れかを選択するパターンとしたり、偶数ビットと奇数ビットとに分けて何れかを選択するパターンとするなど、種々に変更可能である。
【００５９】
また、拡張アドレスにより各半導体メモリを選択する構成として、拡張アドレス（Ａ１８，Ａ１９）とチップセレクト信号ＣＥとの論理をとった信号を内部回路に送って内部回路の動作許可・非許可の制御を行う構成を例示したが、拡張アドレスによる内部回路の制御と、チップイネーブル信号による内部回路の制御とをそれぞれ独立した信号により行うようにしても良い。
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＳＲＡＭモジュールに搭載される半導体メモリについて説明したがこの発明はそれに限定されるものでなく、種々の半導体メモリに広く利用することができる。
【００６１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００６２】
すなわち、本発明に従うと、複数の半導体メモリを組み合わせてモジュール化する際に、メモリモジュールの仕様や一緒に搭載される半導体メモリの種類が変わっても、それに応じて拡張アドレスの選択パターンや使用するデータ入出力用の外部接続ピンの選択パターンを設定することで、それぞれの場合に高い順応性で適宜対応して所望のメモリモジュールを構成することが出来るという効果がある。
【００６３】
また、メモリモジュールを製造する場合に外付けのデコーダチップが不要となり、更に、異なる容量のメモリモジュール間でモジュール基板を共通化することも出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例の半導体メモリの拡張アドレスの設定部分についての概要を説明する図である。
【図２】図１の半導体メモリの拡張アドレスの設定部分の詳細例を示す図である。
【図３】本発明の実施例の半導体メモリのデータ入出力ピンの接続設定部分についての概要を説明する図である。
【図４】図３の半導体メモリのデータ入出力ピンの接続設定部分でデータリードに係る部分の詳細例を示す図である。
【図５】同、データ入出力ピンの接続設定部分でデータライトに係る部分の詳細例を示す図である。
【図６】実施例の半導体メモリが実装されるモジュール基板の一例を示す図である。
【図７】１ＭＷ×３６ビットのメモリモジュールを構成する実施例の半導体メモリの組合せ例を示す図である。
【図８】１ＭＷ×３６ビットのメモリモジュールを構成する実施例の半導体メモリの第２の組合せ例を示す図である。
【図９】５１２ｋＷ×３６ビットのメモリモジュールを構成する実施例の半導体メモリの組み合わせ例を示す図である。
【符号の説明】
１０　　メモリセルアレイ
２０　　アドレスデコーダ＆コントローラ
３０　　論理回路
４０　　設定回路
４０Ａ　使用ピン設定部
４０Ｂ　選択パターン設定部
５０　　切換器
５０Ａ　リードデータ側の切換器
５０Ｂ　ライトデータ側の切換器
６０　　設定回路
Ａ０〜Ａ１７　アドレス（第１アドレス）
Ａ１８，Ａ１９　拡張アドレス（第２アドレス）
ＣＥ　　チップセレクト信号（動作許可信号）
ＴＤ１，ＴＤ２　外部接続ピン
ＩＤ１，ＩＤ２　内部データ線
ＩＤ１’，ＩＤ２’　内部データ線
２００　モジュール基板
【図１】
2004118915.tif 000003
【図２】
2004118915.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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