(57)【要約】【課題】ソースドレイン層とパンチスルーストップ層との耐圧が高く、かつ隣接するソースドレイン層の間にリーク電流が流れない半導体装置を提供する。【解決手段】半導体装置１００は、第１および第２トランジスタ９、９Ａを具備しており、第１ソースドレイン層１０と第２ソースドレイン層１０Ａとの間において半導体基板１２の表面上に形成された絶縁膜４をさらに具備しており、半導体基板１２には、第１ソースドレイン層１０との間、および第２ソースドレイン層１０Ａとの間においてブレイクダウンがそれぞれ発生しない程度に深い位置に形成されたパンチスルーストッパ層１が、第１ソースドレイン層１０と第２ソースドレイン層１０Ａとの間においてリーク電流が流れない程度に絶縁膜４に近づくように形成されている。【選択図】  図１
2004273944.tif 000002
【特許請求の範囲】
【請求項１】
所定の間隔を空けて半導体基板に形成された第１トランジスタおよび第２トランジスタを具備しており、
前記第１トランジスタは、前記半導体基板の表面上に形成された第１ゲート電極と、前記第１ゲート電極の両脇において前記半導体基板の表面に露出するようにそれぞれ形成された第１ソースドレイン層とを有しており、
前記第２トランジスタは、前記半導体基板の表面上に形成された第２ゲート電極と、前記第２ゲート電極の両脇において前記半導体基板の表面に露出するようにそれぞれ形成された第２ソースドレイン層とを有しており、
前記第１ソースドレイン層と前記第２ソースドレイン層との間において前記半導体基板の表面上に形成された絶縁膜をさらに具備しており、
前記半導体基板には、前記第１ソースドレイン層との間、および前記第２ソースドレイン層との間においてブレイクダウンがそれぞれ発生しない程度に深い位置に形成されたパンチスルーストッパ層が、前記第１ソースドレイン層と前記第２ソースドレイン層との間においてリーク電流が流れない程度に前記絶縁膜に近づくように形成されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極の下側と前記第２ゲート電極の下側とには、閾値制御層が前記半導体基板の表面に露出するようにそれぞれ形成されている、請求項１記載の半導体装置。
【請求項３】
前記パンチスルーストッパ層の下側には、ウェル層が前記パンチスルーストッパ層に沿うように形成されている、請求項１記載の半導体装置。
【請求項４】
前記半導体基板は、シリコン（Ｓｉ）基板によって構成されている、請求項１記載の半導体装置。
【請求項５】
前記絶縁膜は、酸化膜によって構成されている、請求項１記載の半導体装置。
【請求項６】
前記絶縁膜の厚みは、２００ナノメータ（ｎｍ）以下になっている、請求項１記載の半導体装置。
【請求項７】
前記パンチスルーストッパ層は、前記絶縁膜の下側に形成された絶縁膜パンチスルーストッパ部と、前記第１および前記第２トランジスタの下側に形成されたトランジスタパンチスルーストッパ部とを有している、請求項１記載の半導体装置。
【請求項８】
前記トランジスタパンチスルーストッパ部は、前記絶縁膜パンチスルーストッパ部よりも深い位置に形成されている、請求項７記載の半導体装置。
【請求項９】
前記トランジスタパンチスルーストッパ部が形成された深さと前記絶縁膜パンチスルーストッパ部が形成された深さとの間の差は、前記絶縁膜の厚みよりも大きくなっている、請求項７記載の半導体装置。
【請求項１０】
前記ウェル層は、前記絶縁膜の下側に形成された絶縁膜ウェル層と、前記第１および前記第２トランジスタの下側に形成されたトランジスタウェル層とを有している、請求項３記載の半導体装置。
【請求項１１】
前記トランジスタウェル層は、前記絶縁膜ウェル層よりも深い位置に形成されている、請求項１０記載の半導体装置。
【請求項１２】
前記トランジスタウェル層が形成された深さと前記絶縁膜ウェル層が形成された深さとの間の差は、前記絶縁膜の厚みよりも大きくなっている、請求項１０記載の半導体装置。
【請求項１３】
前記ウェル層は、前記絶縁膜の下側に形成された絶縁膜ウェル層と、前記第１および前記第２トランジスタの下側に形成されたトランジスタウェル層とを有しており、
前記トランジスタパンチスルーストッパ部の下端の位置は、前記絶縁膜ウェル層の上端の位置よりも深い位置になっている、請求項７記載の半導体装置。
【請求項１４】
前記絶縁膜に対向する前記半導体基板の表面の位置は、前記トランジスタが形成された前記半導体基板の表面の位置よりも高い位置または同じ位置になっている、請求項１記載の半導体装置。
【請求項１５】
絶縁膜の上に誘電体膜が積層された積層パターンを半導体基板の表面上に形成する積層パターン形成工程と、
前記半導体基板の表面に露出するように閾値制御層を形成するために、前記積層パターンをマスクとして第１加速電圧によって前記半導体基板へイオンを注入する低加速イオン注入工程と、
前記閾値制御層よりも深い位置にパンチスルーストッパ層を形成するために、前記積層パターンをマスクとして前記第１加速電圧よりも高い第２加速電圧によって前記半導体基板へイオンを注入する中加速イオン注入工程と、
前記パンチスルーストッパ層よりも深い位置にウェル層を形成するために、前記積層パターンをマスクとして前記第２加速電圧よりも高い第３加速電圧によって前記半導体基板へイオンを注入する高加速イオン注入工程と、
前記高加速イオン注入工程の後で、前記誘電体膜を除去する除去工程と、
前記除去工程の後で、第１トランジスタと第２トランジスタとを前記絶縁膜を挟むように形成するトランジスタ形成工程とを包含することを特徴とする半導体装置の製造方法。
【請求項１６】
前記積層パターン形成工程は、前記半導体基板の表面上に前記絶縁膜と前記誘電体膜とをこの順番に形成する工程と、
写真蝕刻法によってレジストパターンを前記誘電体膜上に形成する工程と、
前記積層パターンを形成するために前記レジストパターンをマスクとして前記誘電体膜と前記絶縁膜とをエッチングする工程と、
前記エッチングする工程の後で、前記レジストパターンを除去する工程を含んでいる、請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記絶縁膜の厚みｔ１と、前記誘電体膜の厚みｔ２とは、
ｔ２＝Ｒｐ（ｐｓ）−ｔ１
なる関係式を実質的に満足する、請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記飛程のばらつきΔＲｐ（ｐｓ）と、前記絶縁膜の厚みｔ１と、前記誘電体膜の厚みｔ２とは、
ｔ２＝Ｒｐ（ｐｓ）−ΔＲｐ（ｐｓ）−ｔ１
なる関係式を実質的に満足する、請求項１５記載の半導体装置の製造方法。
【請求項１９】
前記高加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｗ）と、前記飛程のばらつきΔＲｐ（ｐｗ）と、前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記飛程のばらつきΔＲｐ（ｐｓ）と、前記絶縁膜の厚みｔ１と、前記誘電体膜の厚みｔ２とは、
Ｒｐ（ｐｓ）＋ΔＲｐ（ｐｓ）＞Ｒｐ（ｐｗ）＋ΔＲｐ（ｐｗ）−ｔ１−ｔ２
なる関係式を実質的に満足する、請求項１５記載の半導体装置の製造方法。
【請求項２０】
前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記飛程のばらつきΔＲｐ（ｐｓ）と、前記半導体基板上に形成されるソースドレイン拡散層の厚さｘｓｄとは、
Ｒｐ（ｐｓ）−ΔＲｐ（ｐｓ）＞ｘｓｄ
なる関係式を満足する、請求項１５記載の半導体装置の製造方法。
【請求項２１】
前記絶縁膜の厚みは、２００ナノメータ（ｎｍ）以下になっている、請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、素子分離構造を備えた半導体装置およびその製造方法に関し、特に、小さいｐｎ接合逆方向電流が要求される固体撮像装置に応用される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
増幅型ＭＯＳトランジスタが設けられた固体撮像装置が近年注目されている。この固体撮像装置は、各画素ごとに、フォトダイオードによって検出された信号をＭＯＳトランジスタによって増幅するものであり、高感度という特徴を有している。
【０００３】
図６は、従来の固体撮像装置９０の構成を示す回路図である。固体撮像装置９０は、半導体基板１０にマトリックス状に配置された複数の画素セル９９を備えている。各画素セル９９は、入射光を信号電荷に変換して蓄積するフォトダイオード９３をそれぞれ有している。各画素セル９９には、フォトダイオード９３に蓄積された信号電荷を読み出すための転送トランジスタ９４がそれぞれ設けられている。
【０００４】
各画素セル９９は、増幅トランジスタ８２を有している。増幅トランジスタ８２は、転送トランジスタ９４によって読み出された信号電荷を増幅する。各画素セル９９には、リセットトランジスタ８１が設けられている。リセットトランジスタ８１は、転送トランジスタ９４によって読み出された信号電荷をリセットする。
【０００５】
固体撮像装置９０は、垂直駆動回路７５を備えている。垂直駆動回路７５には、複数のリセットトランジスタ制御線１１１が接続されている。各リセットトランジスタ制御線１１１は、水平方向に沿って配置された各画素セル９９に設けられたリセットトランジスタ８１と接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されている。垂直駆動回路７５には、複数の垂直選択トランジスタ制御線１２１がさらに接続されている。各垂直選択トランジスタ制御線１２１は、水平方向に沿って配置された各画素セル９９に設けられた垂直選択トランジスタと接続するように、それぞれが所定の間隔を空けて互いに平行に水平方向に沿って配置されており、信号を読み出す行を決定する。
【０００６】
垂直選択トランジスタのソースは、垂直信号線６１に接続されている。各垂直信号線６１の一端には、負荷トランジスタ群７７が接続されている。各垂直信号線６１の他端は、行信号蓄積部７８に接続されている。行信号蓄積部７８は、１行分の信号を取り込むためのスイッチトランジスタを含んでいる。行信号蓄積部７８には、水平駆動回路７６が接続されている。
【０００７】
図７は、従来の固体撮像装置９０の動作を説明するためのタイミングチャートである。
【０００８】
垂直選択トランジスタ制御線１２１をハイレベルにするための行選択パルス１０１−１が印加されると、選択された行における垂直選択トランジスタがオンし、選択された行における増幅トランジスタ８２と負荷トランジスタ群７７とによってソースフォロワ回路が構成される。
【０００９】
そして、行選択パルス１０１−１がハイレベルの間に、リセットトランジスタ制御線１１１をハイレベルにするためのリセットパルス１０２−１を印加することによって、増幅トランジスタ８２のゲートが接続されている浮遊拡散層の電位をリセットする。次に、行選択パルス１０１−１がハイレベルの間に、転送トランジスタ制御線をハイレベルにするために転送パルス１０３−１を印加することによって、フォトダイオード９３に蓄積された信号電荷を浮遊拡散層へ転送する。
【００１０】
この時、浮遊拡散層に接続された増幅トランジスタ８２のゲート電圧は、浮遊拡散層の電位と等しくなり、このゲート電圧と実質的に等しい電圧が垂直信号線６１に現れる。そして、フォトダイオード９３に蓄積された信号電荷に基づく信号を行信号蓄積部７８へ転送する。
【００１１】
次に、水平駆動回路７６は、列選択パルス１０６−１−１、１０６−１−２、・・・を順次発生し、行信号蓄積部１８へ転送された信号を１行分の出力信号１０７−１として取り出す。
【００１２】
図８は、従来の半導体装置の構成を示す断面図である。
【００１３】
まず、半導体基板１００に半導体基板１００を部分的に酸化したＬＯＣＯＳ層１１０を半導体基板１００の表面からやや突出するように形成する。このＬＯＣＯＳ層１１０の厚さは一般的に４００ナノメータ（ｎｍ）程度である。この作り方は非常に一般的なのでここでは省略する。
【００１４】
しかる後、３回のイオン注入によってトランジスタの閾値制御層１０３と素子分離を形成する。第１のイオン注入は低加速で半導体基板１２の表面に露出するように閾値制御層１０３を形成する。この閾値制御層１０３はトランジスタの特性を制御するので、第１のイオン注入によって注入されるイオンはトランジスタ領域１１１には導入されるが、素子分離のためのＬＯＣＯＳ層１１１の下の半導体基板には届かない。
【００１５】
第２のイオン注入が非常に大事であって、トランジスタ領域１１１ではトランジスタの電流が基板深部を流れることを阻止するため適度な深さの位置に導入される。一方素子分離のＬＯＣＯＳ領域では隣接するトランジスタに電流が流入するのを阻止するためＬＯＣＯＳ層１１１の下では半導体基板の表面をこの第２のイオン注入によって形成されたパンチスルーストップ層１０４が覆っている必要がある。ＬＯＣＯＳ層１１１の厚さに応じてパンチスルーストップ層１０４はトランジスタ領域１１１においてはトランジスタ電流を半導体表面に集中できるように、素子分離のためのＬＯＣＯＳ層１１１の下では電流をストップすることができるようにイオン注入の加速電圧が制御されている。
【００１６】
第３のイオン注入によって形成されるウェル層１０５は、いわゆるｗｅｌｌ構造を構成するために形成されており、トランジスタ領域１１１およびＬＯＣＯＳ層１１１の下に渡って形成されている。
【００１７】
このような素子分離構造は一般的であって、広く使われているけれども、撮像素子に用いると、ＬＯＣＯＳ層１１１の酸化膜と半導体基板１２との間にストレスがかかる。このため、ｐｎ接合の逆方向リーク電流が大きくなるので、性能のいい撮像素子を実現することができなかった。
【００１８】
そこで図９に示すように絶縁膜４を半導体基板１２の上に堆積し、レジスト１４を絶縁膜４の上に塗布し、写真蝕刻工程によってパターン化して、絶縁膜４をドライエッチング工程またはウェットエッチング工程または両方の工程を用い一部のみ残して、絶縁膜４とレジスト１４とによって構成される積層パターン１３を形成する。
【００１９】
この構造は、半導体基板１２の表面が絶縁膜４が形成された素子分離領域とそれ以外の領域とが同一平面上に配置されているので、半導体基板１２へ作用するストレスが小さい。このため、撮像素子に有効な構造である。実際にはさらに素子分離領域における半導体基板１２の表面がそれ以外の領域における半導体基板１２の表面よりも少し持ち上がっている構造の方がさらにリーク電流が小さくなるので、性能の良好な撮像素子を実現することができる。その理由は、絶縁膜４の端部の下における半導体基板１２に小さなストレスがあり、その部分をエッチングして取り除くためである。その実現方法は、後述する製造工程によって半導体基板１２の表面を酸化する等の方法によって実現することができる。
【００２０】
その後、図１０に示すように、レジスト１４を絶縁膜４から除去する。そして、３回のイオン注入を行い、図８を参照して前述したＬＯＣＯＳ素子分離構造と同様に３回のイオン注入を行う。
【００２１】
【特許文献１】
特開平１１−１８６３７７号公報
【００２２】
【発明が解決しようとする課題】
半導体製造技術における微細化が進むと、半導体の表面における凹凸が微細加工の面において問題となる。具体的には素子分離構造を形成した後にポリシリコンゲート電極を微細加工によって形成するときに問題となる。そのため、０．２５マイクロメータ（μｍ）プロセスにおいては、絶縁膜４の厚さを２００ナノメータ（ｎｍ）以下にする必要があり、０．１８マイクロメータ（μｍ）プロセスでは１５０ナノメータ（ｎｍ）以下にする必要がある。
【００２３】
このように薄い絶縁膜４の上から、前述した図８および図１０と同様に閾値制御層１０３、パンチスルーストップ層１０４およびウェル層１０５を形成すると以下に述べる問題が発生する。
【００２４】
まず、閾値制御層１０３は半導体基板１２の表面近くに浅く形成するので問題は発生しない。そして、ウェル層１０５も半導体基板１２の深い位置に形成するので問題は発生しない。問題が発生するのは、パンチスルーストップ層１０４であって、加速電圧を低くすると後に形成するトランジスタのソース／ドレイン層１０８がパンチスルーストップ層１０４と図１０に示すように接触する。このため、低い電圧であってもソース／ドレイン層１０８とパンチスルーストップ層１０４とがブレークダウンする。その結果、トランジスタの動作電圧を確保することができない。
【００２５】
一方、加速電圧を高くしてパンチスルーストップ層１０４をより深い位置に形成すると、絶縁膜４が形成された素子分離領域における半導体基板１２の表面とパンチスルーストップ層１０４との間に隙間２０１が形成される。このため、この隙間２０１を通ってリーク電流が流れる。その結果、絶縁膜４が素子分離の機能を果たさなくなるという問題がある。
【００２６】
本発明の目的は、ソースドレイン層とパンチスルーストップ層との耐圧が高く、かつ隣接するソースドレイン層の間にリーク電流が流れない半導体装置およびその製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
本発明に係る半導体装置は、所定の間隔を空けて半導体基板に形成された第１トランジスタおよび第２トランジスタを具備しており、前記第１トランジスタは、前記半導体基板の表面上に形成された第１ゲート電極と、前記第１ゲート電極の両脇において前記半導体基板の表面に露出するようにそれぞれ形成された第１ソースドレイン層とを有しており、前記第２トランジスタは、前記半導体基板の表面上に形成された第２ゲート電極と、前記第２ゲート電極の両脇において前記半導体基板の表面に露出するようにそれぞれ形成された第２ソースドレイン層とを有しており、前記第１ソースドレイン層と前記第２ソースドレイン層との間において前記半導体基板の表面上に形成された絶縁膜をさらに具備しており、前記半導体基板には、前記第１ソースドレイン層との間、および前記第２ソースドレイン層との間においてブレイクダウンがそれぞれ発生しない程度に深い位置に形成されたパンチスルーストッパ層が、前記第１ソースドレイン層と前記第２ソースドレイン層との間においてリーク電流が流れない程度に前記絶縁膜に近づくように形成されていることを特徴とする。
【００２８】
本発明に係る半導体装置の製造方法は、絶縁膜の上に誘電体膜が積層された積層パターンを半導体基板の表面上に形成する積層パターン形成工程と、前記半導体基板の表面に露出するように閾値制御層を形成するために、前記積層パターンをマスクとして第１加速電圧によって前記半導体基板へイオンを注入する低加速イオン注入工程と、前記閾値制御層よりも深い位置にパンチスルーストッパ層を形成するために、前記積層パターンをマスクとして前記第１加速電圧よりも高い第２加速電圧によって前記半導体基板へイオンを注入する中加速イオン注入工程と、前記パンチスルーストッパ層よりも深い位置にウェル層を形成するために、前記積層パターンをマスクとして前記第２加速電圧よりも高い第３加速電圧によって前記半導体基板へイオンを注入する高加速イオン注入工程と、前記高加速イオン注入工程の後で、前記誘電体膜を除去する除去工程と、前記除去工程の後で、第１トランジスタと第２トランジスタとを前記絶縁膜を挟むように形成するトランジスタ形成工程とを包含することを特徴とする。
【００２９】
【発明の実施の形態】
本実施の形態に係る半導体装置においては、第１ソースドレイン層との間、および第２ソースドレイン層との間においてブレイクダウンがそれぞれ発生しない程度に深い位置に形成されたパンチスルーストッパ層が、第１ソースドレイン層と第２ソースドレイン層との間においてリーク電流が流れない程度に絶縁膜に近づくように形成されている。このため、第１ソースドレイン層および第２ソースドレイン層とパンチスルーストッパ層との間にブレイクダウンが発生せず、第１ソースドレイン層と第２ソースドレイン層との間においてリーク電流が流れない。その結果、ソースドレイン層とパンチスルーストッパ層との耐圧が高く、互いに隣接するトランジスタのソースドレイン層との間にリーク電流が流れない素子分離構造を備えた半導体装置を得ることができる。
【００３０】
この実施の形態では、前記第１ゲート電極の下側と前記第２ゲート電極の下側とには、閾値制御層が前記半導体基板の表面に露出するようにそれぞれ形成されていることが好ましい。
【００３１】
前記パンチスルーストッパ層の下側には、ウェル層が前記パンチスルーストッパ層に沿うように形成されていることが好ましい。
【００３２】
前記半導体基板は、シリコン（Ｓｉ）基板によって構成されていることが好ましい。
【００３３】
前記絶縁膜は、酸化膜によって構成されていることが好ましい。
【００３４】
前記絶縁膜の厚みは、２００ナノメータ（ｎｍ）以下になっていることが好ましい。
【００３５】
前記パンチスルーストッパ層は、前記絶縁膜の下側に形成された絶縁膜パンチスルーストッパ部と、前記第１および前記第２トランジスタの下側に形成されたトランジスタパンチスルーストッパ部とを有していることが好ましい。
【００３６】
前記トランジスタパンチスルーストッパ部は、前記絶縁膜パンチスルーストッパ部よりも深い位置に形成されていることが好ましい。
【００３７】
前記トランジスタパンチスルーストッパ部が形成された深さと前記絶縁膜パンチスルーストッパ部が形成された深さとの間の差は、前記絶縁膜の厚みよりも大きくなっていることが好ましい。
【００３８】
前記ウェル層は、前記絶縁膜の下側に形成された絶縁膜ウェル層と、前記第１および前記第２トランジスタの下側に形成されたトランジスタウェル層とを有していることが好ましい。
【００３９】
前記トランジスタウェル層は、前記絶縁膜ウェル層よりも深い位置に形成されていることが好ましい。
【００４０】
前記トランジスタウェル層が形成された深さと前記絶縁膜ウェル層が形成された深さとの間の差は、前記絶縁膜の厚みよりも大きくなっていることが好ましい。
【００４１】
前記ウェル層は、前記絶縁膜の下側に形成された絶縁膜ウェル層と、前記第１および前記第２トランジスタの下側に形成されたトランジスタウェル層とを有しており、前記トランジスタパンチスルーストッパ部の下端の位置は、前記絶縁膜ウェル層の上端の位置よりも深い位置になっていることが好ましい。
【００４２】
前記絶縁膜に対向する前記半導体基板の表面の位置は、前記トランジスタが形成された前記半導体基板の表面の位置よりも高い位置または同じ位置になっていることが好ましい。
【００４３】
本実施の形態に係る半導体装置の製造方法においては、閾値制御層よりも深い位置にパンチスルーストッパ層を形成するために、積層パターンをマスクとして第１加速電圧よりも高い第２加速電圧によって半導体基板へイオンを注入する中加速イオン注入工程が実行される。このため、第１ソースドレイン層との間、および第２ソースドレイン層との間においてブレイクダウンがそれぞれ発生しない程度に深い位置に形成されたパンチスルーストッパ層を、第１ソースドレイン層と第２ソースドレイン層との間においてリーク電流が流れない程度に絶縁膜に近づくように形成することができる。従って、第１ソースドレイン層および第２ソースドレイン層とパンチスルーストッパ層との間にブレイクダウンが発生せず、第１ソースドレイン層と第２ソースドレイン層との間においてリーク電流が流れない。その結果、ソースドレイン層とパンチスルーストッパ層との耐圧が高く、互いに隣接するトランジスタのソースドレイン層との間にリーク電流が流れない素子分離構造を備えた半導体装置を製造することができる。
【００４４】
この実施の形態では、前記積層パターン形成工程は、前記半導体基板の表面上に前記絶縁膜と前記誘電体膜とをこの順番に形成する工程と、写真蝕刻法によってレジストパターンを前記誘電体膜上に形成する工程と、前記積層パターンを形成するために前記レジストパターンをマスクとして前記誘電体膜と前記絶縁膜とをエッチングする工程と、前記エッチングする工程の後で、前記レジストパターンを除去する工程を含んでいることが好ましい。
【００４５】
前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記絶縁膜の厚みｔ１と、前記誘電体膜の厚みｔ２とは、ｔ２＝Ｒｐ（ｐｓ）−ｔ１なる関係式を実質的に満足することが好ましい。
【００４６】
前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記飛程のばらつきΔＲｐ（ｐｓ）と、前記絶縁膜の厚みｔ１と、前記誘電体膜の厚みｔ２とは、ｔ２＝Ｒｐ（ｐｓ）−ΔＲｐ（ｐｓ）−ｔ１なる関係式を実質的に満足することが好ましい。
【００４７】
前記高加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｗ）と、前記飛程のばらつきΔＲｐ（ｐｗ）と、前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記飛程のばらつきΔＲｐ（ｐｓ）と、前記絶縁膜の厚みｔ１と、前記誘電体膜の厚みｔ２とは、Ｒｐ（ｐｓ）＋ΔＲｐ（ｐｓ）＞Ｒｐ（ｐｗ）＋ΔＲｐ（ｐｗ）−ｔ１−ｔ２なる関係式を実質的に満足することが好ましい。
【００４８】
前記中加速イオン注入工程において前記半導体基板へ注入される前記イオンの飛程Ｒｐ（ｐｓ）と、前記飛程のばらつきΔＲｐ（ｐｓ）と、前記半導体基板上に形成されるソースドレイン拡散層の厚さｘｓｄとは、Ｒｐ（ｐｓ）−ΔＲｐ（ｐｓ）＞ｘｓｄなる関係式を満足することが好ましい。
【００４９】
前記絶縁膜の厚みは、２００ナノメータ（ｎｍ）以下になっていることが好ましい。
【００５０】
以下、図面を参照して本発明の実施の形態を説明する。
【００５１】
図１は、本実施の形態に係る半導体装置の構成を示す断面図である。半導体装置は、シリコン（Ｓｉ）基板によって構成された半導体基板１２を備えている。半導体基板１２には、トランジスタ９および９Ａが所定の間隔を空けて形成されている。トランジスタ９は、半導体基板１２の表面上に形成されたゲート電極１０と、ゲート電極１０の両脇において半導体基板１２の表面に露出するようにそれぞれ形成されたソースドレイン層１１とを有しており、トランジスタ９Ａは、半導体基板１２の表面上に形成されたゲート電極１０Ａと、ゲート電極１０Ａの両脇において半導体基板１２の表面に露出するようにそれぞれ形成されたソースドレイン層１１Ａとを有している。
【００５２】
ソースドレイン層１０とソースドレイン層１１Ａとの間における半導体基板１２の表面上には、酸化膜によって構成された絶縁膜４が２００ナノメータ（ｎｍ）の厚みに形成されている。
【００５３】
ゲート電極１０の下側とゲート電極１０Ａの下側とには、閾値制御層２が半導体基板１２の表面に露出するようにそれぞれ形成されている。
【００５４】
半導体基板１２には、ソースドレイン層１０との間、およびソースドレイン層１０Ａとの間においてブレイクダウンがそれぞれ発生しない程度に深い位置に配置されたパンチスルーストッパ層１が、ソースドレイン層１０とソースドレイン層１０Ａとの間においてリーク電流が流れない程度に絶縁膜４に近づくように形成されている。
【００５５】
パンチスルーストッパ層１は、絶縁膜４の下側に形成された絶縁膜パンチスルーストッパ部５と、トランジスタ９および９Ａの下側に形成されたトランジスタパンチスルーストッパ部６とを有している。トランジスタパンチスルーストッパ部６は、絶縁膜パンチスルーストッパ部５よりも深い位置に形成されている。トランジスタパンチスルーストッパ部６が形成された深さと絶縁膜パンチスルーストッパ部５が形成された深さとの間の差は、絶縁膜４の厚みよりも大きくなっている。
【００５６】
パンチスルーストッパ層１の下側には、ウェル層３がパンチスルーストッパ層１に沿うように形成されている。ウェル層３は、絶縁膜４の下側に形成された絶縁膜ウェル層７と、トランジスタ９および９Ａの下側に形成されたトランジスタウェル層８とを有している。トランジスタウェル層８は、絶縁膜ウェル層７よりも深い位置に形成されている。トランジスタウェル層８が形成された深さと絶縁膜ウェル層７が形成された深さとの間の差は、絶縁膜４の厚みよりも大きくなっている。
【００５７】
トランジスタパンチスルーストッパ部６の下端の位置は、絶縁膜ウェル層７の上端の位置よりも深い位置になっている。
【００５８】
絶縁膜４に対向する半導体基板１２の表面の位置は、トランジスタ９および９Ａが形成された半導体基板１２の表面の位置よりも高い位置または同じ位置になっている。
【００５９】
このように構成された半導体装置は、以下のようにして製造される。図２ないし図５は、本実施の形態に係る半導体装置の製造方法を示す断面図である。
【００６０】
図２を参照すると、まず、半導体基板１２の表面上に絶縁膜４と誘電体膜１４とをこの順番に形成する。誘電体膜１４は、ＳｉＮ窒化膜によって構成することが有効である。そして、写真蝕刻法によってレジストパターン１５を誘電体膜１４上に所定のパターンに形成する。
【００６１】
図３を参照すると、次に、絶縁膜４と誘電体膜１４とによって構成される積層パターン１３を形成するためにレジストパターン１５をマスクとして誘電体膜１４をドライエッチングした後、ドライエッチングまたはウェットエッチングまたはその両方を使って絶縁膜４をエッチングする。その後、レジストパターン１５を誘電体膜１４の上から除去する。
【００６２】
図４を参照すると、次に、半導体基板１２の表面に露出するように閾値制御層２を形成するために、積層パターン１３をマスクとして第１加速電圧によって半導体基板１２へイオンを注入する。
【００６３】
そして、閾値制御層２よりも深い位置にパンチスルーストッパ層１を形成するために、積層パターン１３をマスクとして第１加速電圧よりも高い第２加速電圧によって半導体基板１２へイオンを注入する。
【００６４】
誘電体膜１４は、誘電体膜１４の厚みｔ２が、第２加速電圧によって半導体基板１２へ注入されるイオンの飛程Ｒｐ（ｐｓ）と、絶縁膜４の厚みｔ１とに対して、
ｔ２＝Ｒｐ（ｐｓ）−ｔ１  …（式１）
なる関係式を実質的に満足するように形成されている。
【００６５】
このような厚みに誘電体膜１４を形成すると、パンチスルーストップ層１における最も濃度の高い部分が素子分離部の半導体基板１２の表面に露出する。
【００６６】
中加速イオン注入工程において半導体基板１２へ注入されるイオンの飛程Ｒｐ（ｐｓ）と、飛程のばらつきΔＲｐ（ｐｓ）と、半導体基板１２上に形成されるソースドレイン電極１１および１１Ａの厚さｘｓｄとは、
Ｒｐ（ｐｓ）−ΔＲｐ（ｐｓ）＞ｘｓｄ  …（式２）
なる関係式を満足するようになっている。パンチスルーストップ層１とソースドレイン電極１１および１１Ａとの耐圧を十分に大きくするためである。
【００６７】
次に、パンチスルーストッパ層１よりも深い位置にウェル層３を形成するために、積層パターン１３をマスクとして第２加速電圧よりも高い第３加速電圧によって半導体基板１２へイオンを注入する。
【００６８】
絶縁膜４の厚さと誘電体膜１４の厚さとの和が厚すぎると、素子分離領域とそれ以外の領域との間におけるパンチスルーストップ層１の段差が大きくなり、パンチスルーストップ層１が段切れしてしまうおそれがある。このため、パンチスルーストップ層１が段切れしないように、素子分離領域における絶縁膜ウェル層７とトランジスタ領域におけるトランジスタパンチスルーストップ層６をつなぐ。
【００６９】
その場合は、誘電体膜１４は、誘電体膜１４の厚みｔ２が、高加速イオン注入工程において半導体基板１２へ注入されるイオンの飛程Ｒｐ（ｐｗ）と、この飛程のばらつきΔＲｐ（ｐｗ）と、中加速イオン注入工程において半導体基板１２へ注入されるイオンの飛程Ｒｐ（ｐｓ）と、飛程のばらつきΔＲｐ（ｐｓ）と、絶縁膜４の厚みｔ１とに対して、
Ｒｐ（ｐｓ）＋ΔＲｐ（ｐｓ）＞Ｒｐ（ｐｗ）＋ΔＲｐ（ｐｗ）−ｔ１−ｔ２…（式３）
なる関係式を実質的に満足するように形成すればよい。
【００７０】
図５を参照すると、次に、誘電体膜１４を絶縁膜４の上から除去する。次に、トランジスタ９および９Ａを絶縁膜４を挟むように形成する。
【００７１】
このように、絶縁層４と誘電体膜１４との２つの層を通して素子分離領域とそれ以外のトランジスタ領域とをイオン注入で打ち分けるので、ソースドレイン層との耐圧が高くかつ素子分離領域におけるリーク電流を抑圧することができる。
【００７２】
以上のように本実施の形態によれば、ソースドレイン層１１との間、およびソースドレイン層１１Ａとの間においてブレイクダウンがそれぞれ発生しない程度に深い位置に形成されたパンチスルーストッパ層１が、ソースドレイン層１１とソースドレイン層１１Ａとの間においてリーク電流が流れない程度に絶縁膜４に近づくように形成されている。このため、ソースドレイン層１１およびソースドレイン層１１Ａとパンチスルーストッパ層１との間にブレイクダウンが発生せず、ソースドレイン層１１とソースドレイン層１１Ａとの間においてリーク電流が流れない。その結果、ソースドレイン層１１および１１Ａとパンチスルーストッパ層１との耐圧が高く、互いに隣接するトランジスタ９および９Ａのソースドレイン層１１および１１Ａとの間にリーク電流が流れない素子分離構造を備えた半導体装置を得ることができる。
【００７３】
なお、第２加速電圧によって半導体基板１２へ注入されるイオンの飛程Ｒｐ（ｐｓ）と、飛程のばらつきΔＲｐ（ｐｓ）と、絶縁膜の厚みｔ１と、誘電体膜１４の厚みｔ２とは、
ｔ２＝Ｒｐ（ｐｓ）−ΔＲｐ（ｐｓ）−ｔ１
なる関係式を実質的に満足するようになっていてもよい。このように誘電体膜１４を形成すると、パンチスルーストップ層１の上端が素子分離部の半導体基板１２の表面に近づく。
【００７４】
【発明の効果】
以上のように本発明によれば、ソースドレイン層とパンチスルーストップ層との耐圧が高く、かつ隣接するソースドレイン層の間にリーク電流が流れない半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る半導体装置の構成を示す断面図
【図２】本実施の形態に係る半導体装置の製造方法を示す断面図
【図３】本実施の形態に係る半導体装置の製造方法を示す断面図
【図４】本実施の形態に係る半導体装置の製造方法を示す断面図
【図５】本実施の形態に係る半導体装置の製造方法を示す断面図
【図６】従来の半導体装置の構成を示す回路図
【図７】従来の半導体装置の動作を説明するための断面図
【図８】従来の半導体装置の構成を示す断面図
【図９】従来の他の半導体装置の製造方法を示す断面図
【図１０】従来の他の半導体装置の製造方法を示す断面図
【符号の説明】
１  パンチスルーストッパ層
２  閾値制御層
３  ウェル層
４  絶縁膜
５  絶縁膜パンチスルーストッパ層
６  トランジスタパンチスルーストッパ層
７  絶縁膜ウェル層
８  トランジスタウェル層
９  トランジスタ
１０  ゲート電極
１１  ソースドレイン電極
１２  半導体基板
１３  積層パターン
１４  誘電体膜
１５  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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