(57)【要約】【課題】半導体基板の表面に堆積される層間絶縁膜の基板表面への埋め込みに際して、空乏領域が発生せず、製造時間が増加しない半導体装置の製造方法を得る。【解決手段】シリコン基板２上にゲート絶縁膜３を介してパターン化されたゲート電極１を形成し、このゲート電極１を含むシリコン基板２上にボロン及びリンを含有する第１のシリコン酸化膜４をＣＶＤ法により成膜した後、第１のシリコン酸化膜４を熱処理によりリフローし、さらに第１のシリコン酸化膜４の成膜条件に比べて反応生成ガスのオゾン流量を多くすると共に成膜温度を高くした成膜条件により第２のシリコン酸化膜５をＣＶＤ法により成膜して、第１のシリコン酸化膜４及び第２のシリコン酸化膜５を有する層間絶縁膜を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してパターン化されたゲート電極を形成する工程、上記ゲート電極を含む上記半導体基板上にボロン及びリンを含有する第一の絶縁膜をＣＶＤ法により成膜する工程、上記第一の絶縁膜を熱処理によりリフローする工程、及び上記第一の絶縁膜を成膜する工程に比べて反応生成ガスのオゾン流量を多くすると共に成膜温度を高くした成膜条件により上記第一の絶縁膜上に第二の絶縁膜をＣＶＤ法により成膜する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を介してパターン化されたゲート電極を形成する工程、上記ゲート電極を含む上記半導体基板上にボロン及びリンを含有する第一の絶縁膜を成膜する工程、上記第一の絶縁膜を熱処理によりリフローする工程、及び上記第一の絶縁膜上に上記第一の絶縁膜よりもボロンの含有量を少なくした第二の絶縁膜を成膜する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜を介してパターン化されたゲート電極を形成する工程、上記ゲート電極を含む上記半導体基板上に第一の絶縁膜を成膜する工程、上記第一の絶縁膜を熱処理によりリフローする工程、上記第一の絶縁膜を不活性ガスを用いてスパッタエッチングする工程、及び上記第一の絶縁膜上に第二の絶縁膜を成膜する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介してパターン化されたゲート電極を形成する工程、上記ゲート電極を含む上記半導体基板上に第一の絶縁膜を成膜する工程、上記第一の絶縁膜にボロン及びリンのイオン注入を行う工程、上記第一の絶縁膜を熱処理によりリフローする工程、及び上記第一の絶縁膜上に第二の絶縁膜を成膜する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介してパターン化されたゲート電極を形成する工程、上記ゲート電極を含む上記半導体基板上に第一の絶縁膜を成膜する工程、上記第一の絶縁膜をレーザ光の照射によりリフローする工程、及び上記第一の絶縁膜上に第二の絶縁膜を成膜する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、特に大規模集積回路装置において発生しやすい埋め込み不良をなくした層間絶縁膜を形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
現在、ＬＳＩなどの大規模化とともに、ＭＯＳトランジスタを初めとする半導体素子の微細化が必須の技術となっている。微細化により、ＭＯＳトランジスタのゲート電極相互間の間隔が減少し、半導体基板の表面において堆積される層間絶縁膜の基板表面への埋め込みに必要となる領域が狭くなることが想定される。ボロン、リン等を含むシリコン酸化膜が絶縁膜として用いられる従来の半導体装置では、素子の微細化に伴う回路パターンのアスペクト比（パターンピッチに対する膜厚の比）が増加するにともない、高アスペクト比における埋め込みを行う必要が生じる。
従来の層間絶縁膜の製造方法においては、基板上にゲート絶縁膜を介して形成されたゲート電極上に、ＣＶＤ法によりボロン、リン等を含むシリコン酸化膜を形成し、最後に熱処理によりシリコン酸化膜をリフローさせて、表面の凹凸及び埋め込み不良の改善を行っていた。
【０００３】
【特許文献１】
特開平１１−２２００２４号公報（第３〜４頁、図１）
【０００４】
【発明が解決しようとする課題】
しかし、従来の埋め込み方法によっては、埋め込み幅の減少により完全な埋め込み性が得られず、埋め込み不良による空乏領域（ボイド）が発生する現象が発生する。このような埋め込み特性不良の発生は、層間絶縁膜における配線層と活性領域とのコンタクトの絶縁不良が発生するという問題点があり、高集積化の問題点の一つとしてあげられている。
高アスペクト比での埋め込み特性を得るためには、熱処理温度を上げるか絶縁膜として用いられているシリコン酸化膜中のボロン、リンなどの含有量を増やす必要がある。これは、ボロン、リンなどを含む場合は、シリコン酸化膜のリフロー特性が優れるからであるが、前者は、素子内の不純物分布に影響を与え、後者は、リンについては耐湿性を劣化させるという問題点、ボロンは素子の微細化によりソフトエラーに影響を及ぼすという問題等がある。
【０００５】
また、成膜条件の変更、例えば、反応生成ガス流量を変更することにより、従来の手法でも、多少のカバレジの改善が可能ではあるが、層間絶縁膜の生成速度が非常におそく、成膜完了までに非常に多くの時間を費やすために、半導体装置の製造に時間がかかるという問題点がある。
従って、将来技術としては、ボロン、リンなどを含まないシリコン酸化膜の適用、さらには層間絶縁膜の形成においては、成膜時間の短縮が望まれている。
【０００６】
特許文献１では、この問題に対処するために、（１）下部配線の表面層を高品位緻密性シリコン酸化膜で保護し、（２）配線パターンの配線間の溝部に開口部が閉じられる段階の前までシリコン酸化膜を主体とする膜を充填し、（３）上層絶縁膜のオーバーハング部をプラズマ化学エッチングして、開口部を確保し、（４）この開口部に再度シリコン酸化膜を主体とする膜を充填し、必要に応じて再度（３）（４）の工程を繰返すようにしている。
【０００７】
しかしながら、特許文献１による製造方法では、一層目のシリコン酸化膜をプラズマ化学エッチングするために、オーバーエッチによる損傷を与える可能性があり、また、連続処理がしにくいという問題点がある。
【０００８】
この発明は、上述のような問題点を解決するためになされたものであり、半導体基板の表面に堆積される層間絶縁膜の基板表面への埋め込みに際して、空乏領域が発生せず、成膜時間が増加しない半導体装置の製造方法を得ることを目的にしている。
【０００９】
【課題を解決するための手段】
この発明に係わる半導体装置の製造方法においては、半導体基板上にゲート絶縁膜を介してパターン化されたゲート電極を形成する工程、ゲート電極を含む半導体基板上にボロン及びリンを含有する第一の絶縁膜をＣＶＤ法により成膜する工程、第一の絶縁膜を熱処理によりリフローする工程、及び第一の絶縁膜を成膜する工程に比べて反応生成ガスのオゾン流量を多くすると共に成膜温度を高くした成膜条件により第一の絶縁膜上に第二の絶縁膜をＣＶＤ法により成膜する工程を含むものである。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による半導体装置の製造方法を示す図である。
図１において、ゲート電極１は、半導体基板２上にゲート絶縁膜３を介して形成されている。ゲート電極１上には、第１のシリコン酸化膜４（第一の絶縁膜）及び第１のシリコン酸化膜４上に第２のシリコン酸化膜５（第二の絶縁膜）が形成されている。
【００１１】
次に、実施の形態１による半導体装置の製造方法について説明する。
まず、図１（ａ）に示されるように、半導体基板２上にシリコン酸化膜、窒素膜等のゲート絶縁膜３の形成を行った後、ゲート電極１を、写真製版・エッチング法によりパターニングして形成する。ここで、ゲート電極１としては、ポリシリコン、金属等が用いられる。次に、場合によっては、ゲートの側壁酸化膜であるサイドウオールを、シリコン酸化膜、窒素膜等で形成するが、実施の形態１においては、便宜上ゲート電極とその上に形成される層間絶縁膜とについてのみ示す。
次に、図１（ｂ）に示されるように、ゲート電極及び基板表面を覆って全面に第１の層間絶縁膜としてボロン、リン等を含む第１のシリコン酸化膜４を、ゲート電極１間の側面を接触させない厚さで、ＣＶＤ法により成膜する。ここで、第１のシリコン酸化膜４の成膜条件としては、後に述べる第２の成膜条件と比較して、反応生成ガス流量を少なく、かつ、成膜温度を低くした条件を特徴とし、例として、ＢＰＴＥＯＳについて埋め込む場合においては、低Ｏ３温度及び低温度条件下での成膜条件が挙げられる。これにより、第１のシリコン酸化膜４は、下地の表面材質に依存せずに等方的に成膜される。
次に、熱処理を施して、第１のシリコン酸化膜４をリフローさせて、表面の凹凸をなくす。
【００１２】
次に、図１（ｃ）に示されるように、第１のシリコン酸化膜４上全面に第２のシリコン酸化膜５を、第１のシリコン酸化膜４の成膜時と同様のＣＶＤ法により成膜する。ここで、第２の成膜物質においては、第１の成膜条件と比較して、反応生成ガス流量を多く、かつ、成膜温度を高くした条件、例えば第１の層間絶縁膜の成膜条件において述べたＢＰＴＥＯＳと比較して述べると、高Ｏ３温度及び高温度条件下での成膜条件が挙げられる。第２のシリコン酸化膜５は、これらの成膜条件により成膜時に膜自身が流動して良好なカバレジで下地段差を埋め込み、膜質も緻密で良好な膜を形成する。
最後に、熱処理を施して、第１のシリコン酸化膜及び第２のシリコン酸化膜５をリフローさせて、表面の凹凸をなくし、かつ第１及び第２のシリコン酸化膜の密着性を高める。実施の形態１においては、２段階によって、ボイドの残存しない層間絶縁膜を形成しているが、成膜の層間絶縁膜形成過程が２段階以上の多段階であってもかまわない。
【００１３】
以上のように、実施の形態１によれば、ボイドが残存しない緻密で良好な層間絶縁膜が形成できることにより、大規模集積回路における回路パターンの微細化、さらには層間絶縁膜の成膜に要する時間の短縮が得られる効果がある。
【００１４】
実施の形態２．
図２は、この発明の実施の形態２による半導体装置の製造方法を示す図である。
図２において、１〜３は、図１におけるものと同一のものである。ゲート電極１上には、第１のシリコン酸化膜６（第一の絶縁膜）及び第１のシリコン酸化膜６上に第２のシリコン酸化膜７（第二の絶縁膜）が形成されている。
【００１５】
次に、実施の形態２による半導体装置の製造方法について説明する。
まず、図２（ａ）に示されるように、実施の形態１の製造方法と同様の手法により、半導体基板２上にゲート電極１を形成する。次に、図２（ｂ）に示されるように、ゲート電極１及び半導体基板２表面を覆って全面に第１の層間絶縁膜としてボロン、リンをそれぞれ３〜７重量％含む第１のシリコン酸化膜６を、ゲート電極１間の側面を接触させない厚さで、ＣＶＤ法により成膜する。ここで第１のシリコン酸化膜６の成膜条件としては、後に述べる第２のシリコン酸化膜７の成膜条件よりボロン、リンの流量を多くすることにより、ボロン、リン濃度の多いＢＰＴＥＯＳを形成することを特徴とする。これにより、第１のシリコン酸化膜６は、下地の表面材質に依存せずに等方的に成膜される。
次に、熱処理を施して、第１のシリコン酸化膜６をリフローさせて表面の凹凸をなくす。このときボロンの含有量が多いため、リフロー特性に優れたものになっている。
【００１６】
次に、図２（ｃ）に示されるように、第１のシリコン酸化膜６上全面に、第２のシリコン酸化膜７を、第１のシリコン酸化膜６の成膜時と同様のＣＶＤ法により成膜する。ここで、第２のシリコン酸化膜７の成膜物質を、第１の成膜条件と比較して、ボロン及びリン濃度を少なくする条件、あるいはボロン及びリンを含まない条件にして成膜する。
最後に、熱処理を施して、第１のシリコン酸化膜６及び第２のシリコン酸化膜７をリフローさせて表面の凹凸をなくし、かつ第１及び第２のシリコン酸化膜の密着性を高める。実施の形態２においては、２段階により、ボイドの残存しない層間絶縁膜を形成しているが、成膜の層間絶縁膜形成過程が２段階以上の多段階で、さらには連続的にボロン、リンの濃度を変化させる条件であってもかまわない。
【００１７】
以上のように、実施の形態２によれば、シリコン酸化膜中のボロン、リン濃度を一層目と二層目で変えることにより、従来技術で述べたような同じ濃度のボロン、リンを含むシリコン酸化膜と比較して、ボロン及びリン濃度を減らすことが可能であり、かつ、ボロン、リンを含まないシリコン酸化膜において、発生が懸念されるボイドが残存しない緻密で良好な層間絶縁膜が形成できることにより、大規模集積回路における回路パターンの微細化が得られる効果がある。
【００１８】
実施の形態３．
図３は、この発明の実施の形態３による半導体装置の製造方法を示す図である。
図３において、１〜３は、図１におけるものと同一のものである。ゲート電極１上には、第１のシリコン酸化膜８（第一の絶縁膜）及び第１のシリコン酸化膜８を不活性ガス９によりスパッタエッチングした後、第１のシリコン酸化膜８上に第２のシリコン酸化膜１０（第二の絶縁膜）が形成されている。
【００１９】
次に、実施の形態３による半導体装置の製造方法について説明する。
まず、図３（ａ）に示されるように、実施の形態１の製造方法と同様の手法により半導体基板上２にゲート電極１を形成する。次に、図３（ｂ）に示されるように、ゲート電極１を覆って全面に第１のシリコン酸化膜８を、ゲート電極・ゲート電極間の側面を接触させない厚さで、ＣＶＤ法により成膜する。これにより第１のシリコン酸化膜８は、下地の表面材質に依存せずに等方的に成膜される。
次に、熱処理を施して、第１のシリコン酸化膜８をリフローさせて表面の凹凸をなくす。
次に、図３（ｃ）に示されるように、低真空化での不活性ガスを主成分にした不活性ガス９を用い、基板表面からの一定の角度にスパッタエッチングを行う。ここで、スパッタエッチングは、ゲート電極１の側壁部分に積極的にエッチングが行える角度が望ましい。スパッタエッチングによって、図３（ｄ）に示されるように、第１のシリコン酸化膜８の形成時に発生した、空間部を埋め込みが容易な断面形態に変えることができることにより、以下で述べる第２のシリコン酸化膜１０の埋め込み形成が容易となる。
【００２０】
次に、図３（ｅ）に示されるように、第２のシリコン酸化膜１０を第１の成膜条件と同様に形成する。第２のシリコン酸化膜１０は、成膜前にスパッタエッチングを行っているために、下地を形成する第１のシリコン酸化膜８が埋め込みの容易な形状を形成しており、良好なカバレジで下地段差を埋め込むことが可能であり、膜質も緻密で良質な膜を形成することができる。スパッタエッチングは、不活性ガスを用いるので、連続処理しやすい。
最後に、熱処理を施して、第１のシリコン酸化膜８及び第２のシリコン酸化膜１０をリフローさせて表面の凹凸をなくし、かつ第１及び第２のシリコン酸化膜の密着性を高める。
【００２１】
以上のように、実施の形態３によれば、第１のシリコン酸化膜形成後で、かつ、第２のシリコン酸化膜の形成前に不活性ガスを用いたスパッタエッチングを行うことにより、ボイドが残存しない緻密で良好な層間絶縁膜が形成でき、大規模集積回路における回路パターンの微細化が得られる効果がある。
また、不活性ガスを用いたスパッタエッチングによるので、連続処理しやすいという効果がある。
【００２２】
実施の形態４．
図４は、この発明の実施の形態４による半導体装置の製造方法を示す図である。
図４において、１〜３、８、１０は図３におけるものと同一のものである。第１のシリコン酸化膜８は、低エネルギーの不純物イオン１１がイオン注入されている。
【００２３】
次に、実施の形態４による半導体装置の製造方法について説明する。
まず、図４（ａ）に示されるように、実施の形態１の製造方法と同様の手法により、半導体基板２にゲート電極１を形成する。次に、図４（ｂ）に示されるように、ゲート電極１を覆って全面に第１のシリコン酸化膜８（第一の絶縁膜）をゲート電極・ゲート電極間の側面を接触させない厚さで、ＣＶＤ法により成膜する。これにより第１のシリコン酸化膜８は、下地の表面材質に依存せずに等方的に成膜される。
次に、図４（ｃ）に示されるように、スパッタリングにより、ここでは例としてボロン、リン等の低エネルギーの不純物イオン１１の注入を行う。ここで、スパッタリングにより注入されるボロン及びリン等の不純物イオン１１は、シリコン酸化膜表面近傍に不純物形成されるようにエネルギー制御を行う。このとき注入されるボロン及びリンは、第２のシリコン酸化膜１０形成後の熱処理後にそれぞれ３〜７重量％の濃度になるようにする。
次に、熱処理を施して、第１のシリコン酸化膜８のリフローを行う。ここで第１のシリコン酸化膜８においては、表面近傍にボロン、リン等が形成されていることから、優れたリフロー特性を有し、図４（ｄ）に示されるように、リフロー時に空間部を埋め込みが容易な断面形態に変えることができる。
【００２４】
次に、図４（ｅ）に示されるように、第２のシリコン酸化膜１０（第二の絶縁膜）を、第１の成膜条件と同様に形成する。このときの第２のシリコン酸化膜１０のボロン及びリン濃度は、第１のシリコン酸化膜より少なくするか、またはボロン及びリンを含まないようにする。第２のシリコン酸化膜１０は、成膜前に第１のシリコン酸化膜８にスパッタリングによる不純物イオンの注入を行っているために、下地を形成する第１のシリコン酸化膜８が埋め込みの容易な形状を形成されており、良好なカバレジで下地段差を埋め込むことが可能であり、膜質も緻密で良質な膜を形成する。
最後に、熱処理を施して、第１のシリコン酸化膜８及び第２のシリコン酸化膜１０をリフローさせて表面の凹凸をなくし、かつ第１及び第２のシリコン酸化膜の密着性を高める。
【００２５】
以上のように、実施の形態４によれば、第１のシリコン酸化膜形成後にボロン、リン等の低エネルギー注入を行うことにより、従来技術で述べた方法で形成されたボロン、リンを含むシリコン酸化膜と比較して、ボロン及びリン濃度を減らすことが可能であり、かつ、ボロン、リンを含まないシリコン酸化膜において、発生が懸念されるボイドが残存しない緻密で良好な層間絶縁膜が形成できることにより、大規模集積回路における回路パターンの微細化が得られる効果がある。
【００２６】
実施の形態５．
図５は、この発明の実施の形態５による半導体装置の製造方法を示す図である。
図５において、１〜３、８、１０は図３におけるものと同一のものである。第１のシリコン酸化膜８は、レーザ１２によるリフローが行われている。
【００２７】
次に、実施の形態５による半導体装置の製造方法について説明する。
まず、図５（ａ）に示されるように、実施の形態１の製造方法と同様の手法により、半導体基板上２にゲート電極１を形成する。次に、図５（ｂ）に示されるように、ゲート電極１を覆って全面に第１のシリコン酸化膜８（第一の絶縁膜）を、ゲート電極・ゲート電極間の側面を接触させない厚さで、ＣＶＤ法により成膜する。これにより第１のシリコン酸化膜８は、下地の表面材質に依存せずに等方的に成膜される。
次に、熱処理を施して、第１のシリコン酸化膜８をリフローさせて表面の凹凸をなくす。ここで、熱処理を行うにあたり、実施の形態１では、基板全体を加熱することによりリフローを行っているが、ここでは、図５（ｃ）に示されるように、レーザ１２によりリフローを行う。この局所的にリフローできるレーザリフローを行うことにより、図５（ｄ）に示されるように、第１のシリコン酸化膜８の形成時に発生した空間部を、埋め込みが容易な断面形態に変えることができることにより、以下で述べる第２のシリコン酸化膜１０の埋め込み形成が容易となる。加えて、層間絶縁膜表面のみが加熱されることにより、素子内の不純物分布に影響を与えることなく、リフローすることが可能である。
【００２８】
次に、図５（ｅ）に示されるように、第２のシリコン酸化膜１０（第二の絶縁膜）を第１の成膜条件と同様に形成する。第２のシリコン酸化膜１０は、成膜前にレーザリフローが行われているために、下地を形成する第１のシリコン酸化膜８が埋め込みの容易な形状を形成しており、良好なカバレジで下地段差を埋め込むことが可能であり、膜質も緻密で良質な膜を形成することができる。
最後に、熱処理を施して、第１のシリコン酸化膜８及び第２のシリコン酸化膜１０をリフローさせて表面の凹凸をなくし、かつ第１及び第２のシリコン酸化膜の密着性を高める。
【００２９】
以上のように、実施の形態５によれば、第１のシリコン酸化膜の形成後で、第２のシリコン酸化膜の形成前にレーザリフローを行うことにより、ボイドが残存しない緻密で良好な層間絶縁膜が形成でき、大規模集積回路における回路パターンの微細化が得られる効果がある。
また、レーザリフローにより短時間でリフローを行うことができる。
【００３０】
【発明の効果】
この発明は、以上説明したように、半導体基板上にゲート絶縁膜を介してパターン化されたゲート電極を形成する工程、ゲート電極を含む半導体基板上にボロン及びリンを含有する第一の絶縁膜をＣＶＤ法により成膜する工程、第一の絶縁膜を熱処理によりリフローする工程、及び第一の絶縁膜を成膜する工程に比べて反応生成ガスのオゾン流量を多くすると共に成膜温度を高くした成膜条件により第一の絶縁膜上に第二の絶縁膜をＣＶＤ法により成膜する工程を含むので、回路パターンが微細化される大規模集積回路にあっても、ボイドが残存しない緻密で良好な層間絶縁膜を形成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造方法を示す図である。
【図２】この発明の実施の形態２による半導体装置の製造方法を示す図である。
【図３】この発明の実施の形態３による半導体装置の製造方法を示す図である。
【図４】この発明の実施の形態４による半導体装置の製造方法を示す図である。
【図５】この発明の実施の形態５による半導体装置の製造方法を示す図である。
【符号の説明】
１  ゲート電極、２  シリコン基板、３  ゲート絶縁膜、
４  第１のシリコン酸化膜、５  第２のシリコン酸化膜、
６  第１のシリコン酸化膜、７  第２のシリコン酸化膜、
８  第１のシリコン酸化膜、９  不活性ガス、１０  第２のシリコン酸化膜、
１１  低エネルギーの不純物イオン、１２  レーザ。
【図１】
2004247369.tif 000003
【図２】
2004247369.tif 000004
【図３】
2004247369.tif 000005
【図４】
2004247369.tif 000006
【図５】
2004247369.tif 000007