(57)【要約】【課題】低コストで、高精度のポリシリコン抵抗体を有する半導体装置の製造方法を提供する。【解決手段】ｐソース領域２３、２５、ｐドレイン領域２４、２６を形成するためと、ポリシリコンゲート電極２７、２８に導電性をもたせるためと、高精度ポリシリコン抵抗体２９を形成するために、ＢＦ２　を５０〜１００ｋｅＶの加速エネルギーで１〜５×１０１５ｃｍ−２のドーズ量で同時にイオン注入２２を行うことで、工程数を低減して、抵抗値の温度変動が３００ｐｐｍ／℃以下の高精度ポリシリコン抵抗体２９を得ることができる。【選択図】　　　　図４
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【特許請求の範囲】
【請求項１】
同一半導体基板上に厚いゲート酸化膜を有する高耐圧ＭＯＳトランジスタと薄いゲート酸化膜を有する低耐圧ＭＯＳトランジスタと回路抵抗用ポリシリコンとが形成された半導体装置の製造方法において、
高耐圧ＭＯＳトランジスタのゲート電極用ポリシリコンと回路抵抗用ポリシリコンと前記高耐圧ＭＯＳトランジスタのソース領域形成箇所とドレイン領域形成箇所とに、同一ドーズ量で同時にイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記高耐圧ＭＯＳトランジスタが、オフセット領域を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ドーズ量が、１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記回路抵抗用ポリシリコンの温度に対する抵抗値の変動量が３００ｐｐｍ／℃以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記オフセット領域のシート抵抗が、１ｋΩ／□〜１０ｋΩ／□であることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高耐圧ＭＯＳトランジスタのゲート電極用ポリシリコンに導電性を持たせるためのイオン注入と、Ｓ／Ｄ（ソース／ドレイン）領域形成のイオン注入と、高精度ポリシリコン抵抗体形成のイオン注入とを同時に行うことでプロセスの簡略化によるコストダウンを図ることができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
厚いゲート酸化膜と薄いゲート酸化膜を有する高耐圧および低耐圧ＭＯＳトランジスタと、高精度ポリシリコン抵抗体を形成した半導体装置において、このＭＯＳトランジスタのゲート電極はポリシリコンで形成され、導電性を持たせるために不純物がイオン注入でドープされる。また、この不純物ドープによってｐチャネル形ＭＯＳトランジスタにおいては、ゲートしきい値電圧を低下させることが知られている（例えば、特許文献１など）。また、このｐチャネル形ＭＯＳトランジスタのポリシリコンゲート電極に不純物をドープするイオン注入工程は、ポリシリコン抵抗体形成用のイオン注入工程とソース／ドレイン形成用のイオン注入工程の間に行うことで、それぞれの領域を最適ドープすることが知られている（例えば、特許文献２など）。つまり、ポリシリコン抵抗体とポリシリコンゲート電極を形成するイオン注入は別工程で行われる。
【０００３】
この厚いゲート酸化膜と薄いゲート酸化膜を有する高耐圧および低耐圧ＭＯＳトランジスタと、高精度ポリシリコン抵抗体を形成した半導体装置の製造方法について説明する。
この半導体装置は、低耐圧ＭＯＳトランジスタをシングルドレイン構造とし、高耐圧ＭＯＳトランジスタを、ゲートとソース及びドレイン間にＬＯＣＯＳ酸化層が形成され、ＬＯＣＯＳ酸化膜下部に低濃度の拡散層が形成されたオフセット構造を有する。このｎ型低濃度拡散層はｎ型オフセット領域、ｐ型低濃度拡散層はｐ型オフセット領域と通常呼ばれるものである。このｎオフセット領域およびｐオフセット領域のシート抵抗は１ｋΩ／□〜１０ｋΩ／□程度である。
【０００４】
図７〜図１２は、従来の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。ここでは、ＭＯＳトランジスタとしてＭＯＳＦＥＴを例として挙げた。
シリコン基板１上にｎウエル領域２、ｐウエル領域３を形成した後、これらのウエル領域に、高耐圧ＭＯＳＦＥＴのｎオフセット領域４、ｐオフセット領域５および素子間の分離耐圧を確保するため、これらのオフセット領域を取り囲むように高濃度拡散層のｐガード領域６、ｎガード領域７を形成する。尚、図中の１０１は高耐圧ｎチャネル形ＭＯＳＦＥＴの形成箇所、１０２は高耐圧ｐチャネル形ＭＯＳＦＥＴの形成箇所、１０３は高精度ポリシリコン抵抗体の形成箇所、１０４は低耐圧ｎチャネルＭＯＳＦＥＴの形成箇所、１０５は低耐圧ｐチャネルＭＯＳＦＥＴの形成箇所をそれぞれ示す（図７）。
【０００５】
つぎに、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）酸化膜８によりフィールド酸化膜を形成する。その後、厚いゲート酸化膜９を成長させて、高耐圧ゲート電極用の第１のポリシリコン１０を堆積する。この時、第１のポリシリコン１０には不純物がドープされておらず、絶縁性である。第１のポリシリコン１０は、所定のサイズにエッチングされ、このエッチングされた第１のポリシリコン１０をマスクとして、厚いゲート酸化膜９をエッチングする。つぎに、薄いゲート酸化膜１１を成長させて第２層ポリシリコン１２を堆積し、所定のサイズにエッチングする。この時、第２のポリシリコン１２には、あらかじめ導電性を示すよう不純物がドープされている。第２のポリシリコン１２をマスクとして、薄いゲート酸化膜１１をエッチングする。このようして、酸化膜の膜質を確保しながら厚いゲート酸化膜９、薄いゲート酸化膜１１を形成する（図８）。
【０００６】
つぎに、ｎソース領域１５、１７、ｎドレイン領域１６、１８を形成するために、フォトレジスト１３をマスクとして、リン（Ｐ）又は砒素（Ａｓ）のイオン注入１４を行い（図９）、ｐソース領域４３、４５、ｐドレイン領域４４、４６を形成するために、ボロン（Ｂ）又はフッ化ボロン（ＢＦ２　）のイオン注入４２を行う（図１０）。図９、図１０のイオン注入１４、４２で、ｎチャネル型の高耐圧ＭＯＳＦＥＴのポリシリコンゲート電極１９、２０には、リン又は砒素などのｎ形不純物が、ｐチャネル型の高耐圧ＭＯＳＦＥＴのポリシリコンゲート電極４７、４８には、ボロン又はフッ化ボロンなどのｐ形不純物がそれぞれイオン注入されて、それぞれのポリシリコンゲート電極１９、２０、４７、４８に導電性を持たせるようにする。このとき、ｐチャネル型の高耐圧ＭＯＳＦＥＴのポリシリコンゲート電極にｐ型不純物をイオン注入すると、ポリシリコンゲート電極の仕事関数が低下して、ｐチャネルが形成し易くなり、ゲートしきい値電圧を低下させる効果がある。そのため、ｐチャネル型の高耐圧ＭＯＳトランジスタのしきい値電圧を、イオン注入のドーズ量を調整することで、ｎチャネル型の高耐圧ＭＯＳトランジスタのしきい値と合わせることができる。
【０００７】
つぎに、ＬＯＣＯＳ酸化膜８上の高精度のポリシリコン抵抗体５１を形成する箇所に、フォトレジスト４９をマスクとして、ボロン、フッ化ボロン、リンまたは砒素のいずれかを、抵抗値の温度変動が小さくなるようなドーズ量でイオン注入５０を行う（図１１）。このイオン注入は、高精度ポリシリコン抵抗体を形成するための専用のイオン注入である。
つぎに、このイオン注入５０をした後、層間絶縁膜３０を堆積し、コンタクトホールを開孔し金属配線３１を形成し、表面保護膜３２を堆積して厚いゲート酸化膜の高耐圧ＭＯＳＦＥＴと薄いゲート酸化膜の低耐圧のＭＯＳＦＥＴを有する半導体装置が形成される（図１２）。
【０００８】
【特許文献１】
特開平１０−３０３３１５号公報
【特許文献２】
特開平８−５５９２４号公報　４頁の〔００２４〕項
【０００９】
【発明が解決しようとする課題】
上記の工程においては、厚いゲート酸化膜上の高耐圧ゲート電極用のノンドープの第１のポリシリコンに導電性を持たせるためのイオン注入と、高精度ポリシリコン抵抗体用のイオン注入とを別々に行っているために、工程数が多くなり、製造コストが高くなる。
この発明の目的は、低コストで、高精度のポリシリコン抵抗体を有する半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、同一半導体基板上に厚いゲート酸化膜を有する高耐圧ＭＯＳトランジスタと薄いゲート酸化膜を有する低耐圧ＭＯＳトランジスタと回路抵抗用ポリシリコンとが形成された半導体装置の製造方法において、高耐圧ＭＯＳトランジスタのゲート電極用ポリシリコンと回路抵抗用ポリシリコンと前記高耐圧ＭＯＳトランジスタのソース領域形成箇所とドレイン領域形成箇所とに、同一ドーズ量で同時にイオン注入を行う製造方法とする。
また、前記高耐圧ＭＯＳトランジスタが、オフセット領域を有する構造とする。
【００１１】
また、前記ドーズ量が、１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２であると効果的である。
また、前記回路抵抗用ポリシリコンの温度に対する抵抗値の変動量が３００ｐｐｍ／℃以下であるとよい。
また、前記オフセット領域のシート抵抗が、１ｋΩ／□〜１０ｋΩ／□であるとよい。
【００１２】
【発明の実施の形態】
この発明による製造方法の概要を説明する。高耐圧ＭＯＳトランジスタに用いるゲート電極用ポリシリコンに導電性を持たせるためのイオン注入と、高耐圧ＭＯＳトランジスタのソース領域／ドレイン領域形成のイオン注入と、高精度ポリシリコン抵抗体形成のイオン注入とを、同一ドーズ量で同時にイオン注入を行うことがこの発明のポイントである。後述する図１から図５の製造工程では、ｐチャネル型の高耐圧ＭＯＳＦＥＴのｐ型ソース領域形成箇所、ｐ型ドレイン領域形成箇所、ポリシリコンゲート電極形成箇所、高精度ポリシリコン抵抗体形成箇所の各箇所に同一ドーズ量で同時にイオン注入した場合を例として挙げる。
【００１３】
また、イオン種をフッ化ボロン（ＢＦ２　）として、１．０×１０１５ｃｍ−２〜５×１０１５ｃｍ−２の範囲のドーズ量でイオン注入して、抵抗値の温度変動（温度特性）が３００ｐｐｍ／℃以下の高精度ポリシリコン抵抗体を得ていることもこの発明のポイントである。以下に、この発明の半導体装置の製造方法について説明する。
図１から図５は、この発明の一実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。尚、図７から図１２と同一部位および同一製造条件のものには同一符号を付した。また、ｐシリコン基板１を用いた場合を示すがｎシリコン基板を用いて、各領域の導電型を逆としてもよい。
【００１４】
比抵抗１０〜１５Ω・ｃｍのｐシリコン基板１に、リンを１００〜２００ｋｅＶの加速エネルギーで５×１０１２〜１×１０１３ｃｍ−２程度の濃度でイオン注入した後、熱処理（アニール処理）してｎウエル領域２を形成し、続いて、ボロンを３０〜１００ｋｅＶの加速エネルギーで２〜５×１０１２ｃｍ−２の濃度でイオン注入した後、熱処理してｐウエル領域３を形成する。つぎに、リンおよびボロンをイオン注入した後、熱処理することでｎオフセット領域４、ｐオフセット領域５を形成し、さらに、リンおよびボロンをイオン注入した後、熱処理することでｐガード領域６、ｎガード領域７を形成する。この場合、ｐガード領域６、ｎガード領域７の熱処理とｎオフセット領域４、ｐオフセット領域５の熱処理を同時に行ってもよい。尚、前記したように、図中の１０１は高耐圧ｎチャネル形ＭＯＳＦＥＴの形成箇所、１０２は高耐圧ｐチャネル形ＭＯＳＦＥＴの形成箇所、１０３は高精度ポリシリコン抵抗体の形成箇所、１０４は低耐圧ｎチャネルＭＯＳＦＥＴの形成箇所、１０５は低耐圧ｐチャネルＭＯＳＦＥＴの形成箇所をそれぞれ示す（図１）。
【００１５】
つぎに、ＬＯＣＯＳ酸化膜８でフィールド酸化膜を形成した後、厚いゲート酸化膜９を成長させて、高耐圧ＭＯＳＦＥＴのゲート電極用及び高精度のポリシリコン抵抗体用にノンドープの第１のポリシリコン１０を堆積する。この第１のポリシリコン１０は、図示しないフォトレジストをマスクに所定のサイズにエッチングされ、このエッチングされた第１のポリシリコン１０をマスクとして、厚いゲート酸化膜９をエッチングする。つぎに、フォトレジストを除去する。その後、薄いゲート酸化膜１１を成長させてあらかじめ導電性を示すよう不純物がドープされた第２のポリシリコン１２を堆積し、図示しないフォトレジストをマスクに所定のサイズにエッチングする。つぎに、この第２のポリシリコン１２をマスクとして、薄いゲート酸化膜１１をエッチングする（図２）。
【００１６】
つぎに、ｎソース領域１５、１７、ｎドレイン領域１６、１８を形成するためと、ポリシリコンゲート電極１９、２０に導電性をもたせるために、フォトレジスト１３をマスクとして、砒素を５０〜１００ｋｅＶの加速エネルギーで３〜５×１０１５ｃｍ−２のドーズ量でイオン注入１４を行う（図３）。
つぎに、フォトレジスト１４を除去し、ｐソース領域２３、２５、ｐドレイン領域２４、２６を形成するためと、ポリシリコンゲート電極２７、２８に導電性をもたせるためと、高精度ポリシリコン抵抗体２９を形成するために、新たに形成したフォトレジスト２１をマスクとして、フッ化ボロンを５０〜１００ｋｅＶの加速エネルギーで１〜５×１０１５ｃｍ−２のドーズ量でイオン注入２２を行い、その後、熱処理する（図４）。
【００１７】
つぎに、フォトレジスト２１を除去し、層間絶縁膜３０を形成し、この層間絶縁膜３０にコンタクト開口部を形成し、ソース電極およびドレイン電極となる金属電極３１を形成し、その上に表面保護膜３２を形成して、厚いゲート酸化膜の高耐圧ＭＯＳＦＥＴと薄いゲート酸化膜の低耐圧ＭＯＳＦＥＴおよび高精度ポリシリコン抵抗体を含む半導体装置が完成する（図５）。
このように、ｐソース領域２３、２５の形成箇所、ｐドレイン領域２４、２６の形成箇所およびポリシリコンゲート電極２７、２８に行うイオン注入と、高精度ポリシリコン抵抗体２９とするためのイオン注入とを同時に行うことで、従来よりも工程数を減じて、製造コストを低減することができる。
【００１８】
また、このときのイオン注入２２のドーズ量を１〜５×１０１５ｃｍ−２とすることで、高精度ポリシリコン抵抗体２９の抵抗値の温度変動を−５０〜１５０℃の温度範囲で３００ｐｐｍ／℃以下と、高精度にすることができる。
また、高耐圧ＭＯＳＦＥＴの応答速度は、ゲート容量Ｃｇとゲート抵抗Ｒｇ（ゲート配線抵抗とドレイン抵抗を合わせた抵抗のこと）の積である時定数（τ＝Ｃｇ×Ｒｇ）で決まる。この１〜５×１０１５ｃｍ−２のドーズ量では、ポリシリコンゲート電極２７のシート抵抗は３５０Ω／□程度と従来の高耐圧ＭＯＳＦＥＴのシート抵抗（３０Ω／□程度）より大きくなるが、高耐圧ＭＯＳＦＥＴは、１ｋΩ／□〜１０ｋΩ／□程度の高いシート抵抗のｐオフセット領域５を有しているため、時定数（τ＝Ｃｇ×Ｒｇ）はポリシリコンゲート電極のシート抵抗の影響は少なく、従来の高耐圧ＭＯＳＦＥＴと同等の応答速度を有する。一方、低耐圧ＭＯＳＦＥＴのポリシリコンゲート電極２８は予め適量の不純物がドープされた第２のポリシリコン１２を用いているために、応答速度は従来の低耐圧ＭＯＳＦＥＴと同じである。
【００１９】
図６には抵抗値の変動量とドーズ量の関係を示す。縦軸の抵抗値の変動量は、−５０℃から＋１５０℃の温度範囲での変動量である。また、横軸は、ＢＦ２　をイオン注入したときのドーズ量である。この変動量の算出は、温度Ｔｎの抵抗値をＲｎ、２５℃の抵抗値をＲ０　としたとき、（Ｒｎ−Ｒ０　）／（Ｒ０　×（Ｔｎ−２５℃））をｐｐｍ表示して各温度（Ｔｎ）の変動量を求め、−６０℃から＋１６０℃の温度範囲で最大の変動量を図６にプロットした。
この図から１×１０１５ｃｍ−２での変動量は−１５０ｐｐｍ／℃、５×１０１５ｃｍ−２での変動量は＋１５０ｐｐｍ／℃となり、ドーズ量を１〜５×１０１５ｃｍ−２の範囲にすることで、抵抗値の変動量を３００ｐｐｍ／℃以下とすることができる。
【００２０】
以上、ＭＯＳトランジスタとして、ＭＯＳＦＥＴを例に挙げたがＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）などの場合にも本発明を適用することができる。
【００２１】
【発明の効果】
この発明によれば、厚いゲート酸化膜上の高耐圧ＭＯＳデバイスのソース領域、ドレイン領域を形成するためのイオン注入と、高耐圧ＭＯＳデバイスのゲート電極用のノンドープのポリシリコンに導電性を持たせるためのイオン注入と、高精度ポリシリコン抵抗体形成用のイオン注入とを同時に行うため、従来の高精度ポリシリコン抵抗体形成用の専用のイオン注入工程が削減できて、低コストの半導体装置を製造することができる。
また、前記イオン注入のドーズ量を１〜５×１０１５ｃｍ−２とすることで、抵抗値の変動量が３００ｐｐｍ／℃以下の高精度のポリシリコン抵抗体を形成できる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体装置の要部製造工程断面図
【図２】図１に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図６】抵抗値の温度による変動量とドーズ量の関係を示す図
【図７】従来の半導体装置の製造方法の要部製造工程断面図
【図８】図７に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図９】図８に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図１０】図９に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図１１】図１０に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図１２】図１１に続く、従来の半導体装置の製造方法の要部製造工程断面図
【符号の説明】
１　　ｎシリコン基板
２　　ｎウエル領域
３　　ｐウエル領域
４　　ｎオフセット領域
５　　ｐオフセット領域
６　　ｐガード領域
７　　ｎガード領域
８　　ＬＯＣＯＳ酸化膜
９　　厚いゲート酸化膜
１０　　第１のポリシリコン
１１　　薄いゲート酸化膜
１２　　第２のポリシリコン
１３、２１、４１、４９　フォトレジスト
１４、２２、４２、５０　イオン注入
１５　　ｎソース領域（高耐圧ｎ−ＭＯＳＦＥＴ）
１６　　ｎドレイン領域（高耐圧ｎ−ＭＯＳＦＥＴ）
１７　　ｎソース領域（低耐圧ｎ−ＭＯＳＦＥＴ）
１８　　ｎドレイン領域（低耐圧ｎ−ＭＯＳＦＥＴ）
１９　　ポリシリコンゲート電極（高耐圧ｎ−ＭＯＳＦＥＴ）
２０　　ポリシリコンゲート電極（低耐圧ｎ−ＭＯＳＦＥＴ）
２３、４３　ｐソース領域（高耐圧ｐ−ＭＯＳＦＥＴ）
２４、４４　ｐドレイン領域（高耐圧ｐ−ＭＯＳＦＥＴ）
２５、４５　ｐソース領域（低耐圧ｐ−ＭＯＳＦＥＴ）
２６、４６　ｐドレイン領域（低耐圧ｐ−ＭＯＳＦＥＴ）
２７、４７　ポリシリコンゲート電極（高耐圧ｐ−ＭＯＳＦＥＴ）
２８、４８　ポリシリコンゲート電極（低耐圧ｐ−ＭＯＳＦＥＴ）
２９、５１　高精度ポリシリコン抵抗体
３０　　層間絶縁膜
３１　　金属電極
３２　　表面保護膜
１０１　　高耐圧ＮＭＯＳ形成領域
１０２　　高耐圧ＰＭＯＳ形成領域
１０３　　高精度ポリシリコン抵抗体
１０４　　低耐圧ＮＭＯＳ形成領域
１０５　　低耐圧ＰＭＯＳ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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