(57)【要約】【課題】メモリセルへの電界印加を最適化してデータ保持特性を劣化させることが無く、低消費電力化とチップサイズを大きくせずに済む半導体記憶装置を提供することを目的とする。【解決手段】動作開始して指定されたメモリセルからデータを読み出すＴ１のＷＬ（ワード線）レベルと、メモリセルへの最終データ書き込み開始から書き込み完了までのＴ３のＷＬ（ワード線）レベルが同一で、メモリセルからのデータ読み出し完了からメモリセルへの最終データ書き込み開始までのＴ２のＷＬ（ワード線）レベルが、Ｔ１とＴ３のＷＬ（ワード線）レベルよりも低いレベルで、Ｔ１とＴ３のＷＬ（ワード線）レベルと接地電位との間の電位に設定した。【選択図】      図２
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【特許請求の範囲】
【請求項１】
強誘電体素子からなるデータ保持素子と、
前記データ保持素子から保持データを読み出す第１の内部信号と、
前記読み出された保持データを保持するデータ保持回路と、
前記データ保持素子と前記データ保持回路とをつなぐデータ線と接続回路と、前記データ保持素子と前記データ保持回路との接続を制御する制御信号線と、
第１の外部入力信号を前記データ保持回路に転送する転送回路と
から構成され、第２の外部入力信号によって内部動作を開始し、前記内部動作が、前記データ保持素子から保持データを読み出す第１の期間と、前記データ保持素子から保持データを読み出してから前記第１の外部入力信号が前記データ保持回路に転送される第２の期間と、前記第１の外部入力信号が前記データ保持回路に転送されてから前記データ保持素子へ前記第１の外部入力信号を転送する第３の期間とを含み、
前記第２の期間の前記制御信号線の電位を、接地電位と前記第１の期間ならびに前記第３の期間の前記制御信号線の電位との間の電位に設定した
半導体記憶装置。
【請求項２】
強誘電体素子からなるデータ保持素子と、
前記データ保持素子から保持データを読み出す第１の内部信号と、
前記読み出された保持データを保持するデータ保持回路と、
前記データ保持素子と前記データ保持回路とをつなぐデータ線と接続回路と、前記データ保持素子と前記データ保持回路との接続を制御する制御信号線と、
第１の外部入力信号を前記データ保持回路に転送する転送回路と
から構成され、
第２の外部入力信号によって内部動作を開始し、前記内部動作が、前記データ保持素子から保持データを読み出す第１の期間と、前記データ保持素子から保持データを読み出してから前記第１の外部入力信号が前記データ保持回路に転送される第２の期間と、前記第１の外部入力信号が前記データ保持回路に転送されてから前記データ保持素子へ前記第１の外部入力信号を転送する第３の期間とを含み、
前記第１の期間の前記制御信号線の電位が、前記第３の期間の前記制御信号線の電位より低い電位で、前記第２の期間の前記制御信号線の電位よりも高い電位であり、
前記第１の期間の前記制御信号線の電位を、前記データ線の寄生容量と前記データ保持素子の保持容量との比で決まるデータの読み出しに必要な電位に設定した
半導体記憶装置。
【請求項３】
前記第２の期間の前記制御信号線の電位を、
前記第１の期間の前記制御信号線の電位と接地電位との間の電位に設定した
請求項２の半導体記憶装置。
【請求項４】
強誘電体素子からなるデータ保持素子と、
前記データ保持素子から保持データを読み出す第１の内部信号と、
前記読み出された保持データを保持するデータ保持回路と、
前記データ保持素子と前記データ保持回路とをつなぐデータ線と接続回路と、前記データ保持素子と前記データ保持回路との接続を制御する制御信号線と、
第１の外部入力信号を前記データ保持回路転送する転送回路と
から構成され、
第２の外部入力信号によって内部動作を開始し、前記内部動作が、前記データ保持素子から保持データを読み出す第１の期間と、前記データ保持素子から保持データを読み出してから前記第１の外部入力信号が前記データ保持回路に転送される第２の期間と、前記第１の外部入力信号が前記データ保持回路に転送されてから前記データ保持素子へ前記第１の外部入力信号を転送する第３の期間とを含み、
前記第１の期間の前記制御信号線の電位と前記第２の期間の前記制御信号線の電位が同一で、前記第３の期間の前記制御信号線の電位より低い電位に設定した半導体記憶装置。
【請求項５】
前記第１の期間の前記制御信号線の電位が、
前記データ線の寄生容量と前記データ保持素子の保持容量との比で決まるデータの読み出しに必要な最低限の電位に設定した
請求項４の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）コンパチブル仕様や、大容量化とビットコスト低減を実現するためにＤＲＡＭ  （Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセルアレイを用いて、外部インタフェースは非同期型ＳＲＡＭと互換性をもたせた擬似ＳＲＡＭ仕様のライト動作など、外部からの信号で全体サイクルタイムが決まる動作で、サイクル中に直流的電界が常に印加されることによるデータ保持特性劣化を防げ、かつ、低消費電力化とチップサイズの拡大を抑制できる強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、低電圧での高速書き込みが可能な不揮発性メモリであり、電源が切れた後もデータ保持が可能である。このため、ＳＲＡＭとバッテリとを組み合わせて使用する代わりなど、高速でのデータ書き換えと低消費電力での動作が必要とされるデータ記憶ディバイスとして用いられ始めている。
【０００３】
このように強誘電体メモリは、大容量をメリットとするＤＲＡＭやフラッシュメモリとの置き換えがなされるのみではなく、一旦ＳＡ（センスアンプ）までデータを読み出した後の連続したデータ読み出しができることやデータの消去モードがない、書き換え動作ができることを利用してＳＲＡＭとの置き換えを行うことができる。
【０００４】
このＳＲＡＭとの置き換えの際の動作仕様については、ＳＲＡＭ仕様（非特許文献２参照）や擬似ＳＲＡＭ仕様（非特許文献３参照）などがある。
両者間では擬似ＳＲＡＭ仕様がアドレス入力を取り組むと共に内部動作を開始するＸＣＥ（チップ・イネーブル）クロックを必要とする以外は、特にライト動作ではＸＷＥ（ライト・イネーブル）信号の立ち上がりタイミングでデータを取り込むことは共通である。すなわち、ＳＲＡＭライト動作仕様での強誘電体メモリへのアクセスについては、ＸＷＥによってデータの書き込み動作タイミングが規定される。
【０００５】
強誘電体メモリの動作は、ＤＲＡＭと同様に破壊読み出しのためリード動作・ライト動作に関わらず、外部アドレスによって決まるＷＬ（ワード線）で選択されたセルからデータを一旦読み出し、ＳＡ（センスアンプ）によって増幅と保持とをしておく必要がある。リード動作おいてはこのデータをデータ転送回路へ転送しＸＯＥ（出力イネーブル）で外部へデータを出力し、ライト動作においてはＸＷＥによって外部データを取り込み、先に読み出されＳＡ（センスアンプ）に保持されたデータを書き換えることで、記憶データの書き換えを行う。さらにリード動作、ライト動作ともにデータの読み出しとデータの取り込みを行った後、メモリセルへの再書き込み動作を必要とする。これらリード動作とライト動作共に一連のデータ読み出しとＳＡ（センスアンプ）でのデータ保持、そして再書き込み動作において、アクセスのために選択されたメモリセルを指定するＷＬ（ワード線）は常時一定の電位レベルを保持しており、ＳＡ（センスアンプ）によって保持されているデータに相当する電位が常時メモリセルに印加されている（例えば、特許文献１、非特許文献１参照）。また、特に書き込み動作においては書き込みデータの論理によってＷＬのレベルを変化させることを行っている（例えば、特許文献２参照）。
【０００６】
また、ＷＬ（ワード線）の電位レベルを内部タイミングに合わせて切り換えることで、必要以上の直流的電界ストレスが強誘電体メモリセルに掛かることを防ぐことができる（特許文献３参照）。これは、ＷＬ（ワード線）をメモリセルからの読み出しデータをＳＡに取り込みこんだ後に一旦ＧＮＤに下げることで非活性化し、再度データの書き込み、および再格納（再書き込み）時にＷＬ（ワード線）を再び活性化させている。
【０００７】
【特許文献１】
特開２００２−３５３３８０号公報（図１）
【０００８】
【特許文献２】
特開２００２−１９７８５５号公報（図１）
【０００９】
【特許文献３】
特開２００２−１３３８５８号公報（図６）
【００１０】
【非特許文献１】
「超ＬＳＩメモリ」伊藤清男  著  培風館
１９９５年７月１５日初版第２刷発行  Ｐ８６  図２０４
【００１１】
【非特許文献２】
「トランジスタ技術ＳＰＥＣＩＡＬ  Ｎｏ．２５  特集  最新マイコン・メモリ・システム設計」
ＣＱ出版社  １９９１年１月１日発行  第２５頁
【００１２】
【非特許文献３】
「メモリＩＣ活用ハント゛フ゛ック  ＤＲＡＭ／ＳＲＡＭ／ＥＰ−ＲＯＭ応用技術のすべて」
トランジスタ技術編集部編  ＣＱ出版社  １９９１年８月１０日発行  第１３５頁
【００１３】
【発明が解決しようとする課題】
上記に述べたようにＳＲＡＭ仕様、あるいは擬似ＳＲＡＭ仕様に準じた場合の強誘電体メモリの動作では、特に外部から入力されるＸＷＥのタイミングによってサイクルの決まるライト動作において、動作開始から再書き込み完了までＷＬが活性化され続けてサイクルの間中、ＳＡ（センスアンプ）とメモリセルが繋がった状態が維持されることで、一旦ＳＡに読み出され増幅された後、保持された読み出しデータによる直流的な電界が、強誘電体で構成されるメモリセルに対してサイクルの間絶えず印加されてしまうことに対して、図６に示すようにＷＬの電位レベルを内部タイミングに合わせてＧＮＤレベルまで下げることで、直流的な電界によって強誘電体メモリのデータ保持特性劣化を防ぐことはできるが、このときＷＬ（ワード線）の振幅が大きくなるため、ＷＬ発生回路、及びＷＬレベル発生昇圧回路の負荷が増え、回路規模の増大によるチップサイズの増加が起きる。
【００１４】
本発明はメモリセルへの電界印加を最適化してデータ保持特性を劣化させることが無く、低消費電力化とチップサイズを大きくせずに済む半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体記憶装置は、強誘電体素子からなるデータ保持素子と、前記データ保持素子から保持データを読み出す第１の内部信号と、前記読み出された保持データを保持するデータ保持回路と、前記データ保持素子と前記データ保持回路とをつなぐデータ線と接続回路と、前記データ保持素子と前記データ保持回路との接続を制御する制御信号線と、第１の外部入力信号を前記データ保持回路に転送する転送回路とから構成され、第２の外部入力信号によって内部動作を開始し、前記内部動作が、前記データ保持素子から保持データを読み出す第１の期間と、前記データ保持素子から保持データを読み出してから前記第１の外部入力信号が前記データ保持回路に転送される第２の期間と、前記第１の外部入力信号が前記データ保持回路に転送されてから前記データ保持素子へ前記第１の外部入力信号を転送する第３の期間とを含み、前記第２の期間の前記制御信号線の電位を、接地電位と前記第１の期間ならびに前記第３の期間の前記制御信号線の電位との間の電位に設定したことを特徴とする。
【００１６】
また、本発明の半導体記憶装置は、前記第１の期間の前記制御信号線の電位が、前記第３の期間の前記制御信号線の電位より低い電位で、前記第２の期間の前記制御信号線の電位よりも高い電位であり、前記第１の期間の前記制御信号線の電位を、前記データ線の寄生容量と前記データ保持素子の保持容量との比で決まるデータの読み出しに必要な電位に設定したことを特徴とする。更に具体的には、前記第２の期間の前記制御信号線の電位を、前記第１の期間の前記制御信号線の電位と接地電位との間の電位に設定する。
【００１７】
また、本発明の半導体記憶装置は、前記第１の期間の前記制御信号線の電位と前記第２の期間の前記制御信号線の電位が同一で、前記第３の期間の前記制御信号線の電位より低い電位に設定したことを特徴とする。更に具体的には、前記第１の期間の前記制御信号線の電位が、前記データ線の寄生容量と前記データ保持素子の保持容量との比で決まるデータの読み出しに必要な最低限の電位に設定する。
【００１８】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）の半導体記憶装置を示す。
【００１９】
図１に示す半導体記憶装置は、強誘電体膜で構成されたデータ保持素子としてのメモリセル１と、メモリセル１に記憶されたデータを増幅して読み出し／再書き込みを行うデータ保持回路としてのセンスアンプ（ＳＡ）２と、メモリセル１とセンスアンプ（ＳＡ）２をつなぐビット線（ＢＬ）３およびセルトランジスタ４と、選択されたメモリセルをビット線につなげるためにセルトランジスタ４をＯＮ／ＯＦＦさせるワード線（ＷＬ）５と、選択されたメモリセルからデータを読み出し／データを書き込むための電界を印加するためのセルプレート線（ＣＰ）６と、センスアンプの起動／停止の制御を行うセンスアンプ制御線７と、ワード線５とセルプレート線６とセンスアンプ制御線７への信号を発生させるタイミング発生回路８と、第１の外部入力信号としての書き込み入力データ信号２４を前記センスアンプ（ＳＡ）２に転送する転送回路としてのデータ入出力回路９とから構成されている。
【００２０】
タイミング発生回路８には、チップイネーブル信号（ＸＣＥ）２１，ライトイネーブル信号（ＸＷＥ）２２，アドレス信号２３が入力されている。
なお、この実施の形態では、センスアンプ（ＳＡ）２、タイミング発生回路８、データ入出力回路９は、ディバイスに外部から印加される前記の電源電圧ＶＤＤで動作し、ビット線（ＢＬ）３、セルプレート線（ＣＰ）６、センスアンプ制御線７の各信号線は、電位ＶＤＤと電位ＶＳＳとの間の振幅をもち、ワード線（ＷＬ）５は電位ＶＳＳと電源電圧ＶＤＤよりも高電圧の電位ＶＰＰとの間の振幅を持つものとする。
【００２１】
このように構成された半導体記憶装置の構成を、タイミング発生回路８の動作に基づいて更に詳しく説明する。
図２は動作シーケンスを示す。
【００２２】
図２では従来例の動作を示した図６と同様にライトイネーブル信号２２の立ち上がりエッジによって書き込みデータを取り込み、メモリセルに書き込み／保持する動作仕様について示している。
【００２３】
第２の外部入力信号としてのチップイネーブル信号２１とライトイネーブル信号２２によって内部動作を開始するタイミング発生回路８は、前記内部動作として、メモリセル１から保持データを読み出す第１の期間（Ｔ１）と、メモリセル１から保持データを読み出してから前記入力データ信号２４が前記センスアンプ（ＳＡ）２に転送される第２の期間（Ｔ２）と、前記入力データ信号２４が前記センスアンプ（ＳＡ）２に転送されてから前記メモリセル１へ前記書き込み入力データ信号２４を転送する第３の期間（Ｔ３）を有している。
【００２４】
本発明では、メモリセル１からデータをセンスアンプ（ＳＡ）２に読み出し、増幅した後、ワード線（ＷＬ）５をＶＰＰレベルからＶＰＰとＧＮＤの間の電位ＶＳ１まで一旦下げる。例えばこの電位ＶＳ１は昇圧前の電源電圧レベルＶＤＤになる（図２中の太線部分）。
【００２５】
この後、外部からライトイネーブル信号（ＸＷＥ）２２の立ち上がりエッジが入力されて書き込み入力データ信号２４がデータ入出力回路９を介してセンスアンプ（ＳＡ）２まで転送され、センスアンプ（ＳＡ）２でそれまで保持されていたデータを書き換えるまでは、このワード線５の電位レベルを前記電位ＶＳ１に保持する。
【００２６】
書き換えたタイミングでワード線（ＷＬ）５の電位レベルをＶＰＰレベルに再度上げて、センスアンプ（ＳＡ）２で保持されていた最終確定データを所望のメモリセル１に書き込む。
【００２７】
このようにして、ライト動作中にメモリセル１に不必要な直流的電界が掛かることを防ぐことと、ワード線（ＷＬ）５の充放電による消費電流の増加を抑えることを両立できるので、直流的電界で起こるメモリセルのデータ保持特性劣化の抑制と低消費電力化を両立できる。
【００２８】
また、センスアンプ（ＳＡ）２での読み出しデータ増幅後のタイミング（期間Ｔ２）でワード線（ＷＬ）５のレベルを前記電位ＶＳ１にするようにしているが、従来は、このタイミングがメモリセルからセルプレートの印加によるデータ読み出しが完了し、センスアンプに取り込まれた後で、データ増幅の前に行うようにしている。
【００２９】
この従来のようなタイミングの場合、ワード線（ＷＬ）５が立ち下がるのを待ってセンスアンプ（ＳＡ）の起動とデータ増幅を行うため、データ出力が遅れてしまうが、この実施の形態のように読み出しデータをセンスアンプ（ＳＡ）２に取り込んだ後にすることで、このデータ出力を遅らせることなく、データ出力の高速性は維持される。
【００３０】
また、この前記電位ＶＳ１は電源電位ＶＤＤでなくてもよく、セルトランジスタを介してメモリセルに掛かる電位と低消費電力との関係で最適な値をとることができる。
【００３１】
このように、本発明の（実施の形態１）の半導体記憶装置は、メモリセルからデータを読み出してセンスアンプ（ＳＡ）２に取り込む、あるいはセンスアンプ（ＳＡ）２でデータを増幅した後から、最終の書き込みデータが確定して取り込まれるまでの間、メモリセル１を、センスアンプ（ＳＡ）２及びビット線（ＢＬ）３から高電位の伝達を制限するトランジスタ４で分離することとワード線（ＷＬ）５の振幅を制限することによる充放電による消費電流の増加を抑えることで、ライト動作中にメモリセルに不必要な直流的電界が掛かることを防ぎ、これに伴う消費電力の増加を抑えることができる。
【００３２】
（実施の形態２）
図３と図４は本発明の（実施の形態２）の半導体記憶装置を示す。
（実施の形態２）の概略構成は（実施の形態１）の図１と同様であるが、タイミング発生回路８の構成が以下のように異なっている。同様の構成用件には同一の符号を付けて説明する。
【００３３】
（実施の形態２）のタイミング発生回路８の構成を図３に示す動作シーケンスに基づいて説明する。
図３では図２と同様にライトイネーブル信号２２の立ち上がりエッジによって書き込みデータを取り込み、メモリセルに書き込み／保持する動作仕様について示している。
【００３４】
（実施の形態２）のタイミング発生回路８では、メモリセル１からデータをセンスアンプ（ＳＡ）２に読出す時のワード線電位を、データ“１”をメモリセル１に書き込むのに必要な電位ＶＰＰより低い電位ＶＳ２にする。
【００３５】
このＶＳ２について図４を用いて説明する。
図４（ａ）にセルプレートに印加される波形と、このセルプレートの印加で強誘電体メモリセルからデータが読み出されることによるＢＬ電位を、寄生容量値Ｃｂと強誘電体メモリの容量Ｃｓの比（Ｃｂ／Ｃｓ）別に記述している。
【００３６】
図４（ｂ）にはこのＣｂ／Ｃｓに依存したＢＬへの“１”データと“０”データの読出し電位差（ΔＶ）を示している。
強誘電体メモリでは、Ｃｂ／Ｃｓが小さすぎると、図４（ａ）のＰ１に示したようにＢＬ電位が高くなり、また図４（ｂ）の様にΔＶがＣｂ／Ｃｓの変化に対して敏感になり、データ読出し動作マージンがプロセス変動に対して小さくなる。またＣｂ／Ｃｓが大きすぎると図４（ａ）のＰ３に示したようにＢＬ電位が低くなり、また図４（ｂ）の様にΔＶが小さくなる。このように、プロセス変動に対してのデータ読出しマージン拡大と読出し電位差ΔＶを大きく取る為の最適値がある（図４（ａ）（ｂ）のＰ２）。このときの“１”読出し電位がＶｈである。
【００３７】
電位ＶＳ２は、例えば、メモリセル１の保持容量値Ｃｓとビット線（ＢＬ）３の寄生容量値Ｃｂの比（Ｃｂ／Ｃｓ）で決まる読み出し動作Ｉの際の、ビット線（ＢＬ）３の“１”読み出し電圧（図４中Ｖｈ）が伝達できる電位レベルにする。
【００３８】
これによりメモリセル１からの読み出し電位はセンスアンプ（ＳＡ）２まで伝達でき、データの増幅が行える。外部からライトイネーブル信号（ＸＷＥ）２２の立ち上がりエッジが入力されて書き込み入力データ信号２４がデータ入出力回路９を介してセンスアンプ（ＳＡ）２まで転送され、それまでセンスアンプ（ＳＡ）２で保持されていたデータを書き換えるまでワード線（ＷＬ）５は電位ＶＳ２を保持し（図３中の太線部分）、センスアンプ（ＳＡ）２で保持されていたデータが外部からの入力データに書き換えられたタイミングでワード線の電位レベルを再度ＶＰＰレベルに上げて、最終確定データを所望のメモリセル１に書き込む。
【００３９】
ここでのワード線電位レベルＶＳ２はビット線（ＢＬ）３の“１”読み出し電圧Ｖｈに依存しＶｈ＋Ｖｔｎ（セルトランジスタ４の閾値電圧）にすればよく、図４（ａ）（ｂ）に示すようにＣｂ／Ｃｓの比を十分大きく取った場合にはＶｈを低くすることができ、メモリセルからデータを読み出しセンスアンプに取り込む、あるいは、センスアンプ（ＳＡ）２でデータを増幅した後から最終の書き込みデータが確定／取り込まれるまでの間、メモリセル１をセンスアンプ（ＳＡ）２およびビット線（ＢＬ）３から高電位の伝達を制限するのに十分な低い電圧に抑えることが可能となる。
【００４０】
これにより、ライト動作中にメモリセル１に不必要な直流的電界が掛かることを防ぐことと、ワード線５の振幅を抑えることによるワード線の充放電による消費電流増加を抑えることとを両立できるので、直流的電界で起こるメモリセル１のデータ保持特性劣化の抑制と低消費電力化を両立できる。
【００４１】
加えて、このときのセルトランジスタのＶｔがセンスアンプの感度に影響するので、Ｖｔのプロセス等の変動に影響されない程度に拡散長を長くするのが好ましい。
【００４２】
このように、本発明の（実施の形態２）の半導体記憶装置は、メモリセルからデータを読み出しセンスアンプに取り込む、あるいはセンスアンプでデータを増幅した後から、最終の書き込みデータが確定、取り込まれるまでの間、メモリセルをセンスアンプおよびビット線から高電位の伝達を制限するトランジスタで分離することとワード線振幅を制限することによる充放電による消費電流の増加を抑えることで、ライト動作中にメモリセルに不必要な直流的電界が掛かることを防ぐことと、これに伴う消費電力の増加を抑えることができる。
【００４３】
（実施の形態３）
（実施の形態３）の概略構成は（実施の形態１）の図１と同様であるが、タイミング発生回路８の構成が図５に示すように異なっている。図１と同様の構成用件には同一の符号を付けて説明する。
【００４４】
図５では図２，図３と同様にライトイネーブル信号２２の立ち上がりエッジによって書き込みデータを取り込み、メモリセルに書き込み／保持する動作仕様について示している。
【００４５】
本発明では、メモリセル１からデータをセンスアンプ（ＳＡ）２に読み出す時のワード線（ＷＬ）５の電位を、データ“１”をメモリセルに書き込むのに必要な電位ＶＰＰより低いレベルＶＳ２にする。
【００４６】
このレベルＶＳ２は例えば、メモリセル１の容量値Ｃｓとビット線（ＢＬ）３の容量値Ｃｂの比で決まる読み出し動作Ｉの際の、ビット線（ＢＬ）３の“１”読み出しでの電圧（図４中Ｖｈ）が伝達できる電位レベルで良い。これによりメモリセル１からの読み出し電位はセンスアンプ（ＳＡ）２まで伝達でき、そのデータの増幅後、ワード線５を一旦ＶＳ２レベルからこのＶＳ２とＧＮＤの間の電位である電位ＶＳ１まで下げる（図５中の太線部分）。この後、外部からライトイネーブル信号ＸＷＥ２２の立ち上がりエッジが入力されて書き込み入力データ信号２４がデータ入出力回路９を介してセンスアンプ（ＳＡ）２まで転送され、それまでセンスアンプ（ＳＡ）２で保持されていたデータを書き換えるまでは、このワード線５の電位レベルは保持される。先のセンスアンプ（ＳＡ）２で保持されていたデータが外部からの入力データで書き換えたタイミングでワード線の電位レベルを再度ＶＰＰレベルに上げて、最終確定データを所望のメモリセル１に書き込む。
【００４７】
これにより、ライト動作中にメモリセル１に不必要な直流的電界が掛かることを防ぐこととワード線振幅を抑えることによるワード線の充放電による消費電流増加を抑えることを両立できるので、直流的電界で起こるメモリセルのデータ保持特性劣化の抑制と低消費電力化を両立することができる。
【００４８】
また、センスアンプ（ＳＡ）２での読み出しデータ増幅後のタイミングでワード線レベルをＶＳ１にするようにしているが、従来はこのタイミングがメモリセルからセルプレートの印加によるデータ読み出しが完了しセンスアンプに取り込まれた後でデータ増幅の前に行うようにしている。この従来のようなタイミングの場合、ＷＬが立ち下がるのを待ってセンスアンプの起動とデータ増幅を行うためデータ出力が遅れてしまうが、この実施の形態のように読み出しデータをセンスアンプに取り込んだ後にすることで、このデータ出力を遅らせることなく、データ出力の高速性は維持される。
【００４９】
加えて、このときのセルトランジスタ４のＶｔがセンスアンプの感度に影響するので、Ｖｔのプロセス等の変動に影響されない程度に拡散長を長くするのが好ましい。
【００５０】
このように本発明の（実施の形態３）の半導体記憶装置は、メモリセルからデータを読み出しセンスアンプに取り込む、あるいはセンスアンプでデータを増幅した後から、最終の書き込みデータが確定、取り込まれるまでの間、メモリセルをセンスアンプおよびビット線から高電位の伝達を制限するトランジスタで分離することとワード線振幅を制限することによる充放電による消費電流の増加を抑えることで、ライト動作中にメモリセルに不必要な直流的電界が掛かることを防ぐことと、これに伴う消費電力の増加を抑えることができる。
【００５１】
なお、これまでの（実施の形態１）から（実施の形態３）まで示した強誘電体メモリの動作はセルプレート線がパルス上に印加され終わった後でセンスアンプを起動してビット線の微小電位を増幅する方式について示してきたが、本発明は、セルプレート線が活性化した後で非活性化される前にセンスアンプを起動する方式についても同様の効果がそれぞれ得られる。
【００５２】
【発明の効果】
以上のように本発明の請求項１記載の半導体記憶装置によれば、強誘電体メモリの内部動作に合わせて活性化されている制御信号線（ＷＬ）電位レベルを切り換えること、特に、指定されたデータ保持素子からデータを読み出す動作完了に合わせて制御信号線（ＷＬ）レベルを下げ、データ保持素子からのデータ読み出し完了からデータ保持素子への最終データ確定までは制御信号線（ＷＬ）レベルを下げておき、データ保持素子への最終データ書き込み開始時に制御信号線（ＷＬ）レベルを再度戻し、書き込み完了まで制御信号線（ＷＬ）レベルを維持させ、かつデータ保持素子からのデータ読み出し完了からデータ保持素子への最終データ確定までの制御信号線（ＷＬ）レベルが、強誘電体の前記データ保持素子の劣化を起こさない最低限のレベルで抑えられることで、データ保持回路（ＳＡ）で保持されているデータ電位による直流的電界がデータ保持素子の劣化を起こさない最低限のレベルで抑えられ、データ保持特性を劣化させることが無いようにデータ保持素子への電界印加を最適化することと、制御信号線（ＷＬ）の振幅を制限できることによる制御信号線（ＷＬ）発生回路および制御信号線（ＷＬ）レベル電位発生回路の低消費電力化と、チップサイズの拡大の抑制が図れる。
【００５３】
また、本発明の請求項２記載の半導体記憶装置によれば、強誘電体メモリの内部動作に合わせて活性化されている制御信号線（ＷＬ）電位レベルを切り換えること、特に、動作開始して指定されたデータ保持素子からデータを読み出すのに必要な制御信号線（ＷＬ）レベルを、データ読み出しに必要な最小限の電位に抑えることになり、制御信号線（ＷＬ）の充放電電流を抑えることができ、また、制御信号線（ＷＬ）発生回路および制御信号線（ＷＬ）レベル電位発生回路の低消費電力化が図れる。
【００５４】
また、本発明の請求項３記載の半導体記憶装置によれば、データ保持素子からのデータ読み出し完了からデータ保持素子への最終データ確定までの期間の制御信号線（ＷＬ）レベルを、強誘電体のデータ保持素子の劣化を起こさない最低限のレベルで抑えられ、制御信号線（ＷＬ）発生回路および制御信号線（ＷＬ）レベル電位発生回路の低消費電力化が図れる。
【００５５】
また、本発明の請求項４記載の半導体記憶装置によれば、強誘電体メモリの内部動作に合わせて活性化されている制御信号線（ＷＬ）電位レベルを切り換えること、特に、動作開始して指定されたデータ保持素子からデータを読み出す期間の制御信号線（ＷＬ）レベルと、データ保持素子からのデータ読み出し完了からデータ保持素子への最終データ確定までの期間の制御信号線（ＷＬ）レベルを、強誘電体のデータ保持素子の劣化を起こさない最低限のレベルで抑えられることで、データ保持回路で保持されているデータ電位による直流的電界が強誘電体のデータ保持素子の劣化を起こさない最低限のレベルで抑えられ、データ保持特性を劣化させることが無いようにデータ保持素子への電界印加を最適化することと、制御信号線（ＷＬ）の振幅を制限できることによる制御信号線（ＷＬ）発生回路および制御信号線（ＷＬ）レベル電位発生回路の低消費電力化と、チップサイズの拡大の抑制が図れる。
【００５６】
また、本発明の請求項５記載の半導体記憶装置によれば、強誘電体メモリの内部動作に合わせて活性化されている制御信号線（ＷＬ）電位レベルを切り換えること、特に、動作開始して指定されたデータ保持素子からデータを読み出す期間の制御信号線（ＷＬ）レベルと、データ保持素子からのデータ読み出し完了からデータ保持素子への最終データ確定までの期間の制御信号線（ＷＬ）レベルをデータ読み出しに必要な最小限の電位に抑えることになり、制御信号線（ＷＬ）の充放電電流を抑えることができ、制御信号線（ＷＬ）発生回路および制御信号線（ＷＬ）レベル電位発生回路の低消費電力化が図れる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体記憶装置の構成図
【図２】本発明の（実施の形態１）における半導体記憶装置の動作シーケンス図
【図３】本発明の（実施の形態２）における半導体記憶装置の動作シーケンス図
【図４】本発明の（実施の形態２）におけるデータ読み出し時のワード線電位の設定値
【図５】本発明の（実施の形態３）における半導体記憶装置の動作シーケンス図
【図６】従来の半導体記憶装置の動作シーケンス図
【符号の説明】
１    メモリセル（データ保持素子）
２    センスアンプ（データ保持回路）
３    ビット線
４    セルトランジスタ
５    ワード線
６    セルプレート線
７    センスアンプ制御線
８    タイミング発生回路
９    データ入出力回路
２１    チップイネーブル信号
２２    ライトイネーブル信号
２３    アドレス信号
２４    書き込み入力データ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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