(57)【要約】【課題】回路の素子のサイズを大きくすることなく、高速性能および広帯域特性を低下させずに高い出力電圧振幅を得ることができる差動増幅回路を実現する。【解決手段】第１の差動増幅器のカスコード接続点（Ａ１，Ｂ１）が第２の差動増幅器の入力端子に接続され、第１の差動増幅器における一方の側の出力端子（トランジスタ６ａのコレクタ側）と、第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子（トランジスタ８ｂのコレクタ側）とが接続され、第１の差動増幅器における他方の側の出力端子（トランジスタ６ｂのコレクタ側）と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子（トランジスタ８ａのコレクタ側）とが接続されている。【選択図】　図１
2004088498.tif 000002
【特許請求の範囲】
【請求項１】
一方および他方の側の増幅素子からなる差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器および第２の差動増幅器を有する差動増幅回路であって、
前記第１の差動増幅器のそれぞれの側のカスコード接続点が前記第２の差動増幅器のそれぞれの側の入力端子に接続され、
前記第１の差動増幅器における一方の側の出力端子と、前記第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、前記第１の差動増幅器における前記他方の側の出力端子と、前記第１の差動増幅器における前記一方の側に接続される方の第２の差動増幅器の出力端子とが接続されている
ことを特徴とする差動増幅回路。
【請求項２】
差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器、第２の差動増幅器および第３の差動増幅器を有する差動増幅回路であって、
前記第１の差動増幅器のそれぞれの側のカスコード接続点が前記第２の差動増幅器のそれぞれの側の入力端子に接続されるとともに、前記第２の差動増幅器のそれぞれの側のカスコード接続点が前記第３の差動増幅器のそれぞれの側の入力端子に接続され、
前記第１の差動増幅器における一方の側の出力端子と、前記第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、前記第１の差動増幅器における前記他方の側の出力端子と、前記第１の差動増幅器における前記一方の側に接続される方の第２の差動増幅器の出力端子とが接続され、
前記第２の差動増幅器における前記一方の側の出力端子と、前記第２の差動増幅器における他方の側に接続される方の第３の差動増幅器の出力端子とが接続され、前記第２の差動増幅器における前記他方の側の出力端子と、前記第２の差動増幅器における前記一方の側に接続される方の第３の差動増幅器の出力端子とが接続されている
ことを特徴とする差動増幅回路。
【請求項３】
差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成のｍ（ｍ：４以上の自然数）個の差動増幅器を有する差動増幅回路であって、
前記第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎ：ｍより小さい自然数）番目の差動増幅器のそれぞれの側のカスコード接続点がｎ＋１番目の差動増幅器のそれぞれの側の入力端子に接続され、
ｎ番目の差動増幅器における一方の側の出力端子と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続され、
ｎ番目の差動増幅器における前記他方の側の出力端子と、ｎ番目の差動増幅器における前記一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続されている
ことを特徴とする差動増幅回路。
【請求項４】
第１の差動増幅器以外の差動増幅器を構成する増幅素子のサイズが、前記第１の差動増幅器を構成する増幅素子のサイズに対して、同等または大きい
請求項１から請求項３のうちのいずれか１項に記載の差動増幅回路。
【請求項５】
出力段に差動増幅回路を備えた半導体集積回路において、
前記差動増幅器は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器および第２の差動増幅器を有し、
前記第１の差動増幅器のそれぞれの側のカスコード接続点が前記第２の差動増幅器のそれぞれの側の入力端子に接続され、
前記第１の差動増幅器における一方の側の出力端子と、前記第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、前記第１の差動増幅器における前記他方の側の出力端子と、前記第１の差動増幅器における前記一方の側に接続される方の第２の差動増幅器の出力端子とが接続されている
ことを特徴とする半導体集積回路。
【請求項６】
出力段に差動増幅回路を備えた半導体集積回路において、
前記差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器、第２の差動増幅器および第３の差動増幅器を有し、
前記第１の差動増幅器のそれぞれの側のカスコード接続点が前記第２の差動増幅器のそれぞれの側の入力端子に接続されるとともに、前記第２の差動増幅器のそれぞれの側のカスコード接続点が前記第３の差動増幅器のそれぞれの側の入力端子に接続され、
前記第１の差動増幅器における一方の側の出力端子と、前記第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、前記第１の差動増幅器における前記他方の側の出力端子と、前記第１の差動増幅器における前記一方の側に接続される方の第２の差動増幅器の出力端子とが接続され、
前記第２の差動増幅器における前記一方の側の出力端子と、前記第２の差動増幅器における他方の側に接続される方の第３の差動増幅器の出力端子とが接続され、前記第２の差動増幅器における前記他方の側の出力端子と、前記第２の差動増幅器における前記一方の側に接続される方の第３の差動増幅器の出力端子とが接続されている
ことを特徴とする半導体集積回路。
【請求項７】
出力段に差動増幅回路を備えた半導体集積回路において、
前記差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成のｍ（ｍ：４以上の自然数）個の差動増幅器を有し、前記第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎ：ｍより小さい自然数）番目の差動増幅器のそれぞれの側のカスコード接続点がｎ＋１番目の差動増幅器のそれぞれの側の入力端子に接続され、
ｎ番目の差動増幅器における一方の側の出力端子と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続され、
ｎ番目の差動増幅器における前記他方の側の出力端子と、ｎ番目の差動増幅器における前記一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続されている
ことを特徴とする半導体集積回路。
【請求項８】
差動増幅回路における第１の差動増幅器以外の差動増幅器を構成する増幅素子のサイズが、前記第１の差動増幅器を構成する増幅素子のサイズに対して、同等または大きい
請求項５から請求項７のうちのいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の差動増幅器を用いる差動増幅回路であって高出力かつ広帯域高速動作に適した差動増幅回路、および差動増幅回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
図１２は、一般的な半導体集積回路の構成を示す機能ブロック図である。図１２に示すように、半導体集積回路（以下、集積回路という。）は、入力信号を増幅する回路部分である入力増幅段１００、増幅された入力信号にもとづいて集積回路に求められる所望の処理を施す回路部分である機能ブロック段２００、および機能ブロック段２００の処理結果としての出力信号を増幅して出力する回路部分である出力増幅段３００がワンチップ内に収容された構成である。そして、入力増幅段１００および出力増幅段３００において、差動増幅回路が用いられることが多い。
【０００３】
また、例えば、光通信用送信器に使用される変調器駆動回路のように高速および広帯域の動作と高い出力振幅が必要とされるような集積回路では、出力増幅段３００に用いられる差動増幅回路に、高速および広帯域性能を維持しつつ高い出力振幅が要求される。そのような出力増幅段３００に用いられる差動増幅回路の一例を図１３に示す。
【０００４】
図１３には、出力増幅段３００として、差動増幅回路３２０および差動増幅回路３２０の前段の機能ブロック段２００との接続部分が示されている。接続部分の回路は、一般に電位レベルを整合するためのレベルシフタ回路３１０で構成される。図１３に示す従来例では、レベルシフタ回路３１０は、トランジスタ２０ａ，２０ｂ，２１ａ，２１ｂ、ダイオード２２ａ，２２ｂ、および抵抗体２３ａ，２３ｂ，２４ａ，２４ｂからなる２段のエミッタフォロアで実現されている。入力端子１ａ，１ｂを介して機能ブロック段２００から入力された信号は、レベルシフタ回路３１０を通った後、トランジスタ２１ａ，２１ｂのエミッタから差動増幅回路３２０に入力される。
【０００５】
差動増幅回路３２０は、差動対を構成するトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂのそれぞれのコレクタ端子にエミッタ端子が接続されたトランジスタ６ａ，６ｂとで構成される。すなわち、差動増幅回路３２０において、差動対のトランジスタ５ａ，５ｂには、他のトランジスタ５ａ，５ｂがカスコード接続されている。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して、低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。そして、差動増幅回路３２０の出力が、出力増幅段３００からの出力信号として出力端子２ａ，２ｂから出力される。このようなカスコード接続型の差動増幅回路３２０は、ミラー効果を抑制できるため、高速性および広帯域性が要求される用途に適している。
【０００６】
【発明が解決しようとする課題】
図１３に示された回路において、出力電圧振幅は、差動対を流れる電流Ｉ０と抵抗体９ａ，９ｂの抵抗値Ｒとの積で決まる。ただし、抵抗値Ｒは、５０Ωの出力インピーダンス整合特性を損なわないようにするために、５０Ωを超えて過度に大きな値をとれない。そこで、駆動増幅回路などの高出力振幅を求められる回路品種の集積回路における出力増幅段３００の差動増幅回路３２０では、出力電圧振幅を稼ぐために、差動対の動作電流を大きくする必要がある。従って、トランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを大きくしなくてはならない。
【０００７】
一方で、集積回路における出力増幅段３００の差動増幅回路３２０以外の回路ブロックでは、消費電力を低減するためにトランジスタを微細化する傾向にある。そのために、差動増幅回路３２０とその前段とで、用いられるトランジスタのサイズが大きく異なってくる。特に、複数の機能をワンチップに搭載するような大規模集積回路（多機能ワンチップ集積回路）では、チップの発熱が回路の信頼性低下や誤動作につながるため低消費電力化のための素子微細化は必須であるが、このような多機能ワンチップ集積回路では最終出力段に高出力増幅器の機能を持たせることが多い。その結果、差動増幅回路３２０とその前段の回路ブロックとの間でのトランジスタのサイズの格差が益々多くなる。
【０００８】
差動増幅回路３２０とその前段の回路ブロックとの間で、用いられるトランジスタのサイズの差が大きくなると、前段の回路ブロックにおけるトランジスタからみた出力段の差動対のトランジスタ５ａ，５ｂの容量負荷が大きくなる。そのため、高周波数帯域では駆動能力が低下し、回路の高速性および広帯域性が低下する。図１３に示された回路において、前段のエミッタフォロア回路（レベルシフト回路３１０）のトランジスタ２０ａ，２０ｂ，２１ａ，２１ｂのサイズを２×５μｍとし、出力増幅段３００の差動増幅回路３２０のトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを２×５μｍの１倍の２×５μｍ、２倍の２×１０μｍ、４倍の２×２０μｍとした場合のそれぞれの周波数応答特性を図１４に示す。
【０００９】
図１４に示す特性より、出力増幅段３００の差動増幅回路３２０のトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを大きくするにつれて利得は高くなるが、サイズ比が増したことで帯域特性は低下することがわかる。図１３に示された回路において、エミッタフォロア回路のトランジスタ２０ａ，２０ｂ，２１ａ，２１ｂのサイズを２×５μｍとし、差動増幅回路３２０のトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズが２×２０μｍとした場合の出力アイ波形を図１５に示す。１Ｖ以上の出力振幅が得られているが、広帯域性の低下により波形にジッタが見られる。こうしたジッタは、回路の誤動作を引き起こすことになる。
【００１０】
トランジスタサイズの差に起因して生ずるこれらの性能低下を解消するために、従来は前段回路から徐々にトランジスタサイズを大きくし、出力段のトランジスタに接続させていた。しかし、単にトランジスタサイズ比を分散させるだけであって本質的な解決策ではない。すなわち、前段回路の素子のサイズを不要に大きくするので、消費電力の上昇を招くことになる。
【００１１】
そこで、本発明は、回路の素子のサイズを大きくすることなく、高速性能および広帯域特性を低下させずに高い出力電圧振幅を得ることができる差動増幅回路および差動増幅回路を用いた半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明による差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器（図１におけるトランジスタ５ａ，５ｂ，６ａ，６ｂ）および第２の差動増幅器（図１におけるトランジスタ７ａ，７ｂ，８ａ，８ｂ）を有する差動増幅回路であって、第１の差動増幅器のそれぞれの側のカスコード接続点（図１におけるＡ１，Ｂ１）が第２の差動増幅器のそれぞれの側の入力端子に接続され、第１の差動増幅器における一方の側（図１におけるトランジスタ５ａ，６ａ側）の出力端子（図１におけるトランジスタ６ａのコレクタ）と、第１の差動増幅器における他方の側（図１におけるトランジスタ５ｂ，６ｂ側）に接続される方（図１におけるトランジスタ７ｂ，８ｂ側）の第２の差動増幅器の出力端子（図１におけるトランジスタ８ｂのコレクタ）とが接続され、第１の差動増幅器における他方の側の出力端子（図１におけるトランジスタ６ｂのコレクタ）と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子（図１におけるトランジスタ８ａのコレクタ）とが接続されていることを特徴とする。また、本発明による半導体集積回路は、出力段に上記構成の差動増幅回路を備えたものである。
【００１３】
本発明による他の態様の差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成の第１の差動増幅器（図７におけるトランジスタ５ａ，５ｂ，６ａ，６ｂ）、第２の差動増幅器（図７におけるトランジスタ７ａ，７ｂ，８ａ，８ｂ）および第３の差動増幅器（図７におけるトランジスタ１４ａ，１４ｂ，１５ａ，１５ｂ）を有する差動増幅回路であって、第１の差動増幅器のそれぞれの側のカスコード接続点（図７におけるＡ１，Ｂ１）が第２の差動増幅器のそれぞれの側の入力端子に接続され、第２の差動増幅器のそれぞれの側のカスコード接続点（図７におけるＡ２，Ｂ２）が第３の差動増幅器のそれぞれの側の入力端子に接続され、第１の差動増幅器における一方の側（図７におけるトランジスタ５ａ，６ａ側）の出力端子（図７におけるトランジスタ６ａのコレクタ）と、第１の差動増幅器における他方の側（図７におけるトランジスタ５ｂ，６ｂ側）に接続される方（図７におけるトランジスタ７ｂ，８ｂ側）の第２の差動増幅器の出力端子（図７におけるトランジスタ８ｂのコレクタ）とが接続され、第１の差動増幅器における他方の側の出力端子（図７におけるトランジスタ６ｂのコレクタ）と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子（図７におけるトランジスタ８ａのコレクタ）とが接続され、第２の差動増幅器における一方の側（例えば図７におけるトランジスタ７ａ，８ａ側）の出力端子（図７におけるトランジスタ８ａのコレクタ）と、第２の差動増幅器における他方の側（図７におけるトランジスタ７ｂ，８ｂ側）に接続される方（図７におけるトランジスタ１４ｂ，１５ｂ側）の第３の差動増幅器の出力端子（図７におけるトランジスタ１５ｂのコレクタ）とが接続され、第２の差動増幅器における他方の側の出力端子（図７におけるトランジスタ８ｂのコレクタ）と、第２の差動増幅器における一方の側に接続される方（図７におけるトランジスタ１４ａ，１５ａ側）の第３の差動増幅器の出力端子（図７におけるトランジスタ１５ａのコレクタ）とが接続されていることを特徴とする。また、本発明による他の態様の半導体集積回路は、出力段に上記構成の差動増幅回路を備えたものである。
【００１４】
本発明によるさらに他の態様の差動増幅回路は、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成のｍ（ｍ：４以上の自然数）個の差動増幅器（図１１におけるトランジスタ５ａ，５ｂ，６ａ，６ｂによる差動増幅器、トランジスタ７ａ，７ｂ，８ａ，８ｂ、トランジスタ１４ａ，１４ｂ，１５ａ，１５ｂによる差動増幅器による差動増幅器、トランジスタ１８ａ，１８ｂ，１９ａ，１９ｂによる差動増幅器）を有する差動増幅回路であって、第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎ：ｍより小さい自然数）番目の差動増幅器のそれぞれの側のカスコード接続点（図１１におけるＡ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３）がｎ＋１番目の差動増幅器のそれぞれの側の入力端子に接続され、ｎ番目の差動増幅器における一方の側の出力端子（図１１におけるトランジスタ６ａ，８ａ，１５ａ，１９ａのコレクタ）と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ｂ，１５ｂ，１９ｂのコレクタ）とが接続され、ｎ番目の差動増幅器における他方の側の出力端子（図１１におけるトランジスタ６ｂ，８ｂ，１５ｂ，１９ｂのコレクタ）と、ｎ番目の差動増幅器における一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ａ，１５ａ，１９ａのコレクタ）とが接続されていることを特徴とする。また、本発明によるさらに他の態様の半導体集積回路は、出力段に上記構成の差動増幅回路を備えたものである。
【００１５】
差動増幅回路において、第１の差動増幅器以外の差動増幅器を構成する増幅素子のサイズが、第１の差動増幅器を構成する増幅素子のサイズに対して、同等または大きいことが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１７】
実施の形態１．
図１は、本発明による差動増幅回路の第１の実施の形態を示す回路構成図である。この実施の形態では、差動増幅回路は、第１の差動増幅器と第２の差動増幅器とを含む。図１に示す構成おいて、第１の差動増幅器は入力端子３１ａ，３１ｂに接続され、入力端子３１ａ，３１ｂを介して前段の回路ブロックから入力された信号が第１の差動増幅器に入力される。第１の差動増幅器は差動対を構成するトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂにカスコード接続されたトランジスタ６ａ，６ｂとで構成される。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。
【００１８】
第２の差動増幅器は、第１の差動増幅器と同一の回路形式で構成される。すなわち、第２の差動増幅器は、差動対を構成するトランジスタ７ａ，７ｂと、トランジスタ７ａ，７ｂにカスコード接続されたトランジスタ８ａ，８ｂとで構成され、トランジスタ７ａ，７ｂの共通エミッタは、定電流源回路１２を介して低電位電源端子４に接続される。トランジスタ８ａ，８ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位電源端子３に接続される。トランジスタ８ａ，８ｂのベースは、ともに電圧供給端子１３に接続される。以下、第１の差動増幅器における差動対を第１の差動対といい、第２の差動増幅器における差動対を第２の差動対という。
【００１９】
第１の差動増幅器および第２の差動増幅器は、以下のように接続される。すなわち、第２の差動対のトランジスタ７ａ，７ｂのベースが、第１の差動対のトランジスタ５ａ，５ｂのコレクタにそれぞれ接続される。なお、図１において、２つの接続点が位置Ａ１，Ｂ１として示されているが、位置Ａ１，Ｂ１は、第２の差動増幅器の入力端子に相当している。また、位置Ａ１は、第１の差動増幅器におけるトランジスタ５ａ，６ａのカスコード接続点に相当し、位置Ｂ１は、第１の差動増幅器におけるトランジスタ５ｂ，６ｂのカスコード接続点に相当している。
【００２０】
また、第１の差動増幅器のトランジスタ６ａ，６ｂのコレクタと第２の差動増幅器のトランジスタ８ａ，８ｂのコレクタとが、それぞれ交差接続される。すなわち、第１の差動増幅器における一方の側の出力端子と、第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、第１の差動増幅器における他方の側の出力端子と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子とが接続される。具体的には、トランジスタ６ａのコレクタとトランジスタ８ｂのコレクタとが接続され、トランジスタ６ｂのコレクタとトランジスタ８ａのコレクタとが接続される。そして、トランジスタ６ａ，８ｂのコレクタ出力およびトランジスタ６ｂ，８ａのコレクタ出力が、差動増幅回路からの出力信号として出力端子２ａ，２ｂから出力される。
【００２１】
次に、図１に示す差動増幅回路の動作を説明する。
第１の差動増幅器における差動対のトランジスタ５ａのベースとトランジスタ５ｂのベースとに、互いに逆相の信号が入力される。以下、互いに逆相の信号を、正補信号と呼ぶことにする。ここで、トランジスタ５ａ側の入力信号がハイレベルになると、トランジスタ５ａがオン状態になり、その結果、トランジスタ６ａがオン状態になって、電流Ｉ１が流れる。このとき、トランジスタ５ｂ側の入力信号がローレベルになっているのでトランジスタ５ｂはオフ状態となり、トランジスタ５ｂに電流は流れない。
【００２２】
また、トランジスタ５ａのコレクタに接続された第２の差動対におけるトランジスタ７ａのベースの電位はローレベルになり、トランジスタ７ｂのベースの電位はハイレベルになるので、第２の差動増幅器では、トランジスタ７ｂがオン状態となり、電流Ｉ２が流れる。第１の差動増幅器のオン状態にあるトランジスタ５ａ，６ａ側のコレクタと第２の差動増幅器のオン状態にあるトランジスタ７ｂ，８ｂ側のコレクタ（具体的にはトランジスタ６ａのコレクタとトランジスタ８ｂのコレクタ）が接続されているので、差動増幅回路において、オン側でＩ１＋Ｉ２の電流が流れる。すなわち、差動対２組分の出力電圧振幅を得ることができる。
【００２３】
第１の実施の形態の効果を示すために、差動増幅回路の前段にレベルシフタ回路としてエミッタフォロア回路を設けた場合について、従来の差動増幅回路と比較しながら説明する。図２は、図１に示された構成の差動増幅回路３２の前段にエミッタフォロア回路３１が設けられた回路構成を示す回路構成図である。
【００２４】
エミッタフォロア回路３１は、図１３に示された従来のエミッタフォロア回路３１０と同一構成である。すなわち、エミッタフォロア回路３１は、トランジスタ２０ａ，２０ｂ，２１ａ，２１ｂ、ダイオード２２ａ，２２ｂ、および抵抗体２３ａ，２３ｂ，２４ａ，２４ｂからなる２段のエミッタフォロアで実現されている。入力端子１ａ，１ｂを介して例えば集積回路における機能ブロック段２００（図１２参照）から入力された信号は、エミッタフォロア回路３１を通った後、トランジスタ２１ａ，２１ｂのエミッタから差動増幅回路３２に入力される。
【００２５】
図１３に示す回路において、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３２０を構成するトランジスタサイズを２×２０μｍとしたときに、図１４に示す周波数応答特性と図１５に示す出力振幅１Ｖ以上の出力アイ波形が得られることは既に述べた。
【００２６】
図２に示すように差動増幅回路３２として図１に示す差動増幅回路を用いた場合には、差動対２組分の出力電圧振幅を得ることができることから、例えばトランジスタサイズを従来回路の半分の２×１０μｍとすれば、図１３に示された従来の場合と同等の出力振幅が得られる（２組の差動増幅器の構造が同等の場合）。このとき、前段のエミッタフォロア回路３１のトランジスタ２１ａ，２１ｂが駆動するのは、第１の差動対を構成するトランジスタ５ａ，５ｂであり、そのサイズは従来回路における第１の差動対を構成するトランジスタ５ａ，５ｂの１／２である。従って、前段の回路ブロックにおけるトランジスタ２１ａ，２１ｂからみたトランジスタ５ａ，５ｂの容量負荷が小さく見えるので、駆動能力が改善され回路全体の高速性・広帯域性が向上する。
【００２７】
図３は、図２に示す回路と図１３に示された従来回路の周波数特性を比較した特性図である。図３に示す特性から、図２に示す回路において広帯域性が改善されていることがわかる。また、図４は、図２に示す回路の出力アイ波形を示す波形図である。図１５に示された従来回路の波形と比較して、同等の出力振幅を維持しながら、ジッタが改善されていることがわかる。なお、図３に示す周波数特性（第１の実施の形態の回路の特性）および図４に示す出力アイ波形を得たときの第１および第２の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂのサイズは２×１０μｍである。
【００２８】
なお、ここでは、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３２における第１および第２の差動対を構成するトランジスタサイズを２×１０μｍとした場合について説明した。しかし、本発明は、そのサイズの組み合わせに限定されるものではない。
【００２９】
例えば、図５は、第１および第２の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂのサイズを２×１０μｍとする代わりに、第１の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂのサイズを２×６．７μｍ、第２の差動増幅器を構成するトランジスタ７ａ，７ｂ，８ａ，８ｂのサイズを２×１３．３μｍとした場合の周波数特性を示す特性図である。また、図６は、その場合の出力アイ波形を示す波形図である。図５および図６に示すように、その場合にも、従来回路の場合と同等の出力振幅が得られ、かつ、広帯域性や波形のジッタが改善される。
【００３０】
なお、この実施の形態では、図１および図２に示す差動増幅回路３２において、第１の差動対も第２の差動対もともに出力電圧振幅に寄与しているので、第２の差動対は補助的なものではなく、第１の差動対と同等の広帯域性能と高出力特性を有することを特徴としている。従って、第２の差動増幅器におけるトランジスタのサイズは第１の差動増幅器におけるトランジスタのサイズと同等もしくはそれ以上であることが望ましい。また、第２の差動増幅器の回路構成は、第１の差動増幅器と同等の広帯域性を有する必要があるために、第１の差動増幅器と同一のカスコード接続構成である必要がある。なお、第２の差動増幅器におけるトランジスタのサイズが第１の差動増幅器におけるトランジスタのサイズよりも大きい場合には（上述した例では、２×１３．３μｍと２×６．７μｍ）、第１の差動増幅器におけるトランジスタのサイズを小さくしつつ、差動増幅回路の出力を高くすることができる。
【００３１】
実施の形態２．
図７は、本発明による差動増幅回路の第２の実施形態を示す回路構成図である。この実施の形態では、差動増幅回路は、第１の差動増幅器、第２の差動増幅器および第３の差動増幅器を含む。図７に示す構成おいて、第１の差動増幅器は入力端子３１ａ，３１ｂに接続され、入力端子３１ａ，３１ｂを介して前段の回路ブロックから入力された信号が第１の差動増幅器に入力される。第１の差動増幅器は、差動対のトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂにカスコード接続されたトランジスタ６ａ，６ｂとで構成される。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。
【００３２】
第２の差動増幅器は、第１の差動増幅器と同一の回路形式で構成される。すなわち、第２の差動増幅器は、差動対のトランジスタ７ａ，７ｂと、トランジスタ７ａ，７ｂにカスコード接続されたトランジスタ８ａ，８ｂとで構成される。トランジスタ７ａ，７ｂの共通エミッタは、定電流源回路１２を介して、低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ８ａ，８ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ８ａ，８ｂのベースは、ともに電圧供給端子１３に接続される。
【００３３】
第３の差動増幅器も、第１の差動増幅器と同一の回路形式で構成される。すなわち、差動対のトランジスタ１４ａ，１４ｂと、トランジスタ１４ａ，１４ｂにカスコード接続されたトランジスタ１５ａ，１５ｂとで構成される。トランジスタ１４ａ，１４ｂの共通エミッタは、定電流源回路１６を介して、低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ１５ａ，１５ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ１５ａ，１５ｂのベースは、ともに電圧供給端子１７に接続される。
【００３４】
第１、第２および第３の差動増幅器は以下のように接続される。すなわち、第２の差動増幅器におけるトランジスタ７ａ，７ｂのベースは、第１の差動増幅器におけるトランジスタ５ａ，５ｂのコレクタにそれぞれ接続される。また、第１の差動増幅器におけるトランジスタ６ａ，６ｂのコレクタと、第２の差動増幅器におけるトランジスタ８ａ，８ｂのコレクタとは、それぞれ交差接続される。換言すれば、第１の差動増幅器における一方の側の出力端子と、第１の差動増幅器における他方の側に接続される方の第２の差動増幅器の出力端子とが接続され、第１の差動増幅器における他方の側の出力端子と、第１の差動増幅器における一方の側に接続される方の第２の差動増幅器の出力端子とが接続される。具体的には、トランジスタ６ａのコレクタとトランジスタ８ｂのコレクタとが接続され、トランジスタ６ｂのコレクタとトランジスタ８ａのコレクタとが接続される。
【００３５】
また、第３の差動増幅器におけるトランジスタ１４ａ，１４ｂのベースは、第２の差動増幅器におけるトランジスタ７ａ，７ｂのコレクタにそれぞれ接続される。第３の差動増幅器におけるトランジスタ１５ａのコレクタは、第１の差動増幅器におけるトランジスタ６ａのコレクタおよび第２の差動増幅器におけるトランジスタ８ｂのコレクタに接続され、トランジスタ１５ｂのコレクタは、トランジスタ６ｂのコレクタおよびトランジスタ８ａのコレクタに接続される。すなわち、第２の差動増幅器における一方の側の出力端子と、第２の差動増幅器における他方の側に接続される方の第３の差動増幅器の出力端子とが接続され、第２の差動増幅器における他方の側の出力端子と、第２の差動増幅器における一方の側に接続される方の第３の差動増幅器の出力端子とが接続される。
【００３６】
そして、トランジスタ６ａ，８ｂ，１５ａのコレクタ出力およびトランジスタ６ｂ，８ａ、１５ｂのコレクタ出力が、差動増幅回路からの出力信号として出力端子２ａ，２ｂから出力される。
【００３７】
なお、図７において、４つの接続点が位置Ａ１，Ｂ１，Ａ２，Ｂ２として示されているが、位置Ａ１，Ｂ１は、第２の差動増幅器の入力端子に相当している。また、位置Ａ１は、第１の差動増幅器におけるトランジスタ５ａ，６ａのカスコード接続点に相当し、位置Ｂ１は、第１の差動増幅器におけるトランジスタ５ｂ，６ｂのカスコード接続点に相当している。さらに、位置Ａ２，Ｂ２は、第３の差動増幅器の入力端子に相当している。また、位置Ａ２は、第２の差動増幅器におけるトランジスタ７ａ，８ａのカスコード接続点に相当し、位置Ｂ２は、第２の差動増幅器におけるトランジスタ７ｂ，８ｂのカスコード接続点に相当している。
【００３８】
次に、図７に示す差動増幅回路の動作を説明する。
第１の差動増幅器におけるトランジスタ５ａ，５ｂのベースに正補信号が入力される。ここで、トランジスタ５ａ側の入力信号がハイレベルになると、トランジスタ５ａがオン状態になり、その結果、トランジスタ６ａがオン状態になって、電流Ｉ１が流れる。また、トランジスタ５ｂ側の入力信号がローレベルになっているのでトランジスタ５ｂはオフ状態となり、トランジスタ５ｂに電流は流れない。
【００３９】
このとき、トランジスタ５ａ，５ｂのコレクタに接続された第２の差動対におけるトランジスタ７ａのベースの電位はローレベルになり、トランジスタ７ｂのベースの電位はハイレベルになるので、第２の差動対では、トランジスタ７ｂがオン状態となり、電流Ｉ２が流れる。さらに、トランジスタ７ａのコレクタに接続された第３の差動対におけるトランジスタ１４ａのベース電位はハイレベルとなり、トランジスタ７ｂのコレクタに接続された第３の差動対におけるトランジスタ１４ｂのベース電位はローレベルとなるので、第３の差動対ではトランジスタ１４ａがオン状態となり、電流Ｉ３が流れる。
【００４０】
第１の差動増幅器のオン状態にあるトランジスタ５ａ，６ａ側のコレクタ、第２の差動増幅器のオン状態にあるトランジスタ７ｂ，８ｂ側のコレクタ、および第３の差動増幅器のオン状態にあるトランジスタ１４ａ，１５ａ側のコレクタ（具体的にはトランジスタ６ａ，８ｂ，１５ａのコレクタ）が接続されているので、差動増幅回路において、オン側でＩ１＋Ｉ２＋Ｉ３の電流が流れる。すなわち、差動対３組分の出力電圧振幅を得ることができる。
【００４１】
第２の実施の形態の効果を示すために、差動増幅回路の前段にレベルシフタ回路としてエミッタフォロア回路を設けた場合について、従来の差動増幅回路と比較しながら説明する。図８は、図７に示された構成の差動増幅回路３３の前段にエミッタフォロア回路３１が設けられた回路構成を示す回路構成図である。
【００４２】
エミッタフォロア回路３１は、図１３に示された従来のエミッタフォロア回路３１０と同一構成である。すなわち、エミッタフォロア回路３１は、トランジスタ２０ａ，２０ｂ，２１ａ，２１ｂ、ダイオード２２ａ，２２ｂ、および抵抗体２３ａ，２３ｂ，２４ａ，２４ｂからなる２段のエミッタフォロアで実現されている。入力端子１ａ，１ｂを介して例えば集積回路における機能ブロック段２００（図１２参照）から入力された信号は、エミッタフォロア回路３１を通った後、トランジスタ２１ａ，２１ｂのエミッタから差動増幅回路３３に入力される。
【００４３】
図１３に示す回路において、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３２０を構成するトランジスタサイズを２×２０μｍとしたときに、図１４に示す周波数応答特性と図１５に示す出力振幅１Ｖ以上の出力アイ波形が得られることは既に述べた。
【００４４】
図８に示すように差動増幅回路３３として図７に示す差動増幅回路を用いた場合には、差動対３組分の出力電圧振幅を得ることができることから、例えばトランジスタサイズを従来回路の１／３の２×６．７μｍとすれば、図１３に示された従来の場合と同等の出力振幅が得られる（３組の差動増幅器の構造が同等の場合）。このとき、前段のエミッタフォロア回路３１のトランジスタ２１ａ，２１ｂが駆動するのは、第１の差動対を構成するトランジスタ５ａ，５ｂであり、そのサイズは従来回路における第１の差動対を構成するトランジスタ５ａ，５ｂの１／３である。従って、前段の回路ブロックにおけるトランジスタ２１ａ，２１ｂからみたトランジスタ５ａ，５ｂの容量負荷がさらに小さく見えるので、駆動能力がより改善され回路全体の高速性・広帯域性が向上する。
【００４５】
図９は、図８に示す回路と図１３に示された従来回路の周波数特性を比較した特性図である。図９に示す特性から、図８に示す回路において広帯域性が改善されていることがわかる。また、図１０は、図８に示す回路の出力アイ波形を示す波形図である。図１５に示された従来回路の波形と比較して、同等の出力振幅を維持しながら、ジッタが改善されていることがわかる。なお、図９に示す周波数特性（第２の実施の形態の回路の特性）および図１０に示す出力アイ波形を得たときの第１、第２および第３の差動増幅器を構成するトランジスタ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂ，１４ａ，１４ｂ，１５ａ，１５ｂのサイズは２×６．７μｍである。
【００４６】
なお、ここでは、エミッタフォロアを構成するトランジスタサイズを２×５μｍとし、差動増幅回路３３における第１、第２および第３の差動増幅器を構成するトランジスタサイズを２×６．７μｍとした場合について説明した。しかし、本発明は、そのサイズの組み合わせに限定されるものではない。
【００４７】
また、この実施の形態では、図７および図８に示す差動増幅回路３３において、第２および第３の差動対も第１の差動対とともに出力電圧振幅に寄与しているので、第２および第３の差動対は補助的なものではなく、第１の差動対と同等の広帯域性能と高出力特性を有することを特徴としている。従って、第２および第３の差動増幅器におけるトランジスタのサイズは、第１の差動増幅器におけるトランジスタのサイズと同等もしくはそれ以上であることが望ましい。また、第２および第３の差動増幅器の回路構成は、第１の差動増幅器と同等の広帯域性を有する必要があるために、第１の差動増幅器と同一のカスコード接続構成である必要がある。なお、第２および第３の差動増幅器におけるトランジスタのサイズが第１の差動増幅器におけるトランジスタのサイズよりも大きい場合には、第１の差動増幅器におけるトランジスタのサイズを小さくしつつ、差動増幅回路の出力を高くすることができる。
【００４８】
実施の形態３．
図１１は、本発明による差動増幅回路の第３実施形態を示す回路構成図である。この実施の形態では、ｍ個（ｍは４以上の自然数）の差動増幅器を含む。図１１に示す構成おいて、第１の差動増幅器は入力端子３１ａ，３１ｂに接続され、入力端子３１ａ，３１ｂを介して前段の回路ブロックから入力された信号が第１の差動増幅器に入力される。第１の差動増幅器は、差動対のトランジスタ５ａ，５ｂと、トランジスタ５ａ，５ｂにカスコード接続されたトランジスタ６ａ，６ｂとで構成される。トランジスタ５ａ，５ｂの共通エミッタは、定電流源回路１０を介して低電位側の電位Ｖｅｅを供給する低電位電源端子４に接続される。トランジスタ６ａ，６ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して、高電位側の電位Ｖｃｃを供給する高電位電源端子３に接続される。トランジスタ６ａ，６ｂのベースは、ともに電圧供給端子１１に接続される。
【００４９】
第２の差動増幅器は、第１の差動増幅器と同一の回路形式で構成される。すなわち、第２の差動増幅器は、差動対のトランジスタ７ａ，７ｂと、トランジスタ７ａ，７ｂにカスコード接続されたトランジスタ８ａ，８ｂとで構成される。トランジスタ７ａ，７ｂの共通エミッタは、定電流源回路１２を介して低電位電源端子４に接続される。トランジスタ８ａ，８ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。トランジスタ８ａ，８ｂのベースは、ともに電圧供給端子１３に接続される。
【００５０】
第３の差動増幅器も、第１の差動増幅器と同一の回路形式で構成される。すなわち、差動対のトランジスタ１４ａ，１４ｂと、トランジスタ１４ａ，１４ｂにカスコード接続されたトランジスタ１５ａ，１５ｂとで構成される。トランジスタ１４ａ，１４ｂの共通エミッタは、定電流源回路１６を介して低電位電源端子４に接続される。トランジスタ１５ａ，１５ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。トランジスタ１５ａ，１５ｂのベースは、ともに電圧供給端子１７に接続される。
【００５１】
第４の差動増幅器も、第１の差動増幅器と同一の回路形式で構成される。すなわち、差動対のトランジスタ１８ａ，１８ｂと、トランジスタ１８ａ，１８ｂにカスコード接続されたトランジスタ１９ａ，１９ｂとで構成される。トランジスタ１８ａ，１８ｂの共通エミッタは、定電流源回路２０を介して低電位電源端子４に接続される。トランジスタ１９ａ，１９ｂのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。トランジスタ１９ａ，１９ｂのベースは、ともに電圧供給端子２１に接続される。
【００５２】
図１１には示されていないが、第５以降の差動増幅器が設けられている場合には、それらの差動増幅器は、第１〜第４の差動増幅器と同様に、差動対のトランジスタと、それぞれのトランジスタにカスコード接続されたトランジスタとで構成される。差動対のトランジスタの共通エミッタは、定電流源回路を介して低電位電源端子４に接続される。差動対のトランジスタにカスコード接続されたトランジスタのコレクタは、それぞれ抵抗体９ａ，９ｂを介して高電位電源端子３に接続される。また、差動対のトランジスタにカスコード接続されたトランジスタのベースは、ともに電圧供給端子に接続される。
【００５３】
ｍ個の差動増幅器は以下のように接続される。第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎはｍより小さい自然数）番目の差動増幅器のカスコード接続点が、ｎ＋１番目の差動増幅器の入力端子、すなわちカスコード接続された下側のトランジスタのベース端子に接続される。
【００５４】
また、ｎ番目の差動増幅器における一方の側の出力端子（図１１におけるトランジスタ６ａ，８ａ，１５ａ，１９ａのコレクタ）と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ｂ，１５ｂ，１９ｂのコレクタ）とが接続され、ｎ番目の差動増幅器における他方の側の出力端子（図１１におけるトランジスタ６ｂ，８ｂ，１５ｂ，１９ｂのコレクタ）と、ｎ番目の差動増幅器における一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子（図１１におけるトランジスタ８ａ，１５ａ，１９ａのコレクタ）とが接続される。
【００５５】
従って、各差動増幅器におけるカスコード接続された上側のトランジスタのコレクタ端子は、奇数番目の差動増幅器の一方の側同士で接続され、かつ、奇数番目の差動増幅器の他方の側同士で接続されることになる。図１１に示す例では、奇数番目の差動増幅器における一方の側のトランジスタ６ａ，１５ａのコレクタが接続されるとともに、奇数番目の差動増幅器おける他方の側のトランジスタ６ｂ，１５ｂのコレクタが接続される。また、偶数番目の差動増幅器の一方の側同士で接続され、かつ、偶数番目の差動増幅器の他方の側同士で接続されることになる。図１１に示す例では、偶数番目の差動増幅器における一方の側のトランジスタ８ａ，１９ａのコレクタが接続されるとともに、偶数番目の差動増幅器おける他方の側のトランジスタ８ｂ，１９ｂのコレクタが接続される。さらに、奇数番目の差動増幅器の一方の側（トランジスタ６ａ，１５ａのコレクタ）と偶数番目の差動増幅器の他方の側（トランジスタ８ｂ，１９ｂ）とが接続されて、一方の出力端子２ａが形成される。そして、奇数番目の差動増幅器の他方の側（トランジスタ６ｂ，１５ｂのコレクタ）と偶数番目の差動増幅器の一方の側（トランジスタ８ａ，１９ａのコレクタ）とが接続されて、他方の出力端子２ｂが形成される。
【００５６】
なお、図１１において、６つの接続点が位置Ａ１，Ｂ１，Ａ２，Ｂ２，Ａ３，Ｂ３として示されているが、位置Ａｓ，Ｂｓは、第（ｓ＋１）の差動増幅器の入力端子に相当している（ｓ：ｍより小さい自然数）。また、位置Ａｓ，Ｂｓは、第ｓの差動増幅器におけるカスコード接続点に相当している。
【００５７】
集積回路の出力増幅段における差動増幅回路として図１１に示す差動増幅回路を用いた場合には、差動対ｍ組分の出力電圧振幅を得ることができる。このとき、前段にエミッタフォロア回路が設けられている場合には、そのエミッタフォロア回路のトランジスタが駆動するのは、第１の差動対を構成するトランジスタ５ａ，５ｂであるが、第１および第２の実施の形態の場合と同様に、そのサイズを従来回路における第１の差動対を構成するトランジスタ５ａ，５ｂよりも小さくすることができる。従って、前段の回路ブロックにおけるトランジスタからみたトランジスタ５ａ，５ｂの容量負荷がより小さく見えるので、駆動能力がより改善され回路全体の高速性・広帯域性が向上する。なお、第１および第２の実施の形態の場合と同様に、第１の差動対以外の差動対も第１の差動対とともに出力電圧振幅に寄与するので、第１の差動対以外の差動対は補助的なものではなく、第１の差動対と同等の広帯域性能と高出力特性を有する必要がある。従って、第１の差動増幅器以外の差動増幅器におけるトランジスタのサイズは、第１の差動増幅器におけるトランジスタのサイズと同等もしくはそれ以上であることが望ましい。
【００５８】
以上に説明したように、本発明では、上記の各実施の形態に例示されたように、差動増幅回路を、差動対を構成するそれぞれの増幅素子に他の増幅素子がカスコード接続された構成のｍ（ｍ：ここでは２以上の自然数）個の差動増幅器を有する構成にして、第１の差動増幅器を１番目の差動増幅器として、ｎ（ｎ：ｍより小さい自然数）番目の差動増幅器のカスコード接続点がｎ＋１番目の差動増幅器の入力端子に接続され、ｎ番目の差動増幅器における一方の側の出力端子と、ｎ番目の差動増幅器における他方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続され、ｎ番目の差動増幅器における他方の側の出力端子と、ｎ番目の差動増幅器における一方の側に接続される方のｎ＋１番目の差動増幅器の出力端子とが接続されている構成にした。そのような構成によって、差動増幅回路を構成するトランジスタのサイズを小さくすることができる。
【００５９】
なお、上記の各実施の形態では、増幅素子としてバイポーラトランジスタ、具体的にはＮＰＮトランジスタを例にしたが、使用しうる増幅素子はバイポーラトランジスタに限られず、ＰＭＯＳやＮＭＯＳなどの他の能動素子であってもよい。また、上記の各実施の形態では、特に、差動増幅回路を集積回路の出力増幅段に用いた場合の効果を説明したが、本発明は、集積回路の入力増幅段や、その他の用途に用いられる差動増幅回路に適用することができる。
【００６０】
【発明の効果】
以上に説明したように、本発明の構成によれば、回路の素子のサイズを大きくすることなく、高速性能および広帯域特性を低下させずに高い出力電圧振幅を得ることができる差動増幅回路および差動増幅回路を用いた半導体集積回路を得ることができる。
【図面の簡単な説明】
【図１】差動増幅回路の第１の実施の形態を示す回路構成図である。
【図２】図１に示す構成の差動増幅回路の前段にエミッタフォロア回路が設けられた回路構成を示す回路構成図である。
【図３】図２に示す回路と従来回路の周波数特性を比較した特性図である。
【図４】図２に示す回路の出力アイ波形を示す波形図である。
【図５】図２に示す差動増幅回路におけるトランジスタサイズを変更した場合の周波数特性を示す特性図である。
【図６】図２に示す差動増幅回路におけるトランジスタサイズを変更した場合の出力アイ波形を示す波形図である。
【図７】差動増幅回路の第２の実施の形態を示す回路構成図である。
【図８】図７に示す構成の差動増幅回路の前段にエミッタフォロア回路が設けられた回路構成を示す回路構成図である。
【図９】図７に示す回路と従来回路の周波数特性を比較した特性図である。
【図１０】図７に示す回路の出力アイ波形を示す波形図である。
【図１１】差動増幅回路の第３の実施の形態を示す回路構成図である。
【図１２】半導体集積回路の構成を示す機能ブロック図である。
【図１３】従来の差動増幅回路を示す回路構成図である。
【図１４】図１３に示す回路の周波数特性を示す特性図である。
【図１５】図１３に示す回路の出力アイ波形を示す波形図である。
【符号の説明】
１ａ，１ｂ　入力端子
２ａ，２ｂ　出力端子
３　高電位電源端子
４　低電位電源端子
５ａ，５ｂ，７ａ，７ｂ，１４ａ，１４ｂ，１８ａ，１８ｂ　トランジスタ（差動対）
６ａ，６ｂ，８ａ，８ｂ，１５ａ，１５ｂ，１９ａ，１９ｂ　トランジスタ（カスコード接続されたトランジスタ）
９ａ，９ｂ　抵抗体
１０，１２，１６，２０　定電流源回路
３１　エミッタフォロア回路
３２，３３　差動増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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