(57)【要約】【課題】  本発明は、半導体ウエハ基板上に統合型集積回路を製造するためのプロセスを提供する。【解決手段】  本発明のプロセスは、半導体ウエハ基板上にゲート酸化物を形成するステップと、ゲート酸化物上に第１のゲートを有する第１のトランジスタを形成するステップと、ゲート酸化物上に第２のゲートを有する第２のトランジスタを形成するステップとを備える。第１のトランジスタは、第１のゲートの物理的特性を変えること、第１のタブ・ドーピング・プロファイルを変えること、または第１のソース／ドレイン・ドーピング・プロファイルを変えることによって、第１の動作電圧に最適化する。第２のトランジスタは、第２のゲートの物理的特性を変えること、第２のタブ・ドーピング・プロファイルを変えること、または第２のトランジスタの第２のソース／ドレイン・ドーピング・プロファイルを変えることによって、第２の動作電圧に最適化する。これらの物理的特徴は、いずれかの組み合わせで、または単独で変更して、いずれかの所与のトランジスタの動作電圧の所定の最適化を達成することができる。【選択図】  図５
2004247750.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハ基板上に統合型集積回路を製造するためのプロセスであって：
前記半導体ウエハ基板上にゲート酸化物を形成するステップと；
前記ゲート酸化物上に第１のゲートを有する第１のトランジスタを形成すると共に、前記第１のゲートの物理的特性を変えること、または第１のタブ・ドーピング・プロファイルまたは前記第１のトランジスタの第１のソース／ドレイン・ドーピング・プロファイルを変えることによって、前記第１のトランジスタを第１の動作電圧に最適化するステップと；
前記ゲート酸化物上に第２のゲートを有する第２のトランジスタを形成すると共に、前記第２のゲートの物理的特性を変えること、または第２のタブ・ドーピング・プロファイルまたは前記第２のトランジスタの第２のソース／ドレイン・ドーピング・プロファイルを変えることによって、前記第２のトランジスタを第２の動作電圧に最適化するステップと；
を備えることを特徴とするプロセス。
【請求項２】
請求項１に記載のプロセスにおいて、第１および第２のトランジスタを形成するステップが、前記第１および第２のトランジスタを同種のトランジスタに形成するステップを含むことを特徴とするプロセス。
【請求項３】
請求項２に記載のプロセスにおいて、同種のトランジスタに形成するステップが、ｐ型トランジスタを形成するステップを含むことを特徴とするプロセス。
【請求項４】
請求項２に記載のプロセスにおいて、同種のトランジスタに形成するステップが、ｎ型トランジスタを形成するステップを含むことを特徴とするプロセス。
【請求項５】
請求項２に記載のプロセスであって、更に、前記ゲート酸化物上に第３のゲートを有する第３のトランジスタを形成すると共に、前記第３のゲートの物理的特性を変えること、または第３のタブ・ドーピング・プロファイルまたは前記第３のトランジスタの第３のソース／ドレイン・ドーピング・プロファイルを変えることによって、前記第３のトランジスタを前記第１または第２の動作電圧に最適化するステップを備えることを特徴とするプロセス。
【請求項６】
請求項５に記載のプロセスにおいて、前記第３のトランジスタを前記第１の動作電圧に最適化することを特徴とするプロセス。
【請求項７】
請求項５に記載のプロセスにおいて、前記第３のトランジスタを前記第２の動作電圧に最適化することを特徴とするプロセス。
【請求項８】
請求項１に記載のプロセスにおいて、前記第１のゲートの物理的特性を変えるステップが、第１のゲート長を、前記第２のゲートの長さとは異なる長さに形成するステップを含むことを特徴とするプロセス。
【請求項９】
請求項１に記載のプロセスにおいて、前記第１のゲートの物理的特性を変えるステップが、前記第１のゲート長を、前記第２のゲート長とほぼ等しい長さに形成するステップを含むことを特徴とするプロセス。
【請求項１０】
請求項１に記載のプロセスにおいて、第１のダブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項１１】
請求項１に記載のプロセスにおいて、第２のダブ・ドーピング・プロファイルを変えるステップが、第２のタブ・ドーピング・プロファイルを、前記第１のタブ・ドーピング・プロファイルとほぼ同じドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項１２】
請求項１に記載のプロセスにおいて、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項１３】
請求項１に記載のプロセスにおいて、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じ第１のドーピング・プロファイルを形成するステップを含むことを特徴とするプロセス。
【請求項１４】
請求項１に記載のプロセスにおいて、ゲート酸化物を形成するステップが、前記ゲート酸化物を約１ｎｍないし約２０ｎｍの範囲の厚さに形成するステップを含むことを特徴とするプロセス。
【請求項１５】
請求項１に記載のプロセスにおいて、物理的特性を変えるステップが、前記第１のゲートを、前記第２のゲート長とは異なる長さに形成するステップを含み、第１のタブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとほぼ同じドーピング・プロファイルに形成するステップを含み、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のソース／ドレイン・ドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項１６】
請求項１に記載のプロセスにおいて、物理的特性を変えるステップが、前記第１のゲートを、前記第２のゲート長とほぼ等しい長さに形成するステップを含み、第１のタブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含み、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のソース／ドレイン・ドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項１７】
請求項１に記載のプロセスにおいて、前記第１のゲートの物理的特性を変えるステップが、前記第１のゲートを、前記第２のトランジスタの前記第２のゲート長とほぼ等しい長さに形成するステップを含み、第１のタブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとほぼ同じドーピング・プロファイルに形成するステップを含み、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のソース／ドレイン・ドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項１８】
請求項１に記載のプロセスにおいて、物理的特性を変えるステップが、前記第１のゲートを、前記第２のゲート長とは異なる長さに形成するステップを含み、第１のタブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含み、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のソース／ドレイン・ドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項１９】
請求項１に記載のプロセスにおいて、物理的特性を変えるステップが、前記第１のゲートを、前記第２のゲート長とほぼ等しい長さに形成するステップを含み、第１のタブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含み、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のソース／ドレイン・ドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとは異なるドーピング・プロファイルにドーピングするステップを含むことを特徴とするプロセス。
【請求項２０】
請求項１に記載のプロセスにおいて、物理的特性を変えるステップが、前記第１のゲートを、前記第２のゲート長とは異なる長さに形成するステップを含み、第１のタブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとほぼ同じドーピング・プロファイルに形成するステップを含み、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のソース／ドレイン・ドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項２１】
請求項１に記載のプロセスにおいて、物理的特性を変えるステップが、前記第１のゲートを、前記第２のゲート長とは異なる長さに形成するステップを含み、第１のタブ・ドーピング・プロファイルを変えるステップが、第１のタブ・ドーピング・プロファイルを、前記第２のタブ・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含み、第１のソース／ドレイン・ドーピング・プロファイルを変えるステップが、第１のソース／ドレイン・ドーピング・プロファイルを、前記第２のソース／ドレイン・ドーピング・プロファイルとは異なるドーピング・プロファイルに形成するステップを含むことを特徴とするプロセス。
【請求項２２】
請求項１に記載のプロセスにおいて、前記第１および第２のトランジスタを形成するステップが、前記第１および第２のトランジスタを同時に形成するステップを含むことを特徴とするプロセス。
【請求項２３】
統合型集積回路が上に形成された半導体ウエハ基板であって：
前記半導体ウエハ基板上のゲート酸化物と；
前記ゲート酸化物上に形成され、第１の動作電圧に最適化された第１のトランジスタであって、第１のゲート長を有する第１のゲート、第１のタブ・ドーピング・プロファイル、および第１のソース／ドレイン・ドーピング・プロファイルを有する、前記第１のトランジスタと；
前記ゲート酸化物上に形成され、第２の動作電圧に最適化された第２のトランジスタであって、第２のゲート長を有する第２のゲート、第２のタブ・ドーピング・プロファイル、および第２のソース／ドレイン・ドーピング・プロファイルを有する、前記第２のトランジスタと；
を備えることを特徴とする半導体ウエハ基板。
【請求項２４】
請求項２３に記載の半導体ウエハにおいて、前記第１および第２のトランジスタがほぼ同一にドーピングされていることを特徴と半導体ウエハ。
【請求項２５】
請求項２４に記載の半導体ウエハにおいて、前記第１および第２のトランジスタがｐ型トランジスタであることを特徴とする半導体ウエハ。
【請求項２６】
請求項２３に記載の半導体ウエハにおいて、前記第１および第２のトランジスタがｎ型トランジスタであることを特徴とする半導体ウエハ。
【請求項２７】
請求項２３に記載の半導体ウエハであって、更に、第３の動作電圧に最適化された第３のトランジスタを備えることを特徴とする半導体ウエハ。
【請求項２８】
請求項２７に記載の半導体ウエハにおいて、前記第３のトランジスタが、前記第１の動作電圧に最適化されていることを特徴とする半導体ウエハ。
【請求項２９】
請求項２７に記載の半導体ウエハにおいて、前記第３のトランジスタが、前記第２の動作電圧に最適化されていることを特徴とする半導体ウエハ。
【請求項３０】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が、前記第２のゲート長とは異なることを特徴とする半導体ウエハ。
【請求項３１】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が、前記第２のゲート長とほぼ等しいことを特徴とする半導体ウエハ。
【請求項３２】
請求項２３に記載の半導体ウエハにおいて、前記第１のタブ・ドーピング・プロファイルが、前記第２のタブ・ドーピング・プロファイルとは異なることを特徴とする半導体ウエハ。
【請求項３３】
請求項２３に記載の半導体ウエハにおいて、前記第１のタブ・ドーピング・プロファイルが、前記第２のタブ・ドーピング・プロファイルとほぼ同じであることを特徴とする半導体ウエハ。
【請求項３４】
請求項２３に記載の半導体ウエハにおいて、前記第１のソース／ドレイン・ドーピング・プロファイルが、前記第２のソース／ドレイン・ドーピング・プロファイルとは異なることを特徴とする半導体ウエハ。
【請求項３５】
請求項２３に記載の半導体ウエハにおいて、前記第１のソース／ドレイン・ドーピング・プロファイルが、前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じであることを特徴とする半導体ウエハ。
【請求項３６】
請求項２３に記載の半導体ウエハにおいて、前記ゲート酸化物が、約１ｎｍないし約２０ｎｍの範囲の厚さを有することを特徴とする半導体ウエハ。
【請求項３７】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が前記第２のゲート長とは異なり、前記第１のタブ・ドーピング・プロファイルが前記第２のタブ・ドーピング・プロファイルとほぼ同じであり、前記第１のソース／ドレイン・ドーピング・プロファイルが前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じであることを特徴とする半導体ウエハ。
【請求項３８】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が前記第２のゲート長とほぼ等しく、前記第１のタブ・ドーピング・プロファイルが前記第２のタブ・ドーピング・プロファイルとは異なり、前記第１のソース／ドレイン・ドーピング・プロファイルが前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じであることを特徴とする半導体ウエハ。
【請求項３９】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が前記第２のゲート長とほぼ等しく、前記第１のタブ・ドーピング・プロファイルが前記第２のタブ・ドーピング・プロファイルとほぼ同じであり、前記第１のソース／ドレイン・ドーピング・プロファイルが前記第２のソース／ドレイン・ドーピング・プロファイルとは異なることを特徴とする半導体ウエハ。
【請求項４０】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が前記第２のゲート長とは異なり、前記第１のタブ・ドーピング・プロファイルが前記第２のタブ・ドーピング・プロファイルとは異なり、前記第１のソース／ドレイン・ドーピング・プロファイルが前記第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じであることを特徴とする半導体ウエハ。
【請求項４１】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が前記第２のゲート長とほぼ等しく、前記第１のタブ・ドーピング・プロファイルが前記第２のタブ・ドーピング・プロファイルとは異なり、前記第１のソース／ドレイン・ドーピング・プロファイルが前記第２のソース／ドレイン・ドーピング・プロファイルとは異なることを特徴とする半導体ウエハ。
【請求項４２】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が前記第２のゲート長とは異なり、前記第１のタブ・ドーピング・プロファイルが前記第２のタブ・ドーピング・プロファイルとほぼ同じであり、前記第１のソース／ドレイン・ドーピング・プロファイルが前記第２のソース／ドレイン・ドーピング・プロファイルとは異なることを特徴とする半導体ウエハ。
【請求項４３】
請求項２３に記載の半導体ウエハにおいて、前記第１のゲート長が前記第２のゲート長とは異なり、前記第１のタブ・ドーピング・プロファイルが前記第２のタブ・ドーピング・プロファイルとは異なり、前記第１のソース／ドレイン・ドーピング・プロファイルが前記第２のソース／ドレイン・ドーピング・プロファイルとは異なることを特徴とする半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路の製造方法を対象とし、更に具体的には、同一のチップ内に、異なる動作電圧のために最適化された異なるトランジスタ技術を組み込んだ、統合型集積回路デバイスの製造方法を対象とする。
【背景技術】
【０００２】
集積回路は、過去２０年間で幅広く使用されるようになり、多数の電子デバイス内に組み込まれている。しかしながら、同時に、更に高速かつ小型の電子デバイスに対応するために、これらの集積回路のサイズはますます小さくなっている。集積回路を配置する電子デバイスの用途が様々であるために、異なるタイプのプロセス・モジュールが必要である。このため、集積回路の製造業者はこれに応えて、異なるタイプのこれらのモジュールを製造する機能を編み出した。多くの場合、工場内の全てのラインが、ある特定のプロセス・モジュールを製造する作業に当てられた。電子デバイスに対するカスタマの期待が高まるにつれて、製造業者は、いくつかの異なるモジュールを、１つのデバイス内、更に、場合によっては１つのチップ内に組み込む必要があることを認識した。
【０００３】
稠密メモリ、ＦＬＡＳＨデバイス、バイポーラ・デバイスおよびアナログ・コンポーネント等のこれらのプロセス・モジュールを、コア・デジタルＣＭＯＳ技術と共に組み込むことは、現在、厄介なタスクである。過去において、これらのエンハンスメント・モジュールが組み込んだプロセスは、多くの場合、コア・デジタル・プロセスが必要とするものとは大幅に異なっていた。具体的には、エンハンスメント・モジュールは典型的に３．３ボルト技術を用い、一方、コア・デジタル回路は２．５ボルト技術を採用する。また、回路は、多くの場合、これらのエンハンスメント・モジュールの異なる組み合わせを必要とした。この要件は、過去において、製造業者が多くの技術を開発、維持および修正して様々なカスタマおよび製品の要求に対応しなければならないことを意味していた。
【０００４】
従来、精密アナログ機能、キャッシュ・メモリ、および小信号無線周波数（ＲＦ）等の様々なシステム・レベルのコンポーネントを、コア・ロジックと統合するには、相互に互換性のない別個の製造プロセスを用いて、基板レベルで別個のチップとして実施する必要があった。単一のチップ上でＲＦおよびアナログ機能をデジタル機能と統合する試みは、０．３５ミクロンのプロセス技術では不可能であり、０．５ミクロンでさえ不可能であった。なぜなら、バイポーラまたはＢｉＣＭＯＳ等のＲＦデバイスに関連するプロセスを、デジタル・コンポーネントの要求に容易に適合させることは不可能であり、ＣＭＯＳプロセスは、ＲＦデバイスの高周波数の要求に対処することができなかったからである。
【０００５】
別個の製造プロセスを有する別個のチップは、コストの上昇および製品化までの時間の長期化を招くだけでなく、これらの固有のコンポーネントの各々に対して１つずつある、多数のプロセス技術ラインを修正および維持するために、ウエハ製造工場に大きな負担をかけることになる。
【０００６】
製造業者がこの問題に対処するために試みた方法の別のものは、３．３ボルト技術のような単一の技術を中心にモジュールを構築し、次いで、２．５ボルトＣＭＯＳ技術のような低い電圧のデバイスに対処するための回路を挿入することであった。この種の設計は、典型的に、厚いゲート酸化物を有する０．３３ミクロンのゲートを用いて構築される。この種の構成は、双方のタイプのデバイスが単一のプラットフォーム上で動作することを可能とするが、３．３ボルトのプラットフォーム上での２．５ボルト・デバイスの動作は、それ自身の固有の欠点を有することがわかっている。例えば、３．３ボルトのために最適化されたトランジスタを２．５ボルトで動作させると、２．５ボルトのために最適化されたトランジスタに比べ、駆動電流が小さくなる。
【０００７】
従って、当技術分野において、２．５ボルト技術および３．３ボルト技術の双方を単一のマイクロチップ内に経済的かつ効率的に組み込むプロセスが要望されている。
【０００８】
上述の従来技術の欠点に対処するために、本発明は、一実施形態において、半導体ウエハ基板上に統合型集積回路を製造するプロセスを提供する。このプロセスは、半導体ウエハ基板上にゲート酸化物を形成するステップと、ゲート酸化物上に第１のゲートを有する第１のトランジスタを形成するステップと、同じゲート酸化物上に第２のゲートを有する第２のトランジスタを形成するステップとを備える。第１のトランジスタは、第１のゲートの物理的特性を変えること、第１のタブ・ドーピング・プロファイルを変えること、または第１のソース／ドレイン・ドーピング・プロファイルを変えることによって、第１の動作電圧に最適化する。第２のトランジスタは、第２のゲートの物理的特性を変えること、第２のタブ・ドーピング・プロファイルを変えること、または第２のトランジスタの第２のソース／ドレイン・ドーピング・プロファイルを変えることによって、第２の動作電圧に最適化する。これらの物理特性を、いずれかの組み合わせで、または単独で変更して、いずれかの所与のトランジスタの動作電圧の所定の最適化を達成することができる。
【０００９】
このため、広い範囲では、本発明は、異なる動作電圧のために最適化したトランジスタを組み込んだ統合型集積技術を提供し、これによって、単一のチップ内でデバイスの幅広い用途を可能とする。更に、同一のゲート酸化物上にトランジスタのゲートを形成するので、製造コストを大幅に節約するだけでなく、トランジスタの性能の向上を図り、より高速なトランジスタが得られることになる。
【００１０】
一実施形態では、このプロセスは、第１および第２のトランジスタを同一のタイプのトランジスタに形成することを含む。これは、ｐ型またはｎ型のトランジスタとすれば良い。代替的な実施形態では、プロセスは、更に、ゲート酸化物上に第３のゲートを有する第３のトランジスタを形成するステップと、第３のトランジスタを第３の動作電圧に最適化するステップとを備える。第３の動作電圧は、第１または第２の動作電圧のいずれか一方に等しいものとすることができる。第３のトランジスタの最適化の方法は、第３のゲートの物理特性を変えること、第３のタブ・ドーピング・プロファイルを変えること、または第３のソース／ドレイン・ドーピング・プロファイルを変えることであり、これらのいかなる組み合わせも含むことができる。
【００１１】
代替的な実施形態では、第１のゲートの物理的特性の変更は、第１のゲート長を第２のゲートの長さとは異なる長さに形成するステップ、または、第１のゲート長を第２のゲート長とほぼ等しい長さに形成するステップを含むことができる。しかしながら、別の実施形態では、第１のタブを、第２のタブ・ドーピング・プロファイルとは異なるドーピング・プロファイルにドーピングすれば良い。あるいは、第２のタブ・ドーピング・プロファイルは、第１のタブ・ドーピング・プロファイルとほぼ同じとすることも可能である。
【００１２】
更に別の実施形態では、プロセスは、第１のソース／ドレイン・ドーピング・プロファイルを、第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じか、または第２のソース／ドレイン・ドーピング・プロファイルとは異なるドーピング・プロファイルに変えることができる。特に有利な実施形態では、ゲート酸化物を、約１ｎｍないし約２０ｎｍの範囲の厚さに形成すれば良い。
【００１３】
別の実施形態では、プロセスは、更に、次のように変更することができる。すなわち、第１のゲートを第２のゲート長とは異なる長さに形成するか、または、第１のタブを、第２のタブのドーピング・プロファイルとほぼ同じであるドーピング・プロファイルにドーピングする。また、プロセスは、第１のソース／ドレインを、第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じであるドーピング・プロファイルにドーピングするステップを含む場合がある。
【００１４】
代替的な実施形態では、プロセスは、第１のゲートを、第２のゲート長とほぼ等しい長さに形成するステップ、または第１のタブ・ドーピング・プロファイルを、第２のタブ・ドーピング・プロファイルとは異なるように変更するステップを含む場合がある。また、このプロセスは、第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じである第１のソース／ドレイン・ドーピング・プロファイルを形成するステップを含む場合がある。
【００１５】
更に別の実施形態では、第１のゲートの物理的特性の変更は、第２のトランジスタのゲート長とほぼ等しい第１のゲート長を形成するステップを含む場合もある。あるいは、第１のタブ・ドーピング・プロファイルを、第２のタブ・ドーピング・プロファイルとほぼ同じとするか、または、第１のソース／ドレイン・ドーピング・プロファイルを、第２のソース／ドレイン・ドーピング・プロファイルと異なるものとすることができる。
【００１６】
別の実施形態では、トランジスタは、第１のゲートを第２のゲートとは異なる長さに形成するか、または、第１のタブ・ドーピング・プロファイルを、第２のタブ・ドーピング・プロファイルとは異なるプロファイルにドーピングすることによって、最適化することができる。あるいは、第１のソース／ドレイン・ドーピング・プロファイルを、第２のソース／ドレイン・ドーピング・プロファイルとほぼ同じとすることができる。
【００１７】
別の実施形態では、第１のゲート長を第２のゲート長とほぼ等しくすることができ、第１のタブ・ドーピング・プロファイルを第２のタブ・ドーピング・プロファイルとは異なるものとすることができ、または、第１のソース／ドレイン・ドーピング・プロファイルを第２のソース／ドレイン・ドーピング・プロファイルとは異なるものとすることができる。また、プロセスは、第２のゲート長とは異なる第１のゲート長を形成すること、第２のタブ・ドーピング・プロファイルとほぼ同じである第１のタブ・ドーピング・プロファイルを形成すること、または、第２のソース／ドレイン・ドーピング・プロファイルとは異なる第１のソース／ドレイン・ドーピング・プロファイルを用いることによって、変更することができる。更に別の実施形態では、第１および第２のトランジスタを同時に形成することができる。
【００１８】
前述の説明では、本発明の好適な特徴および代替的な特徴を、やや大まかに概説したので、当業者は、以下に続く本発明の詳細な説明を、より良く理解することができよう。本発明の請求の範囲の主題を形成する本発明のこれら以外の機構について、以下に説明する。当業者は、本発明の同じ目的を実現する他の構造を設計または変更するための基礎として、ここに開示した概念および具体的な実施形態を容易に使用可能であることを認めよう。また、当業者は、かかる均等構成が、その最も広い形態において、本発明の精神および範囲から逸脱しないことを認めよう。
本発明の更に完全な理解のために、添付図面と共に以下の説明を参照する。
【発明を実施するための最良の形態】
【００１９】
最初に図１を参照すると、製造の初期の段階における、例示的な従来の半導体ウエハの一部の断面図が示されている。半導体ウエハは、全体的に１００で示し、シリコン基板１１０、エピタキシャル・シリコン層１２０、およびゲート酸化物層１３０を備えている。従来、エピタキシャル・シリコン層１２０内に形成されているのは、ｐタブ領域１２２およびｎタブ領域１２４である。また、シリコン基板１１０上には、複数のフィールド酸化物１３２も形成されている。ゲート酸化物層１３０は、約１ｎｍないし約２０ｎｍの厚さに形成することができる。ポリシリコン等のゲート材料から構成することができるゲート層１３４は、従来の堆積プロセスによって、フィールド酸化物１３２およびゲート酸化物層１３０の上に堆積したブランケットである。次に、タングステン・シリサイド（ＷＳｉｘ）等のシリサイド層１３６は、従来、ゲート層１３４上に堆積したブランケットである。次いで、従来の方法で、ゲート層１３４に、リンによってイオン注入することができる。いくつかの実施形態では、タングステン・シリサイド層１３６の堆積の後に、ハード・マスク層１３８および３層の誘電体反射防止膜（ＤＡＲＣ）層１３９を堆積する。従来のフォトリソグラフ・プロセスによってフォトレジスト・マスクを堆積し現像を行い、更に従来のエッチング技法を施して、図２に示すように、これらの層からゲート構造を形成する。
【００２０】
ここで図２に移ると、第１のゲート２４０の構造は、先に述べた従来のフォトリソグラフ・プロセスによって、ｐタブ領域１２２の上に、ゲート酸化物層１３０上に形成されている。ゲート構造２４０は、ポリシリコン領域２４４、タングステン・シリサイド（ＷＳｉｘ）領域２４６、ハード・マスクの残り２４８、およびＤＡＲＣの残り２４９を含む。同様に、第２のゲート構造２５０が、ｎタブ領域１２４上に、ゲート酸化物層１３０上に形成されている。第２のゲート構造２５０は、ポリシリコン領域２５４、タングステン・シリサイド（ＷＳｉｘ）領域２５６、ハード・マスクの残り２５８、およびＤＡＲＣの残り２５９を含む。追加の処理によって、ゲート２４０、２５０の製造は完成し、それらの仕上がり形状となる。特に有利な実施形態では、第１および第２のゲート２４０、２５０は、先に論じた層から同時に形成する。ゲート酸化物１３０層は、その上に第１および第２のゲート２４０、２５０の双方が配置されており、単一の厚さに形成されている。この厚さは、約１ｎｍないし約２０ｎｍの範囲とすることができ、具体的な実施形態では、例えば３．３ボルトまたは２．５ボルトのいずれかのような異なる動作電圧に対する性能を最適化するために、約３ｎｍないし約１０ｎｍの範囲とすれば良い。これは、ゲート酸化物の厚さを、主として高電圧または低電圧のいずれか一方に対して最適化した従来の方法を用いて製造した集積回路に比べ、明らかに有利である。これらの従来技術のデバイスでは、かかる構成には、明らかな欠点が関連していた。なぜなら、ゲートの厚さは、一方の電圧には最適化したが、これを最適化していない電圧に対しては効率良く動作しなかったからである。更に、２つのみの異なるゲート構造について論じているが、第１および第２のゲート２４０および２５０と共に、ゲート酸化物層１３０上に第３またはそれ以上のゲートを形成することも可能であることは認められよう。第３のゲートは、第１のゲート２４０または第２のゲート２５０のいずれか一方の動作電圧と同様の動作電圧に最適化することができ、または、所望の場合には、全く異なる動作電圧に最適化することも可能である。
【００２１】
ここで図３を参照すると、本発明の原理による、追加処理の後の図２の半導体ウエハが示されている。有利な実施形態では、フォトレジスト層３６０を第２のゲート１５０の周囲の領域に適用し、第１のゲート１４０のドーピング３７０から第２のゲート１５０をマスキングする。かかる実施形態では、ゲート１４０、１５０のゲート長３４１、３５１は、それぞれ、例えば２．５ボルトまたは３．３ボルトのような意図する回路の電圧に対して最適化することができる。ＮＭＯＳの用途では、例えば、ゲート長３４１、３５１を、２．５ボルトの用途のために約０．２４±０．０４μｍとすることができ、あるいは、３．３ボルトの用途のために、ゲート長を約０．３２±０．０４μｍとすることができる。ＰＭＯＳの実施形態で、いずれかの用途のためにゲートを最適化する場合には、ゲート長３４１、３５１を約０．２８±０．０４μｍとすれば良い。一実施形態では、第１のゲート１４０の周囲の領域に、リンによって軽くｎドープを行い、第１のゲート１４０に隣接してｎチャネル３８０を形成することができる。代替的な実施形態では、第１のゲート１４０に、ヒ素によって軽くｎドープ３７０を行い、ｎチャネル３８０を形成することができる。第３、第４または第ｎのゲートを、同様に、第１のゲート１４０または第２のゲート１５０と同時に形成することができ、この場合、ゲート長およびドーピング計画を必要に応じて調節して、２．５ボルトまたは３．３ボルトの動作に対して最適化することが可能であることは、当業者によって認められよう。
【００２２】
代替的な実施形態では、第１のゲート１４０の周囲の領域に、ホウ素または二フッ化ホウ素によって軽くｐドープし、第１のゲート１４０に隣接してｐチャネル３８０を形成することができる。当業者は、リン、ヒ素、ホウ素、または二フッ化ホウ素によって半導体ウエハをドーピングする従来のプロセスに精通している。あるゲートに選択的なマスキングを行いつつ隣接したゲートにドーピングを行うことによって、選択したゲートに対し、２．５ボルトまたは３．３ボルトのいずれかの動作のために最適なドーピングを実行可能であることは、当業者によって認められよう。
【００２３】
ここで、図３を引き続き参照しつつ図４を参照すると、追加の中間処理の後の図３の半導体ウエハが示されている。半導体ウエハ１００は、図３のフォトレジスト層３６０の除去、および第１のゲート１４０の周囲領域への新たなフォトレジスト層４６０の適用によって、処理が行われている。ゲート１４０に隣接したエリア３８０は、ソースおよびドレイン領域３８０を備えている。当業者は、半導体ウエハからフォトレジスト層を取り除くために用いる従来のプロセスに精通している。この実施形態では、第２のゲート１５０に、ホウ素またはまたは二フッ化ホウ素によって軽くｐドープ４７０を行い、第２のゲート１５０に隣接したｐチャネル４８０を形成する。当業者は、ゲートおよび相互接続層の形成を完了して半導体回路を形成するために必要な従来の追加プロセスに精通している。
【００２４】
ここで図５を参照すると、本発明の原理に従って、単一の半導体基板上に動作電圧の異なる多数のデバイスが形成された半導体ウエハの一実施形態が示されている。半導体ウエハ５００は、シリコン基板５１０、エピタキシャル・シリコン層５２０、ゲート酸化物層５３０を備えている。従来、エピタキシャル・シリコン層５２０内に形成されているのは、第１のｐタブ領域５２１、第２のｐタブ領域５２２、ｎタブ領域５２３である。また、従来のプロセスを用いて、シリコン基板５１０上に、複数のフィールド酸化物５３２も形成されている。第１、第２および第３のゲート５４０、５５０、５６０は、それぞれ、第１のｐタブ領域５２１、第２のｐタブ領域５２２、およびｎタブ領域５２３の上に、ゲート酸化物層５３３上に形成されている。なお、ゲート酸化物５３３は、ゲート５４０、５５０、５６０の各々の下でほぼ均一の厚さを有する単一のゲート酸化物層であることを注記しておく。第１、第２および第３のゲート長５４１、５５１、５６１は、第１、第２および第３のゲート５４０、５５０、５６０とそれぞれ関連している。第１のｐタブ領域５２１内に、第１のｎタブドープ・ソース／ドレイン領域５４５が形成されている。同様に、第２のｐタブ領域５２２内に第２のｎドープ・ソース／ドレイン領域５５５が形成されており、ｎタブ領域５２３内に第３のｐドープ・ソース／ドレイン領域５６５が形成されている。この説明では、第１のｐタブ領域５２１、第１のｎドープ・ソース／ドレイン領域５４５、および第１のゲート５４０が、例えば２．５ボルトのような第１の動作電圧で動作する第１のｎドープ金属酸化物半導体（ＮＭＯＳ）デバイス５７０を構成する。第１のＮＭＯＳデバイス５７０は、以下のうち１つまたはそれ以上を変えることによって、第１の動作電圧のために最適化する。すなわち、第１のｐタブ領域５２１のドーピング・プロファイル、ｎドープ・ソース／ドレイン領域５４５のドーピング・プロファイル、または第１のゲート長５４１である。
【００２５】
同様に、第２のｐタブ領域５２２、第２のｎドープ・ソース／ドレイン領域５５５、および第２のゲート５５０が、例えば３．３ボルトのような第２の動作電圧で動作する第２のＮＭＯＳデバイス５８０を構成する。同様に、第２のＮＭＯＳデバイス５８０は、以下のうち１つまたはそれ以上を変えることによって、第２の動作電圧のために最適化する。すなわち、第２のｐタブ領域５２２のドーピング・プロファイル、ｎドープ・ソース／ドレイン領域５５５のドーピング・プロファイル、または第２のゲート長５５１である。ｎタブ領域５２３、ｐドープ・ソース／ドレイン領域５６５、および第３のゲート５６０が、第３の動作電圧で動作するｐドープ金属酸化物半導体（ＰＭＯＳ）デバイス５９０を構成する。ＰＭＯＳデバイス５９０は、この場合も、以下のうち１つまたはそれ以上を変えることによって、第３の動作電圧のために最適化する。すなわち、ｎタブ領域５２３のドーピング・プロファイル、ｐドープ・ソース／ドレイン領域５６５のドーピング・プロファイル、またはゲート長５６１である。例示的な実施形態では、第３の動作電圧は、第１の動作電圧と同じ、すなわち２．５ボルト、または第２の動作電圧と同じ、すなわち３．３ボルトとすることができる。
【００２６】
例示的な実施形態は、第１および第２のＮＭＯＳデバイス５７０、５８０ならびに１つのＰＭＯＳデバイス５９０を備えているが、２つのＰＭＯＳデバイスおよび１つのＮＭＯＳデバイスを有する他の実施形態も、本発明の原理に従って構成可能であることを注記しておく。当業者は、ｎ個のＰＭＯＳデバイスおよびｍ個のＮＭＯＳデバイスが形成された単一の半導体ウエハを容易に考案するであろう。ここで、ｎおよびｍは、１以上のいかなる数とすることも可能である。従って、タブ・ドーピング・プロファイル、ソース／ドレイン・ドーピング・プロファイル、またはゲート長を変えることによって、複数のトランジスタを所望の動作電圧に最適化することができる。
【００２７】
ここで図６を参照すると、本発明の原理による、多数のトランジスタ・ゲートが形成された例示的な半導体ダイの一部の平面図が示されている。半導体ダイ６００は、複数の第１のトランジスタ・ゲートすなわち全体として６１０で示す領域、複数の第２のトランジスタ・ゲートすなわち領域６２０、および複数の第３のトランジスタ・ゲートすなわち領域６３０を備えている。図６に見られるように、同種のトランジスタ・ゲートから成る領域の形状は、規則的または幾何学的形状である必要はなく、かなり不規則である場合がある。トランジスタ・ゲート６１０ａないし６１０ｄ、６２０ａないし６２０ｅ、６３０ａないし６３０ｃは、複数のトランジスタ・システムを形成する複数の基礎にあるトランジスタ（図示せず）に接続している。当業者は、ゲート領域６１０、６２０、６３０の基礎にあるトランジスタを容易に統合して、個々の回路を形成し、更に、特定のタスクを実行するように設計された更に大きな集積回路またはモジュールを形成することを認めよう。一実施形態では、複数のトランジスタ・システムを同時に形成することができる。加えて、当業者は、半導体トランジスタおよびトランジスタ回路／システムの製造および使用に精通している。
【００２８】
半導体ダイの一実施形態では、第１のトランジスタ・ゲート６１０ａないし６１０ｄおよび第３のトランジスタ・ゲート６３０ａないし６３０ｃを、各ｐタブの上に形成することができる。同様に、第２のトランジスタ・ゲート６２０ａないし６２０ｅを、ｎタブの上に形成することができる。代替的な実施形態では、第３のトランジスタ・ゲート６３０ａないし６３０ｃは、意図する回路の必要に応じて、ｎタブの上に形成することも可能である。更に別の代替的な実施形態では、第１のトランジスタ・ゲート６１０ａないし６１０ｄおよび第３のトランジスタ・ゲート６３０ａないし６３０ｃを各ｎタブの上に形成し、第２のトランジスタ・ゲート６２０ａないし６２０ｅをｐタブの上に形成することができる。相補型金属酸化物半導体（ＣＭＯＳ）の製造は、当業者には公知である。好適な実施形態では、トランジスタ・ゲート６１０ａないし６１０ｄ、６２０ａないし６２０ｅ、６３０ａないし６３０ｃのゲート酸化物は、約１ｎｍないし約２０ｎｍの範囲の厚さに形成する。当業者は、様々なゲートの数および位置のみならず、基礎にあるタブの種類（ｐまたはｎ）も、本発明の範囲および目的内に留まりつつ、意図する回路の必要に応じて変更し得ることを認めよう。
【００２９】
本発明の一実施形態では、第１のトランジスタ・ゲート領域６１０および第３のトランジスタ・ゲート領域６３０に、意図する第１の動作電圧のために第１のドーピング方式によってドーピングを行うことができ、一方、第２のゲート領域６２０は、ドーピングに対してマスキングする。この実施形態の処理の完了において、第２のゲート領域６２０に、意図する第２の動作電圧のために適宜、第２のドーピング方式によってドーピングを行い、一方で、第１および第３のゲート領域６１０、６３０はドーピングに対してマスキングする。代替的な実施形態では、第３のゲート領域６３０に、第２のゲート領域６２０と同時に、かつ同じ方法でドーピングを行い、第１のゲート領域６１０には適切なマスキングを行うことができる。列挙した実施形態では、ドーピング剤およびゲート・マスキングによって、所定の選択したゲートに隣接して、ｎチャネルおよびｐチャネルを形成する。
【００３０】
本発明は、所望の半導体回路の要件に応じて、第３、第４、または第ｎのゲートにも容易に拡張可能であることを、当業者は認めよう。追加のゲート、すなわち第３、第４、．．．、第ｎのゲートは、意図する回路の必要に応じて、適宜、個別にｎタブまたはｐタブ上に配し、大きさを決め、更に、リン、ヒ素、ホウ素、またはまたは二フッ化ホウ素によって適切にｎドープまたはｐドープを行うことができる。
【００３１】
本発明について詳細に説明してきたが、本発明の最も広い形態において、その精神および範囲から逸脱することなく、様々な変形、変更および代替が可能であることは、当業者には理解されよう。
【図面の簡単な説明】
【００３２】
【図１】製造の初期段階における、例示的な従来の半導体ウエハの一部の断面図である。
【図２】トランジスタ・ゲートの形成後の、図１の半導体ウエハの断面図である。
【図３】本発明の原理による、追加処理の後の図２の半導体ウエハを示す図である。
【図４】追加の中間処理の後の図３の半導体ウエハを示す図である。
【図５】本発明の原理による、単一の半導体基板上に動作電圧の異なる多数のデバイスが形成された半導体ウエハの一実施形態を示す図である。
【図６】本発明の原理による、多数のトランジスタ・ゲートが形成された例示的な半導体ダイの一部の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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