(57)【要約】【課題】マイコン等、半導体集積回路で入出力回路、発振安定待ち回路を備える半導体装置において、発振安定待ち時間の間、入出力回路の入力ゲートに流れる貫通電流を削減し、低消費電力化が図れる半導体装置を実現する。【解決手段】入出力回路１６０の入力ゲートをＮＡＮＤゲート１６１で構成し、その一方の入力に入出力端子９０１を接続し、他方の入力に、ＮＡＮＤゲート１５１およびインバータ１５２によりリセット回路９７０から出力されるリセット信号と発振安定待ち回路９８２の出力信号との論理積をとった信号を入力することで、リセット信号が入力されてから発振クロックが安定するまでの発振安定待ち時間の間、ＮＡＮＤゲート１６１の出力がハイレベルに固定され、ＮＡＮＤゲート１６１には貫通電流が流れない。【選択図】　　　　図１
2004088458.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、
入出力端子と、
前記入出力端子に接続され前記入出力端子から入力されるデータを入力する入力ゲートを有し、前記入出力端子に接続され前記入出力端子へデータを出力する出力部を有する入出力回路と、
電源投入直後に外部から入力されるリセット信号を前記ＣＰＵへ供給するリセット回路と、
発振クロックを生成し、前記発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号を前記ＣＰＵへ出力するとともに、前記発振状態信号が不安定な状態を示すときには前記発振クロックを前記ＣＰＵへ出力せず、安定な状態を示すときに前記発振クロックを前記ＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、
前記入力ゲートを、前記入出力端子に一方の入力を接続したＮＡＮＤゲートで構成し、
出力が前記ＮＡＮＤゲートの他方の入力に接続され、前記リセット回路から出力されるリセット信号と前記発振制御回路から出力される発振状態信号とを入力し、前記リセット信号が入力されてから前記発振状態信号が安定状態を示す信号になるまでの間の前記ＮＡＮＤゲートの出力をハイレベルに固定する入力ゲート制御回路を設けたことを特徴とする半導体装置。
【請求項２】
ＣＰＵと、
入出力端子と、
前記入出力端子に接続され前記入出力端子から入力されるデータを入力する入力ゲートを有し、前記入出力端子に接続され前記入出力端子へデータを出力する出力部を有する入出力回路と、
電源投入直後に外部から入力されるリセット信号を前記ＣＰＵへ供給するリセット回路と、
発振クロックを生成し、前記発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号を前記ＣＰＵへ出力するとともに、前記発振状態信号が不安定な状態を示すときには前記発振クロックを前記ＣＰＵへ出力せず、安定な状態を示すときに前記発振クロックを前記ＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、
前記入力ゲートを、前記入出力端子に一方の入力を接続したＮＡＮＤゲートで構成し、
出力が前記ＮＡＮＤゲートの他方の入力に接続され、前記リセット回路から出力されるリセット信号と前記入出力回路の入力ゲートに入力されるデータを取り込むために前記ＣＰＵから出力される入力データリード信号とを入力し、前記リセット信号が入力された後、前記入力データリード信号が入力される期間を除いて前記ＮＡＮＤゲートの出力をハイレベルに固定する入力ゲート制御回路を設けたことを特徴とする半導体装置。
【請求項３】
ＣＰＵと、
入出力端子と、
前記入出力端子に接続され前記入出力端子から入力されるデータを入力する入力ゲートを有し、前記入出力端子に接続され前記入出力端子へデータを出力する出力部を有する入出力回路と、
電源投入直後に外部から入力されるリセット信号を前記ＣＰＵへ供給するリセット回路と、
発振クロックを生成し、前記発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号を前記ＣＰＵへ出力するとともに、前記発振状態信号が不安定な状態を示すときには前記発振クロックを前記ＣＰＵへ出力せず、安定な状態を示すときに前記発振クロックを前記ＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、
前記入出力端子に抵抗を介して接続され前記入出力端子をローレベルにするためのプルダウントランジスタと、
前記リセット回路から出力されるリセット信号と前記発振制御回路から出力される発振状態信号と前記入出力端子の電圧レベル信号とを入力し、前記リセット信号の入力期間と、前記リセット信号の入力期間後に前記入出力端子がハイレベルでないときに前記発振状態信号が安定状態を示す信号になるまでの期間に前記プルダウントランジスタをオンさせるプルダウントランジスタ制御回路とを設けたことを特徴とする半導体装置。
【請求項４】
ＣＰＵと、
入出力端子と、
前記入出力端子に接続され前記入出力端子から入力されるデータを入力する入力ゲートを有し、前記入出力端子に接続され前記入出力端子へデータを出力する出力部を有する入出力回路と、
電源投入直後に外部から入力されるリセット信号を前記ＣＰＵへ供給するリセット回路と、
発振クロックを生成し、前記発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号を前記ＣＰＵへ出力するとともに、前記発振状態信号が不安定な状態を示すときには前記発振クロックを前記ＣＰＵへ出力せず、安定な状態を示すときに前記発振クロックを前記ＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、
前記入出力端子に抵抗を介して接続され前記入出力端子をローレベルにするためのプルダウントランジスタと、
前記リセット回路から出力されるリセット信号と前記入出力端子の電圧レベル信号とを入力し、前記リセット信号の入力期間と、前記リセット信号の入力期間後に前記入出力端子がハイレベルでないときに前記入出力端子がハイレベルにされるまでの期間に前記プルダウントランジスタをオンさせるプルダウントランジスタ制御回路とを設けたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入出力回路を有し、発振安定待ち回路を有する、半導体装置に関するものである。
【０００２】
【従来の技術】
以下従来の半導体装置について説明する。
【０００３】
図９は従来の半導体装置の概略図の一例であり、９００は従来の半導体装置、９１０は半導体装置９００に接続される外部回路である。
【０００４】
外部回路９１０について、９１１は入力ゲート、９１２は出力ゲート、９１３はリセットＩＣ、９１４は発振子、９１５は容量である。入力ゲート９１１の入力は半導体装置９００に接続され、半導体装置９００からデータを受け取る。出力ゲート９１２の出力は、半導体装置９００に接続され、半導体装置９００へデータを出力する。リセットＩＣ９１３の出力は、半導体装置９００に接続され、半導体装置９００にリセットをかける。発振子９１４は、半導体装置９００と容量９１５に接続され、半導体装置９００にて発振クロックを生成させる部品である。容量９１５は、半導体装置９００と発振子９１４に接続され、半導体装置９００にて発振クロックを生成させる部品である。
【０００５】
半導体装置９００について、９０１は入出力端子、９０２はリセット入力端子、９０３は発振入力端子、９０４は発振出力端子、９２０はメモリ、９３０はＣＰＵ、９４０はバス、９５０は入出力制御回路、９６０は入出力回路、９７０はリセット回路、９８０は発振制御回路である。入出力端子９０１は、外部回路９１０内の入力ゲート９１１の入力、出力ゲート９１２の出力、入出力回路９６０に接続され、外部とデータを入出力させるための端子である。リセット入力端子９０２は、外部回路９１０内のリセットＩＣ９１３の出力、リセット回路９７０に接続され、半導体装置９００をリセットさせるための信号を入力する端子である。発振入力端子９０３は、外部回路９１０内の発振子９１４、容量９１５と発振制御回路９８０に接続され、半導体装置９００で発振クロックを生成するための発振子、容量を接続する端子である。発振出力端子９０４も、外部回路９１０内の発振子９１４、容量９１５と発振制御回路９８０に接続され、半導体装置９００で発振クロックを生成するための発振子、容量を接続する端子である。
【０００６】
メモリ９２０はバス９４０と接続され、プログラムデータの出力、テーブルデータの入出力をする。ＣＰＵ９３０はバス９４０と接続されて各種データの入出力を行い、また、リセット回路９７０からの信号、発振制御回路９８０からの信号が入力され、半導体装置９００全体を制御する。バス９４０は、メモリ９２０、ＣＰＵ９３０、入出力制御回路９５０と接続され、前記各ブロックへのデータの入出力を制御する。入出力制御回路９５０はバス９４０、入出力回路９６０、リセット回路９７０に接続され、リセット回路９７０とバス９４０からの信号で制御され、入出力回路９６０を制御するとともに、入出力回路９６０からの入力データを制御する。入出力回路９６０は、入出力制御回路９５０と入出力端子９０１に接続され、入出力制御回路９５０からの出力信号で制御され、入出力端子９０１に出力データを出力したり、入出力端子９０１からの入力データを、入出力制御回路９５０へ出力する。リセット回路９７０は、リセット入力端子９０２、ＣＰＵ９３０、入出力制御回路９５０に接続され、リセット入力端子９０２からの信号を、ＣＰＵ９３０と入出力制御回路９５０へ出力し、前記各ブロックのリセットをかける。発振制御回路９８０は、発振入力端子９０３、発振出力端子９０４、ＣＰＵ９３０に接続され、発振クロックと発振安定待ち完了信号をＣＰＵ９３０へ出力する。
【０００７】
入出力制御回路９５０について、９５１はＰＵＬＬＵＰ（プルアップ）制御レジスタ、９５２は入力データ制御回路、９５３は出力データレジスタ、９５４は入出力方向制御レジスタ、９５５はインバータである。ＰＵＬＬＵＰ制御レジスタ９５１は、バス９４０とリセット回路９７０、インバータ９５５に接続され、バス９４０、リセット回路９７０からの信号により制御され、入出力回路９６０内のＰＵＬＬＵＰ抵抗を使用するか、使用しないかの信号をインバータ９５５へ出力する。インバータ９５５は、ＰＵＬＬＵＰ制御レジスタ９５１と入出力回路９６０に接続され、ＰＵＬＬＵＰ制御レジスタ９５１からの出力信号を反転させて、入出力回路９６０へ出力する。入力データ制御回路９５２は、バス９４０、入出力回路９６０に接続され、バス９４０からのＲＥＡＤ信号（入力データリード信号）で、入出力回路９６０からの入力データをバス９４０に出力する。なお、ＲＥＡＤ信号は、ＣＰＵ９３０から出力され、バス９４０を介して入力データ制御回路９５２へ入力される。また、入力データ制御回路９５２がＲＥＡＤ信号でバス９４０へ出力した入出力回路９６０からの入力データはＣＰＵ９３０に取り込まれる。出力データレジスタ９５３は、バス９４０、入出力回路９６０に接続され、バス９４０からのＷＲＩＴＥ信号で、バス９４０からの出力データを格納し、そのデータを入出力回路９６０へ出力する。入出力方向制御レジスタ９５４は、バス９４０、リセット回路９７０、入出力回路９６０に接続され、バス９４０とリセット回路９７０からの信号で制御され、入出力回路９６０を入力モードにするか出力モードにするかの信号を入出力回路９６０へ出力する。
【０００８】
入出力回路９６０について、９６１はＰＵＬＬＵＰトランジスタ、９６２はＰＳ（ポリシリコン）抵抗、９６３は入力インバータ、９６４はＮＡＮＤゲート、９６５はＮＯＲゲート、９６６はインバータ、９６７はＰｃｈ出力トランジスタ、９６８はＮｃｈ出力トランジスタである。ＰＵＬＬＵＰトランジスタ９６１は、ゲートが入出力制御回路９５０内のインバータ９５５の出力、ソースが電源ＶＤＤ、ドレインがＰＳ抵抗９６２に接続され、インバータ９５５の出力データで、ＰＳ抵抗９６２にＶＤＤ（Ｈｉｇｈレベル）を出力するか出力しないかを制御する。ＰＳ抵抗９６２は、ＰＵＬＬＵＰトランジスタ９６１、入出力端子９０１に接続され、ＰＵＬＬＵＰトランジスタ９６１がＯＮ（オン）した時、入出力端子９０１を、本ＰＳ抵抗を介してＶＤＤに固定する。入力インバータ９６３の入力は、入出力端子９０１、ＰＳ抵抗９６２、Ｐｃｈ出力トランジスタ９６７、Ｎｃｈ出力トランジスタ９６８に接続され、出力は入出力制御回路９５０内の入力データ制御回路９５２に接続され、入出力端子９０１のデータを反転させて、入出力制御回路９５０内の入力データ制御回路９５２へ出力する。インバータ９６６は、入出力制御回路９５０内の入出力方向制御レジスタ９５４、ＮＯＲゲート９６５に接続され、入出力方向制御レジスタ９５４の出力が入力され、そのデータの反転を出力する。ＮＡＮＤゲート９６４は、入力が入出力制御回路９５０内の出力データレジスタ９５３と入出力方向制御レジスタ９５４に接続され、出力はＰｃｈ出力トランジスタ９６７に接続され、入出力方向制御レジスタ９５４の出力信号と出力データレジスタ９５３の出力信号により、Ｐｃｈ出力トランジスタ９６７をＯＮさせるかＯＦＦ（オフ）させるかを制御する。ＮＯＲゲート９６５は、入力が入出力制御回路９５０内の出力データレジスタ９５３、インバータ９６６の出力に接続され、出力はＮｃｈ出力トランジスタ９６８に接続され、入出力方向制御レジスタ９５４の出力信号を反転させたインバータ９６６の出力信号と出力データレジスタ９５３の出力信号により、Ｎｃｈ出力トランジスタ９６８をＯＮさせるかＯＦＦさせるかを制御する。Ｐｃｈ出力トランジスタ９６７は、ゲートがＮＡＮＤゲート９６４の出力、ソースが電源ＶＤＤ、ドレインが入出力端子９０１に接続され、ＮＡＮＤゲート９６４の出力により、入出力端子９０１にＶＤＤレベルを出力するか出力しないかを制御する。Ｎｃｈ出力トランジスタ９６８は、ゲートがＮＯＲゲート９６５の出力、ソースが電源ＶＳＳ、ドレインが入出力端子９０１に接続され、ＮＯＲゲート９６５の出力により、入出力端子９０１にＶＳＳレベルを出力するか出力しないかを制御する。
【０００９】
リセット回路９７０は、その中に、シュミット回路（入力電圧が上昇する時と下降する時とでＨｉｇｈ、Ｌｏｗ認識電圧が異なり、入力電圧と出力電圧がヒステリシスループを持つ回路）や、信号遅延素子等があり、ノイズを除去する回路等が入っている。
【００１０】
発振制御回路９８０について、９８１は発振回路、９８２は発振安定待ち回路、９８３はＮＡＮＤゲートである。発振回路９８１は、発振入力端子９０３、発振出力端子９０４、発振安定待ち回路９８２、ＮＡＮＤゲート９８３に接続され、発振子９１４と容量９１５により、発振クロックを生成し、発振安定待ち回路９８２、ＮＡＮＤゲート９８３に出力する。発振安定待ち回路９８２は、発振回路９８１、ＮＡＮＤゲート９８３、ＣＰＵ９３０に接続され、発振回路９８１からの発振出力の安定を確認後、発振安定待ち完了の信号を、ＮＡＮＤゲート９８３、ＣＰＵ９３０へ出力する。ＮＡＮＤゲート９８３は、入力が発振回路９８１、発振安定待ち回路９８２、出力がＣＰＵ９３０に接続され、発振安定待ち回路９８２からの発振安定待ち完了信号が入力された場合に発振回路９８１からの発振出力をＣＰＵ９３０に出力する。
【００１１】
図１０は図９の動作タイミングチャートであり、（ａ）は電源電圧ＶＤＤ、（ｂ）はリセット入力端子信号であり、リセット入力端子９０２のノードの信号、（ｃ）は入出力方向制御レジスタ出力信号であり、入出力方向制御レジスタ９５４の出力ノードの信号、（ｄ）は出力データレジスタ出力信号であり、出力データレジスタ９５３の出力ノードの信号、（ｅ）は発振安定待ち回路出力信号であり、発振安定待ち回路９８２の出力ノードの信号、（ｆ）は入出力端子信号であり、入出力端子９０１のノードの信号である。
【００１２】
図９のように構成された半導体装置の動作の一例について、図１０のタイミングチャートに従いながら、以下にその動作を説明する。
【００１３】
まず、図１０の時刻ｔ０から時刻ｔ１の間の、半導体装置９００の動作を立ち上げる時の動作を説明する。図１０（ａ）ように半導体装置９００と外部回路９１０に電源電圧ＶＤＤを印加する。この時、外部回路９１０内の入力ゲート９１１は入力状態になり、出力ゲート９１２はＨｉｚ（ハイインピーダンス）出力になるものとする。またリセットＩＣ９１３の出力は図１０（ｂ）の時刻ｔ０から時刻ｔ１までのように一定期間Ｌｏｗ（ロー）レベルを出力する。このとき半導体装置９００の入出力端子９０１へは不定状態が入力され、リセット入力端子９０２へはＬｏｗレベルが入力される。リセット入力端子９０２に入力されたＬｏｗ信号はリセット回路９７０を通り、ＣＰＵ９３０に入力されＣＰＵ９３０はリセットされる。また入出力制御回路９５０内のＰＵＬＬＵＰ制御レジスタ９５１、入出力方向制御レジスタ９５４にも入力され、それぞれのレジスタはリセットされ、それぞれのレジスタの出力はＬｏｗレベルになる。ＰＵＬＬＵＰ制御レジスタ９５１の出力がＬｏｗレベルになると、その出力信号はインバータ９５５により反転され、Ｈｉｇｈ（ハイ）レベルがＰＵＬＬＵＰトランジスタ９６１に入力されＰＵＬＬＵＰトランジスタ９６１はＯＦＦする。入出力方向制御レジスタ９５４の出力がＬｏｗレベルになると、ＮＡＮＤゲート９６４は出力データレジスタ９５３からの出力信号がいかなる値であっても、Ｈｉｇｈ出力になり、ＮＯＲゲート９６５は出力データレジスタ９５３からの出力信号がいかなる値であっても、Ｌｏｗ出力になり、Ｐｃｈ出力トランジスタ９６７、Ｎｃｈ出力トランジスタ９６８は共にＯＦＦになり入出力回路９６０は入力モードとなり、入出力端子９０１に外部から信号が入力されるのを待っている状態になる。一方、発振入力パッド９０３と発振出力パッド９０４には発振子９１４、容量９１５が接続されているため、発振回路９８１は発振を開始し、発振安定待ち回路９８２は、発振回路９８１の出力をカウントしはじめ、あらかじめ設定されているカウント値に達するまで、図１０（ｅ）のようにＬｏｗレベルをＣＰＵ９３０とＮＡＮＤゲート９８３へ出力する。
【００１４】
次に、図１０の時刻ｔ１から時刻ｔ２の間の動作を説明すると、時刻ｔ１でリセットＩＣ９１３の出力はＨｉｇｈになり、半導体装置９００のリセットは解除される。しかしながらＣＰＵ９００は、発振安定待ち回路９８２の出力がＬｏｗであるため、停止している。時刻ｔ２になると、発振安定待ち回路９８２は、発振回路９８１の出力のカウント値が、あらかじめ設定されている値に達し、図１０（ｅ）のようにＨｉｇｈレベルを出力する。発振安定待ち回路９８２からＨｉｇｈレベルが出力されると、ＮＡＮＤゲート９８３は発振回路９８１の発振クロックを出力する。発振安定待ち回路９８２からのＨｉｇｈレベルの信号と、ＮＡＮＤゲート９８３からの発振クロックが、ＣＰＵ９３０に入力されると、ＣＰＵ９３０は動作を開始する。
【００１５】
次に、図１０の時刻ｔ２から時刻ｔ３の動作を説明すると、時刻ｔ２でＣＰＵ９３０が動作を開始し、ＣＰＵ９３０が動作を開始するとメモリ９２０からのプログラムデータを読み取り、プログラムの実行が開始される。プログラムの実行が開始されると、一般的には最初に、半導体装置９００の初期設定を実行する。この初期設定では、各種レジスタの初期化、入出力回路の初期化等が実行される。ここで入出力回路９６０は出力モードに設定され、Ｌｏｗレベルのデータを入出力端子９０１から出力すると仮定すると、図１０の時刻ｔ３の（ｃ）、（ｄ）ように、入出力方向制御レジスタ９５４はＨｉｇｈレベルを入出力回路９６０内のＮＡＮＤゲート９６４とインバータ９６６に出力し、出力データレジスタ９５３にはＬｏｗレベルが書き込まれ、このＬｏｗレベルが、入出力回路９６０内のＮＡＮＤゲート９６４とＮＯＲゲート９６５に入力される。この時ＮＡＮＤゲート９６４はＨｉｇｈを出力し、ＮＯＲゲート９６５はＨｉｇｈを出力し、その結果、Ｐｃｈ出力トランジスタ９６７はＯＦＦし、Ｎｃｈ出力トランジスタ９６８はＯＮし、図１０の時刻ｔ３の（ｆ）のように、入出力端子９０１にはＬｏｗレベルが出力され、インバータ９６３にもＬｏｗレベルが入力される。
【００１６】
なお、本例では、入出回路９６０を出力モードとして使用しているため、ＰＵＬＬＵＰトランジスタ９６１はＯＦＦにされているが、入出回路９６０を入力モードにして使用する場合には、ＰＵＬＬＵＰトランジスタ９６１はＯＮにされる。この場合、入出力制御レジスタ９５４へＬｏｗを書き込み、入出力端子９０１をＨｉｚにした状態で、ＰＵＬＬＵＰ制御レジスタ９５１にＨｉｇｈを書き込み、ＰＵＬＬＵＰ制御レジスタ９５１の出力がＨｉｇｈになった時にＰＵＬＬＵＰトランジスタ９６１がＯＮする。ＰＵＬＬＵＰ制御レジスタ９５１にいつＨｉｇｈを書き込むかは、メモリに格納されているプログラムの作り方で自由に設定可能であるが、通常は入出力端子９０１の初期化の時点で設定される。
【００１７】
【発明が解決しようとする課題】
上記従来の構成では、リセット入力後、発振安定待ちが完了し、入出力回路９６０を初期化するまでの間（図１０の（ｆ）の時刻ｔ０からｔ３までの時間）、入出力回路９６０の入出力端子９０１は不定になり、入力ゲートのインバータ９６３に貫通電流が流れるという課題が有り、入出力端子が増えれば増えるほど、貫通電流が増えるという課題があった。また、一般的に半導体装置の発振安定待ちの時間は数１００ｍｓから数ｓ必要であり、半導体装置の動作立ち上げ時に電源電流が多いという課題があった。
【００１８】
本発明は、上記従来の課題を解決するもので、発振安定待ち時間の間、入出力回路の入力ゲートに流れる貫通電流を削減し、低消費電力化が図れる半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１の半導体装置は、ＣＰＵと、入出力端子と、入出力端子に接続され入出力端子から入力されるデータを入力する入力ゲートを有し、入出力端子に接続され入出力端子へデータを出力する出力部を有する入出力回路と、電源投入直後に外部から入力されるリセット信号をＣＰＵへ供給するリセット回路と、発振クロックを生成し、発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号をＣＰＵへ出力するとともに、発振状態信号が不安定な状態を示すときには発振クロックをＣＰＵへ出力せず、安定な状態を示すときに発振クロックをＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、入力ゲートを、入出力端子に一方の入力を接続したＮＡＮＤゲートで構成し、出力がＮＡＮＤゲートの他方の入力に接続され、リセット回路から出力されるリセット信号と発振制御回路から出力される発振状態信号とを入力し、リセット信号が入力されてから発振状態信号が安定状態を示す信号になるまでの間のＮＡＮＤゲートの出力をハイレベルに固定する入力ゲート制御回路を設けたことを特徴とする。
【００２０】
この請求項１の構成にすることにより、発振安定待ち時間の間、ＮＡＮＤゲートの出力をハイレベルに固定、すなわち入力ゲートをディスイネーブルにし、発振安定待ち時間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００２１】
本発明の請求項２の半導体装置は、ＣＰＵと、入出力端子と、入出力端子に接続され入出力端子から入力されるデータを入力する入力ゲートを有し、入出力端子に接続され入出力端子へデータを出力する出力部を有する入出力回路と、電源投入直後に外部から入力されるリセット信号をＣＰＵへ供給するリセット回路と、発振クロックを生成し、発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号をＣＰＵへ出力するとともに、発振状態信号が不安定な状態を示すときには発振クロックをＣＰＵへ出力せず、安定な状態を示すときに発振クロックをＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、入力ゲートを、入出力端子に一方の入力を接続したＮＡＮＤゲートで構成し、出力がＮＡＮＤゲートの他方の入力に接続され、リセット回路から出力されるリセット信号と入出力回路の入力ゲートに入力されるデータを取り込むためにＣＰＵから出力される入力データリード信号とを入力し、リセット信号が入力された後、入力データリード信号が入力される期間を除いてＮＡＮＤゲートの出力をハイレベルに固定する入力ゲート制御回路を設けたことを特徴とする。
【００２２】
この請求項２の構成にすることにより、発振安定待ち時間の間を含み、入力データの読み込み時以外には、ＮＡＮＤゲートの出力をハイレベルに固定、すなわち入力ゲートをディスイネーブルにし、発振安定待ち時間と入力データの読み込み時以外の時間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００２３】
本発明の請求項３の半導体装置は、ＣＰＵと、入出力端子と、入出力端子に接続され入出力端子から入力されるデータを入力する入力ゲートを有し、入出力端子に接続され入出力端子へデータを出力する出力部を有する入出力回路と、電源投入直後に外部から入力されるリセット信号をＣＰＵへ供給するリセット回路と、発振クロックを生成し、発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号をＣＰＵへ出力するとともに、発振状態信号が不安定な状態を示すときには発振クロックをＣＰＵへ出力せず、安定な状態を示すときに発振クロックをＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、入出力端子に抵抗を介して接続され入出力端子をローレベルにするためのプルダウントランジスタと、リセット回路から出力されるリセット信号と発振制御回路から出力される発振状態信号と入出力端子の電圧レベル信号とを入力し、リセット信号の入力期間と、リセット信号の入力期間後に入出力端子がハイレベルでないときに発振状態信号が安定状態を示す信号になるまでの期間にプルダウントランジスタをオンさせるプルダウントランジスタ制御回路とを設けたことを特徴とする。
【００２４】
この請求項３の構成にすることにより、発振安定待ち時間の間、入出力端子の電位をローレベルに固定することが可能となり、発振安定待ち時間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００２５】
本発明の請求項４の半導体装置は、ＣＰＵと、入出力端子と、入出力端子に接続され入出力端子から入力されるデータを入力する入力ゲートを有し、入出力端子に接続され入出力端子へデータを出力する出力部を有する入出力回路と、電源投入直後に外部から入力されるリセット信号をＣＰＵへ供給するリセット回路と、発振クロックを生成し、発振クロックが不安定な状態であるか安定した状態であるかを示す発振状態信号をＣＰＵへ出力するとともに、発振状態信号が不安定な状態を示すときには発振クロックをＣＰＵへ出力せず、安定な状態を示すときに発振クロックをＣＰＵへ出力する発振制御回路とを備えた半導体装置であって、入出力端子に抵抗を介して接続され入出力端子をローレベルにするためのプルダウントランジスタと、リセット回路から出力されるリセット信号と入出力端子の電圧レベル信号とを入力し、リセット信号の入力期間と、リセット信号の入力期間後に入出力端子がハイレベルでないときに入出力端子がハイレベルにされるまでの期間にプルダウントランジスタをオンさせるプルダウントランジスタ制御回路とを設けたことを特徴とする。
【００２６】
この請求項４の構成にすることにより、発振安定待ち時間の間を含み、入出力端子にハイレベルが印加される時まで、入出力端子の電位をローレベルに固定することが可能になり、発振安定待ち時間と入出力端子の値がハイレベルに変化するまでの間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００２７】
【発明の実施の形態】
本発明の請求項１に記載の発明は、前述の構成により、発振安定待ち時間の間、入力ゲートをディスイネーブルにすることが可能になり、入力ゲートでの貫通電流を削減できる作用を有する。
【００２８】
本発明の請求項２に記載の発明は、前述の構成により、発振安定待ち時間の間を含み、入力データの読み込み時以外、入力ゲートをディスイネーブルにすることが可能になり、入力ゲートでの貫通電流を削減できる作用を有する。
【００２９】
本発明の請求項３に記載の発明は、前述の構成により、発振安定待ち時間の間、入出力端子の電位をＬｏｗレベルに固定することが可能になり、入力ゲートでの貫通電流を削減できる作用を有する。
【００３０】
本発明の請求項４に記載の発明は、前述の構成により、発振安定待ち時間の間を含み、入出力端子にＨｉｇｈレベルが印加される時まで、入出力端子の電位をＬｏｗレベルに固定することが可能になり、入力ゲートでの貫通電流を削減できる作用を有する。
【００３１】
以下、本発明の実施の形態について、図１から図８を用いて説明する。
【００３２】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体装置の構成図を示すものである。同図において、１００は本実施の形態の半導体装置、１５０は入出力制御回路、１５１はＮＡＮＤゲート、１５２はインバータ、１６０は入出力回路、１６１はＮＡＮＤゲートである。ＮＡＮＤゲート１５１は、入力はリセット回路９７０の出力、発振安定待ち回路９８２の出力が接続され、出力は、インバータ１５２の入力に接続され、リセット入力端子９０２の信号と発振安定待ち回路９８２の出力信号の論理積反転を出力する。インバータ１５２は、入力はＮＡＮＤゲート１５１の出力に接続され、出力はＮＡＮＤゲート１６１の入力に接続され、ＮＡＮＤゲート１５１の出力を反転させてＮＡＮＤゲート１６１の入力に出力する。ＮＡＮＤゲート１６１は、入力はインバータ１５２の出力と入出力端子９０１に接続され、出力は入力データ制御回路９５２に接続され、インバータ１５２からの信号により、入出力端子９０１の信号を入力データ制御回路９５２へ出力するか、Ｈｉｇｈ出力を入力データ制御回路９５２へ出力するかを選択する。他は従来と同様のため、説明を省略する。
【００３３】
図２は図１の動作タイミングチャートであり、（ｇ）はＩＮＣＮＴ信号（入力制御信号）であり、インバータ１５２の出力のノード信号である。他の（ａ）〜（ｆ）は従来例の図１０の（ａ）〜（ｆ）と同様のため、説明を省略する。
【００３４】
以上のように構成された半導体装置の動作の一例について、図２のタイミングチャートに従いながら、以下にその動作を説明する。従来例と同様の基本動作については、説明を省略する。
【００３５】
まず、図２の時刻ｔ０からｔ１の間の動作を説明する。図２（ｂ）のように、リセットＩＣ９１３のＬｏｗ出力がリセット入力端子９０２に入力された時、ＮＡＮＤゲート１５１はＨｉｇｈ出力をインバータ１５２に出力し、インバータ１５２は、図２の（ｇ）のように、Ｌｏｗ出力をＮＡＮＤゲート１６１に出力し、ＮＡＮＤゲート１６１はディスイネーブルになり、入出力端子９０１の値にかかわらず常にＨｉｇｈを出力する。
【００３６】
次に、図２の時刻ｔ１から時刻ｔ２の間の動作を説明すると、この時間は発振安定待ちの時間であり、発振安定待ち回路９８２の出力は、図２（ｅ）のようにＬｏｗであり、ＮＡＮＤゲート１５１はリセット入力端子９０２はＨｉｇｈになっても、出力はＨｉｇｈであり、ＮＡＮＤゲート１６１のインバータ１５２からの入力は図２（ｇ）のようにＬｏｗのままである。
【００３７】
次に、図２の時刻ｔ２から時刻ｔ３の間の動作を説明すると、時刻ｔ２で、発振安定待ち回路９８２の出力は、図２（ｅ）のようにＨｉｇｈになり、その結果、ＮＡＮＤゲート１６１のインバータ１５２からの入力は図２（ｇ）のようにＨｉｇｈになり、入力ゲートとしてイネーブル状態になる。時刻ｔ３では従来例と同様に入出力回路１６０が初期化され、入出力端子９０１は図２（ｆ）のようにＬｏｗレベルになる。
【００３８】
すなわち、図２の時刻ｔ０から時刻ｔ２の間は、入出力端子９０１が不定であっても、ＮＡＮＤゲート１６１がディスイネーブル状態で常にＨｉｇｈ出力であり、ＮＡＮＤゲート１６１には貫通電流が流れない。時刻ｔ２からｔ３の間は入出力端子９０１は不定で、ＮＡＮＤゲート１６１には貫通電流が流れるが、図２の時刻ｔ３で入出力回路１６０の初期設定が行われると、ＮＡＮＤゲート１６１には貫通電流が流れない。また、時刻ｔ２から時刻ｔ３の時間の間、ＮＡＮＤゲート１６１で貫通電流が流れるが、時刻ｔ２から時刻ｔ３の時間は、時刻ｔ０から時刻ｔ２の時間の１／１０００程度の時間であるため、時刻ｔ０から時刻ｔ２の時間のＮＡＮＤゲート１６１での貫通電流削減は効果が大きい。
【００３９】
なお、リセット信号と発振安定待ち回路９８２の出力信号との２つの論理積（図２（ｇ））を用いて、入力ゲートであるＮＡＮＤゲート１６１を制御しているが、ここでリセット信号を用いているのは、リセット信号がＬｏｗレベルになってから数ｎｓ〜数１００ｎｓ後に、発振安定待ち回路９８２からの出力がＬｏｗレベルになるため、この間の時間をもＮＡＮＤゲート１６１をディスイネーブル状態とし、リセット入力からマイコンの動作が開始するまでの間の電流を削減するためである。
【００４０】
以上のように本実施の形態によれば、発振安定待ち時間の間、入力ゲートでの貫通電流を削減することが可能であり、半導体装置の低消費電力化を図ることができる。
【００４１】
（第２の実施の形態）
図３は本発明の第２の実施の形態における半導体装置の構成図を示すものである。同図において、３００は本実施の形態の半導体装置、３５０は入出力制御回路、３５１はＮＡＮＤゲート、３５２はインバータ、３６０は入出力回路、３６１はＮＡＮＤゲートである。ＮＡＮＤゲート３５１は、入力はリセット回路９７０の出力、入力データ制御回路９５２のＲＥＡＤ信号が接続され、出力は、インバータ３５２の入力に接続され、リセット入力端子９０２の信号と入力データ制御回路９５２のＲＥＡＤ信号の論理積反転を出力する。インバータ３５２は、入力はＮＡＮＤゲート３５１の出力に接続され、出力はＮＡＮＤゲート３６１の入力に接続され、ＮＡＮＤゲート３５１の出力を反転させてＮＡＮＤゲート３６１の入力に出力する。ＮＡＮＤゲート３６１は、入力はインバータ３５２の出力と入出力端子９０１に接続され、出力は入力データ制御回路９５２に接続され、インバータ３５２からの信号により、入出力端子９０１の信号を入力データ制御回路９５２へ出力するか、Ｈｉｇｈ出力を入力データ制御回路９５２へ出力するかを選択する。他は従来と同様のため、説明を省略する。
【００４２】
図４は図３の動作タイミングチャートであり、（ｇ）は入力データリード信号であり、入力データ制御回路９５２のＲＥＡＤ信号のノード信号である。（ｈ）はＩＮＣＮＴ信号であり、インバータ３５２の出力のノード信号である。他の（ａ）〜（ｆ）は従来例の図１０の（ａ）〜（ｆ）と同様のため、説明を省略する。
【００４３】
以上のように構成された半導体装置の動作の一例について、図４のタイミングチャートに従いながら、以下にその動作を説明する。従来例と同様の基本動作については、説明を省略する。
【００４４】
まず、図４の時刻ｔ０からｔ１の間の動作を説明する。図４（ｂ）のように、リセットＩＣ９１３のＬｏｗ出力がリセット入力端子９０２に入力された時、ＮＡＮＤゲート３５１はＨｉｇｈ出力をインバータ３５２に出力し、インバータ３５２は、図４の（ｈ）のように、Ｌｏｗ出力をＮＡＮＤゲート３６１に出力し、ＮＡＮＤゲート３６１はディスイネーブルになり、入出力端子９０１の値にかかわらず常にＨｉｇｈを出力する。
【００４５】
次に、図２の時刻ｔ１から時刻ｔ２の間の動作を説明すると、この時間は発振安定待ちの時間であるが、入力データ制御回路９５２のＲＥＡＤ信号は、図４（ｇ）のようにＬｏｗであり、ＮＡＮＤゲート３５１はリセット入力端子９０２はＨｉｇｈになっても、出力はＨｉｇｈであり、ＮＡＮＤゲート３６１のインバータ３５２からの入力は図４（ｈ）のようにＬｏｗのままである。
【００４６】
次に、図４の時刻ｔ２から時刻ｔ３の間の動作を説明すると、この時間は半導体装置３００の初期化の時間であるが、入力データ制御回路９５２のＲＥＡＤ信号は、時刻ｔ１から時刻ｔ２の間の動作と同様に、ＬｏｗであるためＮＡＮＤゲート３６１の入力は、図４（ｈ）のようにＬｏｗのままである。
【００４７】
次に、図４の時刻ｔ３から時刻ｔ４の間の動作を説明すると、入力データ制御回路９５２のＲＥＡＤ信号は、時刻ｔ１から時刻ｔ２の間の動作と同様に、ＬｏｗであるためＮＡＮＤゲート３６１の入力は、図４（ｈ）のようにＬｏｗのままである。
【００４８】
次に、図４の時刻ｔ４から時刻ｔ５の間の動作を説明すると、時刻ｔ４になると、ＣＰＵ９３０は、入出力端子９０１のデータを読み込もうとして、入力データ制御回路９５２のＲＥＡＤ信号をＨｉｇｈにする。その結果、ＮＡＮＤゲート３５１の出力はＬｏｗになり、ＮＡＮＤゲート３６１は、インバータ３５２からの入力が図４（ｈ）のようにＨｉｇｈになるため、入力ゲートとしてイネーブル状態になる。時刻ｔ５では、入力データ制御回路９５２のＲＥＡＤ信号がＬｏｗになり、ＮＡＮＤゲート３６１は再びディスイネーブルになる。
すなわち、図４の時刻ｔ０から時刻ｔ４の間は、入出力端子９０１が不定であっても、確定していても、ＮＡＮＤゲート３６１がディスイネーブル状態で常にＨｉｇｈ出力であり、ＮＡＮＤゲート３６１には貫通電流が流れない。入出力端子９０１のデータを読み込もうとする時だけ、ＮＡＮＤゲート３６１はイネーブルになる。
【００４９】
以上のように本実施の形態によれば、発振安定待ち時間の間を含め、入力データの読み込み時以外の間、入力ゲートでの貫通電流を削減することが可能であり、半導体装置の低消費電力化を図ることができる。
【００５０】
（第３の実施の形態）
図５は本発明の第３の実施の形態における半導体装置の構成図を示すものである。同図において、５００は本実施の形態の半導体装置、５６０は入出力回路、５６１はＰＳ（ポリシリコン）抵抗、５６２はＰＵＬＬＤＯＷＮ（プルダウン）トランジスタ、５６３はＮＡＮＤゲート、５６４は３入力ＮＡＮＤゲート、５６５はインバータ、５６６はインバータである。ＰＳ抵抗５６１は、入出力端子９０１とＰＵＬＬＤＯＷＮトランジスタ５６２に接続され、ＰＵＬＬＤＯＷＮトランジスタ５６２がＯＮした時、入出力端子９０１を本ＰＳ抵抗を介してＶＳＳ（Ｌｏｗレベル）にする。ＰＵＬＬＤＯＷＮトランジスタ５６２はソースがＶＳＳに接続され、ドレインはＰＳ抵抗５６１に接続され、ゲートはＮＡＮＤゲート５６３に接続され、ＮＡＮＤゲート５６３の出力がＨｉｇｈの時、トランジスタがＯＮする。ＮＡＮＤゲート５６３は、入力が３入力ＮＡＮＤゲート５６４の出力、リセット回路９７０の出力に接続され、出力は、ＰＵＬＬＤＯＷＮトランジスタ５６２のゲートに接続され、入力の論理積の反転を出力する。３入力ＮＡＮＤゲート５６４は、入力がインバータ５６５の出力、インバータ５６６の出力、リセット回路９７０の出力に接続され、出力はＮＡＮＤゲート５６３の入力に接続され、入力の論理積の反転を出力する。インバータ５６５は、入力は入出力端子９０１に接続され、出力は３入力ＮＡＮＤゲート５６４の入力に接続され、入力の反転を出力する。インバータ５６６は、入力は発振安定待ち回路９８２の出力に接続され、出力は３入力ＮＡＮＤゲート５６４の入力に接続され、入力の反転を出力する。他は従来と同様のため、説明を省略する。
【００５１】
図６は図５の動作タイミングチャートであり、（ｆ）は入出力端子プルダウン信号であり、ＰＵＬＬＤＯＷＮトランジスタ５６２のゲート入力のノード信号である。（ｇ）は入出力端子信号であり、入出力端子９０１のノード信号である。（ｆ）、（ｇ）共に外部回路９１０から入出力端子９０１への信号が不定の場合である。（ｈ）は入出力端子プルダウン信号であり、ＰＵＬＬＤＯＷＮトランジスタ５６２のゲート入力のノード信号である。（ｉ）は入出力端子信号であり、入出力端子９０１のノード信号である。（ｈ）、（ｉ）共に外部回路９１０から入出力端子９０１への信号がＨｉｇｈの場合である。（ｈ）、（ｉ）は参考のための記載であり、説明は省略する。他の（ａ）〜（ｅ）は従来例の図１０の（ａ）〜（ｅ）と同様のため、説明を省略する。
【００５２】
以上のように構成された半導体装置の動作の一例について、図６のタイミングチャートに従いながら、以下にその動作を説明する。従来例と同様の基本動作については、説明を省略する。
【００５３】
まず、図６の時刻ｔ０からｔ１の間の動作を説明する。図６（ｂ）のように、リセットＩＣ９１３のＬｏｗ出力がリセット入力端子９０２に入力された時、ＮＡＮＤゲート５６３は、ＮＡＮＤゲート５６４の出力がいかなる値であっても、図６の（ｆ）のようにＨｉｇｈ出力をＰＵＬＬＤＯＷＮトランジスタ５６２のゲートへ出力し、ＰＵＬＬＤＯＷＮトランジスタ５６２はＯＮし、入出力端子９０１は、ＰＳ抵抗５６１を介し、図６（ｇ）のようにＶＳＳ（Ｌｏｗレベル）になる。この時、インバータ５６５は入出力端子９０１のＬｏｗレベルが入力されているため、出力はＨｉｇｈになり、３入力ＮＡＮＤゲート５６４の入力ゲートに入力される。インバータ５６６は、発振安定待ち回路９８２のＬｏｗ出力が入力され、出力はＨｉｇｈになり、３入力ＮＡＮＤゲート５６４の入力ゲートに入力される。３入力ＮＡＮＤゲート５６４の残りの１入力にはリセット回路９７０からのＬｏｗ出力が入力される。この結果、３入力ＮＡＮＤゲート５６４はＨｉｇｈレベルをＮＡＮＤゲート５６３に出力する。ＮＡＮＤゲート５６３はＨｉｇｈレベルが入力されても、もう一方の入力はＬｏｗレベルが入力されているため、Ｈｉｇｈ出力をする。
【００５４】
次に、図６の時刻ｔ１から時刻ｔ２の間の動作を説明すると、時刻ｔ１では、図６（ｂ）のように、リセットが解除され、３入力ＮＡＮＤゲート５６４に入力される１入力がＬｏｗからＨｉｇｈに変化し、３入力ＮＡＮＤゲート５６４の他の２つのゲートにはＨｉｇｈが入力されているため、３入力ＮＡＮＤゲート５６４の出力はＬｏｗになり、ＮＡＮＤゲート５６３に入力される。このため、ＮＡＮＤゲート５６３は、リセット回路９７０からの出力がＨｉｇｈになっても、出力はＨｉｇｈのままである。また、入出力端子９０１もＬｏｗレベルのままである。
【００５５】
次に、図６の時刻ｔ２から時刻ｔ３の間の動作を説明すると、時刻ｔ２では、発振安定待ちが完了し、発振安定待ち回路９８２の出力が、図６（ｅ）のようにＨｉｇｈになる。この時３入力ＮＡＮＤゲート５６４の１つのゲートがＬｏｗになるため、出力はＬｏｗからＨｉｇｈになる。この結果、ＮＡＮＤゲート５６３の２つの入力には、Ｈｉｇｈが入力され、出力はＬｏｗになる。ＰＵＬＬＤＯＷＮトランジスタ５６２はＬｏｗが入力されるためＯＦＦし、入出力端子９０１は不定になる。時刻ｔ３では、入出力回路５６０が初期化され、入出力端子９０１にはＬｏｗが出力される。
【００５６】
すなわち、図６の時刻ｔ０から時刻ｔ２の間は、入出力端子９０１が不定であっても、ＰＵＬＬＤＯＷＮトランジスタ５６２がＯＮし、入出力端子９０１をＬｏｗ固定し、入力インバータ９６３には貫通電流が流れない。時刻ｔ２からｔ３の間は、入出力端子９０１は不定で、入出力端子９０１には貫通電流が流れるが、図６の時刻ｔ３で入出力回路１６０の初期設定が行われると、入力インバータ９６３には貫通電流が流れない。また、時刻ｔ２から時刻ｔ３の時間の間、入力インバータ９６３で貫通電流が流れるが、時刻ｔ２から時刻ｔ３の時間は、時刻ｔ０から時刻ｔ２の時間の１／１０００程度の時間であるため、時刻ｔ０から時刻ｔ２の時間の入力インバータ９６３での貫通電流削減は効果が大きい。
【００５７】
以上のように本実施の形態によれば、発振安定待ち時間の間、入力ゲートでの貫通電流を削減することが可能であり、半導体装置の低消費電力化を図ることができる。
【００５８】
（第４の実施の形態）
図７は本発明の第４の実施の形態における半導体装置の構成図を示すものである。同図において、７００は本実施の形態の半導体装置、７６０は入出力回路、７６１はＰＳ抵抗、７６２はＰＵＬＬＤＯＷＮトランジスタ、７６３はインバータ、７６４はＮＡＮＤゲート、７６５はＮＡＮＤゲートである。ＰＳ抵抗７６１は、入出力端子９０１とＰＵＬＬＤＯＷＮトランジスタ７６２に接続され、ＰＵＬＬＤＯＷＮトランジスタ７６２がＯＮした時、入出力端子９０１を本ＰＳ抵抗を介してＶＳＳ（Ｌｏｗレベル）にする。ＰＵＬＬＤＯＷＮトランジスタ７６２はソースがＶＳＳに接続され、ドレインはＰＳ抵抗７６１に接続され、ゲートはＮＡＮＤゲート７６５の出力、ＮＡＮＤゲート７６４の入力に接続され、ＮＡＮＤゲート７６５の出力がＨｉｇｈの時、トランジスタがＯＮする。インバータ７６３は入力が入出力端子９０１に接続され、出力はＮＡＮＤ７６４に接続され、入力の反転を出力する。ＮＡＮＤゲート７６４は、入力がインバータ７６３の出力、ＮＡＮＤゲート７６５の出力に接続され、出力は、ＮＡＮＤゲート７６５の入力に接続され、入力の論理積の反転を出力する。ＮＡＮＤゲート７６５は、入力がＮＡＮＤ７６４の出力、リセット回路９７０の出力に接続され、出力はＮＡＮＤゲート７６４の入力、ＰＵＬＬＤＯＷＮトランジスタ７６２に接続され、入力の論理積の反転を出力する。他は従来と同様のため、説明を省略する。
【００５９】
図８は図７の動作タイミングチャートであり、（ｆ）は入出力端子プルダウン信号であり、ＰＵＬＬＤＯＷＮトランジスタ７６２のゲート入力のノード信号である。（ｇ）は入出力端子信号であり、入出力端子９０１のノード信号である。（ｆ）、（ｇ）共に外部回路９１０から入出力端子９０１への信号が不定の場合である。（ｈ）は入出力端子プルダウン信号であり、ＰＵＬＬＤＯＷＮトランジスタ７６２のゲート入力のノード信号である。（ｉ）は入出力端子信号であり、入出力端子９０１のノード信号である。（ｈ）、（ｉ）共に外部回路９１０から入出力端子９０１への信号がＨｉｇｈの場合である。（ｈ）、（ｉ）は参考のための記載であり、説明は省略する。他の（ａ）〜（ｅ）は従来例の図１０の（ａ）〜（ｅ）と同様のため、説明を省略する。
【００６０】
以上のように構成された半導体装置の動作の一例について、図８のタイミングチャートに従いながら、以下にその動作を説明する。従来例と同様の基本動作については、説明を省略する。
【００６１】
まず、図８の時刻ｔ０からｔ１の間の動作を説明する。図８（ｂ）のように、リセットＩＣ９１３のＬｏｗ出力がリセット入力端子９０２に入力された時、ＮＡＮＤゲート７６５は、ＮＡＮＤゲート７６４の出力がいかなる値であっても、図８の（ｆ）のようにＨｉｇｈ出力を、ＮＡＮＤゲート７６４の入力とＰＵＬＬＤＯＷＮトランジスタ７６２のゲートへ出力し、ＰＵＬＬＤＯＷＮトランジスタ７６２はＯＮし、入出力端子９０１は、ＰＳ抵抗７６１を介し、図８（ｇ）のようにＶＳＳ（Ｌｏｗレベル）になる。この時、インバータ７６３は入出力端子９０１のＬｏｗレベルが入力されているため、出力はＨｉｇｈになり、ＮＡＮＤゲート７６４の入力ゲートに入力される。ＮＡＮＤゲート７６４は、二つの入力が共にＨｉｇｈのため、出力はＬｏｗになり、ＮＡＮＤゲート７６５の入力へ出力する。
【００６２】
次に、図８の時刻ｔ１から時刻ｔ２の間の動作を説明すると、時刻ｔ１では、図８（ｂ）のように、リセットが解除され、ＮＡＮＤゲート７６５に入力される１入力がＬｏｗからＨｉｇｈに変化するが、ＮＡＮＤゲート７６５の他のゲートにはＬｏｗが入力されているため、ＮＡＮＤゲート７６５の出力はＨｉｇｈのままであり、入出力端子９０１はＬｏｗレベルのままである。
【００６３】
次に、図８の時刻ｔ２から時刻ｔ３の間の動作を説明すると、時刻ｔ２では、発振安定待ちが完了し、発振安定待ち回路９８２の出力が、図８（ｅ）のようにＨｉｇｈになるが、入出力回路７６０の動作は変化しない。
【００６４】
次に、図８の時刻ｔ３から時刻ｔ４の間の動作を説明すると、時刻ｔ３では、入出力回路７６０の初期化が完了し、Ｎｃｈ出力トランジスタ９６８がＯＮし、入出力端子９０１をＬｏｗレベルにするが、もともとＬｏｗレベルのため、見かけ上、入出力端子９０１のレベルは変化しない。
【００６５】
時刻ｔ４では、ＣＰＵ９３０が、入出力端子９０１にＨｉｇｈを出力しようとしたとすると、出力データレジスタ９５３の値がＬｏｗからＨｉｇｈに変わり、ＮＡＮＤゲート９６４の出力がＬｏｗになり、ＮＯＲゲート９６５の出力がＨｉｇｈからＬｏｗに変化し、Ｐｃｈ出力トランジスタ９６７はＯＮし、Ｎｃｈ出力トランジスタ９６８はＯＦＦし、入出力端子９０１にはＨｉｇｈレベルが出力される。この時、ＰＵＬＬＤＯＷＮトランジスタ７６２がＯＮしており、入出力端子９０１はＬｏｗレベルであったが、ＰＳ抵抗７６１があるため、入出力端子９０１は信号が衝突しながらも、Ｈｉｇｈレベルになる、そうすると、入力インバータ７６３の出力はＨｉｇｈからＬｏｗに変化し、ＮＡＮＤゲート７６４はＬｏｗからＨｉｇｈ出力に変わり、ＮＡＮＤゲート７６５はＨｉｇｈからＬｏｗ出力に変化し、ＰＵＬＬＤＯＷＮトランジスタ７６２はＯＦＦし、入出力端子での信号衝突は無くなる。以降リセットがかかるまで、ＰＵＬＬＤＯＷＮトランジスタ７６２はＯＦＦのままである。
【００６６】
すなわち、図８の時刻ｔ０から時刻ｔ４の間は、ＰＵＬＬＤＯＷＮトランジスタ７６２がＯＮし、入出力端子９０１はＬｏｗレベルに固定されており、入力ゲート９６３には貫通電流が流れない。入出力端子９０１のレベルがＨｉｇｈになるまで、入出力端子９０１はＬｏｗレベルに固定されている。
【００６７】
以上のように本実施の形態によれば、発振安定待ち時間の間を含め、入出力端子がＨｉｇｈになるまでの間、入力ゲートでの貫通電流を削減することが可能であり、半導体装置の低消費電力化を図ることができる。
【００６８】
【発明の効果】
以上の説明から明らかなように、本発明の請求項１の半導体装置は、入力ゲートを、入出力端子に一方の入力を接続したＮＡＮＤゲートで構成し、出力がＮＡＮＤゲートの他方の入力に接続され、リセット回路から出力されるリセット信号と発振制御回路から出力される発振状態信号とを入力し、リセット信号が入力されてから発振状態信号が安定状態を示す信号になるまでの間のＮＡＮＤゲートの出力をハイレベルに固定する入力ゲート制御回路を設けたことにより、発振安定待ち時間の間、ＮＡＮＤゲートの出力をハイレベルに固定、すなわち入力ゲートをディスイネーブルにし、発振安定待ち時間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００６９】
また、本発明の請求項２の半導体装置は、入力ゲートを、入出力端子に一方の入力を接続したＮＡＮＤゲートで構成し、出力がＮＡＮＤゲートの他方の入力に接続され、リセット回路から出力されるリセット信号と入出力回路の入力ゲートに入力されるデータを取り込むためにＣＰＵから出力される入力データリード信号とを入力し、リセット信号が入力された後、入力データリード信号が入力される期間を除いてＮＡＮＤゲートの出力をハイレベルに固定する入力ゲート制御回路を設けたことにより、発振安定待ち時間の間を含み、入力データの読み込み時以外には、ＮＡＮＤゲートの出力をハイレベルに固定、すなわち入力ゲートをディスイネーブルにし、発振安定待ち時間と入力データの読み込み時以外の時間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００７０】
また、本発明の請求項３の半導体装置は、入出力端子に抵抗を介して接続され入出力端子をローレベルにするためのプルダウントランジスタと、リセット回路から出力されるリセット信号と発振制御回路から出力される発振状態信号と入出力端子の電圧レベル信号とを入力し、リセット信号の入力期間と、リセット信号の入力期間後に入出力端子がハイレベルでないときに発振状態信号が安定状態を示す信号になるまでの期間にプルダウントランジスタをオンさせるプルダウントランジスタ制御回路とを設けたことにより、発振安定待ち時間の間、入出力端子の電位をローレベルに固定することが可能となり、発振安定待ち時間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００７１】
また、本発明の請求項４の半導体装置は、入出力端子に抵抗を介して接続され入出力端子をローレベルにするためのプルダウントランジスタと、リセット回路から出力されるリセット信号と入出力端子の電圧レベル信号とを入力し、リセット信号の入力期間と、リセット信号の入力期間後に入出力端子がハイレベルでないときに入出力端子がハイレベルにされるまでの期間にプルダウントランジスタをオンさせるプルダウントランジスタ制御回路とを設けたことにより、発振安定待ち時間の間を含み、入出力端子にハイレベルが印加される時まで、入出力端子の電位をローレベルに固定することが可能になり、発振安定待ち時間と入出力端子の値がハイレベルに変化するまでの間に流れる、入力ゲートの貫通電流を削減することが可能になる。
【００７２】
以上のように、全ての請求項において、半導体装置の入出力回路における入力ゲートの貫通電流を削減可能であり、半導体装置の低消費電力化が図れるという有利な効果が得られる。
【図面の簡単な説明】
【図１】請求項１に対応する本発明の第１の実施の形態における半導体装置の構成図
【図２】本発明の第１の実施の形態における半導体装置の動作タイミングチャート
【図３】請求項２に対応する本発明の第２の実施の形態における半導体装置の構成図
【図４】本発明の第２の実施の形態における半導体装置の動作タイミングチャート
【図５】請求項３に対応する本発明の第３の実施の形態における半導体装置の構成図
【図６】本発明の第３の実施の形態における半導体装置の動作タイミングチャート
【図７】請求項４に対応する本発明の第４の実施の形態における半導体装置の構成図
【図８】本発明の第４の実施の形態における半導体装置の動作タイミングチャート
【図９】従来の半導体装置の構成図
【図１０】従来の半導体装置の動作タイミングチャート
【符号の説明】
１００　　　　　　　　半導体装置
１５０　　入出力制御回路
１５１　　　　　　　　ＮＡＮＤゲート
１５２　　　　　　　　インバータ
１６０　　　　　　　　入出力回路
１６１　　　　　　　　ＮＡＮＤゲート
３００　　　　　　　　半導体装置
３５０　　　　　　　　入出力制御回路
３５１　　　　　　　　ＮＡＮＤゲート
３５２　　　　　　　　インバータ
３６０　　　　　　　　入出力回路
３６１　　　　　　　　ＮＡＮＤゲート
５００　　　　　　　　半導体装置
５６０　　　　　　　　入出力回路
５６１　　　　　　　　ＰＳ抵抗
５６２　　　　　　　　ＰＵＬＬＤＯＷＮトランジスタ
５６３　　　　　　　　ＮＡＮＤゲート
５６４　　　　　　　　３入力ＮＡＮＤゲート
５６５　　　　　　　　インバータ
５６６　　　　　　　　インバータ
７００　　　　　　　　半導体装置
７６０　　　　　　　　入出力回路
７６１　　　　　　　　ＰＳ抵抗
７６２　　　　　　　　ＰＵＬＬＤＯＷＮトランジスタ
７６３　　　　　　　　インバータ
７６４　　　　　　　　ＮＡＮＤゲート
７６５　　　　　　　　ＮＡＮＤゲート
９００　　　　　　　　半導体装置
９０１　　　　　　　　入出力端子
９０２　　　　　　　　リセット入力端子
９０３　　　　　　　　発振入力端子
９０４　　　　　　　　発振出力端子
９１０　　　　　　　　外部回路
９１１　　　　　　　　入力ゲート
９１２　　　　　　　　出力ゲート
９１３　　　　　　　　リセットＩＣ
９１４　　　　　　　　発振子
９１５　　　　　　　　容量
９２０　　　　　　　　メモリ
９３０　　　　　　　　ＣＰＵ
９４０　　　　　　　　バス
９５０　　　　　　　　入出力制御回路
９５１　　　　　　　　ＰＵＬＬＵＰ制御レジスタ
９５２　　　　　　　　入力データ制御回路
９５３　　　　　　　　出力データレジスタ
９５４　　　　　　　　入出力方向制御レジスタ
９５５　　　　　　　　インバータ
９６０　　　　　　　　入出力回路
９６１　　　　　　　　ＰＵＬＬＵＰトランジスタ
９６２　　　　　　　　ＰＳ抵抗
９６３　　　　　　　　インバータ
９６４　　　　　　　　ＮＡＮＤゲート
９６５　　　　　　　　ＮＯＲゲート
９６６　　　　　　　　インバータ
９６７　　　　　　　　Ｐｃｈ出力トランジスタ
９６８　　　　　　　　Ｎｃｈ出力トランジスタ
９７０　　　　　　　　リセット回路
９８０　　　　　　　　発振制御回路
９８１　　　　　　　　発振回路
９８２　　　　　　　　発振安定待ち回路
９８３　　　　　　　　ＮＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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