(57)【要約】【課題】本発明は、半導体記憶装置を適確に評価させ得るようにする。【解決手段】本発明は、シフト処理回路１５によりメモリセルアレイＭＳＡ１０で行アドレスを列方向に順次シフトさせて割り当て直し、データ反転判断部８によりツイスト箇所及びシフトに応じて、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２と配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差したビット線対ＢＬ１、……、ＢＬ１２８を判別して当該ビット線対ＢＬ１、……、ＢＬ１２８に入出力する評価試験用データＤ８のレベルを反転すると判断し、反転処理部４によりビット線対ＢＬ１、……、ＢＬ１２８に入出力する評価試験用データＤ８のレベルを反転処理することにより、各メモリセルに対して「０」及び「１」レベルの評価試験用データＤ８を記憶パターンで適確に記憶し、再生時に記憶時の反転を相殺して出力でき、半導体記憶装置を適確に評価できる。【選択図】        図１
2004310802.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがアレイ状に配置されると共に、当該アレイ状に配置された上記複数のメモリセルの行方向及び又は列方向の所定箇所に複数の冗長メモリセルがアレイ状に配置され、上記列方向とほぼ平行に配線された２本のビット線からなり、当該２本のビット線を上記列方向の１又は複数箇所でツイストして当該２本のビット線の配線位置入替部分が形成された複数のビット線対と、上記行方向とほぼ平行に配線された複数のワード線とを有し、上記複数のビット線と上記複数のワード線との複数の交差箇所でそれぞれ当該ビット線及び上記ワード線に上記メモリセル又は上記冗長メモリセルが接続されたメモリセルアレイと、
上記複数のメモリセルに接続された上記複数のビット線対にそれぞれ割り当てられた列アドレスを所定の列アドレス管理個数単位で上記行方向に順次シフトさせて他の上記複数のビット線対に割り当て直すことにより上記列アドレス管理個数に対応する所定列分の上記複数のメモリセルに替えて当該所定列分の上記冗長メモリセルをデータの記憶再生に対して使用可能にし、及び又は上記複数のメモリセルに接続された上記複数のワード線にそれぞれ割り当てられた行アドレスを所定の行アドレス管理個数単位で上記列方向に順次シフトさせて他の上記複数のワード線に割り当て直すことにより上記行アドレス管理個数に対応する所定行分の上記複数のメモリセルに替えて当該所定行分の上記複数の冗長メモリセルを上記データの記憶再生に対して使用可能にするシフト冗長手段と、
評価試験用データの記憶再生時に、上記ビット線対のツイスト箇所及び上記行アドレスのシフトに応じて、入力行アドレスで指定された上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対を判別する判別手段と、
上記判別手段による上記判別結果に応じて、上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対に供給し及び当該ビット線対から出力される上記評価試験用データのレベルを反転すると判断する判断手段と、
上記判断手段による上記判断結果に応じて、上記評価試験用データの記憶時に上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対に供給する上記評価試験用データの上記レベルを反転処理し、上記評価試験用データの再生時に上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対から出力された上記評価試験用データの上記レベルを反転処理する反転手段と
を具えることを特徴とする半導体記憶装置。
【請求項２】
上記判別手段は、
上記評価試験用の上記データの記憶再生時以外の他のデータの記憶再生時にも、上記ビット線対の上記ツイスト箇所及び上記行アドレスの上記シフトに応じて、上記入力行アドレスで指定された上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対を判別し、
上記反転手段は、
上記判断手段による上記判断結果に応じて、上記他のデータの記憶時に上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対に供給する上記他のデータの上記レベルを反転処理し、上記他のデータの再生時に上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対から出力された上記他のデータの上記レベルを反転処理する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のメモリセルがアレイ状に配置されると共に、当該アレイ状に配置された上記複数のメモリセルの行方向及び又は列方向の所定箇所に複数の冗長メモリセルがアレイ状に配置され、上記列方向とほぼ平行に配線された２本のビット線からなり、当該２本のビット線を上記列方向の１又は複数箇所でツイストして当該２本のビット線の配線位置入替部分が形成された複数のビット線対と、上記行方向とほぼ平行に配線された複数のワード線とを有し、上記複数のビット線と上記複数のワード線との複数の交差箇所でそれぞれ当該ビット線及び上記ワード線に上記メモリセル又は上記冗長メモリセルが接続されたメモリセルアレイに対して、上記複数のメモリセルに接続された上記複数のビット線対にそれぞれ割り当てられた列アドレスを所定の列アドレス管理個数単位で上記行方向に順次シフトさせて他の上記複数のビット線対に割り当て直すことにより上記列アドレス管理個数に対応する所定列分の上記複数のメモリセルに替えて当該所定列分の上記冗長メモリセルをデータの記憶再生に対して使用可能にし、及び又は上記複数のメモリセルに接続された上記複数のワード線にそれぞれ割り当てられた行アドレスを所定の行アドレス管理個数単位で上記列方向に順次シフトさせて他の上記複数のワード線に割り当て直すことにより上記行アドレス管理個数に対応する所定行分の上記複数のメモリセルに替えて当該所定行分の上記複数の冗長メモリセルを上記データの記憶再生に対して使用可能にするシフト冗長ステップと、
評価試験用データの記憶時に、上記ビット線対のツイスト箇所及び上記行アドレスのシフトに応じて、入力行アドレスで指定された上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対を判別する記憶時判別ステップと、
上記記憶時判別ステップによる上記判別結果に応じて、上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対に供給する上記評価試験用データのレベルを反転すると判断する記憶時判断ステップと、
上記記憶時判断ステップによる上記判断結果に応じて、上記評価試験用データの上記レベルを反転処理して、上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対に供給することにより当該ビット線対に接続された上記メモリセル又は上記冗長メモリセルに上記レベルを反転した上記評価試験用データを記憶する入力反転記憶ステップと、
上記評価試験用データの再生時に、上記ビット線対の上記ツイスト箇所及び上記行アドレスの上記シフトに応じて、上記入力行アドレスで指定された上記評価試験用ワード線に対して上記配線位置入替部分が交差した上記ビット線対を判別する再生時判別ステップと、
上記再生時判別ステップによる上記判別結果に応じて、上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対から出力される上記評価試験用データの上記レベルを反転すると判断する再生時判断ステップと、
上記再生時判断ステップによる上記判断結果に応じて、上記ワード線に対して上記配線位置入替部分が交差した上記ビット線対に接続された上記メモリセル又は上記冗長メモリセルから再生されて当該ビット線対から出力された上記評価試験用データの上記レベルを反転処理して出力する出力反転再生ステップと
を具えることを特徴とする半導体記憶装置の記憶再生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）でなる半導体記憶装置に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体記憶装置は、データ記憶素子の最小単位となる複数のメモリセルがアレイ状に配置されると共に、当該アレイ状に配置された各メモリセルの行方向と平行な複数のワード線及び列方向と平行な複数のビット線とが格子状に配線され、複数のワード線及び複数のビット線の交差箇所でそれぞれ当該ワード線及びビット線にメモリセルが接続されたメモリセルアレイが設けられている。
【０００３】
またかかる半導体記憶装置は、メモリセルアレイの列方向の一端側に、不良メモリセルに替えて使用可能な複数の冗長メモリセルがアレイ状に配置されると共に、行方向と平行なワード線（以下、これを特に冗長ワード線と呼ぶ）及び列方向と平行なビット線とが配線され、冗長ワード線及びビット線の交差箇所で当該冗長ワード線及びビット線に冗長メモリセルが接続された冗長カラムも設けられている。
【０００４】
そしてかかる半導体記憶装置は、メモリセルアレイ内に不良メモリセルが存在すると、アレイ状の複数のメモリセルの当該不良メモリセルを含む１行分に替えて、アレイ状の複数の冗長メモリセルの１行分を使用することにより、不良メモリセルが存在する場合でもメモリセルアレイ内の複数のメモリセルと同数のメモリセルを使用してデータを記憶再生し得るようにしている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−１２０７８８号公報（第３頁）
【０００６】
【発明が解決しようとする課題】
ところで従来、他の半導体記憶装置として、それぞれ複数のメモリセルに接続された複数本のワード線と、それぞれ複数の冗長メモリセルに接続された複数本の冗長ワード線とが列方向で隣接して配線されたメモリセルアレイを有し、不良メモリセルに接続されたワード線に割り当てられた行アドレスから冗長ワード線に隣接するワード線に割り当てられた行アドレスまでを偶数個単位で列方向に順次シフトさせて当該シフト先のワード線及び冗長ワード線に割り当て直すことにより、不良メモリセルと共にワード線に接続された複数のメモリセルに替えて冗長メモリセルに接続された複数の冗長メモリセルを使用し得るようにする、いわゆるシフト冗長方式と呼ばれる冗長メモリセルの使用方式が適用されたものもある。
【０００７】
また最近では、シフト冗長方式を適用した半導体記憶装置に対して、図１３に示すように、半導体微細加工技術の進歩に伴い、メモリセルアレイＭＳＡ１において矢印Ｒで示す行方向に沿って順次２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、ＢＬ２Ａ及びＢＬ２Ｂ、……、ＢＬＮＡ及びＢＬＮＢをビット線対ＢＬ１、ＢＬ２、……、ＢＬＮとして対で動作させるようにし、ビット線対ＢＬ１、ＢＬ３、……を列方向の１又は複数箇所でツイストして２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、ＢＬ３Ａ及びＢＬ３Ｂ、……の配線位置を入れ替えることにより当該ツイストしたビット線対ＢＬ１、ＢＬ３、……とこれに隣接する他のビット線対ＢＬ２、……、ＢＬＮとの間の浮遊容量を減少させてこれらビット線対ＢＬ１、ＢＬ２、ＢＬ３、……、ＢＬＮ間で線間容量結合による干渉ノイズが発生することを防止する、いわゆるツイストビット線対方式と呼ばれる浮遊容量低減方式を適用することが提案されている。
【０００８】
因みにかかる構成の半導体記憶装置においては、ビット線対ＢＬ１、……、ＢＬＮと、順次２本のワード線ＷＬ１及びＷＬ２、……、ＷＬＮ−１及びＷＬＮ、ＷＬＴ１及びＷＬＴ２、……とによって囲まれた箇所（以下、これをメモリセル配置箇所と呼ぶ）にそれぞれ１列分の複数のメモリセルＭＳのうちの２個のメモリセルＭＳが配置されている。
【０００９】
そしてメモリセル配置箇所においては、ビット線対ＢＬ１、……、ＢＬＮに対して入出力段からツイスト箇所までの２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬＮＡ及びＢＬＮＢの配線位置を入れ替えていない部分（以下、これを配線位置非入替部分と呼ぶ）ＮＣＡＲ１乃至ＮＣＡＲ４で、一方のビット線ＢＬ１Ａ、……、ＢＬＮＡ及び一方のワード線ＷＬ１、……、ＷＬＮ−１、ＷＬＴ１、……に一方のメモリセルＭＳが接続され、他方のビット線ＢＬ１Ｂ、……、ＢＬＮＢ及び他方のワード線ＷＬ２、……、ＷＬＮ、ＷＬＴ２、……に他方のメモリセルＭＳが接続されている。
【００１０】
またメモリセル配置箇所においては、２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、ＢＬ３Ａ及びＢＬ３Ｂ、……の配置位置がツイストによって入れ替わった部分（以下、これを配線位置入替部分と呼ぶ）ＣＣＡＲ１及びＣＣＡＲ２で、他方のビット線ＢＬ１Ｂ、ＢＬ３Ｂ、……及び一方のワード線ＷＬ１、……、ＷＬＮ−１、ＷＬＴ１、……に一方のメモリセルＭＳが接続され、一方のビット線ＢＬ１Ａ、ＢＬ３Ａ、……及び他方のワード線ＷＬ２、……、ＷＬＮ、ＷＬＴ２、……に他方のメモリセルＭＳが接続されている。
【００１１】
ここでかかるシフト冗長方式及びツイストビット線対方式を適用した半導体記憶装置を実現した際には、図１４に示すように、製造の際の評価試験工程においてメモリセルアレイＭＳＡ１内の各メモリセルＭＳに「０」及び「１」レベルの評価試験用データを、当該各メモリセルＭＳの物理的な配置位置に応じて選定された市松模様等の所定の記憶パターンで記憶した後に再生し、記憶する前の評価試験用データのレベルと実際に記憶して再生した評価試験用データのレベルとのパターンを比較するようにして、各メモリセルＭＳに対してパターンセンシティブと呼ばれるデータ依存性を評価試験することも合わせて提案されている。
【００１２】
ところがかかる構成の半導体記憶装置においては、図１５に示すように、外部から入力されたデータ依存性の評価試験用の「０」及び「１」レベルの評価試験用データをビット線対ＢＬ１、……、ＢＬＮの例えば一方のビット線ＢＬ１Ａ、……、ＢＬＮＡに供給すると、当該ビット線対ＢＬ１、ＢＬ３、……の配線位置非入替部分ＮＣＡＲ１乃至ＮＣＡＲ４では、その評価試験用データを一方及び他方のメモリセルＭＳうちの一方のメモリセルＭＳに記憶するものの、配線位置入替部分ＣＣＡＲ１及びＣＣＡＲ２では、その評価試験用データを他方のメモリセルＭＳに記憶するように、配線位置入替部分ＣＣＡＲ１及びＣＣＡＲ２において例えば評価試験用データのレベルを見かけ上反転させて記憶することになり、各メモリセルＭＳに対して評価試験用データを予め選定された記憶パターン通りには記憶し難くなる。
【００１３】
このためかかる構成の半導体記憶装置に対して、ビット線対ＢＬ１、……、ＢＬＮの配線位置入替部分ＣＣＡＲ１及びＣＣＡＲ２と交差するワード線に割り当てた行アドレスを予め保持しておき、外部からその行アドレスが評価試験用データの記憶用に指定されたときに、当該評価試験用データのレベルを事前に反転させてビット線対ＢＬ１、……、ＢＬＮに供給することが考えられる。
【００１４】
しかしながらかかる構成の半導体記憶装置においては、図１６に示すように、不良メモリセルＮＭＳの検出に応じたシフト冗長により、ワード線ＷＬＮ−１、ＷＬＮ、ＷＬＴ１、ＷＬＴ２、……に割り当てられた行アドレスをツイスト箇所を越えて偶数個単位で矢印Ｋに示す列方向にシフトさせると、予め保持している行アドレスでは、配線位置入替部分ＣＣＡＲ１及びＣＣＡＲ２と交差するワード線ＷＬＮ−１、ＷＬＮ、ＷＬＴ１、ＷＬＴ２、……を適確に特定することができず、各メモリセルＭＳに対して評価試験用データを記憶パターン通りに記憶し難い問題があった。
【００１５】
本発明は以上の点を考慮してなされたもので、適確に評価させ得る半導体記憶装置を提案しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、複数のメモリセルがアレイ状に配置されると共に、当該アレイ状に配置された複数のメモリセルの行方向及び又は列方向の所定箇所に複数の冗長メモリセルがアレイ状に配置され、列方向とほぼ平行に配線された２本のビット線からなり、当該２本のビット線を列方向の１又は複数箇所でツイストして当該２本のビット線の配線位置入替部分が形成された複数のビット線対と、行方向とほぼ平行に配線された複数のワード線とを有し、複数のビット線と複数のワード線との複数の交差箇所でそれぞれ当該ビット線対びワード線にメモリセル又は冗長メモリセルが接続されたメモリセルアレイに対して、シフト冗長手段により、複数のメモリセルに接続された複数のビット線対にそれぞれ割り当てられた列アドレスを所定の列アドレス管理個数単位で行方向に順次シフトさせて他の複数のビット線対に割り当て直すことにより列アドレス管理個数に対応する所定列分の複数のメモリセルに替えて当該所定列分の冗長メモリセルをデータの記憶再生に対して使用可能にし、及び又は複数のメモリセルに接続された複数のワード線にそれぞれ割り当てられた行アドレスを所定の行アドレス管理個数単位で列方向に順次シフトさせて他の複数のワード線に割り当て直すことにより行アドレス管理個数に対応する所定行分の複数のメモリセルに替えて当該所定行分の複数の冗長メモリセルをデータの記憶再生に対して使用可能にし、この状態で評価試験用データの記憶再生時に、判別手段により、ビット線対のツイスト箇所及び行アドレスのシフトに応じて、入力行アドレスで指定されたワード線に対して配線位置入替部分が交差したビット線対を判別し、判断手段により、判別手段の判別結果に応じて、ワード線に対して配線位置入替部分が交差したビット線対に供給し及び当該ビット線対から出力される評価試験用データのレベルを反転すると判断し、反転手段により、判断手段の判断結果に応じて、評価試験用データの記憶時にワード線に対して配線位置入替部分が交差したビット線対に供給する評価試験用データのレベルを反転処理し、評価試験用データの再生時にワード線に対して配線位置入替部分が交差したビット線対から出力された評価試験用データのレベルを反転処理するようにした。
【００１７】
従って、メモリセルアレイ内の各メモリセル及び冗長メモリセルに対して「０」及び「１」レベルの評価試験用データを、当該各メモリセルの物理的な配置位置に応じて予め選定された記憶パターンで適確に記憶し得ると共に、当該記憶した評価試験用データを再生した際に記憶の際の反転を相殺するように再び反転して出力することができる。
【００１８】
【発明の実施の形態】
以下図面について、本発明の一実施の形態を詳述する。
【００１９】
図１において、１は全体としてシフト冗長方式及びツイストビット線対方式の適用された半導体記憶装置を示し、複数（例えば４個の）のメモリセルアレイを有するメモリセルアレイ群２が設けられている。
【００２０】
メモリセルアレイ群２は、図２に示すように、例えば２バンクＢＡ１及びＢＡ２構成でなり、各バンクＢＡ１及びＢＡ２にそれぞれ例えば１〔Ｍｂｉｔ〕の記憶容量を有するメモリセルアレイＭＳＡ１０乃至ＭＳＡ１３が２個ずつ設けられている。
【００２１】
各メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３はそれぞれ同様構成でなり、メモリセルアレイＭＳＡ１０の構成を代表して説明すると、図３に示すように、中央部に複数のメモリセルが矢印Ｒで示す行方向と平行な複数行（例えば、５１２  行）及び矢印Ｋで示す列方向と平行な複数列（例えば、６４列）を形成するようにアレイ状に配置されると共に、当該アレイ状に配置された複数のメモリセルの行に合わせた複数本（例えば、５１２  本）のワード線ＷＬ１、……、ＷＬ５１２が配線されたメモリセル配置領域ＭＧＡＲ１（ＭＧＡＲ２乃至ＭＧＡＲ４）が設けられている。
【００２２】
またメモリセルアレイＭＳＡ１０は、列方向の一端側及び他端側にそれぞれ複数の冗長メモリセルが複数行（例えば、８行）及び複数列（例えば、６４列）を形成するようにアレイ状に配置されると共に、当該アレイ状に配置された複数の冗長メモリセルの行に合わせた複数本（例えば、８本）のワード線（以下、これを特に冗長ワード線と呼ぶ）ＲＷＬＨ１、……、ＲＷＬＨ８及びＲＷＬＬ１、……、ＲＷＬＬ８が配線された冗長メモリセル配置領域ＲＧＡＲ１（ＲＧＡＲ３、ＲＧＡＲ５、ＲＧＡＲ７）及びＲＧＡＲ２（ＲＧＡＲ４、ＲＧＡＲ６、ＲＧＡＲ８）が設けられている。
【００２３】
さらにメモリセルアレイＭＳＡ１０は、列方向の一端側の冗長メモリセル配置領域ＲＧＡＲ１からメモリセル配置領域ＭＧＡＲ１を経て他端側の冗長メモリセル配置領域ＲＧＡＲ２に渡り、アレイ状のメモリセル及び冗長メモリセルの列に合わせた複数本（例えば、１２８  本）のビット線ＢＬ１Ａ、ＢＬ１Ｂ、……、ＢＬ１２８Ａ、ＢＬ１２８Ｂが順次２本ずつビット線対ＢＬ１、……、ＢＬ１２８として配線されている。
【００２４】
この場合、各ビット線対ＢＬ１、……、ＢＬ１２８は、それぞれ列方向の一端側がデータの入出力段に指定されている。
【００２５】
そして行方向の一端から他端にかけて各ビット線対ＢＬ１、……、ＢＬ１２８のうち奇数番目の複数のビット線対ＢＬ１、……、ＢＬ１２７は、列方向の一端から他端までをほぼ２等分する１箇所で１回だけツイストし、偶数番目の複数のビット線対ＢＬ２、……、ＢＬ１２８は、当該列方向の一端から中央までをほぼ２等分する箇所と、当該中央から他端までをほぼ２等分する箇所との合計２箇所で２回ツイストしている（すなわち、一度ツイストした後、もう一度ツイストして２本のビット線ＢＬ２Ａ及びＢＬ２Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂの配線位置関係を元に戻している）。
【００２６】
これに加えてメモリセルアレイＭＳＡ１０は、奇数番目のビット線対ＢＬ１、……、ＢＬ１２７に対する１箇所のツイスト位置と、偶数番目のビット線対ＢＬ２、……、ＢＬ１２８に対する２箇所のツイスト位置との合計３箇所のツイスト位置をそれぞれ境界（以下、これをエリア境界と呼ぶ）として列方向の一端から他端までをほぼ４等分するような第１乃至第４のエリアＡＲＥＡ１乃至ＡＲＥＡ４に分割されている。
【００２７】
従って１回ツイストしたビット線対ＢＬ１、……、ＢＬ１２７は、列方向の一端（すなわち、冗長メモリセル配置領域ＲＧＡＲ１に配線された部分を含む）から一端及び他端間の中央のエリア境界までの第１及び第２のエリアＡＲＥＡ１及びＡＲＥＡ２に配線された部分が２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２７Ａ及びＢＬ１２７Ｂの配線位置を入出力段に対して入れ替えない配線位置非入替部分ＮＣＡＲ１０となり、当該エリア境界から列方向の他端（すなわち、冗長メモリセル配置領域ＲＧＡＲ２に配線された部分を含む）までの第３及び第４のエリアＡＲＥＡ３及びＡＲＥＡ４に配線された部分が２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２７Ａ及びＢＬ１２７Ｂの配線位置をツイストにより入出力段に対して替える配線位置入替部分ＣＣＡＲ１０となる。
【００２８】
また２回ツイストしたビット線対ＢＬ２、……、ＢＬ１２８は、列方向の一端（すなわち、冗長メモリセル配置領域ＲＧＡＲ１に配線された部分を含む）から当該一端側のエリア境界までの第１のエリアＡＲＥＡ１、及び列方向の他端側のエリア境界から当該列方向の他端（すなわち、冗長メモリセル配置領域ＲＧＡＲ２に配線された部分を含む）までの第４のエリアＡＲＥＡ４に配線された部分がそれぞれ２本のビット線ＢＬ２Ａ及びＢＬ２Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂに対する配線位置非入替部分ＮＣＡＲ１１及びＮＣＡＲ１２となり、一端側のエリア境界から他端側のエリア境界までの第２及び第３のエリアＡＲＥＡ２及びＡＲＥＡ３に配線された部分が２本のビット線ＢＬ２Ａ及びＢＬ２Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂに対する配線位置入替部分ＣＣＡＲ１１となる。
【００２９】
ここでメモリセルアレイＭＳＡ１０の構成をさらに詳細に説明すると、図４に示すように、ビット線対ＢＬ１、……、ＢＬ１２８の入出力段において２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂの一端にはそれぞれ記憶制御トランジスタＴＲ１のソースが接続され、当該記憶制御トランジスタＴＲ１のドレインにバッファＢＡを介して入力端子が接続されている。
【００３０】
また２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂにはそれぞれ第１の再生制御トランジスタＴＲ２のゲートが接続されると共に、当該２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂ間でこれら第１の再生制御トランジスタＴＲ２のソースが共通に接地されている。
【００３１】
さらに第１の再生制御トランジスタＲＴ２のドレインには、それぞれ第２の再生制御トランジスタＴＲ３のソースが接続されると共に、当該第２の再生制御トランジスタＴＲ３のドレインにバッファ機能を有する反転回路ＩＶを介して出力端子が接続されている。
【００３２】
さらにビット線対ＢＬ１、……、ＢＬ１２８の２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂ間にはセンスアンプＳＡが並列に接続されている。
【００３３】
これに加えて各メモリセルＭＳは、それぞれＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）トランジスタＴＲ４のソースにキャパシタＣの一端が接続されると共に、当該キャパシタＣの他端に所定電圧を印加する電圧源が接続されて構成されている。
【００３４】
そして各メモリセルＭＳは、それぞれビット線対ＢＬ１、……、ＢＬ１２８と２本のワード線ＷＬ１、……、ＷＬ５１２とに囲まれたメモリセル配置箇所でＭＯＳトランジスタＲＴ４のゲートが１本のワード線ＷＬ１、……、ＷＬ５１２に接続され、当該ＭＯＳトランジスタＴＲ４のドレインが１本のビット線ＢＬ１Ａ、ＢＬ１Ｂ、……、ＢＬ１２８Ａ、ＢＬ１２８Ｂに接続されている。
【００３５】
そして各ワード線ＷＬ１、……、ＷＬ５１２にはそれぞれ例えば連続する２進数でなる行アドレスが予め配線の並びに従って順番に割り当てられると共に、各ビット線対ＢＬ１、……ＢＬ１２８にもそれぞれ例えば連続する２進数でなる列アドレスが予め配線の並びに従って順番に割り当てられていることにより、これら行アドレス及び列アドレスが指定されれば、その行アドレスで指定された１本のワード線ＷＬ１、……、ＷＬ５１２及び列アドレスで指定された１個のビット線対ＢＬ１、……、ＢＬ１２８に接続された（実際には、１本のワード線ＷＬ１、……、ＷＬ５１２及び１本のビット線ＢＬ１Ａ、……、ＢＬ１２８Ｂに接続された）１個のメモリセルＭＳを特定し得るようになされている。
【００３６】
またビット線対ＢＬ１、……、ＢＬ１２８における２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂ及びワード線ＷＬ１、……、ＷＬ５１２と各メモリセルＭＳとの接続関係は、配線位置非入替部分ＮＣＡＲ１０乃至ＮＣＡＲ１２と、配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１とで、図１３について上述した場合と同様である。
【００３７】
さらにビット線対ＢＬ１、……、ＢＬ１２８における２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂ及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８及びＲＷＬＨ１、……、ＲＷＬＨ８と冗長メモリセルＲＭＳとの接続関係も、配線位置非入替部分ＮＣＡＲ１０乃至ＮＣＡＲ１２と、配線位置入替部分ＣＣＡＲ１０とで、図１３について上述した場合と同様である。
【００３８】
半導体記憶装置１（図１）は、通常のデータ記憶時、外部から記憶開始用のアクティブコマンドＣ１と、１本のワード線ＷＬ１、……、ＷＬ５１２に割り当てられた１個の行アドレスを指定する行アドレスデータＤ１とが入力されると、当該アクティブコマンドＣ１及び行アドレスデータＤ１を選択回路６及び７を介してデータ反転判断部８のツイスト用反転判断回路９に取り込む。
【００３９】
ツイスト用反転判断回路９は、アクティブコマンドＣ１及び行アドレスデータＤ１をタイミングコントローラ１０を介してロウデコーダ１１に送出する。
【００４０】
ここで図５に示すように、ロウデコーダ１１は、アクティブコマンドＣ１に従ってデータ記憶用にワード線ＷＬ１、……、ＷＬ５１２の設定処理を開始し、メモリセルアレイ群２のメモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、行アドレスデータＤ１に基づく１個の行アドレスで指定された１本のワード線ＷＬ１、……、ＷＬ５１２に、ジェネレータ１２で発生した所定電圧を印加することにより当該ワード線ＷＬ１、……、ＷＬ５１２に接続されているメモリセルＭＳのＭＯＳトランジスタＴＲ４をオンさせる。
【００４１】
この状態で半導体記憶装置１は、引き続き外部から入力された１又は複数の記憶対象の「０」及び「１」レベルのデータＤ２を選択回路３を介して反転処理部４に取り込み、データ処理回路５においてそのデータＤ２に所定の記憶用処理を施した後、メモリセルアレイ群２に送出する。
【００４２】
またツイスト用反転判断回路９は、このとき外部から入力された記憶コマンドＣ２と、１又は複数個のビット線対ＢＬ１、……、ＢＬ１２８に割り当てられた１又は複数個の列アドレスを指定する列アドレスデータＤ３とを選択回路６及び７を介して取り込む。
【００４３】
ツイスト用反転判断回路９は、記憶コマンドＣ２及び列アドレスデータＤ３をタイミングコントローラ１０を介してカラムデコーダ１３に送出する。
【００４４】
カラムデコーダ１３は、図５に示すように、記憶コマンドＣ２に従ってデータ記憶処理を開始し、メモリセルアレイ群２のメモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、列アドレスデータＤ３に基づく１又は複数個の列アドレスで指定された１又は複数個のビット線対ＢＬ１、……、ＢＬ１２８に対応する記憶制御トランジスタＴＲ１のゲートに、ジェネレータ１２で発生した所定電圧を印加してオンさせる。
【００４５】
これによりロウデコーダ１１及びカラムデコーダ１３は、メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、入力端子からバッファＢＡを介して入力させた記憶対象のデータＤ２を記憶制御トランジスタＴＲ１を介して、１又は複数個の列アドレスで指定された１又は複数本のビット線ＢＬ１Ａ、……、ＢＬ１２８Ｂに取り込み、当該取り込んだデータＤ２をワード線ＷＬ１、……、ＷＬ５１２上でオン動作しているＭＯＳトランジスタＴＲ４を介してキャパシタＣに引き込んで記憶する。
【００４６】
そしてツイスト用反転判断回路９は、半導体記憶装置１に外部から入力された記憶終了用のプリチャージコマンドＣ３を選択回路６を介して取り込むと、当該プリチャージコマンドＣ３をタイミングコントローラ１０を介してロウデコーダ１１及びカラムデコーダ１３に送出することにより、当該ロウデコーダ１１及びカラムデコーダ１３にプリチャージコマンドＣ３に従ってデータＤ２に対する記憶処理を終了させる。
【００４７】
このようにしてロウデコーダ１１及びカラムデコーダ１３は、行アドレス及び列アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２及びビット線対ＢＬ１、……、ＢＬ１２８に接続されているメモリセルＭＳにデータＤ２を記憶し得ると共に、上述した一連の記憶処理を順次繰り返して実行することによりメモリセルアレイ群２の複数のメモリセルＭＳに対して所定データ量毎のデータＤ２を順次記憶し得るようになされている。
【００４８】
また半導体記憶装置１は、通常のデータ再生時、外部から再生開始用のアクティブコマンドＣ４と共に、１本のワード線ＷＬ１、……、ＷＬ５１２に割り当てられた１個の行アドレスを指定する行アドレスデータＤ４が入力されると、これらを選択回路６及び７を介してツイスト用反転判断回路９に取り込む。
【００４９】
ツイスト用反転判断回路９は、アクティブコマンドＣ４及び行アドレスデータＤ４をタイミングコントローラ１０を介してロウデコーダ１１に送出する。
【００５０】
ここで図５に示すように、ロウデコーダ１１は、アクティブコマンドＣ４に従ってデータ再生用にワード線ＷＬ１、……、ＷＬ５１２の設定処理を開始し、メモリセルアレイ群２のメモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、行アドレスデータＤ４に基づく１個の行アドレスで指定された１本のワード線ＷＬ１、……、ＷＬ５１２に、ジェネレータ１２で発生した所定電圧を印加することにより当該ワード線ＷＬ１、……、ＷＬ５１２に接続されているメモリセルＭＳのＭＯＳトランジスタＴＲ４をオンさせる。
【００５１】
これによりロウデコーダ１１は、キャパシタＣからすでに記憶しているデータＤ２をＭＯＳトランジスタＴＲ４を介して引き出してセンスアンプＳＡで増幅した後、第１の再生制御トランジスタＴＲ２のゲートに供給する。
【００５２】
この状態でツイスト用反転判断回路９は、半導体記憶装置１に外部から引き続き入力された再生コマンドＣ５と、１又は複数個のビット線対ＢＬ１、……、ＢＬ１２８に割り当てられた１又は複数個の列アドレスを指定する列アドレスデータＤ５とを選択回路６及び７を介して取り込み、当該再生コマンドＣ５及び列アドレスデータＤ５をタイミングコントローラ１０を介してカラムデコーダ１３に送出する。
【００５３】
このときカラムデコーダ１３は、図５に示すように、再生コマンドＣ５に従ってデータ再生処理を開始し、メモリセルアレイ群２のメモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、列アドレスデータＤ５に基づく１又は複数個の列アドレスで指定された１又は複数個のビット線対ＢＬ１、……、ＢＬ１２８に対応する１又は複数の第２の再生制御トランジスタＴＲ３のゲートにジェネレータ１２で発生した所定電圧を印加することにより当該第２の再生制御トランジスタＴＲ３をオンさせる。
【００５４】
ここでカラムデコーダ１３は、メモリセルＭＳから再生したデータＤ２が「０」レベルの場合、当該データＤ２を供給した第１の再生制御トランジスタＴＲ２がオフとなり、この状態でオンさせた第２の再生制御トランジスタＴＲ３には「１」レベルよりも低い不安定なレベルのデータが発生するものの、当該データをそのまま反転回路ＩＶ及び出力端子を順次介してデータ処理回路５に送出して所定の再生処理を施すことにより、「０」レベルのデータＤ２として反転処理部４から外部に出力する。
【００５５】
またカラムデコーダ１３は、メモリセルＭＳから再生したデータＤ２が「１」レベルの場合、当該データＤ２を供給した第１の再生制御トランジスタ２がオンとなり、この状態でオンさせた第２の再生制御トランジスタＴＲ３には接地により「０」レベルのデータが発生することにより、当該「０」レベルのデータを反転回路ＩＶで反転させて「１」レベルのデータＤ２として出力端子からデータ処理回路５に送出し、当該データ処理回路５において所定の再生用処理を施した後、反転処理部４から外部に出力する。
【００５６】
そしてツイスト用反転判断回路９は、半導体記憶装置１に外部から入力された再生終了用のプリチャージコマンドＣ６を選択回路６を介して取り込むと、当該プリチャージコマンドＣ６をタイミングコントローラ１０を介してロウデコーダ１１及びカラムデコーダ１３に送出することにより、当該ロウデコーダ１１及びカラムデコーダ１３にプリチャージコマンドＣ６に従ってデータＤ２に対する再生処理を終了させる。
【００５７】
このようにしてロウデコーダ１１及びカラムデコーダ１３は、行アドレス及び列アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２及びビット線対ＢＬ１、……、ＢＬ１２８に接続されているメモリセルＭＳからすでに記憶しているデータＤ２を再生すると共に、上述した一連の再生処理を順次繰り返して実行することによりメモリセルアレイ群２の複数のメモリセルＭＳから所定データ量のデータＤ２を順次再生し得るようになされている。
【００５８】
因みに半導体記憶装置１は、通常のデータ記憶時及びデータ再生時にはビット線対ＢＬ１、……、ＢＬ１２８のツイストを何ら考慮せず、外部から入力されたデータＤ２を行アドレス及び列アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２及びビット線対ＢＬ１、……、ＢＬ１２８に接続されたメモリセルＭＳに対して記憶再生している。
【００５９】
かかる構成に加えてこの半導体記憶装置１の場合、製造工程の導通検査により、メモリセルアレイ群２のメモリセルＭＳＡ１０乃至ＭＳＡ１３内に不良メモリセルが存在するか否かが検査される。
【００６０】
この結果、半導体記憶装置１は、導通検査によりメモリセルアレイＭＳＡ１０乃至ＭＳＡ１３のいずれかで不良メモリセルが検出されると、外部から入力される、冗長メモリセル配置領域ＲＧＡＲ１乃至ＲＧＡＲ８を使用するように命令するシフトコマンドＣ７と、不良メモリセルに接続されているワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスを指定する行アドレスデータＤ６とを選択回路６及び７、ツイスト用反転判断回路９を順次介してシフト処理回路１５に取り込む。
【００６１】
シフト処理回路１５は、個々のメモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、複数のワード線ＷＬ１、……、ＷＬ５１２に割り当てられた複数の行アドレスを所定の行アドレス管理個数（例えば、８個）単位で順番に区切って、当該行アドレス管理個数毎に管理している。
【００６２】
従ってシフト処理回路１５は、シフトコマンドＣ７に従ってシフト冗長処理を開始すると、図６に示すように、不良メモリセルＮＭＳの存在する例えばメモリセルアレイＭＳＡ１０に対し、行アドレスデータＤ６に基づく１個の行アドレスを含む行アドレス管理個数の行アドレスが割り当てられた当該行アドレス管理個数に対応する本数（例えば、８本であり、以下、この本数を管理対応本数と呼ぶ）のワード線ＷＬ１、……、ＷＬ５１２（すなわち、不良メモリセルＮＭＳに接続されている１本のワード線ＷＬ１、……、ＷＬ５１２を含む）をロウデコーダ１１から物理的に切断する。
【００６３】
これによりシフト処理回路１５は、メモリセルアレイＭＳＡ１０に対して、ロウデコーダ１１から物理的に切断した管理対応本数分のワード線（以下、これを特に切断ワード線群と呼ぶ）ＷＬ１、……、ＷＬ５１２と共に、これに接続されている不良メモリセルＮＭＳを有し、かつ行アドレス管理個数に対応する所定行分（すなわち、８行分）の複数のメモリセルＭＳをこの後データＤ２の記憶再生に使用させないようにする。
【００６４】
またシフト処理回路１５は、メモリセルアレイＭＳＡ１０に対して、切断ワード線群ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレス管理個数の行アドレスから、メモリセル配置領域ＭＧＡＲ１の列方向の一端及び他端のいずれか一方の管理対応本数（すなわち、８本）のワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレス管理個数（すなわち、８個）の行アドレスまでを順次行アドレス管理個数単位で当該一端又は他端側に隣接する管理対応本数の冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８までシフトさせる。
【００６５】
これによりシフト処理回路１５は、シフトさせた行アドレス（以下、これを特にシフト行アドレスと呼ぶ）をそのシフト先となる、切断ワード線群ＷＬ１、……、ＷＬ５１２と隣接する管理対応本数のワード線ＷＬ１、……、ＷＬ５１２から当該管理対応本数の冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８までに割り当て直す。
【００６６】
このようにしてシフト処理回路１５は、メモリセルアレイＭＳＡ１０に対して、ワード線ＷＬ１、……、ＷＬ５１２に接続されたメモリセルＭＳの列方向に対する使用範囲をシフトさせ、かくして不良メモリセルに替えて冗長メモリセルＲＭＳをデータＤ２の記憶再生に使用し得るようにする。
【００６７】
そしてシフト処理回路１５は、このようにシフト冗長処理を実行した場合、シフト行アドレスを割り当て直した複数のワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８のうち外部から入力された行アドレス（以下、これを入力行アドレスと呼ぶ）で指定されたワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別するためのシフト情報を生成して保持する。
【００６８】
またシフト処理回路１５は、予めシフト冗長処理の実行の有無を示すシフト冗長処理情報を保持しており、シフト冗長処理を実行したときには、当該シフト冗長処理情報の内容をシフト冗長処理の実行を示すように変更する。
【００６９】
さらにシフト処理回路１５は、シフト冗長処理の実行前の状態で、行アドレスが割り当てられた複数のワード線ＷＬ１、……、ＷＬ５１２のうち、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８をツイストのみを考慮して判別するためのツイスト情報を予め保持している。
【００７０】
実際にツイスト情報には、メモリセルアレイＭＳＡ１乃至ＭＳＡ４毎にエリア境界に対して列方向の一端側及び他端側でそれぞれ隣接して配線された所定本数（すなわち、行アドレスのシフト可能な最大シフト量と同じ本数）のワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスと、当該所定本数のワード線ＷＬ１、……、ＷＬ５１２が交差するビット線対ＢＬ１、……、ＢＬ１２８の配線位置非入替部分ＮＣＡＲ１０乃至ＮＣＡＲ１２及び配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１を当該所定本数のワード線ＷＬ１、……、ＷＬ５１２の配線された第１乃至第４のエリアＡＲＥＡ１乃至ＡＲＥＡ４として対応付けて示す情報が格納されている。
【００７１】
因みにかかる実施の形態では、行アドレスの行アドレス管理個数を８個として当該行アドレスをその行アドレス管理個数単位でシフトさせると共に、冗長メモリセル配置領域ＲＧＡＲ１乃至ＲＧＡＲ８に８本の冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８及びＲＷＬＨ１、……、ＲＷＬＨ８を配線していることにより、行アドレスのシフト可能な最大シフト量は必然的に行アドレス管理個数に対応する管理対応本数となる。
【００７２】
またシフト情報には、全てのシフト行アドレスと、当該全てのシフト行アドレスに対するシフト方向（すなわち、メモリセルアレイＭＳＡ１０に対する列方向と平行な一端方向又は他端方向）と、全てのシフト行アドレスに対する元の行アドレスからのシフト量（例えば、１個の行アドレスを最小単位として何個の行アドレス分シフトしたかで示す）とを、個々のシフト行アドレス毎に対応付けて示す情報が格納されている。
【００７３】
因みにかかる実施の形態では、行アドレスの行アドレス管理個数を例えば８個として当該行アドレスをその行アドレス管理個数単位でシフトさせると共に、冗長メモリセル配置領域ＲＧＡＲ１乃至ＲＧＡＲ８に８本の冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８を配線していることにより、シフト量は必然的に行アドレス管理個数となる。
【００７４】
そしてツイスト情報は、単独で使用されると、シフト冗長処理の実行前の状態で、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別させ得るようになされている。
【００７５】
またシフト情報は、ツイスト情報と共に使用されることで、シフト冗長処理の実行後に入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８及びＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別させ得るようになされている。
【００７６】
この状態でツイスト用反転判断回路９は、半導体記憶装置１が起動すると、シフト処理回路１５からシフト冗長処理情報及びシフト情報並びにツイスト情報を読み出して保持する。
【００７７】
そしてツイスト用反転判断回路９は、半導体記憶装置１に外部から入力されたデータ依存性の評価試験を実行するための評価試験実行コマンドＣ８を選択回路６を介して取り込むと、当該取り込んだ評価試験実行コマンドＣ８に従ってビット線対ＢＬ１、……、ＢＬ１２８のツイスト箇所に応じたデータ反転判断処理を開始し、シフト冗長処理情報及びシフト情報並びにツイスト情報をシフト用反転判断回路１６に送出する。
【００７８】
シフト用反転判断回路１６は、ツイスト用反転判断回路９から与えられたシフト冗長処理情報の内容がシフト冗長処理の実行を示していると、行アドレスのシフトに応じたデータ反転判断処理を開始し、シフト情報及びツイスト情報を保持する。
【００７９】
そしてツイスト用反転判断回路９は、半導体記憶装置１に外部から入力された記憶開始用のアクティブコマンドＣ１０と、１本のワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に割り当てられた１個の入力行アドレスを指定する行アドレスデータＤ７とを選択回路６及び７を介して取り込む。
【００８０】
ツイスト用反転判断回路９は、行アドレスデータＤ７に基づく入力行アドレスを、ツイスト情報に基づく、シフト冗長処理の実行前の複数の行アドレス（以下、これを比較対象行アドレスと呼ぶ）と比較することにより、当該入力行アドレスが比較対象行アドレスと一致するか否か、また比較対象行アドレスに対して入力行アドレスが大きいか又は小さいかを検出する。
【００８１】
そしてツイスト用反転判断回路９は、その検出結果と、ツイスト情報に基づく複数の比較対象行アドレスに対応付けられた第１乃至第４のエリアＡＲＥＡ１乃至ＡＲＥＡ４とに基づいて、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２（すなわち、シフト冗長処理の実行前のワード線ＷＬ１、……、ＷＬ５１２）又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８が配線されている配線エリア（すなわち、第１乃至第４のエリアＡＲＥＡ１乃至ＡＲＥＡ４）を判別する。
【００８２】
ここでツイスト用反転判断回路９は、配線エリアを第１のエリアＡＲＥＡ１と判別すると、第１のエリアＡＲＥＡ１には１回ツイストしたビット線対（以下、これを特に１回ツイストビット線対と呼ぶ）ＢＬ１、……、ＢＬ１２７及び２回ツイストしたビット線対（以下、これを特に２回ツイストビット線対と呼ぶ）ＢＬ２、……、ＢＬ１２８の両方とも配線位置非入替部分ＮＣＡＲ１０及びＮＣＡＲ１１が配線されており、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８が存在しないことにより、当該１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の両方に供給する記憶対象の評価試験用データＤ８のレベルを共に反転処理しないと判断する。
【００８３】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給する評価試験用データＤ８のレベルを反転処理しないように指示する第１の入力非反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８のレベルも反転処理しないように指示する第２の入力非反転命令とを、行アドレスデータＤ７と共にシフト用反転判断回路１６に送出する。
【００８４】
またツイスト用反転判断回路９は、配線エリアを第２のエリアＡＲＥＡ２と判別すると、第２のエリアＡＲＥＡ２には１回ツイストビット線対ＢＬ１、……、ＢＬ１２７の配線位置非入替部分ＮＣＡＲ１０が配線されているものの、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の配線位置入替部分ＣＣＡＲ１１が配線されており、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【００８５】
これによりツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給する評価試験用データＤ８のレベルを反転処理しないと判断する一方で、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８のレベルを反転処理すると判断する。
【００８６】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給する評価試験用データＤ８のレベルを反転処理しないように指示する第１の入力非反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８のレベルを反転処理するように指示する第２の入力反転命令とを、行アドレスデータＤ７と共にシフト用反転判断回路１６に送出する。
【００８７】
さらにツイスト用反転判断回路９は、配線エリアを第３のエリアＡＲＥＡ３と判別すると、第３のエリアＡＲＥＡ３には１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の両方とも配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が配線されており、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【００８８】
これによりツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の両方に供給する評価試験用データＤ８のレベルをそれぞれ反転処理すると判断する。
【００８９】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給する評価試験用データＤ８のレベルを反転処理するように指示する第１の入力反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８のレベルも反転処理するように指示する第２の入力反転命令とを、行アドレスデータＤ７と共にシフト用反転判断回路１６に送出する。
【００９０】
さらにツイスト用反転判断回路９は、配線エリアを第４のエリアＡＲＥＡ４と判別すると、第４のエリアＡＲＥＡ４には１回ツイストビット線対ＢＬ１、……、ＢＬ１２７の配線位置入替部分ＣＣＡＲ１０が配線されると共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の配線位置非入替部分ＮＣＡＲ１２が配線されており、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７と判別する。
【００９１】
これによりツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給する評価試験用データＤ８のレベルを反転処理すると判断する一方で、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８のレベルを反転処理しないと判断する。
【００９２】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給する評価試験用データＤ８のレベルを反転処理するように指示する第１の入力反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８のレベルを反転処理しないように指示する第１の入力非反転命令とを、行アドレスデータＤ７と共にシフト用反転判断回路１６に送出する。
【００９３】
シフト用反転判断回路１６は、行アドレスデータＤ７に基づく入力行アドレスと、シフト情報に基づく複数のシフト行アドレスとを比較する。
【００９４】
この結果、シフト用反転判断回路１６は、複数のシフト行アドレスのなかに入力行アドレスと一致するものがなければ、当該入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８の配線エリアがシフト冗長処理の実行前と変わっていないと判別し得ることにより、このときツイスト用反転判断回路９から与えられた第１及び第２の入力非反転命令、第１の入力非反転命令及び第２の入力反転命令、第１及び第２の入力反転命令、第１の入力反転命令及び第２の入力非反転命令をそのまま反転処理部４に送出する。
【００９５】
またシフト用反転判断回路１６は、複数のシフト行アドレスのなかに入力行アドレスと一致するものがあれば、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８の配線エリアがシフト冗長処理の実行前後で変わっている可能性があることにより、当該入力行アドレスをツイスト情報に基づく複数の比較対象行アドレスと比較する。
【００９６】
ここで複数の比較対象行アドレスのなかに入力行アドレスと一致するものがなければ、このことは入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８がシフト冗長処理によりシフト行アドレスを割り当て直したワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８であるものの、そのシフト行アドレスが元の行アドレスからシフト境界を乗り越えずにシフトしているために、当該ワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８の配線エリアがシフト冗長処理の実行前と変わっていないことを表す。
【００９７】
従ってシフト用反転判断回路１６は、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で変わっていないと判断して、ツイスト用反転判断回路９から与えられた第１及び第２の入力非反転命令、第１の入力非反転命令及び第２の入力反転命令、第１及び第２の入力反転命令、第１の入力反転命令及び第２の入力非反転命令をそのまま反転処理部４に送出する。
【００９８】
これに対して比較対象行アドレスのなかに入力行アドレスと一致するものがあれば、このことは入力行アドレスと一致した比較対象行アドレスが、当該入力行アドレスと一致したシフト行アドレスに対するシフト前の行アドレスであることを表す。
【００９９】
従ってシフト用反転判断回路１６は、このときシフト情報に基づくシフト行アドレスのシフト方向及びシフト量と、ツイスト情報に基づく比較対象行アドレスに対応する第１乃至第４のエリアＡＲＥＡ１乃至ＡＲＥＡ４との情報を用いて、当該入力行アドレスと一致した比較対象行アドレスがシフト冗長処理により第１乃至第４のエリアＡＲＥＡ１乃至ＡＲＥＡ４のいずれのエリアからエリア境界を乗り越えてシフトしたか否かを判断する。
【０１００】
この結果、シフト用反転判断回路１６は、入力行アドレスと一致した比較対象行アドレスがエリア境界を乗り越えずにシフトしていれば、当該入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配置エリアがシフト冗長処理の実行前と変わっていないと判断し得ることにより、このときツイスト用反転判断回路９から与えられた第１及び第２の入力非反転命令、第１の入力非反転命令及び第２の入力反転命令、第１及び第２の入力反転命令、第１の入力反転命令及び第２の入力非反転命令をそのまま反転処理部４に送出する。
【０１０１】
これに対してシフト用反転判断回路１６は、比較対象行アドレスが第１のエリアＡＲＥＡ１からエリア境界を乗り越えて第２のエリアＡＲＥＡ２にシフトしていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１０２】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１及び第２の入力非反転命令のうち１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の入力非反転命令はそのまま変更せずに、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の入力非反転命令を第２の入力反転命令に変更して、これら第１の入力非反転命令及び第２の入力反転命令を反転処理部４に送出する。
【０１０３】
またシフト用反転判断回路１６は、比較対象行アドレスが第２のエリアＡＲＥＡ２からエリア境界を乗り越えて第１のエリアＡＲＥＡ１にシフトしていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８が存在しないと判別する。
【０１０４】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１の入力非反転命令及び第２の入力反転命令のうち１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の入力非反転命令はそのまま変更せずに、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の入力反転命令を第２の入力非反転命令に変更して、これら第１及び第２の入力非反転命令を反転処理部４に送出する。
【０１０５】
さらにシフト用反転判断回路１６は、比較対象行アドレスが第２のエリアＡＲＥＡ２からエリア境界を乗り越えて第３のエリアＡＲＥＡ３にシフトしていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１０６】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１の入力非反転命令及び第２の入力反転命令のうち１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の入力非反転命令を第１の入力反転命令に変更し、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の入力反転命令はそのまま変更せずに、これら第１及び第２の入力反転命令を反転処理部４に送出する。
【０１０７】
さらにシフト用反転判断回路１６は、比較対象行アドレスが第３のエリアＡＲＥＡ３からエリア境界を乗り越えて第２のエリアＡＲＥＡ２にシフトしていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１０８】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１及び第２の入力反転命令のうち１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の入力反転命令を第１の入力非反転命令に変更し、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の入力反転命令をそのまま変更せずに、これら第１の入力非反転命令及び第２の入力反転命令を反転処理部４に送出する。
【０１０９】
さらにシフト用反転判断回路１６は、比較対象行アドレスが第３のエリアＡＲＥＡ３からエリア境界を乗り越えて第４のエリアＡＲＥＡ４にシフトしていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７と判別する。
【０１１０】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１及び第２の入力反転命令のうち１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の入力反転命令はそのまま変更せずに、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の入力反転命令を第２の入力非反転命令に変更して、これら第１の入力反転命令及び第２の入力非反転命令を反転処理部４に送出する。
【０１１１】
さらにシフト用反転判断回路１６は、比較対象行アドレスが第４のエリアＡＲＥＡ４からエリア境界を乗り越えて第３のエリアＡＲＥＡ３にシフトしていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１１２】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１の入力反転命令及び第２の入力非反転命令のうち１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の入力反転命令はそのまま変更せずに、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の入力非反転命令を第２の入力反転命令に変更して、これら第１及び第２の入力反転命令を反転処理部４に送出する。
【０１１３】
反転処理部４は、内部に１回ツイストビット線対ＢＬ１、……、ＢＬ１２７の２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２７Ａ及びＢＬ１２７Ｂにそれぞれ接続され、評価試験用データＤ８のレベルを記憶時に反転処理する第１の入力反転回路と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の２本のビット線ＢＬ２Ａ及びＢＬ２Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂにそれぞれ接続され、評価試験用データＤ８のレベルを記憶時に反転処理する第２の入力反転回路とが設けられている。
【０１１４】
また反転処理部４は、内部に１回ツイストビット線対ＢＬ１、……、ＢＬ１２７の２本のビット線ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２７Ａ及びＢＬ１２７Ｂにそれぞれ接続され、評価試験用データＤ８のレベルを再生時に反転処理する第１の出力反転回路と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の２本のビット線ＢＬ２Ａ及びＢＬ２Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂにそれぞれ接続され、評価試験用データＤ８のレベルを再生時に反転処理する第２の出力反転回路とが設けられている。
【０１１５】
そして反転処理部４は、シフト用反転判断回路１６から第１のエリアＡＲＥＡ１に対応する第１及び第２の入力非反転命令が与えられると、これに応じて第１及び第２の入力反転回路に対して両方とも評価試験用データＤ８のレベルを反転処理せずにそのまま通過させてデータ処理回路５に送出するように制御する。
【０１１６】
また反転処理部４は、シフト用反転判断回路１６から第２のエリアＡＲＥＡ２に対応する第１の入力非反転命令及び第２の入力反転命令が与えられると、これに応じて第１の入力反転回路に対して評価試験用データＤ８のレベルを反転処理せずにそのまま通過させてデータ処理回路５に送出するように制御すると共に、第２の入力反転回路に対して評価試験用データＤ８のレベルを反転処理してデータ処理回路５に送出するように制御する。
【０１１７】
さらに反転処理部４は、シフト用反転判断回路１６から第３のエリアＡＲＥＡ３に対応する第１及び第２の入力反転命令が与えられると、これに応じて第１及び第２の入力反転回路の両方に対して評価試験用データＤ８のレベルを反転処理してデータ処理回路５に送出するように制御する。
【０１１８】
さらに反転処理部４は、シフト用反転判断回路１６から第４のエリアＡＲＥＡ４に対応する第１の入力反転命令及び第２の入力非反転命令が与えられると、これに応じて第１の入力反転回路に対して評価試験用データＤ８のレベルを反転処理してデータ処理回路５に送出するように制御すると共に、第２の入力反転回路に対して評価試験用データＤ８のレベルを反転処理せずにそのままデータ処理回路５に送出するように制御する。
【０１１９】
ところでツイスト用反転判断回路９は、シフト用反転判断回路１６から第１及び第２の入力非反転命令、第１の入力非反転命令及び第２の入力反転命令、第１及び第２の入力反転命令、第１の入力反転命令及び第２の入力非反転命令が反転処理部４に送出されると、アクティブコマンドＣ１０及び行アドレスデータＤ７をタイミングコントローラ１０を介してロウデコーダ１１に送出する。
【０１２０】
この状態でツイスト用反転判断回路９は、半導体記憶装置１に入力された記憶コマンドＣ１１及び列アドレスデータＤ９を選択回路６及び７を介して取り込むと、当該記憶コマンドＣ１１及び列アドレスデータＤ９をタイミングコントローラ１０を介してカラムデコーダ１３に送出する。
【０１２１】
このとき反転処理部４は、半導体記憶装置１に外部から入力された評価試験用の評価試験用データＤ８を選択回路３を介して取り込むことにより、当該取り込んだ評価試験用データＤ８のレベルを第１及び第２の入力反転回路で上述した制御通りに反転処理し及び又は反転処理せずにデータ処理回路５を介してメモリセルアレイ群２に送出する。
【０１２２】
これによりロウデコーダ１１及びカラムデコーダ１３は、図１及び図５について上述した場合と同様に記憶処理を実行するものの、データ依存性の評価試験に先立ってシフト冗長処理を実行していても、反転処理部４において「０」及び「１」レベルの評価試験用データＤ８のレベルが事前にツイスト箇所及び行アドレスのシフトに応じて反転処理又は非反転処理される分、図７に示すように、各メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３内で入力行アドレスと列アドレスとで指定されたワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８と、ビット線対ＢＬ１、……、ＢＬ１２８とに接続されている複数のメモリセルＭＳ及び冗長メモリセルＲＭＳに対して当該「０」及び「１」レベルの評価試験用データＤ８を外部でメモリセルＭＳの物理的な配置位置に応じて予め選定された所定の記憶パターンで記憶し得るようになされている。
【０１２３】
そしてツイスト用反転判断回路９は、半導体記憶装置１に外部から入力された記憶終了用のプリチャージコマンドＣ１２を選択回路６を介して取り込むと、当該プリチャージコマンドＣ１２をタイミングコントローラ１０を介してロウデコーダ１１及びカラムデコーダ１３に送出することにより、当該ロウデコーダ１１及びカラムデコーダ１３にプリチャージコマンドＣ１２に従って評価試験用データＤ８に対する記憶処理を終了させる。
【０１２４】
因みにシフト用反転判断回路１６は、ツイスト用反転判断回路９から与えられたシフト冗長処理情報の内容がシフト冗長処理を実行してはいないことを示していると、行アドレスのシフトに応じたデータ反転判断処理を実行せずに、ツイスト用反転判断回路９から与えられる第１及び第２の入力非反転命令、第１の入力非反転命令及び第２の入力反転命令、第１及び第２の入力反転命令、第１の入力反転命令及び第２の入力非反転命令をそのまま反転処理部４に送出する。
【０１２５】
そして反転処理部４は、このようにシフト用反転判断回路１６でデータ反転判断処理が実行されない場合でも、当該シフト用反転判断回路１６から与えられた第１及び第２の入力非反転命令、第１の入力非反転命令及び第２の入力反転命令、第１及び第２の入力反転命令、第１の入力反転命令及び第２の入力非反転命令に応じて上述と同様に第１及び第２の入力反転回路を制御することにより各メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３内の複数のメモリセルＭＳに対して「０」及び「１」レベルの評価試験用データＤ８を外部で予め選定された記憶パターンで記憶し得るようになされている。
【０１２６】
一方、ツイスト用反転判断回路９は、メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３の複数のメモリセルＭＳ及び冗長メモリセルＲＭＳに対して評価試験用データＤ８を記憶した後、半導体記憶装置１に外部から引き続き再生開始用のアクティブコマンドＣ１３と、１本のワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８を指定する１個の行アドレスを示す入力行アドレスデータＤ１０とが入力されると、これらを選択回路６及び７を介して取り込む。
【０１２７】
この場合、ツイスト用反転判断回路９は、上述した評価試験用データＤ８の記憶時と同様に、行アドレスデータＤ１０に基づく入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８が配線されている配線エリアを判別する。
【０１２８】
この結果、ツイスト用反転判断回路９は、配線エリアを第１のエリアＡＲＥＡ１と判別すると、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８が存在しないことにより、当該１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び又は２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の両方から再生に応じて出力される評価試験用データＤ８のレベルを共に反転処理しないと判断する。
【０１２９】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から出力される評価試験用データＤ８のレベルを反転処理しないように指示する第１の出力非反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から出力される評価試験用データＤ８のレベルも反転処理しないように指示する第２の出力非反転命令とを、行アドレスデータＤ１０と共にシフト用反転判断回路１６に送出する。
【０１３０】
またツイスト用反転判断回路９は、配線エリアを第２のエリアＡＲＥＡ２と判別すると、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１３１】
これによりツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から再生に応じて出力される評価試験用データＤ８のレベルを反転処理しないと判断する一方で、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から再生に応じて出力される評価試験用データＤ８のレベルを反転処理すると判断する。
【０１３２】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から出力される評価試験用データＤ８のレベルを反転処理しないように指示する第１の出力非反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から出力される評価試験用データＤ８のレベルを反転処理するように指示する第２の出力反転命令とを、行アドレスデータＤ１０と共にシフト用反転判断回路１６に送出する。
【０１３３】
さらにツイスト用反転判断回路９は、配線エリアを第３のエリアＡＲＥＡ３と判別すると、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１３４】
これによりツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の両方から再生に応じて出力される評価試験用データＤ８のレベルをそれぞれ反転処理すると判断する。
【０１３５】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から出力される評価試験用データＤ８を反転処理するように指示する第１の出力反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から出力される評価試験用データＤ８のレベルも反転処理するように指示する第２の出力反転命令とを、行アドレスデータＤ１０と共にシフト用反転判断回路１６に送出する。
【０１３６】
さらにツイスト用反転判断回路９は、配線エリアを第４のエリアＡＲＥＡ４と判別すると、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７と判別する。
【０１３７】
これによりツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から再生に応じて出力される評価試験用データＤ８のレベルを反転処理すると判断する一方で、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から再生に応じて出力される評価試験用データＤ８のレベルを反転処理しないと判断する。
【０１３８】
そしてツイスト用反転判断回路９は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から出力される評価試験用データＤ８のレベルを反転処理するように指示する第１の出力反転命令と、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から出力される評価試験用データＤ８のレベルを反転処理しないように指示する第１の出力非反転命令とを、行アドレスデータＤ１０と共にシフト用反転判断回路１６に送出する。
【０１３９】
シフト用反転判断回路１６は、上述した評価試験用データＤ８の記憶時と同様に行アドレスデータＤ１０に基づく入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で変更されているか否かを判別し、当該入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で変わっていないと判別すると、このときツイスト用反転判断回路９から与えられた第１及び第２の出力非反転命令、第１の出力非反転命令及び第２の出力反転命令、第１及び第２の出力反転命令、第１の出力反転命令及び第２の出力非反転命令をそのまま反転処理部４に送出する。
【０１４０】
またシフト用反転判断回路１６は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で第１のエリアＡＲＥＡ１から第２のエリアＡＲＥＡ２に変わっていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１４１】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１及び第２の出力非反転命令のうち第１の出力非反転命令はそのまま変更せずに、第２の出力非反転命令を第２の出力反転命令に変更して、これら第１の出力非反転命令及び第２の出力反転命令を反転処理部４に送出する。
【０１４２】
さらにシフト用反転判断回路１６は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で第２のエリアＡＲＥＡ２から第１のエリアＡＲＥＡ１に変わっていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８が存在しないと判別する。
【０１４３】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１の出力非反転命令及び第２の出力反転命令のうち第１の出力非反転命令はそのまま変更せずに、第２の出力反転命令を第２の出力非反転命令に変更して、これら第１及び第２の出力非反転命令を反転処理部４に送出する。
【０１４４】
さらにシフト用反転判断回路１６は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で第２のエリアＡＲＥＡ２から第３のエリアＡＲＥＡ３に変わっていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１４５】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１の出力非反転命令及び第２の出力反転命令のうち第１の出力非反転命令を第１の出力反転命令に変更し、第２の出力反転命令はそのまま変更せずに、これら第１及び第２の出力反転命令を反転処理部４に送出する。
【０１４６】
さらにシフト用反転判断回路１６は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で第３のエリアＡＲＥＡ３から第２のエリアＡＲＥＡ２に変わっていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１４７】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１及び第２の出力反転命令のうち第１の出力反転命令を第１の出力非反転命令に変更し、第２の出力反転命令をそのまま変更せずに、これら第１の出力非反転命令及び第２の出力反転命令を反転処理部４に送出する。
【０１４８】
さらにシフト用反転判断回路１６は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で第３のエリアＡＲＥＡ３から第４のエリアＡＲＥＡ４に変わっていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７と判別する。
【０１４９】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１及び第２の出力反転命令のうち第１の出力反転命令はそのまま変更せずに、第２の出力反転命令を第２の出力非反転命令に変更して、これら第１の出力反転命令及び第２の出力非反転命令を反転処理部４に送出する。
【０１５０】
さらにシフト用反転判断回路１６は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２の配線エリアがシフト冗長処理の実行前後で第４のエリアＡＲＥＡ４から第３のエリアＡＲＥＡ３に変わっていると判断すると、このとき入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８と判別する。
【０１５１】
この結果、シフト用反転判断回路１６は、このときツイスト用反転判断回路９から与えられた第１の出力反転命令及び第２の出力非反転命令のうち第１の出力反転命令はそのまま変更せずに、第２の出力非反転命令を第２の出力反転命令に変更して、これら第１及び第２の出力反転命令を反転処理部４に送出する。
【０１５２】
そして反転処理部４は、シフト用反転判断回路１６から第１のエリアＡＲＥＡ１に対応する第１及び第２の出力非反転命令が与えられると、これに応じて第１及び第２の出力反転回路に対して両方とも評価試験用データＤ８を反転処理せずにそのまま通過させて外部に出力するように制御する。
【０１５３】
また反転処理部４は、シフト用反転判断回路１６から第２のエリアＡＲＥＡ２に対応する第１の出力非反転命令及び第２の出力反転命令が与えられると、これに応じて第１の出力反転回路に対して再生対象のデータＤ８を反転処理せずにそのまま通過させて外部に出力するように制御すると共に、第２の出力反転回路に対して評価試験用データＤ８を反転処理して外部に出力するように制御する。
【０１５４】
さらに反転処理部４は、シフト用反転判断回路１６から第３のエリアＡＲＥＡ３に対応する第１及び第２の出力反転命令が与えられると、これに応じて第１及び第２の出力反転回路の両方に対して評価試験用データＤ８を反転処理して外部に出力するように制御する。
【０１５５】
さらに反転処理部４は、シフト用反転判断回路１６から第４のエリアＡＲＥＡ４に対応する第１の出力反転命令及び第２の出力非反転命令が与えられると、これに応じて第１の出力反転回路に対して評価試験用データＤ８を反転処理して外部に出力するように制御すると共に、第２の出力反転回路に対して評価試験用データＤ８を反転処理せずにそのまま通過させて外部に出力するように制御する。
【０１５６】
ここでツイスト用反転判断回路９は、シフト用反転判断回路１６から第１及び第２の出力非反転命令、第１の出力非反転命令及び第２の出力反転命令、第１及び第２の出力反転命令、第１の出力反転命令及び第２の出力非反転命令が反転処理部４に送出されると、アクティブコマンドＣ１３及び行アドレスデータＤ１０をタイミングコントローラ１０を介してロウデコーダ１１に送出する。
【０１５７】
この状態でツイスト用反転判断回路９は、半導体記憶装置１に入力された再生コマンドＣ１４及び列アドレスデータＤ１１を選択回路６及び７を介して取り込むと、当該再生コマンドＣ１４及び列アドレスデータＤ１１をタイミングコントローラ１０を介してカラムデコーダ１３に送出する。
【０１５８】
これによりロウデコーダ１１及びカラムデコーダ１３は、図１及び図５について上述した場合と同様に再生処理を実行し、各メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３内で入力行アドレスと列アドレスとで指定されたワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８と、ビット線対ＢＬ１、……、ＢＬ１２８とに接続されている複数のメモリセルＭＳ及び冗長メモリセルＲＭＳから「０」及び「１」レベルの評価試験用データＤ８を再生してデータ処理回路５を介して反転処理部４に送出する。
【０１５９】
そして反転処理部４は、このときメモリセルアレイ群２からデータ処理回路５を介して与えられた評価試験用データＤ８を第１及び第２の出力反転回路で上述した制御通りに反転処理し及び又は反転処理せずに外部に出力する。
【０１６０】
これにより反転処理部４は、データ依存性の評価試験に先立って実行されたシフト冗長処理に応じて、外部から入力された評価試験用データＤ８のレベルを適宜反転処理して記憶パターンで複数のメモリセルＭＳ及び冗長メモリセルＲＭＳに記憶しても、当該複数のメモリセルＭＳ及び冗長メモリセルＲＭＳからその評価試験用データＤ８を再生した際に再び適宜反転処理することにより記憶時の反転処理を相殺して外部に出力し得るようになされている。
【０１６１】
そしてツイスト用反転判断回路９は、半導体記憶装置１に外部から入力された記憶終了用のプリチャージコマンドＣ１５を選択回路６を介して取り込むと、当該プリチャージコマンドＣ１５をタイミングコントローラ１０を介してロウデコーダ１１及びカラムデコーダ１３に送出することにより、当該ロウデコーダ１１及びカラムデコーダ１３にプリチャージコマンドＣ１５に従って評価試験用データＤ８に対する再生処理を終了させる。
【０１６２】
因みにシフト用反転判断回路１６は、ツイスト用反転判断回路９から与えられたシフト冗長処理情報の内容がシフト冗長処理を実行してはいないことを示していると、上述した評価試験用データＤ８の記憶時と同様に行アドレスのシフトに応じたデータ反転判断処理を実行せずに、ツイスト用反転判断回路９から与えられる第１及び第２の出力非反転命令、第１の出力非反転命令及び第２の出力反転命令、第１及び第２の出力反転命令、第１の出力反転命令及び第２の出力非反転命令をそのまま反転処理部４に送出する。
【０１６３】
従って反転処理部４は、このようにシフト用反転判断回路１６でデータ反転判断処理が実行されない場合でも、当該シフト用反転判断回路１６から与えられた第１及び第２の出力非反転命令、第１の出力非反転命令及び第２の出力反転命令、第１及び第２の出力反転命令、第１の出力反転命令及び第２の出力非反転命令に応じて上述と同様に第１及び第２の出力反転回路を制御することにより各メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３内の複数のメモリセルＭＳから再生された評価試験用データＤ８を、記憶時の反転処理を相殺して外部に出力し得るようになされている。
【０１６４】
実際上、図８（Ａ）乃至（Ｌ）に示すように、半導体記憶装置１の各回路は、評価試験用データＤ８の記憶時、それぞれタイミングジェネレータ９で生成される基準動作クロックに従って動作する（図８（Ａ））。
【０１６５】
この状態でツイスト用反転判断回路９は、外部から入力されたアクティブコマンドＣ１０及び行アドレスデータＤ７を取り込む（図８（Ｂ）及び（Ｃ））と、上述したツイスト箇所に応じたデータ反転判断処理を実行する。
【０１６６】
ここでシフト用反転判断回路１６は、ツイスト用反転判断回路９によるツイスト箇所に応じたデータ反転判断処理に引き続いて行アドレスのシフトに応じたデータ反転判断処理を実行した結果、例えばメモリセルアレイＭＳＡ１０において第１のエリアＡＲＥＡ２に配線されたワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスがシフト冗長処理によりシフト行アドレスとして第２のエリアＡＲＥＡ１に配線された他のワード線ＷＬ１、……、ＷＬ５１２に割り当て直されたことにより、当該ツイスト用反転判断回路９から与えられた第１及び第２の入力非反転命令のうち第２の入力非反転命令のみを第２の入力反転命令に変更すると、反転処理部４に対して当該第１の入力非反転命令及び第２の入力反転命令の送出を開始する（図８（Ｆ））。
【０１６７】
そして反転処理部４は、シフト用反転判断回路１６から与えられた第１の入力非反転命令及び第２の入力反転命令の取り込みを開始した時点に、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の入力反転回路に対して評価試験用データＤ８を反転処理しないように制御し始めると共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の入力反転回路に対して一度は反転処理しないように判断されたものの（図８（Ｈ）に示す点線）、評価試験用データＤ８を反転処理するように制御し始める（図８（Ｈ））。
【０１６８】
またツイスト用反転判断回路９は、シフト用反転判断回路１６から反転処理部４への第１の入力非反転命令及び第２の入力反転命令の送出が開始されると、アクティブコマンドＣ１０及び行アドレスデータＤ７をロウデコーダ１１に送出する。
【０１６９】
これによりロウデコーダ１１は、シフト用反転判断回路１６から反転処理部４への第１の入力非反転命令及び第２の入力反転命令の送信開始とほぼ同時点に、メモリセルアレイＭＳＡ１０において、行アドレスデータＤ７に基づく１個の入力行アドレスで指定され、かつ第２のエリアＡＲＥＡ２に配線された１本のワード線ＷＬ１、……、ＷＬ５１２に対してジェネレータ１２で発生した所定電圧を印加し始める（図８（Ｄ）及び（Ｅ））。
【０１７０】
そしてツイスト用反転判断回路９は、外部から入力される記憶コマンドＣ１１及び列アドレスデータＤ９を取り込む（図８（Ｂ）及び（Ｃ））と、これをカラムデコーダ１３に送出する。
【０１７１】
これによりカラムデコーダ１３は、ツイスト用反転判断回路９によって記憶コマンドＣ１１及び列アドレスデータＤ９が取り込まれた時点とほぼ同時点に、列アドレスデータＤ９に基づく列アドレスで指定された１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の入出力段の記憶制御トランジスタＴＲ１をオンさせる。
【０１７２】
また反転処理部４は、ツイスト用反転判断回路９によって記憶コマンドＣ１１及び列アドレスデータＤ９が取り込まれた時点とほぼ同時点に、外部から供給された、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７を介してメモリセルＭＳに記憶すべき評価試験用データＤ８を取り込む（図８（Ｉ））と共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８を介してメモリセルＭＳに記憶すべき評価試験用データＤ８を取り込み（図８（Ｊ））、当該取り込んだ評価試験用データＤ８のレベルを第１の入力反転回路により反転処理せずにそのままメモリセルアレイＭＳＡ１０の１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給してメモリセルＭＳに記憶する（図８（Ｋ））と共に、第２の入力反転回路により反転処理し、得られた評価試験用データＤ１３をメモリセルアレイＭＳＡ１０の２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給してメモリセルＭＳに記憶する（図８（Ｌ））。
【０１７３】
そしてツイスト反転判断回路８は、この後、外部から入力されたプリチャージコマンドＣ１２を取り込む（図８（Ｂ））と、当該プリチャージコマンドＣ１２をシフト用反転判断回路１６、ロウデコーダ１１及びカラムデコーダ１３に送出する。
【０１７４】
これによりシフト用反転判断回路１６は、ツイスト用反転判断回路９によってプリチャージコマンドＣ１２が取り込まれた時点とほぼ同時点に、反転処理部４への第１の入力非反転命令及び第２の入力反転命令の送出を停止して（図８（Ｆ））、当該反転処理部４による第１及び第２の入力反転回路に対する制御を停止させる（図８（Ｈ））。
【０１７５】
またロウデコーダ１１及びカラムデコーダ１３は、ツイスト用反転判断回路９によってプリチャージコマンドＣ１２が取り込まれた時点とほぼ同時点に、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２を用いた評価試験用データＤ８の記憶処理を終了する（図８（Ｄ））。
【０１７６】
ところで図９（Ａ）乃至（Ｌ）に示すように、シフト用反転判断回路１６は、データ反転判断処理を実行した結果、例えばメモリセルアレイＭＳＡ１０において第２のエリアＡＲＥＡ２に配線されたワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスがシフト冗長処理によりシフト行アドレスとして第１のエリアＡＲＥＡ１に配線された他のワード線ＷＬ１、……、ＷＬ５１２に割り当て直されたことにより、ツイスト用反転判断回路９から与えられた第１の入力非反転命令及び第２の入力反転命令のうち当該第２の入力反転命令を第２の入力非反転命令に変更すると、反転処理部４に対して第１及び第２の入力非反転命令の送出を開始する（図９（Ｇ））。
【０１７７】
そして反転処理部４は、シフト用反転判断回路１６から与えられた第１及び第２の入力非反転命令の取り込みを開始した時点に、第１の入力反転回路に対して評価試験用データＤ８を反転処理しないように制御し始めると共に、第２の入力反転回路に対して一度は反転処理するように判断されたものの（図９（Ｈ）の点線）、評価試験用データＤ８を反転処理しないように制御し始める（図９（Ｈ））。
【０１７８】
またツイスト用反転判断回路９は、シフト用反転判断回路１６から反転処理部４への第１及び第２の入力非反転命令の送出が開始されると、アクティブコマンドＣ１０及び行アドレスデータＤ７をロウデコーダ１１に送出する。
【０１７９】
これによりロウデコーダ１１は、シフト用反転判断回路１６から反転処理部４への第１及び第２の入力非反転命令の送信開始とほぼ同時点に、メモリセルアレイＭＳＡ１０において、行アドレスデータＤ７に基づく１個の入力行アドレスで指定され、かつ第１のエリアＡＲＥＡ１に配線された１本のワード線ＷＬ１、……、ＷＬ５１２に対してジェネレータ１２で発生した所定電圧を印加し始める（図９（Ｄ）及び（Ｅ））。
【０１８０】
そしてツイスト用反転判断回路９は、外部から入力される記憶コマンドＣ１１及び列アドレスデータＤ９を取り込むと（図９（Ｂ）及び（Ｃ））、これをカラムデコーダ１３に送出する。
【０１８１】
これによりカラムデコーダ１３は、ツイスト用反転判断回路９によって記憶コマンドＣ１１及び列アドレスデータＤ９が取り込まれた時点とほぼ同時点に、列アドレスデータＤ９に基づく列アドレスで指定された１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の入出力段の記憶制御トランジスタＴＲ１をオンさせる。
【０１８２】
また反転処理部４は、ツイスト用反転判断回路９によって記憶コマンドＣ１１及び列アドレスデータＤ９が取り込まれた時点とほぼ同時点に、外部から供給された、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７を介してメモリセルＭＳに記憶すべき評価試験用データＤ８を取り込む（図９（Ｉ））と共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８を介してメモリセルＭＳに記憶すべき評価試験用データＤ８を取り込み（図９（Ｊ））、当該取り込んだ評価試験用データＤ８のレベルを第１の入力反転回路により反転処理せずにそのままメモリセルアレイＭＳＡ１０の１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給してメモリセルＭＳに記憶する（図９（Ｋ））と共に、第２の入力反転回路によっても反転処理せずにメモリセルアレイＭＳＡ１０の２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給してメモリセルＭＳに記憶する（図９（Ｌ））。
【０１８３】
一方、図１０（Ａ）乃至（Ｌ）に示すように、半導体記憶装置１の各回路は、評価試験用データＤ８の再生時、それぞれタイミングジェネレータ９で生成される基準動作クロックに従って動作する（図１０（Ａ））。
【０１８４】
この状態でツイスト用反転判断回路９は、外部から入力されたアクティブコマンドＣ１３及び行アドレスデータＤ１０を取り込む（図１０（Ｂ）及び（Ｃ））と、上述したツイスト箇所に応じたデータ反転判断処理を実行する。
【０１８５】
ここでシフト用反転判断回路１６は、行アドレスのシフトに応じたデータ反転判断処理を実行した結果、例えばメモリセルアレイＭＳＡ１０において第１のエリアＡＲＥＡ２に配線されたワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスがシフト冗長処理によりシフト行アドレスとして第２のエリアＡＲＥＡ１に配線された他のワード線ＷＬ１、……、ＷＬ５１２に割り当て直されたことにより、当該ツイスト用反転判断回路９から与えられた第１及び第２の出力非反転命令のうち第２の出力非反転命令のみを第２の出力反転命令に変更すると、反転処理部４に対して第１の出力非反転命令及び第２の出力反転命令の送出を開始する（図１０（Ｆ））。
【０１８６】
そして反転処理部４は、シフト用反転判断回路１６から与えられた第１の出力非反転命令及び第２の出力反転命令の取り込みを開始した時点に、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の出力反転回路に対して評価試験用データＤ８を反転処理しないように制御し始めると共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の出力反転回路に対して一度は反転処理しないように判断されたものの（図１０（Ｈ）の点線）、評価試験用データＤ１３を反転処理するように制御し始める（図１０（Ｈ））。
【０１８７】
またツイスト用反転判断回路９は、シフト用反転判断回路１６から反転処理部４への第１の出力非反転命令及び第２の出力反転命令の送出が開始されると、アクティブコマンドＣ１３及び行アドレスデータＤ１０をロウデコーダ１１に送出する。
【０１８８】
これによりロウデコーダ１１は、シフト用反転判断回路１６から反転処理部４への第１の出力非反転命令及び第２の出力反転命令の送信開始とほぼ同時点に、例えばメモリセルアレイＭＳＡ１０において、行アドレスデータＤ１０に基づく１個の入力行アドレスで指定され、かつ第２のエリアＡＲＥＡ２に配線された１本のワード線ＷＬ１、……、ＷＬ５１２に対してジェネレータ１２で発生した所定電圧を印加し始め（図１０（Ｄ）及び（Ｅ））、かくしてメモリセルＭＳから評価試験用データＤ８及びＤ１３を引き出して第１の再生制御トランジスタＴＲ２のゲートに供給する。
【０１８９】
そしてツイスト用反転判断回路９は、外部から入力される再生コマンドＣ１４及び列アドレスデータＤ１１を取り込む（図１０（Ｂ）及び（Ｃ））と、これをカラムデコーダ１３に送出する。
【０１９０】
カラムデコーダ１３は、ツイスト用反転判断回路９によって再生コマンドＣ１４及び列アドレスデータＤ１１が取り込まれた時点とほぼ同時点に、列アドレスデータＤ１１に基づく列アドレスで指定された１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の第２の再生制御トランジスタＴＲ３をオンさせ、かくして１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から評価試験用データＤ８を反転処理部４に送出する（図１０（Ｉ））と共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から評価試験用データＤ１３を反転処理部４に送出する（図１０（Ｊ））。
【０１９１】
これにより反転処理部４は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の出力反転回路により評価試験用データＤ８のレベルを反転処理せずに外部に出力する（図１０（Ｋ））と共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の出力反転回路により評価試験用データＤ１３のレベルを反転処理して外部に出力する（図１０（Ｌ））。
【０１９２】
そしてツイスト反転判断回路８は、外部から入力されたプリチャージコマンドＣ１５を取り込む（図１０（Ｂ））と、当該プリチャージコマンドＣ１５をシフト用反転判断回路１６、ロウデコーダ１１及びカラムデコーダ１３に送出する。
【０１９３】
これによりシフト用反転判断回路１６は、ツイスト用反転判断回路９によってプリチャージコマンドＣ１５が取り込まれた時点とほぼ同時点に、反転処理部４への第１の出力非反転命令及び第２の出力反転命令の送出を停止して（図１０（Ｆ））、当該反転処理部４による第１及び第２の出力反転回路に対する制御を停止させる（図１０（Ｈ））。
【０１９４】
またロウデコーダ１１及びカラムデコーダ１３は、ツイスト用反転判断回路９によってプリチャージコマンドＣ１５が取り込まれた時点とほぼ同時点に、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２を用いた評価試験用データＤ８及びＤ１３の再生処理を終了する（図１０（Ｄ））。
【０１９５】
ところで図１１（Ａ）乃至（Ｌ）に示すように、シフト用反転判断回路１６は、行アドレスのシフトに応じたデータ反転判断処理を実行した結果、メモリセルアレイＭＳＡ１０において第２のエリアＡＲＥＡ２に配線されたワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスがシフト冗長処理によりシフト行アドレスとして第１のエリアＡＲＥＡ１に配線された他のワード線ＷＬ１、……、ＷＬ５１２に割り当て直されたことにより、ツイスト用反転判断回路９から与えられた第１の出力非反転命令及び第２の出力反転命令のうち当該第２の出力反転命令のみを第２の出力非反転命令に変更すると、反転処理部４に対して第１及び第２の出力非反転命令の送出を開始する（図１１（Ｇ））。
【０１９６】
そして反転処理部４は、シフト用反転判断回路１６から与えられた第１及び第２の出力非反転命令の取り込みを開始した時点に、第１の出力反転回路に対して評価試験用データＤ８を反転処理しないように制御し始めると共に、第２の出力反転回路に対して一度は反転処理するように判断されたものの（図１１（Ｈ）の点線）、評価試験用データＤ８を反転処理しないように制御し始める（図１１（Ｈ））。
【０１９７】
またツイスト用反転判断回路９は、シフト用反転判断回路１６から反転処理部４への第１及び第２の出力非反転命令の送出が開始されると、アクティブコマンドＣ１３及び行アドレスデータＤ１０をロウデコーダ１１に送出する。
【０１９８】
これによりロウデコーダ１１は、シフト用反転判断回路１６から反転処理部４への第１及び第２の出力非反転命令の送信開始とほぼ同時点に、メモリセルアレイＭＳＡ１０において、行アドレスデータＤ７に基づく１個の入力行アドレスで指定され、かつ第１のエリアＡＲＥＡ１に配線された１本のワード線ＷＬ１、……、ＷＬ５１２に対してジェネレータ１２で発生した所定電圧を印加し始め（図１１（Ｄ）及び（Ｅ））、かくしてメモリセルＭＳから評価試験用データＤ８を引き出して第１の再生制御トランジスタＴＲ２のゲートに供給する。
【０１９９】
そしてツイスト用反転判断回路９は、外部から入力される再生コマンドＣ１４及び列アドレスデータＤ１１を取り込む（図１０（Ｂ）及び（Ｃ））と、これをカラムデコーダ１３に送出する。
【０２００】
カラムデコーダ１３は、ツイスト用反転判断回路９によって再生コマンドＣ１４及び列アドレスデータＤ１１が取り込まれた時点とほぼ同時点に、列アドレスデータＤ１１に基づく列アドレスで指定された１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８の第２の再生制御トランジスタＴＲ３をオンさせ、かくして１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から評価試験用データＤ８を反転処理部４に送出する（図１０（Ｉ））と共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８からも評価試験用データＤ８を反転処理部４に送出する（図１０（Ｊ））。
【０２０１】
これにより反転処理部４は、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に対応する第１の出力反転回路により評価試験用データＤ８のレベルを反転処理せずに外部に出力する（図１０（Ｋ））と共に、２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に対応する第２の出力反転回路によっても評価試験用データＤ８のレベルを反転処理せずに外部に出力する（図１０（Ｌ））。
【０２０２】
なおこの実施の形態の場合、半導体記憶装置１（図１）は、外部の電源電圧が通常動作時の駆動電圧よりも高い又は低い試験用駆動電圧が印加された状態でバーンイン試験と呼ばれる加速試験を実行する際に機能するテスト回路１７が設けられている。
【０２０３】
この場合、テスト回路１７は、半導体記憶装置１に試験用駆動電圧が印加された状態で外部から加速試験の実行命令が入力されると、これに応じて加速試験コマンドＣ２０を選択回路６を介してツイスト用反転判断回路９に送出することにより、当該ツイスト用反転判断回路９に上述したツイスト箇所に応じたデータ反転判断処理を開始させると共に、これに連動させてシフト用反転判断回路１６に上述した行アドレスのシフトに応じたデータ反転判断処理を開始させるようになされている。
【０２０４】
そしてテスト回路１７は、上述した評価試験用データＤ８の記憶時と同様のアクティブコマンドＣ１０、記憶コマンドＣ１１及びプリチャージコマンドＣ１２を発生して選択回路６を介してツイスト用反転判断回路９に送出すると共に、行アドレスデータＤ７及び列アドレスデータＤ９も発生して選択回路７を介してツイスト用反転判断回路９に送出する。
【０２０５】
さらにテスト回路１７は、加速試験用データＤ１５を発生し、これを選択回路３を介して反転処理部４に供給する。
【０２０６】
これによりテスト回路１７は、後段の各回路に上述した評価試験時と同様にメモリセルアレイ群２の各メモリセルＭＳ及び冗長メモリセルＲＭＳに対して加速試験用データＤ１５を記憶させることができる。
【０２０７】
またテスト回路１７は、各メモリセルＭＳ及び冗長メモリセルＲＭＳに対して加速試験用データＤ１５を記憶させた後、上述した評価試験用データＤ８の再生時と同様のアクティブコマンドＣ１３、再生コマンドＣ１４及びプリチャージコマンドＣ１５を発生して選択回路６を介してツイスト用反転判断回路９に送出すると共に、行アドレスデータＤ１０及び列アドレスデータＤ１１も発生して選択回路７を介してツイスト用反転判断回路９に送出する。
【０２０８】
これによりテスト回路１７は、後段の各回路に上述した評価試験時と同様にメモリセルアレイ群２の各メモリセルＭＳ及び冗長メモリセルＲＭＳから加速試験用データＤ１５を再生させて外部に出力させることができ、かくして各メモリセルＭＳ及び冗長メモリセルＲＭＳに対して評価試験時と同様にストレスを与えながら加速試験を実施し得ると共に、外部の所定の検査装置に対して半導体記憶装置１を加速試験により評価させ得るようになされている。
【０２０９】
因みにテスト回路１７は、半導体記憶装置１に試験用駆動電圧が印加された状態で、上述した通常のデータ記憶時及びデータ再生時と同様のコマンドと共に所定のデータを発生して後段の各回路に供給することにより、ツイスト用反転判断回路９及びシフト用反転判断回路１６にツイスト箇所に応じたデータ反転判断処理及び行アドレスのシフトに応じたデータ反転判断処理を実行させずに加速試験用データの記憶再生処理を実行させることもできる。
【０２１０】
なおテスト回路１７は、選択回路３、６及び７を制御することにより外部から供給されたデータ及びコマンドと、自己の発生したデータ及びコマンドのいずれをツイスト用反転判断回路９及び反転処理部４に供給するかを選択し得るようになされている。
【０２１１】
またかかる半導体記憶装置１においては、テスト回路１７を用いた加速試験の実施のみならずに外部から供給されるコマンド及びデータを用いても、テスト回路１７を用いた場合と同様に加速試験を実施し得るようになされている。
【０２１２】
以上の構成において、この半導体記憶装置１は、評価試験用データＤ８の記憶時、ツイスト用反転判断回路９により、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対してシフト冗長処理の実行前に配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別し（図１２、ステップＳＰ１）、当該判別結果に従って、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８に対する反転処理の有無を判断する（図１２、ステップＳＰ２）。
【０２１３】
そして半導体記憶装置１は、シフト用反転判断回路１６により、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対してシフト冗長処理の実行後に配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別し（図１２、ステップＳＰ３）、当該判別結果に従って、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８に対する反転の有無を変更するか否かを判断する（図１２、ステップＳＰ４）。
【０２１４】
この結果、半導体記憶装置１は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１の交差するビット線対ＢＬ１、……、ＢＬ１２８がシフト冗長処理の実行前後で変わっていると、これに応じてシフト用反転判断回路１６により、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８に対する反転処理の有無を変更して反転処理部４の第１及び第２の入力反転回路を制御する（図１２、ステップＳＰ５）。
【０２１５】
そして半導体記憶装置１は、外部から入力された評価試験用データＤ８のレベルを第１の入力反転回路により反転処理して又は反転処理せずに１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給すると共に、当該評価試験用データＤ８のレベルを第２の入力反転回路により反転処理して又は反転処理せずに２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給してワード線ＷＬ１、……、ＷＬ５１２上の複数のメモリセルＭＳ及び冗長メモリセルＲＭＳにそれぞれ評価試験用データＤ８を記憶した後（図１２、ステップＳＰ６）、各メモリセルＭＳ及び冗長メモリセルＲＭＳに対する評価試験用データＤ８の記憶処理を終了する（図１２、ステップＳＰ７）。
【０２１６】
ところで半導体記憶装置１は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１の交差するビット線対ＢＬ１、……、ＢＬ１２８がシフト冗長処理の実行前後で変わっていないと、これに応じてシフト用反転判断回路１６により、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給する評価試験用データＤ８に対する反転処理の有無を変更せずに第１及び第２の入力反転回路を制御する（図１２、ステップＳＰ８）。
【０２１７】
そして半導体記憶装置１は、外部から入力された評価試験用データＤ８のレベルを第１の入力反転回路により反転処理して又は反転処理せずに１回ツイストビット線対ＢＬ１、……、ＢＬ１２７に供給すると共に、当該評価試験用データＤ８のレベルを第２の入力反転回路により反転処理して又は反転処理せずに２回ツイストビット線対ＢＬ２、……、ＢＬ１２８に供給してワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８上の複数のメモリセルＭＳにそれぞれ評価試験用データＤ８を記憶する（図１２、ステップＳＰ６）。
【０２１８】
一方、半導体記憶装置１は、評価試験用データＤ８の再生時、ツイスト用反転判断回路９により上述した評価試験用データＤ８の記憶時と同様に、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対してシフト冗長処理の実行前に配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別し（図１２、ステップＳＰ１）、当該判別結果に従って、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から再生に応じて出力される評価試験用データＤ８に対する反転処理の有無を判断する（図１２、ステップＳＰ２）。
【０２１９】
そして半導体記憶装置１は、シフト用反転判断回路１６により上述した評価試験用データＤ８の記憶時と同様に、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別し（図１２、ステップＳＰ３）、当該判別結果に従って、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から再生に応じて出力される評価試験用データＤ８に対する反転の有無を変更するか否かを判断する（図１２、ステップＳＰ４）。
【０２２０】
この結果、半導体記憶装置１は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１の交差するビット線対ＢＬ１、……、ＢＬ１２８がシフト冗長処理の実行前後で変わっていると、これに応じてシフト用反転判断回路１６により、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から再生に応じて出力される評価試験用データＤ８に対する反転処理の有無を変更して反転処理部４の第１及び第２の出力反転回路を制御する（図１２、ステップＳＰ５）。
【０２２１】
そして半導体記憶装置１は、メモリセルＭＳ及び冗長メモリセルＲＭＳから再生されて１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から出力された評価試験用データＤ８のレベルを第１の出力反転回路により反転処理して又は反転処理せずに外部に出力すると共に、メモリセルＭＳ及び冗長メモリセルＲＭＳから再生されて２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から出力された評価試験用データＤ８のレベルを第２の出力反転回路により反転処理して又は反転処理せずに外部に出力した後（図１２、ステップＳＰ６）、各メモリセルＭＳ及び冗長メモリセルＲＭＳに対する評価試験用データＤ８の再生処理を終了する（図１２、ステップＳＰ７）。
【０２２２】
ところで半導体記憶装置１は、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２又は冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１の交差するビット線対ＢＬ１、……、ＢＬ１２８がシフト冗長処理の実行前後で変わっていないと、これに応じてシフト用反転判断回路１６により、１回ツイストビット線対ＢＬ１、……、ＢＬ１２７及び２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から再生に応じて出力される評価試験用データＤ８に対する反転処理の有無を変更せずに第１及び第２の出力反転回路を制御する（図１２、ステップＳＰ８）。
【０２２３】
そして半導体記憶装置１は、メモリセルＭＳ及び冗長メモリセルＲＭＳから再生されて１回ツイストビット線対ＢＬ１、……、ＢＬ１２７から出力された評価試験用データＤ８のレベルを第１の出力反転回路により反転処理して又は反転処理せずに外部に出力すると共に、メモリセルＭＳ及び冗長メモリセルＲＭＳから再生されて２回ツイストビット線対ＢＬ２、……、ＢＬ１２８から出力された評価試験用データＤ８のレベルを第２の出力反転回路により反転処理して又は反転処理せずに外部に出力する（図１２、ステップＳＰ６）。
【０２２４】
従ってこの半導体記憶装置１は、ビット線対ＢＬ１、……、ＢＬ１２８のツイスト箇所及びワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスのシフトに応じて評価試験用データＤ８のレベルを適宜反転処理及び非反転処理することで、各メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３の複数のメモリセルＭＳの物理的な配置位置に応じて外部で選定された評価試験用データＤ８の記憶パターン通りに、当該評価試験用データＤ８を複数のメモリセルＭＳ及び冗長メモリセルＲＭＳに適確に記憶することができる。
【０２２５】
そして半導体記憶装置１は、複数のメモリセルＭＳ及び冗長メモリセルＲＭＳに対して記憶パターン通りに記憶した評価試験用データＤ８を再生する際には、再びビット線対ＢＬ１、……、ＢＬ１２８のツイスト箇所及びワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスのシフトに応じて、再生した評価試験用データＤ８のレベルを適宜反転処理及び非反転処理することで、当該再生した評価試験用データＤ８に対して記憶時の反転を再度の反転で反転しなかった状態に戻して外部に出力することができる。
【０２２６】
この結果、半導体記憶装置１は、外部の所定の評価装置に対して、複数のメモリセルＭＳ及び冗長メモリセルＲＭＳの物理的な配置位置に対するビット線対ＢＬ１、……、ＢＬ１２８のツイスト箇所及び行アドレスのシフトを何ら意識させずに、記憶前の評価試験用データＤ８の記憶パターンと、再生後の評価試験用データＤ８の再生パターンとを比較させて複数のメモリセルＭＳ及び冗長メモリセルＲＭＳに対するデータ依存性を適確に評価させることができる。
【０２２７】
以上の構成によれば、評価試験用データＤ８の記憶時に、メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、ビット線対ＢＬ１、……、ＢＬ１２８のツイスト箇所及び行アドレスのシフトに応じて、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別し、当該判別結果に従って評価試験用データＤ８のレベルを反転処理して又は反転処理せずにビット線対ＢＬ１、……、ＢＬ１２８に供給して複数のメモリセルＭＳ及び冗長メモリセルＲＭＳにその反転処理した又は反転処理しない評価試験用データＤ８を記憶し、評価試験用データＤ８の再生時に、メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において、ビット線対ＢＬ１、……、ＢＬ１２８のツイスト箇所及び行アドレスのシフトに応じて、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を判別し、メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３の複数のメモリセルＭＳ及び冗長メモリセルＲＭＳから再生した評価試験用データＤ８のレベルをその判別結果に従って反転処理して又は反転処理せずに外部に出力するようにしたことにより、複数のメモリセルＭＳ及び冗長メモリセルＲＭＳに対して、外部から入力された評価試験用データＤ８を予め選定された記憶パターン通りに適確に記憶することができると共に、当該複数のメモリセルＭＳ及び冗長メモリセルＲＭＳから再生した評価試験用データＤ８を記憶時の反転を相殺して外部に出力することができ、かくして適確に評価させ得る半導体記憶装置を実現することができる。
【０２２８】
またかかる半導体記憶装置１は、製造工程においてデータ依存性を適確に評価させることができることにより、十分な評価がされずに市場で不良が発生することを未然に防止することができる。
【０２２９】
さらにこの半導体記憶装置１は、加速試験時にも評価試験のときと同様に加速試験用データＤ１５を記憶再生することにより、加速試験及び評価試験を効率良く実施することができる。
【０２３０】
そしてかかる半導体記憶装置１は、内部にテスト回路１７を設けたことにより、加速試験時に外部の試験装置に対する処理付加を低減させることがでる。
【０２３１】
また半導体記憶装置１は、ツイスト用反転判断回路９によりツイスト箇所に応じたデータ反転判断処理を実行して評価試験用データＤ８に対する反転の有無を判断した後、シフト用反転判断回路１６により行アドレスのシフトに応じたデータ反転判断処理を実行して当該評価試験用データＤ８に対する反転の有無を最終的に判断するようにしたことにより、シフト冗長処理を実行しない場合でもツイスト用反転判断回路９によるツイスト箇所に応じたデータ反転判断処理のみの実行により評価試験用データＤ８に対する反転の有無を適確に判断することができる。
【０２３２】
なお上述の実施の形態においては、メモリセルアレイＭＳＡ１乃至ＭＳＡ４毎にエリア境界に対して列方向の一端側及び他端側でそれぞれ隣接して配線された所定本数のワード線ＷＬ１、……、ＷＬ５１２に割り当てられた行アドレスと、当該所定本数のワード線ＷＬ１、……、ＷＬ５１２が配線された第１乃至第４のエリアＡＲＥＡ１乃至ＡＲＥＡ４とを対応付けて示すツイスト情報を用いてツイスト箇所に応じたデータ反転判断処理を実行した後、全てのシフト行アドレスと、当該全てのシフト行アドレスに対するシフト方向と、全てのシフト行アドレスに対する元の行アドレスからのシフト量とを、個々のシフト行アドレス毎に対応付けて示すシフト情報を当該ツイスト情報と共に用いて行アドレスのシフトに応じたデータ反転判断処理を実行するようにした場合について述べたが、本発明はこれに限らず、シフト冗長処理を実行した際にツイスト情報と、全てのシフト行アドレス及び当該全てのシフト行アドレスに対するシフト方向並びに全てのシフト行アドレスに対する元の行アドレスからのシフト量とを用いて、当該シフト冗長処理の実行後に使用可能な全てのワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８及びＲＷＬＨ１、……、ＲＷＬＨ８に割り当てられた行アドレス及びシフト行アドレスと、当該行アドレス及びシフト行アドレスを割り当てられたワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８及びＲＷＬＨ１、……、ＲＷＬＨ８と交差するビット線対ＢＬ１、……、ＢＬ１２８の配線位置非入替部分ＮＣＡＲ１０乃至ＮＣＡＲ１２及び配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１とを対応付けて示すツイスト及びシフト情報を生成するようにして、シフト冗長処理を実行しなければ、ツイスト情報を用いてデータ反転判断処理を実行し、当該シフト冗長処理を実行した際にはツイスト及びシフト情報を用いてデータ反転判断処理を実行するようにしても良い。
【０２３３】
そしてかかるツイスト及びシフト情報を用いれば、当該ツイスト及びシフト情報に基づく行アドレス及びシフト行アドレスを入力行アドレスと比較するだけで、入力行アドレスで指定されたワード線ＷＬ１、……、ＷＬ５１２及び冗長ワード線ＲＷＬＬ１、……、ＲＷＬＬ８又はＲＷＬＨ１、……、ＲＷＬＨ８に対して配線位置入替部分ＣＣＡＲ１０及びＣＣＡＲ１１が交差するビット線対ＢＬ１、……、ＢＬ１２８を容易に判別して、データに対する最終的な反転処理の有無を１回のデータ反転判断処理の実行のみで適確に判断することができる。この結果、データ反転判断部８のツイスト用反転判断回路９及びシフト用反転判断回路１６を１つの回路ブロックとして構成することができ、半導体記憶装置１の回路構成を簡易化することができると共に、データ反転判断処理に対する処理負荷を低減させることができる。
【０２３４】
また上述の実施の形態においては、シフト冗長処理の際に行アドレスを８個の行アドレス管理個数単位で順次シフトさせるようにした場合について述べたが、本発明はこれに限らず、アレイ状に配置された冗長メモリセルＲＭＳの行数よりも少ない、少なくとも１個の行アドレス管理個数単位で行アドレスをシフトさせるようにしても良く、このようにすれば、シフト冗長処理の実行回数を増加させることができ、メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３において不良メモリセルＮＭＳにより規定数のメモリセルＭＳが使用し難くなることを極力防止することができる。
【０２３５】
さらに上述の実施の形態においては、評価試験用データＤ８及び加速試験用データＤ１５の記憶再生時にデータ反転判断処理を実行するようにした場合について述べたが、本発明はこれに限らず、通常の記憶再生時にもデータ反転判断処理を実行するようにしても良く、このようにすれば、半導体記憶装置１に対して製造工程以外の市場等でも評価試験を実行して、機能の低下等を容易に確認することができる。
【０２３６】
さらに上述の実施の形態においては、本発明による半導体記憶装置１を図１乃至図１７について上述した、メモリセルアレイＭＳＡ１０乃至ＭＳＡ１３の列方向の一端側及び他端側に冗長メモリセル配置領域ＲＧＡＲ１乃至ＲＧＡＲ８が設けられ、行アドレスを列方向にシフトさせてシフト冗長処理を実行する半導体記憶装置１に適用するようにした場合について述べたが、本発明はこれに限らず、メモリセルアレイの行方向の所定位置に冗長メモリセル配置領域が設けられ、列アドレスを行方向にシフトさせてシフト冗長処理を実行する半導体記憶装置や、メモリセルアレイの列方向の所定位置と、行方向の所定位置とにそれぞれ冗長メモリセル配置領域が設けられ、行アドレスを列方向にシフトさせてシフト冗長処理を実行すると共に、列アドレスを行方向にシフトさせてもシフト冗長処理を実行し得る半導体記憶装置等のように、ＤＲＡＭ及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）等のこの他種々の構成の半導体記憶装置に広く適用することができる。
【０２３７】
因みに半導体記憶装置において列方向に対するシフト冗長処理を実行する場合には、列アドレスを少なくとも１個の列アドレス管理個数単位で行方向に順次シフトさせるようにすれば良く、これにより列アドレス管理個数に対応する所定列分の複数のメモリセルＭＳとなる少なくとも１個のビット線対ＢＬ１、……、ＢＬ１２８の２本のビット線間ＢＬ１Ａ及びＢＬ１Ｂ、……、ＢＬ１２８Ａ及びＢＬ１２８Ｂに配置された１列分の複数のメモリセルＭＳに替えて、当該少なくとも１列分の複数の冗長メモリセルＲＭＳをデータの記憶再生に使用することができる。
【０２３８】
さらに上述の実施の形態においては、複数のメモリセルがアレイ状に配置されると共に、当該アレイ状に配置された複数のメモリセルの行方向及び又は列方向の所定箇所に複数の冗長メモリセルがアレイ状に配置され、列方向とほぼ平行に配線された２本のビット線からなり、当該２本のビット線を列方向の１又は複数箇所でツイストして当該２本のビット線の配線位置入替部分が形成された複数のビット線対と、行方向とほぼ平行に配線された複数のワード線とを有し、複数のビット線と複数のワードとの複数の交差箇所でそれぞれ当該ビット線及びワード線にメモリセル又は冗長メモリセルが接続されたメモリセルととして、図１乃至図１２について上述したメモリセルアレイ群２を適用するようにした場合について述べたが、本発明はこれに限らず、行方向及び又は列方向の所定位置に複数行及び又は複数列分の冗長メモリセルＲＭＳが配置された少なくとも１個のメモリセルアレイ等のように、この他種々の構成のメモリセアレイを広く適用することができる。
【０２３９】
さらに上述の実施の形態においては、複数のメモリセルに接続された複数のビット線対にそれぞれ割り当てられた列アドレスを所定の列アドレス管理個数単位で行方向に順次シフトさせて他の複数のビット線対に割り当て直すことにより列アドレス管理個数に対応する所定列分の複数のメモリセルに替えて当該所定列分の冗長メモリセルをデータの記憶再生に対して使用可能にし、及び又は複数のメモリセルに接続された複数のワード線にそれぞれ割り当てられた行アドレスを所定の行アドレス管理個数単位で列方向に順次シフトさせて他の複数のワード線に割り当て直すことにより行アドレス管理個数に対応する所定行分の複数のメモリセルに替えて当該所定行分の複数の冗長メモリセルをデータの記憶再生に対して使用可能にするシフト冗長手段として、図１乃至図１２について上述したシフト処理回路１５を適用するようにした場合について述べたが、本発明はこれに限らず、複数のビット線対ＢＬ１、……、ＢＬ１２８にそれぞれ割り当てられた列アドレスを所定の列アドレス管理個数単位で列方向に順次シフトしてシフト冗長処理を実行し得るシフト処理回路等のように、この他種々のシフト冗長手段を広く適用することができる。
【０２４０】
さらに上述の実施の形態においては、評価試験用データの記憶再生時に、ビット線対のツイスト箇所及び行アドレスのシフトに応じて、入力行アドレスで指定されたワード線に対して配線位置入替部分が交差したビット線対を判別する判別手段として、図１乃至図１２について上述したツイスト用反転判断回路９及びシフト用反転判断回路１６からなるデータ反転判断部８を適用するようにした場合について述べたが、本発明はこれに限らず、ツイスト用反転判断回路及びシフト用反転判断回路を一体化したデータ反転判断回路や、シフト処理回路１５等のように、この他種々の判別手段を広く適用することができる。
【０２４１】
さらに上述の実施の形態においては、判別手段による判別結果に応じて、ワード線に対して配線位置入替部分が交差したビット線対に供給し及び当該ビット線対から出力される評価試験用データのレベルを反転すると判断する判断手段として、図１乃至図１２について上述したツイスト用反転判断回路９及びシフト用反転判断回路１６からなるデータ反転判断部８を適用するようにした場合について述べたが、本発明はこれに限らず、ツイスト用反転判断回路及びシフト用反転判断回路を一体化したデータ反転判断回路等のように、この他種々の判断手段を広く適用することができる。
【０２４２】
さらに上述の実施の形態においては、判断手段による判断結果に応じて、評価試験用データの記憶時にワード線に対して配線位置入替部分が交差したビット線対に供給する評価試験用データのレベルを反転処理し、評価試験用データの再生時にワード線に対して配線位置入替部分が交差したビット線対から出力された評価試験用データのレベルを反転処理する反転手段として、図１乃至図１２について上述した反転処理部４を適用するようにした場合について述べたが、本発明はこれに限らず、この他種々の構成及び種々の配置位置に設けられた反転手段を広く適用することができる。
【０２４３】
【発明の効果】
上述のように本発明によれば、シフト冗長手段により、複数のメモリセルに接続された複数のビット線対にそれぞれ割り当てられた列アドレスを所定の列アドレス管理個数単位で行方向に順次シフトさせて他の複数のビット線対に割り当て直すことにより列アドレス管理個数に対応する所定列分の複数のメモリセルに替えて当該所定列分の冗長メモリセルをデータの記憶再生に対して使用可能にし、及び又は複数のメモリセルに接続された複数のワード線にそれぞれ割り当てられた行アドレスを所定の行アドレス管理個数単位で列方向に順次シフトさせて他の複数のワード線に割り当て直すことにより行アドレス管理個数に対応する所定行分の複数のメモリセルに替えて当該所定行分の複数の冗長メモリセルをデータの記憶再生に対して使用可能にし、この状態で評価試験用データの記憶再生時に、判別手段により、ビット線対のツイスト箇所及び行アドレスのシフトに応じて、入力行アドレスで指定されたワード線に対して配線位置入替部分が交差したビット線対を判別し、判断手段により、判別手段の判別結果に応じて、ワード線に対して配線位置入替部分が交差したビット線対に供給し及び当該ビット線対から出力される評価試験用データのレベルを反転すると判断し、反転手段により、判断手段の判断結果に応じて、評価試験用データの記憶時にワード線に対して配線位置入替部分が交差したビット線対に供給する評価試験用データのレベルを反転処理し、評価試験用データの再生時にワード線に対して配線位置入替部分が交差したビット線対から出力された評価試験用データのレベルを反転処理するようにしたことにより、メモリセルアレイ内の各メモリセル及び冗長メモリセルに対して「０」及び「１」レベルの評価試験用データを、当該各メモリセルの物理的な配置位置に応じて予め選定された記憶パターンで適確に記憶し得ると共に、当該記憶したデータを再生した際に記憶の際の反転を相殺するように再び反転して出力することができ、かくして適確に評価させ得る半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の回路構成の一実施の形態を示すブロック図である。
【図２】メモリセルアレイ群の構成を示す略線図である。
【図３】メモリセルアレイの構成を示す略線図である。
【図４】メモリセルアレイの詳細構成を示すブロック図である。
【図５】メモリセルに対するデータの記憶再生の説明に供するブロック図である。
【図６】シフト冗長の説明に供する略線図である。
【図７】メモリセルに対する評価試験用データの記憶の説明に供するブロック図である。
【図８】評価試験用データの記憶の説明に供するタイミングチャートである。
【図９】評価試験用データの記憶の説明に供するタイミングチャートである。
【図１０】評価試験用データの再生の説明に供するタイミングチャートである。
【図１１】評価試験用データの再生の説明に供するタイミングチャートである。
【図１２】データ反転制御処理手順を示すフローチャートである。
【図１３】ツイストビット線対方式の説明に供するブロック図である。
【図１４】データ依存性の評価試験の説明に供するブロック図である。
【図１５】配線位置入替部分のメモリセルに対する評価試験用データの記憶の説明に供するブロック図である。
【図１６】行アドレスをシフトさせた際のデータ依存性の評価試験の説明に供するブロック図である。
【符号の説明】
１……半導体記憶装置、２……メモリセルアレイ群、４……反転処理部、８……データ反転判断部、９……ツイスト用反転判断回路、１５……シフト処理回路、１６……シフト用反転判断回路、ＭＳＡ１０乃至ＭＳＡ１３……メモリセルアレイ、ＭＧＡＲ１乃至ＭＧＡＲ４……メモリセル配置領域、ＲＧＡＲ１乃至ＲＧＡＲ８……冗長メモリセル配置領域、ＷＬ１、……、ＷＬ５１２……ワード線、ＢＬ１、……、ＢＬ１２８……ビット線対、ＢＬ１Ａ、ＢＬ１Ｂ、……、ＢＬ１２８Ａ、ＢＬ１２８Ｂ……ビット線、ＣＣＡＲ１０、ＣＣＡＲ１１……配線位置入替部分、ＭＳ……メモリセル、ＲＭＳ……冗長メモリセル、Ｄ７、Ｄ１０……行アドレスデータ、Ｄ８、Ｄ１３……評価試験用データ。
【図１】
2004310802.tif 000003
【図２】
2004310802.tif 000004
【図３】
2004310802.tif 000005
【図４】
2004310802.tif 000006
【図５】
2004310802.tif 000007
【図６】
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【図７】
2004310802.tif 000009
【図８】
2004310802.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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