(57)【要約】【課題】　ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させることができるＭＯＳトランジスターを提供することである。【解決手段】　半導体装置上にゲート絶縁膜及びゲート電極を含むゲート構造物が順次で形成される。ゲート構造物の上面及び側面上に第１絶縁膜が形成される。第１絶縁膜から離隔され半導体装置上に第２絶縁膜が形成される。第２絶縁膜とゲート構造物間の基板表面に低濃度ソース／ドレーン領域が形成される。低濃度ソース／ドレーン領域上にソース／ドレーン拡張層が形成される。第２絶縁膜上にソース／ドレーン拡張層と連結されるように高濃度ソース／ドレーン領域が形成される。【選択図】　　　図８
2004146825.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板と、
　前記半導体基板上に順次で形成されたゲート絶縁膜及びゲート電極を含むゲート構造物と、
　前記ゲート構造物の上面及び側面上に形成された第１絶縁膜と、
　前記第１絶縁膜から離隔され前記半導体基板上に形成された第２絶縁膜と、
　前記第２絶縁膜と前記ゲート構造物間の基板表面に形成された低濃度ソース／ドレーン領域と、
　前記低濃度ソース／ドレーン領域上に形成されたソース／ドレーン拡張層と、
　前記第２絶縁膜上に前記ソース／ドレーン拡張層と連結されるように形成された高濃度ソース／ドレーン領域とを備えることを特徴とする半導体装置。
【請求項２】
　前記ソース／ドレーン拡張層はドープエピタキシャルで形成され、前記高濃度ソース／ドレーン領域はドープポリシリコン層で形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
　前記高濃度ソース／ドレーン領域と前記ゲート構造物間に形成され、絶縁物質からなったゲートスペーサをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
　前記ゲートスペーサはシリコン窒化物からなったことを特徴とする請求項３に記載の半導体装置。
【請求項５】
　前記ゲートスペーサでは前記ソース／ドレーン拡張層と同一な幅で形成されたことを特徴とする請求項３に記載の半導体装置。
【請求項６】
　前記高濃度ソース／ドレーン領域の表面に形成された金属シリサイド層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
　前記第１及び第２絶縁膜はシリコン酸化物からなることを特徴とする請求項１に記載の半導体装置。
【請求項８】
　前記ゲート構造物は前記ゲート電極上に形成されたゲートキャッピング層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
　塩基ゲートキャッピング層はシリコン窒化物からなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
　半導体基板と、
　前記半導体基板上に順次で形成されたゲート絶縁膜及びゲート電極を含むゲート構造物と、
　前記ゲート構造物の上面及び側面上に形成された第１絶縁膜と、
　前記第１絶縁膜から離隔され前記半導体基板上に形成された第２絶縁膜と、
　前記第２絶縁膜と前記ゲート構造物間の基板表面に形成された低濃度ソース／ドレーン領域と、
　前記第２絶縁膜と前記ゲート構造物間の間隙を埋めながら、前記絶縁膜上に高濃度ソース／ドレーン領域を備えることを特徴とする半導体装置。
【請求項１１】
　前記高濃度ソース／ドレーン領域はドープエピタキシャル層で形成されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
　前記高濃度ソース／ドレーン領域はドープポリシリコン層で形成されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
　半導体基板と、
　前記半導体基板上に順次で形成されたゲート絶縁膜及びゲート電極を含むゲート構造物と、
　前記ゲート構造物の上面及び側面上に形成された第１絶縁膜と、
　前記第１絶縁膜から離隔され前記半導体基板上に形成された第２絶縁膜と、
　前記第２絶縁膜と前記ゲート構造物間の基板表面に形成された低濃度ソース／ドレーン領域と、
　前記低濃度ソース／ドレーン領域上に第２絶縁膜とゲート構造物間の間隙を埋めて、前記第２絶縁膜上に延びられるように形成された高濃度ソース／ドレーン領域を備えて、
　前記高濃度ソース／ドレーン領域のうちのいずれか一つ領域が前記二つのゲート構造物間の第２絶縁膜上で連結されるように形成されたことを特徴とする半導体装置。
【請求項１４】
　前記高濃度ソース／ドレーン領域はドープエピタキシャル層で形成されたことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
　半導体基板上にゲート絶縁膜及びゲート電極が順次に積層されたゲート構造物を形成する段階と、
　前記ゲート構造物の上面、第１側面及び第２側面上に第１絶縁膜を形成する段階と、
　前記基板上に前記第１絶縁膜から離隔されるように第２絶縁膜を形成する段階と、
　前記第２絶縁膜と前記ゲート構造物間の基板表面に不純物をイオン注入して低濃度ソース／ドレーン領域を形成する段階と、
　前記低濃度ソース／ドレーン領域上にソース／ドレーン拡張層を形成する段階と、
　前記第２絶縁膜上にソース／ドレーン拡張層と連結されるように高濃度ソース／ドレーン領域を形成する段階とを備えることを特徴とする半導体装置の製造方法。
【請求項１６】
　前記ソース／ドレーン拡張層は選択的エピタキシャル成長法によるドープエピタキシャルで形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
　前記高濃度ソース／ドレーン領域はドープポリシリコン層を蒸着して形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
　前記第２絶縁膜を形成する段階は、
　前記第１絶縁膜の第１側面及び第２側面上に犠牲スペーサを形成する段階と、
　酸化工程を実施して前記犠牲スペーサにより露出された基板上に第２絶縁膜を形成する段階と、
　前記犠牲スペーサを除去する段階とを含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１９】
　前記犠牲スペーサはシリコン窒化物で形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
　前記高濃度ソース／ドレーン領域を形成する段階前に、前記ゲート構造物の両側壁に絶縁物質からなったゲートスペーサを形成する段階をさらに備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２１】
　前記ゲートスペーサはシリコン窒化物で形成されることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
　前記ゲートスペーサは前記ソース／ドレーン拡張層と同一な幅で形成することを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２３】
　前記第１及び第２絶縁膜はシリコン酸化物で形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２４】
　前記ゲート構造物は前記ゲート電極上に形成されたゲートキャッピング層をさらに備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２５】
　前記ゲートキャッピング層はシリコン窒化物で形成することを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２６】
　前記高濃度ソース／ドレーン領域を形成する段階後、前記高濃度ソース／ドレーン領域の表面に金属シリサイド層を形成する段階をさらに備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２７】
　半導体基板上にゲート絶縁膜及びゲート電極が順次に積層されたゲート構造物を形成する段階と、
　前記ゲート構造物の上面、第１側面及び第２側面上に第１絶縁膜を形成する段階と、
　前記基板上に前記第１絶縁膜から離隔されるように第２絶縁膜を形成する段階と、
　前記第２絶縁膜と前記ゲート構造物間の基板表面に不純物をイオン注入して低濃度ソース／ドレーン領域を形成する段階と、
　前記第２絶縁膜上に前記第２絶縁膜と前記ゲート構造物間の間隙を埋めるように、高濃度ソース／ドレーン領域を形成する段階を備えることを特徴とする半導体装置の製造方法。
【請求項２８】
　前記高濃度ソース／ドレーン領域はドープエピタキシャル層で形成することを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項２９】
　前記高濃度ソース／ドレーン領域はドープポリシリコン層で形成することを特徴とする請求項２７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置及びその製造方法に関するものであり、より詳細には、ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させることができるＭＯＳトランジスター及びその製造方法に関するものである。
【背景技術】
【０００２】
　半導体装置が高集積化されるにつれて、素子形成領域、即ちアクティブ領域の大きさが減少され、アクティブ領域に形成されるＭＯＳトランジスターのゲート長さが短くなる。ＭＯＳトランジスターのゲート長さが短くなると、チャンネル領域での電界や電位に及ぼすソース／ドレーンの影響が激しくなり、このような現象をショートチャンネル効果と称し、その代表的なことがしきい電圧（ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ；Ｖｔ）の低下である。これはゲート長さが短くなるにより、チャンネル領域がゲート電圧だけでなく、ソース／ドレーン領域の空乏層電荷や電界及び電位分布の影響を大きく受けるためである。
【０００３】
　また、ドレーン電圧が増加するほど、ドレーンの空乏層が比例して増加するので、ドレーン空乏層がソースに近接することになり、ゲート長さが短くなるとドレーン空乏層とソース空乏層が完全に連結されてしまう。この状態では、ドレーン電界がソース側に影響を及ぼしてソース近所の拡散電位を低下させるために、チャンネルが形成されていなくてもソースとドレーン間に電流が流れる、これがつきぬけ現象（ｐｕｎｃｈｔｈｒｏｕｇｈ）と称する現象であり、つきぬけ現象が始まると、飽和領域でもドレーン電流が飽和されずに、急激に増加することになる。
【０００４】
　このようなショートチャンネル効果はソース／ドレーン領域の接合深さが深くなるほど、チャンネルドーピングが低いほど深化され、これを減少させるためにソース／ドレーンの接合深さを薄く形成する方法が開発され、このような薄いソース／ドレーン接合によりショートチャンネル効果がある程度抑制されている。
【０００５】
　一般的に、薄いソース／ドレーン接合は低エネルギーイオン注入により具現されるが、これはシリコン基板内の物理的な接合深さを減少させることであるので、結果的にトランジスター電流を減少させる要因として作用することになる。
【０００６】
　また、ゲート長さの減少によるソース／ドレーン領域の寄生抵抗、例えば、シート抵抗（ｓｈｅｅｔ　ｒｅｓｉｓｔａｎｃｅ）及びコンタクト抵抗を減少させるためにソース／ドレーン領域の表面にサリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ　ｓｉｌｉｃｉｄｅ；ｓａｌｉｃｉｄｅ）工程により金属シリサイド層を形成する方法が使用され、ソース／ドレーン接合の深さが薄くなるほどこのようなサリサイド工程を適用することが困難になる。
【０００７】
　従って、高性能のトランジスター具現のためには、ショートチャンネル効果を抑制しながらソース／ドレーン領域の寄生抵抗を最少化してトランジスター電流を増加させなければならない。その代表的な方法がＳＯＩ基板上にＭＯＳトランジスターを形成するものである。このようなＳＯＩトランジスターによると、ソース／ドレーン接合のすぐ下に埋没酸化膜が位置するために、ソース／ドレーン接合の空乏キャパシタンスが除去される。しかし、ＳＯＩトランジスターではボディーコンタクト（ｂｏｄｙ　ｃｏｎｔａｃｔ）が形成されないために、フローティングボディー（ｆｌｏａｔｉｎｇ　ｂｏｄｙ）を有する。これにより、蓄積された正孔の層がＳＯＩ層の後側界面に形成され、寄生バイポーラ−誘導ブレークダウン（ｐａｒａｓｉｔｉｃ　ｂｉｐｏｌａｒ−ｉｎｄｕｃｅｄ　ｂｒｅａｋｄｏｗｎ）及びラッチアップ（ｌａｔｃｈ−ｕｐ）のようなフローティングボディー効果が発生することになる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明の目的は、ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させることができるＭＯＳトランジスターを提供することにある。
【０００９】
　本発明の他の目的は、ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させることができるＭＯＳトランジスターの製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
　上述した目的を達成するための本発明は、半導体基板と、前記半導体基板上に順次で形成されたゲート絶縁膜及びゲート電極を含むゲート構造物と、前記ゲート構造物の上面及び側面上に形成された第１絶縁膜と、前記第１絶縁膜から離隔され前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜と前記ゲート構造物間の基板表面に形成された低濃度ソース／ドレーン領域と、前記低濃度ソース／ドレーン領域上に形成されたソース／ドレーン拡張層と、前記第２絶縁膜上に前記ソース／ドレーン拡張層と連結されるように形成された高濃度ソース／ドレーン領域とを備えることを特徴とする半導体装置を提供する。
【００１１】
　望ましくは、ソース／ドレーン拡張層はドープエピタキシャル層で形成され、高濃度ソース／ドレーン領域はドープポリシリコン層で形成される。
【００１２】
　上述した他の目的を達成するための本発明は、半導体基板と、前記半導体基板上に順次で形成されたゲート絶縁膜及びゲート電極を含むゲート構造物と、前記ゲート構造物の上面及び側面上に形成された第１絶縁膜と、前記第１絶縁膜から離隔され前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜と前記ゲート構造物間の基板表面に形成された低濃度ソース／ドレーン領域と、前記第２絶縁膜と前記ゲート構造物間の間隙を埋めながら、前記絶縁膜上に高濃度ソース／ドレーン領域と、を備えることを特徴とする半導体装置を提供する。
【００１３】
　望ましくは、高濃度ソース／ドレーン領域はドープエピタキシャル層またはドープポリシリコン層で形成される。
【００１４】
　また、上述した目的を達成するための本発明は、半導体基板上にゲート絶縁膜及びゲート電極が順次に積層されたゲート構造物を形成する段階と、前記ゲート構造物の上面及び側面上に第１絶縁膜を形成する段階と、前記基板上に前記第１絶縁膜から離隔されるように第２絶縁膜を形成する段階と、前記第２絶縁膜と前記ゲート構造物間の基板表面に不純物をイオン注入して低濃度ソース／ドレーン領域を形成する段階と、前記低濃度ソース／ドレーン領域上にソース／ドレーン拡張層を形成する段階と、前記第２絶縁膜上にソース／ドレーン拡張層と連結されるように高濃度ソース／ドレーン領域を形成する段階とを備えることを特徴とする半導体装置の製造方法を提供する。
【００１５】
　また、上述した他の目的を達成するための本発明は、半導体基板上にゲート絶縁膜及びゲート電極が順次に積層されたゲート構造物を形成する段階と、前記ゲート構造物の上面及び側面上に第１絶縁膜を形成する段階と、前記基板上に前記第１絶縁膜から離隔されるように第２絶縁膜を形成する段階と、前記第２絶縁膜と前記ゲート構造物間の基板表面に不純物をイオン注入して低濃度ソース／ドレーン領域を形成する段階と、前記第２絶縁膜上に前記第２絶縁膜と前記ゲート構造物間の間隙を埋めるように、高濃度ソース／ドレーン領域を形成する段階と、を備えることを特徴とする半導体装置の製造方法を提供する。
【００１６】
　本発明によると、チャンネル領域と低濃度ソース／ドレーン領域を半導体基板の表面内に形成し高濃度のソース/ドレーン領域を絶縁膜上に形成することにより、ＳＯＩトランジスターと類似する構造を有し、バルクシリコン基板上に形成されるトランジスターと同一な動作を実施するＭＯＳトランジスターを具現する。従って、ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させ素子の動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
　以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
【００１８】
　(実施例１)
　図１は本発明の第１実施例によるＮ型ＭＯＳトランジスターの断面図である。
【００１９】
　図１に示すように、半導体装置（１０）上にゲート絶縁膜（１２）及びゲート電極（１８）を含むゲート構造物（ｇａｔｅ　ｓｔｒｕｃｔｕｒｅ）（２５）が形成される。また、ゲート構造物（２５）は必要によってゲート電極（１８）上にゲートキャッピング層（２０）をさらに備えることができる。ゲートキャッピング層（２０）はシリコン窒化物やシリコン酸化物のような絶縁物質で形成され、本実施例ではシリコン窒化物でゲートキャッピング層（２０）を形成する。
【００２０】
　前記ゲート電極（１８）はポリシリコン層（１４）及び金属シリサイド層（１６）が積層されたポリサイド構造で形成される。
【００２１】
　ゲート構造物（２５）の上面及び側面上には第１絶縁膜（２２）が形成される。望ましくは、ゲートパターニングのためのエッチング工程により惹起されたシリコン損傷をキュアリングするために、酸化工程を実施してシリコン酸化物からなった第１絶縁膜（２２）を形成する。
【００２２】
　本発明ＭＯＳトランジスターによると、第１絶縁膜（２２）から所定距離ほど離隔されて前記基板（１０）上にシリコン酸化物からなった第２絶縁膜（２６）が形成される。第２絶縁膜（２６）とゲート構造物（２５）間の基板表面には低濃度ソース／ドレーン領域（２８）、即ちＬＤＤ領域が形成される。
【００２３】
　低濃度ソース／ドレーン領域（２８）上にはソース／ドレーン拡張層（３０）が形成される。望ましくは、ソース／ドレーン拡張層（３０）はドープエピタキシャル層で形成される。
【００２４】
　第２絶縁膜（２６）上にはソース／ドレーン拡張層（３０）と連結されるように高濃度ソース／ドレーン領域（３４）が形成される。望ましくは、前記高濃度ソース／ドレーン領域（３４）はドープポリシリコン層で形成される。
【００２５】
　前記高濃度ソース／ドレーン領域（３４）とゲート構造物（２５）間には絶縁物質、望ましくはシリコン窒化物からなったゲートスペーサ（３２）が形成される。望ましくは、前記ゲートスペーサ（３２）はソース／ドレーン拡張層（３０）と同一な幅で形成される。
【００２６】
　また、必要によって、前記高濃度ソース／ドレーン領域（３４）の表面に寄生抵抗の減少のための金属シリサイド層（３６）が形成されることができる。
【００２７】
　図２乃至図８は、本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【００２８】
　図２に示すように、一般の素子分離工程によりシリコンのような半導体基板（１０）をアクティブ領域とフィールド領域に区分した後、前記基板（１０）上に熱酸化工程を実施してシリコン酸化物からなったゲート酸化膜（１２）を形成する。ここで、ゲート酸化膜（１２）はシリコンオキシナイトライドで形成することもできる。
【００２９】
　前記ゲート酸化膜（１２）上にポリシリコン層（１４）を蒸着し、一般のドーピング工程、例えば、ＰＯＣ１３拡散、イオン注入またはインサイチュドーピング工程によりポリシリコン層（１４）をｎ＋型にドーピングさせる。続いて、ポリシリコン層（１４）上にタングステンシリサイド（ＷＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）のような金属シリサイド層（１６）を蒸着する。
【００３０】
　続いて、金属シリサイド層（１６）上にシリコン窒化物を蒸着しゲートキャッピング層（２０）を形成した後、フォトリソグラフィ工程により層をゲートパターンによりパターニングする。そうすると、ゲート酸化膜（１２）、ゲート電極（１８）及びゲートキャッピング層（２０）からなったゲート構造物（２５）が形成される。
【００３１】
　続いて、ゲートパターニングのためのエッチング工程の間に惹起されたシリコン損傷をキュアリングするために酸化工程を実施することによって、ゲート構造物（２５）の上面および側面上に第１絶縁膜（２２）を形成する。
【００３２】
　前記第１絶縁膜（２２）及び半導体基板（１０）上にシリコン窒化物を蒸着し、これをエッチバックして第１絶縁膜（２２）の両側面上に犠牲スペーサ（ｓａｃｒｉｆｉｃｉｎｇ　ｓｐａｃｅｒ）（２４）を形成する。
【００３３】
　図３に示すように、酸化工程を実施して犠牲スペーサ（２４）により露出された基板（１０）の表面を酸化させる。そうすると、前記基板（１０）上に第１絶縁膜（２２）から離隔されて第２絶縁膜（２６）が形成される。
【００３４】
　図４に示すように、シリコン酸化物に対する選択比を有するウェットエッチング工程によりシリコン窒化物からなった犠牲スペーサ（２４）を選択的に除去する。ここで、ゲート構造物（２５）はシリコン酸化物からなった第１絶縁膜（２２）により取り囲まれているので、前記エッチングにより損傷を受けない。
【００３５】
　図５に示すように、リン（Ｐ）のようなｎ型不純物を傾斜イオン注入して第２絶縁膜（２６）とゲート構造物（２５）間の基板表面にＬＤＤ領域に提供される低濃度ソース／ドレーン領域（２８）を形成する。
【００３６】
　図６に示すように、選択的エピタキシャル成長法により低濃度ソース／ドレーン領域（２８）上にｎ型ドープエピタキシャル層を成長させてソース／ドレーン拡張層（３０）を形成する。望ましくは、ソース／ドレーン拡張層（３０）は第２絶縁膜（２６）上に突出されるように成長させる。低濃度ソース／ドレーン領域（２８）とソース／ドレーン拡張層（３０）は第１絶縁膜（２２）により隔離される。
【００３７】
　図７に示すように、ソース／ドレーン拡張層（３０）を含む半導体基板（１０）の全面に絶縁膜、例えば、シリコン窒化膜を蒸着し、これをエッチバックしてゲート構造物（２５）の両側面上にゲートスペーサ３２を形成する。望ましくは、ゲートスペーサ（３２）はソース／ドレーン拡張層（３０）と同一な幅で形成する。従って、ゲートスペーサ３２はソース／ドレーン拡張層（３０）上にのみ残留するように形成される。
【００３８】
　図８に示すように、第２絶縁膜（２６）上にｎ＋ドープポリシリコン層を蒸着した後、前記ゲート構造物（２５）上の第１絶縁膜（２２）が露出されるまで、ｎ＋ドープポリシリコン層をエッチバックすることにより、高濃度ソース／ドレーン領域（３４）を形成する。前記高濃度ソース／ドレーン領域（３４）はソース／ドレーン拡張層（３０）を通じて低濃度ソース／ドレーン領域（２８）と連結されることにより、ＬＤＤ構造を具現する。
【００３９】
　続いて、必要によって、サリサイド工程を実施して露出されたシリコン領域、即ち高濃度ソース／ドレーン領域（３４）の表面に金属シリサイド層（３６）を形成する。
【００４０】
　上述したように、本発明の第１実施例によると、チャンネル領域と低濃度ソース／ドレーン領域（２８）を半導体基板（１０）の表面内に形成し、高濃度ソース／ドレーン領域（３４）を第２絶縁膜（２６）に分離された半導体基板（１０）上に形成する。即ち、ＳＯＩ構造と類似するように高濃度ソース／ドレーン領域（３４）の下に第２絶縁膜（２８）が位置しながら、実際的にバルクトランジスターと同一な動作を実施する。従って、ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させ、素子の動作速度を向上させることができる。
【００４１】
　(実施例２)
　図９は本発明の第２実施例によるＭＯＳトランジスターの断面図である。
【００４２】
　図９に示すように、本発明の第２実施例にはｎ＋ドープポリシリコンからなった高濃度ソース／ドレーン領域（３８）が第２絶縁膜（２６）とゲート構造物（２５）間の間隙を埋めながら、第２絶縁膜（２６）上に形成されたことを除いては上述した第１実施例と同一である。
【００４３】
　具体的に、半導体基板（１０）上にゲート酸化膜（１２）、ゲート電極（１８）及びゲートキャッピング層（２０）を含むゲート構造物（２５）を形成した後、前記ゲート構造物（２５）の上面及び側面上に第１絶縁膜（２２）を形成する。前記基板（１０）上に第１絶縁膜（２２）から離隔されるように第２絶縁膜（２６）を形成した後、イオン注入工程により第２絶縁膜（２６）とゲート構造物（２５）間の基板表面に低濃度ソース／ドレーン領域（２８）を形成する。
【００４４】
　続いて、前記低濃度ソース／ドレーン領域（２８）を含む半導体基板（１０）の全面にｎ＋ドープポリシリコン層を蒸着し、これをゲート構造物（２５）上の第１絶縁膜（２２）までエッチバックして第２絶縁膜（２６）とゲート構造物（２５）間の間隙を埋める高濃度ソース／ドレーン領域（３８）を形成する。
【００４５】
　サリサイド工程を実施して前記高濃度ソース／ドレーン領域（３８）の表面に金属シリサイド層（３６）を形成した後、結果物の全面にシリコン窒化物を蒸着し、これをエッチバックしてゲート構造物（２５）の両側面上にゲートスペーサ（３２）を形成する。ここで、ゲートスペーサ（３２）は高濃度ソース／ドレーン領域（３８）上に形成される。
【００４６】
　(実施例３)
　図１０は本発明の第３実施例によるＭＯＳトランジスターの断面図として、高濃度ソース／ドレーン領域（４０）をドープエピタキシャル層で形成したことを除いては、上述した第２実施例と同一である。
【００４７】
　具体的に、上述した第２実施例と同一にイオン注入工程により第２絶縁膜（２６）とゲート構造物（２５）間の基板表面に低濃度ソース／ドレーン領域（２８）を形成した後、選択的エピタキシャル成長法を利用して低濃度ソース／ドレーン領域（２８）上にｎ＋ドープエピタキシャル層を成長させる。ここで、ｎ＋ドープエピタキシャル層は第２絶縁膜（２６）上に伸張されるように成長させる。従って、第２絶縁膜（２６）上に第２絶縁膜（２６）とゲート構造物（２５）間の間隙を埋める高濃度ソース／ドレーン領域（４０）が形成される。
【００４８】
　(実施例４)
　図１１は本発明の第４実施例によるメモリセルトランジスターの断面図である。
【００４９】
　図５に示すように、半導体基板（５０）上にゲート絶縁膜（５２）、ゲート電極（５８）及びゲートキャッピング層（６０）を含む二つのゲート構造物（７５）がお互いに離隔され形成される。ゲート電極（５８）はポリシリコン層（５４）及び金属シリサイド層（５６）が積層されたポリサイド構造で形成される。前記ゲートキャッピング層（６０）は必要によって形成しなくてもいいし、本実施例ではシリコン窒化物にゲートキャッピング層（６０）を形成する。
【００５０】
　各々のゲート構造物（７５）の上面及び側面上には第１絶縁膜（６２）が形成される。望ましくは、前記第１絶縁膜（６２）はゲートパターニングのためのエッチング工程により惹起されるシリコン損傷をキュアリングするための酸化工程で形成する。
【００５１】
　前記第１絶縁膜（６２）から所定距離離隔された半導体基板（５０）の表面上に第２絶縁膜（６６）が形成される。望ましくは、第２絶縁膜（６６）は酸化工程で形成される。
【００５２】
　前記第２絶縁膜（６６）とゲート構造物（７５）間の基板表面にはイオン注入工程により低濃度ソース／ドレーン領域（６８）が形成される。
【００５３】
　前記低濃度ソース／ドレーン領域（６８）上には第２絶縁膜（６６）とゲート構造物（７５）間の間隙を埋めて、前記第２絶縁膜（６６）上に延びられる高濃度ソース／ドレーン領域（７０ａ、７０ｂ）が形成される。ここで、前記高濃度ソース／ドレーン領域（７０ａ、７０ｂ）のうちのいずれか一つの領域、望ましくは、ドレーン領域（７０ｂ）は前記二つのゲート構造物（７５）間の第２絶縁膜（６６）上で連結されるように形成される。従って、二つのゲート電極（５８）が一つのドレーン領域（７０ｂ）を共有するメモリセル構造を具現することができる。
【００５４】
　望ましくは、高濃度ソース／ドレーン領域（７０ａ、７０ｂ）は上述した第３実施例と同一に選択的エピタキシャル成長法によるｎ＋ドープエピタキシャル層で形成される。ここで、ｎ＋ドープエピタキシャル層は二つのゲート構造物（７５）間でお互いに向き合うように成長させる。
【００５５】
　以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を脱しない範囲内で、本発明を修正または変更できる。
【産業上の利用可能性】
【００５６】
　本発明によると、チャンネル領域と低濃度ソース／ドレーン領域（即ち、ＬＤＤ領域）を半導体基板の表面内に形成し、高濃度ソース／ドレーン領域を絶縁膜上に形成することにより、ＳＯＩトランジスターと類似する構造を有しながら、バルクシリコン基板上に形成されるトランジスターと同一な動作を実施するＭＯＳトランジスターを具現する。従って、ショートチャンネル効果を抑制し、ソース／ドレーン接合キャパシタンスを減少させて素子の動作速度を向上させることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施例によるＭＯＳトランジスターの断面図である。
【図２】本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図３】本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図４】本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図５】本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図６】本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図７】本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図８】本発明の第１実施例によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図９】本発明の第２実施例によるＭＯＳトランジスターの断面図である。
【図１０】本発明の第３実施例によるＭＯＳトランジスターの断面図である。
【図１１】本発明の第４実施例によるメモリセルトランジスターの断面図である。
【符号の説明】
【００５８】
１０、５０　　半導体基板
１２、５２　　ゲート絶縁膜
１８、５８　　ゲート電極
２０、６０　　ゲートキャッピング層
２２、６２　　第１絶縁膜
２４　　犠牲スペーサ
２５、７５　　ゲート構造物
２６、６６　　第１絶縁膜
２８、６８　　低濃度ソース／ドレーン領域
３０　　ソース／ドレーン拡張層
３２、７２　　ゲートスペーサ
３４、３８、４０、７０ａ、７０ｂ　　高濃度ソース／ドレーン領域
３６　金属シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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