(57)【要約】　　　（修正有）【課題】信号伝送システムにおいて、共通の信号線による１対多通信の信号伝送を可能とする信号伝送システムを提供する。【解決手段】複数のスレーブノードのうち、１つのスレーブノードが伝送フレームに対して調整信号を出力し、複数のスレーブノードのいずれかが伝送フレームに対してアクノリッジ信号を出力し、調整信号とアクノリッジ信号を合わせた信号を、伝送フレームごとに共通の信号伝送路を介して伝送する。共通の信号伝送路を介して伝送されるアクノリッジ信号の有無によらず、複数のノードから共通の信号伝送路を介して受信した信号に基づいて、信号を識別することにより、信号を伝送する。【選択図】図１
2004088617.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ１つ以上の第１のノード、第２のノードおよび第３のノードと、
前記第２のノードおよび前記第３のノードから前記第１のノードへ、伝送の対象となる伝送対象信号を伝送する第１の信号伝送路と
を有する信号伝送システムであって、
前記第１のノードは、
前記第１の信号伝送路から信号を受信する信号受信手段と、
前記受信された信号を第１の値および第２の値のいずれかに識別する信号識別手段と
を有し、
前記第２のノードは、
前記受信された信号が所定の期間内に前記第１の値となる割合を示すマーク率の調整をする調整用信号を、前記第１の信号伝送路に対して出力する第１の調整用信号出力手段
を有し、
前記第３のノードは、
前記第１の信号伝送路に対して、前記伝送対象信号を出力する第１の伝送対象信号出力手段
を有する
信号伝送システム。
【請求項２】
前記第１のノードにおいて、
前記信号識別手段は、所定の閾値と、前記第１の信号伝送路から受信された信号の値とを比較して、前記受信された信号が示す値を識別し、
前記第２のノードにおいて、
前記第１の調整用信号出力手段は、前記第１の信号伝送路から受信される信号の前記マーク率を、所定の範囲内の値とする前記調整用信号を出力する
請求項１に記載の信号伝送システム。
【請求項３】
前記第１のノードと、前記第２のノードおよび第３のノードとの間で、信号伝送用の伝送フレームに同期した信号を伝送する第２の信号伝送路
をさらに有し、
前記第１のノード、前記第２のノードおよび前記第３のノードは、複数のビットを、前記伝送フレームごとに多重化して、前記第２の信号伝送路を介して伝送し、
前記第１の調整用信号出力手段は、前記第１の信号伝送路から受信される信号の前記伝送フレームごとの前記マーク率を、所定の範囲内の値とする前記調整用信号を出力する
請求項２に記載の信号伝送システム。
【請求項４】
前記第１のノードの前記信号受信手段は、前記第１の信号伝送路から前記調整用信号を含む信号を受信し、
前記受信された調整用信号を含む信号から、前記受信された信号が示す値の識別に用いられる識別用信号を生成する識別用信号生成手段
をさらに有し、
前記第１の前記信号識別手段は、前記生成された識別用信号を用いて、前記信号が示す値を識別する
請求項１〜３のいずれかに記載の信号伝送システム。
【請求項５】
前記第２のノードは、
前記第１の信号伝送路に対して、前記伝送対象信号を出力する第２の伝送対象信号出力手段
をさらに有する
請求項３に記載の信号伝送システム。
【請求項６】
前記第２のノードは、
前記第１の信号伝送路の前記伝送フレームにおいて、割り当てられる期間に前期調整用信号を出力し、
前記第２のノードまたは前記第３のノードは、
ぞれぞれ前記第２の伝送対象信号出力手段または前記第１の伝送対象信号出力手段から、前記第１の信号伝送路の前記伝送フレームにおいて、割り当てられる期間に前記伝送対象信号を出力する
請求項５に記載の信号伝送システム。
【請求項７】
前記調整用信号は、前記第１の値または前記第２の値をとり、
前記伝送対象信号は、前記第１の値または前期第２の値をとり、
前記第１の調整用信号出力手段は、
前記伝送フレームの半分未満となる期間に前記第１の信号伝送路に対して、前記第１の値の調整用信号を出力し、
前記第１の伝送対象信号出力手段または前記第２の伝送対象信号出力手段は、前記調整用信号が前記第１の値をとる期間に加えて、前記第１の値をとる期間が前記伝送フレームの半分の期間を超えるように、前記第１の信号伝送路に対して、前記第１の値の伝送対象信号を出力する
請求項６に記載の信号伝送システム。
【請求項８】
前記第１のノード、前記第２のノードおよび前記第３のノードはクロック信号に同期して、前記複数のビットを前記伝送フレームごとに多重化し、
前記第２のノードの前記第１の調整用信号出力手段が、前記第１の信号伝送路の前記伝送フレームに対して、前記第１の値の調整用信号を出力する期間と、
前記第２のノードまたは前記第３のノードが、ぞれぞれ前記第２の伝送対象信号出力手段または前記第１の伝送対象信号出力手段から、前記第１の信号伝送路の前記伝送フレームに対して、前記第１の値の伝送対象信号を出力する期間との間に、前記第２のノードおよび前記第３のノードは、前記第１の信号伝送路の前記伝送フレームに対して、前記第２の値を１ビット以上連続して出力する
請求項７に記載の信号伝送システム。
【請求項９】
前記第２のノードおよび前記第３のノードは、
前記第１の信号伝送路の前記伝送フレームにおいて、前記伝送フレームの最初と最後の少なくともいずれかに割り当てられる１ビット以上に対して前記第２の値を出力する
請求項８に記載の信号伝送システム。
【請求項１０】
前記第１の伝送対象信号出力手段または前記第２の伝送対象信号出力手段は、２ビット以上の連続する伝送対象信号を、前記第１の信号伝送路に対して出力し、
前記第１のノードは、
前記伝送対象信号の２ビット目以降に、前記伝送対象信号の値を取り込む
請求項９に記載の信号伝送システム。
【請求項１１】
前記第２のノードは、
前記調整用信号を出力するか否かの設定を受ける第１の調整用信号出力設定手段
をさらに有し、
前記第３のノードは、
前記第１の信号伝送路に対して、前記調整用信号を出力する第２の調整用信号出力手段と、
前記調整用信号を出力するか否かの設定を受ける第２の調整用信号出力設定手段と
をさらに有し、
前記第２のノードおよび前記第３のノードのいずれかが、前記調整用信号を出力するか否かの設定に応じて、前記調整用信号を前記第１の信号伝送路に対して出力する
請求項１に記載の信号伝送システム。
【請求項１２】
前記第１の信号伝送路は、光学的に信号を伝送する
請求項１、２または１１に記載の信号伝送システム。
【請求項１３】
前記第１の信号伝送路および前記第２の信号伝送路は、光学的に信号を伝送する
請求項３〜１０のいずれかに記載の信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のノードが共通の信号伝送路を介して、信号を伝送する信号伝送システムに関する。
【０００２】
【従来の技術】
１対多通信の信号伝送システムにおける通信方式として、ハンドシェイク方式を例として挙げることができる。
例えば、電気信号でバス接続されたマスタノードは、ブロードキャスト通信によりリクエスト信号を複数のスレーブノードに対して送信し、複数のスレーブノードの１つは、ノード間で共通の信号線を使用し、アクノリッジ信号をマスタノードに対して返信する。
【０００３】
高速な信号伝送システムのためには、例えば、特開２０００−１４７２７０等に開示されている光ファイバや光導波路をプリント配線版の絶縁層に埋め込むといった技術が提案されている。
また、１対多通信の光伝送路として、特開２００２−６２４５７には一端に複数の段差を設けることにより形成された光伝送路が開示されている。
【０００４】
光伝送路を用いた光信号伝送システムにおいては、受信回路でのノイズ耐性を高めるために、例えば、伝送される光信号を符号化し、光信号のマーク率を５０％に近づけて伝送する方法をとられることがある。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のようなハンドシェイク方式の１対多通信においては、いずれのスレーブノードからもアクノリッジ信号が返信されない期間の発生が考えられる。
このように、例えばハンドシェイク方式で通信する光信号伝送システムは、アクノリッジ信号が返信されない期間において、伝送される光信号の示す値が変化しないために、マスタノードが光信号を誤って識別し、誤動作することが考えられる。
本発明は、上述した背景からなされたものであり、信号が発生しない期間が生じても、複数のノードから受ける信号のマーク率を５０％に近い値に保つことにより、正確に信号を識別することができる信号伝送システムを提供することを目的とする。
【０００６】
【課題を解決するための手段】
［信号伝送システム］
上記目的を達成するために、本発明にかかる信号伝送システムは、それぞれ１つ以上の第１のノード、第２のノードおよび第３のノードと、前記第２のノードおよび前記第３のノードから前記第１のノードへ、伝送の対象となる伝送対象信号を伝送する第１の信号伝送路とを有する信号伝送システムであって、前記第１のノードは、前記第１の信号伝送路から信号を受信する信号受信手段と、前記受信された信号を第１の値および第２の値のいずれかに識別する信号識別手段とを有し、前記第２のノードは、前記受信された信号が所定の期間内に前記第１の値となる割合を示すマーク率の調整をする調整用信号を、前記第１の信号伝送路に対して出力する第１の調整用信号出力手段を有し、前記第３のノードは、前記第１の信号伝送路に対して、前記伝送対象信号を出力する第１の伝送対象信号出力手段を有する。
【０００７】
好適には、前記第１のノードにおいて、前記信号識別手段は、所定の閾値と、前記第１の信号伝送路から受信された信号の値とを比較して、前記受信された信号が示す値を識別し、前記第２のノードにおいて、前記第１の調整用信号出力手段は、前記第１の信号伝送路から受信される信号の前記マーク率を、所定の範囲内の値とする前記調整用信号を出力する。
【０００８】
好適には、前記第１のノードと、前記第２のノードおよび第３のノードとの間で、信号伝送用の伝送フレームに同期した信号を伝送する第２の信号伝送路をさらに有し、前記第１のノード、前記第２のノードおよび前記第３のノードは、複数のビットを、前記伝送フレームごとに多重化して、前記第２の信号伝送路を介して伝送し、前記第１の調整用信号出力手段は、前記第１の信号伝送路から受信される信号の前記伝送フレームごとの前記マーク率を、所定の範囲内の値とする前記調整用信号を出力する。
【０００９】
好適には、前記第１のノードの前記信号受信手段は、前記第１の信号伝送路から前記調整用信号を含む信号を受信し、前記受信された調整用信号を含む信号から、前記受信された信号が示す値の識別に用いられる識別用信号を生成する識別用信号生成手段をさらに有し、前記第１の前記信号識別手段は、前記生成された識別用信号を用いて、前記信号が示す値を識別する。
【００１０】
好適には、前記第２のノードは、前記第１の信号伝送路に対して、前記伝送対象信号を出力する第２の伝送対象信号出力手段をさらに有する。
【００１１】
好適には、前記第２のノードは、前記第１の信号伝送路の前記伝送フレームにおいて、割り当てられる期間に前期調整用信号を出力し、前記第２のノードまたは前記第３のノードは、ぞれぞれ前記第２の伝送対象信号出力手段または前記第１の伝送対象信号出力手段から、前記第１の信号伝送路の前記伝送フレームにおいて、割り当てられる期間に前記伝送対象信号を出力する。
【００１２】
好適には、前記調整用信号は、前記第１の値または前記第２の値をとり、前記伝送対象信号は、前記第１の値または前期第２の値をとり、前記第１の調整用信号出力手段は、前記伝送フレームの半分未満となる期間に前記第１の信号伝送路に対して、前記第１の値の調整用信号を出力し、前記第１の伝送対象信号出力手段または前記第２の伝送対象信号出力手段は、前記調整用信号が前記第１の値をとる期間に加えて、前記第１の値をとる期間が前記伝送フレームの半分の期間を超えるように、前記第１の信号伝送路に対して、前記第１の値の伝送対象信号を出力する。
【００１３】
好適には、前記第１のノード、前記第２のノードおよび前記第３のノードはクロック信号に同期して、前記複数のビットを前記伝送フレームごとに多重化し、前記第２のノードの前記第１の調整用信号出力手段が、前記第１の信号伝送路の前記伝送フレームに対して、前記第１の値の調整用信号を出力する期間と、前記第２のノードまたは前記第３のノードが、ぞれぞれ前記第２の伝送対象信号出力手段または前記第１の伝送対象信号出力手段から、前記第１の信号伝送路の前記伝送フレームに対して、前記第１の値の伝送対象信号を出力する期間との間に、前記第２のノードおよび前記第３のノードは、前記第１の信号伝送路の前記伝送フレームに対して、前記第２の値を１ビット以上連続して出力する。
【００１４】
好適には、前記第２のノードおよび前記第３のノードは、前記第１の信号伝送路の前記伝送フレームにおいて、前記伝送フレームの最初と最後の少なくともいずれかに割り当てられる１ビット以上に対して前記第２の値を出力する。
【００１５】
好適には、前記第１の伝送対象信号出力手段または前記第２の伝送対象信号出力手段は、　２ビット以上の連続する伝送対象信号を、前記第１の信号伝送路に対して出力し、前記第１のノードは、前記伝送対象信号の２ビット目以降に、前記伝送対象信号の値を取り込む。
【００１６】
好適には、前記第２のノードは、前記調整用信号を出力するか否かの設定を受ける第１の調整用信号出力設定手段をさらに有し、前記第３のノードは、前記第１の信号伝送路に対して、前記調整用信号を出力する第２の調整用信号出力手段と、前記調整用信号を出力するか否かの設定を受ける第２の調整用信号出力設定手段とをさらに有し、前記第２のノードおよび前記第３のノードのいずれかが、前記調整用信号を出力するか否かの設定に応じて、前記調整用信号を前記第１の信号伝送路に対して出力する。
【００１７】
好適には、前記第１の信号伝送路は、光学的に信号を伝送する。
【００１８】
好適には、前記第１の信号伝送路および前記第２の信号伝送路は、光学的に信号を伝送する。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
【００２０】
［信号伝送システム１］
図１は、本発明にかかる信号伝送システム１の構成を示す図である。
図１に示すように、信号伝送システム１は、光バス２、フレーム信号発生回路３、マスタノード４（Ｘ；第１のノード）、スレーブノード５（Ｙ；第２のノード）およびＮ個のスレーブノード６−１〜６−Ｎ（スレーブノードＺ＃１〜スレーブノードＺ＃Ｎ；Ｎは整数；第３のノード）から構成される。
光バス２は、例えば、フレーム信号発生回路３から各ノードに対してフレーム信号ＦＲを伝送する光伝送路２０と、マスタノード４、スレーブノード５およびＮ個のスレーブノード６−１〜６−Ｎの間で信号を伝送するリクエスト信号ＲＥＱ用の光伝送路２２、アドレス信号ＡＤＤ用の光伝送路２４、データ信号ＤＡＴＡ用の光伝送路２６およびアクノリッジ信号ＡＣＫ＋Ｅ用の光伝送路２８とを含む。
【００２１】
図２は、図１に示した信号伝送システム１において、スレーブノードＺの数を３（Ｎ＝３）とした場合の具体例を示す図である。
なお、以下、説明を具体化し、発明の理解を容易にするために、図２に示すように、信号伝送システム１が３個（Ｎ＝３）のスレーブノードＺ（＃１〜＃３）６−１〜６−３を含む場合を具体例として説明する。
信号伝送システム１は、例えば、マスタノード４、スレーブノード５およびスレーブノード６−１〜６−３を、光バス２を介して接続したシステムであって、マスタノード４と、スレーブノード５およびスレーブノード６−１〜６−３との間で、ハンドシェイクによる通信方式によって光バス２を介して信号をやり取りし、例えば、数値計算、データの入出力などの処理を行なう。
【００２２】
［フレーム信号発生回路３］
図３は、図２に示したフレーム信号発生回路３の構成を示す図である。
図４（Ａ）〜（Ｅ）は、それぞれ図２に示したフレーム信号発生回路３が発生するクロック信号ＣＬＫおよびフレーム信号ＦＲ、光伝送路２４上のアドレス信号ＡＤＤ、光伝送路２６上のデータ信号ＤＡＴＡおよび光伝送路２８上のアクノリッジ信号ＡＣＫ＋Ｅ（図１４および図２２を用いて後述）の、１フレームにおける伝送信号を示す図である。
図３に示すように、フレーム信号発生回路３は、クロック発生回路３０、分周回路３２、送信回路３４および電気・光学信号変換回路（ＥＯ変換回路）３６から構成される。
【００２３】
フレーム信号発生回路３のクロック発生回路３０は、図４（Ｃ），（Ｄ）に示す光伝送路２４，２６上の信号に同期する図４（Ａ）のクロック信号ＣＬＫを生成し、分周回路３２に対して出力する。
分周回路３２は、クロック発生回路３０から入力されるクロック信号ＣＬＫを１０分周し、光伝送路２４，２６上で伝送される１０ビットの伝送信号Ａ０〜Ａ９，Ｄ０〜Ｄ９（図４（Ｃ），（Ｄ））の伝送フレームに同期する、図４（Ｂ）に示したフレーム信号ＦＲを生成して、送信回路３４に対して出力する。
送信回路３４は、分周回路３２から入力されるフレーム信号ＦＲを電流信号に変換し、ＥＯ変換回路３６に対して出力する。
ＥＯ変換回路３６は、電気信号を光学信号に変換するレーザダイオード（ＬＤ；図示せず）などから構成され、送信回路３４から入力される電流信号を光学信号に変換し、光学的なフレーム信号ＦＲとして、光伝送路２０（図２）を介してマスタノード４、スレーブノード５およびスレーブノード６−１〜６−３に対して供給する。
【００２４】
［マスタノード４］
図５は、図２に示したマスタノード４の構成を示す図である。
図５に示すように、マスタノード４は、例えば、クロック再生回路７、マスタＣＰＵ４０およびバスインターフェイス（バスＩＦ）部８から構成される。
バスＩＦ部８は、光伝送路２２とのインターフェイス用のバスＩＦ８０（Ａ）、光伝送路２４とのインターフェイス用のバスＩＦ８２（Ｂ）、光伝送路２６とのインターフェイス用のバスＩＦ８４（Ｃ）および光伝送路２８とのインターフェイス用のバスＩＦ８６（Ｄ）から構成される。
【００２５】
［マスタノード４の概要］
例えば、マスタノード４は、正論理で信号を入出力するように構成され、伝送信号の論理値１に対応して強度Ｈ（＝１）の光学信号を光バス２（光伝送路２２，２４，２６のいずれかの）上に出力し、論理値０に対応して強度Ｌ（＝０）の光学信号を光バス２上に出力すると、光学信号の強度が、ＨまたはＬのいずれかの値（２値信号）をとる。
【００２６】
一般に、伝送されてきた光学信号から値を識別するためには、光学信号を電圧信号に変換し、この電圧信号の平均値を取って閾値として用い、電圧信号の電圧が閾値より高い場合に論理値１、低い場合に論理値０と識別する方法がとられる。
この閾値の最適値は、２値信号の識別のためには、強度Ｈの光学信号から得られる電圧Ｈと、強度０の光学信号に対応する電圧０の中間値、電圧０．５×Ｈであり、閾値がこの電圧から著しく偏ると、ノイズの影響等でデータの識別が不可能になる。
【００２７】
マスタノード４は、このような不具合に対応するために、上記閾値を電圧０．５×Ｈに近づけるようにする。例えば、伝送しようとする信号であるアドレス信号ＡＤＤまたはデータ信号ＤＡＴＡに対して、８Ｂ１０Ｂ変換等の符号化を行う。
以下、記述の簡略化のために、このように符号を付したり、信号を追加したりすることにより、閾値を適切な範囲に保つ処理を、電気的な信号伝送になぞらえて「ＤＣバランスをとる」とも記載する。
【００２８】
［クロック再生回路７］
図６は、図５に示した、クロック再生回路７の構成を示す図である。
図７は、図６に示した受信回路７２の構成を示す図である。
図６に示すように、クロック再生回路７は、光・電気信号変換回路（ＯＥ変換回路）７０、受信回路７２および周波数てい（逓）倍回路７４から構成される。図７に示すように、受信回路７２は、Ｉ−Ｖ変換回路７２０、閾値発生回路７２２および比較回路７２４から構成される。
【００２９】
ＯＥ変換回路７０（図６）は、光学信号を電気信号に変換するフォトダイオードなどから構成され、光伝送路２０を介して光学的に伝送されてきたフレーム信号ＦＲを電流信号Ｉに変換し、受信回路７２に対して出力する。
【００３０】
受信回路７２のＩ−Ｖ変換回路７２０（図７）は、ＯＥ変換回路７０から入力されたフレーム信号ＦＲの電流信号Ｉを電圧信号Ｖに変換し、閾値発生回路７２２および比較回路７２４に対して出力する。
【００３１】
閾値発生回路７２２（図７）は、Ｉ−Ｖ変換回路７２０から入力されたフレーム信号ＦＲの電圧信号Ｖの平均電圧値を求め、閾値Ｖｔｈとして比較回路７２４に対して出力する。
【００３２】
比較回路７２４（図７）は、閾値発生回路７２２から入力された閾値Ｖｔｈと、Ｉ−Ｖ変換回路７２０から入力されたフレーム信号ＦＲの電圧信号Ｖとを比較し、電圧信号Ｖの電圧が閾値Ｖｔｈより高くなる部分を論理値１に識別し、電圧信号Ｖの電圧が閾値Ｖｔｈより低い部分を論理値０に識別して、デジタル形式のフレーム信号ＦＲ（図４（Ｂ））として周波数てい倍回路７４と、マスタノード４の各構成部分（図５）に対して出力する。
以下、記述の簡略化のために、受信回路７２において、Ｉ−Ｖ変換回路７２０、閾値発生回路７２２および比較回路７２４が上記の受信処理を行なうことを、「発生させた閾値と比較して受信する」とも記載する。
【００３３】
周波数てい倍回路７４（図６）は、例えば、ＰＬＬ制御の発信回路などから構成され、受信回路７２から入力されたフレーム信号を１０てい倍し、図４（Ａ）に示したクロック信号ＣＬＫを再生して、マスタノード４の各構成部分（図５）に対して出力する。
【００３４】
［マスタＣＰＵ４０］
マスタＣＰＵ４０（図５）は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、バスＩＦ部８のバスＩＦ８０、バスＩＦ８２、バスＩＦ８４およびバスＩＦ８６との通信を制御する。
マスタノード４からスレーブノード５またはスレーブノード６−１〜６−３のいずれかに対して、例えば、ハンドシェイク方式によりデータを送信（図２１および図２２を用いて後述）する場合、マスタＣＰＵ４０は、バスＩＦ８０を介してリクエスト信号ＲＥＱを各スレーブノードに対して出力し、バスＩＦ８２を介してアドレス信号ＡＤＤ（８）を出力することにより、データを受信すべきスレーブノードを指定する。
マスタＣＰＵ４０は、アドレス信号ＡＤＤ（８）により指定されたスレーブノードから、バスＩＦ８６を介してアクノリッジ信号ＡＣＫを受信すると、バスＩＦ８４を介してデータ信号ＤＡＴＡ（８）を指定したスレーブノードに対して送信する。
【００３５】
［バスＩＦ８０］
図８は、図５に示したバスＩＦ８０の構成を示す図である。
なお、図８に示したバスＩＦ８０の構成部分のうち、図３に示したフレーム信号発生回路３の構成要素と実質的に同じものには、同じ符号を付してある。
図８に示すように、バスＩＦ８０は、送信タイミング制御回路８００、送信回路３４（図３）およびＥＯ変換回路３６から構成される。
【００３６】
［送信タイミング制御回路８００］
送信タイミング制御回路８００は、クロック再生回路から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、マスタＣＰＵ４０より入力されるリクエスト信号ＲＥＱの送信タイミングを制御して、リクエスト信号ＲＥＱを電圧信号Ｖとして送信回路３４に対して出力する。
【００３７】
［バスＩＦ８２，８４］
図９は、図５に示したバスＩＦ８２，８４の構成を示す図である。
なお、図９に示したバスＩＦ８２，８４の構成部分のうち、フレーム信号発生回路３（図３）、クロック再生回路７（図６）および受信回路７２（図７）に示した構成要素と実質的に同じものには、同じ符号を付してある。
図９に示すように、バスＩＦ８２，８４は、送信部８２０、受信部８３０およびノードバス８２２から構成される。
送信部８２０は、符号付加回路８２４、１０入力パラレル／シリアル変換回路（Ｐ／Ｓ回路）８２６、送信回路３４（図３）およびＥＯ変換回路３６から構成される。
受信部８３０は、ＯＥ変換回路７０（図６）、受信回路７２（図７）、１０出力シリアル／パラレル変換回路（Ｓ／Ｐ回路）８３２および符号除去回路８３４から構成される。
【００３８】
［ノードバス８２２］
ノードバス８２２は、送信部８２０および受信部８３０に共通なノード内のバスである。
マスタＣＰＵ４０からバスＩＦ８２，８４に対して、ぞれぞれ入力されるアドレス信号ＡＤＤ（８）またはデータ信号ＤＡＴＡ（８）は、マスタＣＰＵ４０からノードバス８２２を介して符号付加回路８２４へ伝送される。
バスＩＦ８２またはバスＩＦ８４からマスタＣＰＵ４０に対して、それぞれ出力されるアドレス信号ＡＤＤ（８）またはデータ信号ＤＡＴＡ（８）は、符号除去回路８３４からノードバス８２２を介してマスタＣＰＵ４０へ伝送される。
【００３９】
［符号付加回路８２４］
符号付加回路８２４は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、マスタＣＰＵ４０からノードバス８２４を介して入力される８ビットのアドレス信号ＡＤＤ（８）またはデータ信号ＤＡＴＡ（８）に対して８ビット１０ビット変換を行い、Ｐ／Ｓ回路８２６に対して出力する。
【００４０】
［Ｐ／Ｓ回路８２６］
Ｐ／Ｓ回路８２６は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、符号付加回路８２４から入力された１０ビットパラレル形式の伝送信号をシリアル形式の伝送信号に変換し、電圧信号Ｖとして送信回路３４に対して出力する。
Ｐ／Ｓ回路８２６から出力されるアドレス信号ＡＤＤおよびデータ信号ＤＡＴＡは、それぞれ図４（Ｃ）および図４（Ｄ）に示される。
【００４１】
［Ｓ／Ｐ回路８３２］
Ｓ／Ｐ回路８３２は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、受信回路７２から入力されたシリアル形式の伝送信号を１０ビットパラレル形式の伝送信号に変換し、符号除去回路８３４に対して出力する。
【００４２】
［符号除去回路８３４］
符号除去回路８３４は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、Ｓ／Ｐ回路８３２から入力された１０ビットパラレル形式の伝送信号から符号を除去し、８ビットのアドレス信号ＡＤＤ（８）またはデータ信号ＤＡＴＡ（８）に変換し、ノードバス８２２を介して、マスタＣＰＵ４０に対して出力する。
【００４３】
［バスＩＦ８６］
図１０は、図５に示したバスＩＦ８６の構成を示す図である。
なお、図１０に示したバスＩＦ８６の構成部分のうち、クロック再生回路７（図６）および受信回路７２（図７）に示した構成要素と実質的に同じものには、同じ符号を付してある。
図１０に示すように、バスＩＦ８６は、ＯＥ変換回路７０（図６）、受信回路７２（図７）および受信タイミング制御回路８６０から構成される。
【００４４】
［受信タイミング制御回路８６０］
受信タイミング制御回路８６０は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、受信回路７２から入力される電圧信号Ｖの受信タイミングを制御して、光伝送路２８を介して伝送されるアクノリッジ信号ＡＣＫの、２ビット目以降をラッチして認識し（図１４を参照して後述）、マスタＣＰＵ４０に対してアクノリッジ信号ＡＣＫを受信したことを通知する。
【００４５】
［スレーブノード５］
図１１は、図２に示したスレーブノード５の構成を示す図である。
なお、図１１に示したスレーブノード５の構成部分のうち、マスタノード４（図５）に示した構成要素と実質的に同じものには、同じ符号を付してある。
図１１に示すように、スレーブノード５は、クロック再生回路７（図６）、スレーブＣＰＵａ５０およびバスＩＦ部９から構成される。
バスＩＦ部９は、光伝送路２２とのインターフェイス用のバスＩＦ９０（Ａａ）、バスＩＦ８２（（Ｂ）：図９）、バスＩＦ８４（Ｃ）および光伝送路２８とのインターフェイス用のバスＩＦ９２（Ｄａ）から構成される。
【００４６】
［スレーブＣＰＵａ５０］
図１１に示すように、スレーブＣＰＵａ５０は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、バスＩＦ部９の、バスＩＦ９０、バスＩＦ８２、バスＩＦ８４およびバスＩＦ９２との通信を制御する。
また、スレーブＣＰＵａ５０は、バスＩＦ９０を介してリクエスト信号ＲＥＱを受信し、バスＩＦ９２に対して調整制御信号ＣＯＮＴおよびアクノリッジ信号ＡＣＫを出力し、バスＩＦ８２およびバスＩＦ８４との間で、それぞれアドレス信号ＡＤＤ（８）およびデータ信号ＤＡＴＡ（８）を入出力する。
【００４７】
［バスＩＦ９０］
図１２は、図１１に示したバスＩＦ９０の構成を示す図である。
図１２に示すように、バスＩＦ９０は、ＯＥ変換回路７０（図６）、受信回路７２（図７）、ＲＥＱタイミング制御回路９００から構成される。
【００４８】
［ＲＥＱタイミング制御回路９００］
ＲＥＱタイミング制御回路９００は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、受信回路７２（図７）から入力されるリクエスト信号ＲＥＱの受信タイミングを制御して、スレーブＣＰＵａ５０に対して出力する。
【００４９】
［バスＩＦ９２］
図１３は、図１１に示したバスＩＦ９２の構成を示す図である。
図１３に示すように、バスＩＦ９２は、調整信号生成回路９２２、２入力パラレル／シリアル変換回路（Ｐ／Ｓ回路）９２４、送信回路３４（図３）およびＥＯ変換回路３６から構成される。
【００５０】
［調整信号生成回路９２２］
調整信号生成回路９２２は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、スレーブＣＰＵａ５０から調整制御信号ＣＯＮＴ（図２２（Ｂ）を用いて後述）の入力が有る場合には調整信号Ｅ（図４（Ｅ）参照）を生成し、同一伝送フレーム内の割り当てられた期間にＰ／Ｓ回路９２４に対して出力する。
【００５１】
［Ｐ／Ｓ回路９２４］
Ｐ／Ｓ回路９２４は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、調整信号生成回路９２２が出力する調整信号Ｅ（図４（Ｅ）参照）と、スレーブＣＰＵａ５０が出力するアクノリッジ信号ＡＣＫ（図４（Ｅ）、図２１および図２２を用いて後述）とをパラレルに入力され、調整信号Ｅとアクノリッジ信号ＡＣＫとをシリアル形式の伝送信号に変換し、電圧信号Ｖとして送信回路３４（図３参照）に対して出力する。
【００５２】
［調整信号Ｅとアクノリッジ信号ＡＣＫ］
以下、Ｐ／Ｓ回路９２４から出力される、１つの伝送フレーム内の調整信号Ｅとアクノリッジ信号ＡＣＫについて説明する。
図４（Ａ），（Ｂ），（Ｅ）に示すように、調整信号Ｅおよびアクノリッジ信号ＡＣＫは、クロック信号ＣＬＫおよびフレーム信号ＦＲに同期し、それぞれ時間的な割り当てによって配置され、組み合わせの信号として伝送される。（図２２を参照して後述）
調整信号Ｅおよびアクノリッジ信号ＡＣＫの割り当てられる期間は、例えば、調整信号Ｅに対して４ビット相当であり、アクノリッジ信号ＡＣＫに対して２ビット相当である。
【００５３】
アクノリッジ信号ＡＣＫは、マスタノード４との間で信号を送受するスレーブノード５またはスレーブノード６−１〜６−３のいずれかからのみ出力される。
伝送される信号が正論理である場合、光伝送路２８の１つの伝送フレームにおいては、アクノリッジ信号ＡＣＫが出力された伝送フレームは、４ビットの調整信号Ｅおよび２ビットのアクノリッジ信号ＡＣＫが含まれ、それぞれを合わせた６ビットの信号によって論理値１の割合を示すマーク率が６０％とされる。
アクノリッジ信号ＡＣＫが出力されない伝送フレームは、４ビットの調整信号Ｅのみにより、マーク率が４０％とされる。
このように、光伝送路２８上の１つの伝送フレームにおけるマーク率は、６０％または４０％のいずれかの値となる。
【００５４】
アクノリッジ信号ＡＣＫの割り当てられる期間は、マスタノード４がアクノリッジ信号ＡＣＫを認識するタイミングに応じて設定される。
図１４（Ａ）〜（Ｃ）はそれぞれ、１つの伝送フレームにおいて、マスタノード４がアクノリッジ信号ＡＣＫを認識するタイミングを矢印で示す図である。
【００５５】
図１４（Ａ）に示すように、アクノリッジ信号ＡＣＫを含む伝送フレームの信号波形が、理想的で遅延等が無い場合、アクノリッジ信号の１ビット目においてマスタノード４は、例えば、ラッチしてアクノリッジ信号ＡＣＫを認識することができる。
ところが、図１４（Ｂ）に示すように、アクノリッジ信号ＡＣＫを含む伝送フレームの信号において、遅延等により信号の立ち上がりがなまることが考えられる。立ち上がりがなまったアクノリッジ信号ＡＣＫの１ビット目では、マスタノード４は、セットアップ時間の不足などによりアクノリッジ信号ＡＣＫを誤って認識することが考えられる。
よって、図１４（Ｃ）に示すように、アクノリッジ信号ＡＣＫを含む伝送フレームの信号において、マスタノード４は、アクノリッジ信号ＡＣＫの２ビット目で認識することにより、アクノリッジ信号ＡＣＫを確実に取り込むことができる。
【００５６】
アクノリッジ信号ＡＣＫは、確実に伝送されるために連続した値で２ビット出力される。
アクノリッジ信号ＡＣＫが２ビット以上連続して同じ値を示す場合、マスタノード４は、２ビット目以降のビットによりアクノリッジ信号ＡＣＫを認識することも考えられる。
【００５７】
次に、Ｐ／Ｓ回路９２４から出力される調整信号Ｅおよびアクノリッジ信号ＡＣＫの、伝送フレームに対する配置について説明する。
図１５は、調整信号Ｅおよびアクノリッジ信号ＡＣＫの、伝送フレームに対する配置を示す図であって、（Ａ）は、１つの伝送フレームに対する信号配置の例を示す図であり、（Ｂ）は、２つの伝送フレーム間における信号配置の例を示す図である。
【００５８】
図１５（Ａ）に示すように、１つの伝送フレームにおいて、調整信号Ｅとアクノリッジ信号ＡＣＫが時間的に近い位置に配置されると、伝送における遅延等により、それぞれの信号が重なることが考えられる。
そこで、調整信号Ｅとアクノリッジ信号ＡＣＫがそれぞれ別のノードから送信される場合において、それぞれの信号が伝送フレームに配置される間に少なくとも１ビット分の時間的な間隔を開けることにより、調整信号Ｅとアクノリッジ信号ＡＣＫのタイミングのずれによる同時発光を防止し、受信回路の許容光量を超えないようにすることができる。
図４（Ｅ）に示すように、例えば、調整信号Ｅとアクノリッジ信号ＡＣＫの間に、論理値０の値を１ビット以上配置することにより、それぞれの信号が重なることを防止し、２ビット以上配置することにより遅延等に対するマージンを大きくする。
【００５９】
また、図１５（Ｂ）に示すように、１つの伝送フレームの終わりの信号と次の伝送フレームの最初の信号が、時間的に近い位置に配置されると、伝送における遅延等により、それぞれの信号が重なることが考えられる。
そこで、図４（Ｅ）に示すように、例えば、それぞれの伝送フレーム内の最初と最後のいずれかに、論理値０の値を１ビット以上配置することにより、それぞれの信号が重なることを防止する。
【００６０】
［スレーブノード６−１〜６−３］
図１６は、図２に示したスレーブノード６の構成を示す図である。
なお、図１６に示したスレーブノード６の構成部分のうち、スレーブノード５（図１１）に示した構成要素と実質的に同じものには、同じ符号を付してある。以下、スレーブノード６−１〜６−３など複数ある構成部分の、いずれかを特定せずに示す場合には、単に「スレーブノード６」などとも略記する。
図１６に示すように、スレーブノード６は、クロック再生回路７（図６）、スレーブＣＰＵｂ５２およびバスＩＦ部１０から構成される。
バスＩＦ部１０は、光伝送路２２，２４，２６，２８のそれぞれに対応して設けられるバスＩＦ９０（図１１）、バスＩＦ８２、バスＩＦ８４および光伝送路２８とのインターフェイス用のバスＩＦ１００（Ｄｂ）から構成される。
【００６１】
［スレーブＣＰＵｂ５２］
図１６に示すように、スレーブＣＰＵｂ５２は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、バスＩＦ部１０のバスＩＦ９０、バスＩＦ８２、バスＩＦ８４およびバスＩＦ１００との通信を制御する。
また、スレーブＣＰＵｂ５２は、バスＩＦ９０からリクエスト信号ＲＥＱを入力され、バスＩＦ１００に対してアクノリッジ信号ＡＣＫを出力し、バスＩＦ８２およびバスＩＦ８４との間で、それぞれアドレス信号ＡＤＤ（８）およびデータ信号ＤＡＴＡ（８）を入出力する。
【００６２】
［バスＩＦ１００］
図１７は、図１６に示したバスＩＦ１００の構成を示す図である。
図１７に示すように、バスＩＦ１００は、ＡＣＫ信号制御回路１１０、送信回路３４（図３）およびＥＯ変換回路３６から構成される。
【００６３】
［ＡＣＫ信号制御回路１１０］
ＡＣＫ信号制御回路１１０は、クロック再生回路７から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、スレーブＣＰＵｂ５２より入力されるアクノリッジ信号ＡＣＫの送信タイミングを制御して、アクノリッジ信号ＡＣＫを電圧信号Ｖとして送信回路３４へ出力する。
【００６４】
［光バス２］
図１８は、図２に示した光バス２の構成を示す図であって、（Ａ）は光バス２の上面図であり、（Ｂ）は光バス２の側面図である。
図１９は、図１８に示した光伝送路２８の構成を示す図であって、（Ａ）は、図１８に示した光伝送路２８の斜視図であり、（Ｂ）は、（Ａ）に示した光伝送路２８の側面図である。
図２０は、図１８に示した光伝送路２０の構成を示す図であって、（Ａ）は、図１８に示した光伝送路２０の斜視図であって、（Ｂ）は、（Ａ）に示した光伝送路２０の側面図である。
【００６５】
図１８（Ａ），（Ｂ）に示すように、光バス２は、光配線基板１８に、光伝送路２０，２２，２４，２６，２８が埋め込まれた構成をとり、マスタノード４、スレーブノード５、スレーブノード６−１〜６−３は、光バス２の反射面２０４−１〜２０４−５（図１８（Ｂ）、図１９（Ａ）および図２０（Ａ）を参照して後述する）との間で光学信号を入出力可能な位置に配設され、光配線基板１８の電気回路１６との間で電気的な信号を入出力する。
【００６６】
光学信号は、ＯＥ変換回路７０を含むＯＥ変換部１２と、ＥＯ変換回路３６を含むＥＯ変換部１４とにより入出力される。
例えば、マスタノード４から光伝送路２２に対する出力には、ＥＯ変換部１４のみ配置することができ、光伝送路２８からマスタノード４に対する伝送には、ＯＥ変換部１２のみ配置することができる。
【００６７】
光伝送路２２，２４，２６，２８は、以下、「４つの光伝送路」とも記載し、マスタノード４、スレーブノード５およびスレーブノード６−１〜６−３は、以下、「５つのノード」とも記載する。
４つの光伝送路は、例えば、図１９（Ａ）に示す形状に形成されたシート状の透光性媒体であって、その一端には反射面２００が設けられている。
透光性媒体の材料には、ポリメチルメタクリレート、ポリカーボネイト、アモルファスポリオレフィンのようなプラスチック材料または無機ガラス等を用いることができる。
４つの光伝送路には、さらに、５つのノード（図１８等）である基板の光学信号入出力部（ＯＥ変換部１２およびＥＯ変換部１４）と対向する位置に、これらの基板からの光学信号を反射して、これらの基板に導く反射部２０４−１〜２０４−５が設けられている。
例えば光伝送路２４は、マスタノード４のＥＯ変換部１４から入力された光学信号を他のノードに対して伝送し、反対に、他のノードから伝送されてきた光学信号をマスタノード４のＯＥ変換部１２に導く。
【００６８】
［光伝送路２０］
光伝送路２０は、例えば、図２０（Ａ），（Ｂ）に示すように、４つの光伝送路と同様な形状（図１９（Ａ））に形成されたシート状のポリメチルメタクリレートであって、フレーム信号発生回路３（図２および図１８等）の基板から入力されるフレーム信号を反射する傾斜した反射面２０２が設けられている。
光伝送路２０には、さらに、４つの光伝送路と同様に、５つのノードの基板のＯＥ変換部１２と対向する位置に、フレーム信号発生回路３の基板からの光学的なフレーム信号ＦＲを反射して、これらの基板にクロック再生回路７に導く反射部２０４−１〜２０４−５が設けられている。
光伝送路２０は、フレーム信号発生回路３から入力された光学的なフレーム信号ＦＲを、５つのノードのクロック再生回路７に対して伝送する。
【００６９】
［信号伝送システムの通信シーケンス］
以下、図２に示した信号伝送システムの通信シーケンスを説明する。
図２１は、図２に示した信号伝送システムの、ハンドシェイク方式による通信シーケンス（Ｓ１０）を示す図である。
図２２は、マスタノード４、スレーブノード５およびスレーブノード６の信号波形と動作を示す図であって、（Ａ）はマスタノード４の信号波形と動作を示し、（Ｂ）はスレーブノード５の信号波形と動作を示し、（Ｃ）はスレーブノード６の信号波形と動作を示す図である。
【００７０】
［スレーブノード５，６−１〜６−３のＤＡＴＡ受信］
以下、スレーブノード５，６−１〜６−３のいずれかが、ハンドシェイク方式の通信によってデータ信号ＤＡＴＡの受信をする通信シーケンスの説明する。
図２１に示すように、フレーム信号発生回路３は、ノード間の信号伝送を同期させるために、各ノードに対し、フレーム信号ＦＲを継続して伝送する（Ｓ５０；図２２（Ａ）〜（Ｃ）フレーム信号ＦＲ）。
マスタノード４は、スレーブノード５，６−１，６−２，６−３に対して送信するデータがある場合には、リクエスト信号ＲＥＱおよびアドレス信号ＡＤＤを送信する（Ｓ１００，１０２；図２２（Ａ））。
アドレス信号ＡＤＤのアドレス値がスレーブノード５を指定する場合に、スレーブノード５は、調整信号Ｅと組み合わせたアクノリッジ信号ＡＣＫ＋Ｅを、マスタノード４に対して返信する（Ｓ１０４；図２２（Ｂ））。
マスタノード４は、調整信号Ｅと組み合わせたアクノリッジ信号ＡＣＫ＋Ｅを受信すると、データ信号ＤＡＴＡをスレーブノード５に対して送信する（Ｓ１０６；図２２（Ａ））。
【００７１】
スレーブノード６−１〜６−３は、マスタノード４からリクエスト信号ＲＥＱとともに送信されるアドレス信号ＡＤＤのアドレス値によって指定されると（Ｓ２００，２０２，３００，３０２，４００，４０２；図２２（Ａ））、スレーブノード５から返信される調整信号Ｅ（Ｓ２０４，３０４，４０４；図２２（Ｂ））に合わせて、それぞれアクノリッジ信号ＡＣＫをマスタノード４に対して返信する（Ｓ２０６，３０６，４０６；図２２（Ｃ））。
マスタノード４は、アクノリッジ信号ＡＣＫを受信すると、それぞれスレーブノード６−１〜６−３に対してデータ信号ＤＡＴＡを送信する（Ｓ２０８，３０８，４０８；図２２（Ａ））。
【００７２】
［信号伝送システムの動作と信号波形］
以下、図２に示した信号伝送システムの動作と信号波形を説明する。
図２２（Ａ）〜（Ｃ）に示すように、マスタノード４、スレーブノード５およびスレーブノード６−１〜６−３は、フレーム信号発生回路３から受信したフレーム信号ＦＲと、クロック再生回路７で再生したクロック信号ＣＬＫに同期して動作する。
【００７３】
［リクエスト信号ＲＥＱの伝送］
図２２（Ａ）に示すように、マスタノード４は、例えば、１つの伝送フレームにおける２番目のクロック信号ＣＬＫの立ち上がりによって、光強度Ｈが５ビット連続する信号を同一の伝送フレーム内にリクエスト信号ＲＥＱとして形成し送信する。
図２２（Ａ）に示されるリクエスト信号ＲＥＱは、各スレーブノードに対して共通の信号である。
【００７４】
［アドレス信号ＡＤＤの伝送］
図２２（Ａ）に示されるアドレス信号ＡＤＤは、各スレーブノードに対して共通の信号として送信され、各スレーブノードのいずれかを指定する。
図２２（Ａ），（Ｂ）に示すように、スレーブノード５は、マスタノード４から送信されたアドレス信号ＡＤＤのアドレス値がスレーブノード５を指定し、マスタノード４からのデータ受信が可能な場合に、上記リクエスト信号ＲＥＱおよびアドレス信号ＡＤＤに基づいて、アクノリッジ信号ＡＣＫをフレーム内の割り当てられた期間に、Ｐ／Ｓ回路９２４に対して出力する（図２２（Ｂ）：アクノリッジ信号ＡＣＫ）。
【００７５】
［調整信号Ｅとアクノリッジ信号ＡＣＫの伝送］
スレーブノード５の調整信号生成回路９２２は、スレーブＣＰＵａ５０から調整制御信号ＣＯＮＴの入力がある場合においては、マスタノード４から送信されるアドレス信号ＡＤＤのアドレス値によらず、例えば、調整制御信号ＣＯＮＴの伝送フレーム内での１つ目の立ち上がりによって、光強度Ｈが４ビット連続する調整信号Ｅを生成し、アクノリッジ信号ＡＣＫと同一伝送フレーム内の割り当てられた期間に、Ｐ／Ｓ回路９２４に対して調整信号Ｅを出力する（図２２（Ｂ）：調整信号Ｅ）。
【００７６】
アクノリッジ信号ＡＣＫおよび調整信号Ｅ（ＡＣＫ＋Ｅ）は、調整信号生成回路９２２（図１３）から入力された調整信号Ｅと、スレーブＣＰＵａ５０（図１１）から入力されたアクノリッジ信号ＡＣＫとを、Ｐ／Ｓ回路９２４においてシリアル化することによりノード内で形成される。（図２２（Ｂ）：ＡＣＫ＋Ｅ）
【００７７】
［データ信号ＤＡＴＡの伝送］
図２２（Ａ）に示すように、データ信号ＤＡＴＡが送信される伝送フレームは、マスタノード４におけるＳ１０２の次の伝送フレームである。
そして、アクノリッジ信号を出力したスレーブノード５は、光伝送路２６を介して、マスタノード４から送信されるデータ信号ＤＡＴＡを受信する。
【００７８】
［スレーブノード６−１〜６−３のデータ信号受信］
次に、アドレス信号の値が、スレーブノード６−１〜６−３のいずれかを指定する場合について説明する。
【００７９】
スレーブノード６−１〜６−３のいずれかは、リクエスト信号ＲＥＱとともに送信されたアドレス信号ＡＤＤのアドレス値によって指定され、マスタノード４からのデータの受信が可能な場合には、上記リクエスト信号ＲＥＱおよびアドレス信号ＡＤＤに基づいて、アクノリッジ信号ＡＣＫのみを光伝送路２８に対して出力する。（図２２（Ｃ）：アクノリッジ信号ＡＣＫ）
【００８０】
［調整信号Ｅとアクノリッジ信号ＡＣＫの伝送］
スレーブノード５から光伝送路２８（図２）に対して出力された調整信号Ｅ、およびスレーブノード６−１〜６−３のいずれかから光伝送路２８に対して出力されたアクノリッジ信号ＡＣＫは、光伝送路２８上でフレーム信号ＦＲに同期して、同一の伝送フレーム内にそれぞれ割り当てられた期間に配置される。
つまり、調整信号Ｅおよびアクノリッジ信号ＡＣＫは、光伝送路２８において、伝送フレーム内の配置により組み合わされて、図４（Ｅ）に示す波形のアクノリッジ信号ＡＣＫ＋Ｅが形成される。
【００８１】
［データ信号ＤＡＴＡの伝送］
図２２（Ａ）に示すように、データ信号ＤＡＴＡが送信される伝送フレームは、マスタノード４からアドレス信号ＡＤＤの送信をされた伝送フレームの次の伝送フレームである。
そして、アクノリッジ信号を出力したスレーブノード６−１〜６−３のいずれかは、光伝送路２６を介して、マスタノード４から送信されるデータ信号ＤＡＴＡを受信する。
【００８２】
以下、図２１および図２２に示した動作により、光伝送路２８において得られる信号を説明する。
図２３の（Ａ）〜（Ｅ）は、スレーブノード５およびスレーブノード６−１〜６−３のそれぞれから光伝送路２８に対して出力される信号波形と、光伝送路２８における調整信号Ｅおよびアクノリッジ信号ＡＣＫの信号波形について、６つの伝送フレームの例を示す図である。
図２３において、（Ａ）はスレーブノード５から光伝送路２８に対して出力される信号波形を示し、（Ｂ）はスレーブノー６−１から光伝送路２８に対して出力される信号波形を示し、（Ｃ）はスレーブノード６−２から光伝送路２８に対して出力される信号波形を示し、（Ｄ）はスレーブノード６−３から光伝送路２８に対して出力される信号波形を示し、（Ｅ）は光伝送路２８における調整信号Ｅおよびアクノリッジ信号ＡＣＫの信号波形を示す図である。
【００８３】
図２３（Ａ）〜（Ｅ）の各伝送フレームは同期しており、例えば、スレーブノード５（図２）は２フレーム目にアクノリッジ信号ＡＣＫを出力し、スレーブノード６−１は４フレーム目にアクノリッジ信号ＡＣＫを出力し、スレーブノード６−３は６フレーム目にアクノリッジ信号ＡＣＫを出力しており、６つの伝送フレーム内に３回のアクノリッジ信号ＡＣＫが出力されている。
光伝送路２８においては、いずれかのスレーブノードが出力したアクノリッジ信号ＡＣＫ、およびスレーブノード５が出力した調整信号Ｅが伝送フレームごとに組み合わされて、それぞれの伝送フレームは、図４（Ｅ）に示すような信号波形となる。
マスタノード４は、図２３（Ｅ）に示す信号を、光伝送路２８を介して伝送フレームごとに受信する。
【００８４】
［変形例］
以下、本発明の実施形態に対する変形例を説明する。
図２４において、スレーブノード５４−１〜５４−４は、信号伝送システム（図２）において、スレーブノード５およびスレーブノード６−１〜６−３と置換されて用いられる。
スレーブノード５４−１〜５４−４は、それぞれ調整信号出力設定スイッチ５６−１〜５６−４およびプルダウン抵抗５８−１〜５８−４を有する。
【００８５】
［スレーブノード５４−１〜５４−４］
図２５は、図２４に示したスレーブノード５４−１〜５４−４の構成を示す図である。
図２５に示すように、スレーブノード５４−１〜５４−４は、前記したスレーブノード５と同様の構成部分があり、同一部分には同一の符号を付してある。
スレーブノード５４−１〜５４−４には、スレーブＣＰＵａ５０からバスＩＦ９２に対して出力される調整制御信号ＣＯＮＴに対して、それぞれ調整信号出力設定スイッチ５６−１〜５６−４およびプルダウン抵抗５８−１〜５８−４が設けられている。
【００８６】
［調整信号出力設定スイッチ５６−１〜５６−４］
調整信号出力設定スイッチ５６−１〜５６−４は、スレーブＣＰＵａ５０から出力される調整制御信号ＣＯＮＴが、バスＩＦ９２に入力されることを、人為的な設定により制御する。
調整信号出力設定スイッチ５６−１〜５６−４は、いずれか１つのみがオンに設定され、スレーブノード５４−１〜５４−４のいずれか１つが、調整信号Ｅを光伝送路２８に対して出力する。
例えば、調整信号出力設定スイッチ５６−１がオンにされると、スレーブノード５４−１は、調整信号Ｅを光伝送路２８に対して出力する。
【００８７】
［プルダウン抵抗５８−１〜５８−４］
プルダウン抵抗５８−１〜５８−４は、調整信号出力設定スイッチ５６−１〜５６−４の設定によって、調整制御信号ＣＯＮＴの入力のないバスＩＦ９２に対する入力をＬ（＝論理値０）に固定し、バスＩＦ９２に対する入力がオープンになることを防ぐ。
【００８８】
以上のように、複数のスレーブノードからマスタノードに対して、ＤＣバランスを所定の範囲に保って、共通の信号伝送路により、信号を伝送することが可能となる。
なお、フレーム信号発生回路３は必須ではなく、各ノードにおいてフレーム信号を生成してもよい。
また、信号伝送路は、図１９等に示した階段状の光伝送路に限らず、カップラ状の光ファイバとすることもできる。
調整信号Ｅを出力するスレーブノードの設定方法としては、図２４に示したようなノードの基板上のスイッチで人為的に設定することの他に、バス上の位置によってコネクタの接点を変えて設定することや、システムの初期化サイクルにおけるアドレスの値で設定することなども考えられる。
【００８９】
【発明の効果】
以上説明したように、本発明にかかる信号伝送システムによれば、複数のノードから、共通の信号伝送路を介して伝送される伝送対象信号の有無によらず、複数のノードから共通の信号伝送路を介して受信した信号に基づいて、信号を識別することにより、信号を伝送することが可能である。
【図面の簡単な説明】
【図１】本願にかかる信号伝送システムの構成を示す図である。
【図２】図１に示した信号伝送システムの具体例を示す図である。
【図３】図２に示したフレーム信号発生回路の構成を示す図である。
【図４】（Ａ）〜（Ｅ）はそれぞれ、図２に示したフレーム信号発生回路が発生するクロック信号ＣＬＫおよびフレーム信号ＦＲ、光伝送路上のアドレス信号ＡＤＤ、光伝送路上のデータ信号ＤＡＴＡおよび光伝送路上のアクノリッジ信号ＡＣＫ＋Ｅの１フレームにおける伝送信号を示す図である。
【図５】図２に示したマスタノードＸの構成を示す図である。
【図６】図５に示したクロック再生回路の構成を示す図である。
【図７】図６に示した受信回路の構成を示す図である。
【図８】図５に示したバスＩＦの構成を示す図である。
【図９】図５に示したバスＩＦＢおよびバスＩＦＣの構成を示す図である。
【図１０】図５に示したバスＩＦＤの構成を示す図である。
【図１１】図２に示したスレーブノードＹの構成を示す図である。
【図１２】図１１に示したバスＩＦＡａの構成を示す図である。
【図１３】図１１に示したバスＩＦＤａの構成を示す図である。
【図１４】（Ａ）〜（Ｃ）はそれぞれ、１つの伝送フレームにおいて、マスタノードがアクノリッジ信号ＡＣＫを認識するタイミングを矢印で示す図である。
【図１５】調整信号Ｅおよびアクノリッジ信号ＡＣＫの、伝送フレームに対する配置を示す図であって、（Ａ）は、１つの伝送フレームに対する信号配置の例を示す図であり、（Ｂ）は、２つの伝送フレーム間における信号配置の例を示す図である。
【図１６】図２に示したスレーブノードＺの構成を示す図である。
【図１７】図１６に示したバスＩＦＤｂの構成を示す図である。
【図１８】図２に示した光バスの構成を示す図であって、（Ａ）は光バスの上面図であり、（Ｂ）はバスの側面図である。
【図１９】
図１８に示した光伝送路の構成を示す図であって、（Ａ）は光伝送路の斜視図であって、（Ｂ）は、（Ａ）に示した光伝送路の側面図である。
【図２０】図１８に示した光伝送路の構成を示す図であって、（Ａ）は光伝送路の斜視図であって、（Ｂ）は、（Ａ）に示した光伝送路の側面図である。
【図２１】図２に示した信号伝送システムの具体例における、ハンドシェイク方式による通信シーケンスを示す図である。
【図２２】マスタノードＸ、スレーブノードＹおよびスレーブノードＺの信号波形と動作を示す図であって、（Ａ）はマスタノードＸの信号波形と動作を示し、（Ｂ）はスレーブノードＹの信号波形と動作を示し、（Ｃ）はスレーブノードＺの信号波形と動作を示す図である。
【図２３】（Ａ）〜（Ｅ）は、スレーブノードＹおよびスレーブノードＺのそれぞれから光伝送路に対して出力される信号波形と、光伝送路における調整信号Ｅおよびアクノリッジ信号ＡＣＫの信号波形について、６つの伝送フレームの例を示す図である。
【図２４】図２に示した信号伝送システムの変形例を示す図である。
【図２５】図２４に示したスレーブノードＹａの構成を示す図である。
【符号の説明】
１・・・信号伝送システム
２・・・光バス
２０・・・フレーム信号ＦＲ用の光伝送路
２２・・・リクエスト信号ＲＥＱ用の光伝送路
２４・・・アドレス信号ＡＤＤ用の光伝送路
２６・・・データ信号ＤＡＴＡ用の光伝送路
２８・・・アクノリッジ信号ＡＣＫ＋Ｅ用の光伝送路
２００，２０２・・・反射面
２０４−１〜２０４−５・・・反射部
３・・・フレーム信号発生回路
３０・・・クロック発生回路
３２・・・分周回路
３４・・・送信回路
３６・・・ＥＯ変換回路
４・・・マスタノードＸ
４０・・・マスタＣＰＵ
５・・・スレーブノードＹ
５０・・・スレーブＣＰＵａ
５２・・・スレーブＣＰＵｂ
５４−１〜５４−４・・・スレーブノードＹａ（＃１〜＃４）
５６−１〜５６−４・・・調整信号出力設定スイッチ
５８−１〜５８−４・・・プルダウン抵抗
６−１〜６−Ｎ・・・スレーブノードＺ
７・・・クロック再生回路
７０・・・ＯＥ変換回路
７２・・・受信回路
７２０・・・Ｉ−Ｖ変換回路
７２２・・・閾値発生回路
７２４・・・比較回路
７４・・・てい倍回路
８，９，１０・・・バスＩＦ部
８０・・・バスＩＦＡ
８００・・・送信タイミング制御回路
８２・・・バスＩＦＢ
８２０・・・送信部
８２２・・・ノードバス
８２４・・・符号付加回路
８２６・・・Ｐ／Ｓ回路
８３０・・・受信部
８３２・・・Ｓ／Ｐ回路
８３４・・・符号除去回路
８４・・・バスＩＦＣ
８６・・・バスＩＦＤ
８６０・・・受信タイミング回路
９０・・・バスＩＦＡａ
９００・・・ＲＥＱタイミング制御回路
９２２・・・調整信号生成回路
９２４・・・Ｐ／Ｓ回路
９２・・・バスＩＦＤａ
１００・・・バスＩＦＤｂ
１１０・・・ＡＣＫ信号制御回路
１２・・・ＯＥ変換部
１４・・・ＥＯ変換部
１６・・・電気回路
１８・・・光配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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