(57)【要約】【課題】製造工程において書き込まれるデータがその後の熱工程で消失することを防止する。【解決手段】強誘電体メモリのＲＯＭ領域は、互いに逆の論理レベルのデータが書き込まれる強誘電体キャパシタ対を有するメモリセル対を有している。製造工程において強誘電体キャパシタが形成された後、ＲＯＭ領域の強誘電体キャパシタ対に所定のデータが書き込まれる。この後、ベーク処理が所定時間実施される。ベーク処理によりＲＯＭ領域の強誘電体キャパシタ対のインプリントが進み、強誘電体キャパシタ対の残留分極値の差である読み出しマージンは大きくなる。この結果、製造工程において予めＲＯＭ領域に格納されるデータを、確実に読み出すことができる。換言すれば、ＲＯＭ領域に予め格納されるデータが消失することを防止できる。【選択図】      図１
2004171620.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、前記ＲＯＭ領域は、互いに逆の論理レベルのデータが書き込まれる強誘電体キャパシタ対を有するメモリセル対を備えている強誘電体メモリの製造方法であって、
前記ＲＯＭ領域の前記強誘電体キャパシタ対のインプリントを進めることで前記強誘電体キャパシタ対の残留分極値の差である読み出しマージンを大きくするために、前記強誘電体キャパシタ対に所定のデータを書き込んだ後に、ベーク処理を所定時間実施することを特徴とする強誘電体メモリの製造方法。
【請求項２】
請求項１記載の強誘電体メモリの製造方法において、
前記ベーク処理の時間を、強誘電体メモリチップの製造後の組立工程で加えられる熱による前記強誘電体キャパシタ対の減極に伴う読み出しマージンの劣化が前記インプリントによる読み出しマージンの向上により補われる時間に設定することを特徴とする強誘電体メモリの製造方法。
【請求項３】
請求項１記載の強誘電体メモリの製造方法において、
前記ベーク処理の温度を、強誘電体メモリチップを製造した後の組立工程での処理温度より低く設定することを特徴とする強誘電体メモリの製造方法。
【請求項４】
請求項１記載の強誘電体メモリの製造方法において、
前記強誘電体キャパシタ対に書き込まれる前記所定のデータを、強誘電体メモリの動作電圧仕様の最大電圧を用いて書き込むことを特徴とする強誘電体メモリの製造方法。
【請求項５】
強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、
前記ＲＯＭ領域は、互いに逆の論理レベルのデータが書き込まれる強誘電体キャパシタ対を有するメモリセル対を備え、
前記ＲＯＭ領域の前記強誘電体キャパシタ対は、残留分極値の差である読み出しマージンを大きくするために、所定のデータを書き込んだ後に、所定時間のベーク処理によりインプリントされていることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリセルで構成されるＲＯＭ領域を含む強誘電体メモリおよびその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭおよびフラッシュメモリ・ＥＥＰＲＯＭの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。
強誘電体メモリの電源電圧（動作電圧）は、トランジスタ構造の微細化、および消費電力の削減等のため低くなってきている。このため、強誘電体キャパシタへのデータの書き込み特性は悪くなり、読み出しマージンは減少する傾向にある。具体的には、書き込み電圧の減少に伴い、データの書き込み特性を示すヒステリシスループが小さくなることで、読み出し動作における分極電荷の変化で生じる電荷量は、少なくなる。
【０００３】
一方、近時、強誘電体メモリが搭載されたセキュリティ機能を有するＩＣカードが開発されている。この種のＩＣカードに搭載される強誘電体メモリは、メモリセル領域の一部にＲＯＭ領域を有している。ＲＯＭ領域には、公開鍵基盤（ＰＫＩ；Ｐｕｂｌｉｃ  Ｋｅｙ  Ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）で用いられる鍵データが格納される。鍵データは、強誘電体メモリを製造する製造メーカによりＲＯＭ領域に書き込まれる（例えば、特許文献１参照）。
【０００４】
鍵データを強誘電体メモリのＲＯＭ領域に予め書き込んでおくことで、ＩＣカードを使用するユーザの個人認証等は、高い信頼性で行われる。
【特許文献１】
特開２００１−２４３７６１号公報
【０００５】
【発明が解決しようとする課題】
一般に、強誘電体メモリをＩＣカードに搭載する場合、強誘電体メモリチップは、ＩＣカードのプリント基板にはんだ付けされる。はんだ付けが赤外線リフロー処理により行われる場合、強誘電体メモリは、約２５０℃の熱を一時的に受ける。強誘電体メモリのヒステリシス特性は温度依存性を有しており、ヒステリシスループは強誘電体キャパシタが高温になるほど小さくなることが知られている（強誘電体キャパシタの減極）。このため、残留分極が十分に生じるように鍵データをＲＯＭ領域に書き込んだ場合にも、その後のはんだ付け処理（熱処理）により残留分極値が減少し、読み出しマージンは、低下してしまう。すなわち、書き込まれたデータは、消失してしまう。この問題は、動作電圧が低いほど（書き込み電圧が低いほど）顕著である。
【０００６】
本発明の目的は、製造工程において書き込まれるデータがその後の熱工程で消失することを防止することにある。
【０００７】
【課題を解決するための手段】
請求項１の強誘電体メモリの製造方法および請求項５の強誘電体メモリでは、強誘電体メモリは、強誘電体キャパシタを含むメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを有している。ＲＯＭ領域は、互いに逆の論理レベルのデータが書き込まれる強誘電体キャパシタ対を有するメモリセル対を有している。
強誘電体メモリは、製造工程において強誘電体キャパシタが形成された後、ＲＯＭ領域の強誘電体キャパシタ対に所定のデータが書き込まれる。この後、ベーク処理が所定時間実施される。ベーク処理によりＲＯＭ領域の強誘電体キャパシタ対のインプリントが進み、強誘電体キャパシタ対の残留分極値の差である読み出しマージンは大きくなる。この結果、製造工程において予めＲＯＭ領域に格納されるデータを、確実に読み出すことができる。
【０００８】
請求項２の強誘電体メモリの製造方法では、ベーク処理の時間は、強誘電体メモリチップの製造後の組立工程で加えられる熱による強誘電体キャパシタ対の減極に伴う読み出しマージンの劣化が、インプリントによる読み出しマージンの向上により補われる時間に設定される。このため、組立工程で強誘電体キャパシタ対が減極した場合にも、ＲＯＭ領域に予め格納されるデータの読み出しマージンが劣化することを防止できる。換言すれば、ＲＯＭ領域に予め格納されるデータが消失することを防止できる。
【０００９】
請求項３の強誘電体メモリの製造方法では、ベーク処理の温度は、強誘電体メモリチップを製造した後の組立工程での処理温度より低く設定される。一般に、強誘電体キャパシタの減極は、熱処理時の温度が高いほど大きくなる。ベーク処理の温度を低くすることで、ベーク処理中の強誘電体キャパシタ対の減極を最小限にでき、読み出しマージンをより向上できる。
【００１０】
請求項４の強誘電体メモリの製造方法では、強誘電体キャパシタ対に書き込まれる所定のデータは、強誘電体メモリの動作電圧仕様の最大電圧を用いて書き込まれる。一般に、強誘電体キャパシタのインプリントは、強誘電体キャパシタに掛かる電圧が高いほど進む。このため、強誘電体キャパシタ対に印加可能な最大電圧を印加することで、インプリント効率を向上でき、ベーク時間を短縮できる。また、許容電圧を超える電圧が印加されないため、強誘電体メモリの破壊を防止できる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示す信号線は、複数ビットで構成されている。
図１は、本発明の強誘電体メモリの製造方法および強誘電体メモリの一実施形態を示している。強誘電体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。
強誘電体メモリは、コマンドバッファＣＭＤＢ、コマンドデコーダＣＭＤＤ、アドレスバッファＡＤＢ、制御回路ＣＯＮＴ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、ワードドライバ列ＷＤ、メモリセルアレイＡＲＹ、プレートドライバ列ＰＤ、センスアンプ列ＳＡ、およびデータ入出力回路Ｉ／Ｏを有している。
【００１２】
コマンドバッファＣＭＤＢは、ライトイネーブル信号等のコマンド信号を外部端子を介して受信し、受信した信号をコマンドデコーダＣＭＤＤに出力する。アドレスバッファＡＤＢは、アドレス信号を外部端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに出力する。
コマンドデコーダＣＭＤＤは、コマンド信号を解読し、解読結果を制御回路ＣＯＮＴに出力する。制御回路ＣＯＮＴは、プレートドライバ列ＰＤ、ワードドライバ列ＷＤ、センスアンプ列ＳＡおよびデータ入出力回路Ｉ／Ｏを動作させる制御信号を生成する。ロウデコーダＲＤＥＣは、上位のアドレス信号をデコードしてデコード信号を生成し、生成した信号をワードドライバ列ＷＤに出力する。コラムデコーダＣＤＥＣは、下位のアドレス信号をデコードしてデコード信号を生成し、生成した信号をコラムデコーダ列ＣＤＥＣに出力する。
【００１３】
プレートドライバ列ＰＤは、複数のプレートドライバを有している。プレートドライバ列ＰＤは、制御回路ＣＯＮＴからの制御信号に応答して所定のプレート線ＰＬをプレート電圧または接地電圧に変化させる。ワードドライバ列ＷＤは、複数のワードドライバを有している。ワードドライバ列ＷＤは、制御回路ＣＯＮＴからの制御信号およびロウデコーダＲＤＥＣからのデコード信号に応答して所定のワード線ＷＬを高電圧または接地電圧に変化させる。
【００１４】
メモリセルアレイＡＲＹは、複数のメモリセル対ＭＣＰ（図の破線枠）がマトリックス状に配置されている。同じワード線ＷＬに接続されたメモリセル対ＭＣＰの所定数により、ＲＯＭ領域ＲＯ（図の一点鎖線の枠内）が形成されている。残りのメモリセル対ＭＣＰにより、ＲＡＭ領域ＲＡ（図の二点鎖線の枠内）が形成されている。ＲＯＭ領域ＲＯには、強誘電体メモリの製造時の試験工程において、例えば、公開鍵基盤で用いられる鍵データが書き込まれる。その後、ＲＯＭ領域ＲＯに接続されるワード線ＷＬは、読み出し動作時のみ選択される。
【００１５】
メモリセル対ＭＣＰは、転送トランジスタＴ１および強誘電体キャパシタＣ１を有するメモリセルＭＣ１と、転送トランジスタＴ２および強誘電体キャパシタＣ２を有するメモリセルＭＣ２とで構成されている。強誘電体キャパシタＣ１、Ｃ２により強誘電体キャパシタ対が構成されている。書き込み動作において、メモリセルＭＣ１、ＭＣ２には、互いに逆の論理レベルのデータ（相補のデータ）が書き込まれる。
【００１６】
メモリセルＭＣ１の転送トランジスタＴ１は、ソース・ドレインの一方がビット線ＢＬに接続され、ソース・ドレインの他方が強誘電体キャパシタＣ１の一端に接続され、ゲートがワード線ＷＬに接続されている。メモリセルＭＣ２の転送トランジスタＴ２は、ソース・ドレインの一方がビット線／ＢＬに接続され、ソース・ドレインの他方が強誘電体キャパシタＣ２の一端に接続され、ゲートがワード線ＷＬに接続されている。強誘電体キャパシタＣ１、Ｃ２の他端は、プレート線ＰＬに接続されている。
【００１７】
センスアンプ列ＳＡは、ビット線対ＢＬ、／ＢＬに接続された複数のセンスアンプおよびコラムスイッチを有している。センスアンプは、読み出し動作において、強誘電体キャパシタＣ１、Ｃ２の残留分極値に応じて発生したビット線ＢＬ、／ＢＬの電圧差を増幅する。コラムスイッチは、コラムデコーダＣＤＥＣから出力されるデコード信号に応じてオンし、センスアンプが増幅したデータの一部を読み出しデータとしてデータ入出力回路Ｉ／Ｏに出力する。
【００１８】
データ入出力回路Ｉ／Ｏは、制御回路ＣＯＮＴからの制御信号に応じて外部からの書き込みデータをセンスアンプ列ＳＡに出力し、またはセンスアンプ列ＳＡからの読み出しデータを外部に出力する。
図２は、本発明の強誘電体メモリの製造工程の概要を示している。
まず、ウエハ工程では、シリコンウエハにトランジスタ、強誘電体キャパシタ等の素子が形成される。また、素子を形成するために絶縁膜、配線等も形成される（図２（ａ））。
【００１９】
次に、試験工程において、ウエハ上に形成された複数の強誘電体メモリチップの動作試験がそれぞれ実施される（図２（ｂ））。
この後、ＬＳＩテスタ等を使用してＲＯＭ領域ＲＯに鍵データ等が書き込まれる（図２（ｃ））。
この後、ウエハベークが実施される（図２（ｄ））。ウエハベークは、例えば、１５０℃のベーク炉内で、ＤＣバイアスをＲＯＭ領域ＲＯの強誘電体キャパシタＣ１、Ｃ２に印加した状態で、４時間実施される。ここで、ＤＣバイアスは、強誘電体メモリの動作電源電圧仕様の最大値である４．５Ｖに設定される。このため、ＤＣバイアスの印加により、強誘電体メモリの入力回路等が破壊されることはない。一般に、強誘電体キャパシタＣ１、Ｃ２のインプリントは、強誘電体キャパシタＣ１、Ｃ２に掛かる電圧が高いほど進む。このため、強誘電体キャパシタ対Ｃ１、Ｃ２に印加可能な最大電圧を印加することで、インプリント効率は向上し、ベーク時間は短くなる。
【００２０】
ウエハベークにより、後述する図３および図４に示すように、強誘電体キャパシタはインプリントされ、強誘電体キャパシタのヒステリシス特性は、電圧方向にシフトする。図４で詳細に説明するが、メモリセル対ＭＣＰの強誘電体キャパシタ対Ｃ１、Ｃ２の残留分極値は、インプリントにより変化するため、読み出しマージンは向上する。
【００２１】
実際には、ベーク時間、ベーク温度、印加電圧は、強誘電体メモリチップの製造後の赤外線リフロー（図２（ｅ））で加えられる熱による強誘電体キャパシタ対Ｃ１、Ｃ２の減極に伴う読み出しマージンの劣化が、ベーク処理でのインプリントによる読み出しマージンの向上により補われる時間に設定される。また、ベーク温度は、赤外線リフローにより強誘電体メモリに掛かる温度（約２５０℃）より低い１５０℃に設定されている。
【００２２】
なお、ベーク温度は、キュリー点より低く、かつできるだけ高い温度が望ましい。その際、強誘電体キャパシタ対Ｃ１、Ｃ２の減極を最小限に抑えることが望ましい。強誘電体メモリを１５０℃でベークする場合、強誘電体キャパシタＣ１、Ｃ２の減極による読み出しマージンの低下はほとんどない。
次に、組立工程において、ウエハから切り出された強誘電体メモリチップは、ＩＣカード等を構成する基板にはんだ付けされる。はんだ付けは、例えば、赤外線リフローにより行われる（図２（ｅ））。なお、赤外線リフロー処理時に強誘電体メモリに加わる熱（約２５０℃）により、強誘電体キャパシタの残留分極値（絶対値）は、小さくなる（減極）。このため、読み出しマージンは減少する。しかし、上述したウエハベークにより、読み出しマージンが向上するため、強誘電体メモリの製造工程全体では、読み出しマージンの低下は防止される。換言すれば、組立工程における熱処理により、強誘電体キャパシタに予め書き込まれる鍵データが消失することが防止される。
【００２３】
この後、強誘電体メモリがＩＣカードに搭載された状態で、動作試験が実施される（図２（ｆ）。
図３は、図２に示したベーク処理により変化するヒステリシス特性を示している。
まず、図１に示したＲＯＭ領域ＲＯの強誘電体キャパシタＣ１、Ｃ２に鍵データが書き込まれたとき、図３（ａ）に示すように、論理”１”が書き込まれた強誘電体キャパシタの残留分極値Ｐは、図の黒丸に位置し、論理”０”が書き込まれた強誘電体キャパシタの残留分極値Ｐは、図の白丸に位置する。
【００２４】
メモリセルからデータを読み出すときに強誘電体キャパシタＣ１、Ｃ２から発生する電荷量は、論理”１”および論理”０”において、残留分極値Ｒ１、Ｒ０に対応する値になる。図３に示す例では、この電荷量は、強誘電体キャパシタの両端に３Ｖの電界を与えたときに生じる値である。
図３（ｂ）は、論理”１”が書き込まれた強誘電体キャパシタのベーク処理後のヒステリシス特性を示している。ヒステリシス特性は、ベーク処理により図の右方向にシフトする（図の実線）。このため、残留分極値Ｐ（図の黒丸）は、負側にシフトする。したがって、残留分極値ＢＲ１は、ベーク処理前の残留分極値Ｒ１に比べて増加する。
【００２５】
一方、図３（ｃ）は、論理”０”が書き込まれた強誘電体キャパシタのベーク処理後のヒステリシス特性を示している。ヒステリシス特性は、ベーク処理によりが図の左方向にシフトする（図の実線）。このため、残留分極値Ｐ（図の白丸）は、正側にシフトする。したがって、残留分極値ＢＲ０は、ベーク処理前の残留分極値Ｒ０に比べて減少する。
【００２６】
このように、この実施形態では、強誘電体キャパシタ対Ｃ１、Ｃ２に相補のデータが書き込まれた後、ベーク処理をすることで、論理”１”に対応する残留分極値Ｐは増加し、論理”０”に対応する残留分極値Ｐは減少する。この結果、メモリセル対ＭＣＰの読み出しマージンは、向上する。
図４は、ベーク時間による読み出しマージンの変化を示している。
【００２７】
一般に、ベーク処理によるヒステリシス特性のシフト（インプリント）は、ベーク時間に大きく依存する。このため、相補のデータが書き込まれた強誘電体キャパシタ対Ｃ１、Ｃ２の電荷量の差は、ベーク時間が長いほど大きくなる。読み出し動作におけるビット線対ＢＬ、／ＢＬの電圧差は、この電荷量の差が大きいほど、大きくなる。したがって、読み出しマージンは、ベーク時間が長いほど向上する。
【００２８】
図５は、ベーク条件による読み出しマージンの変化（実験値）を示している。この実験では、図２（ｄ）に示したベーク処理の条件として、１５０℃、４時間のベークを実施し（ベーク１）、図２（ｅ）に示した赤外線リフローを想定した条件として、２５０℃、３０分のベーク２を実施した（ベーク２）。この条件において、書き込み電圧と、ベーク１を実施するときのＤＣバイアスの有無とをパラメータとして、読み出しマージンを評価した。書き込み電圧は、３．３Ｖまたは４．５Ｖとし、ＤＣバイアス有りの場合、その電圧は、書き込み電圧と同じ値に設定した。ここで、書き込み電圧は、強誘電体キャパシタＣ１、Ｃ２の両端に掛かる電圧である。
【００２９】
その結果、読み出しマージン（単位面積当たりの電荷量）は、書き込み電圧が高いほど向上し、また、ＤＣバイアスを印加した方が向上することを確認した。なお、本実験結果と同様に、インプリントは、ベーク時にバイアスを印加する方がバイアスを印加しない場合に比べ進むという報告がある（Ｔａｋａｓｈｉ  Ｈａｓｅ，  ｅｔ．  ａｌ  ”Ｉｍｐｒｉｎｔ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ＳｒＢｉ２Ｔａ２Ｏ９  Ｔｈｉｎ  Ｆｉｌｍｓ  ｗｉｔｈ  Ｍｏｄｉｆｉｅｄ  Ｓｒ  Ｃｏｍｐｏｓｉｔｉｏｎ”  Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．  Ｖｏｌ．  ３７（１９９８）  ｐｐ．５１９８−５１０２）。
【００３０】
以上、本実施形態では、製造工程において予め鍵データ等が書き込まれるＲＯＭ領域ＲＯを有する強誘電体メモリにおいて、鍵データが書き込まれた後に、試験工程においてベーク処理が所定時間実施される。ベーク処理によりＲＯＭ領域ＲＯの強誘電体キャパシタ対Ｃ１、Ｃ２のインプリントが進むため、強誘電体キャパシタ対Ｃ１、Ｃ２の残留分極値の差である読み出しマージンを大きくできる。この結果、予めＲＯＭ領域ＲＯに格納される鍵データ等を、確実に読み出すことができる。
【００３１】
ベーク処理の時間は、強誘電体メモリチップの製造後の組立工程で加えられる赤外線リフローの熱による強誘電体キャパシタ対Ｃ１、Ｃ２の減極に伴う読み出しマージンの劣化が、ベーク処理でのインプリントによる読み出しマージンの向上により補われる時間に設定される。このため、赤外線リフローによる熱処理により強誘電体キャパシタ対Ｃ１、Ｃ２が減極した場合にも、ＲＯＭ領域ＲＯに予め格納される鍵データの読み出しマージンが劣化することを防止できる。換言すれば、ＲＯＭ領域ＲＯに予め格納される鍵データが消失することを防止できる。
【００３２】
ベーク処理の温度は、強誘電体メモリチップを製造した後の組立工程における赤外線リフローでの処理温度（約２５０℃）より低い１５０℃に設定される。ベーク処理の温度を低くすることで、ベーク処理中の強誘電体キャパシタ対Ｃ１、Ｃ２の減極を最小限にでき、読み出しマージンをより向上できる。
強誘電体キャパシタ対Ｃ１、Ｃ２に書き込まれる鍵データは、強誘電体メモリの動作電圧仕様の最大電圧４．５Ｖで書き込まれる。強誘電体キャパシタ対Ｃ１、Ｃ２に印加可能な最大電圧４．５Ｖを印加することで、インプリント効率を向上でき、ベーク処理の時間を短縮できる。また、許容電圧を超える電圧が印加されないため、強誘電体メモリの破壊を防止できる。
【００３３】
なお、上述した実施形態では、ＲＯＭ領域ＲＯに鍵データを書き込んだ後に、ベーク処理を実施した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図６に示すように、鍵データの書き込みと、ベーク処理とを同時に行ってもよい。すなわち、高温のベーク炉内で鍵データを書き込み、そのままＤＣバイアスを印加し続けてもよい。
【００３４】
上述した実施形態では、ベーク時にＤＣバイアスを印加した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ベーク時に単極性のパルスを印加しても同等の効果を得ることができる。但し、インプリント特性は、強誘電体キャパシタにバイアスが印加されている時間に依存して変化する。このため、ＤＣバイアスの印加の方がパルス印加より効率がよく、ベーク時間は短くて済む。
【００３５】
また、上述した実施形態では、ベーク時にＤＣバイアスを印加するための試験回路について特に言及していない。しかし、例えば、強誘電体メモリにＤＣバイアスを印加する試験パッドと、この試験パッドに供給されるＤＣバイアスを、ＲＯＭ領域ＲＯの強誘電体キャパシタに直接印加するための試験回路とを、強誘電体メモリに形成することで、ベーク時にＤＣバイアスを容易に印加でき、インプリントを効率的に実施できる。なお、ベーク時に単極性のパルスを印加する場合、特別な試験回路は不要である。
【００３６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３７】
【発明の効果】
請求項１の強誘電体メモリの製造方法および請求項５の強誘電体メモリでは、製造工程において予めデータが書き込まれたＲＯＭ領域の強誘電体キャパシタ対のインプリントを、ベーク処理により進めることで、強誘電体キャパシタ対の残留分極値の差である読み出しマージンを大きくできる。この結果、予めＲＯＭ領域に格納されるデータを、確実に読み出すことができる。
請求項２の強誘電体メモリの製造方法では、組立工程で強誘電体キャパシタ対が減極した場合にも、ＲＯＭ領域に予め格納されるデータの読み出しマージンが劣化することを防止できる。換言すれば、ＲＯＭ領域に予め格納されるデータが消失することを防止できる。
【００３８】
請求項３の強誘電体メモリの製造方法では、ベーク処理の温度を低くすることで、ベーク処理中の強誘電体キャパシタ対の減極を最小限にでき、読み出しマージンをより向上できる。
請求項４の強誘電体メモリの製造方法では、強誘電体キャパシタ対に印加可能な最大電圧を印加することで、インプリント効率を向上でき、ベーク時間を短縮できる。また、許容電圧を超える電圧が印加されないため、強誘電体メモリの破壊を防止できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明の強誘電体メモリの製造工程の概要を示すフローチャートである。
【図３】図２に示したベークにより変化するヒステリシス特性を示す説明図である。
【図４】ベーク時間による読み出しマージンの変化を示す説明図である。
【図５】
ベーク条件による読み出しマージンの変化を示す実験データである。
【図６】本発明の強誘電体メモリの製造工程の別の例を示すフローチャートである。
【符号の説明】
ＡＤＢ    アドレスバッファ
ＡＲＹ    メモリセルアレイ
ＢＬ、／ＢＬ    ビット線
Ｃ１、Ｃ２  強誘電体キャパシタ
ＣＤＥＣ  コラムデコーダ
ＣＭＤＢ  コマンドバッファ
ＣＭＤＤ  コマンドデコーダ
ＣＯＮＴ  制御回路
Ｉ／Ｏ    データ入出力回路
ＭＣ１、ＭＣ２    メモリセル
ＭＣＰ    メモリセル対
ＰＤ  プレートドライバ列
ＰＬ  プレート線
ＲＡ  ＲＡＭ領域
ＲＤＥＣ  ロウデコーダ
ＲＯ  ＲＯＭ領域
ＳＡ  センスアンプ列
Ｔ１、Ｔ２  転送トランジスタ
ＷＤ  ワードドライバ列
ＷＬ  ワード線
【図１】
2004171620.tif 000003
【図２】
2004171620.tif 000004
【図３】
2004171620.tif 000005
【図４】
2004171620.tif 000006
【図５】
2004171620.tif 000007
【図６】
2004171620.tif 000008