(57)【要約】【課題】スタック型キャパシタの形成方法において、層間絶縁膜上部の導電膜のドライエッチング時に、溝の開口部付近に形成された導電膜も同時にエッチングされるので、キャパシタ容量値の減少（容量損失）を招く。【解決手段】層間絶縁膜の上部に保護膜を形成することにより、層間絶縁膜をウェットエッチングにより溝の径を広げた後に導電膜を形成するので、ドライエッチングによる溝に形成された導電膜の開口部上端の減少を防ぎ、容量損失を防ぐことができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
スタック型キャパシタを有する半導体装置の製造方法において、
半導体基板上に層間絶縁膜と保護膜とを順次堆積する工程と、
前記保護膜と前記層間絶縁膜とに前記半導体基板に達する溝を形成する工程と、
前記保護膜をマスクにして前記層間絶縁膜をエッチングして前記溝の径を広げる工程と、
前記径を広げた溝の内部に導電膜を堆積する工程と、
前記導電膜を堆積した溝の内部に塗布膜を充填する工程と、
前記塗布膜をマスクにして前記保護膜の上部および側部の前記導電膜をエッチングする工程と、
前記保護膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記溝の径を広げる工程は、ＨＦを含む液を用いてエッチングすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記導電膜をエッチングする工程は、前記導電膜に対する前記保護膜のエッチングレートが小さい条件で行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１、２または３に記載の半導体装置の製造方法において、
前記保護膜を除去する工程は、前記溝の内部に他の塗布膜を充填する工程と、前記他の塗布膜をマスクにして前記保護膜をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１、２または３に記載の半導体装置の製造方法において、
前記保護膜を除去する工程は、前記保護膜に対する前記導電膜および前記層間絶縁膜のエッチングレートが小さい条件でエッチングすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記層間絶縁膜はシリコン酸化膜であり、前記保護膜はシリコン窒化膜であり、前記導電膜はシリコン膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用するキャパシタ技術に関するものである。
【０００２】
【従来の技術】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリ製品とロジック製品とに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。また、メモリ製品は、ＤＲＡＭとＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とに分類されるが、これらのメモリ製品はほとんどが、集積度の点で優れているＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成されている。また、ＤＲＡＭはＳＲＡＭに比較して高集積化の利点をより大きく生かせるため、コストダウンが図れるので、情報機器等の各種の記憶装置に広く適用されている。
【０００３】
ＤＲＡＭからなる半導体装置は、キャパシタを情報記憶用容量素子として利用して、その電荷の有無により情報を記憶するが、素子の微細化につれて半導体基板上に形成される個々のキャパシタの占有面積も縮小されてくる。
【０００４】
そこで、単位セルあたりの面積減少分を補いキャパシタの容量を増加させる工夫として、従来の平面型キャパシタの２次元構造から、スタック型、フィン型およびトレンチ型などの電極の立体化、ＨＳＧ構造（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ：下部電極であるシリコン表面に微小な凹凸を形成して粗面化し、下部電極寸法を大きくすることなく、その表面積を実質的に大きくする電極構造）による電極面積の増加などによって、３次元・立体化構造を実現してきた。あわせて、キャパシタの絶縁膜材料をＳｉＯ２から高誘電率材料に変更することによって、容量確保の課題を克服してきた。
【０００５】
キャパシタ構造の３次元化においては、製造するメーカーによりトレンチ型およびスタック型に分かれたが、高誘電率材料の導入の観点からはスタック型が優れている。トレンチ型キャパシタはキャパシタ形成後にトランジスタ製造工程の９００℃以上の高温プロセスが続くために、金属の酸化膜高誘電率材料の耐熱性確保が困難である。しかし、スタック型ではトランジスタ形成後にキャパシタを形成するために通常は８００℃程度の耐熱性があればよい。このため、さらなる高集積化を目指してスタック型キャパシタ構造が開発されている（例えば、特許文献１参照）。
【０００６】
以下、従来のスタック型キャパシタの形成方法について、図面を参照しながら説明する。図４〜図５は、従来例の製造方法を示した断面図である。
【０００７】
まず、図４（ａ）に示すように、半導体基板（図示せず）上にＢＰＳＧ膜１を堆積する。その後、ドライエッチングにより溝２を形成する。
【０００８】
次に、図４（ｂ）に示すように、不純物（例えば、リン）を含むポリシリコン膜３を形成する。その後、図４（ｃ）に示すように、フォトレジスト膜４を溝２の内部に充填する。
【０００９】
次に、図５（ａ）に示すように、ＢＰＳＧ膜１の上部に形成されたポリシリコン膜３をドライエッチングにより除去する。その後、図５（ｂ）に示すように、容量絶縁膜としてＳｉ３Ｎ４膜５を堆積する。
【００１０】
最後に、図５（ｃ）に示すように、上部電極として不純物（例えば、リン）を含むポリシリコン膜６堆積する。以上により、立体化されたスタック型キャパシタが形成される。
【００１１】
【特許文献１】
特開２００１−１５７１２号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のスタック型キャパシタ構造では、下部電極となるポリシリコン膜３の加工処理に対して以下のような問題点がある。
【００１３】
図６（ａ）に示すように、ポリシリコン膜３をドライエッチングする時に、溝２の開口部付近に形成されたポリシリコン膜３も同時にエッチングされる。このため、キャパシタ容量値の減少（容量損失）を招く。
【００１４】
また、ドライエッチングに伴う加工形状の悪化からリーク電流増加の原因にもなる。特に、図６（ｂ）に示すように、下部電極材料としてＨＳＧ化されたシリコン膜７を使用した際には、この問題は顕著に表れる。ＨＳＧ化されたシリコン膜７はシリコンの体積率が減少するので、必然的に表面付近のエッチング時間が短くなる。このため、図６（ｃ）に示すように、溝の開口部付近に形成されたシリコン膜７は、加工形状が角張って不安定となるからである。
【００１５】
以上のことから、本発明は上記の課題を鑑みてなされたもので、その目的は、キャパシタの下部電極の形成工程において、下部電極材料である導電膜を溝の開口部上端まで確実に形成できる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、スタック型キャパシタを有する半導体装置の製造方法において、半導体基板上に層間絶縁膜と保護膜とを順次堆積する工程と、保護膜と層間絶縁膜とに半導体基板に達する溝を形成する工程と、保護膜をマスクにして層間絶縁膜をエッチングして溝の径を広げる工程と、径を広げた溝の内部に導電膜を堆積する工程と、導電膜を堆積した溝の内部に塗布膜を充填する工程と、塗布膜をマスクにして保護膜の上部および側部の導電膜をエッチングする工程と、保護膜を除去する工程とを備えたことを特徴とする。
【００１７】
この構成によれば、スタック型キャパシタの下部電極である導電膜のエッチングにおいて、保護膜により溝開口部の導電膜はエッチングされないので、導電膜は溝の開口部上端まで確実に形成される。したがって、キャパシタ容量値の低下やばらつきを防止して、リーク電流の少ない良好なキャパシタを形成することができる。
【００１８】
上記の半導体装置の製造方法において、溝の径を広げる工程は、ＨＦを含む液を用いてエッチングすることが好ましい。
【００１９】
上記の半導体装置の製造方法において、導電膜をエッチングする工程は、導電膜に対する保護膜のエッチングレートが小さい条件で行うことが好ましい。
【００２０】
上記の半導体装置の製造方法において、保護膜を除去する工程は、溝の内部に他の塗布膜を充填する工程と、他の塗布膜をマスクにして保護膜をエッチングする工程とを含むことが好ましい。
【００２１】
上記の半導体装置の製造方法において、保護膜を除去する工程は、保護膜に対する導電膜および層間絶縁膜のエッチングレートが小さい条件でエッチングすることが好ましい。
【００２２】
上記の半導体装置の製造方法において、層間絶縁膜はシリコン酸化膜であり、保護膜はシリコン窒化膜であり、導電膜はシリコン膜であることが好ましい。
【００２３】
【発明の実施の形態】
以下、本発明によるスタック型キャパシタを有する半導体装置の製造方法の実施形態について、図面を参照しながら説明する。図１〜図３は、本発明の実施形態である半導体装置の製造方法を示した断面図である。
【００２４】
まず、図１（ａ）に示すように、半導体基板（図示せず）上に層間絶縁膜８、保護膜９を順次形成する。層間絶縁膜８は、ウェットエッチングレートが速い膜、例えばＢＰＳＧ膜からなるシリコン酸化膜であることが好ましい。保護膜９は、後に行われる層間絶縁膜８のウェットエッチングにおいて、エッチングされない膜であることが好ましい。また、後に行われる導電膜１１のドライエッチングにおいて、保護膜９がすべてエッチングされて、保護膜９の真下に形成されている導電膜１１をエッチングしてしまうことのないように十分な膜厚で形成しておくことが好ましい。そのためにも、ドライエッチング時のエッチングレートは導電膜１１より保護膜９の方が遅いことが好ましい。
【００２５】
このような保護膜９の材料としては、ドライエッチングが可能である膜であること、もしくは後に述べるウェットエッチングの条件を兼ね備えていることとする。例えば、シリコンナイトライド（Ｓｉ３Ｎ４）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、タンタルナイトライド（ＴａＮ）、タングステンナイトライド（ＷＮ）などとする。
【００２６】
その後、保護膜９の表面から層間絶縁膜８を貫通して半導体基板の表面に達する溝１０をドライエッチングにより形成する。
【００２７】
次に、図１（ｂ）に示すように、保護膜９をマスクにして溝１０の内部の層間絶縁膜８をウェットエッチングして溝１０の径を広げる。広げる径の長さは、後に形成する導電膜１１の膜厚程度が好ましい。ウェットエッチングの洗浄液は、ＨＦを含む液であることが好ましい。
【００２８】
次に、図１（ｃ）に示すように、溝１０の内部および保護膜９の上部に導電膜１１を形成する。導電膜１１の形成方法は、段差被覆性が良い減圧ＣＶＤ法であることが好ましい。導電膜１１は、不純物（例えば、リン）を含むポリシリコン、チタンナイトライド（ＴｉＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ）、白金（Ｐｔ）などとする。
【００２９】
次に、図２（ａ）に示すように、溝１０の内部に塗布膜としてフォトレジスト膜１２を充填する。この方法は、以下に示す方法で形成する。フォトレジスト膜１２を全面に塗布する。次に、フォトレジスト膜１２の全面に露光光を照射して溝１０の外部のフォトレジスト膜１２を露光する。このとき、溝１０の内部のフォトレジスト膜１２は、露光量が不足するので露光されない。次に、フォトレジスト膜１２を現像して溝１０の外部の露光されたフォトレジスト膜１２を除去する。
【００３０】
次に、図２（ｂ）に示すように、フォトレジスト膜１２をマスクにして保護膜９の上部および側部に形成された導電膜１１をドライエッチングにより除去する。このとき、保護膜９がすべてエッチングされて、保護膜９の真下に形成されている導電膜１１をエッチングしてしまうことのないようにする。
【００３１】
次に、図２（ｃ）に示すように、保護膜９をエッチングにより除去する。このときのエッチングによる除去方法は、２つの選択肢（ドライエッチングまたはウェットエッチング）が可能となる。
【００３２】
まず、ドライエッチングによって行う場合には、保護膜９がドライエッチング可能であることが必要条件となる。このときのエッチング手順としては、導電膜１１のドライエッチング処理と同様、フォトレジスト膜１２を溝１０の中に充填してエッチングを行うこととする。例えば、保護膜９にＴｉＮ、導電膜１１にポリシリコン、層間絶縁膜８にＢＰＳＧを用いた場合、ドライエッチングが可能となる。
【００３３】
また、ウェットエッチングによって除去する場合には、保護膜９がウェットエッチングされやすい膜であることと、導電膜１１および層間絶縁膜８がウェットエッチングされにくい膜であることが必要条件となる。例えば、保護膜９にＳｉ３Ｎ４、導電膜１１にポリシリコン、層間絶縁膜８にＢＰＳＧを用いた場合、洗浄液にリン酸（Ｈ３ＰＯ４）を用いることによりウェットエッチングが可能となる。
【００３４】
次に、図３（ａ）に示すように、容量絶縁膜１３を形成する。容量絶縁膜１３は、酸化シリコン（ＳｉＯ２）、シリコンナイトライド（Ｓｉ３Ｎ４）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、ＢＳＴ［（Ｂｒ，Ｓｒ）ＴｉＯ２］、ＳＴＯ［ＳｒＴｉＯ３］などとする。
【００３５】
最後に、図３（ｂ）に示すように、上部電極として導電膜１４を形成する。導電膜１４は、不純物（例えば、リン）を含むポリシリコン、チタンナイトライド（ＴｉＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ）、白金（Ｐｔ）などとする。以上により、本発明のスタック型キャパシタが形成される。
【００３６】
従来例の下部電極の形成方法では、層間絶縁膜上の導電膜をドライエッチングする際に、溝の開口部上端の導電膜も同時にエッチングされるために、キャパシタ容量値の減少を招いていた。
【００３７】
これに対して、本発明では、層間絶縁膜８の上部に保護膜９を形成することにより、層間絶縁膜８をウェットエッチングにより溝の径を広げた後に導電膜１１を形成する。これにより、層間絶縁膜８上の導電膜１１をドライエッチングしても、保護膜９が溝の開口部付近に形成された導電膜１１のエッチングを防いでいる。したがって、下部電極材料である導電膜１１を溝の開口部上端まで確実に形成することが可能となる。この結果、キャパシタ容量値の低下（容量損失）やばらつきを防止することができる。
【００３８】
また、溝の開口部付近に形成された導電膜１１からなる下部電極は、コンフォーマルな加工形状になって安定するので、リーク電流の少ない良好なキャパシタを形成することができる。
【００３９】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、スタック型キャパシタの下部電極である導電膜は溝の開口部上端まで確実に形成されるので、キャパシタ容量値の低下やばらつきを防止して、リーク電流の少ない良好なキャパシタを形成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置の製造工程を示した断面図
【図２】本発明の実施形態における半導体装置の製造工程を示した断面図
【図３】本発明の実施形態における半導体装置の製造工程を示した断面図
【図４】従来例の半導体装置の製造工程を示した断面図
【図５】従来例の半導体装置の製造工程を示した断面図
【図６】従来例の半導体装置の製造方法における問題点を示した断面図
【符号の説明】
１  ＢＰＳＧ膜
２  溝
３  ポリシリコン膜
４  フォトレジスト膜
５  Ｓｉ３Ｎ４膜
６  ポリシリコン膜
７  ＨＳＧ化されたシリコン膜
８  層間絶縁膜
９  保護膜
１０  溝
１１  導電膜
１２  フォトレジスト膜
１３  容量絶縁膜
１４  導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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