(57)【要約】【課題】ドライブ能力の大きいＩ／Ｏセルとドライブ能力の小さいＩ／Ｏセルとの両方を備える回路において、ドライブ能力の小さいＩ／Ｏセルに対応したボンディングパッドにプローブ針を当接することなく、当該回路のテストを行う。【解決手段】ドライブ能力の大きいＩ／Ｏセルに対応する入力ボンディングパッドからドライブ能力の小さいＩ／Ｏセルに対応する第二のパッドを介して、ドライブ能力の大きいＩ／Ｏセルに対応する出力ボンディングパッドへと接続される経路を設け、当該入力ボンディングパッドと当該出力ボンディングパッドとの電気的接続を制御する制御回路とを備える。【選択図】　　　　図２
2004061272.tif 000002
【特許請求の範囲】
【請求項１】
集積回路のテスト回路であって、
前記集積回路は、
ドライブ能力の比較的大きいＩ／Ｏセルに接続された複数の第一のパッドと、ドライブ能力の比較的小さいＩ／Ｏセルに接続された少なくとも１つの第二のパッドと、
を備え、
前記テスト回路は、
前記複数の第一のパッドのうちの一のパッドから前記第二のパッドを介して、前記複数の第一のパッドのうちの他の一のパッドへと信号を伝達可能な経路を通常の信号経路と選択可能に形成する制御回路を、
備えることを特徴とするテスト回路。
【請求項２】
前記制御回路は、
前記一の第一のパッドと前記第二のパッドとの間に配置されており、導通状態とハイインピーダンス状態との切り替えを制御するスリーステイトバッファを備える、
ことを特徴とする請求項１に記載のテスト回路。
【請求項３】
前記第二のパッドと前記他の一の第一のパッドとの間に配置されるアンドゲートを、さらに備える、
ことを特徴とする請求項２に記載のテスト回路。
【請求項４】
前記制御回路は、
前記第二のパッドと前記他の一の第一のパッドとの間に配置されており、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第一のセレクタを備える、
ことを特徴とする請求項１に記載のテスト回路。
【請求項５】
前記制御回路は、
前記一の第一のパッドと前記第二のパッドとの間に配置されており、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第二のセレクタを、さらに備える、
ことを特徴とする請求項４に記載のテスト回路。
【請求項６】
集積回路のテスト回路であって、
前記集積回路は、
複数のパッドを備えており、
前記テスト回路は、
二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する複数のセレクタを、
備えており、
前記パッドと前記セレクタとが交互に直列的に接続されている、
ことを特徴とするテスト回路。
【請求項７】
集積回路のテスト回路であって、
前記集積回路は、
複数のパッドを備えており、
前記テスト回路は、
二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する複数の第一のセレクタと、
一つの入力部と二つの出力部とを有しており、前記入力部から入力された信号を一時的に保持し、その後、一方の出力部から当該信号を出力し、他方の出力部から当該信号を反転させた反転信号を出力する複数のフリップフロップとを、
備えており、
一の前記第一のセレクタ、一の前記フリップフロップ、一の前記パッドの順序で接続することにより閉じたループをそれぞれ複数段設け、
前段の前記フリップフロップの前記ループ接続で接続されていない側の出力部と、後段の前記第一のセレクタの前記ループ接続で接続されていない側の入力部とを接続する、
ことを特徴とするテスト回路。
【請求項８】
前記テスト回路は、
前記フリップフロップと前記パッドとの間に接続され、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第二のセレクタを、さらに備える、
ことを特徴とする請求項７に記載のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、テスト回路に係る発明であって、例えば、ＳＩＰにパッケージされるＬＳＩのテスト回路として適用される。
【０００２】
【従来の技術】
従来より、製造された半導体集積回路装置（以下、ＬＳＩと称する）が設計通りに出来上がっている否かの判定テストは、プローブカードを用いて行われている。以下、当該ＬＳＩのテスト方法を、ＬＳＩの中に組み込まれている入出力部分を取り出した図を用いて、具体的に説明する。
【０００３】
ここで、図１２の１１１，１１２，１１３は入力ボンディングパッド、１１４，１１５，１１６は入力バッファ、１２１，１２２，１２３は出力ボンディングパッド、１２４，１２５，１２６は出力バッファをそれぞれ示しており、さらに１３０はＬＳＩ内部回路を示している。
【０００４】
まず、プローブカードのプローブ針を、図１２の入力ボンディングバッド１１１〜１１３および出力ボンディングパッド１２１〜１２３に、それぞれ当接する。
【０００５】
次に、入力ボンディングパッド１１１〜１１３に第一の入力信号ＩＮ１０１，ＩＮ１０２，ＩＮ１０３をそれぞれ入力する。
【０００６】
上記入力された第一の入力信号ＩＮ１０１〜ＩＮ１０３は、波形整形機能を有する入力バッファ１１４，１１５，１１６を経て、第二の入力信号ｉｎ１０１，ｉｎ１０２，ｉｎ１０３にそれぞれ変換され、ＬＳＩ内部回路１３０に伝送される。
【０００７】
その後、ＬＳＩ内部回路１３０から第一の出力信号ｏｕｔ１０１，ｏｕｔ１０２，ｏｕｔ１０３として出力され、当該第一の出力信号は、それぞれインピーダンス変換機能を有する出力バッファ１２４，１２５，１２６を経て、第二の出力信号ＯＵＴ１０１，ＯＵＴ１０２，ＯＵＴ１０３にそれぞれ変換され、出力ボンディングパッド１２１，１２２，１２３へと伝送される。
【０００８】
最後に、当接されているプローブ針を介して第二の出力信号ＯＵＴ１０１〜ＯＵＴ１０３をモニタし、第一の入力信号ＩＮ１０１〜ＩＮ１０３と比較することにより、ＬＳＩ内部回路の動作テストや、各配線の導通の良否判定を行っている。
【０００９】
ところで、最近、メモリやプロセッサ等において、二枚のＬＳＩを単一のパッケージに搭載し、システムを構築するＳＩＰ（Ｓｙｓｔｅｍ　Ｉｎ　Ｐａｃｋａｇｅ）技術が開発されている。
【００１０】
当該ＳＩＰ技術は、搭載するＬＳＩの性能と信頼性を確保したまま、高密度化に対応でき、メモリだけでなくＡＳＩＣなどのロジック回路等、各種ＬＳＩを自由に組み合わせて積層できるため、ユーザの様々なニーズに対応した超小型のシステムソリューションの実現が容易となり、モバイル機器の超小型化・高性能化の実現に貢献している。
【００１１】
当該ＳＩＰの構造を図１３〜１５に示す。ここで、図１３はＳＩＰの全体を示す概略側面図であり、図１４はＳＩＰの一部を拡大した図である。また、図１５は当該ＳＩＰにパッケージされている２枚のＬＳＩをそれぞれ上方から見た図であり、内部の構成の一部を示している。
【００１２】
図１３、１４が示すように、基板１００上にＬＳＩ１０１ａが配置されており、当該ＬＳＩ１０１ａ上にＬＳＩ１０１ｂがさらに配置されている。また、基板１００上の周囲には、ボンディングパッド１０２が周設されている。
【００１３】
また、図１４、１５から分かるように、ＬＳＩ１０１ａ上の周囲には、基板１００を介して外部との信号の入出力が行われるボンディングパッド１０３ａと、ＬＳＩ１０１ｂとの間での信号の入出力が行われる中継ボンディングパッド１０３ｂとが周設されており、また、ＬＳＩ１０１ｂ上の周囲には、同じくＬＳＩ１０１ａとの間での信号の入出力が行われるボンディングパッド１０４が周設されている。
【００１４】
さらに、ＳＩＰ外部から入出力される信号を伝送するワイヤ１０５は、ボンディングパッド１０２とボンディングパッド１０３ａとを電気的に接続しており、ＬＳＩ１０１ａからＬＳＩ１０１ｂへ入出力される信号を伝送するワイヤ１０６は、中継ボンディングパッド１０３ｂとボンディングパッド１０４とを電気的に接続している。
【００１５】
ここで、一リング状に周設されているボンディングパッドは、設計にもよるが、通常入力ボンディングパッド、出力ボンディングパッド、双方向の入出力ボンディングパッドで構成されている。
【００１６】
また、ＬＳＩの内部構成の一部を描いている図１５が示すように、ＬＳＩ１０１ａには、ボンディングパッド１０３ａ間を伝送する信号により動作する内部論理回路１０７と、ボンディングパッド１０３ａと中継ボンディングパッド１０３ｂとの間を伝送する信号により動作する内部論理回路１０８とが内蔵されており、またＬＳＩ１０１ｂには、ボンディングパッド１０４間を伝送する信号により動作する内部論理回路１０９が内蔵されている。
【００１７】
ここで、ボンディングパッド１０３ａには、外部との信号の入出力を想定しているため、ドライブ能力の大きいバッファ１５０が接続されており、他方、ＬＳＩ間での短い距離での信号の入出力を想定しているため、中継ボンディングパッド１０３ｂおよびボンディングパッド１０４には、ドライブ能力の小さいドライバ１６０が接続されている。
【００１８】
図１５は、ＬＳＩ１０１ａ，１０１ｂの一部を示す図であり、バッファ１５０やドライバ１６０の向きは、接続されるボンディングパッドの種類（入力ボンディングパッド、出力ボンディングパッド、双方向の入出力ボンディングパッド）によって異なる。
【００１９】
【発明が解決しようとする課題】
しかし、従来技術において、単体のＬＳＩをテストするように、上記ＳＩＰにパッケージされているＬＳＩの内部論理回路または、ボンディングパッドに接続されているＬＳＩ内部の配線の導通をテストする技術が存在しない。
【００２０】
従来の技術で紹介したように、プローブカードを用いてＳＩＰにパッケージされているＬＳＩをテストするという考えもあるが、ボンディングパッドにプローブカードのプローブ針を当接しテストすると、テスターの負荷容量が加わるので、当該テストを行うためには、ドライブ能力の大きいドライバ１６０をボンディングパッドに接続する必要がある。
【００２１】
例えば、図１５のＬＳＩ１０１ａに周設されているボンディングパッド１０３ａは、外部との間で信号をやり取りする必要があるので、当該ボンディングパッド１０３ａに接続されるバッファ１５０のＩ／Ｏドライブ能力は上げて設計され、Ｉ／Ｏセルの占有面積を大きくとられている。
【００２２】
したがって、従来の技術と同じ要領で当該ＬＳＩ１０１ａに内蔵されている内部論理回路１０７およびボンディングパッド１０３ａ間の導通テスト等を行うことは可能である。
【００２３】
一方、図１５のＬＳＩ１０１ａに周設されている中継ボンディングパッド１０３ｂおよび、ＬＳＩ１０１ｂに周設されているボンディングパッド１０４に接続されているドライバ１６０のＩ／Ｏドライブ能力は、小さいものを設計し、Ｉ／Ｏのセルの占有面積も小さくなっている。これは、ＬＳＩ同士での接続を想定されているため、ワイヤ１０６は大変短いもの採用しており、当該ワイヤ１０６の抵抗は非常に小さいからである。
【００２４】
したがって、上記ボンディングパッド１０３ｂ，１０４に接続されるドライバ１６０のドライブ能力では、従来のプローブカードを用いて、ＬＳＩ１０１ａ，１０１ｂに内蔵されている内部論理回路１０８，１０９の動作テストおよび、各ボンディングパッドに接続されている配線の導通テスト等を行うことはできない。
【００２５】
ＬＳＩ１０１ａに関しては、中継ボンディングパッド１０３ｂをテストするためだけにＩ／Ｏセルの面積を増大し、ドライブ能力を上げる必要がある。それに伴い、ＬＳＩ１０１ａ自身の大きさも大きくなり、ＳＩＰの縮小化に対する要請に反する。
【００２６】
これとは別に、従来のプローブカードの構造上、一リング状に周設されたボンディングパッドを有するＬＳＩ１０１ｂ等に対応した検査は可能であるが、二リング状に周設されたボンディングパッド１０３ａ，１０３ｂを有するＬＳＩ１０１ａの検査は、一般的にパッド部が狭ピッチであるため、通常のプローブカードの作成より困難であり、作成時間とコストがかかる。
【００２７】
そこで、この発明は上記の問題を鑑み、ＳＩＰ構造にパッケージされるＬＳＩにおいて、従来の構造のプローブカードを用いて、ドライブ能力の大きいＩ／Ｏセルおよびドライブ能力の小さいＩ／Ｏセルを有する、ＬＳＩの導通テスト等を可能にするテスト回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載のテスト回路は、集積回路のテスト回路であって、前記集積回路は、ドライブ能力の比較的大きいＩ／Ｏセルに接続された複数の第一のパッドと、ドライブ能力の比較的小さいＩ／Ｏセルに接続された少なくとも１つの第二のパッドとを備え、前記テスト回路は、前記複数の第一のパッドのうちの一のパッドから前記第二のパッドを介して、前記複数の第一のパッドのうちの他の一のパッドへと信号を伝達可能な経路を通常の信号経路と選択可能に形成する制御回路を備える。
【００２９】
また、請求項２に記載のテスト回路では、前記制御回路は、前記一の第一のパッドと前記第二のパッドとの間に配置されており、導通状態とハイインピーダンス状態との切り替えを制御するスリーステイトバッファを備えるものであってもよい。
【００３０】
また、請求項３に記載のテスト回路では、前記第二のパッドと前記他の一の第一のパッドとの間に配置されるアンドゲートをさらに備えるものであってもよい。
【００３１】
また、請求項４に記載のテスト回路では、前記制御回路は、前記第二のパッドと前記他の一の第一のパッドとの間に配置されており、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第一のセレクタを備えるものであってもよい。
【００３２】
また、請求項５に記載のテスト回路では、前記制御回路は、前記一の第一のパッドと前記第二のパッドとの間に配置されており、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第二のセレクタを、さらに備えていてもよい。
【００３３】
また、請求項６に記載のテスト回路では、集積回路のテスト回路であって、前記集積回路は、複数のパッドを備えており、前記テスト回路は、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する複数のセレクタを、備えており、前記パッドと前記セレクタとが交互に直列的に接続されている。
【００３４】
また、請求項７に記載のテスト回路では、集積回路のテスト回路であって、前記集積回路は、複数のパッドを備えており、前記テスト回路は、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する複数の第一のセレクタと、一つの入力部と二つの出力部とを有しており、前記入力部から入力された信号を一時的に保持し、その後、一方の出力部から当該信号を出力し、他方の出力部から当該信号を反転させた反転信号を出力する複数のフリップフロップとを、備えており、一の前記第一のセレクタ、一の前記フリップフロップ、一の前記パッドの順序で接続することにより閉じたループをそれぞれ複数段設け、前段の前記フリップフロップの前記ループ接続で接続されていない側の出力部と、後段の前記第一のセレクタの前記ループ接続で接続されていない側の入力部とを接続する。
【００３５】
また、請求項８に記載のテスト回路では、前記テスト回路は、前記フリップフロップと前記パッドとの間に接続され、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第二のセレクタを、さらに備えるものであってもよい。
【００３６】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００３７】
＜実施の形態１＞
本実施の形態のテスト回路は、例えば、ドライブ能力の大きいＩ／Ｏセルおよびドライブ能力の小さいＩ／Ｏセルを有する、図１５に示したＬＳＩ１０１ａにおいて、当該ＬＳＩ１０１ａに周設されている、ドライブ能力の小さいＩ／Ｏセルに接続されている中継ボンディングパッド１０３ｂに対する導通、および内部論理回路１０８の動作の良否をテストするための回路であり、特に、中継ボンディングパッド１０３ｂが入力ボンディングパッドである場合に対応したテスト回路である。
【００３８】
つまり、ＬＳＩ１０１ａの通常使用時（ノーマル使用時）に、入力ボンディングパッドである中継ボンディングパッド（以下、中継入力パッドと称する）１０３ｂに信号が入力してきたときに、当該信号が、ＬＳＩ１０１ａの内部論理回路１０８を介して、出力用のボンディングパッド（以下、出力パッドと称する）１０３ａから正常に出力されるか否かのテストを行うための回路である。
【００３９】
テストの方法は、まず、従来の構造のプローブカードのプローブ針をドライブ能力の高いバッファ１５０に接続されている、入力用のボンディングパッド（以下、入力パットと称する）１０３ａと出力パッド１０３ａとに当接する。
【００４０】
そして、本実施の形態は、中継入力パッド１０３ｂに入力されるであろう信号を、入力パッド１０３ａからテスト信号として入力し、ＬＳＩ１０１ａに内蔵されている本実施の形態のテスト回路と内部論理回路１０８等を介して、出力パッド１０３ａから当該テスト信号を出力し、モニタすることにより、ＬＳＩ１０１ａの中継入力パッド１０３ｂの導通および内部論理回路１０８の動作のテストを行う。以下、本実施の形態のテスト回路の構造および動作について説明する。
【００４１】
まず、図１に、本実施の形態１のテスト回路を含まない、ＳＩＰにパッケージされるＬＳＩの内部構成の概略を示す。
【００４２】
図１において、複数の入力パッド１は、それぞれドライブ能力の大きい入力バッファ２を介して、ＬＳＩ内部回路３へと接続されている。また、中継入力パッド４は、ドライブ能力の小さい入力ドライバ５を介して、内部論理回路６の入力部に接続されており、内部論理回路６の出力部は、ドライブ能力の大きい出力バッファ７を介して、出力パッド８へと接続されている。
【００４３】
さて次に、図２において、図１に示したＬＳＩに内蔵される本実施の形態のテスト回路の概略を示す。以下、図２に示すテスト回路図を用いて具体的に説明する。
【００４４】
ここで、図２における測定対象は、中継入力パッド４から内部論理回路６を介し出力パッド８に至るまでの経路であり、当該経路の導通および、内部論理回路６の動作のテストを行うことを目的としている。
【００４５】
図２に示しているように、本実施の形態のテスト回路では、図１に示した複数の入力パッド１のうち一の入力パッド１ａを任意に選択し、当該一の入力パッド１ａと中継入力パッド４とを接続する経路９を、接続点ｎ１で分岐させることにより新たに設けている。
【００４６】
つまり、入力パッド１ａは入力バッファ２ａの入力部に接続されており、入力バッファ２ａの出力部は、ドライブ能力の小さいスリーステイトバッファ（経路９の電気的接続を制御する制御回路と把握できる）１０を介して中継入力パッド４に接続されている。この入力バッファ２ａの出力部からスリーステイトバッファ１０を介して中継入力パッド４に接続される経路９を、テスト用に新たに形成する。
【００４７】
ここで、接続点ｎ１の他方側は、図１に示したＬＳＩ内部回路３へ接続されている。
【００４８】
また、図２に示すテスト回路では、図１の出力バッファ５の代わりにドライブ能力の小さいアンドゲート１１が配置されている。
【００４９】
つまり、中継入力パッド４は、アンドゲート１１の第一の入力部１１ａに接続されており、アンドゲート１１の出力部１１ｃは、内部論理回路６を介して出力バッファ７に接続されている。さらに、出力バッファ７の出力部は、出力バッド８に接続されている。ここで、アンドゲート１１の第二の入力部１１ｂにはコントロール信号が入力される。
【００５０】
次に、図２に示すテスト回路の動作について具体的に説明する。
【００５１】
まず、プローブカードのプローブ針を入力パッド１ａおよび出力パッド８にそれぞれ当接する。次に、入力パッド１ａにテスト信号を入力する。
【００５２】
当該テスト信号は、入力バッファ２ａにより波形整形が行われた後、スリーステイトバッファ１０に入力される。ここで、スリーステイトバッファ１０は、切り替え信号１２によりその状態が変化する。
【００５３】
例えば、切り替え信号１２として「０」が入力されると、スリーステイトバッファ１０は活性状態となり、入力バッファ２ａからの信号を中継入力パッド４へ転送する。他方、切り替え信号１２として「１」が入力されると、スリーステイトバッファ１０は非活性状態となり、その出力端がハイインピーダンス状態（以下、Ｚ状態とする）となる。つまり、電気的に切断された状態を作り出すこととなる。
【００５４】
ここで、入力バッファ２ａと中継入力バッド４との間の経路はテストを行うためだけに使用する経路であり、ノーマル使用時には、中継入力パッド４から入力される信号が経路９に伝送するのを防止するため、当該経路９を電気的に切断する必要がある。
【００５５】
したがって、テスト時には、切り替え信号１２として「０」を入力することによりスリーステイトバッファ１０を活性状態（導通状態）とし、他方、ノーマル使用時には、切り替え信号１２として「１」を入力することによりスリーステイトバッファ１０を非活性状態（Ｚ状態）とする。
【００５６】
テスト時に話を戻して、スリーステイトバッファ１０に切り替え信号１２として「０」を入力すると、入力パッド１ａから入力されたテスト信号は、当該スリーステイトバッファ１０を経て、中継入力パッド４へ伝送される。
【００５７】
そして、当該中継入力パッド４へ伝送された信号は、アンドゲート１１の第一の入力部１１ａに入力される。また、アンドゲート１１の第二の入力部１１ｂには、コントロール信号１５が入力される。
【００５８】
ここで、テスト時およびノーマル使用時には、コントロール信号として「１」をアンドゲート１１の第二の入力部１１ｂへ入力する。こうすることにより、アンドゲート１１の第一の入力部１１ａから入力されてくる信号が、アンドゲート１１の出力部１１ｃからそのまま出力される。
【００５９】
他方、不使用時には、コントロール信号として「０」をアンドゲート１１の第二の入力部１１ｂへ入力する。これは、以下の理由による。
【００６０】
本実施の形態のテスト回路を組み込んだＬＳＩの不使用時において、スリーステイトバッファ１０がＺ状態になっているときには、中継入力パッド４はフローティング状態となり、中継入力パッド４から不安定なノイズ信号が入力され易くなる。
【００６１】
しかし、当該不安定なノイズ信号がそのまま内部論理回路６に入力されると、内部論理回路６のリーク破壊の原因となる。
【００６２】
そこで、第二の入力部１１ｂにコントロール信号「０」を入力することにより、アンドゲート１１の出力部１１ｃから出力される信号は、第一の入力部１１ａから入力される信号には無関係に常に「０」が出力されるので、ノイズ信号による内部論理回路６のリーク破壊を防止することができる。
【００６３】
再びテスト時に話を戻して、アンドゲート１１の第二の入力部１１ｂにコントロール信号「１」を入力することにより、アンドゲート１１の第一の入力部１１ａから入力されてくるテスト信号は、アンドゲート１１の出力部１１ｃにそのまま出力され、内部論理回路６に入力される。
【００６４】
内部論理回路６に入力されたテスト信号は、当該内部論理回路６を経て、出力バッファ７でインピーダンス変換された後、出力パッド８へと伝送される。
【００６５】
上記一連の動作により、入力パッド１ａから入力されるテスト信号は、中継入力パッド４、内部論理回路６を介して、出力パッド８へ伝送されてくるので、当該出力バッド８へ伝送されてきたテスト信号をプローブ針を介してモニタすることにより、中継入力パッド４にプローブ針を当接することなく、中継入力パッド４から内部論理回路６を介して出力パッド８に至るまでの経路の導通および、内部論理回路６の動作のテストを行うことができる。
【００６６】
つまり、ドライブ能力の低いＩ／Ｏセルに対応したボンディングパッドにプローブ針を当接することなく、ドライブ能力の高いＩ／Ｏセルに対応したボンディングパッドにのみプローブ針を当接することにより、上記テストを行うことができる。
【００６７】
＜実施の形態２＞
本実施の形態のテスト回路は、例えば、ＳＩＰにパッケージされており、ドライブ能力の大きいＩ／Ｏセルおよびドライブ能力の小さいＩ／Ｏセルを有する、図１５に示したＬＳＩ１０１ａにおいて、当該ＬＳＩ１０１ａに周設されている、ドライブ能力の小さいＩ／Ｏセルに接続されている中継ボンディングパッド１０３ｂに対する導通、および内部論理回路１０８の動作の良否をテストするための回路であり、特に、中継ボンディングパッド１０３ｂが、出力ボンディングパッドである場合に対応したテスト回路である。
【００６８】
つまり、ＬＳＩ１０１ａのノーマル使用時において、入力パッド１０３ａに信号が入力してきたときに、当該信号が、ＬＳＩ１０１ａの内部論理回路１０８を介して、出力ボンディングパッドである中継ボンディングパッド１０３ｂ（以下、中継出力パッドと称する）から正常に出力されるか否かのテストを行うための回路である。
【００６９】
テストの方法は、まず、従来の構造のプローブカードのプローブ針をドライブ能力の高いバッファ１５０に接続されている、入力パット１０３ａおよび出力パッド１０３ａにそれぞれ当接する。
【００７０】
そして、本実施の形態では、入力パッド１０３ａからテスト信号を入力し、ＬＳＩ１０１ａに内蔵されている内部論理回路１０８を介して、中継出力パッド１０３ｂから出力されるであろう当該テスト信号を、ＬＳＩ１０１ａに内蔵されている本実施の形態のテスト回路を介して、出力パッド１０３ａから当該テスト信号を出力し、モニタすることにより、ＬＳＩ１０１ａの中継出力パッド１０３ｂの導通および内部論理回路１０８の動作のテストを行う。以下、本実施の形態のテスト回路の構成および動作について具体的に説明する。
【００７１】
まず、図３に、本実施の形態２のテスト回路を含まない、ＳＩＰにパッケージされているＬＳＩの内部構成の概略を示す。
【００７２】
図３において、複数の出力パッド２１は、それぞれドライブ能力の大きい出力バッファ２２を介して、ＬＳＩ内部回路２３へと接続されている。また、入力パッド２４は、ドライブ能力の大きい入力バッファ２５を介して、内部論理回路２６の入力部に接続されており、内部論理回路２６の出力部は、ドライブ能力の小さい出力ドライバ２７を介して、中継出力パッド２８へと接続されている。
【００７３】
さて次に、図４において、図３に示したＬＳＩに内蔵される本実施の形態のテスト回路の概略を示す。以下、図４に示すテスト回路図を用いて具体的に説明する。
【００７４】
ここで、図４における測定対象は、入力パッド２４から内部論理回路２６を介して中継出力パッド２８に至るまでの経路であり、当該経路の導通および、内部論理回路２６の動作のテストを行うことを目的としている。
【００７５】
図４に示しているように、本実施の形態のテスト回路では、図３に示した複数の出力パッド２１のうち一の出力パッド２１ａを任意に選択し、当該出力パッド２１ａと中継出力パッド２８とを接続する経路２９を新たに設けている。
【００７６】
つまり、中継出力パッド２８は、ドライブ能力の小さい入力ドライバ３０の入力部に接続されており、当該入力ドライバ３０の出力部は、第一のセレクタ３１の第一の入力部３１ａに接続されている。また、セレクタ３１の出力部３１ｃは、出力バッファ２２ａを介して出力パッド２１ａへと接続されている。
【００７７】
この中継出力パッド２８からセレクタ３１に至るまでの経路２９（セレクタ３１も含む）を、テスト用に新たに形成する。
【００７８】
ここで、図３に示したＬＳＩ内部回路２３と出力パッド２１ａとの接続を維持するため、セレクタ３１の第二の入力部３１ｂは、図示していないＬＳＩ内部回路とを接続している。当該接続により、セレクタ３１の第二の入力部３１ｂには、ノーマル使用時において、図３に示されているＬＳＩ内部回路２３から出力されてくるノーマル信号が入力される。
【００７９】
また、セレクタ３１の第三の入力部３１ｄには、当該セレクタ３１の第一の入力部３１ａまたは第二の入力部３１ｂのどちらか一方の導通の切り替えを制御するセレクト信号３２が、入力される。
【００８０】
測定対象である、入力パッド２４から内部論理回路２６を介して中継出力パッド２８へ至るまでの経路は、図３と同様の構成なので、ここでの説明は省略する。
【００８１】
次に、図４に示すテスト回路の動作について具体的に説明する。
【００８２】
まず、プローブカードのプローブ針を入力パッド２４および出力パッド２１ａにそれぞれ当接する。次に、入力パッド２４にテスト信号を入力する。当該テスト信号は、入力バッファ２５により波形整形が行われた後、内部論理回路２６へと入力される。
【００８３】
内部論理回路２６を経たテスト信号は、出力ドライバ２７でインピーダンス変換された後、中継出力パッド２８へ伝送される。さらに、当該中継出力バッド２８へ伝送されてきたテスト信号は、入力ドライバ３０により波形整形が行われた後、セレクタ３１へ出力される。
【００８４】
セレクタ３１は３つの入力部と１つの出力部を備えており、第三の入力部３１ｄから入力されてくるセレクト信号３２によって、第一の入力部３１ａから入力されてくるテスト信号または第二の入力部３１ｂから入力されてくるノーマル信号のどちらか一方を選択制御し、当該選択された信号を出力部３１ｃから出力する機能を有している。
【００８５】
例えば、本実施の形態のテスト回路が組み込まれたＬＳＩのノーマル使用時には、セレクタ３１の第三の入力部３１ｄにセレクト信号３２として「１」を入力することにより、セレクタ３１の第一の入力部３１ａは遮断され、図３に示したＬＳＩ内部回路２３からのノーマル信号が、セレクタ３１の第二の入力部３１ｂに入力され、セレクタ３１の出力部３１ｃから出力される。
【００８６】
したがって、入力パッド２４から入力されてくるノーマル信号は、内部論理回路２６を経て、出力パッド２１ａには出力されず、中継出力パッド２８へのみ伝送され、他のＬＳＩの入力ボンディングパッドへと入力され、他方、図３に示したＬＳＩ内部回路２３から出力されるノーマル信号が、出力パッド２１ａへ伝送される。
【００８７】
これに対して、本実施の形態のテスト回路が組み込まれたＬＳＩのテスト時には、セレクタ３１の第三の入力部３１ｄにセレクト信号３２として「０」を入力することにより、セレクタ３１の第二の入力部３１ｂは遮断され、セレクタ３１の第一の入力部３１ａに入力されるテスト信号が、セレクタ３１の出力部３１ｃから出力される。
【００８８】
したがって、入力パッド２４から入力されてくるテスト信号は、内部論理回路２６を経て、中継出力パッド２８、セレクタ３１を介して、出力パッド２１ａに伝送され、セレクタ３１の第二の入力部３１ｂからの信号は、出力パッド２１ａへは伝送されない。
【００８９】
テスト時に話を戻し、セレクタ３１の第三の入力部３１ｄからセレクト信号３２として「０」を入力すると、上述のように、入力パッド２４から入力されるテスト信号は、内部論理回路２６、中継出力パッド２８およびセレクタ３１を介して、出力バッファ２２ａに入力される。
【００９０】
最後に、出力バッファ２２ａにてインピーダンス変換されたテスト信号は、出力パッド２１ａから出力され、当該テスト信号を当接されているプローブ針を通してモニタすることにより、入力パッド２４から内部論理回路２６を介し中継出力パッド２８に至るまでの経路の導通および、内部論理回路２６の動作のテストを行うことができる。
【００９１】
したがって、ドライブ能力の高いＩ／Ｏセルに対応した入力パッド２４に、テスト信号を入力し、同じくドライブ能力の高いＩ／Ｏセルに対応した出力パッド２１ａから当該テスト信号をモニタすることにより、ドライブ能力の低いＩ／Ｏセルに対応した中継入力パッド２８にプローブ針を当接することなく、上記テストを行うことができる。
【００９２】
＜実施の形態３＞
本実施の形態のテスト回路は、例えば、ＳＩＰにパッケージされており、ドライブ能力の大きいＩ／Ｏセルおよびドライブ能力の小さいＩ／Ｏセルを有する、図１５に示したＬＳＩ１０１ａにおいて、当該ＬＳＩ１０１ａに周設されている、ドライブ能力の小さいＩ／Ｏセルに接続されている中継ボンディングパッド１０３ｂに対する導通、および内部論理回路１０８の動作の良否をテストするための回路であり、特に、中継ボンディングパッド１０３ｂが双方向の入出力ボンディングパッドである場合のテスト回路である。
【００９３】
つまり、ＬＳＩ１０１ａのノーマル使用時において、入力パッド１０３ａに信号が入力してきたときに、当該信号が、ＬＳＩ１０１ａの内部論理回路１０８を介して、入出力ボンディングパッドである中継ボンディングパッド（以下、中継入出力パッドと称する）１０３ｂから正常に出力されるか否かのテストを行うための回路であり、かつ、ＬＳＩ１０１ａのノーマル使用時において、中継入出力パッド１０３ｂに信号が入力してきたときに、当該信号が、ＬＳＩ１０１ａの内部論理回路１０８を介して、出力パッド１０３ａから正常に出力されるか否かのテストを行うための回路である。
【００９４】
テストの方法は、まず、従来の構造のプローブカードのプローブ針をドライブ能力の高いバッファ１５０に接続されている、入力パット１０３ａおよび出力パッド１０３ａにそれぞれ当接する。
【００９５】
そして、本実施の形態では、入力パッド１０３ａからテスト信号を入力し、ＬＳＩ１０１ａに内蔵されている内部論理回路１０８を介して、中継入出力パッド１０３ｂから出力されるであろう当該テスト信号を、ＬＳＩ１０１ａに内蔵されている本実施の形態のテスト回路を介して、出力パッド１０３ａから当該テスト信号を出力し、モニタすることにより、ＬＳＩ１０１ａの中継入出力パッド１０３ｂが出力用パッドとしての機能するときの導通および内部論理回路１０８の動作のテストを行う。
【００９６】
さらに、中継入出力パッド１０３ｂから入力されるであろう信号を、入力パッド１０３ａからテスト信号として入力し、ＬＳＩ１０１ａに内蔵されている本実施の形態のテスト回路と内部論理回路１０８等を介して、出力パッド１０３ａから当該テスト信号を出力し、モニタすることにより、ＬＳＩ１０１ａの中継入出力パッド１０３ｂが入力用パッドとしての機能するときの導通および内部論理回路１０８の動作のテストを行う。
【００９７】
以下、本実施の形態のテスト回路の構成および動作について具体的に説明する。
【００９８】
まず、図５に、本実施の形態３のテスト回路を含まないＳＩＰにパッケージされているＬＳＩの内部構成の概略を示す。
【００９９】
図５において、複数の入力パッド３５は、それぞれドライブ能力の大きい入力バッファ３６を介して、ＬＳＩ内部回路３７へと接続されている。また、複数の出力パッド３８は、それぞれドライブ能力の大きい出力バッファ３９を介して、ＬＳＩ内部回路３７へと接続されている。
【０１００】
また、入力パッド３５ａは、ドライブ能力の大きい入力バッファ３６ａを介して、内部論理回路４０の入力部に接続されており、内部論理回路４０の出力部は、ドライブ能力の小さいスリーステイトバッファ４１を介して、中継入出力パッド４２へと接続されている。
【０１０１】
ここで、スリーステイトバッファ４１は、切り替え信号５２によりその状態が変化する。例えば、中継入出力パッド４２を出力用として使用する場合には、切り替え信号５２として「０」を入力し、スリーステイトバッファ４１を活性状態とする。他方、中継入出力パッド４２を入力用として使用する場合には、切り替え信号５２として「１」を入力し、スリーステイトバッファ４１を非活性状態とし、その出力端がＺ状態となるようにする。
【０１０２】
さらに、中継入出力パッド４２は、ドライブ能力の小さいアンドゲート４３の第一の入力部４３ａに接続されており、アンドゲート４３の出力部４３ｃは、内部論理回路４４、ドライブ能力の大きい出力バッファ３９ａを介して、出力パッド３８ａへと接続されている。ここで、アンドゲート４３の第二の入力部４３ｂにはコントロール信号５１が入力される。
【０１０３】
さて次に、図６において、図５に示したＬＳＩに内蔵される本実施の形態のテスト回路の概略を示す。以下、図６に示すテスト回路図を用いて具体的に説明する。
【０１０４】
ここで、図６における測定対象は、入力パッド３５ａから内部論理回路４０を介し中継入出力パッド４２に至るまでの経路、および、中継入出力パッド４２から内部論理回路４４を介し出力パッド３８ａに至るまでの経路であり、当該経路の導通および、内部論理回路４０，４４の動作のテストを行うことを目的としている。
【０１０５】
図６に示しているように、本実施の形態のテスト回路では、図５に示した複数の入力パッド３５のうち一の入力パッド３５ｂを任意に選択し、当該入力パッド３５ｂと中継入出力パッド４２とを接続する経路４７を、接続点ｎ２で分岐して新たに設けている。
【０１０６】
つまり、入力パッド３５ｂは入力バッファ３６ｂの入力部に接続されており、入力バッファ３６ｂの出力部は、セレクタ４５の第一の入力部４５ａに接続されている。また、セレクタ４５の出力部４５ｃは、ドライブ能力の小さいスリーステイトバッファ４１を介して中継入出力パッド４２に接続されている。
【０１０７】
この入力バッファ３６ｂの出力部からセレクタ４５に接続される経路４７（セレクタ４５も含む）を、テスト用に新たに形成する。
【０１０８】
ここで、接続点ｎ２の他の分岐側は、入力パッド３５ｂと図５に示したＬＳＩ内部回路３７との接続を維持するため、そのままＬＳＩ内部回路へと接続されている。
【０１０９】
さらに、図６に示しているように、本実施の形態のテスト回路では、図５に示した複数の出力パッド３８のうち一の出力パッド３８ｂを任意に選択し、当該出力パッド３８ｂと中継入出力パッド４２とを接続する経路４８を、接続点ｎ３で分岐させ新たに設けている。
【０１１０】
つまり、中継入出力パッド４２はアンドゲート４３を介して、セレクタ４６の第一の入力部４６ａに接続されている。また、セレクタ４６の出力部４６ｃは、出力バッファ３９ｂを介して出力パッド３８ｂへと接続されている。
【０１１１】
このアンドゲート４３の出力部４３ｃからセレクタ４６に至るまでの経路４８（セレクタ４６も含む）を、テスト用に新たに形成する。
【０１１２】
ここで、接続点ｎ３の他の分岐側は、図５と同様に、内部論理回路４４を介して出力パッド３８ａに接続されている。
【０１１３】
また、図５に示したＬＳＩ内部回路３７と出力パッド３８ｂとの接続を維持するため、セレクタ４６の第二の入力部４６ｂには、ＬＳＩ内部回路３７と接続されている。当該接続により、セレクタ４６の第二の入力部４６ｂには、ノーマル使用時において、図５に示したＬＳＩ内部回路３７から出力されてくるノーマル信号が入力される。
【０１１４】
また、セレクタ４５の第三の入力部４５ｄには、当該セレクタ４５の第一の入力部４５ａまたは第二の入力部４５ｂのどちらか一方の導通の選択制御を行うセレクト信号４９が入力され、また、セレクタ４６の第三の入力部４６ｄには、当該セレクタ４６の第一の入力部４６ａまたは第二の入力部４６ｂのどちらか一方の導通の選択制御を行うセレクト信号５０が入力される。
【０１１５】
その他の回路構成は、図５と同じなので、ここでの説明は省略する。
【０１１６】
次に、図６に示すテスト回路の動作について具体的に説明する。
【０１１７】
まず、プローブカードのプローブ針を入力パッド３５ａ，３５ｂおよび出力パッド３８ａ，３８ｂにそれぞれ当接する。次に、本実施の形態では、下記の２パターンでのテストを行うことができる。以下、それぞれのテストについて説明する。
【０１１８】
ここで、テスト時には、スリーステイトバッファ４１の状態を変化させる切り替え信号５２として「０」を入力し、スリーステイトバッファ４１を活性状態にしておく。また、当該テスト時には、コントロール信号５１として「１」をアンドゲート４３の第二の入力部４３ｂへ入力する。こうすることにより、アンドゲート４３の第一の入力部４３ａから入力されてくる信号が、アンドゲート４３の出力部４３ｃからそのまま出力される。
【０１１９】
はじめに、セレクタ４５の第三の入力部４５ｄにセレクト信号４９として「０」を入力し、セレクタ４６の第三の入力部４６ｄにセレクト信号５０として「１」を入力した場合のテストについて説明する。これは、中継入出力パッド４２が入力用パッドとして機能する場合のテストである。
【０１２０】
まず、入力パッド３５ｂにテスト信号を入力する。当該テスト信号は、入力バッファ３６ｂにより波形整形が行われた後、セレクタ４５の第一の入力部４５ａに入力される。
【０１２１】
ここで、今、セレクト信号４９として「０」が入力されているので、テスト信号は、セレクタ４５の出力部４５ｃから出力され、スリーステイトバッファ４１に入力される。
【０１２２】
スリーステイトバッファ４１は活性状態であるので、テスト信号は出力され、中継入出力パッド４２へと伝送される。
【０１２３】
さらに、アンドゲート４３の第二の入力部４３ｂにコントロール信号「１」が入力されているので、アンドゲート４３の第一の入力部４３ａから入力されてくるテスト信号は、アンドゲート４３の出力部４３ｃにそのまま出力され、内部論理回路４４に入力される。
【０１２４】
ここで、アンドゲート４３から出力されるテスト信号は、セレクタ４６の第一の入力部４６ａにも伝送されるが、今、セレクト信号５０として「１」が入力されているので、当該セレクタ４６から先にテスト信号は伝送されない。
【０１２５】
話を戻して、内部論理回路４４に入力されたテスト信号は、当該内部論理回路４４を経て、出力バッファ３９ａでインピーダンス変換された後、出力パッド３８ａへと伝送される。
【０１２６】
上記一連の動作により、入力パッド３５ｂから入力されるテスト信号は、中継入出力パッド４２、内部論理回路４４を介して、出力パッド３８ａへ伝送されてくるので、当該出力バッド３８ａへ伝送されてきたテスト信号をプローブ針を介してモニタすることにより、中継入出力パッド４２から内部論理回路４４を介し出力パッド３８ａに至るまでの経路の導通および、内部論理回路４４の動作のテストを行うことができる。
【０１２７】
したがって、ドライブ能力の高いＩ／Ｏセルに対応した入力パッド３５ｂに、テスト信号を入力し、同じくドライブ能力の高いＩ／Ｏセルに対応した出力パッド３８ａから当該テスト信号をモニタすることにより、ドライブ能力の低いＩ／Ｏセルに対応した中継入出力パッド４２にプローブ針を当接することなく、上記テストを行うことができる。
【０１２８】
これに対して、次に第二のテストパターンとして、セレクタ４５の第三の入力部４５ｄにセレクト信号４９として「１」を入力し、セレクタ４６の第三の入力部４６ｄにセレクト信号５０として「０」が入力された場合のテストについて説明する。これは、中継入出力パッド４２が出力用パッドとして機能する場合のテストである。
【０１２９】
まず、当接されているプローブ針より、入力パッド３５ａにテスト信号を入力する。当該テスト信号は、入力バッファ３６ａにより波形整形が行われた後、内部論理回路４０へと入力される。
【０１３０】
内部論理回路４０を経たテスト信号は、セレクタ４５の第二の入力部４５ｂに入力される。ここで、今、セレクト信号４９として「１」が入力されているので、テスト信号は、セレクタ４５の出力部４５ｃから出力され、スリーステイトバッファ４１に入力される。
【０１３１】
スリーステイトバッファ４１は活性状態であるので、テスト信号は出力され、中継入出力パッド４２へと伝送される。
【０１３２】
さらに、アンドゲート４３の第二の入力部４３ｂにコントロール信号「１」が入力されているので、アンドゲート４３の第一の入力部４３ａから入力されてくるテスト信号は、アンドゲート４３の出力部４３ｃにそのまま出力され、セレクタ４６の第一の入力部４６ａに入力される。
【０１３３】
今、セレクタ４６の第三の入力部４６ｄからセレクト信号５０として「０」が入力されているので、セレクタ４６の第一の入力部４６ａから入力されるテスト信号は、セレクタ４６の出力部４６ｃからそのまま出力される。
【０１３４】
最後に、セレクタ４６の出力部４６ｃから出力されたテスト信号は、出力バッファ３９ｂにてインピーダンス変換された後、出力パッド３９ｂから出力され、当該テスト信号をモニタすることにより、入力パッド３５ａから内部論理回路４０を介し中継入出力パッド４２に至るまでの経路の導通および、内部論理回路４０の動作のテストを行うことができる。
【０１３５】
したがって、ドライブ能力の高いＩ／Ｏセルに対応した入力パッド３５ａに、テスト信号を入力し、同じくドライブ能力の高いＩ／Ｏセルに対応した出力パッド３８ｂから当該テスト信号をモニタすることにより、ドライブ能力の低いＩ／Ｏセルに対応した中継入出力パッド４２にプローブ針を当接することなく、上記テストを行うことができる。
【０１３６】
なお、本実施の形態のテスト回路において、セレクタ４５，４６の第三の入力部４５ｄ，４６ｄに、それぞれセレクト信号４９，５０として「１」を入力することにより、当該テスト回路が組み込まれたＬＳＩのノーマル使用を行うことができる。
【０１３７】
つまり、入力パッド３５ｂに入力されてくる信号は、図５に示されているＬＳＩ内部回路３７へと伝送され、また、入力パッド３５ａから入力されてくる信号は、内部論理回路４０、セレクタ４５を介して、中継入出力パッド４２から出力され、他のＬＳＩへ入力される。
【０１３８】
さらに、他のＬＳＩから出力され中継入力パッド４２から入力されてくる信号は、アンドゲート４３（アンドゲート４３の第二の入力部４３ｂには、コントロール信号として「１」が入力されている。）と内部論理回路４４を介して、出力パッド３８ａへと出力される。
【０１３９】
また、図５に示されているＬＳＩ内部回路３７から伝送されてくる信号は、セレクタ４６を介して、出力パッド３８ｂへと出力される。
【０１４０】
＜実施の形態４＞
本実施の形態のテスト回路は、例えば、ＳＩＰにパッケージされており、ドライブ能力の大きいＩ／Ｏセルおよびドライブ能力の小さいＩ／Ｏセルを有する、図１５に示したＬＳＩ１０１ａにおいて、当該ＬＳＩ１０１ａに周設されている、ドライブ能力の小さいＩ／Ｏセルに接続されている中継ボンディングパッド１０３ｂに対する導通の良否をテストするための回路であり、特に、複数の中継ボンディングパッド（以下、中継パッドと称する）１０３ｂに対する導通を、同時に、確かめるテスト回路に関するものである。
【０１４１】
テストの方法は、まず、ボンディングパッド１０３ａの方に従来の構造のプローブカードのプローブ針を当接し、入力パッド１０３ａにテスト信号が入力し、当該テスト信号が、複数の中継パッド１０３ｂを介して、出力パッド１０３ａから正常に出力されるか否かを判断することにより行われる。以下、本実施の形態のテスト回路の構成および動作について具体的に説明する。
【０１４２】
まず、図７に、本実施の形態のテスト回路を含まないＳＩＰにパッケージされているＬＳＩの内部構成の概略を示す。ここで、図７では、中継パッド６０１〜６０ｎが入出力パッドの例を取り上げている。
【０１４３】
図７において、複数の入力パッド５５は、それぞれドライブ能力の大きい入力バッファ５６を介して、ＬＳＩ内部回路５７へと接続されている。また、複数の出力パッド５８は、それぞれドライブ能力の大きい出力バッファ５９を介して、ＬＳＩ内部回路５７へと接続されている。
【０１４４】
また、複数の中継パッド６０１〜６０ｎは、ドライブ能力の小さいスリーステイトバッファ６１１〜６１ｎを介して、それぞれＬＳＩ内部回路５７へと接続されている。
【０１４５】
ここで、スリーステイトバッファ６１１〜６１ｎは、切り替え信号６４によりその状態が変化する。具体的に、切り替え信号６４として「０」を入力したときは、スリーステイトバッファ６１１〜６１ｎは活性状態となり、切り替え信号６４として「１」を入力したときは、スリーステイトバッファ６１１〜６１ｎはＺ状態となる。
【０１４６】
さらに、各中継パッド６０１〜６０ｎはそれぞれ、ドライブ能力の小さいアンドゲート６２１〜６２ｎの一方の入力部に接続されており、アンドゲート６２１〜６２ｎの出力部は、ＬＳＩ内部回路５７へと接続されている。ここで、アンドゲート６２１〜６２ｎの他方の入力部には、それぞれコントロール信号が入力されている。
【０１４７】
さて次に、図８において、図７に示したＬＳＩに内蔵される本実施の形態のテスト回路の概略を示す。図８に示しているように、本実施の形態のテスト回路では、セレクタと中継パッドとが交互に配置され直列的に接続されている。以下、図８に示すテスト回路図を用いて具体的に説明する。
【０１４８】
ここで、図８における測定対象は、全ての中継パッド６０１〜６０ｎにおいて、各中継パッドとスリーステイトバッファとの間の経路、および各中継パッドとアンドゲートとの間の経路であり、当該経路の導通のテストを行うことを目的としている。
【０１４９】
図８に示しているように、本実施の形態のテスト回路では、図７に示した複数の入力パッド５５のうち一の入力パッド５５ａを任意に選択し、当該入力パッド５５ａと中継パッド６０１とを接続する経路６５１を、接続点Ｎ１で分岐させ新たに設けている。
【０１５０】
つまり、入力パッド５５ａは、入力バッファ５６ａの入力部に接続されており、当該入力バッファ５６ａの出力部は、セレクタ６６１の第一の入力部６６１ａに接続されている。また、セレクタ６６１の出力部６６１ｃは、ドライブ能力の小さいスリーステイトバッファ６１１を介して中継パッド６０１に接続されている。
【０１５１】
この入力バッファ５６ａの出力部からセレクタ６６１に至るまでの経路６５１（セレクタ６６１も含む）を、テスト用に新たに形成する。
【０１５２】
ここで、接続点Ｎ１の他の分岐側は、図示していない配線によりＬＳＩ内部回路５７へと接続されている。
【０１５３】
さらに、図８に示しているように、本実施の形態のテスト回路では、全てのアンドゲート６２１〜６２ｎの先の経路が各接続点Ｎ２〜Ｎｎで分岐しており、一方は、図７と同様ＬＳＩ内部回路５７に接続されており、他方は、それぞれセレクタ６６２〜６６ｎの第一の入力部６６２ａ〜６６ｎａに接続されている。また、セレクタ６６２〜６６ｎの出力部６６２ｃ等は、それぞれドライブ能力の小さいスリーステイトバッファ６１２〜６１ｎを介して中継パッド６０２〜６０ｎに接続されている。
【０１５４】
ただし、セレクタ６６ｎの出力部６６ｎｃにおいては、出力バッファ５９ａを介して、出力パッド５８ａと接続されている。出力パッド５８ａは、図７に示した複数の出力パッド５８のうち任意に選択された一の出力パッドである。
【０１５５】
また、図７の構成同様、各スリーステイトバッファ６１１〜６１ｎとＬＳＩ内部回路５７との接続を維持するため、図８のテスト回路では、各セレクタ６６１〜６６ｎの第二の入力部６６１ｂ〜６６ｎｂと、ＬＳＩ内部回路５７とが接続されている。
【０１５６】
上記のように、本実施の形態のテスト回路では、各アンドゲート６２１〜６２ｎと各セレクタ６６２〜６６ｎを接続する各経路６５２〜６５ｎ（各セレクタ６６２〜６６ｎも含む）を、さらにテスト用に新たに形成する。
【０１５７】
ここで、上記セレクタ６６１〜６６ｎの第三の入力部６６ｎｄは直列に接続されており、各セレクタ６６１〜６６ｎにおいて、第一の入力部または第二の入力部のどちらか一方の導通の選択制御を行うセレクト信号６７が、各セレクタに共通して入力される。
【０１５８】
その他の回路構成は、図７と同じなので、ここでの説明は省略する。
【０１５９】
次に、図８に示すテスト回路の動作について具体的に説明する。
【０１６０】
まず、プローブカードのプローブ針を入力パッド５５ａおよび出力パッド５８ａにそれぞれ当接し、入力パッド５５ａにテスト信号を入力する。
【０１６１】
ここで、テスト時に際して、各スリーステイトバッファ６１１〜６１ｎ、各セレクタ６６１〜６６ｎおよび各アンドゲート６２１〜６２ｎを下記の状態に設定する。
【０１６２】
まず、スリーステイトバッファ６１１〜６１ｎにおいては、状態を変化させる切り替え信号６４として「０」を入力し、各スリーステイトバッファ６１１〜６１ｎを活性状態にしておく。
【０１６３】
また、アンドゲート６２１〜６２ｎにおいては、コントロール信号として「１」をアンドゲートの他方の入力部へ入力する。こうすることにより、アンドゲートの一方の入力部から入力されてくる信号が、アンドゲートの出力部からそのまま出力される。
【０１６４】
さらに、セレクタ６６１〜６６ｎにおいては、当該セレクタ６６１〜６６ｎの第三の入力部６６１ｄ〜６６ｎｄにセレクト信号６７として「０」を共通に入力し、当該各セレクタ６６１〜６６ｎの第一の入力部６６１ａ〜６６ｎａの電気的接続を選択する。
【０１６５】
前記テスト時のための条件設定をすることにより、入力パッド５５ａから入力されきたテスト信号は、入力バッファ５６ａにより波形整形が行われた後、セレクタ６６１の第一の入力部６６１ａに入力され、当該テスト信号は、セレクタ６６１の出力部６６１ｃから出力され、スリーステイトバッファ６１１に入力される。
【０１６６】
また、スリーステイトバッファ６１１は活性状態であるので、テスト信号は出力され、中継パッド６０１へと伝送され、当該中継パッド６０１に伝送されてきたテスト信号は、アンドゲート６２１を介してセレクタ６６２の第一の入力部６６２ａに入力される。
【０１６７】
さらに、セレクタ６６２の出力部６６２ｃから出力されたテスト信号は、スリーステイトバッファ６１２を介し、中継パッド６０２へ伝送される。
【０１６８】
このように、テスト信号は、各中継パッドと各セレクタとを直列的に伝送していき、セレクタ６６ｎの第一の入力部６６ｎａに入力され、セレクタ６６ｎの出力部６６ｎｃから出力される。
【０１６９】
前記セレクタ６６ｎから出力されたテスト信号は、出力バッファ５９ａでインピーダンス変換された後、出力パッド５８ａへと伝送される。
【０１７０】
上記一連の動作により、本実施の形態のテスト回路を用いることにより、ＳＩＰにパッケージされ、複数のボンディングパッドを有するＬＳＩの導通テストができる。
【０１７１】
つまり、入力パッド５５ａから入力されるテスト信号は、各セレクタ６６１〜６６ｎと各中継パッド６０１〜６０ｎとを交互に、直列的に伝送され、最終的に出力パッド５８ａへ伝送されてくるので、出力バッド５８ａへ伝送されてきた当該テスト信号をプローブ針を介してモニタすることにより、他のボンディングパッドにプローブ針を当接することなく、全ての中継パッド６０１〜６０ｎにおける、各中継パッドと各スリーステイトバッファの経路、および各中継パッドとアンドゲートとの経路の導通のテストを行うことができる。
【０１７２】
したがって、ドライブ能力の高いＩ／Ｏセルに対応した一の入力パッド５５ａに、テスト信号を入力し、同じくドライブ能力の高いＩ／Ｏセルに対応した一の出力パッド５８ａから当該テスト信号をモニタすることにより、ドライブ能力の低いＩ／Ｏセルに対応した全ての中継パッド６０１〜６０ｎにプローブ針を当接することなく、上記経路の導通テストを行うことができる。
【０１７３】
なお、本実施の形態のテスト回路において、全てのセレクタ６６１〜６６ｎの第三の入力部６６１ｄ〜６６ｎｄにセレクト信号６７として「１」を入力することにより、本実施の形態のテスト回路が組み込まれたＬＳＩのノーマル使用を行うことができる。つまり、図７に示したテスト回路を含まないＬＳＩ回路と同等の回路を作り出すことができる。
【０１７４】
図７に示したテスト回路を含まないＬＳＩ回路では、全中継パッドが入出力パッドの例を取り上げたが、本実施の形態のテスト回路を含まないＬＳＩ回路で、全中継パッドが入力パッド、出力パッドであってもよく、また、中継パッドとして入出力パッド、入力パッドおよび出力パッドが混在したものを採用してもかまわない。
【０１７５】
また、本実施の形態では、ＳＩＰにパッケージされるＬＳＩに関するテスト回路について説明をしたが、本実施の形態においては、これに限るものでなく、入出力バッファ（スリーステイトバッファ、アンドゲートを含む）やドライバのドライブ能力の大小に係らず、複数のボンディングパッドを有するＬＳＩ（例えば、従来技術で説明した通常のＬＳＩ）に本実施の形態のテスト回路を組み込んで使用してもよく、この場合においても、２点のボンディングパッドだけのプローブ針の当接により、他の全てのボンディングパッドの接続導通テストを行うことができる。
【０１７６】
＜実施の形態５＞
実施の形態４におけるテスト回路を用いたときに、不良であるとの検査結果が得られた場合は、図８において、入力パッド５５ａから各セレクタ、各中継パッド等を介して出力パッド５８ａに至るまでの経路のどこかで、断線等の不良箇所が存在するという判断ができるのみで、具体的な不良箇所の特定は不可能であった。
【０１７７】
そこで、本実施の形態では、図８に示したテスト回路の各セレクタ６６１〜６６ｎの前段に、さらなるセレクタ（図９の７２ａ〜７２ｃである）とフリップフロップ（図９の７３ａ〜７３ｃである）とを接続する回路を新たに構成することにより、具体的にどこの部分で断線等の不良が発生しているのか特定することが可能となるテスト回路を提供する。
【０１７８】
以下、図９に示すテスト回路図に基づいて具体的に説明する。なお、実施の形態４では、ｎ個の中継パッドを有する場合のテストについて説明したが、本実施の形態においては、説明の簡略化のため３つの中継パッドを有する場合のテストについて説明する。
【０１７９】
ここで、図８の入力パッド５５ａは、図９の入力パッド７０に対応しており、図８の出力パッド５８ａは、図９の出力パッド７９に対応しており、図８の中継パッド６０１〜６０ｎは、図９の中継パッド７６ａ〜７６ｃに対応しており、図８のセレクタ６６１〜６６ｎは、図９のセレクタ７４ａ〜７４ｃに対応している。
【０１８０】
まず、セレクタ７２ａの出力部とフリップフロップ７３ａの入力部Ｄ１とを接続し、当該フリップフロップ７３ａの出力部ＱＣ１とセレクタ７４ａの「０」入力部とを接続する。
【０１８１】
さらに、セレクタ７４ａの出力部は、スリーステイトバッファ７５ａを介して中継バッド７６ａへ接続され、当該中継パッド７６ａは、アンドゲート７７ａを介してセレクタ７２ａの「０」入力部へ接続される。
【０１８２】
上記により、セレクタ７２ａ、フリップフロップ７３ａおよび中継パッド７６ａで１つの閉じた第一のループが形成されている。
【０１８３】
また、第一のループの後段において、セレクタ７２ｂの出力部とフリップフロップ７３ｂの入力部Ｄ２とを接続し、当該フリップフロップ７３ｂの出力部ＱＣ２とセレクタ７４ｂの「０」入力部とを接続する。
【０１８４】
さらに、セレクタ７４ｂの出力部は、スリーステイトバッファ７５ｂを介して中継バッド７６ｂへ接続され、当該中継パッド７６ｂは、アンドゲート７７ｂを介してセレクタ７２ｂの「０」入力部へ接続されることにより、セレクタ７２ｂ、フリップフロップ７３ｂおよび中継パッド７６ｂで１つの閉じた第二のループが形成されている。
【０１８５】
さらに、第二のループの後段において、セレクタ７２ｃの出力部とフリップフロップ７３ｃの入力部Ｄ３とを接続し、当該フリップフロップ７３ｃの出力部ＱＣ３とセレクタ７４ｃの「０」入力部とを接続する。
【０１８６】
さらに、セレクタ７４ｃの出力部は、スリーステイトバッファ７５ｃを介して中継バッド７６ｃへ接続され、当該中継パッド７６ｃは、アンドゲート７７ｃを介してセレクタ７２ｃの「０」入力部へ接続される。
【０１８７】
上記により、セレクタ７２ｃ、フリップフロップ７３ｃおよび中継パッド７６ｃで１つの閉じた第三のループが形成されている。
【０１８８】
また、フリップフロップ７３ａの出力部Ｑ１とセレクタ７２ｂの「１」入力部とを接続し、フリップフロップ７３ｂの出力部Ｑ２とセレクタ７２ｃの「１」入力部とを接続することにより、前後段のループ、つまり第一のループと第二のループおよび第二のループと第三のループとをそれぞれ接続させている。
【０１８９】
ここで、入力パッド７０は、入力バッファ７１を介してセレクタ７２ａの「１」入力部に接続されており、フリップフロップ７３ｃの出力部Ｑ３は、出力バッファ７８を介して出力パッド７９へと接続されている。
【０１９０】
また、セレクト信号８０は、セレクタ７２ａ，７２ｂ，７２ｃに共通に伝送され、さらに、セレクト信号８１は、セレクタ７４ａ，７４ｂ，７４ｃに共通に伝送される。
【０１９１】
各セレクタ７４ａ，７４ｂ，７４ｃの「１」入力部には、ＬＳＩ内部回路から送られてくるノーマル信号が入力され、また、各スリーステイトバッファ７５ａ，７５ｂ，７５ｃには、それぞれ切り替え信号が入力され、さらに、各アンドゲート７７ａ，７７ｂ，７７ｃには、それぞれコントロール信号が入力されている。さらに、各フリップフロップ７３ａ，７３ｂ，７３ｃの入力部Ｔには、共通のクロック信号８２がそれぞれ入力されている。
【０１９２】
次に、上記図９および図１０のタイミングチャートに基づいて本実施の形態のテスト回路の動作について説明する。
【０１９３】
図１０は、クロック信号８２、セレクト信号８０、および入力パッド７０に入力されるテスト信号と、各フリップフロップ７３ａ，７３ｂ，７３ｃの出力部Ｑ１，Ｑ２，Ｑ３から出力されるテスト信号とを、それぞれ時系列的に示したものである。ここで、横軸には時間軸ｔをとっている。
【０１９４】
ここで、テスト回路によるＬＳＩのテストに際して、次の各部分に以下の信号を与える。
【０１９５】
まず、セレクタ７４ａ，７４ｂ，７４ｃにそれぞれ、セレクト信号８１として「０」信号を入力し、当該セレクタ７４ａ，７４ｂ，７４ｃの「０」入力部の電気的接続を選択しておく。
【０１９６】
また、各スリーステイトバッファ７５ａ，７５ｂ，７５ｃにそれぞれ、切り替え信号として「０」信号を入力し、当該スリーステイトバッファ７５ａ，７５ｂ，７５ｃを活性状態にしておく。
【０１９７】
また、各アンドゲート７７ａ，７７ｂ，７７ｃにおいては、コントロール信号として「１」を一方の入力部に入力することにより、当該アンドゲート７７ａ，７７ｂ，７７ｃの他方の入力部（中継パッドと接続されている側の入力部）から入力されてくる信号が、アンドゲート７７ａ，７７ｂ，７７ｃの出力部からそのまま出力される。
【０１９８】
さらに、フリップフロップ７３ａ，７３ｂ，７３ｃの入力部Ｔには、クロック信号８２が共通に入力される。
【０１９９】
さて上記のように各部分にテスト準備のための各信号が入力した後、入力パッド７０および出力パッド７９に従来の構造のプローブカードのプローブ針をそれぞれ当接し、入力パッド７０にテスト信号を入力する。
【０２００】
ここで、当該入力パッド７０に入力されるテスト信号として、図１０に示すような「ａ」，「ｂ」，「ｃ」という一連のテスト信号が、クロック周期毎に入力されてくるとする。また、本実施の形態において、各フリップフロップ７３ａ，７３ｂ，７３ｃがクロック信号８２のアップエッジで動作するものであるとする。
【０２０１】
まず、時刻ｔ１において、クロック信号のアップエッジ８２ａが入力されてた後に、時刻Ｔ（ｔ１＜Ｔ＜ｔ２）に、入力パッド７０からテスト信号ａを入力する。テスト信号ａは、入力バッファ７１を介してセレクタ７２ａの「１」入力部へ入力され、今、図１０に示しているようにセレクタ７２ａには、セレクト信号８０として「１」が入力されているので、「１」入力部の導通が選択されることとなり、当該テスト信号ａはセレクタ７２ａの出力部から出力され、フリップフロップ７３ａの入力部Ｄ１へ入力される。
【０２０２】
次に、時刻ｔ２において、クロック信号のアップエッジ８２ｂがフリップフロップ７３ａの入力部Ｔに入力されると、テスト信号ａがフリップフロップ７３ａに一時的に保持され、テスト信号ａは、フリップフロップ７３ａの出力部Ｑ１から出力されるとともに、当該テスト信号ａの反転されたテスト信号ａ＊が出力部ＱＣ１から出力される。
【０２０３】
出力部Ｑ１より出力されたテスト信号ａは、セレクタ７２ｂの「１」入力部に入力され、当該セレクタ７２ｂは、今、セレクト信号８０として「１」が入力されており、「１」入力部の導通が選択されているので、当該テスト信号ａはセレクタ７２ｂの出力部から出力され、フリップフロップ７３ｂの入力部Ｄ２へ入力される。
【０２０４】
他方、出力部ＱＣ１より出力されたテスト信号ａ＊は、セレクタ信号８１により「０」入力部が選択されているセレクタ７４ａ、活性状態のスリーステイトバッファ７５ａ、中継パッド７６ａおよびアンドゲート７７ａを介してセレクタ７２ａの「０」入力部に入力されるが、今当該「０」入力部は導通状態でないので、これ以上、テスト信号ａ＊は伝送されない。
【０２０５】
また、これと同時に時刻ｔ２において、入力パッド７０からテスト信号ｂが入力され、入力バッファ７１、セレクタ７２ａを介してフリップフロップ７３ａの入力部Ｄ１へ入力される。
【０２０６】
次に、時刻ｔ３において、クロック信号のアップエッジ８２ｃがフリップフロップ７３ｂの入力部Ｔに入力されると、テスト信号ａがフリップフロップ７３ｂに一時的に保持され、テスト信号ａは、フリップフロップ７３ｂの出力部Ｑ２から出力されるとともに、当該テスト信号ａの反転されたテスト信号ａ＊が出力部ＱＣ２から出力される。
【０２０７】
出力部Ｑ２より出力されたテスト信号ａは、セレクタ７２ｃの「１」入力部に入力され、当該セレクタ７２ｃは、今、セレクト信号８０として「１」が入力されており、「１」入力部の導通が選択されているので、当該テスト信号ａはセレクタ７２ｃの出力部から出力され、フリップフロップ７３ｃの入力部Ｄ３へ入力される。
【０２０８】
他方、出力部ＱＣ２より出力されたテスト信号ａ＊は、セレクタ信号８１により「０」入力部が選択されているセレクタ７４ｂ、活性状態のスリーステイトバッファ７５ｂ、中継パッド７６ｂおよびアンドゲート７７ｂを介してセレクタ７２ｂの「０」入力部に入力されるが、今当該「０」入力部は導通状態でないので、これ以上、テスト信号ａ＊は伝送されない。
【０２０９】
これと同時に、時刻ｔ３において、クロック信号のアップエッジ８２ｃがフリップフロップ７３ａの入力部Ｔに入力されると、テスト信号ｂがフリップフロップ７３ａに一時的に保持され、テスト信号ｂは、フリップフロップ７３ａの出力部Ｑ１から出力されるとともに、当該テスト信号ｂの反転されたテスト信号ｂ＊が出力部ＱＣ１から出力される。
【０２１０】
出力部Ｑ１より出力されたテスト信号ｂは、セレクタ７２ｂの「１」入力部に入力され、当該セレクタ７２ｂは、今、セレクト信号８０として「１」が入力されており、「１」入力部の導通が選択されているので、当該テスト信号ｂはセレクタ７２ｂの出力部から出力され、フリップフロップ７３ｂの入力部Ｄ２へ入力される。
【０２１１】
他方、出力部ＱＣ１より出力されたテスト信号ｂ＊は、セレクタ信号８１により「０」入力部が選択されているセレクタ７４ａ、活性状態のスリーステイトバッファ７５ａ、中継パッド７６ａおよびアンドゲート７７ａを介してセレクタ７２ａの「０」入力部に入力されるが、今当該「０」入力部は導通状態でないので、これ以上、テスト信号ｂ＊は伝送されない。
【０２１２】
さらに、これと同時に、時刻ｔ３において、入力パッド７０からテスト信号ｃが入力され、入力バッファ７１、セレクタ７２ａを介してフリップフロップ７３ａの入力部Ｄ１へ入力される。
【０２１３】
次に、時刻ｔ４において、クロック信号のアップエッジ８２ｄがフリップフロップ７３ｃの入力部Ｔに入力されると、テスト信号ａがフリップフロップ７３ｃに一時的に保持され、テスト信号ａは、フリップフロップ７３ｃの出力部Ｑ３から出力されるとともに、当該テスト信号ａの反転されたテスト信号ａ＊が出力部ＱＣ３から出力される。
【０２１４】
出力部Ｑ３より出力されたテスト信号ａは、出力バッファ７８を介して出力パッド７９へと伝送される。
【０２１５】
他方、出力部ＱＣ３より出力されたテスト信号ａ＊は、セレクタ信号８１により「０」入力部が選択されているセレクタ７４ｃ、活性状態のスリーステイトバッファ７５ｃ、中継パッド７６ｃおよびアンドゲート７７ｃを介してセレクタ７２ｃの「０」入力部に入力されるが、今当該「０」入力部は導通状態でないので、これ以上、テスト信号ａ＊は伝送されない。
【０２１６】
これと同時に、時刻ｔ４において、クロック信号のアップエッジ８２ｄがフリップフロップ７３ｂの入力部Ｔに入力されると、テスト信号ｂがフリップフロップ７３ｂに一時的に保持され、テスト信号ｂは、フリップフロップ７３ｂの出力部Ｑ２から出力されるとともに、当該テスト信号ｂの反転されたテスト信号ｂ＊が出力部ＱＣ２から出力される。
【０２１７】
出力部Ｑ２より出力されたテスト信号ｂは、セレクタ７２ｃの「１」入力部に入力され、当該セレクタ７２ｃは、今、セレクト信号８０として「１」が入力されており、「１」入力部の導通が選択されているので、当該テスト信号ｂはセレクタ７２ｃの出力部から出力され、フリップフロップ７３ｃの入力部Ｄ３へ入力される。
【０２１８】
他方、出力部ＱＣ２より出力されたテスト信号ｂ＊は、セレクタ信号８１により「０」入力部が選択されているセレクタ７４ｂ、活性状態のスリーステイトバッファ７５ｂ、中継パッド７６ｂおよびアンドゲート７７ｂを介してセレクタ７２ｂの「０」入力部に入力されるが、今当該「０」入力部は導通状態でないので、これ以上、テスト信号ｂ＊は伝送されない。
【０２１９】
さらに、これと同時に、時刻ｔ４において、クロック信号のアップエッジ８２ｄがフリップフロップ７３ａの入力部Ｔに入力されると、テスト信号ｃがフリップフロップ７３ａに一時的に保持され、テスト信号ｃは、フリップフロップ７３ａの出力部Ｑ１から出力されるとともに、当該テスト信号ｃの反転されたテスト信号ｃ＊が出力部ＱＣ１から出力される。
【０２２０】
出力部Ｑ１より出力されたテスト信号ｃは、セレクタ７２ｂの「１」入力部に入力され、当該セレクタ７２ｂは、今、セレクト信号８０として「１」が入力されており、「１」入力部の導通が選択されているので、当該テスト信号ｃはセレクタ７２ｂの出力部から出力され、フリップフロップ７３ｂの入力部Ｄ２へ入力される。
【０２２１】
他方、出力部ＱＣ１より出力されたテスト信号ｃ＊は、セレクタ信号８１により「０」入力部が選択されているセレクタ７４ａ、活性状態のスリーステイトバッファ７５ａ、中継パッド７６ａおよびアンドゲート７７ａを介してセレクタ７２ａの「０」入力部に入力されるが、今当該「０」入力部は導通状態でないので、これ以上、テスト信号ｃ＊は伝送されない。
【０２２２】
以上のテスト回路の動作により、現時点（時刻ｔ４経過時点）において、フリップフロップ７３ａ，７３ｂ，７３ｃには、それぞれテスト信号「ｃ」，「ｂ」，「ａ」が一時的に保持されている。
【０２２３】
さて、各セレクタ７２ａ，７２ｂ，７２ｃに対して、セレクト信号８０として「０」信号を、時刻ｔ４が経過してから時刻ｔ５に到達するまでの間の時刻ｔ’（ｔ４＜ｔ’＜ｔ５）よりクロック信号８２の一周期分、入力する。これにより、時刻ｔ’になると、各セレクタ７２ａ，７２ｂ，７２ｃの「０」入力部が導通状態となり、「１」入力部は非導通状態となる。
【０２２４】
したがって、セレクタ７２ｂの「１」入力部は導通状態でないので、フリップフロップ７３ａの出力部Ｑ１より出力されるテスト信号ｃは、これ以上伝送されなくなる。
【０２２５】
他方、フリップフロップ７３ａの出力部ＱＣ１より出力されるテスト信号ｃ＊は、セレクタ７４ａ、中継パッド７６ａ等を介してセレクタ７２ａの「０」入力部に入力され、今当該「０」入力部は導通状態であるので、テスト信号ｃ＊は、セレクタ７２ａの出力部より出力され、フリップフロップ７３ａの入力部Ｄ１へと伝送される。
【０２２６】
また、セレクタ７２ｃの「１」入力部は導通状態でないので、フリップフロップ７３ｂの出力部Ｑ２より出力されるテスト信号ｂは、これ以上伝送されなくなる。
【０２２７】
他方、フリップフロップ７３ｂの出力部ＱＣ２より出力されるテスト信号ｂ＊は、セレクタ７４ｂ、中継パッド７６ｂ等を介してセレクタ７２ｂの「０」入力部に入力され、今当該「０」入力部は導通状態であるので、テスト信号ｂ＊は、セレクタ７２ｂの出力部より出力され、フリップフロップ７３ｂの入力部Ｄ２へと伝送される。
【０２２８】
さらに、フリップフロップ７３ｃの出力部Ｑ３より出力されるテスト信号ａは、そのまま出力パッド７９に伝送される一方、フリップフロップ７３ｃの出力部ＱＣ３より出力されるテスト信号ａ＊は、セレクタ７４ｃ、中継パッド７６ｃ等を介してセレクタ７２ｃの「０」入力部に入力され、今当該「０」入力部は導通状態であるので、テスト信号ａ＊は、セレクタ７２ｃの出力部より出力され、フリップフロップ７３ｃの入力部Ｄ３へと伝送される。
【０２２９】
さて次に、時刻ｔ５において、クロック信号のアップエッジ８２ｅがフリップフロップ７３ｃの入力部Ｔに入力されると、当該時点では上述で説明したように入力部Ｄ３より反転したテスト信号ａ＊が入力されてきているので、当該テスト信号ａ＊がフリップフロップ７３ｃに一時的に保持され、テスト信号ａ＊は、フリップフロップ７３ｃの出力部Ｑ３から出力されるとともに、当該テスト信号ａ＊の反転されたテスト信号ａが出力部ＱＣ３から出力される。
【０２３０】
出力部Ｑ３より出力されたテスト信号ａ＊は、出力バッファ７８を介して出力パッド７９へと伝送される。
【０２３１】
他方、出力部ＱＣ３より出力されたテスト信号ａは、セレクタ７４ｃ、中継パッド７６ｃ等を介してセレクタ７２ｃの「０」入力部に入力され、今当該「０」入力部は導通状態であるので、テスト信号ａはフリップフロップ７３ｃの入力部Ｄ３へと伝送される。
【０２３２】
これと同時に、時刻ｔ５において、クロック信号のアップエッジ８２ｅがフリップフロップ７３ｂの入力部Ｔに入力されると、当該時点では上述で説明したように入力部Ｄ２より反転したテスト信号ｂ＊が入力されてきているので、当該テスト信号ｂ＊がフリップフロップ７３ｂに一時的に保持され、テスト信号ｂ＊は、フリップフロップ７３ｂの出力部Ｑ２から出力されるとともに、当該テスト信号ｂ＊の反転されたテスト信号ｂが出力部ＱＣ２から出力される。
【０２３３】
出力部Ｑ２より出力されたテスト信号ｂ＊は、セレクタ７２ｃの「１」入力部に入力されるが、当該セレクタ７２ｃには、現時点では、セレクト信号８０として「０」が入力されており、「１」入力部の導通が選択されていないので、当該テスト信号ｂ＊はこれ以上、伝送されない。
【０２３４】
他方、出力部ＱＣ２より出力されたテスト信号ｂは、セレクタ７４ｂ、中継パッド７６ｂ等を介してセレクタ７２ｂの「０」入力部に入力され、今当該「０」入力部は導通状態であるので、テスト信号ｂはフリップフロップ７３ｂの入力部Ｄ２へと伝送される。
【０２３５】
さらに、これと同時に、時刻ｔ５において、クロック信号のアップエッジ８２ｅがフリップフロップ７３ａの入力部Ｔに入力されると、当該時点では、上述で説明したように入力部Ｄ１より反転したテスト信号ｃ＊が入力されてきているので、当該テスト信号ｃ＊がフリップフロップ７３ａに一時的に保持され、テスト信号ｃ＊は、フリップフロップ７３ａの出力部Ｑ１から出力されるとともに、当該テスト信号ｃ＊の反転されたテスト信号ｃが出力部ＱＣ１から出力される。
【０２３６】
出力部Ｑ１より出力されたテスト信号ｃ＊は、セレクタ７２ｂの「１」入力部に入力されるが、当該セレクタ７２ｂには、現時点では、セレクト信号８０として「０」が入力されており、「１」入力部の導通が選択されていないので、当該テスト信号ｃ＊はこれ以上、伝送されない。
【０２３７】
他方、出力部ＱＣ１より出力されたテスト信号ｃは、セレクタ７４ａ、中継パッド７６ａ等を介してセレクタ７２ａの「０」入力部に入力され、今当該「０」入力部は導通状態であるので、テスト信号ｃはフリップフロップ７３ａの入力部Ｄ１へと伝送される。
【０２３８】
以上のテスト回路の動作により、現時点（時刻ｔ５の経過時点）において、フリップフロップ７３ａ，７３ｂ，７３ｃには、今まで保持されていた「ｃ」，「ｂ」，「ａ」に代わって、それぞれテスト信号「ｃ＊」，「ｂ＊」，「ａ＊」が一時的に保持されることになる。
【０２３９】
さて、時刻ｔ’よりクロック信号８２の一周期分経過した時刻ｔ’’（ｔ５＜ｔ’’＜ｔ６）において、セレクト信号８０を「０」信号から「１」信号へと戻し、当該セレクト信号「１」を各セレクタ７２ａ，７２ｂ，７２ｃに対して入力する。これにより、時刻ｔ’’になると、各セレクタ７２ａ，７２ｂ，７２ｃの「１」入力部が導通状態に戻り、「０」入力部は非導通状態に戻る。
【０２４０】
したがって、フリップフロップ７３ａの出力部ＱＣ１より出力されるテスト信号ｃは、セレクタ７４ａ、中継パッド７６ａ等を介してセレクタ７２ａの「０」入力部に入力されるが、今当該「０」入力部は非導通状態であるので、テスト信号ｃは、これ以上伝送されない。
【０２４１】
他方、セレクタ７２ｂの「１」入力部は導通状態であるので、フリップフロップ７３ａの出力部Ｑ１より出力されるテスト信号ｃ＊は、セレクタ７２ｂの出力部より出力され、フリップフロップ７３ｂの入力部Ｄ２へと伝送される。
【０２４２】
また、フリップフロップ７３ｂの出力部ＱＣ２より出力されるテスト信号ｂは、セレクタ７４ｂ、中継パッド７６ｂ等を介してセレクタ７２ｂの「０」入力部に入力されるが、今当該「０」入力部は非導通状態であるので、テスト信号ｂは、これ以上伝送されない。
【０２４３】
他方、セレクタ７２ｃの「１」入力部は導通状態であるので、フリップフロップ７３ｂの出力部Ｑ２より出力されるテスト信号ｂ＊は、セレクタ７２ｃの出力部より出力され、フリップフロップ７３ｃの入力部Ｄ３へと伝送される。
【０２４４】
さらに、フリップフロップ７３ｃの出力部ＱＣ３より出力されるテスト信号ａは、セレクタ７４ｃ、中継パッド７６ｃ等を介してセレクタ７２ｃの「０」入力部に入力されるが、今当該「０」入力部は非導通状態であるので、テスト信号ａは、これ以上伝送されない。
【０２４５】
他方、フリップフロップ７３ｃの出力部Ｑ３より出力されるテスト信号ａ＊は、そのまま出力パッド７９に伝送される。
【０２４６】
さて次に、時刻ｔ６において、クロック信号のアップエッジ８２ｆがフリップフロップ７３ｃの入力部Ｔに入力されると、当該時点では上述で説明したように入力部Ｄ３より反転したテスト信号ｂ＊が入力されてきているので、当該テスト信号ｂ＊がフリップフロップ７３ｃに一時的に保持され、テスト信号ｂ＊は、フリップフロップ７３ｃの出力部Ｑ３から出力されるとともに、当該テスト信号ｂ＊の反転されたテスト信号ｂが出力部ＱＣ３から出力される。
【０２４７】
出力部Ｑ３より出力されたテスト信号ｂ＊は、出力バッファ７８を介して出力パッド７９へと伝送される。
【０２４８】
他方、出力部ＱＣ３より出力されたテスト信号ｂは、セレクタ７４ｃ、中継パッド７６ｃ等を介してセレクタ７２ｃの「０」入力部に入力され、今当該「０」入力部は非導通状態であるので、テスト信号ｂは、これ以上伝送されない。
【０２４９】
これと同時に、時刻ｔ６において、クロック信号のアップエッジ８２ｆがフリップフロップ７３ｂの入力部Ｔに入力されると、当該時点では上述で説明したように入力部Ｄ２より反転したテスト信号ｃ＊が入力されてきているので、当該テスト信号ｃ＊がフリップフロップ７３ｂに一時的に保持され、テスト信号ｃ＊は、フリップフロップ７３ｂの出力部Ｑ２から出力されるとともに、当該テスト信号ｃ＊の反転されたテスト信号ｃが出力部ＱＣ２から出力される。
【０２５０】
出力部Ｑ２より出力されたテスト信号ｃ＊は、セレクタ７２ｃの「１」入力部に入力され、当該セレクタ７２ｃは、現時点では、セレクト信号８０として「１」が入力されており、「１」入力部の導通が選択されているので、当該テスト信号ｃ＊は、セレクタ７２ｃの出力部から出力され、フリップフロップ７３ｃの入力部Ｄ３へと伝送される。
【０２５１】
他方、出力部ＱＣ２より出力されたテスト信号ｃは、セレクタ７４ｂ、中継パッド７６ｂ等を介してセレクタ７２ｂの「０」入力部に入力されるが、今当該「０」入力部は非導通状態であるので、テスト信号ｃは、これ以上伝送されない。
【０２５２】
次に、時刻ｔ７において、クロック信号のアップエッジ８２ｇがフリップフロップ７３ｃの入力部Ｔに入力されると、当該時点では上述で説明したように入力部Ｄ３より反転したテスト信号ｃ＊が入力されてきているので、当該テスト信号ｃ＊がフリップフロップ７３ｃに一時的に保持され、テスト信号ｃ＊は、フリップフロップ７３ｃの出力部Ｑ３から出力されるとともに、当該テスト信号ｃ＊の反転されたテスト信号ｃが出力部ＱＣ３から出力される。
【０２５３】
出力部Ｑ３より出力されたテスト信号ｃ＊は、出力バッファ７８を介して出力パッド７９へと伝送される。
【０２５４】
他方、出力部ＱＣ３より出力されたテスト信号ｃは、セレクタ７４ｃ、中継パッド７６ｃ等を介してセレクタ７２ｃの「０」入力部に入力され、今当該「０」入力部は非導通状態であるので、テスト信号ｃは、これ以上伝送されない。
【０２５５】
以上の一連の動作により、入力パッド７０に「ａ」、「ｂ」、「ｃ」の順で入力されたテスト信号が、出力パッド７９より「ａ＊」、「ｂ＊」、「ｃ＊」の順で出力されるなら、本ＬＳＩの導通状態は良であると判定を下すことができる。
【０２５６】
しかし、例えば、フリップフロップ７３ａを含む回路の段（第一のループ）において、中継パッド７６ａに接続されている配線において断線等の電気的不良が生じていた場合には、以下のテスト信号が出力パッド７９から出力されることとなる。
【０２５７】
第一のループにおいて断線等の電気的不良が発生している場合では、時刻ｔ’において、フリップフロップ７３ａの出力部ＱＣ１より出力されるテスト信号ｃ＊は、セレクタ７２ａの「０」入力部に入力されない。
【０２５８】
この状態のまま、時刻ｔ５を向かえると、フリップフロップ７３ａの入力部Ｄ１から新たな信号の入力がないので、テスト信号ｃをそのまま保持することとなり、出力部Ｑ１よりテスト信号ｃが出力されることとなる。
【０２５９】
したがって、時刻ｔ６以降では、当該テスト信号ｃが各フリップフロップ回路７３ｂ，７３ｃへと伝送・保持されていくので、最終的に出力パッド７９からテスト信号ｃが出力されることとなる。つまり、出力パッド７９からは、テスト信号「ａ＊」、「ｂ＊」、「ｃ＊でない信号」の順で出力されることとなる。
【０２６０】
このように、入力されてくるテスト信号が反転されずに、そのままのテスト信号が出力されてきたときは、時刻ｔ５の時点で当該反転されていないテスト信号が、どこのフリップフロップに保持されていたかを特定することにより、断線等の不良の存在する段の回路（中継パッドに対する接続不良を有する回路段）を特定することができる。
【０２６１】
ところで、本実施の形態のテスト回路において、セレクト信号８１として信号「１」を各セレクタ７４ａ，７４ｂ，７４ｃに入力することにより、ＬＳＩのノーマル使用が可能となる。ここで、ノーマル信号は、ＬＳＩに組み込まれている図示していない内部回路から送信される信号を表している。
【０２６２】
なお、本実施の形態では、中継パッド７６ａ〜７６ｃが３つである場合のテスト回路について説明したが、これに限るものでなく、図１１に示すように３つ以上の中継パッド７６が存在するＬＳＩについても、同様なテスト回路を設けることができる。このとき、中継パッド７６の数に応じた数のフリップフロップ７３およびセレクタ７２，７４が必要となり、当該数に応じた閉じたループを形成し、前後の各ループを接続する必要がある。
【０２６３】
また、図１１に示すように、各フリップフロップ７３の出力部Ｑと出力部ＱＣの結線を図９に示す場合と逆に繋いでもよく、つまり、フリップフロップ７３の出力部Ｑをセレクタ７４の「０」入力部に接続し、フリップフロップ７３の出力部ＱＣをセレクタ７２の「１」入力部に接続してもよく、図９に示したテスト回路と同様な効果を得ることができる。
【０２６４】
また、実施の形態４と同様に、テスト回路を含まないＬＳＩ回路において、全中継パットが入力パッド、出力パッドあるいは入出力パッドであってもよく、あるいは、中継パッドととして入出力パッド、入力パッドおよび出力パッドが混在したものを採用してもかまわない。
【０２６５】
また、本実施の形態では、ＳＩＰにパッケージされているＬＳＩに関するテスト回路について説明をしたが、本実施の形態においても、これに限るものでなく、入出力バッファ（スリーステイトバッファ、アンドゲートを含む）やドライバのドライブ能力の大小に係らず、複数のボンディングパッドを有するＬＳＩ（例えば、従来技術で説明した通常のＬＳＩ）に本実施の形態のテスト回路を組み込んで使用してもよく、この場合においても、２点のボンディングパッドだけのプローブ針の当接により他の全てのボンディングパッドの接続導通テストを行うことができる。
【０２６６】
【発明の効果】
本発明の請求項１に記載のテスト回路では、集積回路のテスト回路であって、前記集積回路は、ドライブ能力の比較的大きいＩ／Ｏセルに接続された複数の第一のパッドと、ドライブ能力の比較的小さいＩ／Ｏセルに接続された少なくとも１つの第二のパッドと、を備え、前記テスト回路は、前記複数の第一のパッドのうちの一のパッドから前記第二のパッドを介して、前記複数の第一のパッドのうちの他の一のパッドへと信号を伝達可能な経路を通常の信号経路と選択可能に形成する制御回路を、備えているので、当該回路のテストに際して、既存のドライブ能力の比較的大きいＩ／Ｏセルに接続されている一および他の一の第一のパッドを用いて、前記一の第一のパッドから第二のパッドを介して前記他の一の第一のパッドに至るまでの経路を新たに作ったとしても、制御回路によりテスト回路とノーマル回路との電気的接続を選択できる。したがって、テストのためだけに第二のパッドのドライブ能力を上げる必要はなく、前記一のおよび前記他の一の第一のパッドのみにプローブカードのプローブを当接することにより、当該ボンディングバッドと第二のパッド間の導通等のテストを行うことができ、ノーマル使用時には、新たに設けたテスト回路の影響は受けることはない。
【０２６７】
本発明の請求項２に記載のテスト回路では、前記制御回路は、前記一の第一のパッドと前記第二のパッドとの間に配置されており、導通状態とハイインピーダンス状態との切り替えを制御するスリーステイトバッファを備えているので、第二のパッドが入力用パッドである場合の当該回路のテストに際して、スリーステイトバッファを導通状態とさせることにより、ドライブ能力の比較的小さいＩ／Ｏに接続されている第二のパッドにプローブ針を当接することなく、第二のパッド−前記他の一の第一のパッド間の導通等のテストを行うことができる。また、当該回路のノーマル使用時には、スリーステイトバッファがハイインピーダンス状態を発生させることにより、第二のパッドから入力されてくる信号により、前記一の第一のパッドから入力される信号が影響を受けることもない。
【０２６８】
本発明の請求項３に記載のテスト回路では、前記第二のパッドと前記他の一の第一のパッドとの間に配置されるアンドゲートを、さらに備えているので、例えばスリーステイトバッファがハイインピーダンス状態となり、第二のパッドがフローティング状態となったときに、第二のパッドから不安定なノイズ信号が入力され易くなるが、アンドゲートを導入することにより、アンドゲートの出力部から出力される信号を安定した信号に変化することが可能となる。したがって、ハイインピーダンス状態である第二のパッドから入力される不安定なノイズ信号による回路内の内部論理回路のリーク破壊を防止することができる。
【０２６９】
本発明の請求項４に記載のテスト回路では、前記制御回路は、前記第二のパッドと前記他の一の第一のパッドとの間に配置されており、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第一のセレクタを備えているので、第一のセレクタの二つの入力部の一方にテストのための経路を接続し、他方の入力部にノーマル使用における既存の経路を接続することができる。したがって、第二のパッドが出力用ボンディングパッドである場合のテストに際して、第一のセレクタの一方の入力部と出力部との電気的接続を選択制御することにより、ドライブ能力の比較的小さいＩ／Ｏセルに接続されている第二のパッドにプローブ針を当接することなく、前記一の第一のパッド−第二のパッド間の導通等のテストを行うことができる。これに対して、ノーマル使用時には、第一のセレクタの他方の入力部と出力部との電気的接続を選択制御することにより、前記一の第一のパッドから入力し、第二のパッドから出力される信号が、前記他の一の第一のパッドへ出力されることを防ぐことができる。
【０２７０】
本発明の請求項５に記載のテスト回路では、前記制御回路は、前記一の第一のパッドと前記第二のパッドとの間に配置されており、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第二のセレクタを、さらに備えているので、第二のセレクタの二つの入力部の一方にテストのための経路を接続し、他方の入力部にノーマル使用における既存の経路を接続することができる。したがって、第二のパッドが入出力用ボンディングパッドである場合のテストに際して、テストの対象となる経路に合わせて第一のセレクタおよび第二のセレクタの電気的接続を選択制御することにより、ドライブ能力の比較的小さいドライバに接続されている第二の入出力ボンディングパッドにプローブ針を当接することなく、前記一の第一のパッド−第二のパッド間または、第二のパッド−前記他の一の第一のパッド間の導通等のテストを行うことができ、ノーマル使用時には、第二のパッドから入出力される信号が、前記一の第一のパッドから入力されてくる信号および、前記他の一の第一のパッドから出力される信号に対して影響を与えることを防止することができる。
【０２７１】
本発明の請求項６に記載のテスト回路では、集積回路のテスト回路であって、前記集積回路は、複数のパッドを備えており、前記テスト回路は、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する複数のセレクタを、備えており、前記パッドと前記セレクタとが交互に直列的に接続されているので、例えば、複数のパッドとして、ドライブ能力の大きいＩ／Ｏセルに対応するパッドと、ドライブ能力の小さいＩ／Ｏセルに対応するパッドとが混在する場合において、セレクタとドライブ能力の小さいＩ／Ｏセルに対応するパッドとを交互に直列に接続し、最前段のセレクタの一方の入力部にドライブ能力の大きいＩ／Ｏセルに対応するパッドを接続し、さらに、最後段のセレクタの出力部にドライブ能力の大きいＩ／Ｏセルに対応する他のパッドを接続することにより、ドライブ能力の小さいＩ／Ｏセルに対応するパッドにプローブ針を当接することなく、ドライブ能力の大きいＩ／Ｏセルに対応する２つのパッドにプローブ針を当接するだけで、全てのドライブ能力の小さいＩ／Ｏセルに対応するパッドの導通テストを実施することができる。なお、本請求項に係る発明は、ドライブ能力の大小に係らず、例えば、全てのパッドがドライブ能力の大きいＩ／Ｏセルに対応するものであっても、もちろん適用することができ、２つのパッドにプローブ針を当接するだけで、他の全てのパッドの導通テストを行うことができる。
【０２７２】
本発明の請求項７に記載のテスト回路では、集積回路のテスト回路であって、前記集積回路は、複数のパッドを備えており、前記テスト回路は、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する複数の第一のセレクタと、一つの入力部と二つの出力部とを有しており、前記入力部から入力された信号を一時的に保持し、その後、一方の出力部から当該信号を出力し、他方の出力部から当該信号を反転させた反転信号を出力する複数のフリップフロップとを、備えており、一の前記第一のセレクタ、一の前記フリップフロップ、一の前記パッドの順序で接続することにより閉じたループをそれぞれ複数段設け、前段の前記フリップフロップの前記ループ接続で接続されていない側の出力部と、後段の前記第一のセレクタの前記ループ接続で接続されていない側の入力部とを接続するので、当該回路のテストに際して、第一のセレクタにおいて、前後段のループがそれぞれ接続されている側の入力部と出力部との電気的接続を選択することにより、一のパッドから入力されてくる信号を各フリップフロップがレジスタの如く保持し、その後、第一のセレクタの他の入力部と出力部との電気的接続を選択することにより、各閉じたループにおいて導通が良であれば、保持されていた信号が反転した信号に置換わる。その後、第一のセレクタの接続を元の接続に選択し直すことにより、別の一のパッドから前記保持信号が出力される。したがって、例えば、ドライブ能力の大きいＩ／Ｏセルに対応する二つのパッドにプローブ針を当接し、信号の入力および出力される前記保持信号のモニタを行うことにより、ドライブ能力の小さいＩ／Ｏセルに対応する他の全てのパッド間の導通テストおよび導通不良箇所の特定を行うことができる。なお、本請求項に係る発明においても、ドライブ能力の大小に係らず、例えば、全てのパッドがドライブ能力の大きいＩ／Ｏセルに対応するものであっても、もちろん適用することができる。
【０２７３】
本発明の請求項８に記載のテスト回路では、前記テスト回路は、前記フリップフロップと前記パッドとの間に接続され、二つの入力部と一つの出力部を有しており、前記二つの入力部のどちらか一方の入力部と前記出力部との電気的接続を選択制御する第二のセレクタを、さらに備えるので、一の入力部に前記ループを構成する経路と接続し、他の入力部にノーマル使用時の利用される経路を接続することにより、テスト時には、請求項７のテスト回路が構成でき、ノーマル使用時には、通常の信号の流れを簡単に作り出すことができる。
【図面の簡単な説明】
【図１】実施の形態１のテスト回路を組み込む前のＬＳＩ回路の構成を示す概略図である。
【図２】実施の形態１のテスト回路を示す回路図である。
【図３】実施の形態２のテスト回路を組み込む前のＬＳＩ回路の構成を示す概略図である。
【図４】実施の形態２のテスト回路を示す回路図である。
【図５】実施の形態３のテスト回路を組み込む前のＬＳＩ回路の構成を示す概略図である。
【図６】実施の形態３のテスト回路を示す回路図である。
【図７】実施の形態４のテスト回路を組み込む前のＬＳＩ回路の構成を示す概略図である。
【図８】実施の形態４のテスト回路を示す回路図である。
【図９】実施の形態５のテスト回路を示す回路図である。
【図１０】実施の形態５のテスト回路の動作を説明するためのタイミングチャートである。
【図１１】実施の形態５に示すテスト回路の変形例を示す回路図である。
【図１２】従来の技術によるＬＳＩのテストの方法を説明するための図である。
【図１３】ＳＩＰの構造を示す側面図である。
【図１４】ＳＩＰの構造を示す拡大図である。
【図１５】ＳＩＰにパッケージされているＬＳＩの構成を示す上方図である。
【符号の説明】
１ａ，２４，３５ａ，３５ｂ，５５ａ，７０　入力パッド、２ａ，２５，４６ａ，３６ｂ，５６ａ，７１　入力バッファ、３，２３，３７，５７　ＬＳＩ内部回路、４，２８，４２，６０１，６０２，６０ｎ，７６ａ，７６ｂ，７６ｃ　中継パッド、６，２６，４０，４４　内部論理回路、７，２２ａ，３９ａ，３９ｂ，５９ａ，７８　出力バッファ、８，２１ａ，３８ａ，３８ｂ，５８ａ，７９　出力パッド、１０　スリーステイトバッファ、１１　アンドゲート、１２　切り替え信号、２７　出力ドライバ、３０　入力ドライバ、３１，４５，４６，６６１，６６２，６６ｎ，７２ａ，７２ｂ，７２ｃ，７４ａ，７４ｂ，７４ｃ　セレクタ、３２，４９，６７，８０，８１　セレクト信号、７３ａ，７３ｂ，７３ｃフリップフロップ、８２　クロック信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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