(57)【要約】【課題】発生する遅延時間が入力信号の周波数に影響され難い遅延回路を提供する。【解決手段】ＰチャネルＭＯＳトランジスタ１１０乃至１１３同士の隣接する接続部分と接地端子１４１との間にはＮチャネルＭＯＳトランジスタ１２４が接続され、ＮチャネルＭＯＳトランジスタ１２０乃至１２３同士の隣接する接続部分と電源端子１３１との間にはＰチャネルＭＯＳトランジスタ１１４が接続される。ＰチャネルＭＯＳトランジスタ１１０乃至１１３が切断状態に移行する場合にはＮチャネルＭＯＳトランジスタ１２４が導通状態となり、ＮチャネルＭＯＳトランジスタ１２０乃至１２３が切断状態に移行する場合にはＰチャネルＭＯＳトランジスタ１１４が導通状態となる。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
第１の電位端子と出力端子との間に直列に接続され、入力信号が第１の状態のときに切断状態となり、前記入力信号が第２の状態のときに導通状態となる複数のスイッチ手段を備える遅延回路において、
前記入力信号が前記第２の状態から前記第１の状態になると、隣接する前記スイッチ手段同士を接続する接続端子の電位が第２の電位端子の電位と等しくなるように制御する
ことを特徴とする遅延回路。
【請求項２】
第１の電位端子と出力端子との間に直列に接続され、入力信号が第１の状態のときに切断状態となり、前記入力信号が第２の状態のときに導通状態となる複数の第１のスイッチ手段と、
前記出力端子と第２の電位端子との間に直列に接続され、前記入力信号が前記第１の状態のときに導通状態となり、前記入力信号が前記第２の状態のときに切断状態となる複数の第２のスイッチ手段と、
前記入力信号が前記第２の状態から前記第１の状態になると、隣接する前記第１のスイッチ手段同士を接続する第１の接続端子の電位を前記第２の電位端子の電位と等しくなるように制御する第１の制御手段と、
前記入力信号が前記第１の状態から前記第２の状態になると、隣接する前記第２のスイッチ手段同士を接続する第２の接続端子の電位を前記第１の電位端子の電位と等しくなるように制御する第２の制御手段と
を備えることを特徴とする遅延回路。
【請求項３】
第１の電位端子と出力端子との間に直列に接続され、入力信号が第１の状態のときに切断状態となり、前記入力信号が第２の状態のときに導通状態となる複数の第１のスイッチ手段と、
前記出力端子と第２の電位端子との間に直列に接続され、前記入力信号が前記第１の状態のときに導通状態となり、前記入力信号が前記第２の状態のときに切断状態となる複数の第２のスイッチ手段と、
隣接する前記第１のスイッチ手段同士を接続する第１の接続端子と前記第２の電位端子との間に接続され、前記入力信号が前記第１の状態のときに導通状態となり、前記入力信号が前記第２の状態のときに切断状態となる第３のスイッチ手段と、
隣接する前記第２のスイッチ手段同士を接続する第２の接続端子と前記第１の電位端子との間に接続され、前記入力信号が前記第１の状態のときに切断状態となり、前記入力信号が前記第２の状態のときに導通状態となる第４のスイッチ手段と
を備えることを特徴とする遅延回路。
【請求項４】
前記第１の接続端子が複数存在する場合において、これら前記第１の接続端子間を相互に接続し、
前記第２の接続端子が複数存在する場合において、これら前記第２の接続端子間を相互に接続する
ことを特徴とする請求項３記載の遅延回路。
【請求項５】
前記第１の接続端子が複数存在する場合において、これら前記第１の接続端子のそれぞれに対応して前記第１の接続端子と前記第２の電位端子との間に前記第３のスイッチ手段を接続し、
前記第２の接続端子が複数存在する場合において、これら前記第２の接続端子のそれぞれに対応して前記第２の接続端子と前記第１の電位端子との間に前記第４のスイッチ手段を接続する
ことを特徴とする請求項３記載の遅延回路。
【請求項６】
電源端子と出力端子との間に直列に接続されるとともに入力端子にそれぞれの制御端子が接続される複数の第１のトランジスタと、
前記出力端子と接地端子との間に直列に接続されるとともに前記入力端子にそれぞれの制御端子が接続される複数の第２のトランジスタと、
隣接する前記第１のトランジスタ同士を接続する第１の接続端子と前記接地端子との間に接続されるとともに前記入力端子に制御端子が接続される第３のトランジスタと、
隣接する前記第２のトランジスタ同士を接続する第２の接続端子と前記電源端子との間に接続されるとともに前記入力端子に制御端子が接続される第４のトランジスタと
を備えることを特徴とする遅延回路。
【請求項７】
前記第１のトランジスタおよび前記第４のトランジスタは、前記入力端子に供給される入力信号が第１の状態のときに切断状態となり、前記入力信号が第２の状態のときに導通状態となり、
前記第２のトランジスタおよび前記第３のトランジスタは、前記入力信号が前記第１の状態のときに導通状態となり、前記入力信号が前記第２の状態のときに切断状態となる
ことを特徴とする請求項６記載の遅延回路。
【請求項８】
前記第１の状態は前記電源端子の電位であって、前記第２の状態は前記接地端子の電位である
ことを特徴とする請求項７記載の遅延回路。
【請求項９】
前記第１のトランジスタおよび前記第４のトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第２のトランジスタおよび前記第３のトランジスタはＮチャネルＭＯＳトランジスタである
ことを特徴とする請求項６記載の遅延回路。
【請求項１０】
前記第１の接続端子が複数存在する場合において、これら前記第１の接続端子間を相互に接続し、
前記第２の接続端子が複数存在する場合において、これら前記第２の接続端子間を相互に接続する
ことを特徴とする請求項６記載の遅延回路。
【請求項１１】
前記第１の接続端子が複数存在する場合において、これら前記第１の接続端子のそれぞれに対応して前記第１の接続端子と前記接地端子との間に前記第３のトランジスタを接続し、
前記第２の接続端子が複数存在する場合において、これら前記第２の接続端子のそれぞれに対応して前記第２の接続端子と前記電源端子との間に前記第４のトランジスタを接続する
ことを特徴とする請求項６記載の遅延回路。
【請求項１２】
電源端子と出力端子との間に直列に接続されるとともに入力端子にそれぞれの制御端子が接続される複数の第１のトランジスタと、
前記出力端子と接地端子との間に直列に接続されるとともに前記入力端子にそれぞれの制御端子が接続される複数の第２のトランジスタと、
隣接する前記第１のトランジスタ同士を接続する第１の接続端子と前記接地端子との間に接続されるとともに前記入力端子に制御端子が接続される第３のトランジスタと、
隣接する前記第２のトランジスタ同士を接続する第２の接続端子と前記電源端子との間に接続されるとともに前記入力端子に制御端子が接続される第４のトランジスタと
を備える遅延素子の前記出力端子と前記入力端子とを直列に複数段接続してなることを特徴とする遅延回路。
【請求項１３】
入力段および出力段にそれぞれインバータ回路をさらに備えることを特徴とする請求項１２記載の遅延回路。
【請求項１４】
入力信号の論理真値と論理偽値との電位差を第１の電位差から第２の電位差に変換する第１のレベルシフト回路と、この第１のレベルシフト回路によって変換された入力信号を遅延させた出力信号を出力する遅延回路と、この遅延回路の出力信号の論理真値と論理偽値との電位差を第２の電位差から第１の電位差に変換する第２のレベルシフト回路とを備える遅延制御回路であって、
前記遅延回路は、電源端子と出力端子との間に直列に接続されるとともに入力端子にそれぞれの制御端子が接続される複数の第１のトランジスタと、前記出力端子と接地端子との間に直列に接続されるとともに前記入力端子にそれぞれの制御端子が接続される複数の第２のトランジスタと、隣接する前記第１のトランジスタ同士を接続する第１の接続端子と前記接地端子との間に接続されるとともに前記入力端子に制御端子が接続される第３のトランジスタと、隣接する前記第２のトランジスタ同士を接続する第２の接続端子と前記電源端子との間に接続されるとともに前記入力端子に制御端子が接続される第４のトランジスタとを具備することを特徴とする遅延制御回路。
【請求項１５】
前記第２の電位差を供給する電圧制御回路をさらに備えることを特徴とする請求項１４記載の遅延制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延回路に関し、特に周波数の高い入力信号を遅延させる遅延回路に関する。
【０００２】
【従来の技術】
従来の遅延回路では、遅延回路をさらに直列に多段接続することにより、所望の遅延時間を得ている（例えば、特開平５−２０６８０３号公報の図３参照。）。また、一方において、チップ上の配置をより柔軟に行うため、遅延回路内のトランジスタを縦積みにして遅延時間を得る場合がある。
【０００３】
図１１を参照すると、従来の遅延回路において、ＰチャネルＭＯＳトランジスタ９１０乃至９１３が電源端子ＶＤＤ９３０と遅延回路の出力端子９０２との間に直列接続され、ＮチャネルＭＯＳトランジスタ９２０乃至９２３が出力端子９０２と接地端子Ｇｎｄ９４０との間に直列接続される。ＰチャネルＭＯＳトランジスタ９１０乃至９１３およびＮチャネルＭＯＳトランジスタ９２０乃至９２３の制御端子には遅延回路の入力端子９０１が接続される。入力端子９０１に供給される入力信号が電源電圧レベルになると、ＰチャネルＭＯＳトランジスタ９１０乃至９１３が切断され、ＮチャネルＭＯＳトランジスタ９２０乃至９２３が導通する。一方、入力信号が接地電位レベルになると、ＮチャネルＭＯＳトランジスタ９２０乃至９２３が切断され、ＰチャネルＭＯＳトランジスタ９１０乃至９１３が導通する。
【０００４】
【発明が解決しようとする課題】
上述の図１１の遅延回路では、縦積みに接続されるＰチャネルＭＯＳトランジスタ９１０乃至９１３およびＮチャネルＭＯＳトランジスタ９２０乃至９２３の数を増加させることにより遅延時間を調整できるが、その数が増えてくると以下のように入力信号の変化に追随できなくなる現象が生じる。
【０００５】
すなわち、例えば入力信号が接地電位レベルから電源電圧レベルに変化したとすると、それまで導通状態であったＰチャネルＭＯＳトランジスタ９１０乃至９１３は切断状態に移行する。このとき、ＰチャネルＭＯＳトランジスタ９１０乃至９１３の隣接する接続端子（ＰチャネルＭＯＳトランジスタ９１０のソース電極とＰチャネルＭＯＳトランジスタ９１１のドレイン電極の接続部分、ＰチャネルＭＯＳトランジスタ９１１のソース電極とＰチャネルＭＯＳトランジスタ９１２のドレイン電極の接続部分、および、ＰチャネルＭＯＳトランジスタ９１２のソース電極とＰチャネルＭＯＳトランジスタ９１３のドレイン電極の接続部分を指す。以下、中間ノードという。）の電位は、カップリングを介して入力信号につられ、過渡的に不安定な状態になる。その後、ＰチャネルＭＯＳトランジスタ９１０乃至９１３において、リーク電流が流れることにより、この中間ノードにおける不安定な状態は解消されて平衡状態となる。しかしながら、入力信号の周波数が高くなってくると、平衡状態となる前に入力信号が変化するため、その不安定な状態を引き摺ったまま次の動作を行うことになる。すると、入力信号が電源電圧レベルとなったときに切断状態となるべきＰチャネルＭＯＳトランジスタにおいて、中間ノードの電位がさらに高くなってしまい、導通状態から切断状態に移行し難くなるという現象が生じる。
【０００６】
ここでは、ＰチャネルＭＯＳトランジスタに着目して説明したが、ＮチャネルＭＯＳトランジスタについても同様の現象が生じる。そして、これらの現象により、遅延回路における遅延時間が入力信号の周波数によって変動してしまうことになる。このことは、遅延回路を利用する回路全体の周波数特性を悪化させることになり、望ましくない。
【０００７】
本発明の目的は、発生する遅延時間が入力信号の周波数に影響され難い遅延回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明の遅延回路は、第１の電位端子と出力端子との間に直列に接続されて入力信号が第１の状態のときに切断状態となって上記入力信号が第２の状態のときに導通状態となる複数のスイッチ手段を備える遅延回路であって、上記入力信号が上記第２の状態から上記第１の状態になると、隣接する上記スイッチ手段同士を接続する接続端子の電位が第２の電位端子の電位と等しくなるように制御する。これにより、過渡時の接続端子の電位を安定させてスイッチ手段を確実に導通状態から切断状態へと移行させるという作用をもたらす。
【０００９】
また、本発明の他の遅延回路は、第１の電位端子と出力端子との間に直列に接続されて入力信号が第１の状態のときに切断状態となって上記入力信号が第２の状態のときに導通状態となる複数の第１のスイッチ手段と、上記出力端子と第２の電位端子との間に直列に接続されて上記入力信号が上記第１の状態のときに導通状態となって上記入力信号が上記第２の状態のときに切断状態となる複数の第２のスイッチ手段と、上記入力信号が上記第２の状態から上記第１の状態になると隣接する上記第１のスイッチ手段同士を接続する第１の接続端子の電位を上記第２の電位端子の電位と等しくなるように制御する第１の制御手段と、上記入力信号が上記第１の状態から上記第２の状態になると隣接する上記第２のスイッチ手段同士を接続する第２の接続端子の電位を上記第１の電位端子の電位と等しくなるように制御する第２の制御手段とを備える。第１および第２の制御手段の働きにより、過渡時の第１および第２の接続端子の電位を安定させて第１および第２のスイッチ手段を確実に導通状態から切断状態へと移行させるという作用をもたらす。
【００１０】
また、本発明の他の遅延回路は、第１の電位端子と出力端子との間に直列に接続されて入力信号が第１の状態のときに切断状態となって上記入力信号が第２の状態のときに導通状態となる複数の第１のスイッチ手段と、上記出力端子と第２の電位端子との間に直列に接続されて上記入力信号が上記第１の状態のときに導通状態となって上記入力信号が上記第２の状態のときに切断状態となる複数の第２のスイッチ手段と、隣接する上記第１のスイッチ手段同士を接続する第１の接続端子と上記第２の電位端子との間に接続されて上記入力信号が上記第１の状態のときに導通状態となって上記入力信号が上記第２の状態のときに切断状態となる第３のスイッチ手段と、隣接する上記第２のスイッチ手段同士を接続する第２の接続端子と上記第１の電位端子との間に接続されて上記入力信号が上記第１の状態のときに切断状態となって上記入力信号が上記第２の状態のときに導通状態となる第４のスイッチ手段とを備える。第３および第４のスイッチ手段の働きにより、過渡時の第１および第２の接続端子の電位を安定させて第１および第２のスイッチ手段を確実に導通状態から切断状態へと移行させるという作用をもたらす。
【００１１】
また、本発明の他の遅延回路において、上記第１の接続端子が複数存在する場合にはこれら上記第１の接続端子間を相互に接続し、上記第２の接続端子が複数存在する場合にはこれら上記第２の接続端子間を相互に接続する。これにより、第１および第２の接続端子が複数存在する場合においても、それぞれ対応する一つずつの第３および第４のスイッチ手段を設ければ所望の作用をもたらす。
【００１２】
また、本発明の他の遅延回路において、上記第１の接続端子が複数存在する場合にはこれら上記第１の接続端子のそれぞれに対応して上記第１の接続端子と上記第２の電位端子との間に上記第３のスイッチ手段を接続し、上記第２の接続端子が複数存在する場合にはこれら上記第２の接続端子のそれぞれに対応して上記第２の接続端子と上記第１の電位端子との間に上記第４のスイッチ手段を接続する。これにより、接続端子相互の影響をしながら接続端子の電位をそれぞれ別個に安定させて第１および第２のスイッチ手段を確実に導通状態から切断状態へと移行させるという作用をもたらす。
【００１３】
また、本発明の他の遅延回路は、電源端子と出力端子との間に直列に接続されるとともに入力端子にそれぞれの制御端子が接続される複数の第１のトランジスタと、上記出力端子と接地端子との間に直列に接続されるとともに上記入力端子にそれぞれの制御端子が接続される複数の第２のトランジスタと、隣接する上記第１のトランジスタ同士を接続する第１の接続端子と上記接地端子との間に接続されるとともに上記入力端子に制御端子が接続される第３のトランジスタと、隣接する上記第２のトランジスタ同士を接続する第２の接続端子と上記電源端子との間に接続されるとともに上記入力端子に制御端子が接続される第４のトランジスタとを備える。第３および第４のトランジスタの働きにより、過渡時の第１および第２の接続端子の電位を安定させて第１および第２のトランジスタを確実に導通状態から切断状態へと移行させるという作用をもたらす。
【００１４】
本発明の他の遅延回路において、上記第１のトランジスタおよび上記第４のトランジスタは、上記入力端子に供給される入力信号が第１の状態のときに切断状態となり、上記入力信号が第２の状態のときに導通状態となる。また、上記第２のトランジスタおよび上記第３のトランジスタは、上記入力信号が上記第１の状態のときに導通状態となり、上記入力信号が上記第２の状態のときに切断状態となる。これにより、第１のトランジスタが導通状態から切断状態となるときに第３のトランジスタが導通状態となって第１の接続端子の電位を安定させ、第２のトランジスタが導通状態から切断状態となるときに第４のトランジスタが導通状態となって第２の接続端子の電位を安定させるという作用をもたらす。
【００１５】
また、本発明の他の遅延回路において、上記第１の状態は上記電源端子の電位であって、上記第２の状態は上記接地端子の電位である。従って、第１の状態を論理真値とし、第２の状態を論理偽値とすれば、各トランジスタは正論理により動作する論理回路を実現するという作用をもたらす。
【００１６】
また、本発明の他の遅延回路において、上記第１のトランジスタおよび上記第４のトランジスタはＰチャネルＭＯＳトランジスタであって、上記第２のトランジスタおよび上記第３のトランジスタはＮチャネルＭＯＳトランジスタである。これにより、この遅延回路はＣＭＯＳ回路を構成し、小電流による動作を実現するという作用をもたらす。
【００１７】
また、本発明の他の遅延回路において、上記第１の接続端子が複数存在する場合にはこれら上記第１の接続端子間を相互に接続し、上記第２の接続端子が複数存在する場合にはこれら上記第２の接続端子間を相互に接続する。これにより、第１および第２の接続端子が複数存在する場合においても、それぞれ対応する一つずつの第３および第４のトランジスタを設ければ所望の作用をもたらす。
【００１８】
また、本発明の他の遅延回路において、上記第１の接続端子が複数存在する場合にはこれら上記第１の接続端子のそれぞれに対応して上記第１の接続端子と上記接地端子との間に上記第３のトランジスタを接続し、上記第２の接続端子が複数存在する場合にはこれら上記第２の接続端子のそれぞれに対応して上記第２の接続端子と上記電源端子との間に上記第４のトランジスタを接続する。これにより、接続端子相互の影響をしながら接続端子の電位をそれぞれ別個に安定させて第１および第２のトランジスタを確実に導通状態から切断状態へと移行させるという作用をもたらす。
【００１９】
また、本発明の他の遅延回路は、電源端子と出力端子との間に直列に接続されるとともに入力端子にそれぞれの制御端子が接続される複数の第１のトランジスタと、上記出力端子と接地端子との間に直列に接続されるとともに上記入力端子にそれぞれの制御端子が接続される複数の第２のトランジスタと、隣接する上記第１のトランジスタ同士を接続する第１の接続端子と上記接地端子との間に接続されるとともに上記入力端子に制御端子が接続される第３のトランジスタと、隣接する上記第２のトランジスタ同士を接続する第２の接続端子と上記電源端子との間に接続されるとともに上記入力端子に制御端子が接続される第４のトランジスタとを備える遅延素子の上記出力端子と上記入力端子とを直列に複数段接続してなる。これにより、トランジスタを縦積みするだけでなく、直列に複数段接続することによっても遅延時間を調整可能とし、チップ上のフロアプランに適した遅延回路を提供するという作用をもたらす。
【００２０】
また、本発明の他の遅延回路では、入力段および出力段にそれぞれインバータ回路をさらに備える。これにより、前後の回路の負荷容量による影響を回避させるという作用をもたらす。
【００２１】
また、本発明の遅延制御回路は、入力信号の論理真値と論理偽値との電位差を第１の電位差から第２の電位差に変換する第１のレベルシフト回路と、この第１のレベルシフト回路によって変換された入力信号を遅延させた出力信号を出力する遅延回路と、この遅延回路の出力信号の論理真値と論理偽値との電位差を第２の電位差から第１の電位差に変換する第２のレベルシフト回路とを備える遅延制御回路であって、上記遅延回路は、電源端子と出力端子との間に直列に接続されるとともに入力端子にそれぞれの制御端子が接続される複数の第１のトランジスタと、上記出力端子と接地端子との間に直列に接続されるとともに上記入力端子にそれぞれの制御端子が接続される複数の第２のトランジスタと、隣接する上記第１のトランジスタ同士を接続する第１の接続端子と上記接地端子との間に接続されるとともに上記入力端子に制御端子が接続される第３のトランジスタと、隣接する上記第２のトランジスタ同士を接続する第２の接続端子と上記電源端子との間に接続されるとともに上記入力端子に制御端子が接続される第４のトランジスタとを具備する。第１および第２のレベルシフト回路によって遅延回路を第２の電位差で動作させることにより、任意の遅延時間を発生させるという作用をもたらす。
【００２２】
また、本発明の他の遅延制御回路は、上記第２の電位差を供給する電圧制御回路をさらに備える。これにより、遅延回路の動作に用いられる第２の電位差を変化させるという作用をもたらす。
【００２３】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００２４】
図１を参照すると、本発明の実施の形態における遅延回路１００は、入力端子１０１と、出力端子１０２と、電源端子（ＶＤＤ）１３０および１３１と、接地端子（Ｇｎｄ）１４０および１４１とを備え、電源端子１３０と出力端子１０２との間にＰチャネルＭＯＳトランジスタ１１０乃至１１３が直列に接続され、出力端子１０２と接地端子１４０との間にＮチャネルＭＯＳトランジスタ１２０乃至１２３が直列に接続される。また、遅延回路１００は、ソース電極をそれぞれ電源端子１３１および接地端子１４１に接続するＰチャネルＭＯＳトランジスタ１１４およびＮチャネルＭＯＳトランジスタ１２４を備える。
【００２５】
ＰチャネルＭＯＳトランジスタ１１０のソース電極とＰチャネルＭＯＳトランジスタ１１１のドレイン電極との隣接する接続部分１０３、ＰチャネルＭＯＳトランジスタ１１１のソース電極とＰチャネルＭＯＳトランジスタ１１２のドレイン電極との隣接する接続部分１０４、および、ＰチャネルＭＯＳトランジスタ１１２のソース電極とＰチャネルＭＯＳトランジスタ１１３のドレイン電極との隣接する接続部分１０５は、ＮチャネルＭＯＳトランジスタ１２４のドレイン電極に接続される。一方、ＮチャネルＭＯＳトランジスタ１２０のソース電極とＮチャネルＭＯＳトランジスタ１２１のドレイン電極との隣接する接続部分１０６、ＮチャネルＭＯＳトランジスタ１２１のソース電極とＮチャネルＭＯＳトランジスタ１２２のドレイン電極との隣接する接続部分１０７、および、ＮチャネルＭＯＳトランジスタ１２２のソース電極とＮチャネルＭＯＳトランジスタ１２３のドレイン電極との隣接する接続部分１０８は、ＰチャネルＭＯＳトランジスタ１１４のドレイン電極に接続される。
【００２６】
ＰチャネルＭＯＳトランジスタ１１０乃至１１４ならびにＮチャネルＭＯＳトランジスタ１２０乃至１２４の制御端子すなわちゲート電極には、遅延回路の入力端子１０１が接続される。入力端子１０１に供給される入力信号が電源電圧レベルになると、ＰチャネルＭＯＳトランジスタ１１０乃至１１４が切断され、ＮチャネルＭＯＳトランジスタ１２０乃至１２４が導通する。一方、入力信号が接地電位レベルになると、ＮチャネルＭＯＳトランジスタ１２０乃至１２４が切断され、ＰチャネルＭＯＳトランジスタ１１０乃至１１４が導通する。
【００２７】
ここで、これらＰチャネルＭＯＳトランジスタ１１０乃至１１４ならびにＮチャネルＭＯＳトランジスタ１２０乃至１２４の過渡的動作について説明する。
【００２８】
図２を参照すると、まず、入力端子１０１の入力信号が接地電位レベルから電源電圧レベルに変化すると、それまで導通状態であったＰチャネルＭＯＳトランジスタ１１０乃至１１４が切断状態に移行するとともに、それまで切断状態であったＮチャネルＭＯＳトランジスタ１２０乃至１２４が導通状態に移行する。このとき、隣接するＰチャネルＭＯＳトランジスタの接続部分１０３乃至１０５の電位は、これまで電源電圧レベルであったものが、ＮチャネルＭＯＳトランジスタ１２４が導通状態に移行することによって強制的に接地電位レベルに固定される。これにより、ＰチャネルＭＯＳトランジスタ１１０乃至１１２のソース電極の電位はゲート電極の電位よりも確実に低くなり、ＰチャネルＭＯＳトランジスタ１１０乃至１１２は確実に切断状態に移行する。これにより、入力信号の周波数が高くなった場合でも、接続部分１０３乃至１０５の電位の不安定な状態を引き摺ることなく次の動作を行うことができる。
【００２９】
また、入力端子１０１の入力信号が電源電圧レベルから接地電位レベルに変化すると、それまで導通状態であったＮチャネルＭＯＳトランジスタ１２０乃至１２４が切断状態に移行するとともに、それまで切断状態であったＰチャネルＭＯＳトランジスタ１１０乃至１１４が導通状態に移行する。このとき、隣接するＮチャネルＭＯＳトランジスタの接続部分１０６乃至１０８の電位は、これまで接地電位レベルであったものが、ＰチャネルＭＯＳトランジスタ１１４が導通状態に移行することによって強制的に電源電圧レベルに固定される。これにより、ＮチャネルＭＯＳトランジスタ１２０乃至１２２のソース電極の電位はゲート電極の電位よりも確実に高くなり、ＮチャネルＭＯＳトランジスタ１２０乃至１２２は確実に切断状態に移行する。これにより、入力信号の周波数が高くなった場合でも、接続部分１０６乃至１０８の電位の不安定な状態を引き摺ることなく次の動作を行うことができる。
【００３０】
このようにして、本発明の実施の形態では、入力端子１０１の入力信号が電源電圧レベルにあるときにはＰチャネルＭＯＳトランジスタ１１０乃至１１２を確実に切断状態にして出力端子１０２を接地電位レベルとし、一方入力信号が接地電位レベルにあるときにはＮチャネルＭＯＳトランジスタ１２０乃至１２２を確実に切断状態にして出力端子１０２を電源電圧レベルとする。接続部分１０３乃至１０８の電位が強制的に固定されるため、入力信号の周波数が高くなった場合でも遅延時間への影響を抑えることができる。
【００３１】
次に本発明の実施の形態における遅延回路の特性について説明する。
【００３２】
図３を参照すると、遅延回路１００はさらに複数段直列に接続することができる。遅延時間を調整するためには、縦積みするトランジスタ数を変化させることによっても対処できるが、チップ上のフロアプランの制約から縦積みが適さない場合もある。その場合には図３のように前段の遅延回路の出力端子を後段の遅延回路の入力端子に接続していくことにより、適宜遅延時間を調整することができる。
【００３３】
このように縦積みと直列接続とを組み合わせた場合の特性を分析するため、まず従来の構成によるシミュレーション結果を参照する。図４は、図１１に示した従来技術による遅延回路のシミュレーションによる評価結果である。最大ゲート長９１は、シミュレーションに使用したトランジスタのゲート長の最大値である。縦積数９２は、遅延回路内で縦積みにした同種トランジスタの数であり、例えば図１１ではＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタはそれぞれ４つあることから「４」となる。接続段数９３は、遅延回路を直列に多段接続した数である。立上り遅延時間９５は、接地電位レベルから電源電圧レベルに移行する際の遅延時間であり、入力周波数が１ＫＨｚの場合９５１と、５００ＭＨｚの場合９５２の２つの条件で採取されたデータが示されている。減衰率９６は、周波数の変化に対する遅延時間の減衰の度合いであり、具体的には入力周波数１ＫＨｚの遅延時間９５１を１００％としたときの入力周波数５００ＭＨｚの遅延時間９５２の遅延時間が示されている。
【００３４】
図４において、接続段数９３がともに「６」である欄に着目すると、縦積数９２が「２」のときには減衰率９６が「９６％」であるが、縦積数９２が「３」になると減衰率９６は「８３％」と減少している。また、最大ゲート長９１がともに「０．１８」である欄に着目すると、縦積数９２が「３」のときには減衰率９６が「９４％」であるが、縦積数９２が「４」になると減衰率９６は「８８％」と減少している。すなわち、縦積みするトランジスタ数を増加すると、遅延時間が周波数の変化による影響を受け易くなることがわかる。
【００３５】
次に図５を参照すると、図１に示した本発明の実施の形態における遅延回路のシミュレーションによる評価結果は、図４の場合と同様に、最大ゲート長１１と、縦積数１２と、接続段数１３と、立上り遅延時間１５と、減衰率１６とを示している。なお、この図５の評価結果では、最大ゲート長１１は全て「０．１８」となっている。
【００３６】
図５において、１番目と２番目の欄に着目すると、縦積数１２が「３」のときには減衰率１６が「１００％」であり、縦積数１２が「４」のときでも減衰率１６は「９９％」となっている。図４の従来の遅延回路と比較すると、本発明の実施の形態では、縦積みするトランジスタ数を増加しても、遅延時間が周波数の変化による影響を受け難いことが確認できる。
【００３７】
また、接続段数１３が「８」の欄と「１２」の欄とから遅延回路１段当りの遅延時間を算出すると、入力周波数１ＫＨｚのときは、
（３７１３−２２２２）／（１２−８）＝３７２．８（ｐｓｅｃ）
入力周波数５００ＭＨｚのときは、
（３６３５−２１８８）／（１２−８）＝３６１．８（ｐｓｅｃ）
であり、遅延回路１段当りの減衰率は約９７％になる。
【００３８】
なお、図４および図５のシミュレーション結果は、電源電圧が１．５Ｖ、温度が２５℃、負荷が２０、の条件下で採取されたものである。また、シミュレーションに使用したトランジスタのサイズは、ゲート長が０．１８μｍ、ゲート幅がＰチャネルＭＯＳトランジスタで０．９６μｍ、ＮチャネルＭＯＳトランジスタで０．６４μｍと仮定した。
【００３９】
図３では遅延回路１００を複数段直列に接続しているが、さらに入力段および出力段にインバータ回路を接続することができる。図６を参照すると、最前段の遅延回路のさらに前段に入力側インバータ回路６０１が接続され、最後段の遅延回路のさらに後段に出力側インバータ回路７０１が接続されている。これらインバータ回路６０１および７０１は、前後の回路の負荷容量による影響を吸収するとともに、遅延時間を微調整するためにも利用できる。
【００４０】
この図６のインバータ回路６０１および７０１の一例としては、ゲート長が０．１８μｍであって、ゲート幅は入力側インバータ回路６０１にはＰチャネルＭＯＳトランジスタで０．６０μｍ、ＮチャネルＭＯＳトランジスタで０．３６μｍのものが有用である。また、出力側インバータ回路７０１のゲート幅は、後段の負荷容量に応じて選択できるようにすることが望ましく、一例としては、ＰチャネルＭＯＳトランジスタ０．９６μｍでＮチャネルＭＯＳトランジスタ０．６４μｍのもの、ＰチャネルＭＯＳトランジスタ１．９２μｍでＮチャネルＭＯＳトランジスタ１．２６μｍのもの、ＰチャネルＭＯＳトランジスタ３．４４μｍでＮチャネルＭＯＳトランジスタ２．１６のもの、ＰチャネルＭＯＳトランジスタ７．４０μｍでＮチャネルＭＯＳトランジスタ４．８６のものの組合せが有用である。
【００４１】
次に本発明の他の実施の形態について図面を参照して詳細に説明する。
【００４２】
図７を参照すると、本発明の他の実施の形態における遅延回路１００は、入力端子１０１と、出力端子１０２と、電源端子（ＶＤＤ）１３０および１３２乃至１３４と、接地端子（Ｇｎｄ）１４０および１４２乃至１４４とを備え、電源端子１３０と出力端子１０２との間にＰチャネルＭＯＳトランジスタ１１０乃至１１３が直列に接続され、出力端子１０２と接地端子１４０との間にＮチャネルＭＯＳトランジスタ１２０乃至１２３が直列に接続される。また、この遅延回路１００は、ソース電極をそれぞれ電源端子１３１および接地端子１４１に接続するＰチャネルＭＯＳトランジスタ１１５乃至１１７およびＮチャネルＭＯＳトランジスタ１２５乃至１４４を備える。
【００４３】
ＰチャネルＭＯＳトランジスタ１１０のソース電極とＰチャネルＭＯＳトランジスタ１１１のドレイン電極との隣接する接続部分１０３には、ＮチャネルＭＯＳトランジスタ１２５のドレイン電極が接続される。ＰチャネルＭＯＳトランジスタ１１１のソース電極とＰチャネルＭＯＳトランジスタ１１２のドレイン電極との隣接する接続部分１０４には、ＮチャネルＭＯＳトランジスタ１２６のドレイン電極が接続される。また、ＰチャネルＭＯＳトランジスタ１１２のソース電極とＰチャネルＭＯＳトランジスタ１１３のドレイン電極との隣接する接続部分１０５には、ＮチャネルＭＯＳトランジスタ１２７のドレイン電極が接続される。一方、ＮチャネルＭＯＳトランジスタ１２０のソース電極とＮチャネルＭＯＳトランジスタ１２１のドレイン電極との隣接する接続部分１０６には、ＰチャネルＭＯＳトランジスタ１１５のドレイン電極が接続される。ＮチャネルＭＯＳトランジスタ１２１のソース電極とＮチャネルＭＯＳトランジスタ１２２のドレイン電極との隣接する接続部分１０７には、ＰチャネルＭＯＳトランジスタ１１６のドレイン電極が接続される。また、ＮチャネルＭＯＳトランジスタ１２２のソース電極とＮチャネルＭＯＳトランジスタ１２３のドレイン電極との隣接する接続部分１０８には、ＰチャネルＭＯＳトランジスタ１１７のドレイン電極が接続される。
【００４４】
ＰチャネルＭＯＳトランジスタ１１０乃至１１３及び１１５乃至１１７ならびにＮチャネルＭＯＳトランジスタ１２０乃至１２３及び１２５乃至１２７の制御端子すなわちゲート電極には、遅延回路の入力端子１０１が接続される。入力端子１０１に供給される入力信号が電源電圧レベルになると、ＰチャネルＭＯＳトランジスタ１１０乃至１１３及び１１５乃至１１７が切断され、ＮチャネルＭＯＳトランジスタ１２０乃至１２３及び１２５乃至１２７が導通する。一方、入力信号が接地電位レベルになると、ＮチャネルＭＯＳトランジスタ１２０乃至１２３及び１２５乃至１２７が切断され、ＰチャネルＭＯＳトランジスタ１１０乃至１１３及び１１５乃至１１７が導通する。
【００４５】
この図７の実施の形態では、まず、入力端子１０１の入力信号が接地電位レベルから電源電圧レベルに変化すると、それまで導通状態であったＰチャネルＭＯＳトランジスタ１１０乃至１１３および１１５乃至１１７が切断状態に移行するとともに、それまで切断状態であったＮチャネルＭＯＳトランジスタ１２０乃至１２３および１２５乃至１２７が導通状態に移行する。このとき、隣接するＰチャネルＭＯＳトランジスタの接続部分１０３乃至１０５の電位は、これまで電源電圧レベルであったものが、ＮチャネルＭＯＳトランジスタ１２５乃至１２７がそれぞれ導通状態に移行することによって強制的に接地電位レベルに固定される。これにより、ＰチャネルＭＯＳトランジスタ１１０乃至１１２のソース電極の電位はゲート電極の電位よりも確実に低くなり、ＰチャネルＭＯＳトランジスタ１１０乃至１１２は確実に切断状態に移行する。これにより、入力信号の周波数が高くなった場合でも、接続部分１０３乃至１０５の電位の不安定な状態を引き摺ることなく次の動作を行うことができる。
【００４６】
また、入力端子１０１の入力信号が電源電圧レベルから接地電位レベルに変化すると、それまで導通状態であったＮチャネルＭＯＳトランジスタ１２０乃至１２３および１２５乃至１２７が切断状態に移行するとともに、それまで切断状態であったＰチャネルＭＯＳトランジスタ１１０乃至１１３および１１５乃至１１７が導通状態に移行する。このとき、隣接するＮチャネルＭＯＳトランジスタの接続部分１０６乃至１０８の電位は、これまで接地電位レベルであったものが、ＰチャネルＭＯＳトランジスタ１１５乃至１１７がそれぞれ導通状態に移行することによって強制的に電源電圧レベルに固定される。これにより、ＮチャネルＭＯＳトランジスタ１２０乃至１２２のソース電極の電位はゲート電極の電位よりも確実に高くなり、ＮチャネルＭＯＳトランジスタ１２０乃至１２２は確実に切断状態に移行する。これにより、入力信号の周波数が高くなった場合でも、接続部分１０６乃至１０８の電位の不安定な状態を引き摺ることなく次の動作を行うことができる。
【００４７】
このように図７の実施の形態は、接続部分１０３乃至１０８の各々に独立したトランジスタが接続されている点で前述の図１の実施の形態と異なる。この図７の実施の形態では、独立したトランジスタを設けたことにより、接続部分１０３乃至１０８の電位を互いに影響させることなくそれぞれ別個に安定した状態とすることができる。但し、この図７の実施の形態によれば、必要となるトランジスタ数は増加するため、図１および図７の何れの構成を採用するかはそれぞれの設計条件に基づいて選択するべきである。
【００４８】
次に本発明の実施の形態による遅延回路の応用例として、電源電圧を制御することにより遅延時間を可変にする遅延制御回路について図面を参照して詳細に説明する。
【００４９】
図８を参照すると、本発明の実施の形態における遅延制御回路は、電圧制御回路３００と、第１のレベルシフト回路４００と、遅延回路１０００と、第２のレベルシフト回路５００とを備える。この遅延制御回路の入力部６１０には入力側バッファ６００が接続され、出力部７９０には出力側バッファ７００が接続される。また、外部から電源電圧ＶＤＤが電源ライン１３００に供給される。なお、各回路は接地電位Ｇｎｄを示す接地ライン１４００を共用する。
【００５０】
電圧制御回路３００は、電圧選択線１５０に入力される電圧選択信号に基づいて所定の電源電圧ＶＤＥを電源ライン１６００に供給する。この電源電圧ＶＤＥとしては、例えば１．２Ｖ、１．６Ｖ、２．０Ｖまたは２．５Ｖの何れかを選択できるようにすることが考えられる。
【００５１】
遅延回路１０００は、本発明の実施の形態として図１および図７により説明した遅延回路１００を適宜利用できる。また、図３および図６により説明した多段接続された遅延回路を利用してもよい。この図８の遅延制御回路においては、遅延回路１０００は電圧制御回路３００により与えられた可変電源電圧ＶＤＥにより動作することになる。
【００５２】
図９を参照すると、第１のレベルシフト回路４００は、電源電圧ＶＤＤによる信号をそれより低い電源電圧ＶＤＥの信号に変換するための回路であり、２段の直列接続されたインバータ回路からなる。すなわち、前段のインバータ回路は、ＰチャネルＭＯＳトランジスタ４１０とＮチャネルＭＯＳトランジスタ４２０とを電源電圧ＶＤＤの電源端子１３０１と接地電位Ｇｎｄの接地端子１４０１との間に直列に接続したものである。また、後段のインバータ回路は、ＰチャネルＭＯＳトランジスタ４３０とＮチャネルＭＯＳトランジスタ４４０とを電源電圧ＶＤＥの電源端子１６０１と接地電位Ｇｎｄの接地端子１４０２との間に直列に接続したものである。
【００５３】
この構成において、入力信号線６９０に電源電圧レベルＶＤＤの信号が入力されると、ＰチャネルＭＯＳトランジスタ４１０が切断状態となり、ＮチャネルＭＯＳトランジスタ４２０が導通状態となって、前段のインバータ回路の出力信号は接地電位レベルとなる。すると、ＰチャネルＭＯＳトランジスタ４３０が導通状態となり、ＮチャネルＭＯＳトランジスタ４４０が切断状態となって、後段のインバータ回路の出力信号は電源電圧レベルＶＤＥとなる。
【００５４】
一方、入力信号線６９０に接地電位レベルの信号が入力されると、ＰチャネルＭＯＳトランジスタ４１０が導通状態となり、ＮチャネルＭＯＳトランジスタ４２０が切断状態となって、前段のインバータ回路の出力信号は電源電圧レベルＶＤＤとなる。すると、ＰチャネルＭＯＳトランジスタ４３０が切断状態となり、ＮチャネルＭＯＳトランジスタ４４０が導通状態となって、後段のインバータ回路の出力信号は接地電位レベルとなる。
【００５５】
これにより、電源電圧ＶＤＤの信号として入力信号線６９０に入力された入力信号は、電源電圧ＶＤＥの出力信号に変換されて出力信号線４９０に出力される。この出力信号は、遅延回路１０００の入力信号となる。
【００５６】
図１０を参照すると、第２のレベルシフト回路５００は、電源電圧ＶＤＥによる信号をそれより高い電源電圧ＶＤＤの信号に変換するための回路であり、入力信号線１９０に入力された入力信号を受ける電源電圧ＶＤＥにより動作するインバータ回路と、出力信号線５９０に出力信号を出力する電源電圧ＶＤＤにより動作するインバータ回路とを含んで構成される。すなわち、入力段のインバータ回路は、ＰチャネルＭＯＳトランジスタ５１０とＮチャネルＭＯＳトランジスタ５２０とを電源電圧ＶＤＥの電源端子１６０２と接地電位Ｇｎｄの接地端子１４０３との間に直列に接続したものである。また、出力段のインバータ回路は、ＰチャネルＭＯＳトランジスタ５７０とＮチャネルＭＯＳトランジスタ５８０とを電源電圧ＶＤＤの電源端子１３０４と接地電位Ｇｎｄの接地端子１４０７との間に直列に接続したものである。
【００５７】
また、第２のレベルシフト回路５００は、入力段のインバータ回路の出力を受ける第２段目のインバータ回路をさらに有する。この第２段目のインバータ回路は、ＰチャネルＭＯＳトランジスタ５３０とＮチャネルＭＯＳトランジスタ５４０とを電源電圧ＶＤＥの電源端子１６０３と接地電位Ｇｎｄの接地端子１４０４との間に直列に接続したものである。
【００５８】
入力段のインバータ回路の出力はＮチャネルＭＯＳトランジスタ５６０のゲート電極に供給され、第２段目のインバータ回路の出力はＮチャネルＭＯＳトランジスタ５４１のゲート電極に供給される。ＰチャネルＭＯＳトランジスタ５５１およびＮチャネルＭＯＳトランジスタ５４１は、電源電圧ＶＤＤの電源端子１３０２と接地電位Ｇｎｄの接地端子１４０５との間に直列に接続される。また、ＰチャネルＭＯＳトランジスタ５５０およびＮチャネルＭＯＳトランジスタ５６０は、電源電圧ＶＤＤの電源端子１３０３と接地電位Ｇｎｄの接地端子１４０６との間に直列に接続される。そして、ＰチャネルＭＯＳトランジスタ５５１とＮチャネルＭＯＳトランジスタ５４１との間の接続端子がＰチャネルＭＯＳトランジスタ５５０のゲート電極に、ＰチャネルＭＯＳトランジスタ５５０とＮチャネルＭＯＳトランジスタ５６０との間の接続端子がＰチャネルＭＯＳトランジスタ５５１のゲート電極に、それぞれたすきがけのようにして接続される。このＰチャネルＭＯＳトランジスタ５５０とＮチャネルＭＯＳトランジスタ５６０との間の接続端子は出力段のインバータ回路の入力端子に接続される。
【００５９】
この構成において、入力信号線１９０に電源電圧レベルＶＤＥの信号が入力されると、ＰチャネルＭＯＳトランジスタ５１０が切断状態となり、ＮチャネルＭＯＳトランジスタ５２０が導通状態となって、入力段のインバータ回路の出力信号は接地電位レベルとなる。すると、ＰチャネルＭＯＳトランジスタ５３０が導通状態となり、ＮチャネルＭＯＳトランジスタ５４０が切断状態となって、第２段目のインバータ回路の出力信号は電源電圧レベルＶＤＥとなる。これにより、ＮチャネルＭＯＳトランジスタ５４１が導通状態となり、さらにＰチャネルＭＯＳトランジスタ５５０が導通状態となることから、出力段のインバータ回路には電源電圧レベルＶＤＤの信号が供給される。従って、ＰチャネルＭＯＳトランジスタ５７０が切断状態となり、ＮチャネルＭＯＳトランジスタ５８０が導通状態となって、出力段のインバータ回路の出力信号は接地電位レベルとなる。
【００６０】
一方、入力信号線１９０に接地電位レベルの信号が入力されると、ＰチャネルＭＯＳトランジスタ５１０が導通状態となり、ＮチャネルＭＯＳトランジスタ５２０が切断状態となって、入力段のインバータ回路の出力信号は電源電圧レベルＶＤＥとなる。すると、ＮチャネルＭＯＳトランジスタ５６０が導通状態となり、さらにＰチャネルＭＯＳトランジスタ５５１が導通状態となることからＰチャネルＭＯＳトランジスタ５５０のゲート電極の電位が電源電圧レベルＶＤＤとなる。これにより、出力段のインバータ回路には接地電位レベルの信号が供給される。従って、ＰチャネルＭＯＳトランジスタ５７０が導通状態となり、ＮチャネルＭＯＳトランジスタ５８０が切断状態となって、出力段のインバータ回路の出力信号は電源電圧レベルＶＤＤとなる。
【００６１】
このようにして、第２のレベルシフト回路５００では、遅延回路１０００から電源電圧ＶＤＥの信号として入力信号線１９０に入力された入力信号が、電源電圧ＶＤＤの出力信号に変換されて出力信号線５９０に出力される。
【００６２】
ここで、遅延回路１０００に与える電源電圧を可変にすることで遅延回路１０００における遅延時間が調整可能であることを以下に証明する。
【００６３】
ＳｈｏｃｋｌｅｙモデルによりＮチャネルＭＯＳトランジスタの放電過程を考える。ｔ＝０でＮチャネルＭＯＳトランジスタのゲート電極に電圧ＶＤＤが印加して負荷容量ＣＬを放電し始めたとすると、ＮチャネルＭＯＳトランジスタのドレイン電流ＩＤは、「Ｖｏｕｔ＜ＶＤＤ−ＶＴＮ」の三極管動作領域において、
【数１】
2004088689.tif 000003
で与えられる。但し、上式でβはＮチャネルＭＯＳトランジスタの電流利得定数を、ＶＴＮはＮチャネルＭＯＳトランジスタのしきい値電位を、ＶｏｕｔはＮチャネルＭＯＳトランジスタのドレイン電圧（出力電圧）をそれぞれ表す。
【００６４】
また、負荷容量ＣＬに流れる電流ＩＣＬは、
【数２】
2004088689.tif 000004
となる。従って、次式を得る。
【数３】
2004088689.tif 000005
【００６５】
この方程式を変数分離法によって解くと、
【数４】
2004088689.tif 000006
となる。ここで、しきい値を０．５×ＶＤＤとして、Ｖｏｕｔ＝０．５×ＶＤＤを代入し、さらに、
【数５】
2004088689.tif 000007
とおくと、遅延時間ｔｐｄは、
【数６】
2004088689.tif 000008
により表すことができ、遅延時間ｔｐｄは電源電圧ＶＤＤに依存することがわかる。
【００６６】
このように、本発明の実施の形態による応用例の遅延制御回路によれば、電圧制御回路３００から遅延回路１０００に与える電源電圧を可変にすることにより、遅延回路における遅延時間を変化させることができる。また、この遅延制御回路において、遅延回路１００を用いることにより、入力信号の周波数に影響を受け難い安定した遅延時間を得ることができる。
【００６７】
なお、本発明の実施の形態においては、スイッチ手段としてＭＯＳトランジスタを例にとって説明したが、スイッチ手段はこれに限られるものではなく、バイポーラ型トランジスタを含み、その他スイッチ手段として機能するものを広く含む。
【００６８】
【発明の効果】
以上の説明で明らかなように、本発明によると、遅延回路により発生する遅延時間が入力信号の周波数に影響され難くなるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態による遅延回路１００の構成を示すブロック図である。
【図２】本発明の実施の形態による遅延回路１００の動作を示すタイミングチャートである。
【図３】本発明の実施の形態における遅延回路１００を多段接続した遅延回路の一例を示す図である。
【図４】従来の遅延回路における回路シミュレーション結果を示す表である。
【図５】本発明の実施の形態の遅延回路１００における回路シミュレーション結果を示す表である。
【図６】本発明の実施の形態における遅延回路１００を多段接続した遅延回路にさらにバッファ回路を設けた構成の一例を示す図である。
【図７】本発明の他の実施の形態による遅延回路１００の構成を示すブロック図である。
【図８】本発明の実施の形態の応用例としての遅延制御回路の構成を示すブロック図である。
【図９】本発明の実施の形態の応用例としての遅延制御回路における第１のレベルシフト回路４００の構成を示すブロック図である。
【図１０】本発明の実施の形態の応用例としての遅延制御回路における第２のレベルシフト回路５００の構成を示すブロック図である。
【図１１】従来の遅延回路の構成を示すブロック図である。
【符号の説明】
１００　遅延回路
１０１　入力端子
１０２　出力端子
１１０〜１１７　ＰチャネルＭＯＳトランジスタ
１２０〜１２７　ＮチャネルＭＯＳトランジスタ
１３０〜１３４　電源端子
１４０〜１４４　接地端子
３００　電圧制御回路
４００　レベルシフト回路
４１０、４３０　ＰチャネルＭＯＳトランジスタ
４２０、４４０　ＮチャネルＭＯＳトランジスタ
５００　レベルシフト回路
５１０、５３０、５５０、５５１、５７０　ＰチャネルＭＯＳトランジスタ
５２０、５４０、５４１、５６０、５８０　ＮチャネルＭＯＳトランジスタ
６００　入力側バッファ回路
６０１　入力側インバータ回路
７００　出力側バッファ回路
７０１　出力側インバータ回路
１０００　遅延回路
１３００　電源ライン
１３０１〜１３０４　電源端子
１４００　接地ライン
１４０１〜１４０７　接地端子
１６００　電源ライン
１６０１〜１６０３　電源端子
【図１】
2004088689.tif 000009
【図２】
2004088689.tif 000010
【図３】
2004088689.tif 000011
【図４】
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【図５】
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【図６】
2004088689.tif 000014
【図７】
2004088689.tif 000015
【図８】
2004088689.tif 000016
【図９】
2004088689.tif 000017
【図１０】
2004088689.tif 000018
【図１１】
2004088689.tif 000019