(57)【要約】【課題】ダマシン法により配線を形成する際に、ＣＭＰ工程における導電膜の腐食を防止できるようにする。【解決手段】基板１１表面に成膜した導電膜を研磨パッド１３により研磨するときに、電源１９の陽極２０又は陰極２１を用いて導電膜に負電位を印加する。【選択図】      図１
2004273929.tif 000002
【特許請求の範囲】
【請求項１】
基板上の絶縁膜に凹部を形成する第１の工程と、
前記絶縁膜の上に前記凹部が埋まるように導電膜を形成する第２の工程と、
前記凹部の外側の前記導電膜を化学的機械研磨法により除去する第３の工程とを備え、
前記第３の工程は、電極を用いて前記導電膜に負電位を印加する工程を含むことを特徴とする電子デバイスの製造方法。
【請求項２】
前記導電膜は、下層のバリア膜と上層の配線用導電膜とから構成されており、
前記第３の工程は、前記凹部の外側の前記バリア膜を化学的機械研磨法により除去するときに前記バリア膜に負電位を印加する工程を含むことを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記第３の工程は、陰極を用いて前記基板に負電位を印加する工程を含むことを特徴とする請求項１又は２に記載の電子デバイスの製造方法。
【請求項４】
前記第３の工程は、陽極を用いて、前記導電膜を研磨するための研磨パッド又は研磨スラリーに正電位を印加する工程を含むことを特徴とする請求項１又は２に記載の電子デバイスの製造方法。
【請求項５】
前記第３の工程は、前記導電膜が研磨により不連続になった時点で、前記導電膜に対する負電位の印加を開始する工程を含むことを特徴とする請求項１又は２に記載の電子デバイスの製造方法。
【請求項６】
前記第３の工程は、前記凹部の外側の前記導電膜が研磨により除去された時点で、前記導電膜に対する負電位の印加を停止する工程を含むことを特徴とする請求項１又は２に記載の電子デバイスの製造方法。
【請求項７】
基板を保持する基板保持部と、
前記基板上の導電膜を研磨する研磨パッドと、
前記研磨パッドを保持すると共に前記研磨パッドを回転させる回転部と、
研磨スラリーを前記基板と前記研磨パッドとの間に供給する研磨スラリー供給部と、
前記導電膜に負電位を印加するための電極を有する電源とを備えていることを特徴とする化学的機械研磨装置。
【請求項８】
前記導電膜の研磨状態を検出するセンサーをさらに備え、
前記センサーによって検出された研磨状態に基づいて、前記電源による前記導電膜に対する負電位の印加が制御されることを特徴とする請求項７に記載の化学的機械研磨装置。
【請求項９】
前記センサーは、前記導電膜が研磨によって不連続になる時点を検出し、
前記検出された時点から前記電源による前記導電膜に対する負電位の印加が開始されることを特徴とする請求項８に記載の化学的機械研磨装置。
【請求項１０】
前記電極は、前記基板に負電位を印加する陰極であることを特徴とする請求項７〜９のいずれか１項に記載の化学的機械研磨装置。
【請求項１１】
前記電極は、前記研磨パッド又は研磨スラリーに正電位を印加する陽極であることを特徴とする請求項７〜９のいずれか１項に記載の化学的機械研磨装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスの製造方法及び化学的機械研磨装置、特に腐食を防止しながらダマシン法を用いて配線を形成する方法に関するものである。
【０００２】
【従来の技術】
近年、電子デバイスを高性能化、又はその記憶容量を増大させるために、配線の高密度化、微細化及び多層化が行なわれている。これに伴い従来から用いられてきたアルミニウム（Ａｌ）に代わって、エレクトロマイグレーション耐性が優れおり且つ抵抗が低い銅（Ｃｕ）が、非常に有用な配線材料として着目されていると共に実用化されている。
【０００３】
現在、Ｃｕを用いて配線を形成する場合、Ｃｕ膜をエッチングすることが困難であるため、一般にダマシン法が用いられる。ダマシン法においては、まず、層間絶縁膜にあらかじめ配線形状の溝（以下、配線溝と称する）及び上層配線と下層配線との間を接続するための孔（以下、接続孔と称する）を形成する。次に、配線溝及び接続孔を含む基板全面に、窒化タンタル（ＴａＮ）等よりなるバリア膜（Ｃｕ拡散防止膜として機能する）を配線溝及び接続孔が途中まで埋まるように形成する。次に、配線溝及び接続孔を含む基板全面にＣｕ等よりなる配線用導電膜を配線溝及び接続孔が完全に埋まるように形成する。次に、バリア膜及び配線用導電膜のそれぞれにおける配線溝の外側部分及び接続孔の外側部分を化学的機械研磨法（ＣＭＰ法）を用いて除去する。
【０００４】
図９（ａ）〜（ｄ）は、従来の電子デバイスの製造方法、具体的にはダマシン法を用いたＣｕ配線の形成方法の各工程を示す電子デバイスの断面図である。
【０００５】
まず、図９（ａ）に示すように、基板５００上の第１の絶縁膜５０１に下層配線５０２を埋め込む。下層配線５０２は第１のバリア膜５０２ａ及び第１の配線用導電膜５０２ｂよりなる。その後、下層配線５０２上を含む第１の絶縁膜５０１の上に、Ｃｕ拡散防止膜５０３及び第２の絶縁膜５０４を順次形成する。その後、第２の絶縁膜５０４及びＣｕ拡散防止膜５０３に、下層配線５０２に達する接続孔５０５をフォトリソグラフィ法及びエッチングにより形成する。その後、第２の絶縁膜５０４に、配線溝５０６を接続孔５０５と接続するようにフォトリソグラフィ法及びエッチングにより形成する。
【０００６】
次に、図９（ｂ）に示すように、基板５００の上に全面に亘って、ＴａＮよりなる第２のバリア膜５０７を、接続孔５０５及び配線溝５０６のそれぞれが途中まで埋まるように、スパッタ法により形成する。その後、基板５００の上に全面に亘って、Ｃｕよりなる第２の配線用導電膜５０８を、接続孔５０５及び配線溝５０６のそれぞれが完全に埋まるように、メッキ法により形成する。
【０００７】
次に、図９（ｃ）に示すように、接続孔５０５の外側及び配線溝５０６の外側の第２の配線用導電膜５０８を、ＣＭＰ法を用いて除去する。
【０００８】
次に、図９（ｄ）に示すように、接続孔５０５の外側及び配線溝５０６の外側の第２のバリア膜５０７を、ＣＭＰ法を用いて除去することによって、上層配線５０９を形成する。
【０００９】
【発明が解決しようとする課題】
ところが、前述の方法によってＣｕ配線を形成する際にＣｕが腐食に弱い特性を示すため、ＣＭＰ工程の途中で配線用のＣｕ膜が腐食して断線等が発生するという問題がある。このＣｕ膜の腐食を防止するために、例えばベンゾトリアゾール、ベンゾイミダゾール又はインディアゾール等の防食剤が従来より用いられている。
【００１０】
しかしながら、これらの防食剤によっては必ずしも十分な腐食防止効果が得られないため、従来のＣＭＰ技術を用いたＣｕ配線の形成方法によって前述の問題を解決することはできない。また、特に、配線が微細化するに従って、前述の問題が顕著になり、その結果、デバイス製造における大幅な歩留の低下、又はデバイスの信頼性の劣化が引き起こされていることが判明した。
【００１１】
前記に鑑み、本発明は、ダマシン法により配線を形成する際に、ＣＭＰ工程における導電膜の腐食を防止できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
ところで、ＣＭＰ工程における導電膜、具体的にはＣｕ膜の腐食は、例えば次式（１）に示す酸化反応によりＣｕがイオン化し、イオン化したＣｕが研磨スラリー中に溶出することによって起こる。
【００１３】
Ｃｕ  →  Ｃｕ２＋＋２ｅ−  ・・・式（１）
このとき、導電膜は陽極となっているため、導電膜の電位を相対的に負にすれば、導電膜を構成する原子のイオン化を阻止できる。該イオン化を阻止することができれば、導電膜の酸化反応が抑制され、その結果、導電膜の腐食の防止につながることになる。
【００１４】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る電子デバイスの製造方法は、基板上の絶縁膜に凹部を形成する第１の工程と、絶縁膜の上に凹部が埋まるように導電膜を形成する第２の工程と、凹部の外側の導電膜を化学的機械研磨法により除去する第３の工程とを備え、第３の工程は、電極を用いて導電膜に負電位を印加する工程を含むことを特徴とする電子デバイスの製造方法である。
【００１５】
本発明の電子デバイスの製造方法によると、絶縁膜に形成された凹部の外側の導電膜をＣＭＰ法により除去する第３の工程において、導電膜に負電位を印加するため、導電膜を構成する原子のイオン化を阻止することができる。その結果、導電膜の酸化反応を抑制することができるので、導電膜の腐食を防止することができる。したがって、配線の腐食及び断線の可能性の極めて少ない信頼性の高い電子デバイスを製造することができる。
【００１６】
また、導電膜が例えばＣｕのような酸化反応が進みやすい金属からなる場合、酸化反応がより抑制できるため、上記の効果が得られる。
【００１７】
本発明の電子デバイスの製造方法において、導電膜は、下層のバリア膜と上層の配線用導電膜とから構成されており、第３の工程は、凹部の外側のバリア膜を化学的機械研磨法により除去するときにバリア膜に負電位を印加する工程を含むことが好ましい。言い換えると、導電膜を除去するＣＭＰ工程を、配線用導電膜を除去するＣＭＰ工程とバリア膜を除去するＣＭＰ工程とに区別すると共に、バリア膜を除去するＣＭＰ工程においてのみバリア膜に負電位を印加することが好ましい。このようにすると、配線用導電膜を除去するＣＭＰ工程においてはバリア膜に負電位を印加しないため、研磨速度を確保することができる。なぜならば、導電膜に負電位を印加すると、導電膜がＣＭＰ工程で除去される速度が低下するが、負電位の印加をバリア膜を除去するＣＭＰ工程のみに限定することにより、研磨速度低下の弊害を防止しながら導電膜の腐食を防止できるからである。
【００１８】
本発明の電子デバイスの製造方法において、第３の工程は、陰極を用いて基板に負電位を印加する工程を含むことが好ましい。
【００１９】
このようにすると、絶縁膜に形成された凹部の外側の導電膜を除去するＣＭＰ工程において、陰極を用いて基板に負電位を印加するので、基板上の導電膜に負電位を印加することができる。このため、本発明の電子デバイスの製造方法により得られる効果が得られる。
【００２０】
本発明の電子デバイスの製造方法において、第３の工程は、陽極を用いて、導電膜を研磨する研磨パッド又は研磨スラリーに正電位を印加する工程を含むことが好ましい。
【００２１】
このようにすると、絶縁膜に形成された凹部の外側の導電膜を除去するＣＭＰ工程において、陽極を用いて研磨パッド又は研磨スラリーに正電位を印加するので、研磨パッド又は研磨スラリーに対して相対的に負の電位を基板上の導電膜に印加することができる。このため、本発明の電子デバイスの製造方法により得られる効果が得られる。
【００２２】
本発明の電子デバイスの製造方法において、第３の工程は、導電膜が研磨により不連続になった時点で、導電膜に対する負電位の印加を開始する工程を含むことが好ましい。
【００２３】
このようにすると、絶縁膜に形成された凹部の外側の導電膜を除去するＣＭＰ工程において、導電膜が研磨により不連続になった時点で、導電膜に対する負電位の印加を開始するので、本発明の電子デバイスの製造方法により得られる効果が得られる。これは、以下に説明する理由によるものと考えられる。
【００２４】
ＣＭＰ工程において、基板表面の導電膜は研磨パッドと接触しながら研磨される。この際、摩擦によって電荷が発生する。導電膜が基板表面の全面を覆っている場合には、面内の電気抵抗が非常に小さいため、発生した電荷は基板面内全体に広がっている。しかし、導電膜が研磨により不連続になると、発生した電荷が一部に局在する結果、導電膜内で特定方向に電位勾配が発生する。その結果、電位勾配に沿って電流が流れるので、式（１）で表されるような酸化反応（つまり腐食）が導電膜において局部的に発生する。この導電膜の腐食の弊害は微細な配線になるほど大きい。それに対して、導電膜が研磨により不連続になった時点で導電膜に対する負電位の印加を開始すれば、導電膜が局部的に腐食する時期に限り導電膜の酸化反応を抑制することができる。このため、導電膜の腐食を防止することができる。また、導電膜が不連続になっていない時期には導電膜に負電位を印加しないため、研磨速度低下の弊害を防止することができる。
【００２５】
本発明の電子デバイスの製造方法において、第３の工程は、凹部の外側の前記導電膜が研磨により除去された時点で、導電膜に対する負電位の印加を停止する工程を含むことが好ましい。
【００２６】
このようにすると、絶縁膜に形成された凹部の外側の導電膜が研磨により除去された後は、導電膜に負電位が印加されないので、ＣＭＰ工程後の洗浄工程を容易に行なうことができる。その理由は以下による。
【００２７】
絶縁膜に形成された凹部の外側の導電膜が除去された状態では基板面内に不均一な電荷が発生しないため、局所的な電流は発生しない。このため、導電膜の腐食も生じない。この状態で更に導電膜に負電位を印加するとなれば、基板表面に正に帯電した粒子が付着しやすくなる。よって、ＣＭＰ工程後の基板の洗浄が困難になる。それに対して、絶縁膜に形成された凹部の外側の導電膜が研磨により除去された時点で、導電膜に対する負電位の印加を停止すれば、正に帯電した粒子が基板表面に付着しにくくなる。したがって、ＣＭＰ工程後の基板の洗浄工程を容易に行なうことができる。
【００２８】
本発明の化学的機械研磨装置は、基板を保持する基板保持部と、基板上に成膜した導電膜を研磨する研磨パッドと、研磨パッドを保持すると共に研磨パッドを回転させる回転部と、研磨スラリーを基板と研磨パッドとの間に供給する研磨スラリー供給部と、導電膜に負電位を印加するための電極を有する電源とを備えていることを特徴とする化学的機械研磨装置である。
【００２９】
本発明の化学的機械研磨装置によると、導電膜を除去するＣＭＰ工程中に、電源の電極を用いて導電膜に負電位を印加することができるため、導電膜を構成する原子のイオン化を阻止することができる。その結果、導電膜の酸化反応を抑制することができるので、導電膜の腐食を防止することができる。したがって、配線の腐食及び断線の可能性の極めて少ない信頼性の高い電子デバイスを製造することができる。
【００３０】
また、本発明の化学的機械研磨装置によると、電極を用いて印加する電位の大きさ及び電位を印加するタイミングを制御することによって、導電膜の腐食を防止しながら研磨速度低下つまり処理能力の低下を阻止することができる。
【００３１】
本発明の化学的機械研磨装置において、導電膜の研磨状態を検出するセンサーをさらに備え、センサーによって検出された研磨状態に基づいて、電源による導電膜に対する負電位の印加が制御されることが好ましい。
【００３２】
このようにすると、本発明の化学的機械研磨装置により得られる効果が得られる。また、導電膜の研磨中に、センサーにより導電膜の研磨状態が検出され、その検出された研磨状態に基づいて導電膜に対する負電位の印加が制御される。このため、導電膜の研磨状態に応じて導電膜に負電位を印加することができる。すなわち、導電膜の研磨状態が異なれば、導電膜に負電位を印加する時期が異なるという点に着目している。導電膜の研磨状態が異なる場合は、異なる時期に導電膜に負電位を印加することが適当である。したがって、導電膜の研磨状態が異なる場合の当該導電膜に適切な負電位を印加することができるので、導電膜の腐食の防止を確保すると共に、導電膜の研磨状態の違いに関わらず研磨速度を最大限引き出すことができる。
【００３３】
例えば、研磨する導電膜が下層のバリア膜と上層の配線用導電膜から形成されている場合で、研磨により基板表面が配線用導電膜からバリア膜に変化した時点からバリア膜に負電位を印加したいときを考える。本発明の化学的機械研磨装置によると、センサーによって導電膜の研磨状態を検出することができるので、その検出された研磨状態に基づいて導電膜に対する負電位の印加を制御できる。その結果、研磨により基板表面が配線用導電膜からバリア膜に変化する時点が異なる基板であっても、センサーにより該時点を個々に検出することができる。したがって、研磨により基板表面が配線用導電膜からバリア膜に変化する時点からバリア膜に負電位を印加することができるため、該時点が異なる基板の個々のＣＭＰ工程における研磨速度を最大限引き出すことができる。
【００３４】
また、導電膜の研磨状態をセンサーにより検出して、その検出した信号をもとに研磨の終了を確認してもよい。このようにすると、導電膜の研磨の終了を確認した後即座に導電膜に対する負電位の印加を停止することができる。このため、ＣＭＰ工程から洗浄工程に移るまでの時間を節約することができる。
【００３５】
本発明の化学的機械研磨装置において、センサーは、導電膜が研磨によって不連続になる時点を検出し、該検出された時点から電源による導電膜に対する負電位の印加が開始されることが好ましい。
【００３６】
このようにすると、本発明の化学的機械研磨装置により得られる効果が得られる。さらに、前述の通り導電膜が不連続になると導電膜が局部的に腐食するため、導電膜が研磨によって不連続になる時点をセンサーにより検出すれば、導電膜が局部的に腐食する時期を特定することができる。さらに、センサーにより特定された該時点から電源による導電膜に対する負電位の印加を開始すれば、導電膜が局部的に腐食する時期に限り導電膜の酸化反応を抑制することができる。このため、導電膜が局部的に腐食する時期の当該腐食を防止することができる。したがって、導電膜の腐食を効果的に防止することができる。また、導電膜が不連続になっていない時期には電源によって導電膜に負電位が印加されないため、上記のように導電膜の腐食を防止できると共に、研磨速度低下の弊害をも防止することができる。
【００３７】
本発明の化学的機械研磨装置において、電極は、基板に負電位を印加する陰極であることが好ましい。
【００３８】
このようにすると、ＣＭＰ工程中において、陰極を用いて基板に負電位を印加するので、基板上の導電膜に負電位を印加することができる。このため、本発明の化学的機械研磨装置により得られる効果が得られる。
【００３９】
本発明の化学的機械研磨装置において、電極は、研磨パッド又は研磨スラリーに正電位を印加する陽極であることが好ましい。
【００４０】
このようにすると、ＣＭＰ工程中において、陽極を用いて研磨パッド又は研磨スラリーに正電位を印加するので、研磨パッド又は研磨スラリーに対して相対的に負の電位を基板上の導電膜に印加することができる。このため、本発明の化学的機械研磨装置により得られる効果が得られる。
【００４１】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスの製造方法及び化学的機械研磨装置について図面を参照しながら説明する。
【００４２】
図１は、第１の実施形態に係る化学的機械研磨装置、具体的には、第１の実施形態に係る電子デバイスの製造方法において使用する化学的機械研磨装置の一例を示す概略構成図である。
【００４３】
図１に示すように、表面に導電膜（図示省略）が成膜されている基板１１は、基板保持部１２に載置されている。研磨パッド１３は基板１１と接触するように配置されている。研磨パッド１３には回転部１４が接続されていると共に、回転部１４には駆動系１５が接続されているため、研磨パッド１３は基板１１表面と接触しながら回転することができる。基板１１上の研磨スラリー供給部１６からは研磨スラリー１７が基板１１表面に供給される。基板１１表面は、回転部１４により回転し且つ基板１１を押圧する研磨パッド１３及び研磨パッド１３と基板１１の間に介在した研磨スラリー１７によって研磨される。その結果、基板１１表面の導電膜、具体的にはＣｕ等よりなる配線用導電膜又はＴａＮ若しくはタンタル（Ｔａ）等よりなるバリア膜は除去される。
【００４４】
第１の実施形態に係る化学的機械研磨装置の特徴は、導電膜の研磨状態を検出するセンサー１８、並びに導電膜に負電位を印加するための陽極２０及び陰極２１を有する電源１９を備えていることである。具体的には、センサー１８によって検出された導電膜の研磨状態に基づいて、電源１９によって導電膜になされる負電位の印加が制御される。また、センサー１８は基板表面の電気的性質の変化を測定することにより基板１１表面の導電膜が不連続になる時点を検出する。また、導電膜に負電位を印加する電源１９として、例えばポテンショスタットを用いる。図１には、基板１１に電源１９の陰極２１の負電位を、研磨パッド１３に電源１９の陽極２０の正電位を印加する一例を示している。
【００４５】
図２（ａ）〜（ｃ）並びに図３（ａ）、（ｂ）は、第１の実施形態に係る電子デバイスの製造方法、具体的には、図１に示すＣＭＰ装置を用いた電子デバイスの製造方法の各工程を示す断面図である。
【００４６】
まず、図２（ａ）に示すように、基板１００上の第１の絶縁膜１０１に下層配線１０２を埋め込む。下層配線１０２は、例えばＴａＮよりなる第１のバリア膜１０２ａ及び、例えばＣｕよりなる第１の配線用導電膜１０２ｂからなる。その後、下層配線１０２上を含む第１の絶縁膜１０１の上に、例えば窒化シリコン（ＳｉＮ）よりなるＣｕ拡散防止膜１０３及び、例えばＴＥＯＳ（テトラエチルオルソシリケート）よりなる第２の絶縁膜１０４をＣＶＤ法を用いて順次形成する。その後、第２の絶縁膜１０４及びＣｕ拡散防止膜１０３に、下層配線１０２に達する第１の接続孔１０５ａ及び第２の接続孔１０５ｂをフォトリソグラフィ法及びエッチングにより形成する。第２の接続孔１０５ｂは直径５０ｎｍ以下である。その後、第２の絶縁膜１０４における第１の接続孔１０５ａの上に、第１の接続孔１０５ａと接続するように配線溝１０６をフォトリソグラフィ法及びエッチングにより形成する。
【００４７】
次に、図２（ｂ）に示すように、基板１００の上に全面に亘って、例えばＴａＮよりなる第２のバリア膜１０７を、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれが途中まで埋まるように、スパッタ法により形成する。その後、基板１００の上に全面に亘って、例えばＣｕよりなる第２の配線用導電膜１０８を、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれが完全に埋まるように、メッキ法により形成する。
【００４８】
次に、図２（ｃ）に示すように、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２の配線用導電膜１０８を、ＣＭＰ法を用いて除去する。
【００４９】
次に、図３（ａ）に示すように、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７をＣＭＰ法を用いて除去する。このとき、第２のバリア膜１０７が不連続になった時点で、基板１００（基板１１）に、図１に示す化学的機械研磨装置の陰極２１を用いて負電位（以下、陰極電位と称する）を印加する。
【００５０】
次に、図３（ｂ）に示すように、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７を除去することにより、上層配線１０９を形成する。この時点で、基板１００に対する陰極電位の印加を停止する。
【００５１】
図４は、基板１００に印加する陰極電位とＣＭＰ工程の研磨時間との関係、特に、本実施形態に係る化学的機械研磨装置のセンサー１８により検出された信号に基づいて陰極電位が制御される場合の当該関係を示している。
【００５２】
図４に示すように、まず、第２のバリア膜１０７が不連続になっていない初期段階及び中間段階では、陰極電位を基板１００に印加しない。次に、第２のバリア膜１０７が不連続になる膜不連続発生段階において、一定の陰極電位を基板１００に印加する。次に、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７が除去された最終段階になった時点で、基板１００に対する陰極電位の印加を停止する。
【００５３】
以上に説明したように、第１の実施形態によると、第２の絶縁膜１０４に形成された第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７を除去するＣＭＰ工程において、電源１９の陰極２１を用いて基板１００に負電位を印加する。このため、基板１００上の第２のバリア膜１０７及び第２の配線用導電膜１０８に対しても負電位が印加される。その結果、第２の配線用導電膜１０８を構成する原子のイオン化を阻止できるため、第２の配線用導電膜１０８の酸化反応を抑制することができる。特に本実施形態においては、第２の配線用導電膜１０８がＣｕのような酸化反応が進みやすい金属からなるため、該第２の配線用導電膜１０８の腐食を防止することができる。したがって、配線の腐食及び断線の可能性の極めて少ない信頼性の高い電子デバイスを製造することができる。
【００５４】
また、第１の実施形態によると、第２のバリア膜１０７を除去する工程においてのみ基板１００に陰極電位を印加するため、言い換えると、第２の配線用導電膜１０８を除去する工程においては基板１００に負電位を印加しないため、研磨速度低下の弊害も防止することができる。
【００５５】
図５は、第１の比較例として、図２（ａ）〜（ｃ）及び図３（ａ）、（ｂ）に示す第１の実施形態の電子デバイスの製造方法において陰極電位を印加しなかった場合に形成された電子デバイスの断面図である。尚、図５において、図２（ａ）〜（ｃ）及び図３（ａ）、（ｂ）と同一の部材には、同一の符号を付している。
【００５６】
図５に示すように、第１の比較例においては、直径５０ｎｍ以下の第２の接続孔１０５ｂに埋め込んだ第２の配線用導電膜１０８の大部分が腐食により消失した結果、上層配線１０９の断線が生じた。
【００５７】
また、第１の実施形態によると、センサー１８を用いて第２のバリア膜１０７が研磨により不連続になる時点、すなわち第２の配線用導電膜１０８が局部的に腐食し始める時点を検出すると共に、該時点から基板１００に対する陰極電位の印加を開始する。このため、第２の配線用導電膜１０８が局部的に腐食し始める時期が、例えば第２の配線用導電膜１０８の材料によって異なる場合であっても、第２の配線用導電膜１０８が局部的に腐食し始めると同時に基板１００に負電位を印加することができる。すなわち、例えば第２の配線用導電膜１０８の材料が異なれば、基板１００に負電位を印加する時点が異なるという点に着目している。したがって、第２の配線用導電膜１０８の腐食を防止できると共に、例えば第２の配線用導電膜１０８の材料の違いに関わらず、ＣＭＰ工程における研磨速度を最大限引き出すことができる。
【００５８】
また、第１の実施形態によると、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７が除去された時点で基板１００に印加していた陰極電位を停止するため、基板１００表面に正に帯電した粒子が付着しにくくなる。このため、ＣＭＰ工程後の基板１００表面の洗浄工程を容易に行なうことができる。
【００５９】
また、第１の実施形態に係る電子デバイスの製造方法において、第２の配線用導電膜１０８としてＣｕ膜を用いたが、これに代えて他の導電膜を用いてもよい。
【００６０】
また、第１の実施形態に係る電子デバイスの製造方法において、第２のバリア膜１０７は用いなくてもよい。この場合、基板１００に対する陰極電位の印加は、第２の配線用導電膜１０８が不連続になった時点から開始すればよい。尚、この場合、第２の配線用導電膜１０８が不連続になる時点は、本実施形態に係る化学的機械研磨装置のセンサー１８により検出すればよい。
【００６１】
また、第１の実施形態に係る電子デバイスの製造方法において、陰極電位を基板１００に印加するタイミングに合わせて、電源１９の陽極２０を用いて正電位を研磨パッド１３又は研磨スラリー１７に印加してもよい。このようにすれば、本実施形態により得られる効果が得られる。
【００６２】
また、第１の実施形態に係る電子デバイスの製造方法において、一定の陰極電位を基板１００に印加したが、これに代えて、時間変化する陰極電位を印加してもよい。例えば、膜不連続発生段階において、第２の配線用導電膜の腐食が更に著しくなる時期があれば、その時期に限って基板１００に印加する陰極電位を強くしてもよい。
【００６３】
また、第１の実施形態に係る電子デバイスの製造方法において、第２のバリア膜１０７が不連続になる時点から基板１００に対する陰極電位の印加を開始した。しかし、これに代えて、基板１００表面が第２の配線用導電膜１０８から第２のバリア膜１０７に変化する時点から基板１００に対する陰極電位の印加を開始してもよい。尚、この場合、基板１００表面が第２の配線用導電膜１０８から第２のバリア膜１０７に変化する時点は、本実施形態の化学的機械研磨装置のセンサー１８により検出すればよい。
【００６４】
また、第１の実施形態に係る化学的機械研磨装置において、第２のバリア膜１０７の研磨状態をセンサー１８により検出して、その検出した信号に基づいて第２のバリア膜１０７の研磨の終了を確認してもよい。このようにすれば、第２のバリア膜１０７の研磨の終了後即座に基板１００に対する陰極電位の印加を停止することができる。その結果、ＣＭＰ工程から洗浄工程に移るまでの時間を節約することができる。
【００６５】
また、第１の実施形態に係る化学的機械研磨装置において、電源１９としてポテンショスタットを用いたが、これに代えて、第２の配線用導電膜１０８に負電位を印加することができる他の電源を用いてもよい。
【００６６】
また、第１の実施形態に係る化学的機械研磨装置において、基板１１を基板保持部１２上に載置し、基板１１の上に、基板１１を押圧すると共に回転することによって基板１１を研磨する研磨パッド１３を設置していた。しかし、これに代えて、回転可能な研磨用定盤の上に研磨パッド１３を保持し、研磨パッド１３上に、基板１１を保持すると共に該基板１１を研磨パッド１３に押しつける基板保持ヘッドを設置してもよい。
【００６７】
また、第１の実施形態に係る化学的機械研磨装置において、センサー１８は、基板１１表面の電気的性質の変化を検出していたが、これに代えて、基板１１表面の光学的性質の変化を検出してもよい。
【００６８】
（第１の実施形態の第１の変形例）
以下、本発明の第１の実施形態の第１の変形例に係る電子デバイスの製造方法及び化学的機械研磨装置について、図面を参照しながら説明する。
【００６９】
第１の実施形態の第１の変形例は、第１の実施形態に比べて、化学的機械研磨装置がセンサー１８を備えていない点、及び、図３（ａ）に示す工程で、第２のバリア膜１０７が不連続になるおおよその時点を推測して基板１００に対する陰極電位の印加を開始する点で異なっている。
【００７０】
図６は、第１の実施形態の第１の変形例において、基板１００に印加する陰極電位とＣＭＰ工程の研磨時間との関係、特に、第２のバリア膜１０７が不連続になるおおよその時点を推測して陰極電位を基板１００に印加する場合の当該関係を示している。尚、初期段階、中間段階、膜不連続発生段階及び最終段階は、図４において使用された意味と同一である。
【００７１】
図６に示すように、第１の実施形態の第１の変形例においては、第２のバリア膜１０７が不連続になるおおよその時点を推測して、膜不連続発生段階に入る前に基板１００に対する陰極電位の印加を開始する。
【００７２】
第１の実施形態の第１の変形例によると、第１の実施形態に比べて、ＣＭＰ装置にセンサー１８を取り付ける必要がないため、コストパフォーマンスのよい化学的機械研磨装置を実現することができる。
【００７３】
（第１の実施形態の第２の変形例）
以下、第１の実施形態の第２の変形例に係る電子デバイスの製造方法及び化学的機械研磨装置について図面を参照しながら説明する。
【００７４】
図２（ａ）〜（ｃ）並びに図３（ａ）、（ｂ）は、第１の実施形態の第２の変形例に係る電子デバイスの製造方法、具体的には、図１に示すＣＭＰ装置を用いた電子デバイスの製造方法の各工程を示す断面図である。
【００７５】
まず、第１の実施形態の第２の変形例において、図２（ａ）〜（ｃ）に示す第２の配線用導電膜１０８を除去するまでの工程は、第１の実施形態に係る電子デバイスの製造方法と同様である。
【００７６】
次に、図３（ａ）に示すように、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７をＣＭＰ法を用いて除去する。このとき、第１の実施形態の第２の変形例においては、第２のバリア膜１０７が不連続になった時点で、図１に示す化学的機械研磨装置を用いて研磨パッド１３又は研磨スラリー１７に、陽極２０を用いて正電位（以下、陽極電位と称する）を印加する。
【００７７】
次に、図３（ｂ）に示すように、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７を除去することにより、上層配線１０９を形成する。この時点で、研磨パッド１３又は研磨スラリー１７に対する陽極電位の印加を停止する。
【００７８】
ただし、研磨パッド１３又は研磨スラリー１７に印加する陽極電位とＣＭＰ工程の研磨時間との関係は次の通りである。まず、第２のバリア膜１０７が不連続になっていない初期段階及び中間段階では、陽極電位を研磨パッド１３又は研磨スラリー１７に印加しない。次に、第２のバリア膜１０７が不連続になる膜不連続発生段階において、一定の陽極電位を研磨パッド１３又は研磨スラリー１７に印加する。次に、第１の接続孔１０５ａ、第２の接続孔１０５ｂ及び配線溝１０６のそれぞれの外側の第２のバリア膜１０７が除去された時点で、研磨パッド１３又は研磨スラリー１７に対する陽極電位の印加を停止する。
【００７９】
第１の実施形態の第２の変形例によると、電源１９の陽極２０を用いて正電位を研磨パッド１３又は研磨スラリー１７に印加するので、研磨パッド１３又は研磨スラリー１７に対して相対的に負の電位を第２の配線用導電膜１０８に印加することができる。その結果、第２の配線用導電膜１０８の酸化反応を抑制することができるため、第２の配線用導電膜１０８の腐食を防止することができる。したがって、配線の腐食及び断線の可能性の極めて少ない信頼性の高い電子デバイスを製造することができる。これに加えて、陽極２０によって研磨パッド１３又は研磨スラリー１７に印加される陽極電位の大きさ及び陽極電位の印加のタイミングを制御することによって、研磨速度低下の弊害を阻止しながら第２の配線用導電膜１０８の腐食を防止できる。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【００８１】
第２の実施形態に係る電子デバイスの製造方法においても、第１の実施形態と同様に図１に示す化学的機械研磨装置を用いる。
【００８２】
図７（ａ）〜（ｈ）は、第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図又は平面図である。尚、図７（ｂ）、（ｄ）、（ｆ）、（ｈ）はそれぞれ図７（ａ）、（ｃ）、（ｅ）、（ｇ）の断面図と対応する平面図である。また、図７（ａ）、（ｃ）、（ｅ）、（ｇ）は、図７（ｂ）、（ｄ）、（ｆ）、（ｈ）におけるそれぞれのａ−ｂ線の断面図に相当する。
【００８３】
まず、図７（ａ）及び（ｂ）に示すように、基板２００上に、絶縁膜２０１を形成する。その後、絶縁膜２０１に配線溝２０２を形成する。その後、基板２００の上に全面に亘って、例えばＴａＮよりなるバリア膜２０３を、配線溝２０２が途中まで埋まるように、スパッタ法により形成する。その後、基板２００の上に全面に亘って、例えばＣｕよりなる配線用導電膜２０４を、配線溝２０２が完全に埋まるように、メッキ法により形成する。
【００８４】
次に、図７（ｃ）及び（ｄ）に示すように、配線溝２０２の外側の配線用導電膜２０４を、ＣＭＰ法を用いて除去する。
【００８５】
次に、図７（ｅ）及び（ｆ）に示すように、配線溝２０２の外側のバリア膜２０３をＣＭＰ法を用いて除去する。このとき、バリア膜２０３は均一に除去されないので、バリア膜２０３が不連続になった時点で、図１に示す化学的機械研磨装置の電源１９を用いて基板２００（基板１１）に、陰極電位を印加する。
【００８６】
次に、図７（ｇ）及び（ｈ）に示すように、配線溝２０２の外側のバリア膜２０３を除去することにより配線２０５を形成する。この時点で、基板２００に対する陰極電位の印加を停止する。尚、配線２０５の最小配線幅は１５０ｎｍ以下であり、また、最大配線幅は１０μｍ以上である。
【００８７】
図４は、基板２００に印加する陰極電位とＣＭＰ工程の研磨時間との関係、特に、センサー１８により検出された信号に基づいて陰極電位が制御される場合の当該関係を示している。
【００８８】
図４に示すように、まず、バリア膜２０３が不連続になっていない初期段階及び中間段階では、陰極電位を基板２００に印加しない。次に、バリア膜２０３が不連続になる膜不連続発生段階において、一定の陰極電位を基板２００に印加する。次に、配線溝２０２の外側のバリア膜２０３が除去された最終段階になった時点で、基板２００に対する陰極電位の印加を停止する。
【００８９】
第２の実施形態によると、絶縁膜２０１に形成された配線溝２０２の外側のバリア膜２０３を除去するＣＭＰ工程において、基板２００つまり配線用導電膜２０４に負電位を印加することができる。このため、配線用導電膜２０４を構成する原子のイオン化、つまり酸化反応を抑制することができるので、配線用導電膜２０４の腐食を防止することができる。したがって、配線の腐食及び断線の可能性の極めて少ない信頼性の高い電子デバイスを製造することができる。
【００９０】
図８（ａ）及び（ｂ）は、第２の比較例として、図７（ａ）〜（ｈ）に示す第２の実施形態の電子デバイスの製造方法において、陰極電位を印加しなかった場合に形成された電子デバイスの断面図又は平面図である。尚、図８（ｂ）は、図８（ａ）の断面図と対応する平面図である。また、図８（ａ）及び（ｂ）において、図７（ａ）〜（ｈ）と同一の部材には、同一の符号を付している。
【００９１】
図８（ａ）及び（ｂ）に示すように、第２の比較例においては、配線２０５における最小配線幅を有する部分（領域Ｒ）において、配線用導電膜２０４の一部分が腐食により消失した結果、配線２０５の断線が生じた。
【００９２】
【発明の効果】
本発明によると、ＣＭＰ工程において、研磨する導電膜に負電位を印加するため、導電膜を構成する原子のイオン化を阻止することができる。その結果、導電膜の酸化反応を抑制することができるので、導電膜の腐食を防止することができる。したがって、配線の腐食及び断線の可能性の極めて少ない信頼性の高い電子デバイスを製造することができる。
【００９３】
また、本発明によると、ＣＭＰ工程において、電極を用いて導電膜に負電位を印加するので、負電位の大きさ及び負電位を印加するタイミングを制御することによって、導電膜の腐食を防止しながら研磨速度低下つまり処理能力の低下を阻止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態及びその変形例並びに第２の実施形態に係る電子デバイスの製造方法において用いられるＣＭＰ装置の概略構成図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図４】本発明の第１の実施形態及び第２の実施形態の電子デバイスの製造方法において、基板に印加する陰極電位とＣＭＰ工程の研磨時間との関係を示したグラフである。
【図５】第１の比較例として、第１の実施形態の電子デバイスの製造方法において陰極電位を基板に印加しなかった場合に形成された電子デバイスの断面図である。
【図６】本発明の第１の実施形態の第１の変形例の電子デバイスの製造方法において、基板に印加する陰極電位とＣＭＰ工程の研磨時間との関係を示したグラフである。
【図７】（ａ）〜（ｈ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図又は平面図である。尚、図７（ａ）、（ｃ）、（ｅ）、（ｇ）は、図７（ｂ）、（ｄ）、（ｆ）、（ｈ）におけるそれぞれのａ−ｂ線の断面図に相当する。
【図８】（ａ）及び（ｂ）は、第２の比較例として、第２の実施形態の電子デバイスの製造方法において陰極電位を基板に印加しなかった場合に形成された電子デバイスの断面図である
【図９】（ａ）〜（ｄ）は、従来の電子デバイスの製造方法の各工程を示す断面図である。
【符号の説明】
１１      基板
１２      基板保持部
１３      研磨パッド
１４      回転部
１５      駆動系
１６      研磨スラリー供給部
１７      研磨スラリー
１８      センサー
１９      電源
２０      陽極
２１      陰極
１００    基板
１０１    第１の絶縁膜
１０２    下層配線
１０２ａ  第１のバリア膜
１０２ｂ  第１の配線用導電膜
１０３    Ｃｕ拡散防止膜
１０４    第２の絶縁膜
１０５ａ  第１の接続孔
１０５ｂ  第２の接続孔
１０６    配線溝
１０７    第２のバリア膜
１０８    第２の配線用導電膜
１０９    上層配線
２００    基板
２０１    絶縁膜
２０２    配線溝
２０３    バリア膜
２０４    配線用導電膜
２０５    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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