(57)【要約】【課題】シリサイド膜の細線効果を抑制しながら、容量の増大を抑制することが可能な半導体装置を提供する。【解決手段】この半導体装置は、シリコン基板１上にゲート絶縁膜４を介して形成され、上部６ｂの幅Ｗ２および下部６ａの幅Ｗ１がくびれ部６ｃの幅Ｗ３よりも大きい形状を有するとともに、ゲート電極６として機能するポリシリコン層７ａおよびアモルファスシリコン層８ａと、アモルファスシリコン層８ａの上面上に形成され、ゲート電極６として機能するシリサイド膜５ａとを備えている。【選択図】図１
2004146813.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板上にゲート絶縁膜を介して形成され、上部および下部の幅が中央部よりも大きい形状を有するとともに、ゲート電極として機能する第１シリコン層と、
　前記第１シリコン層の上に形成され、前記ゲート電極として機能する第１シリサイド膜とを備えた、半導体装置。
【請求項２】
　前記ゲート電極として機能する第１シリコン層は、逆メサ形状の上部と、順メサ形状の下部とを含む、請求項１に記載の半導体装置。
【請求項３】
　前記ゲート電極と所定の間隔を隔てて形成され、かつ、上部および下部の幅が中央部よりも大きい形状を有するとともに、配線として機能する第２シリコン層と、
　前記第２シリコン層の上に形成され、前記配線として機能する第２シリサイド膜とをさらに備えた、請求項１または２に記載の半導体装置。
【請求項４】
　前記ゲート電極と所定の間隔を隔てて形成され、かつ、上部および下部の幅が中央部よりも大きい形状を有するとともに、ゲート電極として機能する第２シリコン層と、
　前記第２シリコン層の上に形成され、前記ゲート電極として機能する第２シリサイド膜とをさらに備えた、請求項１または２に記載の半導体装置。
【請求項５】
　前記第１シリコン層および前記第２シリコン層は、同一のシリコン層からなる、請求項３または４に記載の半導体装置。
【請求項６】
　半導体基板と、
　前記半導体基板上にゲート絶縁膜を介して形成され、上部および下部の幅が中央部よりも大きい形状を有するとともに、単一の金属層からなるゲート電極とを備えた、半導体装置。
【請求項７】
　半導体基板上に形成され、上部および下部の幅が中央部よりも大きい形状を有する第１導電層と、
　前記半導体基板上に前記第１導電層と所定の間隔を隔てて形成され、上部および下部の幅が中央部よりも大きい形状を有する第２導電層とを備えた、半導体装置。
【請求項８】
　前記第１導電層および前記第２導電層は、
　上部および下部の幅が中央部よりも大きい形状を有するシリコン層と、
　前記シリコン層の上に形成されたシリサイド膜とを含む、請求項７に記載の半導体装置。
【請求項９】
　半導体層上にゲート絶縁膜を介して、第１シリコン層を形成する工程と、
　前記第１シリコン層上にエッチングマスクを形成する工程と、
　前記エッチングマスクをマスクとして、前記第１シリコン層をエッチングすることによって、上部および下部の幅が中央部よりも大きい形状を有するゲート電極として機能する第１シリコン層を形成する工程と、
　前記第１シリコン層の上に、前記ゲート電極として機能する第１シリサイド膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項１０】
　前記ゲート電極を形成する工程は、
　Ｃｌ２、Ｏ２およびＨＢｒを含むエッチングガスを用いて前記第１シリコン層を逆メサ形状にドライエッチングする第１エッチング工程と、
　前記第１エッチング工程の後、Ｏ２およびＨＢｒを含むエッチングガスを用いて前記第１シリコン層を順メサ形状にドライエッチングする第２エッチング工程とを含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
　前記半導体層上に前記ゲート電極と所定の間隔を隔てて第２シリコン層を形成する工程と、
　前記第２シリコン層上にエッチングマスクを形成する工程と、
　前記エッチングマスクをマスクとして、前記第２シリコン層をエッチングすることによって、上部および下部の幅が中央部よりも大きい形状を有する配線またはゲート電極として機能する第２シリコン層を形成する工程と、
　前記第２シリコン層の上に、前記配線またはゲート電極として機能する第２シリサイド膜を形成する工程とをさらに備える、請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
　前記第１シリコン層および前記第２シリコン層は、同一のシリコン層をパターニングすることにより形成する、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、半導体装置およびその製造方法に関し、特に、シリサイド膜を有するゲート電極を含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
　従来、ＬＳＩ（大規模集積回路）の分野では、素子の微細化、高密度化、高速化および低消費電力化が進んでいる。
【０００３】
　素子の微細化を図る際には、微細化した場合に抵抗が増加するのを抑制するために、ＭＯＳトランジスタのゲート電極およびソース／ドレイン領域や、配線の抵抗を低減する必要がある。ゲート電極およびソース／ドレイン領域や、配線の抵抗を低減する１つの方法として、ゲート電極および配線を構成するポリシリコン層上とシリコン基板のソース／ドレイン領域上とに、シリサイド膜を形成する方法が知られている。このシリサイドは、シリコンと金属との化合物であり、シリコンに比べて低い抵抗値を有するので、ポリシリコンからなるゲート電極および配線や、シリコン基板からなるソース／ドレイン領域の抵抗を低減することができる。
【０００４】
　従来、シリサイド膜を形成する方法として、ゲート電極を構成するポリシリコン層上と、シリコン基板の表面に位置するソース／ドレイン領域上とに、自己整合的にシリサイド膜を形成するサリサイド（Ｓｅｌｆ　Ａｌｉｇｈｎｅｄ　Ｓｉｌｉｃｉｄｅ）プロセスが開発されている（たとえば、特許文献１参照）。このサリサイドプロセスは、同一の工程で、ゲート電極およびソース／ドレイン領域をシリサイド化することができるので、製造工程数および製造コストを低減することができる。このため、ＭＯＳトランジスタの製造プロセスに広く採用されている。
【特許文献１】特開２０００−２２１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　上記した従来のサリサイドプロセスを用いて形成したＭＯＳトランジスタを含む構造では、シリサイド膜により抵抗の低減を図ることができるため、微細化した場合にも抵抗が増加するのを抑制することができる。しかしながら、微細化した場合に、ＭＯＳトランジスタのゲート電極と、ゲート電極に隣接する配線との間の距離が小さくなるので、ゲート電極と配線との容量が大きくなるという問題点があった。ここで、ゲート電極と配線との中心間距離が同じ場合には、ゲート電極および配線の線幅を小さくする方が、ゲート電極の側面と配線の側面との距離が大きくなるので、ゲート電極と配線との間の容量を小さくすることができる。しかしながら、ゲート電極や配線の線幅を小さくしすぎると、シリサイド膜の幅も小さくなりすぎるため、シリサイド膜の細線効果により抵抗が急激に大きくなるという問題点があった。
【０００６】
　この発明は、上記のような課題を解決するためになされたものであり、
　この発明の１つの目的は、シリサイド膜の細線効果を抑制しながら、容量の増大を抑制することが可能な半導体装置を提供することである。
【０００７】
　この発明のもう１つの目的は、シリサイド膜の細線効果を抑制しながら、容量の増大を抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００８】
　上記目的を達成するために、この発明の第１の局面による半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、上部および下部の幅が中央部よりも大きい形状を有するとともに、ゲート電極として機能する第１シリコン層と、第１シリコン層の上に形成され、ゲート電極として機能する第１シリサイド膜とを備えている。
【０００９】
　この第１の局面による半導体装置では、上記のように、上部および下部の幅が中央部よりも大きい形状を有するとともに、ゲート電極として機能する第１シリコン層を形成することによって、幅の小さい中央部によりゲート電極の中央部と隣接する配線との間の距離が大きくなるので、その分、ゲート電極と配線との容量を低減することができる。また、中央部を上部よりも幅を小さくすることによって、容量を低減するために中央部の幅を小さくした場合にも、上部（上面）の幅が小さくなるのが防止される。これにより、第１シリコン層の上に形成される第１シリサイド膜の幅が小さくなるのを防止することができるので、シリサイド膜の細線効果を低減することができる。その結果、シリサイド膜の細線効果を抑制しながら、容量の増大を抑制することができる。また、ゲート電極を上部および下部の幅が中央部よりも大きい形状に形成することによって、ゲート電極をマスクとしてイオン注入する際に、第１シリコン層の上部および下部がマスク部分となるので、第１シリコン層の上部のみがマスクになる場合に比べて、半導体基板のゲート電極の下方の領域に不純物がイオン注入されるのをより抑制することができる。これにより、イオン注入プロファイルの制御性を向上させることができる。
【００１０】
　上記第１の局面による半導体装置において、好ましくは、ゲート電極として機能する第１シリコン層は、逆メサ形状の上部と、順メサ形状の下部とを含む。このように逆メサ形状の上部と順メサ形状の下部とを有する形状は、エッチングを用いて容易に形成することができるので、上部および下部の幅が中央部よりも大きいゲート電極を容易に形成することができる。
【００１１】
　上記の構成において、好ましくは、ゲート電極と所定の間隔を隔てて形成され、かつ、上部および下部の幅が中央部よりも大きい形状を有するとともに、配線として機能する第２シリコン層と、第２シリコン層の上に形成され、配線として機能する第２シリサイド膜とをさらに備える。このように構成すれば、上部および下部の幅が中央部よりも大きい形状を有する第２シリコン層を含む配線と、上記した上部および下部の幅が中央部よりも大きい形状を有する第１シリコン層を含むゲート電極とによって、配線の中央部とゲート電極の中央部との距離をより大きくすることができるので、配線とゲート電極との間の容量をより低減することができる。
【００１２】
　上記第１の局面による半導体装置において、好ましくは、ゲート電極と所定の間隔を隔てて形成され、かつ、上部および下部の幅が中央部よりも大きい形状を有するとともに、ゲート電極として機能する第２シリコン層と、第２シリコン層の上に形成され、ゲート電極として機能する第２シリサイド膜とをさらに備える。このように構成すれば、上部および下部の幅が中央部よりも大きい形状を有する第２シリコン層を含む一方のゲート電極と、上記した上部および下部の幅が中央部よりも大きい形状を有する第１シリコン層を含む他方のゲート電極とによって、２つのゲート電極の中央部間の距離をより大きくすることができるので、２つのゲート電極間の容量をより低減することができる。
【００１３】
　上記の場合、好ましくは、第１シリコン層および第２シリコン層は、同一のシリコン層からなる。このように構成すれば、同一のエッチング工程で、第１シリコン層および第２シリコン層をエッチングすることができるので、上部および下部の幅が中央部よりも大きい形状を有するゲート電極として機能する第１シリコン層および配線またはゲート電極として機能する第２シリコン層を同時に形成することができる。その結果、製造プロセスを簡略化することができる。
【００１４】
　この発明の第２の局面による半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成され、上部および下部の幅が中央部よりも大きい形状を有するとともに、単一の金属層からなるゲート電極とを備えている。
【００１５】
　この第２の局面による半導体装置では、上記のように、上部および下部の幅が中央部よりも大きい形状を有するとともに、単一の金属層からなるゲート電極を形成することによって、幅の小さい中央部によりゲート電極の中央部と隣接する配線との間の距離が大きくなるので、その分、ゲート電極と配線との容量を低減することができる。また、ゲート電極を上部および下部の幅が中央部よりも大きい形状に形成することによって、ゲート電極をマスクとしてイオン注入する際に、第１シリコン層の上部および下部がマスク部分となるので、第１シリコン層の上部のみがマスクになる場合に比べて、半導体基板のゲート電極の下方の領域に不純物がイオン注入されるのをより抑制することができる。これにより、イオン注入プロファイルの制御性を向上させることができる。
【００１６】
　この発明の第３の局面による半導体装置は、半導体基板上に形成され、上部および下部の幅が中央部よりも大きい形状を有する第１導電層と、半導体基板上に第１導電層と所定の間隔を隔てて形成され、上部および下部の幅が中央部よりも大きい形状を有する第２導電層とを備えている。
【００１７】
　この第３の局面による半導体装置では、上記のように、上部および下部の幅が中央部よりも大きい形状を有する第１導電層および第２導電層を所定の間隔を隔てて形成することによって、幅の小さい中央部により第１導電層の中央部と隣接する第２導電層の中央部との間の距離が大きくなるので、その分、第１導電層と第２導電層との間の容量を低減することができる。
【００１８】
　この場合、好ましくは、第１導電層および第２導電層は、上部および下部の幅が中央部よりも大きい形状を有するシリコン層と、シリコン層の上に形成されたシリサイド膜とを含む。このように構成すれば、中央部を上部よりも幅を小さくすることによって、容量を低減するために中央部の幅を小さくした場合にも、上部（上面）の幅が小さくなるのが防止される。これにより、シリコン層の上に形成されるシリサイド膜の幅が小さくなるのを防止することができるので、シリサイド膜の細線効果を低減することができる。その結果、シリサイド膜の細線効果を抑制しながら、容量の増大を抑制することができる。
【００１９】
　この発明の第４の局面による半導体装置の製造方法は、半導体層上にゲート絶縁膜を介して、第１シリコン層を形成する工程と、第１シリコン層上にエッチングマスクを形成する工程と、エッチングマスクをマスクとして、第１シリコン層をエッチングすることによって、上部および下部の幅が中央部よりも大きい形状を有するゲート電極として機能する第１シリコン層を形成する工程と、第１シリコン層の上に、ゲート電極として機能する第１シリサイド膜を形成する工程とを備えている。
【００２０】
　この第４の局面による半導体装置の製造方法は、上記のように、第１シリコン層をエッチングすることにより、上部および下部の幅が中央部よりも大きい形状を有するゲート電極として機能する第１シリコン層を形成することによって、幅の小さい中央部によりゲート電極の中央部と隣接する配線との間の距離が大きくなるので、その分、ゲート電極と配線との間の容量を低減することができる。また、中央部を上部よりも幅を小さくすることによって、容量を低減するために中央部の幅を小さくした場合にも、上部（上面）の幅が小さくなるのが防止される。これにより、第１シリコン層の上に形成される第１シリサイド膜の幅が小さくなるのを防止することができるので、シリサイド膜の細線効果を低減することができる。その結果、シリサイド膜の細線効果を抑制しながら、容量の増大を抑制することができる。また、ゲート電極を上部および下部の幅が中央部よりも大きい形状に形成することによって、後の工程において、ゲート電極をマスクとしてイオン注入する際に、第１シリコン層の上部および下部がマスク部分となるので、第１シリコン層の上部のみがマスクになる場合に比べて、半導体基板のゲート電極の下方の領域に不純物がイオン注入されるのをより抑制することができる。これにより、イオン注入プロファイルの制御性を向上させることができる。
【００２１】
　上記第４の局面において、好ましくは、ゲート電極を形成する工程は、Ｃｌ２、Ｏ２およびＨＢｒを含むエッチングガスを用いて第１シリコン層を逆メサ形状にドライエッチングする第１エッチング工程と、第１エッチング工程の後、Ｏ２およびＨＢｒを含むエッチングガスを用いて第１シリコン層を順メサ形状にドライエッチングする第２エッチング工程とを含む。このように構成すれば、容易に、逆メサ形状の上部と順メサ形状の下部とを有する第１シリコン層を形成することができる。
【００２２】
　上記第４の局面による半導体装置の製造方法において、好ましくは、半導体層上にゲート電極と所定の間隔を隔てて第２シリコン層を形成する工程と、第２シリコン層上にエッチングマスクを形成する工程と、エッチングマスクをマスクとして、第２シリコン層をエッチングすることによって、上部および下部の幅が中央部よりも大きい形状を有する配線またはゲート電極として機能する第２シリコン層を形成する工程と、第２シリコン層の上に、配線またはゲート電極として機能する第２シリサイド膜を形成する工程とをさらに備える。このように構成すれば、上部および下部の幅が中央部よりも大きい形状を有する第２シリコン層を含む配線またはゲート電極と、上記した上部および下部の幅が中央部よりも大きい形状を有する第１シリコン層を含むゲート電極とによって、配線またはゲート電極の中央部とゲート電極の中央部との距離をより大きくすることができるので、配線とゲート電極との間の容量、または、２つのゲート電極間の容量を低減することができる。
【００２３】
　この場合、第１シリコン層および第２シリコン層は、同一のシリコン層をパターニングすることにより形成する。このように構成すれば、同一のエッチング工程で、第１シリコン層および第２シリコン層をエッチングすることによりパターニングすることができるので、上部および下部の幅が中央部よりも大きい形状を有する第１シリコン層および第２シリコン層を同時に形成することができる。その結果、製造プロセスを簡略化することができる。
【００２４】
なお、上記の局面において、以下のような構成も考えられる。たとえば、上記第１の局面による半導体装置において、好ましくは、第１シリコン層は、ポリシリコン層からなる下層と、アモルファスシリコン層からなる上層とを含む。このように構成すれば、アモルファス材料のエッチングにより露出された表面は良好な面粗度を有するので、アモルファスシリコン層を良好な面粗度を有する表面になるようにエッチングすることができる。このため、アモルファスシリコン層に続いてポリシリコン層をエッチングすれば、ポリシリコン層のエッチングにより露出された表面も、良好な面粗度にすることができる。これにより、ゲート電極の線幅の精度を向上させることができる。
【００２５】
　なお、上記第１の局面による半導体装置において、第１シリコン層の下部の幅は、第１シリコン層の上部の幅よりも小さくてもよい。
【００２６】
　上記第２シリコン層を有する半導体装置において、好ましくは、第２シリコン層は、ポリシリコン層からなる下層と、アモルファスシリコン層からなる上層とを含む。このように構成すれば、アモルファス材料のエッチングにより露出された表面は良好な面粗度を有するので、アモルファスシリコン層を良好な面粗度を有する表面になるようにエッチングすることができる。このため、アモルファスシリコン層に続いてポリシリコン層をエッチングすれば、ポリシリコン層のエッチングにより露出された表面も、良好な面粗度にすることができる。これにより、配線の線幅の精度を向上させることができる。
【００２７】
　なお、上記第２シリコン層を有する半導体装置において、第２シリコン層の下部の幅は、第２シリコン層の上部の幅よりも小さくてもよい。
【００２８】
　上記第２のシリコン層を形成する工程を含む半導体装置の製造方法において、好ましくは、第２シリコン層は、ポリシリコン層からなる下層と、アモルファスシリコン層からなる上層とを含む。このように構成すれば、アモルファス材料のエッチングにより露出された表面は良好な面粗度を有するので、アモルファスシリコン層を良好な面粗度を有する表面になるようにエッチングすることができる。このため、アモルファスシリコン層に続いてポリシリコン層をエッチングすれば、ポリシリコン層のエッチングにより露出された表面も、良好な面粗度にすることができる。これにより、配線またはゲート電極の線幅の精度を向上させることができる。
【００２９】
　なお、上記第２のシリコン層を形成する工程を含む半導体装置の製造方法において、第２シリコン層の下部の幅は、第２シリコン層の上部の幅よりも小さくてもよい。
【発明を実施するための最良の形態】
【００３０】
　　以下、本発明の実施形態を図面に基づいて説明する。
【００３１】
　図１は、本発明の一実施形態による半導体装置を示した断面図である。まず、図１を参照して、本実施形態による半導体装置の構造について説明する。
【００３２】
　本実施形態による半導体装置では、図１に示すように、シリコン基板１の主表面上の所定領域に、隣接する素子形成領域（活性領域）間を分離するためのＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離２が形成されている。なお、シリコン基板１は、本発明の「半導体基板」の一例である。この素子分離２の上面は、シリコン基板１の上面よりもステップ状に高くなるように形成されている。また、シリコン基板１の素子分離２によって囲まれた活性領域には、チャネル領域を挟むように、１対のｎ型のソース／ドレイン領域３が形成されている。このソース／ドレイン領域３は、低濃度領域３ａと高濃度領域３ｂとからなるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有する。そして、ソース／ドレイン領域３間のチャネル領域上には、約２ｎｍの膜厚を有するＳｉＯ２からなるゲート絶縁膜４が形成されている。また、ソース／ドレイン領域３の高濃度領域３ｂ上には、ＣｏＳｉ２からなるシリサイド膜５ｃが形成されている。
【００３３】
　また、ゲート絶縁膜４の上面上には、約１００ｎｍの膜厚を有するリンがドープされたポリシリコン層７ａが形成されている。ポリシリコン層７ａ上には、約１００ｎｍの膜厚を有するリンがドープされたアモルファスシリコン層８ａが形成されている。また、アモルファスシリコン層８ａの上面上には、ＣｏＳｉ２からなるシリサイド膜５ａが形成されている。そして、ポリシリコン層７ａとアモルファスシリコン層８ａとシリサイド膜５ａとによって、ゲート電極６が構成されている。なお、１対のソース／ドレイン領域３と、ゲート絶縁膜４と、ゲート電極６とによって、ｎチャネルＭＯＳトランジスタが構成されている。なお、ポリシリコン層７ａおよびアモルファスシリコン層８ａは、本発明の「第１シリコン層」の一例であり、シリサイド膜５ａは、本発明の「第１シリサイド膜」の一例である。
【００３４】
　ここで、本実施形態では、ゲート電極６は、順メサ形状の下部６ａと逆メサ形状の上部６ｂとを有するとともに、下部６ａの幅Ｗ１および上部６ｂの幅Ｗ２よりも小さい幅Ｗ３を有するくびれ部６ｃを含む。なお、くびれ部６ｃは、本発明の「中央部」の一例である。また、くびれ部６ｃの最細部は、ポリシリコン層７ａの上面から下方に向かって約７０ｎｍの位置に形成されている。このため、ゲート電極６の下部６ａの幅Ｗ１は、上部６ｂの幅Ｗ２よりも小さくなるように形成されている。
【００３５】
　また、素子分離２の上面上には、約１００ｎｍの膜厚を有するリンがドープされたポリシリコン層７ｂが形成されている。ポリシリコン層７ｂ上には、約１００ｎｍの膜厚を有するリンがドープされたアモルファスシリコン層８ｂが形成されている。また、アモルファスシリコン層８ｂの上面上には、ＣｏＳｉ２からなるシリサイド膜５ｂ形成されている。そして、ポリシリコン層７ｂとアモルファスシリコン層８ｂとシリサイド膜５ｂとによって、配線９が構成されている。なお、ポリシリコン層７ｂおよびアモルファスシリコン層８ｂは、本発明の「第２シリコン層」の一例であり、シリサイド膜５ｂは、本発明の「第２シリサイド膜」の一例である。
【００３６】
　また、本実施形態では、配線９は、順メサ形状の下部９ａと逆メサ形状の上部９ｂとを有するとともに、下部９ａの幅Ｗ１および上部９ｂの幅Ｗ２よりも小さい幅Ｗ３を有するくびれ部９ｃを含む。なお、くびれ部９ｃは、本発明の「中央部」の一例である。また、くびれ部９ｃの最細部は、ポリシリコン層７ｂの上面から下方に向かって約７０ｎｍの位置に形成されている。このため、配線９の下部９ａの幅Ｗ１は、上部９ｂの幅Ｗ２よりも小さくなるように形成されている。
【００３７】
　また、本実施形態では、ゲート電極６を構成するポリシリコン層７ａおよび配線９を構成するポリシリコン層７ｂは、同一のポリシリコン層から形成されている。また、ゲート電極６を構成するアモルファスシリコン層８ａおよび配線９を構成するアモルファスシリコン層８ｂは、同一のアモルファスシリコン層から形成されている。
【００３８】
　そして、ゲート電極６および配線９の両側面上には、それぞれ、ゲート電極６および配線９のくびれ部６ｃおよび９ｃを埋めるように、ＳｉＯ２からなる第１サイドウォール膜１０ａおよび１０ｂが形成されている。第１サイドウォール膜１０ａおよび１０ｂの両側面上には、約３０ｎｍの膜厚を有するＳｉ３Ｎ４からなる第２サイドウォール膜１１ａおよび１１ｂが形成されている。
【００３９】
　本実施形態では、上記のように、順メサ形状の下部６ａと逆メサ形状の上部６ｂとを有するとともに、下部６ａの幅Ｗ１および上部６ｂの幅Ｗ２よりも小さい幅Ｗ３を有するくびれ部６ｃを含むゲート電極６を形成することによって、小さい幅Ｗ３を有するくびれ部６ｃによりゲート電極６と隣接する配線９との間の距離が大きくなるので、その分、ゲート電極６と配線９との間の容量を低減することができる。また、ゲート電極６の上部６ｂの幅Ｗ２を下部６ａの幅Ｗ１よりも大きくすることによって、容量を低減するために小さい幅Ｗ３を有するくびれ部６ｃを形成した場合にも、ゲート電極６の上部６ｂを構成するシリサイド膜５ａの幅が小さくなるのを防止することができるので、シリサイド膜５ａの細線効果を低減することができる。その結果、シリサイド膜５ａの細線効果を抑制しながら、容量の増大を抑制することができる。また、ゲート電極６を構成するポリシリコン層７ａおよびアモルファスシリコン層８ａをマスクとしてイオン注入する際に、斜め方向からリンがイオン注入されたとしても、順メサ形状の下部６ａおよび逆メサ形状の上部６ｂがマスク部分となるので、逆メサ形状の上部６ｂのみがマスクになる場合に比べて、シリコン基板１のゲート電極６の下方の領域にリンがイオン注入されるのをより抑制することができる。これにより、イオン注入プロファイルの制御性を向上させることができる。また、ソース／ドレイン領域３間の距離（チャネル長）が大きくなるのを抑制することができるので、その分、動作速度が速くなる。
【００４０】
　また、本実施形態では、上記のように、下部９ａの幅Ｗ１および上部９ｂの幅Ｗ２よりも小さい幅Ｗ３を有するくびれ部９ｃを含む配線９を形成することによって、ゲート電極６と配線９との間の距離をより大きくすることができるので、ゲート電極６と配線９との間の容量をより低減することができる。また、配線９の上部９ｂの幅Ｗ２を下部９ａの幅Ｗ１よりも大きくすることによって、容量を低減するために小さい幅Ｗ３を有するくびれ部９ｃを形成した場合にも、配線９の上部９ｂを構成するシリサイド膜５ｂの幅が小さくなるのを防止することができるので、シリサイド膜５ｂの細線効果を低減することができる。
【００４１】
　また、本実施形態では、上記のように、ゲート電極６を構成するポリシリコン層７ａおよび配線９を構成するポリシリコン層７ｂを、同一のポリシリコン層から形成するとともに、ゲート電極６を構成するアモルファスシリコン層８ａおよび配線９を構成するアモルファスシリコン層８ｂを、同一のアモルファスシリコン層から形成することによって、ゲート電極６を構成するポリシリコン層７ａおよびアモルファスシリコン層８ａと、配線９を構成するポリシリコン層７ｂおよびアモルファスシリコン層８ｂとを同一のエッチング工程でエッチングすることができる。これにより、ゲート電極６および配線９を同時に形成することができるので、製造プロセスを簡略化することができる。
【００４２】
　また、本実施形態では、上記のように、ゲート電極６を、ポリシリコン層７ａとアモルファスシリコン層８ａとを含む構造にすることによって、アモルファス材料のエッチングにより露出された表面は良好な面粗度を有するので、アモルファスシリコン層８ａを良好な面粗度を有する表面になるようにエッチングすることができる。このため、アモルファスシリコン層８ａに続いてポリシリコン層７ａをエッチングすれば、ポリシリコン層７ａのエッチングにより露出された表面も、良好な面粗度にすることができる。これにより、ゲート電極６の線幅の精度を向上させることができる。また、配線９も、ポリシリコン層７ｂとアモルファスシリコン層８ｂとを含む構造を有するので、ゲート電極６と同様に、線幅の精度を向上させることができる。
【００４３】
　図２〜図９は、本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図１〜図９を参照して、本実施形態による半導体装置の製造プロセスについて説明する。
【００４４】
　まず、図２に示すように、シリコン基板１の主面上の所定領域に、素子分離溝を形成した後、その素子分離溝の表面を酸化する。そして、素子分離溝内に絶縁物を埋め込むことによって、活性領域を分離するためのＳＴＩ構造を有する素子分離２が形成される。また、シリコン基板１の表面を酸化することによって、約２ｎｍの膜厚を有するＳｉＯ２からなるゲート絶縁膜４を形成する。そして、素子分離２上およびゲート絶縁膜４上に、約１００ｎｍの膜厚を有するとともに、イオン注入によりリンがドープされたポリシリコン層７および約１００ｎｍの膜厚を有するとともに、イオン注入によりリンがドープされたアモルファスシリコン層８を順次形成する。なお、ポリシリコン層７およびアモルファスシリコン層８は、本発明の「シリコン層」の一例である。この後、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）技術を用いて、約１０００℃の温度条件下で急速熱処理することによって、ポリシリコン層７およびアモルファスシリコン層８にドープされたリンイオンを活性化させる。
【００４５】
　次に、図３に示すように、リソグラフィ技術を用いて、アモルファスシリコン層８の所定領域上に、スルホニウム系レジストからなるエッチングマスク１２を形成する。
【００４６】
　次に、エッチングマスク１２をマスクとして、アモルファスシリコン層８の上面からのエッチング深さが約１７０ｎｍ（ポリシリコン層７の上面から約７０ｎｍ）になるように、かつ、アモルファスシリコン層８の上面からポリシリコン層７の途中までの形状が逆メサ形状になるようにエッチングする。この場合のエッチング条件は、誘導結合型プラズマエッチング装置において、圧力：約１．３３Ｐａ、上部電極：約３００Ｗ、下部電極：約４０Ｗ、基板温度：約６５℃、開口率：約５０％〜約６０％、エッチングガス：Ｃｌ２（約２０ｓｃｃｍ）、Ｏ２（約１ｓｃｃｍ）およびＨＢｒ（約１８０ｓｃｃｍ）である。このような条件下でエッチングすることによって、図４に示すように、全体が逆メサ形状のアモルファスシリコン層８ａおよび８ｂが形成されるとともに、ポリシリコン層７の途中までの形状が逆メサ形状になる。なお、このエッチング工程は、本発明の「第１エッチング工程」の一例である。
【００４７】
　そして、エッチング条件を変更した後、ポリシリコン層７の途中からの形状が順メサ形状になるようにエッチングを続ける。この場合のエッチング条件は、誘導結合型プラズマエッチング装置において、圧力：約１．９９５Ｐａ、上部電極：約２５０Ｗ、下部電極：約１２Ｗ、基板温度：約６５℃、開口率：約５０％〜約６０％、エッチングガス：Ｏ２（約２ｓｃｃｍ）およびＨＢｒ（約１８０ｓｃｃｍ）である。このような条件下でエッチングすることによって、容易に、ポリシリコン層７の途中からの形状が逆メサ形状になるように、エッチングすることができる。この後、エッチングマスク１２を除去する。なお、このエッチング工程は、本発明の「第２エッチング工程」の一例である。
【００４８】
　これにより、図５に示すように、ゲート絶縁膜４の所定領域上に、ゲート電極６を構成するポリシリコン層７ａおよびアモルファスシリコン層８ａが形成される。また、素子分離２の上面上に、ゲート電極６と同様の逆メサ形状および順メサ形状を有する配線９を構成するポリシリコン層７ｂおよびアモルファスシリコン層８ｂが形成される。また、ポリシリコン層７ａおよび７ｂの途中からの形状が逆メサ形状になるようにエッチングするので、ポリシリコン層７ａおよび７ｂの下部の幅Ｗ１は、アモルファスシリコン層８ａおよび８ｂの幅Ｗ２よりも小さくなる。
【００４９】
　次に、本実施形態では、図６に示すように、シリコン基板１に、ポリシリコン層７ａおよびアモルファスシリコン層８ａをマスクとしてリンをイオン注入することによって、低濃度領域３ａを形成する。この際、斜め方向からリンがイオン注入されたとしても、順メサ形状のポリシリコン層７ａの下部によって、シリコン基板１のポリシリコン層７ａの下方の領域にリンがイオン注入されるのを抑制することができる。
【００５０】
　次に、全面に、約２００ｎｍの膜厚を有するＳｉＯ２膜（図示せず）を堆積した後、そのＳｉＯ２膜を異方性エッチングすることによって、ポリシリコン層７ａおよび７ｂの両側面上とアモルファスシリコン層８ａおよび８ｂの両側面上とに、それぞれ、ＳｉＯ２からなる第１サイドウォール膜１０ａおよび１０ｂを形成する。この後、全面に、約１５０ｎｍの膜厚を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）（図示せず）を形成した後、そのＳｉ３Ｎ４膜を異方性エッチングすることによって、図７に示すように、第１サイドウォール膜１０ａおよび１０ｂの両側面上に、約３０ｎｍの膜厚を有するＳｉ３Ｎ４からなる第２サイドウォール膜１１ａおよび１１ｂを形成する。
【００５１】
　次に、図８に示すように、アモルファスシリコン層８ａおよび第２サイドウォール膜１１ａをマスクとして、シリコン基板１にリンをイオン注入することによって、高濃度領域３ｂを形成する。これにより、低濃度領域３ａと高濃度領域３ｂとからなるＬＤＤ構造のｎ型のソース／ドレイン領域３が形成される。
【００５２】
　次に、サリサイドプロセスを行う。すなわち、図９に示すように、スパッタリング法を用いて、シリコン基板１の上面上と、アモルファスシリコン層８ａおよび８ｂの上面上と、第２サイドウォール膜１１ａおよび１１ｂの両側面上とに、約３０ｎｍの膜厚を有するＣｏ膜１３を形成する。そして、ＲＴＡ技術を用いて、約６５０℃の温度条件下で急速熱処理することによって、アモルファスシリコン層８ａおよび８ｂの上面に位置するＳｉとＣｏとを反応させるとともに、シリコン基板１の上面に位置するＳｉとＣｏとを反応させる。これにより、アモルファスシリコン層８ａおよび８ｂ上に、それぞれ、ＣｏＳｉ２からなるシリサイド膜５ａおよび５ｂが自己整合的に形成されるとともに、ソース／ドレイン領域３の高濃度領域３ｂ上に、ＣｏＳｉ２からなるシリサイド膜５ｃが自己整合的に形成される。この後、未反応のＣｏ膜１３を選択的に除去する。このようにして、ゲート絶縁膜４の上面上に、図１に示したような、順メサ形状の下部６ａおよび逆メサ形状の上部６ｂを含むくびれ部６ｃを有するゲート電極６が形成される。また、素子分離２の上面上に、順メサ形状の下部９ａおよび逆メサ形状の上部９ｂを含むくびれ部９ｃを有する配線９が形成される。これにより、本実施形態によるｎチャネルＭＯＳトランジスタを含む半導体装置が形成される。
【００５３】
　なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５４】
　たとえば、上記実施形態では、ＣｏＳｉ２からなるシリサイド膜５ａ、５ｂおよび５ｃを形成するようにしたが、本発明はこれに限らず、ＴｉＳｉ２、ＮｉＳｉ、ＷＳｉおよびＰｔＳｉ２などからなるシリサイド膜を形成するようにしてもよい。
【００５５】
　また、上記実施形態では、Ｓｉ３Ｎ４からなる第２サイドウォール膜１１ａおよび１１ｂを形成するようにしたが、本発明はこれに限らず、一般的な組成式であるＳｉＸＮＹを満たすＳｉ３Ｎ４以外の組成を有するシリコン窒化膜からなる第２サイドウォール膜を形成するようにしてもよい。また、第２サイドウォール膜として、ＳｉＯ２や他の絶縁材料からなるサイドウォール膜を形成するようにしてもよい。また、ＳｉＯ２からなる第１サイドウォール膜１０ａおよび１０ｂを形成せずに、第２サイドウォール膜１１ａおよび１１ｂのみを形成してもよい。
【００５６】
　また、上記実施形態では、誘導結合型プラズマエッチング装置を用いて、アモルファスシリコン層８およびポリシリコン層７をエッチングするようにしたが、本発明はこれに限らず、電子サイクロトロン共鳴タイプ、容量結合型２周波プラズマタイプおよび表面波プラズマタイプなどの他のプラズマドライエッチング装置を用いてエッチングするようにしてもよい。
【００５７】
　また、上記実施形態では、ゲート絶縁膜４の上面上に、順メサ形状の下部６ａおよび逆メサ形状の上部６ｂを含むくびれ部６ｃを有するゲート電極６を形成するとともに、ゲート絶縁膜４と所定の間隔を隔てて配置された素子分離２の上面上に、順メサ形状の下部９ａおよび逆メサ形状の上部９ｂを含むくびれ部９ｃを有する配線９を形成する例を示したが、本発明はこれに限らず、配線９に代えてゲート電極６を形成するようにしてもよい。具体的には、図１０に示す第１変形例のように、活性領域上に、互いに所定の間隔を隔ててゲート絶縁膜４を形成するとともに、その２つのゲート絶縁膜４上に、それぞれ、順メサ形状の下部６ａおよび逆メサ形状の上部６ｂを含むくびれ部６ｃを有するゲート電極６を形成するようにしてもよい。この場合、２つのゲート電極６間には、低濃度領域３ａと高濃度領域３ｂとからなるＬＤＤ構造の共通のｎ型のソース／ドレイン領域３が形成される。また、２つのゲート電極６を構成する２つのポリシリコン層７ａは、同一の層からなり、２つのゲート電極６を構成する２つのアモルファスシリコン層８ａは、同一の層からなる。
【００５８】
　また、上記実施形態では、ゲート絶縁膜４の上面上に、順メサ形状の下部６ａおよび逆メサ形状の上部６ｂを含むくびれ部６ｃを有するゲート電極６を形成するとともに、ゲート絶縁膜４と所定の間隔を隔てて配置された素子分離２の上面上に、順メサ形状の下部９ａおよび逆メサ形状の上部９ｂを含むくびれ部９ｃを有する配線９を形成する例を示したが、本発明はこれに限らず、ゲート電極６に代えて配線９を形成するようにしてもよい。具体的には、図１１に示す第２変形例のように、活性領域上に、互いに所定の間隔を隔てて素子分離２を形成するとともに、その２つの素子分離２上に、それぞれ、順メサ形状の下部９ａおよび逆メサ形状の上部９ｂを含むくびれ部９ｃを有する配線９を形成するようにしてもよい。この場合、２つの配線９を構成する２つのポリシリコン層７ｂは、同一の層からなり、２つの配線９を構成する２つのアモルファスシリコン層８ｂは、同一の層からなる。
【００５９】
　また、上記実施形態では、ゲート絶縁膜４の上面上に、ポリシリコン層７ａ、アモルファスシリコン層８ａおよびシリサイド膜５ａからなるゲート電極６を形成するとともに、ゲート絶縁膜４と所定の間隔を隔てて配置された素子分離２の上面上に、ポリシリコン層７ｂ、アモルファスシリコン層８ｂおよびシリサイド膜５ｂからなる配線９を形成する例を示したが、本発明はこれに限らず、ゲート電極６および配線９を、図１２に示す第３変形例のように、同一のくびれ形状を有する単層の金属層からなるメタルゲート電極１６およびメタル配線１９に変更してもよい。メタルゲート電極１６およびメタル配線１９を構成する単層の金属層としては、アルミ（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、これらの酸化物または窒化物からなる金属層が考えられる。この場合にも、くびれ部を含むメタルゲート電極１６およびメタル配線１９によって、メタルゲート電極１６とメタル配線１９との間の距離をより大きくすることができるので、メタルゲート電極１６とメタル配線１９との間の容量をより低減することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による半導体装置を示した断面図である。
【図２】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】図１に示した本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態の第１変形例による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態の第２変形例による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態の第３変形例による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
【００６１】
　１　シリコン基板（半導体基板）
　４　ゲート絶縁膜
　５ａ　シリサイド膜（第１シリサイド膜）
　５ｂ　シリサイド膜（第２シリサイド膜）
　６　ゲート電極
　６ａ、９ａ　下部
　６ｂ、９ｂ　上部
　６ｃ、９ｃ　くびれ部（中央部）
　７　ポリシリコン層（シリコン層）
　７ａ　ポリシリコン層（第１シリコン層）
　７ｂ　ポリシリコン層（第２シリコン層）
　８　アモルファスシリコン層（シリコン層）
　８ａ　アモルファスシリコン層（第１シリコン層）
　８ｂ　アモルファスシリコン層（第２シリコン層）
　９　配線
　１２　エッチングマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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