(57)【要約】【課題】微細レジストパターンの形成方法に関し、上層レジストよりも狭くした下層部となるクビレ断面構造で、微細な孤立ラインパターンを制御性良く形成する。【解決手段】下層がドライエッチングが可能な薄膜２からなるとともに、上層が感光性レジスト層３からなるパターン形成層１を設け、露光プロセスにより感光性レジスト層３をパターンニングしたのち、等方性ドライエッチングによりオーバーエッチングを行うことにより下層の薄膜２を感光性レジスト層３よりも狭く加工することで、クビレ断面形状のパターン４を形成する。【選択図】　　　　　図１
2004146552.tif 000002
【特許請求の範囲】
【請求項１】
下層がドライエッチングが可能な薄膜からなるとともに、上層が感光性レジスト層からなるパターン形成層を設け、露光プロセスにより前記感光性レジスト層をパターンニングしたのち、等方性ドライエッチングによりオーバーエッチングを行うことにより前記下層の薄膜を前記感光性レジスト層よりも狭く加工することで、クビレ断面形状のパターンを形成することを特徴とする微細レジストパターンの形成方法。
【請求項２】
上記下層の薄膜が、Ｔａ、Ｔｉ、Ｗ、Ａｌ、或いは、Ａｌ合金のいずれかからなる金属薄膜であることを特徴とする請求項１記載の微細レジストパターンの形成方法。
【請求項３】
上記下層の薄膜が、ＳｉまたはＳｉを主成分とする半導体膜であることを特徴とする請求項１記載の微細レジストパターンの形成方法。
【請求項４】
上記の下層の薄膜が、ＳｉＯ２　、ＳｉＯＮ、或いは、ＳｉＮのいずれかからなる絶縁膜であることを特徴とする請求項１記載の微細レジストパターンの形成方法。
【請求項５】
上記下層の薄膜の下部に、被エッチング部材を保護するために、Ｒｕ、Ｐｔ、Ｉｒ、ＲｕＯｘ　、或いは、ＩｒＯｘ　のいずれかからなる導電性薄膜を設けたことを特徴とする請求項１乃至４のいずれか１項に記載の微細レジストパターンの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細レジストパターンの形成方法に関するものであり、例えば、磁気ヘッドや半導体装置等における１００ｎｍ近傍の微細加工、特に、リフトオフプロセスに適応する孤立残しのラインパターンを精度良く形成するための微細レジストパターンの形成方法に関するものである。
【０００２】
【従来の技術】
近年、高記録密度や高集積化のニーズから、磁気ヘッドや半導体装置は細い孤立ラインの形成要求が高まってきている。
例えば、磁気ディスク装置においては、大容量化と共に磁気記録媒体上のビット長およびトラック幅が急激に狭くなってきている。
【０００３】
これに伴い、磁気記録媒体からの信号も減少しており、再生ヘッドの高感度化と磁気読み出し部の微細化によるトラック幅方向分解能向上、コア幅（孤立ライン幅）の縮小、即ち、スピンバルブ素子等の磁気抵抗効果素子の微細化（＜１５０ｎｍ）が望まれている。
【０００４】
一例を挙げると、リードヘッド部は現像後に所定の形状に微細加工を行い、層間絶縁膜、磁区制御用磁性膜を堆積後にリフトオフを行なうプロセスが主に適応されており、高解像度レジスト層とリフトオフ用の下層バッファー層、即ち、ＬＯＦ層との２層レジストを使用しており、パターン露光後にＴＭＡＨ（Ｔｅｔｒａ　ｍｅｔｈｙｌ　ａｍｍｏｎｉｕｍ　ｈｙｄｒｏｘｉｄｅ）溶液等の現像で、レジストと及びＬＯＦ層のパターン形成を行なう。
【０００５】
この場合、後工程の超音波洗浄で容易にレジスト除去が行なえるように、下層レジスト層であるＬＯＦ層はクビレが形成されるように厳密な現像時間制御が行なわれている（例えば、特許文献１或いは特許文献２参照。）。
【０００６】
ここで、図８を参照して、リードヘッド部の形成工程の一例を説明する。
図８（ａ）参照
まず、リードヘッド部を形成するために下部磁気シールド層５１上にＡｌ２　Ｏ３　からなる下部リードギャップ層５２を介して設けたスピンバルブ膜５３上にリフトオフ用のバッファー層、即ち、ＬＯＦ層５５及び高解像度レジスト層５６を順次積層した積層レジスト層５４を形成する。
【０００７】
図８（ｂ）参照
次いで、所定パターンに露光したのち、ＴＭＡＨ溶液等のからなる現像液で現像することによって、ＬＯＦ層５５及び高解像度レジスト層５６からなるレジストパターン５７を形成する。
【０００８】
図８（ｃ）参照
次いで、レジストパターン５７をマスクとしてイオンミリングを行うことによってスピンバルブ膜５３の露出部を除去する。
【０００９】
図８（ｄ）参照
次いで、スパッタリング法を用いて磁区制御膜５８，５９及びリード電極層６０，６１を順次堆積させたのち、ＬＯＦ層５５を選択的に除去することによって、レジストパターン５７を剥離するとともに、レジストパターン５７上に堆積した磁区制御膜５９及びリード電極層６１を除去する。
以降は、上部リードギャップ層の形成、上部磁気シールド層の形成、及び、誘導型ライトヘッド部の形成を行うことによって複合型薄膜磁気ヘッドの基本構成が完成する。
【００１０】
【特許文献１】
特開２００２−１１６５３２号公報
【特許文献２】
特開２００２−１１０５３６号公報
【００１１】
【発明が解決しようとする課題】
しかし、この様な孤立ラインが大きなパターンの場合には問題とならないが、コア幅（線幅）が狭くなるに従い、溶液現像による制御は困難となっている。
例えば、高解像度ネガレジストとステッパー露光の組み合わせでは１３０ｎｍ程度、電子ビーム露光装置（ＥＢ露光装置）とＥＢレジストでは、１００ｎｍ程度の微細孤立ライン形成は可能であるが、このような１００ｎｍ付近の微細孤立ラインの下部にリフトオフ用のＬＯＦ層を形成することは困難である。
【００１２】
即ち、従来技術では現像時にレジストをマスクにしてＬＯＦを溶解して、レジストと同等又は、若干縮小（サイドエッチ）されるように現像時間を調整していたが、線幅が１００ｎｍとなると、処理時間が短く、若干の処理時間の変動でＬＯＦのみが除去されて抜けてしまうマージンの低いプロセスとなることが容易に推測される。
【００１３】
【表１】
2004146552.tif 000003
表１は、線幅Ｃｗ　に対して１０％のサイドエッチング量ＳＷ　（＝０．１Ｃｗ　）をエッチングするのに要するエッチング時間を示したものであり、この場合においては、ＰＭＧＩ（Ｐｏｌｙ−Ｍｅｔｈｙｌ−Ｇｌｕｔａｒ−Ｉｍｉｄｅ）からなり、厚さが１００ｎｍのＬＯＦ層５５を、１８０℃で現像した場合のエッチング時間を示している。
なお、この場合の現像液は２．３８％のＴＭＡＨ溶液を用い、この２．３８％のＴＭＡＨ溶液のエッチングレートは２．８ｎｍ／秒である。
【００１４】
表１に示すように、線幅Ｃｗ　がＣｗ　＝５００ｎｍのように大きなパターンの場合には、１０％のサイドエッチング量ＳＷ　（＝５０ｎｍ）を得るのに必要な時間は、それぞれ１７．９秒であるので、制御は可能である。
【００１５】
しかし、線幅Ｃｗ　がＣｗ　＝１００ｎｍのように微細なパターンの場合には、１０％のサイドエッチング量ＳＷ　（＝１０ｎｍ）を得るのに必要な時間は、それぞれ３．６秒であるので、制御が非常に困難になり、過剰エッチングによってＬＯＦ層５５が完全に除去されて、レジストパターン５７が倒れてしまうという問題がある。
【００１６】
或いは、ＬＯＦ層５５が完全に除去されないまでも、現像工程における溶液及びリンス液塗布、スピン乾燥時に、液体及び回転風圧によりレジストパターン５７が倒壊するという大きな問題が発生する。
【００１７】
したがって、本発明は、上層レジストよりも狭くした下層部となるクビレ断面構造で、微細パターン、例えば、線幅１００ｎｍ以下の孤立ラインパターンを制御性良く形成することを目的とする。
【００１８】
【課題を解決するための手段】
図１は、本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）及び（ｂ）参照
上記の目的を達成するため、本発明は、微細レジストパターンの形成方法において、下層がドライエッチングが可能な薄膜２からなるとともに、上層が感光性レジスト層３からなるパターン形成層１を設け、露光プロセスにより前記感光性レジスト層３をパターンニングしたのち、等方性ドライエッチングによりオーバーエッチングを行うことにより前記下層の薄膜２を前記感光性レジスト層３よりも狭く加工することで、クビレ断面形状のパターン４を形成することを特徴とする。
【００１９】
この様に、オーバーエッチング工程にエッチングレートの低い等方性ドライエッチングを用いることによって、線幅１００ｎｍ以下の孤立ラインパターンの場合にも、現像時間の厳密な管理を要することなくリフトオフが容易になるクビレ断面形状のパターン４を制御性良く形成することができる。
【００２０】
この場合、下層の薄膜２としてＴａ、Ｔｉ、Ｗ、Ａｌ、或いは、ＡｌＣｕＴｉ等のＡｌ合金のいずれかからなる金属薄膜を用いることによって、下層の薄膜２が最終的に完全に除去されない場合にも、良好な導電性を保つことができ、コンタクト抵抗を増大させることがない。
【００２１】
また、下層の薄膜２として、微細加工技術が発達しているＳｉまたはＳｉを主成分とする半導体膜を用いることによって、より制御性良くクビレ断面形状のパターン４を形成することができる。
【００２２】
或いは、下層の薄膜２としては、同じく微細加工技術が発達しているＳｉＯ２　、ＳｉＯＮ、或いは、ＳｉＮのいずれかからなる絶縁膜を用いても良いものであり、それによって、より制御性良くクビレ断面形状のパターン４を形成することができる。
【００２３】
また、下層の薄膜２の下部に、Ｒｕ、Ｐｔ、Ｉｒ、ＲｕＯｘ　、或いは、ＩｒＯｘ　のいずれかからなる耐ドライエッチング性の導電性薄膜５を設けることが望ましく、それによって、下層の薄膜２のドライエッチング工程におけるエッチングダメージから被エッチング部材６を保護することができる。
【００２４】
また、等方性のドライエッチング工程においては、ＳＦ６　、Ｃｌ２　、ＢＣｌ３　、ＣＦ４　、或いは、Ｆ２　のいずれかからなるエッチングガスまたはこれらの混合ガスを使用すれば良い。
この場合、反応性イオンエッチング（ＲＩＥ）装置或いは誘導結合プラズマ（ＩＣＰ）エッチング装置のいずれかを用いることが望ましい。
【００２５】
また、露光プロセスにおいては、縮小露光装置（ステッパ）或いは電子線描画装置のいずれかを用いれば良く、それによって、１００ｎｍ以下の微細パターンの露光が可能になる。
【００２６】
また、上述の微細レジストパターンの形成方法を用いて形成したクビレ断面形状のパターン４をマスクとして少なくともリード用磁気ヘッドを構成する磁気抵抗効果素子をエッチングしたのち、クビレ断面形状のパターン４をリフトオフパターンとして磁区制御膜を形成することにより、高密度記録可能な薄膜磁気ヘッドを実現することができる。
【００２７】
また、上述の微細レジストパターンの形成方法を用いて形成したクビレ断面形状のパターン４をマスクとして電子回路装置の配線層をエッチングすることにより、１００ｎｍ以下のデザインルールの超高集積度半導体装置等の超微細電子回路装置を実現することができる。
【００２８】
【発明の実施の形態】
ここで、図２を参照して本発明の第１の実施の形態の微細レジストパターンの形成工程を説明する。
図２（ａ）参照
まず、基板１１上にスパッタリング法を用いて厚さが、例えば、５ｎｍのＲｕ膜１２及び厚さが、例えば、１００ｎｍのＴａ膜１３を形成したのち、一般的なレジストコーターを用いて回転塗布により、ＰＧＭＥＡ（Ｐｒｏｐｙｌｅｎｅ　Ｇｌｙｃｏｌ　Ｍｏｎｏ　ｍｅｔｈｙｌ　Ｅｔｈｅｒ　Ａｃｅｔａｔｅ）からなる厚さが、例えば、３００ｎｍのネガ型の高解像度レジスト層１４を順次成膜してパターン形成層１５を形成する。
【００２９】
図２（ｂ）参照
次いで、高解像度レジスト層１４を電子線露光装置を用いて、所定の孤立ラインを描画する。
ここでは、孤立ラインの設計値幅を、例えば、Ｃｗ１＝５００ｎｍ、Ｃｗ２＝１００ｎｍとする。
【００３０】
図２（ｃ）参照
次いで、２．３８％のＴＭＡＨ溶液を用いて高解像度レジスト層１４を現像してレジストパターン１６，１７を形成する。
この場合、高解像度レジスト層１４のジャスト現像時間だけ現像処理するものであり、この現像処理において、レジストパターン１６，１７の線幅はＣｗ１’　≒Ｃｗ１、Ｃｗ２’　≒Ｃｗ２となる。
【００３１】
図２（ｄ）参照
次いで、レジストパターン１６，１７をマスクとして、反応性イオンエッチング装置を用いて等方性エッチング条件にてＴａ膜１３をオーバーエッチングすることによってＴａパターン１８，１９を形成してクビレ断面構造パターン２０を形成する。
なお、この場合の等方性エッチング条件は、ＳＦ６　をエッチングガスとし、１Ｐａの圧力下で、１００ＷのＲＦ電力を６０秒印加するものである。
【００３２】
【表２】
2004146552.tif 000004
表２は、上述のエッチング条件におけるＴａのサイドエッチングレートＴａｘ　を示したものであり、レジストパターンの膜厚方向のエッチングレートＲｚ　及び横方向のエッチングレートＲｘ　も合わせて示したものである。
表に示す様にＴａサイドエッチレートＴａｘ　は、０．１８ｎｍ／秒と遅く、線幅１００ｎｍ以下の微細孤立ラインに十分適応できる。
【００３３】
【表３】
2004146552.tif 000005
表３は、上述のエッチング条件におけるＴａのサイドエッチング時間を示したものであり、上記の表１に示したＬＯＦのサイドエッチング時間も合わせて示している。
【００３４】
表２に示す様にレジストのエッチングレートＲｚ　及びＲｘ　は夫々、０．２４ｎｍ／秒及び０．０３ｎｍ／秒であるので、Ｔａパターンの片側のサイドエッチング量（Ｓｗ１／２，Ｓｗ２／２）を１０ｎｍとすると、５５秒の処理が必要となるが、この時のレジストパターン１６，１７は高さ１３ｎｍ、幅１．６５×２ｎｍと若干縮小するが、形状は素子特性に影響を与えるほど大きく変化しない。
【００３５】
この様に、本発明の第１の実施の形態においては、クビレ断面構造パターンを形成する際に、下層のＴａ膜のサイドエッチングを等方性ドライエッチングによって行っているので、厳密な現像時間管理・制御をすることなく、クビレ断面形状の１００ｎｍ近傍の微細孤立ラインパターンを再現性良く安定に形成することができる。
【００３６】
次に、図３乃至図５を参照して上記の微細レジストパターンの形成方法を薄膜磁気ヘッドの製造工程に適用した本発明の第２の実施の形態を説明する。
図３（ａ）参照
まず、Ａｌ２　Ｏ３　−ＴｉＣ基板２１上にＡｌ２　Ｏ３　からなる下地層２２を介してＮｉＦｅからなる下部磁気シールド層２３を設け、この上にＡｌ２　Ｏ３　からなる下部リードギャップ層２４を介して設けたスピンバルブ膜２５上に、スパッタ法を用いて厚さが、例えば、５ｎｍのＲｕ保護膜２６、及び、厚さが、例えば、７０ｎｍのＴａ膜２７を順次堆積させる。
なお、Ｒｕ膜２６は、スピンバルブ膜２５の保護膜及びエッチングストッパー膜となり、一方、Ｔａ膜２７は、ドライエッチング可能な下層薄膜となる。
【００３７】
図３（ｂ）参照
次いで、一般的なスピンコータを用いて回転塗布によりＰＧＭＥＡからなる高解像度レジスト層２８を厚さが、例えば、３２０ｎｍになるように形成したのち、ＥＢ装置を用いて設計値幅が例えば１００ｎｍになる孤立ラインパターンに露光する。
【００３８】
図３（ｃ）参照
次いで、２．３８％のＴＭＡＨ溶液を用いて、例えば、２０〜４０秒間現像することによって、高解像度レジスト層からなるレジストパターン２９を形成する。
【００３９】
図４（ｄ）参照
次いで、レジストパターン２９をマスクとして、反応性イオンエッチング装置を用いて等方性エッチング条件にてＴａ層２７をオーバーエッチングすることによってＴａパターン３０を形成してクビレ断面構造パターン３１を形成する。
なお、この場合の等方性エッチング条件は、ＳＦ６　をエッチングガスとし、１Ｐａの圧力下で、５０〜４００ＷのＲＦ電力を６０〜１８０秒印加するものである。
【００４０】
図４（ｅ）参照
次いで、レジストパターン２９をマスクとしてイオンミリングを行うことによってＲｕ膜２６及びスピンバルブ膜２５の露出部を除去する。
【００４１】
図４（ｆ）参照
次いで、スパッタリング法を用いて厚さが、例えば、３０ｎｍのＡｌ２　Ｏ３　膜、厚さが、例えば、７０ｎｍのＣｏＣｒＰｔ膜、及び、厚さが、例えば、３０ｎｍのＡｌ２　Ｏ３　膜を順次堆積させて磁区制御膜３２，３３を形成したのち、引き続いて、リード電極層３４，３５を堆積させる。
この場合、クビレ断面構造パターン３１を利用しているので、磁区制御膜３２と磁区制御膜３３、或いは、リード電極層３４とリード電極層３５とが互いに接続することがない。
【００４２】
図５（ｇ）参照
次いで、ＤＭＡ溶液中に浸漬して３０分間超音波洗浄したのち、アセトン中で１５分、次いで、アルコール中で５分間超音波洗浄することによって、レジストパターン２９とともにその上に堆積したリード電極層２５及び磁区制御膜３３をリフトオフで除去する。
この場合、クビレ断面構造パターン３１を利用しているので、レジストパターン２９は下側からもエッチング液が回り込むのでレジストパターン２９の除去が容易になる。
【００４３】
図５（ｈ）参照
次いで、再び、反応性イオンエッチング装置を用いて、ＳＦ６　をエッチングガスとし、例えば、１Ｐａの圧力下で１００ＷのＲＦ電力を２００秒間印加することによってＴａパターン３０を除去する。
【００４４】
図５（ｉ）参照
以降は、上部リードギャップ層３６の形成、下部磁極層を兼ねる上部磁気シールド層３７の形成、及び、ライトギャップ層３８の形成、層間絶縁膜及び平面スパイラルコイル（いずれも図示を省略）の形成、上部磁極層３９の形成を、従来の通常の方法によって行うことによって、複合型薄膜磁気ヘッドの基本構成が完成する。
【００４５】
この様に、本発明の第２の実施の形態においては、リードヘッド部の形成工程におけるスピンバルブ膜のパターニング工程及び磁区制御膜の形成工程において、パターン形成層を用いる際に、下層のＴａ膜のサイドエッチングを等方性ドライエッチングによって行っているので、厳密な現像時間管理・制御をすることなく、クビレ断面形状の１００ｎｍ近傍の微細孤立ラインパターンを再現性良く安定に形成することができ、それによって、超微細コア幅のリードヘッドを形成することができる。
【００４６】
次に、図６及び図７を参照して、上記の微細レジストパターンの形成方法を半導体集積回路装置の配線パターンの形成工程に適用した本発明の第３の実施の形態の製造工程を説明する。
図６（ａ）参照
まず、シリコン基板４１上に層間絶縁膜４２を介してＣｕ膜４３を形成し、この上に厚さが、スパッタリング法を用いて、例えば、７０ｎｍのＴａ膜４４を堆積させる。
【００４７】
図６（ｂ）参照
次いで、一般的なスピンコータを用いて回転塗布によりＰＧＭＥＡからなる高解像度レジスト層４５を厚さが、例えば、３２０ｎｍになるように形成したのち、ＥＢ装置を用いて設計値幅が例えば１００ｎｍになる孤立ラインパターンに露光する。
【００４８】
図６（ｃ）参照
次いで、ＴＭＡＨ溶液を用いて現像することによって、高解像度レジスト層４５からなるレジストパターン４６を形成する。
【００４９】
図７（ｄ）参照
次いで、レジストパターン４６をマスクとして、反応性イオンエッチング装置を用いて等方性エッチング条件にてＴａ層４４をオーバーエッチングすることによってＴａパターン４７を形成してクビレ断面構造パターン４８を形成する。
なお、この場合の等方性エッチング条件も、ＳＦ６　をエッチングガスとし、１Ｐａの圧力下で、１００〜４００ＷのＲＦ電力を１２０〜１８０秒印加するものである。
【００５０】
図７（ｅ）参照
次いで、レジストパターン４６をマスクとして、反応性イオンエッチング装置を用いて異方性エッチング条件にてＣｕ膜４３の露出部を選択的にエッチング除去してＣｕ配線層４９を形成する。
【００５１】
図７（ｆ）参照
次いで、全面に層間絶縁膜５０をＣＶＤ法或いはスパッタリング法によって堆積させる。
【００５２】
図７（ｇ）参照
次いで、ＤＭＡ溶液中に浸漬して３０分間超音波洗浄したのち、アセトン中で１５分、次いで、アルコール中で５分間超音波洗浄することによって、レジストパターン４６とともに、レジストパターン４６上に堆積した層間絶縁膜５０を除去したのち、再び、反応性イオンエッチング装置を用いて、ＳＦ６　をエッチングガスとし、例えば、１Ｐａの圧力下で１００ＷのＲＦ電力を２００秒間印加することによってＴａパターン４７を除去する。
【００５３】
以降は、層間絶縁膜の形成工程、ビアホールの形成工程、導電膜の堆積工程、導電膜のパターニング工程を必要とする層数だけ繰り返し行うことによって多層配線構造を形成することができる。
【００５４】
この様に、本発明の第３の実施の形態においては、半導体集積回路装置における配線層の形成工程において、積層レジスト層を用いる際に、下層のＴａ膜４４を等方性ドライエッチング法を用いてオーバーエッチングしているので、１００ｎｍ近傍の微細孤立ラインパターンを再現性良く安定に形成することができ、それによって、超高集積度半導体装置を形成することができる。
【００５５】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、高解像度レジストとしてＰＧＭＥＡを用いているが、ＰＧＭＥＡに限られるものではなく、ＰＤＡＯＰ（ポリジアリールオルソフタレート）或いはＣＭＳ（クロルメチル化ポリスチレン）を用いても良いものである。
【００５６】
また、上記の各実施の形態においては、電子線露光装置を用いて露光しているが、電子線露光法に限られるものではなく、縮小露光装置を用いて光学的に露光しても良いものである。
【００５７】
また、上記の各実施の形態においては、感光性レジストを一層構造で形成しているが、多層の高解像度レジストで構成しても良いものである。
【００５８】
また、上記の各実施の形態においては、クビレ断面構造を形成する下層薄膜としてＴａを用いているが、Ｔａに限られるものではなく、Ｔｉ、Ｗ、Ａｌ、或いは、ＡｌＣｕＴｉ等のＡｌ合金を用いても良いものである。
【００５９】
また、下層薄膜としては、微細加工技術が熟成しているＳｉ或いはＳｉを主成分とする半導体、或いは、ＳｉＯ２　、ＳｉＯＮ、または、ＳｉＮ等の絶縁膜を用いても良いものである。
【００６０】
また、上記の各実施の形態においては、ドライエッチング工程において、原料ガスとしてＳＦ６　を用いているが、ＳＦ６　に限られるものではなく、Ｃｌ２　、ＢＣｌ３　、ＣＦ４　、Ｆ２　、或いは、ＳＦ６　を含むこれらの混合ガスを用いても良いものである。
【００６１】
また、上記の各実施の形態においては、ドライエッチング工程を反応性イオンエッチング装置を用いて行っているが、反応性イオンエッチングに限られるものではなく、誘導結合プラズマ（ＩＣＰ）エッチング装置を用いても良いものである。
【００６２】
また、上記の第１及び第２の実施の形態においては、エッチングストッパー兼保護膜としてＲｕを用いているが、Ｒｕに限られるものでなく、耐エッチング性に優れるＰｔ、Ｉｒ、ＲｕＯｘ　、或いは、ＩｒＯｘ　等の導電性薄膜を用いても良いものである。
さらには、エッチングストッパー兼保護膜は必ずしも必須ではなく、上記の第３の実施の形態と同様にスピンバルブ膜上にＴａ膜を直接設けても良いものである。
【００６３】
また、上記の第３の実施の形態においては、エッチングストッパー兼保護膜を設けていないが、上記の第１或いは第２の実施の形態と同様にＲｕ等の導電性薄膜をＴａ膜とＣｕ層との間に設けても良いものである。
【００６４】
また、上記の各実施の形態においては、磁気ヘッドの製造工程或いは半導体集積回路装置の形成工程として説明しているが、微細な孤立パターンの形成が必要な各種の製造工程に適用されることは言うまでもないことであり、例えば、液晶表示装置、強誘電体光集積回路装置等の他の電子回路装置、或いは、マイクロマシン等の製造工程にも適用されるものである。
【００６５】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
図１（ａ）及び（ｂ）参照
（付記１）　下層がドライエッチングが可能な薄膜２からなるとともに、上層が感光性レジスト層３からなるパターン形成層１を設け、露光プロセスにより前記感光性レジスト層３をパターンニングしたのち、等方性ドライエッチングによりオーバーエッチングを行うことにより前記下層の薄膜２を前記感光性レジスト層３よりも狭く加工することで、クビレ断面形状のパターン４を形成することを特徴とする微細レジストパターンの形成方法。
（付記２）　上記下層の薄膜２が、Ｔａ、Ｔｉ、Ｗ、Ａｌ、或いは、Ａｌ合金のいずれかからなる金属薄膜であることを特徴とする付記１記載の微細レジストパターンの形成方法。
（付記３）　上記下層の薄膜２が、ＳｉまたはＳｉを主成分とする半導体膜であることを特徴とする付記１記載の微細レジストパターンの形成方法。
（付記４）　上記の下層の薄膜２が、ＳｉＯ２　、ＳｉＯＮ、或いは、ＳｉＮのいずれかからなる絶縁膜であることを特徴とする付記１記載の微細レジストパターンの形成方法。
（付記５）　上記下層の薄膜２の下部に、被エッチング部材６を保護するために、Ｒｕ、Ｐｔ、Ｉｒ、ＲｕＯｘ　、或いは、ＩｒＯｘ　のいずれかからなる導電性薄膜５を設けたことを特徴とする付記１乃至４のいずれか１に記載の微細レジストパターンの形成方法。
（付記６）　上記等方性のドライエッチング工程において、ＳＦ６　、Ｃｌ２　、ＢＣｌ３　、ＣＦ４　、或いは、Ｆ２　のいずれかからなるエッチングガスまたはこれらの混合ガスを使用することを特徴とする付記１乃至５のいずれか１に記載の微細レジストパターンの形成方法。
（付記７）　上記等方性のドライエッチング工程において、反応性イオンエッチング装置或いは誘導結合プラズマエッチング装置のいずれかを用いることを特徴とする付記６記載の微細レジストパターンの形成方法。
（付記８）　上記露光プロセスにおいて、縮小露光装置或いは電子線描画装置のいずれかを使用することを特徴とする付記１乃至７のいずれか１に記載の微細レジストパターンの形成方法。
（付記９）　付記１乃至８のいずれか１に記載の微細レジストパターンの形成方法を用いて形成したクビレ断面形状のパターン４をマスクとして少なくともリード用磁気ヘッドを構成する磁気抵抗効果素子をエッチングしたのち、前記クビレ断面形状のパターン４をリフトオフパターンとして磁区制御膜を形成することを特徴とする薄膜磁気ヘッドの製造方法。
（付記１０）　付記１乃至８のいずれか１に記載の微細レジストパターンの形成方法を用いて形成したクビレ断面形状のパターン４をマスクとして電子回路装置の配線層をエッチングすることを特徴とする配線パターンの形成方法。
【００６６】
【発明の効果】
本発明によれば、リフトオフプロセスが可能な、線幅１００ｎｍ以下のクビレ断面構造の孤立ラインパターンを、現像時間の厳密な管理をせずに容易かつ、安定に形成することが可能となり、超微細構造を有する各種のデバイスの実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の製造工程の説明図である。
【図３】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図４】本発明の第２の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の第２の実施の形態の図４以降の製造工程の説明図である。
【図６】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図７】本発明の第３の実施の形態の図６以降の製造工程の説明図である。
【図８】従来のリードヘッド部の製造工程の説明図である。
【符号の説明】
１　パターン形成層
２　薄膜
３　感光性レジスト層
４　クビレ断面形状のパターン
５　導電性薄膜
６　被エッチング部材
１１　基板
１２　Ｒｕ膜
１３　Ｔａ膜
１４　高解像度レジスト層
１５　パターン形成層
１６　レジストパターン
１７　レジストパターン
１８　Ｔａパターン
１９　Ｔａパターン
２０　クビレ断面構造パターン
２１　Ａｌ２　Ｏ３　−ＴｉＣ基板
２２　下地層
２３　下部磁気シールド層
２４　下部リードギャップ層
２５　スピンバルブ膜
２６　Ｒｕ膜
２７　Ｔａ膜
２８　高解像度レジスト層
２９　レジストパターン
３０　Ｔａパターン
３１　クビレ断面構造パターン
３２　磁区制御膜
３３　磁区制御膜
３４　リード電極層
３５　リード電極層
３６　上部リードギャップ層
３７　上部磁気シールド層
３８　ライトギャップ層
３９　上部磁極層
４１　シリコン基板
４２　層間絶縁膜
４３　Ｃｕ膜
４４　Ｔａ膜
４５　高解像度レジスト層
４６　レジストパターン
４７　Ｔａパターン
４８　クビレ断面構造パターン
４９　Ｃｕ配線層
５０　層間絶縁膜
５１　下部磁気シールド層
５２　下部リードギャップ層
５３　スピンバルブ膜
５４　積層レジスト層
５５　ＬＯＦ層
５６　高解像度レジスト層
５７　レジストパターン
５８　磁区制御膜
５９　磁区制御膜
６０　リード電極層
６１　リード電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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