(57)【要約】【課題】待機時の低消費電力、インタフェース機能の高速化、動作時の低消費電力を実現する半導体データ処理装置を提供する。【解決手段】半導体データ処理装置（１）はホスト装置の汎用バスに不揮発性ストレージデバイスを接続可能とし、汎用バスの状態に応答してアクティブ状態又はスタンバイ状態を採り、スタンバイ状態において内部クロック信号（φ）を停止し、スタンバイ状態においてサブスレッショルドリーク電流を抑制する基板バイアス電圧（ｖｂｎ，ｖｂｐ）を印加する。中央処理装置（２）とその制御プログラムを保有する書き換え可能な不揮発性メモリ（４）も基板バイアス電圧の印加対象とする。インタフェースコントローラ（１５，１６）及びデータ転送コントローラ（３）におけるデータの並列入出力ビット数を２ｎビットとするとき、中央処理装置にはデータ処理単位がｎビット以下のものを採用する。【選択図】        図１
2004171445.tif 000002
【特許請求の範囲】
【請求項１】
ホスト装置の汎用バスに不揮発性ストレージデバイスを接続可能にする半導体データ処理装置であって、
前記汎用バスの状態に応答してアクティブ状態又はスタンバイ状態を採り、
前記スタンバイ状態において内部クロック信号を停止するクロック回路と、前記スタンバイ状態においてサブスレッショルドリーク電流を低減する方向に基板バイアス電圧を印加する電圧発生回路を有することを特徴とする半導体データ処理装置。
【請求項２】
前記汎用バスに不揮発性ストレージデバイスを接続可能にするための制御プログラムを保有する書き換え可能な不揮発性メモリと前記制御プログラムを実行する中央処理装置を含み、前記中央処理装置と不揮発性メモリは前記基板バイアス電圧の印加対象とされることを特徴とする請求項１記載の半導体データ処理装置。
【請求項３】
前記汎用バスの状態を検出してスタンバイ状態からアクティブ状態への遷移を制御する回路を有し、この回路及び前記電圧発生回路はスタンバイ状態において前記基板バイアス電圧の印加が除外されることを特徴とする請求項２記載の半導体データ処理装置。
【請求項４】
前記不揮発性ストレージデバイスとインタフェースされる第１インタフェースコントローラを有することを特徴とする請求項３記載の半導体データ処理装置。
【請求項５】
前記汎用バスとインタフェースされる第２インタフェースコントローラを有することを特徴とする請求項４記載の半導体データ処理装置。
【請求項６】
前記第１インタフェースコントローラはメモリカードインタフェースコントローラであり、前記第２インタフェースコントローラはＵＳＢインタフェースコントローラであることを特徴とする請求項５記載の半導体データ処理装置。
【請求項７】
前記第１インタフェースコントローラと前記第２インタフェースコントローラとの間のデータ転送を制御するデータ転送コントローラを有することを特徴とする請求項５又は６記載の半導体データ処理装置。
【請求項８】
前記第１インタフェースコントローラ、第２インタフェースコントローラ、及びデータ転送コントローラは夫々データの並列入出力ビット数が２ｎビットであり、前記中央処理装置はデータの並列入出力ビット数がｎビット以下であることを特徴とする請求項７記載の半導体データ処理装置。
【請求項９】
前記データ転送コントローラは２ｎビットの第１データバスに接続され、前記中央処理装置は前記第１データバスの下位側又は上位側の何れか一方に接続されることを特徴とする請求項８記載の半導体データ処理装置。
【請求項１０】
前記第１インタフェースコントローラと第２インタフェースコントローラは２ｎビットの第２データバスに接続され、前記第１データバスを第２データバスに接続するバスコントローラが設けられ、前記バスコントローラは、第２データバスの信号線とアクセスデータのビット位置との対応を固定とし、第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とすることを特徴とする請求項９記載の半導体データ処理装置。
【請求項１１】
中央処理装置とその制御プログラムを保有する書換え可能な不揮発性メモリを有し、
スタンバイ状態において、内部クロック信号が停止され、且つ閾値電圧を大きくする方向に基板バイアス電圧が印加され、前記基板バイアス電圧の印加対象に前記中央処理装置と前記不揮発性メモリを含むことを特徴とする半導体データ処理装置。
【請求項１２】
前記中央処理装置の制御を受ける第１インタフェースコントローラ及び第２インタフェースコントローラと、前記第１インタフェースコントローラと第２インタフェースコントローラとの間のデータ転送を制御可能なデータ転送コントローラとを有することを特徴とする請求項１１記載の半導体データ処理装置。
【請求項１３】
前記第１インタフェースコントローラはメモリカードインタフェースコントローラであることを特徴とする請求項１２記載の半導体データ処理装置。
【請求項１４】
前記第２インタフェースコントローラはＵＳＢインタフェースコントローラであることを特徴とする請求項１２記載の半導体データ処理装置。
【請求項１５】
前記第１インタフェースコントローラ、第２インタフェースコントローラ、及びデータ転送コントローラは夫々データの並列入出力ビット数が２ｎビットであり、前記中央処理装置は並列データの処理単位がｎビット以下であることを特徴とする請求項１２記載の半導体データ処理装置。
【請求項１６】
前記データ転送コントローラは２ｎビットの第１データバスに接続され、前記中央処理装置は前記第１データバスの下位側又は上位側の何れか一方に接続されることを特徴とする請求項１５記載の半導体データ処理装置。
【請求項１７】
前記第１インタフェースコントローラと第２インタフェースコントローラは２ｎビットの第２データバスに接続され、前記第１データバスを第２データバスに接続するバスコントローラが設けられ、前記バスコントローラは、第２データバスの信号線とアクセスデータのビット位置との対応を固定とし、第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とすることを特徴とする請求項１６記載の半導体データ処理装置。
【請求項１８】
データの並列入出力ビット数が２ｎビットとされる第１周辺回路と、データの並列入出力ビット数が２ｎビットとされる第２周辺回路と、データの並列入出力ビット数が２ｎビットとされ前記第１周辺回路と前記第２周辺回路との間のデータ転送制御が可能とされるデータ転送コントローラと、前記データ転送コントローラが接続される２ｎビットの第１データバスと、並列データの処理単位がｎビット以下とされ前記第１データバスの下位側又は上位側の何れか一方に接続された中央処理装置と、を有することを特徴とする半導体データ処理装置。
【請求項１９】
前記第１周辺回路と前記第２周辺回路は２ｎビットの第２データバスに接続され、第１データバスを第２データバスに接続するバスコントローラが設けられることを特徴とする請求項１８記載の半導体データ処理装置。
【請求項２０】
前記バスコントローラは、第２データバスの信号線とアクセスデータのビット位置との対応を固定とし、第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とすることを特徴とする請求項１９記載の半導体データ処理装置。
【請求項２１】
汎用バスに不揮発性ストレージデバイスを接続するためのブリッジ回路を有するデータ処理システムであって、
前記ブリッジ回路は前記汎用バスと不揮発性ストレージデバイスとの間のデータ転送を制御するための半導体データ処理装置を有し、
前記半導体データ処理装置は、データ転送コントローラと、中央処理装置と、その制御プログラムを保有する書換え可能な不揮発性メモリとを有し、前記汎用バスの第１状態に応答してアクティブ状態からスタンバイ状態に遷移し、スタンバイ状態において、内部クロック信号を停止し、且つサブスレッショルドリーク電流を低減する方向に基板バイアス電圧を印加し、前記第１状態に続く第２状態に応答して前記スタンバイ状態からアクティブ状態に遷移することを特徴とするデータ処理システム。
【請求項２２】
前記スタンバイ状態において前記基板バイアス電圧が印加される対象には、前記中央処理装置と不揮発性メモリを含むことを特徴とする請求項２１記載のデータ処理システム。
【請求項２３】
前記不揮発性ストレージデバイスは不揮発性メモリカードであり、前記汎用バスはＵＳＢバスであり、前記第１状態はアイドル状態であり、前記第２状態は通信要求状態であることを特徴とする請求項２１又は２２記載のデータ処理システム。
【請求項２４】
中央処理装置と、
上記中央処理装置によって実行されるべき制御プログラムを格納する電気的に書込み及び消去可能な不揮発性メモリと、
クロック発生回路と、
第１制御回路と、を有する半導体データ処理装置であって、
前記半導体データ処理装置のスタンバイ状態に応答して、前記クロック発生回路から発生されるクロック信号が停止され、且つ、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路を構成するＭＯＳトランジスタのサブスレッショルドリーク電流が低減される様に、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路が前記第１制御回路によって制御されることを特徴とする半導体データ処理装置。
【請求項２５】
前記第１制御回路は、前記スタンバイ状態に無関係に、第１及び第２電源電位が供給され、かつ、動作状態にされることを特徴とする請求項２４記載の半導体データ処理装置。
【請求項２６】
さらに、周辺回路を有し、
前記周辺回路は、結合されるべきバスの状態を検出する第１検出回路を有し、前記周辺回路の前記第１検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、
前記第１検出回路は、前記スタンバイ状態に無関係に、第１及び第２電源電位が供給され、かつ、動作状態にされることを特徴とする請求項２５記載の半導体データ処理装置。
【請求項２７】
さらに、第２制御回路を有し、
前記第２制御回路は、前記第１検出回路の出力を検出する第２検出回路を有し、
前記第２制御回路の前記第２検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、
前記第２検出回路は、前記スタンバイ状態に無関係に、前記第１及び第２電源電位が供給され、かつ、動作状態にされることを特徴とする請求項２６記載の半導体データ処理装置。
【請求項２８】
汎用バスに不揮発性ストレージデバイスを接続するためのブリッジ回路を有するデータ処理システムであって、
前記ブリッジ回路は前記汎用バスと不揮発性ストレージデバイスとの間のデータ転送を制御するための半導体データ処理装置を有し、
前記半導体データ処理装置は、データ転送コントローラと、中央処理装置と、その制御プログラムを保有する書換え可能な不揮発性メモリと、クロック発生回路と、第１制御回路と、を有し、
前記半導体データ処理装置は、前記汎用バスの第１状態に応答してアクティブ状態からスタンバイ状態に遷移し、
前記スタンバイ状態において、前記クロック発生回路はクロック信号の発生を停止し、且つ、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路を構成するＭＯＳトランジスタのサブスレッショルドリーク電流が低減される様に、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路が前記制御回路によって制御され、
前記半導体データ処理装置は、前記汎用バスの前記第１状態に続く第２状態に応答して、前記スタンバイ状態からアクティブ状態に遷移することを特徴とするデータ処理システム。
【請求項２９】
前記半導体データ処理装置の前記第１制御回路は、前記スタンバイ状態に無関係に、第１及び第２電源電位が供給され、かつ、動作状態にされることを特徴とする請求項２８記載のデータ処理システム。
【請求項３０】
前記半導体データ処理装置は、さらに、周辺回路を有し、
前記周辺回路は、前記汎用バスの状態を検出する第１検出回路を有し、
前記周辺回路の前記第１検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、
前記第１検出回路は、前記スタンバイ状態に無関係に、前記第１及び第２電源電位が供給され、かつ、動作状態にされることを特徴とする請求項２９記載のデータ処理システム。
【請求項３１】
前記半導体データ処理装置は、さらに、第２制御回路を有し、
前記第２制御回路は、前記第１検出回路の出力を検出する第２検出回路を有し、
前記第２制御回路の前記第２検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、
前記第２検出回路は、前記スタンバイ状態に無関係に、前記第１及び第２電源電位が供給され、かつ、動作状態にされることを特徴とする請求項２６記載のデータ処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データプロセッサなどの半導体データ処理装置、例えばホスト装置の汎用バスに不揮発性ストレージデバイスを接続可能にするブリッジ用の半導体データ処理装置に関し、ＰＣ（パーソナル・コンピュータ）の汎用バスにメモリカードを接続するブリッジ回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路の低消費電力化という点において、動作状態に応じて同期クロックをオン・オフ制御する技術（特許文献１参照）、スタンバイ状態（待機状態）か否かに応じて基板バイアス電圧を調整してサブスレッショルドリークによる無駄な電力消費を低減する技術（特許文献２）が提供されている。
【０００３】
【特許文献１】
特開平１１−１４５８９７号公報
【特許文献２】
特開平０９−８３３３５号公報
【０００４】
【発明が解決しようとする課題】
本発明者は携帯端末やノート型ＰＣの汎用バスにメモリカードを接続するためのブリッジ回路について検討した。ブリッジ回路は汎用バスとメモリカードとのインタフェース機能と両者の間のデータ転送機能が必要である。本発明者は、それら機能とそれに対する制御機能を半導体データプロセッサを用いて実現しようとする。
【０００５】
このとき、ＵＳＢ（ユニバーサル・シリアル・バス）などの汎用バスのデータ転送レート、フラッシュメモリーカードなどのアクセス速度は毎秒数百メガビットのように高速になることが予想されるから、前記半導体データプロセッサには、それに対応可能な高速動作が必要になる。しかしながら、メモリカードに対するアクセス頻度は通常は非常に低く、常に高速動作可能な状態である必要はない。また、データ転送やインタフェース動作は高速であることを要するが、インタフェース機能や転送機能に対する動作条件設定などの制御機能は左程高速であることを要しない。本発明者はそれらの点に着目し、ブリッジ回路用のデータプロセッサには、待機時の低消費電力、動作時の低消費電力、更にはその両面から低消費電力を実現することの必要性を見出した。
【０００６】
本発明の目的は、待機時の低消費電力を実現することができるブリッジ回路用の半導体データ処理装置を提供することにある。
【０００７】
本発明の別の目的は、インタフェース機能の高速化を保証しつつ動作時の低消費電力を実現することができるブリッジ回路用等の半導体データ処理装置を提供することにある。
【０００８】
本発明の更に別の目的は、待機時とインタフェース動作時の両面から低消費電力を実現することができるブリッジ回路用等の半導体データ処理装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕ホスト装置の汎用バスに不揮発性ストレージデバイスを接続可能にする半導体データ処理装置は、前記汎用バスの状態に応答してアクティブ状態又はスタンバイ状態を採り、前記スタンバイ状態において内部クロック信号を停止するクロック回路と、前記スタンバイ状態においてサブスレッショルドリーク電流を低減する方向に基板バイアス電圧を印加する電圧発生回路を有する。この半導体データ処理装置は、前記汎用バスの状態に応答してアクティブ状態とスタンバイ状態の制御を行うから、ホスト装置の汎用バスに不揮発性ストレージデバイスを接続するブリッジ回路に最適である。このとき、前記スタンバイ状態において内部クロック信号を停止し、且つクロッサブスレッショルドリーク電流を低減する方向に基板バイアス電圧を印加するから、スタンバイ状態における低消費電力を実現することができる。
【００１２】
本発明の具体的な形態では、前記汎用バスに不揮発性ストレージデバイスを接続可能にするための制御プログラムを保有する書き換え可能な不揮発性メモリと前記制御プログラムを実行する中央処理装置を含み、前記中央処理装置と不揮発性メモリは前記基板バイアス電圧の印加対象とする。スタンバイ状態において中央処理装置の動作が停止される以上、その動作プログラムを保有する不揮性メモリも一緒に基板バイアス制御の対象に含めることが低消費電力上得策である。フラッシュメモリなどの不揮発性メモリは記憶情報の書換え制御のために比較的論理規模の大きな周辺回路を有し、その部分でのサブスレッショルドリーク電流を低減することが低消費電力上さらに有意義だからでもある。
【００１３】
本発明の半導体データ処理装置は前記汎用バスの状態を検出してスタンバイ状態からアクティブ状態への遷移を制御する回路を有し、この回路及び前記電圧発生回路はスタンバイ状態において前記基板バイアス電圧の印加が除外される。これにより、スタンバイ状態からアクティブ状態への遷移を自立的に制御することができる。
【００１４】
本発明の更に具体的な形態では、前記不揮発性ストレージデバイスとインタフェースされる第１インタフェースコントローラを有する。また、前記汎用バスとインタフェースされる第２インタフェースコントローラを有し、当該第２インタフェースコントローラが汎用バスの状態を検出する回路を有する。例えば前記第１インタフェースコントローラはメモリカードインタフェースコントローラであり、前記第２インタフェースコントローラはＵＳＢインタフェースコントローラである。
【００１５】
本発明の更に具体的な形態では、前記第１インタフェースコントローラと前記第２インタフェースコントローラとの間のデータ転送を制御するデータ転送コントローラを有する。データ転送コントローラに対する転送制御条件の設定などの動作制御は中央処理装置が制御プログラムを実行して行う。データ転送コントローラはインタフェースコントローラからの転送要求に従って前記転送制御条件に従ってデータ転送を制御する。
【００１６】
本発明の更に具体的な形態として、インタフェース機能の高速化と動作時の低消費電力の双方に着目する。前記第１インタフェースコントローラ、第２インタフェースコントローラ、及びデータ転送コントローラにおけるデータの並列入出力ビット数を２ｎビットとするとき、前記中央処理装置にはデータの並列入出力ビット数がｎビット以下のものを採用する。これは、データ転送やインタフェース動作は高速であることを要するが、インタフェース機能や転送機能に対する動作条件設定などの制御機能は左程高速であることを要しない、という観点を具現化したものである。並列データ入出力ビット数が２ｎビットの中央処理装置に比べれば実行部及びバッファ部におけるデータ処理単位のビット数が半分以下となり、動作待ち状態若しくはポーリング状態における消費電力を低減することができる。しかも、ストレージデバイスと汎用バスのブリッジ回路では大半が動作待ち状態になるので、動作待ち状態若しくはポーリング状態における低消費電力効果が全体として大きくなる。
【００１７】
上記におけるバス接続状態の具体例として、前記データ転送コントローラは２ｎビットの第１データバスに接続され、前記中央処理装置は前記第１データバスの下位側又は上位側の何れか一方に接続される。このとき、前記第１インタフェースコントローラと第２インタフェースコントローラは２ｎビットの第２データバスに接続され、前記第１データバスを第２データバスに接続するバスコントローラが設けられ、前記バスコントローラは、第２データバスの信号線とアクセスデータのビット位置との対応を固定とし、第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とする。前記第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とすることにより、前記第１データバスの下位側又は上位側の何れか一方に接続さた前記中央処理装置が２ｎビットのデータを複数回に分けてアクセスする動作が可能にされる。要するに、中央処理装置は前記第１インタフェースコントローラ及び第２インタフェースコントローラに２ｎビットの制御データを複数回に分けて設定する。第２データバスの信号線とアクセスデータのビット位置との対応を固定とすることにより、前記第１インタフェースコントローラ及び第２インタフェースコントローラはアライナを備えることを要しない。
【００１８】
〔２〕本発明の別の観点による半導体データ処理装置は、中央処理装置とその制御プログラムを保有する書換え可能な不揮発性メモリを有し、スタンバイ状態において、内部クロック信号が停止され、且つ閾値電圧を大きくする方向に基板バイアス電圧が印加され、前記基板バイアス電圧の印加対象に前記中央処理装置と前記不揮発性メモリを含む。スタンバイ状態において中央処理装置の動作が停止される以上、その制御プログラムを保有する不揮性メモリも一緒に基板バイアス制御の対象に含めることが低消費電力上有意義だからである。
【００１９】
ホスト装置の汎用バスに不揮発性ストレージデバイスを接続可能にするようなブリッジ回路への適用を想定するなら、前記中央処理装置の制御を受ける第１インタフェースコントローラ及び第２インタフェースコントローラと、前記第１インタフェースコントローラと第２インタフェースコントローラとの間のデータ転送を制御可能なデータ転送コントローラとをオンチップするのがよい。例えば前記第１インタフェースコントローラはメモリカードインタフェースコントローラである。前記第２インタフェースコントローラはＵＳＢインタフェースコントローラである。
【００２０】
本発明の更に具体的な形態として、上記スタンバイ時の低消費電力のほかに、インタフェース機能の高速化と動作時の低消費電力の双方に着目する。前記第１インタフェースコントローラ、第２インタフェースコントローラ、及びデータ転送コントローラにおけるデータの並列入出力ビット数を２ｎビットとするとき、前記中央処理装置における並列データの処理単位としてｎビット以下を採用する。データ転送やインタフェース動作は並列２ｎビットの入出力によって高速動作可能にされ、インタフェース機能や転送機能に対する動作条件設定などの制御機能はｎビット以下の入出力動作で十分であって、動作待ち状態若しくはポーリング状態における中央処理装置の消費電力は並列データ処理単位が２ｎビットの中央処理装置に比べて格段に低減される。
【００２１】
上記におけるバス接続状態の具体例として、前記データ転送コントローラは２ｎビットの第１データバスに接続され、前記中央処理装置は前記第１データバスの下位側又は上位側の何れか一方に接続される。このとき、前記第１インタフェースコントローラと第２インタフェースコントローラは２ｎビットの第２データバスに接続され、前記第１データバスを第２データバスに接続するバスコントローラが設けられ、前記バスコントローラは、第２データバスの信号線とアクセスデータのビット位置との対応を固定とし、第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とする。前記第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とすることにより、前記第１データバスの下位側又は上位側の何れか一方に接続さた前記中央処理装置が２ｎビットのデータを複数回に分けてアクセスする動作が可能にされる。第２データバスの信号線とアクセスデータのビット位置との対応を固定とすることにより、前記第１インタフェースコントローラ及び第２インタフェースコントローラはアライナを備えることを要しない。
【００２２】
〔３〕本発明の別の観点による半導体データ処理装置は、データの並列入出力ビット数が２ｎビットとされる第１周辺回路と、データの並列入出力ビット数が２ｎビットとされる第２周辺回路と、データの並列入出力ビット数が２ｎビットとされ前記第１周辺回路と前記第２周辺回路との間のデータ転送制御が可能とされるデータ転送コントローラと、前記データ転送コントローラが接続される２ｎビットの第１データバスと、並列データの処理単位がｎビット以下とされ前記第１データバスの下位側又は上位側の何れか一方に接続された中央処理装置と、を有する。
【００２３】
前記第１周辺回路と前記第２周辺回路は２ｎビットの第２データバスに接続され、第１データバスを第２データバスに接続するバスコントローラが設けられる。
【００２４】
前記バスコントローラは、第２データバスの信号線とアクセスデータのビット位置との対応を固定とし、第１データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズに応じて可変とする。
【００２５】
〔４〕本発明に係るデータ処理システムは、汎用バスに不揮発性ストレージデバイスを接続するためのブリッジ回路を有する。前記ブリッジ回路は前記汎用バスと不揮発性ストレージデバイスとの間のデータ転送を制御するための半導体データ処理装置を有する。前記半導体データ処理装置は、データ転送コントローラと、中央処理装置と、その制御プログラムを保有する書換え可能な不揮発性メモリとを有し、前記汎用バスの第１状態に応答してアクティブ状態からスタンバイ状態に遷移し、スタンバイ状態において、内部クロック信号を停止し、且つサブスレッショルドリーク電流を低減する方向に基板バイアス電圧を印加し、前記第１状態に続く第２状態に応答して前記スタンバイ状態からアクティブ状態に遷移する。
【００２６】
前記スタンバイ状態において前記基板バイアス電圧が印加される対象には、前記中央処理装置と不揮発性メモリを含む。
【００２７】
前記不揮発性ストレージデバイスは不揮発性メモリカードであり、前記汎用バスはＵＳＢバスであり、前記第１状態はアイドル状態であり、前記第２状態は通信要求状態である。
【００２８】
〔５〕本発明の更に別の観点による半導体データ処理装置は、中央処理装置と、上記中央処理装置によって実行されるべき制御プログラムを格納する電気的に書込み及び消去可能な不揮発性メモリと、クロック発生回路と、第１制御回路と、を有し、前記半導体データ処理装置のスタンバイ状態に応答して、前記クロック発生回路から発生されるクロック信号が停止され、且つ、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路を構成するＭＯＳトランジスタのサブスレッショルドリーク電流が低減される様に、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路が前記第１制御回路によって制御される。
【００２９】
前記第１制御回路は、前記スタンバイ状態に無関係に、第１及び第２電源電位が供給され、かつ、動作状態にされる。
【００３０】
具体的な形態として、周辺回路（１６）を有し、前記周辺回路は、結合されるべきバスの状態を検出する第１検出回路（１６Ａ）を有し、前記周辺回路の前記第１検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、前記第１検出回路は、前記スタンバイ状態に無関係に、第１及び第２電源電位（ｖｄｄ、ｖｓｓ）が供給され、かつ、動作状態にされる。
【００３１】
さらに、第２制御回路（１３）を有し、前記第２制御回路は、前記第１検出回路の出力を検出する第２検出回路（１３Ａ）を有し、前記第２制御回路の前記第２検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、前記第２検出回路は、前記スタンバイ状態に無関係に、前記第１及び第２電源電位（ｖｄｄ、ｖｓｓ）が供給され、かつ、動作状態にされる。
【００３２】
〔６〕本発明の更に別の観点によるデータ処理システムは、汎用バスに不揮発性ストレージデバイスを接続するためのブリッジ回路を有する。前記ブリッジ回路は前記汎用バスと不揮発性ストレージデバイスとの間のデータ転送を制御するための半導体データ処理装置を有し、前記半導体データ処理装置は、データ転送コントローラと、中央処理装置と、その制御プログラムを保有する書換え可能な不揮発性メモリと、クロック発生回路と、第１制御回路と、を有する。前記半導体データ処理装置は、前記汎用バスの第１状態に応答してアクティブ状態からスタンバイ状態に遷移し、前記スタンバイ状態において、前記クロック発生回路はクロック信号の発生を停止し、且つ、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路を構成するＭＯＳトランジスタのサブスレッショルドリーク電流が低減される様に、前記中央処理装置、前記不揮発性メモリ及び前記クロック発生回路が前記制御回路によって制御される。前記半導体データ処理装置は、前記汎用バスの前記第１状態に続く第２状態に応答して、前記スタンバイ状態からアクティブ状態に遷移する。
【００３３】
前記半導体データ処理装置の前記第１制御回路は、前記スタンバイ状態に無関係に、第１及び第２電源電位（ｖｄｄ、ｖｓｓ）が供給され、かつ、動作状態にされる。
【００３４】
前記半導体データ処理装置は、さらに、周辺回路（１６）を有し、前記周辺回路は、前記汎用バスの状態を検出する第１検出回路（１６Ａ）を有し、前記周辺回路の前記第１検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、前記第１検出回路は、前記スタンバイ状態に無関係に、前記第１及び第２電源電位が供給され、かつ、動作状態にされる。
【００３５】
前記半導体データ処理装置は、さらに、第２制御回路（１３）を有し、前記第２制御回路は、前記第１検出回路の出力を検出する第２検出回路（１３Ａ）を有し、前記第２制御回路の前記第２検出回路を除く回路部分は、前記スタンバイ状態に応答して前記第１制御回路によって制御され、前記第２検出回路は、前記スタンバイ状態に無関係に、前記第１及び第２電源電位（ｖｄｄ、ｖｓｓ）が供給され、かつ、動作状態にされる。
【００３６】
【発明の実施の形態】
《ブリッジ回路のデータプロセッサ》
図１には本発明の一例に係るデータプロセッサが示される。同図に示されるデータプロセッサ１は、例えば相補型ＭＯＳ（ＣＭＯＳ）集積回路製造技術によって単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。
【００３７】
データプロセッサ１は、中央処理装置（ＣＰＵ）２、データ転送コントローラとしてのＤＭＡコントローラ（ＤＭＡＣ）３、ＣＰＵ２の制御プログラムなどを格納する電気的に書込み及び消去可能な不揮発性メモリとしてのフラッシュメモリ４、ＣＰＵ２の作業領域並びにデータの一時記憶に利用される揮発性メモリとしてのランダムアクセスメモリ（ＲＡＭ）５、バスコントローラ７、クロック発生回路８、電源回路９、割り込みコントローラ１０、タイマカウンタ１１、シリアルコミュニケーションインタフェースコントローラ（ＳＣＩ）１２、システムコントローラ１３、ウォッチドッグタイマ（ＷＤＴ）１４、第１周辺回路若しくは第１インタフェースコントローラとしてのメモリカードインタフェースコントローラ１５、第２周辺回路若しくは第２インタフェースコントローラとしてのＵＳＢインタフェースコントローラ１６、及び入出力ポート（ＰＯＲＴ）２０〜２９を有する。
【００３８】
前記ＣＰＵ２、ＤＭＡＣ３、フラッシュメモリ４、ＲＡＭ５、及びバスコントローラ７は内部バス３１に接続される。内部バス３１は３２ビットのデータバス３１Ｄ、アドレスバス３１Ａ、及び図示を省略するコントロールバス（制御信号バス）から成る。前記内部バス３１はバスコントローラ７を介して周辺バス３２と、別の周辺バス３３にインタフェースされる。前記周辺バス３２は３２ビットのデータバス３２Ｄ、アドレスバス３２Ａ及び図示を省略するコントロールバス（制御信号バス）から成る。前記周辺バス３３は１６ビットのデータバス３３Ｄ、アドレスバス３３Ａ及び図示を省略するコントロールバス（制御信号バス）から成る。前記周辺バス３２には前記ＵＳＢインタフェースコントローラ１６とメモリカードインタフェースコントローラ１５が接続される。前記周辺バス３３には、前記割込みコントローラ１０、ＴＭＲ１１、ＳＣＩ１２、システムコントローラ１３、ＷＤＴ１４、及び入出力ポート２０〜２９が接続される。
【００３９】
前記内部バス３１はバスコントローラ７を介して周辺バス３２，３３とインタフェース可能にされる。
【００４０】
入出力ポート２０〜２９のうち所定の入出力ポート、例えば入出力ポート２７は前記ＵＳＢインタフェースコントローラ１６の外部接続ポートに割り当てられ、入出力ポート２６はメモリカードインタフェースコントローラ１５の外部接続ポートに割り当てられる。その詳細は後述するが、データプロセッサ１はＰＣ等のホスト装置の汎用バス例えばＵＳＢバスに不揮発性ストレージデバイス例えばメモリカードを接続可能にするブリッジ回路に適用され、入出力ポート２７はその外部でＵＳＢバスに接続され、前記入出力ポート２６はその外部でメモリカードのコネクタに接続される。ＵＳＢインタフェースコントローラ１６とメモリカードインタフェースコントローラ１５の間のデータ転送制御は前記ＤＭＡＣ３が行う。ＵＳＢインタフェースコントローラ１６、メモリカードインタフェースコントローラ１５、及びＤＭＡＣ３に対する動作動作条件の設定などの動作制御はＣＰＵがフラッシュメモリ４の制御プログラムを実行して行う。
【００４１】
データプロセッサ１においてバスマスタモジュールは、前記ＣＰＵ２及びＤＭＡＣ３である。前記ＣＰＵ２は、例えばフラッシュメモリ４から命令をフェッチし、取り込んだ命令を解読する命令制御部と、命令制御部による命令解読結果に従って汎用レジスタや算術論理演算器などを用いて演算処理を行なう実行部とを有する。ＤＭＡＣ３はＣＰＵ２によりデータ転送条件が初期設定され、周辺回路１５，１６などからのデータ転送要求に応答して、データ転送制御を行う。
【００４２】
バスコントローラ７は、バスマスタモジュールであるＣＰＵ２及びＤＭＡＣ７等との間のバス権要求の競合に対する調停を行う。調停論理は例えば優先順位に基づく調停制御である。調停の結果、バス権が与えられたバスマスタモジュールは、バスコマンドを出力し、バスコントローラ７は、このバスコマンドに基づいてバスの制御を行なう。
【００４３】
割り込みコントローラ１０は、周辺バス２２に接続されるシステムコントローラ１３等の回路モジュールから出力される代表的に示された割込み要求信号ＩＲｓｔｂ、ＩＲａｃｔを入力し、入力された割込み要求信号に対して優先制御及びマスク制御を行って、割り込み要求を受け付ける。割込みコントローラ１０は、割込み要求を受付けると、ＣＰＵ２に割込信号ＩＲＱを出力する。ＣＰＵ２は割込信号ＩＲＱが与えられると、実行中の処理を中断して、割込み要因に応じた所定の処理ルーチンに分岐する。分岐先の処理ルーチンの最後では、復帰命令が実行され、この命令を実行することによって前記中断した処理が再開可能にされる。割込み要求信号ＩＲｓｔｂはスタンバイ状態への割り込み要求信号である。割り込み要求信号ＩＲａｃｔはスタンバイ状態からアクティブ状態への復帰を要求する割り込み要求信号である。
【００４４】
前記クロック発生回路８は、特に制限されないが、クロック発振器８Ａの発振出力をＰＬＬ（フェーズロックドループ）回路８Ｂで倍周乃至逓倍してシステムクロック信号φを生成する。クロック発生回路８の発振動作はシステムコントローラ１３から出力されるクロック制御信号ＣＫＣで停止、開始が制御可能にされる。
【００４５】
第１制御回路としての電源回路９は、外部端子より供給される３．３Ｖの電源（ＶＣＣ＝３．３Ｖ、ＶＳＳ＝０Ｖ）を降圧して、１．９Ｖの内部電源（ｖｄｄ＝１．９Ｖ、ｖｓｓ＝０Ｖ）をチップ内に供給する。さらに電源回路９は、基板バイアスをひくための基板電源としての基板バイアス電圧（ｖｂｎ、ｖｂｐ）と制御信号としての制御電圧（ｖｂｃｎ、ｖｂｃｐ）を生成し、チップ内に供給する。基板バイアス電圧ｖｂｐ、ｖｂｎは、通常動作状態であるアクティブ状態では、１．９Ｖ、０Ｖとなるが、低消費電力状態であるスタンバイ状態（待機状態）では、３．３Ｖ、−１．８Ｖとなり、同時にｖｄｄ＝１．５Ｖとして、内部回路のサブスレッショルドドリーク電流を低減する。アクティブ状態とスタンバイ状態に応ずる上記基板バイアス制御及び電源制御はシステムコントローラ１３からの電源制御信号ＰＷＣによって指示される。
【００４６】
前記電源回路９からチップ内部への動作電源及び基板バイアス電圧の供給経路は図２のようになっている。同図ではチップ内の内部回路１は直列接続された２個のＣＭＯＳインバータで代表され、同様に、内部回路２は直列接続された２個のＣＭＯＳインバータで代表される。それぞれのＣＭＯＳインバータはｐチャネル型ＭＯＳトランジスタＭｐとｎチャネル型ＭＯＳトランジスタＭｎによって構成される。通常動作状態においてｖｄｄ＝ｖｂｐ＝１．９Ｖ、ｖｓｓ＝ｖｂｎ＝０Ｖとされ、ＭＯＳトランジスタＭｎ，Ｍｐの基板・ソース間電位は０Ｖにされる。ｖｂｃｐ，ｖｂｃｎの値は任意でよい。スタンバイ状態では、ｖｄｄ＝１．５Ｖ、ｖｂｐ＝３．３Ｖ、ｖｓｓ＝０Ｖ、ｖｂｎ＝−１．８Ｖとされ、ＭＯＳトランジスタＭｐ，Ｍｎの基板・ソース間電位は逆方向に１．８Ｖとされる。ｖｂｃｐはｖｂｐの電圧と等しく、ｖｂｃｎはｖｂｎの電位と等しくされ、スイッチＭＯＳトランジスタＭｐｓｗ、Ｍｎｓｗはカットオフ状態にされる。この基板バイアス状態によりチップ内のＭＯＳトランジスタＭｎ，Ｍｐの閾値電圧が大きくなって、内部回路１を構成する各ＭＯＳトランジスタのサブスレッショルドリーク電流が抑制される。一方、内部回路２を構成する各ＭＯＳトランジスタＭｐ及びＭｎの基板ゲートは、それぞれ内部電源ｖｄｄ及びｖｓｓにそれぞれ結合される。内部回路２は、後述されるように、電源回路９、システムコントローラ１３内の回路部分１３Ａ及びＵＳＢバス状態検出回路１６Ａ等のように、スタンバイ状態でも回路動作の必要な回路を示している。
【００４７】
システムコントローラ１３は、リセット信号ＲＥＳ、モード信号ＭＤ０〜ＭＤ２、スタンバイ信号ＳＴＢ、サスペンド信号ＳＰＤ等を入力して、データプロセッサ１の動作モードを制御する。
【００４８】
データプロセッサ１にリセット信号ＲＥＳが与えられると、ＣＰＵ２等のオンチップ回路モジュールはリセット状態とされる。このリセット信号ＲＥＳによるリセット状態が解除されると、ＣＰＵ２は所定の制御プログラムのスタートアドレスから命令をフェッチし、プログラムの実行を開始する。
【００４９】
図３にはフラッシュメモリ４の詳細な一例が示される。メモリアレイ（ＭＡＲＹ）６０は、マトリクス配置された多数の不揮発性メモリセルを有する。不揮発性メモリセルは、フローティングゲートに対する電荷の注入又は放出による閾値電圧の相違によって情報記憶を行うフローティングゲート型、或いは非導電性電荷トラップ領域にトラップされる電荷トラップ位置に応じて情報記憶を行う電荷偏在保持型等を採用することができる。ロウデコーダ（ＲＤＥＣ）６１はロウアドレス信号をデコードして不揮発性メモリセルのワード線を選択する。センスラッチアレイ（ＳＬＡ）６２は不揮発性メモリセルのビット線毎に、書込み制御情報をラッチし、或いは読出しデータをセンスするセンスラッチ回路を備える。データラッチ回路（ＤＬＡＴ）６３はデータバス３１Ｄから書込みデータを入力し、データバス３１Ｄに読出しデータを出力する。センスラッチアレイ６２のセンスララッチ回路とデータラッチ回路６３とはカラムスイッチ回路（ＣＳＷ）６４で接続可能にされる。カラムデコーダ（ＣＤＥＣ）６５はカラムアドレス信号をデコードして、カラムスイッチ回路６４によりデータラッチ回路６３に接続するセンスラッチ回路を選択制御する。モード制御回路（ＭＤＣ）６７は、アクセス制御信号を入力して、書込み、消去、読み出し等のメモリ動作を制御する。高電圧発生回路（ＶＰＧ）６６は書込み及び消去に必要な高電圧をチャージポンプ等により発生する。高電圧はメモリアレイ６０、ロウデコーダ６１、センスラッチアレイ６２などに供給される。
【００５０】
フラッシュメモリ４の動作電源は前記ｖｄｄ、ｖｓｓであり、スタンバイ時における基板バイアス電圧ｖｂｎ，ｖｂｐによる基板バイアスもフラッシュメモリ４の全体に対して行われる。
【００５１】
図４には図１のデータプロセッサ１を適用したデータ処理システム例えばノート型ＰＣのプロセッサボード３９の概略的な構成が例示される。プロセッサボード３９はプリント配線基板に種々の半導体集積回路チップや回路モジュールが実装されて構成される。このプロセッサボード３９に実装されたマイクロプロセッサ４０には、ノースブリッジ（Ｎｏｒｔｈ  Ｂｒｉｄｇｅ）と呼ばれるチップセット（ノースブリッジチップ）４１が接続され、このノースブリッジチップ４１にグラフィックチップ４２、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）等から成るメインメモリ４３、ＰＣＩ（ペリフェラル・コンポーネント・インターコネクト）バス４４が接続される。グラフィックチップ４２には図示を省略する液晶ディスプレイが接続される。ＰＣＩバス４４にはサウスブリッジ（Ｓｏｕｔｈ  Ｂｒｉｄｇｅ）と呼ばれるチップセット（サウスブリッジチップ）４５、モデムユニット４６、カードバスユニット４７等が接続される。サウスブリッジチップ４５はＩＤＥ（インテグレーテッド・デバイス・エレクトロニクス）ポート４８、ＩＳＡ（インダストリー・スタンダード・アーキテクチャ）バス（又はＬＰＣ（ロー・ピン・カウント）４９、ＵＳＢバス５０に接続される。前記ＩＤＥポートにはそれぞれ図示を省略するＣＤ−ＲＯＭ（コンパクト・ディスク−リード・オンリ・メモリ）やＨＤＤ（ハード・ディスク・ドライブ）等が接続される。ＩＳＡバス（又はＬＰＣ）４９にはＢＩＯＳチップ５１やサウンドユニット５２などが接続される。ＵＳＢバス５０には前記データプロセッサ１がメモリカード５３のブリッジ回路として接続される。ＵＳＢインタフェースコントローラ１６がＵＳＢバス５０に接続され、メモリカードインタフェースコントローラ１５がコネクタ５４を介してメモリカード５３に接続可能にされる。特に制限されないが、ＵＳＢインタフェースコントローラ１６及びＵＳＢバス５０はＵＳＢバージョン２．０規格に準拠する。
【００５２】
ノートＰＣには、メインメモリ４３の内容を保持したまま、システムクロック信号を停止し、液晶ディスプレイや内蔵ハードディスクなどの電源を切ることにより、消費電力を低減するサスペンドモード（ノートＰＣのスタンバイモード）が備わっている。
【００５３】
ノートＰＣがサスペンド状態になると、前記サウスブリッジチップ４５の動作クロック信号も停止され、これによって、ＵＳＢバス５０はデータ通信の起きない状態（ＵＳＢアイドル状態）で停止する。データプロセッサ１は、このアイドル状態に応答してスタンバイ状態とされる。
【００５４】
《スタンバイ・アクティブ遷移制御》
前記データプロセッサ１において、アイドル状態に応答するスタンバイ状態への遷移と、スタンバイ状態からアクティブ状態へ復帰する制御について説明する。
【００５５】
図５にはノートＰＣがサスペンド状態となり、その後サスペンド状態から復帰して動作を開始する場合のタイミングが例示される。ＵＳＢインタフェースコントローラ１６はＵＳＢバス５０の状態を検出してインタフェース動作を行う。ＵＳＢインタフェースコントローラ１６は、ＵＳＢアイドル状態を一定時間（Ｔｉ）以上検出しつづけると、内部信号であるサスペンド信号ＳＰＤをアサートする（時刻ｔ１）。システムコントローラ１３は、ＵＳＢインタフェースコントローラ１６からアサートされたサスペンド信号ＳＰＤを受け付けると、サスペンド割り込み要求信号ＩＲｓｔｂを割り込みコントローラ１０にアサートする（時刻ｔ２）。割り込みコントローラ１０は割り込み要求の優先度や割り込み競合状態を判定し他結果、そのサスペンド割り込み要求を受け付けると、割込信号ＩＲＱをＣＰＵ２にアサートする。ＣＰＵ２は処理中の命令実行を完了してから、その割り込み要求で指定される割り込みベクタから分岐先アドレスを取得し、ＣＰＵスタンバイ命令を実行する（時刻ｔ３）。これによってＣＰＵ２はスタンバイフラグ（図示せず）をセットし、スタンバイ信号ＳＴＢをシステムコントローラ１３にアサートする。システムコントローラ１３はクロック制御信号ＣＫＣをアサートしてクロック発生回路８によるクロック発生動作を停止すると同時に、電源制御信号ＰＷＣをアサートして、電源回路９に基板バイアスを引くよう要求する。これによって電源回路９は、図２で説明したようにｖｂｎ、ｖｂｐを図示の値に制御し、バックバイアスを引くことにより、内部回路のサブスレッショルドリーク電流を低減した低消費電力状態へ遷移する。
【００５６】
ノートＰＣがサスペンド状態から復帰し、再び動作を開始すると、ＵＳＢバス５０は、通信要求の状態とされる。データプロセッサ１はその通信要求状態に応答してアクティブ状態に遷移することが必要である。ＵＳＢインタフェースコントローラ１６においてＵＳＢバス５０の通信要求に応答してサスペンド信号ＳＰＤをネゲートする回路（ＵＳＢバス状態検出回路又は第１検出回路）１６Ａはデータプロセッサ１のスタンバイ状態においても基板バイアス電圧が印加されず、動作可能な状態に維持される。その他、スタンバイ状態においても基板バイアス電圧が印加されずに動作可能な状態に維持されるべき回路は、ネゲートされたサスペンド信号ＳＰＤを検出して電源回路９を制御する回路部分（第２検出回路回路）１３Ａとされる。前記電源回路９も当然基板バイアスされない。スタンバイ状態において基板バイアスされない回路１３Ａ，１６Ａ，９は纏めてレイアウトされることが望ましい。
【００５７】
前記ＵＳＢバス状態検出回路１６ＡがＵＳＢバス５０の通信要求状態を検知すると、前記サスペンド信号ＳＰＤがネゲートされる（時刻ｔ４）。これを受けてシステムコントローラ１３は、先ず、電源制御信号ＰＷＣをネゲートして、電源回路９による基板バイアスを停止させ、内部電圧ｖｄｄ、ｖｓｓ、ｖｂｐ、ｖｂｎを通常動作電圧に変化させる。電源回路９の内部でそれら電圧の安定化を監視し、安定化したところで、システムコントローラ１３はクロック制御信号ＣＫＣをネゲートして、クロック発生回路８にクロック信号φの発振動作を再開させる（時刻ｔ５）。発振安定化する所定期間（例えば数十μ秒）を経た後、システムコントローラ１３は割り込みコントローラ１０に割り込み要求信号ＩＲａｃｔをアサートして、割り込み信号ＩＲＱによりＣＰＵ２はスタンバイ状態からアクティブ状態への遷移を認識する。これにより、ＵＳＢバス５０からの通信要求を受けたＵＳＢインタフェースコントローラ１６はＣＰＵ２の制御の下でデータ通信が可能になり、ＤＭＡＣ３を介してＵＳＢバス５０からメモリカード５３へに書込み、或いはメモリカード５３からＵＳＢバス５０へのデータ読出しが可能にされる。
【００５８】
上記データプロセッサのスタンバイ・アクティブ遷移制御によれば、前記ＵＳＢバス５０の状態に応答してアクティブ状態とスタンバイ状態の制御を行うから、ＵＳＢバス５０のようなの汎用バスにメモリカード５３のような不揮発性ストレージデバイスを接続するブリッジ回路に最適であり、前記スタンバイ状態において内部クロック信号を停止し、且つクロッサブスレッショルドリーク電流を低減する方向に基板バイアス電圧を印加するから、スタンバイ状態における低消費電力を実現することができる。
【００５９】
また、前記ＣＰＵ２とフラッシュメモリ４は前記基板バイアス電圧の印加対象とされる。スタンバイ状態においてＣＰＵ２の動作が停止される以上、その制御プログラムを保有するフラッシュメモリ４も一緒に基板バイアス制御の対象に含めることが低消費電力上得策である。フラッシュメモリは記憶情報の書換え制御のために比較的論理規模の大きな周辺回路としてモード制御回路６７や高電圧発生回路６７を有し、その部分でのサブスレッショルドリーク電流を低減することが低消費電力上さらに有意義だからでもある。
【００６０】
前記ＵＳＢバス５０の状態を検出してスタンバイ状態からアクティブ状態への遷移を制御する回路１６Ａ，１３Ａと前記電源回路９はスタンバイ状態において前記基板バイアス電圧の印加が除外されるから、スタンバイ状態からアクティブ状態への遷移を自立的に制御することができる。
【００６１】
上記においては、スタンバイ状態において基板バイアス電圧を印加することによって、ＭＯＳトランジスタのサブスレッシューホールド電流の低減を行う方法に関して説明されたが、それに限定される物ではない。すなわち、ＭＯＳトランジスタのサブスレッシューホールド電流の低減は、図１４に示される様な方法であっても良い。この場合、内部回路１は内部電源配線ｉｖｄｄ及びｉｖｓｓの間に結合された複数のインバータと、内部電源配線ｉｖｄｄ及びｉｖｓｓと降圧電源配線ｖｄｄ及びｖｓｓとの間にそれぞれ結合されたパワースイッチ用Ｐチャネル型ＭＯＳトランジスタＭｐｓｗ１およびパワースイッチ用Ｎチャネル型ＭＯＳトランジスタＭｎｓｗ１とによって構成される。内部回路２は、図２の構成と同様であるため説明を省略する。パワースイッチ用Ｐチャネル型ＭＯＳトランジスタＭｐｓｗ１は、スタンバイ状態において、電源回路９から発生させる制御信号Ｖｃｐによって非動作状態に制御される。また、パワースイッチ用Ｎチャネル型ＭＯＳトランジスタＭｎｓｗ１も、スタンバイ状態において、電源回路９から発生させる制御信号Ｖｃｎによって非動作状態に制御される。その結果、スタンバイ状態において、内部回路１を構成する複数のインバータは内部降圧電源を供給されないので、内部回路１の複数のインバータを構成するＭＯＳトランジスタのサブスレッシューホールド電流は低減される。一方、アクティブ状態においては、パワースイッチ用Ｐチャネル型ＭＯＳトランジスタＭｐｓｗ１およびパワースイッチ用Ｎチャネル型ＭＯＳトランジスタＭｎｓｗ１は、電源回路９から発生させる制御信号Ｖｃｎによって動作状態に制御されるので、内部回路１を構成する複数のインバータは内部降圧電源を供給される。
【００６２】
《インタフェースの高速化と動作時の低消費電力》
図６には前記バスコントローラ７におけるデータバスブリッジ部分の詳細が例示される。
【００６３】
ＵＳＢバージョン２．０の規格ではデータ転送レートが毎秒４８０メガビットとされ、次世代のメモリーカードインタフェースではアクセス速度が毎秒１００〜２００メガビットとされ、これらのデバイス間でデータをブリッジする用途のデータプロセッサ１では、転送速度をどこまで引き上げられるかが一つの重要な課題となる。
【００６４】
そこで、周辺データバス３２Ｄを３２ビットとし、これに接続するＵＳＢインタフェースコントローラ１６、メモリーカードインタフェースコントローラ１５も並列データ入出力ビット数を３２ビットとした。さらに、ＤＭＡＣ３の並列データ入出力ビット数も３２ビットとし、内部データバス３１Ｄのバス幅も３２ビットとして、ＵＳＢインタフェースコントローラ１６とメモリーカードインタフェースコントローラ１５との間のＤＭＡ送を３２ビットで行えるようにした。
【００６５】
こうしたブリッジ用のデータプロセッサ１では、データ転送以外の処理は、それほど高速性が要求されない。ノート型ＰＣに適用されるような消費電力が重要となる分野では、１６ビットＣＰＵで十分な処理能力が出せるのに、わざわざ消費電力の大きな３２ビットＣＰＵを使う必要はない。そこで、データプロセッサ１のＣＰＵ２には、１６ビットで低消費電力なＣＰＵを採用した。１６ビットＣＰＵとはデータ処理単位が１６ビットの実行部若しくは演算部を有するＣＰＵでり、データの並列入出力ビット数は通常１６ビットである。
【００６６】
ＣＰＵ２の１６ビットのデータ入出力端子は内部データバスの下位１６ビットＩＤＢ［１５：０］に接続される。ここでは、アドレス信号はバイトアドレスとされ、ロングワードのバイトデータデータＤ０〜Ｄ３とアドレス下位２ビットとの対応は図７に示される対応とする。このとき、データサイズに応ずる内部データバス３１Ｄ上でのデータアライメントは図８に例示される。内部データバス３１Ｄの上位１６ビットＩＤＢ［３１：１５］は、ＤＭＡＣ３がロングワード（３２ビット）アクセスする時だけ使用され、ワード（１６ビット）、バイト（８ビット）アクセスの場合には、３２ビットバス３１Ｄが接続されたＤＭＡＣ３であっても、下位１６ビットのみを使用するようにした。要するに、内部データバス３１Ｄの信号線とアクセスデータのビット位置との対応はアクセスデータサイズに応じて可変とされる。可変とすることにより、内部データバス３１Ｄの下位側に接続されたＣＰＵ２が３２ビットのデータを２回に分けてアクセスする動作が可能にされる。
【００６７】
周辺バス３２Ｄは、図９に示すように、ワード、バイトアクセスであっても、対象となるアドレスによって、上位側のデータバスにもデータが出力されるようにする。要するに、周辺データバス３２Ｄの信号線とアクセスデータのビット位置との対応はアクセスデータサイズにかかわらず固定とされる。固定アライメントとすることにより、ＵＳＢインタフェースコントローラ１６及びメモリーカードインタフェースコントローラ１５のような周辺モジュールはデータ入出力におけるアライナを備えることを要せず、その設計が容易になる。
【００６８】
前記バスコントローラ７は上述のデータアライメントの異なる内部データバス３１と周辺データバス３２をブリッジさせるデータバスブリッジ部分として、図６に例示される第１ラッチ回路ＬＡＴ１乃至第４ラッチ回路ＬＡＴ４、セレクタＳＬ１、バスドライバＢＤ１、バスドライバＢＤ２、バスドライバＢＤ３ａ、バスドライバＢＤ３ｂ、及びバスドライバＢＤ４を有する。それらに対するラッチ制御、選択制御、駆動制御は、バス権を獲得しているアクセス主体の種別、アクセスデータサイズ、アクセス方向に従って、バスコントローラ７内部の図示を省略するバス制御ロジックで行われる。
【００６９】
図１０にはＤＭＡＣを使ってＵＳＢインタフェースコントローラ１６又はメモリーカードインタフェースコントローラ１５にロングワードライトアクセスする場合のバスブリッジ制御形態が例示される。図１１にはＤＭＡＣを使ってＵＳＢインタフェースコントローラ１６又はメモリーカードインタフェースコントローラ１５にロングワードリードアクセスする場合のバスブリッジ制御形態が例示される。ＤＭＡＣ３も、周辺モジュール（ＵＳＢインタフェースコントローラ１６、メモリーカードインタフェースコントローラ１５）も並列データ入出力ビット数は３２ビットであるから、ロングワードアクセスは、１回のバスサイクルで終了する。
【００７０】
図１０ンロングワードライトアクセス時は、上位側のデータ（Ｄ３，Ｄ２）はＩＤＢ［３１：１６］→ＳＬ１→ＬＡＴ１→ＢＤ１→ＰＤＢ［３１：１６］と転送され、下位側のデータ（Ｄ１，Ｄ０）はＩＤＢ［１５：０］→ＬＡＴ２→ＢＤ２→ＰＤＢ［１５：０］と転送され、周辺モジュールのデータレジスタへ書き込まれる。
【００７１】
図１１のロングワードリードアクセス時は、上位側のデータ（Ｄ３，Ｄ２）はＰＤＢ［３１：１６］→ＬＡＴ３→ＢＤ３ａ→ＩＤＢ［３１：１６］と転送され、下位側のデータ（Ｄ１，Ｄ０）はＰＤＢ［１５：０］→ＬＡＴ４→ＢＤ４→ＩＤＢ［１５：０］と転送され、ＤＭＡＣ３のデータレジスタに読み込まれる。
【００７２】
図１２にはＣＰＵ２からＵＳＢインタフェースコントローラ１６又はメモリーカードインタフェースコントローラ１５にロングワードデータをライトアクセスする場合のバスブリッジ制御形態が例示される。図１３にはＣＰＵ２がＵＳＢインタフェースコントローラ１６又はメモリーカードインタフェースコントローラ１５からロングワードデータをリードアクセスする場合のバスブリッジ制御形態が例示される。ＣＰＵ２の並列データ入出力ビット数は１６ビットしかないため、ロングワードアクセスは、２回のワードアクセスに分割される。
【００７３】
ライトアクセス時は、ＣＰＵ２の一回目のアクセスで、上位側データ（Ｄ３，Ｄ２）がＩＤＢ［１５：０］→ＳＤＬ１→ＬＡＴ１に転送され、一旦ラッチ回路ＬＡＴ１でデータを貯える。ＣＰＵの２回目のアクセスで、下位側データ（Ｄ１，Ｄ０）がＩＤＢ［１５：０］→ＬＡＴ２→ＤＢ２→ＰＤＢ［１５：０］へと転送され、これに並行して、既にラッチされている上位側データ（Ｄ３，Ｄ２）がＬＡＴ１→ＢＤ１→ＰＤＢ［３１：０］へと転送され、ＵＳＢインタフェースコントローラ１６又はメモリーカードインタフェースコントローラ１５のデータレジスタにデータＤ３〜Ｄ０が書き込まれる。
【００７４】
リードアクセス時は、ＣＰＵ２の１回目のアクセスで、上位側データ（Ｄ３，Ｄ２）がＰＤＢ［３１：１６］→ＬＡＴ３→ＢＤ３ｂ→ＩＤＢ［１５：０］へと転送され、１回目の読み出しが行われるのに並行して、下位側データ（Ｄ１，Ｄ０）がＰＤＢ［１５：０］→ＬＡＴ４へと転送され、一旦ラッチ回路ＬＡＴ４でデータを貯える。ＣＰＵ２の２回目のアクセスで、既にラッチされている下位側データ（Ｄ１，Ｄ０）がＬＡＴ４→ＢＤ４→ＩＤＢ［１５：０］へと転送され、２回目の読み出しで、データＤ３〜Ｄ０がＣＰＵ２に読み込まれる。
【００７５】
以上のバスブリッジ機構を採用することにより、ＵＳＢインタフェースコントローラ１６とメモリーカードインタフェースコントローラ１５間のデータ転送を３２ビットのデータバス３１Ｄ、３２Ｄで高速に行うことができ、また、ＵＳＢインタフェースコントローラ１６及びメモリーカードインタフェースコントローラ１５のレジスタに割り付けられた、各種フラグのポーリング、設定ビットの書き込みなどの制御処理は、１６ビットバスＩＤＢ［１５：０］で接続された１６ビットＣＰＵ２で処理するからアクティブ時のＣＰＵ２による電力消費も低減することができる。
【００７６】
データプロセッサ１をＵＳＢバス５０のような汎用バスとメモリカード５３のようなストレージデバイスとの間のブリッジ回路に採用することにより、スタンバイ時の低消費電力と、アクティブ時の高速データ転送並びに低消費電力化の双方を実現することができる。
【００７７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７８】
例えば、例えば汎用バスはＵＳＢバージョン２．０準拠のバスに限定されず、その他のバージョンのＵＳＢバス、ＩＳＡバスなど他の規格のバスであてよい。ストレージデバイスはメモリカードに限定されない。メモリカードもフラッシュメモリカードのような不揮発性メモリカードだけでなく、揮発性メモリカードであってもよい。或いはカード型ハードディスクドライブであってもよい。
【００７９】
バスブリッジの機構は汎用バスとストレージデバイスのブリッジ回路の限定されず、種々のブリッジ回路に適用可能である。
【００８０】
インタフェースコントローラ及びデータ転送コントローラの並列データ入出力ビット数とＣＰＵのビット数の関係は、３２ビットと１６ビットに限定されない。更に高速のデータ転送をサポートする場には、前者を６４ビット、後者を１６ビットとしたり、前者を１２８ビット、後者を３２ビットにしたりする選択も可能である。
【００８１】
不揮発性メモリはフラッシュメモリに限定されない。高誘電体メモリなどであってもよい。１個の不揮発性メモリセルに対する情報記憶は２値に限定されず、４値等の多値記憶であってもよい。
【００８２】
データプロセッサのオンチップモジュールは上記データプロセッサに限定されず、適宜変更可能である。上記データプロセッサ１は、オンボードでオンチップフラッシュメモリ４の書換えを可能にするものであり、例えば，書換えデータや書換え制御プログラムを入力すためにＳＣＩ１２を搭載しているが、それ以外のインタフェースを実装してもよい。更に、オンチップの論理を大規模化したシステムＬＳＩとして実現することも可能である。
【００８３】
また、内部バスに対するＣＰＵの接続は下位側に限定されず、上位側としてもよい。何れを採用するかは、アドレスに対するデータ配列がビッグエンディアンか、リトルエンディアンかに応じて決定することも可能である。
【００８４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるノート型ＰＣのブリッジ回路に適用した場合について説明したが、本発明はそれに限定されず、ＰＤＡ（パーソナル・データ・アシスタント）のような携帯端末、更にはその他のデータ処理システムに広く適用することができる。
【００８５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８６】
すなわち、ブリッジ回路用の半導体データ処理装置において待機時の低消費電力を実現することができる。
【００８７】
ブリッジ回路用の半導体データ処理装置においてインタフェース機能の高速化を保証しつつ動作時の低消費電力を実現することができる。
【００８８】
ブリッジ回路用等の半導体データ処理装置において待機時とインタフェース動作時の両面から低消費電力を実現することができる。
【図面の簡単な説明】
【図１】本発明の一例に係るデータプロセッサの一例を示すブロック図である。
【図２】電源回路からチップ内部への動作電源及び基板バイアス電圧の供給経路を例示する回路図である。
【図３】フラッシュメモリの詳細な一例を示すブロック図である。
【図４】図１のデータプロセッサを適用したデータ処理システム例えばノート型ＰＣのプロセッサボードの概略的な構成を例示するブロック図である。
【図５】ノートＰＣがサスペンド状態となり、その後サスペンド状態から復帰して動作を開始する動作を例示するタイミングチャートである。
【図６】バスコントローラにおけるデータバスブリッジ部分の詳細を例示するブロック図である。
【図７】ロングワードのバイトデータＤ０〜Ｄ３とアドレス下位２ビットとの対応を例示する説明図である。
【図８】データサイズに応ずる内部データバス上でのデータアライメントを例示する説明図である。
【図９】周辺データバスの信号線とアクセスデータのビット位置との対応をアクセスデータサイズにかかわらず固定とするデータアライメントの一例を示す説明図である。
【図１０】ＤＭＡＣを使ってＵＳＢインタフェースコントローラ又はメモリーカードインタフェースコントローラにロングワードライトアクセスする場合のバスブリッジ制御形態を例示する説明図である。
【図１１】ＤＭＡＣを使ってＵＳＢインタフェースコントローラ又はメモリーカードインタフェースコントローラにロングワードリードアクセスする場合のバスブリッジ制御形態を例示する説明図である。
【図１２】ＣＰＵからＵＳＢインタフェースコントローラ又はメモリーカードインタフェースコントローラにロングワードデータをライトアクセスする場合のバスブリッジ制御形態を例示する説明図である。
【図１３】ＣＰＵがＵＳＢインタフェースコントローラ又はメモリーカードインタフェースコントローラからロングワードデータをリードアクセスする場合のバスブリッジ制御形態を例示する説明図である。
【図１４】電源回路からチップ内部への動作電源及びパワースイッチトランジスタＭｐｓｗ１およびＭｎｓｗ１を利用する場合の内部回路１を例示する回路図である。
【符号の説明】
１  データプロセッサ
２  ＣＰＵ
３  ＤＭＡＣ
４  フラッシュメモリ
５  ＲＡＭ
７  バスコントローラ
８  クロック発生回路
９  電源回路
ｖｂｎ，ｖｂｐ  基板バイアス電圧
ｖｄｄ、ｖｓｓ  内部電源電圧
１０  割り込みコントローラ
１３  システムコントローラ
１５  メモリカードインタフェースコントローラ
１６  ＵＳＢインタフェースコントローラ
１３Ａ，１６Ａ  汎用バスの状態を検出してスタンバイ状態からアクティブ状態への遷移を制御する回路
３１  内部バス
３１Ｄ  ３２ビット内部データバス
３２  周辺バス
３２Ｄ  ３２ビット周辺データバス
３３  周辺バス
３３Ｄ  １６ビット周辺データバス
ＩＲｓｔｂ  スタンバイ状態への割込み要求信号
ＩＲａｃｔ  アクティブ状態への割込み要求信号
ＩＲＱ  割り込み信号
ＳＰＤ  サスペンド信号
ＳＴＢ  スタンバイ信号
ＰＷＣ  電源制御信号
ＣＫＣ  クロック制御信号
５０  ＵＳＢバス
５３  メモリカード
【図１】
2004171445.tif 000003
【図２】
2004171445.tif 000004
【図３】
2004171445.tif 000005
【図４】
2004171445.tif 000006
【図５】
2004171445.tif 000007
【図６】
2004171445.tif 000008
【図７】
2004171445.tif 000009
【図８】
2004171445.tif 000010
【図９】
2004171445.tif 000011
【図１０】
2004171445.tif 000012
【図１１】
2004171445.tif 000013
【図１２】
2004171445.tif 000014
【図１３】
2004171445.tif 000015
【図１４】
2004171445.tif 000016