(57)【要約】【課題】信頼性が高い、あるいはポリサイドゲートの抵抗率が低い絶縁ゲート型半導体素子や、その製造方法を提供することである。【解決手段】半導体基板１０上にゲート絶縁膜３１が形成され、その上にはポリシリコン膜２１１が形成される。前記ポリシリコン膜２１１、露出しているゲート絶縁膜３１がシリコン窒化膜で被覆され、シリコン窒化膜にポリサイド構造形成用の開口が設けられた上、チタン等の高融点金属が堆積され、高融点金属がポリシリコン膜２１１と反応してシリサイド膜２１２が形成される。この結果、ポリシリコン膜２１１及びシリサイド膜２１２がポリサイド構造をもつゲート電極２１を形成し、ポリシリコン膜２１１の側面等はシリコン窒化膜で被覆される。シリサイド膜２１２の上面は、シリサイド膜２１２の組成や膜質が変化しないような低温で堆積された層間絶縁膜３２で被覆される。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ゲート領域をなす半導体基板と、当該ゲート領域上に形成されるゲート絶縁膜と、当該ゲート絶縁膜上に形成されるシリコン膜及び当該シリコン膜上に形成されるシリサイド膜からなるゲート電極と、より構成される絶縁ゲート型半導体素子の製造方法であって、
前記半導体基板、前記ゲート絶縁膜、及び前記ゲート絶縁膜のうち前記ゲート電極に接する部分を被覆する前記シリコン膜を用意する工程と、
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を設ける工程と、
前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成する工程と、
前記金属膜と前記シリコン膜とを反応させて前記シリサイド膜を形成することにより、前記ゲート電極を形成する工程と、
を含むことを特徴とする絶縁ゲート型半導体素子の製造方法。
【請求項２】
前記シリサイド膜の抵抗率が実質的に上昇しないレベルのエネルギーを用いて第３の絶縁膜を堆積することにより、前記シリサイド膜を被覆する工程を更に含む、
ことを特徴とする請求項１に記載の絶縁ゲート型半導体素子の製造方法。
【請求項３】
テトラエチルオルソシリケートを原料ガスとして４００℃以下の温度で第３の絶縁膜を堆積することにより、前記シリサイド膜を被覆する工程を更に含む、
ことを特徴とする請求項１に記載の絶縁ゲート型半導体素子の製造方法。
【請求項４】
前記第３の絶縁膜を形成する前に、前記第２の絶縁膜に、前記第３の絶縁膜の堆積に用いるエネルギーより高いエネルギーを用いて熱処理を施す工程を更に含む、
ことを特徴とする請求項２又は３に記載の絶縁ゲート型半導体素子の製造方法。
【請求項５】
前記金属膜は、高融点金属から構成される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の絶縁ゲート型半導体素子の製造方法。
【請求項６】
ゲート領域をなす半導体基板と、当該ゲート領域上に形成されるゲート絶縁膜と、当該ゲート絶縁膜上に形成されるシリコン膜及び当該シリコン膜上に形成されるシリサイド膜からなるゲート電極と、より構成される絶縁ゲート型半導体素子であって、
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆しており、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を有する第２の絶縁膜を備えており、
前記シリサイド膜は、前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成して、当該金属膜と前記シリコン膜とを反応させることにより形成されたものである、
ことを特徴とする絶縁ゲート型半導体素子。
【請求項７】
前記シリサイド膜の抵抗率が実質的に上昇しないレベルのエネルギーを用いて、前記シリサイド膜を被覆するように堆積された第３の絶縁膜を更に備える、
ことを特徴とする請求項６に記載の絶縁ゲート型半導体素子。
【請求項８】
テトラエチルオルソシリケートを原料ガスとして４００℃以下の温度で、前記シリサイド膜を被覆するように堆積された第３の絶縁膜を更に備える、
ことを特徴とする請求項６に記載の絶縁ゲート型半導体素子。
【請求項９】
前記第２の絶縁膜には、前記第３の絶縁膜を形成する前に、前記第３の絶縁膜の堆積に用いるエネルギーより高いエネルギーを用いた熱処理が施されている、
ことを特徴とする請求項７又は８に記載の絶縁ゲート型半導体素子。
【請求項１０】
前記金属膜は、高融点金属から構成される、
ことを特徴とする請求項６乃至９のいずれか１項に記載の絶縁ゲート型半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲート型半導体素子のゲートは、多結晶シリコンや金属により形成される。多結晶シリコンを用いてゲートを形成する手法は、金属を用いてゲートを形成する手法に比べて、絶縁ゲート型半導体素子の実効チャネル長のコントロールをより正確に行える、等の利点を持つ。近時はこのような利点が着目されて、絶縁ゲート型半導体素子を製造する場合は、多結晶シリコンを用いてゲートを形成するのが一般的となっている。
【０００３】
その反面、多結晶シリコンからなるゲート（シリコンゲート）には、金属からなるゲートと比較して、抵抗率が大きい、等の改善すべき点がある。そこで、シリコンゲートの利点を活かしつつゲート抵抗率を小さくするための技術として、シリコンゲートを構成するポリシリコン膜に、シリサイド膜を積層する、といった技術が考えられている（例えば、特許文献１参照）。ポリシリコン膜とシリサイド膜との積層構造は、ポリサイド構造と呼ばれている。
【０００４】
【特許文献１】
特開平５−７５０４５号公報
【０００５】
従来、ポリサイド構造を有するゲート（ポリサイドゲート）を備えたＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型半導体素子の一種）は、例えば、以下図６（ａ）〜図７（ｊ）を参照して説明するような手順で製造されていた。
【０００６】
すなわち、まず、ｎ型半導体からなる半導体基板５０の下面にｎ型不純物を拡散して、図６（ａ）に示すように、ドレインのｎ＋型領域５２を形成する。次に、半導体基板５０の上面に酸化処理等を施して、図６（ｂ）に示すように、ゲート絶縁膜５３を形成する。続いて、ゲート絶縁膜５３上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等により、図６（ｃ）に示すようにポリシリコン膜５４を形成したうえで、このポリシリコン膜５４をエッチングして開口５５を設ける。
【０００７】
次に、ポリシリコン膜５４をセルフアラインマスクとして、ｐ型不純物を半導体基板５０の上面に拡散し、図６（ｄ）に示すように、ｐ型の半導体領域からなるベース領域５６を形成する。続いて、このポリシリコン膜５４をセルフアラインマスクとして用い、ｎ型不純物をベース領域５６に拡散し、図６（ｅ）に示すように、ｎ＋型の半導体領域からなるソース領域５７を形成する。半導体基板５０のうち、ベース領域５６、ソース領域５７及びドレインのｎ＋型領域５２を除いた部分が、ドレイン領域５１をなす。
【０００８】
次に、半導体基板５０の上面上に、ＣＶＤ等によって、図６（ｆ）に示すように、シリコン酸化膜５８を形成する。次に、シリコン酸化膜５８をエッチバックして、図７（ｇ）に示すように、ポリシリコン膜５４の側面にサイドウォール５９を形成する。次に、半導体基板５０の上面にスパッタリング等によって、図７（ｈ）に示すように、金属膜６０を形成する。次に、金属膜６０とポリシリコン膜５４とを熱処理等により化学反応させ、図７（ｉ）に示すように、シリサイド膜６１を形成する。次に、熱処理時に形成される金属酸化膜等を、エッチングにより除去し、ポリシリコン膜５４とシリサイド膜６１とからなるゲート電極を形成する。次に、半導体基板５０の上面上に、ＣＶＤ等により、図７（ｊ）に示すように、シリサイド膜６１の表面を被覆するシリコン酸化膜６２を形成する。なお、サイドウォール５９はシリコン酸化膜からなるので、シリコン酸化膜６２の一部となる。
【０００９】
【発明が解決しようとする課題】
シリサイド膜を被覆するシリコン酸化膜は、電気的・物性的な特性が安定していないと、絶縁破壊等を起こしやすい。このため、従来の製造過程では、シリサイド膜を被覆するシリコン酸化膜の絶縁破壊等を起こしにくくするため、例えば９５０℃程度の熱処理を施して、シリコン酸化膜の特性を安定させていた。
【００１０】
しかし、一般にシリサイド膜は、形成されたあと加熱されて一定の高温になると、化学量論的組成や膜質が変化して抵抗率が大きくなる。
このため、上述の製造過程では、シリサイド膜を被覆するシリコン酸化膜の特性を安定させるための上述の熱処理の結果、シリサイド膜の抵抗率が大きくなり、完成した絶縁ゲート型半導体素子は、ゲートの抵抗率が高い、損失の大きな素子となってしまっていた。
【００１１】
一方、シリサイド膜の抵抗率を低く保つためにこの熱処理を行わないようにすると、シリサイド膜を被覆するシリコン酸化膜は絶縁破壊を起こしやすい状態のままとなるので、信頼性の高い絶縁ゲート型半導体素子を得ることが困難である。
【００１２】
本発明は、上記実状に鑑みてなされたもので、抵抗率が低いポリサイドゲートを備えている絶縁ゲート型半導体素子およびその製造方法を提供することを目的とする。
また、本発明は信頼性が高い絶縁ゲート型半導体素子およびその製造方法を提供することを他の目的とする。
【００１３】
【課題を解決するための手段】
前記の課題を解決するため、本発明の第１の観点に係る絶縁ゲート型半導体素子の製造方法は、
ゲート領域をなす半導体基板と、当該ゲート領域上に形成されるゲート絶縁膜と、当該ゲート絶縁膜上に形成されるシリコン膜及び当該シリコン膜上に形成されるシリサイド膜からなるゲート電極と、より構成される絶縁ゲート型半導体素子の製造方法であって、
前記半導体基板、前記ゲート絶縁膜、及び前記ゲート絶縁膜のうち前記ゲート電極に接する部分を被覆する前記シリコン膜を用意する工程と、
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を設ける工程と、
前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成する工程と、
前記金属膜と前記シリコン膜とを反応させて前記シリサイド膜を形成することにより、前記ゲート電極を形成する工程と、
を含むことを特徴とする。
【００１４】
このような製造方法で製造された絶縁ゲート型半導体素子は、ゲート電極のシリコン膜のうち、ゲート絶縁膜やシリサイド膜に接しない部分が、第２の絶縁膜で絶縁される。
第２の絶縁膜は、シリサイド膜が形成される前に形成されるので、任意の手法を用いて、シリサイド膜の抵抗率に影響を与えることなく形成できる。このため、ゲート電極の抵抗率が低く保たれる。
また、このような製造方法では、第２の絶縁膜の特性の選択の自由度が高くなるので、ゲート電極について十分良好な絶縁性が確保できる。従って、このような製造方法で製造された絶縁ゲート型半導体素子は、信頼性を高く保てる。
【００１５】
前記絶縁ゲート型半導体素子の製造方法は、前記シリサイド膜の抵抗率が実質的に上昇しないレベルのエネルギーを用いて第３の絶縁膜を堆積することにより、前記シリサイド膜を被覆する工程を更に含んでいてもよい。
あるいは、前記絶縁ゲート型半導体素子の製造方法は、テトラエチルオルソシリケートを原料ガスとして４００℃以下の温度で第３の絶縁膜を堆積することにより、前記シリサイド膜を被覆する工程を更に含んでいてもよい。
これらの工程では、シリサイド膜の抵抗率が実質的に上昇させることなく第３の絶縁膜が堆積されるので、ゲート電極の抵抗率を低く保ちながらゲート電極を保護することができる。
【００１６】
前記絶縁ゲート型半導体素子の製造方法では、第２の絶縁膜は、第３の絶縁膜が形成される前に形成されるので、前記第３の絶縁膜を形成する前に、前記第２の絶縁膜に、前記第３の絶縁膜の堆積に用いるエネルギーより高いエネルギーを用いて熱処理を施す工程を更に含んでいてもよい。
【００１７】
なお、前記金属膜は、例えば、高融点金属から構成される。高融点金属は、例えば、チタン、モリブデン、タングステン等である。
【００１８】
また、本発明の第２の観点に係る絶縁ゲート型半導体素子は、
ゲート領域をなす半導体基板と、当該ゲート領域上に形成されるゲート絶縁膜と、当該ゲート絶縁膜上に形成されるシリコン膜及び当該シリコン膜上に形成されるシリサイド膜からなるゲート電極と、より構成される絶縁ゲート型半導体素子であって、
前記シリコン膜、及び、前記ゲート絶縁膜のうち前記シリコン膜に被覆されていない部分を被覆しており、前記シリコン膜のうち前記ゲート電極となる部分を露出させるための開口部を有する第２の絶縁膜を備えており、
前記シリサイド膜は、前記シリコン膜のうち前記開口部を介して露出している部分を被覆する金属膜を形成して、当該金属膜と前記シリコン膜とを反応させることにより形成されたものである、
ことを特徴とする。
【００１９】
このような絶縁ゲート型半導体素子においては、ゲート電極のシリコン膜のうち、ゲート絶縁膜やシリサイド膜に接しない部分が、第２の絶縁膜で絶縁される。
第２の絶縁膜は、シリサイド膜が形成される前に形成されたものであるので、任意の手法を用いて、シリサイド膜の抵抗率に影響を与えることなく形成される。このため、ゲート電極の抵抗率が低く保たれる。
また、シリサイド膜が形成される前に形成される第２の絶縁膜は、特性の選択の自由度が高いので、ゲート電極について十分良好な絶縁性が確保できる。従って、このような絶縁ゲート型半導体素子は、信頼性を高く保てる。
【００２０】
前記絶縁ゲート型半導体素子は、前記シリサイド膜の抵抗率が実質的に上昇しないレベルのエネルギーを用いて、前記シリサイド膜を被覆するように堆積された第３の絶縁膜を更に備えていてもよい。
あるいは、前記絶縁ゲート型半導体素子は、テトラエチルオルソシリケートを原料ガスとして４００℃以下の温度で、前記シリサイド膜を被覆するように堆積された第３の絶縁膜を更に備えていてもよい。
第３の絶縁膜は、シリサイド膜の抵抗率が実質的に上昇させることなく堆積されるので、このような絶縁ゲート型半導体素子のゲート電極は、抵抗率を低く保ちながら、第３の絶縁膜により保護される。
【００２１】
第２の絶縁膜は、第３の絶縁膜が形成される前に形成されるので、前記第２の絶縁膜には、前記第３の絶縁膜を形成する前に、前記第３の絶縁膜の堆積に用いるエネルギーより高いエネルギーを用いた熱処理が施されていてもよい。
また、前記金属膜は、例えば高融点金属から構成されていればよい。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態に係る絶縁ゲート型半導体素子およびその製造方法について、二重拡散構造を有する絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴ：Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を例とし、図面を参照して詳細に説明する。
【００２３】
このＭＩＳＦＥＴは、図１に断面を示すように、半導体基板１０と、ゲート絶縁膜３１と、層間絶縁膜３２と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３とから構成されている。
【００２４】
半導体基板１０は、ベース領域１２と、ソース領域１３と、ドレイン領域１１とを備えている。
半導体基板１０は、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物を含んだｎ型の半導体からなる。半導体基板１０のうち、ベース領域１２と、ソース領域１３とを除いた部分が、ドレイン領域１１を構成している。
【００２５】
ベース領域１２は、半導体基板１０の上面にボロン（Ｂ）、ガリウム（Ｇａ）等のｐ型不純物を拡散して形成された、ｐ型の半導体領域から構成されている。
【００２６】
ソース領域１３は、ベース領域１２にｎ型不純物を拡散して形成された、ｎ型不純物の不純物濃度が半導体基板１０の当初の不純物濃度より高いｎ＋型の半導体領域から構成されている。
【００２７】
なお、ドレイン領域１１のうち半導体基板１０の下面の表面領域にも、ｎ型不純物を拡散して形成された、ドレインのｎ＋型領域１４が形成されている。
【００２８】
ゲート電極２１は、導電性の多結晶シリコン膜（ポリシリコン膜）２１１と、シリサイド膜２１２とから構成されているポリサイド構造を備えている。
このうち、ポリシリコン膜２１１は、後述するゲート絶縁膜３１上に形成されている。一方、シリサイド膜２１２は、例えば、チタンとシリコンとの化合物からなり、ポリシリコン膜２１１に形成されている。
【００２９】
このようにポリシリコン膜２１１とシリサイド膜２１２とから構成されているポリサイド構造のゲート電極２１と、後述のゲート絶縁膜３１とがこのＭＩＳＦＥＴの絶縁型のゲートを構成している。
【００３０】
ソース電極２２は、アルミニウム、銅等の導体から構成されており、ゲート絶縁膜３１の後述する開口３３と、層間絶縁膜３２の後述する開口３４とを介して、ベース領域１２とソース領域１３とに接続されている。
【００３１】
ドレイン電極２３は、アルミニウム、銅等の導体から構成されており、ドレインのｎ＋型領域１４上（半導体基板１０の下面上）に形成されていて、ドレインのｎ＋型領域１４に接続されている。
【００３２】
ゲート絶縁膜３１は、シリコン酸化膜等から構成されており、半導体基板１０の上面の、２つのソース領域１３（及びベース領域１２）を挟む表面部分に形成されている。
【００３３】
層間絶縁膜３２は、シリコン窒化膜やシリコン酸化膜等から構成されており、ゲート電極２１と後述するソース電極２２とを絶縁するように形成されている。
この実施の形態では、この層間絶縁膜３２のうち、ゲート電極２１の表面の縁端から側面にかけてを被覆している部分は、例えばシリコン窒化膜から構成されており、ゲート電極２１の絶縁のみならず、後述するこのＭＩＳＦＥＴの製造の過程において、ポリシリコン膜２１１の形状に合わせてシリサイド膜２１２を成形するための型枠の役割をも果たしている。
【００３４】
一方、層間絶縁膜３２のうち、シリサイド膜２１２の表面を被覆している部分は、シリコン酸化膜等から構成されている。この部分は、シリサイド膜２１２が形成された後にこのシリサイド膜２１２に積層され、ゲート電極２１を密封する層間絶縁膜３２の蓋の役割を果たす。
【００３５】
層間絶縁膜３２を構成するシリコン酸化膜は、シリサイド膜２１２の化学量論的組成（ストイキオメトリ）を実質的に変化させないようなレベルのエネルギーを利用する気相成長等により形成される。
この結果、シリサイド膜２１２は、シリサイド膜２１２が形成された当初の化学量論的組成や膜質を維持し、従って、形成された当初の抵抗率を維持している状態にある。
【００３６】
なお、図示するように、ベース領域１２とソース領域１３とがソース電極２２と接続できるように、ゲート絶縁膜３１と層間絶縁膜３２とには、それぞれ、開口３３と開口３４とが設けられている。
【００３７】
このＭＩＳＦＥＴのゲートに、所定のスレッショルド電圧に達するゲート電圧が印加されると、ゲート絶縁膜３１の直下のベース領域１２やドレイン領域１１にはｎチャネルが形成される。この結果、ゲート電圧に応じたドレイン電流が、ソース電極２２から、ソース領域１３、ｎチャネル及びドレイン領域１１を順に経て、ドレイン電極２３へと流れる。
【００３８】
次に、このＭＩＳＦＥＴを製造する手順について、図１、図２（ａ）〜図５（ｌ）を参照して詳細に説明する。なお、以下に説明する手順は一例であり、同様の結果が得られるのであれば、いかなる手順であってもよい。
【００３９】
まず、図２（ａ）に示すように、ｎ型の半導体からなる半導体基板１０の下面にｎ型の不純物を拡散して、半導体基板１０よりもｎ型不純物の濃度の高いドレインのｎ＋型領域１４を形成する。
【００４０】
次に、この半導体基板１０の上面上に熱酸化を施し、図２（ｂ）に示すように、シリコン酸化膜４０を形成する。このシリコン酸化膜４０が、後にゲート絶縁膜３１を形成する。
【００４１】
続いて、シリコン酸化膜４０上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）等によって、図２（ｃ）に示すように、ポリシリコン膜２１１を形成したうえで、このポリシリコン膜２１１をエッチングして開口４１を形成する。
【００４２】
次に、ポリシリコン膜２１１をセルフアラインマスクとして、ｐ型不純物をドレイン領域１１に添加したうえで拡散させて、図３（ｄ）に示すように、ベース領域１２を形成する。
【００４３】
引き続きポリシリコン膜２１１をセルフアラインマスクとして、ｎ型の不純物をｐ型のベース領域１２に添加したうえで拡散させて、図３（ｅ）に示すように、ｎ型のドリフト領域よりも不純物濃度の高いｎ＋型のソース領域１３を形成する。
【００４４】
次に、この半導体基板１０の一面上に、ＣＶＤ等によって、図３（ｆ）に示すように、シリコン酸化膜４０とポリシリコン膜２１１とを被覆するようなシリコン窒化膜４２を形成する。続いて、このシリコン窒化膜４２の電気的・物性的な特性を安定化させるため、このシリコン窒化膜４２に、９５０℃程度でのリフロー処理（熱処理）を施す。シリコン窒化膜４２は、上述した層間絶縁膜３２のうち、ゲート電極２１の表面縁端から側面にかけてを被覆する部分となる。
【００４５】
リフロー処理に続いて、シリコン窒化膜４２をエッチングして、図４（ｇ）に示すように、シリサイド膜２１２を形成したい部分のポリシリコン膜２１１が露出するような開口４３を設ける。
【００４６】
次に、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等によって、例えばチタンなどの高融点金属を堆積することにより、図４（ｈ）に示すように、シリコン窒化膜４２と開口４３とを被覆するような金属膜４４を形成する。
【００４７】
次に、金属膜４４を加熱して例えば８００℃程度とすることにより、金属膜４４とポリシリコン膜２１１とを化学的に反応させ、図４（ｉ）に示すように、シリサイド膜２１２を形成する。そして、シリコン窒化膜４２上に残存する金属膜４４（図示せず）や、化学反応によってシリコン窒化膜４２上に形成される金属窒化膜（図示せず）をエッチングし、ポリシリコン膜２１１とシリサイド膜２１２とから構成されるゲート電極２１の形状を形成する。
【００４８】
次に、図５（ｊ）に示すように、シリコン酸化膜４５を、シリコン窒化膜４２とシリサイド膜２１２とを被覆するように常圧ＣＶＤ等により形成する。シリコン酸化膜４５は、上述の層間絶縁膜３２のうちの、シリサイド膜２１２を被覆する部分となる。
【００４９】
シリコン酸化膜４５の原料ガスとして、例えばＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）を用いると、４００℃以下の温度でシリコン酸化膜４５を形成することができる。このような範囲の温度では、シリサイド膜２１２の化学量論的組成や膜質は実質的に変化しない。
【００５０】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）等によって、図５（ｋ）に示すように、シリコン酸化膜４５の表面を平坦化する。続いて、シリコン酸化膜４５、シリコン酸化膜４２に、エッチング等によって、図５（ｌ）に示すように、開口３４を設ける。さらに、シリコン窒化膜４２とシリコン酸化膜４０とをエッチングして、図５（ｌ）に示すように、開口３３を設ける。
この結果、ゲート電極２１と対向するゲート絶縁膜３１が成形され、またゲート電極２１を被覆する層間絶縁膜３２が成形される。
【００５１】
続いて、半導体基板１０の一面上に、ＰＶＤ等によって、開口３３を介してベース領域１２およびソース領域１３に接続されるようなソース電極２２を形成する。また、半導体基板１０の他面上に、ＰＶＤ等によって、ドレインのｎ＋型領域１４に接続されるドレイン電極２３を形成する。
以上の工程を経て、本実施の形態のＭＩＳＦＥＴが形成される。
【００５２】
以上説明したように、上述の製造工程では、シリサイド膜２１２の化学量論的組成や膜質が実質的に変化しないような条件下でシリコン酸化膜４５をシリサイド膜２１２上に形成している。このため、シリサイド膜２１２の化学量論的組成は、シリサイド膜２１２が形成された当初の化学量論的組成及び膜質を保ち、従って、シリサイド膜２１２が形成された当初の抵抗率を維持している状態にある。
【００５３】
一般にシリサイド膜は、形成されたあと加熱されて一定の高温になると、化学量論的組成や膜質が変化して抵抗率が大きくなる。しかし、本実施の形態では、シリサイド膜２１２は、形成された当初の化学量論的組成や膜質を維持しているため、抵抗率も、シリサイド膜２１２が形成された当初の値を維持している。このため、本実施の形態におけるシリサイド膜２１２は、従来の技術で製造されたシリサイド膜より抵抗率が小さい。従って、本実施の形態では、従来より抵抗率が低いポリサイドゲートを備えたＭＩＳＦＥＴを形成することができる。
【００５４】
なお、以上説明した手順で製造したＭＩＳＦＥＴでは、ゲート電極２１を被覆するシリコン酸化膜４５は、従来の手法においては施されていた９５０℃程度の熱処理を経ていないため、絶縁破壊を起こしやすい膜質を有している。しかし、ゲート電極２１の側面は、緻密で良好な膜質を持つシリコン窒化膜４２によって被覆されているので、ゲート−ソース間の漏洩電流等の発生を抑えるに十分な絶縁性は確保されている。従って、本実施の形態のＭＩＳＦＥＴは、信頼性も良好である。
【００５５】
なお、本発明は、上記実施の形態に限られず、種々の変形および応用が可能である。例えば、上記実施の形態では、ｎ型半導体からなる半導体基板１０を用いて、ｎチャネルＭＩＳＦＥＴを形成した。しかし、これに限らず、ｐ型半導体からなる半導体基板１０を用い、ソース及びドレインがｐ型、ベースがｎ型のｐチャネルＭＩＳＦＥＴを形成してもよい。
【００５６】
また、上記実施の形態では、ＴＥＯＳを用いた常圧ＣＶＤによりシリサイド膜の表面を被覆する絶縁膜としてシリコン酸化膜４５を形成する一例を説明した。しかし、シリサイド膜２１２の抵抗率が実質的に変わってしまわないレベルの熱エネルギーを利用するならば、絶縁膜の種類、原料ガスの種類等はいかなるものであっても差し支えない。また、シリサイド膜２１２の抵抗率が実質的に変わってしまわないレベルのエネルギーを利用するのであれば、例えばプラズマＣＶＤ等の手法を用いてもよい。
【００５７】
あるいは、シリサイド膜２１２の金属元素はチタンを例にしたが、これに限定されず、モリブデン、タングステン等の耐熱性のある高融点金属でもよい。
【００５８】
さらには、上記実施の形態の絶縁ゲート型半導体素子は、ＭＩＳＦＥＴに限定されず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等、ポリサイド構造を有するゲートを備える他の任意の絶縁ゲート型半導体素子であってもよい。
【００５９】
また、本実施の形態のＭＩＳＦＥＴは必ずしも二重拡散構造を有する必要はない。従って、例えば、図２〜図５を参照して上述した製造過程において、半導体基板１０をｐ型の半導体からなるものとし、ベース領域１２、ドレインのｎ＋型領域１４及びドレイン電極２３の形成を省き、ソース電極２２に代えて、１個のゲート絶縁膜３１の両端に接する２個のソース領域１３に個別に接続される２個の電極を形成して、その一方をソース電極、他方をドレイン電極としてもよい。こうすることにより、二重拡散構造を有しない、本発明の実施の形態のｎチャネルＭＩＳＦＥＴが構成される。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、抵抗率が低いポリサイドゲートを備えた絶縁ゲート型半導体素子およびその製造方法を提供することができる。
また、本発明によれば、信頼性が高い絶縁ゲート型半導体素子およびその製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるＭＩＳＦＥＴの断面構成を示す図である。
【図２】図１に示すＭＩＳＦＥＴの製造過程を説明する図である。
【図３】図２が示すＭＩＳＦＥＴの製造過程の続きを説明する図である。
【図４】図３が示すＭＩＳＦＥＴの製造過程の続きを説明する図である。
【図５】図４が示すＭＩＳＦＥＴの製造過程の続きを説明する図である。
【図６】従来のＭＩＳＦＥＴの製造過程の一例の前半を示す図である。
【図７】従来のＭＩＳＦＥＴの製造過程の一例の後半を示す図である。
【符号の説明】
１０　半導体基板
１１　ドレイン領域
１２　ベース領域
１３　ソース領域
１４　ドレインのｎ＋型領域
２１　ゲート電極
２２　ソース電極
２３　ドレイン電極
３１　ゲート絶縁膜
３２　層間絶縁膜
３３、３４　開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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