(57)【要約】【課題】イオン注入により生成させる反転層を消滅させ、これにより増速拡散を防止して製造することができるＭＯＳ型電界効果トランジスタなどを有する半導体装置の製造方法を提供する。【解決手段】半導体領域１０上に絶縁膜２０を介して導電層３０を形成し、導電層３０をマスクとして全面に導電性不純物ＤＰ１＋  を導入するイオン注入を行う。次に、半導体領域１０と導電層３０にそれぞれ電極（４０，４１）を接続し、電極間を短絡あるいは電極間に所定の電圧を印加することにより、あるいは、半導体領域に電極を接続し、かつ、導電層に導電性を有する液体を接触させ、電極と導電性を有する液体間を短絡あるいは電極と導電性を有する液体間に所定の電圧を印加することなどにより、イオン注入工程において導電層３０に蓄積した電荷（ｐ）を除電する。次に、導電性不純物の活性化のための熱処理を行う。【選択図】    図３
2004247666.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上に絶縁膜を介して導電層を形成する工程と、
前記導電層をマスクとして全面に導電性不純物を導入するイオン注入工程と、
前記イオン注入工程において前記導電層に蓄積した電荷を除電する工程と、
前記導電性不純物の活性化のための熱処理工程と
を有する半導体装置の製造方法。
【請求項２】
前記導電層に蓄積した電荷を除電する工程においては、前記半導体領域と前記導電層にそれぞれ電極を接続し、前記電極間を短絡あるいは前記電極間に所定の電圧を印加して、前記導電層に蓄積した電荷を除電する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電層に蓄積した電荷を除電する工程においては、前記半導体領域に電極を接続し、かつ、前記導電層に導電性を有する液体を接触させ、前記電極と前記導電性を有する液体間を短絡あるいは前記電極と前記導電性を有する液体間に所定の電圧を印加して、前記導電層に蓄積した電荷を除電する
請求項１に記載の半導体装置の製造方法。
【請求項４】
チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層にゲート電極を形成する工程と、
前記ゲート電極をマスクとして全面に第２導電型の導電性不純物を導入する第１のイオン注入工程と、
前記ゲート電極の両側部にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極およびサイドウォール絶縁膜をマスクとして全面に第２導電型の導電性不純物を導入する第２のイオン注入工程と、
少なくとも前記第２のイオン注入工程において前記導電層に蓄積した電荷を除電する工程と、
少なくとも前記第２のイオン注入工程で導入された前記導電性不純物の活性化のための熱処理工程と
を有する半導体装置の製造方法。
【請求項５】
前記第１のイオン注入工程と、前記サイドウォール絶縁膜を形成する工程の前に、前記第１のイオン注入工程において前記導電層に蓄積した電荷を除電する工程と、前記第１のイオン注入工程で導入された前記導電性不純物の活性化のための熱処理工程をさらに有する
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にＭＯＳ型電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、バイポーラトランジスタと金属−酸化膜−半導体積層電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に大別される。
ＭＯＳＦＥＴは、トランジスタのチャネルの導電型により、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとに分類され、今日における代表的な半導体素子として広く使用され、大規模集積化が進められてきている。例えばｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを有するＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  ＭＯＳＦＥＴ）は消費電力の低減に効果があり、広く用いられている。
【０００３】
上記のＭＯＳＦＥＴは、半導体装置の微細化に伴う短チャネル効果の抑制などの目的で、ソースドレイン領域にエクステンション領域が設けられた構造が用いられるようになってきた。エクステンション領域とは、浅く形成された高濃度の不純物領域である。
【０００４】
図８（ａ）はｎチャネル型ＭＯＳＦＥＴの構造を示す断面図である。
ｐ型半導体基板１０の活性領域（チャネル形成領域）上に酸化シリコンからなるゲート絶縁膜２０が形成され、ポリシリコンからなるゲート電極３０が形成されている。ゲート３０電極の両側部にサイドウォール絶縁膜２１が形成されている。
ゲート３０電極の両側部における半導体基板１０中には、ｎ型の導電性不純物を含有するエクステンション領域１１とソース・ドレイン領域１２が形成されている。
【０００５】
上記のエクステンション領域を有する構造のＭＯＳＦＥＴの製造方法は、例えば下記の特許文献１および２に記載されている。
例えば、ｎチャネル型ＭＯＳＦＥＴの場合、ｐ型半導体基板１０の活性領域上に酸化シリコンからなるゲート絶縁膜２０を形成し、ポリシリコンからなるゲート電極３０を形成し、ゲート電極のパターンに加工する。
次に、ゲート３０電極をマスクとして、Ａｓ＋  あるいはＰ＋  などのｎ型の導電性不純物イオンを注入し、導電性不純物の活性化のための熱処理を行ってエクステンション領域１１を形成する。
次に、ゲート電極の両側部にサイドウォール絶縁膜２１を形成し、ゲート電極３０およびサイドウォール絶縁膜２１をマスクとして、Ａｓ＋  あるいはＰ＋  などのｎ型の導電性不純物イオンＤＰ＋  を注入し、導電性不純物の活性化のための熱処理を行ってソース・ドレイン領域１２を形成する。
以上でｎチャネル型ＭＯＳＦＥＴを形成することができる。
【０００６】
しかしながら、図８（ａ）に示すように、上記のように形成されたＭＯＳＦＥＴにおいて、増速拡散により不純物が設計以上に拡散し、不純物領域にゲート絶縁膜２０に沿って裾引部Ｚ（Ｕｎｅｘｐｅｃｔｅｄ  Ｔａｉｌとも呼ばれる）が形成されることが知られている。
【０００７】
非特許文献１によれば、ＭＯＳＦＥＴのエクステンション部はゲート直下で増速拡散していることが観測されている。
上記の現象の原因として、非特許文献１では、ゲート酸化膜とシリコン基板との界面では拡散層の不純物（Ａｓ）がパイルアップ（ｐｉｌｅ−ｕｐ）し、それが界面に沿って速く拡散するためであると考察している。
【０００８】
上記のような増速拡散はＭＯＳＦＥＴの実行ゲート長を短くするので、いわゆる短チャネル効果が悪化し、微細なＭＯＳＦＥＴにおいては大きな問題となる。これまでは、この界面に沿っての速い拡散は物理現象であるため、コントロールすることは不可能である考えられてきた。
【０００９】
しかしながら、不純物がゲート酸化膜とシリコン基板との界面で増速拡散する現象が以下のような理由によることが次第に明らかになってきている。
【００１０】
現在、エクステンション領域やソース・ドレイン領域などの不純物領域を形成するための導電性不純物のイオン注入工程においては、図８（ｂ）に示すように、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有する導電性不純物イオンＤＰ＋  が用いられている。
上記のイオン注入のドーズ量Ｄは１×１０１４〜１×１０１５ａｔｏｍｓ／ｃｍ２（１×１０１８〜１×１０１９ａｔｏｍｓ／ｍ２  ）程度であり、このときゲート電極はゲート絶縁膜によってシリコン基板から絶縁され、フローティング状態となっており、イオン注入後のゲート電極はプラスの電位になる。その電位Ｖの値は、下記式（１）から見積もられる。
【００１１】
【数１】
Ｄ・ｅ＝Ｃ・Ｖ＝Ｖ×ε／ｄ
【００１２】
ここで、ｅが電子の素電荷、Ｃが電子の数、εはゲート絶縁膜の誘電率、ｄはゲート絶縁膜の膜厚である。
０．１０μｍ世代の典型的な値としては、ｄ＝２．５ｎｍ＝２．５×１０−９ｍ程度であるので、Ｄ＝１×１０１４ａｔｏｍｓ／ｃｍ２  （１×１０１８ａｔｏｍｓ／ｍ２  ）の場合、求める電位Ｖは下記式（２）のように算出される。
【００１３】
【数２】
Ｖ＝Ｄ・ｅ・ｄ／ε＝（１×１０１８・１．６×１０−１９  ・２．５×１０−９／３．８×８．８×１０−１２  ）＝１２（Ｖ）
【００１４】
ゲート絶縁膜が薄いために電荷がリークして電位は下がるが、それでも最終的には１〜２Ｖ程度の電位となっている。
図８（ｂ）に示すように、ゲート電極３０のプラスの電荷が蓄積して正の電位をとることにより、ゲート電極３０の直下における半導体基板１０の表層部分にマイナスの電荷ｍが集められ、反転層（チャネル）が形成される。
【００１５】
図９は、ゲート電極の中央部における基板の深さ方向の電子濃度ＥＣ（ｅｌｅｃｔｒｏｎｃｏｎｃｅｎｔｒａｔｉｏｎ）の分布をシミュレーションにより求めた図である。
ここでは、ゲート電極の電位を１．２Ｖ、ゲート酸化膜の膜厚を２．５ｎｍと仮定しており、縦軸は電子濃度ＥＣ、横軸はシリコン基板表面の位置を０としたときの深さ方向の距離であり、マイナスの方向はゲート絶縁膜およびゲート電極の方向を示している。
ゲート電極の電位が１．２Ｖの場合、そのチャネル部の電子濃度はピークで４．４×１０１９個／ｃｍ３  程度と計算された。ここで、基板の不純物濃度を所定の値に設定しているが、基板濃度を種々の値に変えてもピークにおける電子濃度は変化しなかった。
【００１６】
一般に、シリコン基板中での不純物の拡散はキャリア濃度に比例して大きくなることが知られている。
ｎ型の不純物であるＡｓやＰでは電子濃度が高くなると拡散定数が大きくなり、反対にｐ型の不純物であるＢでは正孔濃度が高くなると拡散定数が大きくなる。
この拡散定数のキャリア濃度依存性から、ＭＯＳＦＥＴの反転層ではエクステンション領域となる導電性不純物であるＡｓやＰなどの拡散定数が大きくなっていることが分かる。これによって短チャネル効果が悪化してしまう。
【００１７】
図１０（ａ）は、Ａｓの拡散定数のアニール温度依存性示しており、各図でのＡは６００℃、Ｂは８００℃、Ｃは１０００℃のアニール温度の場合を示す。また、縦軸はアニール時間１０秒間における拡散長ＤＬ（ｄｉｆｆｕｓｉｏｎ  ｌｅｎｇｔｈ）であり、横軸は電子濃度ＥＣである。
各曲線Ａ，Ｂ，Ｃは、それぞれ電子濃度が大きくなるにつれて拡散長が大きくなる、即ち、拡散定数が大きくなってくることを示している。その値は、例えばアニール温度が１０００℃の場合、電子濃度が反転層ができない１×１０１５個／ｃｍ３  から反転層ができる４．４×１０１９個／ｃｍ３  に増加すると、拡散長は１．２ｎｍ程度から３．３ｎｍに長くなり、エクステンション領域の両側でみると４．２ｎｍチャネルが短くなってしまうことがわかる。
このように、例えば５０ｎｍルール程度にまで微細化を進めた場合、上記のようなエクステンション領域の拡散長の電子濃度依存性が短チャネル効果の顕著な原因となり、大きな問題となってくる。
【００１８】
一方、図１０（ｂ）は、Ｂの拡散定数のアニール温度依存性示しており、各図でのＡは６００℃、Ｂは８００℃、Ｃは１０００℃のアニール温度の場合を示す。また、縦軸はアニール時間１０秒間における拡散長ＤＬ（ｄｉｆｆｕｓｉｏｎｌｅｎｇｔｈ）であり、横軸は正孔濃度ＨＣ（ｈｏｌｅ  ｃｏｎｃｅｎｔｒａｔｉｏｎ）である。
Ｂの場合も、上記と同様に、各曲線Ａ，Ｂ，Ｃは、それぞれ正孔濃度が大きくなるにつれて拡散長が大きくなる、即ち、拡散定数が大きくなってくることを示している。
【００１９】
【特許文献１】
特開２００１−６８６６９号公報
【特許文献２】
特開平１１−１６８０６９号公報
【非特許文献１】
フクトメヒデノブ（Ｈｉｄｅｎｏｂｕ  Ｆｕｋｕｔｏｍｅ  ），他２名，「ナノスケールＭＯＳＦＥＴのエクステンション領域における変則的拡散（Ａｎｏｍａｌｏｕｓ  ｄｉｆｆｕｓｉｏｎｉｎ  ｔｈｅ  ｅｘｔｅｎｓｉｏｎ  ｒｅｇｉｏｎ  ｏｆ  ｔｈｅ  ｍａｍｏｓｃａｌｅ  ＭＯＳＦＥＴｓ  ）」，  ２００１年，ＩＥＤＭ，３−５．
【００２０】
【発明が解決しようとする課題】
この様に、拡散定数がキャリア濃度の依存し、ゲート電極の帯電に起因する反転層がキャリア濃度、引いては拡散定数に影響することが明らかになってきた状況の中で、半導体装置において設計ルールが縮小するとともに、上記のゲート酸化膜とシリコン基板との界面での不純物の増速拡散を制御して、短チャネル効果を抑制することがいっそうもとめられてきた。
【００２１】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、イオン注入により生成させる反転層を消滅させ、これにより増速拡散を防止して製造することができるＭＯＳ型電界効果トランジスタなどを有する半導体装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置の製造方法は、半導体領域上に絶縁膜を介して導電層を形成する工程と、前記導電層をマスクとして全面に導電性不純物を導入するイオン注入工程と、前記イオン注入工程において前記導電層に蓄積した電荷を除電する工程と、前記導電性不純物の活性化のための熱処理工程とを有する。
【００２３】
上記の本発明の半導体装置の製造方法は、好適には、前記導電層に蓄積した電荷を除電する工程においては、前記半導体領域と前記導電層にそれぞれ電極を接続し、前記電極間を短絡あるいは前記電極間に所定の電圧を印加して、前記導電層に蓄積した電荷を除電する。
また、好適には、前記導電層に蓄積した電荷を除電する工程においては、前記半導体領域に電極を接続し、かつ、前記導電層に導電性を有する液体を接触させ、前記電極と前記導電性を有する液体間を短絡あるいは前記電極と前記導電性を有する液体間に所定の電圧を印加して、前記導電層に蓄積した電荷を除電する。
【００２４】
上記の本発明の半導体装置の製造方法は、半導体領域上に絶縁膜を介して導電層を形成し、導電層をマスクとして全面に導電性不純物を導入するイオン注入を行う。
次に、半導体領域と導電層にそれぞれ電極を接続し、電極間を短絡あるいは電極間に所定の電圧を印加することにより、あるいは、半導体領域に電極を接続し、かつ、導電層に導電性を有する液体を接触させ、電極と導電性を有する液体間を短絡あるいは電極と導電性を有する液体間に所定の電圧を印加することにより、イオン注入工程において導電層に蓄積した電荷を除電する。
次に、導電性不純物の活性化のための熱処理を行う。
【００２５】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極をマスクとして全面に第２導電型の導電性不純物を導入する第１のイオン注入工程と、前記ゲート電極の両側部にサイドウォール絶縁膜を形成する工程と、前記ゲート電極およびサイドウォール絶縁膜をマスクとして全面に第２導電型の導電性不純物を導入する第２のイオン注入工程と、少なくとも前記第２のイオン注入工程において前記導電層に蓄積した電荷を除電する工程と、少なくとも前記第２のイオン注入工程で導入された前記導電性不純物の活性化のための熱処理工程とを有する。
【００２６】
上記の本発明の半導体装置の製造方法は、好適には、前記第１のイオン注入工程と、前記サイドウォール絶縁膜を形成する工程の前に、前記第１のイオン注入工程において前記導電層に蓄積した電荷を除電する工程と、前記第１のイオン注入工程で導入された前記導電性不純物の活性化のための熱処理工程をさらに有する。
【００２７】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を形成し、ゲート絶縁膜の上層にゲート電極を形成し、ゲート電極をマスクとして全面に第２導電型の導電性不純物を導入する第１のイオン注入を行う。必要に応じて第１のイオン注入において導電層に蓄積した電荷を除電し、第１のイオン注入で導入された導電性不純物の活性化のための熱処理を行う。
次に、ゲート電極の両側部にサイドウォール絶縁膜を形成し、ゲート電極およびサイドウォール絶縁膜をマスクとして全面に第２導電型の導電性不純物を導入する第２のイオン注入を行う。
次に、少なくとも第２のイオン注入において導電層に蓄積した電荷を除電する。
次に、少なくとも第２のイオン注入で導入された導電性不純物の活性化のための熱処理を行う。
【００２８】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００２９】
第１実施形態
図１は本実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図であり、例えば０．０９μｍ（９０ｎｍ）ルールの半導体装置である。
例えば不図示の素子分離絶縁膜で分離されたｐ型の半導体基板１０の活性領域（チャネル形成領域）上に、例えば酸化シリコンからなるゲート絶縁膜２０が形成されており、その上層に、例えばポリシリコンなどの導電層からなるゲート電極３０が形成されている。ゲート長は例えば９０ｎｍ程度である。
ゲート電極３０の両側部には、例えば酸化シリコンからなるサイドウォール絶縁膜２１が形成されている。
ゲート３０電極の両側部における半導体基板１０中には、ｎ型の導電性不純物を含有するエクステンション領域１１とソース・ドレイン領域１２が形成されている。
エクステンション領域１１とｐ型の半導体基板１０との接合面の深さは３０〜４０ｎｍ程度であり、ソース・ドレイン領域１２とｐ型の半導体基板１０との接合面の深さは０．２μｍ程度である。
エクステンション領域１１とソース・ドレイン領域１２中のｎ型の導電性不純物の濃度は、例えば１×１０２０〜１×１０２１／ｃｍ３  程度である。
【００３０】
次に、上記の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えばｐ型シリコン半導体基板１０に不図示の素子分離絶縁膜を形成し、素子分離絶縁膜により分離されたｐ型半導体基板１０の活性領域に、しきい値の調整などの目的で導電性不純物をイオン注入した後、例えば熱酸化法により２ｎｍの膜厚の酸化シリコンのゲート絶縁膜２０を形成する。
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート絶縁膜２０の上層にポリシリコンなどの導電層を堆積させ、フォトリソグラフィー工程によりゲート電極のパターンのレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施してパターン加工して、ゲート電極３０を形成する。
【００３１】
次に、図２（ｂ）に示すように、ゲート電極３０をマスクとして、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ１＋  を１×１０１４〜５×１０１５／ｃｍ３  のドーズ量でイオン注入する（第１のイオン注入工程）。
このとき、ゲート電極３０がプラスに帯電して、ゲート電極３０の下方の半導体基板１０の表層部分に反転層が形成される。
【００３２】
次に、図３（ａ）に示すように、半導体基板１０とゲート電極３０に、それぞれ電極（４０，４１）を接続し、電極（４０，４１）間を短絡し、あるいは、電極（４０，４１）間に電源４２により所定の電圧を印加して、ゲート電極３０に蓄積した電荷を除電する。
ゲート電極３０に蓄積した電荷を除電すると、ゲート電極３０を電気的中性状態とし、反転層を完全に消滅させることができる。
【００３３】
次に、図３（ｂ）に示すように、上記のようにゲート電極を電気的中性状態として、例えば８００〜１０００℃の温度で、導電性不純物の活性化のための熱処理を行う。
【００３４】
次に、図４（ａ）に示すように、例えばＣＶＤ法により酸化シリコン層を堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックして、ゲート電極３０の側壁部分を残して酸化シリコンを除去し、ゲート電極３０の両側部にサイドウォール絶縁膜２１を形成する。
サイドウォール絶縁膜２１の幅は堆積させる酸化シリコンの膜厚により変えることができ、形成しようとするエクステンション領域の長さに応じて最適な幅ように設定する。
【００３５】
次に、図４（ｂ）に示すように、ゲート電極３０サイドウォール絶縁膜２１をマスクとして、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ２＋  を１×１０１５〜１×１０１６／ｃｍ３  のドーズ量でイオン注入する（第２のイオン注入工程）。
このときもまた、ゲート電極３０がプラスに帯電して、ゲート電極３０の下方の半導体基板１０の表層部分に反転層が形成される。
【００３６】
次に、図５（ａ）に示すように、図３（ａ）の工程と同様にして、半導体基板１０とゲート電極３０に、それぞれ電極（４０，４１）を接続し、電極（４０，４１）間を短絡し、あるいは、電極（４０，４１）間に電源４２により所定の電圧を印加して、ゲート電極３０に蓄積した電荷を除電する。
ゲート電極３０に蓄積した電荷を除電すると、ゲート電極３０を電気的中性状態とし、反転層を完全に消滅させることができる。
【００３７】
次に、図５（ｂ）に示すように、上記のようにゲート電極を電気的中性状態として、例えば１０００〜１１００℃の温度で、導電性不純物の活性化のための熱処理を行う。
以上で、図１に示すｎチャネル型ＭＯＳＦＥＴを有する半導体装置を製造することができる。
【００３８】
本実施形態においては、エクステンション領域を形成するためのイオン注入（第１のイオン注入）工程と、その活性化のための熱処理、および、ソース・ドレイン領域を形成するためのイオン注入（第２のイオン注入）工程と、その活性化のための熱処理を行っており、第１および第２のイオン注入工程後、両熱処理の前にそれぞれゲート電極３０に蓄積した電荷を除電する工程を有して反転層を消滅させることが望ましいが、いずれか一方の工程のみとしてもよい。この場合、第２のイオン注入の方が第１のイオン注入よりも高ドーズ量であるので、ゲート電極に蓄積する電荷も多く、増速拡散への影響も大きいので、第２のイオン注入工程後、ゲート電極３０に蓄積した電荷を除電するようにする。
【００３９】
上記の本実施形態の半導体装置の製造方法によれば、イオン注入によりゲート電極に蓄積された電荷を除電し、ゲート電極を電気的中性状態とし、反転層を消滅させ、この状態で導電性不純物の活性化のための熱処理を行うので、増速拡散を防止して製造することができる。
上記の実施形態では、例えば９０ｎｍルールの半導体装置について説明したが、７０〜５０ｎｍルール以降のさらに縮小化された半導体装置においても、導電性不純物の増速拡散を防止して短チャネル効果を抑制したトランジスタを製造することができる。
【００４０】
第２実施形態
本実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置、実質的に図１に示す第１実施形態に係る半導体装置と同様である。以下、本実施形態に係る半導体装置の製造方法について説明する。
【００４１】
図２（ｂ）に示す工程までは第１実施形態と同様にして行う。即ち、例えばｐ型シリコン半導体基板１０に不図示の素子分離絶縁膜を形成し、活性領域にしきい値の調整などの目的で導電性不純物をイオン注入した後、例えば熱酸化法により２ｎｍの膜厚の酸化シリコンのゲート絶縁膜２０を形成する。次に、ポリシリコンを堆積させ、フォトリソグラフィー工程およびエッチング処理工程によりパターン加工して、ゲート電極３０を形成する。
次に、ゲート電極３０をマスクとして、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ１＋  を１×１０１４〜５×１０１５／ｃｍ３  のドーズ量でイオン注入する（第１のイオン注入工程）。
このとき、ゲート電極３０がプラスに帯電して、ゲート電極３０の下方の半導体基板１０の表層部分に反転層が形成される。
【００４２】
次に、図６（ａ）に示すように、底面が電極４４となっている水槽４３に、硫酸過水、塩酸過水、アンモニア過水などの導電性を有する液体４５を満たし、この中に製造途中の半導体装置全体を浸漬する。このとき、半導体基板１０の裏面を電極４４と接触させる。
上記のようにした状態で、電極４４と導電性を有する液体４５間を短絡し、あるいは、電極４４と導電性を有する液体４５間に電源４６により所定の電圧を印加して、ゲート電極３０に蓄積した電荷を除電する。
ゲート電極３０に蓄積した電荷を除電すると、ゲート電極３０を電気的中性状態とし、反転層を完全に消滅させることができる。
【００４３】
次に、第１実施形態と同様に、ゲート電極を電気的中性状態として、例えば８００〜１０００℃の温度で、導電性不純物の活性化のための熱処理を行い、さらに、ゲート電極３０の両側部にサイドウォール絶縁膜２１を形成し、ゲート電極３０サイドウォール絶縁膜２１をマスクとして、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ２＋  を１×１０１５〜１×１０１６／ｃｍ３  のドーズ量でイオン注入する（第２のイオン注入工程）。
このときもまた、ゲート電極３０がプラスに帯電して、ゲート電極３０の下方の半導体基板１０の表層部分に反転層が形成される。
【００４４】
次に、図６（ｂ）に示すように、図６（ａ）の工程と同様にして、底面が電極４４となっている水槽４３に、硫酸過水、塩酸過水、アンモニア過水などの導電性を有する液体４５を満たし、この中に製造途中の半導体装置全体を浸漬する。このとき、半導体基板１０の裏面を電極４４と接触させる。
上記のようにした状態で、電極４４と導電性を有する液体４５間を短絡し、あるいは、電極４４と導電性を有する液体４５間に電源４６により所定の電圧を印加して、ゲート電極３０に蓄積した電荷を除電する。
ゲート電極３０に蓄積した電荷を除電すると、ゲート電極３０を電気的中性状態とし、反転層を完全に消滅させることができる。
【００４５】
次に、第１実施形態と同様に、ゲート電極を電気的中性状態として、例えば１０００〜１１００℃の温度で、導電性不純物の活性化のための熱処理を行う。
以上で、図１に示す第１実施形態と同様のｎチャネル型ＭＯＳＦＥＴを有する半導体装置を製造することができる。
【００４６】
上記の導電性を有する液体である硫酸過水、塩酸過水、アンモニア過水などは、洗浄液として用いることができる。従って、洗浄装置を図６（ａ）および（ｂ）に示すような装置に改造することで、洗浄工程と上記のゲート電極３０に蓄積した電荷を除電する工程とを同時に行うことができ、ステップ数の増加なしにゲート電極３０に蓄積した電荷を除電することが可能となる。
【００４７】
本実施形態においては、エクステンション領域を形成するためのイオン注入（第１のイオン注入）工程と、その活性化のための熱処理、および、ソース・ドレイン領域を形成するためのイオン注入（第２のイオン注入）工程と、その活性化のための熱処理を行っており、第１および第２のイオン注入工程後、両熱処理の前にそれぞれゲート電極３０に蓄積した電荷を除電する工程を有して反転層を消滅させることが望ましいが、いずれか一方の工程のみとしてもよい。この場合、第２のイオン注入の方が第１のイオン注入よりも高ドーズ量であるので、ゲート電極に蓄積する電荷も多く、増速拡散への影響も大きいので、第２のイオン注入工程後、ゲート電極３０に蓄積した電荷を除電するようにする。
【００４８】
上記の本実施形態の半導体装置の製造方法によれば、イオン注入によりゲート電極に蓄積された電荷を除電し、ゲート電極を電気的中性状態とし、反転層を消滅させ、この状態で導電性不純物の活性化のための熱処理を行うので、増速拡散を防止して製造することができる。
上記の実施形態では、例えば９０ｎｍルールの半導体装置について説明したが、７０〜５０ｎｍルール以降のさらに縮小化された半導体装置においても、導電性不純物の増速拡散を防止して短チャネル効果を抑制したトランジスタを製造することができる。
【００４９】
図７は上記の第１あるいは第２実施形態において製造したｎチャネル型ＭＯＳＦＥＴを有する半導体装置における短チャネル効果の改善の様子を説明する模式図であり、縦軸はトランジスタの閾値Ｖｔｈであり、横軸はゲート長Ｌである。また、従来例に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置の場合の特性を曲線Ａで示し、上記の第１あるいは第２実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置の場合の特性を曲線Ｂで示す。
ゲート長Ｌが３０ｎｍ程度にまで縮小されると、従来では閾値が急激に下がってきて短チャネル効果が急激に増大していることが示されているが、本発明では、この程度までゲート長を狭めても閾値が急激に下がったりせず、短チャネル効果が抑制されていることを示している。
【００５０】
本発明の半導体装置の製造方法は、上記の実施形態に限定されない。
例えば、本発明の半導体装置の製造方法は、ＮＭＯＳＦＥＴなどのトランジスタに限定されない。半導体領域に導電性不純物をイオン注入する場合、注入領域近傍に帯電した導電層が存在する場合に共通の問題であり、種々の半導体装置に適用することができる。
また、ＮＭＯＳＦＥＴなどのトランジスタは上記の構成に限定されない。例えば、トランジスタのゲート電極はポリサイド構造などとすることも可能であり、その他の種々の構造を適用することも可能である。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５１】
【発明の効果】
本発明の半導体装置の製造方法によれば、イオン注入工程においてゲート電極などの導電層に蓄積した電荷を除電し、導電層を電気的中性状態とし、反転層を消滅させ、この状態で導電性不純物の活性化のための熱処理を行うので、増速拡散を防止して製造することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）および（ｂ）は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）および（ｂ）は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および（ｂ）は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７は上記の第１あるいは第２実施形態に係る半導体装置における短チャネル効果の改善の様子を説明する模式図である。
【図８】図８（ａ）は従来例に係る半導体装置の断面図であり、図８（ｂ）はその製造方法の製造工程を示す断面図である。
【図９】図９はシミュレーションによる基板の深さ方向の電子濃度分布を求めた図である。
【図１０】図１０（ａ）および（ｂ）は、それぞれＡｓおよびＢの拡散定数のアニール温度依存性示している。
【符号の説明】
１０…ｐ型半導体基板、１１…エクステンション領域、１２…ソース・ドレイン領域、２０…ゲート絶縁膜、２１…サイドウォール絶縁膜、３０…ゲート電極、４０，４１…電極、４２…電源、４３…水槽、４４…電極、４５…導電性を有する液体、４６…電源、ＤＰ１＋  ，ＤＰ２＋  ，ＤＰ＋  …導電性不純物イオン、Ｚ…裾引部、ｍ…マイナスの電荷、ｐ…プラスの電荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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