(57)【要約】【課題】結晶性を有する半導体層のウェットエッチングにおいて、半導体層のエッチング面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供する。【解決手段】半導体層１５をエッチングする領域に結晶欠陥部１を形成する工程と、結晶欠陥部１が形成された半導体層１５をウェットエッチングする工程を有する。エッチング液に対する面方位依存性を喪失させることができる。【選択図】          図７
2004247651.tif 000002
【特許請求の範囲】
【請求項１】
結晶性を有する半導体層をエッチングする半導体装置の製造方法であって、
前記半導体層をエッチングする領域に結晶欠陥部を形成する結晶欠陥形成工程と、
前記結晶欠陥部が形成された前記半導体層をエッチング液により除去するウェットエッチング工程と、
を有する半導体装置の製造方法。
【請求項２】
前記結晶欠陥形成工程において、前記半導体層をエッチングする領域にイオン注入し結晶欠陥部を形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記結晶性を有する半導体層が、５族元素にリン元素を含む３−５族化合物半導体である
請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１工程において、前記半導体層をエッチングする領域にアルゴンをイオン注入し結晶欠陥部を形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、
前記複数の半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、
前記結晶欠陥部が形成された前記半導体層の一部をエッチング液により除去する第１ウェットエッチング工程と、
前記結晶欠陥部が形成された前記半導体層のうち、前記第１ウェットエッチング工程でエッチングされない半導体層をエッチング液により除去する第２ウェットエッチング工程と、
を有する
半導体装置の製造方法。
【請求項６】
結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、
ドライエッチングにより前記複数の半導体層の一部を除去すると共に、前記ドライエッチングで除去されない半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、
前記結晶欠陥部が形成された前記半導体層をエッチング液により除去するウェットエッチング工程と、
を有する
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、結晶性を有する半導体層をエッチングする製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、高集積化のために、多層化および微細化されている。半導体装置の製造工程は、高集積化に伴って複雑化し、歩留まりおよび信頼性の低下、そして、製造効率の低下の問題が発生している。とくに、パターニング技術は、半導体装置の製造工程において複数回実施される工程であり、歩留まり、信頼性、製造効率の向上が要求されている。
【０００３】
パターニング技術において、不要な領域を除去するエッチング方法としてウェットエッチングとドライエッチングがある。化合物半導体、たとえば、ＩｎＰのようにＰ（リン）元素を含む３−５族化合物半導体をパターニングする場合、ウェットエッチングが用いられる。ウェットエッチングはドライエッチングと比べて、特殊で高度な設備技術が不要である点、エッチング選択性が高い点、ラディエーションダメージがない点、およびコンタミネーションが少ない点などの利点がある。このため、ウェットエッチングは、化合物半導体分野において一般的に使用されている。
【０００４】
従来において、ウェットエッチングにより、化合物半導体を所望な形状に加工する製造方法が提案されている。たとえば、２種類のウェットエッチングを実施するなどエッチング液を変更することによって、対称性の高い順テーパー形状とする製造方法が提案されている（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−３３２５３０号公報（第３−７頁、図１）
【０００６】
【発明が解決しようとする課題】
ウェットエッチングは、エッチング液と被エッチング物との化学反応を利用して除去する方法である。この化学反応は結晶面によって反応速度が異なるため、それぞれの結晶面方位によりエッチングレートが異なる。一般に、エッチングレートがはやい面から、（１１０）面＞（１００）面＞（１１１）面のような順の面方位依存性があることが知られている。
このため、従来において化合物半導体のように結晶性を有する半導体層をウェットエッチングする場合、以下のような問題点があった。
【０００７】
Ｐ（リン）元素を含む３−５族化合物半導体のエピタキシャル層を有するヘテロ接合バイポーラトランジスタ（以下よりＨＢＴ）を従来例として、以下に詳述する。図１０（ａ）は、ＩｎＰのエピタキシャル層を有するｎｐｎ型のＨＢＴの概略断面図である。図１０（ｂ）は、図１０（ａ）に示したＨＢＴの概略平面図である。図１０（ａ）に示すように、従来例のＨＢＴは、ＩｎＰの半導体基板１１１に複数の化合物半導体層１１２〜１１６を具備している。従来例のＨＢＴは、基板１１１の主面にｎ＋型ＩｎＧａＡｓのサブコレクタ層１１２が形成され、サブコレクタ層１１２の上面の一部にｎ型ＩｎＰのコレクタ層１１３が形成されている。そして、コレクタ層１１３の上面の一部にｐ型ＩｎＧａＡｓのベース層１１４、ベース層１１４の上面の一部にｎ型ＩｎＰのエミッタ層１１５、そして、エミッタ層１１５の上面にｎ型ＩｎＧａＡｓのエミッタキャップ層１１６が形成されている。
【０００８】
また、サブコレクタ層１１２の上面の一部にはＴｉ、Ｐｔ、Ａｕを順次積層して形成したコレクタ電極１１９が設けられている。そして、コレクタ電極１１９と同様な方法により、ベース層１１４の上面の一部にはベース電極１１８が設けられ、エミッタキャップ層１１６の上面の一部にはエミッタ電極１１７が設けられている。そして、図１０（ｂ）に示すように、コレクタ電極１１９にコレクタ取り出し電極１２２が形成され、コレクタコンタクトパッド１３２と接続する。同様に、ベース電極１１８にベース取り出し電極１２１が形成されベースコンタクトパッド１３１と接続し、エミッタ電極１１７にエミッタ取り出し電極１２０が形成されエミッタコンタクトパッド１３０と接続する。
【０００９】
従来例において、基板１１１は（１００）面が主面である。このため、エミッタ層１１５、ベース層１１４、コレクタ層１１３、サブコレクタ層１１２の上面は（１００）面と等価な面方位である。各化合物半導体層１１２〜１１６は、ウェットエッチングによりメサ構造で形成されている。
【００１０】
エミッタキャップ層１１６は、エミッタ層１１５のオーミックコンタクト抵抗が小さくなるため、前述したようにＩｎＧａＡｓが用いられる。このようなＩｎＧａＡｓなどＡｓを含む化合物半導体の場合、エッチング液はリン酸（Ｈ３ＰＯ４）＋過酸化水素（Ｈ２Ｏ２）＋水（Ｈ２Ｏ）、クエン酸（Ｃ３Ｈ４（ＯＨ）（ＣＯＯＨ）３）＋過酸化水素（Ｈ２Ｏ２）＋水（Ｈ２Ｏ）などの過酸化水素系を用いる。この場合、顕著なエッチングレートの面方位依存性は現れにくい。
【００１１】
そして、エミッタ層１１５を形成するＩｎＰなどのＰ（リン）元素を含むＩＩＩ−Ｖ族化合物半導体の場合、エッチング液は塩酸（ＨＣｌ）＋水（Ｈ２Ｏ）、塩酸（ＨＣｌ）＋リン酸（Ｈ３ＰＯ４）＋水（Ｈ２０）など塩酸系を用いる。ＩｎＰの半導体層は、前述の過酸化水素系のエッチング液ではＰの酸化物が溶解しないため、ほとんどエッチングされない。一方、塩酸系のエッチング液では、前述のエミッタキャップ層１１６のＩｎＧａＡｓは、ほとんど化学反応しないため、ほとんどエッチングされない。このように、ＩｎＧａＡｓとＩｎＰは、エッチング特性が異なる。この特性を用いることにより、エミッタ層１１５のＩｎＰはエミッタキャップ層１１６のＩｎＧａＡｓをパターンマスクとしエッチングされ、パターニングされる。しかし、この場合、フォトレジストをマスクとして用いた場合よりも界面へのエッチング液のしみ込みが少ないため、ＩｎＰの結晶面方位依存性が強く発生する。このため、ＩｎＰのエミッタ層１１５は、図１１、図１２、図１３に示すように、所望な形状を得ることが困難であった。
【００１２】
図１１（ａ）は、図１０に示すＨＢＴのベース層１１４に形成されたエミッタ層１１５およびエミッタキャップ層１１６を示している平面図である。図１１（ｂ）は、図１１（ａ）のＹ１−Ｙ２断面における断面図である。エミッタ層１１５およびエミッタキャップ層１１６の上面は（１００）面であり、［０１０］方向および［００１］方向に平行な直線でパターニングされたＩｎＧａＡｓのエミッタキャップ層１１６をマスクとして、ＩｎＰのエミッタ層１１５をウェットエッチングした場合を示している。この場合、ＩｎＰのエミッタ層１１５は、図１１（ａ）に示すようにウェットエッチングの過程でエッチングレートが速い（１１０）面と等価な面が現れる。そして、図１１（ｂ）に示すように、たとえば、［０１０］方向に平行な辺の側面に深さ方向の数倍以上のサイドエッチングがされる。
【００１３】
また、図１２および図１３は、図１０に示すＨＢＴのベース層１１４に形成されたエミッタ層１１５とエミッタキャップ層１１６を示している平面図である。エミッタ層１１５とエミッタキャップ層１１６の上面は（１００）面であり、［０１−１］方向および［０１１］方向に平行な直線でパターニングされたＩｎＧａＡｓのエミッタキャップ層１１６をマスクとして、ＩｎＰのエミッタ層１１５をウェットエッチングする場合を示している。図１２に示すようにＩｎＰのエミッタ層１１５は、マスク形状と同様に［０１−１］方向および［０１１］方向に平行な形状で形成されることが理想的である。しかしながら、実際には、［０１０］方向および［００１］方向はエッチングレートが速いため、矩形形状の角の部分からそのエッチングレートが速い方向にエッチングが進行する。このため、ＩｎＰのエミッタ層１１５は、図１３に示すように、矩形形状の角が面取りされた形状となる。
【００１４】
以上のように、結晶性を有する半導体層、たとえばＩｎＰのようにＰ（リン）元素を含む３−５族化合物半導体層は、ウェットエッチングにおいて面方位依存性があるため、所望な形状にパターニングすることが困難である。したがって、従来はウェットエッチングにおいて寸法制御性が悪化し高精度微細化に対応することが困難であった。
【００１５】
したがって、本発明は、結晶性を有する半導体層をウェットエッチングする際、半導体層の面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供することを目的とする。また、本発明は、微細化、信頼性、そして、製造効率の向上が可能である半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、結晶性を有する半導体層をエッチングする半導体装置の製造方法であって、前記半導体層をエッチングする領域に結晶欠陥部を形成する第１工程と、前記結晶欠陥部が形成された前記半導体層をウェットエッチングする第２工程と、
を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、結晶性を有する半導体層に前述の結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失できる。このため、縦方向と横方向のエッチングレートが同等となるため、サイドエッチング量が容易に制御できる。
【００１７】
本発明は、結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、前記複数の半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、前記結晶欠陥部が形成された前記半導体層の一部をエッチング液により除去する第１ウェットエッチング工程と、前記結晶欠陥部が形成された前記半導体層のうち、前記第１ウェットエッチング工程でエッチングされない半導体層をエッチング液により除去する第２ウェットエッチング工程と、
を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、複数の結晶性を有する半導体層をエッチングする領域に結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失させることができる。また、本発明の半導体装置の製造方法は、複数の半導体層を同一工程で結晶欠陥部を形成するため、製造効率をさらに向上できる。そして、同一工程で複数の結晶性を有する半導体層をエッチングする領域に結晶欠陥部を形成するため、結晶欠陥部は横方向に広く形成され易く、ウェットエッチング時のサイドエッチングをより効果的に防止できる。
【００１８】
本発明は、結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、ドライエッチングにより前記複数の半導体層の一部を除去すると共に、前記ドライエッチングで除去されない半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、前記結晶欠陥部が形成された前記半導体層をエッチング液により除去するウェットエッチング工程と、を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、結晶性を有する半導体層に結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失できる。また、ドライエッチングできる半導体層をエッチングする工程と同一工程で、他の半導体層に結晶欠陥部を形成するため、製造効率をさらに向上できる。
【００１９】
なお、本発明において結晶欠陥部は、結晶を構成する元素が結晶格子の位置からずれた部分をいう。また、本発明においてエッチング特性が異なるとは、所定のエッチング条件においてエッチングレートが異なることをいう。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照して説明する。図１〜図９は本発明を実施する形態の一例であり、各工程で形成される半導体装置の概略断面図である。
【００２１】
（実施形態１）
本発明の一例である実施形態１の半導体装置の構成について、図１を参照して以下に説明する。図１は、ＩｎＰのエピタキシャル層を有するｎｐｎ型のＨＢＴの概略断面図である。実施形態１の半導体装置は、ＩｎＰの半導体の基板１１に複数の化合物半導体層１２〜１６を具備している。実施形態１の半導体装置は、基板１１の主面にｎ＋型ＩｎＧａＡｓのサブコレクタ層１２と、サブコレクタ層１２の上面の一部にｎ型ＩｎＰのコレクタ層１３と、コレクタ層１３の上面の一部にｐ型ＩｎＧａＡｓのベース層１４と、ベース層１４の上面の一部にｎ型ＩｎＰのエミッタ層１５と、そして、エミッタ層１５の上面にｎ型ＩｎＧａＡｓのエミッタキャップ層１６と、を具備する。
【００２２】
さらに、サブコレクタ層１２の上面の一部にはＴｉ、Ｐｔ、Ａｕを順次積層して形成したコレクタ電極１９が設けられている。そして、ベース層１１４の上面の一部には、同様にＴｉ、Ｐｔ、Ａｕを順次積層して形成したベース電極１８が設けらえれ、そして、エミッタキャップ層１６の上面の一部には同様にＴｉ、Ｐｔ、Ａｕを順次積層して形成したエミッタ電極１７が設けられている。
【００２３】
実施形態１に係る半導体装置は、基板１１を（１００）面を主面と用いている。このため、エミッタ層１５、ベース層１４、コレクタ層１３、サブコレクタ層１２の上面は（１００）面と等価な面方位のエピタキシャル層である。たとえば、コレクタ層表面Ｓ１３、エミッタ層表面Ｓ１５はいずれも（１００）面である。各化合物半導体層１２〜１６は、ウェットエッチングにより形成されたメサ構造である。
【００２４】
以下に、実施形態１に係る半導体装置の製造方法について説明する。本実施形態においては、前述の図１に示したＨＢＴの製造方法について、図１〜図７を用いて説明する。
【００２５】
まず、図２に示すように、基板１１の主面にサブコレクタ層１２を形成する。基板１１は、ＦｅがドープされたＩｎＰの半導体を用い、（１００）面を主面とする。サブコレクタ層１２は、Ｓｉをドープし、不純物濃度１×１０１９ｃｍ−３程度のｎ＋型のＩｎＧａＡｓを、厚さ４００〜１０００ｎｍ程度に形成する。
【００２６】
そして、サブコレクタ層１２の上面にコレクタ層１３を形成する。コレクタ層１３は、Ｓｉをドープし、不純物濃度２×１０１６ｃｍ−３程度のｎ型のＩｎＰを、厚さ５００ｎｍ程度に形成する。
【００２７】
そして、コレクタ層１３の上面にベース層１４を形成する。ベース層１４は、ＣあるいはＢｅをドープし、不純物濃度２×１０１９ｃｍ−３程度のｐ型のＩｎＧａＡｓを厚さ７５ｎｍ程度に形成する。
【００２８】
次いで、ベース層１４の上面にエミッタ層１５を形成する。エミッタ層１５は、Ｓｉをドープし、不純物濃度５×１０１７ｃｍ−３程度のｎ型のＩｎＰを厚さ５０ｎｍ程度に形成する。
【００２９】
そして、エミッタ層１５の上面にエミッタキャップ層１６を形成する。エミッタキャップ層１６は、Ｓｉをドープし、不純物濃度１×１０１９ｃｍ−３程度のｎ型のＩｎＧａＡｓを厚さ５０ｎｍ程度に形成する。
【００３０】
以上のサブコレクタ層１２、コレクタ層１３、ベース層１４、エミッタ層１５、エミッタキャップ層１６は、たとえば、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるエピタキシャル成長で形成され、結晶性を有する。
【００３１】
次いで、図２（ｂ）に示すように、エミッタキャップ層１６の上面の一部にエミッタ電極１７を形成する。エミッタ電極１７は、たとえばリフトオフ法などにより、以下の手順にて形成する。まず、基板１１の全面にレジスト膜Ｒ１を形成する。そして、レジスト膜Ｒ１をエミッタキャップ層１６が露出するまで開口して、その開口に厚さ５０ｎｍのＴｉ、厚さ５０ｎｍのＰｔ、厚さ２００ｎｍのＡｕを順次積層して形成する。そして、レジスト膜Ｒ１をアッシングして、Ｔｉ、Ｐｔ、Ａｕの積層体であるエミッタ電極１７が形成される。
【００３２】
次いで、図３（ｃ）に示すように、エミッタキャップ層１６およびエミッタ層１５をパターニングする。本工程は、図７を用いて説明する。ＩｎＧａＡｓのエミッタキャップ層１６は、図７（ａ）に示すようにエミッタ電極１７をマスクとし、図７（ｂ）に示すように、たとえばリン酸（Ｈ３ＰＯ４）：過酸化水素（Ｈ２Ｏ２）：水（Ｈ２Ｏ）＝３：１：５０の混合液をエッチング液としてウェットエッチングすることによりパターニングされる。
【００３３】
そして、ＩｎＰのエミッタ層１５は、図７（ｃ）に示すように、エミッタキャップ層１６をマスクとしてパターニングされる。前述したように、エミッタキャップ層１６のＩｎＧａＡｓとエミッタ層１５のＩｎＰはエッチング特性が異なるため、エミッタキャップ層１６をマスクとすることができる。まず、Ａｒをドーズ量１×１０１３ｃｍ−２、注入エネルギー２０ＫｅＶの条件にて、エミッタ層１５をエッチングする領域にイオン注入する。イオン注入により、結晶性を有するエミッタ層１５の結晶格子がずれて、結晶欠陥部１が形成される。結晶欠陥部は、結晶を構成する元素が結晶格子の位置からずれた部分をいう。イオン注入は結晶欠陥部１の形成のため、イオンのドーズ量が多い方が良好であり、Ａｒの場合、ドーズ量１０１２〜１０１５ｃｍ−２とすることが好ましい。このとき、ＩｎＧａＡｓのベース層１４をイオン注入しないように、エミッタ層１５の層厚の深さ半分程度にイオン濃度がピークとなるようにイオン注入条件を調整する。
なお、イオン注入はＡｒ、Ｓｉ、Ａｓ、Ｂ、Ｏを使用することができる。このうち、Ａｒイオンは質量が大きいため、効果的に結晶の結晶格子のずれを発生させ、結晶欠陥部１を形成することができる。
そして、エミッタ層１５は、図７（ｄ）に示すように、パターニングされたエミッタキャップ層１６をマスクとし、パターニングされる。エミッタ層１５は、たとえば、塩酸（ＨＣｌ）：水（Ｈ２Ｏ）＝１：１の混合液をエッチング液として結晶欠陥部１と共にエッチングされパターニングされる。
以上のように、エミッタ層１５は、イオン注入により、結晶欠陥部１が形成されているため、エッチング液に対する面方位依存性が喪失する。イオン注入しない場合は、異なるエッチングレートの面、たとえば（１１０）面が現れるため、サイドエッチングが顕著に発生する。しかしながら、イオン注入して面方位依存性が喪失させ縦方向と横方向のエッチングレートが同等となるため、サイドエッチング量が容易に制御できる。したがって、所望なメサ構造であるエミッタ層１５を形成することができる。
【００３４】
次いで、図３（ｄ）に示すように、ベース層１４の上面の一部にベース電極１８を形成する。ベース電極１８は、たとえばリフトオフ法などにより、以下の手順にて形成される。まず、基板１１の全面にレジスト膜Ｒ２を形成する。そして、レジスト膜Ｒ２をベース層１４が露出するまで開口して、その開口に厚さ５０ｎｍのＴｉ、厚さ５０ｎｍのＰｔ、厚さ２００ｎｍのＡｕを順次積層して形成する。そして、レジスト膜Ｒ２をアッシングして、Ｔｉ、Ｐｔ、Ａｕの積層体であるベース電極１８が形成される。
【００３５】
次いで、図４（ｅ）に示すように、ベース層１４、ベース電極１８、エミッタキャップ層１６、エミッタ層１５、エミッタ電極１７の上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３Ｎ４の第１絶縁層２３を厚さ１００ｎｍ程度に形成する。
【００３６】
次いで、図４（ｆ）に示すように、ベース層１４とコレクタ層１３をパターニングするためのレジスト膜Ｒ３を設ける。そして、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｈｉｎｇ）法により、レジスト膜Ｒ３が形成された領域以外の第１絶縁層２３をエッチングしパターニングする。そして、ベース層１４とコレクタ層１３をパターニングする。
【００３７】
ＩｎＧａＡｓのベース層１４は、レジスト膜Ｒ３およびパターニングされた第１絶縁層２３をマスクとしてパターニングされる。ＩｎＧａＡｓのベース層１４は、たとえば、リン酸（Ｈ３ＰＯ４）：過酸化水素（Ｈ２Ｏ２）：水（Ｈ２Ｏ）＝  ３：１：５０の混合液をエッチング液としてウェットエッチングされる。
【００３８】
そして、ＩｎＰのコレクタ層１３は、前述したエミッタ層１５と同様に、パターニングされたベース層１４をマスクとしてパターニングする。コレクタ層１３をエッチングする領域に、たとえば、Ａｒをドーズ量１×１０１３ｃｍ−２、注入エネルギー２０ＫｅＶの条件でイオン注入する。コレクタ層１３は、たとえば、塩酸（ＨＣｌ）：水（Ｈ２Ｏ）＝１：１の混合液をエッチング液としてウェットエッチングされる。前述のエミッタ層１５と同様に、コレクタ層１３をエッチングする領域はイオン注入により結晶欠陥部を有するため、エッチング液に対する面方位依存性が喪失する。このため、コレクタ層１３をエッチングする領域は、縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御できる。したがって、所望なメサ構造であるコレクタ層１３を形成することができる。
【００３９】
次いで、図５（ｇ）に示すように、サブコレクタ層１２に接続するコレクタ電極１９を形成する。コレクタ電極１９は、たとえばリフトオフ法などにより、以下の手順にて形成する。まず、基板１１の全面にレジスト膜Ｒ４を形成する。そして、レジスト膜Ｒ４をサブコレクタ層１２が露出するまで開口して、その開口に厚さ５０ｎｍのＴｉ、厚さ５０ｎｍのＰｔ、厚さ２００ｎｍのＡｕを順次積層して形成する。そして、レジスト膜Ｒ４をアッシングして、Ｔｉ、Ｐｔ、Ａｕの積層体であるコレクタ電極１９が形成される。
【００４０】
次いで、図５（ｈ）に示すように、サブコレクタ層１２をパターニングするため、レジスト膜Ｒ５を設ける。サブコレクタ層１２はレジスト膜Ｒ５をマスクとしパターニングされる。サブコレクタ層１２は、たとえば、リン酸（Ｈ３ＰＯ４）：過酸化水素（Ｈ２Ｏ２）：水（Ｈ２Ｏ）＝３：１：５０の混合液をエッチング液としてウェットエッチングされる。
【００４１】
次いで、図６（ｉ）に示すように、ベース電極１８、エミッタキャップ層１６、エミッタ層１５、エミッタ電極１７、コレクタ層１３、サブコレクタ層１２、コレクタ電極１９、および基板１１の上にＣＶＤ法によりＳｉ３Ｎ４の第２絶縁層２４を厚さ２００ｎｍ程度にて形成する。
【００４２】
次いで、図６（ｊ）に示すように、エミッタ取り出し電極２０、ベース取り出し電極２１、コレクタ取り出し電極２２を形成する。エミッタ取り出し電極２０、ベース取り出し電極２１、コレクタ取り出し電極２２の各取り出し電極は、リフトオフ法により、第２絶縁層２４を開口した後、その開口に厚さ５０ｎｍのＴｉ、厚さ５０ｎｍのＰｔ、厚さ２００ｎｍのＡｕを順次積層して形成される。
【００４３】
ＩｎＰのエミッタ層１５とコレクタ層１３などの加工される半導体層は、フォトレジストをマスクとせず、それぞれ、ＩｎＧａＡｓのエミッタキャップ層１６とサブコレクタ層１２などのエッチング特性が異なる他の半導体層をハードマスクとしているためにエッチング液がその界面へしみ込むことが少ない。このため、ＩｎＰは、従来、その結晶面方位依存性により、所望の形状にパターニングすることが困難であった。しかしながら、本実施形態は、被加工半導体層とエッチング特性が異なる半導体層をマスクとし被加工半導体層をエッチングする際、その被エッチング領域にイオン注入して結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失させ縦方向と横方向とのエッチングレートを同等とするため、ウェトエッチングによるサイドエッチング量を容易に制御できる。したがって、本実施形態は、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上ができる。
なお、上記のようにハードマスクでなく、フォトレジストをマスクとして用いて結晶性を有する半導体層をエッチングする場合であっても、結晶欠陥部を形成することで同様な効果が得られ、よって、所望なパターニングが容易にできる。また、イオン注入の深さは、ＲＦ電圧などのイオン注入条件を制御することで、容易に所望の深さに設定することができる。このため、実施形態１の製造方法は、高歩留まりで製造できる。
【００４４】
（実施形態２）
本発明の一例である実施形態２の半導体装置の構成は、上述した実施形態１と同様に図１で示した構成のＨＢＴである。
【００４５】
以下に、本発明の実施形態２に係る半導体装置の製造方法について説明する。本実施形態においては、実施形態１に示したＨＢＴの製造方法のうち、エミッタキャップ層１６およびエミッタ層１５をパターニングする工程を除き、同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００４６】
図８は、エミッタキャップ層１６およびエミッタ層１５をパターニングする工程を示す半導体装置の断面図である。
【００４７】
図８（ａ）に示すように、ＩｎＧａＡｓのエミッタキャップ層１６およびＩｎＰのエミッタ層１５をパターニングするために、エミッタ電極１７をマスクとする。そして、図８（ｂ）に示すように、たとえば、Ａｒをドーズ量１×１０１３ｃｍ−２、ＲＦ電力４０ｋｅＶの条件でエミッタキャップ層１６およびエミッタ層１５をエッチングする領域にイオン注入をする。イオン注入により、エミッタキャップ層１６をエッチングする領域に第１結晶欠陥部２、エミッタ層１５のエッチングする領域に第２結晶欠陥部３が形成できる。このとき、エミッタキャップ層１６およびエミッタ層１５をエッチングする領域にあるＩｎＧａＡｓのベース層１４を、イオン注入しないようにイオン注入条件を調整する。
そして、図８（ｃ）に示すように、エミッタキャップ層１６は、たとえばリン酸（Ｈ３ＰＯ４）：過酸化水素（Ｈ２Ｏ２）：水（Ｈ２Ｏ）＝３：１：５０の混合液をエッチング液として用い、第１結晶欠陥部２と共にエッチングされ、パターニングされる。
【００４８】
そして、エミッタ層１５は、図８（ｄ）に示すように、パターニングされたエミッタキャップ層１６をマスクとし、たとえば、塩酸（ＨＣｌ）：水（Ｈ２Ｏ）＝１：１の混合液をエッチング液として用い、第２結晶欠陥部３と共にエッチングされ、パターニングされる。
【００４９】
エミッタキャップ層１６およびエミッタ層１５をエッチングする領域はイオン注入により結晶欠陥部が形成され、両者共にエッチング液に対する面方位依存性が喪失する。このため、エミッタキャップ層１６およびエミッタ層１５をエッチングする領域は縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御できる。したがって、実施形態２は、所望なメサ構造であるエミッタキャップ層１６およびエミッタ層１５を形成できる。
また、複数の半導体層を同一工程で結晶欠陥部を形成するため、イオン注入の横方向の広がりが大きくなり、結晶欠陥部が横方向に広く形成できる。このため、ウェットエッチング時のサイドエッチングをより効果的に防止できる。
このように、ＩｎＧａＡｓのエミッタキャップ層１６とＩｎＰのエミッタ層１５のようにエッチング特性が異なる半導体層が複数ある場合であっても、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上が可能である。また、複数の半導体層を同一工程でイオン注入し結晶欠陥部を形成するため、製造効率を向上できる。
【００５０】
（実施形態３）
本発明の一例である実施形態３の半導体装置の構成は、上述した実施形態１と同様に図１で示した構成のＨＢＴである。
【００５１】
以下に、本発明の実施形態３に係る半導体装置の製造方法について説明する。本実施形態においては、実施形態１に示したＨＢＴの製造方法のうち、エミッタキャップ層１６およびエミッタ層１５をパターニングする工程を除き、同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００５２】
図９は、エミッタキャップ層１６およびエミッタ層１５をパターニングする工程を示す半導体装置の断面図である。
【００５３】
図９（ａ）に示すように、ＩｎＧａＡｓのエミッタキャップ層１６およびＩｎＰをパターニングするために、エミッタ電極１７をマスクとする。そして、図９（ｂ）に示すように、エミッタキャップ層１６をドライエッチング、たとえばＲＩＥ法によりエッチングする。エミッタキャップ層１６をドライエッチングする際、エミッタ層１５の厚さの半分程度の深さまでエッチングイオンを到達させる。このドライエッチングにより、エミッタ層１５をエッチングする領域には結晶欠陥部４が形成される。
そして、図９（ｃ）に示すように、エミッタ層１５は、パターニングされたエミッタキャップ層１６をマスクとしパターニングされる。エミッタ層１５は、たとえば、塩酸（ＨＣｌ）：水（Ｈ２Ｏ）＝１：１の混合液をエッチング液として用い、結晶欠陥部４と共にエッチングされる。
【００５４】
上述したように、実施形態３の製造方法は、エミッタ層１５をエッチングする領域に、ドライエッチングのエッチングイオンにより結晶欠陥部４を形成し、エッチング液に対する面方位依存性を喪失する。このため、エミッタ層１５をエッチングする領域は縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御でき、所望なメサ構造を形成できる。したがって、実施形態３の製造方法は、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上を可能とする。
また、実施形態３の製造方法は、エミッタキャップ層１６をドライエッチングする工程と同一工程でエミッタ層１５をエッチングする領域に結晶欠陥部を形成するため、エッチング特性が異なる複数の半導体層をエッチングする場合であっても、製造効率を向上できる。
【００５５】
なお、実施形態３においては、結晶欠陥部を併せて形成する際にドライエッチングとしてＲＩＥを用いたが、プラズマエッチング、スパッタエッチング、イオンミリングでもよい。とくに、物理的スパッタリング作用が大きいスパッタエッチング、イオンミリングは、結晶の結晶格子のずれを生じやすく、結晶欠陥部を効果的に形成できる。
【００５６】
【発明の効果】
本発明によれば、結晶性を有する半導体層をウェットエッチングする際、半導体層の面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供することができる。また、本発明によれば、微細化、信頼性および製造効率の向上が可能である半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態１，２，３に係る半導体装置の構成を示す概略断面図である。
【図２】図２は本発明の実施形態１，２，３に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図３】図３は本発明の実施形態１，２，３に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図４】図４は本発明の実施形態１，２，３に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図５】図５は本発明の実施形態１，２，３に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図６】図６は本発明の実施形態１，２，３に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図７】図７は本発明の実施形態１に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図８】図８は本発明の実施形態２に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図９】図９は本発明の実施形態３に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図１０】図１０は従来の半導体装置を示し、（ａ）は概略断面図、（ｂ）は概略平面図である。
【図１１】図１１は従来の半導体装置の製造方法における製造工程を示し、（ａ）は平面図、（ｂ）は（ａ）のＹ１−Ｙ２における概略断面図である。
【図１２】図１２は従来の半導体装置の製造方法における製造工程の概略平面図である。
【図１３】図１３は従来の半導体装置の製造方法における製造工程の概略平面図である。
【符号の説明】
１１…基板、１２…サブコレクタ層、１３…コレクタ層、１４…ベース層、１５…エミッタ層、１６…エミッタキャップ層、１７…エミッタ電極、１８…ベース電極、１９…コレクタ電極、２０…エミッタ取り出し電極、２１…ベース取り出し電極、２２…コレクタ取り出し電極、２３…第１絶縁層、２４…第２絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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