(57)【要約】【課題】  本発明の目的は、ピクセルごとの照明レベルが均一となるアクティブマトリクス型ＯＬＥＤディスプレイの駆動回路を提供することにある。【解決手段】  ピクセル回路は、発光素子、照明レベルを示すように構成された蓄積素子、及び、発光素子を駆動するのに使用される駆動素子を含む。蓄積素子を構成することは、蓄積素子全体の電圧差を駆動素子のしきい電圧より大きなレベルに変えることを含む。駆動素子は、蓄積素子が構成されている間、発光素子の駆動を減少させる。蓄積素子が構成された後、蓄積素子によって示された照明レベルに相当する輝度レベルを有する光を発するために、駆動素子に発光素子を駆動させる。【選択図】    図１   
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【特許請求の範囲】
【請求項１】
蓄積素子全体の電圧差を、発光素子を駆動するのに使用される駆動素子のしきい電圧より大きなレベルに変えることを含め、一定の照明レベルを示すように該蓄積素子を構成すること；
該蓄積素子を構成中、該駆動素子により該発光素子の駆動を減少させること；及び
該蓄積素子を構成した後、該蓄積素子によって示された照明レベルに相当する輝度レベルを有する光を発するために、該駆動素子に該発光素子を駆動させること、を含む方法。
【請求項２】
前記発光素子の駆動を減少させることが、前記発光素子の駆動をオフにすることを含む、請求項１に記載の方法。
【請求項３】
前記発光素子の駆動を減少させることが、前記駆動素子を流れる電流を減少させるために制御素子を使用することを含む、請求項１に記載の方法。
【請求項４】
前記制御素子がトランジスタを含む、請求項３に記載の方法。
【請求項５】
前記発光素子の駆動を減少させることが、前記駆動素子の入力を前記蓄積素子から分離することを含む、請求項１に記載の方法。
【請求項６】
前記駆動素子が、空乏ゲートと蓄積ゲートを有するトランジスタを含み、前記発光素子の駆動を減少させることが、該空乏ゲートで電圧を調整することを含む、請求項１に記載の方法。
【請求項７】
前記発光素子を選択的に逆バイアスすることを更に含む、請求項１に記載の方法。
【請求項８】
一定の照明レベルを示すように蓄積素子を構成することが、該照明レベルを示すデータ電圧と前記駆動素子のしきい電圧との合計にほぼ等しい電圧レベルを蓄積することを含む、請求項１に記載の方法。
【請求項９】
装置の寿命期間中に前記駆動素子をオンにするのに十分な電圧差が前記蓄積素子全体に生じるように、前記発光素子に制御電圧を供給することを含む、請求項１に記載の方法。
【請求項１０】
前記駆動素子のしきい電圧を前記蓄積素子全体に生じさせるために、異なる期間中に前記発光素子の端子を少なくとも二つの異なる電圧レベルに設定することを更に含む、請求項１に記載の方法。
【請求項１１】
前記駆動素子内で電流を伝導させることができるが、光を発するために前記発光素子をオンにすることはできないようなレベルを有する制御電圧を、前記発光素子に供給することを更に含む、請求項１に記載の方法。
【請求項１２】
前記駆動素子が、ドレイン電極と前記発光素子の端子に結合されたソース電極とを含む方法であって、該方法が、前記発光素子の端子に制御電圧を印可することと、該ドレイン電極と前記制御電圧との間の電圧差が、前記発光素子が最大の輝度レベルで発光するときの前記発光素子全体の電圧にほぼ等しい第１の電圧と、前記駆動素子のしきい電圧にほぼ等しい第２の電圧との合計にほぼ等しくなるような電圧レベルに該制御電圧を設定することとを含む、請求項１に記載の方法。
【請求項１３】
前記駆動素子と前記発光素子の第２のグランド電圧レベルとは異なる第１のグランド電圧レベルを有するデータラインを用いて、輝度レベルを示すデータ電圧を、前記蓄積素子に供給することを更に含む、請求項１に記載の方法。
【請求項１４】
駆動素子を用いて、該駆動素子に直結された発光素子を駆動させること；
一定の照明レベルを示すように蓄積素子を構成すること；
該蓄積素子を構成中、該発光素子の駆動を減少させること；該蓄積素子を構成後、該駆動素子を用いて、該蓄積素子によって示されたレベルに相当する輝度レベルを有する光を発するために、該発光素子を駆動させること、を含む方法。
【請求項１５】
第１の期間に、スイッチング素子を介して、蓄積素子の端子に基準電圧を供給すること；該発光素子の端子に制御電圧を印可することと該基準電圧に対して該制御電圧を修正することとを含めて、該第１の期間に、発光素子を駆動するのに使用される駆動素子のしきい電圧を蓄積するように該蓄積素子を構成すること；と、
第２の期間に、該スイッチング素子を介して、輝度レベルを示すデータ電圧を該蓄積素子の端子に供給すること、を含む方法。
【請求項１６】
前記データ電圧レベルに応じて、前記駆動素子に前記発光素子を駆動させることを更に含む、請求項１５に記載の方法。
【請求項１７】
前記第１の期間が前記第２の期間と重複しないという、請求項１５に記載の方法。
【請求項１８】
前記スイッチング素子がトランジスタを含む、請求項１５に記載の方法。
【請求項１９】
しきい電圧を有する駆動素子と、蓄積素子と、該駆動素子から電流を受け取るように構成された第１の端子と制御電圧に結合された第２の端子とを有する発光素子と、を含む、ピクセル回路を駆動する方法であって、該方法が、該蓄積素子の第１の端子を第１の電圧レベルに設定すること；
該制御電圧を、該第１の電圧レベルよりも低い第２の電圧レベルに設定すること；
該制御電圧を、該第２の電圧レベルよりも高い第３の電圧レベルに設定すること；と、
輝度レベルを示すデータ電圧と該しきい電圧との合計にほぼ等しいデータレベルを蓄積するように該蓄積素子を構成すること、と含む方法。
【請求項２０】
前記蓄積素子を構成中、前記駆動素子によって前記発光素子の駆動を減少させることを更に含む、請求項１９に記載の方法。
【請求項２１】
前記発光素子の駆動を減少させることが、制御素子を用いて前記駆動素子を流れる電流を減少させることを含む、請求項２０に記載の方法。
【請求項２２】
前記発光素子の駆動を減少させることが、スイッチング素子を用いて、前記蓄積素子から前記駆動素子の制御ゲートを切り離すことを含む、請求項２０に記載の方法。
【請求項２３】
前記制御電圧の切換えによる電圧カップリングによって生じる前記蓄積素子に蓄積された電圧レベルにおけるばらつきを補償することを更に含む、請求項１９に記載の方法。
【請求項２４】
第１の期間に、蓄積素子の第１の端子に第１の所定の電圧を供給すること；
第２の期間に、該蓄積素子の第２の端子に第２の所定の電圧を供給すること；
第３の期間に、該第１及び第２の端子が、駆動素子の現在のしきい電圧とほぼ等しい電圧差を有するように該蓄積素子を構成すること；と
第４の期間に、該第１及び第２の端子が一定の照明レベルを示す電圧差を有するように該蓄積素子を構成すること、を含む方法。
【請求項２５】
前記照明レベルを示す電圧差に応じて、前記駆動素子を用いて発光素子を駆動することを更に含む、請求項２４に記載の方法。
【請求項２６】
前記第１の電圧と第２の電圧との差が、前記駆動素子の現在のしきい電圧より大きい、請求項２４に記載の方法。
【請求項２７】
前記駆動素子が所定時間動作した後、前記第１の電圧と第２の電圧の差が、前記駆動素子の推定しきい電圧とほぼ等しい、請求項２４に記載の方法。
【請求項２８】
前記第１、第２、及び第３の期間が重複しないという、請求項２４に記載の方法。
【請求項２９】
第１の期間に、信号線を用いて、蓄積素子の第１の端子に第１の電圧を供給すること；
第２の期間に、該第１の電圧レベルと第２の電圧レベルの差が、発光素子を駆動するのに使用されるトランジスタのしきい電圧よりも大きくなるように、信号線を用いて、該蓄積素子の第２の端子に第２の電圧を供給すること； 
第３の期間に、該第１の端子と第２の端子との間の電圧差が、該トランジスタのしきい電圧とほぼ等しくなるように、該蓄積素子を構成すること；と、
第４の期間に、一定の照明レベルを示すデータ電圧を、該第１又は第２の端子に供給すること、を含む方法。
【請求項３０】
前記第１、第２、第３、及び第４の期間が重複しないという、請求項２９に記載の方法。
【請求項３１】
第１の期間に、電荷蓄積素子の第１の端子をを第１の所定の電圧に設定すること及び、該電荷蓄積素子の第２の端子を第２の所定の電圧に設定すること；と
第２の期間に、該電荷蓄積素子が、発光素子を駆動するのに使用される駆動素子のしきい電圧とほぼ等しい電圧レベルを蓄積するように、駆動素子を用いて、該電荷蓄積素子を充電又は放電すること、を含む方法。
【請求項３２】
前記駆動素子を用いて、前記発光素子を駆動することを更に含む、請求項３１に記載の方法。
【請求項３３】
前記第１の期間が、前記第２の期間と重複しないという、請求項３１に記載の方法。
【請求項３４】
第１のスイッチング素子を介して前記第１の端子に前記第１の電圧を供給すること、及び、第２のスイッチング素子を介して前記第２の端子に前記第２の電圧を供給することを更に含む、請求項３１に記載の方法。
【請求項３５】
キャパシタの第１の端子に基準電圧を供給すること；
該キャパシタ全体の電圧が発光ダイオードを駆動するのに使用されるトランジスタのしきい電圧より大きくなるように、該発光ダイオードのカソードに第１の基準電圧を供給すること；
順方向の該発光ダイオード全体の電圧が該発光ダイオードのオンセット電圧より小さくなるように、第２の制御電圧を該カソードに供給すること；と
該トランジスタのしきい電圧とほぼ等しい電圧が該キャパシタ全体に生じるように該トランジスタを用いて該キャパシタを充電又は放電すること、を含む方法。
【請求項３６】
前記キャパシタが一定の照明レベルを示す電圧レベルを蓄積するように前記キャパシタを充電又は放電すること、及び、前記キャパシタが該照明レベルを示すために充電又は放電されている間に前記トランジスタによって前記発光素子の駆動を減少させることを更に含む、請求項３５に記載の方法。
【請求項３７】
第１の期間に、信号線に前記基準電圧を供給すること及びスイッチング素子を介して前記キャパシタの第１の端子に該信号線を接続することと、
第２の期間に、照明レベルを示すデータ電圧を前記信号線に供給すること及び該スイッチング素子を介して前記キャパシタの第１の端子に該信号線を接続すること、とを更に含む、請求項３５に記載の方法。
【請求項３８】
第１の制御ゲートと第２の制御ゲートとを有するトランジスタを用いて、発光素子に電流を供給すること、を含む方法。
【請求項３９】
前記発光素子に供給される電流を制御するため、前記第１及び第２の制御ゲートで電圧レベルを調整することを更に含む、請求項３８に記載の方法。
【請求項４０】
蓄積素子が照明レベルを示すデータ電圧を蓄積するように構成されている間、前記トランジスタを流れる電流を減少させるために、前記第１の制御ゲートで電圧レベルを調整することを更に含む、請求項３８に記載の方法。
【請求項４１】
照明レベルを示す電圧が前記第２の制御ゲートに印可される間に、前期トランジスタを流れる電流を減少させるために、前記第１の制御ゲートで電圧レベルを調整することを更に含む、請求項３８に記載の方法。
【請求項４２】
第１の期間に、前記トランジスタのしきい電圧とほぼ等しい電圧レベルを蓄積するように電荷蓄積素子を構成すること、及び、第２の期間に、該しきい電圧と照明レベルを示すデータ電圧との合計にほぼ等しい電圧レベルを蓄積するように該電荷蓄積素子を構成すること、を更に含む、請求項３８に記載の方法。
【請求項４３】
前記第２の期間に前記発光素子の駆動を減少させるために前記第１の制御ゲート又は第２の制御ゲートの電圧レベルを調整することを更に含む、請求項４２に記載の方法。
【請求項４４】
発光素子；と、
該発光素子に電流を供給する、少なくとも二つの制御ゲート有するトランジスタと、を含む装置。
【請求項４５】
前記トランジスタが、ソース電極とドレイン電極を含み、前記制御ゲートの一つが、該ソース電極又は該ドレイン電極と同じ導電性材料の層から形成される、請求項４４に記載の装置。
【請求項４６】
前記トランジスタがアモルファス・シリコンを含む、請求項４４に記載の装置。
【請求項４７】
前記トランジスタがポリシリコンを含む、請求項４４に記載の装置。
【請求項４８】
前記トランジスタが有機半導体を含む、請求項４４に記載の装置。
【請求項４９】
前記トランジスタが、空乏ゲートと蓄積ゲートを含む、請求項４４に記載の装置。
【請求項５０】
前記発光装置が発光ダイオードを含む、請求項４４に記載の装置。
【請求項５１】
前記発光素子が有機発光ダイオードを含む、請求項４４に記載の装置。
【請求項５２】
前記駆動素子がＮ型トランジスタを含む、請求項４４に記載の装置。
【請求項５３】
前記駆動素子が照明レベルを示す電圧レベルを蓄積するように構成された蓄積素子を更に含む、請求項４４に記載の装置。
【請求項５４】
前記蓄積素子がキャパシタを含む、請求項５３に記載の装置。
【請求項５５】
一方のコントロールゲートの長さが、他方のコントロールゲートの長さの３分の１より短いという、請求項４４に記載の装置。
【請求項５６】
一定の照明レベルを示す電圧レベルを蓄積するように構成された蓄積素子；
第１の端子で電流を受け取り、第２の端子で異なる二つの期間に第１の電圧レベルと第２の電圧レベルを有する制御電圧を受け取るように構成された発光素子；と、
該蓄積素子に蓄積された電圧レベルに応じて該発光素子に電流を供給する駆動素子であって、該蓄積素子が照明レベルを示す該電圧レベルを蓄積するように構成されている期間に、該発光素子に供給された電流を減少させるように構成された駆動素子、を含む装置。
【請求項５７】
前記蓄積素子が前記電圧レベルを蓄積するように構成されている期間、前記駆動素子がオフになるように構成される、請求項５６に記載の装置。
【請求項５８】
前記蓄積素子が照明レベルを示す前記電圧レベルを蓄積するように構成されている期間に、前記駆動素子と前記発光素子とを流れる電流を減少させる制御素子を更に含む、請求項５６に記載の装置。
【請求項５９】
前記発光素子が、発光ダイオードを含み、前記第１の電圧レベルが該発光ダイオードを順バイアスさせ、前記第２の電圧レベルが、前記発光ダイオードを逆バイアスさせる、請求項５６に記載の装置。
【請求項６０】
前記蓄積素子が前記電圧レベルを蓄積するように構成されている期間に、前記駆動素子から前記発光素子に流れる電流を減少させるように構成されたスイッチング素子を更に含む、請求項５６に記載の装置。
【請求項６１】
前記蓄積素子が前記電圧レベルを蓄積するように構成されている期間に、前記駆動素子の制御ゲートを前記蓄積素子から切り離すスイッチング素子を更に含む、請求項５６に記載の装置。
【請求項６２】
一定の照明レベルを示す電圧レベルを蓄積するように構成された蓄積素子；
電流を受け取る第１の端子と、制御電圧を受け取る第２の端子とを有する発光素子；
第１の期間に第１の電圧レベルを有し、第２の期間に第２の電圧レベルを有する該制御電圧を供給する制御ライン；
第３の期間に基準電圧を該蓄積素子に供給し、第４の期間にデータ電圧を該蓄積素子に供給する信号線；と、
該蓄積素子に蓄積された該電圧レベルに応じた照明レベルで光を発するために、該発光素子を駆動する駆動素子、を含む装置。
【請求項６３】
前記第１の期間が前記第３の期間と重複するという、請求項６２に記載の装置。
【請求項６４】
前記信号線が前記蓄積素子に前記データ電圧を供給している間、前期駆動素子によって、前記発光素子の駆動を減少させるスイッチング素子を更に含む、請求項６２に記載の装置。
【請求項６５】
前記信号線が前記蓄積素子に前記データ電電圧を供給している間、前記駆動素子の制御ゲートを前記蓄積素子から切り離すスイッチング素子を更に含む、請求項６２に記載の装置。
【請求項６６】
異なる電圧レベルを切換える第１の制御信号に接続されたカソードを有する発光素子；
電圧レベルを蓄積する蓄積素子；
該蓄積素子に蓄積された電圧レベルに応じて該発光素子を駆動する駆動素子；
該蓄積素子をデータラインに接続又はデータラインから切断するために、異なる電圧レベルを切換える第２の制御信号によって制御されるスイッチング素子と、を含む装置であって、該スイッチング素子、該駆動素子、及び該第１及び第２の制御信号の異なる電圧レベルが、該第１の制御信号の切換えにより該蓄積素子に生じた電圧のばらつきが、該第２の制御信号の切換えにより該蓄積素子に生じた電圧のばらつきによって相殺されるように設計される、という装置。
【請求項６７】
各ピクセル回路が、発光素子及び該発光素子を駆動し、該発光素子の駆動に影響を与える第１の制御ゲートと第２の制御ゲートを有する駆動素子とを含むという、複数のピクセル回路；と、
該ピクセル回路を制御する制御信号を供給するディスプレイ制御装置と、を含むディスプレイ。
【請求項６８】
各ピクセル回路が、発光素子と、一定の照明レベルを示す電圧レベルを蓄積するように構成された蓄積素子と、該蓄積素子に蓄積された該電圧レベルに応じて該発光素子を駆動する駆動素子とを含む、複数のピクセル回路であって、該蓄積素子が該照明レベルを示す電圧レベルを蓄積するように構成されている期間に、該駆動素子による該発光素子の駆動が減少されるという、複数のピクセル回路；と、
該ピクセル回路を制御する制御信号を供給するディスプレイ制御装置と、を含む、ディスプレイ。
【請求項６９】
画像に関する輝度データを蓄積するメモリ；
各ピクセル回路が発光素子と、該発光素子に電流を供給し、第１の制御ゲートと第２の制御ゲートとを有するトランジスタを含むという、複数のピクセル回路；
該発光素子が該画像を表示するために光を発するように、該メモリに蓄積されたデータに応じて該ピクセル回路を制御する制御信号を供給する制御装置と、を含むテレビ。
【請求項７０】
画像に関する輝度データを蓄積するメモリ；
各ピクセル回路が、端子を有する発光素子と、電圧レベルを蓄積しかつ端子を有する蓄積素子と、該蓄積素子に蓄積された電圧レベルに応じて該発光素子を駆動させる駆動素子とを含む複数のピクセル回路と、第１の期間に該蓄積素子が、該駆動素子のしきい電圧をほぼ等しい電圧レベルを蓄積し、第２の期間に、該蓄積素子が、該しきい電圧と輝度レベルを示すデータ電圧との合計とほぼ等しい電圧レベルを蓄積するように、該発光素子の端子と該蓄積素子の端子とに結合された制御ラインの電圧を切換える制御装置であって、該発光素子の駆動が該第２の期間に減少されるという制御装置と、を含む、携帯端末。
【請求項７１】
発光素子と、電圧レベルを蓄積する蓄積素子と、該蓄積素子に蓄積された電圧レベルに応じて該発光素子を駆動する駆動素子とを含むピクセル回路；と、
該ピクセル回路に制御信号を供給する制御ラインであって、該制御ラインの電圧は、異なる電圧レベル間で切り換わるという、制御ライン；と、
照明レベルを示すデータ電圧を、該蓄積素子に供給するデータライン；と、
第１のグランド電圧を、該ピクセル回路に供給する第１のノード；と、
該制御信号の切換えによって生じた該蓄積素子に蓄積された電圧レベルにおけるばらつきを補償するため、所定の量分、該第１のグランド電圧とは異なる第２のグランド電圧を、該データラインに供給する第２のノードと、を含む、装置。
【請求項７２】
発光素子；
該発光素子を駆動させる駆動素子；
電圧レベルを蓄積する蓄積素子；
該駆動素子のしきい電圧におけるばらつきに関係なく、ユーザー定義の輝度レベルで光を発するために、該駆動素子が該発光素子を駆動するように、該発光素子、該駆動素子、及び該蓄積素子を制御する手段；と
照明レベルを示すデータ電圧が該蓄積素子に供給される時に該発光素子が発した光を減少させる手段；
を含む、ディスプレイ。
【請求項７３】
発光ダイオード、トランジスタ、及びキャパシタを各々が有するピクセル回路の配列；
該発光ダイオードが該トランジスタのしきい電圧におけるばらつきに関係なくユーザー定義の輝度レベルで光を発するように、該発光ダイオードとキャパシタの電圧レベルを切換える手段；と
該発光ダイオードと該キャパシタの電圧レベルの切換えによって生じた該発光ダイオードの輝度レベルのエラーを補償する手段、を含む、ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、ディスプレイ用のピクセル回路に関する。
【背景技術】
【０００２】
アクティブマトリクス型有機発光ダイオード（ＯＬＥＤ）ディスプレイは、ディスプレイのピクセルのロウとカラムを形成するピクセル回路の配列を含む。各ピクセル回路は、駆動トランジスタのような能動素子によって制御されるＯＬＥＤを含む。ＯＬＥＤは、電流が流れると発光する発光物質を含む。ピクセル回路は、ピクセルの所望の輝度を示す電圧レベルを蓄積するストレージ・キャパシタを含んでよい。駆動トランジスタは、ＯＬＥＤが所望の輝度レベルで作動するように、ストレージ・キャパシタに蓄積された電圧レベルに応じてＯＬＥＤに電流を供給する。
【０００３】
一般的に、アクティブマトリクス型ＯＬＥＤディスプレイには、バックライトがないので、ピクセルを点灯させる必要がある時にＯＬＥＤを駆動するために、駆動トランジスタがオンになる。一例では、アモルファスシリコンＴＦＴ（薄膜トランジスタ）が、駆動トランジスタとして使用される。動作電圧下でアモルファス・シリコンＴＦＴに電流を流すと、トランジスタに負荷がかかる傾向があり、ディスプレイの寿命を超えてトランジスタのしきい電圧を上昇させる。しきい電圧が上昇すると、トランジスタによって供給される電流が減少し、それにより、ＯＬＥＤの輝度が減少する。ピクセルが異なると、輝度履歴も異なる（ピクセルのいくつかは、他のピクセルよりも長時間オン状態になる）ので、しきい電圧のばらつきがディスプレイの明るさを不均一にし得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ピクセルごとの照明レベルが均一となるアクティブマトリクス型ＯＬＥＤディスプレイの駆動回路を提供することにある。
【課題を解決するための手段】
【０００５】
概して、一つの形態によれば、本発明は、蓄積素子全体の電圧差を、発光素子を駆動するのに使用される駆動素子のしきい電圧より大きなレベルに変えることを含め、照明レベルを示すように蓄積素子を構成すること、蓄積素子を構成中、駆動素子により発光素子の駆動を減少させること、及び、蓄積素子を構成後、蓄積素子によって示された照明レベルに相当する輝度レベルを有する光を発するために、駆動素子に発光素子を駆動させること、を含む方法を特徴とする。
【０００６】
本発明の実施には、下記の一乃至複数の特徴を含み得る。発光素子の駆動を減少させることは、発光素子の駆動をオフにすることを含む。発光素子の駆動を減少させることは、制御素子を用いて駆動素子を流れる電流を減少させることを含む。制御素子は、トランジスタを含む。発光素子の駆動を減少させることは、駆動素子の入力を蓄積素子から分離することを含む。
【０００７】
駆動素子は、空乏ゲートと蓄積ゲートを有するトランジスタを含み、発光素子の駆動を減少させることは、空乏ゲートで電圧を調整することを含む。照明レベルを示すように蓄積素子を構成することは、照明レベルを示すデータ電圧と駆動素子のしきい電圧との合計にほぼ等しい電圧レベルを蓄積することを含む。
【０００８】
本方法は、発光素子を選択的に逆バイアスすることを含む。本方法は、装置の寿命期間中に駆動素子をオンにするのに十分な電圧差が蓄積素子全体に生じるように、制御電圧を発光素子に供給することを含む。本方法は、駆動素子のしきい電圧を蓄積素子全体に生じさせるために、異なる期間中に発光素子の端子を少なくとも二つの異なる電圧レベルに設定することを含む。本方法は、電流を駆動素子内で伝導させることはできるが、光を発するために発光素子をオンにすることはできないようなレベルを有する制御電圧を発光素子に供給することを含む。
【０００９】
駆動素子は、ドレイン電極と、発光素子の端子に結合されたソース電極とを含み、本方法は、発光素子の端子に制御電圧を印可すること、及び、ドレイン電極と制御電圧との間の電圧差が、発光素子が最大の輝度レベルで発光する時の発光素子全体の電圧に等しい第１の電圧と駆動素子のしきい電圧にほぼ等しい第２の電圧との合計にほぼ等しくなるような電圧レベルに、制御電圧を設定することを含む。本方法は、駆動素子と発光素子の第２のグランド電圧レベルとは異なる第１のグランド電圧レベルを有するデータラインを用いて、輝度レベルを示すデータ電圧を蓄積素子に供給することを含む。
【００１０】
概して、更に別の形態によれば、本発明は、駆動素子を用いて、駆動素子に直結された発光素子を駆動させること、照明レベルを示すように蓄積素子を構成すること、蓄積素子を構成中、発光素子の駆動を減少させること、及び、蓄積素子を構成後、駆動素子を用いて、蓄積素子によって示されたレベルに相当する輝度レベルを有する光を発するために、発光素子を駆動させること、を含む方法を特徴とする。
【００１１】
概して、更に別の形態によれば、本発明は、第１の期間にスイッチング素子を介して基準電圧を蓄積素子の端子に供給すること、発光素子の端子で制御電圧を印可すること及び基準電圧に対して制御電圧を修正することを含めて、第１の期間に発光素子を駆動するのに使用される駆動素子のしきい電圧を蓄積するよう蓄積素子を構成すること、及び、第２の期間にスイッチング素子を介して蓄積素子の端子に輝度レベルを示すデータ電圧を供給すること、を含む方法を特徴とする。
【００１２】
本発明の実施には、下記の一乃至複数の特徴を含み得る。本方法は、データ電圧レベルに応じて、駆動素子に発光素子を駆動させることを含む。第１の期間は第２の期間と重複しない。スイッチング素子はトランジスタを含む。
【００１３】
概して、更に別の形態によれば、本発明は、しきい電圧を有する駆動素子と、蓄積素子と、駆動素子から電流を受け取るように構成された第１の端子と制御電圧に結合された第２の端子とを有する発光素子と、を含む、ピクセル回路を駆動する方法を特徴とする。本方法は、蓄積素子の第１の端子を、第１の電圧レベルに設定すること、制御電圧を第１の電圧レベルよりも低い第２の電圧レベルに設定すること、制御電圧を第２の電圧レベルよりも高い第３の電圧レベルに設定すること、及び、輝度レベルを示すデータ電圧としきい電圧との合計にほぼ等しい電圧レベルを蓄積するように蓄積素子を構成することを含む。
【００１４】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。本方法は、蓄積素子を構成中、駆動素子によって発光素子の駆動を減少させることを含む。発光素子の駆動を減少させることは、制御素子を用いて駆動素子を流れる電流を減少させることを含む。発光素子の駆動を減少させることは、スイッチング素子を用いて駆動素子の制御ゲートを蓄積素子から切り離すことを含む。本方法は、制御電圧の切換えによる電圧カップリングによって生じる、蓄積素子に蓄積された電圧レベルにおけるばらつきを補償することを含む。
【００１５】
概して、更に別の形態によれば、本発明は、第１の期間に、蓄積素子の第１の端子に第１の所定の電圧を提供すること、第２の期間に、蓄積素子の第２の端子に第２の所定の電圧を提供すること、第３の期間に、第１及び第２の端子が駆動素子の現在のしきい電圧とほぼ等しい電圧差を有するように蓄積素子を構成すること、及び、第４の期間に、第１及び第２の端子が照明レベルを示す電圧差を有するように蓄積素子を構成すること、を含む方法を特徴とする。
【００１６】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。本方法は、照明レベルを示す電圧差に応じて、駆動素子を用いて発光素子を駆動することを含む。第１の電圧と第２の電圧との間の差は、駆動素子の現在のしきい電圧よりも大きい。第１の電圧と第２の電圧との間の差は、駆動素子が所定時間動作した後、駆動素子の推定しきい電圧とほぼ等しい。第１、第２、及び第３の期間は、重複しない。
【００１７】
概して、更に別の形態によれば、本発明は、第１の期間に、信号線を用いて蓄積素子の第１の端子に第１の電圧を供給すること、第２の期間に、第１の電圧レベルと第２の電圧レベルの差が発光素子を駆動するのに使用されるトランジスタのしきい電圧よりも大きくなるように、信号線を用いて蓄積素子の第２の端子に第２の電圧を供給すること、第３の期間に、第１の端子と第２の端子との間の電圧差がトランジスタのしきい電圧とほぼ等しくなるように蓄積素子を構成すること、及び、第４の期間に、照明レベルを示すデータ電圧を第１又は第２の端子に供給すること、を含む方法を特徴とする。
【００１８】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。第１、第２、第３、及び第４の期間は重複しない。
【００１９】
概して、更に別の形態によれば、本発明は、第１の期間に、電荷蓄積素子の第１の端子を第１の所定の電圧に設定すること及び電荷蓄積素子の第２の端子を第２の所定の電圧に設定することと、第２の期間に、電荷蓄積素子が発光素子を駆動するのに使用される駆動素子のしきい電圧とほぼ等しい電圧レベルを蓄積するように、駆動素子を用いて、電荷蓄積素子を充電又は放電すること、とを含む方法を特徴とする。
【００２０】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。本方法は、駆動素子を用いて発光素子を駆動することを含む。第１の期間は第２の期間と重複しない。本方法は、第１のスイッチング素子を介して第１の端子に第１の電圧を供給すること、及び、第２のスイッチング素子を介して、第２の端子に第２の電圧を供給することを含む。
【００２１】
概して、更に別の形態によれば、本発明は、キャパシタの第１の端子に基準電圧を供給すること、キャパシタ全体の電圧が発光ダイオードを駆動するのに使用されるトランジスタのしきい電圧よりも大きくなるように、発光ダイオードのカソードに第１の制御電圧を供給すること、順方向の発光ダイオード全体の電圧が、発光ダイオードのオンセット電圧よりも小さくなるように、カソードに第２の制御電圧を供給すること、及び、トランジスタのしきい電圧とほぼ等しい電圧が、キャパシタ全体に生じるように、トランジスタを用いてキャパシタを充電又は放電すること、を含む方法を特徴とする。
【００２２】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。本方法は、キャパシタが照明レベルを示す電圧レベルを蓄積するようにキャパシタを充電又は放電すること、及び、照明レベルを示すためにキャパシタが充電又は放電されている間、トランジスタによって発光素子の駆動を減少させること、を含む。本方法は、第１の期間に、基準電圧を信号線に供給すること及びスイッチング素子を介してキャパシタの第１の端子に信号線を接続することと、第２の期間に、照明レベルを示すデータ電圧を信号線に供給すること及びスイッチング素子を介してキャパシタの第１の端子に信号線を接続すること、を含む。
【００２３】
概して、更に別の形態によれば、本発明は、第１の制御ゲートと第２の制御ゲートを有するトランジスタを用いて電流を発光素子に供給することを含む方法を特徴とする。
【００２４】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。本方法は、発光素子に供給される電流を制御するために、第１及び第２の制御ゲートで電圧レベルを調整することを含む。本方法は、蓄積素子が照明レベルを示すデータ電圧を蓄積するように構成されている間にトランジスタを流れる電流を減少させるために、第１の制御ゲートで電圧レベルを調整することを含む。本方法は、照明レベルを示す電圧が第２の制御ゲートに印可される間にトランジスタを流れる電流を減少させるために、第１の制御ゲートで電圧レベルを調整することを含む。
【００２５】
本方法は、第１の期間に、トランジスタのしきい電圧とほぼ等しい電圧レベルを蓄積するように電荷蓄積素子を構成すること、及び、第２の期間に、しきい電圧と照明レベルを示すデータ電圧との合計にほぼ等しい電圧レベルを蓄積するよう電荷蓄積素子を構成すること、を含む。本発明は、第２の期間に、発光素子の駆動を減少させるために第１又は第２の制御ゲートの電圧レベルを調整することを含む。
【００２６】
概して、更に別の形態によれば、本発明は、発光素子と、発光素子に電流を供給する、少なくとも二つの制御ゲートを有するトランジスタと、を含む装置を特徴とする。
【００２７】
本発明の実施には、下記の一乃至複数の特徴を含み得る。トランジスタは、ソース電極とドレイン電極を含み、制御ゲートの一つは、ソース電極又はドレイン電極と同じ導電性材料の層から形成される。トランジスタは、アモルファス・シリコン、ポリシリコン、又は有機半導体を含む。トランジスタは、空乏ゲート及び蓄積ゲートを含む。発光素子は、発光ダイオードを含む。発光素子は、有機発光ダイオードを含む。駆動素子は、Ｎ型トランジスタを含む。本装置は、照明レベルを示す電圧レベルを蓄積するように構成された蓄積素子を含む。蓄積素子は、キャパシタを含む。一方の制御ゲートのチャネル長さは、他方の制御ゲートのチャネル長さの３分の１より小さい。
【００２８】
概して、更に別の形態によれば、本発明は、照明レベルを示す電圧レベルを蓄積するよう構成された蓄積素子と、第１の端子で電流を受け取り、異なる二つの期間に第１の電圧レベルと第２の電圧レベルを有する制御電圧を第２の端子で受け取るように構成された発光素子と、蓄積素子が照明を示す電圧レベルを蓄積するように構成されている期間に発光素子に供給された電流を減少させるように構成された、蓄積素子に蓄積された電圧レベルに応じて発光素子に電流を供給する駆動素子、とを含む装置を特徴とする。
【００２９】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。本駆動素子は、蓄積素子が電圧レベルを蓄積するように構成されている期間、オフになるように構成される。本装置は、蓄積素子が照明レベルを示す電圧レベルを蓄積するよう構成されている期間に駆動素子と発光素子とを流れる電流を減少させる制御素子を含む。本発光素子は、発光ダイオードを含み、第１の電圧レベルは、発光ダイオードを順バイアスさせ、第２の電圧レベルは、発光ダイオードを逆バイアスさせる。本装置は、蓄積素子が電圧レベルを蓄積するように構成されている期間に、駆動素子から発光素子に流れる電流を減少させるように構成されたスイッチング素子を含む。本装置は、蓄積素子が電圧レベルを蓄積するように構成されている期間、駆動素子の制御ゲートを蓄積素子から切り離すスイッチング素子を含む。
【００３０】
概して、更に別の形態によれば、本発明は、照明レベルを示す電圧レベルを蓄積するように構成された蓄積素子と、電流を受け取る第１の端子と制御電圧を受け取る第２の端子を有する発光素子と、第１の期間に第１の電圧レベルを有し、第２の期間に第２の電圧レベルを有する制御電圧を供給する制御ラインと、第３の期間に基準電圧を蓄積素子に供給し、第４の期間にデータ電圧を蓄積素子に供給する信号線と、蓄積素子に蓄積された電圧レベルに応じた照明レベルで光を発するために発光素子を駆動する駆動素子と、を含む装置を特徴とする。
【００３１】
本発明の実施には、下記の一乃至複数の特徴が含まれ得る。第１の期間は、第３の期間と重複する。本装置は、信号線がデータ電圧を蓄積素子に供給している間、駆動素子によって発光素子の駆動を減少させるスイッチング素子を含む。本装置は、信号線が蓄積素子にデータ電圧を供給している間、駆動素子の制御ゲートを蓄積素子から切り離すスイッチング素子を含む。
【００３２】
概して、更に別の形態によれば、本発明は、異なる電圧レベルを切換える、第１の制御信号に接続されたカソードを有する発光素子と、電圧レベルを蓄積する蓄積素子と、蓄積素子に蓄積された電圧レベルに応じて発光素子を駆動する駆動素子と、蓄積素子をデータラインに接続又はデータラインから切断するために異なる電圧レベルを切換える第２の制御信号によって制御されるスイッチング素子とを含む装置であって、第１の制御信号の切換えにより蓄積素子に生じた電圧のばらつきが、第２の制御信号の切換えにより蓄積素子に生じた電圧のばらきによって相殺されるように、スイッチング素子、駆動素子、及び第１の制御信号と第２の制御信号との異なる電圧レベルが設計されるという装置を特徴とする。
【００３３】
概して、更に別の形態によれば、本発明は、各ピクセル回路が、発光素子と発光素子を駆動し、発光素子の駆動に影響を与える第１の制御ゲートと第２の制御ゲートを有する駆動素子とを有するという、複数のピクセル回路と、ピクセル回路を制御する制御信号を供給するディスプレイ制御装置と、を含むディスプレイを特徴とする。
【００３４】
概して、更に別の形態によれば、本発明は、各ピクセル回路が、発光素子と、照明レベルを示す電圧レベルを蓄積するよう構成された蓄積素子と、蓄積素子に蓄積された電圧レベルに応じて発光素子を駆動する駆動素子とを含むという、複数のピクセル回路であって、蓄積素子が輝照明ベルを示す電圧レベルを蓄積するように構成されている期間に、駆動素子による発光素子の駆動が減少されるという複数のピクセル回路と、ピクセル回路を制御する制御信号を供給するディスプレイ制御装置と、を含むディスプレイを特徴とする。
【００３５】
概して、更に別の形態によれば、本発明は、画像に関する輝度データを蓄積するメモリと、各ピクセル回路が発光素子及び発光素子に電流を供給し、第１の制御ゲートと第２の制御ゲートを有するトランジスタを有するという複数のピクセル回路と、発光素子が画像を表示するために光を発するように、メモリに蓄積されたデータに応じてピクセル回路を制御する制御信号を供給する制御装置と、を含むテレビを特徴とする。
【００３６】
概して、更に別の形態によれば、本発明は、画像に関する輝度データを蓄積するメモリと、各ピクセル回路が、端子を有する発光素子と電圧レベルを蓄積しかつ端子を有する蓄積素子と蓄積素子に蓄積された電圧レベルに応じて発光素子を駆動する駆動素子とを含む、複数のピクセル回路と、第１の期間に、蓄積素子が駆動素子のしきい電圧とほぼ等しい電圧レベルを蓄積し、第２の期間に、蓄積素子がしきい電圧と輝度レベルを示すデータ電圧との合計にほぼ等しい電圧レベルを蓄積するように、発光素子の端子と蓄積素子の端子に結合された制御ラインの電圧を切換える制御装置と、を含む携帯端末であって、発光素子の駆動が第２の期間に減少されるという、携帯端末を特徴とする。
【００３７】
概して、更に別の形態によれば、本発明は、発光素子、電圧レベルを蓄積する蓄積素子、及び蓄積素子に蓄積された電圧レベルに応じて発光素子を駆動する駆動素子を有するピクセル回路を含む装置を特徴とする。本装置は、ピクセル回路に制御信号を供給する制御ラインを含み、制御ラインの電圧は、異なる電圧レベル間で切り換わる。本装置は、照明レベルを示すデータ電圧を蓄積素子に供給するデータラインを含む。本装置は、ピクセル回路に第１のグランド電圧を供給する第１のノードと、データラインに第２のグランド電圧を供給する第２のノードを含み、第２のグランド基準電圧は、制御信号の切換えによって生じた蓄積素子に蓄積された電圧レベルのばらつきを補償するために、所定の量分、第１のグランド電圧とは異なる。
【００３８】
概して、更に別の形態によれば、本発明は、発光素子と、発光素子を駆動する駆動素子と、電圧レベルを蓄積する蓄積素子を含むディスプレイを特徴とする。本ディスプレイは、駆動素子のしきい電圧のばらつきに関係なく、ユーザー定義の輝度レベルで光を発する発光素子を駆動素子が駆動するように、発光素子と駆動素子と蓄積素子を制御する手段を含む。本ディスプレイは、照明レベルを示すデータ電圧が蓄積素子に供給される時に発光素子が発する光を減少させる手段を含む。
【００３９】
概して、更に別の形態によれば、本発明は、発光ダイオードとトランジスタとキャパシタを各々が有する複数のピクセル回路の配列を含むディスプレイを特徴とする。本ディスプレイは、トランジスタのしきい電圧のばらつきに関係なく、ユーザー定義の輝度レベルで発光ダイオードが光を発するように、発光ダイオードとキャパシタの電圧レベルを切換える手段を含む。本ディスプレイは、発光ダイオードとキャパシタの電圧レベルの切換えによって生じた発光ダイオードの照明レベルのエラーを補償する手段を含む。
【００４０】
本発明の他の特徴及び利点は、明細書、図面、及び特許請求の範囲より明白となる。
【発明の効果】
【００４１】
本発明のディスプレイ用駆動回路は、蓄積素子全体の電圧差を駆動素子のしきい電圧より大きなレベルに変えて蓄積素子を構成し、駆動素子は蓄積素子が構成されている間、発光素子の駆動を減少させる。蓄積素子が構成された後、蓄積素子によって示された照明レベルに相当する輝度レベルを有する光を発するために、アクティブマトリクス型ＯＬＥＤディスプレイのピクセルごとの照明レベルを均一とすることができる
【発明を実施するための最良の形態】
【００４２】
図１を参照すると、アクティブマトリクス型のＯＬＥＤのピクセル回路１００は、ユーザーがアクティブマトリクス型ＯＬＥＤディスプレイ７００（図２８）のピクセルとして認識する光を発するＯＬＥＤ１０２を含む。ＯＬＥＤ１０２が発する光の輝度は、ＯＬＥＤ１０２を流れる電流Ｉによって決定され、ＮＭＯＳ駆動トランジスタＴ２によって供給される。電流Ｉは、トランジスタＴ２のしきい電圧（ＶＴＨ２）より多いゲート・ソース電圧の量によって決定される。トランジスタＴ２のしきい電圧は、ディスプレイを繰り返し使用後、経時変化し得る。ピクセル回路１００は、トランジスタＴ２を制御する電圧を蓄積するストレージ・キャパシタＣｓと、データライン１０４にキャパシタＣｓを接続するＮＭＯＳトランジスタを含む。データライン１０４は、ユーザー定義のピクセル輝度レベルを示すデータ電圧（ＶＤＡＴＡ）を供給する。ＯＬＥＤ１０２が、トランジスタＴ２のしきい電圧の変化に実質的には関係なく、ユーザー定義型の輝度レベルで光を発するように、ピクセル回路１００は、トランジスタＴ２のしきい電圧の変化を補償するように構成されている特殊な信号タイミングで動作する。
【００４３】
トランジスタＴ１及びＴ２及びキャパシタＣｓは、ディスプレイ制御装置７２０（図２８）のようなソースからデータライン１０４によって供給されるデータ電圧によって決定される電流レベルで電流ＩをＯＬＥＤ１０２に供給するデータサンプル電流ソース１２０（点線で囲まれた部分）を形成する。データ電圧は、ユーザー定義型のピクセル輝度を示すレベルを有する。キャパシタＣは、ノード“Ａ”及びノード“Ｂ”でそれぞれトランジスタＴ２のゲート１１６とソース１１８に接続される正極１１２と負極１１３を有する。トランジスタＴ２のしきい電圧は経時変化するが、（ＶＤＡＴＡ＋ＶＴＨ２）とほぼ等しい電圧レベルが、キャパシタＣｓ全体に設定される。Ｖｇｓは、トランジスタＴ２のゲート・ソース電圧を示すこととする。トランジスタＴ２（飽和領域で動作する際、すなわち、Ｖｄｓ＞Ｖｇｓ−Ｖｔの時には本質的にトランジスタＴ２）によって供給される電流Ｉは、（Ｖｇｓ−ＶＴＨ２）２に比例するので、電流ＩはＶＤＡＴＡ２に比例し、トランジスタＴ２のしきい電圧に左右されない。このように、しきい電圧は変化するが、照明の明るさは変化しない。
【００４４】
しきい電圧のばらつきは、異なる時間間隔でピクセル回路１００に印可される制御電圧を切換えることにより補償される。最初の時間間隔において、ＶＴＨ２より大きな電圧がキャパシタＣｓ全体に生じるように、キャパシタＣｓの正極１１２の電圧及びＯＬＥＤ１０２のカソード１１０の電圧が構成される。キャパシタＣｓ全体の電圧は、Ｖｃｓと表す。第２の時間間隔において、ＶｃｓがＶＴＨ２とほぼ同じになるように、トランジスタＴ２はキャパシタＣｓを放電する。第３の時間間隔において、キャパシタにＶＤＡＴＡとＶＴＨ２の合計とほぼ同じ電圧レベルを蓄積させるため、データ電圧（ＶＤＡＴＡ）がキャパシタＣｓに供給される。第４の時間間隔中に、トランジスタＴ２はＯＬＤＥ１０２にデータ電圧に比例する駆動電流を供給する。
【００４５】
トランジスタＴ１は、異なる時間間隔中に異なる作用を供給する。最初の時間間隔において、トランジスタＴ１は、ＶＴＨ２にほぼ等しい電圧レベルがキャパシタＣｓ全体に設定される際に、キャパシタＣｓの正極１１２をデータライン１０４に印加される基準電圧に接続するデータ参照型の電圧切換えトランジスタとして機能する。図１で示した例では、基準電圧はグランド電圧１２２である。別の時間間隔においては、トランジスタＴ１は、データ電圧がキャパシタＣｓに書き込まれ得るようにデータライン１０４に印可されるデータ電圧（ＶＤＡＴＡ）に正極１１２を接続する電圧サンプリングトランジスタとして機能する（すなわちＶＣＳがＶＴＨ２＋ＶＤＡＴＡになる）。
【００４６】
キャパシタＣｓは、トランジスタＴ１及びＴ２の寄生キャパシタンス（例えば、約５０ｆＦ）と比較すると大きく（例えば、約５００ｆＦ；１ｆＦ＝１０−１２ファラッド）設計されているが、ＯＬＥＤ１０２のキャパシタンス（例えば、約６ｐＦ）と比較すると小さく設計される。
【００４７】
アノード１１４からカソード１１０までで計測された電圧が開始電圧（ＶＯＮＳＥＴ）より大きい場合に、ＯＬＥＤ１０２が点灯する。カソード１１０は、共通の電流の戻りをもたらすために、ディスプレイ７００のすべてのピクセルに接続されるように作られている。アクティブマトリクス型のＯＬＥＤディスプレイが製造されると、アノード端子をそれぞれ有するデータサンプル電流ソース１２０の回路の配列全体に、ＯＬＥＤ層（例えば、ＯＬＥＤ１０２を形成する層）が配置される。カソード１１２は、多くの場合は透明な、酸化イリジウム錫（ＩＴＯ）のような導電する金属を、ＯＬＥＤ層上に堆積させることによって形成される。
【００４８】
図２を参照すると、タイミング図１３０は、画像のフレーム全体がディスプレイ７００上にリフレッシュされるフレーム周期ｔ−ｆｒａｍｅの間のピクセル回路１００の信号タイミングを示す。全てのピクセル回路は、フレーム周期ｔ−ｆｒａｍｅの間に新しいデータ電圧で書き込まれる。ディスプレイ７００は、１秒あたり６０フレームの画像を表示し得るので、フレーム周期は約１６．７ミリ秒であり得る。図２で示した例では、フレーム周期は４つのサブ周期、すなわち、初期化サブ周期１３２、“Ｖｔ書き込み”サブ周期１３４、データ書き込みサブ周期１３６、及び発光サブ周期１３８に分割される。初期化サブ周期１３２は、時間ｔ０から時間ｔ１までの短い期間（例えば、１０μｓ；１μｓ＝１０−６秒）にわたり、Ｖｔ書き込みサブ周期１３４は、時間ｔ１から時間ｔ３までの短い期間にわたり、データ書き込みサブ周期１３６は、時間ｔ３から時間ｔ５までの短い期間にわたり、発光サブ周期１３８は、時間ｔ５から時間ｔ６までの短い期間にわたる。
【００４９】
タイミング図１３０は、データライン１０４、ローライン１０６、カソード（ＶＣＡ）、キャパシタ（ＶＣＳ）、ＯＬＥＤ１０２（ＶＯＬＥＤ）、ＯＬＥＤ１０２の輝度レベル、及び“ＳＷ”制御信号の信号タイミングを示す。データライン１０４は、基準電圧とキャパシタＣｓに書き込まれるデータ電圧を提供する。ローライン１０６は、トランジスタＴ１のオン／オフ状態を制御し、それにより、ノードＡがデータライン１０４に接続されるかどうかを決定する。ＶＣＡは、ＯＬＥＤ１０２のカソード１１０の電圧レベルを表す。ＶＯＬＥＤは、ＯＬＥＤ１０２全体の電圧を表し、アノード１１４とカソード１１０との間の電圧差である。ＳＷ信号は、ピクセル回路１０４には使用されないが、データ電圧がキャパシタＣｓに書き込まれる際に駆動トランジスタをオフにするために、後述の他のピクセル回路で使用される。
【００５０】
データライン１０４、ローライン１０６、ＶＣＡ、及びＳＷ信号の電圧レベルは、データドライバ７１２及びゲートドライバ７１０と連携してディスプレイ制御装置７２０によって制御される（図２８）。
【００５１】
ＶＴＨ２が後でキャパシタＣｓに書き込むことができるように、初期化サブ周期１３２の間、キャパシタＣｓの正極１１２及び負極１１３の電圧は、初期値に設定される。Ｖｔ書き込みサブ周期１３４の間、ＶＴＨ２にほぼ等しい電圧レベルがキャパシタＣｓ全体に設定される。データ書き込みサブ周期１３６の間、ピクセル輝度を示すデータ電圧（ＶＤＡＴＡ）が、キャパシタＣｓに書き込まれる。すなわち、ＶＤＡＴＡ＋ＶＴＨ２に等しい電圧が、キャパシタＣｓ全体に蓄積される。発光サブ周期１３８の間、ＯＬＥＤ１０２を駆動させるために、トランジスタＴ２はオンにされ、データ電圧によって指定されたピクセル輝度でＯＬＥＤ１０２を点灯させる。
【００５２】
時間ｔ０で、データドライブ７１２（図２８）のうちの一つが、データライン１０４に、基準電圧（図示した例では０ボルト）を供給する。トランジスタＴ１をオンにするため、ローライン１０６は、２０ボルトの高さの電圧まで引き上げられる（１４０）。カソード１１０は、−２０ボルトまで引き下げられる（１４２）。キャパシタＣｓ及びＯＬＥＤ１０２全体の電圧降下は、２０ボルトである。一例として、キャパシタＣｓ全体の電圧を１３ボルト、ＯＬＥＤ１０２全体の電圧を７ボルトにしてもよい（ＯＬＥＤがオンになる）。
【００５３】
初期化サブ周期１３２の間、ディスプレイ７００の全てのＯＬＥＤ１０２が発光（１４４）しても良い。一例では、初期化サブ周期１３２は、連続する各フレーム周期の最初に繰り返される。ディスプレイ７００がハイコントラストとなり得るように、初期化サブ周期１３２は短時間維持される。時間経過ごとの平均輝度は、初期照明に影響される。別の例においては、初期化サブ周期１３２の信号タイミングは、ディスプレイ７００の始動の際の最初のフレーム周期の初めに使用されるが、後のフレーム周期で繰り返されることはない。この場合、観察された輝度は、見ている人には、ディスプレイの始動プロセスの一部と受け止められるので、初期化サブ周期１３２はもっと長くてもよい。
【００５４】
時間ｔ１の時に、ローライン１０４は−２０Ｖにまで下がる（１４６）。カソード１１０の電圧は、＋１０Ｖに変わる（１４８）。ＯＬＥＤ１０２及びキャパシタＣｓのキャパシタンスが高いので、ノードＡ及びノードＢの電圧が３０Ｖずつ高くなり、それぞれ、約＋３０Ｖ及び＋１７Ｖになる。トランジスタＴ２は、グランド電圧に対して高いゲート電圧を有するので、トランジスタＴ２がオンになる。−１０Ｖの電圧がＯＬＥＤ全体に設定され、キャパシタＣｓ全体に＋１３Ｖの電圧が維持される。
【００５５】
時間ｔ２の時に、ローライン１０６が再び＋２０Ｖにまで高くなり（１５０）、一方、カソード１１０の電圧はグランド電圧（０Ｖ）になる（１５２）。トランジスタＴ２は、（アノード１１４に接続された）ノードＢの電圧が−ＶＴＨ２となるまでキャパシタＣｓを放電しながら、ＯＬＥＤ１０２のキャパシタンスを充電（放電）し、その結果、Ｖｃｓが＋ＶＴＨ２に落ち着くことなる。
【００５６】
時間ｔ３の時に、ローライン１０６は、−２０Ｖにまで低くなり（１０６）、トランジスタＴ１がオフになり、それにより、ノードＡが仮想グランド電圧になる。つまり、ノードＡは、トランジスタＴ１がオフになった直後に、グランド電圧になる。
【００５７】
時間ｔ３〜ｔ５の間に、データドライバ７１２の１つが、所望のピクセル輝度を示す電圧レベルを有するデータ電圧（１５６）を、データライン１０４に提供する。データ電圧は０〜１０Ｖのレベルを有する。
【００５８】
時間ｔ４で、カソード１１０の電圧は０Ｖのまま、ローライン１０６が高くなり（１５８）、トランジスタＴ１がオンになり、それにより、データ電圧がノードＡを介してキャパシタＣｓに書き込まれる。データライン１０４は、ノードＡの電圧がＶＤＡＴＡに増加するように、キャパシタＣｓを充電する。キャパシタＣｓの充電中、ＯＬＥＤのキャパシタンスもわずかばかり充電される。時間ｔ４+δｔの時のキャパシタ全体の電圧量の増加がＶＤＡＴＡとほぼ等しくなるように、例えば、ＶＤＡＴＡの９７％になるように、時間δｔは選択される。
【００５９】
時間ｔ５の時に、カソード１１０の電圧が−２０Ｖに切換えられる（１６２）。ＶｄｓがトランジスタＴ２のドレイン・ソース電圧である場合、Ｖｄｓ＞（Ｖｇｓ−ＶＴＨ２）であるので、トランジスタＴ２は、電流飽和モードで動作する。トランジスタＴ２及びＯＬＥＤ１０２を流れる電流Ｉは、例えば、おおよそ、
【数１】
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である。電流Ｉにより、例えば２０６ニットの輝度レベルでＯＬＥＤ１０２が点灯する（１６４）。データサンプル電流ソース１２０は、ＶＴＨ２とは関係のない電圧データから電流への伝達機能を実行する。
【００６０】
トランジスタＴ２がアモルファスシリコンを用いて実行すると、ＶＴＨ２は最初約２．５Ｖである。時間が経過すると、トランジスタＴ２を流れる電流が電気的ストレスを引き起こすので、しきい電圧が１０Ｖにまで上昇し得る。キャパシタＣｓにデータ電圧を充電する前に、ＶＴＨ２とほぼ等しい電圧レベルにまでキャパシタＣｓを充電することにより、データサンプル電流ソース１２０が、ＶＴＨ２とは実質的に無関係なデータライン１０４上のＶＤＡＴＡによって特定された輝度レベルでＯＬＥＤ１０２を点灯させる電流Ｉを提供する。
【００６１】
タイミング図１３０の信号タイミングは、ディスプレイ７００の全てのピクセル回路１００に使用される。書き込みＶｔサブ期間１３４の間、駆動トランジスタのしきい電圧が、全てのピクセル回路１００の対応するキャパシタに書き込まれる。全てのピクセル回路１００が、書き込みデータサブ期間１３６の間に、キャパシタに書きこまれた対応する輝度データを有する。発光サブ期間１３８の間、特定の輝度レベルでＯＬＥＤのすべてを駆動させるため、全てのピクセル回路１００の駆動トランジスタがオンにされる。
【００６２】
図３を参照すると、他の例であるピクセル回路２００には、データサンプル切換え電流ソース２０２（点線で囲まれた部分）とＯＬＥＤ１０２とが含まれる。データサンプル切換え電流ソース２０２には、データサンプル電流ソース１２０の回路素子と、トランジスタＴ２のグランド１２２とドレイン２０４間に連結されたＮＭＯＳトランジスタＴ３が含まれる。ピクセル回路２００の配列を用いて、ディスプレイ７００のようなアクティブマトリクス型ＯＬＥＤディスプレイが形成される。
【００６３】
また、タイミング図１３０の信号タイミングは、ピクセル回路１７０にも使用され得る。トランジスタＴ３は、配列の全てのピクセル回路に共通のＳＷ信号によって制御される。初期化サブ期間１３２及び書き込みＶｔサブ期間１３４の間、ＳＷ信号は、トランジスタＴ３をオンにするため、ロジック・ハイの電圧レベル（１６６）で維持され、トランジスタＴ２をピクセル回路１００で動作するのと同じように動作させる。時間ｔ３の時に、輝度データ（ＶＤＡＴＡ）がキャパシタＣｓに書き込まれる際にトランジスタＴ３をオフにするために、ＳＷ信号はロジック・ローの電圧レベル（１６８）にされる。トランジスタＴ３をオフにすることにより、輝度データがキャパシタＣｓに書き込まれる時に電流がトランジスタＴ２を流れないようにし、輝度データが書き込まれている間ＯＬＥＤ１０２全体の電圧の変化を最小にする。時間ｔ５の時に、発光サブ期間１３８の間電流がトランジスタＴ２及びＯＬＥＤ１０２を流れるように、ＳＷ信号は高く設定される（１７０）。
【００６４】
ピクセル回路２００の利点は、輝度データがキャパシタＣｓに書き込まれる間、トランジスタＴ２がオフであるので、データライン１０４の電圧レベルがキャパシタＣｓにより正確に書き込まれ、キャパシタＣｓに書き込まれたＶＴＨ２電圧をより正確に維持することである。トランジスタＴ３がなければ、輝度データがキャパシタＣｓに書き込まれる際に、キャパシタＣｓ全体の電圧がＶＴＨ２より大きくなり、トランジスタＴ２がオンになってしまう。これにより、ノードＢの電圧レベルが変化してしまい、キャパシタＣｓに蓄積された輝度データとしきい電圧の両方にエラーが生じてしまう。輝度データがキャパシタＣｓに書き込まれている間、トランジスタＴ３を使ってトランジスタＴ２をオフにすることにより、キャパシタＣｓ全体の電圧が、蓄積されたしきい電圧ＶＴＨ２を維持しながら、ＶＤＡＴＡにより近似した量増加することが確実となる。
【００６５】
浮遊容量（例えば、トランジスタＴ３のゲート・ソース間キャパシタンス及びトランジスタＴ２のゲート・ドレイン間キャパシタンス）を介して結合する電圧により、ＳＷ信号の切換えがＶｃｓに影響を与える。トランジスタＴ１のゲート・ソース間キャパシタンスを介して結合する電圧により、ローライン信号の切換えはＶｃｓに影響を与える。ピクセル回路２００のキャパシタＣｓに蓄積された電圧の制御は、ローライン信号及びＳＷ信号の切換えから結合する電圧が互いに相殺されるように、トランジスタＴ１及びＴ２のゲート幅及び、ＳＷ信号のロジック・ハイ／ロジック・ローの電圧レベルを調整することにより改善され得る。
【００６６】
例として、ＶＤＡＴＡがキャパシタＣｓに書き込まれた後、ローライン１０６はローになる（１６０）。トランジスタＴ１は、ゲート・ソース間キャパシタンスＣｇｓｌを有し、ローライン１０６が低くなると、キャパシタＣｓの負電圧エラーが生じる。負電圧エラーは、おおよそ、
【数２】
2004295131.tif 000004
で、式中、ＶＲＯＷ（ｈｉｇｈ）は、トランジスタＴ１をオンにするためにローライン１０６に印可されるロジック・ハイの電圧レベルであり、ＶＲＯＷ（ｌｏｗ）は、トランジスタＴ１をオフにするためにローライン１０６に印可されるロジック・ローの電圧レベルである。この負電圧エラーは、ＳＷ信号のロジック・ハイ／ロジック・ローの電圧レベルを調整し、時間ｔ５の時にＶＣＡの電圧レベルの変化を調整することにより補償され得る。
【００６７】
発光サブ期間の最初に、ＳＷ信号はロジック・ハイに設定され（１７０）、その結果、キャパシタＣｓの正電圧エラーが生じる。電圧エラーは、おおよそ
【数３】
2004295131.tif 000005
で、式中、ＶＳＷ（ｈｉｇｈ）及びＶＳＷ（ｌｏｗ）はそれぞれ、ＳＷ信号に印可されるロジック・ハイ及びロジック・ローの電圧レベルであり、Ｃｇｓ３は、トランジスタＴ３のゲート・ソース間キャパシタンスであり、Ｃｇｄは、トランジスタＴ２のゲート・ドレイン間キャパシタンスである。ゲート・ソース間キャパシタンス及びゲート・ドレイン間キャパシタンスは、トランジスタの幅に比例するので、下記式に設定することにより、ネット・エラーを相殺することが可能である。
【数４】
2004295131.tif 000006
式中、ＶＣＡ（ｅｘｐｏｓeｒ）及びＶＣＡ（ｗｒｉｔｅ  ｄａｔａ）は、それぞれ、発光サブ期間及びデータ書き込みサブ期間の間のＶＣＡの電圧レベルである。
【００６８】
図４を参照すると、他の例であるピクセル回路２３０には、ピクセル回路２００の回路素子と、トランジスタＴ２とＯＬＥＤ１０２との間に接続された更に別のＰＭＯＳトランジスタＴ４が含まれる。トランジスタＴ４のゲートは、約−１５Ｖの電圧レベルを有するＶｃｃ制御信号によって制御される。ピクセル回路２３０の信号タイミングは、図２のタイミング図１３０で示したピクセル回路２００の信号タイミングと同じである。
【００６９】
図２を参照すると、書き込みＶｔ（１３４）サブ期間及びデータ書き込み（１３６）サブ期間の間、Ｖｃｃ信号は約−１５Ｖであるので、トランジスタＴ４はハードに切りかえられる。つまり、Ｔ４はオンになり、直線領域、すなわち、Ｖｄｓ＜Ｖｇｓ−ＶＴＨ４（式中、ＶＴＨ４はトランジスタＴ４のしきい電圧である）において、動作する。
【００７０】
時間ｔ５の時に、カソード１１２の電圧（ＶＣＡ）は低くなり（１６２）、Ｖｃｃ信号より低い負電圧（例えば、−２３Ｖ）になる。トランジスタＴ４は、飽和領域で動作し、ノードＢの電圧からＯＬＥＤ１０２の電圧変化をよりよく分離することができる電流カスコード装置として機能する。トランジスタＴ４の機動性が十分高く、トランジスタＴ４の幅が十分広い場合には、結果的に、時間ｔ５の際のカソード電圧の切換えにより、ストレージ・キャパシタの電圧エラーがより少なくなる。
【００７１】
ＶＣＡ電圧のレベルが変化すると、トランジスタＴ４の電圧振幅が、発光サブ期間１３８の最初のノードＢで減少する。ＶＣＡが電圧レベルを切換えると、ＯＬＥＤ１０２の特性のばらつきにより、ノードＢで電圧を調整することができる。ばらつきの一つは、ＯＬＥＤ１０２を流れる電流Ｉ（ユーザー定義型の輝度レベルに相当）とＯＬＥＤの電圧（ＯＬＥＤ１０２全体の電圧）との関係に影響する。ＯＬＥＤ１０２の操作履歴に関係なく、電流Ｉが高くなると、ＯＬＥＤ電圧が高くなる。別のばらつきは、ＯＬＥＤ１０２の操作履歴に影響する。ＯＬＥＤ１０２は、トラップされた変化により所定の電流でＯＬＥＤ１０２全体の電圧を修正することができる、薄膜素子である。トラップされた変化の量は、ＯＬＥＤ１０２の操作履歴に左右され、所定期間操作後、所定の電流で、ＯＬＥＤの電圧が変化し得る。
【００７２】
また、トランジスタＴ４のゲート・ソース間電圧も同様の反応を示す。しかし、トランジスタＴ４の性能が十分高い場合には、電流又は動作履歴の変化によって引き起こされるトランジスタＴ４のゲート・ソース電圧のばらつきは、ＯＬＥＤ１０２のばらつきよりも少なく、それにより、ストレージ・キャパシタンスＣｓの電圧エラーを最小にすることができる。トランジスタＴ４は飽和領域で動作するので、ゲート・ソース間電圧は、
2004295131.tif 000007
に比例する。式中、μは動作性を示し、Ｃｏｘは酸化キャパシタンスを示す。トランジスタＴ４は、高いＷ／Ｌ率を有するので、ゲート・ソース間電圧のばらつきは低く、その結果、しきい電圧のドリフトが小さくなる。
【００７３】
所定の電流レベルに対してトランジスタＴ４のゲート・ソース間電圧がほぼ一定に維持されるように、トランジスタＴ４のチャネル幅は、トランジスタＴ３のチャネル幅よりも大きく設計される。さらに、トランジスタＴ４のチャネル幅が大きいので、トランジスタＴ４のゲート・ソース間電圧のばらつきは、所定の輝度範囲を越えるＯＬＥＤ１０２全体の電圧のばらつきより少なく変化し、時間ｔ５の時にカソード電圧を切換えることにより、キャパシタの電圧エラーが減少する。チャネル幅が広いので、トランジスタＴ４のゲート・ソース電圧が小さくなり、Ｔ４にかかる電気的ストレスやしきい電圧Ｔ４のばらつきも減少させることができる。
【００７４】
図５を参照すると、他の例であるピクセル回路２５０は、データサンプル切換え電流ソース２５２及びＯＬＥＤ１０２を含む。トランジスタＴ２のグランド１２２及びドレイン間に接続されるトランジスタＴ３を有するかわりに、ＮＭＯＳトランジスタＴ５が駆動トランジスタＴ２のノードＡと入力（例えば、ゲート２５４）との間に接続されるということ以外は、データサンプル切換え電流ソース２５２は、データサンプル切換え電流ソース１２０と類似している。トランジスタＴ５は、トランジスタＴ５をそれぞれオン及びオフにするために高電圧レベルと低電圧レベルとを切換えるＳＷ信号によって制御されている。ＳＷ信号は、配列のすべてのピクセル回路に共通である。
【００７５】
ピクセル回路２５０の信号タイミングは、図２のタイミング図１３０で示すピクセル回路２００の信号タイミングと同一である。トランジスタＴ５との接続を絶つために、ＳＷ信号は低く設定され（１６８）、輝度データがキャパシタＣｓに書き込まれる時に、トランジスタＴ２のゲート２５４をノードＡから分離する。これにより、輝度データがキャパシタＣｓに書き込まれている間のトランジスタＴ２の伝導を防ぎ、輝度データの電圧レベルがキャパシタＣｓに正確に書き込まれる。
【００７６】
ピクセル回路２５０の利点は、ＯＬＥＤ１０２と直列のトランジスタがたった一つである（すなわち、Ｔ２だけ）ということである。したがって、ピクセル回路２５０は動作するのに、別のトランジスタがトランジスタＴ２と直列に接続されている場合よりも、低い電圧を要する。ＳＷ信号は、データがキャパシタに書き込まれている間は低く設定され、トランジスタＴ２のゲート２５４を分離するので、データがキャパシタＣｓに書きこまれている間、トランジスタＴ２は電流を伝導しない。
【００７７】
図６を参照すると、別の例であるピクセル回路２６０は、ピクセル回路２５０と類似である。ＰＭＯＳトランジスタＴ６が、ＮＭＯＳトランジスタＴ５の代わりに使用される。ピクセル回路２５０のＳＷ信号は、削除される。トランジスタＴ６は、ローライン１０６によって容易に制御される。ピクセル回路２６０は、ポリシリコンを使ってトランジスタＴ１、Ｔ２、及びＴ６を作る際に有用であり得る。
【００７８】
図７を参照すると、ピクセル回路３００は、ＯＬＥＤ１０２を駆動させる駆動トランジスタとして使用されるダブル・ゲート・トランジスタを含む。トランジスタＴ７の構成は、図８に示す。ダブル・ゲート・トランジスタＴ７は、ボトム・ゲート３０２（蓄積ゲートとして機能）、トップ・ゲート３０４（空乏ゲートとして機能）、ドレイン電極３０５、及びソース電極３０６を有する薄膜トランジスタである。
【００７９】
ダブル・ゲート・トランジスタは、ＩＥＥＥ（電気電子技術者協会）電子素子レター、第１３巻第１号（１９９２年１月）のＢ−Ｓ  Ｗｕら著の「新規の空乏ゲートアモルファス・シリコン薄膜トランジスタ」の１７〜１９ページに記載されている。図８を参照すると、ボトム・ゲート３０２は、トランジスタＴ１〜Ｔ６のゲートと同じように動作する。ボトム・ゲート３０２は、サブストレート３０８の上に形成される。サブストレート３０８は、ガラスでできている。誘電体層３１０とアモルファス・シリコン層３１２がボトム・ゲート３０８上にある。別の誘電体層３１４がアモルファス・シリコン層上にある。ドレイン電極３０５、ソース電極層３０６、及びトップ・ゲート３０４を形成するために、金属層３１６が誘電体層３１４上に堆積される。誘電体層３１４の開口部３１８により、ドレイン電極３０５とソース電極３０６がアモルファス・シリコン層３１２に接触する。
【００８０】
ボトム・ゲート３０２とドレイン（３０５）電極とソース（３０６）電極とは、垂直方向に重なり合う。下部のゲート・ソース（Ｖｇｓ）間電圧がトランジスタＴ７のしきい電圧より大きいと、ドレイン電極３０５からソース電極３０６に電流を流すチャネルを形成するために、ボトム・ゲート３０２の周辺に電子が付着する。このため、ボトム・ゲート３０２は、「蓄積ゲート」と呼ばれる。
【００８１】
トップ・ゲート３０４は、ドレイン電極３０５とソース電極３０６とは重なり合わない。一例では、トップ・ゲート３０４は、ボトム・ゲート３０２のチャネル幅よりも小さなチャネル幅を有する。トップ・ゲート３０４の動作に関する一つの理論は、ゲート電極とドレイン・ソース電極とは重なり合わないので、トップ・ゲート３０４は空乏ゲートと同様の機能を果たすように見え、その動作は、誘電体層３１０及び３１４とアモルファス・シリコン層３１２の厚さに一般的には関係ない。
【００８２】
表１は、上部のゲート・ソース間電圧（Ｖｔｇｓ）が、トランジスタＴ７のドレイン・ソース間電流（Ｉｄｓ）に与える影響を要約している。電圧Ｖｂｇｓは、下部のゲート・ソース間電圧であり、Ｖｂｔは、ボトム・ゲートのしきい電圧であり、Ｖｔｔは、トップ・ゲートのしきい電圧である。動作において、Ｖｂｓは、正の電圧であり、Ｖｔｔは負の電圧である。
【表１】
2004295131.tif 000008
【００８３】
Ｖｔｇｓ≧０の場合、トップ・ゲート３０４は、トランジスタＴ７の動作に影響を与えず、Ｖｔｇｓ＜Ｖｔｔの場合、トランジスタＴ７の電源を遮断する。トップ・ゲート３０４は、ドレイン電極３０５とソース電極３０６と同じ金属層から形成されてもよく、そのため、ＴＦＴの形成には更に追加の処理は必要ない。ＴＦＴの上には、ＩＴＯ層、保護層、それをつなぐバイアのような更なる層が存在してもよい。例えば、誘電体層は、積層され、化学的に平坦に研磨され、ＯＬＥＤのアノード電極及びカソード電極に接続するために後で積層されるＯＬＥＤへの更なるバイア接続のためにパターン化されてもよい。
【００８４】
有機半導体がＴＦＴに使用される場合、ＯＬＥＤはＴＦＴの下に形成される。有機ＴＦＴは、低温で形成され得、以前に積層したＯＬＥＤにダメージを与えない。
【００８５】
ピクセル回路３００は、ピクセル回路２００（図３）と同じ信号タイミングを使用する。したがって、タイミング図１３０（図２）で示した信号タイミングを、ピクセル回路３００を制御するのに使用することができる。ピクセル回路３００をピクセル回路２００と比較すると、ダブル・ゲート・トランジスタＴ７が、トランジスタＴ２及びＴ３の代用となる。トランジスタＴ７のトップ・ゲート３０４は、二つの異なる電圧レベルを切換えるＳＷ信号によって制御される。シミュレーションによると、ピクセル回路３００のしきい電圧のばらつきの影響は、ピクセル回路２００のしきい電圧のばらつきの影響と同程度又はそれよりも少ないということがわかっている。
【００８６】
回路２００では、トランジスタＴ２のゲートとドレインとの間の浮遊容量及び、トランジスタＴ３のゲートとソースとの間の浮遊容量により、ＳＷ信号とキャパシタＣｓとの間で電圧カップリングがある。ＳＷ信号がハイ（又はロー）に切換えられてトランジスタＴ３がオン（又はオフ）になると、電圧のばらつきが、キャパシタＣｓの端子に接続されているノードＡでの電圧レベルに影響を及ぼし、その結果、キャパシタＣｓに書き込まれる輝度データの精度に影響を及ぼす。
【００８７】
ピクセル回路３００におけるＳＷ信号からキャパシタＣｓへの電圧カップリングは、ピクセル回路２００のトランジスタＴ２を介した、ＳＷ信号からキャパシタＣｓへの電圧カップリングより少ない。これは、トランジスタＴ７の上部のゲート・ソース間キャパシタンス及び上部のゲート・ドレイン間キャパシタンスがそれぞれ、下部のゲート・ソース間キャパシタンス及び下部のゲート・ドレイン間キャパシタンスの２５分の１程度であり得るからである。浮遊容量が小さければ小さいほど、電圧カップリングは低くなる。
【００８８】
ピクセル回路３００は、トランジスタを２つだけ使用する。このような設計により、第３のトランジスタ（例えば、図３のピクセル回路２００のトランジスタＴ３、又は、図５のピクセル回路２５０のトランジスタＴ５）の使用に伴う電圧降下及び電気的ストレスが排除される。また、ＳＷ信号の切換えによるピクセル回路への悪影響も減少する。
【００８９】
ピクセル回路３００の操作は、ピクセル回路３００を駆動するのに使用される信号電圧レベルを調整することにより向上され得る。
【００９０】
図９を参照すると、タイミング図４００は、ＯＬＥＤのカソード電圧（ＶＣＡ）の信号電圧レベルを最適化することによって、ＶＣＡの振幅を減少させるためにピクセル回路３００に使用され得る信号のタイミングを示す。タイミング図４００は、４つのサブ期間、すなわち、初期化サブ期間１３２、Ｖｔ書き込みサブ期間１３４、書き込みデータサブ期間１３６、及び発光サブ期間１３８、に分けられるフレーム期間ｔ＿ｆｒａｍｅの間の信号タイミングを示す。初期化サブ期間１３２は、時間ｔ０からｔ１までの短い期間（例えば１０μｓ）にわたり、Ｖｔ書き込みサブ期間１３４は、時間ｔ１から時間ｔ３までの短い期間にわたり、データ書き込みサブ期間１３６は、時間ｔ３から時間ｔ５までの短い期間にわたり、発光サブ期間１３８は、時間ｔ５から時間ｔ６までの短い期間にわたる。Ｖｔ書き込みサブ期間１３４には、二つの期間、すなわち、ｔ１〜ｔ２の第１の期間とｔ２〜ｔ３の第２の期間が含まれる。
【００９１】
タイミング図４００の信号タイミングは、ＶＣＡの電圧振幅を最小にし、時間ｔ２〜ｔ３の間に許可される最も低いカソード電圧を最初に決定し、その後、時間ｔ１〜ｔ２の間に必要なカソード電圧を決定することによって設計される。
【００９２】
タイミング図４００では、ローライン１０６の信号レベルが、ロジカル「１」とロジカル「０」との間で切り換わる。ローライン１０６にとって、ロジカル「１」は、トランジスタＴ１がオンになるように、電圧レベルが十分高いということを意味し、ロジカル「０」は、トランジスタＴ１がオフになるように、電圧レベルが十分低いことを意味する。また、ＳＷ信号の信号レベルも、ロジカル「１」とロジカル「０」との間で切り換わる。ＳＷ信号にとっては、ロジカル「０」は、トランジスタＴ７がオフになるように、電圧レベルが十分低いことを意味し、ロジカル「１」は、トランジスタＴ７のＶｂｇｓも十分高い場合にトランジスタＴ１が最大の電流を供給することができるように、電圧レベルが十分高いことを意味する。
【００９３】
データライン１０４の信号レベルは、ＶＤＡＴＡ（ｍｉｎ）からＶＤＡＴＡ（ｍａｘ）にまで及ぶ。ＶＤＡＴＡ（ｍｉｎ）は、輝度データの最低電圧レベルを表す。図示した例では、ＶＤＡＴＡ（ｍｉｎ）はグランド電圧、すなわち、０Ｖであり得る。ＶＤＡＴＡ（ｍａｘ）は、ピクセルの最も明るい輝度レベルを示す輝度データの電圧レベルを表す。
【００９４】
ＯＬＥＤのカソード電圧ＶＣＡは、ＶＴＨ７（ｍｉｎ）、ＶＴＨ７（ｍａｘ）、ＶＯＬＥＤ（ｏｎｓｅｔ）及びＶＯＬＥＤ（ｍａｘ）の機能として表される３つの電圧レベルを有し得る。ＶＴＨ７（ｍｉｎ）は、トランジスタＴ７の初期しきい電圧又は最低しきい電圧を表し、ＶＴＨ７（ｍａｘ）は、トランジスタＴ７の最大しきい電圧又は寿命末期しきい電圧を表し、ＶＯＬＥＤ（ｏｎｓｅｔ）は、ＯＬＥＤの発光し初めの時、又はＯＬＥＤの伝導し初めの時のＯＬＥＤ１０２全体の電圧を示す。ある例では、ＶＯＬＥＤ（ｍａｘ）は、ＯＬＥＤ１０２が最大の輝度レベルで駆動する時のＯＬＥＤ１０２全体の電圧レベルを表す。
【００９５】
下記の記述では、等価回路５００を使って、タイミング図４００で信号タイミングが適用される初期化サブ期間１３２の間のピクセル回路３００（図７）の操作について説明する。また、等価回路５１０及び５２０を使って、タイミング図４００の信号タイミングが適用されるＶｔ書き込みサブ期間１３４の第１の期間及び第２の期間のそれぞれの間のピクセル回路３００の操作について説明する。
【００９６】
図１０を参照すると、等価ピクセル回路５００は、初期化サブ期間１３２の間（つまり、時間ｔ０〜ｔ１）のピクセル回路３００の等価回路を示す。初期化サブ期間１３２の間の信号タイミングは、ディスプレイ７００が起動した後の最初のフレーム期間の初めにピクセル回路３００に適用される。初期化サブ期間１３２の目的は、ＶｃｓがＶＴＨ７とほぼ同じになるまでトランジスタＴ７がキャパシタＣｓを排出できるように、Ｖｔ書き込みサブ期間１３４の初めに、キャパシＣｓ全体の電圧がＶＴＨ７よりも確実に大きくなるようにすることである。一例では、トランジスタＴ１のリーク電流がキャパシタＣｓ全体の電圧を増加させる傾向があるので、初期化サブ期間１３２の信号タイミングは、後のフレーム期間の初めには繰り返されない。このことにより、ＶｃｓがＶＴＨ７より大きくなり、トランジスタＴ７がＶｔ書き込みサブ期間１３４中にＶｃｓをＶＴＨ７に設定することができる。
【００９７】
時間ｔ０で、ローライン１０６は、ロジカル「１」に設定され（４０２）、トランジスタＴ１がオンになる。データライン１０４は、ＶＤＡＴＡ（ｍｉｎ）又は０Ｖに設定される（４０４）。この組合せは、トランジスタＴ７のボトム・ゲートＢＧ（３０２）をアース接地する、すなわち、キャパシタＣｓの正極１１２の電圧を０Ｖに設定することに相当する。（トランジスタＴ７のトップ・ゲートＴＧ（３０４）に適用される）ＳＷ信号は、トランジスタＴ７が電流を流さないように、ロジカル「０」に設定される（４０６）。これにより、初期化サブ期間１３２中にＯＬＥＤがオンにならないように、ＯＬＥＤ１０２に電流が流れるのを防止する。
【００９８】
初期化サブ期間１３２の間、カソード電圧（ＶＣＡ）は、−ＶＴＨ７（ｍａｘ）よりも低い電圧レベルに設定される（４０８）。たとえば、ＶＣＡは、
【数５】
2004295131.tif 000009
に設定され得る。ＯＬＥＤ１０２は、点線で示した、ＣＯＬＥＤによって表されるキャパシタンスを有する。キャパシタＣＯＬＥＤは、キャパシタＣｓの約１０倍である。ＣＯＬＥＤの端子全体（５０２及び５０４）は起動の際に０Ｖなので、キャパシタＣｓ全体の電圧（Ｖｃｓ）は、
【数６】
2004295131.tif 000010
である。時間ｔ１の時に、ローライン１０６は、ロジカル「０」に設定され（４０９）、ＳＷ信号はハイに設定される（４１１）。
【００９９】
図１１を参照すると、等価ピクセル回路５１０は、時間ｔ１〜ｔ２間のピクセル回路３００の等価回路を示す。
【０１００】
また、時間ｔ１の時に、電圧ＶＣＡは、
【数７】
2004295131.tif 000011
に設定される（４１０）。時間ｔ２の時に少なくともＶＴＨ７（ｍａｘ）の電圧がキャパシタＶＯＬＥＤ全体に生じることを確実にするために、ＶＣＡの値は、電圧レベルに設定される。作動寿命の長いアモルファス・シリコンのディスプレイでは、ＶＴＨ７（ｍａｘ）−ＶＴＨ７（ｍｉｎ）−ＶＯＬＥＤ（ｏｎｓｅｔ）は正の電圧で有り得る。カソード電圧（ＶＣＡ）が正の電圧であるので、電流がトランジスタＴ７のソースＳからドレインＤへ流れる。
【０１０１】
正の電圧ＶＣＡを使用することの利点は、トランジスタＴ７のゲート・ドレイン間電圧及びドレイン・ソース間電圧が逆になるということである。ドレインとソースとの間又はゲートとドレインの間にトラップされた電荷は除去され、それによりトランジスタＴ７の劣化が減少し、Ｔ７のしきい電圧のばらつき率が減少する。
【０１０２】
時間ｔ１の時に、トランジスタＴ７のボトム・ゲートＢＧ（３０２）の電圧は、
【数８】
2004295131.tif 000012
である。トランジスタＴ７を伝導させるため、ＳＷ信号はロジカル「１」に設定される（４１１）。トランジスタＴ７は、ＯＬＥＤのアノード１１４が０Ｖになるまで伝導し、ＯＬＥＤ１０２全体の電圧は、
【数９】
2004295131.tif 000013
である。時間ｔ１〜ｔ２の時間間隔は、約１００μｓである。
【０１０３】
図１２を参照すると、等価ピクセル回路５２０は、時間ｔ２〜ｔ３の間のピクセル回路３００の等価回路を示す。
【０１０４】
時間ｔ２の時に、電圧ＶＣＡは、
【数１０】
2004295131.tif 000014
に設定される（４１２）。これは、ＯＬＥＤ１０２を点灯させない、ＶＣＡが許容可能な最も低い電圧である。その理由は下記のとおりである。ノードＢ（トランジスタＴ７のソース電極３０５に接続されている）は、Ｖｔ書き込みサブ期間１３４の終わりに−ＶＴＨ７の値を有するので、ＶＣＡ電圧は、−ＶＴＨ７より低いＶＯＬＥＤ（ｏｎｓｅｔ）ボルトに設定される。ＶＴＨ７はＶＴＨ７（ｍｉｎ）からＶＴＨ７（ｍａｘ）までの範囲にわたり得るので、トランジスタＴ７を短時間（つまり、ＶＴＨ７＝ＶＴＨ７（ｍｉｎ））だけ操作した時にＯＬＥＤ１０２が確実にオンにならないようにするために、ＶＣＡ電圧は、−ＶＴＨ７（ｍｉｎ）−ＶＯＬＥＤ（ｏｎｓｅｔ）に設定される。
【０１０５】
キャパシタＣｓの負極１１３の初期電圧は、−ＶＴＨ７（ｍａｘ）である。ローライン１０６は、トランジスタＴ７のボトム・ゲートＢＧ（３０２）がデータライン１０４に接続されるようにロジカル「１」に設定される（４１４）、つまり、ＶＤＡＴＡ（ｍｉｍ）又は０Ｖである。ＳＷ信号はロジカル「１」のままであり、トランジスタＴ７に電流を伝導させる。トランジスタＴ７は、キャパシタＣｓ全体の電圧がトランジスタのＴ７の現在のしきい電圧であるＶＴＨ７にほぼなるまで伝導する。ＶＴＨ７は、ＶＴＨ７（ｍｉｎ）からＶＴＨ７（ｍａｘ）の値で有り得る。時間ｔ２からｔ３までの時間間隔は、約５００μｓである。
【０１０６】
時間ｔ２の時のＶＴＨ７とＶＣＡの電圧レベルとの電圧差が小さいほど、ＶＣＡがＶＴＨ７に落ち着くのに要する時間がより短くなる。したがって、時間ｔ２とｔ３の時間間隔を減少させるために、時間ｔ２の時のＶＣＡのレベルを、できるだけ低い値ではあるが、可能な限り高いＶＴＨ７値（つまり、ＶＴＨ７（ｍａｘ））よりもはるかに高い値にする必要がある。図９で示した例では、ＶＣＡが時間ｔ２の直前にＶＴＨ７（ｍａｘ）になるように、時間ｔ１からｔ２の間でＶＣＡがＶＴＨ７（ｍａｘ）−ＶＴＨ７（ｍｉｎ）−ＶＯＬＥＤ（ｏｎｓｅｔ）に設定される。時間ｔ２からｔ３までの時間間隔を減少することにより、データ書き込みサブ期間１３６と発光サブ期間１３６のためにより多くの時間を取ることができる。
【０１０７】
時間ｔ３の時に、ＳＷ信号はロジカル「０」に設定される（４１６）。ローライン１０６は、ロジカル「０」に設定される（４１８）。
【０１０８】
図１３を参照すると、等価ピクセル回路５３０は、時間ｔ４からｔ４＋δｔ間のピクセル回路３００の等価回路を示す。ここで、δｔは、一列のピクセル回路のキャパシタＣｓにＶＤＡＴＡが書き込まれる短い時間のことである。一例では、δｔは１０μｓ未満であり得る。
【０１０９】
時間ｔ４の時に、ローライン１０６は、ロジカル「１」に設定され（４２０）、輝度データ（ＶＤＡＴＡ）は、ＣＯＬＥＤに接続されたキャパシタＣｓに書きこまれる。キャパシタＣｓと比較すると、キャパシタＣＯＬＥＤは大きいので、キャパシタＣｓの負極１１３は、正の電圧であるＶＤＡＴＡがキャパシタＣｓの正極１１２に書きこまれている間、約−ＶＴＨ７で維持される。ローライン１０６は、時間ｔ４＋δｔの時にロジカル「０」に設定される（４２２）。ＶＤＡＴＡがキャパシタＣｓに書き込まれる時にトランジスタＴ７が伝導しないように、ｔ４からｔ５の期間、ＳＷ信号はロジカル「０」のままである。
【０１１０】
キャパシタＣＯＬＥＤは有限であり、キャパシタＣｓの約１０倍の大きさである。データライン１０４（電圧レベルＶＤＡＴＡを有する）がキャパシタＣｓを充電すると、ＯＬＥＤ１０２が十分に充電され、データ電圧（ＶＤＡＴＡ）がキャパシタＣｓとＣＯＬＥＤの全体に生じる。その結果として、ＶＤＡＴＡの一部（約９０％又は（１−Ｃｓ／ＣＯＬＥＤ×１００％））だけが実際にキャパシタＣｓに書き込まれる。
【０１１１】
図１４を参照すると、等価ピクセル回路５４０は、時間ｔ５からｔ６までの期間のピクセル回路３００の等価回路を示す。
【０１１２】
時間ｔ５の時に、ＶＣＡ電圧は、
【数１１】
2004295131.tif 000015
に設定される（４２４）。ＳＷ信号は、ロジカル「１」に設定され（４２６）、トランジスタＴ７がオンになり、電流ＩがトランジスタＴ７からＯＬＥＤ１０２に流れる。ＯＬＥＤは電流Ｉに比例した（ＶＤＡＴＡ２に比例した）輝度レベルで点灯し、トランジスタＴ７のしきい電圧にはほとんど左右されない。ディスプレイにおける二つのピクセル回路間のしきい電圧差の効果は、ＶＤＡＴＡ＝１０Ｖであれば、５％未満に減少される。ＶＤＡＴＡの可能な電圧レベルの範囲が増加すると（すなわち、ＶＤＡＴＡ（ｍａｘ）−ＶＤＡＴＡ（ｍｉｎ）が増加すると）、しきい電圧のばらつきによる異なるピクセル間の電流のばらつきが減少する。
【０１１３】
トランジスタＴ７のドレイン・ソース間電圧は、トランジスタＴ７のゲート・ソース間電圧からトランジスタＴ７のしきい電圧を引いたものより大きいので、トランジスタＴ７は、飽和領域で動作する。ＴＦＴの劣化は、トランジスタがリニア領域で動作するときよりも、飽和領域で動作するときのほうが深刻ではない。
【０１１４】
ＯＬＥＤ１０２は時間ｔ６まで点灯する。時間ｔ１からｔ６までの信号タイミングの周期は、連続するフレーム期間繰り返される。
【０１１５】
パッシブ・マトリクス型ＯＬＥＤのディスプレイは、ロー又はカラムのカソードラインを有する。比較すると、ＯＬＥＤ陰極は、アクティブ・マトリクス型ＯＬＥＤのディスプレイでは全てのピクセルに共通である。したがって、カソード電圧ＶＣＡは、全てのピクセルに共通である。カソードへのバイア接合が必要ないので、共通の又は２次元のカソード形成プロセスは単純で、コストも安い。また、ディスプレイの上側、下側、左側、右側から力が取り入れられるので、共通のカソード構造が使用される場合や、２次元のカソード構造が使用される場合には、力の分散が効率的に行われる。ロー又はカラムにカソードを配置すると、２次元の平面構造よりも抵抗が大きいので、効率的ではない。カソードを接続するバイアは、共通のカソードが使用される場合には必要ではない。ＳＷ信号の信号タイミングがカソードの電圧タイミングとリンクしているので、ＳＷ信号も全てのピクセルに共通であってよい（すなわち、全てのピクセル回路が同じＳＷ信号を有する）。全てのピクセルに共通の単独ＳＷ信号と単独ＶＣＡ電圧を使用することにより、Ｖｔ書き込みサブ期間、データ書き込み期間、発光期間という一連のサブ期間を、全てのピクセルに対し同時に起こせる。これにより、ローとカラムの駆動回路と、アクティブ・マトリクス型のＯＬＥＤ配列の形成を簡略化することができる。
【０１１６】
ピクセル回路３００においては、キャパシタＣｓの正極１１２に接続されるトランジスタＴ１のゲート・ソース間の端子キャパシタンスにより、データ書き込みサブ期間の際に（ｔ４＋δｔの時に）、ローライン１０６がロジカル「１」からロジカル「０」に切り換わる時に、キャパシタＣｓの電圧レベルを修正することができる。また、トランジスタＴ１のゲート・ソース間キャパシタンスとＴ７の下部ゲート・ドレイン間キャパシタンスにより発光サブ期間の初めに（時間ｔ５の時に）ＶＣＡが変化すると、キャパシタＣｓ全体の電圧も修正することができる。シミュレーションでは、カップリングによるＶＣＳの電圧エラーは、２Ｖ程度であり得る。電圧カップリングを減少させる一つの方法は、Ｔ７の下部ゲート・ソース間キャパシタンスとＴ１のゲート・ソース間キャパシタンスを減らすために、薄膜トランジスタＴ７及びＴ１の幅を減らすことである。より大きなデータ電圧範囲を使用することにより、トランジスタＴ７の幅を減らすことが可能である（ＶＤＡＴＡ＋ＶＴＨ７と等しいより高い電圧Ｖｇｓを使うので、同じ電流Ｉをより小さなチャネル幅で得られる）が、トランジスタＴ１の幅を増加させる必要があり得る（なぜなら、δｔ内でキャパシタＣｓをより高いデータ電圧レベルにまで充電するために、トランジスタＴ１にはより大きなチャネル幅が必要とされるからである）。
【０１１７】
図１３では、ローラインの切換えにより（すなわち、ローライン１０６がロジカル「１」からロジカル「０」に切り換わる際のトランジスタＴ１のゲート・ソース間の浮遊容量Ｃｇｓからの結合により）、ストレージ・キャパシタの電圧（Ｖｃｓ）が減少する。このＶｃｓの減少は、「ローラインの切換え結合」と呼ばれる。電圧の減少量は、
【数１２】
2004295131.tif 000016
で、式中、ＶＲＯＷ（‘１’）とＶＲＯＷ（‘０’）は、それぞれ、ロジカル「１」及び「０」でのローラインの電圧であり、Ｃｇｓ１及びＣｇｓ７は、それぞれ、トランジスタＴ１及びＴ７のゲート・ドレイン間キャパシタンスであり、キャパシタンスＣｇｄ７は、トランジスタＴ７のゲート・ソース間キャパシタンスである。ＣＯＬＥＤがＣｓ、Ｃｇｄ７，Ｃｇｓ７、及びＣｇｓ１よりはるかに大きいと仮定すると、上記の式は下記のように簡略化することができる。
【数１３】
2004295131.tif 000017
電圧ＶＲＯＷ（‘１’）は、ＶＤＡＴＡ（ｍａｘ）＋ＶＴＨ１（ｍａｘ）より大きく設計される。ここで、ＶＴＨ１（ｍａｘ）は、トランジスタＴ１の寿命末期の最大しきい電圧である。電圧ＶＲＯＷ（‘０’）は、
【数１４】
2004295131.tif 000018
となるようなレベルを有する。ＶＲＯＷ（‘０’）は、ローライン１０６とＶＣＡとの間の電圧差によりトランジスタＴ１が発光サブ期間１３８中にオンにならないように設計される。
【０１１８】
図１４では、ストレージキャパシタンスの電圧（Ｖｃｓ）は、ＶＣＡ電圧を切換えることによって増加する。このＶＣＡの増加は、「カソード電圧切換え結合」と呼ばれる。電圧の増加量は、
【数１５】
2004295131.tif 000019
である。ＣＯＬＥＤがＣｓ、Ｃｇｄ７，Ｃｇｓ７、及びＣｇｓ１よりはるかに大きいと仮定すると、上記の式は、
【数１６】
2004295131.tif 000020
と概算することができる。この電圧カップリングは大きく、オフ状態輝度を生み出す傾向がある（すなわち、ＶＤＡＴＡ＝０Ｖのようなピクセルがオフであると思われる時でさえ、ＯＬＥＤ１０２が点灯する）。
【０１１９】
ローライン切換えカップリングは、式１３で示した量分、ストレージ・キャパシタの電圧Ｖｃｓを減少させる傾向があり、カソード電圧切換えカップリングは、式１６で示した量分、ストレージ・キャパシタの電圧Ｖｃｓを増加させる傾向がある。２種類の電圧カップリングによるＶｃｓの電圧エラーが互いに相殺するようにピクセル回路３００を設計することが可能である。これを達成するため、ＶＣＡ電圧の振幅は、ローラインの電圧振幅の約Ｃｇｓ１／（Ｃｇｓ１＋Ｃｇｄ７）になるよう設計される。
【０１２０】
例えば、トランジスタＴ１及びＴ７は、ほぼ同じ大きさ（すなわち、同じ幅と長さ）であり、Ｃｇｓ１〜Ｃｇｄ７であり、したがって、ローラインの電圧振幅は、ＶＣＡの電圧振幅の量のほぼ２倍である必要がある。最小許容ＶＣＡ電圧振幅は、ＶＤＡＴＡ（ｍａｘ）−ＶＴＨ７（ｍｉｎ）＋ＶＯＬＥＤ（ｍａｘ）−ＶＯＬＥＤ（ｏｎｓｅｔ）
【数１７】
2004295131.tif 000021
である。したがって、２種類の電圧カップリングを相殺させながらローラインの電圧振幅を減少させるためには、トランジスタＴ７に対するトランジスタＴ１の大きさを増加させる必要があり得る。
【０１２１】
ピクセル回路３００の設計の一例では、トランジスタＴ７のＷ／Ｌ率は、ＶＤＡＴＡ（ｍａｘ）及び所望の輝度範囲を得るのに必要なＯＬＥＤの電流の量によって決定される。トランジスタＴ１のＷ／Ｌ率は、ロー時間（δｔ）内でキャパシタＣｓを充電することができる時間によって決定される。したがって、ローラインの切換えカップリングが陰極電圧切換えカップリングを相殺するのに十分であるために、トランジスタＴ１のＷ／Ｌは、ロー時間で決定されたキャパシタＣｓを充電するのに必要な大きさよりも大きく設計され得る。
【０１２２】
タイミング図４００では、ＶＣＡ電圧が、式７、１０、及び１１で示したように、３つの異なる電圧レベル間で切換えられる。ＶＣＡ電圧の切換えは、新たなトランジスタを使ってＯＬＥＤのアノード電圧を直接制御することによって簡略化され得る。
【０１２３】
図１５を参照すると、ピクセル回路５５０の一例は、ピクセル回路３００（図７）と類似であり、更に、データライン１０４とキャパシタＣｓの負極１１３との間に接続されたトランジスタＴ８を有する。トランジスタＴ８は、「ＲＳ」信号によって制御される。
【０１２４】
図１６を参照すると、タイミング図５６０は、ピクセル回路５５０を駆動するのに使用される信号のタイミングを示す。タイミング図５６０は、Ｖｔ書き込みサブ期間１３４、データ書き込みサブ期間１３６、及び発光サブ期間１３８とに分割されるフレーム期間ｔ＿ｆｒａｍｅの間の信号タイミングを示す。Ｖｔ書き込みサブ期間１３４は時間ｔ０からｔ１にわたり、データ書き込みサブ期間１３６は時間ｔ２から時間ｔ４にわたり、発光サブ期間１３８は時間ｔ４からｔ５にわたる。図を簡略化するために、初期化サブ期間はタイミング図５６０では省略されている。
【０１２５】
時間ｔ０の時に、ＲＳ信号はロジカル「１」に設定され（５６２）、データライン１０４は−ＶＴＨ７（ｍａｘ）に設定される（５６４）。これにより、トランジスタＴ８がオンになり、ＯＬＥＤ１０２のアノード１１４がデータラインの電圧−ＶＴＨ７（ｍａｘ）に設定されることになる。カソード電圧ＶＣＡは、Ｖｔ書き込みサブ期間１３４の間、
【数１８】
2004295131.tif 000022
に設定される。これにより、ＶＣＡの切換えが二つの電圧レベルだけに簡略化される。
【０１２６】
時間ｔ１の時に、ＲＳ信号はロジカル「０」に設定され（５６６）、一方、ローライン１０６はロジカル「１」に設定され（５６８）、データライン１０４は０Ｖに設定される（５７０）。これにより、トランジスタＴ１がオンになり、キャパシタＣｓの正極１１２がデータラインの電圧レベルの０Ｖに設定される。
【０１２７】
キャパシタＣｓの負極１１３を−ＶＴＨ７（ｍａｘ）に設定し、その後、キャパシタＣｓの正極１１２を０Ｖに設定するという２連続工程を使用することにより、タイミング図５６０のＶｔ書き込みサブ期間１３４を、タイミング図４００のＶｔ書き込みサブ期間１３４より短くできる。タイミング図４００のＶｔ書き込みサブ期間１３４の第２及び第３の工程は、タイミング図５６０では一つの工程に合体される。ＶＣＡは−ＶＴＨ７（ｍａｘ）−ＶＯＬＤＥ（ｏｎｓｅｔ）を上回る必要はないので、ＶＣＡの電圧振幅は減少し、それにより、カソード電圧切換えカップリングの量も減少する。
【０１２８】
更に、キャパシタＣｃをトランジスタＴ７のトップゲートＴＧ（３０４）とソース電極３０５との間に接続してもよい。ＳＷ信号は、発光サブ期間１３８の初めにロジカル「０」からロジカル「１」に切換えられるので、トランジスタＣｃを介して、トップゲートＴＧ（３０４）からＯＬＥＤ１０２のアノード１１４への電圧カップリングは、ＯＬＥＤのアノード電圧を増加させる傾向にあるので、カソード電圧切換えカップリングの効果を相殺するのに役立つ。
【０１２９】
キャパシタＣｃを使って、トランジスタＴ１の幅を小さくすることができ、ローライン１０６のロジカル「１」と「０」の状態の電圧差を減少することができる。ＳＷ信号は、トランジスタＴ７の動作特に影響を及ぼすことなく、トランジスタＴ７のソース電圧を越える幅広い電圧範囲に切り換わり得る。
【０１３０】
−ＶＴＨ７（ｍａｘ）を、（データドライブ７１２とディスプレイ制御装置７２０を複雑にする傾向にある）データライン１０４に印可する必要性を回避するため、トランジスタＴ８のドレインは別の制御電圧に接続され得る。
【０１３１】
図１７を参照すると、ピクセル回路５６０の一例は、制御電圧ＶＡに接続されたドレイン５６２を有するトランジスタＴ８を含む。制御電圧ＶＡは、−ＶＴＨ７（ｍａｘ）に固定され、ディスプレイ７００の全てのピクセルに共通であり得る。
【０１３２】
図１８を参照すると、タイミング図５７０は、ピクセル回路５６０の信号タイミングを示す。時間ｔ０の時に、データライン１０４の電圧が０ＶでＶＣＡ電圧が、
【数１９】
2004295131.tif 000023
である間、同時に、ＲＳ信号及びローライン１０６がロジカル「１」に設定される（５７２）。一工程において、キャパシタＣｓ全体の電圧はＶＴＨ７（ｍａｘ）に設定される。
【０１３３】
時間ｔ１の時に、ＲＳ信号はロジカル「０」に設定される（５７４）。キャパシタＣｓ全体の電圧がＶＴＨ７、すなわち、トランジスタＴ７の現在のしきい電圧、に等しくなるまで、トランジスタＴ７はキャパシタＣｓを充電する。
【０１３４】
時間ｔ２の時に、データライン１０４からキャパシタＣｓを分離するため、ローライン１０６がロジカル「０」に設定される（５７８）。
【０１３５】
アクティブマトリクス型ＯＬＥＤディスプレイの中には、ディスプレイ制御装置（例えば７２０）の設計又は他の考慮すべき事項により、電圧の振幅又は薄膜トランジスタの幅や長さを最適化することによって、又は、図１５で示したキャパシタＣｃを用いることによって、電圧カップリングエラーを補償することはできない。電圧カップリングエラーを補償するには、二つの選択肢がある。
【０１３６】
一つ目の選択肢は、他のピクセル回路制御電圧も対するデータ電圧範囲を、電圧カップリングエラーとほぼ同じ量分変えることである。例えば、図１、３、４、６、７、８、及び１６で示したピクセル回路では、データライン１０４を駆動させるデータドライブ７１２は、ディスプレイ７００の他の回路のグランド電圧レベルとは異なるグランド電圧レベルを有し得る。カソード電圧切換えカップリング（キャパシタＣｓ全体の電圧であるＶｃｓを減らす傾向がある）がローライン切換えカップリング（Ｖｃｓを増加させる傾向がある）より大きい場合、データライン１０４の電圧レベルは、カソード電圧切換えカップリングを補償するために、より低く変えられ得る。
【０１３７】
もう一つの選択肢は、電圧カップリングによるＶｃｓの電圧エラーに等しい量分、アース端子と、データライン１０４の電圧範囲に対するピクセル回路によって使用されるＶＣＡの電圧レベルを上げることである。
【０１３８】
どちらの選択肢においても、上記例のピクセル回路を用いて、Ｖｔ書き込みサブ期間中のデータライン１０４の電圧レベルは、０Ｖ又はカップリング電圧エラーに設定され、ＶＤＡＴＡ（ｍｉｎ）には設定されない。
【０１３９】
ピクセル回路１００、２００、及び２５０のシミュレーション結果は下記のとおりである。シミュレーションの状態は、３００ｃｄ／ｍ２の最大平均輝度が得られる状態であった。ＳＰＩＣＥと同様の回路シミュレーターを使って、複数のフレーム期間の過度応答を得た。データラインの電圧は、０〜１０Ｖの範囲にわたって、１．２５Ｖ〜２．５Ｖ単位で増加する。シミュレーションで使用するＯＬＥＤモデルは、４ｃｄ／Ａの発光効率を有し、約７Ｖの順電圧で５００ｃｄ／ｍ２に達する。ターンオフ電流や逆バイアス電流は、回路を動作させないように十分低い。
【０１４０】
初期しきい電圧（Ｖｔｉ）が２．５Ｖである一般的なアモルファスＮＭＯＳトランジスタのトランジスタモデルが、シミュレーションで使用された。全てのトランジスタのトランジスタチャネル長は、８ミクロンであった。トランジスタＴ１のチャネル幅は、ピクセル回路１００、２００、及び２５０で、４８ミクロンであった。トランジスタＴ２，Ｔ３、及びＴ５のチャネル幅は、それぞれ、６４、４８、４８ミクロンであった。キャパシタＣｓは５００ｆＦであった。データ書き込みサブ期間中のローラインのパルス持続時間δｔは、約１０マイクロセカンドであった。
【０１４１】
図１９を参照すると、グラフ６００はピクセル回路６１０（図２０に示す）のデータライン１０４のデータ電圧（ＶＤＡＴＡ）の機能として正規化輝度を示す。ピクセル回路６１０は、トランジスタＴ２のドレインが＋１０Ｖに接続され、ＶＣＡが−４．５Ｖの定電圧で維持されるという以外は、ピクセル回路１００（図１）と同じ構成を有する。グラフ６００は、複数のフレーム期間の回路をシミュレートすることによって得られているが、タイミング図１３０（図２）におけるデータ書き込みサブ期間及び発光サブ期間での信号タイミングのみを使用した。これは、しきい電圧を補正することなく輝度データをキャパシタＣｓに書きこむことにより、ピクセル回路１００を使用することを表す。
【０１４２】
ライン６０２は、トランジスタＴ２のしきい電圧（ＶＴＨ２）が初期値Ｖｔｉである場合のデータ電圧（ＶＤＡＴＡ）の機能として正規化輝度を表す。ＶＤＡＴＡ＝１０Ｖである場合、輝度＝１となるように、データは正規化される。ライン６０４、６０６、及び６０８は、トランジスタＴ２のしきい電圧がそれぞれ、１Ｖ、２Ｖ、５Ｖづつ増加する場合の輝度の減少を示す。しきい電圧の変化が大きいほど、輝度の低下が大きい。例えば、ＶＤＡＴＡ＝１０Ｖの場合、しきい電圧が５Ｖ増加すると、輝度は８０％低下する。
【０１４３】
図２１は、グラフ６２０が、タイミング図１３０（図２）における信号タイミングを使ったピクセル回路１００の正規化輝度を示す。グラフ６２０では、しきい電圧の補正が必要であった。ライン６２２は、トランジスタＴ２のしきい電圧（ＶＴＨ２）が初期値Ｖｔｉである場合のデータ電圧（ＶＤＡＴＡ）の機能として正規化輝度を表す。ＶＤＡＴＡ＝１０Ｖである場合、輝度＝１となるように、輝度は正規化される。ライン６２４、６２６、及び６２８は、トランジスタＴ２のしきい電圧がそれぞれ、１Ｖ、２Ｖ、５Ｖづつ増加する場合の輝度の減少を示す。
【０１４４】
ライン６２４、６２６、６２８（図２１）とライン６０４、６０６、６０８（図１９）との比較は、タイミング図１３０の信号タイミングを使ってしきい電圧を補正することにより、トランジスタＴ２のしきい電圧の変化により引き起こされる輝度レベルの変化を減少させるということを示す。
【０１４５】
図２２を参照すると、グラフ６３０は、データサンプル切換え電流ソース２０２を使用する図３のピクセル回路２００の正規化輝度を示す。しきい電圧の補正は、タイミング図１３０（図２）の信号タイミングを使って行われる。トランジスタＴ２のしきい電圧が２Ｖ増加する場合、輝度は殆ど変化しない。ライン６３２は、しきい電圧が５Ｖ増加する場合でも、ＶＤＡＴＡ＝１０Ｖで輝度は約６％しか低下しないということを示す。これは、Ｔ２のしきい電圧が５Ｖ増加する場合ＶＤＡＴＡ＝１０Ｖで輝度がほぼ４０％低下するということをライン６２８が示しているグラフ６２０で示した結果よりも大きな改善点である。
【０１４６】
図２３を参照すると、グラフ６４０は、異なるピクセル回路の１Ｖしきい電圧のばらつきと信号タイミングによって生じる輝度差の比較を表す。ライン６４２と６４４はそれぞれ、トランジスタＴ２のしきい電圧が１Ｖずつ変化する場合のピクセル回路６１０及び１００の輝度差を示す。ライン６４２では、しきい電圧の補正は使用されなかった。ライン６４４では、しきい電圧の補正が使用された。すなわち、タイミング図１３０（Ｖｔ書き込みサブ期間１３４を含む）の信号タイミングが使用された。ライン６４６は、トランジスタＴ２のしきい電圧が１Ｖずつ変わる場合のピクセル回路２００の輝度差を示す。タイミング図１３０の信号タイミングが使用された。
【０１４７】
図２４を参照すると、グラフ６５０は５Ｖのしきい電圧のばらつきによって生じる輝度差を比較する。ライン６５２、６５４、及び６５６は、ライン６４２、６４４、及び６４６と同様の状況下であるが、１Ｖのしきい電圧差ではなく５Ｖのしきい電圧差で得られたデータをそれぞれ示す。
【０１４８】
グラフ６４０及び６５０は、ピクセル回路２００の輝度のばらつきがしきい電圧を補正した状態でピクセル回路１００よりも少なく、更には、しきい電圧の補正なしでピクセル回路１００よりも少ない輝度差を有するということを示す。
【０１４９】
図２５を参照すると、グラフ６６０はピクセル回路２５０（図５）のデータ電圧の機能としての輝度値を示す。ピクセル回路２５０のトランジスタＴ１、Ｔ２、及びＴ５の幅は、それぞれ、４８、６４、４８ミクロンであった。キャパシタＣｓのキャパシタンスは５００ｆＦであった。ライン６６２は、トランジスタＴ２のしきい電圧が、２．５Ｖの初期しきい電圧（Ｖｔｉ）である時のデータ電圧の機能としての輝度を示す。ライン６６４、６６６及び６６８は、トランジスタＴ２のしきい電圧がそれぞれ、１Ｖ、２Ｖ、５Ｖづつ増加する場合の輝度レベルとデータ電圧（ＶＤＡＴＡ）との関係を示す。ライン６６８をライン６２８（図２１）とライン６３２（図２２）と比較すると、ピクセル回路２５０の輝度のばらつきがピクセル回路１００の輝度のばらつきより少ないが、２Ｖより大きいデータ電圧のピクセル回路２００の輝度のばらつきよりも大きいことがわかる。
【０１５０】
図２６を参照すると、グラフ６７０はピクセル回路２５０（図５）の駆動トランジスタＴ２のしきい電圧における変化と関連した輝度のばらつきを示す。ライン６７２、６７４、及び６７６は、トランジスタＴ２のしきい電圧が、初期しきい電圧からそれぞれ１Ｖ、２Ｖ、及び５Ｖ増加する場合のデータ電圧の機能としての輝度のばらつきを示す。
【０１５１】
図２７を参照すると、グラフ６８０は、ピクセル回路２００（図３）の駆動トランジスタＴ２のしきい電圧における変化に関連した輝度のばらつきを示す。ライン６８２、６８４、及び６８６は、トランジスタＴ２のしきい電圧が、初期しきい電圧からそれぞれ１Ｖ、２Ｖ、及び５Ｖ増加する場合のデータ電圧の機能としての輝度のばらつきを示す。
【０１５２】
グラフ６７０と６８０を比較すると、ピクセル回路２００の輝度差は、データ電圧がより小さい場合（およそ１Ｖより少ない場合）、ピクセル回路２５０よりも大きい。ピクセル回路２００の輝度差は、データ電圧がより大きい場合（およそ２Ｖより大きい場合）、ピクセル回路２５０よりも少ない。
【０１５３】
上記のピクセル回路を使用する上での利点は、非データ制御信号（例えば、ＳＷ信号やＶＣＡ信号）がディスプレイの全てのピクセルに共通であり得るので、市販されている標準的な既製のＬＣＤのロー及びカラムドライバを使用することができるということである。これにより、新しいアクティブマトリクス型のＯＬＥＤディスプレイの開発費用が削減される。
【０１５４】
図２８を参照すると、アクティブマトリクス型ディスプレイ７００は、図１、３〜７、１５及び１７で示したようなピクセル回路のローとカラムを有するピクセル回路配列７０２を含む。ピクセル回路配列７０２のＯＬＥＤは、アクティブマトリクス型ディスプレイ７００の表示領域７０４（太線で囲まれた部分）を形成する。配列７０２のピクセル回路は、ローライン７０６及びデータライン７０８に接続される。ローライン７０６は、ロードライバ７１０によって制御され、データライン７０８は、データドライバ７１２によって制御される。ディスプレイ制御装置７２０は、タイミング信号を生成し、バス７１４を介してロードライバ７１０に送る。ディスプレイ制御装置７２０は、データ信号及びタイミング信号を生成し、バス７２６を介してデータドライバ７１２に送る。ディスプレイ制御装置７２０は、フレーム期間（１フレーム期間〜１６．６７ｍｓ）の約半分以内に配列７０２のピクセル回路にデータを送れるように十分な速度に設計される。ロードライバ７１０及びデータドライバ７１２は、市販のＬＣＤドライバを使用することができる。
【０１５５】
ディスプレイ制御装置７２０は、ＳＷ及びＲＳ（図示せず）制御信号とカソード電圧（ＶＣＡ）制御信号を生成する補助信号回路７２２を含む。ＶＣＡ信号は、配列７０２のピクセル回路におけるＯＬＥＤの陰極に接続される。ＳＷ制御信号は、図３〜５、７、１５、及び１７で示したピクセル回路に使用される。補助信号回路７２２は、図２、９、１６又は１８で示したタイミング図によると、ピクセル回路配列７０２で使用したピクセル回路の種類に応じて、ＳＷ信号及びＶＣＡ信号を生成する。補助信号回路７２２は、電圧信号Ｖ１，Ｖ２、及びＶ３を受け取る３つのＤＣ電圧供給コネクション７２４を有する。電圧信号Ｖ１，Ｖ２，及びＶ３は、ＳＷ信号及びＶＣＡ信号の異なる電圧レベルを供給する。
【０１５６】
ＳＷ及びＲＳ（図示せず）信号は、ピクセル回路の各カラム毎のカラムライン（例えば７１８）を用いて、ピクセル回路配列７０２全体に分布され得る。ＳＷ信号の分布配線は、アクティブマトリクスのバックプレーン上で信号の外部接続と一体化され得る。
【０１５７】
ＶＣＡ信号を分布するには二つの方法があり得る。一例では、ＶＣＡ信号は、ピクセル回路の各ロー（又は各カラム）毎のローライン（又はカラムライン）を用いて配列７０２のピクセル回路に分配される。別の例では、ＶＣＡ信号は、外部のエッジコネクションを有するＯＬＥＤ層の表示領域７０４を覆う酸化イリジウム錫（ＩＴＯ）の単一シートを用いて、配列７０２の全てのピクセル回路に分配される。したがって、各ＯＬＥＤのカソードは、ＩＴＯのシートに接続されて、外部のエッジコネクションを介してディスプレイ制御装置７２０に接続される。
【０１５８】
グランド基準電圧７３０は、ピクセル回路のロー毎のローライン（例えば、７３２）を用いて配列７０２のピクセル回路に接続される。グランド電圧の分配配線は、アクティブマトリクスのバックプレーン上で、一乃至複数の外部接続と一体化され得る。
【０１５９】
ディスプレイ７００では、表示領域７０４のピクセル領域７３４（点線で囲まれた部分には、隣接するローライン（又はグランドライン）と隣接するデータライン（又はＳＷ信号ライン）によって囲まれた領域が含まれる。
【０１６０】
幾つかの例を上記で議論してきたが、他の実施例や応用例も下記の特許請求の範囲内である。例えば、トランジスタＴ１〜Ｔ８は、薄膜トランジスタとして記載され、アモルファス・シリコン又はポリシリコンを用いて生成されたが、トランジスタＴ１〜Ｔ８としては、有機半導体で生成されたトランジスタなど、他のタイプのトランジスタを使用することもできる。トランジスタＴ４がＰＭＯＳトランジスタで、トランジスタＴ１〜Ｔ３及びＴ４〜Ｔ８が、ＮＭＯＳトランジスタとして記載されてきたが、他の実施例においては、トランジスタＴ１〜Ｔ３及びＴ４〜Ｔ８がＰＭＯＳトランジスタで、トランジスタＴ４がＮＭＯＳトランジスタとすることもできる。したがって、制御信号及びデータ信号を調整することができる。
【０１６１】
上記のピクセル回路を含むディスプレイは、多くの応用例で使用され得る。例えば、コンピュータディスプレイ、携帯電話のディスプレイ、ヘッドマウント・ディスプレイ、テレビ、携帯端末ディスプレイ、及び電子広告板などがその例である。ディスプレイは単色でも多色でもよい。ピクセル回路は、必ずしもカラムとローのマトリクスに配列されている必要はなく、用途に応じていかなる方法でも配列し得る。例えば、ピクセルの偶数のローを、ピクセルの奇数のローからオフセットすることができる。ピクセル回路を、リジッド（ガラス）基板又は、フレキシブル（プラスチック）基板上に形成してもよい。
【図面の簡単な説明】
【０１６２】
【図１】ピクセル回路を示す。
【図２】タイミング図を示す。
【図３】ピクセル回路を示す。
【図４】ピクセル回路を示す。
【図５】ピクセル回路を示す。
【図６】ピクセル回路を示す。
【図７】ピクセル回路を示す。
【図８】ダブル・ゲート・トランジスタを示す。
【図９】タイミング図を示す。
【図１０】等価回路を示す。
【図１１】等価回路を示す。
【図１２】等価回路を示す。
【図１３】等価回路を示す。
【図１４】等価回路を示す。
【図１５】ピクセル回路を示す。
【図１６】タイミング図を示す。
【図１７】ピクセル回路を示す。
【図１８】タイミング図を示す。
【図１９】グラフである。
【図２０】ピクセル回路を示す。
【図２１】グラフである。
【図２２】グラフである。
【図２３】グラフである。
【図２４】グラフである。
【図２５】グラフである。
【図２６】グラフである。
【図２７】グラフである。
【図２８】ピクセル回路を駆動する回路構成を有するディスプレイを示す。
【図１】
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【図３】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【外国語明細書】
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