(57)【要約】【課題】低電源電圧と高利得を両立しうる増幅回路を実現すること。【解決手段】入力端子４に入力する電圧又は電流の値に応じて出力電流値を制御する電流制御手段１の出力側と電源端子６との間に負荷抵抗２を接続し、電流制御手段１と負荷抵抗２の共通接続点を出力端子に接続し、負荷抵抗２に対して並列に定電流源回路３を接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力端子に入力する電圧又は電流の値に応じて出力電流値を制御する電流制御手段と、該電流制御手段の出力側と電源端子との間に接続された負荷抵抗を備え、前記電流制御手段と前記負荷抵抗の共通接続点を出力端子に接続した増幅回路において、前記負荷抵抗に対して並列に定電流源回路を接続したことを特徴とする増幅回路。
【請求項２】
請求項１の増幅回路の前記入力端子と前記出力端子との間に帰還抵抗を接続して並列帰還型としたことを特徴とする増幅回路。
【請求項３】
請求項１の増幅回路の前記出力端子にレベルシフト回路を接続し、該レベルシフト回路の出力端子と前記請求項１の増幅回路の前記入力端子との間に帰還抵抗を接続して並列帰還型としたことを特徴とする増幅回路。
【請求項４】
請求項１、２又は３のいずれか１つに記載の増幅回路において、
構成要素としてディプリッションモードＦＥＴを用いたことを特徴とする増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、利得の設計が電源電圧による制約を受け難く低電源電圧と高利得を両立可能な増幅回路および安定性が高く良好な雑音特性を得ることができる並列帰還型とした増幅回路に関するものである。
【０００２】
【従来の技術】
図９は、例えば非特許文献１に記載されている従来の増幅回路の構成を示す図である。同図において、１は電流制御手段、１５は電流制御手段として用いているバイポーラトランジスタ、２は負荷抵抗、４は入力端子、５は出力端子、６は電源端子を表している。電流制御手段１は負荷抵抗２を流れる電流値に入力値（電圧値又は電流値）に比例した変化を与え、負荷抵抗２は流れる電流の変化にあわせ出力電圧Ｖｏｕｔを発生させる。
【０００３】
図１１は、図９の増幅回路における出力端子５の電位を接地電位から電源端子６に与えられた電位まで仮想的に変化させた場合に、電流制御手段１を流れる電流値と負荷抵抗２を流れる電流値を、出力端子５の電位の関数として同時に示したものである。この従来の増幅回路のバイアス点は、出力端子５を介して流出する電流値が充分小さい状態では、バイアスのみで入力が変化しない場合に電流制御手段１を流れる電流値と負荷抵抗２を流れる電流値が一致する条件によって決まる。
【０００４】
このときの出力端子５の電位は、バイアスのみで入力が変化しない場合の電流制御手段１の電流−電圧特性と、負荷抵抗４の電流−電圧特性の交点から求められる。同様に入力値が最大あるいは最小となった場合の出力値も、その場合の電流制御手段１の電流−電圧特性と、負荷抵抗２の電流−電圧特性の交点から求められ、その幅が出力の最大出力振幅となる。増幅動作は、入力値に応じて出力値が変化することによって実現され、入力値の変化によって電流制御手段１が引き起こす電流の変化の割合をＢとし、負荷抵抗２の抵抗値をＲ１とすると、その利得Ｇは
Ｇ＝Ｂ×Ｒ１
となる。
【０００５】
図１０は従来の増幅回路と帰還抵抗を含むよう構成された並列帰還型の増幅回路を示す回路図である。同図において、１５０は図９で示した従来の増幅回路、２００は帰還抵抗、３００は入力端子、４００は出力端子、５００はレベルシフト回路、５０１はバイポーラトランジスタ、５０２は負荷抵抗、５０６は正電源端子である。
【０００６】
従来の増幅回路１５０は入力電圧を増幅する。レベルシフト回路５００は、増幅回路１５０の出力電圧を、帰還抵抗２００を介して前記増幅回路１５０の入力側に帰還し、かつ、次段回路に入力として与えるために、ＤＣ的な電圧レベルを適切な値に調整する。帰還抵抗２００とレベルシフト回路５００によって増幅回路１５０に負帰還がかかるため、ＤＣを含む広い周波数帯域に渡って一定の利得を得ることができる。
【０００７】
【非特許文献１】ＰＲグレイ、ＲＧメイヤー著、永田穣監訳、「超ＬＳＩのためのアナログ集積回路設計技術（上）」、培風館、１９９０年、１５８頁。
【０００８】
【発明が解決しようとする課題】
前述した図９に示した従来の増幅回路を動作させるためには、正電源端子６の電位を適切な値に設定する必要がある。例えば、バイアス時の出力端子５の電圧をＶｂ、そのとき電流制御手段１を流れる電流値をＩｂとすると、正電源端子６の電位ＶＲ１は、
ＶＲ１＝Ｖｂ＋Ｉｂ×Ｒ１
となる。通常、Ｖｂ、Ｉｂの値は、電流制御手段１の周波数特性や線形性、耐圧等を総合的に勘案して最も特性の良い点が選ばれる。これに加えて高利得を得るには、負荷抵抗２の抵抗値Ｒ１を大きくすればよいが、そのためには正電源端子６の電位を上げる必要がある。しかし、電源電圧を上げると消費電力が大きくなるという問題があり、また、増幅回路が使われる環境によっては必要な大きさの電源電圧が用意できない場合もある。
【０００９】
一方、消費電力や環境に配慮して低い電源電圧ＶＲ２（＜ＶＲ１）に合わせて増幅回路を設計しようとすると、
Ｒ２＝（ＶＲ２−Ｖｂ）／Ｉｂ
の抵抗値Ｒ２を持つ負荷抵抗２を選択しなければならず、高利得を得ることができない。つまり、電源電圧と利得はトレードオフの関係にあり、一方を優先するともう一方への要求条件を妥協しなければならないという問題があった。
【００１０】
また、図９の従来の増幅回路に帰還抵抗を付加して、図１０に示したような並列帰還型の増幅回路とした場合、電源電圧の制約により充分な利得が得られないと、得られた増幅回路の入力インピーダンスの整合条件に関連して問題が生じる。増幅回路１５０の利得がＧであり、帰還抵抗２００の抵抗値がＲｆであるとすると、入力インピーダンスＲｉｎは
Ｒｉｎ＝Ｒｆ／（１＋Ｇ）
で与えられる。利得Ｇが小さい場合に入力インピーダンスを入力の特性インピーダンスに整合させるためには、帯域を確保する必要以上に小さい抵抗値の帰還抵抗を用いる必要も生じうる。
【００１１】
しかし、帰還抵抗２００の抵抗値Ｒｆを下げると、帰還が非常に強くなり、高周波領域で入力インピーダンスの不整合が大きくなるため、入力端子における反射特性が劣化する。これが原因で増幅回路の安定性が損なわれるという問題が起きる。また、雑音特性も悪いという問題も生じる。
【００１２】
本発明は、こうした問題を解決するためになされたもので、低電源電圧と高利得とを両立できる増幅回路および安定性が高く雑音特性も良好な並列帰還型とした増幅回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に係る発明は、入力端子に入力する電圧又は電流の値に応じて出力電流値を制御する電流制御手段と、該電流制御手段の出力側と電源端子との間に接続された負荷抵抗を備え、前記電流制御手段と前記負荷抵抗の共通接続点を出力端子に接続した増幅回路において、前記負荷抵抗に対して並列に定電流源回路を接続したことを特徴とする増幅回路とした。
【００１４】
請求項２に係る発明は、請求項１の増幅回路の前記入力端子と前記出力端子との間に帰還抵抗を接続して並列帰還型としたことを特徴とする増幅回路とした。
【００１５】
請求項３に係る発明は、請求項１の増幅回路の前記出力端子にレベルシフト回路を接続し、該レベルシフト回路の出力端子と前記請求項１の増幅回路の前記入力端子との間に帰還抵抗を接続して並列帰還型としたことを特徴とする増幅回路とした。
【００１６】
請求項４に係る発明は、請求項１、２又は３のいずれか１つに記載の増幅回路において、構成要素としてディプリッションモードＦＥＴを用いたことを特徴とする増幅回路とした。
【００１７】
【発明の実施の形態】
［第１の実施形態］
図１は第１の実施形態の増幅回路を示す図である。同図において、１は電流制御手段、２は負荷抵抗、３は定電流源回路、４は入力端子、５は出力端子、６は電源端子を表している。
【００１８】
図１２は図１の増幅回路において、出力端子５の電位を、接地電位から電源端子６に与えられた電位まで仮想的に変化させた場合に、電流制御手段１を流れる電流値と負荷抵抗２および定電流源回路３を流れる電流を合成した電流値とを、出力端子５の電位の関数として同時に示したものである。
【００１９】
負荷抵抗２を流れる電流値は、該負荷抵抗２の両端にかかる電圧に比例して増大するが、定電流源回路３を流れる電流値は電圧がかかると急速に増大し、ある一定値に達したところで飽和してほぼ一定となる。このため、負荷抵抗２と定電流源回路３を流れる電流を合成した電流−電圧特性は、図１２に示したような特性となる。負荷抵抗２の抵抗値をＲ１、定電流源回路３の電流飽和値Ｉｓを、
Ｉｓ＝（ＶＲ１−ＶＲ２）／Ｒ１
として、電源電圧をＶＲ２とする。定電流源回路３の電流値が飽和しているときの合成電流値Ｉは、
Ｉ＝（ＶＲ１−Ｖｏｕｔ）／Ｒ１
となるので、定電流源回路３を取り除き、負荷抵抗２の抵抗値をＲ１とし、電源電圧をＶＲ１とした場合の電流−電圧特性と一致する。従って、電源電圧をより低い電圧ＶＲ２としても、「Ｂ×Ｒ１」の利得を得ることができ、低電圧電源と高利得を両立することのできる増幅回路を得ることができた。
【００２０】
このとき、線形性を保って増幅するためには、出力電圧Ｖｏｕｔの振れる範囲が定電流源回路３の電流値が飽和している電圧範囲に納まっている必要があるが、これは定電流源回路３の飽和電流値を適切に設定することで条件を満たすことが可能である。
【００２１】
図２の（ａ）〜（ｆ）は電流制御手段１の構成例を示しており、図中１１は入力端子、１２は出力端子、１３は接地端子、１４はＦＥＴ、１５はバイポーラトランジスタ、１６は直列帰還用抵抗、１７はピーキング容量、１８はカスコード接続用電源端子を表している。図２（ａ）に示すように単独のＦＥＴ１４、あるいは図２（ｂ）に示すように単独のバイポーラトランジスタ１５で構成することができる。また、図２（ｃ）、（ｄ）に示すようにＦＥＴ１４あるいはバイポーラトランジスタが、直列帰還用抵抗１６を伴ったり、直列帰還用抵抗１６とピーキング容量１７の並列接続を伴ってもよい。更に、図２（ｅ）に示すようにＦＥＴ１４あるいはバイポーラトランジスタのカスコード接続となっていてもよい。また、図２（ｆ）に示すように、ＦＥＴ１４をゲート接地、あるいはバイポーラトランジスタをベース接地の状態にしても構成できる。
【００２２】
図３（ａ）〜（ｃ）は定電流源回路３の構成例を示しており、図中３１は正極端子、３２は負極端子、３３はｎチャンネルディプリッションモードＦＥＴ、３４はバイポーラトランジスタ、３５はバイアス用抵抗、３６はｐチャンネルディプリッションモードＦＥＴを示している。ディプリッションモードＦＥＴであれば、図３（ａ）、（ｃ）のように、ゲートとソースを結合するだけで実現することができる。またバイポーラトランジスタやエンハンスメントモードＦＥＴの場合には図３（ｂ）に示すような回路を構成すれば定電流源回路が実現できることが知られている。
【００２３】
本実施形態は、従来から知られている、図１３に示すような定電流源回路３のみを負荷とした増幅回路と、見かけ上類似した構成となっているが、図１３に示される増幅回路では、本発明の増幅回路の従来技術である、図９に示した従来の増幅回路の機能の一部が実現できない。図１４は図１３に示した増幅回路において、出力端子５の電位を接地電位から電源端子６に与えられた電位まで仮想的に変化させた場合に、電流制御手段１を流れる電流値と、定電流源回路３（能動負荷）を流れる電流値を、出力端子５の電位の関数として同時に示したものである。同図から明らかなように、本増幅回路の出力は、バイアス点を境として、電流制御手段１の電流値が増加すると急速に接地電位に近接して飽和し、逆に減少すると電源端子６に与えられた電位に急速に接近して飽和する。このように、リミッタ増幅器様の非線形性の強い出力特性を持っており、図９に示した従来の線形増幅回路の出力特性とは異なる。また、能動負荷の電流−電圧特性は、定電流源回路３の特性のみによって決まってしまうため、利得の設計の自由度がない。従って、図１３に示す増幅回路は、図９に示した従来の増幅回路や本発明の増幅回路とは、機能的に異なるものである。
【００２４】
図４は第１の実施形態の１つの実施例を示す図である。本実施例では、定電流源回路３をディプリッションモードＦＥＴ３３を用いて実現している。前述したように、ディプリッションモードＦＥＴであれば、ゲートとソースを結合する簡素な構成で定電流源回路３を実現できるため、前記した効果に加え、本発明を実施する際の回路規模の増加を最小限にとどめることができるという利点がある。
【００２５】
［第２の実施形態］
図５は第２の実施形態の増幅回路を示す図である。同図において、１００は第１の実施形態の増幅回路、２００は帰還抵抗、３００は入力端子、４００は出力端子、５００はレベルシフト回路を表している。増幅回路１００は入力信号を増幅し、レベルシフト回路５００は増幅回路１００の出力信号を帰還抵抗２００を介して前記増幅回路１００の入力に帰還し、かつ、次段回路に入力として与えるために、ＤＣ的な電圧レベルを適切な値に調整する。
【００２６】
このため、帰還抵抗２００とレベルシフト回路５００によって増幅回路１００に負帰還がかかり、ＤＣを含む広い周波数帯域に渡って一定の利得を有する並列帰還型の増幅回路が得られる。増幅回路１００は前述したように低電源電圧と高利得を両立できるため、帯域を確保する必要以上に帰還抵抗２００の抵抗値を下げる必要はない。
【００２７】
また、一定の電源電圧値のもとでも、増幅回路１００中の負荷抵抗２の抵抗値は、定電流源回路３の飽和電流値を調整することにより、ある一定の範囲で自由に設定可能であるため、良好な整合状態が実現できるよう入力インピーダンスの値を設定することができる。従って、入力の反射特性は帯域内で良好な特性を保つことができるため、増幅回路の安定性が損なわれることはない。また、高利得を確保できることから、良好な雑音特性を得ることもできるという利点がある。
【００２８】
図６は第２の実施形態の第１の実施例を示す図である。同図において、５０１はバイポーラトランジスタ、５０２は負荷抵抗、５０６は正電源端子である。本実施例は、第１の実施形態の増幅回路を用いた並列帰還型の増幅回路であるため、前述の説明から明らかなように、安定性が高く低雑音特性を有する増幅回路になっている。
【００２９】
図７は第２の実施形態の第２の実施例を示す図である。同図にはレベルシフト回路が存在しないが、これは、増幅回路１００の出力が、自身の入力や次段回路の入力と同じ電圧レベルである場合には、レベルシフト回路５００は省略することができることを利用しているためである。本実施例も、第１の実施形態の増幅回路を用いた並列帰還型の増幅回路であるため、前述の説明から明らかなように、安定性が高く低雑音特性を有する増幅回路になっている。
【００３０】
図８は第２の実施形態の第３の実施例を示す図である。同図において、５０３はレベルシフト回路５００用ＦＥＴ、５０４はレベルシフト回路５００用ダイオード、５０６は正電源端子、５０７は負電源端子を表している。本実施例も、第１の実施形態の増幅回路を用いた並列帰還型の増幅回路であるため、前述の説明から明らかなように、安定性が高く低雑音特性を有する増幅回路になっている。本実施例では、定電流源回路３をディプリッションモードＦＥＴ３３を用いて実現しており、ゲートとソースを結合する簡素な構成で定電流源回路を実現できるため、前記した効果に加え、本発明を実施する際の回路規模の増加を最小限にとどめることができるという利点がある。
【００３１】
【発明の効果】
以上のように、本発明の増幅回路は、負荷抵抗に対して並列に定電流源回路を付加することにより、低電源電圧と高利得を両立しうる増幅回路を容易に実現することができる。また、並列帰還型とした増幅回路は、良好な整合状態が実現できるよう入力インピーダンスの値を設定することができ、入力の反射特性は帯域内で良好な特性を保つことができるため、その安定性が損なわれることはない。また、高利得を確保できることから、良好な雑音特性を得ることもできる。
【図面の簡単な説明】
【図１】第１の実施形態の増幅回路のブロック図である。
【図２】（ａ）〜（ｆ）のそれぞれは図１の増幅回路の電流制御手段の具体的な回路図である。
【図３】（ａ）〜（ｃ）のそれぞれは図１の増幅回路の定電流源回路の具体的な回路図である。
【図４】図１の増幅回路の１つの実施例の具体的な回路図である。
【図５】第２の実施形態の並列帰還型の増幅回路のブロック図である。
【図６】図５の並列帰還型の増幅回路の第１の実施例の具体的な回路図である。
【図７】図５の並列帰還型の増幅回路の第２の実施例の具体的な回路図である。
【図８】図５の並列帰還型の増幅回路の第３の実施例の具体的な回路図である。
【図９】従来の増幅回路の具体的な回路図である。
【図１０】従来の増幅回路を備えた従来の並列帰還型の増幅回路の具体的な回路図である。
【図１１】従来の増幅回路の動作を説明する図である。
【図１２】本発明の増幅回路の動作を説明する図である。
【図１３】従来の定電流源回路のみを負荷とする増幅回路のブロック図である。
【図１４】従来の定電流源回路のみを負荷とする増幅回路の動作を説明する図である。
【符号の説明】
１：電流制御手段、１１：電流制御手段の入力端子、１２：電流制御手段の出力端子、１３電流制御手段の接地端子、１４：電流制御手段用のＦＥＴ、１５：電流制御手段用のバイポーラトランジスタ、１６：直列帰還用抵抗、１７：ピーキング用容量、１８：カスコード接続用電源端子
２：負荷抵抗
３：定電流源回路、３１：定電流源回路の正極端子、３２：定電流源回路の負極端子、３３：定電流源回路用のｎチャンネルディプリッションモードＦＥＴ、３４：定電流源回路用のバイポーラトランジスタ、３５：負荷抵抗、３６：定電流源回路用のｐチャンネルディプリッションモードＦＥＴ
４：入力端子
５：出力端子
６：電源端子
１００：本発明の増幅回路、１５０：従来の増幅回路、２００：帰還抵抗、３００：並列帰還型とした増幅回路の入力端子、４００：並列帰還型とした増幅回路の出力端子：５００：レベルシフト回路：５０１：レベルシフト回路用バイポーラトランジスタ、５０２：レベルシフト回路用負荷抵抗、５０３：レベルシフト回路用ＦＥＴ、５０４：レベルシフト回路用ダイオード、５０６：正電源端子、５０７：負電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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