(57)【要約】【課題】　しきい値を適正に設定することが可能であり、かつ高速動作が可能なＳＯＩ素子を提供すること。【解決手段】　本発明は、絶縁層上に複数の島状のシリコン層が素子領域として形成され、この素子領域は、ｐ型シリコンからなるゲート電極８８、８９を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを複数個含み、これらの複数個のＭＩＳ型電界効果トランジスタのうち少なくとも１つのＭＩＳ型電界効果トランジスタのゲート電極８９にはＧｅまたはＳｎが含まれ、かつその他の前記複数個のＭＩＳ型電界効果トランジスタ８８のゲート電極にはＧｅまたはＳｎが含まれないことを特徴とする半導体装置である。【選択図】　図１
2004146847.tif 000002
【特許請求の範囲】
【請求項１】
　絶縁層上に複数の島状のシリコン層が素子領域として形成され、この素子領域は、ｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを複数個含み、これらの複数個のＭＩＳ型電界効果トランジスタのうち少なくとも１つのＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれ、かつその他の前記複数個のＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれないことを特徴とする半導体装置。
【請求項２】
　絶縁層上に複数の島状のシリコン層が素子領域として形成され、この素子領域は、複数の記憶素子が形成された記憶素子領域及び該記憶素子の動作を制御する回路が形成された回路領域を有するとともに、前記記憶素子領域及び前記回路領域は、それぞれｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを含み、前記回路領域に含まれたＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれ、かつ前記記憶素子領域に含まれたＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれないことを特徴とする半導体装置。
【請求項３】
　前記ＭＩＳ型電界効果トランジスタのゲート電極に含まれたＧｅまたはＳｎの濃度は１×１０20ｃｍ-3以上であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
　前記シリコン層には、ｐ型シリコンからなるゲート電極を備えたｐ型チャネルのＭＩＳ型電界効果トランジスタがさらに含まれ、該ＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
　前記回路領域にはｐ型シリコンからなるゲート電極を備えたｐ型チャネルのＭＩＳ型電界効果トランジスタが含まれ、該ＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれることを特徴とする請求項２記載の半導体装置。
【請求項６】
　前記ｐ型チャネルのＭＩＳ型電界効果トランジスタのゲート電極に含まれたＧｅまたはＳｎの濃度は１×１０20ｃｍ-3以上であることを特徴とする請求項５記載の半導体装置。
【請求項７】
　前記ｎ型チャネルのＭＩＳ型電界効果トランジスタのソース領域にはＧｅまたはＳｎが含まれていることを特徴とする請求項１又は２記載の半導体装置。
【請求項８】
　前記ｎ型チャネルのＭＩＳ型電界効果トランジスタのソース領域に含まれたＧｅまたはＳｎの濃度は１×１０20ｃｍ-3以上であることを特徴とする請求項７記載の半導体装置。
【請求項９】
　絶縁層上に複数の島状のｐ型シリコン層が素子領域として形成され、この素子領域は、ｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを複数個含む半導体装置の製造方法であって、前記ｐ型シリコン層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にｐ型シリコンからなりゲート電極となる導電膜を形成する工程と、この導電膜上に第１のマスクパターンを形成し、この第１のマスクパターンを用いて前記導電膜に選択的にＧｅまたはＳｎを導入する工程と、前記第１のマスクパターンを除去する工程と、前記導電膜上に第２のマスクパターンを形成し、この第２のマスクパターンを用いてエッチングにより、ＧｅまたはＳｎを導入した前記導電膜及びこれらを導入しない前記導電膜をそれぞれゲート電極の形状に加工する工程と、前記第２のマスクパターンを用いて前記ｐ型シリコン層にｎ型不純物を導入してソース・ドレイン領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
　絶縁層上に形成されたｐ型シリコン層に、複数の記憶素子を含む記憶素子領域及び該記
憶素子の動作を制御する回路を含む回路領域を形成する半導体装置の製造方法であって、前記ｐ型シリコン層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にｐ型シリコンからなりゲート電極となる導電膜を形成する工程と、この導電膜の前記記憶素子領域となる部分の上に第１のマスクパターンを形成し、この第１のマスクパターンを用いて前記導電膜の前記回路領域となる部分に選択的にＧｅまたはＳｎを導入する工程と、前記第１のマスクパターンを除去する工程と、前記導電膜上に第２のマスクパターンを形成し、この第２のマスクパターンを用いてエッチングにより前記記憶素子領域及び前記回路領域の前記導電膜をゲート電極の形状に加工する工程と、前記第２のマスクパターンを用いて前記記憶素子領域及び前記回路領域の前記ｐ型シリコン層にｎ型不純物を導入してソース・ドレイン領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
　前記ＧｅまたはＳｎを導入する工程は、ＧｅまたはＳｎを前記導電膜中のピーク濃度が１×１０20ｃｍ-3以上となるようにイオン注入する工程であることを特徴とする請求項９又は１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置及びその製造方法に係り、特に薄膜ＳＯＩ構造のＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
　薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）素子、例えば絶縁膜上に形成したＳＯＩトランジスタが、０．１μｍ世代のデバイスとして最近注目されるようになってきている。
【０００３】
　この薄膜ＳＯＩ素子は、絶縁膜によりその下の半導体基板と電気的に絶縁しているため、寄生容量が小さいという大きな利点を有する。また、同様な理由でソフトエラーに強い等の利点があることが知られている。
【０００４】
　更に、ＳＯＩ層の薄膜化によりＳＯＩ層が完全に空乏化する場合には、移動度（モビリティ）の増加による動作速度の向上や低消費電力化、さらにはスイッチング特性の改善を容易に達成することができる。また、チャネル長の微細化に伴うしきい電圧Ｖｔｈの低下（いわゆる短チャネル効果）がバルクに形成したＭＯＳＦＥＴよりも小さいことが報告されている。（非特許文献１）
　また、０．１μｍ世代の薄膜ＳＯＩ素子では、低消費電力化は必須であり、電源電圧は１Ｖ程度が予想される。これを達成するには、素子のしきい値を適正に設定することが、最も重要である。
【０００５】
　ところが、薄膜ＳＯＩ素子ではしきい値の設定が難しく、回路設計が困難となるという問題がある。これを解決するために、従来方法では、チャネル領域の不純物濃度を高くして、しきい値の調整を行っていた。しかしながら、この方法は、薄膜ＳＯＩ素子の大きな特徴であるモビリティの増大を消失させてしまうという欠点があった。
【０００６】
　一方、薄膜ＳＯＩ素子において待機時の消費電力を抑える等のために、良好なｓｕｂｔｈｒｅｓｈｏｌｄ特性は必要不可欠である。元来、ＳＯＩ素子の特徴として、優れたｓｕｂｔｈｒｅｓｈｏｌｄ特性が期待されるが、実際に素子を作製すると、ｓｕｂｔｈｒｅｓｈｏｌｄ特性に劣化が見られる。
【０００７】
　図７は、本発明者が作製したＳＯＩ素子のＩ−Ｖ特性である。横軸はゲート電圧、縦軸はドレイン電流である。ドレイン電流が立ち上がる領域においてハンプ（こぶ）が見られ、低ゲート電圧側でドレイン電流の増加が確認される。即ち、素子のしきい値が低下してｓｕｂｔｈｒｅｓｈｏｌｄ特性が劣化していることが明らかである。
【０００８】
　図８は、このｓｕｂｔｈｒｅｓｈｏｌｄ特性の劣化を説明するための薄膜ＳＯＩ素子の断面図である。２１３はＬＯＣＯＳ法により形成された素子分離領域であり、そのバーズ・ビーク領域の下に、本来のＳＯＩ層のチャネル領域２１５よりも膜厚の薄い領域２１５ａが形成される。２１１はシリコン基板、２１２は埋め込みシリコン酸化膜、２１４はゲート電極である。
【０００９】
　このように、領域２１５ａが形成されると、この部分にしきい値の低い寄生トランジスタが存在するようになり、この寄生トランジスタが働くことにより、トランジスタ全体のしきい値は本来のトランジスタよりも低くなる。即ち、ゲート電圧を印加すると、まず寄生トランジスタに電流が流れ、その後に本来のトランジスタに電流が流れるために、図７
に示すようなハンプ特性が現れる。この現象の詳細な解析は、例えば非特許文献２に示されている。 
【非特許文献１】M. Yoshimi et al., IEICE Trans., vol. E74,p. 337, 1991
【非特許文献２】IEEE, Transactions on Electron Devices, vol. 39, p. 874, 1992.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　以上のように、従来の薄膜ＳＯＩ素子では、回路設計のためしきい値設定の調整を行うことが不可欠であり、これを達成すべくチャネルの不純物濃度を高くしており、このため薄膜ＳＯＩ素子本来の超高速性を実現することが困難であった。
【００１１】
　また、待機時の消費電力を抑える等のために良好なｓｕｂｔｈｒｅｓｈｏｌｄ特性を達成することが必要であるが、従来の薄膜ＳＯＩ素子ではハンプ（こぶ）が見られ、素子のしきい値が低下してｓｕｂｔｈｒｅｓｈｏｌｄ特性が劣化してしまうという問題があった。
【００１２】
　本発明は、上記実情に鑑みてなされたものであり、しきい値が適正に設定可能であり、かつ高速動作が可能な薄膜ＳＯＩ素子を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
　本発明は、絶縁層上に複数の島状のシリコン層が素子領域として形成され、この素子領域は、ｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを複数個含み、これらの複数個のＭＩＳ型電界効果トランジスタのうち少なくとも１つのＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれ、かつその他の前記複数個のＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれないことを特徴とする半導体装置を提供する。
【００１４】
　さらに本発明は、絶縁層上に複数の島状のシリコン層が素子領域として形成され、この素子領域は、複数の記憶素子が形成された記憶素子領域及び該記憶素子の動作を制御する回路が形成された回路領域を有するとともに、前記記憶素子領域及び前記回路領域は、それぞれｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを含み、前記回路領域に含まれたＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれ、かつ前記記憶素子領域に含まれたＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれないことを特徴とする半導体装置を提供する。
【００１５】
　かかる２つの本発明においては、以下の態様が好ましい。
（１）前記ＭＩＳ型電界効果トランジスタのゲート電極に含まれたＧｅまたはＳｎの濃度は１×１０２０ｃｍ−３以上であること。
（２）前記シリコン層には、ｐ型シリコンからなるゲート電極を備えたｐ型チャネルのＭＩＳ型電界効果トランジスタがさらに含まれ、該ＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれること。
（３）前記回路領域にはｐ型シリコンからなるゲート電極を備えたｐ型チャネルのＭＩＳ型電界効果トランジスタが含まれ、該ＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれること。
（４）前記ｐ型チャネルのＭＩＳ型電界効果トランジスタのゲート電極に含まれたＧｅまたはＳｎの濃度は１×１０２０ｃｍ−３以上であること。
（５）前記ｎ型チャネルのＭＩＳ型電界効果トランジスタのソース領域にはＧｅまたはＳｎが含まれていること。
（６）前記ｎ型チャネルのＭＩＳ型電界効果トランジスタのソース領域に含まれたＧｅま
たはＳｎの濃度は１×１０２０ｃｍ−３以上であること。
【００１６】
　さらに、かかる本発明の半導体装置を製造する方法として、絶縁層上に複数の島状のｐ型シリコン層が素子領域として形成され、この素子領域は、ｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを複数個含む半導体装置の製造方法であって、前記ｐ型シリコン層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にｐ型シリコンからなりゲート電極となる導電膜を形成する工程と、この導電膜上に第１のマスクパターンを形成し、この第１のマスクパターンを用いて前記導電膜に選択的にＧｅまたはＳｎを導入する工程と、前記第１のマスクパターンを除去する工程と、前記導電膜上に第２のマスクパターンを形成し、この第２のマスクパターンを用いてエッチングにより、ＧｅまたはＳｎを導入した前記導電膜及びこれらを導入しない前記導電膜をそれぞれゲート電極の形状に加工する工程と、前記第２のマスクパターンを用いて前記ｐ型シリコン層にｎ型不純物を導入してソース・ドレイン領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法を提供する。
【００１７】
　さらにまた、他の製造方法として、絶縁層上に形成されたｐ型シリコン層に、複数の記憶素子を含む記憶素子領域及び該記憶素子の動作を制御する回路を含む回路領域を形成する半導体装置の製造方法であって、前記ｐ型シリコン層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にｐ型シリコンからなりゲート電極となる導電膜を形成する工程と、この導電膜の前記記憶素子領域となる部分の上に第１のマスクパターンを形成し、この第１のマスクパターンを用いて前記導電膜の前記回路領域となる部分に選択的にＧｅまたはＳｎを導入する工程と、前記第１のマスクパターンを除去する工程と、前記導電膜上に第２のマスクパターンを形成し、この第２のマスクパターンを用いてエッチングにより前記記憶素子領域及び前記回路領域の前記導電膜をゲート電極の形状に加工する工程と、前記第２のマスクパターンを用いて前記記憶素子領域及び前記回路領域の前記ｐ型シリコン層にｎ型不純物を導入してソース・ドレイン領域を形成する工程とを備えたことを特徴とする半導体装置の製造方法を提供する。
【００１８】
　かかる２つの本発明においては、前記ＧｅまたはＳｎを導入する工程は、ＧｅまたはＳｎを前記導電膜中のピーク濃度が１×１０２０ｃｍ−３以上となるようにイオン注入する工程であることが好ましい。
【００１９】
　本発明によれば、ｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを複数個含み、これらの複数個のＭＩＳ型電界効果トランジスタのうち少なくとも１つのＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれ、かつその他の前記複数個のＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれないので、ゲート電極にＧｅまたはＳｎが含まれるｎ型チャネルのＭＩＳ型電界効果トランジスタは、含まれないものと比べて、しきい値（Ｖｔｈ）を低くすることができ、これによりＶｔｈの異なる複数個のＭＩＳ型電界効果トランジスタを形成することができる。
【００２０】
　ＳＯＩ　ＭＯＳＦＥＴ、特に完全空乏化型ＳＯＩ　ＭＯＳＦＥＴでは、ＳＯＩ層のチャネル領域の不純物濃度を変えてＶｔｈを所望の値に設定することが困難であるという問題があったが、ｐ型シリコン・ゲートへのＧｅまたはＳｎ導入の有無により、Ｖｔｈを制御することが可能となり、完全空乏化型ＳＯＩ　ＭＯＳＦＥＴの回路設計上の問題を克服することができる。
【００２１】
　例えば、ダイナミックＲＡＭのメモリセル部では、リーク電流を小さくするためにＶｔｈの高いＭＯＳＦＥＴが必要であり、ＧｅまたはＳｎを導入していないｐ型シリコンをゲートとして用いる。一方、メモリ動作を制御する周辺回路部では、高速動作のためにＶｔ
ｈの低いＭＯＳＦＥＴが必要であり、ＧｅまたはＳｎを導入したｐ型シリコンをゲートとして用いる。
【００２２】
　また、ｐ型チャネルのＭＩＳ型電界効果トランジスタのゲート電極として、ＧｅまたはＳｎを導入したｐ型シリコンを用いれば、ＧｅまたはＳｎを導入しない場合に比べてゲートのフェルミレベルがバンドギャップの中央に近づく。このため、適正なＶｔｈを得るためのチャネルへのイオン注入量を低減できる。また、ｎ型チャネルのＭＩＳ型電界効果トランジスタのゲートと同一のゲート材料を使え、従来のｎ型チャネルとｐ型チャネルのＭＩＳ型電界効果トランジスタでゲートの導電性を変えるデュアル・ゲート（ｄｕａｌ　ｇａｔｅ）に比べて、製造工程を簡略化できる。
【００２３】
　また、ソース領域へＧｅまたはＳｎを導入すれば、バンドギャップを狭めることができ、これにより、ｎ型チャネルＳＯＩ　ＭＯＳＦＥＴでの基板浮遊効果の主原因となる正孔のチャネル内の蓄積を効果的に防止できる。
【発明の効果】
【００２４】
　本発明によれば、しきい値を適正に設定することが可能であり、かつ高速動作が可能なＳＯＩ素子を提供することができる。
【発明を実施するための最良の形態】
【００２５】
　以下、本発明の実施形態を図面を用いて説明する。
（第１の実施形態）
　まず、本実施形態を述べる前に、薄膜ＳＯＩトランジスタの問題点を再度述べておく。
【００２６】
　薄膜ＳＯＩトランジスタ、特にＳＯＩ層が完全に空乏化した完全空乏化ＳＯＩ　ＭＯＳＦＥＴでは、ＳＯＩ　層のチャネル領域の不純物濃度を変えてＶｔｈを所望の値に設定することが難しく、これが回路設計上の問題となる。Ｖｔｈの解析式は、次式で与えられる。
【００２７】
　Ｖｔｈ＝ＶＦＢ＋２φＢ＋ＱＢ／Ｃｏｘ…（１）
　ここで、ＶＦＢはフラットバンド電圧、φＢはフェルミ電位、ＱＢは表面電位、φｓは２φＢとなるときの空乏層内の電荷量、Ｃｏｘはゲート絶縁膜の容量である。
【００２８】
　通常の半導体基板バルクに形成されるＭＯＳＦＥＴでは、チャネル領域の不純物濃度を変えてＱＢを制御しＶｔｈを所望の値に設定できる。しかし、完全空乏化ＳＯＩ　ＭＯＳＦＥＴではＳＯＩ層が薄いためにＱＢの制御が困難になる。完全空乏化ＳＯＩ　ＭＯＳＦＥＴのＱＢの解析式は、次式で与えられる。　
【００２９】
　ＱＢ＝ｑ×ＮＳＯＩ×ＴＳＯＩ…（２）
　ここで、ｑは素電荷量、ＮＳＯＩはＳＯＩ層のチャネル領域の不純物濃度、ＴＳＯＩはＳＯＩ層の厚さである。つまり、完全空乏化ＳＯＩ　ＭＯＳＦＥＴではＳＯＩ層が薄くＴＳＯＩが小さいために、チャネル領域の不純物濃度ＮＳＯＩを変えることによりＱＢを所望の値に制御することが難しい。このため、ＳＯＩ層のチャネル領域の不純物濃度ＮＳＯＩを変えてＶｔｈを所望の値に設定することが困難になる。
【００３０】
　しかし、ＬＳＩの回路設計においてはＶｔｈの異なるＭＯＳＦＥＴを必要とする場合がある。例えば、ダイナミックＲＡＭのメモリセル部ではリーク電流を小さくするためにＶｔｈの高いＭＯＳＦＥＴが必要であり、一方メモリ動作を制御する周辺回路部では高速動作のためにＶｔｈの低いＭＯＳＦＥＴが必要となる。つまり、特に完全空乏化ＳＯＩ　ＭＯＳＦＥＴでは、ＳＯＩ層のチャネル領域の不純物濃度ＮＳＯＩを変えてＶｔｈを所望の
値に設定することが難しく、これが回路設計上の問題となっている。
【００３１】
　本実施形態の発明によれば、ｐ型シリコンからなるゲート電極を備えたｎ型チャネルのＭＩＳ型電界効果トランジスタを複数個含み、これらの複数個のＭＩＳ型電界効果トランジスタのうち少なくとも１つのＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれ、かつその他の前記複数個のＭＩＳ型電界効果トランジスタのゲート電極にはＧｅまたはＳｎが含まれないので、ゲート電極にＧｅまたはＳｎが含まれるｎ型チャネルのＭＩＳ型電界効果トランジスタは、含まれないものと比べて、しきい値（Ｖｔｈ）を低くすることができ、これによりＶｔｈの異なる複数個のＭＩＳ型電界効果トランジスタを形成することができる。
【００３２】
　例えば、ｐ型多結晶シリコン・ゲートへＧｅを導入することにより、図２のバンド図に実線で示すように、Ｇｅを導入していない場合（破線）に比べてバンドギャップが０．３ｅＶ狭まる。これにより、ｐ型多結晶シリコン・ゲートの仕事関数が変わり、（１）に示したＶｔｈの式で、フラットバンド電圧ＶＦＢが変わる。従って、ｐ型多結晶シリコン・ゲートへのＧｅ導入の有無により、Ｖｔｈが０．３Ｖ異なる完全空乏化ＳＯＩ　ＭＯＳＦＥＴを実現することができる。
【００３３】
　以上のように、ＳＯＩ　ＭＯＳＦＥＴ、特に完全空乏化型ＳＯＩ　ＭＯＳＦＥＴでは、ＳＯＩ層のチャネル領域の不純物濃度を変えてＶｔｈを所望の値に設定することが困難であるという問題があったが、ｐ型シリコン・ゲートへのＧｅまたはＳｎ導入の有無により、Ｖｔｈを制御することが可能となり、ＳＯＩ　ＭＯＳＦＥＴ（特に完全空乏化型ＳＯＩ
　ＭＯＳＦＥＴ）の回路設計上の問題を克服することができる。
【００３４】
　本実施形態の発明は、特にダイナミックＲＡＭを有する半導体集積回路に有効である。例えば、ダイナミックＲＡＭのメモリセル部では、リーク電流を小さくするためにＶｔｈの高いＭＯＳＦＥＴが必要であり、ＧｅまたはＳｎを導入していないｐ型シリコンをゲートとして用いる。一方、メモリ動作を制御する周辺回路部では、高速動作のためにＶｔｈの低いＭＯＳＦＥＴが必要であり、ＧｅまたはＳｎを導入したｐ型シリコンをゲートとして用いる。
【００３５】
　図１は、本実施形態に係る本発明のＳＯＩ　ＭＯＳＦＥＴの構造を示す断面図である。ｎチャネルＳＯＩ　ＭＯＳＦＥＴのゲートとして、Ｇｅを導入していないｐ型多結晶シリコン・ゲート８８と、Ｇｅを導入したｐ型多結晶シリコン・ゲート８９が形成されている。Ｇｅを導入していないゲート８８を有するＳＯＩ　ＭＯＳＦＥＴのＶｔｈは、Ｇｅを導入したゲート８９を有するＳＯＩ　ＭＯＳＦＥＴのＶｔｈに比べて、Ｖｔｈを０．３Ｖ高くすることができる。従って、ｐ型多結晶シリコン・ゲートへのＧｅ導入の有無により、Ｖｔｈが０．３Ｖ異なる完全空乏化ＳＯＩ　ＭＯＳＦＥＴを実現することが可能となり、ＳＯＩ　ＭＯＳＦＥＴ（特に完全空乏化型ＳＯＩ　ＭＯＳＦＥＴ）の回路設計上の問題を克服することができる。なお、Ｇｅの代わりにＳｎを用いてもかかる効果を得ることが可能である。
【００３６】
　図４は、図１に示す薄膜ＳＯＩ素子の製造方法を示す工程断面図である。図１と同一の部分には同一の符号を付して示す。まず、ｐ型（１００）シリコン基板８１に周知のＳＩＭＯＸ技術で厚さ１００ｎｍの埋め込み酸化膜８２を形成する。このとき、表面には単結晶シリコン膜（以下ＳＯＩ膜と呼ぶ。）が形成される。次に、熱酸化とＮＨ４Ｆを用いたウェットエッチングにより、ＳＯＩ膜を５０ｎｍまで薄くする。この後、周知の選択酸化技術により、素子分離用の酸化膜８３を形成し、隣接する素子間を電気的に分離する。
【００３７】
　次に、ｎチャネル型ＭＯＳＦＥＴの形成領域にはＢＦ２イオンを加速電圧２０ｋｅＶ、
ドーズ量５×１０１１ｃｍ−２でイオン注入することにより、ｐ型ＳＯＩ層８４、８５を形成する。一方、ｐチャネルＭＯＳＦＥＴの形成領域にはＡｓを加速電圧４０ｋｅＶ、ドーズ量５×１０１１ｃｍ−２でイオン注入することにより、ｎ型ＳＯＩ層８６を形成する。
【００３８】
　その後、ゲート酸化膜８７を７ｎｍの厚さで形成し、燐（Ｐ）をドープした多結晶シリコン８８を０．３μｍの厚さで堆積した後、図４（ａ）に示すように、レジスト膜１０１をマスクにしてＧｅを加速電圧１００ｋｅＶ、ドーズ量３×１０１５ｃｍ−２でイオン注入することにより、Ｇｅを含む多結晶シリコン層１０２を形成する。ここで、Ｇｅの代わりにＳｎをイオン注入することにより、Ｓｎを含む多結晶シリコン層を形成しても良い。
【００３９】
　次に、レジスト膜１０１を除去した後、図４（ｂ）に示すようにＣＶＤ酸化膜を例えば０．３μｍの厚さで堆積した後、周知のパターニング技術により、Ｇｅを含まない多結晶シリコン８８、Ｇｅを含む多結晶シリコン層１０２、及び上記ＣＶＤ酸化膜をパターニングすることにより、ゲート電極８８、Ｇｅを含むゲート電極８９、９０、及びこれらゲート電極上にそれぞれ位置する酸化膜１０３、１０４、１０５を形成する。さらに、ｎ型ＳＯＩ層（ｐチャネル型ＭＯＳＦＥＴの形成領域）８６上にレジスト膜１０６を形成し、Ａｓを加速電圧３０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入しｎ型ソース・ドレイン領域９２、９３を形成する。
【００４０】
　次に、レジスト膜１０６を除去した後、図４（ｃ）に示すように、ｎチャネル型ＭＯＳＦＥＴの形成領域をレジスト膜１０７でマスクした後、ＢＦ２イオンを加速電圧３０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入することにより、ｐ型ソース・ドレイン領域９１を形成し、８５０℃、３０分のアニールを行う。この後、周知の技術で、層間絶縁膜を形成した後、コンタクトを形成し、配線の形成を行って素子を作成する。
【００４１】
　本実施形態では、ｐ型チャネルのＭＩＳ型電界効果トランジスタのゲート電極９０として、Ｇｅ（またはＳｎ）を導入したｐ型シリコンを用いているので、Ｇｅ（またはＳｎ）を導入しない場合に比べてゲートのフェルミレベルがバンドギャップの中央に近づく。このため、適正なＶｔｈを得るためのチャネルへのイオン注入量を低減できる。また、ｎ型チャネルのＭＩＳ型電界効果トランジスタのゲートと同一のゲート材料を使え、従来のｎ型チャネルとｐ型チャネルのＭＩＳ型電界効果トランジスタでゲートの導電性を変えるデュアル・ゲート（ｄｕａｌ　ｇａｔｅ）に比べて、製造工程を簡略化できる。
（第２の実施形態）
　図５は、本実施形態の薄膜ＳＯＩ素子の製造方法を示す工程断面図である。図１と同一の部分には同一の符号を付して示す。
【００４２】
　図５に示すように、図４（ｂ）の第１の実施形態のｎ型ソース・ドレイン領域９２、９３を形成するために行うＡｓのイオン注入において、Ｇｅを加速電圧３０ｋｅＶ、ドーズ量１０１５ｃｍ−２でイオン注入することにより、Ｇｅを含むｎ型ソース・ドレイン領域１１１、１１２をそれぞれ形成する。次に、周知の技術で、ｐ型ソース・ドレイン領域を形成し、層間絶縁膜を形成した後、コンタクトを形成し、配線の形成を行って素子を作成する。
【００４３】
　第２の実施形態による素子は、第１の実施形態と同様に、ｐ型多結晶シリコン・ゲートへのＧｅ導入の有無により、Ｖｔｈが０．３Ｖ異なる完全空乏化ＳＯＩ　ＭＯＳＦＥＴを実現することができ、完全空乏化ＳＯＩ　ＭＯＳＦＥＴでの回路設計上の問題を克服することができた。　
【００４４】
　さらに、本実施形態によれば、ソース領域へＧｅを導入すれば、バンドギャップを狭め
ることができ、これにより、ｎ型チャネルＳＯＩ　ＭＯＳＦＥＴでの基板浮遊効果の主原因となる正孔のチャネル内の蓄積を効果的に防止できる。即ち、図３に示すように、ソース領域のバンドギャップが狭くなると（実線）、チャネルとソース間のエネルギー障壁は減少し、ソース内部へ流れる正孔電流は、エネルギー障壁の減少と共に、指数関数的に増大する。これにより、正孔のチャネル内の蓄積を防止することができ、Ｇｅをイオン注入しない通常の素子に対して、オフ領域のドレイン破壊電圧が、例えば１Ｖ以上も改善する。なお、Ｇｅの代わりにシリコンのバンドギャップを狭める原子であるＳｎ（錫）を用いても良く、上記効用を奏することが可能である。
（第３の実施形態）
　図６は、本実施形態の薄膜ＳＯＩ素子の製造方法を示す工程断面図である。図１と同一の部分には同一の符号を付して示す。
【００４５】
　まず、第１の実施形態の図４（ａ）と同様に、Ｇｅを含む多結晶シリコン層１０２を形成し、レジスト膜１０１を除去した後、周知のパターニング技術により、Ｇｅを含まない多結晶シリコン８８、Ｇｅを含む多結晶シリコン層１０２をパターニングすることにより、ゲート電極８８、Ｇｅを含むゲート電極８９、９０を形成する。さらに、図６（ａ）に示すように、ｎ型ＳＯＩ層（ｐチャネル型ＭＯＳＦＥＴの形成領域）８６上にレジスト膜１０６を形成し、Ｐを加速電圧３０ｋｅＶ、ドーズ量１０１３ｃｍ−２でイオン注入することにより、ｎ型ソース・ドレイン領域１３１及び低濃度ｎ型ＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）領域１３２を形成する。
【００４６】
　次に、図６（ｂ）に示すように、ＣＶＤ酸化膜１３３を全面に例えば０．５μｍの厚さで堆積した後、周知のパターニング技術により、Ｇｅを含まないｐ型多結晶シリコン・ゲート電極８８を有するｎチャネル型ＭＯＳＦＥＴの形成領域とｐチャネル型ＭＯＳＦＥＴの形成領域をＣＶＤ酸化膜１３３で被覆する。さらに、ＣＶＤ窒化膜を全面に例えば０．５μｍの厚さで堆積した後、異方性エッチングを行い、ｎチャネル型ＭＯＳＦＥＴのＧｅを含むｐ型多結晶シリコン・ゲート電極８９をＣＶＤ酸化膜１３４で被覆する。
【００４７】
　次に、Ａｓを加速電圧３０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入し、さらにＧｅを加速電圧３０ｋｅＶ、ドーズ量１０１５ｃｍ−２でイオン注入することにより、Ｇｅを含むｎ型ソース・ドレイン領域１３５を形成する。この後、Ｇｅを含まないｐ型多結晶シリコン・ゲート電極８８を有するｎチャネル型ＭＯＳＦＥＴの形成領域上とｐチャネル型ＭＯＳＦＥＴの形成領域上のＣＶＤ酸化膜１３３をエッチング除去する。さらに、周知の技術で、ｐ型ソース・ドレイン領域を形成し、層間絶縁膜を形成した後、コンタクトを形成し、配線の形成を行って素子を作成する。
【００４８】
　本実施形態による素子は、第１の実施形態と同様に、ｐ型多結晶シリコン・ゲートへのＧｅ導入の有無により、Ｖｔｈが０．３Ｖ異なる完全空乏化ＳＯＩ　ＭＯＳＦＥＴを実現することができた。また、第２の実施形態と同様に、Ｇｅを含むｐ型多結晶シリコン・ゲート電極８９を有するｎチャネル型ＭＯＳＦＥＴでは、ｎ型ソース・ドレイン領域にもＧｅを導入したことにより、Ｇｅを導入せずにソース領域を形成した素子と比べると、オフ領域のドレイン破壊電圧が１Ｖ向上した。さらに、Ｇｅを含まないｐ型多結晶シリコン・ゲート電極８８を有するｎチャネル型ＭＯＳＦＥＴでは、ｎ型ソース・ドレイン領域１３１にはＧｅが導入されていないために接合リーク電流を低減することができた。
【００４９】
　なお、上記第１乃至第３の実施形態では、イオン注入により多結晶シリコン・ゲートにＧｅを導入したが、固相拡散によってＧｅを導入してもよい。また上記第２及び第３の実施形態に示した製造工程では、Ａｓ、Ｇｅ、ＢＦ２イオンのイオン注入によりｎ型ソース・ドレイン領域９２、９３、１１１、１１２、及びｐ型ソース・ドレイン領域９１を形成する際、Ｇｅを含むゲート電極８９、９０、含まないゲート電極８８に上記イオンが入ら
ないようにするため、ＣＶＤ酸化膜１０５をマスク材として用いた。このマスク材として、ＣＶＤ酸化膜１０５の代わりに金属シリサイド膜を用いても良い。金属シリサイド膜を用いれば、ゲート抵抗の低減にもなり、高速な半導体素子を実現できる。
【００５０】
　なお、本発明は上述した実施形態の方法に限定されるものではない。例えば、酸素イオンをシリコン基板にイオン注入するＳＩＭＯＸ法でＳＯＩ層を形成したが、シリコン酸化層の上の多結晶シリコン膜をレーザ・ビーム・アニール技術で単結晶化させＳＯＩ層を形成してもよい。また、シリコン基板同志をシリコン酸化膜を介してお互いに貼り合わせることによりＳＯＩ層を形成しても良い。その他、本発明の要旨を逸脱しない範囲で種々変形して実施可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係る薄膜ＳＯＩ素子の構造を示す断面図。
【図２】Ｇｅを導入した場合（実線）とＧｅを導入しない場合（破線）のバンド図。
【図３】ソースにＧｅを導入した場合（実線）とソースにＧｅを導入しない場合（破線）のチャネル方向のバンド図。
【図４】図１の薄膜ＳＯＩ素子を製造する方法を示す工程断面図。
【図５】本発明の第２の実施形態に係る薄膜ＳＯＩ素子を製造する方法を示す工程断面図。
【図６】本発明の第３の実施形態に係る薄膜ＳＯＩ素子を製造する方法を示す工程断面図。
【図７】従来の薄膜ＳＯＩ素子の電気的特性を示す特性図。
【図８】従来の薄膜ＳＯＩ素子の構造を示す断面図。
【符号の説明】
【００５２】
８８・・・Ｇｅを導入していないｐ型多結晶シリコン・ゲート
８９・・・Ｇｅを導入したｐ型多結晶シリコン・ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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