(57)【要約】【目的】部品点数が少なく、ノーマリィ・オフ型スイッチング手段で構成できて、電源投入時の電源短絡電流が少ない多安定回路を提供することである。【構成】例えば図の様に電源線ｖ０、ｖ１間と電源線ｖ１、ｖ２間それぞれに「自分でオン状態を保持し、オフ駆動できて、入出力端子Ｔｉｏの電位をプル・ダウンできる自己保持型スイッチのプル・ダウン手段」を１つずつ設け、電源線ｖ２、ｖ３間と電源線ｖ３、ｖ４間それぞれに「自分でオン状態を保持し、オフ駆動できて、入出力端子Ｔｉｏの電位をプル・アップできる自己保持型スイッチのプル・アップ手段」を１つずつ設け、「電源線ｖ１、ｖ２間の上記プル・ダウン手段」と「電源線ｖ３、ｖ４間の上記プル・アップ手段」それぞれが逆方向に関して入出力端子Ｔｉｏの電位をクランプする能力を持たない４値の多安定回路である。これで上記目的を達成できる。ダイオード３ａ、３ｄは無くても良い。【選択図】　図１
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【特許請求の範囲】
【請求項１】
３又は３以上である所定の複数をＮとしたときに、
「第１電位から第（Ｎ＋１）電位まで番号順に電位が高くなって行く（Ｎ＋１）個の各電位を供給する第１電位供給線手段〜第（Ｎ＋１）電位供給線手段」及び「信号の入出力を行う入出力端子」が有って、
所定の前記電位供給線手段から前記第（Ｎ＋１）電位供給線手段までで電位の高さで隣同士となる２つの前記電位供給線手段の各間に「前記入出力端子に接続され、オンの時その２つの前記電位供給線手段のうち高電位側に前記入出力端子の電位をプル・アップするプル・アップ手段」を１つずつ設け、
前記第１電位供給線手段から前記所定の電位供給線手段までで電位の高さで隣同士となる２つの前記電位供給線手段の各間に「前記入出力端子に接続され、オンの時その２つの前記電位供給線手段のうち低電位側に前記入出力端子の電位をプル・ダウンするプル・ダウン手段」を１つずつ設け、
それぞれの前記プル・アップ手段が「自分でオン状態を保持できて、前記入出力端子の電位が自分固有の電位まで下がるとターン・オフする自己保持型スイッチング手段」であり、
それぞれの前記プル・ダウン手段が「自分でオン状態を保持できて、前記入出力端子の電位が自分固有の電位まで上がるとターン・オフする自己保持型スイッチング手段」であり、
前記第２電位供給線手段から前記Ｎ電位供給線手段までに設けられた（Ｎ−２）個の前記自己保持型スイッチング手段それぞれが逆阻止型であるか、あるいは、逆方向に関して前記入出力端子の電位をクランプする能力を持たないことを特徴とする多安定回路。
【発明の詳細な説明】
【０００１】
【技　術　分　野】
本発明は、その安定状態の数が３又は３以上で、その安定状態に応じた電圧もしくは電位を保持または出力できる多安定回路に関する。この多安定回路は多値のメモリー・セル、多値メモリー又は多値記憶手段として利用でき、さらに多値（又は多進法）論理回路、多値（又は多進法）演算回路、多値コンピュータ（特に４、８、『１０』、１６、３２、６４、１００、１２８進法コンピュータ）又は多値（又は多進法）制御手段の構成要素として利用できる。
【０００２】
【背　景　技　術】
特許第２８５３０４１号公報に開示された多安定回路には『部品点数が多い』という問題点が有る。また、特開２０００−８３３６９号公報の図２７〜図３６と特願２００１−３２９７２号公報の図１０〜図１４に開示された多安定回路には『ノーマリィ・オン型スイッチング手段しか使うことができず、しかも、電源投入時に電源電圧が立ち上がってそれらノーマリィ・オン型スイッチング手段に充分なゲート逆バイアス電圧を印加できるまで電源短絡電流が流れてしまう』という問題点が有る。ノーマリィ・オフ型で多安定回路を構成できれば、構成手段の選択肢が増えて便利である。また、この電源短絡電流の問題は例えば『その多安定回路を多値のメモリー・セルとして多数使って多値メモリー手段を構成する場合、電源投入時に極めて大きな電源短絡電流が流れ、電源電圧を立ち上げることができず、使い物にならない』という問題点に結び付く。
【０００３】
そこで、本発明は『部品点数が少なく、ノーマリィ・オフ型スイッチング手段を使うことができて、電源投入時の電源短絡電流を少なくできる』多安定回路を提供することを目的としている。　　　　　　　　（　発　明　の　目　的　）
【０００４】
【発　明　の　開　示】
即ち、本発明は請求項１に記載した通りの多安定回路である。但し、その所定の前記電位供給線手段は第２電位供給線手段から第Ｎ電位供給線手段までのいずれか１つに該当するため、前記プル・アップ手段が１つしかない場合も有るし、あるいは、前記プル・ダウン手段が１つしかない場合も有るので、前記の「それぞれのプル・アップ手段」には１つの場合も含まれ、前記の「それぞれのプル・ダウン手段」には１つの場合も含まれる。ノーマリィ・オフ型スイッチング手段で構成した自己保持型スイッチング手段をプル・アップ手段やプル・ダウン手段として用いているので、本発明の多安定回路には『部品点数が少なく、ノーマリィ・オフ型スイッチング手段を使うことができて、電源投入時の電源短絡電流を少なくできる』という効果が有る。　　　　　　　（　発　明　の　効　果　）
【０００５】
【発明を実施するための最良の形態】
本発明をより詳細に説明する為に以下添付図面に従ってこれを説明する。図１に示す実施例は４安定または４値の多安定回路で、この実施例では前述したＮは４で、次の通り各構成要素が前述した請求項１記載中の各構成手段に相当する。
ａ）電源線Ｖ０〜Ｖ４が前述した第１電位供給線手段〜第（Ｎ＋１）電位供給線
手段に。
ｂ）入出力端子Ｔｉｏが前述した入出力端子に。
ｃ）電源線Ｖ２が前述した所定の前記電位供給線手段に。
ｄ）「電源線Ｖ２、Ｖ３間に接続されたトランジスタ１ｃ、２ｃ、ダイオード３ｃ及び抵抗４ｃ〜６ｃの接続体」と「電源線Ｖ３、Ｖ４間に接続されたトランジスタ１ｄ、２ｄ（、ダイオード３ｄ）及び抵抗４ｄ〜６ｄの接続体」それぞ
れが前述したプル・アップ手段に。
ｅ）「電源線Ｖ０、Ｖ１間に接続されたトランジスタ１ａ、２ａ（、ダイオード３ａ）及び抵抗４ａ〜６ａの接続体」と「電源線Ｖ１、Ｖ２間に接続されたトランジスタ１ｂ、２ｂ、ダイオード３ｂ及び抵抗４ｂ〜６ｂの接続体」それぞ
れが前述したプル・ダウン手段に。
【０００６】
「トランジスタ１ａ、２ａ（、ダイオード３ａ）及び抵抗４ａ〜６ａが構成する自己保持型スイッチング手段」は自分でオン状態を保持する機能を持ち、トランジスタ１ａ、２ａは互いに相手をオン駆動できるが、入出力端子Ｔｉｏの電位が「電源線Ｖ１の電位からトランジスタ１ａのオン・オフしきい値電圧を引いた電位」より高くなると、その自己保持型スイッチング手段はターン・オフする。同様に「トランジスタ１ｂ、２ｂ、ダイオード３ｂ及び抵抗４ｂ〜６ｂが構成する自己保持型スイッチング手段」も自分でオン状態を保持する機能を持ち、トランジスタ１ｂ、２ｂは互いに相手をオン駆動できるが、入出力端子Ｔｉｏの電位が「電源線Ｖ２の電位からトランジスタ１ｂのオン・オフしきい値電圧を引いた電位」より高くなると、その自己保持型スイッチング手段はターン・オフする。
【０００７】
「トランジスタ１ｄ、２ｄ（、ダイオード３ｄ）及び抵抗４ｄ〜６ｄが構成する自己保持型スイッチング手段」は自分でオン状態を保持する機能を持ち、トランジスタ１ｄ、２ｄは互いに相手をオン駆動できるが、入出力端子Ｔｉｏの電位が「電源線Ｖ３の電位にトランジスタ２ｄのオン・オフしきい値電圧を加算した電位」より低くなると、その自己保持型スイッチング手段はターン・オフする。同様に「トランジスタ１ｃ、２ｃ、ダイオード３ｃ及び抵抗４ｃ〜６ｃが構成する自己保持型スイッチング手段」も自分でオン状態を保持する機能を持ち、トランジスタ１ｃ、２ｃは互いに相手をオン駆動できるが、入出力端子Ｔｉｏの電位が「電源線Ｖ２の電位にトランジスタ２ｃのオン・オフしきい値電圧を加算した電位」より低くなると、その自己保持型スイッチング手段はターン・オフする。
【０００８】
尚、入出力端子Ｔｉｏの電位が常に電源線Ｖ０の電位と電源線Ｖ４の電位の間にあれば、ダイオード３ａ、３ｄは有っても無くても構わない。また、図１の実施例ではトランジスタ２ａ、２ｂ、１ｃ、１ｄのいずれか１つがオンである安定状態にあるので、トランジスタ１ｂのエミッタ接合（エミッタ・ベース間ＰＮ接合）と抵抗６ｂの直列回路は弱いながらも一応プル・アップ能力を持つが、入出力端子Ｔｉｏの電位を電源線Ｖ２の電位にクランプすることはできない。つまり、「トランジスタ１ｂ、２ｂ、ダイオード３ｂ及び抵抗４ｂ〜６ｂが構成する自己保持型スイッチング手段」は逆方向に関して入出力端子Ｔｉｏの電位をクランプする能力を持っていない。加えて抵抗６ｂの一端をダイオード３ｂのアノードからカソードに接続し直せば、この自己保持型スイッチング手段は逆阻止型になるので、その不要な弱いプル・アップ能力を完全に取り除くことができる。同様に、抵抗６ｃとトランジスタ２ｃのエミッタ接合の直列回路は弱いながらも一応プル・ダウン能力を持つが、入出力端子Ｔｉｏの電位を電源線Ｖ２の電位にクランプすることはできない。つまり、「トランジスタ１ｃ、２ｃ、ダイオード３ｃ及び抵抗４ｃ〜６ｃが構成する自己保持型スイッチング手段」は逆方向に関し入出力端子Ｔｉｏの電位をクランプする能力を持っていない。加えて抵抗６ｃの一端をダイオード３ｃのカソードからアノードに接続し直せば、その自己保持型スイッチング手段は逆阻止型になるので、その不要な弱いプル・ダウン能力を完全に取り除くことができる。
【０００９】
それから、その安定状態を切り換えるには、すなわち、その記憶内容を書き換えるには「入出力端子Ｔｉｏを電源線Ｖ３又はＶ４の電位にプル・アップ又は電源線Ｖ０又はＶ１の電位にプル・ダウンするか」、「トランジスタ２ａ、２ｂ、１ｃ、１ｄのいずれか１つにパルス・オン駆動信号を与えるか、あるいは、その４トランジスタのいずれか３つにパルス・オフ駆動信号を与えるか」又は「トランジスタ１ａ、１ｂ、２ｃ、２ｄのいずれか１つにパルス・オン駆動信号を与えるか、あるいは、その４トランジスタのいずれか３つにパルス・オフ駆動信号を与えるか」すれば良い。その記憶内容を読み出す時は例えば入出力端子Ｔｉｏを「その記憶内容に影響を与えない大きさのプル抵抗を電源線ｖ２との間に接続したデータ線」に接続すれば良い。そして、トランジスタ１ａ〜１ｄ、２ａ〜２ｄそれぞれの代わりに「その駆動信号入力用に対を成す制御端子と主端子の間の逆バイアス電圧極性がそれと同じノーマリィ・オフ型スイッチング手段」ならば何でも使用できる。例えばバイポーラ・モードのＳＩＴ、ＭＯＳ・ＦＥＴ、ＩＧＢＴ、ＧＴＢＴ（接地した溝形電極を持つバイポーラ型ＦＥＴ）、ノーマリィ・オフ型ＳＩサイリスタ、ＧＴＯサイリスタ等が有る。各ダイオードの代わりに「そのコレクタとベースを接続したバイポーラ・トランジスタ」を使っても良い。電源線ｖ２、ｖ１間の各構成手段と直流電源を取り外し、電源線ｖ２、ｖ１を直結すれば図１の実施例は３安定もしくは３値の多安定回路になる。電源線ｖ３、ｖ２間についても同様にすれば図１の実施例は３値の多安定回路になる。電源線ｖ３、ｖ１間の各構成手段と各直流電源を取り外し、電源線ｖ３、ｖ１を直結すれば図１の実施例は双安定回路になる。ところで、図１の実施例においてトランジスタ２ｃのエミッタを電源線Ｖ２から電源線Ｖ１へ接続し直し、トランジスタ１ｂのエミッタを電源線Ｖ２から電源線Ｖ３へ接続し直した回路も可能である。
【００１０】
図２の実施例は６安定または６値の多安定回路で、電源線ｖ３が前述した所定の電位供給線手段である。図３の実施例は１０値の多安定回路で、電源線ｖ５が前述した所定の電位供給線手段で、接続端子ｃｔ１、ｃｔ２に関して同じ符号同士が接続状態にある。なお、図３の実施例において電源線Ｖ５に接続したＰ・ＭＯＳとＮ・ＭＯＳを取り外し、電源線Ｖ６に接続したＰ・ＭＯＳ（図左側）のドレインと電源線Ｖ４に接続したＮ・ＭＯＳ（図左側）のドレインを接続した実施例も可能である。図４、図５の各実施例は７値の多安定回路である。図４の実施例では電源線ｖ４が前述した所定の電位供給線手段で、図５の実施例では電源線ｖ３が前述した所定の電位供給線手段である。図６の実施例は１２値の多安定回路で、電源線ｖ６が前述した所定の電位供給線手段で、接続端子ｃｔ３、ｃｔ４に関して同じ符号同士が接続状態にある。これら実施例についても上述の様にして各電源線を直結すれば、その多値数が異なる多安定回路をいくつも構成したり、双安定回路を構成したりできる。図２、図３、図６の各実施例において「そのドレインがダイオードを介して入出力端子Ｔｉｏに接続されるＭＯＳ・ＦＥＴ」それぞれを逆阻止型ＩＧＢＴで１つずつ置き換えた実施例では逆阻止用の各ダイオードは不要である。逆阻止型の可制御スイッチング手段を使えば同様に逆阻止用の各ダイオードは不要である。各実施例において各ダイオードの代わりに「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのコレクタとエミッタを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、ソース及びバックゲートを接続したＭＯＳ・ＦＥＴ」、「そのドレインとソースを接続し、そのゲートとバックゲートを接続したＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したＭＯＳ・ＦＥＴ」を１つずつ使用できる。
【００１１】
各実施例において各電源線の高低を正反対にして、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）で１つずつ置換え、方向性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」もまた可能である。但し、その場合、その機能が元と同じ場合も有るし、違う場合も有る。それから、図４、図５の両実施例は、各前段のベース抵抗の接続位置の違いを除けば、互いに前記の様な対称的な関係に有る。例えば１０値以上の多安定回路の複数個を１０進法の多数桁で使用し、１０値以外をプラス、マイナスの符号あるいはパリティ・チェック等に使用することも可能である。点線で示したダイオードの意味は「有っても無くても良い」という意味である。便宜上、入出力端子と呼んだが、実際には端子として存在せず、単なる導線や電極である場合が多い。
【００１２】
半導体の（基板）多層化技術（３次元化ＩＣ技術）や低電圧化技術は「本発明を利用する多進法コンピュータなど」の実用化を強力にアシストする。もし、半導体の（基板）多層化技術（３次元化ＩＣ技術）、低電圧化技術、耐（電）圧化技術、省エネルギー技術、冷却技術などがどんどん進歩すれば、６４進法、１００進法、１２８進法の論理回路、演算回路もしくはコンピュータ等も可能になり、６４進法、１００進法、１２８進法の超ウルトラ・スーパー・コンピュータが出現するかもしれない。又、１０進法コンピュータ『ＤＣ』（Ｄｅｃｉｍａｌ　Ｃｏｍｐｕｔｅｒ）が「現在の２進法コンピュータが引き起こす『コンピュータ過剰適応症』と呼ばれる症候群」を無くしたり、予防したり、緩和（かんわ）したり、あるいは治（なお）したり、することが期待される。『コンピュータ過剰適応症』では「０」か「１」しかないコンピュータの２進法的な思考に同一化して、「曖昧な余地を残す他者」とのコミュニケーションができなくなり、人間関係が悪化する。（参考：日本経済新聞の２００２年３月１１日付け朝刊Ｐ．３４『心蝕むテクノストレス』）
【図面の簡単な説明】
【図１〜図６】各図は、本発明の実施例を１つずつ示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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