(57)【要約】【課題】検索動作においてサーチ線の活性化頻度を減少させることで消費電力を低減することができる半導体記憶装置を提供する。【解決手段】４個のメモリセル１ａ〜１ｄの各々が記憶するディジタル値の組み合わせを２ビットのディジタル値で表現した記憶データが設定されるＣＡＭセルブロックと、メモリセル１ａ〜１ｄが記憶するディジタル値と一致比較されるディジタル値が設定されるサーチ線５ａ〜５ｄと、メモリセル１ａ〜１ｄに接続するサーチ線５ａ〜５ｄに対して１ビットのディジタル値をそれぞれ設定して、４ビットのディジタル値の組み合わせを２ビットのディジタル値で表現した検索データを設定する検索データ設定部７と、記憶データと検索データの一致不一致を判定するトランジスタ１０ａ〜１０ｄ，１１ａ〜１１ｄと、この判定結果を出力するマッチ線３とを備える。【選択図】        図１
2004295986.tif 000002
【特許請求の範囲】
【請求項１】
１ビットのディジタル値を記憶するＬ（Ｌ＝２のＭ乗となる整数）個のメモリセルからなり、各メモリセルが記憶するディジタル値の組み合わせをＭ（Ｍは２以上の正の整数）ビットのディジタル値で表現した記憶データが設定されるメモリセルブロックと、
上記メモリセルが記憶するディジタル値と一致比較される１ビットのディジタル値が設定されるサーチ線と、
Ｌ本のサーチ線に対して１ビットのディジタル値をそれぞれ設定して、Ｌビットのディジタル値の組み合わせをＭビットのディジタル値で表現した検索データを設定する検索データ設定部と、
上記メモリセルブロックを構成するメモリセルが記憶するディジタル値とこれらメモリセルに接続するサーチ線に設定されたディジタル値とを一致比較して、上記記憶データと上記検索データの一致不一致を判定する一致比較部と、
上記一致比較部の判定結果を出力する出力部と
を備えた半導体記憶装置。
【請求項２】
メモリセルブロックは、各メモリセルが記憶するディジタル値の組み合わせを「０」、「１」、「Ｘ（ドントケア）」の３値からなる３のＭ乗通りのＭビットのディジタル値で表現した記憶データが設定され、
検索データ設定部は、メモリセルブロックを構成する各メモリセルに接続するＬ本のサーチ線のうちのいずれか１つのみをチャージして、Ｌビットのディジタル値の組み合わせをＭビットのディジタル値で表現した検索データを設定することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
メモリセルブロックは、１対のメモリセルの各々が記憶するディジタル値の組み合わせを「０」、「１」、「Ｘ（ドントケア）」の３値で表現したデータが設定される２つのＣＡＭセルからなり、これらＣＡＭセルに設定される３の２乗通りの上記データの組み合わせを２ビットのディジタル値で表現した記憶データが設定され、
検索データ設定部は、メモリセルブロックを構成する各メモリセルに接続する４本のサーチ線のうちのいずれか１つのみをチャージして４ビットのディジタル値の組み合わせを４通りの２ビットのディジタル値で表現した検索データを設定することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
メモリセルを、互いに交差して配置されたワード線とビット線により形成される格子上に配置したＭＯＳトランジスタと、１ビットのディジタル値を保持するデータ保持用キャパシタとからなるダイナミック型メモリセルとして構成したことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
出力部は、一致比較部による比較処理ごとにプリチャージされて、当該比較処理後のチャージ状態を記憶データと検索データとの一致不一致の判定結果として出力するマッチ線からなり、
上記一致比較部は、ゲート電極がデータ保持用キャパシタのノードと接続し、当該データ保持用キャパシタのチャージ状態に応じて上記マッチ線との間の経路を開閉する第１のＭＯＳトランジスタと、ゲート電極がサーチ線と接続し、当該サーチ線のチャージ状態に応じて接地レベルとの間の経路を開閉する第２のＭＯＳトランジスタとからなり、上記第１のＭＯＳトランジスタ及び上記第２のＭＯＳトランジスタがそれぞれの経路を開としたとき、上記マッチ線が接地され、
上記第１のＭＯＳトランジスタを、上記マッチ線にチャージされた電荷がゲート電極を介してデータ保持用キャパシタにリークするゲート絶縁膜厚で構成し、
上記第１のＭＯＳトランジスタのゲートリークによって上記マッチ線にチャージされた電荷で上記データ保持用キャパシタが保持する電荷を補充するように、検索データ設定部がサーチ線をチャージする時間より長い時間で上記マッチ線をチャージするチャージ処理部を備えたことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）セルを含む半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ネットワークアドレス経路の検索装置などにＴ−ＣＡＭ（Ｔｅｒｎａｒｙ−  Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）セルにより構成される半導体記憶装置が用いられるようになってきている。Ｔ−ＣＡＭセルの構成としては、例えば特許文献１の図１２に示されるように、「０」、「１」及び「Ｘ（Ｄｏｎ’ｔ  ｃａｒｅ；不定値）」の３値のデータを表現するためのＲＡＭ構成の２つの記憶セルを有し、「０」及び「１」の２値のデータを検索するためのサーチ線が記憶セルごとに接続されている。また、このサーチ線の検索データと記憶セルの記憶データとの一致比較結果を示すマッチ線がＣＡＭセルごとに接続されている。
【０００３】
次に検索動作の概要を説明する。
先ず、マッチ線をハイレベルにチャージし、検索データとなる「０」、「１」のいずれかの値をサーチ線に設定する。このあと、サーチ線の検索データと記憶セルの記憶データ（「０」、「１」及び「Ｘ」のいずれかの値）との比較処理を実行する。このとき、両者が一致すると、マッチ線はハイレベルを維持し、検索結果として「一致」と判定される。つまり、当該記憶データを持つアドレスに検索データが存在すると判断される。一方、両者が一致しない場合、マッチ線は放電されてロウレベルになり、検索結果が「不一致」と判定される。この一連の検索動作は、外部クロックに同期したサーチサイクルによって繰り返し実行される。
【０００４】
【特許文献１】
特開２００２−２３７１９０号公報
【０００５】
【発明が解決しようとする課題】
従来のＣＡＭセルから構成される半導体記憶装置では、サーチサイクルごとに全てのサーチ線が活性化されるため、検索動作における消費電力が極めて大きいという課題があった。
【０００６】
上記課題を具体例を挙げて説明する。
図９は従来のＴ−ＣＡＭセルから構成される半導体記憶装置の検索動作のタイミングチャートである。図中の「ＣＬＫ」は外部から入力したクロックを示しており、この外部クロックに同期したサーチサイクルで検索動作が実行される。図中の「検索サーチデータ」は、どの検索データについての検索を行っているかを示している。また、「アンプ」、「出力線」、「プリチャージ」とは、それぞれ検出結果となるマッチ線からの出力を増幅させるアンプの動作、当該アンプの出力値、検索動作前にハイレベルにプリチャージされるマッチ線のチャージ状態を示している。
【０００７】
図に示すように、検索動作において、サーチ線は、外部から与えられる検索データに従って全て「０」又は「１」のいずれかの値にサーチサイクルごとに反転を繰り返すこととなる。このように、全てのサーチ線のデータ値がサーチサイクルごとに反転すると、検索命令の実行時の消費電力は極めて大きくなる。例えば、９ＭビットクラスのＴ−ＣＡＭでは、１００ＭＨｚのサーチサイクルでおよそ１０Ｗ程度の電力が消費されてしまう。
【０００８】
この発明は上記のような課題を解決するためになされたもので、検索動作においてサーチ線の活性化頻度を減少させることで消費電力を低減することができる半導体記憶装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、１ビットのディジタル値を記憶するＬ（Ｌ＝２のＭ乗となる整数）個のメモリセルからなり、これらメモリセルの各々が記憶するディジタル値の組み合わせをＭ（Ｍは２以上の正の整数）ビットのディジタル値で表現した記憶データが設定されるメモリセルブロックと、メモリセルが記憶するディジタル値と一致比較される１ビットのディジタル値が設定されるサーチ線と、Ｌ本のサーチ線に対して１ビットのディジタル値をそれぞれ設定して、Ｌビットのディジタル値の組み合わせをＭビットのディジタル値で表現した検索データを設定する検索データ設定部と、メモリセルブロックを構成するメモリセルが記憶するディジタル値とこれらメモリセルに接続するサーチ線に設定されたディジタル値とを一致比較して、記憶データと検索データの一致不一致を判定する一致比較部と、一致比較部の判定結果を出力する出力部とを備えるものである。
【００１０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体記憶装置の構成を示す図である。本実施の形態１による半導体記憶装置は、１ビットのディジタル値を記憶する４つのメモリセル１ａ〜１ｄを構成単位とするメモリセルアレイを有する。このメモリセルアレイは、互いに交差して配置されたワード線２とビット線により形成される格子点上にメモリセルを配置して構成される。ワード線２は、各メモリセルと接続してデータの読み書きを実行するメモリセルを選択する際にチャージされる。ビット線４ａ〜４ｄは、各メモリセルに読み書きするディジタルデータを伝搬する。
【００１１】
この他の構成として、メモリセル４ａ〜４ｄが記憶するディジタル値とサーチ線５ａ〜５ｄに設定されたディジタル値との一致不一致によって自己のチャージ状態が変化するマッチ線（出力部）３、各メモリセル１ａ〜１ｄに接続して検索データとなるディジタル値がそれぞれ設定されるサーチ線５ａ〜５ｄなどのＣＡＭとして機能するために必要な構成要素も具備している。さらに、本実施の形態１による半導体記憶装置は、不図示の電源からの電荷をマッチ線３にチャージするためのトランジスタ（チャージ処理部）６、サーチ線に検索データを設定する検索データ設定部７、マッチ線３からの出力を増幅するアンプ８及びその出力端９なども有している。
【００１２】
なお、図中の＜１：０＞，＜３：２＞，・・・，＜ｎ＋１：ｎ＞は、検索データを構成するビット列の第０ビット目、第１ビット目、第２ビット目、第３ビット目、・・・、第ｎビット目、第（ｎ＋１）ビット目を表しており、それぞれの値に１対のメモリセルからなるＣＡＭセルの設定値が対応している。ここで、メモリセルアレイの行方向（ワード線に沿った方向）は比較対象となるデータ列（記憶データのビット列）を意味し、縦方向（ビット線に沿った方向）は異なる各々のデータ列が格納されるアドレスを意味する。
【００１３】
例えば、アドレス第０番地、つまりメモリセルアレイの最初のメモリセル行には、記憶データ「００１１０１０１ｘｘ」の各ビットのディジタル値がメモリセルごとに記憶保持され、アドレス第１番地、つまりメモリセルアレイの第２番目のメモリセル行には、記憶データ「０１０１００１ｘｘｘｘ」の各ビットのディジタル値がメモリセルごとに記憶保持される。
【００１４】
上述したメモリセルアレイにおいて、メモリセル１ａ，１ｂ及びメモリセル１ｃ，１ｄは、それぞれ「０」、「１」、「Ｘ（ドントケア）」の３値を表現するＣＡＭセルとして機能し、４つのメモリセル４ａ〜４ｄを合わせて１つのＣＡＭセルブロック（メモリセルブロック）が構成される。このようなＣＡＭセルブロックがワード線及びビット線より形成される格子上に配置されてメモリセルアレイが形成されている。さらに、サーチ線はメモリセルアレイのメモリセル列ごとに設けられており、マッチ線３はメモリセルアレイのメモリセル行ごとに設けられている。
【００１５】
図２は図１中のＣＡＭセルブロックの構成を示す図であり、検索データの＜ｎ＋１：ｎ＞に対応するＣＡＭセルブロックを表している。図に示すように、メモリセル１ａ〜１ｄの記憶部は、互いの出力端と入力端が接続された１対のインバータから構成される。これらメモリセル１ａ〜１ｄは、ワード線２及びビット線４ａ〜４ｄにより構成される格子点に応じて配置されている。メモリセル１ａ〜１ｄの記憶部とワード線２及びビット線４ａ〜４ｄとの間には、トランジスタ１２ａ〜１２ｄが配置されている。これらトランジスタ１２ａ〜１２ｄのゲート電極にはメモリセル１ａ〜１ｄに共通してワード線２が接続しており、ソース電極にはビット線４ａ〜４ｄがそれぞれ接続している。
【００１６】
メモリセル１ａ〜１ｄにデータを読み書きするにあたり、ワード線２が活性化されてトランジスタ１２ａ〜１２ｄを介してビット線４ａ〜４ｄと記憶部が導通し、これら記憶部に対してビット線４ａ〜４ｄを介してデータが読み書きされる。一方、ＣＡＭセルとして機能させるための構成要素として、サーチ線５ａ〜５ｄがメモリセル１ａ〜１ｄごとに設けられており、ワード線２に沿って並んだメモリセル１ａ〜１ｄに共通してマッチ線３が設けられている。マッチ線３は、各メモリセル１ａ〜１ｄに設けられたトランジスタ１０ａ〜１０ｄのドレイン電極と接続している。
【００１７】
また、トランジスタ１０ａ〜１０ｄは、そのゲート電極とメモリセル１ａ〜１ｄの記憶部とが接続しており、ソース電極同士でトランジスタ１１ａ〜１１ｄに接続している。トランジスタ１１ａ〜１１ｄは、ドレイン電極が接地されており、ゲート電極とサーチ線５ａ〜５ｄがそれぞれ接続されている。これらトランジスタ１０ａ〜１０ｄとトランジスタ１１ａ〜１１ｄが、メモリセル１ａ〜１ｄの記憶部に保持されたデータとサーチ線５ａ〜５ｄにそれぞれ設定されたデータとの一致比較を行う一致比較部として機能する。なお、図１と同一構成要素には、同一符号を付して重複する説明を省略する。
【００１８】
次に動作について説明する。
本実施の形態の半導体記憶装置による内容検索処理では、例えば図３に示すＣＡＭセルブロックの記憶データと検索データとの組み合わせに応じて検索結果を出力する。図３は図２に示した＜ｎ＋１：ｎ＞に対応するＣＡＭセルブロックにおいて記憶される記憶データとサーチ線５ａ〜５ｄに設定される検索データとの関係を示している。ここでは、図３で示される範囲で内容検索処理を説明することとする。また、図中のＣＡＭセルブロックの記憶データと検索データによるマトリックス内のブランクは、検索結果が「一致」であることを示し、放電と記載された組み合わせでは「不一致」であることを示している。
【００１９】
先ず、内容検索処理を実行する前処理として、図３中のＣＡＭセルブロックの記憶データ欄（縦欄）に記載される２ビットの記憶データである「ｘｘ」、「ｘ０」、「ｘ１」、「０ｘ」、「００」、「０１」、「１ｘ」、「１０」、及び「１１」のいずれかを表現する４ビットのデータをメモリセル１ａ〜１ｄにそれぞれ設定する。この設定動作は、通常のメモリセル１ａ〜１ｄへのデータ書き込みと同様である。つまり、ワード線２を活性化してトランジスタ１２ａ〜１２ｄを介してメモリセル１ａ〜１ｄの記憶部とビット線４ａ〜４ｄとを導通させることで、ビット線４ａ〜４ｄに設定された上記記憶データに相当する４ビットのディジタルデータがメモリセル１ａ〜１ｄの記憶部に記憶される。
【００２０】
次に、チャージ処理部が、検索サイクルに同期して、電源からの電荷をマッチ線３にプリチャージする。図２の例では、トランジスタ６がチャージ処理部として機能する。トランジスタ６のゲート電極は、検索サイクルに同期して活性化される。これにより、トランジスタ６は、電源とマッチ線３との経路を開閉してマッチ線３へのプリチャージを実行する。
【００２１】
マッチ線３がプリチャージされると、検索データ設定部７は、図３中の検索データ欄（横欄）に記載される２ビットの検索データである「００」、「０１」、「１０」、及び「１１」のいずれかを表現する４ビットのデータをサーチ線５ａ〜５ｄにそれぞれ設定する。このとき、サーチ線５ａ〜５ｄは、検索データが「００」、「０１」、「１０」、及び「１１」のいずれかである場合にのみ活性化される。つまり、内容検索処理の１つの実行サイクルにおいて、サーチ線５ａ〜５ｄのいずれか１つのみを活性化してディジタル値「１」を設定すればよい。
【００２２】
例えば、２ビットの検索データ「００」は、サーチ線５ａに設定されたディジタル値「１」、サーチ線５ｂに設定されたディジタル値「０」、サーチ線５ｃに設定されたディジタル値「０」、サーチ線５ｄに設定されたディジタル値「０」からなる「１０００」という４ビットのディジタル値を２ビットに符号化したものである。同様にして、２ビットの検索データ「０１」はサーチ線５ａ〜５ｄに設定された４ビットのデータ「０１００」で、２ビットの検索データ「１０」は４ビットのデータ「００１０」で、２ビットの検索データ「１１」は４ビットのデータ「０００１」で表現される（符号化される）。
【００２３】
検索データ設定部７がサーチ線５ａ〜５ｄに検索データを設定すると、ＣＡＭセルブロックのメモリセル１ａ〜１ｄごとに設けられた一致比較部が、メモリセル１ａ〜１ｄにそれぞれ設定されたディジタル値とサーチ線５ａ〜５ｄに設定されたディジタル値とを比較し、ＣＡＭセルブロックの記憶データと検索データの一致不一致を判定する。図２の例では、トランジスタ１０ａ〜１０ｄ，１１ａ〜１１ｄが一致比較部として機能する。
【００２４】
トランジスタ１１ａ〜１１ｄは、検索データ設定部７によって検索データが設定されたサーチ線５ａ〜５ｄのチャージ状態によって開閉する。ここで、サーチ線５ａ〜５ｄにディジタル値「１」が設定されると、トランジスタ１１ａ〜１１ｄは開状態となり、トランジスタ１０ａ〜１０ｄのソース電極側が接地される。このとき、メモリセル１ａ〜１ｄの記憶部にディジタル値「１」が記憶保持されていると、トランジスタ１０ａ〜１０ｄが開状態となり、マッチ線３が接地されることとなる。
【００２５】
一方、サーチ線５ａ〜５ｄにディジタル値「０」が設定されるか、メモリセル１ａ〜１ｄの記憶部にディジタル値「０」が記憶保持されていると、トランジスタ１０ａ〜１０ｄやトランジスタ１１ａ〜１１ｄは閉状態となり、マッチ線３が接地されることはない。
【００２６】
例えば、メモリセル１ａ〜１ｄに記憶データ「ｘ０」が記憶保持されている場合、図３に示すように、メモリセル１ａ〜１ｄには、それぞれディジタル値「０」、「１」、「０」、「１」が記憶保持されている。ここで、検索データ設定部７によってサーチ線５ａ〜５ｄに検索データ「０１」（又は「１１」）が設定されると、サーチ線５ａ〜５ｄには、それぞれディジタル値「０」、「１」、「０」、「０」（又は「０」、「０」、「０」、「１」）が設定される。
【００２７】
このとき、メモリセル１ｂ（又はメモリセル１ｄ）の記憶部がディジタル値「１」を記憶保持していることから、トランジスタ１０ｂ（又はトランジスタ１０ｄ）が開状態となる。さらに、サーチ線５ｂ（又はサーチ線５ｄ）にもディジタル値「１」が設定されることから、トランジスタ１１ｂ（又はトランジスタ１１ｄ）が開状態となる。このため、マッチ線３にプリチャージされた電荷は、トランジスタ１０ｂ，１１ｂ（又はトランジスタ１０ｄ，１１ｄ）を介して放電されることとなる。
【００２８】
なお、メモリセル１ａ〜１ｄに記憶データ「ｘｘ」が記憶保持されている場合、いずれの検索データに対しても「一致」しなければならないので、サーチ線５ａ〜５ｄのいずれが活性化されたとしてもマッチ線３が放電されないようにメモリセル１ａ〜１ｄの記憶データを設定する。即ち、図３に示すように、メモリセル１ａ〜１ｄには、その記憶部が記憶するディジタル値によって開閉制御されるトランジスタ１０ａ〜１０ｄが閉状態となるように、全てにディジタル値「０」を設定する。
【００２９】
上述したような比較処理が行われると、マッチ線３の電位は、アンプ８にて増幅されて出力端９を介して外部に出力される。ここで、出力端９からの出力値がディジタル値「１」、即ちハイレベルであれば、ＣＡＭセルブロックの記憶データと検索データとが「一致」したことがわかる。一方、出力端９からの出力値がディジタル値「０」、即ちロウレベルであれば、ＣＡＭセルブロックの記憶データと検索データとが「不一致」であったことを示す。
【００３０】
図４は実施の形態１の半導体記憶装置による内容検索動作のタイミングチャートである。図中の「ＣＬＫ」は外部から入力したクロックを示しており、この外部クロックに同期したサーチサイクルで内容検索動作が実行される。図中の「検索サーチデータ」は、どの検索データについての検索を行っているかを示している。図に示すように、本実施の形態による半導体記憶装置では、１サーチサイクルにおいてサーチ線５ａ〜５ｄのうちのいずれか１つのみが活性化される。つまり、図９に示す従来の半導体記憶装置と比較して１サーチサイクルにおいて活性化すべきサーチ線の本数を１／４に減少させることができる。
【００３１】
従来の半導体記憶装置では、各ＣＡＭセルに１つの記憶データを割り当てて検索データとの一致比較を実行していたため、１サーチサイクルにおいて各ＣＡＭセルに接続するサーチ線（１対のメモリセルに接続するサーチ線のうちのいずれか１つ）を必ず活性化しなければならなかった。
【００３２】
そこで、本発明では、２つのＣＡＭセルを１つのＣＡＭセルブロックとし、このＣＡＭセルブロックを構成するメモリセルが記憶する４つのディジタル値の組み合わせを２ビットの記憶データで表現する（２ビットの記憶データに符号化する）。さらに、ＣＡＭセルブロックを構成する各メモリセルに接続するサーチ線に設定される４つのディジタル値の組み合わせを２ビットの検索データで表現する（２ビットの検索データに符号化する）。
【００３３】
このようにすることで、ＣＡＭセルブロックを構成する各メモリセルに接続する全てのサーチ線を活性化することなく、検索データを設定することができる。このため、内容検索処理に費やされる電力を低減させることができる。また、ディジタル値「１」を１つ含む「１０００」、「０１００」、「００１０」、「０００１」を２ビットの検索データとして表現することで、１サーチサイクルにおいて１つのＣＡＭセルブロックについて活性化されるサーチ線の数を１本とすることができる。この場合、例えば検索動作における消費電力のおよそ４０％程度が「サーチ線の充放電」に起因するものであることを考慮すると、従来と比較して充放電されるサーチ線が１／２に減少することから、全体として２０％程度の消費電力の低減を期待することができる。
【００３４】
以上のように、この実施の形態１によれば、１ビットのディジタル値を記憶する４個のメモリセル１ａ〜１ｄからなり、これらメモリセル１ａ〜１ｄの各々が記憶するディジタル値の組み合わせを２ビットのディジタル値で表現した記憶データが設定されるＣＡＭセルブロックと、ＣＡＭセルアレイを構成するメモリセル１ａ〜１ｄに接続し、当該メモリセル１ａ〜１ｄが記憶するディジタル値と一致比較される１ビットのディジタル値が設定されるサーチ線５ａ〜５ｄと、ＣＡＭセルブロックを構成するメモリセル１ａ〜１ｄに接続する４本のサーチ線に対して１ビットのディジタル値をそれぞれ設定して、４ビットのディジタル値の組み合わせを２ビットのディジタル値で表現した検索データを設定する検索データ設定部７と、ＣＡＭセルブロックを構成するメモリセル１ａ〜１ｄが記憶するディジタル値とこれらメモリセル１ａ〜１ｄに接続するサーチ線５ａ〜５ｄに設定されたディジタル値とを一致比較して記憶データと検索データとの一致不一致を判定するトランジスタ１０ａ〜１０ｄ，１１ａ〜１１ｄからなる一致比較部と、この判定結果を出力するマッチ線３とを備えたので、検索動作においてサーチ線の活性化頻度を減少させることができることから、検索動作における消費電力を低減させることができる。
【００３５】
また、この実施の形態１によれば、ＣＡＭセルブロックを「０」、「１」、「Ｘ（ドントケア）」の３値がそれぞれ設定される２つのＣＡＭセルから構成し、これらＣＡＭセルに設定される３の２乗通りのデータの組み合わせを２ビットのディジタル値で表現した記憶データを設定し、検索データ設定部７が、ＣＡＭセルブロックを構成するメモリセルに各々接続する４本のサーチ線のうちのいずれか１つのみをチャージして４ビットのディジタル値の組み合わせを４通りの２ビットのディジタル値で表現した検索データを設定するので、１サーチサイクルにおいて１つのＣＡＭセルブロックについて活性化されるサーチ線の数を１本とすることができることから、さらに検索動作における消費電力を低減させることができる。
【００３６】
なお、ＣＡＭセルブロックとしては、図５に示すような構成としてもよい。図５の例は、メモリセルをダイナミック型セルとしたものである。メモリセル１ｅ〜１ｈの記憶部としてデータ保持用キャパシタを用いている。トランジスタ１２ｅ〜１２ｈのゲート電極にはメモリセル１ｅ〜１ｈに共通してワード線２が接続されており、ソース電極にはビット線４ａ〜４ｄがそれぞれ接続している。トランジスタ１０ｅ〜１０ｈは、そのゲート電極とメモリセル１ｅ〜１ｈのデータ保持用キャパシタのノードとが接続しており、ソース電極同士でトランジスタ１１ｅ〜１１ｈに接続し、ドレイン電極が接地されている。
【００３７】
トランジスタ１１ｅ〜１１ｈは、ゲート電極とサーチ線５ａ〜５ｄがそれぞれ接続されており、ドレイン電極がマッチ線３に接続している。これらトランジスタ１０ｅ〜１０ｈとトランジスタ１１ｅ〜１１ｈが、メモリセル１ｅ〜１ｈのデータ保持用キャパシタに保持されたデータとサーチ線５ａ〜５ｄにそれぞれ設定されたデータとの一致比較を行う一致比較部として機能する。なお、図１と同一構成要素には、同一符号を付して重複する説明を省略する。
【００３８】
このように構成しても上記実施の形態１と同様に動作させることができ、同様の効果を得ることができる。さらに、上記実施の形態１で示した構成と比較して少ないトランジスタ数で構成することができる。これにより、当該半導体記憶装置を製作するにあたり、シリコン基板上の占有面積を低減させることができる。
【００３９】
また、上記実施の形態１では、ビット線とサーチ線、ワード線とマッチ線を別個に設ける例を示したが、ビット線がサーチ線として機能するように構成したり、ワード線がマッチ線として機能するように構成してもよい。
【００４０】
さらに、上記実施の形態１では、１対のメモリセルからなる２つのＣＡＭセルでＣＡＭセルブロックを構成した例を示したが、これに限定されるものではない。例えば、ＣＡＭセルブロックを４個より多いＬ（Ｌ＝２のＭ乗となる整数）個のメモリセルから構成し、これらメモリセルの各々が記憶するディジタル値の組み合わせをＭ（Ｍは２以上の正の整数）ビットのディジタル値で表現した記憶データを設定するようにしても同様の効果を得ることができる。
【００４１】
また、上述した構成のＣＡＭセルブロックに対して、メモリセルの各々が記憶するディジタル値の組み合わせを「０」、「１」、「Ｘ（ドントケア）」の３値で表現した３のＭ乗通りのＭビットの記憶データを設定し、検索データ設定部７が、ＣＡＭセルブロックを構成するメモリセルに各々接続するＬ本のサーチ線のうちのいずれか１つのみをチャージしてＬビットのディジタル値の組み合わせをＭビットのディジタル値で表現した検索データを設定するように構成しても、上記実施の形態１と同様の効果を得ることができる。
【００４２】
実施の形態２．
図６はこの発明の実施の形態２による半導体記憶装置のＣＡＭセルブロックの構成を示す図である。本実施の形態２では、図５に示したメモリセルブロックと同様に、メモリセルをダイナミック型セルとしている。メモリセル１ｅ〜１ｈの記憶部としてデータ保持用キャパシタを用いている。トランジスタ１２ｅ〜１２ｈのゲート電極にはメモリセル１ｅ〜１ｈに共通してワード線２が接続されており、ソース電極にはビット線４ａ〜４ｄがそれぞれ接続している。
【００４３】
トランジスタ１０ｅ−１〜１０ｈ−１（第１のＭＯＳトランジスタ）は、そのゲート電極とデータ保持用キャパシタのノードとが接続しており、ソース電極同士でトランジスタ１１ｅ−１〜１１ｈ−１に接続し、ドレイン電極が接地されている。これらトランジスタ１０ｅ−１〜１０ｈ−１は、後述するような挙動をとるように、トランジスタ１２ｅ〜１２ｈより薄いゲート絶縁膜（酸化膜）で形成している。ここでは、例えばトランジスタ１２ｅ〜１２ｈのゲート絶縁膜厚を５．７ｎｍ、トランジスタ１０ｅ−１〜１０ｈ−１のゲート絶縁膜厚を２．５ｎｍとしている。
【００４４】
また、トランジスタ１１ｅ−１〜１１ｈ−１（第２のＭＯＳトランジスタ）は、そのゲート電極とサーチ線５ａ〜５ｄとがそれぞれ接続されており、ドレイン電極がマッチ線３に接続している。これらトランジスタ１０ｅ−１〜１０ｈ−１とトランジスタ１１ｅ−１〜１１ｈ−１が、メモリセル１ｅ〜１ｈのデータ保持用キャパシタに保持されたデータとサーチ線５ａ〜５ｄにそれぞれ設定されたデータとの一致比較を行う一致比較部として機能する。図５とは、一致比較部を構成する直列接続された２つのトランジスタに対して、マッチ線３と接地レベルとの接続先が逆になるように構成されている点で異なる。
【００４５】
メモリセル１ｅ〜１ｈの各データ保持用キャパシタは、ディジタル値「１」としてハイレベルにチャージされると、通常のダイナミック型のＲＡＭのリフレッシュ挙動として、トランジスタ１２ｅ〜１２ｈの接合リークによってハイレベルの電荷が徐々に揮発する。さらに、これらのデータ保持用キャパシタは、トランジスタ１０ｅ−１〜１０ｈ−１を介してマッチ線３へハイレベルの電荷がゲートリークすることとなる。
【００４６】
ここで、上述したように、トランジスタ１０ｅ−１〜１０ｈ−１のゲート絶縁膜厚を、トランジスタ１２ｅ〜１２ｈより薄くして、そのゲートリーク値が一般的な接合リーク値とほぼ等しくなるように構成する（例えば、２．５ｎｍ）。この構成でトランジスタ１０ｅ−１〜１０ｈ−１のゲートリークを図７（ａ）中の矢印の方向に作用させてマッチ線３からの電荷で接合リークによって揮発した分を補うようにすれば、理想的にはメモリセル１ｅ〜１ｈのリフレッシュ時間が無限に有効になる。
【００４７】
具体的な処理としては、図７（ｂ）に示すように、検索データ設定部７がサーチ線をチャージして検索データを設定する時間ｔ１より、チャージ処理部６がマッチ線３をプリチャージする時間ｔ２を長くする。これにより、トランジスタ１０ｅ−１〜１０ｈ−１のゲートリークが図７（ａ）中の矢印の方向に作用し、データ保持用キャパシタのリフレッシュ時間を長くすることができる。
【００４８】
例えば、図８に示すように、従来のダイナミック型のＲＡＭでは、ＷＬで表すワード線２の活性化サイクルの間にメモリセルレベル▲１▼に相当するチャージ状態となる（リフレッシュ時間ｔＲＥＦ▲１▼）。これに対して、本実施の形態２のような構成とすることで、メモリセルレベル▲２▼に相当するチャージ状態を得ることができ、ｔＲＥＦ▲１▼よりも長いリフレッシュ時間ｔＲＥＦ▲２▼となり格段にリフレッシュ特性を改善することができる。
【００４９】
なお、図５に示す構成で、トランジスタ１０ｅ〜１０ｈのゲート絶縁膜厚をトランジスタ１２ｅ〜１２ｈより薄くすると、ＷＬで表すワード線２の活性化サイクルの間にメモリセルレベル▲３▼に相当するチャージ状態となり、リフレッシュ時間ｔＲＥＦ▲３▼はｔＲＥＦ▲１▼より短くなる。従って、従来のダイナミック型のＲＡＭよりもリフレッシュ特性が悪化してしまう。
【００５０】
以上のように、この実施の形態２によれば、メモリセル１ｅ〜１ｈを、互いに交差して配置されたワード線２とビット線４ａ〜４ｄにより形成される格子上に配置したトランジスタ１２ｅ〜１２ｈと、１ビットのディジタル値を保持するデータ保持用キャパシタとからなるダイナミック型メモリセルとし、一致比較部を、トランジスタ１０ｅ−１〜１０ｈ−１がデータ保持用キャパシタのチャージ状態に応じてマッチ線３との間の経路を開閉し、トランジスタ１１ｅ−１〜１１ｈ−１がサーチ線５ａ〜５ｄのチャージ状態に応じて接地レベルと間の経路を開閉するように構成し、トランジスタ１０ｅ−１〜１０ｈ−１を、マッチ線３にチャージされた電荷がゲート電極を介してデータ保持用キャパシタにリークするようにトランジスタ１２ｅ〜１２ｈよりゲート絶縁膜厚を薄くし、トランジスタ１０ｅ−１〜１０ｈ−１のゲート電極を介したマッチ線３からの電荷リークによってデータ保持用キャパシタが保持する電荷が補充されるように、サーチ線５ａ〜５ｄをチャージする時間より長い時間でマッチ線３をチャージするように構成したので、上記実施の形態１による効果に加え、リフレッシュ特性を改善させたダイナミック型セル構成のＣＡＭセルを得ることができる。
【００５１】
【発明の効果】
以上のように、この発明によれば、１ビットのディジタル値を記憶するＬ（Ｌ＝２のＭ乗となる整数）個のメモリセルからなり、各メモリセルが記憶するディジタル値の組み合わせをＭ（Ｍは２以上の正の整数）ビットのディジタル値で表現した記憶データが設定されるメモリセルブロックと、メモリセルが記憶するディジタル値と一致比較される１ビットのディジタル値が設定されるサーチ線と、Ｌ本のサーチ線に対して１ビットのディジタル値をそれぞれ設定して、Ｌビットのディジタル値の組み合わせをＭビットのディジタル値で表現した検索データを設定する検索データ設定部と、メモリセルブロックを構成するメモリセルが記憶するディジタル値とこれらメモリセルに接続するサーチ線に設定されたディジタル値とを一致比較して、記憶データと検索データの一致不一致を判定する一致比較部と、一致比較部の判定結果を出力する出力部とを備えたので、検索動作においてサーチ線の活性化頻度を減少させることができることから、検索動作における消費電力を低減させることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の構成を示す図である。
【図２】図１中のＣＡＭセルブロックの構成を示す図である。
【図３】ＣＡＭセルブロックの記憶データと検索データとの組み合わせに対する検索結果を示す図である。
【図４】実施の形態１の半導体記憶装置による検索動作のタイミングチャートである。
【図５】ＣＡＭセルブロックの他の構成を示す図である。
【図６】この発明の実施の形態２による半導体記憶装置のＣＡＭセルブロックの構成を示す図である。
【図７】図６中のＣＡＭセルブロックを構成するメモリセルの挙動を説明する図である。
【図８】マッチ線のプリチャージ後におけるメモリセルの挙動を示すタイミングチャートである。
【図９】従来のＴ−ＣＡＭセルから構成される半導体記憶装置の検索動作のタイミングチャートである。
【符号の説明】
１ａ〜１ｄ  メモリセル、２  ワード線、３  マッチ線（出力部）、４ａ〜４ｄ  ビット線、５ａ〜５ｄ  サーチ線、６  トランジスタ（チャージ処理部）、７  検索データ設定部、８  アンプ、９  出力端、１０ａ〜１０ｄ  トランジスタ（一致比較部）、１１ａ〜１１ｄ  トランジスタ（一致比較部）、１２ａ〜１２ｄ  トランジスタ、１０ｅ〜１０ｈ  トランジスタ（一致比較部）、１１ｅ〜１１ｈ  トランジスタ（一致比較部）、１２ｅ〜１２ｈ  トランジスタ、１０ｅ−１〜１０ｈ−１  トランジスタ（第１のＭＯＳトランジスタ、一致比較部）、１１ｅ−１〜１１ｈ−１  トランジスタ（第２のＭＯＳトランジスタ、一致比較部）、１２ｅ−１〜１２ｈ−１  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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