(57)【要約】【課題】キャパシタを有する半導体装置に関し、キャパシタに接続される導電性プラグとその他の導電性プラグを良好に形成すること。【解決手段】第１絶縁膜８に形成された第１、第２導電性プラグ１０ｂ、１０ａと、第１導電性プラグ１０ｂを覆う島状の酸素バリアメタル層１１と、第１絶縁膜８上に形成され且つ酸素バリアメタル層１１の側面を覆う酸化防止絶縁層１２と、酸素バリアメタル層１２上と酸化防止絶縁層１２上に形成された下部電極１４ａと、下部電極１４ａ上に形成された誘電体層１５ａと、誘電体層１５ａ上に形成された上部電極１６ａとを有するキャパシタＱと、キャパシタＱと酸化防止絶縁層１２を覆う第２絶縁膜１９と、第２導電性プラグ１０ａ上であって第２絶縁膜１９から酸化防止絶縁層１２に形成された第３ホールと、第３ホール内に形成されて第２導電性プラグ１０ａに接続される第３導電性プラグ２１とを含む。【選択図】　図１０
2004146772.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層に形成された第１及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１、第２のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域に電気的に接続される第１導電性プラグと、
前記第２のホール内に形成されて前記第２の不純物拡散領域に電気的に接続される第２導電性プラグと、
前記第１絶縁層上であって前記第１導電性プラグ及びその周辺領域の上に形成された島状の酸素バリアメタル層と、
前記第１絶縁層上に形成され且つ前記第２導電性プラグの酸化を防止する材料からなる酸化防止層と、
前記酸素バリアメタル層の上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、
前記キャパシタと前記酸化防止層を覆う第２絶縁膜と、
前記第２導電性プラグの上であって、前記第２絶縁層に形成された第３のホールと、
前記第３のホール内に形成されて前記第２導電性プラグに電気的に接続される第３導電性プラグと
を有することを特徴とする半導体装置。
【請求項２】
前記酸化防止層は、前記第１絶縁層の上に形成されて前記酸素バリアメタル層の側面を覆う酸化防止絶縁層であり、
前記第３のホールは前記酸化防止絶縁層にも形成されて前記第２のホールに接続され、
前記第３導電性プラグは前記第２導電性プラグに接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸化防止層は、前記第２導電性プラグ上に形成され且つ前記酸素バリアメタル層と同じ導電材から構成される島状の導電層であり、
前記第３導電性プラグは、前記島状の導電層を介して前記第２導電性プラグに接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記酸素バリアメタル層は複数の導電層から構成され、該複数層構造の上側層は該複数層構造の下側層よりも研磨が容易な導電材料から構成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記酸素バリアメタル層と前記下部電極の間には導電性密着層が形成されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記酸素バリアメタル層の下であって前記第１導電性プラグ及びその周囲の前記第１絶縁層の上には導電性密着層が形成されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
半導体基板の表層に第１及び第２の不純物拡散領域を形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層に第１、第２のホールを形成する工程と、
前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１のホール内に形成し、同時に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２のホール内に形成する工程と、
前記第１及び第２導電性プラグの上と前記第１絶縁層の上に酸素バリアメタル層を形成する工程と、
前記酸素バリアメタル層をパターニングすることにより、前記酸素バリアメタル層を前記第１導電性プラグの上に島状に残す工程と、
島状の前記酸素バリアメタル層と前記第１絶縁層の上に絶縁性酸化防止層を形成する工程と、
前記絶縁性酸化防止層を研磨して前記酸素バリアメタル層の上面を露出させる工程と、
前記酸素バリアメタル層及び前記絶縁性酸化防止層の上に第１導電層を形成する工程と、
前記第１導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電層を形成する工程と、
前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程と、
前記キャパシタ、前記絶縁性酸化防止層の上方に第２絶縁層を形成する工程と、
前記第２絶縁層をパターニングして前記第２導電性プラグの上方に第３のホールを形成する工程と、
前記第２導電性プラグに電気的に接続される第３導電性プラグを前記第３のホール内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記絶縁性酸化防止層の上に絶縁性密着層を形成する工程と、
前記絶縁性酸化防止層と同時に前記絶縁性密着層を平坦化する工程と、
前記第３のホールを前記絶縁性密着層を貫通させる工程と
をさらに有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記酸素バリアメタル層をパターニングすることにより前記第２導電性プラグ及びその周辺に導電性酸化防止層として島状に残す工程と、
前記導電性酸化防止層の上に前記第３のホールを形成する工程と
前記第３導電性プラグを前記第３のホール内に形成して前記導電性酸化防止層を介して前記第２導電性プラグに電気的に接続する工程と
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
島状の前記酸素バリアメタル層は、前記酸素バリアメタル層の上にハードマスクを形成した後に、前記ハードマスクから露出した前記酸素バリアメタル層をエッチングすることによりパターニングされることを特徴とする請求項７乃至請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記絶縁性酸化防止層は前記ハードマスク上にも形成され、
前記絶縁性酸化防止層の研磨と同時に前記ハードマスクを研磨して除去することを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在量産されているＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の強誘電体キャパシタはプレーナー構造である。
【０００３】
しかし、今後高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシタが必要となる。スタック構造は、強誘電体キャパシタの下部電極の直下に半導体基板とのコンタクトのための導電性プラグを有している。その導電性プラグの材料として、例えば下記の特許文献１に記載されているように、タングステン又はポリシリコンを用いるのが一般的である。
【０００４】
一方、ＦｅＲＡＭは、ロジック品と混載する商品が多い。例えば、認証を必要とするセキュリティ関係の半導体チップや、地方自治体などで利用されつつあるＩＣカードはその一例である。
【０００５】
ロジックの半導体装置では、下側導電パターンと上側導電パターンの接続にタングステンプラグを用いたプロセスを使用するのが一般的であり、回路を設計するためのスパイスパラメータももちろんタングステンプラグ抵抗の値が用いられている。
【０００６】
従って、蓄積された回路設計資産を生かし、且つ開発工数・コストを下げる意味を考慮して、ロジック混載ＦｅＲＡＭにおけるコンタクトプラグとして従来通りタングステンプラグを用いることは大きなメリットである。
【０００７】
次に、スタックキャパシタを有するメモリセルの形成工程を説明する。
【０００８】
まず、図１（ａ）　に示す構造になるまでの工程を説明する。
【０００９】
シリコン基板１０１の素子形成領域の周囲に素子分離絶縁膜１０２を形成し、その後に素子形成領域にウェル１０３を形成する。さらに、１つのウェル１０３に２つのＭＯＳトランジスタ１０４を形成する。
【００１０】
ＭＯＳトランジスタ１０４は、ウェル１０３上にゲート絶縁膜１０４ａを介して形成されたゲート電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領域１０３内に形成されてソース／ドレインとなる不純物拡散領域１０４ｃ，１０４ｄを有している。また、ゲート電極１０４ｂの両側面には、不純物拡散領域１０４ｃ，１０４ｄ内に不純物高濃度領域１０４ｅを形成するための絶縁性サイドウォール１０５が形成される。
【００１１】
その後に、ＭＯＳトランジスタ１０４を覆うトランジスタ保護絶縁膜１０６をシリコン基板１０１上に形成し、さらに第１層間絶縁膜１０７をトランジスタ保護絶縁膜１０６上に形成する。
【００１２】
続いて、第１層間絶縁膜１０７のうちＭＯＳトランジスタ１０４の一方の不純物拡散領域１０４ｃ上に第１コンタクトホール１０７ａを形成した後に、第１コンタクトホール１０７ａ内に第１コンタクトプラグ１０８を埋め込む。
【００１３】
さらに、第１コンタクトプラグ１０８と第１層間絶縁膜１０７の上に、第１金属膜１０９、強誘電体膜１１０、第２金属膜１１１を順に形成する。強誘電体膜１１０として、例えばＰＺＴ膜を形成する。
【００１４】
次に、図１（ｂ）　に示すように、第１金属膜１０９、強誘電体膜１１０及び第２金属膜１１１をフォトリソグラフィー法によりパターニングすることによりキャパシタ１１２を形成する。
【００１５】
キャパシタ１１２において、下部電極１０９ａは第１金属膜１０９から形成され、誘電体膜１１０ａは強誘電体膜１１０から形成され、上部電極１１１ａは第２金属膜１１１から形成される。キャパシタ１１２はスタック型であり、下部電極１０９ａはその下の第１コンタクトプラグ１０８を介してＭＯＳトランジスタ１０４の一方の不純物拡散層１０４ｃに接続される。
【００１６】
この後、図１（ｃ）　に示すように、キャパシタ保護膜１１３をキャパシタ１１２と第１層間絶縁膜１０７の上に形成する。さらにキャパシタ保護膜１１３上に第２層間絶縁膜１１４を形成した後に、第２層間絶縁膜１１４、キャパシタ保護膜１１３、第１層間絶縁膜１０７及びトランジスタ保護膜１０６をフォトリソグラフィー法によりパターニングすることにより、ＭＯＳトランジスタ１０４の他方の不純物拡散領域１０４ｄ上に第２コンタクトホール１１４ａを形成する。その後に、第２コンタクトホール１１４ａ内に第２コンタクトプラグ１１５を形成する。
【００１７】
次に、図２に示す構造を形成するまでの工程を説明する。
【００１８】
第２層間絶縁膜１１４及びキャパシタ保護膜１１３をパターニングすることにより、キャパシタ１１２の上部電極１１０ａの上に第３コンタクトホール１１４ｂを形成する。さらに、第２層間絶縁膜１１４上と第３コンタクトホール１１４ｂ内に導電膜を形成した後、この導電膜をパターニングすることによりキャパシタ１１２の上部電極１１１ａに接続する配線１１６ａを形成すると同時に第２コンタクトプラグ１１５の上に導電性パッド１１６ｂを形成する。
【００１９】
さらに、配線１１６ａ、導電性パッド１１６ｂ及び第２層間絶縁膜１１４の上に第３層間絶縁膜１１７を形成する。その後に、第３層間絶縁膜１１７をパターニングすることにより導電性パッド１１６ｂの上にホール１１７ａを形成し、さらにホール１１７ａの中に第４導電性プラグ１１８を形成する。
【００２０】
その後に、第３層間絶縁膜１１７上に、導電性プラグ１１８上に接続されるビット線１１８を形成する。
【００２１】
強誘電体キャパシタ１１２の強誘電体膜１１０として例えばＰＺＴ膜が形成される。ＰＺＴ膜は形成後に酸素雰囲気中で結晶化アニールがなされ、その後のエッチングの後には酸素雰囲気中でＰＺＴ膜の回復アニールなどがなされる。
【００２２】
ここで、図１、図２に示した強誘電体キャパシタの直下にコンタクトプラグとしてタングステンプラグが形成されることを考える。
【００２３】
下記の特許文献２に記載されているように、タングステンプラグは非常に速い速度で且つ低い温度で酸化する。また、タングステンプラグは、一旦酸化が始まるとプラグ全体まで広がり、容易にコンタクト不良を起こし、ＦｅＲＡＭデバイスの歩留まりの低下を引き起こす。
【００２４】
また、コンタクトプラグの材料にポリシリコンを用いる場合でも、タングステンほどではないにしろやはり酸化されてしまう。
【００２５】
ところで、上記したように、強誘電体キャパシタの性能を向上させるには、さまざまな酸素雰囲気中でのアニールを必要とする。
【００２６】
従って、強誘電体キャパシタの性能向上とコンタクトプラグの性能向上はトレードオフの関係にあった。
【００２７】
これに対して、強誘電体膜の結晶化アニール、或いは、強誘電体キャパシタの回復アニールの際のタングステンプラグの異常酸化を防ぐ試みが種々なされている。例えば、下記の特許文献２、特許文献３、特許文献４、特許文献５、特許文献６には、キャパシタとタングステンプラグの間に酸素バリアメタル層を形成する構造が記載されている。
【００２８】
上記したようにメモリセルを構成するＭＯＳトランジスタ１０４では、一方の不純物拡散領域１０４ｃはコンタクトプラグ１０８を介して強誘電体キャパシタ１１２に接続され、他方の不純物拡散領域１０４ｄは別なコンタクトプラグ１１５を介してビット線１１９に接続される。
【００２９】
キャパシタ１１２を形成した後に、ビット線接続用のコンタクトプラグ１１５を形成するのは、酸素雰囲気中での強誘電体膜１１０の結晶化アニールと強誘電体キャパシタ１１２の回復アニールの際に、コンタクトプラグ１１５が酸化しないようにするためである。
【００３０】
【特許文献１】
特開２００１−４４３４７６号公報
【特許文献２】
開平１０−３０３３９８号公報
【特許文献３】
特開２０００−３４９２５５号公報
【特許文献４】
特開２００１−４４３７７号公報
【特許文献５】
特開平１０−１５０１５５号公報
【特許文献６】
特開２０００−３４９２５２号公報
【００３１】
【発明が解決しようとする課題】
しかし、ビット線接続用のコンタクトホール１１５のアスペクト比は、今後のさらなる微細化にともなってますます大きくなってくるので、ビット線接続用のコンタクトホール１１４ａを形成するためのエッチングと、ビット線接続用のコンタクトホール１１４ａ内でのグルー層の埋め込み等、あらたに解決すべき技術的課題が生じてくる。
【００３２】
本発明の目的は、キャパシタに接続される導電性プラグとその他の導電性プラグを良好に形成できる半導体装置及びその製造方法を提供することにある。
【００３３】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板の表層に形成された第１及び第２の不純物拡散領域と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層に形成された第１、第２のホールと、前記第１のホール内に形成されて前記第１の不純物拡散領域に電気的に接続される第１導電性プラグと、前記第２のホール内に形成されて前記第２の不純物拡散領域に電気的に接続される第２導電性プラグと、前記第１絶縁層上であって前記第１導電性プラグ及びその周辺領域の上に形成された島状の酸素バリアメタル層と、前記第１絶縁層上に形成され且つ前記第２導電性プラグの酸化を防止する材料からなる酸化防止層と、前記酸素バリアメタル層の上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、前記キャパシタと前記酸化防止層を覆う第２絶縁膜と、前記第２導電性プラグの上であって、前記第２絶縁層に形成された第３のホールと、前記第３のホール内に形成されて前記第２導電性プラグに電気的に接続される第３導電性プラグとを有する半導体装置が提供される。
【００３４】
本発明の別な観点によれば、半導体基板の表層に第１及び第２の不純物拡散領域を形成する工程と、前記半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層に第１、第２のホールを形成する工程と、前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１のホール内に形成し、同時に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２のホール内に形成する工程と、前記第１及び第２導電性プラグの上と前記第１絶縁層の上に酸素バリアメタル層を形成する工程と、前記酸素バリアメタル層をパターニングすることにより、前記酸素バリアメタル層を前記第１導電性プラグの上に島状に残す工程と、島状の前記酸素バリアメタル層と前記第１絶縁層の上に絶縁性酸化防止層を形成する工程と、前記絶縁性酸化防止層を研磨して前記酸素バリアメタル層の上面を露出させる工程と、前記酸素バリアメタル層及び前記絶縁性酸化防止層の上に第１導電層を形成する工程と、前記第１導電層の上に誘電体層を形成する工程と、前記誘電体層の上に第２導電層を形成する工程と、前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程と、前記キャパシタ、前記絶縁性酸化防止層の上方に第２絶縁層を形成する工程と、前記第２絶縁層をパターニングして前記第２導電性プラグの上方に第３のホールを形成する工程と、前記第２導電性プラグに電気的に接続される第３導電性プラグを前記第３のホール内に形成する工程とを有する半導体装置の製造方法が提供される。
【００３５】
本発明によれば、第１絶縁膜に第１及び第２の導電性プラグが形成され、第１の導電性プラグの上に酸素バリアメタル層が形成され、第２の導電性プラグの上に酸化防止絶縁層が形成され、さらに、第１の導電性プラグの上に酸素バリアメタル層を介してキャパシタが形成され、キャパシタを覆う第２絶縁膜が形成され、第２の導電性プラグの上に第３の導電性プラグが形成されている。
【００３６】
これにより、半導体基板の不純物拡散領域と上側の配線を接続する構造がｖｉａ−ｔｏ−ｖｉａの接続となり、一度にアスペクト比の大きなホールの形成が不要になり、ホールへの埋込が容易になるので、最新の設備を必要とせず、開発コスト、工程コストの削減が可能になる。
【００３７】
また、第１の導電性プラグと第２の導電性プラグのうち第１の導電性プラグの上とその周辺の第１絶縁層上に酸素バリアメタル層が形成され、第２の導電性プラグの上と第１絶縁膜の上に酸化防止絶縁層を形成しているので、第１の導電性プラグは酸素バリアメタル層によって異常酸化が防止され、さらに第２の導電性プラグは酸化防止絶縁層によって異常酸化が防止される。この結果、キャパシタの下地となる酸化防止絶縁層の成長の工程や、第１の導電性プラグの上にキャパシタを形成する際に行われる誘電体層の結晶化アニールの工程や、キャパシタ形成後の回復アニールの工程において、第１、第２の導電性プラグが異常酸化されることはない。
【００３８】
しかも、酸素バリアメタル層と酸化防止絶縁層は研磨により同時に平坦化されるので、酸素バリアメタル層の上に形成されるキャパシタ下部電極が平坦になり、その上に形成される誘電体層に劣化が生じることが回避され、特性の良いキャパシタの形成が可能になる。
【００３９】
また、キャパシタを覆う第２絶縁膜に第３の導電性プラグを形成し、第３の導電性プラグと第２導電性プラグを接続するようにしたので、酸化防止絶縁層を形成した後から第３の導電性プラグを形成するまでは第２の導電性プラグの異常酸化は避けられる。即ち、第２の導電性プラグの周囲には酸化防止絶縁層が存在するので、層間絶縁膜の上面からの酸素の侵入が抑制されて、第２の導電性プラグの酸化がさらに防止される。なお、第１及び第２導電性プラグの形成後から酸化防止絶縁層の形成までの工程では、酸素アニールの工程が含まれないので、酸化防止絶縁層の形成前においても第１及び第２導電性プラグの異常酸化は生じない。
【００４０】
さらに、本発明によれば、酸化防止絶縁層の代わりに酸素バリアメタル層を第２の導電性プラグの上にも島状に形成しているので、酸化防止絶縁層と同じ作用効果が得られるだけでなく、酸化防止絶縁層の形成工程が省略できる。この場合、第１の導電性プラグと第２の導電性プラグの上にそれぞれ島状に形成される酸素バリアメタル層は同時に形成することが可能であり、工程がさらに増えることはない。
【００４１】
また、酸素バリアメタル層と同じ材料の酸化防止層が第２の導電性プラグの上とその周囲に形成され、さらに、第１の導電性プラグと第２の導電性プラグの上にそれぞれ形成される酸素バリアメタル層の側面が酸化防止絶縁層によって覆われることにより、酸素バリアメタル層と第１絶縁層の間から酸素が侵入することが防止され、第１及び第２の導電性プラグの酸化が防止される。
【００４２】
なお、キャパシタの直下の第１の導電性プラグの上に形成される酸素バリアメタル層を下部電極として採用することにより、下部電極のパターニング工程が軽減される。
【００４３】
さらに、キャパシタ下部電極を構成する導電層と酸素バリアメタル層との間に導電性密着層を形成することにより、キャパシタ下部電極が酸素バリアメタル層から剥がれることが防止される。
【００４４】
酸素バリアメタル層と第１絶縁層の間に導電性密着層を介在させることにより第１の導電性プラグの周囲で酸素バリアメタル層が第１絶縁層から剥がれることが防止される。これにより、第１絶縁層と酸素バリアメタル層の間から第１の導電性プラグへの酸素の供給が防止される。
【００４５】
さらに、酸素バリアメタル層を多層構造にし、その最上層を研磨が比較的容易な材料、例えば酸化イリジウムにより構成すると、酸化防止絶縁層と酸素バリアメタル層を研磨することで、キャパシタの下地がより平坦になってキャパシタの特性を向上させる。
【００４６】
酸素バリアメタル層をハードマスクを使用してパターニングする場合には、酸素バリアメタル層のパターニングの後に、ハードマスクの上とその周辺に酸化防止絶縁層を形成し、その後に酸素バリアメタル層が露出するまで酸化防止絶縁層とハードマスクを研磨する。これにより、ハードマスクを除去するために独立した工程が不必要となる。しかも、ハードマスクを除去する際に第２の導電性プラグは酸化防止絶縁層で覆われているので、第２の導電プラグがハードマスク除去の際に損傷することが回避される。
【００４７】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図３〜図１０は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４８】
次に、図３（ａ）　に示す断面構造を形成するまでの工程を説明する。
【００４９】
まず、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁層２を形成する。そのような構造の素子分離絶縁層２は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００５０】
続いて、メモリセル領域におけるシリコン基板１のトランジスタ形成領域にｐ型不純物を選択的に導入してｐ型ウェル１ａを形成する。
【００５１】
さらに、シリコン基板１のｐ型ウェル１ａの表面を熱酸化して、ゲート絶縁層３となるシリコン酸化層を形成する。
【００５２】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン層とタングステンシリサイド層を順次形成する。その後に、シリコン層とタングステンシリサイド層をフォトリソグラフィ法によりパターニングして、メモリセル領域のウェル１ａ上にゲート電極４ａ，４ｂを形成する。それらのゲート電極４ａ，４ｂはゲート絶縁層３を介してシリコン基板１の上に形成される。
【００５３】
なお、メモリセル領域では、１つのｐ型ウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００５４】
次に、ｐ型ウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００５５】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（ＳｉＯ２）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００５６】
続いて、ｐ型ウェル１ａにおいて、ゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃにそれぞれ不純物高濃度領域を形成する。
【００５７】
なお、１つのｐ型ウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００５８】
以上の工程により、ｐ型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ１　，Ｔ２　が１つのｎ型不純物拡散領域５ａを共通にして形成される。
【００５９】
次に、ＭＯＳトランジスタＴ１　，Ｔ２　を覆うカバー絶縁層７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）を第１層間絶縁層８としてカバー絶縁層７の上に形成する。
【００６０】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁層８を緻密化する。その後に、第１層間絶縁層８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００６１】
次に、図３（ｂ）　に示すように、レジストパターン（不図示）を用いて第１層間絶縁層８とカバー絶縁層７をエッチングすることにより、メモリセル領域の第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１，第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成する。
【００６２】
次に、図４（ａ）　に示す構造を形成するまでの工程を説明する。
【００６３】
まず、第１層間絶縁層８上面と第１〜第３のコンタクトホール８ａ〜８ｃ内面に、グルー層９ａとして厚さ２０ｎｍのチタン（Ｔｉ）層と厚さ５０ｎｍの窒化チタン（ＴｉＮ　）層をスパッタ法により順に形成する。さらに、ＷＦ６　を用いるＣＶＤ法によって、タングステン（Ｗ）層９ｂをグルー層９ａ上に成長してコンタクトホール８ａ〜８ｃ内を完全に埋め込む。
【００６４】
続いて、タングステン層９ｂとグルー層９ａをＣＭＰ法により研磨して第１層間絶縁層８の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃ内にそれぞれ残されたタングステン層９ｂ及びグルー層９ａは、第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃとして使用される。第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃは、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに接続される。また、第１の導電性プラグ１０ａは、後述するビット線に電気的に接続され、第２及び第３の導電性プラグ１０ｂ，１０ｃはそれぞれ後述するキャパシタに接続される。
【００６５】
その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁層８を窒素プラズマ雰囲気中に曝す。
【００６６】
次に、図４（ｂ）　に示すように、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、導電性の酸素バリアメタル層１１としてイリジウム層をスパッタにより形成する。イリジウム層は、第２，第３の導電性プラグ１０ｂ，１０ｃの異常酸化を防止するために十分な厚さに形成される。例えば、イリジウム層は、酸素含有雰囲気中で５５０℃の基板温度でアニールする際に導電性プラグ１０ａ〜１０ｃの異常酸化を防止するために例えば２００ｎｍの厚さに形成され、さらに基板温度が１００℃上がるごとに厚さを１００ｎｍずつ加えて形成される。
【００６７】
続いて、酸素バリアメタル層１１のうち第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺の領域にマスクＭ１　としてレジストパターンを形成する。
【００６８】
次に、図５（ａ）　に示すように、マスクＭ１　に覆われない領域の酸素バリアメタル層１１をエッチングすることにより、酸素バリアメタル層１１を第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺に島状に残す。これにより、第１の導電性プラグ１０ａは露出する。その後にマスクＭ１　は除去される。なお、マスクＭ１　として窒化チタン、酸化シリコン等のハードマスクを用いてもよい。ハードマスクは、有機材料からなるレジストと異なり無機膜から構成される。
【００６９】
次に、図５（ｂ）　に示すように、第１の導電性プラグ１０ａ、酸素バリアメタル層１１及び第１層間絶縁層８の上に酸化防止絶縁層１２として酸窒化シリコン（ＳｉＯＮ）層又は窒化シリコン（Ｓｉ３Ｎ４）　層をＣＶＤ法により例えば１００ｎｍの厚さに形成する。厚さ１００ｎｍのＳｉＯＮ層又はＳｉ３Ｎ４　層は、約６５０℃の酸素アニール下で、第１の導電性プラグ１０ａの酸化を防止する能力を有する。
【００７０】
続いて、酸化防止絶縁層１２上に絶縁性密着層１３を形成する。絶縁性密着層１３は、後述するキャパシタ下部電極との密着性を向上するために形成される。絶縁性密着層１３として、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さの酸化シリコン（ＳｉＯ２）層を形成する。
【００７１】
次に、図６（ａ）　に示すように、酸素バリアメタル層１１をストッパー層として機能させて、絶縁性密着層１３と酸化防止絶縁層１２をＣＭＰにより研磨して酸素バリアメタル層１１の上面を露出させる。この場合、酸素バリアメタル層１１、絶縁性密着層１３及び酸化防止絶縁層１２の研磨面は平坦になる。
【００７２】
この後に、図６（ｂ）　に示すように、酸素バリアメタル層１１、酸化防止絶縁層１２及び絶縁性密着層１３の上に第１導電層１４を形成する。第１導電層１４として、例えば厚さ２００ｎｍのイリジウム（Ｉｒ）層１４ｗ、厚さ３０ｎｍの酸化イリジウム（ＩｒＯ２）層１４ｘ、厚さ３０ｎｍの酸化プラチナ（ＰｔＯ）　層１４ｙ、及び厚さ５０ｎｍのプラチナ（Ｐｔ）層１４ｚをスパッタにより順に形成する。
【００７３】
なお、第１導電層１４を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌｉｎｇ）　を採用する。
【００７４】
続いて、第１導電層１４上に、強誘電体層１５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（　有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【００７５】
続いて、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ａｒ）と酸素（Ｏ２）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００７６】
さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。
【００７７】
次に、第２導電層１６上に、ハードマスク１７としてＴｉＮ　層とＳｉＯ２層を順に形成する。ＴｉＮ　層はスパッタにより形成され、また、ＳｉＯ２層はＴＥＯＳを用いるＣＶＤ法により形成される。ハードマスク１７は、フォトリソグラフィー法により酸素バリアメタル層１１の上方とその周辺にキャパシタ平面形状となるようにパターニングされる。
【００７８】
続いて、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４を順次エッチングすることにより、酸素バリアメタル層１１、絶縁性密着層１３及び酸化防止絶縁層１２の上にキャパシタＱを形成する。この場合、第２導電層１６、強誘電体層１５及び第１導電層１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００７９】
キャパシタＱは、図７（ａ）　に示すように、第１導電層１４よりなる下部電極１４ａと、強誘電体層１５よりなる誘電体層１５ａと、第２導電層１６よりなる上部電極１６ａから構成される。
【００８０】
１つのウェル１ａの上方には２つのキャパシタＱが形成され、それらの下部電極１４ａはそれぞれ第２又は第３の導電性プラグ１０ｂ，１０ｃを介して第２又は第３のｎ型不純物拡散領域５ｂ，５ｃに電気的に接続される。
【００８１】
なお、キャパシタＱの形成の際に絶縁性密着層１３がエッチングされても、その下の酸化防止絶縁層１２はエッチングストッパーとして機能するので、第１の導電性プラグ１０ａが露出することはない。
【００８２】
ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【００８３】
次に、エッチングによる強誘電体層１５のダメージを回復するために、キャパシタの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【００８４】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性は、酸素バリアメタル層１１の酸素透過性で決まり、また、下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、絶縁性密着層１３と酸化防止絶縁層１２の酸素透過性で決まる。
【００８５】
上記のような熱プロセスがキャパシタＱを形成する際にはかかるわけであるが、絶縁性密着層１３として窒化シリコン層を用いた場合に厚さが７０ｎｍであればタングステンからなる第１の導電性プラグ１０ａは異常酸化しない。
【００８６】
また、タングステンよりなる第２、第３の導電性プラグ１０ｂ，１０ｃ上に厚さ２００ｎｍのイリジウム層が存在するとすれば、上記した酸素アニールによって第２、第３の導電性プラグ１０ｂ，１０ｃは異常酸化をしてコンタクト不良を起こしてしまう。経験的には１００℃アニール温度を上げるためには、酸素バリアメタル層１１であるＩｒ層をさらに１００ｎｍ厚くする必要がある。例えば、熱プロセスに耐えうるタングステンプラグを下部電極１４ａの直下に作るためには、４００ｎｍ以上のＩｒ酸素バリアメタル層を必要とする。この実施形態においては、酸素バリアメタル層１１を構成するイリジウム層と第一導電層１４を構成するイリジウム層１４ｚと合わせたＩｒ層の総厚は４００ｎｍとなっているので、第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が防止される。
【００８７】
次に、図７（ｂ）　に示すように、キャパシタ保護層１８として厚さ５０ｎｍのアルミナをスパッタによりキャパシタＱ及び絶縁性密着層１３の上に形成する。このキャパシタ保護層１８は、プロセスダメージからキャパシタＱを保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱをファーネス内の酸素雰囲気内でアニールする。
【００８８】
その後、ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）　装置を用いて、プラズマＣＶＤ法により、第２層間絶縁層１９として厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）をキャパシタ保護層１８上に形成する。
【００８９】
さらに、第２層間絶縁層１９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１９の残りの厚さは、上部電極１６ａ上で３００ｎｍ程度とする。
【００９０】
次に、図８（ａ）　に示すように、レジストマスク（不図示）を用いて、第２層間絶縁層１９、キャパシタ保護層１８、絶縁性密着層１３及び酸化防止絶縁層１２をエッチングすることにより、第１の導電性プラグ１０ａの上に第４のコンタクトホール１９ａを形成する。
【００９１】
次に、図８（ｂ）　に示すように、第４のコンタクトホール１９ａ内と第２層間絶縁層１９上に、グルー層２０ａとして厚さ５０ｎｍのＴｉＮ　層をスパッタ法により形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長して第４のコンタクトホール１９ａ内を完全に埋め込む。
【００９２】
続いて、図９（ａ）　に示すように、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１９の上面上から除去する。そして、第４のコンタクトホール１９ａ内に残されたタングステン層２０ｂ及びグルー層２０ａを第４の導電性プラグ２１とする。
【００９３】
これにより、第４の導電性プラグ２１は、第１の導電性プラグ１０ａに接続されてｖｉａ−ｔｏ−ｖｉａコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される。
【００９４】
さらに、窒素プラズマ雰囲気中で第２層間絶縁層１９を３５０℃、１２０秒の条件でアニールする。
【００９５】
次に、図９（ｂ）　に示すように、第４の導電性プラグ２１上と第２層間絶縁層１９上に、第２の酸化防止絶縁層２２としてＳｉＯＮ層をＣＶＤ法により１００ｎｍの厚さに形成する。
【００９６】
続いて、第２の酸化防止層２２、第２層間絶縁層１９及びキャパシタ保護層１８をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極１６ａ上にホール２３を形成する。ホール２３を形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００９７】
次に、図１０に示す構造を形成するまでの工程を説明する。
【００９８】
まず、第２層間絶縁層１９上に形成された第２の酸化防止層２２をエッチバックによって除去する。これにより、第４の導電性プラグ２１の表面が露出する。
【００９９】
続いて、キャパシタＱの上部電極１６ａ上のホール２３内と第２層間絶縁層１９の上に多層金属層を形成する。その多層金属層として、例えば、厚さ６０ｎｍのＴｉ、厚さ３０ｎｍのＴｉＮ　、厚さ４００ｎｍのＡｌ−Ｃｕ　、厚さ５ｎｍのＴｉ、及び７０ｎｍのＴｉＮ　層を順に形成する。
【０１００】
その後に、多層金属層をパターニングすることにより、第４の導電性プラグ２１に接続される導電性パッド２４ａと、ホール２３を通して上部電極１６ａに接続される一層目金属配線２４ｂ，２４ｃとを形成する。
【０１０１】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン（ＳｉＯＮ）などの反射防止層（不図示）を３０ｎｍの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いて多層金属膜をエッチングする方法を採用する。反射防止層は、多層金属層のパターニング後にそのまま残してもよい。
【０１０２】
さらに、第２層間絶縁層１９と一層目金属配線２４ｂ，２４ｃと導電性パッド２４ａの上に第３層間絶縁層２５を形成する。
【０１０３】
続いて、第３層間絶縁層２５をパターニングして導電性パッド２４ａの上にビット線コンタクト用のホール２５ａを形成する。また、そのホール２５ａの中に下から順にＴｉＮ　層及びＷ層からなる第５の導電性プラグ２６を形成する。
【０１０４】
次に、第３層間絶縁層２５上に、ビット線２７を含む二層目金属配線を形成する。ビット線２７は、一層目金属配線２４ｂ，２４ｃと同様に、多層金属構造となっている。また、ビット線２７は、第５の導電性プラグ２６に接続されることにより、その下の導電性パッド２４ａ、第４の導電性プラグ２１及び第１の導電性プラグ１０ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【０１０５】
その後に、二層目金属配線を覆う絶縁層等が形成され、最後にＴＥＯＳ原料酸化シリコン層と窒化シリコン層により構成されるカバー層を形成するが、その詳細は省略する。
【０１０６】
上記した実施形態では、キャパシタＱを構成する下部電極１４ａの下方では、第２、第３の導電性プラグ１０ｂ，１０ｃが酸素バリアメタル層１１により覆われ、且つビット線２７に接続される第１の導電性プラグ１０ａ及び第１の層間絶縁層８が酸化防止絶縁層１２により覆われている。これにより、強誘電体層１５の結晶化アニールや回復アニールの際に、第１の導電性プラグ１０ａは酸化防止絶縁層１２により異常酸化が阻止され、且つ第２、第３の導電性プラグ１０ｂ，１０ｃは酸素バリアメタル層１１によって異常酸化が阻止される。また、酸化防止絶縁層１２は、第４のコンタクトホール１９ａが形成されるまで第１の導電性プラグ１０ａを覆っているので、キャパシタＱの形成やその後の工程でのアニールによって第１の導電性プラグ１０ａが酸化されることはない。しかも、第１の導電性プラグ１０ａの上方に第２層間絶縁層１９を形成する場合においても、第１の導電性プラグ１０ａは酸化防止絶縁層１２によって覆われているので、第１の導電性プラグ１０ａが酸化されることが防止されている。
【０１０７】
さらに、パターニングされた酸素バリアメタル層１１の側面が酸化防止絶縁層１２によって覆われているので、酸素バリアメタル層１１の大きさを第２、第３の導電性プラグ１０ｂ，１０ｃとほぼ同じに形成したとしても、側方から酸素バリアメタル層１１への酸素の侵入が防止されて第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が発生しなくなる。
【０１０８】
第２，第３の導電性プラグ１０ｂ，１０ｃの上にそれぞれ形成された酸素バリアメタル層１１は、酸化防止絶縁層１２及び絶縁性密着層１３をＣＭＰ法により研磨する際にストッパーとして機能する。この結果、酸素バリアメタル層１１、酸化防止絶縁層１２及び絶縁性密着層１３の上面は平坦になり、第一導電層１４上に形成される強誘電体層１５の結晶の劣化が防止される。
【０１０９】
また、通常のロジック品に比べてＦｅＲＡＭは強誘電体キャパシタ分だけ第１層間絶縁層８上で段差があるため、一層目金属配線２４ｂから不純物拡散領域５ａへのコンタクトホールのアスペクトが大きくなるおそれがある。これを図１に示した従来のように一括エッチングで形成しようとすると、エッチング自体が難しくなることに加えて、コンタクトホール内へのグルー層の埋め込みも厳しくなる。このような問題を排除するためには最新設備を必要とする。
【０１１０】
これに対して、本実施形態のように、第１のｎ型不純物拡散領域５ａとコンタクトパッド２４ａの間では、２つの導電性プラグ２１，１０ａを介して接続してｖｉａ−ｔｏ−ｖｉａコンタクトを形成している。これにより、ＦｅＲＡＭ品の歩留まりをあげるにとどまらず、既存装置を使いまわすことができ、開発費および工程コストの削減が実現できるという利点がある。
（第２の実施の形態）
第１実施形態では、第２、第３の導電性プラグ１０ｂ，１０ｃ上に酸素バリアメタル層１１として形成されるイリジウム層と、キャパシタＱの下部電極１４ａの最下層部として形成されるイリジウム層１４ｗを別々の工程で形成している。
【０１１１】
そこで、本実施形態では、それら２層のイリジウム層の一方を省略した構造について説明する。
【０１１２】
図１１〜図１５は、本発明の第２実施形態の半導体装置の製造工程を示す断面図である。
【０１１３】
まず、図１１（ａ）　に示すように、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、さらに、カバー層７、第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを形成する。
【０１１４】
この後に、図１１（ｂ）　に示すように、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、導電性の酸素バリアメタル層１１ａとしてイリジウム層をスパッタにより形成する。この酸素バリアメタル層１１ａは、後述するようにキャパシタＱの下部電極の一部を構成する。
【０１１５】
酸素バリアメタル層１１ａとなるイリジウム層は、導電性プラグ１０ａ〜１０ｃの異常酸化を防止するために十分な厚さに形成され、例えば酸素含有雰囲気中で５５０℃の基板温度でアニールする際に導電性プラグ１０ａ〜１０ｃの異常酸化を防止するために例えば２００ｎｍの厚さに形成され、さらに基板温度が１００℃上がるごとに厚さを１００ｎｍずつ加えて形成される。即ち、イリジウム層が４００ｎｍあれば、イリジウム層は７５０℃の酸素アニールに対して導電性プラグ１０ａ〜１０ｃの酸化を防止できる。
【０１１６】
続いて、酸素バリアメタル層１１ａのうち第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺の領域にマスクＭ２　を形成する。マスクＭ２　の平面形状は後述するキャパシタの下部電極の形状とする。マスクＭ２　として窒化チタン、酸化シリコン等のハードマスクを用いてもよい。
【０１１７】
次に、図１２（ａ）　に示すように、マスクＭ２　に覆われない領域の酸素バリアメタル層１１ａをエッチングすることにより、酸素バリアメタル層１１ａを第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺にキャパシタの大きさに残す。バリアメタル層１１ａのエッチングガスとしてハロゲン系ガスが使用される。ここで、第１の導電性プラグ１０ａは露出する。
【０１１８】
続いて、マスクＭ２　が除去される。
【０１１９】
その後に、図１２（ｂ）　に示すように、第１の導電性プラグ１０ａ、酸素バリアメタル層１１ａ及び第１層間絶縁層８の上に、酸化防止絶縁層１２として酸窒化シリコン（ＳｉＯＮ）層又は窒化シリコン（Ｓｉ３Ｎ４）　層をＣＶＤ法により例えば１００ｎｍの厚さに形成する。続いて、酸化防止絶縁層１２上に、絶縁性密着層１３として例えばＴＥＯＳを用いるＣＶＤ法により例えば厚さ３００ｎｍの酸化シリコン（ＳｉＯ２）層を形成する。
【０１２０】
さらに、図１３（ａ）　に示すように、酸素バリアメタル層１１ａをストッパー層として機能させて、ＣＭＰにより絶縁性密着層１３と酸化防止絶縁層１２を研磨することにより酸素バリアメタル層１１ａの上面を露出させる。この場合、酸素バリアメタル層１１ａ、絶縁性密着層１３及び酸化防止絶縁層１２の上面は、ＣＭＰによって平坦化される。
【０１２１】
この後に、図１３（ｂ）　に示すように、酸素バリアメタル層１１ａ、酸化防止絶縁層１２及び絶縁性密着層１３の上に、第１導電層１４ｂとして例えば厚さ３０ｎｍのＩｒＯ２層１４ｘ、厚さ３０ｎｍのＰｔＯ　層１４ｙ、及び厚さ５０ｎｍのＰｔ層１４ｚをスパッタにより順に形成する。
【０１２２】
なお、第１導電層１４ｂを形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡを採用する。
【０１２３】
続いて、第１導電層１４ｂ上に、強誘電体層１５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【０１２４】
続いて、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、例えばＡｒとＯ２の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１２５】
さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍのＩｒＯ２層をスパッタ法により形成する。
【０１２６】
次に、第２導電層１６上に、ハードマスク１７としてＴｉＮ　層とＳｉＯ２層を順に形成する。ＴｉＮ　層はスパッタにより形成され、また、ＳｉＯ２層はＴＥＯＳを用いるＣＶＤ法により形成される。ハードマスク１７は、第２、第３の導電性プラグ１０ｂ，１０ｃの上方で酸素バリアメタル層１１ａとほぼ同じ平面形状にパターニングされる。
【０１２７】
続いて、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４ｂを順次エッチングする。この場合、２導電層１６、強誘電体層１５及び第１導電層１４ｂは、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。なお、そのエッチングにより絶縁性密着層１３がエッチングされても、酸化防止絶縁層１２はエッチングストッパーとして機能するので、第１の導電性プラグが露出することはない。
【０１２８】
以上により、図１４（ａ）　に示すように、第１層間絶縁層８上にはキャパシタＱが形成される。キャパシタＱの下部電極１４ａは第１導電層１４ｂ及び酸素バリアメタル層１１ａによって構成される。また、キャパシタＱの誘電体層１５ａは強誘電体層１５から構成され、さらにキャパシタＱの上部電極１６ａは第２導電層１６から構成される。
【０１２９】
キャパシタＱは、１つのウェル１ａの上方に２つ配置され、それらの下部電極１４ａはそれぞれ第２又は第３の導電性プラグ１０ｂ，１０ｃを介して第２又は第３のｎ型不純物拡散領域５ｂ，５ｃに電気的に接続される。
【０１３０】
なお、エッチングされる第１導電層１４ｂの厚さが第１実施形態の第１導電層１４に比べて薄いので、ハードマスク１７も第１実施形態よりも薄くできる。
【０１３１】
ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【０１３２】
次に、エッチングによる強誘電体層１５のダメージを回復するために、キャパシタの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１３３】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性は、酸素バリアメタル層１１ａの酸素透過性で決まり、また、下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、絶縁性密着層１３と酸化防止絶縁層１２の酸素透過性で決まる。
【０１３４】
上記のような熱プロセスがキャパシタＱを形成する際にはかかるわけであるが、絶縁性密着層１３として窒化シリコン層を用いた場合に厚さが７０ｎｍであればタングステンからなる第１の導電性プラグ１０ａは異常酸化しない。
【０１３５】
また、タングステンよりなる第２、第３の導電性プラグ１０ｂ，１０ｃ上に厚さ４００ｎｍのイリジウム層が存在すれば、酸素アニールによって第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が生じない。
【０１３６】
次に、図１４（ｂ）　に示すように、キャパシタＱ、酸化防止絶縁層１２及び絶縁性密着層１３上に、キャパシタ保護層１８として厚さ５０ｎｍのアルミナをスパッタにより形成する。このキャパシタ保護層１８は、プロセスダメージからキャパシタＱを保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱをファーネス内の酸素雰囲気内でアニールする。
【０１３７】
この後に、図１５に示すように、第１実施形態に示した工程に従って、第４導電性プラグ２１、導電性パッド２４ａ、一層目配線２４ｂ，２４ｃ、第３層間絶縁層２５、第５の導電性プラグ２６、ビット線２７等を形成する。
【０１３８】
上記したように本実施形態では、キャパシタＱの下部電極１４ａの最下層を構成する酸素バリアメタル層１１ａを第２、第３の導電性プラグ１０ｂ，１０ｃの上に予め下部電極形状に形成し、さらに、酸化防止絶縁層１２、絶縁性密着層１３を形成し、その後に、酸化防止絶縁層１２及び絶縁性密着層１３をＣＭＰ法により研磨して酸素バリアメタル層１１ａを露出し、さらに、その後に、酸素バリアメタル層１１ａの上に下部電極１４ａの残りの金属層を形成するようにしている。ここで、酸素バリアメタル兼下部電極として例えばイリジウム層を形成している。
【０１３９】
第１実施形態では、酸素バリアメタル層と下部電極のそれぞれを構成するイリジウム層を別々の工程で形成し、別々にパターニングしたが、本実施形態では、そのイリジウム層を１回の成膜工程と１回のパターニングで形成しているので、下部電極の一部の工程を削減できるというメリットがある。
【０１４０】
ところで、強誘電体層１５の結晶化アニール、キャパシタＱを形成した後の回復アニールの際には、第１実施形態と同様に、第２、第３の導電性プラグ１０ｂ，１０ｃは酸素バリアメタル層１１ａによって異常酸化が防止され、第１の導電性プラグ１０ａは酸化防止絶縁層１２により異常酸化が阻止される。
【０１４１】
さらに、酸素バリアメタル層１１ａ、酸化防止絶縁層１２及び絶縁性密着層１３の上面はＣＭＰにより平坦になるので、酸素バリアメタル層１１ａ、酸化防止絶縁層１２及び絶縁性密着層１３の上に形成される第一導電層１４ｂは酸素バリアメタル層１１ａの周辺でも平坦になり、第一導電層１４ｂ上に形成される強誘電体層１５の結晶の劣化が防止される。
【０１４２】
また、ビット線コンタクトのために第１層間絶縁層８と第２層間絶縁層１９には上下で別々に導電性プラグ１０ａ，２１が形成されるので、ＦｅＲＡＭ品の歩留まりをあげるにとどまらず、既存装置を使いまわすことができ、開発費および工程コストの削減が実現できるという利点がある。
【０１４３】
なお、酸化防止絶縁層１２を酸素バリアメタル層１１ａよりも厚く形成する場合には、絶縁性密着層１３を省略してもよい。
（第３の実施の形態）
第２実施形態に示した工程に従って形成されたキャパシタＱの下部電極１４ａにおいて、ＩｒＯ　層１４ｘが酸素バリアメタル層１１ａから剥離することも希にある。
【０１４４】
そこで、キャパシタＱの下部電極１４ａを構成している多層構造において、酸素バリアメタル層１１ａとＩｒＯ　層１４ｘの剥離を確実に防止するための構造及びその形成方法以下に説明する。
【０１４５】
図１６〜図１８は、本発明の第３実施形態を示す半導体装置の形成工程を示す断面図である。
【０１４６】
まず、図１６（ａ）　に示すように、第１実施形態に示した工程に沿って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、さらに、カバー層７、第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを形成する。さらに、第２実施形態に示した工程に従って、第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺に、それぞれキャパシタＱの下部電極の大きさの酸素バリアメタル層１１ａを形成する。酸素バリアメタル層１１ａは、例えば厚さ４００ｎｍのイリジウム層とする。さらに、第１の導電性プラグ１０ａ、酸素バリアメタル層１１ａ及び第１層間絶縁層８の上に酸化防止絶縁層１２と絶縁性密着層１３を順に形成した後に、酸化防止絶縁層１２と絶縁性密着層１３をＣＭＰ法により研磨して酸素バリアメタル層１１ａの上面を露出させる。
【０１４７】
次に、図１６（ｂ）　に示すように、酸素バリアメタル層１１ａ、酸化防止絶縁層１２及び絶縁性密着層１３の上に導電性密着層３５を形成する。導電性密着層３５として、厚さ１０〜５０ｎｍ、例えば３０ｎｍのイリジウム層をスパッタにより形成する。
【０１４８】
なお、導電性密着層３５を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡを採用する。
【０１４９】
続いて、図１７（ａ）　に示すように、導電性密着層３５の上に、第１導電層１４ｂとして例えば厚さ３０ｎｍのＩｒＯ２層１４ｘ、厚さ３０ｎｍのＰｔＯ　層１４ｙ、及び厚さ５０ｎｍのＰｔ層１４ｚをスパッタにより順に形成する。
【０１５０】
さらに、第１導電層１４ｂ上に、強誘電体層１５として例えば厚さ１８０ｎｍのＰＺＴ層をスパッタ法、その他の方法によって形成する。その後に、第２実施形態と同じ条件により、酸素含有雰囲気中で強誘電体層１５をアニールして結晶化する。さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍのＩｒＯ２層をスパッタ法により形成する。
【０１５１】
続いて、第２導電層１６上に、第２実施形態と同じ条件でハードマスク１７を形成する。
【０１５２】
次に、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４ｂ及び導電性密着層３５を順次エッチングする。この場合、第２導電層１６から導電性密着層３５までの各層は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。そのエッチングにより絶縁性密着層１３がエッチングされても、酸化防止絶縁層１２はエッチングストッパーとして機能するので、第１の導電性プラグが露出することはない。
【０１５３】
ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【０１５４】
以上により、図１７（ｂ）　に示すように、第１層間絶縁層８上にはキャパシタＱが形成される。キャパシタＱの下部電極１４ａは第１導電層１４ｂ、導電性密着層３５及び酸素バリアメタル層１１ａによって構成される。また、キャパシタＱの誘電体層１５ａは強誘電体層１５から構成され、さらにキャパシタＱの上部電極１６ａは第２導電層１６から構成される。
【０１５５】
次に、エッチングによる強誘電体層１５のダメージを回復するために、キャパシタの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１５６】
この後には、図１８に示すように、第２実施形態と同じ工程によってキャパシタ保護層１８、第２層間絶縁層１９、第４導電性プラグ２１、導電性パッド２４ａ、一層目配線２４ｂ，２４ｃ、第３層間絶縁層２５、第５の導電性プラグ２６、ビット線２７等を形成する。なお、図１８において、図１５と同じ符号は同じ要素を示している。
【０１５７】
上記したように本実施形態では、酸化防止絶縁層１２、絶縁性密着層１３を研磨してキャパシタ下部電極形状の酸素バリアメタル層１１ａの上面を露出した後に、酸素バリアメタル層１１ａ、酸化防止絶縁層１２及び絶縁性密着層１３の上に導電性密着層３５を形成し、さらに導電性密着層３５の上に第１導電層１４ｂ、強誘電体層１５、第２導電層１６を順に形成している。
【０１５８】
これによれば、図１６（ｂ）　に示すように、酸素バリアメタル層１１ａの研磨された面と第１導電層１４ｂの間に導電性密着層３５を介在しているので、第１導電層１４ｂを構成するＩｒＯ２層１４ｘは酸素バリアメタル層１１ａから剥離することが防止される。このような剥離が防止されることは、実験により確認されたおとである。
【０１５９】
酸素バリアメタル層１１ａは、酸化防止絶縁層１２及び絶縁性密着層１３の研磨の際に、その表面が変質すると考えられる。導電性密着層３５を形成しない場合には、酸素バリアメタル層１１ａとＩｒＯ２層１４ｘは、それぞれほぼ同じ平面形状にパターニングされているので、互いに剥離しやすい状態となっている。
【０１６０】
これに対して、酸素バリアメタル層１１ａと同じ材料の導電性密着層３５を酸素バリアメタル層１１ａ上に形成すると、導電性密着層３５は酸素バリアメタル層１１ａと密着良く形成されるし、表面が変質していない導電性密着層３５はＩｒＯ２層１４ｘと密着性が良くなる。
【０１６１】
従って、本実施形態によれば、酸素バリアメタル層１１ａをキャパシタＱの下部電極１４ａと同じ大きさに形成する場合であっても、下部電極１４ａは剥離により浮くことがなくなる。
【０１６２】
なお、上記した例では、導電性密着層３５を、酸素バリアメタル層１１ａと同じ材料から構成したが、酸素バリアメタル層１１ａと密着性が良いその他の導電材料から構成してもよい。
（第４の実施の形態）
第１、第２実施形態では、キャパシタＱの直下に形成される第２，第３の導電性プラグ１０ｂ，１０ｃ上に酸素バリアメタル層１１，１１ａを形成し、第１の導電性プラグ１０ａ上に酸化防止絶縁層１２を形成する構成を採用している。
【０１６３】
本実施形態では、キャパシタＱの直下に形成される第２、第３の導電性プラグ１０ｂ，１０ｃの上だけでなく、キャパシタＱの直下にない第１の導電性プラグ１０ａの上にも酸素バリアメタル層を形成することについて説明する。
【０１６４】
図１９〜図２２は、本発明の第４実施形態の半導体装置の製造工程を示す断面図である。
【０１６５】
まず、図１９（ａ）　に示す構造を形成するまでの工程を説明する。
【０１６６】
図１１（ａ）　に示したと同様に、第２実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、さらに、カバー層７、第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを形成する。
【０１６７】
この後に、図１１（ｂ）　に示したように、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、導電性の酸素バリアメタル層１１ａとしてイリジウム層をスパッタにより４００ｎｍの厚さに形成する。この酸素バリアメタル層１１ａは、後述するようにキャパシタＱの下部電極の一部を構成する。
【０１６８】
さらに、酸素バリアメタル１１ａの上であって第１、第２、第３の導電性プラグ１０ａ，１０ｂ，１０ｃとそれぞれの周辺の上にそれぞれマスク（不図示）を形成する。そのマスクとして、第２実施形態と同様にハードマスクを用いるのが好ましい。
【０１６９】
そして、酸素バリアメタル層１１ａのうちマスクに覆わない領域をエッチングすることにより、酸素バリアメタル層１１ａを第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃのそれぞれ上とその周辺に残す。ここで、第２及び第３の導電性プラグ１０ｂ，１０ｃの上に残される酸素バリアメタル層１１ａは、第２及び第３の導電性プラグ１０ｂ，１０ｃの酸化を防止する大きさであって、且つキャパシタの下部電極となる大きさにパターニングされる。また、第１の導電性プラグ１０ａの上に残される酸素バリアメタル層１１ａは、第１の導電性プラグ１０ａの酸化を防止する大きさに島状にパターニングされる。
【０１７０】
その後に、図１９（ｂ）　に示すように、酸素バリアメタル層１１ａ及び第１層間絶縁層８の上に、絶縁性密着層１３として例えばＴＥＯＳを用いるＣＶＤ法により例えば厚さ３００ｎｍの酸化シリコン（ＳｉＯ２）層を形成する。なお、絶縁性密着層１３の下に第２実施形態と同様に酸化防止絶縁層１２を形成してもよい。
【０１７１】
さらに、図２０（ａ）　に示すように、島状の酸素バリアメタル層１１ａをストッパー層として機能させて、ＣＭＰにより絶縁性密着層１３を研磨することにより酸素バリアメタル層１１ａの上面を露出させる。この場合、酸素バリアメタル層１１ａと絶縁性密着層１３の上面は、ＣＭＰによって平坦化される。
【０１７２】
この後に、図２０（ｂ）　に示すように、酸素バリアメタル層１１ａ及び絶縁性密着層１３の上に、第１導電層１４ｂとして例えば厚さ３０ｎｍのＩｒＯ２層１４ｘ、厚さ３０ｎｍのＰｔＯ　層１４ｙ、及び厚さ５０ｎｍのＰｔ層１４ｚをスパッタにより順に形成する。
【０１７３】
なお、第１導電層１４ｂを形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡを採用する。
【０１７４】
続いて、第１導電層１４ｂ上に、強誘電体層１５として例えば厚さ２００ｎｍのＰＺＴ層を第２実施形態と同様な方法によって形成する。さらに、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、例えばＡｒとＯ２の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１７５】
次に、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍのＩｒＯ２層をスパッタ法により形成する。
【０１７６】
続いて、第２導電層１６上に、第２実施形態と同様な構造のハードマスク１７を形成する。ハードマスク１７は、第２、第３の導電性プラグ１０ｂ，１０ｃの上方で酸素バリアメタル層１１ａとほぼ同じ平面形状にフォトリソグラフィー法によりパターニングされる。ハードマスク１７は、例えば窒化チタンと酸化シリコンの二層構造とする。
【０１７７】
続いて、第２実施形態と同様に、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４ｂを順次エッチングする。その後にハードマスク１７は除去される。
【０１７８】
以上により、図２１（ａ）　に示すように、第１層間絶縁層８上にはキャパシタＱが形成される。キャパシタＱの下部電極１４ａは第１導電層１４ｂ及び酸素バリアメタル層１１ａによって構成される。また、キャパシタＱの誘電体層１５ａは強誘電体層１５から構成され、さらにキャパシタＱの上部電極１６ａは第２導電層１６から構成される。
【０１７９】
キャパシタＱは、１つのウェル１ａの上方に２つ配置され、それらの下部電極１４ａはそれぞれ第２又は第３の導電性プラグ１０ｂ，１０ｃを介して第２又は第３のｎ型不純物拡散領域５ｂ，５ｃに電気的に接続される。
【０１８０】
なお、エッチングされる第１導電層１４ｂの膜厚が第１実施形態の第１導電層１４に比べて薄いので、ハードマスク１７も第１実施形態よりも薄くできる。
【０１８１】
次に、エッチングによる強誘電体層１５のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０１８２】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性と下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、それぞれ酸素バリアメタル層１１ａの酸素透過性で決まる。
【０１８３】
上記のような熱プロセスがキャパシタＱを形成する際に必要になるが、タングステンよりなる第１〜第３の導電性プラグ１０ａ〜１０ｃのそれぞれの上とそれらの周辺に酸素バリアメタル層１１ａとして例えば４００ｎｍのイリジウム層が存在すれば、酸素アニールによって第１〜第３の導電性プラグ１０ａ〜１０ｃに異常酸化が生じない。
【０１８４】
次に、図２１（ｂ）　に示すように、キャパシタＱ及び絶縁性密着層１３上に、キャパシタ保護層１８として厚さ５０ｎｍのアルミナをスパッタにより形成する。このキャパシタ保護層１８は、プロセスダメージからキャパシタＱを保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱをファーネス内の酸素雰囲気内でアニールする。
【０１８５】
この後に、図２２に示すように、第４の導電性プラグ２１、導電性パッド２４ａ、一層目配線２４ｂ，２４ｃ、第３層間絶縁層２５、第５の導電性プラグ２６、ビット線２７等を形成する。
【０１８６】
なお、第４の導電性プラグ２１は、第１のｎ型不純物拡散領域５ａの上方で、第２層間絶縁層１９及びキャパシタ保護層１８に形成されて島状の酸素バリアメタル層１１ａに接続される。従って、ビット線２７は、第５の導電性プラグ２６、導電性パッド２４ａ、第４の導電性プラグ２１、酸素バリアメタル層１１ａ及び第１の導電性プラグ１０ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【０１８７】
上記したように本実施形態では、第１〜第３の導電性プラグ１０ａ〜１０ｃの上に島状の酸素バリアメタル層１１ａを形成し、さらに、酸素バリアメタル層１１ａ及び第１層間絶縁層８上に絶縁性密着層１３を形成し、その後に、絶縁性密着層１３をＣＭＰ法により研磨して酸素バリアメタル層１１ａを露出し、さらにその後に、第２、第３の導電性プラグ１０ｂ，１０ｃを覆う酸素バリアメタル層１１ａの上に下部電極１４ａの上部を形成するようにしている。ここで、本実施形態でも、第２実施形態と同様に、イリジウム層を酸素バリアメタル層として形成している。
【０１８８】
従って、本実施形態では、酸素バリアメタル層１１ａを第２、第３の導電性プラグ１０ｂ、１０ｃの異常酸化を防止する膜として機能させるだけでなく、下部電極１４ａの一部として使用しているので、第１実施形態に比べてキャパシタＱの成膜工程とパターニングの工程を軽減できるというメリットがある。
【０１８９】
しかも、酸素バリアメタル層１１ａは、ビット線が電気的に接続される第１の導電性プラグ１０ａを覆うように島状に残しているので、第１、第２実施形態に示した酸化防止絶縁層を形成する工程が省略できる。
【０１９０】
従って、強誘電体層１５の結晶化アニール、キャパシタＱを形成した後の回復アニールの際には、第１〜第３の導電性プラグ１０ａ〜１０ｃは酸素バリアメタル層１１ａによって異常酸化が防止される。
【０１９１】
さらに、酸素バリアメタル層１１ａ及び絶縁性密着層１３の上面はＣＭＰにより平坦になるので、酸素バリアメタル層１１ａ及び絶縁性密着層１３の上に形成される第一導電層１４ａは酸素バリアメタル層１１ａの周辺でも平坦になり、第一導電層１４ａ上に形成される強誘電体層１５の結晶の劣化が防止される。
【０１９２】
また、ビット線コンタクトのために第１層間絶縁層８と第２層間絶縁層１９には上下で別々に導電性プラグ１０ａ，２１が形成されるので、ＦｅＲＡＭ品の歩留まりをあげるにとどまらず、既存装置を使いまわすことができ、開発費および工程コストの削減が実現できるという利点がある。
【０１９３】
なお、酸素バリアメタル層１１ａはキャパシタＱの下部電極１４ａを構成しているが、第１実施形態のように、キャパシタＱの下部電極１４ａよりも狭く島状に形成してもよい。この場合、第２、第３の導電性プラグ１０ｂ，１０ｃの上方において、第１実施形態で用いた４層構造の第１導電層１４を酸素バリアメタル層１１ａ及び絶縁性密着層１３の上に形成し、さらに第１導電層１４をパターニングして下部電極１４ａとしてもよい。
【０１９４】
なお、図２３に示すように、キャパシタＱの下部電極１４ａにおいて、酸素バリアメタル層１１ａとＩｒＯ２層１４ｘの間に、第３実施形態と同様に、導電性密着層３５を形成することにより下部電極１４ａ内の膜剥がれが防止される。この場合、第１の導電性プラグ１０ａを覆う島状の酸素バリアメタル層１１ａの上では導電性密着層３５はエッチングにより除去される。
（第５の実施の形態）
上記した実施形態では、第１〜第３の導電性プラグ１０ａ〜１０ｃの形成時にＣＭＰ処理により第１層間絶縁層８の上からグルー層９ａ及びタングステン層９ｂを除去しているが、ＣＭＰ処理の際にコンタクトホール８ａ〜８ｃの周囲にエロージョンやリセスが発生するおそれがある。この場合のＣＭＰ処理の対象はグルー層９ａ及びタングステン層９ｂのために、コンタクトホール８ａ〜８ｃの周囲でのエロージョンやリセスの発生により第１〜第３の導電性プラグ１０ａ〜１０ｃの上面が過剰に研磨されてしまい、第１〜第３の導電性プラグ１０ａ〜１０ｃ及びその周辺の領域に凹部が形成されおそれがある。その凹部が形成された状態で第２、第３の導電性プラグ１０ｂ，１０ｃの上に形成される酸素バリアメタル層１１，１１ａの上面にも僅かながら凹部が発生するおそれがある。
【０１９５】
上記した実施形態において、酸素バリアメタル層１１，１１ａは絶縁性密着層１３をＣＭＰにより研磨する工程で平坦化されるが、それでもまだ不十分な場合もある。
【０１９６】
酸素バリアメタル層１１，１１ａに凹部が存在すると、その凹部が下部電極１４ａ、強誘電体層１５ａ及び上部電極１６ａに影響を及ぼして劣化させ、キャパシタの分極特性を悪くするおそれがある。
【０１９７】
そこで、本実施形態では、酸素バリアメタル層をより平坦化できる構造とその形成方法について説明する。
【０１９８】
図２４〜図２８は、本発明の第５実施形態の半導体装置の製造工程を示す断面図である。
【０１９９】
まず、図２４（ａ）　に示すように、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、さらに、カバー層７、第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを形成する。
【０２００】
この後に、図２４（ｂ）　に示すように、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に導電性の酸素バリアメタル層３１をスパッタにより形成する。
【０２０１】
本実施形態では、酸素バリアメタル層３１は、下側メタル層３１ａと上側メタル層３１ｂの二層構造を有し、上側メタル層３１ｂとしてはＣＭＰにより平坦化が容易な導電性材料を選択する。例えば、酸素バリアメタル層３１として、イリジウム（Ｉｒ）からなる下側層３１ａと酸化イリジウム（ＩｒＯ２）からなる上側層３１ｂを形成する。イリジウム層は、イリジウムターゲットを用いてアルゴン雰囲気中でスパッタにより形成される。また、酸化イリジウム層は、イリジウムターゲットを用いてアルゴン及び酸素を含む雰囲気中でスパッタにより形成される。ここで、アルゴンガスを８０、酸素ガスを２０の割合で導入される。
【０２０２】
酸素バリアメタル層３１は、第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化を防止するために十分な厚さに形成される。例えば酸素含有雰囲気中で５５０℃の基板温度でアニールする際に第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化を防止するために、例えば、Ｉｒの下側層３１ａを２００ｎｍの厚さに形成し、ＩｒＯ２の上側層３１ｂを２００ｎｍの厚さに形成する。
【０２０３】
なお、本実施形態では、酸素バリアメタルは酸化金属を含む概念である。
【０２０４】
次に、図２５（ａ）　に示すように、マスク（不図示）を用いて酸素バリアメタル層３１をエッチングすることにより、酸素バリアメタル層３１を第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺に残す。なお、マスクはハードマスクを用いるのが好ましいが、レジストマスクであってもよい。
【０２０５】
この酸素バリアメタル層３１のパターニングにより第１の導電性プラグ１０ａが露出する。
【０２０６】
その後に、図２５（ｂ）　に示すように、酸素バリアメタル層３１及び第１層間絶縁層８の上に、酸化防止絶縁層１２としてＳｉＯＮ層又はＳｉ３Ｎ４　層をＣＶＤ法により例えば１００ｎｍの厚さに形成する。続いて、酸化防止絶縁層１２上に、絶縁性密着層１３として例えばＴＥＯＳを用いるＣＶＤ法により例えば厚さ３００ｎｍのＳｉＯ２層を形成する。
【０２０７】
さらに、図２６（ａ）　に示すように、ＣＭＰにより絶縁性密着層１３と酸化防止絶縁層１２を研磨することにより酸素バリアメタル層３１の上側層３１ｂの上面を露出させる。さらに、ＣＭＰ処理を進めることにより、上側層３１ｂを約１００ｎｍまで削り込む。
【０２０８】
これにより、酸素バリアメタル層３１、絶縁性密着層１３及び酸化防止絶縁層１２の連続した上面は、ＣＭＰによって平坦化される。この場合、酸化シリコン、窒化シリコン、窒化酸化シリコンを対象としたＣＭＰ用のスラリーとして、例えばＣＡＢＯＴ社のＳＳ−２５に水を添加したスラリーを用いる。これによれば、上側層３１ｂを構成するＩｒＯ２層は、Ｉｒ層に比べて平坦化が容易であり、犠牲層として用いられる。
【０２０９】
この後に、図２６（ｂ）　に示すように、酸素バリアメタル層３１の上側層３１ｂと酸化防止絶縁層１２と絶縁性密着層１３の上に、第１導電層１４として例えば厚さ２００ｎｍのＩｒ層１４ｗ、厚さ３０ｎｍのＩｒＯ２層１４ｘ、厚さ３０ｎｍのＰｔＯ　層１４ｙ、及び厚さ５０ｎｍのＰｔ層１４ｚをスパッタにより順に形成する。
【０２１０】
なお、第１導電層１４を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡを採用する。
【０２１１】
続いて、第１導電層１４上に、強誘電体層１５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【０２１２】
続いて、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、例えばＡｒとＯ２の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０２１３】
さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍのＩｒＯ２層をスパッタ法により形成する。
【０２１４】
次に、第２導電層１６上に、ハードマスク１７としてＴｉＮ　層とＳｉＯ２層を順に形成する。ＴｉＮ　層はスパッタにより形成され、また、ＳｉＯ２層はＴＥＯＳを用いるＣＶＤ法により形成される。ハードマスク１７は、第２、第３の導電性プラグ１０ｂ，１０ｃの上方でキャパシタの平面形状にフォトリソグラフィー法によりパターニングされる。
【０２１５】
続いて、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４を順次エッチングする。この場合、強誘電体層１５は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。なお、そのエッチングにより絶縁性密着層１３がエッチングされても、酸化防止絶縁層１２はエッチングストッパーとして機能するので、第１の導電性プラグが露出することはない。
【０２１６】
以上により、図２７（ａ）　に示すように、第１層間絶縁層８上にはキャパシタＱが形成される。キャパシタＱの下部電極１４ａは第１導電層１４によって構成される。また、キャパシタＱの誘電体層１５ａは強誘電体層１５から構成され、さらにキャパシタＱの上部電極１６ａは第２導電層１６から構成される。
【０２１７】
キャパシタＱは、１つのウェル１ａの上方に２つ配置され、それらの下部電極１４ａはそれぞれ第２又は第３の導電性プラグ１０ｂ，１０ｃを介して第２又は第３のｎ型不純物拡散領域５ｂ，５ｃに電気的に接続される。
【０２１８】
ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【０２１９】
次に、エッチングによる強誘電体層１５のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【０２２０】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性は、酸素バリアメタル層３１の酸素透過性で決まり、また、下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、絶縁性密着層１３と酸化防止絶縁層１２の酸素透過性で決まる。
【０２２１】
上記のような熱プロセスがキャパシタＱを形成する際にはかかるわけであるが、絶縁性密着層１３として窒化シリコン層を用いた場合に厚さが７０ｎｍであればタングステンからなる第１の導電性プラグ１０ａは異常酸化しない。
【０２２２】
また、タングステンよりなる第２、第３の導電性プラグ１０ｂ，１０ｃ上に厚さ４００ｎｍのイリジウム層が存在すれば、酸素アニールによって第２、第３の導電性プラグ１０ｂ，１０ｃは異常酸化されない。
【０２２３】
本実施形態では、強誘電体層１５の下方でイリジウム層の合計が４００ｎｍあり、またＩｒＯ２層は１００ｎｍ程度残っているが、双方とも酸素透過を防止するので、導電性プラグ１０ｂ，１０ｃの異常酸化が発生しない。
【０２２４】
次に、図２７（ｂ）　に示すように、キャパシタＱ、酸化防止絶縁層１２及び絶縁性密着層１３上に、キャパシタ保護層１８として厚さ５０ｎｍのアルミナをスパッタにより形成する。このキャパシタ保護層１８は、プロセスダメージからキャパシタＱを保護するものであって、アルミナの他に、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱを酸素雰囲気内でアニールする。
【０２２５】
この後に、図２８に示すように、第１実施形態に示した工程に従って、第４導電性プラグ２１、導電性パッド２４ａ、一層目配線２４ｂ，２４ｃ、第３層間絶縁層２５、第５の導電性プラグ２６、ビット線２７等を形成する。
【０２２６】
上記したように本実施形態では、第２、第３の導電性プラグ１０ｂ，１０ｃの上に二層構造の酸素バリアメタル層３１を島状に残し、さらに酸素バリアメタル層３１と第１層間絶縁層８の上に酸化防止層１２と絶縁性密着層１３を形成し、その後に、酸化防止層１２と絶縁性密着層１３をＣＭＰ処理して酸素バリアメタル層３１の上部を露出させ、さらＣＭＰを進めて酸素バリアメタル層３１の上側層３１ｂを薄くしている。
【０２２７】
酸素バリアメタル層３１の上側層３１ｂは、Ｉｒ層に比べてＣＭＰにより平坦化が容易であるので、第２，第３の導電性プラグ１０ｂ，１０ｃ及びその周辺に生じる凹部による上側層３１ｂの上面に生じる窪みを無くすことが容易である。
【０２２８】
従って、その上に形成される第１導電層１４と強誘電体層１５の膜を平坦に形成することができるので、凹凸に由来する強誘電体層１５の膜質の劣化が防止される。従って、第１導電層１４、強誘電体層１５及び第２導電層１６のパターニングによって形成されるキャパシタＱの特性が良好になる。
【０２２９】
また、キャパシタＱを構成する下部電極１４ａの下方では、第２、第３の導電性プラグ１０ｂ，１０ｃが酸素バリアメタル層３１により覆われ、且つビット線２７に接続される第１の導電性プラグ１０ａ及び第１の層間絶縁層８が酸化防止絶縁層１２により覆われている。これにより、強誘電体層１５の結晶化アニールや回復アニールの際に、第１の導電性プラグ１０ａは酸化防止絶縁層１２により異常酸化が阻止され、且つ第２、第３の導電性プラグ１０ｂ，１０ｃは酸素バリアメタル層３１によって異常酸化が阻止される。また、酸化防止絶縁層１２は、第４のコンタクトホール１９ａが形成されるまで第１の導電性プラグ１０ａを覆っているので、キャパシタＱの形成やその後の工程でのアニールによって第１の導電性プラグ１０ａが酸化されることはない。
【０２３０】
さらに、パターニングされた酸素バリアメタル層３１の側面が酸化防止絶縁層１２によって覆われているので、酸素バリアメタル層３１の大きさを第２、第３の導電性プラグ１０ｂ，１０ｃとほぼ同じに形成したとしても、側方からの酸素の侵入が防止されて第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が発生しなくなる。
【０２３１】
また、本実施形態では、第１のｎ型不純物拡散領域５ａとコンタクトパッド２４ａの間では、２つの導電性プラグ２１，１０ａを介して接続してｖｉａ−ｔｏ−ｖｉａコンタクトを形成している。これにより、ＦｅＲＡＭ品の歩留まりをあげるにとどまらず、既存装置を使いまわすことができ、開発費および工程コストの削減が実現できるという利点がある。
【０２３２】
なお、上記した構造の酸素バリアメタル層３１を、第２、第３実施形態の酸素バリアメタル層１４ａのように、キャパシタＱの下部電極１４ａと同じ大きさの平面形状に形成して下部電極の一部を構成するようにしてもよい。また、上記した構造の酸素バリアメタル層３１を、第４実施形態の酸素バリアメタル層１１ａのように、第１の導電性プラグ１０ａの上に島状に残してもよい。
（第６の実施の形態）
第１〜第５実施形態において、第２、第３の導電性プラグ１０ｂ，１０ｃの酸化を防止するために、それらの導電性プラグ１０ｂ，１０ｃの上に酸素バリアメタル層１１，１１ａとしてイリジウム層を形成している。
【０２３３】
イリジウム層は、導電性プラグ１０ｂ，１０ｃの周辺において、ＴＥＯＳを用いて形成された第１層間絶縁層８の上にも形成されている。
【０２３４】
ところで、１枚のシリコンウェハには複数の半導体装置がスクライブ領域を介して形成される。そのスクライブ領域には、図２９に示すような位置合わせマーク４０が複数形成される。第１実施形態に示した工程に沿ってキャパシタＱを形成した後の位置合わせマーク４０を見ると、一部の位置合わせマーク４０に膨れが発生しているような痕跡４１が見えた。なお、図２９に示した位置合わせマーク４０は、キャパシタＱを構成する複数の層から構成されている。
【０２３５】
そこで、膨れが発生したと思われる位置合わせマーク４０の断面をＳＥＭにより観察したところ、図３０に示すように、イリジウムからなる酸素バリアメタル層１１と第１層間絶縁層８の間に隙間が形成されていた。
【０２３６】
従って、半導体装置のメモリセル領域においては、酸素バリアメタル層１１と第１層間絶縁層８の間の密着をさらに強くする必要がある。なお、導電性プラグ１０ｂ，１０ｃと酸素バリアメタル層１１の密着は良好である。
【０２３７】
そこで、本実施形態では、酸素バリアメタル層１１と第１層間絶縁層８との密着性を向上するための構造とその形成工程を説明する。
【０２３８】
図３１〜図３５は、本発明の第６実施形態の半導体装置の製造工程を示す断面図である。
【０２３９】
まず、図３１（ａ）　に示すように、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、さらに、カバー層７、第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを形成する。なお、第１層間絶縁層８は、例えばソースガスとしてＴＥＯＳを用いて形成された酸化シリコン層である。
【０２４０】
この後に、図３１（ｂ）　に示すように、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、５ｎｍ以上で２０ｎｍ以下、例えば１０ｎｍの厚さのチタン（Ｔｉ）層を導電性密着層３７としてスパッタにより形成する。なお、導電性密着層３７として、窒化チタン（ＴｉＮ）　層の単層構造、又は、ＴｉＮ　上側層とＴｉ下側層の２層構造を採用してもよい。
【０２４１】
さらに、導電性密着層３７上に導電性の酸素バリアメタル層１１としてイリジウム層をスパッタにより形成する。酸素バリアメタル層１１は、第１実施形態で説明したように、第２，第３の導電性プラグ１０ｂ，１０ｃの異常酸化を防止するために十分な厚さに形成される。
【０２４２】
次に、図３２（ａ）　に示すように、第１実施形態と同じマスク（不図示）を用いて、酸素バリアメタル層１１と導電性密着層３７をエッチングすることにより、酸素バリアメタル層１１と導電性密着層３７を第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺に島状に残す。これにより、第１の導電性プラグ１０ａは露出する。その後に、マスクは除去される。
【０２４３】
次に、図３２（ｂ）　に示すように、酸素バリアメタル層１１、導電性密着層３７及び第１層間絶縁層８の上に酸化防止絶縁層１２としてＳｉＯＮ層又はＳｉ３Ｎ４　層をＣＶＤ法により例えば１００ｎｍの厚さに形成する。続いて、酸化防止絶縁層１２の上に絶縁性密着層１３を形成する。絶縁性密着層１３として、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さのＳｉＯ２層を形成する。
【０２４４】
次に、図３３（ａ）　に示すように、酸素バリアメタル層１１をストッパー層として機能させて、絶縁性密着層１３と酸化防止絶縁層１２をＣＭＰにより研磨して酸素バリアメタル層１１の上面を露出させる。この状態で、導電性密着層３７はバリアメタル層１１と酸化防止絶縁層１２によって覆われているので、酸化が防止される。
【０２４５】
次に、図３３（ｂ）　に示すように、酸素バリアメタル層１１、酸化防止絶縁層１２及び絶縁性密着層１３の上に第１導電層１４を形成する。第１導電層１４として、例えば第１実施形態に示したように、Ｉｒ層１４ｗ、ＩｒＯ２層１４ｘ、ＰｔＯ　層１４ｙ、及びＰｔ層１４ｚをスパッタにより順に形成する。なお、第１導電層１４を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。
【０２４６】
続いて、第１導電層１４上に、第１実施形態に示したと同様に、強誘電体層１５を形成する。続いて、第１実施形態に示したと同じ条件で、酸素含有雰囲気中で強誘電体層１５を２ステップのアニールにより結晶化する。
【０２４７】
さらに、強誘電体層１５の上に、第１実施形態と同様に、第２導電層１６をスパッタ法により形成する。
【０２４８】
その後に、第２導電層１６上に、キャパシタ平面形状のハードマスク１７を形成する。
【０２４９】
次に、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４を順次エッチングすることにより、酸素バリアメタル層１１、絶縁性密着層１３及び酸化防止絶縁層１２の上にキャパシタＱを形成する。ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【０２５０】
キャパシタＱは、図３４（ａ）　に示すように、第１導電層１４よりなる下部電極１４ａと、強誘電体層１５よりなる誘電体層１５ａと、第２導電層１６よりなる上部電極１６ａから構成される。続いて、エッチングによる強誘電体層１５のダメージを回復するために、回復アニールを行う。
【０２５１】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性は、酸素バリアメタル層１１の酸素透過性で決まり、また、下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、絶縁性密着層１３と酸化防止絶縁層１２の酸素透過性で決まる。
【０２５２】
以上のような酸素雰囲気でのアニール処理において、酸化防止絶縁層１２及び酸素バリアメタル層１１によって覆われた導電性密着層３７は酸化されず、その抵抗の上昇は抑えられる。また、第１の導電性プラグ１０ａは酸化防止絶縁層１２によって酸化が防止されている。さらに、酸素バリアメタル層１１と第一導電層１４を構成するイリジウムによって第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が防止される。
【０２５３】
次に、図３４（ｂ）　に示すように、キャパシタ保護層１８をキャパシタＱ及び絶縁性密着層１３の上に形成する。続いて、キャパシタＱを酸素雰囲気内でアニールする。その後、プラズマＣＶＤ法により、第２層間絶縁層１９をキャパシタ保護層１８上に形成する。さらに、第２層間絶縁層１９の上面をＣＭＰ法により平坦化する。
【０２５４】
この後には、図３５に示すように、第１実施形態と同じ工程によって、キャパシタ保護層１８、第２層間絶縁層１９、第４導電性プラグ２１、導電性パッド２４ａ、一層目配線２４ｂ，２４ｃ、第３層間絶縁層２５、第５の導電性プラグ２６、ビット線２７等を形成する。なお、図３５において、図１０と同じ符号は同じ要素を示している。
【０２５５】
上記したように本実施形態によれば、導電性密着層３７は酸素バリアメタル層１１と第１層間絶縁層８の双方に対して良好に密着する材料から形成しているので、島状の酸素バリアメタル層１１の下方に隙間が発生することがない。島状の酸素バリアメタル層１１の下側に隙間が発生すると、その隙間を通して第２，第３の導電性プラグ１０ｂ，１０ｃを酸化するおそれがある。
【０２５６】
しかも、導電性密着層３７としてＴｉ層を採用することにより、酸素バリアメタル層１１の（１１１）面の配向強度が高くなるので、酸素バリアメタル層１１の上に形成される第１導電層の（１１１）面の配向強度も高くなり、その上の強誘電体層１５の結晶性も向上する。
【０２５７】
また、シリコン基板（ウェハ）１のスクライブラインの上に形成される位置合わせマークを見ても膨らみの痕跡が発生していなかったし、位置合わせマークを構成するイリジウム層の下方に隙間も見られなかった。
【０２５８】
ところで、第５実施形態において、Ｉｒ下側層３１ａとＩｒＯ２上側層３１ｂの二層構造から構成した酸素バリアメタル層３１を第２、第３の導電性プラグ１０ｂ，１０ｃ及びその周辺の上に島状に形成する場合でも、酸素バリアメタル層３１と第１層間絶縁層８の間に上記した導電性密着層３７を形成してもよい。
【０２５９】
即ち、図３６に示すように、第２，第３の導電性プラグ１０ｂ，１０ｃ及びそれらの周辺の上に島状の導電性密着層３７を介して島状の酸素バリアメタル層３１を形成してもよい。これにより、第２、第３の導電性プラグ１０ｂ，１０ｃの上の酸素バリアメタル層３１の剥がれが防止される。この場合にも、酸素バリアメタル層３１の下の導電性密着層３７は、酸素バリアメタル層３１及び酸化防止絶縁層１２によって覆われるので、キャパシタ形成のためのアニールの際に酸化が防止される。
（第７の実施の形態）
第２実施形態に示したように、島状の酸素バリアメタル層１１ａをキャパシタ下部電極１４ａの大きさにする場合には、導電性プラグ１０ｂ，１０ｃを構成するタングステンの酸化を防止するために形成される酸素バリアメタル層１１ａと第１層間絶縁層８の密着性をより向上する必要がある。
【０２６０】
図３７〜図４０は、本発明の第７実施形態に係る半導体装置の製造工程を示す断面図である。
【０２６１】
図３７（ａ）　に示す構造を形成するまでの工程を説明する。
【０２６２】
まず、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、さらに、カバー層７、第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを形成する。
【０２６３】
この後に、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、チタン（Ｔｉ）層を導電性密着層３７としてスパッタにより形成する。チタン層の膜厚は酸化されても導電性を確保できる厚さが好ましく、５ｎｍ以上で２０ｎｍ以下、例えば１０ｎｍの厚さとする。導電性密着層３７としてＴｉＮ　層の単層構造、又は、ＴｉＮ　上側層とＴｉ下側層の２層構造を採用してもよい。
【０２６４】
さらに、導電性密着層３７上に導電性の酸素バリアメタル層１１ａとしてイリジウム層をスパッタにより４００ｎｍの厚さに形成する。この酸素バリアメタル層１１ａは、後述するようにキャパシタＱの下部電極の一部を構成する。
【０２６５】
続いて、酸素バリアメタル層１１ａのうち第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺の領域にマスクＭ２　として窒化チタン、酸化シリコン等のハードマスクを形成する。マスクＭ２　の平面形状は後述するキャパシタの下部電極の形状とする。
【０２６６】
次に、図３７（ｂ）　に示すように、マスクＭ２　に覆われない領域の酸素バリアメタル層１１ａ及び導電性密着層３７をエッチングすることにより、酸素バリアメタル層１１ａ及び導電性密着層３７を第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺にキャパシタの大きさに残す。ここで、第１の導電性プラグ１０ａは露出する。続いて、マスクＭ２　は除去される。
【０２６７】
その後に、図３８（ａ）　に示すように、酸素バリアメタル層１１ａ、導電性密着層３７、第１の導電性プラグ１０ａ及び第１層間絶縁層８の上に、第２実施形態と同様な条件で、酸化防止絶縁層１２と絶縁性密着層１３を順に形成する。さらに、図３８（ｂ）　に示すように、酸素バリアメタル層１１ａをストッパー層として機能させて、ＣＭＰにより絶縁性密着層１３と酸化防止絶縁層１２を研磨することにより酸素バリアメタル層１１ａの上面を露出させる。これにより、酸素バリアメタル層１１ａ、絶縁性密着層１３及び酸化防止絶縁層１２の上面はほぼ平坦になる。
【０２６８】
この後に、図３９（ａ）　に示すように、第２実施形態と同様に、酸素バリアメタル層１１ａ、酸化防止絶縁層１２及び絶縁性密着層１３の上に、第１導電層１４ｂとして例えば厚さ３０ｎｍのＩｒＯ２層１４ｘ、厚さ３０ｎｍのＰｔＯ　層１４ｙ、及び厚さ５０ｎｍのＰｔ層１４ｚをスパッタにより順に形成する。なお、第１導電層１４ｂを形成する前又は後に膜剥がれ防止のために絶縁性密着層１３をアニールする。
【０２６９】
続いて、第２実施形態で示した条件により、第１導電層１４ｂ上に強誘電体層１５を形成する。続いて、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、第２実施形態に示したように、２ステップのＲＴＡ処理を採用する。さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍのＩｒＯ２層をスパッタ法により形成する。
【０２７０】
さらに、第２導電層１６上にＴｉＮ　層とＳｉＯ２層を順に形成し、これらの層をパターニングして、ハードマスク１７を形成する。ハードマスク１７は、第２、第３の導電性プラグ１０ｂ，１０ｃの上方で酸素バリアメタル層１１ａとほぼ同じキャパシタ形状にパターニングされる。
【０２７１】
続いて、第２実施形態と同じ条件によって、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５及び第１導電層１４ｂを順次エッチングする。その後に、ハードマスク１７を除去する。
【０２７２】
以上により、図３９（ｂ）　に示すように、第１層間絶縁層８上にはキャパシタＱが形成される。キャパシタＱの下部電極１４ａは第１導電層１４ｂ及び酸素バリアメタル層１１ａによって構成される。また、キャパシタＱの誘電体層１５ａは強誘電体層１５から構成され、さらにキャパシタＱの上部電極１６ａは第２導電層１６から構成される。
【０２７３】
この後には、図４０に示すように、第２実施形態と同じ工程によってキャパシタ保護層１８、第２層間絶縁層１９、第４導電性プラグ２１、導電性パッド２４ａ、一層目配線２４ｂ，２４ｃ、第３層間絶縁層２５、第５の導電性プラグ２６、ビット線２７等を形成する。なお、図４０において、図１５と同じ符号は第２実施形態と同じ要素を示している。
上記したように本実施形態によれば、導電性密着層３７は酸素バリアメタル層１１ａと第１層間絶縁層８の双方に対して良好に密着する材料から形成しているので、キャパシタＱの下部電極１４ａを構成する酸素バリアメタル層１１ａの下に隙間が発生することがない。しかも、導電性密着層３７としてＴｉ層を採用することにより、下部電極１４ａの（１１１）面の配向強度が高くなるので、強誘電体層１５の結晶性も改善される。
【０２７４】
ところで、第４実施形態に示したように、第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺のみならず、第１の導電性プラグ１０ａの上とその周辺にも島状の酸素バリアメタル層１１ａを形成する構造においても、第１の導電性プラグ１０ａ及びその周辺の第１層間絶縁層８と島状の酸素バリアメタル層１１ａの間に導電性密着層３７を形成してもよい。
【０２７５】
これにより、図４１に示すように、第２，第３の導電性プラグ１０ｂ，１０ｃの上だけでなく、第１の導電性プラグ１０ａの上の島状の酸素バリアメタル層１１ａの下に隙間が形成されることはない。従って、第１〜第３の導電性プラグ１０ａ〜１０ｃは、酸素雰囲気中でのアニールの際に酸化されない。島状の酸素バリアメタル層１１ａの下側に隙間が発生すると、その隙間を通して第１〜第３の導電性プラグ１０ａ〜１０ｃを酸化するおそれがある。
（第８の実施の形態）
上記した実施形態では、酸素バリアメタル層１１，１１ａをパターニングして導電性プラグ１０ｂ，１０ｃの上とその周辺に島状に残す工程を有している。酸素バリアメタル層１１，１１ａをパターニングするためにハードマスクＭ１　，Ｍ２　を用いてもよい。
【０２７６】
ハードマスクＭ１　，Ｍ２　の材料として窒化チタンを用いる場合には、ハードマスクは導電性マスクであるので、酸素バリアメタル層１１，１１ａのパターニング後に除去せずに、そのまま残すことも考えられる。しかし、窒化チタンは、キャパシタ形成のための酸素アニールによって酸化されて高抵抗化されるので、そのまま残すことは好ましくない。従って、酸素バリアメタル層１１，１１ａをパターニングした後に、窒化チタンのハードマスクＭ１　，Ｍ２　は例えば過酸化アンモニウムによりウエットエッチングされる。
【０２７７】
しかし、第１、第２実施形態において説明したように、酸素バリアメタル層１１，１１ａをパターニングした後には、第１の導電性プラグ１０ａを構成するタングステン層９ｂと窒化チタン・チタンのグルー層９ａのそれぞれの一部が第１層間絶縁層８から露出している。従って、窒化チタンのハードマスクＭ１　，Ｍ２　を除去する際に、第１の導電性プラグ１０ａを構成する窒化チタンも同時にエッチングされるので、第１の導電性プラグ１０ａ内に溝が発生する。その溝内には絶縁材料が充填されるので、第１の導電性プラグ１０ａの抵抗を高くするおそれがある。
【０２７８】
そこで、本実施形態では、酸素バリアメタル層１１，１１ａのパターニング後のハードマスクの新たな除去方法を採用したメモリセルの形成工程を説明する。
【０２７９】
図４２〜図４５は、本発明の第８実施形態に係る半導体装置の形成工程を示す断面図である。
【０２８０】
図４２（ａ）　に示す構造を形成するまでの工程を説明する。
【０２８１】
まず、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、ついで、ＭＯＳトランジスタＴ１　，Ｔ２　を覆うカバー層７、第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを順に形成する。その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁層８を窒素プラズマ雰囲気中に曝す。
【０２８２】
次に、図４２（ｂ）　に示すように、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、導電性の酸素バリアメタル層１１としてイリジウム層をスパッタにより形成する。イリジウム層は、例えば２００ｎｍの厚さに形成される。
【０２８３】
続いて、酸素バリアメタル層１１のうち第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺の領域に窒化チタンよりなるマスクＭ３　を形成する。マスクＭ３　は、酸素バリアメタル層１１の上に厚さ２００ｎｍの窒化チタン（ＴｉＮ）　層を形成した後に、レジストパターン（不図示）を用いてＴｉＮ　層をエッチングして第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺の領域にマスクＭ３　として残す。なお、ＴｉＮ　層は、ＢＣｌ３とＣｌ２　を用いてエッチングされる。その後にレジストパターンは除去される。
【０２８４】
次に、図４３（ａ）　に示すように、マスクＭ３　に覆われない領域の酸素バリアメタル層１１をエッチングする。これにより、酸素バリアメタル層１１は、第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺に島状に残される。酸素バリアメタル層１１のエッチングにより第１の導電性プラグ１０ａは露出される。
【０２８５】
イリジウムからなる酸素バリアメタル層１１のエッチングは、ＩＣＰプラズマエッチング装置を用いて行われる。ＩＣＰプラズマエッチング装置のチャンバの上部に配置されるコイル状のアンテナには８００Ｗの電力が印加され、また、チャンバ内でウェハを載置するステージには７００Ｗのバイアスパワーが印加される。また、チャンバ内での圧力は０．４Ｐａに設定され、ステージ温度は４００℃に設定される。また、酸素バリアメタル層１１のエッチングガスとしてＨＢｒ　とＯ２がそれぞれ１０ｓｃｃｍ、４０ｓｃｃｍの流量でチャンバ内に導入される。また、酸素バリアメタル層１１のエッチングが終わったあとに、エッチング時間と同じ長さのオーバーエッチングを行うことにより、第２、第３の導電性プラグ１０ｂ，１０ｃ及びその周辺以外の領域で酸素バリアメタル層１１が残らないようにする。
【０２８６】
次に、図４３（ｂ）　に示すように、マスクＭ３　、酸素バリアメタル層１１、第１層間絶縁層８及び第１の導電性プラグ１０ａの上に酸化防止絶縁層１２としてＳｉＯＮ層又はＳｉ３Ｎ４　層をＣＶＤ法により例えば１００ｎｍの厚さに形成する。続いて、酸化防止絶縁層１２上に絶縁性密着層１３を形成する。絶縁性密着層１３として、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さのＳｉＯ２層を形成する。
【０２８７】
次に、図４４（ａ）　に示すように、酸素バリアメタル層１１をストッパー層として機能させて、ＣＭＰ法により絶縁性密着層１３、酸化防止絶縁層１２及びマスクＭ１　を研磨する。これにより、マスクＭ１　が除去されて酸素バリアメタル層１１の上面が露出される。この場合、酸素バリアメタル層１１、絶縁性密着層１３及び酸化防止絶縁層１２の上面はほぼ平坦になる。
【０２８８】
そのＣＭＰ法は研磨装置を用いて行われる。また、研磨布として例えばロデール・ニッタ社の商品名ＩＣ１０１０が使用され、スラリーとして例えばキャボット社のＳＳ−２５Ｅが用いられる。研磨時間は例えば７０秒である。
【０２８９】
この後に、図４４（ｂ）　に示すように、島状の酸素バリアメタル層１１の上とその周辺の酸化防止絶縁層１２及び絶縁性密着層１３の上に、第１実施形態に示した工程に従ってキャパシタＱを形成する。キャパシタＱは、下部電極１４ａ、誘電体層１５ａ及び上部電極１６ａから構成される。下部電極１４ａは、島状の酸素バリアメタル層１１を介して導電性プラグ１０ｂ（１０ｃ）に接続される。
【０２９０】
この後には、図４５に示すように、第１実施形態と同じ工程によって、キャパシタ保護層１８、第２層間絶縁層１９、第４導電性プラグ２１、導電性パッド２４ａ、一層目配線２４ｂ，２４ｃ、第３層間絶縁層２５、第５の導電性プラグ２６、ビット線２７等を形成する。なお、図４５において、図１０と同じ符号は同じ要素を示している。
【０２９１】
以上のように、本実施形態によれば、導電性プラグ１０ｂ，１０ｃの上方に形成されたマスクＭ３　を用いて酸素バリアメタル層１１をパターニングした後に、マスクＭ３　を除去せずに、酸化防止絶縁層１２及び絶縁性密着層１３をマスクＭ３　、第１層間絶縁層８及び第１の導電性プラグ１０ａの上に形成し、その後に酸化防止絶縁層１２及び絶縁性密着層１３の研磨の際に、マスクＭ３　も研磨して除去している。
【０２９２】
従って、第１の導電性プラグ１０ａのグルー層９ａを構成するＴｉＮ　は、マスクＭ３　の除去の際にエッチングされない。これにより、第１の導電性プラグ１０ａは、マスクＭ３　除去の際に損傷を受けることはなく、第４，　第５の導電性プラグ２１，２６とともにｖｉａ−ｔｏ−ｖｉａで不純物拡散領域５ａとビット線２７を良好に接続する。しかも、マスクＭ３　を除去するためだけの独立した工程が不要になり、スループットが向上する。
【０２９３】
ところで、特開平１１−１２６７７８号公報に記載されているように、図４３（ａ）　に示す状態で、酸素バリアメタル層１１をパターニングした直後にマスクＭ３　をＣＭＰ法により除去すると、第１層間絶縁層８の表面に水分が入り込んで第１の導電性プラグ１０ａを酸化させるおそれがあるので、そのような工程は好ましくない。
【０２９４】
なお、酸素バリアメタル層１１のパターニングに用いられるマスクＭ３　として窒化チタンに限られるものではなく、窒化チタン（ＴｉＮ）と酸化シリコン（ＳｉＯ２）を順に形成した２層構造であってもよいし、その他の材料から構成されてもよい。
（第９の実施の形態）
第２実施形態に示したマスクＭ２　の除去については、第８実施形態と同様に、マスクＭ２　及び第１層間絶縁層８の上に酸化防止絶縁層１２、絶縁性密着層１３を形成した後に、酸化防止絶縁層１２、絶縁性密着層１３をＣＭＰ法により平坦化すると同時に行ってもよい。
【０２９５】
そこで、酸素バリアメタル層１１ａをパターニングするためのマスクとしてＴｉＮ　層とＳｉＯ２層からなる二層構造のハードマスクを採用し、そのハードマスクをＣＭＰ法により除去する工程を以下に説明する。
【０２９６】
図４６、図４７は、本発明の第９実施形態に係る半導体装置の製造工程を示す断面図であり、図５０に示すメモリセル領域の平面図のＩ−Ｉ線に沿った断面図である。即ち、図４６，図４７は、１つのｐ型ウェル１ａの片側の上に形成されるキャパシタＱの下と、ゲート電極（ワード線）４ａ，４ｂの延在方向で隣り合う２つのキャパシタＱの下とのそれぞれに島状の酸素バリアメタル層１１ａを形成する工程を示している。
【０２９７】
図４６（ａ）　に示す構造を形成するまでの工程を説明する。
【０２９８】
まず、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、ついで、ＭＯＳトランジスタＴ１　，Ｔ２　を覆うカバー層７，第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを順に形成する。その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁層８を窒素プラズマ雰囲気中に曝す。
【０２９９】
続いて、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、導電性の酸素バリアメタル層１１ａとしてイリジウム（Ｉｒ）層をスパッタにより形成する。Ｉｒ層は例えば、４００ｎｍの厚さに形成される。
【０３００】
続いて、スパッタ法により厚さ２００ｎｍのＴｉＮ　層５１を酸素バリアメタル層１１ａの上に形成し、続いて、ＴＥＯＳを用いるＣＶＤ法により厚さ１０００ｎｍのＳｉＯ２層５２をＴｉＮ　層５１の上に形成する。
【０３０１】
さらに、ＳｉＯ２層５２の上にレジストを塗布し、これを露光、現像して第２，第３の導電性プラグ１０ｂ，１０ｃの上方とその周辺に略キャパシタ平面形状のレジストパターン５３を形成する。そして、ＳｉＯ２層５２及びＴｉＮ　層５１のうちレジストパターン５３に覆われない領域をエッチングすることにより、レジストパターン５３の下に残されたＳｉＯ２層５２及びＴｉＮ　層５１を第１のハードマスク５０として使用する。
【０３０２】
その後に、レジストパターン５３を酸素アッシングによって除去する。
【０３０３】
次に、図４６（ｂ）　に示すように、酸素バリアメタル層１１ａのうち第１のハードマスク５０に覆われない領域をエッチングすることにより、酸素バリアメタル層１１ａを第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺に島状に残す。酸素バリアメタル層１１ａは、シリコン基板１を載置するステージの温度を４００℃に設定し且つＨＢｒ　とＯ２とＣ４Ｆ８の混合ガスを用いるドライエッチングによってパターニングされる。なお、そのようなエッチングの際には第１のハードマスク５０を構成するＳｉＯ２層５２もエッチングされて略錐形状となる。
【０３０４】
続いて、図４７（ａ）　に示すように、第１のハードマスク５０、酸素バリアメタル層１１ａ及び第１層間絶縁層８の上に、酸化防止絶縁層５４として酸窒化シリコン（ＳｉＯＮ）層又は窒化シリコン（Ｓｉ３Ｎ４　）層をＣＶＤ法により３５０ｎｍの厚さに形成する。ＳｉＯＮ層は、例えばシランとアンモニアと酸素を用いてＣＶＤ法により形成され、また、Ｓｉ３Ｎ４　層は、例えばシランとアンモニアを用いてＣＶＤ法により形成される。
【０３０５】
さらに、成長ガスにＴＥＯＳを用いるＣＶＤ法によって、犠牲酸化層５５としてＳｉＯ２層を酸化防止絶縁層５４上に６００ｎｍの厚さに形成する。なお、本実施形態では、上記した実施形態のような絶縁性密着層を酸化防止絶縁層上に形成しない。
【０３０６】
次に、図４７（ｂ）　に示すように、島状の酸素バリアメタル層１１ａをストッパー層として機能させて、ＣＭＰ法により犠牲酸化層５５、酸化防止絶縁層５４及び第１のハードマスク５０を研磨する。これにより、第１のハードマスク５０が除去されて酸素バリアメタル層１１ａの上面が露出される。さらに、島状の酸素バリアメタル層１１ａの側方では、第１層間絶縁層８と第１の導電性プラグ１０ａの上に酸化防止絶縁層５４が残される。また、酸化防止絶縁層５４上には犠牲酸化層５５が薄く残される。この場合、酸素バリアメタル層１１ａ、酸化防止絶縁層５４及び犠牲酸化層５５の上面はほぼ平坦になる。その研磨の際には、第８実施形態に示した研磨布とスラリーが用いられる。
【０３０７】
この後に、第２実施形態に示した工程によってキャパシタが形成されることになるが、その詳細は省略する。
【０３０８】
以上のように、キャパシタ下部電極の一部として用いられる島状の酸素バリアメタル層１１ａのパターニングのために使用される第１のハードマスク５０は、酸化防止絶縁層５４の平坦化の際に除去されるので、第８実施形態と同様に、第１のハードマスク５０を除去するためだけの独立した工程が不要になる。
【０３０９】
ところで、ゲート電極（ワード線）４ａ，４ｂの延在方向で隣り合うキャパシタＱ同士の間隔が、例えば１μｍ程度に狭くて且つ酸素バリアメタル層１１ａが４００ｎｍ程度に厚い場合には、図４７（ａ）　に示したように、島状の酸素バリアメタル層１１ａ及び第１のハードマスク５０同士の間の空間のアスペクト比が大きくなり、その空間が酸化防止絶縁層５４で完全に埋まらずに酸化防止絶縁層５４に狭い隙間５４ｓが発生してしまう。その隙間５４ｓの下では酸化防止絶縁層５４が薄くなるので、その後のキャパシタの形成工程において以下のような不都合が生じる。
【０３１０】
なお、図５０に示すキャパシタＱ同士の間隔が広い場合には、図４７（ａ）　に示した隙間５４ｓは発生しないので、二層構造の第１のハードマスク５０の除去と酸化防止絶縁層５４の平坦化をＣＭＰ法により同時に行うことには何ら支障はない。
【０３１１】
そこで、第１のハードマスク５０を除去した後のキャパシタの形成工程を簡単に説明する。
【０３１２】
まず、図４８（ａ）　に示すように、島状の酸素バリアメタル層１１ａ、酸化防止絶縁層５４及び犠牲酸化層５５の上に第１導電層１４ｂを形成する。第１導電層１４ｂとして、第２実施形態と異なる積層構造、例えば厚さ３０ｎｍのＩｒ層１４ｗ、厚さ３０ｎｍ程度のＩｒＯ２層１４ｘ、厚さ１５ｎｍのＰｔ層１４ｖ、厚さ２５ｎｍ程度のＰｔＯ　層１４ｙ、及び厚さ５０ｎｍ程度のＰｔ層１４ｚを順にスパッタにより形成する。
【０３１３】
なお、第１導電層１４ｂを形成する前又は後に例えば層剥がれ防止のために酸化防止絶縁層５４をアルゴン雰囲気内でアニールする。
【０３１４】
さらに、第１導電層１４ｂ上に強誘電体層１５と第２導電層１６を形成する。強誘電体層１５として、厚さ１４０〜２００ｎｍのＰＺＴ層をスパッタ法により形成する。続いて、強誘電体層１５の結晶化のために強誘電体層１５を酸素雰囲気中でアニールする。なお、強誘電体層１５の成長方法や材料としては、第２実施形態で示したその他の成長方法や材料を採用してもよい。
【０３１５】
その後に、強誘電体層１５の上に第２導電層１６として例えば厚さ２００〜３００ｎｍ程度のＩｒＯ２層をスパッタ法により形成する。
【０３１６】
さらに、ＰＶＤ法により厚さ２００ｎｍのＴｉＮ　層５６を第２導電層１６の上に形成し、続いて、ＴＥＯＳを用いるＣＶＤ法により厚さ９００ｎｍのＳｉＯ２層５７をＴｉＮ　層５６の上に形成する。
【０３１７】
さらに、ＳｉＯ２層５７の上にレジストを塗布し、これを露光、現像して第２，第３の導電性プラグ１０ｂ，１０ｃの上方とその周辺に略キャパシタ平面形状のレジストパターン５９を形成する。そして、ＳｉＯ２層５７及びＴｉＮ　層５６のうちレジストパターン５９に覆われない領域をエッチングすることにより、レジストパターン５９の下に残されたＳｉＯ２層５７及びＴｉＮ　層５６を第２のハードマスク５８として使用する。この場合、ＳｉＯ２層５７は、Ｃ４Ｆ８とＡｒとＣＦ４　の混合ガスを用いてエッチングされる。また、ＴｉＮ　層５６は、ＢＣｌ３とＣｌ２　の混合ガス又はＣｌ２　、又はその他のガスを用いてエッチングされる。
【０３１８】
その後に、レジストパターン５９を酸素アッシングによって除去する。
【０３１９】
次に、図４８（ｂ）　に示すように、第２のハードマスク５８に覆われない領域の第２導電層１６，強誘電体層１５及び第１導電層１４ｂを順にエッチングする。この場合、第２導電層１６，強誘電体層１５及び第１導電層１４ｂともにＩＣＰプラズマエッチング装置を用いてエッチングされる。エッチング時の基板温度を４００℃とする。また、第１導電層１４ｂと第２導電層１６用のエッチングガスとしてＨＢｒ　とＯ２の混合ガスが用いられ、また、強誘電体層１５用のエッチングガスとしてＣｌ２　とＡｒの混合ガスが用いられる。
【０３２０】
これにより、第１層間絶縁層８上には、第２、第３の導電性プラグ１０ｂ，１０ｃに接続されるキャパシタＱが形成される。キャパシタＱの下部電極１４ａは、第１導電層１４ｂ及び酸素バリアメタル層１１ａによって構成される。また、キャパシタＱの誘電体層１５ａは強誘電体層１５から構成され、さらにキャパシタＱの上部電極１６ａは第２導電層１６から構成される。
【０３２１】
なお、そのようなエッチングの際には第２のハードマスク５８を構成するＳｉＯ２層５７もエッチングされて略錐状になる。
【０３２２】
この後に、図４９に示すように、Ｃ４Ｆ８とＡｒとＯ２の混合ガスを用いた２周波反応性イオンエッチング（２周波ＲＩＥ）法により、第２のハードマスク５８を構成するＳｉＯ２層５７を除去する。ＳｉＯ２層５７のエッチングの際には、ＳｉＯＮ層又はＳｉ３Ｎ４　層からなる酸化防止絶縁層５４はエッチングストッパー層として機能する。続いて、過酸化水素水とアンモニアの混合薬液を用いたウェットエッチングによって、第２のハードマスク５８のＴｉＮ　層５６を除去する。
【０３２３】
続いて、エッチングにより受けた強誘電体層１５のダメージを回復させるために、キャパシタＱの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含む雰囲気内で行われる。
【０３２４】
この後に、上記した実施形態のように第２層間絶縁層等を形成する工程に移るが、その詳細は省略する。
【０３２５】
ところで、図４７（ａ）　に示したように、島状の酸素バリアメタル層１１ａ及び第１のハードマスク５０によって構成されるパターン同士の間隔が狭くなると、間に形成される酸化防止絶縁層５４の隙間５４ｓが発生する。これにより、図４８（ｂ）　に示したように、第２導電層１６、強誘電体層１５及び第１導電層１４ｂをエッチングする時に、酸化防止絶縁層５４が薄くなって隙間５４ｓを通して第１層間絶縁層８がエッチングされて凹部が発生してしまう。さらに、第２のハードマスク５８のＳｉＯ２層５７を除去する際に隙間５４ｓを通して凹部の深さがさらに大きくなる。
【０３２６】
そのような第１層間絶縁層８の凹部が深くなると、キャパシタＱのパターニングの後の回復アニールの際に、第１層間絶縁層８の凹部から酸素が入って、第１層間絶縁層８内を酸素が透過してタングステンからなる第２、第３の導電性プラグ１０ｂ，１０ｃを酸化したり、さらにはＭＯＳトランジスタＴ１　、Ｔ２　を劣化させる。
【０３２７】
これに対して、酸素バリアメタル層１１ａを薄くすることによって、島状の酸素バリアメタル層１１ａ同士の間の空間のアスペクト比を小さくして隙間５４ｓの発生を防止することも考えられる。
【０３２８】
しかし、第１のハードマスク５０を構成するＳｉＯ２層５２のエッチング選択比は、ＳｉＯ２からなる酸化防止絶縁層５４を構成するＳｉＯＮ層又はＳｉ３Ｎ４　層に対して５〜７程度と低いので、第１のハードマスク５０のエッチングの際に、第２のハードマスク５０とともに酸化防止絶縁層５４がエッチングされてその厚さが約１５０ｎｍ減ってしまう。さらに、キャパシタＱの形成に続くオーバーエッチングによって酸化防止絶縁層５４の厚さが約１００ｎｍ減ってしまう。一方、酸化防止絶縁層５４によって第１の導電性プラグ１０ａの酸化を防止するためには、酸化防止絶縁層５４の厚さは、少しの余裕をもって１００ｎｍ程度必要となる。
【０３２９】
従って、酸化防止絶縁層５４の厚さは、酸化防止絶縁層５４の研磨後に３５０ｎｍとなるように厚めに形成する必要がある。この酸化防止絶縁層５４を３５０ｎｍとする場合には、ＣＭＰ法による酸化絶縁層５４の研磨を考慮すると、酸素バリアメタル層１１ａの厚さも３５０ｎｍ以上とする必要がある。
【０３３０】
なお、第１〜第８実施形態に示した酸化防止絶縁層１２と絶縁性密着層１３のそれぞれの厚みは、そのような層の厚さの減少を殆ど考慮しない条件での値で示されている。
【０３３１】
以上のことにより、キャパシタＱ同士の間隔が例えば１μｍより狭くなる場合には、無機材料からなる第１のハードマスク５０の除去と酸化防止絶縁層５４の平坦化を同時に行うことが好ましくなくなる。
【０３３２】
そこで、次の第１０実施形態では、キャパシタＱ同士の間隔が１μｍより狭くなる場合に、キャパシタＱの間の第１層間絶縁層８内に凹部が形成されなくなる第１のハードマスク２０の除去方法について説明する。
（第１０の実施の形態）
図５１〜図５４は、本発明の第１０実施形態に係る半導体装置の製造工程を示す断面図であり、図５０のＩ−Ｉ線から見た断面図である。
【０３３３】
図５１（ａ）　に示す構造を形成するまでの工程を説明する。
【０３３４】
まず、第１実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、ＭＯＳトランジスタＴ１　，Ｔ２　を覆うカバー層７，第１層間絶縁層８、第１〜第３の導電性プラグ１０ａ〜１０ｃを順に形成する。その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁層８を窒素プラズマ雰囲気中に曝す。
【０３３５】
続いて、第１〜第３の導電性プラグ１０ａ〜１０ｃの上と第１層間絶縁層８の上に、導電性の酸素バリアメタル層１１ｂとしてイリジウム層をスパッタにより形成する。イリジウム層は例えば、２００ｎｍの厚さに形成される。
【０３３６】
続いて、スパッタ法により厚さ１００ｎｍのＴｉＮ　層６０を酸素バリアメタル層１１ｂの上に形成する。
【０３３７】
さらに、ＴｉＮ　層６０の上にレジストを塗布し、これを露光、現像して第２，第３の導電性プラグ１０ｂ，１０ｃの上方とその周辺に略キャパシタ平面形状のレジストパターン６１を形成する。そして、ＴｉＮ　層６０のうちレジストパターン６１に覆われない領域をエッチングすることにより、レジストパターン６１の下に残されたＴｉＮ　層６０を第１のハードマスク６０ａとして使用する。
【０３３８】
その後に、レジストパターン６１を酸素アッシングによって除去する。
【０３３９】
次に、図５１（ｂ）　に示すように、酸素バリアメタル層１１ｂのうち第１のハードマスク６０ａに覆われない領域をエッチングすることにより、酸素バリアメタル層１１ｂを第２、第３の導電性プラグ１０ｂ，１０ｃの上とその周辺に島状に残す。酸素バリアメタル層１１ｂは、基板温度を４００℃に設定し且つＨＢｒ　とＯ２とＣ４Ｆ８の混合ガスを用いる高温ドライエッチングによりパターニングされる。
【０３４０】
続いて、図５２（ａ）　に示すように、第１のハードマスク６０ａ及び酸素バリアメタル層１１ｂを覆うアルミナ層を第１層間絶縁層８の上に酸化防止絶縁層６２として１００〜１５０ｎｍの厚さに形成する。アルミナ層は、スパッタ法により形成してもよいし、ＣＶＤ法により形成してもよい。ＭＯＣＶＤ法によりアルミナ層を形成する条件として、例えばトリメチルアルミニウム（Ａｌ（ＣＨ３）３）に水素（Ｈ２）又はオゾン（Ｏ３）を加えたガスが用いられ、基板温度が例えば３００℃に設定される。
【０３４１】
さらに、犠牲酸化層６３としてＳｉＯ２層を酸化防止絶縁層６２上に６００ｎｍの厚さに形成する。犠牲酸化層６３は、例えばＴＥＯＳを用いるＣＶＤ法により形成される。
【０３４２】
次に、図５２（ｂ）　に示すように、島状の酸素バリアメタル層１１ｂをストッパー層として機能させて、ＣＭＰ法により犠牲酸化層６３、酸化防止絶縁層６２及びハードマスク６０ａを研磨する。その研磨の際には、第８実施形態に示した研磨布とスラリーが用いられる。これにより、酸素バリアメタル層１１ｂ、酸化防止絶縁層６２及び犠牲酸化層６３の上面はほぼ平坦になるとともに、第１のハードマスク６０ａが除去されてその下の酸素バリアメタル層１１ｂの上面が露出される。さらに、島状の酸素バリアメタル層１１ｂの側方に残された酸化防止絶縁層５４は、第１層間絶縁層８と第１の導電性プラグ１０ａを覆う状態となる。なお、酸化防止絶縁層６２上には犠牲酸化層６３が薄く残される。
【０３４３】
以上のように、島状の酸素バリアメタル層１１ｂをキャパシタ下部電極の一部として用いる場合に、島状の酸素バリアメタル層１１ｂの上においては、第１の第１のハードマスク６０ａが酸化防止絶縁層６３に続いてＣＭＰ法により除去されるので、第８、第９実施形態と同様に、第１のハードマスク６０ａを除去するためだけの独立した工程が不要になる。
【０３４４】
次に、図５３（ａ）　に示すように、酸素バリアメタル層１１ｂ、酸化防止絶縁層６２及び犠牲酸化層６３の上に第１導電層１４ｂを形成する。第１導電層１４ｂとして、第２実施形態と異なる積層構造、例えば、厚さ１００〜２００ｎｍのＩｒ層１４ｗ、厚さ３０ｎｍ程度のＩｒＯ２層１４ｘ、厚さ１５ｎｍのＰｔ層１４ｖ、厚さ２５ｎｍ程度のＰｔＯ　層１４ｙ、及び厚さ５０ｎｍ程度のＰｔ層１４ｚを順に形成する。
【０３４５】
なお、第１導電層１４ｂを形成する前又は後に例えば層剥がれ防止のために酸化防止絶縁層５４をアルゴン雰囲気内でアニールする。
【０３４６】
さらに、第１導電層１４ｂ上に強誘電体層１５と第２導電層１６を形成する。強誘電体層１５として、厚さ１４０〜２００ｎｍのＰＺＴ層をスパッタ法により形成する。続いて、強誘電体層１５の結晶化のために強誘電体層１５を酸素雰囲気中でアニールする。なお、強誘電体層１５の成長方法や材料としては、その他に第２実施形態で示した成長方法や材料を採用してもよい。
【０３４７】
その後に、強誘電体層１５の上に第２導電層１６として例えば厚さ２００〜３００ｎｍ程度のＩｒＯ２層をスパッタ法により形成する。
【０３４８】
さらに、ＰＶＤ法により厚さ２００ｎｍのＴｉＮ　層５６を第２導電層１６の上に形成し、続いて、ＴＥＯＳを用いるＣＶＤ法により厚さ９００ｎｍのＳｉＯ２層５７をＴｉＮ　層５６の上に形成する。
【０３４９】
さらに、ＳｉＯ２層５７の上にレジストを塗布し、これを露光、現像して第２，第３の導電性プラグ１０ｂ，１０ｃの上方とその周辺に略キャパシタ平面形状のレジストパターン５９を形成する。そして、ＳｉＯ２層５７及びＴｉＮ　層５６のうちレジストパターン５９に覆われない領域をエッチングすることにより、レジストパターン５９の下に残されたＳｉＯ２層５７及びＴｉＮ　層５６を第２のハードマスク５８として使用する。この場合、ＴｉＮ　層５６は、ＢＣｌ３とＣｌ２　の混合ガス又はＣｌ２　、又はその他のガスを用いてエッチングされる。また、ＳｉＯ２層５７は、基板温度を０〜２０℃に設定し、エッチングされる。この場合、ＳｉＯ２層５７とＴｉＮ　層５６のドライエッチングは、エッチヤーを換えて行われる。
【０３５０】
その後に、レジストパターン５９を酸素アッシングによって除去する。
【０３５１】
次に、図５３（ｂ）　に示すように、第２のハードマスク５８に覆われない領域の第２導電層１６，強誘電体層１５及び第１導電層１４ｂを順にエッチングする。この場合、第２導電層１６，強誘電体層１５及び第１導電層１４ｂともにＩＣＰプラズマエッチング装置を用いてエッチングされる。
【０３５２】
それらのエッチング条件は、チャンバ内の圧力を０．４Ｐａ、ウェハステージ温度を４００℃、ソースパワー８００ｗａｔｔ、バイアスパワー７００ｗａｔｔに設定される。また、第２導電層１６及び第１導電層１４ｂ用のエッチングガスとして、流量１０ｓｃｃｍでＨＢｒ　、流量４０ｓｃｃｍでＯ２がエッチングチャンバ内に流される。また、強誘電体層１５用のエッチングガスとして流量４０ｓｃｃｍでＣｌ２　、流量１０ｓｃｃｍでＡｒがエッチングチャンバ内に流される。なお、ソースパワーはＩＣＰエッチング装置のアンテナに印加される高周波電源のパワーであり、バイアスパワーは半導体ウェハ（シリコン基板１）に印加される高周波電源のパワーである。
【０３５３】
これにより、第１層間絶縁層８上には、第２、第３の導電性プラグ１０ｂ，１０ｃに別々に接続される複数のキャパシタＱが形成される。キャパシタＱの下部電極１４ａは、第１導電層１４ｂ及び酸素バリアメタル層１１ｂによって構成される。また、キャパシタＱの誘電体層１５ａは強誘電体層１５から構成され、さらにキャパシタＱの上部電極１６ａは第２導電層１６から構成される。
【０３５４】
なお、そのようなエッチングの際には第２のハードマスク５８を構成するＳｉＯ２層５７もエッチングされて略錐状に残される。
【０３５５】
この後に、図５４に示すように、第２のハードマスク５８を構成するＳｉＯ２層５７をＣ４Ｆ８とＡｒとＯ２の混合ガスを用いた２周波反応性イオンエッチング（２周波ＲＩＥ）により除去する。そのエッチングのために、２周波ＲＩＥ装置の反応室内の平行平板型電極のうち上側電極には例えば２０００Ｗの２７．１３ＭＨｚ　の電源が接続され、下側電極には２００Ｗの８００ｋＨｚ　の電源が接続される。また、下側電極と上側電極の間の距離は２０ｍｍに設定される。上側電極の温度は３０℃に設定され、シリコン基板１が載置される下側電極の温度は０℃に設定される。また、反応室の内側壁の温度は５０℃に設定される。また、反応室内には、エッチングガスとしてＣ４Ｆ８とＡｒとＯ２がそれぞれ２０ｓｃｃｍ、５００ｓｃｃｍ、８ｓｃｃｍの流量で導入され、また、反応室内のガス圧力は２５〜４０ｍＴｏｒｒ　に設定される。
【０３５６】
なお、絶縁性密着層６２の上に犠牲酸化層６３が残っている場合には、その犠牲酸化層６３はＳｉＯ２層５７とともに除去される。
【０３５７】
続いて、過酸化水素水とアンモニアの混合薬液を用いたウェットエッチングによって、第２のハードマスク５８のＴｉＮ　層５６を除去する。
【０３５８】
さらに、キャパシタＱの形成のためのエッチングにより受けた強誘電体層１５のダメージを回復させるために、キャパシタＱの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含む雰囲気内で行われる。
【０３５９】
この後に、第２実施形態のように絶縁性のキャパシタ保護層１８、第２層間絶縁層１９、第４導電性プラグ２１等を形成する工程に移るが、その詳細は省略する。
【０３６０】
以上の実施形態において、島状の酸素バリアメタル層１１ｂとその上の第１のハードマスク６０ａをアルミナ酸化防止絶縁層６２で覆った後に、ＣＭＰ法によりアルミナ酸化防止絶縁層６２を平坦化すると同時に第１のハードマスク６０ａを除去するようにしているので、第８実施形態と同様に、第１のハードマスク６０ａを除去する工程を独立して設ける必要はない。
【０３６１】
また、アルミナ層は、ＳｉＯＮ層に比べて２倍の酸化防止機能を有する。従って、島状の酸素バリアメタル層１１ｂ形成後の酸素アニールの際に、第２、第３の導電性プラグ１０ｂ，１０ｃの酸化を防止するためには、アルミナ酸化防止絶縁層６２の厚さを５０ｎｍ程度と薄くしてもよくなる。
【０３６２】
ＳｉＯ２層のアルミナ層に対するエッチング選択比は約４０である。従って、第２のハードマスク５８のＳｉＯ２層５７をエッチング除去する際のアルミナ酸化防止絶縁層６２のエッチング深さは１８〜２５ｎｍ程度である。また、キャパシタＱのパターニング後のオーバーエッチングによるアルミナ酸化防止絶縁層６２のエッチング深さは約１２〜１７ｎｍ程度である。
【０３６３】
それらのエッチング量を考慮すると、アルミナ酸化防止絶縁層６２の厚さは１００ｎｍ程度以上あればよい。これにより、アルミナ酸化防止絶縁層６２をＣＭＰ法により平坦化する場合に、ストッパーとなる酸素バリアメタル層１１ｂの厚さを２００ｎｍ程度に薄くすることが可能になる。この結果、島状の酸素バリアメタル層１１ｂ相互間の距離を狭くしても、酸素バリアメタル層１１ｂ同士の間の空間のアスペクト比が高くなることが防止されるので、その空間に形成されるアルミナ酸化防止絶縁層６２を完全に埋めることが可能になる。
【０３６４】
その空間内のアルミナ酸化防止絶縁層６２に隙間が発生しなくなることから、島状の酸素バリアメタル層１１ｂの間の下で、第１層間絶縁層８に溝が形成されず、第１層間絶縁層８を通して導電性プラグ１０ａ〜１０ｃが酸化されることが防止される。
【０３６５】
また、酸素バリアメタル層１１ｂを構成するＩｒ層の厚さは、強誘電体層１５の結晶化アニール、キャパシタＱの形成後の回復アニールによる導電性プラグ１０ｂ，１０ｃの酸化を防止するために、キャパシタＱの下部電極１４ａを構成するＩｒ層１４ｗの厚さと合わせて３００ｎｍ以上あればよく、さらに酸素バリアメタル層１１ｂのパターニング後の酸化アニール温度に合わせてその膜厚をさらに増加させてもよい。
【０３６６】
ところで、本実施形態では、下部電極１４ａのＩｒ層１４ｗの厚さを考慮して、酸素バリアメタル層１１ｂを構成するＩｒ層の厚さを２００ｎｍとしている。そのような、厚さ２００ｎｍのＩｒ層をパターニングするためには、ハードマスクをＴｉＮ　層の単層構造としても不都合はない。
【０３６７】
なお、上記した酸化防止絶縁層６２はアルミナ単層構造になっているがＳｉＯ２層とアルミナ層の二層構造、又はＳｉＯＮ層とアルミナ層の二層構造にしてもよい。
（その他の実施形態）
上記した実施形態において、導電性プラグの材料としてドープトシリコンを採用してもよい。
【０３６８】
また、キャパシタの誘電体層として強誘電体材料を用いたが高誘電体材料を用いてもよい。さらに、上記した実施形態ではメモリセルについて説明した。その他に、半導体基板に形成される周辺回路又はロジック回路において、第１、２、５実施形態で説明したように、一層目の導電性プラグの上に酸化防止絶縁層を形成する工程を含めてもよい。この場合、周辺回路又はロジック回路においても、不純物拡散領域の上の構造は、第１のｎ型不純物拡散領域５ａの上の構造と同じように、第１層間絶縁層８のコンタクトホール内に形成された導電性プラグと酸化防止絶縁層１２及び第２層間絶縁層１９のコンタクトホール内に形成された導電性プラグとを接続した構造となる。その不純物拡散領域は、例えばＭＯＳトランジスタのソース／ドレイン領域である。
【０３６９】
また、周辺回路又はロジック回路においても、ＭＯＳトランジスタを構成する不純物拡散領域の上の構造は、第３、４、７実施形態で説明したように、第１層間絶縁層８のコンタクトホール内に形成された導電性プラグと第１層間絶縁層上に形成された島状の酸素バリアメタル層と第２層間絶縁層内に形成された導電性プラグを順に接続した構造であってもよい。
【０３７０】
さらに、酸素バリアメタル層としてイリジウムの代わりにルテニウムを用いてもよい。また、酸素バリアメタル層を、ルテニウム下側層、酸化ルテニウム上側層から構成してもよい。
（付記１）半導体基板の表層に形成された第１及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１、第２のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域に電気的に接続される第１導電性プラグと、
前記第２のホール内に形成されて前記第２の不純物拡散領域に電気的に接続される第２導電性プラグと、
前記第１絶縁層上であって前記第１導電性プラグ及びその周辺領域の上に形成された島状の酸素バリアメタル層と、
前記第１絶縁層上に形成され且つ前記第２導電性プラグの酸化を防止する材料からなる酸化防止層と、
前記酸素バリアメタル層の上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、
前記キャパシタと前記酸化防止層を覆う第２絶縁層と、
前記第２導電性プラグの上であって、前記第２絶縁層に形成された第３のホールと、
前記第３のホール内に形成されて前記第２導電性プラグに電気的に接続される第３導電性プラグと
を有することを特徴とする半導体装置。
（付記２）前記酸化防止層は、前記第１絶縁層の上に形成されて前記酸素バリアメタル層の側面を覆う酸化防止絶縁層であり、
前記第３のホールは前記酸化防止絶縁層にも形成されて前記第２のホールに接続され、
前記第３導電性プラグは前記第２導電性プラグに接続されている
ことを特徴とする付記１に記載の半導体装置。
（付記３）前記酸化防止絶縁層は、アルミナ、窒化シリコン、酸化窒化シリコンのいずれかから構成されることを特徴とする付記２に記載の半導体装置。
（付記４）前記下部電極の下で前記酸素バリアメタル層の上面と前記酸化防止絶縁層の上面は平坦化されていることを特徴とする付記２又は付記３に記載の半導体装置。
（付記５）前記酸化防止絶縁層の上であって前記下部電極の下には絶縁性密着層が形成されていることを特徴とする付記２又は付記３に記載の半導体装置。
（付記６）前記酸化防止層は、前記第２導電性プラグ上に形成され且つ前記酸素バリアメタル層と同じ導電材から構成される島状の導電層であり、
前記第３導電性プラグは、前記島状の導電層を介して前記第２導電性プラグに接続されている
ことを特徴とする付記１に記載の半導体装置。
（付記７）前記島状の導電層の側面と前記酸素バリアメタル層の側面と前記第１絶縁層の上面の上には酸化防止絶縁層が形成されていることを特徴とする付記６に記載の半導体装置。
（付記８）前記酸素バリアメタル層は、前記キャパシタの前記下部電極の下層部を構成することを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記酸素バリアメタル層は、前記キャパシタの前記下部電極と実質的に同じ大きさであることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）前記酸素バリアメタル層の周囲であって前記キャパシタの下には絶縁性密着層が形成されていることを特徴とする付記１乃至付記７に記載の半導体装置。
（付記１１）前記下部電極は複数の導電層から構成され、該複数の導電層のうちの最下層は、前記酸素バリアメタル層と同じ材料から構成され且つ前記酸素バリアメタル層との総厚が前記誘電体層のアニール温度で前記第１導電性プラグの酸化を防止する厚さに形成されていることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置。
（付記１２）前記酸素バリアメタル層は複数の導電層から構成され、該複数層構造の上側層は該複数層構造の下側層よりも研磨が容易な導電材料から構成されていることを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置。
（付記１３）前記酸素バリアメタル層と前記下部電極の間には導電性密着層が形成されていることを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置。
（付記１４）前記導電性密着層の上面は前記下部電極の下面と同じ形状を有していることを特徴とする付記１３に記載の半導体装置。
（付記１５）前記酸素バリアメタル層と前記導電性密着層は同じ材料からなり、前記導電性密着層は前記酸化防止層よりも上に形成されていることを特徴とする付記１３又は付記１４に記載の半導体装置。
（付記１６）前記導電性密着層はイリジウムであることを特徴とする付記１３乃至付記１５のいずれかに記載の半導体装置。
（付記１７）前記酸素バリアメタル層の下であって前記第１導電性プラグ及びその周囲の前記第１絶縁層の上には導電性密着層が形成されていることを特徴とする付記１乃至付記１６のいずれかに記載の半導体装置。
（付記１８）前記導電性密着層は、チタン又は窒化チタンの単層構造か、チタンと窒化チタンを順に形成した二層構造かのいずれかであることを特徴とする付記１７に記載の半導体装置。
（付記１９）前記第１及び第２導電性プラグは、それぞれタングステンを含んでいることを特徴とする付記１乃至付記１８のいずれかに記載の半導体装置。
（付記２０）前記第１の不純物拡散領域と前記第２の不純物拡散領域は、トランジスタを構成することを特徴とする付記１乃至付記１９のいずれかに記載の半導体装置。
（付記２１）半導体基板の表層に第１及び第２の不純物拡散領域を形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層に第１、第２のホールを形成する工程と、
前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１のホール内に形成し、同時に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２のホール内に形成する工程と、
前記第１及び第２導電性プラグの上と前記第１絶縁層の上に酸素バリアメタル層を形成する工程と、
前記酸素バリアメタル層をパターニングすることにより、前記酸素バリアメタル層を前記第１導電性プラグの上に島状に残す工程と、
島状の前記酸素バリアメタル層と前記第１絶縁層の上に絶縁性酸化防止層を形成する工程と、
前記絶縁性酸化防止層を研磨して前記酸素バリアメタル層の上面を露出させる工程と、
前記酸素バリアメタル層及び前記絶縁性酸化防止層の上に第１導電層を形成する工程と、
前記第１導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電層を形成する工程と、
前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程と、
前記キャパシタ、前記絶縁性酸化防止層の上方に第２絶縁層を形成する工程と、
前記第２絶縁層をパターニングして前記第２導電性プラグの上方に第３のホールを形成する工程と、
前記第２導電性プラグに電気的に接続される第３導電性プラグを前記第３のホール内に形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２２）前記絶縁性酸化防止層の上に絶縁性密着層を形成する工程と、
前記絶縁性酸化防止層と同時に前記絶縁性密着層を平坦化する工程と、
前記第３のホールを前記絶縁性密着層を貫通させる工程と
をさらに有することを特徴とする付記２１に記載の半導体装置の製造方法。
（付記２３）前記酸素バリアメタル層をパターニングすることにより前記第２導電性プラグ及びその周辺に導電性酸化防止層として島状に残す工程と、
前記導電性酸化防止層の上に前記第３のホールを形成する工程と
前記第３導電性プラグを前記第３のホール内に形成して前記導電性酸化防止層を介して電気的に前記第２導電性プラグに電気的に接続する工程と
を有することを特徴とする付記２１に記載の半導体装置の製造方法。
（付記２４）前記酸素バリアメタル層は、前記キャパシタの前記下部電極の一部としてパターニングされることを特徴とする付記２１乃至付記２３のいずれかに記載の半導体装置の製造方法。
（付記２５）前記酸素バリアメタル層は、前記キャパシタの前記下部電極と実質的に同じ大きさにパターニングされることを特徴とする付記２１乃至付記２４のいずれかに記載の半導体装置の製造方法。
（付記２６）前記酸素バリアメタル層は材料の異なる下側層と上側層からなり、前記上側層は前記下側層を構成する第１材料よりも研磨が容易な第２材料から構成されていることを特徴とする付記２１乃至付記２５のいずれかに記載の半導体装置の製造方法。
（付記２７）島状の前記酸素バリアメタル層と前記第１導電層との間に導電性密着層を形成する工程と、
前記導電性密着層を前記第１導電層とともに島状にパターニングする工程と
を有することを特徴とする付記２１乃至付記２６のいずれかに記載の半導体装置の製造方法。
（付記２８）前記酸素バリアメタル層と前記第１絶縁層の間に導電性密着層を形成する工程と、
前記導電性密着層を前記酸素バリアメタル層とともに島状にパターニングする工程と
を有することを特徴とする付記２１乃至付記２７のいずれかに記載の半導体装置の製造方法。
（付記２９）島状の前記酸素バリアメタル層は、前記酸素バリアメタル層の上にハードマスクを形成した後に、前記ハードマスクから露出した前記酸素バリアメタル層をエッチングすることによりパターニングされることを特徴とする付記２１乃至付記２８のいずれかに記載の半導体装置の製造方法。
（付記３０）前記絶縁性酸化防止層は前記ハードマスク上にも形成され、
前記絶縁性酸化防止層の研磨と同時に前記ハードマスクを研磨により除去することを特徴とする付記２９に記載の半導体装置の製造方法。
（付記３１）前記ハードマスクは、前記第２導電性プラグの一部を構成する材料と同じ材料から構成されていることを特徴とする付記３０に記載の半導体装置の製造方法。
（付記３２）前記ハードマスクの上層部は酸化シリコン層から構成されていることを特徴とする付記３０又は付記３１に記載の半導体装置の製造方法。
（付記３３）前記絶縁性酸化防止層はアルミナ単層構造又はアルミナ層を含む複数層構造から構成されることを特徴とする付記３０乃至付記３２に記載の半導体装置の製造方法。
【０３７１】
【発明の効果】
以上述べたように本発明によれば、第１絶縁層に第１及び第２の導電性プラグを形成し、第１の導電性プラグの上に酸素バリアメタル層を形成し、第２の導電性プラグの上に酸化防止絶縁層を形成し、さらに、第１の導電性プラグの上に酸素バリアメタル層を介してキャパシタを形成し、キャパシタを覆う第２絶縁層を形成し、その後に、第２の導電性プラグの上に第３の導電性プラグを形成するようにしているので、不純物拡散領域と上側の配線を接続する構造がｖｉａ−ｔｏ−ｖｉａの接続となり、一度にアスペクト比の大きなホールの形成が不要になり、ホールへの埋込が容易になるので、最新の設備を必要とせず、開発コスト、工程コストの削減が可能になる。また、第１の導電性プラグの異常酸化を酸素バリアメタル層によって防止でき、さらに第２の導電性プラグの異常酸化を酸化防止絶縁層によって防止できる。
【０３７２】
しかも、酸素バリアメタル層と酸化防止絶縁層は研磨により同時に平坦化されるので、酸素バリアメタル層の上に形成されるキャパシタ下部電極が平坦になり、その上に形成される誘電体層に劣化が生じることが回避され、特性の良いキャパシタの形成が可能になる。
【０３７３】
また、酸素バリアメタル層を多層構造にし、その上側層を研磨が比較的容易な材料、例えば酸化イリジウムにより構成すると、絶縁性密着層と酸素バリアメタル層を研磨することで、キャパシタの下地がより平坦になってキャパシタの特性を向上できる。
【０３７４】
さらに、本発明によれば、酸化防止絶縁層の代わりに酸素バリアメタル層を第２の導電性プラグの上にも島状に形成しているので、酸化防止絶縁層と同じ作用効果が得られるだけでなく、酸化防止絶縁層の形成工程が省略できる。
【０３７５】
なお、キャパシタの直下の第１の導電性プラグの上に形成される酸素バリアメタル層を下部電極として採用することにより、下部電極のパターニング工程を軽減できる。
【０３７６】
キャパシタ下部電極を構成する導電層と酸素バリアメタル層の間に導電性密着層を形成することによりキャパシタ下部電極の層剥がれを確実に防止できる。
【０３７７】
酸素バリアメタル層と第１絶縁層の間に導電性密着層を形成することにより、酸素バリアメタル層と第１絶縁層の密着を向上させることができ、酸素バリアメタル層と第１絶縁層の間から導電性プラグへの酸素の供給を確実に防止して導電性プラグの酸化を防止することができる。
【０３７８】
酸素バリアメタル層をハードマスクを使用してパターニングする場合には、酸素バリアメタル層のパターニングの後に、ハードマスク及びその周辺の上に酸化防止絶縁層を形成し、その後に酸素バリアメタル層が露出するまで酸化防止絶縁層とハードマスクを研磨するようにしたので、ハードマスクを除去するために独立した工程をなくしてスループットを向上することができる。
【図面の簡単な説明】
【図１】図１（ａ）　〜（ｃ）　は、従来の半導体装置の形成工程を示す断面図（その１）である。
【図２】図２は、従来の半導体装置の形成工程を示す断面図（その２）である。
【図３】図３（ａ）　，（ｂ）　は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図４】図４（ａ）　，（ｂ）　は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図５】図５（ａ）　，（ｂ）　は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図６】図６（ａ）　，（ｂ）　は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図７】図７（ａ）　，（ｂ）　は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図８】図８（ａ）　，（ｂ）　は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図９】図９（ａ）　，（ｂ）　は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１１】図１１（ａ）　，（ｂ）　は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１２】図１２（ａ）　，（ｂ）　は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１３】図１３（ａ）　，（ｂ）　は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１４】図１４（ａ）　，（ｂ）　は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１５】図１５は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１６】図１６（ａ）　，（ｂ）　は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１７】図１７（ａ）　，（ｂ）　は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１８】図１８は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１９】図１９（ａ）　，（ｂ）　は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２０】図２０（ａ）　，（ｂ）　は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２１】図２１（ａ）　，（ｂ）　は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２２】図２２は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２３】図２３は、本発明の第４実施形態に係るその他の半導体装置を示す断面図である。
【図２４】図２４（ａ）　，（ｂ）　は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２５】図２５（ａ）　，（ｂ）　は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２６】図２６（ａ）　，（ｂ）　は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２７】図２７（ａ）　，（ｂ）　は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２８】図２８は、本発明の第５実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図２９】図２９は、半導体ウェハにおける位置合わせマークを示す平面図である。
【図３０】図３０は、半導体ウェハにおける位置合わせマークを示す断面図である。
【図３１】図３１（ａ）　，（ｂ）　は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３２】図３２（ａ）　，（ｂ）　は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３３】図３３（ａ）　，（ｂ）　は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図３４】図３４（ａ）　，（ｂ）　は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図３５】図３５は、本発明の第６実施形態に係る半導体装置製造工程を示す断面図（その５）である。
【図３６】図３６は、本発明の第６実施形態に係る別の半導体装置を示す断面図である。
【図３７】図３７（ａ）　，（ｂ）　は、本発明の第７実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３８】図３８（ａ）　，（ｂ）　は、本発明の第７実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３９】図３９（ａ）　，（ｂ）　は、本発明の第７実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４０】図４０は、本発明の第７実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図４１】図４１は、本発明の第７実施形態に係る別の半導体装置を示す断面図である。
【図４２】図４２（ａ）　，（ｂ）　は、本発明の第８実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図４３】図４３（ａ）　，（ｂ）　は、本発明の第８実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４４】図４４（ａ）　，（ｂ）　は、本発明の第８実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４５】図４５は、本発明の第８実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図４６】図４６（ａ）　，（ｂ）　は、本発明の第９実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図４７】図４７（ａ）　，（ｂ）　は、本発明の第９実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４８】図４８（ａ）　，（ｂ）　は、キャパシタ間隔を狭くした場合の半導体装置の製造工程の比較例を示す断面図（その１）である。
【図４９】図４９は、キャパシタ間隔を狭くした場合の半導体装置の製造工程の比較例を示す断面図（その２）である。
【図５０】図５０は、本発明の実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図５１】図５１（ａ）　，（ｂ）　は、本発明の第１０実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図５２】図５２（ａ）　，（ｂ）　は、本発明の第９実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図５３】図５３（ａ）　，（ｂ）　は、本発明の第９実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５４】図５４は、本発明の第９実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【符号の説明】
１…シリコン基板（半導体基板）、２…素子分離絶縁層、３…ゲート絶縁層、４ａ，４ｂ…ゲート電極、５ａ〜５ｃ…ｎ型不純物拡散領域、６…サイドウォール、７…カバー層、８，１９，２５…層間絶縁層、８ａ〜８ｃ、１９ａ…コンタクトホール、９ａ，２０ａ…グルー層、９ｂ，２０ｂ…タングステン層、１０ａ〜１０ｃ，２１，２６…導電性プラグ、１１，１１ａ，１１ｂ，３１…酸素バリアメタル層、１２…酸化防止絶縁層、１３…絶縁性密着層、１４，１４ｂ…第１導電層、１５…強誘電体層、１６…第２導電層、１４ａ…下部電極、１５ａ…誘電体層、１６ａ…上部電極、１７…ハードマスク、１８…キャパシタ保護層、２２…酸化防止絶縁層、２３…ホール、２４ａ…導電性パッド、２４ｂ，２４ｃ…一層目配線、２７…ビット線、３５，３７…導電性密着層、５０，５８，６０ａ…ハードマスク、５１，５６，６０…ＴｉＮ　層、５２，５７…酸化シリコン層、５３，５９，６１…レジストパターン、５４…酸化防止絶縁層、５５…犠牲酸化層、６２…酸化防止層、６３…犠牲酸化層、Ｑ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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