(57)【要約】【課題】回路特性予測を可能とする。【解決手段】ＭＯＳトランジスタについてのモデルパラメータ情報（２０）を複数のファブメーカのコンピュータ装置（１０）からネットワークを介して受け取る第１処理と、受け取った情報に基づいて上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって回路特性を予測し、それに基づいてファブメーカを選択する第２処理とを含むとき、上記モデルパラメータ情報として、ＭＯＳトランジスタの特性曲線における飽和電流値、線形領域と飽和領域との境界値及び線形近似による閾値、上記ＭＯＳトランジスタにおけるゲート容量値、ドレイン接合容量値、ミラー容量を含める。【選択図】        図１
2004273916.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを用いた回路の特性を予測する回路特性予測方法であって、
上記ＭＯＳトランジスタの特性曲線における飽和電流値、線形領域と飽和領域との境界値及び線形近似による閾値、上記ＭＯＳトランジスタ毎のゲート容量値、ドレイン接合容量値、ミラー容量に基づいて、上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することを特徴とする回路特性予測方法。
【請求項２】
ＭＯＳトランジスタ回路を構成するＭＯＳトランジスタ毎のＣＩＶモデルパラメータに基づいて、上記ＭＯＳトランジスタ回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって上記ＭＯＳトランジスタ回路の特性を予測する回路特性予測方法であって、
上記ＣＩＶモデルパラメータは、
上記ＭＯＳトランジスタのドレイン・ソース間電流をＩｄｓとし、上記ＭＯＳトランジスタのゲート・ソース間電圧をＶｇｓとし、高電位側電源電圧をＶｃｃとし、上記ＭＯＳトランジスタのドレイン・ソース間電圧をＶｄｓとし、上記ＭＯＳトランジスタの基板電圧をＶｂｓとし、上記ＭＯＳトランジスタのＩｄｓ−Ｖｄｓ特性曲線における線形領域と飽和領域との境界の電圧をＶｔｒとするとき、
Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓと、
Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｔｒ、Ｖｂｓ＝０の場合のＩｄｓと、
Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓ−Ｖｇｓ特性曲線の線形近似の閾値と、
Ｖｇｓ＝Ｖｃｃの場合のゲート容量と、
Ｖｇｓ＝Ｖｃｃの場合のドレイン接合容量と、
Ｖｇｄ＝−Ｖｃｃの場合のミラー容量と、を含むことを特徴とする回路特性予測方法。
【請求項３】
上記ＣＩＶモデルパラメータには、Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝−Ｖｃｃの場合のＩｄｓが含まれる請求項２記載の回路特性予測方法。
【請求項４】
複数のコンピュータ装置が結合されて成るネットワークを用いた情報処理方法であって、
ＭＯＳトランジスタ毎のＣＩＶモデルパラメータ情報を複数のファブメーカから上記ネットワークを介して受け取る第１処理と、受け取った情報に基づいて上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって上記ＭＯＳトランジスタを用いた回路の特性を予測し、その予測結果に基づいてファブメーカを選択する第２処理と、を含み、
上記ＣＩＶモデルパラメータ情報は、
上記ＭＯＳトランジスタのドレイン・ソース間電流をＩｄｓとし、上記ＭＯＳトランジスタのゲート・ソース間電圧をＶｇｓとし、高電位側電源電圧をＶｃｃとし、上記ＭＯＳトランジスタのドレイン・ソース間電圧をＶｄｓとし、上記ＭＯＳトランジスタの基板電圧をＶｂｓとし、上記ＭＯＳトランジスタのＩｄｓ−Ｖｄｓ特性曲線における線形領域と飽和領域との境界の電圧をＶｔｒとするとき、
Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓと、
Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｔｒ、Ｖｂｓ＝０の場合のＩｄｓと、
Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓ−Ｖｇｓ特性曲線の線形近似の閾値と、
Ｖｇｓ＝Ｖｃｃの場合のゲート容量と、
Ｖｇｓ＝Ｖｃｃの場合のドレイン接合容量と、
Ｖｇｄ＝−Ｖｃｃの場合のミラー容量と、を含むことを特徴とする情報処理方法。
【請求項５】
複数のコンピュータ装置が結合されて成るネットワークを用いた情報処理方法であって、
ＭＯＳトランジスタトランジスタ毎のＣＩＶモデルパラメータ情報をファブメーカから上記ネットワークを介して受け取る第１処理と、受け取ったＣＩＶモデルパラメータ情報に基づいて、上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって上記ＭＯＳトランジスタを用いた回路の特性を予測し、その予測結果に基づいて、上記ＭＯＳトランジスタを用いた回路についての目標達成のための手法に関する情報を上記ネットワークを介して上記ファブメーカに送出する第２処理と、を含み、
上記ＣＩＶモデルパラメータ情報は、
上記ＭＯＳトランジスタのドレイン・ソース間電流をＩｄｓとし、上記ＭＯＳトランジスタのゲート・ソース間電圧をＶｇｓとし、高電位側電源電圧をＶｃｃとし、上記ＭＯＳトランジスタのドレイン・ソース間電圧をＶｄｓとし、上記ＭＯＳトランジスタの基板電圧をＶｂｓとし、上記ＭＯＳトランジスタのＩｄｓ−Ｖｄｓ特性曲線における線形領域と飽和領域との境界の電圧をＶｔｒとするとき、
Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓと、
Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｔｒ、Ｖｂｓ＝０の場合のＩｄｓと、
Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓ−Ｖｇｓ特性曲線の線形近似の閾値と、
Ｖｇｓ＝Ｖｃｃの場合のゲート容量と、
Ｖｇｓ＝Ｖｃｃの場合のドレイン接合容量と、
Ｖｇｄ＝−Ｖｃｃの場合のミラー容量と、を含むことを特徴とする情報処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを用いた回路の特性を予測する回路特性予測方法、及び複数のコンピュータ装置が結合されて成るネットワークを用いた情報処理方法に関する。
【０００２】
【従来の技術】
チップの歩留り確保のためには、設計時にＭＯＳトランジスタの特性のばらつきに対する回路特性のばらつきへの影響を正確にシミュレーションする必要がある。このためには、多数のＭＯＳトランジスタの特性を考慮して回路シミュレーションを行うことが有効である。多数のＭＯＳトランジスタの特性を考慮して回路シミュレーションを実行する際に、それら多数のＭＯＳトランジスタの特性に対応した回路シミュレーション用のモデルパラメータが必要となる。
【０００３】
ＬＳＩの設計支援ツールとして、トランジスタ等のプロセス設計やデバイス設計作業を支援するためのデバイスシミュレータ、デバイスを組み合わせて構成された比較的小規模の回路の動作検証をアナログ的に行うための回路シミュレータ、回路シミュレータで検証可能な回路を複数個組み合わせたＬＳＩ規模の論理回路設計やレイアウト設計、マスク設計のためのタイミング検証を行うために用いられる論理シミュレータ（タイミングシミュレータを含む）、論理シミュレータで扱う回路規模より大きい機能ブロックを用いた大規模論理回路の論理設計を行う機能シミュレータ、等が知られている。
【０００４】
また、少ないパラメータで回路シミュレーション結果によく合致したＣＭＯＳゲートの遅延特性を算出することを可能とした論理シミュレーション方法として、ＣＭＯＳゲートの出力電圧値が変化するまでの遅延時間を所定の計算式に基づいて算出する方法が知られている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開平０８−０７７２４０号公報
【０００６】
【発明が解決しようとする課題】
モデルパラメータは、集積回路の製造プロセス毎に異なる。ＭＯＳトランジスタ回路の特性予測及び回路シミュレーションを行うには、特性評価用の半導体素子（特性評価用素子）を半導体ウェーハ又は半導体チップに備えた回路（ＴＥＧ：Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を開発し、そのＴＥＧより、半導体素子の電気的特性を測定し、回路シミュレーションでの結果が、測定した電気的特性に合うようにモデルパラメータを生成する必要がある。つまり、半導体素子の素子特性をシミュレーション上で再現可能なようにモデルパラメータを生成する。回路シミュレータ上で各デバイスの特性を表わすために、モデルパラメータは必須である。モデルパラメータとしては、ＴＥＧのＤＣ及びＡＣ特性の測定データから、ＵＣＢ（カリフォルニア大学バークレー校）が開発したＢＳＩＭモデルが知られている。
【０００７】
製品世代が進み、デバイス構造が複雑化されるに伴い、ＢＳＩＭモデルは複雑化され、パラメータ数は２００個を越えようとしているため、パラメータ抽出が容易ではなく、場合によってはパラメータ抽出に３週間以上も要するようになってきている。しかも、ＢＳＩＭモデルが物理モデルに立脚しているもののパラメータ値は抽出者によって異なるのが普通で、その物理的意味を解釈することが困難とされる。このため、ＴＥＧのＤＣ及びＡＣ特性データから回路特性を容易に予測し、その相関関係を解釈できる新たなモデルを構築することは、ＭＯＳトランジスタ回路の設計の効率化を図る上で有効と考えられる。
【０００８】
本発明の目的は、ＢＳＩＭモデル等のデバイスモデルを使用することなく、回路特性予測を可能とするための技術を提供することにある。
【０００９】
本発明の別の目的は、ＢＳＩＭモデル等のデバイスモデルを使用することなく、回路特性予測を可能とするための技術を用いたコンピュータ装置利用の情報処理方法を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、ＭＯＳトランジスタの特性曲線における飽和電流値、線形領域と飽和領域との境界値及び線形近似による閾値、上記ＭＯＳトランジスタ毎のゲート容量値、ドレイン接合容量値、ミラー容量に基づいて、上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析する。
【００１３】
上記の手段によれば、上記ＭＯＳトランジスタの特性曲線における飽和電流値、線形領域と飽和領域との境界値、及び線形近似による閾値、上記ＭＯＳトランジスタにおけるゲート容量値、ドレイン接合容量値、及びミラー容量値が測定され、その測定値に基づいて上記ＭＯＳトランジスタ回路からの出力波形の遅延時間、立ち上がり時間、及び立ち下がり時間が予測される。これらの予測においては、ＢＳＩＭモデルなどの従来の回路パラメータの抽出が不要であり、測定データから簡単にＭＯＳトランジスタ回路の特性予測が可能となる。そして、ＢＳＩＭモデルなどの従来の回路パラメータを用いる場合に比べて、回路パラメータのための測定や情報量が低減されることから、回路シミュレーションの開始を早めることができる。
【００１４】
さらに具体的な態様としては、ＭＯＳトランジスタ回路を構成するＭＯＳトランジスタ毎のＣＩＶモデルパラメータに基づいて、上記ＭＯＳトランジスタ回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって上記ＭＯＳトランジスタ回路の特性を予測するに際して、上記ＣＩＶモデルパラメータには、上記ＭＯＳトランジスタのドレイン・ソース間電流をＩｄｓとし、上記ＭＯＳトランジスタのゲート・ソース間電圧をＶｇｓとし、高電位側電源電圧をＶｃｃとし、上記ＭＯＳトランジスタのドレイン・ソース間電圧をＶｄｓとし、上記ＭＯＳトランジスタの基板電圧をＶｂｓとし、Ｉｄｓ−Ｖｄｓ特性曲線における線形領域と飽和領域との境界の電圧をＶｔｒとするとき、Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓ（飽和電流値）と、Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｔｒ、Ｖｂｓ＝０の場合のＩｄｓ（線形領域と飽和領域との境界値）、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓ−Ｖｇｓ特性曲線の線形近似の閾値と、Ｖｇｓ＝Ｖｃｃの場合のゲート容量と、Ｖｇｓ＝Ｖｃｃの場合のドレイン接合容量と、Ｖｇｄ＝−Ｖｃｃの場合のミラー容量とを含めることができる。このとき、上記ＣＩＶモデルパラメータには、基板バイアス依存性を把握するために、Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝−Ｖｃｃの場合のＩｄｓを含めることができ、その場合には、ＭＯＳトランジスタによるアンド回路やノア回路の解析に対応させることができる。
【００１５】
上記ＣＩＶモデルパラメータは、コンピュータ装置利用の情報処理方法に適用することができる。
【００１６】
すなわち、ＭＯＳトランジスタについてのモデルパラメータ情報を複数のファブメーカから上記ネットワークを介して受け取る第１処理と、受け取った情報に基づいて上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって上記ＭＯＳトランジスタを用いた回路の特性を予測し、その予測結果に基づいてファブメーカを選択する第２処理とを含むとき、上記モデルパラメータ情報として、上記ＣＩＶモデルパラメータを適用することができる。
【００１７】
また、ＭＯＳトランジスタについてのモデルパラメータ情報をファブメーカから上記ネットワークを介して受け取る第１処理と、受け取ったモデルパラメータ情報に基づいて、上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって上記ＭＯＳトランジスタを用いた回路の特性を予測し、その予測結果に基づいて、上記ＭＯＳトランジスタを用いた回路についての目標達成のための手法に関する情報を上記ネットワークを介して上記ファブメーカに送出する第２処理とを含むとき、上記モデルパラメータ情報として、上記ＣＩＶモデルパラメータを適用することができる。
【００１８】
【発明の実施の形態】
図１には、本発明に係る情報処理方法を適用したデータ処理システムが示される。
【００１９】
半導体集積回路業界における業務の細分化により半導体集積回路を製造するファブメーカと半導体集積回路を設計するファブレスメーカが別会社として運営されるという状況がある。このような状況下において、ファブレスメーカがファブメーカに半導体集積回路の製造を依託する場合でも、ファブレスメーカは半導体集積回路の回路設計を行なうときにはファブメーカで開発したプロセスのモデルパラメータが必要になる。そのようなモデルパラメータは、ファブレスメーカが単に回路設計を進めるために必要であるというだけでなく、ファブレスメーカがどのファブメーカに製品を注文するのがコスト的に、また、性能的に良いかを判断するのにも前記モデルパラメータが役に立つ。提供されたモデルパラメータを用いたシミュレーション結果に基づいて、消費電力や動作速度などを評価でき、開発仕様に対する適合性の判断材料になるため、ファブレスメーカにとって、モデルパラメータは製造依頼候補となるファブメーカの選定に役立つと考えられる。
【００２０】
図１に示されるデータ処理システムは、ファブメーカのコンピュータ装置３０と、互いに異なる複数のファブレスメーカのコンピュータ装置１０とがインターネットなどのネットワークに接続されて構成される。
【００２１】
ファブレスメーカのコンピュータ装置３０は、ネットワークを介して複数のファブメーカのコンピュータ装置１０に対して、ＣＩＶモデルパラメータ情報を要求することができる。複数のファブメーカのコンピュータ装置１０は、ネットワークを介して上記ファブレスメーカのコンピュータ装置１０からの要求に応じて、ＣＩＶモデルパラメータ情報２０をファブレスメーカのコンピュータ装置３０に出力することができる。ファブレスメーカのコンピュータ装置３０に伝達される情報２０には、ファブメーカ固有のコストや納期などに関する情報を付随させることができる。これらの情報は、ファブメーカの選定指標としてのコストやＴＡＴの判定に利用して有効とされる。上記ネットワークを介する情報伝送には、特に制限されないが、ＴＣＰ／ＩＰ（トランスミッション・コントロール・プロトコル／インター・ネット）などのネットワークプロトコルが用いられる。ファブレスメーカでは、上記ネットワークを介して伝達された情報を解析してファブメーカの優劣を判断し、製造依頼候補となるファブメーカを選択する。
【００２２】
次に、上記ＣＩＶモデルパラメータについて詳述する。
【００２３】
図９には、本例で使用されるＣＩＶモデルパラメータの一覧が示される。本例におけるＣＩＶモデルパラメータは、図９に示されるように、ＩＶモデルと、ＣＶモデルに分けられ、ＭＯＳトランジスタの特性曲線における飽和電流値、線形領域と飽和領域との境界値、及び線形近似による閾値、上記ＭＯＳトランジスタにおけるゲート容量値、ドレイン接合容量値、及びミラー容量値とを含む。具体的には、本例におけるＣＩＶモデルパラメータは、ＭＯＳトランジスタのドレイン・ソース間電流をＩｄｓとし、上記ＭＯＳトランジスタのゲート・ソース間電圧をＶｇｓとし、高電位側電源電圧をＶｃｃとし、上記ＭＯＳトランジスタのドレイン・ソース間電圧をＶｄｓとし、上記ＭＯＳトランジスタの基板電圧をＶｂｓとし、上記ＭＯＳトランジスタのＩｄｓ−Ｖｄｓ特性曲線における線形領域と飽和領域との境界の電圧をＶｔｒとするとき、Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓと、Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｔｒ、Ｖｂｓ＝０の場合のＩｄｓと、Ｖｄｓ＝Ｖｃｃ、Ｖｂｓ＝０の場合のＩｄｓ−Ｖｇｓ特性曲線の線形近似の閾値、Ｖｇｓ＝Ｖｃｃ、Ｖｄｓ＝Ｖｂｓ＝０の場合のゲート容量Ｃｇｇと、Ｖｇｓ＝Ｖｃｃ、Ｖｇｓ＝Ｖｂｓ＝０の場合のドレイン接合容量Ｃｊ，Ｃｊｓｗ，Ｃｊｓｗｇと、Ｖｇｄ＝−Ｖｃｃ、Ｖｇｓ＝Ｖｂｓ＝０の場合のミラー容量Ｃｇｄを含む。
【００２４】
尚、後に詳述するように、インバータと２入力ナンド回路やノア回路とでは、必要とされるパラメータが一部異なる。
【００２５】
＜ＩＶモデル＞
ＩＶモデルについて説明する。
【００２６】
図３に示されるようにｐチャネル型ＭＯＳトランジスタＱ１とｎチャネル型ＭＯＳトランジスタＱ２とが直列接続されて成るインバータＩＮＶを基本回路として、Ｉｄｓ−Ｖｉｎ特性モデルについて説明する。
【００２７】
ｐチャネル型ＭＯＳトランジスタＱ１のソース電極には高電位側電源電圧Ｖｃｃが印加され、ｎチャネル型ＭＯＳトランジスタＱ２のソース電極は、グランドＧＮＤ（０Ｖ）レベルとされる。ＭＯＳトランジスタの閾値はＶｔｈによって示される。ここで、ｎチャネル型ＭＯＳトランジスタの外挿ＶｔｈをＶｔｈｎとし、ｐチャネル型ＭＯＳトランジスタの外挿ＶｔｈをＶｔｈｐとする。また、Ｖｔｈ０をＶｎ＝Ｖｔｈｎ＋δｐ，δ≒０．１Ｖとおき、インバータＩＮＶのＩｄｓ−Ｖｉｎ特性を以下のように考える。
【００２８】
図４にはＩｄｓ−Ｖｉｎ（Ｖｇｓ）特性が示される。
【００２９】
入力電位をＶｉｎ、出力電位をＶｏｕｔとすると、ドレイン電位Ｖは、Ｖｏｕｔに等しい。従って、Ｉｄｓ（Ｖｉｎ，Ｖ）−Ｖｉｎ特性は、次式のように示される。尚、ＶｃｃラインからＧＮＤラインに向かって流れる電流を正方向とし、ＭＯＳトランジスタの導電性による違いは、添え字ｎ，ｐによって区別する。
【００３０】
【数１】
2004273916.tif 000003
【００３１】
【数２】
2004273916.tif 000004
【００３２】
【数３】
2004273916.tif 000005
【００３３】
次に、ｉｎ（Ｖ），Ｉｐ（Ｖ）−Ｖ特性（Ｉｄｓ−Ｖｄｓ）モデルについて説明する。
【００３４】
図５には、Ｉｄｓ−Ｖ（Ｖｄｓ）特性が示される。
【００３５】
ｎチャネル型ＭＯＳトランジスタの場合、Ｖｉｎ＝Ｖｇｓ＝Ｖｃｃであり、Ｖ＝Ｖｄｓ＝Ｖｔｒｎのとき、Ｉｄｓ＝Ｉｔｒｎとすると、Ｖｔｒｎ≦Ｖ≦Ｖｃｃの領域は、傾きＭｎで、（Ｖｃｃ，Ｉ（Ｖｃｃ））を通る１次関数で近似される。
【００３６】
尚、Ｖｇｓはゲート・ソース間電圧、Ｖｄｓはドレイン・ソース間電圧、Ｉｄｓはドレイン・ソース間電流、Ｖｃｃは高電位側電源電圧である。ＶｔｒはＩｄｓ−Ｖｄｓ特性曲線における線形領域と飽和領域との境界を示し、ＭＯＳトランジスタの導電性による違いを添え字ｎ，ｐで区別している。
【００３７】
【数４】
2004273916.tif 000006
【００３８】
【数５】
2004273916.tif 000007
【００３９】
０≦Ｖ≦Ｖｔｒｎは、傾きＭｎで（Ｖｒｎ，Ｉｒｎ）及び原点を通る２次関数であり、この線形領域は２次関数近似される。
【００４０】
【数６】
2004273916.tif 000008
【００４１】
ｐチャネル型ＭＯＳトランジスタの場合は、ＶをＶｃｃ−Ｖとおき、添え字ｎをｐにすればよい。すなわち、０≦Ｖ≦Ｖｐの領域では、次式で示されるように１次関数で近似される。
【００４２】
【数７】
2004273916.tif 000009
【００４３】
また、Ｖｐ≦Ｖ≦Ｖｃｃの領域では、次式に示されるように２次関数で近似される。
【００４４】
【数８】
2004273916.tif 000010
【００４５】
以上から、解析に必要なＩＶ波形データは、ｎチャネル型ＭＯＳトランジスタにおいて、Ｖｎ（通常Ｖｔｈ，Ｖｄｓ＝Ｖｃｃ），Ｉｎ（Ｖｃｃ）＝Ｉｄｓ（Ｖｇｓ＝Ｖｄｓ＝Ｖｃｃ），Ｖｒｎ，Ｉｔｒｎ（Ｖｇｓ＝Ｖｃｃ）であり、ｐチャネル型ＭＯＳトランジスタにおいて、Ｖｐ（通常Ｖｔｈ，Ｖｄｓ＝Ｖｃｃ），Ｉｐ（Ｖｃｃ）＝Ｉｄｓ（Ｖｇｓ＝Ｖｄｓ＝Ｖｃｃ），Ｖｒｎ，Ｉｔｒｎ（Ｖｇｓ＝Ｖｃｃ）である。尚、ｐチャネル型ＭＯＳトランジスタの場合、符号はｎチャネル型ＭＯＳトランジスタの場合と同様に正の値で標記している。
【００４６】
次に、Ｉｄｓ＝Ｉｄｓ（Ｖｇｓ，Ｖｄｓ，Ｖｂｓ）モデルについて説明する。
【００４７】
ナンド回路やノア回路などのように基板バイアスがかかる回路では、電流値の基板バイアス依存性までモデル化する必要がある。ここでは、ｎチャネル型ＭＯＳトランジスタの場合について説明する。
【００４８】
図６には、ｎチャネル型ＭＯＳトランジスタのＩｄｓ（Ｖｃｃ，Ｖｃｃ，−Ｖｃｃ）−Ｖｂｓ特性が示される。
【００４９】
このとき、基板バイアス依存性は、次式に示されるような線形近似でモデル化される。
【００５０】
【数９】
2004273916.tif 000011
【００５１】
従って、βは、次のようになる。
【００５２】
【数１０】
2004273916.tif 000012
【００５３】
さらに、Ｉｄｓ−Ｖｇｓ特性曲線の傾き（Ｍ＝Ｉｄｓ（Ｖｃｃ，Ｖｃｃ，０）／（Ｖｃｃ，−Ｖｎ）を一定と仮定すると、次のようになる。
【００５４】
【数１１】
2004273916.tif 000013
【００５５】
ここで、Ｖｎ（Ｖｂｓ）＝Ｖｎ−β（Ｖｃｃ−Ｖｎ）Ｖｂｓとおくと、次式で示されるようにモデル化される。
【００５６】
【数１２】
2004273916.tif 000014
【００５７】
Ｖｎ（Ｖｂｓ）は、基板バイアス（Ｖｂｓ）がかかったときの閾値（Ｖｔｈ）である。また、Ｉｄｓ（Ｖｃｃ，Ｖｄｓ，０）は、上記インバータのｉｎ（Ｖ），Ｉｐ（Ｖ）−Ｖ特性（Ｉｄｓ−Ｖｄｓ）モデルにおけるＩｎ（Ｖ）と同等のものとされ、次のように示される。
【００５８】
【数１３】
2004273916.tif 000015
【００５９】
以上から、Ｉｄｓ（Ｖｇｓ，Ｖｄｓ，Ｖｂｓ）を表現するのに必要なデータとして、１デバイスにつき、Ｖｔｈ，Ｉｄｓ（Ｖｃｃ，Ｖｃｃ，０），Ｉｄｓ（Ｖｃｃ，Ｖｃｃ，−Ｖｃｃ），Ｉｄｓ（Ｖｃｃ，Ｖｔｒ，０）＝Ｉｔｒが必要とされる。つまり、ナンド回路やノア回路などのように基板バイアスがかかる回路の解析においては、上記インバータ解析に必要なデータに加えて、Ｉｄｓ（Ｖｃｃ，Ｖｃｃ，−Ｖｃｃ）があれば良い。
【００６０】
＜ＣＶモデル＞
ＣＶモデルについて説明する。
【００６１】
本例では、容量値は電圧依存性を考慮せず、ポイントデータを使用している。容量としては、ゲート容量Ｃｇｇ、ミラー容量Ｃｇｄ、接合容量Ｃｄｂ、寄生容量Ｃｍの４種類に分類される。本例では、ｎチャネル型ＭＯＳトランジスタの場合のポイントデータとして、Ｃｇｇ＝Ｃｇｇ（Ｖｇｓ＝Ｖｃｃ，Ｖｄｓ＝０，Ｖｂｓ＝０）の値（図７（Ａ）参照）、Ｃｇｄ＝Ｃｇｄ（Ｖｇｄ＝−Ｖｃｃ，Ｖｇｓ＝０，Ｖｂｓ＝０）の値（図７（Ｂ）参照）、Ｃｄｂ＝（Ｖｄｓ＝Ｖｃｃ，Ｖｇｓ＝０，Ｖｂｓ＝０）の値（図７（Ｃ）参照）を測定する。Ｃｇｇ＝Ｃｇｇ（Ｖｇｓ＝Ｖｃｃ，Ｖｄｓ＝０，Ｖｂｓ＝０）の値、及びＣｇｄ＝Ｃｇｄ（Ｖｇｄ＝−Ｖｃｃ，Ｖｇｓ＝０，Ｖｂｓ＝０）の値は、通常ゲートアレイＴＥＧで測定することで求められる。接合容量Ｃｄｂに関しては、平坦成分（Ｃｊ）、ＳＧｉ側側壁成分（Ｃｊｋｓｗ）、ゲート端側側壁成分（Ｃｊｓｗｇ）の３種類に分類され、それぞれ接合容量用の平坦型ＴＥＧ、ＳＧｉ櫛形ＴＥＧ、ゲート櫛形ＴＥＧの測定により抽出することができる。ここで、Ｃｄｂ＝Ｃｊ＋Ｃｊｓｗ＋Ｖｊｓｗｇとされる。
【００６２】
＜回路特性解析＞
次に、上記ＣＩＶモデルパラメータに基づいて行われる回路特性解析について説明する。この回路特性解析は、基本的には上記ＣＩＶモデルパラメータを受け取ったファブレスメーカにおいて行われる。
【００６３】
図８には、インバータについての入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）の時間的な変化が示される。縦軸は入力電圧（Ｖｉｎ）及び出力電圧（Ｖｏｕｔ）のレベル、横軸は時間（ｔ）である。
【００６４】
インバータＩＮＶの立ち上がり特性は次式によって示される。
【００６５】
【数１４】
2004273916.tif 000016
【００６６】
インバータの立ち下がり特性は次式によって示される。
【００６７】
【数１５】
2004273916.tif 000017
【００６８】
次に、遅延時間計算のために微分方程式をたてる。立ち上がり特性の場合の微分方程式は次のように示される。
【００６９】
【数１６】
2004273916.tif 000018
【００７０】
立ち下がり特性の場合の微分方程式は次のように示される。
【００７１】
【数１７】
2004273916.tif 000019
【００７２】
そして、数１６及び数１７に、数１４及び数１５のＶｉｎを代入して微分方程式を解くことにより、回路の遅延時間を得ることができる。
【００７３】
ここで、「Ｉｄｓ（Ｖｉｎ，Ｖｏｕｔ）」や「Ｃ平均」は回路によって異なるのでその都度吟味が必要である。
【００７４】
次に、２入力ナンド回路についての回路特性解析について説明する。
【００７５】
２入力ナンド回路には、図１０に示されるタイプＡと、図１１に示されるタイプＢがある。何れもｐチャネル型ＭＯＳトランジスタＱ１０，Ｑ１３と、ｎチャネル型ＭＯＳトランジスタＱ１１，Ｑ１２とが結合されて成るが、図１０に示されるタイプＡの場合には、ＭＯＳトランジスタＱ１０，Ｑ１１のゲート電極に入力電圧Ｖｉｎが伝達され、ＭＯＳトランジスタＱ１２のゲート電極に高電位側電源電圧Ｖｃｃが印加される。それに対して図１１に示されるタイプＢの場合には、ＭＯＳトランジスタＱ１０，Ｑ１２のゲート電極に入力電圧Ｖｉｎが伝達され、ＭＯＳトランジスタＱ１１のゲート電極に高電位側電源電圧Ｖｃｃが印加される。
【００７６】
タイプＡの場合の立ち下がり容量特性は次式によって示される。
【００７７】
【数１８】
2004273916.tif 000020
【００７８】
タイプＡの場合の立ち上がり容量特性は次式によって示される。
【００７９】
【数１９】
2004273916.tif 000021
【００８０】
タイプＢの場合の立ち下がり容量特性は次式によって示される。
【００８１】
【数２０】
2004273916.tif 000022
【００８２】
タイプＢの場合の立ち上がり容量特性は次式によって示される。
【００８３】
【数２１】
2004273916.tif 000023
【００８４】
そして出力波形の解析は、以下の微分方程式を解いてＶｏｕｔ（ｔ）を求め、遅延時間（ｔｐｄ）、立ち上がり時間（ｔｒ）、立ち下がり時間（ｔｆ）を算出する。
【００８５】
タイプＡにおける波形立ち下がりの場合の微分方程式は次のように示される。
【００８６】
【数２２】
2004273916.tif 000024
【００８７】
タイプＡにおける波形立ち上がりの場合の微分方程式は次のように示される。
【００８８】
【数２３】
2004273916.tif 000025
【００８９】
タイプＢにおける波形立ち下がりの場合の微分方程式は次のように示される。
【００９０】
【数２４】
2004273916.tif 000026
【００９１】
タイプＢにおける波形立ち上がりの場合の微分方程式は次のように示される。
【００９２】
【数２５】
2004273916.tif 000027
【００９３】
尚、ノア回路の場合、ナンド回路におけるＭＯＳトランジスタの導電性を入れ換えることにより、ナンド回路の場合と同様に解析することができる。
【００９４】
このようにＣＩＶモデルパラメータを用いて基本回路（インバータ、ナンド回路、ノア回路）の出力波形を入力波形（線形近似）と出力負荷容量（Ｃｍ）の関数としてモデル解析することができる。０．５Ｖｃｃにおける入力波形と出力波形の遅延時間ｔｐｄと出力波形の立ち上がり時間（ｔｒ，ｏｕｔ）及び立ち下がり時間（ｔｆ，ｏｕｔ）を、入力波形の立ち上がり時間（ｔｒ，ｉｎ）及び立ち下がり時間（ｔｆ，ｉｎ）と出力負荷容量（Ｃｍ）の関数として導出することができる。これらは基本的には回路が持つ容量についての微分方程式（数１６、数１７）を解くことで得られる。
【００９５】
次に、本例により得られたところの入力波形と出力負荷依存特性と、ＢＳＩＭモデルを用いた回路シミュレーションによる結果との比較について説明する。
【００９６】
図１２乃至図１７には、インバータ特性解析結果が示され、図１８乃至図２５には２入力ナンド回路特性解析結果が示される。図１２乃至図２５において、「ＭＯＤＥＬ」は、ＣＩＶモデルパラメータによる解析結果、「ＡＬＩＣＥ」はＡＬＩＣＥによるシミュレーション結果を示す。
【００９７】
図１２及び図１３には、図３に示されるインバータＩＮＶの立ち下がり特性が示される。負荷容量０ｆＦの場合（図１２）も、負荷容量１００ｆＦの場合（図１３）も、ＣＩＶモデルパラメータによる解析結果は、ＡＬＩＣＥによるシミュレーション結果と一致している。
【００９８】
図１４には、図３に示されるインバータＩＮＶの立ち上がり遅延−Ｃｍ（負荷容量）特性が示され、図１５には、図３に示されるインバータＩＮＶの立ち下がり遅延−Ｃｍ（負荷容量）特性が示される。立ち上がり遅延の場合（図１４）も、立ち下がり遅延の場合（図１５）も、ＣＩＶモデルパラメータによる解析結果は、ＡＬＩＣＥによるシミュレーション結果と一致している。
【００９９】
図１６には、図３に示されるインバータＩＮＶの立ち上がりｔｒ−Ｃｍ特性が示され、図１７には、図３に示されるインバータＩＮＶの立ち下がりｔｆ−Ｃｍ特性が示される。インバータＩＮＶの立ち上がりｔｒ−Ｃｍ特性も、インバータＩＮＶの立ち下がりｔｆ−Ｃｍ特性も、ＣＩＶモデルパラメータによる解析結果は、ＡＬＩＣＥによるシミュレーション結果と一致している。
【０１００】
図１８には、図１０に示される２入力ナンド回路におけるｔｆｐｄ−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる解析結果は、ＡＬＩＣＥによるシミュレーション結果と一致している。
【０１０１】
図１９には、図１０に示される２入力ナンド回路におけるｔｆ（２０−８０％）−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる回路特性解析結果は、ＡＬＩＣＥによるシミュレーション結果と一致している。
【０１０２】
図２０には、図１０に示される２入力ナンド回路におけるｔｒｐｄ−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる解析結果は、ＡＬＩＣＥによるシミュレーション結果と一致している。
【０１０３】
図２１には、図１０に示される２入力ナンド回路におけるｔｒ（２０−８０％）−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる解析結果は、ＡＬＩＣＥによるシミュレーション結果と一致している。
【０１０４】
図２２には、図１１に示される２入力ナンド回路におけるｔｆｐｄ−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる解析結果とＡＬＩＣＥによるシミュレーション結果とは、Ｃｍが小さい場合に若干ずれているが、その他は良く一致している。
【０１０５】
図２３には、図１１に示される２入力ナンド回路におけるｔｆ（２０−８０％）−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる解析結果とＡＬＩＣＥによるシミュレーション結果とは、Ｃｍが小さい場合に若干ずれているが、その他は良く一致している。
【０１０６】
図２４には、図１１に示される２入力ナンド回路におけるｔｒｐｄ−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる解析結果とＡＬＩＣＥによるシミュレーション結果とは、Ｃｍが小さい場合に若干ずれているが、その他は良く一致している。
【０１０７】
図２５には、図１１に示される２入力ナンド回路におけるｔｒ（２０−８０％）−Ｃｍ特性が示される。ＣＩＶモデルパラメータによる解析結果とＡＬＩＣＥによるシミュレーション結果とは、Ｃｍが小さい場合に若干ずれているが、その他は良く一致している。
【０１０８】
上記の例によれば、以下の作用効果を得ることができる。
【０１０９】
（１）ＢＳＩＭモデルなどの従来の回路パラメータの抽出が不要であり、測定データから簡単にＭＯＳトランジスタ回路の特性予測が可能となる。つまり、ＴＥＧの測定データからＭＯＳトランジスタ回路の特性予測を簡単に行うことができる。また、ＢＳＩＭモデルなどの従来の回路パラメータを用いる場合に比べて、回路パラメータのための測定や情報量が低減されることから、ＴＥＧ作成から回路シミュレーション開始までの期間短縮を図ることができる。
【０１１０】
（２）ＢＳＩＭモデルなどの従来の回路パラメータではなく、ＴＥＧの測定データからＭＯＳトランジスタ回路の特性予測を行うようにしていることから、モデルのパラメータと実際のＭＯＳトランジスタの特性との対応関係がとりやすく、プロセス評価が容易となる。
【０１１１】
（３）ＭＯＳトランジスタについてのＣＩＶモデルパラメータ情報を複数のファブメーカから上記ネットワークを介して受け取る第１処理と、受け取った情報に基づいて上記ＭＯＳトランジスタを用いた回路の出力波形を入力波形とその出力負荷容量との関数としてモデル解析することによって上記ＭＯＳトランジスタを用いた回路の特性を予測し、その予測結果に基づいてファブメーカを選択する第２処理とを含むことにより、ファブレスメーカとしては、ファブメーカの優劣を判断してファブメーカを選択することができる。このとき、ＢＳＩＭモデルなどの従来の回路パラメータではなく、ＣＩＶモデルパラメータ情報、すなわち、ＴＥＧの測定データを使用しているため、ＢＳＩＭモデルなどの従来の回路パラメータを用いる場合に比べて、回路パラメータのための測定や情報量が低減され、ファブメーカの負担軽減を図ることができる。
【０１１２】
図２には、本発明に係る情報処理方法を適用した別のデータ処理システムが示される。
【０１１３】
このデータ処理システムは、ファブメーカのコンピュータ装置３０と、ファブレスメーカ１０のコンピュータ装置とがインターネットなどのネットワークに接続されて構成される。
【０１１４】
ファブメーカのコンピュータ装置は、ネットワークを介してファブレスメーカのコンピュータ装置３０に対して、回路性能目標未達の製品についてのＣＩＶモデルパラメータ情報２０を提供することができる。ＣＩＶモデルパラメータ情報２０の具体的な内容は、図１に示されるデータ処理システムの場合と同様とされる。回路性能目標未達の製品についてのＣＩＶモデルパラメータ情報２０を受け取ったファブレスメーカは、上記のようにＭＯＳトランジスタを用いた回路の特性を予測し、その予測結果に基づいて、上記ＭＯＳトランジスタを用いた回路についての目標達成のためのいくつかの手法例えば電源電圧の修正、Ｖｔｈ（閾値）の修正、接合容量の修正など定量的に提案する。この提案は、ファブレスメーカのコンピュータ装置３０からネットワークを介してファブメーカのコンピュータ装置１０に伝達される。ファブメーカは、ファブレスメーカからの提案を製品開発に反映させることにより目標達成を図ることができる。
【０１１５】
ファブメーカからファブレスメーカへの情報提供において、ＢＳＩＭモデルなどの従来の回路パラメータではなく、ＣＩＶモデルパラメータ情報、すなわち、ＴＥＧの測定データを使用しているため、ＢＳＩＭモデルなどの従来の回路パラメータを用いる場合に比べて、回路パラメータのための測定や情報量が低減され、ファブメーカの負担軽減を図ることができる。
【０１１６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１７】
上記の例では、半導体集積回路を製造するファブメーカと半導体集積回路を設計するファブレスメーカとが別会社として運営される場合につい説明したが、ファブメーカとファブレスメーカとが別会社であることに限定されない。本明細書において、ファブメーカには企業の製造部門が含まれ、ファブレスメーカには当該企業の設計部門が含まれるものと解されたい。
【０１１８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデータ処理システムに適用した場合について説明したが、本発明はそれに限定されない。
【０１１９】
本発明は、少なくともＭＯＳトランジスタを用いた回路の特性を予測することを条件に適用することができる。
【０１２０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１２１】
すなわち、ＢＳＩＭモデルなどの従来の回路パラメータの抽出が不要であり、測定データから簡単にＭＯＳトランジスタ回路の特性予測が可能となる。また、ＢＳＩＭモデルなどの従来の回路パラメータを用いる場合に比べて、回路パラメータのための測定や情報量が低減されることから、回路シミュレーションが開始されるまでの期間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る情報処理方法を適用したデータ処理システムの構成例ブロック図である。
【図２】本発明に係る情報処理方法を適用したデータ処理システムの別の構成例ブロック図である。
【図３】本発明にかかる回路特性予測方法によって予測される回路の一例であるインバータの構成例回路図である。
【図４】上記インバータにおけるＩｄｓ−Ｖｉｎ（Ｖｇｓ）特性図である。
【図５】上記インバータにおけるＩｄｓ−Ｖ（Ｖｄｓ）特性図である。
【図６】ｎチャネル型ＭＯＳトランジスタのＩｄｓ（Ｖｃｃ，Ｖｃｃ，−Ｖｃｃ）−Ｖｂｓ特性図である。
【図７】ＭＯＳトランジスタのゲート容量Ｃｇｇ、ミラー容量Ｃｇｄ、接合容量Ｃｄｂとそのポイントデータの説明図である。
【図８】インバータにおける入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）の時間的な変化を示す特性図である。
【図９】本例で使用されるＣＩＶモデルパラメータの説明図である。
【図１０】本発明にかかる回路特性予測方法によって予測される回路の一例である２入力ナンド回路の構成例回路図である。
【図１１】本発明にかかる回路特性予測方法によって予測される回路の一例である２入力ナンド回路の別の構成例回路図である。
【図１２】インバータ特性解析結果をシミュレーション結果と比較するための特性図である。
【図１３】インバータ特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図１４】インバータ特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図１５】インバータ特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図１６】インバータ特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図１７】ナンド回路特性解析結果をシミュレーション結果と比較するための特性図である。
【図１８】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図１９】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図２０】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図２１】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図２２】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図２３】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図２４】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【図２５】ナンド回路特性解析結果をシミュレーション結果と比較するための別の特性図である。
【符号の説明】
１０  ファブメーカのコンピュータ装置
２０  ＣＩＶモデルパラメータ
３０  ファブレスメーカのコンピュータ装置
【図１】
2004273916.tif 000028
【図２】
2004273916.tif 000029
【図３】
2004273916.tif 000030
【図４】
2004273916.tif 000031
【図５】
2004273916.tif 000032
【図６】
2004273916.tif 000033
【図７】
2004273916.tif 000034
【図８】
2004273916.tif 000035
【図９】
2004273916.tif 000036
【図１０】
2004273916.tif 000037
【図１１】
2004273916.tif 000038
【図１２】
2004273916.tif 000039
【図１３】
2004273916.tif 000040
【図１４】
2004273916.tif 000041
【図１５】
2004273916.tif 000042
【図１６】
2004273916.tif 000043
【図１７】
2004273916.tif 000044
【図１８】
2004273916.tif 000045
【図１９】
2004273916.tif 000046
【図２０】
2004273916.tif 000047
【図２１】
2004273916.tif 000048
【図２２】
2004273916.tif 000049
【図２３】
2004273916.tif 000050
【図２４】
2004273916.tif 000051
【図２５】
2004273916.tif 000052