(57)【要約】【課題】消費電流を大きくすることなく電源電圧ＶＳＳの電位が揺れても定電圧出力Ｖｒｅｇが揺れない定電圧電源回路を提供するとともに、電源電圧ＶＳＳの揺れに対して安定した動作が可能な電子時計を提供する。【解決手段】基準電圧発生回路と差動増幅回路と出力ＭＯＳトランジスタによる定電圧電源回路を備えた電子時計であって、該定電圧電源回路は、定電圧出力Ｖｒｅｇにソース、電源電圧ＶＳＳにドレインを接続してゲート電圧に対して定電圧出力Ｖｒｅｇがソースフォロワ動作する出力ＭＯＳトランジスタを備えることを特徴とする。【選択図】      図１
2004295705.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路からの前記基準電圧に基づいて定電圧出力を発生する出力回路と、前記出力回路の前記定電圧出力又は前記定電圧出力に追従する電圧のいずれか一方と前記基準電圧を比較して、前記定電圧出力を所望の電圧に制御するための制御電圧を発生する差動増幅回路と、を有する定電圧電源回路において、前記出力回路は、ソース端子を前記定電圧出力に接続し、ドレイン端子を電源電位に接続し、ゲート端子に前記制御電圧を接続した出力ＭＯＳトランジスタを備え、前記出力ＭＯＳトランジスタをソースフォロワ動作させたことを特徴とする定電圧電源回路。
【請求項２】
前記出力ＭＯＳトランジスタはデプレッション型トランジスタであることを特徴とする請求項１記載の定電圧電源回路。
【請求項３】
前記出力ＭＯＳトランジスタのウエル構造は複数のウエルにより構成されることを特徴とする請求項１記載の定電圧電源回路。
【請求項４】
前記定電圧電源回路は少なくとも前記出力ＭＯＳトランジスタはＳＯＩプロセスにより構成されることを特徴とする請求項１記載の定電圧電源回路。
【請求項５】
請求項１から請求項４のうちいずれかに記載の定電圧電源回路を備えたことを特徴とする電子時計。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧より低い電圧を出力する定電圧電源回路と、これを備えた電子時計に関するものである。
【０００２】
【従来の技術】
時計の長寿命化は昔から望まれており、また最近は光照射や腕の運動エネルギーにより発電したエネルギーを利用する、ソーラ発電時計や自動巻発電時計などがあり、発電エネルギーによって充電される２次電池におけるフル充電後の寿命をいかに伸ばすかが課題となっている。
時計の消費電力は、モータや液晶などの時刻表示手段の駆動に要する電力が大きいが、回路の低消費電力化も重要であり様々な提案がなされている。
【０００３】
電子回路の消費電力は、動作電圧に大きく依存しており、時計回路でよく使用されるＣＭＯＳロジック回路ではゲート容量の充放電電流が主であるため、消費電力は動作電圧の２乗に比例するので、如何に低電圧で回路を動作させるかが低消費電力化においては大きなポイントになる。
【０００４】
エネルギー源である電池としては、銀電池や大容量のリチウム電池が使用されるが、これらの電池電圧は銀電池が約１．５Ｖで、リチウム電池では約３Ｖにもなる。
このような高い電圧で時計回路を直接動作させたのでは、消費電力が大きくなってしまうことから、低消費電力化手段として定電圧電源回路を用いて時計回路の一部を電源電圧よりも低い電圧で動作させるシステムが考えられている。
【０００５】
図１２の回路図に従来の定電圧電源回路を用いた低消費電力化時計システムの一例を示す。
電源２０１をエネルギー源としており、ＶＤＤを基準（ＧＮＤ）として負の電源電圧ＶＳＳを発生する。電源２０１は銀電池やリチウム電池、もしくは、二次電池であるリチウムイオン電池などである。従来技術の定電圧電源回路１１０１により電源電圧ＶＳＳより低い電圧である定電圧Ｖｒｅｇを出力する。従来技術の定電圧電源回路１１０１についての詳細な説明は後で行う。
【０００６】
従来技術の定電圧電源回路１１０１の定電圧出力Ｖｒｅｇ１１５には発振回路２０４と分周回路２０５が接続されている。水晶振動子２０３の共振周波数に基づいてＣＭＯＳインバータで構成されている発振回路２０４により発振クロックが出力される。発振クロックは分周回路２０５により、発振クロックを１Ｈｚまで周波数を下げ、モータ駆動パルスを発生する。
そして駆動回路２０６によりモータ１１０２を駆動する。駆動回路２０６はモータ１１０２に大電流を流すために、駆動力の大きなトランジスタで構成されており、モータ１１０２を駆動することで、時刻表示手段の指針が回転して時刻を表示する。
【０００７】
定電圧電源回路１１０１からは電源電圧ＶＳＳよりも低い定電圧出力Ｖｒｅｇ１１５を出力する。発振回路２０４と分周回路２０５は電源電圧ＶＳＳよりも低い定電圧出力Ｖｒｅｇ１１５で動作することから、直接電源電圧ＶＳＳで動作させた場合と比べて、発振回路２０４と分周回路２０５の低消費電力化に大きな効果がある。
【０００８】
次に従来の定電圧電源回路１１０１の一例を図１３の回路図に示す。図１２の定電圧電源回路１１０１はｎ型基板上にＣＭＯＳ回路を構成した場合である。ｐＭＯＳトランジスタ１０１、１０２とｎＭＯＳトランジスタ１０３，１０４と基準抵抗１１３により基準電圧源１１６が構成され、定電流回路であるｐＭＯＳトランジスタ１０５、差動入力回路のｐＭＯＳトランジスタ１０６，１０７、カレントミラー回路のｎＭＯＳトランジスタ１０８，１０９で差動増幅回路１１７が構成されている。図１３の定電圧電源回路は、図１２に示すように定電圧出力Ｖｒｅｇ１１５に発振回路２０４と分周回路２０５が接続されている。図１３に示すように定電圧出力Ｖｒｅｇ１１５には出力ｎＭＯＳトランジスタ１２０１及び定電流回路であるｐＭＯＳトランジスタ１１０が接続されている。定電流回路であるｐＭＯＳトランジスタ１１０は負荷抵抗として動作し、差動増幅回路１１７により、基準電圧源１１６の基準電圧出力Ｖｒｅｆ１１４と定電圧出力Ｖｒｅｇ１１５が同じ電圧になるように、差動増幅回路１１７により出力ｎＭＯＳトランジスタ１２０１のゲート電圧をコントロールして、電源電圧ＶＳＳより低い定電圧出力Ｖｒｅｇ１１５を出力する。容量Ｃｃは位相補償容量で定電圧電源回路１１０１が発振するのを防止している。
上述した定電圧電源回路によって、電源２０１の出力電圧より低い電圧で発振回路２０４と分周回路２０５とを動作させることが可能である。
【０００９】
図１４に示すように、従来技術の定電圧電源回路１１０１では、出力ｎＭＯＳトランジスタ１２０１のソースとバルクが電源電圧ＶＳＳで接続されているため、ゲートと電源電圧ＶＳＳとの間には、ゲート−ソース間の寄生容量Ｃｇｓと、ゲート−バルク間の寄生容量Ｃｇｂの２つが並列に接続される。ゲート−バルク間容量Ｃｇｂはゲート−ソース間容量Ｃｇｓに比べると１０倍以上大きく、また出力ｎＭＯＳトランジスタ１２０１は電流を多く流せるようにチャネル幅が大きくとってあるので、結果としてゲートの面積が大きくなり、ゲート−バルク間容量Ｃｇｂは１ｐＦ以上になることもある。従ってゲートと電源電圧ＶＳＳの間に１ｐＦ以上の容量が付くことになるので、電源電圧ＶＳＳの電位が揺れる（電位が変動する）ことがあると、この容量結合によってゲートに電源電圧ＶＳＳの揺れが伝わり、更に位相補償容量Ｃｃによる容量結合によりゲート電圧Ｖｇの揺れが定電圧出力Ｖｒｅｇ１１５に伝わり、結果として定電圧出力Ｖｒｅｇが揺れてしまう。
【００１０】
この揺れがあまり大きいと発振停止や誤動作の原因にもなる。その対策として定電圧電源回路１１０１の応答性を向上させる為に差動増幅回路１１７の定電流回路であるｐＭＯＳトランジスタ１０５の電流値を増加させることで定電圧出力Ｖｒｅｇ１１５は揺れにくくなるが、応答性を向上させる為に消費電流が増加してしまい、低消電化の為に定電圧電源回路を設けた効果が半減してしまう。
【００１１】
電源電圧ＶＳＳの電位が揺れる場合が多いのは例えば女性用腕時計等（以後女持ち腕時計とする）のように大きい電池を使用できない場合、電池の内部インピーダンスが大きいため、モータ駆動時に大電流が駆動コイルに流れると電池の内部インピーダンスでの電圧降下により電池電圧ＶＳＳの電位が揺れてしまう。
【００１２】
図１５には、モータ駆動パルスによってモータ１１０２の駆動コイルに電流が流れた時の出力ｎＭＯＳトランジスタ１２０１のゲート、ソース、ドレインの電位の揺れの様子のを示す。図１５において、出力ｎＭＯＳトランジスタ１２０１のドレインが定電圧出力Ｖｒｅｇ１１５としてＶＤＤ（ＧＮＤ）の電位よりＶｒｅｇの電圧分低い電位で出力され、ソースは電源電圧ＶＳＳと同電位となっている。そこで上述したようにモータ駆動パルスによってモータ１１０２に大電流が流れると、電池２０１の内部インピーダンスにより電源電圧ＶＳＳの電位が揺れ、その揺れがゲート−バルク間容量Ｃｇｂを介して出力ｎＭＯＳトランジスタ１２０１のゲートに伝わり、更に位相補償容量Ｃｃによりゲートの電位の揺れが定電圧出力Ｖｒｅｇ１１５伝わり、結果的に電源電圧ＶＳＳの揺れが定電圧出力Ｖｒｅｇ１１５に伝わってしまうものである。この時、図１５のドレインの電位、つまり定電圧出力Ｖｒｅｇ１１５の電位に見る如く、ＶＤＤ（ＧＮＤ）との電位差が小さくなるので、定電圧出力Ｖｒｅｇで動作している発振回路２０４及び分周回路２０５などは停止してしまい、時刻が狂ってしまうことになる。
【００１３】
モータ１１０２の駆動コイルのインダクタンスとしては約数ｍＨであり、女持ち用の電池２０１の内部インピーダンスは高いものでは５００Ω程度あるので、駆動コイルに流れる電流の立ち上がり、立ち下がりの時定数は数μｓであり、定電圧電源回路に１メガＨｚ程度の応答周波数があれば、定電圧出力Ｖｒｅｇ１１５は揺れなくなる。
【００１４】
【特許文献１】
特開平８−４３５６２号公報（図４、第７頁）
【００１５】
【発明が解決しようとする課題】
しかしながら、上述した様に応答周波数が１メガＨｚの定電圧電源回路を実現するには消費電流がかなり大きくなってしまい、低消費電力化の為に定電圧電源回路を使用する意味がなくなってしまう。
【００１６】
本発明の目的は、消費電流を大きくすることなく電源電圧ＶＳＳの電位が揺れても定電圧出力Ｖｒｅｇが揺れない定電圧電源回路及びこの定電圧電源回路を備えた電子時計を提供することである。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の定電圧電源回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路からの前記基準電圧に基づいて定電圧出力を発生する出力回路と、前記出力回路の前記定電圧出力又は前記定電圧出力に追従する電圧のいずれか一方と前記基準電圧を比較して、前記定電圧出力を所望の電圧に制御するための制御電圧を発生する差動増幅回路と、を有する定電圧電源回路において、前記出力回路は、ソース端子を前記定電圧出力に接続し、ドレイン端子を電源電位に接続し、ゲート端子に前記制御電圧を接続した出力ＭＯＳトランジスタを備え、前記出力ＭＯＳトランジスタをソースフォロワ動作させたことを特徴とする。
【００１８】
また、前記出力ＭＯＳトランジスタはデプレッション型トランジスタであることを特徴とする。
【００１９】
また、前記出力ＭＯＳトランジスタのウエル構造は複数のウエルにより構成されることを特徴とする。
【００２０】
また、前記定電圧電源回路は少なくとも前記出力ＭＯＳトランジスタはＳＯＩプロセスにより構成されることを特徴とする。
【００２１】
また、上記いずれかの定電圧電源回路を電子時計に備えたことを特徴とする。
【００２２】
（作用）
本発明の定電圧電源回路によれば、出力ＭＯＳトランジスタは定電圧出力Ｖｒｅｇにソース、電源電圧ＶＳＳにドレインを接続して動作するので、電源電圧ＶＳＳと出力ＭＯＳトランジスタのゲートとの間には、容量値の小さいゲート−ドレイン間容量Ｃｇｄしか寄生しない。また、出力ＭＯＳトランジスタのゲートと定電圧出力Ｖｒｅｇとの間には、ゲート−ソース間容量Ｃｇｓが寄生し、そして出力ＭＯＳトランジスタのゲートと電源電圧ＶＤＤもしくは定電圧出力Ｖｒｅｇとの間には、容量値の大きいゲート−バルク間容量Ｃｇｂが寄生する。ゲート−バルク間容量Ｃｇｂはゲート−ドレイン間容量Ｃｇｄよりも１０倍以上大きいので、電源電圧ＶＳＳが揺れてもゲートはゲート−バルク間容量Ｃｇｂにより安定化されるため、出力ＭＯＳトランジスタのゲートは揺れにくい。従って定電圧電源回路の定電圧出力Ｖｒｅｇは揺れにくく、消費電流を大きくすることなく電源電圧ＶＳＳの電位が揺れても定電圧出力Ｖｒｅｇが揺れない定電圧電源回路を実現できる。
【００２３】
【発明の実施の形態】
以下、本発明の一実施形態である電子時計の定電圧電源回路の実施形態を図面に基づいて説明する。図１は本発明の一実施形態における電子時計の定電圧電源回路を示す回路図である。図２は本発明の一実施形態における定電圧電源回路を用いた電子時計を示すブロック図である。図３は本発明の一実施形態における電子時計の定電圧電源回路のｐＭＯＳトランジスタの構造を示す断面図である。図４は本発明の一実施形態における電子時計の定電圧電源回路の出力ｐＭＯＳトランジスタの寄生容量を示す回路図である。図５は本発明の一実施形態における電子時計の定電圧電源回路のモータ駆動時に電源電圧ＶＳＳが揺れた時の定電圧出力Ｖｒｅｇの出力波形を示す波形図である。まずはじめに図２の回路図を用いて本発明の定電圧電源回路を用いた低消費電力時計システムの実施形態を説明する。
【００２４】
図２において、本実施形態の電子時計では、電源２０１と、発振回路２０４と、分周回路２０５と、これら発振回路２０４および分周回路２０５に電源電圧より低い電圧を供給する定電圧電源回路２０２と、時刻表示手段２０７を駆動する駆動回路２０６とを有する。
電子時計は、電源２０１をエネルギー源としており電源電圧ＶＳＳを発生する。電源２０１は銀電池やリチウム電池、あるいは二次電池であるリチウムイオン電池等からなる。水晶振動子２０３の共振周波数に基づいてＣＭＯＳインバータで構成されている発振回路２０４により発振クロックが出力される。
【００２５】
発振クロックは分周回路２０５により、発振クロックを１Ｈｚまで周波数を下げ、時刻表示手段２０７の制御信号を発生する。発振回路２０４および分周回路２０５は定電圧電源回路２０２により予め定められた定電圧で動作している。そして、駆動回路２０６により、時刻表示装置２０７を駆動する。駆動回路２０６は時刻表示装置２０７に大電流を流すため、チャネル幅の大きなトランジスタで構成されている。時刻表示手段２０７はアナログ時計では針であり、針を動かすのはモータである。またデジタル時計では液晶表示素子である。
【００２６】
次に図１を用いて本発明による定電圧電源回路２０２の実施形態について説明する。定電圧電源回路２０２は図１に示すように基準電圧発生回路を構成する基準電圧源１１６と差動増幅回路１１７と出力回路１１８の３つで構成される。まず基準電圧源１１６について説明する。基準電圧源１１６はｐＭＯＳトランジスタ１０１、１０２、ｎＭＯＳトランジスタ１０３、１０４の４つのＭＯＳトランジスタと基準抵抗１１３とによって、バンドギャップ基準電圧を用いた基準電圧源を構成している。この基準電圧源１１６において、基準抵抗１１３の両端に発生する電圧ＶＲは下記式（１）で表される。
ＶＲ＝（ｋＴ／ｑ）＊ｌｎ（（Ｓ２／Ｓ１）＊（Ｓ４／Ｓ３））……（１）
Ｓ１〜Ｓ４は図１に示すＭＯＳトランジスタ１０１〜１０４のチャネル幅”Ｗ”とチャネル長”Ｌ”の寸法比である。
【００２７】
従ってｐＭＯＳトランジスタ１０２に流れる電流ＩＲは基準抵抗１１３の抵抗値をＲとすると下記式（２）で表される。
ＩＲ＝ＶＲ／Ｒ＝（ｋＴ／ｑＲ）＊ｌｎ（（Ｓ２／Ｓ１）＊（Ｓ４／Ｓ３））……（２）
ｋ：ボルツマン定数  ｑ：電子１個の電化量（クーロン）
Ｔ：絶対温度
【００２８】
また２つのｎチャネルＭＯＳトランジスタ１０３、１０４はゲートどうしが接続されているのでカレントミラー動作をする。図１に示す寸法比Ｓ１のｐチャネルＭＯＳトランジスタ１０１と寸法比Ｓ４のｎチャネルＭＯＳトランジスタ１０４を流れる電流Ｉ１は、Ｓ３、Ｓ４の比で決まる。よって、寸法比Ｓ３のｎＭＯＳトランジスタには下記式（３）に従って電流ＩＲが流れる。
Ｉ１＝ＩＲ＊（Ｓ４／Ｓ３）……（３）
Ｉ１は電源電圧ＶＳＳに関係なく一定になる。従って、基準電圧出力Ｖｒｅｆ１１４はｐＭＯＳトランジスタ１０１にＩ１の電流が流れた時のソース−ドレイン間電圧Ｖｄｓの電圧が出力され、電源電圧ＶＳＳに関係なく一定である。
【００２９】
次に差動増幅回路１１７について説明する。差動増幅回路１１７は定電流回路であるｐＭＯＳトランジスタ１０５、差動入力回路のｐＭＯＳトランジスタ１０６，１０７、カレントミラー回路のｎＭＯＳトランジスタ１０８，１０９で構成されている。定電流回路であるｐＭＯＳトランジスタ１０５は基準電圧源１１６のｐＭＯＳトランジスタ１０１とゲートどうしが接続されており、カレントミラー動作をする。従って定電流回路であるｐＭＯＳトランジスタ１０５に流れる電流ＩｄｅｆはｐＭＯＳトランジスタ１０１、１０５のＷ／Ｌ比であるＳ１、Ｓ５の比で決まる電流が流れる。また正転入力のｐＭＯＳトランジスタ１０６のゲートは基準電圧源１１６のｐＭＯＳトランジスタ１０１のゲートとドレインすなわち基準電圧出力Ｖｒｅｆ１１４に接続されており、またｐＭＯＳトランジスタ１０７のゲートである反転入力は出力回路の定電圧出力Ｖｒｅｇ１１５に接続されており、基準電圧Ｖｒｅｆ１１４と同じになるように差動増幅回路１１７が動作する。反転入力は出力回路１１８の定電圧出力Ｖｒｅｇ１１５に接続されており、定電圧出力Ｖｒｅｇ１１５は基準電圧出力Ｖｒｅｆ１１４と同じになる。カレントミラー回路のｎＭＯＳトランジスタ１０８，１０９は定電流動作し、差動増幅回路１１７の電圧利得を上げる効果がある。
【００３０】
最後に出力回路１１８について説明する。出力回路１１８は定電流回路であるｐＭＯＳトランジスタ１１０、出力ｐＭＯＳトランジスタ１１２で構成される。定電流回路であるｐＭＯＳトランジスタ１１０のゲートは基準電圧源１１６のｐＭＯＳトランジスタ１０１のゲートに接続されており、カレントミラー動作をする。従って定電流回路であるｐＭＯＳトランジスタ１１０に流れる電流ＩｏｕｔはｐＭＯＳトランジスタ１０１、１１０のＷ／Ｌ比であるＳ１、Ｓ１０の比で決まる電流が流れる。定電流回路であるｐＭＯＳトランジスタ１１０のドレインには大電流が流せるＷ／Ｌ比の大きい出力ｐＭＯＳトランジスタ１１２が接続されている。出力ｐＭＯＳトランジスタ１１２のゲートは差動増幅回路１１７によりコントロールされ、上述したように定電圧出力Ｖｒｅｇ１１５は差動増幅回路１１７により基準電圧Ｖｒｅｆ１１４と同じ電圧が出力される。
【００３１】
更に発振回路２０４及び分周回路２０５の動作電圧等の関係から定電圧出力Ｖｒｅｇ１１５を大きくしたい場合は、図１１に示すように出力回路１１８の定電流回路のｐＭＯＳトランジスタ１１０のドレインと出力ｐＭＯＳトランジスタ１１２のソースとの間にｎＭＯＳトランジスタ１１１を挿入することで、ｎＭＯＳトランジスタ１１１に電流Ｉｏｕｔが流れた時のソース−ドレイン間電圧Ｖｄｓ分、定電圧出力Ｖｒｅｇが大きくなる。そして更に定電圧出力Ｖｒｅｇを大きくしたい場合は、ｎＭＯＳトランジスタ１１１を多段接続することで更に定電圧出力Ｖｒｅｇを大きくすることが可能になる。
【００３２】
図１において、出力ｐＭＯＳトランジスタ１１２のソースは定電圧出力Ｖｒｅｇに、ドレインは電源電圧ＶＳＳに接続される。定電圧出力Ｖｒｅｇには上述したように発振回路２０４や分周回路２０５が接続され低電圧動作する。出力ｐＭＯＳトランジスタ１１２には定電流回路のｐＭＯＳトランジスタ１１０に流れる電流Ｉｏｕｔと発振回路２０４、分周回路２０５の電流Ｉｌｏａｄが加算された電流が流れる。発振回路２０４や分周回路２０５に流れる電流は常に一定の電流が流れるわけではなく変化する。この電流の変化に応じて差動増幅回路１１７により出力ｐＭＯＳトランジスタ１１２のゲートが制御され、発振回路２０４や分周回路２０５の消費電流が変化しても定電圧出力Ｖｒｅｇには常に一定の電圧が出力される。出力ｐＭＯＳトランジスタ１１２のゲートと定電圧出力Ｖｒｅｇであるソースとの電位差は出力ｐＭＯＳトランジスタ１１２に流す電流Ｉｏｕｔ＋Ｉｌｏａｄを流す為の電圧であり、出力ｐＭＯＳトランジスタ１１２のしきい値電圧程度で、動作としてはソースフォロワ（ドレイン接地）の動作をする。
【００３３】
本実施形態の定電圧電源回路２０２を構成する出力ＭＯＳトランジスタはｐＭＯＳトランジスタ１１２であり、ｎ型基板上に製造されているので、図３に示すようにソース、ドレインはｎ型基板３０１上に作られ、バルクはｎ型基板３０１そのものである。ｎ型基板３０１の電位はＶＤＤ（ＧＮＤ）に接続されている。
【００３４】
また、本実施形態の定電圧電源回路２０２を構成する出力ｐＭＯＳトランジスタ１１２は、図４に示すようにソースが定電圧出力Ｖｒｅｇ１１５に接続され、ドレインが電源電圧ＶＳＳに、ゲートは差動増幅回路の出力に接続されている。本実施形態では上述したようにウエハはｎ型基板の為、出力ｐＭＯＳトランジスタ１１２のバルクの電位はＶＤＤ（ＧＮＤ）である。出力ｐＭＯＳトランジスタ１１２には寄生的にゲート−ドレイン間容量Ｃｇｄ、ゲート−ソース間容量Ｃｇｓ、ソース−ドレイン間容量Ｃｄｓ、ゲート−バルク間容量Ｃｇｂが発生する。特にゲート−バルク間容量Ｃｇｂはゲート酸化膜が主であり、他の寄生容量Ｃｄｓ、Ｃｇｓ、Ｃｇｄに比べ約１０倍以上でありかなり大きい。
【００３５】
次にモータの駆動コイルの時刻表示手段２０７の駆動によって電池２０１より大電流が流れた際に電池の内部インピーダンスにより電源電圧ＶＳＳが揺れた時の様子を図５を用いて説明する。
【００３６】
図５にモータ駆動パルスによって駆動コイルに電流が流れた時の出力ｐＭＯＳトランジスタ１１２のゲート、ソース、ドレインの電位の揺れの様子のを示す。図５において、出力ｐＭＯＳトランジスタ１１２のソースが定電圧出力Ｖｒｅｇ１１５としてＶＤＤ（ＧＮＤ）の電位よりＶｒｅｇの電圧分低い電位で出力され、ドレインは電源電圧ＶＳＳと同電位となっている。出力ｐＭＯＳトランジスタ１１２のゲートの電位Ｖｇは出力ｐＭＯＳトランジスタ１１２がエンハンスメント型かデプレッション型の違いで変わる。これについては後で説明する。モータ駆動パルスが発生して、駆動コイルにモータ電流が流れると、電池２０１の内部インピーダンスにより駆動コイルに流れるモータ電流波形と同じように電源電圧ＶＳＳが揺れる。電源電圧ＶＳＳが揺れると、それに応じて電源電圧に接続されている出力ｐＭＯＳトランジスタ１１２のドレインの電位も揺れるが、上述したようにゲート−ドレイン間容量Ｃｇｄは非常に小さく、またゲート−ドレイン間容量Ｃｇｄに比べ約１０倍以上容量値の大きいゲート−バルク間容量Ｃｇｂがゲート−ＶＤＤ（ＧＮＤ）間についてゲート電圧Ｖｇの安定性を高めている為、ゲート電圧Ｖｇの電位は揺れにくくなっている。出力ｐＭＯＳトランジスタ１１２の場合、負荷となる発振回路２０４と分周回路２０５の動作電流を多く流せるように設計しているので、ゲートの面積も大きく、ゲート−バルク容量Ｃｇｂも１ｐＦ程度以上になる。
【００３７】
従って電源電圧ＶＳＳが揺れても出力ｐＭＯＳトランジスタ１１２のゲートの電位Ｖｇが揺れないので位相補償容量Ｃｃを通して定電圧出力Ｖｒｅｇ１１５が揺れることがない。よって消費電流を増加させることなく電源電圧ＶＳＳの電位が揺れても定電圧出力Ｖｒｅｇ１１５が揺れない定電圧電源回路２０２を実現でき、電源電圧ＶＳＳの電位の揺れに対して、発振回路２０４及び分周回路２０５は安定して動作することができる。
【００３８】
図６は本発明の一実施形態における電子時計の定電圧電源回路の出力回路の出力ｐＭＯＳトランジスタのゲート制御電圧を示す回路図である。前述の如く、出力ｐＭＯＳトランジスタ１１２のゲート電圧Ｖｇは発振回路２０４や分周回路２０５の消費電流に応じて制御されるが、電子時計の標準的なＭＯＳトランジスタはエンハンスメント型であり出力ｐＭＯＳトランジスタ１１２のゲート電圧Ｖｇはソースの電位に対して負の電圧を与えなければならない。従って、その制御電圧範囲はＶＤＤ（ＧＮＤ）よりもＶｒｅｇ＋Ｖｔｈｐ（出力ｐＭＯＳトランジスタ１１２のしきい値電圧）分低い電圧を与えなければならず、電源電圧ＶＳＳは最低Ｖｒｅｇ＋Ｖｔｈｐの電圧がないとこの回路は動作しない。
【００３９】
また、図６に示すように出力ｐＭＯＳトランジスタ１１２のソースの電位はバルクの電位（ＶＤＤ）より定電圧出力の電圧（Ｖｒｅｇ）分だけ低いので、バックゲート効果電圧Ｖｂａｋが発生し、実質のしきい値電圧がＶｂａｋ分増加する。したがって出力ｐＭＯＳトランジスタ１１２のゲートの電圧ＶｇはＶｒｅｇ＋Ｖｔｈｐに加えバックゲート効果電圧Ｖｂａｋ分大きくしないと出力ｐＭＯＳトランジスタ１１２に電流が流れない。出力ｐＭＯＳトランジスタ１１２には出力回路１１８の定電流回路のｐＭＯＳトランジスタ１１０に流れる電流Ｉｏｕｔと発振回路２０４、分周回路２０５の電流Ｉｌｏａｄが加算された電流が流れる。従って図５に示すようにエンハンスメント型ｐＭＯＳトランジスタの場合のゲート電位ＶｇはＶＤＤ（ＧＮＤ）に対してＶｒｅｇ＋Ｖｔｈｐ＋Ｖｂａｋの電位差が必要である。よって電源電圧ＶＳＳは最低Ｖｒｅｇ＋Ｖｔｈｐに加えバックゲート効果分の電圧Ｖｂａｋがないと定電圧電源回路２０２が動作しないことになる。
【００４０】
２次電池に充電して使用する電子時計等ではフル充電後の寿命を延ばすために少しでも低電圧で動作しなければならない。これに対して図６の構成によれば、定電圧電源回路２０２がＶｒｅｇ＋Ｖｔｈｐ＋Ｖｂａｋ以上の電源電圧ＶＳＳでないと動作しないので、バックゲート効果電圧Ｖｂａｋ＋しきい値電圧Ｖｔｈｐ分だけ動作電圧が余分に高くなるため、電池の寿命が短くなってしまう。これを解決するための他の実施形態を次に説明する。
【００４１】
図７は本発明の他の実施形態における電子時計の定電圧電源回路の出力回路の出力ｐＭＯＳトランジスタがデプレッション型の場合のゲート制御電圧を示す回路図である。
【００４２】
上記の電池の寿命の問題を解決する手段として図７に示すように出力ｐＭＯＳトランジスタ１１２のしきい値電圧を０ｖより低く設定する。つまりｐＭＯＳトランジスタ１１２をデプレッション型にすることで、Ｖｔｈｐ＋バックゲート効果電圧分のしきい値電圧増加をキャンセルする。これによって出力ｐＭＯＳトランジスタ１１２のゲート電位ＶｇはＶＤＤ（ＧＮＤ）に対してＶｒｅｇの電位差で良いことになり、従って電源電圧ＶＳＳは定電圧出力Ｖｒｅｇより大きければ定電圧電源回路を動作させることが可能になる。この際バックゲート効果電圧Ｖｂａｋは定電圧出力Ｖｒｅｇの電圧によって変わるので、定電圧出力Ｖｒｅｇ１１５の電圧値により出力ｐＭＯＳトランジスタ１１２のデプレッションのしきい値を設定する。図５に出力ｐＭＯＳトランジスタ１１２をデプレッション型にした場合のゲート電位Ｖｇを示す。エンハンスメント型の場合と比較して出力ｐＭＯＳトランジスタ１１２のゲート電位ＶｇはＶｒｅｇ程度で良いことがわかる。
【００４３】
また定電圧出力Ｖｒｅｇ１１５の電圧値は基準電圧源１１６の基準電圧出力Ｖｒｅｆ１１４で制御されるが、温度が変化するとＭＯＳトランジスタのしきい値電圧が変化するため基準電圧出力Ｖｒｅｆ１１４が変化する。従って、定電圧出力Ｖｒｅｇ１１５の電圧値も変化するので、出力ｐＭＯＳトランジスタ１１２のバックゲート効果電圧Ｖｂａｋも変化してしまう。その為、出力ｐＭＯＳトランジスタ１１２のゲート電圧Ｖｇの制御電圧範囲をバックゲート効果電圧Ｖｂａｋの温度変化分高くする必要があり、電源電圧ＶＳＳはバックゲート効果電圧Ｖｂａｋの温度変化分大きくしなければならない。
【００４４】
この問題の対策としては基本的に出力ｐＭＯＳトランジスタ１１２にＶｒｅｇ分のバックゲート効果が発生するために起きる問題であり、図８に示すように出力ｐＭＯＳトランジスタ１１２はｎ型基板の中に、ｐウエル８０１を形成した後、ｐウエル８０１の中にｎウエル８０２を形成し、ｎウエル８０２の中にドレイン、ソースを形成し、出力ｐＭＯＳトランジスタ１１２を構成する。このような構造にすることで出力ｐＭＯＳトランジスタ１１２のバルクの電位はＶＤＤ（ＧＮＤ）から分離することができ、ソースとバルクの電位を同じにすることができるため、バックゲート効果を除去することができる。この場合、バルクはソースと同じ定電圧出力Ｖｒｅｇ１１５に接続され、ゲート−バルク間容量Ｃｇｂはゲートと定電圧出力Ｖｒｅｇ１１５との間に寄生するが、結局定電圧出力Ｖｒｅｇ１１５と出力ｐＭＯＳトランジスタ１１２のゲートの電位差が安定するように動作するので、バルクが電源電圧ＶＤＤに接続される場合と同じようにゲートの電位は揺れにくくなる。
【００４５】
よって図９に示すように出力ｐＭＯＳトランジスタはソースとバルクが同じ電位であり、バックゲート効果が発生しないので、電源電圧ＶＳＳをバックゲート電圧の温度変化分大きくしなくてもよい。
【００４６】
上述した対策によりバックゲート効果分の温度変化を気にせずに電源電圧ＶＳＳを小さくすることができる。また、バックゲート効果を除去する手段としては、図１０に示すように定電圧電源回路２０２において少なくとも出力ｐＭＯＳトランジスタ１１２をＳＯＩプロセスで構成してもバルクを基板電位より分離できるので同じ効果が得られる。
【００４７】
よって本発明の定電圧電源回路では、消費電流を大きくすることなく電源電圧ＶＳＳの電位が揺れても定電圧出力Ｖｒｅｇが揺れない定電圧電源回路を実現することができる。
【００４８】
なお、本発明の実施形態において、ｎ型基板の場合に於いて定電圧電源回路２０２の説明をしたが、ｐ型基板でも同じ効果が得られる。
【００４９】
【発明の効果】
以上説明したように本発明の電子時計の定電圧電源回路によれば、出力ＭＯＳトランジスタは定電圧出力にソース、電源電圧ＶＳＳにドレインを接続して動作するので、電源電圧ＶＳＳと出力ＭＯＳトランジスタのゲートとの間には、容量値の小さいゲート−ドレイン間容量Ｃｇｄしか寄生しない。また、出力ＭＯＳトランジスタのゲートと定電圧出力Ｖｒｅｇとの間にはゲート−ソース間容量Ｃｇｓが寄生し、そして出力ＭＯＳトランジスタのゲートと電源電圧ＶＤＤもしくは定電圧出力Ｖｒｅｇとの間には、容量値の大きいゲート−バルク間容量Ｃｇｂが寄生する。ゲート−バルク間容量Ｃｇｂはゲート−ドレイン間容量Ｃｇｄよりも１０倍以上大きいので、電源電圧ＶＳＳが揺れてもゲートはゲート−バルク間容量Ｃｇｂにより安定化されるため、電源電圧ＶＳＳの揺れが出力ＭＯＳトランジスタのゲートに伝わりにくく、従って定電圧電源回路の定電圧出力Ｖｒｅｇは揺れにくくなり、消費電流を大きくすることなく電源電圧ＶＳＳの電位が揺れても定電圧出力Ｖｒｅｇが揺れない定電圧電源回路を実現できる。
更に出力ｐＭＯＳトランジスタをデプレッショントランジスタ、そして複数のウエル構造あるいはＳＯＩ構造にすることで電源電圧ＶＳＳを高くすることなく動作することができる。
【図面の簡単な説明】
【図１】本発明の実施形態における電子時計の定電圧電源回路を示す回路図である。
【図２】本発明の実施形態における定電圧電源回路を用いた電子時計を示すブロック図である。
【図３】本発明の実施形態における電子時計の定電圧電源回路のｐＭＯＳトランジスタの構造を示す断面図である。
【図４】本発明の実施形態における電子時計の定電圧電源回路の出力ｐＭＯＳトランジスタの寄生容量を示す回路図である。
【図５】本発明の実施形態における電子時計の定電圧電源回路のモータ駆動時に電源電圧ＶＳＳが揺れた時の定電圧出力Ｖｒｅｇの出力波形を示す波形図である。
【図６】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力ｐＭＯＳトランジスタのゲート制御電圧を示す回路図である。
【図７】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力ｐＭＯＳトランジスタがデプレッション型の場合のゲート制御電圧を示す回路図である。
【図８】本発明の実施形態における電子時計の定電圧電源回路のｐＭＯＳトランジスタを複数のウエルで形成した構造を示す断面図である。
【図９】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力ｐＭＯＳトランジスタがデプレッション型であり、複数のウエルで形成してソースとバルクが接続された場合のゲート制御電圧を示す回路図である。
【図１０】本発明の実施形態における電子時計の定電圧電源回路のｐＭＯＳトランジスタをＳＯＩプロセスで形成した構造を示す断面図である。
【図１１】本発明の実施形態における電子時計の定電圧電源回路の定電圧出力Ｖｒｅｇを大きくした回路図である。
【図１２】従来技術における定電圧電源回路を用いた電子時計を示すブロック図である。
【図１３】従来技術における定電圧電源回路の回路図である。
【図１４】従来技術における電子時計の定電圧電源回路の出力ｎＭＯＳトランジスタの寄生容量を示す回路図である。
【図１５】従来技術における電子時計の定電圧電源回路のモータ駆動時に電源電圧ＶＳＳが揺れた時の定電圧出力Ｖｒｅｇの出力波形を示す波形図である。
【符号の説明】
１０１：寸法比Ｓ１のｐＭＯＳトランジスタ
１０２：寸法比Ｓ２のｐＭＯＳトランジスタ
１０３：寸法比Ｓ３のｎＭＯＳトランンジスタ
１０４：寸法比Ｓ４のｎＭＯＳトランンジスタ
１０５：寸法比Ｓ５のｐＭＯＳトランンジスタ
１０６：差動増幅回路の正転入力トランジスタ
１０７：差動増幅回路の反転入力トランジスタ
１０８：カレントミラーｎＭＯＳトランジスタ
１０９：カレントミラーｎＭＯＳトランジスタ
１１０：寸法比Ｓ１０のｐＭＯＳトランンジスタ
１１１：ｎＭＯＳトランジスタ
１１２：出力ｐＭＯＳトランジスタ
１１３：基準抵抗
１１４：基準電圧出力Ｖｒｅｆ
１１５：定電圧出力Ｖｒｅｇ
２０１：電源
２０２：本発明による定電圧電源回路
２０３：水晶振動子
２０４：発振回路
２０５：分周回路
２０６：駆動回路
２０７：時刻表示手段
３０１：ｎ型基板
８０１：ｐウエル
８０２：ｎウエル
１００１：Ｓｉ基板
１００２：ＳｉＯ２酸化膜
１１０１：従来技術による定電圧電源回路
１１０２：モータ
１２０１：出力ｎＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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