(57)【要約】【課題】電源電圧が低い場合にも、入力信号を確実に受信する。【解決手段】入力部および帰還部は、第２電源線と反転回路の入力ノードとの間に直列に配置されている。入力部は、入力信号に応じて第２電源線を反転回路の入力ノードの一方に接続する。反転回路の一方が動作し、入力信号に応じた論理値がラッチ部にラッチされる。帰還部は、ラッチ部の出力レベルに応じて入力ノードの一方のみを入力部に接続し、ラッチ部のラッチ状態を固定する。入力信号に応じた電圧を入力ノードに直接与えることで、反転回路の入力ノードの電圧差を、入力信号に応じて迅速に広げることができる。したがって、入力信号をラッチ部に確実にラッチできる。入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも、入力信号を確実にラッチできる。【選択図】　　　図１
2004032284.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記反転回路の入力ノードとの間に直列に配置される入力部および帰還部とを備え、
前記入力部は、前記入力信号に応じて前記第２電源線を前記帰還部を介して前記入力ノードの一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記ラッチ部から出力される出力信号のレベルに応じて前記入力ノードの前記一方を前記入力部に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｎＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｐＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｐＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｐＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｎＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｎＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【請求項６】
入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記ラッチ部との間に並列に配置され、前記第２電源電圧を直接受ける入力部および帰還部とを備え、
前記入力部は、入力信号に応じて前記第２電源線を前記反転回路の一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記第２電源線を前記ラッチ部から出力される出力信号のレベルに応じて前記反転回路の前記一方に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
【請求項８】
請求項６記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
【請求項９】
請求項６記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｎＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｐＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｐＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【請求項１０】
請求項６記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｐＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｎＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｎＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を受信する入力回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近時、トランジスタ構造の微細化、消費電力の削減等のため、半導体集積回路の電源電圧（動作電圧）が低くなってきている。トランジスタの閾値電圧は、電源電圧にほとんど依存しないため、電源電圧の低下に伴い電源電圧に対するトランジスタの閾値電圧は、相対的に大きくなる。この結果、トランジスタで構成される回路の動作マージンは、小さくなる傾向にある。
図１１は、外部から供給される入力信号を受信する入力回路の一例を示している。
【０００３】
入力回路は、ラッチ部１、プリチャージ部２、帰還部３、入力部４、電源接続部５およびバッファ部６を有している。ラッチ部１は、入力と出力とを互いに接続した２つのＣＭＯＳインバータ１ａ、１ｂで構成されている。プリチャージ部２は、ドレインがＣＭＯＳインバータ１ａ、１ｂの入力ノードＮＤ１、ＮＤ２にそれぞれ接続された２つのｐＭＯＳトランジスタ２ａ、２ｂで構成されている。ｐＭＯＳトランジスタ２ａ、２ｂは、ソースが電源線ＶＤＤに接続され、ゲートでクロック信号ＣＬＫを受けている。
【０００４】
帰還部３は、ドレインがＣＭＯＳインバータ１ａ、１ｂのｎＭＯＳトランジスタのソースに接続された２つのｎＭＯＳトランジスタ３ａ、３ｂで構成されている。ｎＭＯＳトランジスタ３ａ、３ｂのゲートは、バッファ部６を介して供給されるノードＮＤ２、ＮＤ１の反転レベル（／ＮＤ２、／ＮＤ１）をそれぞれ受けている。入力部４は、ドレインがＣＭＯＳインバータ１ａ、１ｂのｎＭＯＳトランジスタのソースに接続されたｎＭＯＳトランジスタ４ａ、４ｂで構成されている。ｎＭＯＳトランジスタ４ａ、４ｂのゲートは、入力信号ＩＮおよび基準電圧ＶＲＥＦをそれぞれ受けている。基準電圧ＶＲＥＦは、入力信号ＩＮの高レベル電圧と低レベル電圧の中央の電圧に設定されている。
【０００５】
電源接続部５は、ドレインがｎＭＯＳトランジスタ３ａ、３ｂ、４ａ、４ｂのソースに接続されたｎＭＯＳトランジスタ５ａで構成されている。ｎＭＯＳトランジスタ５ａは、ソースが接地線ＶＳＳに接続され、ゲートでクロック信号ＣＬＫを受けている。バッファ部６は、ノードＮＤ１、ＮＤ２の論理レベルをそれぞれ反転するインバータ６ａ、６ｂと、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に配置した出力回路６ｃとを有している。出力回路６ｃのｐＭＯＳトランジスタのゲートは、インバータを介してノード／ＮＤ１に接続されている。出力回路６ｃのｎＭＯＳトランジスタのゲートは、ノード／ＮＤ２に接続されている。
【０００６】
図１１に示した入力回路では、クロック信号ＣＬＫが低レベルのとき、プリチャージ部２のｐＭＯＳトランジスタ２ａ、２ｂがオンし、ＣＭＯＳインバータ１ａ、１ｂの入力ノードＮＤ１、ＮＤ２は、ともに高レベルに変化する。このとき、ｎＭＯＳトランジスタ５ａはオフしている。ノードＮＤ１、ＮＤ２が高レベルのとき、バッファ部６のインバータ６ａ、６ｂの出力であるノード／ＮＤ１、／ＮＤ２は、低レベルになり、帰還部３のｎＭＯＳトランジスタ３ａ、３ｂは、オフする。
【０００７】
次に、入力信号ＩＮが供給された後、クロック信号ＣＬＫは、高レベルに変化する。クロック信号ＣＬＫの高レベルにより、プリチャージ部２のｐＭＯＳトランジスタ２ａ、２ｂはオフし、電源接続部５のｎＭＯＳトランジスタ５ａはオンする。例えば、入力信号が高レベル（基準電圧ＶＲＥＦより高い電圧）のとき、ｎＭＯＳトランジスタ４ｂのソース・ドレイン間抵抗は、ｎＭＯＳトランジスタ４ａのソース・ドレイン間抵抗より低くなる。このため、ノードＮＤ１の電圧は、ノードＮＤ２の電圧に比べ下がる。ｐＭＯＳトランジスタ１ａのソース・ドレイン間抵抗は、ｐＭＯＳトランジスタ１ｂのソース・ドレイン間抵抗より低くなる。この結果、ノードＮＤ２の電圧は上昇し、ノードＮＤ１の電圧は下降する。すなわち、入力信号ＩＮの高レベルは、ラッチ部１にラッチされる。
【０００８】
ノードＮＤ１の低レベルおよびノードＮＤ２の高レベルにより、ノード／ＮＤ１、／ＮＤ２は、それぞれ高レベル、低レベルに変化する。バッファ部６の出力回路６ｃは、ノード／ＮＤ２の低レベルおよびノード／ＮＤ１の反転レベル（低レベル）を受け、出力信号ＯＵＴを高レベルに変化させる。すなわち、ラッチ部１にラッチされた入力信号ＩＮの論理レベルが出力される。
【０００９】
帰還部３のｎＭＯＳトランジスタ３ｂは、ノード／ＮＤ１の高レベルを受けてオンするため、ラッチ部１のラッチ状態は、入力信号ＩＮのレベルによらず固定される。ラッチ部１は、クロック信号ＣＬＫが低レベルに変化するまで、入力信号ＩＮをラッチする。
図１２は、入力回路の別の例を示している。この入力回路は、図１１に示した入力回路の極性を逆にした回路である。すなわち、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ、および電源線ＶＤＤと接地線ＶＳＳとは、それぞれ入れ換えられている。
【００１０】
入力回路は、ラッチ部１、プリチャージ部７、帰還部８、入力部９、電源接続部１０およびバッファ部１１を有している。プリチャージ部７は、ドレインがＣＭＯＳインバータ１ａ、１ｂの入力ノードＮＤ１、ＮＤ２にそれぞれ接続された２つのｎＭＯＳトランジスタ７ａ、７ｂで構成されている。ｎＭＯＳトランジスタ７ａ、７ｂは、ソースが接地線ＶＳＳに接続され、ゲートでクロック信号／ＣＬＫを受けている。クロック信号／ＣＬＫは、クロック信号ＣＬＫの位相を反転した信号である。
【００１１】
帰還部８は、ドレインがＣＭＯＳインバータ１ａ、１ｂのｐＭＯＳトランジスタのソースに接続された２つのｐＭＯＳトランジスタ８ａ、８ｂで構成されている。ｐＭＯＳトランジスタ８ａ、８ｂのゲートは、バッファ部１１を介して供給されるノードＮＤ２、ＮＤ１の反転レベル（／ＮＤ２、／ＮＤ１）をそれぞれ受けている。入力部９は、ドレインがＣＭＯＳインバータ１ａ、１ｂのｐＭＯＳトランジスタのソースに接続されたｐＭＯＳトランジスタ９ａ、９ｂで構成されている。ｐＭＯＳトランジスタ９ａ、９ｂのゲートは、入力信号ＩＮおよび基準電圧ＶＲＥＦをそれぞれ受けている。
【００１２】
電源接続部１０は、ドレインがｐＭＯＳトランジスタ８ａ、８ｂ、９ａ、９ｂのソースに接続され、ソースが電源線ＶＤＤに接続され、ゲートでクロック信号／ＣＬＫを受けている。バッファ部１１は、ノードＮＤ１、ＮＤ２のレベルをそれぞれ反転するインバータ１１ａ、１１ｂと、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に配置した出力回路１１ｃとを有している。出力回路１１ｃのｐＭＯＳトランジスタのゲートは、ノード／ＮＤ１に接続されている。出力回路１１ｃのｎＭＯＳトランジスタのゲートは、インバータを介してノード／ＮＤ２に接続されている。
【００１３】
図１２に示した入力回路では、クロック信号／ＣＬＫが高レベルのとき、プリチャージ部７のｎＭＯＳトランジスタ７ａ、７ｂがオンし、ＣＭＯＳインバータ１ａ、１ｂの入力ノードＮＤ１、ＮＤ２は、ともに低レベルに変化する。そして、入力信号ＩＮが供給された後、クロック信号／ＣＬＫが低レベルに変化することで、ノードＮＤ１、ＮＤ２の一方が高レベル、他方が低レベルになる。この後、ノードＮＤ１、ＮＤ２の電圧に応じて、帰還部８のｐＭＯＳトランジスタ８ａ、８ｂの一方がオンし、クロック信号／ＣＬＫが高レベルに変化するまでラッチ状態が固定される。
【００１４】
【発明が解決しようとする課題】
図１１に示した入力回路では、接地線ＶＳＳからノードＮＤ１、ＮＤ２までの間に３つのｎＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタ５ａ、４ａ、ＣＭＯＳインバータ１ａのｎＭＯＳトランジスタ）が直列に接続されている。同様に、図１２に示した入力回路では、電源線ＶＤＤからノードＮＤ１、ＮＤ２までの間に、３つのｐＭＯＳトランジスタが直列に接続されている。このため、上述した入力回路を電源電圧の低い半導体集積回路に搭載する場合、接地電圧ＶＳＳ（または電源電圧ＶＤＤ）は、ラッチ部１に供給されにくくなる。この結果、ノードＮＤ１、ＮＤ２の電圧差が開きにくくなり、わずかな電源ノイズ等により、ラッチ部１が誤ったデータをラッチするおそれがある。
【００１５】
また、図１１において、基準電圧ＶＲＥＦを受けるｎＭＯＳトランジスタ４ａは、ｎＭＯＳトランジスタ５ａを介して接地線ＶＳＳに接続されている。同様に、図１２において、基準電圧ＶＲＥＦを受けるｐＭＯＳトランジスタ９ｂは、ｐＭＯＳトランジスタ１０ａを介して電源電圧ＶＤＤに接続されている。このため、入力回路の動作時に、ｎＭＯＳトランジスタ４ａおよびｐＭＯＳトランジスタ９ｂのソースおよびドレインの電圧が変動しやすくなる。この結果、入力信号ＩＮのラッチ時に基準電圧ＶＲＥＦが、カップリングノイズにより変動した場合、次のクロック信号ＣＬＫ（または／ＣＬＫ）に同期して供給される入力信号ＩＮを正しくラッチできないおそれがある。
【００１６】
本発明の目的は、入力信号を確実に受信できる入力回路を有する半導体集積回路を提供することにある。特に、電源電圧が低い場合に、入力信号を確実に受信することにある。
【００１７】
【課題を解決するための手段】
請求項１の半導体集積回路では、入力回路は、ラッチ部、電源接続部、入力部および帰還部を有している。この入力回路では、まず、電源接続部は、制御信号の活性化に応答して入力回路の反転回路を第１電源電圧が供給される第１電源線に接続する。入力部の入力スイッチ回路は、入力信号に応じて第２電源電圧が供給される第２電源線を帰還部を介して反転回路の入力ノードの一方に接続する。ラッチ部は、反転回路の一方が動作することで、強制的にアンバランスにされ、入力信号に応じた論理値をラッチする。帰還部の帰還スイッチ回路は、ラッチ部から出力される出力信号のレベルに応じて入力ノードの一方のみを入力部に接続する。そして、ラッチ部のラッチ状態が固定される。
【００１８】
入力部および帰還部は、第２電源線と反転回路の入力ノードとの間に直列に配置されている。すなわち、入力部は、ラッチ部を介して入力ノードに直接接続されている。入力信号に応じた電圧を入力ノードに直接与えることができるため、反転回路の入力ノードの電圧差を、入力信号に応じて迅速に広げることができる。したがって、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
【００１９】
請求項６の半導体集積回路では、入力回路は、ラッチ部、電源接続部、入力部および帰還部を有している。この入力回路では、まず、電源接続部は、制御信号の活性化に応答して入力回路の反転回路を第１電源電圧が供給される第１電源線に接続する。入力部の入力スイッチ回路は、入力信号に応じて第２電源電圧が供給される第２電源線を反転回路の一方に接続する。ラッチ部は、反転回路の一方が動作することで、強制的にアンバランスにされ、入力信号に応じた論理値をラッチする。帰還部の帰還スイッチ回路は、ラッチ部から出力される出力信号のレベルに応じて入力ノードの一方のみを第２電源線に接続する。そして、ラッチ部のラッチ状態が固定される。
【００２０】
入力部および帰還部は、第２電源線と反転回路との間に並列に配置されている。すなわち、第２電源線は、入力部を介して、反転回路に直接接続されている。入力信号に応じて第２電源線を反転回路に直接接続できるため、反転回路の入力ノードの電圧差を、入力信号に応じて迅速に広げることができる。したがって、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
【００２１】
請求項２および請求項７の半導体集積回路では、プリチャージ部は、制御信号の非活性化時に、反転回路の入力ノードを所定の電圧に設定する。ラッチ部が動作する前に、反転回路を同じ状態にしておくことで、ラッチ部を、入力信号に対応するラッチ状態になるように迅速にアンバランスにできる。
請求項３および請求項８の半導体集積回路では、バッファ部を介して増幅された出力信号を帰還部に供給することで、ラッチ部のラッチ状態が確定するための時間を短くできる。
【００２２】
請求項４、請求項５、請求項９および請求項１０の半導体集積回路では、入力回路をｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成することで、反転回路の入力ノードは、２段のトランジスタ（入力部および帰還部のｐＭＯＳまたはｎＭＯＳトランジスタ）を介して第２電源線に接続される。このため、第２電源電圧は、入力信号に応じて入力ノードに伝達されやすくなり、第１電源電圧と第２電源電圧の差が小さい場合にも、入力信号を確実にラッチできる。この結果、電源電圧が低い場合の動作余裕を向上できる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。
半導体集積回路は、シリコン基板上に、ＣＭＯＳプロセス技術を使用して、クロック同期式のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）として形成されている。
【００２４】
ＳＤＲＡＭは、クロック信号（制御信号）ＣＬＫを受けるクロックバッファ１２、複数ビットからなるコマンド信号ＣＭＤを受けるコマンドバッファ１４、複数ビットからなるアドレス信号ＡＤを受けるアドレスバッファ１６、コマンドラッチ／デコーダ１８、アドレスラッチ回路（アドレス受信回路）２０、制御回路２２、およびメモリコア２４を有している。なお、ＳＤＲＡＭは、図１に示した以外にも、データ信号を入出力するためのデータバッファ、データ制御回路等を有している。
【００２５】
クロックバッファ１２、コマンドバッファ１４およびアドレスバッファ１６は、カレントミラー回路を有する差動入力回路およびバッファＢＵＦを有している。クロックバッファ１２は、受信したクロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力する。コマンドバッファ１４は、受信したコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。アドレスバッファ１６は、書き込み動作または読み出し動作を実行するメモリセルＭＣを選択するためのアドレス信号ＡＤを受信し、受信したアドレス信号ＡＤを内部アドレス信号ＩＡＤとして出力する。
【００２６】
コマンドラッチ／デコーダ１８は、内部コマンド信号ＩＣＭＤを内部クロック信号ＩＣＬＫに同期して受信する入力回路２６および受信した内部クロック信号ＩＣＬＫをデコードするコマンドデコーダ２８を有している。コマンドラッチ／デコーダ１８は、デコード結果に応じて、メモリコア２４に書き込み動作または読み出し動作を実行させるためのコア制御信号ＣＮＴを出力する。
【００２７】
アドレスラッチ回路２０は、内部アドレス信号ＩＡＤを内部クロック信号ＩＣＬＫに同期して受信し、受信した信号をラッチアドレス信号ＬＡＤとして出力する入力回路３０を有している。
制御回路２２は、コア制御信号ＣＮＴおよびラッチアドレス信号ＬＡＤを受け、メモリコア２４にこのメモリコア２４を動作させるための制御信号を出力する。
【００２８】
メモリコア２４は、マトリックス状に配置されたメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬおよびビット線ＢＬと、ビット線ＢＬに接続されたセンスアンプＳＡとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
【００２９】
メモリコア２４は、制御回路２２からの制御信号を受けて動作を開始し、ラッチアドレス信号ＬＡＤに応じたワード線ＷＬを選択する。ワード線ＷＬの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。図２は、図１に示したアドレスラッチ回路２０の入力回路３０の詳細を示している。なお、コマンドラッチ／デコーダ１８の入力回路２６も入力回路３０と同じ回路である。このため、入力回路２６の説明は省略する。
【００３０】
入力回路３０は、入力部３２、帰還部３４、ラッチ部３６、プリチャージ部３８、電源接続部４０、およびバッファ部４２を有している。
入力部３２は、ドレインが帰還部３４に接続されたｐＭＯＳトランジスタ３２ａ、３２ｂ（入力スイッチ回路）で構成されている。ｐＭＯＳトランジスタ３２ａ、３２ｂのゲートは、内部アドレス信号ＩＡＤの位相を反転した内部アドレス信号／ＩＡＤおよび内部アドレス信号ＩＡＤをそれぞれ受けている。ｐＭＯＳトランジスタ３２ａ、３２ｂのソースは、電源電圧（第２電源電圧）ＶＤＤが供給される電源線（第２電源線）ＶＤＤに接続されている。この実施形態では、電源電圧ＶＤＤは、２．３Ｖに設定されている。
【００３１】
帰還部３４は、ドレインが後述するＣＭＯＳインバータ３６ａ、３６ｂの入力ノードＮＤ１、ＮＤ２（＝ＣＭＯＳインバータ３６ａ、３６ｂの出力ノードＮＤ２、ＮＤ１）にそれぞれ接続されたｐＭＯＳトランジスタ３４ａ、４８ｂ（帰還スイッチ回路）で構成されている。ｐＭＯＳトランジスタ３４ａ、３４ｂのゲートは、バッファ部４２を介して供給されるノードＮＤ２、ＮＤ１の反転レベル（／ＮＤ２、／ＮＤ１）をそれぞれ受けている。
【００３２】
ラッチ部３６は、入力と出力とを互いに接続したＣＭＯＳインバータ３６ａ、３６ｂで構成されている。ＣＭＯＳインバータ３６ａ、３６ｂのｐＭＯＳトランジスタのソースは、電源線ＶＤＤに接続されている。ＣＭＯＳインバータ３６ａ、３６ｂのｎＭＯＳトランジスタのソースは、電源接続部４０に接続されている。
プリチャージ部３８は、ドレインがＣＭＯＳインバータ３６ａ、３６ｂの入力ノードＮＤ１、ＮＤ２にそれぞれ接続されたｐＭＯＳトランジスタ３８ａ、３８ｂで構成されている。ｐＭＯＳトランジスタ３８ａ、３８ｂは、ソースが電源線ＶＤＤに接続され、ゲートで内部クロック信号ＩＣＬＫを受けている。
【００３３】
電源接続部４０は、ドレインがＣＭＯＳインバータ３６ａ、３６ｂのｎＭＯＳトランジスタのソースに接続されたｎＭＯＳトランジスタ４０ａで構成されている。ｎＭＯＳトランジスタ４０ａは、ソースが接地電圧（第１電源電圧）ＶＳＳが供給される接地線（第１電源線）ＶＳＳに接続され、ゲートで内部クロック信号ＩＣＬＫを受けている。
【００３４】
バッファ部４２は、ノードＮＤ１、ＮＤ２の論理レベルをそれぞれ反転するインバータ４２ａ、４２ｂと、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に配置した出力回路４２ｃとを有している。出力回路４２ｃのｐＭＯＳトランジスタのゲートは、インバータを介してノード／ＮＤ１に接続されている。出力回路４２ｃのｎＭＯＳトランジスタのゲートは、ノード／ＮＤ２に接続されている。バッファ部４２は、入力部３２で受信した内部アドレス信号ＩＡＤと同じ論理レベルの信号をラッチアドレス信号ＬＡＤとして出力する。
【００３５】
図２に示した入力回路３０では、内部クロック信号ＩＣＬＫ（クロック信号ＣＬＫ）が低レベルのとき、プリチャージ部３８のｐＭＯＳトランジスタ３８ａ、３８ｂがオンし、ＣＭＯＳインバータ３６ａ、３６ｂの入力ノードＮＤ１、ＮＤ２は、ともに高レベルに変化する。このとき、電源接続部４０のｎＭＯＳトランジスタ４０ａはオフしている。ノードＮＤ１、ＮＤ２が高レベルのとき、バッファ部４２のインバータ４２ａ、４２ｂの出力であるノード／ＮＤ１、／ＮＤ２は、低レベルになるため、帰還部３４のｐＭＯＳトランジスタ３４ａ、３４ｂは、オン状態になる。このため、内部クロック信号ＩＣＬＫの非活性化時に、ＣＭＯＳインバータ３６ａ、３６ｂの入力ノードＮＤ１、ＮＤ２は、帰還部３４のｐＭＯＳトランジスタ３６ａ、３６ｂを介して入力部３２のｐＭＯＳトランジスタ３２ａ、３２ｂに接続される。
【００３６】
次に、内部アドレス信号ＩＡＤが供給された後、内部クロック信号ＩＣＬＫは、高レベル（活性化状態）に変化する。内部クロック信号ＩＣＬＫの高レベルにより、プリチャージ部３８のｐＭＯＳトランジスタ３８ａ、３８ｂはオフし、電源接続部４０のｎＭＯＳトランジスタ４０ａはオンする。ｎＭＯＳトランジスタ４０ａのオンにより、ラッチ部３６は、活性化されてアドレス信号ＡＤをラッチ動作可能な状態になる。
【００３７】
例えば、内部アドレス信号ＩＡＤが高レベルのとき、ｐＭＯＳトランジスタ３２ａはオンし、ｐＭＯＳトランジスタ３２ｂはオフする。帰還部３４のｐＭＯＳトランジスタ３４ａ、３４ｂは、オン状態にあるため、ノードＮＤ２のみが、ｐＭＯＳトランジスタ３２ａ、３４ａを介して電源線ＶＤＤに接続される。ノードＮＤ２の電圧上昇およびノードＮＤ１の電圧下降によりＣＭＯＳインバータ３６のｐＭＯＳトランジスタ３６ｂはオフし、ｐＭＯＳトランジスタ３６ａはオンする。そして、高レベルの内部アドレス信号ＩＡＤは、ラッチ部３６にラッチされる。
【００３８】
この実施形態では、ＣＭＯＳインバータ３６ａの入力ノードＮＤ１は、ｐＭＯＳトランジスタ３２ａ、３４ａを介して電源線ＶＤＤに接続されている。同様に、ＣＭＯＳインバータ３６ｂの入力ノードＮＤ２は、ｐＭＯＳトランジスタ３２ｂ、３４ｂを介して電源線ＶＤＤに接続されている。すなわち、入力ノードＮＤ１、ＮＤ２は、直列に接続された２段のトランジスタを介して電源線ＶＤＤに接続されている。これは、従来（図１１および図１２）に比べ１段少ない。したがって、電源電圧ＶＤＤが２．３Ｖと低い場合にも、ノードＮＤ１、ＮＤ２の電圧差を、内部アドレス信号ＩＡＤに応じて迅速かつ確実に広げることができる。また、増幅機能を有するｐＭＯＳトランジスタ３２ａ、３２ｂのソースが、電源線ＶＤＤに直接接続されているため、内部アドレス信号ＩＡＤの小さい電圧変化を増幅し、ｐＭＯＳトランジスタ３２ａ、３２ｂのドレインに迅速かつ確実に出力できる。この結果、入力回路３０（および入力回路２６）の電源電圧に対する動作余裕は、従来に比べ向上する。
【００３９】
バッファ部４２のインバータ４２ａ、４２ｂは、ノードＮＤ１の低レベルおよびノードＮＤ２の高レベルを増幅し、ノード／ＮＤ１、／ＮＤ２を、それぞれ電源電圧ＶＤＤおよび接地電圧ＶＳＳに変化させる。バッファ部４２の出力回路４２ｃは、ノード／ＮＤ２の低レベルおよびノード／ＮＤ１の反転レベル（低レベル）を受け、ラッチアドレス信号ＬＡＤを高レベルに変化させる。すなわち、ラッチ部３６にラッチされた内部アドレス信号ＩＡＤの論理レベル（電源電圧ＶＤＤ）が出力される。
【００４０】
また、帰還部３４のｐＭＯＳトランジスタ３４ａは、ノード／ＮＤ２の低レベルを受けてオン状態を維持し、帰還部３４のｐＭＯＳトランジスタ３４ｂは、ノード／ＮＤ１の高レベルを受けてオフする。ＣＭＯＳインバータ３６ａの入力ノードＮＤ２が、ｐＭＯＳトランジスタ３２ａ、３４ａを介して電源線ＶＤＤに接続され、ラッチ部３６のラッチ状態は、内部アドレス信号ＩＡＤのレベルによらず固定される。インバータ４２ａ、４２ｂにより増幅されたラッチ部３６の出力信号（ノードＮＤ１、ＮＤ２）が、帰還部３４に供給されるため、帰還動作を高速に行うことができる。ラッチ部３６は、クロック信号ＣＬＫが低レベルに変化するまで、内部アドレス信号ＩＡＤをラッチする。
【００４１】
以上、第１の実施形態では、直列に接続された２段のｐＭＯＳトランジスタ３２ａ、３４ａ（３２ｂ、３４ｂ）を介して電源線ＶＤＤをＣＭＯＳインバータ３６ｂ（３６ａ）の入力ノードＮＤ２（ＮＤ１）に接続したので、入力ノードＮＤ１、ＮＤ２の電圧差を、アドレス信号ＡＤに応じて迅速に広げることができる。すなわち、アドレス信号ＡＤをラッチ部３６に確実にラッチできる。入力回路３０の電源電圧ＶＤＤに対する動作余裕を向上できるため、電源電圧ＶＤＤが低い場合にも、アドレス信号ＡＤを確実にラッチできる。
【００４２】
クロック信号ＣＬＫの非活性化時に、プリチャージ部３８を使用して入力ノードＮＤ１、ＮＤ２を電源線ＶＤＤに接続したので、クロック信号ＣＬＫの活性化時に、アドレス信号ＡＤの論理レベルをラッチ部３６に確実にラッチできる。
バッファ部４２を介して増幅された出力信号（／ＮＤ１、／ＮＤ２）を帰還部３４に供給したので、ラッチ部３６のラッチ状態が確定するための時間を短くできる。
【００４３】
図３は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１ないし請求項３、請求項５に対応している。第１の実施形態と同じ要素については、同じ符号を付し、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドラッチ／デコーダ１８およびアドレスラッチ回路２０の代わりにコマンドラッチ／デコーダ１８Ａおよびアドレスラッチ回路２０Ａが形成されている。また、コマンドラッチ／デコーダ１８Ａおよびアドレスラッチ回路２０Ａには、内部クロック信号ＩＣＬＫの位相を反転した内部クロック信号／ＩＣＬＫが供給されている。その他の構成は、第１の実施形態と同一である。
【００４４】
コマンドラッチ／デコーダ１８Ａは、内部コマンド信号ＩＣＭＤを内部クロック信号／ＩＣＬＫに同期して受信する入力回路２６Ａおよび受信した内部クロック信号ＩＣＬＫをデコードするコマンドデコーダ２８を有している。コマンドラッチ／デコーダ１８Ａは、デコード結果に応じて、メモリコア２４を動作させるためのコア制御信号ＣＮＴを出力する。
【００４５】
アドレスラッチ回路２０Ａは、内部アドレス信号ＩＡＤを内部クロック信号／ＩＣＬＫに同期して受信し、受信した信号をラッチアドレス信号ＬＡＤとして出力する入力回路３０Ａを有している。
図４は、図３に示したアドレスラッチ回路２０Ａの入力回路３０Ａの詳細を示している。なお、コマンドラッチ／デコーダ１８Ａの入力回路２６Ａも入力回路３０Ａと同じ回路である。このため、入力回路２６Ａは、説明を省略する。
【００４６】
入力回路３０Ａは、図２に示した入力回路３０の極性を逆にした回路である。すなわち、入力回路３０Ａと入力回路３０とでは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ、および電源線ＶＤＤと接地線ＶＳＳとがそれぞれ入れ換えられている。
入力回路３０Ａは、電源接続部４４、ラッチ部３６、プリチャージ部４６、帰還部４８、入力部５０およびバッファ部５２を有している。電源接続部４４は、ドレインがラッチ部３６に接続されたｐＭＯＳトランジスタ４４ａで構成されている。ｐＭＯＳトランジスタ４４ａは、ソースが電源線（第１電源線）ＶＤＤに接続され、ゲートで内部クロック信号／ＩＣＬＫを受けている。
【００４７】
ラッチ部３６は、入力と出力とを互いに接続した２つのＣＭＯＳインバータ３６ａ、３６ｂで構成されている。プリチャージ部４６は、ドレインがＣＭＯＳインバータ３６ａ、３６ｂの入力ノードＮＤ１、ＮＤ２にそれぞれ接続された２つのｎＭＯＳトランジスタ４６ａ、４６ｂで構成されている。ｎＭＯＳトランジスタ４６ａ、４６ｂは、ソースが接地線（第２電源線）ＶＳＳに接続され、ゲートで内部クロック信号／ＩＣＬＫを受けている。
【００４８】
帰還部４８は、ドレインがノードＮＤ１、ＮＤ２にそれぞれ接続されたｎＭＯＳトランジスタ４８ａ、４８ｂ（帰還スイッチ回路）で構成されている。ｎＭＯＳトランジスタ４８ａ、４８ｂのゲートは、バッファ部５２を介して供給されるノードＮＤ２、ＮＤ１の反転レベル（／ＮＤ２、／ＮＤ１）をそれぞれ受けている。
入力部５０は、ドレインがｎＭＯＳトランジスタ４８ａ、４８ｂのソースにそれぞれ接続されたｎＭＯＳトランジスタ５０ａ、５０ｂ（入力スイッチ回路）で構成されている。ｎＭＯＳトランジスタ５０ａ、５０ｂのゲートは、内部アドレス信号／ＩＡＤ、ＩＡＤをそれぞれ受けている。
【００４９】
バッファ部５２は、ノードＮＤ１、ＮＤ２のレベルをそれぞれ反転するインバータ５２ａ、５２ｂと、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に配置した出力回路５２ｃとを有している。出力回路５２ｃのｐＭＯＳトランジスタのゲートは、ノード／ＮＤ２に接続されている。出力回路５２ｃのｎＭＯＳトランジスタのゲートは、インバータを介してノード／ＮＤ１に接続されている。
【００５０】
図４に示した入力回路３０Ａでは、内部クロック信号／ＩＣＬＫが高レベル（非活性化状態）のとき、プリチャージ部４６のｎＭＯＳトランジスタ４ａ、４ｂがオンし、ＣＭＯＳインバータ３６ａ、３６ｂの入力ノードＮＤ１、ＮＤ２は、ともに低レベルに変化する。このとき、電源接続部４４のｐＭＯＳトランジスタ４４ａはオフしている。ノードＮＤ１、ＮＤ２が低レベルのとき、バッファ部５２のインバータ５２ａ、５２ｂの出力であるノード／ＮＤ１、／ＮＤ２は、高レベルになるため、帰還部４８のｎＭＯＳトランジスタ４８ａ、４８ｂは、オン状態になる。このため、内部クロック信号／ＩＣＬＫの非活性化時に、ＣＭＯＳインバータ３６ａ、３６ｂの入力ノードＮＤ１、ＮＤ２は、帰還部４８のｐＭＯＳトランジスタ４８ａ、４８ｂを介して入力部５０のｎＭＯＳトランジスタ５０ａ、５０ｂに接続される。
【００５１】
次に、内部アドレス信号ＩＡＤが供給された後、内部クロック信号／ＩＣＬＫは、低レベル（活性化状態）に変化する。内部クロック信号／ＩＣＬＫの低レベルにより、プリチャージ部４６のｎＭＯＳトランジスタ４６ａ、４６ｂはオフし、電源接続部４４のｐＭＯＳトランジスタ４４ａはオンする。ｐＭＯＳトランジスタ４４ａのオンにより、ラッチ部３６は、活性化されてアドレス信号ＡＤをラッチ動作可能な状態になる。
【００５２】
例えば、内部アドレス信号ＩＡＤが高レベルのとき、ｎＭＯＳトランジスタ５０ｂはオンし、ｎＭＯＳトランジスタ５０ａはオフする。帰還部５２のｎＭＯＳトランジスタ５２ａ、５２ｂは、オン状態にあるため、ノードＮＤ１のみが、ｎＭＯＳトランジスタ５０ｂ、５２ｂを介して接地線ＶＳＳに接続される。ノードＮＤ１の電圧下降およびノードＮＤ２の電圧上昇によりＣＭＯＳインバータ３６のｐＭＯＳトランジスタ３６ａはオンし、ｐＭＯＳトランジスタ３６ｂはオフする。このように、第１の実施形態と、極性が逆の動作が行われ、高レベルの内部アドレス信号ＩＡＤは、ラッチ部３６にラッチされる。
【００５３】
バッファ部５２のインバータ５２ａ、５２ｂは、ノードＮＤ１の低レベルおよびノードＮＤ２の高レベルを増幅し、ノード／ＮＤ１、／ＮＤ２を、それぞれ電源電圧ＶＤＤおよび接地電圧ＶＳＳに変化させる。バッファ部５２の出力回路５２ｃは、ノード／ＮＤ２の低レベルおよびノード／ＮＤ１の反転レベル（低レベル）を受け、ラッチアドレス信号ＬＡＤを高レベルに変化させる。すなわち、ラッチ部３６にラッチされた内部アドレス信号ＩＡＤの論理レベル（電源電圧ＶＤＤ）が出力される。
【００５４】
また、帰還部４８のｎＭＯＳトランジスタ４８ｂは、ノード／ＮＤ１の高レベルを受けてオン状態を維持し、帰還部４８のｎＭＯＳトランジスタ４８ａは、ノード／ＮＤ２の低レベルを受けてオフする。ＣＭＯＳインバータ３６ａの入力ノードＮＤ１が、ｎＭＯＳトランジスタ４８ｂ、５０ｂを介して接地線ＶＳＳに接続され、ラッチ部３６のラッチ状態は、内部アドレス信号ＩＡＤのレベルによらず固定される。
【００５５】
以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。
図５は、本発明の第３の実施形態における入力回路３０Ｂの詳細を示している。この実施形態は、請求項６ないし請求項９に対応する。上述した第１の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。
【００５６】
入力回路３０Ｂは、第１の実施形態（図１）の入力回路３０の代わりに形成される。すなわち、入力回路３０Ｂは、内部アドレス信号ＩＡＤを内部クロック信号ＩＣＬＫに同期して受信し、受信した信号をラッチアドレス信号ＬＡＤとして出力する。なお、この実施形態のＳＤＲＡＭに形成されるコマンドラッチ／デコーダ（図示せず）の入力回路は、入力回路３０Ｂと同じ回路である。
【００５７】
入力回路３０Ｂは、入力部３２、帰還部５４、ラッチ部３６、プリチャージ部３８、電源接続部４０およびバッファ部５６を有している。
入力部３２におけるｐＭＯＳトランジスタ３２ａ、３２ｂのゲートは、内部アドレス信号／ＩＡＤ、ＩＡＤをそれぞれ受けている。ｐＭＯＳトランジスタ３２ａ、３２ｂのドレインは、ＣＭＯＳインバータ３２ａ、３２ｂのｐＭＯＳトランジスタのソースに接続されている。ｐＭＯＳトランジスタ３２ａ、３２ｂのソースは、電源線（第２電源線）ＶＤＤに接続されている。電源線ＶＤＤに供給される電源電圧（第２電源電圧）ＶＤＤは、２．３Ｖに設定されている。
【００５８】
帰還部５４は、ドレインがＣＭＯＳインバータ３２ａ、３２ｂのｐＭＯＳトランジスタのソースにそれぞれ接続されたｐＭＯＳトランジスタ５４ａ、５４ｂで構成されている。ｐＭＯＳトランジスタ５４ａ、５４ｂのゲートは、バッファ部５６を介して供給されるノードＮＤ１と同論理のレベル（ＮＮＤ１）およびノード／ＮＤ２の反転レベル（ＮＮＤ２）をそれぞれ受けている。ｐＭＯＳトランジスタ５４ａ、５４ｂのソースは、電源線ＶＤＤに接続されている。
【００５９】
バッファ部５６は、ノードＮＤ１の論理レベルを伝達するバッファ５６ａ、ノードＮＤ２の論理レベルを反転するインバータ５６ｂ、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に配置した出力回路５６ｃとを有している。出力回路５６ｃのｐＭＯＳトランジスタのゲートは、バッファ５６ａの出力であるノードＮＤＤ１に接続されている。出力回路４２ｃのｎＭＯＳトランジスタのゲートは、インバータ５６ｂの出力であるノード／ＮＤ２に接続されている。
【００６０】
上述した入力回路３０Ｂは、第１の実施形態と同様に、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して、内部アドレス信号ＩＡＤをラッチする。内部クロック信号ＩＣＬＫの非活性化時の状態および内部クロック信号ＩＣＬＫの活性化時のラッチ動作は、第１の実施形態と同様であるため、説明を省略する。
この実施形態では、ＣＭＯＳインバータ３６ａの入力ノードＮＤ１は、ＣＭＯＳインバータ３６ｂのｐＭＯＳトランジスタおよびｐＭＯＳトランジスタ３２ｂ（または５４ｂ）を介して電源線ＶＤＤに接続されている。同様に、ＣＭＯＳインバータ３６ｂの入力ノードＮＤ２は、ＣＭＯＳインバータ３６のｐＭＯＳトランジスタ３６ａおよびｐＭＯＳトランジスタ３２ａ（または５４ａ）を介して電源線ＶＤＤに接続されている。すなわち、入力ノードＮＤ１、ＮＤ２は、直列に接続された２段のトランジスタを介して電源線ＶＤＤに接続されている。これは、従来（図１１および図１２）に比べ１段少ない。したがって、電源電圧ＶＤＤが２．３Ｖと低い場合にも、ノードＮＤ１、ＮＤ２の電圧差を、内部アドレス信号ＩＡＤに応じて迅速かつ確実に広げることができる。また、増幅機能を有するｐＭＯＳトランジスタ３２ａ、３２ｂのソースが、電源線ＶＤＤに直接接続されているため、内部アドレス信号ＩＡＤの小さい電圧変化を増幅し、ｐＭＯＳトランジスタ３２ａ、３２ｂのドレインに迅速かつ確実に出力できる。この結果、入力回路３０Ｂの電源電圧に対する動作余裕は、従来に比べ向上する。
【００６１】
以上、第３の実施形態においても、第１の実施形態と同様の効果を得ることができる。
図６は、本発明の第４の実施形態における入力回路３０Ｃの詳細を示している。この実施形態は、請求項６ないし請求項８、請求項１０に対応する。上述した第２の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。
【００６２】
入力回路３０Ｃは、第２の実施形態（図４）の入力回路３０Ａの代わりに形成される。すなわち、入力回路３０Ｃは、内部アドレス信号ＩＡＤを内部クロック信号／ＩＣＬＫに同期して受信し、受信した信号をラッチアドレス信号ＬＡＤとして出力する。なお、この実施形態のＳＤＲＡＭに形成されるコマンドラッチ／デコーダ（図示せず）の入力回路は、入力回路３０Ｃと同じ回路である。
【００６３】
入力回路３０Ｃは、図５に示した入力回路３０Ｂの極性を逆にした回路である。すなわち、入力回路３０Ｃと入力回路３０Ｂとでは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタ、および電源線ＶＤＤと接地線ＶＳＳとがそれぞれ入れ換えられている。入力回路３０Ｃは、電源接続部４４、ラッチ部３６、プリチャージ部４６、帰還部５８、入力部５０およびバッファ部６０を有している。帰還部５８は、ドレインがＣＭＯＳインバータ３２ａ、３２ｂのｎＭＯＳトランジスタのソースにそれぞれ接続されたｎＭＯＳトランジスタ５８ａ、５８ｂで構成されている。ｎＭＯＳトランジスタ５８ａ、５８ｂのゲートは、バッファ部６０を介して供給されるノードＮＤ１と同論理のレベル（ＮＮＤ１）およびノード／ＮＤ２の反転レベル（ＮＮＤ２）をそれぞれ受けている。ｎＭＯＳトランジスタ５８ａ、５８ｂのソースは、接地線ＶＳＳに接続されている。
【００６４】
バッファ部６０は、ノードＮＤ１の論理レベルを伝達するバッファ６０ａ、ノードＮＤ２の論理レベルを反転するインバータ６０ｂ、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に配置した出力回路６０ｃとを有している。出力回路６０ｃのｐＭＯＳトランジスタのゲートは、インバータ６０ｂの出力であるノード／ＮＤ２に接続されている。出力回路４２ｃのｎＭＯＳトランジスタのゲートは、バッファ６０ａの出力であるノードＮＤＤ１に接続されている。
【００６５】
上述した入力回路３０Ｃでは、第２の実施形態と同様に、内部クロック信号／ＩＣＬＫの立ち下がりエッジに同期して、内部アドレス信号ＩＡＤをラッチする。内部クロック信号／ＩＣＬＫの非活性化時の状態および内部クロック信号／ＩＣＬＫの活性化時のラッチ動作は、第２の実施形態と同様であるため、説明を省略する。
以上、第４の実施形態においても、第１及び第２の実施形態と同様の効果を得ることができる。
【００６６】
図７は、本発明の第５の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応する。上述した第１の実施形態と同じ要素については同じ符号を付し、詳細な説明を省略する。
この実施形態では、ＳＤＲＡＭの外部端子に供給されるコマンド信号ＣＭＤおよびアドレス信号ＡＤは、入力バッファを介さずに、入力回路２６Ｄ、３０Ｄに直接供給される。また、ＳＤＲＡＭは、内部クロック信号ＩＣＬＫの位相を調整する位相調整回路ＤＬＬを有している。位相調整回路ＤＬＬは、内部クロック信号ＩＣＬＫの位相をクロック信号ＣＬＫの位相に合わせ、内部クロック信号ＩＣＬＫ２として出力する。すなわち、位相調整回路ＤＬＬは、内部クロック信号ＩＣＬＫの位相を、クロック信号ＣＬＫを受けるクロックバッファ１２の遅延時間だけ進めるＤＬＬ（Ｄｅｌａｙｅｄ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路として動作する。その他の構成は、第１の実施形態と同じである。
【００６７】
図８は、図７に示したアドレスラッチ回路２０Ｄの入力回路３０Ｄの詳細を示している。なお、コマンドラッチ／デコーダ１８Ｄの入力回路２６Ｄも入力回路３０Ｄと同じ回路である。このため、入力回路２６Ｄは、説明を省略する。
入力回路３０Ｄは、入力される信号が第１の実施形態と異なることを除き入力回路３０と同じ回路である。すなわち、入力部３２のｐＭＯＳトランジスタ３２ａのゲートには、内部アドレス信号／ＩＡＤでなく、基準電圧ＶＲＥＦが供給され、入力部３２のｐＭＯＳトランジスタ３２ｂのゲートには、アドレス信号ＡＤが直接供給されている。プリチャージ部３８のｐＭＯＳトランジスタ３８ａ、３８ｂのゲートおよび電源接続部４０のｎＭＯＳトランジスタ４０ａのゲートには、内部クロック信号ＩＣＬＫでなく内部クロック信号ＩＣＬＫ２が供給されている。
【００６８】
基準電圧ＶＲＥＦは、入力信号（ＡＤまたはＣＭＤ）の高レベル側の最低入力電圧（一般には、電圧仕様ＶＩＨで示される）と低レベル側の最高入力電圧（一般には、電圧仕様ＶＩＬで示される）の間の電圧である。基準電圧ＶＲＥＦは、ＳＤＲＡＭに形成される図示しない電圧生成回路が生成する。あるいは、基準電圧ＶＲＥＦは、ＳＤＲＡＭの外部から入力される。
【００６９】
図８に示した入力回路３０Ｄでは、アドレス信号ＡＤの電圧が、基準電圧ＶＲＥＦより高い場合、アドレス信号ＡＤを受けるｐＭＯＳトランジスタ３２ｂのソース・ドレイン間抵抗は、基準電圧ＶＲＥＦを受けるｐＭＯＳトランジスタ３２ａのソース・ドレイン間抵抗より高くなる。このため、ノードＮＤ２の電圧が高くなり、ラッチ部３６のバランスが崩れていく。その後の動作は、第１の実施形態の入力回路３０と同じである。なお、アドレス信号ＡＤの振幅は、電源電圧ＶＤＤと接地電圧ＶＳＳの電圧差より小さい。
【００７０】
また、アドレス信号ＡＤの電圧が、基準電圧ＶＲＥＦより低い場合、アドレス信号ＡＤを受けるｐＭＯＳトランジスタ３２ｂのソース・ドレイン間抵抗は、基準電圧ＶＲＥＦを受けるｐＭＯＳトランジスタ３２ａのソース・ドレイン間抵抗より低くなる。このため、ノードＮＤ１の電圧が高くなり、ラッチ部３６のバランスが崩れていく。その後の動作は、第１の実施形態の入力回路３０と同じである。
【００７１】
この実施形態では、基準電圧ＶＲＥＦを受けるｐＭＯＳトランジスタ３２ａのソースは、電源線ＶＤＤに直接接続されている。このため、入力回路３０Ｄの動作時に、ｐＭＯＳトランジスタ３２ａのソースは、電源線ＶＤＤに固定される。ｐＭＯＳトランジスタ３２ａのドレインの電圧変化は、従来に比べ大幅に小さくなる。このため、基準電圧ＶＲＥＦは、ｐＭＯＳトランジスタ３２ａのソース・ドレインの電圧変化に伴うカップリングノイズによる影響を受けにくくなる。この結果、入力回路３０Ｄの誤動作（アドレス信号ＡＤの誤ラッチ）を防止できる。
【００７２】
これに対して、従来の入力回路（図１２）では、入力部９のｐＭＯＳトランジスタ９ａ、９ｂは、電源接続部１０のｐＭＯＳトランジスタ１０ａを介して電源線ＶＤＤに接続されている。このため、入力信号ＩＮのラッチ時に、基準電圧ＶＲＥＦを受けるｐＭＯＳトランジスタ９ｂのソース・ドレインの両方が変動し、ｐＭＯＳトランジスタ９ｂのカップリングノイズにより基準電圧ＶＲＥＦが変動する。
【００７３】
図９は、図８に示した入力回路３０Ｄの動作（回路シミュレーションの波形）を示している。比較例として、図１２に示した従来の入力回路の動作波形を示している。
従来の入力回路（図１２）では、基準電圧ＶＲＥＦを受けるｐＭＯＳトランジスタ９ｂのソースおよびドレインの電圧は、１Ｖ以上変動する。これに対して、入力回路３０Ｄでは、基準電圧ＶＲＥＦを受けるｐＭＯＳトランジスタ３２ａのドレインの電圧の変動は、０．５Ｖ以下である。すなわち、基準電圧ＶＲＥＦは、ｐＭＯＳトランジスタ３２ａのカップリングノイズの影響を受けにくい。
【００７４】
以上、第５の実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、入力回路３０Ｄに振幅の小さいアドレス信号ＡＤを供給する場合にも、動作余裕を向上でき、アドレス信号ＡＤを確実にラッチできる。
なお、上述した第２の実施形態（図４）では、入力部５０に相補の内部アドレス信号ＩＡＤ、／ＩＡＤを供給し、プリチャージ部４６および電源接続部４４に内部クロック信号／ＩＣＬＫを供給した例について述べた。本発明はこれに限定されるものではない。例えば、第５の実施形態と同様に、入力部５０で外部端子に供給されるアドレス信号ＡＤを直接受けてもよい。この場合、入力部５０のｎＭＯＳトランジスタ５０ａのゲートには、基準電圧ＶＲＥＦが供給される。また、プリチャージ部４６および電源接続部４４には、クロック信号ＣＬＫと位相が１８０度ずれた内部クロック信号／ＩＣＬＫ２が供給される。
【００７５】
同様に、図１０に示すように、第３の実施形態（図５）の入力部３２のｐＭＯＳトランジスタ４０ａ、４０ｂのゲートに、基準電圧ＶＲＥＦおよびアドレス信号ＡＤをそれぞれ供給してもよい。このとき、プリチャージ部３８のｐＭＯＳトランジスタ３８ａ、３８ｂのゲートおよび電源接続部４０のｎＭＯＳトランジスタ４０ａのゲートには、内部クロック信号ＩＣＬＫ２が供給される。
【００７６】
また、第４の実施形態（図６）の入力部５０のｎＭＯＳトランジスタ５０ａのゲートに、基準電圧ＶＲＥＦを供給してもよい。このとき、プリチャージ部４６および電源接続部４４には、クロック信号ＣＬＫと位相が１８０度ずれた内部クロック信号／ＩＣＬＫ２が供給される。
上述した実施形態では、本発明をＳＤＲＡＭに適用した例について述べた。本発明はこれに限定されるものではない。例えば、本発明をＳＳＲＡＭ、マイクロコンピュータ、ロジックＬＳＩ、システムＬＳＩ等の半導体集積回路に適用してもよい。
【００７７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）　入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記反転回路の入力ノードとの間に直列に配置される入力部および帰還部とを備え、
前記入力部は、前記入力信号に応じて前記第２電源線を前記帰還部を介して前記入力ノードの一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記ラッチ部から出力される出力信号のレベルに応じて前記入力ノードの前記一方を前記入力部に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【００７８】
（付記２）　付記１記載の半導体集積回路において、
前記入力スイッチ回路は、前記帰還スイッチ回路を介して前記反転回路の前記入力ノードにそれぞれ接続され、前記入力信号および前記入力信号の反転信号をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
【００７９】
（付記３）　付記２記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
（付記４）　付記１記載の半導体集積回路において、
前記入力スイッチ回路は、前記帰還スイッチ回路を介して前記反転回路の前記入力ノードにそれぞれ接続され、前記入力信号および基準電圧をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
【００８０】
（付記５）　付記４記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
（付記６）　付記１記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
【００８１】
（付記７）　付記６記載の半導体集積回路において、
前記所定の電圧は、前記帰還スイッチ回路をオンさせるための電圧であることを特徴とする半導体集積回路。
（付記８）　付記１記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
【００８２】
（付記９）　付記１記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｎＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｐＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｐＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【００８３】
（付記１０）　付記１記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｐＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｎＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｎＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【００８４】
（付記１１）　付記１記載の半導体集積回路において、
メモリセルを有するメモリコアと、
コマンド信号を前記入力信号として受信する前記入力回路を有するコマンドラッチ回路と、
前記コマンドラッチ回路で受信した前記コマンド信号に応じて、前記メモリコアに書き込み動作または読み出し動作を実行するためのコア制御信号を生成するコマンドデコーダとを備えていることを特徴とする半導体集積回路。
【００８５】
（付記１２）　付記１１記載の半導体集積回路において、
前記コマンドラッチ回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記コマンド信号を受信することを特徴とする半導体集積回路。
（付記１３）　付記１記載の半導体集積回路において、
メモリセルを有するメモリコアと、
書き込み動作または読み出し動作を実行する前記メモリセルを選択するためのアドレス信号を前記入力信号として受信する前記入力回路を有するアドレス受信回路とを備えていることを特徴とする半導体集積回路。
【００８６】
（付記１４）　付記１３記載の半導体集積回路において、
前記アドレス受信回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記アドレス信号を受信することを特徴とする半導体集積回路。
（付記１５）　入力信号を受信する入力回路を有する半導体集積回路であって、
前記入力回路は、
入力と出力とが互いに接続され、第１電源電圧および第２電源電圧を受けて動作する２つの反転回路を有するラッチ部と、
制御信号の活性化に応答して前記反転回路を前記第１電源電圧が供給される第１電源線に接続する電源接続部と、
前記第２電源電圧が供給される第２電源線と前記ラッチ部との間に並列に配置され、前記第２電源電圧を直接受ける入力部および帰還部とを備え、
前記入力部は、入力信号に応じて前記第２電源線を前記反転回路の一方に接続する入力スイッチ回路を備え、
前記帰還部は、前記第２電源線を前記ラッチ部から出力される出力信号のレベルに応じて前記反転回路の前記一方に接続する帰還スイッチ回路を備えていることを特徴とする半導体集積回路。
【００８７】
（付記１６）　付記１５記載の半導体集積回路において、
前記入力スイッチ回路は、前記反転回路にそれぞれ接続され、前記入力信号および前記入力信号の反転信号をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
（付記１７）　付記１６記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
【００８８】
（付記１８）　付記１５記載の半導体集積回路において、
前記入力スイッチ回路は、前記反転回路にそれぞれ接続され、前記入力信号および基準電圧をゲートでそれぞれ受信するトランジスタを備えていることを特徴とする半導体集積回路。
（付記１９）　付記１８記載の半導体集積回路において、
前記入力スイッチ回路の前記トランジスタのソースは、前記第２電源線に直接接続されていることを特徴とする半導体集積回路。
【００８９】
（付記２０）　付記１５記載の半導体集積回路において、
前記制御信号の非活性化時に、前記反転回路の入力ノードを所定の電圧に設定するプリチャージ部を備えていることを特徴とする半導体集積回路。
（付記２１）　付記２０記載の半導体集積回路において、
前記所定の電圧は、前記帰還スイッチ回路をオフさせるための電圧であることを特徴とする半導体集積回路。
【００９０】
（付記２２）　付記１５記載の半導体集積回路において、
前記ラッチ部から出力される前記出力信号を増幅するバッファ部を備え、
前記帰還部は、前記バッファ部を介して増幅された前記出力信号を受信することを特徴とする半導体集積回路。
（付記２３）　付記１５記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｎＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｐＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｐＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より低いことを特徴とする半導体集積回路。
【００９１】
（付記２４）　付記１５記載の半導体集積回路において、
前記反転回路は、ＣＭＯＳインバータで構成され、
前記電源接続部は、ゲートで前記制御信号を受けるｐＭＯＳトランジスタで構成され、
前記入力部は、ゲートで前記入力信号を受け、ソースが第２電源線に接続されたｎＭＯＳトランジスタで構成され、
前記帰還部は、ゲートで前記出力信号を受けるｎＭＯＳトランジスタで構成され、前記第１電源電圧は、前記第２電源電圧より高いことを特徴とする半導体集積回路。
【００９２】
（付記２５）　付記１５記載の半導体集積回路において、
メモリセルを有するメモリコアと、
コマンド信号を前記入力信号として受信する前記入力回路を有するコマンドラッチ回路と、
前記コマンドラッチ回路で受信した前記コマンド信号に応じて、前記メモリコアに書き込み動作または読み出し動作を実行するためのコア制御信号を生成するコマンドデコーダとを備えていることを特徴とする半導体集積回路。
【００９３】
（付記２６）　付記２５記載の半導体集積回路において、
前記コマンドラッチ回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記コマンド信号を受信することを特徴とする半導体集積回路。
（付記２７）　付記１５記載の半導体集積回路において、
メモリセルを有するメモリコアと、
書き込み動作または読み出し動作を実行する前記メモリセルを選択するためのアドレス信号を前記入力信号として受信する前記入力回路を有するアドレス受信回路とを備えていることを特徴とする半導体集積回路。
【００９４】
（付記２８）　付記２６記載の半導体集積回路において、
前記アドレス受信回路の前記入力回路は、前記制御信号であるクロック信号に応答して前記アドレス信号を受信することを特徴とする半導体集積回路。
【００９５】
【発明の効果】
請求項１の半導体集積回路では、入力信号に応じた電圧を入力ノードに直接与えることができるため、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
請求項６の半導体集積回路では、入力信号に応じて第２電源線を反転回路に直接接続できるため、入力信号をラッチ部に確実にラッチできる。入力信号を受ける入力部からラッチ部までの回路段数を少なくできるため、電源電圧が低い場合にも（第１電源電圧と第２電源電圧の差が小さい場合にも）、入力信号を確実にラッチできる。
【００９６】
請求項２および請求項７の半導体集積回路では、ラッチ部を、入力信号に対応するラッチ状態になるように迅速にアンバランスにできる。
請求項３および請求項８の半導体集積回路では、ラッチ部のラッチ状態が確定するための時間を短くできる。
請求項４、請求項５、請求項９および請求項１０の半導体集積回路では、第１電源電圧と第２電源電圧の差が小さい場合にも、入力信号を確実にラッチできる。この結果、電源電圧が低い場合の動作余裕を向上できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の入力回路の詳細を示す回路図である。
【図３】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図４】図３の入力回路の詳細を示す回路図である。
【図５】本発明の半導体集積回路の第３の実施形態における入力回路の詳細を示す回路図である。
【図６】本発明の半導体集積回路の第４の実施形態における入力回路の詳細を示す回路図である。
【図７】本発明の半導体集積回路の第５の実施形態を示すブロック図である。
【図８】図７の入力回路の詳細を示す回路図である。
【図９】図８の入力回路の動作を示す波形図である。
【図１０】入力回路の別の例を示す回路図である。
【図１１】従来の入力回路を示す回路図である。
【図１２】従来の入力回路の別の例を示す回路図である。
【符号の説明】
１２　クロックバッファ
１４　コマンドバッファ
１６　アドレスバッファ
１８、１８Ａ、１８Ｄ　コマンドラッチ／デコーダ
２０、２０Ａ、２０Ｄ　アドレスラッチ回路
２２　制御回路
２４　メモリコア
２６、２６Ａ、２６Ｄ　入力回路
２８　コマンドデコーダ
３０、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ　入力回路
３２　入力部
３４　帰還部
３６　ラッチ部
３８　プリチャージ部
４０　電源接続部
４２　バッファ部
４４　電源接続部
４６　プリチャージ部
４８　帰還部
５０　入力部
５２　バッファ部
５４　帰還部
５６　バッファ部
５８　帰還部
６０　バッファ部
６２
ＡＤ　アドレス信号
ＢＬ　ビット線
ＣＬＫ　　クロック信号
ＣＭＤ　　コマンド信号
ＣＮＴ　　制御信号
ＩＡＤ、／ＩＡＤ　内部アドレス信号
ＩＣＬＫ、／ＩＣＬＫ　　内部クロック信号
ＩＣＭＤ　内部コマンド信号
ＬＡＤ　　ラッチアドレス信号
ＭＣ　メモリセル
ＳＡ　センスアンプ
ＶＲＥＦ　基準電圧
ＷＬ　ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004032284.tif 000011
【図１０】
2004032284.tif 000012
【図１１】
2004032284.tif 000013
【図１２】
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