(57)【要約】【課題】迅速にデューティ比を補正し、省電流状態から定常状態への復帰時間を短縮することを可能にするデューティ比検知回路を提供する。【解決手段】デューティ比検知回路３０は、ゲートを介して二つの入力信号１６、１７を受信する二つの第一トランジスタ２４ａ、２４ｂと、第一トランジスタのドレインに接続されている定電流源２５と、第一トランジスタのソースに接続されている複数個の第二トランジスタ２６ａ−２６ｄからなる電流分配部２６と、を備える検出回路２１と、検出回路２１から出力されるデューティ比を保持する保持回路２２と、検出回路２１と保持回路２２との間に接続されているスイッチ２３と、を備える。電流分配部２６を構成する第二トランジスタ２６ａ−２６ｄのゲートは節点Ｃ、Ｄに接続されている。【選択図】　　図１
2004088679.tif 000002
【特許請求の範囲】
【請求項１】
省電流状態を持つ半導体装置におけるデューティ比を二つの節点の間の差電位として検知するデューティ比検知回路において、
前記二つの節点に接続され、前記二つの節点に流す電流を分配する電流分配部と、
デューティ比を保持するデューティ比保持部と、
を備え、
前記デューティ比保持部に保持されているデューティ比を用いて前記電流分配部の作動を制御することを特徴とするデューティ比検知回路。
【請求項２】
ゲートを介して二つの入力信号を受信する二つの第一トランジスタと、前記二つの第一トランジスタのドレイン及びソースの何れか一方に接続されている定電流源と、前記二つの第一トランジスタのドレイン及びソースの他方に接続されている複数個の第二トランジスタからなる電流分配部と、を備える検出回路と、
前記検出回路から出力されるデューティ比を保持する保持回路と、
前記検出回路と前記保持回路との間に接続されているスイッチと、
を備えるデューティ比検知回路において、
前記電流分配部を構成する前記第二トランジスタのゲートは前記スイッチと前記保持回路との間の節点に接続されていることを特徴とするデューティ比検知回路。
【請求項３】
前記第一トランジスタはＮチャネル型トランジスタであり、前記第二トランジスタはＰチャネル型トランジスタであることを特徴とする請求項２に記載のデューティ比検知回路。
【請求項４】
前記第一トランジスタはＰチャネル型トランジスタであり、前記第二トランジスタはＮチャネル型トランジスタであることを特徴とする請求項２に記載のデューティ比検知回路。
【請求項５】
デューティ比を検知するデューティ比検知回路と、
前記デューティ比検知回路が出力したデューティ比を受信し、前記デューティ比を変化させるデューティ比調整回路と、
前記デューティ比調整回路から出力される出力信号を受信し、この出力信号を二つの差分化信号に変換し、これら二つの差分化信号を前記デューティ比検知回路に送信するディファレンシャル化回路と、
からなるデューティ比補正回路であって、
前記デューティ比検知回路は、
ゲートを介して二つの入力信号を受信する二つの第一トランジスタと、前記二つの第一トランジスタのドレイン及びソースの何れか一方に接続されている定電流源と、前記二つの第一トランジスタのドレイン及びソースの他方に接続されている複数個の第二トランジスタからなる電流分配部と、を備える検出回路と、
前記検出回路から出力されるデューティ比を保持する保持回路と、
前記検出回路と前記保持回路との間に接続されているスイッチと、
を備えるものであるデューティ比補正回路において、
前記電流分配部を構成する前記第二トランジスタのゲートは前記スイッチと前記保持回路との間の節点に接続されていることを特徴とするデューティ比補正回路。
【請求項６】
前記第一トランジスタはＮチャネル型トランジスタであり、前記第二トランジスタはＰチャネル型トランジスタであることを特徴とする請求項５に記載のデューティ比補正回路。
【請求項７】
前記第一トランジスタはＰチャネル型トランジスタであり、前記第二トランジスタはＮチャネル型トランジスタであることを特徴とする請求項５に記載のデューティ比補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置内におけるデューティ比（ｄｕｔｙ　ｒａｉｏ）を検知するデューティ比検知回路及び検知したデューティ比を補正するデューティ比補正回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭの高速化が進むにつれて、データを外部クロック信号ＣＬＫの立ち上がり時と立ち下がり時に出力するＤＤＲが主流となりつつある。ＤＲＡＭのさらなる高速化を達成するためには、デバイス内で外部クロック信号ＣＬＫのＨ幅（高さ）とＬ幅（横幅）の割合を示すデューティ比を検知するデューティ比検知回路と、検知したデューティ比を補正するデューティ比補正回路が必要である。
【０００３】
また、メモリの高速化が進むにつれて、デバイス内のクロック遅延がデバイス特性を制限するという現象が現れてきた。このような現象に対しては、一般的には、出力回路の遅延をキャンセルするクロック同期化回路（ＤＬＬ，ＰＬＬ）が使用されている。
【０００４】
上述のデューティ比検知回路及びクロック同期化回路は常に動作しており、このため、アクセスがない場合においても常に電流を消費している。さらに、フィードバック回路が多いため、デューティ比検知回路及びクロック同期化回路が定常状態に移行するためにはある程度の時間がかかることが多い。
【０００５】
デューティ比検知回路及びクロック同期化回路における電流削減を図るため、あるいは、これらの回路が定常状態となるまでの時間を短縮するため、アクセスがない期間はデューティ比及びクロックの遅延量を内部で保持する試行がなされている。
【０００６】
ただし、電流削減状態から定常状態までの復帰時間は短い方がいいため、内部に保持されたデューティ比を短時間のうちに内部クロック信号に反映し、定常状態に移行することが課題となっている。
【０００７】
図４は従来のデューティ比補正回路１０のブロック図である。
【０００８】
デューティ比補正回路１０は、デューティ比を変化させる調整回路１１と、デューティ比を検知する検知回路１２と、ディファレンシャル化回路１３と、から構成されている。
【０００９】
調整回路１１は、クロック信号ＣＬＫｉｎ１４を入力し、クロック信号ＣＬＫｏｕｔ１５を出力する。ディファレンシャル化回路１３は、調整回路１１から出力されるクロック信号ＣＬＫｏｕｔ１５を入力し、クロック信号ＣＬＫｏｕｔ１５を二つの信号Ｔｒｕｅ１６、ｂａｒ１７に変換する。
【００１０】
二つの信号Ｔｒｕｅ１６、ｂａｒ１７は検知回路１２に入力され、検知回路１２はこの二つの信号Ｔｒｕｅ１６、ｂａｒ１７に基づいて、デューティ比を検出する。
【００１１】
検知回路１２は、検出したデューティ比を示す検知信号１８を調整回路１１にフィードバックする。調整回路１１は検知回路１２から送信されてきたデューティ比を補正する。
【００１２】
図５は、図４に示したデューティ比補正回路１０における検知回路１２の構造を示す回路図である。
【００１３】
検知回路１２は、デューティ比検知部２１と、デューティ比保持部２２と、スイッチ２３と、から構成されている。
【００１４】
デューティ比検知部２１は、一対のＮチャネル型トランジスタ２４ａ、２４ｂと、入力側においてＮチャネル型トランジスタ２４ａ、２４ｂの各ソースと接続し、出力側において接地されている定電流源２５と、４個のＰチャネル型トランジスタ２６ａ、２６ｂ、２６ｃ、２６ｄからなる電流分配部２６と、から構成されている。
【００１５】
Ｎチャネル型トランジスタ２４ａのドレイン、Ｐチャネル型トランジスタ２６ａのゲート及びドレイン、Ｐチャネル型トランジスタ２６ｂのドレイン並びにＰチャネル型トランジスタ２６ｃのゲートは節点Ａに接続されている。
【００１６】
Ｎチャネル型トランジスタ２４ｂのドレイン、Ｐチャネル型トランジスタ２６ｂのゲート、Ｐチャネル型トランジスタ２６ｃのドレイン並びにＰチャネル型トランジスタ２６ｄのゲート及びドレインは節点Ｂに接続されている。
【００１７】
このように、節点Ａ及びＢには同じサイズのトランジスタが接続される。
【００１８】
ディファレンシャル化回路１３から出力される信号Ｔｒｕｅ１６はＮチャネル型トランジスタ２４ａのゲートに入力され、ディファレンシャル化回路１３から出力される信号ｂａｒ１７はＮチャネル型トランジスタ２４ｂのゲートに入力される。すなわち、信号Ｔｒｕｅ１６、ｂａｒ１７がゲートに入力されることにより、Ｎチャネル型トランジスタ２４ａ、２４ｂは節点Ａ及び節点Ｂにおける電流をグラウンドに引くスイッチの役割を果たす。
【００１９】
デューティ比保持部２２はそれぞれＮチャネル型トランジスタからなる二つの保持容量２２Ａ、２２Ｂから構成されており、保持容量２２Ａはスイッチ２３を介して節点Ａに接続されており、保持容量２２Ｂはスイッチ２３を介して節点Ｂに接続されている。
【００２０】
Ｎチャネル型トランジスタ２４ａ、２４ｂの各ソースはともに定電流源２５に接続されており、このため、Ｎチャネル型トランジスタ２４ａ、２４ｂには常に一定の電流が流れている。
【００２１】
４個のＰチャネル型トランジスタ２６ａ、２６ｂ、２６ｃ、２６ｄの能力が同じである場合、節点Ａに流れる電流量と節点Ｂに流れる電流量とは節点Ａ及びＢの電位によらず同じとなる。
【００２２】
デューティ比検知部２１は節点Ａ、Ｂ及びスイッチ２３を介して、検出したデューティ比を示す検知信号１８を発する。
【００２３】
検知回路１２の内部動作が停止する場合には、スイッチ２３が閉じて、検知信号１８により示されるデューティ比がデューティ比保持部２２に保持される。
【００２４】
スイッチ２３は、例えば、トランスファから構成することが可能である。
【００２５】
以下、図５に示した検知回路１２の動作について説明する。
【００２６】
調整回路１１の出力信号ＣＬＫｏｕｔ１５はディファレンシャル化回路１３に入力され、ディファレンシャル化回路１３は出力信号ＣＬＫｏｕｔ１５をディファレンシャルな二つの信号ｔｒｕｅ１６とｂａｒ１７に変換する。この変換に際しては、二つの信号ｔｒｕｅ１６とｂａｒ１７は、出力信号ＣＬＫｏｕｔ１５のデューティ比と、二つの信号ｔｒｕｅ１６とｂａｒ１７のクロスポイント（ｃｒｏｓｓ　ｐｏｉｎｔ）で作られるデューティ比とが一致するようにディファレンシャル化される。
【００２７】
ディファレンシャル化された二つの信号ｔｒｕｅ１６とｂａｒ１７は検知回路１２におけるＮチャネル型トランジスタ２４ａ、２４ｂのゲートにそれぞれ入力される。この結果、信号ｔｒｕｅ１６がハイ（Ｈ）状態にある間の期間中においては、節点Ａの電位が下がり、信号ｂａｒ１７がハイ（Ｈ）状態にある間の期間中においては、節点Ｂの電位が下がる。
【００２８】
【発明が解決しようとする課題】
ここで、調整回路１１の入力信号ＣＬＫｉｎ１４のデューティ比が６０％である場合を例にとって説明する。
【００２９】
入力信号ＣＬＫｉｎ１４のデューティ比が６０％である場合、調整回路１１が入力信号ＣＬＫｉｎ１４に対して何の処理も行わなければ、調整回路１１からの出力信号ＣＬＫｏｕｔ１５のデューティ比も６０％になる。
【００３０】
ディファレンシャル化回路１３の出力信号ｔｒｕｅ１６のデューティ比は調整回路１１への入力信号ＣＬＫｉｎ１４のデューティ比と同じ６０％に、出力信号ｂａｒ１７のデューティ比はそれとは逆の４０％になるようにそれぞれ設計されているものとする。
【００３１】
出力信号ｔｒｕｅ１６がＮチャネル型トランジスタ２４ａのゲートに入力されると、節点Ａの電位が下がり、出力信号ｂａｒ１７がＮチャネル型トランジスタ２４ｂのゲートに入力されると、節点Ｂの電位が下がる。
【００３２】
しかしながら、出力信号ｔｒｕｅ１６のデューティ比は６０％、ｂａｒ１７のデューティ比は４０％であるため、節点Ａの電位は節点Ｂの電位よりも低くなる。この結果、節点Ａと節点Ｂとの間に差電位が生じる。この差電位は検知信号１８として検知回路１２から出力される。
【００３３】
図６は、省電流状態における節点Ａ及びＢの各電位を示す。
【００３４】
ディファレンシャル化回路１３からの出力信号ｔｒｕｅ１６のデューティ比が６０％、ｂａｒ１７のデューティ比が４０％である場合、先に述べたように、節点Ａにおける電位は節点Ｂにおける電位よりも低くなる。
【００３５】
省電流状態に入ると、スイッチ２３が閉じ、その後に、定電流源２５が停止し、電流消費をなくす。
【００３６】
この状態においては、調整回路１１からの出力信号ＣＬＫｏｕｔ１５の出力も停止しているが、出力信号ＣＬＫｏｕｔ１５がハイ（Ｈ）の状態で停止するか、あるいは、ロー（Ｌ）の状態で停止するかは省電流状態に入るタイミングで決まる。
【００３７】
ここで、出力信号ＣＬＫｏｕｔ１５がロー（Ｌ）の状態で停止した場合を考える。
【００３８】
出力信号ＣＬＫｏｕｔ１５がロー（Ｌ）の状態である場合には、ディファレンシャル化回路１３からの出力信号ｔｒｕｅ１６はロー、ｂａｒ１７はハイの状態となる。
【００３９】
この時、デューティ比検知部２１において、出力信号ｔｒｕｅ１６が入力されているＮチャネル型トランジスタ２４ａはオフとなり、出力信号ｂａｒ１７が入力されているＮチャネル型トランジスタ２４ｂはオンとなるため、節点Ａの電位は電源電圧Ｖｃｃのレベルまで上昇する。
【００４０】
これに対して、節点Ｂの電位は［Ｖｃｃ−ＶｔＰ］まで上昇する。ここに、ＶｔＰはＰチャネル型トランジスタ２６ａ−２６ｄのしきい値電圧である。
【００４１】
定常状態においては、節点Ａの電位が節点Ｂの電位よりも低かったが、省電流状態においては、節点Ｂの電位が節点Ａの電位よりも低くなる。
【００４２】
これはデューティ比が５０％以上（Ｈ幅がＬ幅よりも広い場合）である時に出力信号ＣＬＫｏｕｔ１５がロー（Ｌ）の状態で停止した場合であるが、逆に、デューティ比が５０％以下（Ｌ幅がＨ幅よりも広い場合）である時に出力信号ＣＬＫｏｕｔ１５がハイ（Ｈ）の状態で停止した場合も生じる。
【００４３】
この後に検知回路１２が省電流状態から定常状態に移行する場合に、節点Ａ及び節点Ｂの各電位においてクロスが生じてしまう。節点Ａ及びＢにおける電位は、スイッチ２３が開いた時点から、検知信号１８として調整回路１１に入力される。このため、節点Ａの電位が節点Ｂの電位よりも高い期間が存在することに起因して、デューティ比が逆方向に補正され、定常状態への復帰時間Ｔαが長くなる。
【００４４】
このように、従来の検知回路１２ひいてはデューティ比補正回路１０においては、デューティ比が安定しないため、省電流状態から定常状態への復帰時間Ｔαが長くなり、動作保証ができないという問題点があった。
【００４５】
例えば、特開平１１−２２５０４７号公報は、ＬＳＩから出力される信号のデューティ比を検出するデューティ比検出部と、検出されたデューティ比に応じてデューティを制御するデューティ制御部と、デューティ制御部からの指令により、ＬＳＩから出力される信号のデューティ比を調整するデューティ比調整部と、からなるデューティ比補正方式を提案している。
【００４６】
また、特開２００２−１３５１０５号公報は、第１入力信号に応答して第１出力端をプルアップまたはプルダウンする第１出力ドライバーと、第１入力信号に応答してバイアス電圧を調整するバイアス回路と、第２入力信号に応答して第２出力端をプルアップまたはプルダウンする第２出力ドライバーと、バイアス電圧に応答して第１出力ドライバーと第２出力ドライバー及びバイアス回路に電流を流す電流源と、を備えるデューティサイクル検出回路を提案している。
【００４７】
しかしながら、これらの公報に提案されているデューティ比検知回路またはデューティ比補正回路においても、上述したような問題点は未解決のままである。
【００４８】
本発明は上記の問題点に鑑みてなされたものであり、迅速にデューティ比を補正し、省電流状態から定常状態への復帰時間を短縮することを可能にするデューティ比検知回路、並びに、そのデューティ比検知回路を備えるデューティ比補正回路を提供することを目的とする。
【００４９】
【課題を解決するための手段】
この目的を達成するため、本発明は、省電流状態を持つ半導体装置におけるデューティ比を二つの節点の間の差電位として検知するデューティ比検知回路において、前記二つの節点に接続され、前記二つの節点に流す電流を分配する電流分配部と、デューティ比を保持するデューティ比保持部と、を備え、前記デューティ比保持部に保持されているデューティ比を用いて前記電流分配部の作動を制御することを特徴とするデューティ比検知回路を提供する。
【００５０】
また、本発明は、ゲートを介して二つの入力信号を受信する二つの第一トランジスタと、前記二つの第一トランジスタのドレイン及びソースの何れか一方に接続されている定電流源と、前記二つの第一トランジスタのドレイン及びソースの他方に接続されている複数個の第二トランジスタからなる電流分配部と、を備える検出回路と、前記検出回路から出力されるデューティ比を保持する保持回路と、前記検出回路と前記保持回路との間に接続されているスイッチと、を備えるデューティ比検知回路において、前記電流分配部を構成する前記第二トランジスタのゲートは前記スイッチと前記保持回路との間の節点に接続されていることを特徴とするデューティ比検知回路を提供する。
【００５１】
例えば、前記第一トランジスタをＮチャネル型トランジスタとし、前記第二トランジスタをＰチャネル型トランジスタとすることができ、あるいは、前記第一トランジスタをＰチャネル型トランジスタとし、前記第二トランジスタをＮチャネル型トランジスタとすることができる。
【００５２】
さらに、本発明は、デューティ比を検知するデューティ比検知回路と、前記デューティ比検知回路が出力したデューティ比を受信し、前記デューティ比を変化させるデューティ比調整回路と、前記デューティ比調整回路から出力される出力信号を受信し、この出力信号を二つの差分化信号に変換し、これら二つの差分化信号を前記デューティ比検知回路に送信するディファレンシャル化回路と、からなるデューティ比補正回路であって、前記デューティ比検知回路は上記の構造を有するものであるデューティ比補正回路を提供する。
【００５３】
【発明の実施の形態】
図１は、本発明の第一の実施形態に係るデューティ比検知回路３０の構造を示すブロック図である。
【００５４】
本実施形態に係るデューティ比検知回路３０は、図４に示したデューティ比補正回路１０における検知回路１２に代えて用いることができる回路である。
【００５５】
本実施形態に係るデューティ比検知回路３０は、図５に示した従来の検知回路１２と比較して、Ｐチャネル型トランジスタ２６ｂ及び２６ｄの各ゲートが節点Ｃに接続されており、さらに、Ｐチャネル型トランジスタ２６ａ及び２６ｃの各ゲートが節点Ｄに接続されている点において異なっている。この点以外のデューティ比検知回路３０の構造は図５に示した従来の検知回路１２と同様である。
【００５６】
節点Ｃはスイッチ２３とデューティ比保持部２２の保持容量２２Ａとの間に位置しており、節点Ｄはスイッチ２３とデューティ比保持部２２の保持容量２２Ｂとの間に位置している。
【００５７】
前述したように、図５に示した従来の検知回路１２においては、出力信号ｔｒｕｅ１６及びｂａｒ１７がＮチャネル型トランジスタ２４ａ、２４ｂのゲートに入力されると、節点Ａと節点Ｂとの間に差電位が生じる。この差電位は検知信号１８として検知回路１２から出力される。
【００５８】
検知回路１２は、調整回路１１が入力信号ＣＬＫｉｎ１４を受信している間においては、常に動作しているため、ある程度の電流を消費する。
【００５９】
しかしながら、アクセスがなくても、ある程度の期間は、多くのデバイスに省電流状態が存在する。この場合、内部動作が止まるため、出力信号ＣＬＫｏｕｔ１５も停止する。このため、検知回路１２はデューティ比を保持しておかなければならない。
【００６０】
このため、本実施形態に係るデューティ比検知回路３０においては、入力信号ＣＬＫｉｎ１４及び出力信号ＣＬＫｏｕｔ１５が停止する前にスイッチ２３を閉じて、節点Ａと節点Ｂとの間の差電位をデューティ比保持部２２を構成する二つの保持容量２２Ａ、２２Ｂで保持するように構成されている。
【００６１】
また、本実施形態に係るデューティ比検知回路３０が省電流状態から定常状態へ移行する場合には、まず、出力信号ＣＬＫｏｕｔ１５が発信され、この状態で安定した後にスイッチ２３が開き、迅速にデューティ比が補正される。
【００６２】
以下、本実施形態に係るデューティ比検知回路３０により得られる効果について説明する。
【００６３】
省電流状態から定常状態に移行するとき、図５に示した従来の検知回路１２の場合には、検知信号１８として節点Ａと節点Ｂとの間の差電位を保持しているデューティ比保持部２２と電流分配部２６のゲート容量との間で容量結合が生じてしまい、差電位を破壊してしまう。
【００６４】
検知回路１２をトランジスタのサイズで構成する場合には、電流分配部２６を構成するＰチャネル型トランジスタ２６ａ−２６ｄのゲート容量を小さくし、デューティ比保持部２２を構成するＮチャネル型トランジスタ２２Ａ、２２Ｂのゲート容量を大きくすればよいが、このような構造にすると、定常状態になるまでにかかる時間が長くなってしまう。
【００６５】
これに対して、本実施形態に係るデューティ比検知回路３０においては、電流分配部２６を構成するＰチャネル型トランジスタ２６ａ−２６ｄのゲート電位として、デューティ比保持部２２において保持されている節点Ａと節点Ｂとの間の差電位を使用する。このため、スイッチ２３が開いても、容量結合が生じないため、図５に示した従来の検知回路１２とは異なり、節点Ａと節点Ｂとの間の差電位が破壊されることはない。
【００６６】
図２は、本実施形態に係るデューティ比検知回路３０の省電流状態時における節点Ａ及びＢにおける電位を示す。
【００６７】
本実施形態に係るデューティ比検知回路３０においては、電流分配部２６を構成するＰチャネル型トランジスタ２６ａ−２６ｄのゲート電位として、デューティ比保持部２２において保持されている節点Ａと節点Ｂとの間の差電位を使用している。このため、節点Ａ及びＢにおける電位は入力信号ＣＬＫｉｎ１４及び出力信号ＣＬＫｏｕｔ１５の停止状態に関係なく、電源電圧Ｖｃｃのレベルまで上がっていく。
【００６８】
この結果、省電流状態から定常状態に移行する場合、節点Ａ及び節点Ｂとの間においてクロスが生じないため、省電流状態から定常状態に移行するまでの復帰時間Ｔαが短くなり、迅速な復帰動作が可能となる。
【００６９】
図３は、本発明の第二の実施形態に係るデューティ比検知回路４０の構造を示すブロック図である。
【００７０】
本実施形態に係るデューティ比検知回路４０は、図４に示したデューティ比補正回路１０における検知回路１２に代えて用いることができる回路である。
【００７１】
本実施形態に係るデューティ比検知回路４０は、図１に示した第一の実施形態に係るデューティ比検知回路３０と比較して、デューティ比検知部の構造が異なっている。デューティ比検知部以外のデューティ比検知回路４０の構造は図１に示した第一の実施形態に係るデューティ比検知回路３０と同様である。
【００７２】
本実施形態に係るデューティ比検知回路４０におけるデューティ比検知部２１ａは、一対のＰチャネル型トランジスタ２４ｃ、２４ｄと、入力側において電源電圧に接続し、出力側においてＰチャネル型トランジスタ２４ｃ、２４ｄの各ソースと接続している定電流源２５ａと、２個のＮチャネル型トランジスタ２６ｅ、２６ｆからなる電流分配部２６ａと、から構成されている。
【００７３】
Ｐチャネル型トランジスタ２４ｃのドレイン及びＮチャネル型トランジスタ２６ｅのドレインは節点Ａａに接続されている。
【００７４】
Ｐチャネル型トランジスタ２４ｄのドレイン及びＮチャネル型トランジスタ２６ｆのドレインは節点Ｂａに接続されている。
【００７５】
ディファレンシャル化回路１３から出力される信号Ｔｒｕｅ１６はＰチャネル型トランジスタ２４ｃのゲートに入力され、ディファレンシャル化回路１３から出力される信号ｂａｒ１７はＰチャネル型トランジスタ２４ｄのゲートに入力される。
【００７６】
電流分配部２６ａを構成しているＮチャネル型トランジスタ２６ｅ、２６ｆの各ソースは接地されている。また、Ｎチャネル型トランジスタ２６ｅ、２６ｆの一方のゲートは節点Ｃに接続されており、Ｎチャネル型トランジスタ２６ｅ、２６ｆの他方のゲートは節点Ｄに接続されている。
【００７７】
本実施形態に係るデューティ比検知回路４０においては、信号Ｔｒｕｅ１６がローである期間において、節点Ａａにおける電位がチャージされ、信号ｂａｒ１７がローである期間において、節点Ｂａにおける電位がチャージされる。
【００７８】
本実施形態に係るデューティ比検知回路４０においては、第一の実施形態に係るデューティ比検知回路３０と同様に、電流分配部２６ａを構成するＮチャネル型トランジスタ２６ｅ、２６ｆのゲート電位として、デューティ比保持部２２において保持されている節点Ａａと節点Ｂａとの間の差電位を使用している。このため、図２に示した節点Ａ及びＢにおける電位と同様に、節点Ａａ及びＢａにおける電位は入力信号ＣＬＫｉｎ１４及び出力信号ＣＬＫｏｕｔ１５の停止状態に関係なく、電源電圧Ｖｃｃのレベルまで上がっていく。
【００７９】
この結果、省電流状態から定常状態に移行する場合、第一の実施形態に係るデューティ比検知回路３０と同様に、節点Ａａ及び節点Ｂａとの間においてクロスが生じないため、省電流状態から定常状態に移行するまでの復帰時間Ｔαが短くなり、迅速な復帰動作が可能となる。
【００８０】
このように、本実施形態に係るデューティ比検知回路４０によっても、第一の実施形態に係るデューティ比検知回路３０と同様の効果を得ることができる。
【００８１】
【発明の効果】
以上のように、本発明は、省電流状態を持つ半導体装置におけるデューティ比を差電位として検知するデューティ比検知回路において、デューティ比保持部において保持されているデューティ比を用いて、デューティ比検知部の電流分配部を制御するものである。
【００８２】
デューティ比検知部における電流分配部を構成する各トランジスタのゲートには、ゲート電位として、スイッチの先に配置されているデューティ比保持部に保持されているデューティ比が入力される。この結果、省電流状態から定常状態に移行する場合節点Ａ及び節点Ｂとの間においてクロスが生じないため、省電流状態から定常状態に移行するまでの復帰時間が短くなり、迅速な復帰動作が可能となる。
【００８３】
また、デューティ比を保持しようとした場合、スイッチを閉じることによって、デューティ比はデューティ比保持部及び電流分配部の各トランジスタのゲートに保持される。再び動作を開始した場合、スイッチが開くことにより、迅速なデューティ比の補正を行うことが可能である。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係るデューティ比検知回路のブロック図である。
【図２】図１に示した第一の実施形態に係るデューティ比検知回路の省電流状態時における節点の電位を示すグラフである。
【図３】本発明の第二の実施形態に係るデューティ比検知回路のブロック図である。
【図４】従来のデューティ比補正回路のブロック図である。
【図５】図４に示した従来のデューティ比補正回路の一構成要素であるデューティ比検知回路のブロック図である。
【図６】図４に示した従来のデューティ比検知回路の省電流状態時における節点の電位を示すグラフである。
【符号の説明】
３０　第一の実施形態に係るデューティ比検知回路
２１　デューティ比検知部
２２　デューティ比保持部
２２Ａ、２２Ｂ　保持容量
２３　スイッチ
２４ａ、２４ｂ　Ｎチャネル型トランジスタ
２５　定電流源
２６　電流分配部
２６ａ、２６ｂ、２６ｃ、２６ｄ　Ｐチャネル型トランジスタ
４０　第二の実施形態に係るデューティ比検知回路
２１ａ　デューティ比検知部
２４ｃ、２４ｄ　Ｐチャネル型トランジスタ
２５ａ　定電流源
２６ａ　電流分配部
２６ｅ、２６ｆ　Ｎチャネル型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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