(57)【要約】【課題】不要なゲート数の増加を招いたり、設計工程を複雑にすることなく簡単な回路構成でクロックスキューに起因するホールドエラーを防止するようにしたものである。【解決手段】スキャンフリップフロップＳＦＦは、シフト動作時にクロックの立ち上がりおよび立ち下りのクロックエッジで動作するクロック生成回路２５を備え、このクロック生成回路２５には、スキャンフラグにより前記スキャンフリップフロップＳＦＦのクロックを停止させるジェネレータ２９を備えているものである。【選択図】　　　　図２
2004061183.tif 000002
【特許請求の範囲】
【請求項１】
組み合わせ回路に接続され、スキャンパス上で隣り合うスキャンフリップフロップのシフト動作によりデータを授受し、前記組み合わせ回路のテストを行う半導体集積回路のテスト装置において、
前記スキャンフリップフロップは、シフト動作時にクロックの立ち上がりおよび立ち下りのエッジで動作するクロック生成回路を備え、該クロック生成回路は、スキャンフラグにより前記スキャンフリップフロップのクロックを停止させるジェネレータを備えていることを特徴とする半導体集積回路のテスト装置。
【請求項２】
スキャンフリップフロップは、奇数番目と偶数番目に分け、いずれか一方はクロックの立ち上がりエッジで、他方は立ち下がりエッジで各々動作させることを特徴とする請求項１記載の半導体集積回路のテスト装置。
【請求項３】
クロック生成回路は、スキャンフリップフロップが奇数番目の動作のときクロックの立ち上りエッジに同期してスキャンフラグを出力し、前記スキャンフリップフロップが偶数番目の動作のときクロックの立ち下りエッジに同期して前記スキャンフラグを出力することを特徴とする請求項１または請求項２記載の半導体集積回路のテスト装置。
【請求項４】
スキャンフリップフロップに、外部からのスキャンモードによるクロック停止機能を設けたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体集積回路のテスト装置。
【請求項５】
奇数スルーモードとスキャンモードとのアンド、および偶数スルーモードとスキャンモードとのアンドをとってスキャンパス上のスキャンフリップフロップの所望のものをスルーモードに設定できるようにしたことを特徴とする請求項１から請求項４のうちのいずれか１項記載の半導体集積回路のテスト装置。
【請求項６】
スキャンフリップフロップ内のマスターラッチ、スレーブラッチの一方もしくは両方をスルーモードに設定できるようにしたことを特徴とする請求項５記載の半導体集積回路のテスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スキャンパス上で隣り合うスキャンフリップフロップのシフト動作によりスキャンテストを行う半導体集積回路のテスト装置に関する。
【０００２】
【従来の技術】
図２０は、例えば、ＤＦＴ　Ｃｏｍｐｉｅｒ概要もしくはＰｒｉｎｃｉｐｌｅｓ　ｏｆ　ＣＭＯＳＬＳＩ　Ｄｅｓｉｇｎに示されている従来の一般的な半導体集積回路のテスト装置の回路構成図である。
【０００３】
同図において、１Ａ，１Ｂはテスト対象となる組み合わせ回路、２０はスキャンフリップフロップ（以下、ＳＦＦと称する）であって、ＳＦＦ０〜ＳＦＦ３は組み合わせ回路１Ａの入力側に、ＳＦＦ４〜ＳＦＦ７は組み合わせ回路１Ａと組み合わせ回路１Ｂ間に、ＳＦＦ８〜ＳＦＦ１１は組み合わせ回路１Ｂの出力側に各々設けられている。組み合わせ回路１Ａ，１Ｂの入力側、出力側に接続されるＳＦＦ０〜ＳＦＦ１１間にスキャンパスＰを形成している。なお、図中、Ａは非テスト時のデータ入力端子、Ｙは非テスト時のデータ出力端子、ＳＩはスキャンデータ入力端子、ＳＯはスキャンデータ出力端子、ＳＭはスキャンモ−ド設定端子である。
【０００４】
図２１は、図２０のテスト装置に使用しているＳＦＦ（ＳＦＦ０〜ＳＦＦ１１）のシンボルを示しており、図２２はＳＦＦの構成を詳細に示している。
図２２に示すように、ＳＦＦはスキャンモード設定端子ＳＭの状態でコントロールされるセレクタ２２と該セレクタの出力とクロックＣＬＫを入力とするフリップフリップ（以下、ＦＦと称する）２３とで構成されている。スキャンモード設定端子ＳＭ＝“１”の場合、セレクタ２２はスキャンデータ入力端子ＳＩからのスキャンデータをＦＦ２３の入力端子Ｄに入力するようになっている。
【０００５】
次に、図２３のタイムチャートにより動作を説明する。
まず、スキャンモード設定端子ＳＭ＝１とすることでスキャンモードを設定し、スキャンデータ入力端子ＳＩからの入力スキャンデータＤ０〜Ｄ７をクロック信号ＣＬＫに従ってシフトインさせる。次にＳＭ＝０とし、１クロックサイクルのみクロックを入力することによりラン動作を実現する。ラン動作においては、スキャンパスＰはスキャンモード設定端子ＳＭによって非テストパスに設定されるので、組み合わせ回路１Ａ，１Ｂで処理された出力スキャンデータＱ０〜Ｑ７がＳＦＦ４〜ＳＦＦ１１に入力される。なお、図２３に示したＸはドントケアデータ、ＳＦＦ０＿Ｏ〜ＳＦＦ１１＿ＯはＳＦＦ０からＳＦＦ１１の出力端子である。
【０００６】
そして、再度スキャンモード設定端子ＳＭ＝１としてセレクタ２２をスキャンパスＰにセットし、シフトアウト動作させることで組み合わせ回路１Ａ，１Ｂが所望の動作をしているかどうかをチェックする。以上のようにしてスキャンテストはシフトイン動作、ラン動作、シフトアウト動作の３段階で行われる。
【０００７】
【発明が解決しようとする課題】
従来の半導体集積回路のテスト装置は、以上のように構成されているので、シフトイン動作、シフトアウト動作時にＳＦＦ、すなわち、ＳＦＦ０→ＳＦＦ１→ＳＦＦ２→・・・というデータ授受を行い、その間に如何なる回路も挟まらないため、クロックスキューに起因するホールドエラーが発生しやすい。このホールドエラーを防止するには、
（ａ）各ＳＦＦ間にホールドエラー対策用のバッファを挿入する。
（ｂ）クロックスキューをできるだけ小さくする。
などの対策が考えられるがいずれも不要なゲート数の増加を招いたり、設計工程を複雑にする問題がある。特に、今後プロセスの微細化に伴いゲート遅延が更に減少すればするほど上記問題は大きくなる。
【０００８】
この発明は、上記ような課題を解決するためになされたもので、簡単な回路構成でクロックスキューに起因するホールドエラーを防止した半導体集積回路のテスト装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体集積回路のテスト装置におけるスキャンフリップフロップは、シフト動作時にクロックの立ち上がりおよび立ち下がりのエッジで動作するクロック生成回路を備え、該クロック生成回路は、スキャンフラグによりスキャンフリップフロップのクロックを停止させるジェネレータを備えているものである。
【００１０】
この発明に係る半導体集積回路のテスト装置におけるスキャンフリップフロップは、奇数番目と偶数番目に分け、いずれか一方はクロックの立ち上がりエッジで、他方は立ち下がりエッジで各々動作させることによりスキャンテストを行うものである。
【００１１】
この発明に係る半導体集積回路のテスト装置における、クロック生成回路は、スキャンフリップフロップが奇数番目の動作のときクロックの立ち上りエッジに同期してスキャンフラグを出力し、スキャンフリップフロップが偶数番目の動作のときクロックの立ち下りエッジに同期してスキャンフラグを出力するように構成されているものである。
【００１２】
この発明に係る半導体集積回路のテスト装置は、スキャンフリップフロップに、外部からのスキャンモードによるクロック停止機能を設けたものである。
【００１３】
この発明に係る半導体集積回路のテスト装置は、奇数スルーモードとスキャンモードとのアンド、および偶数スルーモードとスキャンモードとのアンドをとってスキャンパス上のスキャンフリップフロップの所望のものをスルーモードに設定できるようにしたものである。
【００１４】
この発明に係る半導体集積回路のテスト装置は、スキャンフリップフロップ内のマスターラッチ、スレーブラッチの一方もしくは両方をスルーモードに設定できるようにしたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、実施の形態１における半導体集積回路のテスト装置の回路構成を示している。同図において、１Ａ，１Ｂは組み合わせ回路、２０はスキャンフリップフロップ（以下、ＳＦＦと略称する）であって、ＳＦＦ０〜ＳＦＦ３は組み合わせ回路１Ａの入力側に、ＳＦＦ４〜ＳＦＦ７は組み合わせ回路１Ａと組み合わせ回路１Ｂ間に、ＳＦＦ８〜ＳＦＦ１１は組み合わせ回路１Ｂの出力側に各々設けられている。組み合わせ回路１Ａ，１Ｂの入力側、出力側に接続されるＳＦＦ０〜ＳＦＦ１１間にスキャンパスＰを形成している。なお、図中、Ａは非テスト時のデータ入力端子、Ｙは非テスト時のデータ出力端子、ＳＩはスキャンデータ入力端子、ＳＯはスキャンデータ出力端子、ＳＭはスキャンモ−ド設定端子、Ｐはスキャンパス，Ｐ’はスキャンフラグ伝播パスである。
【００１６】
図２は、この実施の形態１によるＳＦＦ（ＳＦＦ０〜ＳＦＦ１１）の構成を示している。同図に示すように、実施の形態１のＳＦＦは、スキャンモード設定端子ＳＭの状態でコントロールされるセレクタ２２と該セレクタの出力とクロックＣＬＫを入力とするフリップフロップ（以下、ＦＦと称する）２３とで構成される。図２２に示す従来のＳＦＦに、図２に示すように、クロック生成回路２５を付加した構成となっている。図２において、ＣＬＫはクロック入力端子、Ｄはデータ入力端子、Ｑはデータ出力端子、ＳＦ１は入力端子である。
【００１７】
図３は、クロック生成回路２５の具体的構成を示している。同図において、２６はセレクタ、２７はＮＡＮＤ回路、２８ａ，２８ｂはインバータ、２９はスキャンフラグ伝搬用のジェネレータ（ＳＦＯＧｅｎ）である。このクロック生成回路２５は、図１に示すスキャンパス上の奇数番目のＳＦＦと偶数番目のＳＦＦで異なる構成であって、図３（ａ）は奇数番目のクロック生成回路２５（Ｏｄｄ）、図３（ｂ）は偶数番目のクロック生成回路２５（Ｅｖｅｎ）を示している。
【００１８】
図１における偶数番目のＳＦＦ、すなわち、ＳＦＦ１，３・・・１１におけるクロック生成回路２５は、スキャンモード設定端子ＳＭ＝１の時に反転クロックをＦＦ２３に入力するようになっている。またスキャンフラグ入力信号ＳＦＩが“１”になったとき、クロックＣＬＫが停止すると共に、ジェネレータ２９により次のクロックエッジでジェネレータ２９の出力ＳＦＯをアサートするようになっている。また、図１における奇数番目のＳＦＦ、すなわち、ＳＦＦ０、２・・・１０におけるクロック生成回路２５は、スキャンモード設定端子ＳＭの論理に関係なくクロックＣＬＫの極性は変化しない。スキャンフラグ入力信号ＳＦＩのアサート時に、次のクロックエッジでジェネレータ２９の出力ＳＦＯをアサートすることは偶数のクロック生成回路２５と同様である。
【００１９】
なお、図３（ａ）の例では、クロック生成回路２５においてもセレクタ２６を設けているいるが、スキャンモード設定端子ＳＭの論理に関係なくクロックＣＬＫの極性変化はないので、セレクタ２６およびこのスキャンモード設定端子ＳＭはなくてもよい。この場合、クロックＣＬＫはＮＡＮＤ回路２７の入力に直結される。
【００２０】
図１に示すように、実施の形態１におけるスキャンテスト回路は、従来のテスト回路に対して破線で示したスキャンフラグＳＦＩの伝搬パスＰ’が追加された構成であって、そのほかは従来のものと同様である。なお、図４は、実施の形態１におけるＳＦＦのシンボルを示している。
【００２１】
次に動作について説明する。
図５は、実施の形態１の半導体集積回路のテスト装置の動作を説明するタイムチャートであり、ＳＦＦのうちの偶数番目、すなわち、ＳＳＦ１、３・・・１１と、奇数番目、すなわち、ＳＦＦ０，２・・・１０とはスキャンテスト時に動作するＦＦ２３のクロックエッジが異なっている。奇数番目のＦＦはクロックＣＬＫの立ち上がり（ポジティブ）エッジで動作し、偶数番目のＦＦ２３はクロックＣＬＫの立ち下がり（ネガティブ）エッジで動作する。したがってＳＩ端子から入力されるスキャンデータＤ０・・・Ｄ７は半クロックサイクル毎にスキャンパスＰ上でシフトされる。
【００２２】
外部からのスキャンフラグ入力ＳＦＩはスキャンパス上の最後のＳＦＦ、この例ではＳＦＦ１１に入力される。普段は“０”であるが、最初のスキャンデータＤ０がＳＦＦ７に到達するタイミングを見計らってスキャンフラグ入力ＳＦＩ＝“１”を外部から入力してやることによりＳＦＦ７のクロックＣＬＫが停止し、データＤ０が保持される。更に次のクロックエッジでスキャーンフラグ出力ＳＦＯがアサートされ、ＳＦＦ６へのスキャンフラグ入力ＳＦＩとなり、データＤ１が保持される。更に次のクロックエッジでスキャンフラグ出力ＳＦＯがアサートされ、ＳＦＦ６へのスキャンフラグ入力ＳＦＩとなり、データＤ１が保持される。スキャンフラグ入力ＳＦＩはこのように伝搬することにより、データＤ０〜Ｄ７を同一タイミングに揃うように保持する。
【００２３】
こうしてデータＤ０〜Ｄ７がそろった時点でスキャンモード設定端子ＳＭ＝０となるラン動作をクロック１サイクルで行い、再びスキャンモード設定端子ＳＭ＝１となってシフトアウト動作へと移行する。このシフトアウト動作はシフトアウトが半クロックサイクルで行われることを除いて従来のものと同様である。
【００２４】
図６は、スキャンフラグ伝搬を引き起こす上記ジェネレータ２９の構成を示している具体的な回路図である。同図において、３０はＰＭＯＳ−ＦＥＴ（以下、ＰＭＯＳと略称）、３１，３２，３３はＮＭＯＳ−ＦＥＴ（以下、ＮＭＯＳと略称）、３４はインバータである。
【００２５】
図７は、ジェネレータ２９の動作を示すタイムチャートである。ジェネレータ２９の動作は奇数番目にあるか偶数番目にあるかによって異なる。
図７（ａ）は奇数番目のジェネレータ２９の動作を示すタイムチャートであって、クロックＣＬＫの立ち下がりエッジに同期してスキャンフラグ入力ＳＦＩが入力され、同クロックの立ち上がりエッジに同期してスキャンフラグ出力ＳＦＯを出力する。
【００２６】
図７（ｂ）は奇数番目のジェネレータ２９の動作を示すタイムチャートであって、偶数番目のスキャンフラグ入力ＳＦＩはクロックＣＬＫの立ち上がりエッジに同期して入力され、同クロックの立ち下がりエッジに同期してスキャンフラグ出力ＳＦＯを出力される。
ジェネレータ２９の動作はクロックＣＬＫを基準に見ると上記のように異なるが、ジェネレータ２９に入力されるクロックＣＬＫＤを基準に考えるとどちらもクロックの立ち下がりエッジに同期してスキャンフラグ入力ＳＦＩを受け取り、立ち上がりエッジに同期してスキャンフラグ出力ＳＦＯを出力する点において同様である。そこで、ここではクロックＣＬＫＤを基準として動作を説明する。
【００２７】
期間Ｉ
スキャンフラグ入力ＳＦＩ＝ＬＯＷなので、ＰＭＯＳ３０はＯＮ，ＮＭＯＳ３１はＯＦＦとなり、スキャンフラグ出力ＳＦＯ＝ＬＯＷとなる。
【００２８】
期間ＩＩ
スキャンフラグ入力ＳＦＩがＣＬＫＤの立下りエッジに同期して入力される。スキャンフラグ入力ＳＦＩ＝ＨＩＧＨとなることにより、ＰＭＯＳ３０はＯＦＦ，ＮＭＯＳ３１はＯＮとなるが、依然ＮＭＯＳ３２，３３はＯＦＦしたままなので、ノード／ＳＦＯは寄生容量Ｃ１によってＨＩＧＨに保持され、スキャンフラグ出力ＳＦＯは依然ＬＯＷのままとなる。
【００２９】
期間ＩＩＩ
ＣＬＫＤ＝ＨＩＧＨとなることにより、ＮＭＯＳ３２はＯＮとなり、寄生容量Ｃ１に保持されていた電荷は放電される。これによりノード／ＳＦＯ＝ＬＯＷとなり、スキャンフラグ出力ＳＦＯはＨＩＧＨとなる。
その後、ＣＬＫＤは再びＬＯＷとなりＮＭＯＳ３２はＯＦＦとなるが、スキャンフラグ出力ＳＦＯ＝ＨＩＧＨのため、ＮＭＯＳ３３はノーマリーＯＮであり、スキャンフラグ出力ＳＦＯはＨＩＧＨのまま保持される。
【００３０】
期間ＩＶ
再びスキャンフラグ入力ＳＦＩ＝ＬＯＷとなると、ＮＭＯＳ３１はＯＦＦとなり、ＣＬＫＯに関係なくスキャンフラグ出力ＳＦＯ＝ＬＯＷとなり、初期状態に戻る。
【００３１】
以上のように、実施の形態１の半導体集積回路のテスト装置では、スキャンデータのシフトイン動作、シフトアウト動作を異なるクロックエッジに同期して行うので、ホールドエラーの心配がなく、スキャンパス上にホールドエラー対策用にバッファ挿入の必要がない。この原理はプロセスの進化に無関係に成立するため、今後トランジスタの遅延速度が小さくなってもスキャンテストに必要となるゲート数が一定に維持でき、スキャンテストのためのゲート数増加が抑制できる。またホールドエラー対策バッファの挿入が不要となるので、設計フローが複雑となることが避けられる。
【００３２】
実施の形態２．
図８は、実施の形態２による半導体集積回路のテスト装置を示している。この実施の形態２では、外部から入力するスキャンフラグ入力ＳＦＩをＳＦＦ７のＳＦＩ端子に接続し、ＳＦＦ８〜ＳＦＦ１１のＳＦＩ端子はＬＯＷ固定とした点が図１の実施の形態１と異なる。これにより、外部からスキャンフラグ入力ＳＦＩをアサートするタイミングはスキャンデータがＳＦＦ７に到達するタイミングでよく、スキャンデータの生成が容易となる。
【００３３】
このようにスキャンフラグによる伝搬はどのＳＦＦからでも開始する事ができ、明らかにシフトアウトにしか使用されないＳＦＦのＳＦＩ端子はＬＯＷ固定してもよい。また、従来のＳＦＦに差し替えることも可能である。
【００３４】
実施の形態３．
図９は、実施の形態３による半導体集積回路のテスト装置を示している。スキャン設計においてはテスト時間の短縮を目的として、ＳＩ端子、すなわちＳＩ１、ＳＩ２と、ＳＯ端子、すなわちＳＯ１、ＳＯ２およびＳＦ端子、すなわちＳＦＩ１，ＳＦＩ２を設けることにより、複数のスキャンパスに分割する場合がある。この実施の形態３では、ＳＦＩ２端子を新たに追加することで、このような複数のスキャンパスにも対応できる。なお、まれに複数のスキャンパスにおいてスキャンパスの深さが同じ場合があるが、そのような場合においてはＳＦＩ端子を新たに設ける必要はなく、スキャンフラグ出発点となる複数のＳＦＦのＳＦＩ端子に外部ＳＦＩ端子を共通に接続することができる。
【００３５】
図９はスキャンパスが２つ存在する場合の構成例であるが、これに限定するものではなく、スキャンパスが３つ以上存在する場合でも同様の構成で実現が可能である。
【００３６】
実施の形態４．
以上に述べた実施の形態では、ダイナミックに電圧レベルを保持するジェネレータ２９の回路を前提に説明してきたが、ダイナミックな保持を避けるジェネレータ２９の構成も可能である。その実施の形態４を図１０に示している。図６と異なる点は新たに高抵抗ＰＭＯＳ３５を追加した点である。
【００３７】
このＰＭＯＳ３５を追加することにより、ＰＭＯＳ３０、ＮＭＯＳ３１，３２がオフの期間でもノード／ＳＦＯはＰＭＯＳ３５によってＨＩＧＨに保持される。またＰＭＯＳ３５は高抵抗型Ｐ型トランジスタであるため、クロックが入ってＮＭＯＳ３２がオンすると、ノード／ＳＦＯはＬＯＷに引き落とされ、ＳＦＯはＨＩＧＨに変化する。ＳＦＯがＨＩＧＨに変化するとＰＭＯＳ３５はオフし、電源から接地レベルへの貫通電流は遮断される。
【００３８】
実施の形態５．
図１１は、実施の形態５によるジェネレータ２９を示している。図１０に示す実施の形態４では、ノード／ＳＦＯの信号遷移の段階で電源から接地レベルへの貫通電流が瞬間的に流れる。実施の形態５ではこれを避ける構成としたものである。
【００３９】
図１１に示すように、ＰＭＯＳ３５に直列にＰＭＯＳ３６が新たに接続された点のみ図１０と異なる。ＰＭＯＳ３６がクロックＣＬＫで動作することにより、クロックがＨＩＧＨとなった瞬間にＰＭＯＳ３６はオフとなり貫通電流が流れることなくノード／ＳＦＯの信号遷移が行われる。
【００４０】
なお、図１１では、ＰＭＯＳ３６はＰＭＯＳ３５に対して電源電圧に近い側に配したが、ＰＭＯＳ３５，３６は直列につながっていればよく、電源に近い側はどちらでもよい。また、ＰＭＯＳ３５は高抵抗型トランジスタである必要はない。
【００４１】
実施の形態６．
以上の各実施の形態は、ＳＦＩによってＦＦ２３のクロックを固定する方法であるが、ジェネレータ２９より生成されるＳＦＯにより自らのＦＦ２３のクロックＣＬＫを停止させることも可能である。その構成を図１２のクロック生成回路２５を例にとって示している。この実施の形態６ではインバータ２８をＳＦＩのパスからＳＦＯのパスに移動させた点が図３と異なり、基本的動作は変わらないので、重複する詳細説明を省略する。
【００４２】
実施の形態７．
図１３は、実施の形態７による半導体集積回路のテスト装置であって、半クロックサイクルによるスキャンデータのシフト動作を実現するための別の構成例である。同図においては説明を簡単にするためにスキャンチェーンの順番を入れ替えているが基本的に図２３に示す従来のスキャンテスト構成と同様である。但し、この実施の形態７においては以下のようにＳＦＦ２０の構成とスキャン動作が異なる。
【００４３】
図１４に実施の形態７におけるＳＦＦの構成を示す回路図である。この実施の形態７では、半クロックサイクルでのデータ転送を行うため、ここでもＳＦＦは奇数番目と偶数番目で構成が異なっている。
まず、図１４（ｂ）に示す偶数番目のＳＦＦの構成は、図２２における従来のＳＦＦに、ＳＭ＝１の時にクロックＣＬＫが反転して入力されるように、インバータ６６およびセレクタ２２ａが追加されたものである。同様に図１４（ａ）に示す奇数番目のＳＦＦは、ＳＭ＝１の場合でもクロックは反転しない形でセレクタ２２ａが追加されている。
【００４４】
図１５は実施の形態７におけるシフトイン動作を説明するタイムチャートであり、同図から明らかなように、実施の形態７におけるスキャンテストでは奇数番目と偶数番目毎にスキャンデータが揃う。したがって、実施の形態７では２段階でスキャンテストを行う。まず奇数番目、もしくは偶数番目のスキャンデータをシフトイン動作し、ラン動作、スキャンアウト動作により第１回目のテストを行い、次に残った方のスキャンデータをシフトイン動作、ラン動作、シフトアウト動作して残りのテストを行う。図１５においては奇数番目のＳＦＦを使用する場合は期間ａにおけるデータを、また偶数番目のＳＦＦを使用する場合は期間ｂのデータを使用することになる。
【００４５】
上記のように実施の形態７では２段階でテストを行うが、２段階に分けてもスキャンテストが実施できるのは、スキャンパスを複数に分離してもテストが実施できるのと同様、問題なくテストが可能である。
【００４６】
実施の形態８．
以上の各実施の形態では、半クロックサイクルでシフト動作するスキャンテストについて述べてきたが、同相のクロックＣＬＫを用いても実現可能であり、その例を図１６に示している。同図はスルーモードオズＴＭＯとスキャンモード信号ＳＭとのアンド回路３７、およびスルーモードイーブンＴＭＥとスキャンモード信号ＳＭとのアンド回路３８を新たに追加したもので、その他は図２０に示した従来のスキャンテスト回路の構成と同じである。但し、説明を簡単にするためにスキャンパスの順番を入れ替えている。
【００４７】
実施の形態８におけるＳＦＦは図１７に示す構成となっている。同図において、４０はＮＯＲ回路、４１はＮＡＮＤ回路、４３〜４９はインバータ、５１〜５４はスイッチング素子であり、ＮＯＲ回路４０、ＮＡＮＤ回路４１、インバータ４４，４５の出力端子は、それぞれに付した記号と同じ記号を付したスイッチング素子５１〜５４の端子に接続する。４６〜４９はインバータであり、これ等はバッファ機能を発揮する。
このＳＦＦでは外部から入力されるスルーモード信号ＴＭにより、ＴＭ＝１の時にＣＫ１＝０、ＣＫ２＝１に固定される。これによりスルーモード信号入力時にマスターラッチ、スレーブラッチともにスルーモードになる。そして図１６において、スルーモードオズＴＭＯを元にした論理積出力が偶数番目のＳＦＦのＴＭ端子に、またスルーモードイーブンＴＭＥを元にした論理積出力が奇数番目のＳＦＦのＴＭ端子に接続されている。
【００４８】
このＳＦＦを利用した場合の全体動作は以下のようになる。実施の形態８でもスキャンテストは２段階で実施される。まず、奇数番目のＳＦＦにデータをシフトイン動作したい場合はスルーモードオズＴＭＯ＝０，スルーモードイーブンＴＭＥ＝１にセットし、スキャンデータをシフトイン動作させる。このとき偶数番目のＳＦＦは全てスルーモードとなるためシフトイン動作は奇数番目のＦＦによってのみ実施される。シフトイン動作が完了した時点でラン動作すると、組み合わせ回路１Ａの出力は偶数番目のＳＦＦに格納され、再びＳＭ＝１にしてシフトアウト動作すると、奇数番目のＳＦＦを経由して出力側のＳＦＦ８〜ＳＦＦ１１に出力される。
【００４９】
また、偶数番目のＳＦＦにデータをシフトイン動作し、組み合わせ回路１Ｂをテストしたい時は、スルーモードオズＴＭＯ＝１，スルーモードイーブンＴＭＥ＝０にセットし、同様のテストを行う。
以上のように実施の形態８では同一クロックエッジによるスキャン動作が行われるが、スキャンパスＰ上にスルー状態のＦＦ２３が存在するためホールドエラーは緩和される。
【００５０】
実施の形態９．
図１８は、実施の形態９によるＳＦＦであって、マスターラッチ、スレーブラッチから構成されるＦＦ２３の一方のラッチのみをスルーモードに設定することで実施の形態８と同様の機能を実現できる。
【００５１】
図１８では、ＴＭ＝１の時にマスターラッチのみがスルーモードとなる。クロックＣＬＫが１の期間はスレーブラッチはスルーモードとなる。かつ論理積演算にてマスターラッチも強制的にスルーモードにしているため、この期間においてＦＦ２３はスルーモードとなり、より少ない素子数で図１７と同様の効果が得られる。
【００５２】
実施の形態１０．
スレーブラッチを強制的にスルーモードにした場合は更に少ない素子数で同様の効果が実現可能となる。その実施の形態を図１９に示している。
同図においてはクロックが１となった瞬間マスターラッチもラッチモードとなるため、前段のＦＦ２３とマスターラッチの間でホールドエラーは発生する可能性がある。しかし実際にシフト動作すべきＦＦ２３は更に後段にあるため、同ＳＦＦまでホールドエラーを発生するためにはスルーモードのスレーブラッチを通過する必要がある。これは等価的にＦＦ全体がスルーモードになることとなり、実施の形態８，９と同様の効果を発揮する。
【００５３】
【発明の効果】
以上のように、この発明によれば、スキャンデータのシフトイン動作、シフトアウト動作を異なるクロックエッジに同期して行うので、ホールドエラーの心配がなく、スキャンパス上にホールドエラー対策用にバッファ挿入の必要がなく、スキャンテストに必要となるゲート数が一定に維持でき、スキャンテストのためのゲート数増加が抑制できると共に、ホールドエラー対策バッファの挿入が不要となるので、設計フローが複雑となることが避けられるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路のテスト装置のブロック図である。
【図２】実施の形態１のＳＦＦの構成を示すブロック図である。
【図３】実施の形態１のクロック生成回路の構成を示すブロック図である。
【図４】実施の形態１のＳＦＦのシンボル図である。
【図５】実施の形態１の動作を示すタイムチャート図である。
【図６】実施の形態１のジェネレータを示す回路図である。
【図７】図６のジェネレータの動作を示すタイムチャート図である。
【図８】この発明の実施の形態２による半導体集積回路のテスト装置のブロック図である。
【図９】この発明の実施の形態３による半導体集積回路のテスト装置のブロック図である。
【図１０】この発明の実施の形態４によるジェネレータの回路図である。
【図１１】この発明の実施の形態５によるジェネレータの回路図である。
【図１２】この発明の実施の形態６によるクロック生成回路の回路図である。
【図１３】この発明の実施の形態７による半導体集積回路のテスト装置のブロック図である。
【図１４】この発明の実施の形態７によるＳＦＦの回路図である。
【図１５】この発明の実施の形態７のスキャンテスト動作を示すタイムチャート図である。
【図１６】この発明の実施の形態８による半導体集積回路のテスト装置のブロック図である。
【図１７】この発明の実施の形態８によるＳＦＦの回路図である。
【図１８】この発明の実施の形態９によるＳＦＦの回路図である。
【図１９】この発明の実施の形態１０によるＳＦＦの回路図である。
【図２０】従来の半導体集積回路のテスト装置のブロック図である。
【図２１】従来のＳＦＦのシンボル図である。
【図２２】従来のＳＦＦの回路図である。
【図２３】従来の半導体集積回路のテスト装置の動作を示すタイムチャート図である。
【符号の説明】
１Ａ，１Ｂ　組み合わせ回路、２０　スキャンフリップフロップ（ＳＦＦ；ＳＦＦ０〜ＳＦＦ１１）、２２　セレクタ、２５　クロック生成回路、２６　セレクタ、２７　ＮＡＮＤ回路、２８ａ，２８ｂ　インバータ、２９　ジェネレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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