(57)【要約】【課題】電源電圧の降下量を集積回路の面積を余り増大させず、簡単な方法で精度よく測定することが出来ない。【解決手段】集積回路１内の所定の位置に配置され、当該集積回路１の動作時の所定の位置における電源電圧Ｖｄｄの降下により出力信号ＳＯＡ〜ＳＯＥの発振周波数ｆが変化する電源電圧降下量の測定用の発振回路４Ａ〜４Ｅと、発振回路の出力または出力に応じた信号ＳＯを外部に出力させる電源電圧降下量の測定用の出力部（例えば、入出力回路部３に設けた測定用の入出力パッド）と、を有する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
集積回路内の所定の位置に配置され、当該集積回路の動作時の上記所定の位置における電源電圧の降下により出力信号の発振周波数が変化する電源電圧降下量の測定用の発振回路と、
上記発振回路の出力または出力に応じた信号を外部に出力させる電源電圧降下量の測定用の出力部と、
を有する半導体集積回路。
【請求項２】
上記発振回路は、奇数個の反転論理ゲート回路を含む複数の論理ゲート回路が環状に接続されている構成を有する
請求項１に記載の半導体集積回路。
【請求項３】
固有の発振周波数を有する複数の上記発振回路が上記集積回路内の所定の位置に分散して配置され、
当該複数の発振回路のそれぞれが発振の開始と停止を制御する制御入力を有し、
複数の発振回路の上記制御入力に接続され、入力される選択信号に応じて複数の上記発振回路のうち特定の発振回路を選択し発振させるデコーダをさらに有する
請求項１に記載の半導体集積回路。
【請求項４】
発振する上記特定の発振回路が複数の場合、そのうちの一の発振回路を上記選択信号に応じて選択し、選択した発振回路の出力または出力に応じた信号を出力するセレクタを、さらに有する
請求項３に記載の半導体集積回路。
【請求項５】
半導体回路内の所定の位置における電源電圧の降下量を測定する測定方法であって、
上記所定の位置に配置した電源電圧降下量の測定用の発振回路を、上記半導体回路の他の部分は動作させない非動作状態で、印加する電源電圧値を変えて発振させ、発振周波数と電源電圧値との関係を求める工程と、
所定の電源電圧値を印加した上記半導体回路の動作状態で、前記発振回路の発振周波数を測定する工程と、
上記非動作状態で求めた発振周波数と電源電圧値の上記関係から上記動作状態の発振周波数における電源電圧の降下量を求める工程と、
を含む
電源電圧降下量の測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路内の所定の位置における電源電圧の降下量を測定する手段を有する半導体集積回路と、電源電圧の降下量の測定方法とに関する。
【０００２】
【従来の技術】
近年の大規模で電源電圧が低減された半導体集積回路において、動作時の電源電圧の降下量を予め予測することは確実な回路動作を保証するために重要である。
従来、半導体集積回路内部の電源電圧の降下量については各種のＣＡＤ（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）を用いたシミュレーションにより求めていた。予測される電源電圧の降下量が求まると、これを半導体集積回路の設計に反映させ、電源電圧の降下が要所で抑制されるように配線を設計し、あるいは当該低い電源電圧でも確実に動作するように集積回路の特性を決めていた。
【０００３】
【発明が解決しようとする課題】
上述した電源電圧の降下量はあくまでもシミュレーションの値であり、想定するプロセスのもとで理想的に集積回路が形成されている場合の目安でしかない。したがって、近年の高速で大規模、しかも電源電圧が低い半導体集積回路（以下、ＬＳＩ）においては、電源電圧の降下量を実際に測定し、これを設計にフィードバックする必要がでてくる。
【０００４】
実際に形成された半導体集積回路に対し、その必要な箇所で電源電圧の降下量を測定する方法としては、次の２つの方法が考えられる。
【０００５】
第１に、電源電圧の降下量を調べたいＬＳＩチップ内の箇所に、予め測定用のプローブを立てるパッドを用意し、ウエハ状態のＬＳＩに対し上記パッドにプローブを立てて行う動作試験時に、そのウエハ内箇所で供給した電源電圧がどの程度低下しているかを調べる方法が考えられる。
第２に、比較基準の電圧が外部から与えられる電圧測定用のコンパレータを設計時に予め必要な箇所に用意しておき、ＬＳＩをウエハ状態で、あるいはパッケージに組み立てた後に、電圧測定用のコンパレータを用いて、供給した電源電圧がどの程度低下しているかを調べる方法も考えられる。
【０００６】
ところが、第１の測定パッドを予め形成する方法では、測定パッドが必要となる。この測定パッドの形成において、微小な電圧差を測定するときに配線の電圧降下の影響をなくすため電源電圧の降下量を求める所定の機能回路ブロックの近くに余分な空き領域を確保する必要がある。とくに、プローブを立てるためのパッドはかなり大きな面積を占有するため、ＬＳＩのロジック回路等に実際に半導体回路として用いられない無駄な領域が形成されてしまう。また、プローブの接触抵抗が大きく、微小な電圧降下量を正確に測定することが難しい。さらに、ウエハ状態の試験では個々の機能テストを個別に調べることが主で、ＬＳＩを使用時と同様な状態での試験ではないことが多い。この場合、実使用時での電源電圧の降下量を実測できない。
【０００７】
また、第２の電圧測定用のコンパレータセルを用いる方法では、このセルがアナログ回路から構成されることから、ディジタルＬＳＩにおいては、このためだけにアナログ回路のプロセスを付加するのはプロセスコストの面で現実的でない。また、アナログ回路では精度を上げるためのトランジスタサイズが大きくなりセル面積が大きく、大きなエリアペナルティを被る。さらに、与えられた基準電圧より大きいか否かの判断であるため、基準電圧を変化させて何度も測定する必要があり、測定時間が長くなる。
【０００８】
これらの方法は、上述した理由により現実的でなく、微小な電源電圧の降下量をＬＳＩの面積を余り増大させず、簡単な方法で精度よく測定する技術が求められていた。
【０００９】
本発明は、このような要請に応じてなされてものであり、その目的とするところは、微小な電源電圧の降下量を半導体集積回路の面積を余り増大させず、簡単な方法で精度よく測定することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体集積回路は、上記目的を達成するためのものであり、集積回路内の所定の位置に配置され、当該集積回路の動作時の上記所定の位置における電源電圧の降下により出力信号の発振周波数が変化する電源電圧降下量の測定用の発振回路と、上記発振回路の出力または出力に応じた信号を外部に出力させる電源電圧降下量の測定用の出力部と、を有する。
【００１１】
本発明において、好ましくは、上記発振回路が、いわゆるリング発振器からなる。
本発明において、好ましくは、複数の上記発振回路が上記集積回路内の所定の位置に分散して配置され、当該複数の発振回路のそれぞれが発振の開始と停止を制御する制御入力を有し、複数の発振回路の上記制御入力に接続され、入力される選択信号に応じて複数の上記発振回路のうち特定の発振回路を選択し発振させるデコーダをさらに有する。
【００１２】
本発明に係る電源電圧降下量の測定方法は、前述した目的を達成するためのものであり、半導体回路内の所定の位置における電源電圧の降下量を測定する測定方法であって、上記所定の位置に配置した電源電圧降下量の測定用の発振回路を、上記半導体回路の他の部分は動作させない非動作状態で、印加する電源電圧値を変えて発振させ、発振周波数と電源電圧値との関係を求める工程と、所定の電源電圧値を印加した上記半導体回路の動作状態で、前記発振回路の発振周波数を測定する工程と、上記非動作状態で求めた発振周波数と電源電圧値の上記関係から上記動作状態の発振周波数における電源電圧の降下量を求める工程と、を含む。
【００１３】
本発明の半導体集積回路によれば、電源電圧の降下量を求めたい位置に発振回路を予め設けておく。発振回路として好適なリング発振器は、奇数個の反転論理ゲート回路（インバータ）を含む複数の論理ゲート回路が環状に接続されている構成を有し、いわゆるディジタル集積回路のプロセスで形成される。また、この半導体集積回路は、発振回路の出力または出力に応じた信号を外部に出力させる電源電圧降下量の測定用の出力部を有する。
【００１４】
本発明の電源電圧降下量の測定方法によれば、発振回路の周囲の他の回路部分を動作させない非動作状態で、電源電圧を変化させながら発振回路を発振させ、発振周波数と電源電圧との関係を測定する。その後、所定の電源電圧を印加した状態で半導体回路を動作させ、この動作状態で、発振回路の発振周波数を測定する。動作状態では、発振回路の周囲の回路がダイナミックに動作していることから電源電圧降下が起こり、非動作状態で求めた発振周波数と電源電圧との関係からずれが生じる。即ち、通常、非動作状態から動作状態に移行すると発振周波数が低下し、回路に実際に付与される電源電圧値が異なってくる。この所定の発振周波数における動作状態と非動作状態との電源電圧差が、求める動作時の電源電圧降下量である。
この測定では、電源電圧降下量の測定用の出力部から出力される発振回路の出力信号の周波数、または周期を測定する。出力部が発振回路から離れて信号遅延が生じていても、周波数や周期の測定は正確に行える。
【００１５】
【発明の実施の形態】
以下、発振回路としてリングオシレータ（以下、ＲＯＳＣ回路と表記）を用いる場合を例とした本発明の実施の形態を、図面を参照しつつ説明する。
【００１６】
図１は、５つのＲＯＳＣ回路を分散して配置した本発明の一実施形態の半導体集積回路の概念図である。
図１に図解した半導体集積回路（以下、ＬＳＩ）１はディジタルＩＣであり、大別すると、内部ロジック回路部２と、その周囲の入出力回路部３から構成されている。
入出力回路部３には、特に図示しないが、各種Ｉ／Ｏピンが接続されるＩ／Ｏパッド、入出力回路（バッファ等）、電源回路等が配置されている。
内部ロジック回路部２には、特に図示しないが、当該ＬＳＩの種類に応じてＣＰＵ等を含む必要な機能ブロックが適宜配置され、また、ＲＯＭ、ＲＡＭ等のメモリ部が必要に応じて配置されている。
【００１７】
本実施の形態のＬＳＩにおいて、内部ロジック回路部２内に複数の発振回路、例えば複数のＲＯＳＣ回路が設けられている。
発振回路の個数、配置場所および発振周波数は任意である。電源電圧の降下量を測定したいブロックの近くに固有の周波数で発振する発振回路を配置することができる。また、単にＬＳＩ内の電源電圧降下量の分布を調べたいときは所定の周波数で発振する複数の発振回路を内部ロジック回路部２内で均等に配置することもできる。
【００１８】
図１に図解した例では、５つのＲＯＳＣ回路４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅを有している。たとえば、そのうちＲＯＳＣ回路４Ｃが内部ロジック回路部２内のほぼ中央付近に配置され、他の４つのＲＯＳＣ回路４Ａ，４Ｂ，４Ｄ，４Ｅが内部ロジック回路部２の４隅の近くに配置されている。
また、内部ロジック回路部２内の任意の位置に、５つのＲＯＳＣ回路の何れか１つを動作させるデコーダ５と、動作しているＲＯＳＣ回路の出力信号を選択して外部に出力するためのセレクタ６とが設けられている。本例のようにデコーダ５が５つのＲＯＳＣ回路の何れか１つを動作させる場合、セレクタ６を省略することもできる。デコーダ５が複数のＲＯＳＣ回路を同時に動作させてもよく、この場合、セレクタ６は必須となる。以下、デコーダ５によりＲＯＳＣ回路の何れか１つを動作させ、セレクタ６により出力を選択する場合を例として説明する。
【００１９】
デコーダ５の出力が５つのＲＯＳＣ回路４Ａ〜４Ｅの各入力に接続され、ＲＯＳＣ回路４Ａ〜４Ｅの各出力がセレクタ６の入力に接続されている。デコーダ５の入力およびセレクタ６の制御入力に、ＲＯＳＣ回路の何れか一を選択し、その発振した出力信号（以下、発振出力ともいう）Ｓ０を外部に出力させるための選択信号Ｓ１が入力される。
デコーダ５は、制御信号Ｓ１を基にＲＯＳＣ回路４Ａ〜４Ｅの何れかを選択し、所定の周波数で発振させる。セレクタ６は、制御信号Ｓ１を基に、選択されたＲＯＳＣ回路（発振回路）の出力信号Ｓ０または出力信号に応じた信号Ｓ０の外部への出力を許可する。ここで、“発振回路の出力信号に応じた信号”とは、後述するように、発振回路の出力信号の周波数を所定の分周比により落とした信号、あるいは発振回路の出力信号の一定期間のパルス数をカウントした時のカウンタの出力信号などを言う。
【００２０】
図２は、ＲＯＳＣ回路の配置位置をより詳細に示す図である。また、図３および図４は、一般的なスタンダードセルアレイからなるＬＳＩの説明図である。
通常、スタンダードセルは、電源電圧Ｖｄｄと基準電圧Ｖｓｓを供給する“ベンチ”と称される１対の配線１０ｄ，１１ｄを有している。スタンダードセルをＬＳＩ内に配置した状態では、ベンチ１０ｄ，１１ｄが、例えば図３に示すように、アレイ全体で水平方向に長い平行配線として形成される。
また、ＬＳＩの内部ロジック回路部２の周囲に電源電圧Ｖｄｄを供給する基幹電源電圧供給線１０ｂと基準電圧Ｖｓｓを供給する基幹基準電圧供給線１１ｂが形成されている。基幹電源電圧供給線１０ｂは電源電圧Ｖｄｄを供給する各ベンチ１０ｄおよび電源電圧供給パッド１０ａに接続され、基幹基準電圧供給線１１ｂは基準電圧Ｖｓｓを供給する各ベンチ１１ｄおよび基準電圧供給パッド１１ａに接続されている。これらの電圧供給線（以下、基幹線という）１０ｂ，１１ｂは電圧降下を防ぐために十分に配線抵抗が低い太い配線である。
特に大規模ＬＳＩでは、例えば図４に示すように、内部ロジック回路部２の周囲の基幹線１０ｂ，１１ｂから遠く離れた位置での電圧降下を防止するための補強線を有する。図４に示す例では、補強線として、基幹電源電圧供給線１０ｂを水平または垂直の方向で接続する電源電圧補強線１０ｃと、基幹基準電圧供給線１１ｂを水平または垂直の方向で接続する基準電圧補強線１１ｃとを有する。なお、これらの補強線１０ｃ，１１ｃは、ベンチの配線方向と交差する方向、即ち垂直方向にのみ配置してもよい。補強線１０ｃ，１１ｃは、通常、基幹線１０ｂ，１１ｂより細いが、ベンチ１０ｄ，１１ｄより十分に太く配線抵抗が低減されている。なお、図４においてはベンチの図示を省略している。
【００２１】
５つのＲＯＳＣ回路４Ａ〜４Ｅは、望ましくは、図２に例示するように、基幹電源電圧供給線１０ｂおよび基幹基準電圧供給線１１ｂの近くに配置する。または、図に示す中央のＲＯＳＣ回路４Ｃのように補強線１０ｃ，１１ｃの近くにＲＯＳＣ回路を配置する。これは、電源電圧の降下量に含まれる配線による電圧降下を無視できるほど小さくする目的に照らして望ましい要件である。回路規模が小さく、あるいはベンチと称されるセル内の配線の抵抗が十分小さい場合で、測定精度に配線による電圧降下がほとんど影響しない場合は、この限りでない。また、基幹線１０ｂ，１１ｂあるいは補強線１０ｃ，１１ｃの近くであれば、発振回路の配置は図２に示す位置に限定されるものではない。
【００２２】
所望周波数にて発振するＲＯＳＣ回路４Ａ〜４Ｅは、少なくとも反転論理回路を奇数段有する。ＲＯＳＣ回路４Ａ〜４Ｅとして、例えば、奇数段の反転論理回路と任意の段数の正論理回路とを論理的に環状に接続した回路を用いる。この論理的に環状に接続した回路は各論理回路に電圧を印加することにより発振を起こし、それぞれの回路の段数（または、素子数、信号遅延値）を増減させることにより、半導体回路内で測定したい箇所で所定の周波数でパルスが繰り返された発振信号を生成する。
【００２３】
図５は、ＲＯＳＣ回路４Ａ〜４Ｅの基本構成の一実施の形態を示す回路図である。
この図示例のＲＯＳＣ回路４Ａ〜４Ｅは、縦続接続された奇数ｎ段のインバータ４１−１，４１−２，…，４１−（ｎ−１），４１−ｎと、１つのＮＡＮＤゲート回路４２、および、イネーブル回路４３を有する。インバータおよびＮＡＮＤゲート回路に、電源電圧供給線の幹線または補強線１０ｂ，１０ｃから電源電圧Ｖｄｄが供給され、基準電圧供給線の幹線または補強線１１ｂ，１１ｃから基準電圧Ｖｓｓが供給される。
ＮＡＮＤゲート回路４２の一方の入力に、イネーブル回路４３の出力が接続されている。イネーブル回路４３は、選択信号Ｓ１をデコードしたデコーダ５からの信号Ｓ２を入力し、信号Ｓ２に応じて、選択時に“Ｈ（ハイ）”レベル、非選択時に“Ｌ（ロー）”レベルのイネーブル信号Ｓ３をＮＡＮＤゲート回路４２の一方の入力に出力する。
【００２４】
図６は、信号Ｓ１とＳ２に応じてデコーダで選択されるＲＯＳＣ回路と信号との対応例を示す図表である。
選択信号Ｓ１を３ビットとしたときに、図６に示すようにビットの組み合わせ態様が８通りある。このうち選択信号Ｓ１が“００１”のときデコーダ５によりＲＯＳＣ回路４Ａが選択され、“０１０”のときＲＯＳＣ回路４Ｂが選択され、“０１１”のときＲＯＳＣ回路４Ｃが選択され、“１００”のときＲＯＳＣ回路４Ｄが選択され、“１０１”のときＲＯＳＣ回路４Ｅが選択される。デコーダ５から出力される信号Ｓ２は５ビットの信号であり、そのＬＳＢ（ｌｅａｓｔ　ｓｉｇｎｉｆｉｃａｎｔ　ｂｉｔ）に“１”が立ったときにＲＯＳＣ回路４Ａが選択される。同様に、ＬＳＢの次のビットに“１”が立ったとＲＯＳＣ回路４Ｂが選択され、以後同様に、ＲＯＳＣ回路４Ｃ，４Ｄ，４Ｅが選択される。図５のイネーブル回路４３は、信号Ｓ２の対応するビットに“１”が立った場合のみ出力の信号Ｓ３を“Ｈ”とし、それ以外の場合は“Ｌ”とし、発振の開始と停止を制御する。
【００２５】
図７は、信号Ｓ１に応じてデコーダで出力が許可されるＲＯＳＣ回路とその出力との対応例を示す図表である。
図７に示すように、選択信号Ｓ１が“００１”のときセレクタ６よりＲＯＳＣ回路４Ａの発振出力ＳＯＡの出力が許可され、本発明の出力部（例えば電源電圧降下量の測定用のＩ／Ｏパッド）から外部に出力可能となる。同様に、選択信号Ｓ１が“０１０”のときＲＯＳＣ回路４Ｂの発振出力ＳＯＢの出力が許可され、選択信号Ｓ１が“０１１”のときＲＯＳＣ回路４Ｃの発振出力ＳＯＣの出力が許可され、選択信号Ｓ１が“１００”のときＲＯＳＣ回路４Ｄの発振出力ＳＯＤの出力が許可され、選択信号Ｓ１が“１０１”のときＲＯＳＣ回路４Ｅの発振出力ＳＯＥの出力が許可され、それぞれ出力部から外部に出力可能となる。
【００２６】
図６および図７の図表において、選択信号Ｓ１が上記以外の“０００”、“１１０”または“１１１”の場合は、デコーダ５が何れのＲＯＳＣ回路も選択しないし、セレクタ６も出力を許可しない。当該ＬＳＩの通常使用モードでは、選択信号Ｓ１が“０００”、“１１０”または“１１１”に設定される。一方、電源電圧の降下量を測定するテストモード時には、その他の５通りのビットの組み合わせの何れかが設定される。
【００２７】
つぎに、電源電圧の降下量を測定するテスト方法について説明する。
最初に、テストモードの非動作状態を選択する。ここで、非動作状態とは、図１に図解した５つのＲＯＳＣ回路４Ａ〜４Ｅ、デコーダ５およびセレクタ６以外の周囲の回路を一切動作させないモードをいう。非動作状態において、それぞれのＲＯＳＣ回路４Ａ〜４Ｅの静特性（発振周波数の電源電圧依存性）を測定する。
【００２８】
図８および図９に、静特性の一例を示す。本発明で発振周波数というときに、発振信号の周期を等価的に含むものとする。
図８は、発振信号の周期Ｔ［ｎｓ］の電源電圧Ｖｄｄ［Ｖ］の依存性を示すグラフである。図９は、図８の縦軸を発振周波数ｆ［ＭＨｚ］に変換したグラフである。
ＲＯＳＣ回路４Ａ〜４Ｅに供給する電源電圧Ｖｄｄを上げていくと、ＲＯＳＣ回路４Ａ〜４Ｅの出力信号の発振周波数ｆが上昇し、それに伴って当該出力信号のパルスの周期Ｔが短くなる。ＲＯＳＣ回路４Ａ〜４Ｅのそれぞれは、望ましくは、所定の電源電圧を印加したとき、その最も近い機能ブロックの発振周波数で発振するようにインバータの段数、全体の遅延量が設定されている。したがって、この場合、図８または図９に示す静特性を、ＲＯＳＣ回路４Ａ〜４Ｅのそれぞれについて、与える電源電圧Ｖｄｄを変化させながら測定する。このとき、それぞれの所定の発振周波数を中心として、正と負の必要なポイントで発振周波数が変化するような電源電圧Ｖｄｄの与え方が望ましい。この測定結果は、ＬＳＩ内の記憶部、例えばＲＡＭ内にテーブルとして、あるいは特性式として保存される。なお、測定結果を、その都度あるいは一括して、外部に出力するようにしてもよい。
【００２９】
つぎに、テストモードにおいて、非動作状態から、必要な全ての回路を通常動作させる動作状態、即ち、通常使用する電源電圧、温度（例えば、室温）等の条件下でＬＳＩを動作させる。ここで、“必要な全ての回路”とは、その通常使用動作が、ある着目するＲＯＳＣ回路の動作時の電源電圧の降下に影響するような全ての回路であり、電源電圧の降下に殆ど無関係と思われる回路機能を停止させることは構わない。
このような動作状態において、５つのＲＯＳＣ回路４Ａ〜４Ｅのそれぞれの発振周波数ｆ（または、発振パルスの周期Ｔ）を測定する。
【００３０】
特に同じ電源電圧の幹線に接続された回路部分のダイナミック動作により電源電圧が低下し、この低下した電源電圧でＲＯＳＣ回路も発振する。したがって、静特性で調べた発振周波数ｆと電源電圧Ｖｄｄとの対応関係を示すグラフ上で動作ポイントにずれが生じる。それぞれのＲＯＳＣ回路において固有の発振周波数をｆ０、電源電圧供給パッド１０ａ（図２）に印加した電圧をＶｄｄ０とする。このとき、セレクタ５の出力信号ＳＯの発振周波数ｆ（または周期Ｔ）を、出力部のパッドに接続したテスタにより計測する。
なお、テスタが周波数カウンタの機能を有する場合は、パルス数をカウントして発振周波数ｆを求める。この機能を有しない場合は、セレクタ５の後段、あるいは、個々のＲＯＳＣ回路４Ａ〜４Ｅの出力段にパルス数を計数するカウンタを設けてもよい。また、発振周波数が高い場合、高価なテスタを用いる必要性をなくし、あるいは、測定精度を高めるために、セレクタ５の後段、あるいは個々のＲＯＳＣ回路４Ａ〜４Ｅの出力段に所定の分周比で周波数を落とす分周器を設けてもよい。
【００３１】
この測定の結果、図９に示すように、テストの出力信号ＳＯの周波数ｆｔは、固有の発振周波数ｆ０からΔｆだけ低下したとする。この時、図９の関係式において周波数変化分Δｆに対応する電源電圧Ｖｄｄの変化量ΔＶが求める電源電圧Ｖｄｄ０の降下量となる。
このような測定を、選択信号Ｓ１に応じてデコーダ５とセレクタ６を切り替えながら繰り返すと、５つのＲＯＳＣ回路４Ａ〜４Ｅの全てにおいて電源電圧の降下量ΔＶを求めることができる。
以上の回路構成、及び手法により半導体集積回路内の実動作を考慮した電源電圧の降下量の測定が可能となる。
【００３２】
なお、プロセスのばらつき等を考慮にいれるのであれば、ばらつきに強いタイプのトランジスタを使用するという手法もとり得る。
たとえば、同じ構成の回路をそれぞれのＲＯＳＣ回路４Ａ〜４Ｅに使用したとしても、上層および下層の配線も含め周りの配線やＲＯＳＣ回路以外に用いた周りのトランジスタの配置の状況により、あるいは、プロセスばらつきに依存して、それぞれのＲＯＳＣ回路４Ａ〜４Ｅの特性が著しく異なるということがある。そのため、たとえ同じ構成のＲＯＳＣ回路であっても、その発振周波数の電圧依存特性が異なることがある。このような特性変動を極力抑制したい場合は、トランジスタのゲート長が大きいトランジスタを使用するなどで対処することができる。
【００３３】
本発明の実施の形態によれば、以下の利点が得られる。
第１に、実動作における電源電圧の降下量を正確に測定することができる。即ち、出力部が発振回路から離れて信号遅延が生じていても、周波数や周期の測定は正確に行えるため、求めた電源電圧の降下量は精度が高い。したがって、出力部は集積回路の周囲に設けられる入出力部に通常の入出力（Ｉ／Ｏ）端子と同じように設けることができ、プローブを立てるためのパッドほど大きな面積は不要である。
第２に、内部に周囲の回路の動作周波数と等価な発振周波数を有する発振回路、例えばＲＯＳＣ回路を必要な個数、必要な箇所に予め形成することが出来る。このため、例えば、発振周波数が特に高い機能ブロックに限定し、あるいは、電源電圧供給線を用いた電荷の充放電の頻度が高い機能ブロックに限定したテストが可能となる。通常、これらの限られた機能ブロックにおける電源電圧の降下量をモニタできれば全体の安全な動作確保という観点で十分な場合も多い。そのため、無駄なテストをやらないですむ。
第３に、複数の発振回路を切り替える手段としてデコーダ５およびセレクタ６を有していることから、測定のためのパッド数が必要最低限ですむ。
第４に、発振回路として奇数段接続のインバータと、１つのＮＡＮＤゲート回路を用いたリングオシレータを用いている。このようなリングオシレータ（ＲＯＳＣ回路）は、入出力線のレイヤのみ特別に設計すれば通常のスタンダードセルの集合として構築できるため、設計が容易であり、占有面積もアナログ回路のコンパレータに比較して小さい。また、ディジタル回路のプロセスで他の回路と一括して形成できる。したがって、設計コスト、および、プロセスコストを含めたチップコストの増大が十分抑制されたものとなる。
以上より、本実施の形態の電源電圧の降下量の測定用の回路構成、および測定方法を用いることによって、特に半導体プロセスの立ち上げの際のプロセスの出来具合、あるいは、電源配線設計の結果をシミュレーションから求める際のＣＡＤの誤差を見積もることが極めて容易となる。また、動作時の電源電圧の降下量を正確に測定可能となるため、実際の半導体集積回路（製品）に、この機能を取り入れ、テストモード付きの製品として付加価値を高めることも可能である。
【００３４】
【発明の効果】
本発明に係る半導体集積回路および電源電圧の降下量の測定方法によれば、電源電圧の降下量を集積回路の面積を余り増大させず、簡単な方法で精度よく測定することが可能となる。
【図面の簡単な説明】
【図１】分散して配置された複数の発振回路を有する本発明の一実施形態の半導体集積回路を示す図である。
【図２】発振回路（ＲＯＳＣ回路）の配置位置の例をより詳細に示す図である。
【図３】スタンダードセルアレイにより構成されたＬＳＩの電源電圧および基準電圧の供給線の例を示す図である。
【図４】スタンダードセルアレイにより構成されたＬＳＩの電源電圧および基準電圧の供給線の他の例を示す図である。
【図５】ＲＯＳＣ回路の基本構成の一実施の形態を示す回路図である。
【図６】信号Ｓ１とＳ２と、デコーダで選択されるＲＯＳＣ回路との対応を示す図表である。
【図７】信号Ｓ１に応じてデコーダで出力が許可されるＲＯＳＣ回路とその出力との対応を示す図表である。
【図８】静特性の一例として、発振信号の周期の電源電圧の依存性を示すグラフである。
【図９】静特性の一例として、出力信号の発振周波数の電源電圧の依存性を示すグラフである。
【符号の説明】
１…半導体集積回路、２…内部ロジック回路部、３…周辺回路部、４Ａ〜４Ｅ…発振回路、５…デコーダ、６…セレクタ、１０ｂ…電源電圧供給線の幹線、１０ｃ…電源電圧供給線の補強線、１１ｂ…基準電圧供給線の幹線、１１ｃ…基準電圧供給線の補強線、４１−１等…反転論理回路、４２…正論理回路、４３…イネーブル回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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