(57)【要約】【課題】総ピン数の低減を可能とし、チップ面積の縮小化を図ることのできるデータ処理装置の提供を目的とする。【解決手段】第１の外部メモリ２０は、シリアル配線２２を介してシリアル／パラレル変換回路１９と接続され、ＣＤ−ＲＯＭエンコーダ／デコーダ１１などのデータ処理装置と接続される。この第１の外部メモリ２０は、制御マイコン１８で用いられる制御プログラムデータを予め記憶し、この制御プログラムデータをＣＤ−ＲＯＭエンコーダ／デコーダ１１の起動に際して、第２の外部メモリ１６へ一括的に転送する。そして、ＣＤ−ＲＯＭエンコーダ／デコーダ１１の動作が開始された後は、第２の外部メモリ１６から制御マイコン１８に対して、制御プログラムデータが適宜読み出される。【選択図】  図１
2004247022.tif 000002
【特許請求の範囲】
【請求項１】
順次入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付して符号化するデータ処理装置において、
前記デジタルデータを所定バイト数からなるブロック単位にまとめて誤り検出符号を算出する検出処理回路と、
前記誤り検出符号を含む前記デジタルデータの各ブロック毎に誤り訂正符号を算出する訂正処理回路と、
制御プログラムに従って各回路の動作を制御する制御回路と、
前記制御プログラムを記憶する第１の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、前記デジタルデータを前記誤り検出符号及び前記誤り訂正符号と共に格納する第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、を備え、
データ処理装置の起動時に前記制御プログラムの各データを前記第１の外部メモリから読み出して前記第２の外部メモリに供給することを特徴とするデータ処理装置。
【請求項２】
順次入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付して符号化するデータ処理装置において、
前記デジタルデータを所定バイト数からなるブロック単位にまとめて誤り検出符号を算出する検出処理回路と、
前記誤り検出符号を含む前記デジタルデータの各ブロック毎に誤り訂正符号を算出する訂正処理回路と、
制御プログラムに従って各回路の動作を制御する制御回路と、
前記制御プログラムを記憶する第１の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、
前記デジタルデータを少なくとも２ブロック分記憶可能な容量を有する内部メモリと、を備え、
データ処理装置の起動時に前記制御プログラムの各データを前記第１の外部メモリから読み出して前記第２の外部メモリに供給すると共に、
前記内部メモリは、前記デジタルデータ、前記誤り訂正符号及び前記誤り検出符号を、前記第２の外部メモリと分担して格納することを特徴とするデータ処理装置。
【請求項３】
請求項１又は２に記載のデータ処理装置に、更に
前記第１の外部メモリ及び前記第２の外部メモリを備えていることを特徴とするデータ処理システム。
【請求項４】
所定バイト数からなるブロック単位で誤り訂正符号及び誤り検出符号が付されたデジタルデータに対して誤り訂正処理及び誤り検出処理を施すデータ処理装置において、
前記デジタルデータに対して誤り訂正処理を施す訂正処理回路と、
誤り訂正処理の施された前記デジタルデータに対して誤り検出処理を施す検出処理回路と、
制御プログラムに従って各回路の動作を制御する制御回路と、
前記制御プログラムを記憶する第１の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、前記デジタルデータを前記誤り訂正処理の施されたデータ及び前記誤り検出処理の施されたデータと共に格納する第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、を備え、データ処理装置の起動時に前記制御プログラムの各データを前記第１の外部メモリから読み出して前記第２の外部メモリに供給することを特徴とするデータ処理装置。
【請求項５】
所定バイト数からなるブロック単位で誤り訂正符号及び誤り検出符号が付されたデジタルデータに対して誤り訂正処理及び誤り検出処理を施すデータ処理装置において、
前記デジタルデータに対して誤り訂正処理を施す訂正処理回路と、
誤り訂正処理の施された前記デジタルデータに対して誤り検出処理を施す検出処理回路と、
制御プログラムに従って各回路の動作を制御する制御回路と、
前記制御プログラムを記憶する第１の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、
前記デジタルデータを少なくとも２ブロック分記憶可能な容量を有する内部メモリと、を備え、
データ処理装置の起動時に前記制御プログラムの各データを前記第１の外部メモリから読み出して前記第２の外部メモリに供給すると共に、
前記内部メモリは、前記デジタルデータ、前記誤り訂正処理の施されたデータ及び前記誤り検出処理の施されたデータを、前記第２の外部メモリと分担して格納することを特徴とするデータ処理装置。
【請求項６】
請求項４又は５に記載のデータ処理装置に、更に
前記第１の外部メモリ及び前記第２の外部メモリを備えていることを特徴とするデータ処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加して符号化を行う、又は、光ディスク媒体から読み出されたデータに対して誤り訂正処理及び誤り検出処理を施して復号化を行うデータ処理装置及びデータ処理システムに関する。
【０００２】
【従来の技術】
従来より、記録媒体にデータを記録するデータ記録装置として、記録媒体に光ディスクを用いた光ディスク装置がある。このような光ディスク装置としては、例えば、１度だけのデータの書き込みが可能なＣＤ−Ｒ（ＣＤ−Ｒｅｃｏｒｄａｂｌｅ）ディスク、又は、繰り返し書き込みが可能なＣＤ−ＲＷ（ＣＤ−ＲｅＷｒｉｔａｂｌｅ）ディスクを用いるものとして、ＣＤ−Ｒ／ＣＤ−ＲＷシステムが広く使用されている。このようなＣＤ−Ｒ／ＣＤ−ＲＷシステムにおいては、データを記録する際に、記録されるデータに対して誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣを付加して符号化するように構成される。
【０００３】
図５は、従来のＣＤ−Ｒ／ＣＤ−ＲＷシステムの概略構成を示すブロック図である。ＣＤ−Ｒ／ＣＤ−ＲＷシステムは、ＣＤ−ＲＯＭエンコーダ１、デジタル信号処理回路２、アナログ信号処理回路３、ピックアップ４、ピックアップ制御６、バッファＲＡＭ７及び制御マイコン８より構成される。
【０００４】
ＣＤ−ＲＯＭエンコーダ１は、ホストコンピュータから転送される２０４８バイトのデータを取り込み、このデータに対して誤り検出符号ＥＤＣ（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  Ｃｏｄｅ）及び誤り訂正符号ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）を付加して符号化を行う。こうして生成されるＣＤ−ＲＯＭデータは、図６に示すように、２３５２バイト〔２４バイトラ９８フレーム〕で１ブロックとして扱われ、例えば、モード１の場合、各ブロックが同期データ〔１２バイト〕、ヘッダデータ〔４バイト〕、ユーザーデータ〔２０４８バイト〕、誤り検出符号ＥＤＣ〔４バイト〕、スペース〔８バイト〕及び誤り訂正符号ＥＣＣ〔２７６バイト〕から構成される。そして、同期データを除く２３４０バイトに対してスクランブル処理が施されて出力される。このＣＤ−ＲＯＭエンコーダ１は、近年において、光ディスクから読み出されたＣＤ−ＲＯＭデータに対して誤り訂正処理及び誤り検出処理を施して復号化を行うＣＤ−ＲＯＭデコーダと個々の処理回路が共通化され、符号器としての機能と復号器としての機能が一体となって１チップ構成とされているのが一般的である。
【０００５】
デジタル信号処理回路２は、ＣＤ−ＲＯＭエンコーダ１から出力されるＣＤ−ＲＯＭデータを１フレーム〔２４バイト〕単位で取り込み、このデータに対してＣＩＲＣ（Ｃｒｏｓｓ−Ｉｎｔｅｒｌｅａｖｅ  Ｒｅｅｄ−Ｓｏｌｏｍｏｎ  Ｃｏｄｅ）に基づく所定の演算処理を施してＣ１、Ｃ２符号を生成する。そして、算出したＣ１、Ｃ２符号をＣＤ−ＲＯＭエンコーダ１から取り込んだデータに付加して３２バイトのデータを生成し、このデータに対してインターリーブ処理を施した後に、ＥＦＭ変調（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ    Ｍｏｄｕｌａｔｉｏｎ）を施して出力する。アナログ信号処理回路３は、デジタル信号処理回路２から出力されるデータをシリアルで受け取り、このデータのレベルの変化を読み取って光ディスク５へのレーザー照射を制御する制御信号を生成する。
【０００６】
ピックアップ４は、アナログ信号処理回路３で生成された制御信号に従って光ディスク５に対してレーザーを照射し、所望のＣＤ−ＲＯＭデータを光ディスク５に記録する。光ディスク５は、例えば、１度だけの書き込みが可能な記録膜を有するＣＤ−Ｒディスク、又は、多数回の書き込みが可能な記録膜を有するＣＤ−ＲＷディスクである。ＣＤ−Ｒディスクでは、有機色素で形成される記録膜が高パワーレーザーの熱によって融解され、穴状のピットが形成されることによってデータが記録される。一方、ＣＤ−ＲＷディスクでは、レーザーの急熱、急冷によって記録層に非晶質相が形成され、光の反射率が変更されることによってデータが記録される。
【０００７】
ピックアップ制御回路６は、光ディスク５に予め記録されている案内溝（グルーブ）に沿って正しくデータが記録されるように、ピックアップ４の位置を制御する。具体的には、ピックアップ４から案内溝に対してレーザーを照射し、このレーザーの反射光よりレーザーの光軸の溝中心からのズレ量を測定する。そして、そのズレ量に応じてピックアップ４の位置を補正することで、レーザー光が案内溝上を正しくトレースするようにしている。
【０００８】
バッファＲＡＭ７は、ＣＤ−ＲＯＭエンコーダ１に接続され、ホストコンピュータからＣＤ−ＲＯＭエンコーダ１に入力されるデータを一時的に記憶する。ＣＤ−ＲＯＭエンコーダ１では、誤り検出符号ＥＤＣ及び誤り訂正符号ＥＣＣが１ブロック毎に算出されると共に、算出された符号が１ブロック分のデータに対して付加されるため、ＣＤ−ＲＯＭエンコーダ１での処理には少なくとも１ブロック分のＣＤ−ＲＯＭデータが必要となる。そこで、それぞれの処理で必要な１ブロック分のＣＤ−ＲＯＭデータを記憶するようにバッファＲＡＭ７が設けられる。
【０００９】
制御マイコン８は、ＣＤ−ＲＯＭエンコーダ１、デジタル信号処理回路２、アナログ信号処理回路３及びピックアップ制御回路６に接続され、これらＣＤ−Ｒ／ＣＤ−ＲＷシステムの各部を制御プログラムに従って統括的に制御する。この制御マイコン８で用いられる制御プログラムは、外付けされるフラッシュメモリ等の不揮発性メモリ（図示せず）に予め記憶されており、ホストコンピュータから入力されるコマンドデータに応答して適宜読み出される。これにより、ホストコンピュータからの指示に従って、各部の動作が制御される。
【００１０】
このようなＣＤ−Ｒ／ＣＤ−ＲＷシステムでは、近年の集積化技術の向上に伴って制御マイコン８をＣＤ−ＲＯＭエンコーダ１と同一の半導体基板上に形成して制御マイコン内蔵型のＣＤ−ＲＯＭエンコーダチップを構成している。これにより、部品点数を削減することができ、システム全体の小型化を図ることができる。しかしながら、このような場合、制御マイコン８に隣接して配置されていた不揮発性メモリが制御マイコン８の内蔵に伴ってＣＤ−ＲＯＭエンコーダチップに外付けされることとなり、ＣＤ−ＲＯＭエンコーダチップの総ピン数が増加してしまう。この結果、ＣＤ−ＲＯＭエンコーダチップ自体のチップ面積の増大を招き、これは、システム全体の更なる小型化への障害となっている。
【００１１】
【発明が解決しようとする課題】
半導体集積装置のチップ面積は、内部回路の集積度に拘わらず、チップ外周に配置されるピン数によって決定される場合があり得る。このような傾向は、近年の集積化技術の高度化が進むに従って強くなり、上述のような制御マイコンを内蔵するＣＤ−ＲＯＭエンコーダ１（データ処理装置）でも例外ではない。例えば、総ピン数が２５６ピンで設定されたＣＤ−ＲＯＭエンコーダチップの場合、このチップが正方形形状で形成されるとすると、一辺に６４ピンが形成されることになり、これには、チップの一辺で一定以上の長さが必要となる。したがって、内部回路の集積度を向上させてチップ面積の縮小化を如何に図ったとしても、チップの一辺の長さをピン配置のために必要となる長さよりも短くすることはできない。このため、チップ面積の縮小化を推進するためには、チップで配置される総ピン数を低減させることが重要な課題となっている。
【００１２】
そこで、本願発明は、総ピン数の低減を可能とし、チップ面積の縮小化を図ることのできるデータ処理装置及びデータ処理システムの提供を目的とする。
【００１３】
【課題を解決するための手段】
本願発明は、上述の課題に鑑み、成されたものであり、その特徴とするところは、順次入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付して符号化するデータ処理装置において、前記デジタルデータを所定バイト数からなるブロック単位にまとめて誤り検出符号を算出する検出処理回路と、前記誤り検出符号を含む前記デジタルデータの各ブロック毎に誤り訂正符号を算出する訂正処理回路と、制御プログラムに従って各回路の動作を制御する制御回路と、前記制御プログラムを記憶する第１の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、前記デジタルデータを前記誤り検出符号及び前記誤り訂正符号と共に格納する第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、を備え、データ処理装置の起動時に前記制御プログラムの各データを前記第１の外部メモリから読み出して前記第２の外部メモリに供給することにある。
【００１４】
これによれば、順次入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付して符号化するデータ処理装置において、データ処理装置と第１の外部メモリとをシリアル配線を介して接続している。これにより、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数を削減することができ、当該データ処理装置全体としての総ピン数を低減することができる。更に、当該データ処理装置の起動時に際して制御プログラムデータを第２の外部メモリに転送することで、この後は、第２の外部メモリを介して制御プログラムデータの授受が可能となる。したがって、誤り検出処理符号及び誤り訂正処理符号の算出処理に対して、シリアル転送の影響を皆無とすることができる。
【００１５】
また、本願発明は、所定バイト数からなるブロック単位で誤り訂正符号及び誤り検出符号が付されたデジタルデータに対して誤り訂正処理及び誤り検出処理を施すデータ処理装置において、前記デジタルデータに対して誤り訂正処理を施す訂正処理回路と、誤り訂正処理の施された前記デジタルデータに対して誤り検出処理を施す検出処理回路と、制御プログラムに従って各回路の動作を制御する制御回路と、前記制御プログラムを記憶する第１の外部メモリからシリアルに読み出される制御プログラムの各データを受け取り、前記デジタルデータを前記誤り訂正処理の施されたデータ及び前記誤り検出処理の施されたデータと共に格納する第２の外部メモリに対してパラレルに供給するシリアル／パラレル変換回路と、を備え、データ処理装置の起動時に前記制御プログラムの各データを前記第１の外部メモリから読み出して前記第２の外部メモリに供給することを特徴とする。
【００１６】
これによれば、所定バイト数からなるブロック単位で誤り訂正符号及び誤り検出符号が付されたデジタルデータに対して誤り訂正処理及び誤り検出処理を施すデータ処理装置において、データ処理装置と第１の外部メモリとをシリアル配線を介して接続している。これにより、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数を削減することができ、当該データ処理装置全体としての総ピン数を低減することができる。更に、当該データ処理装置の起動時に際して制御プログラムデータを第２の外部メモリに転送することで、この後は、第２の外部メモリを介して制御プログラムデータの授受が可能となる。したがって、符号誤りの訂正処理及び検出処理に対して、シリアル転送の影響を皆無とすることができる。
【００１７】
【発明の実施の形態】
［第１の実施形態］
図１は、本願発明の第１の実施形態であるＣＤ−ＲＯＭエンコーダの概略構成を示すブロック構成図である。ＣＤ−ＲＯＭエンコーダ１１は、ホストインターフェース１２、誤り検出処理回路１３、誤り訂正処理回路１４、ＤＳＰインターフェース１５、制御マイコン１８、メモリ制御回路１７及びシリアル／パラレル変換器１９が同一の半導体基板上に形成されて構成され、このＣＤ−ＲＯＭデコーダ１１に第１の外部メモリ２０及び第２の外部メモリ１６が外付けされる。このＣＤ−ＲＯＭエンコーダ１１は、近年において、光ディスクから読み出されたデータに対して符号誤りの訂正処理及び検出処理を施すＣＤ−ＲＯＭデコーダと個々の処理回路が共通化されて一体型を成すのが一般的である（以下、ＣＤ−ＲＯＭエンコーダ／デコーダ１１と称する）。
【００１８】
ホストインターフェース１２は、ホストコンピュータ側及びＣＤ−ＲＯＭエンコーダ／デコーダ１１内で共通のデータ伝送路として配置されるデータバス２５に接続されると共に、制御コマンドの伝送路として配置されるコマンドバス２６に接続され、制御コマンドの指示に応答して、ＣＤ−ＲＯＭエンコーダ／デコーダ１１とホストコンピュータとのインターフェースを成す。
【００１９】
誤り検出処理回路１３は、データバス２５及びコマンドバス２６に接続され、ＣＤ−ＲＯＭデータの記録時において誤り検出符号ＥＤＣ（Ｐ）（ＥＤＣ  Ｐａｒｉｔｙ）を算出すると共に、ＣＤ−ＲＯＭデータの再生時において符号誤りの有無を検出する。詳しくは、ＣＤ−ＲＯＭデータの記録時において、ホストコンピュータ側から入力されたデジタルデータを１ブロック単位で取り込み、取り込んだデータに対して所定の演算処理を施して誤り検出符号ＥＤＣ（Ｐ）を算出する。一方、ＣＤ−ＲＯＭデータの再生時には、誤り訂正処理回路１４で符号の誤りが訂正されたＣＤ−ＲＯＭデータを１ブロック分取り込み、記録の際に付された誤り検出符号ＥＤＣ（Ｐ）を用いて演算処理を行い、符号誤りの有無を検出する。
【００２０】
誤り訂正処理回路１４は、データバス２５及びコマンドバス２６に接続され、ＣＤ−ＲＯＭデータの記録時において誤り訂正符号ＥＣＣ（Ｐ）（Ｐ符号語、Ｑ符号語のそれぞれのＰａｒｉｔｙ）の算出を行うと共に、ＣＤ−ＲＯＭデータの再生時においてＣＤ−ＲＯＭデータの符号誤りの訂正を行う。詳しくは、ＣＤ−ＲＯＭデータの記録時において、誤り検出符号ＥＤＣ（Ｐ）の付されたデータを１ブロック単位で取り込み、このデータに対して所定の演算処理を施してＰ系列、Ｑ系列の２系列の誤り訂正符号ＥＣＣ（Ｐ）を算出する。このＥＣＣのＰ符号語及びＱ符号語は、図２に示すように、同期データ〔１２バイト〕＋ヘッダデータ〔４バイト〕＋ユーザーデータ〔２０４８バイト〕からなる２０６４バイトのＣＤ−ＲＯＭデータが上位バイト及び下位バイトに分割された各プレーンの１０３２個のシンボルデータに対し、Ｐ系列及びＱ系列に従って２４個及び４３個毎にそれぞれ２個ずつ付される。一方、ＣＤ−ＲＯＭデータの再生時には、光ディスクから読み出されたＣＤ−ＲＯＭデータを１ブロック単位で取り込み、記録の際に付された誤り訂正符号ＥＣＣ（Ｐ）を用いて、そのブロックに含まれる符号誤りの訂正を行う。ＣＤ−ＲＯＭデータの誤り訂正処理においては、プレーン毎に設定されるＰ符号語、Ｑ符号語に基づいて、各符号語を含むシンボルデータに対してシンドローム演算が行われる。そして、プレーン内の符号誤りの位置及びその誤りによって生じる誤差が算出され、この誤差分が誤り位置に対応したシンボルデータに加算されることで、符号誤りが訂正される。
【００２１】
ＤＳＰインターフェース１５は、デジタル信号処理回路（ＤＳＰ：Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）に接続され、ＣＤ−ＲＯＭエンコーダ／デコーダ１１とＤＳＰ側との間のインターフェースを成す。メモリ制御回路１７は、第２の外部メモリ１６、データバス２５及びコマンドバス２６に接続され、制御コマンドに応答して第２の外部メモリ１６へのデータの書き込み及び読み出しを制御する。
【００２２】
第２の外部メモリ１６は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の読み出し及び書き込みが自由な記憶媒体からなり、ホストインターフェース１２を介してホストコンピュータ側から取り込まれた２０４８バイトのデータや誤り検出処理回路１３で算出された誤り検出符号ＥＤＣ（Ｐ）等の誤り訂正及び検出処理で用いられるデータを一時的に格納する。この第２の外部メモリ１６は、配線２３を介してメモリ制御回路１７に接続され、更に、このメモリ制御回路１７を介してデータバス２５及びコマンドバス２６に接続される。第２の外部メモリ１６とメモリ制御回路１７を接続する配線２３は、第２の外部メモリ１６とＣＤ−ＲＯＭエンコーダ／デコーダ１１内の各回路との間で授受される計算結果やアドレスデータ等のデータのビット数に対してパラレルに設定され、例えば、アドレスデータ伝送用に１４本、データ伝送用に１６本及び各部の制御に用いられる制御信号用に１０本程度の計約４０本程度の複数の配線が設定される。
【００２３】
制御マイコン１８は、データバス２５及びコマンドバス２６に接続され、これらバスラインを介して上記ホストインターフェース１２、誤り検出処理回路１３、誤り訂正処理回路１４、ＤＳＰインターフェース１５及びメモリ制御回路１７に接続される。この制御マイコン１８は、ＣＤ−ＲＯＭエンコーダ／デコーダ１１の各部をコマンドバス２６を介して統括的に制御する。この制御マイコン１８による各部の制御は、別途準備される制御プログラムに従って行われ、ホストコンピュータ側から与えられるコマンドデータに応じて適宜選択的に取り出される制御プログラムデータが実行されることでなされる。また、制御マイコン１８は、上記ＣＤ−ＲＯＭエンコーダ／デコーダ１１の各部のみならず、例えば、ＤＳＰやピックアップ制御回路のようなＣＤ−Ｒ／ＣＤ−ＲＷシステムの各部にも接続され、システム全体の統括的な制御も担っている。
【００２４】
第１の外部メモリ２０は、例えば、フラッシュメモリ等の不揮発性メモリからなり、制御マイコン１８で用いられる制御プログラムデータを予め記憶している。このような不揮発性メモリは、電源が遮断されてもデータを記憶しておくことが可能であると共に、データの電気的な書き込みや消去も自由に行うことができる。このため、制御プログラムのデータを予め記憶しておくだけでなく、制御プログラムのデータをホストコンピュータからの指示に応じて逐次書き換えることもできる。図３に、この第１の外部メモリ２０のブロック構成の一例を示す。第１の外部メモリ２０は、メモリセルの集合体であるメモリセルアレイ３１、アドレスデータをラッチするアドレスバッファ３２、アドレスデータに基づいて特定のメモリセルを活性化するロウデコーダ３３及びカラムデコーダ３４、書き込みデータ、読み出しデータをラッチするデータ入出力バッファ３５、各部の動作を制御する制御回路３６に、更に、パラレル／シリアル変換回路３７を備えて構成される。このパラレル／シリアル変換回路３７は、メモリセルアレイ３１からパラレルで読み出されたデータをシリアルなデータに変換すると共に、ＣＤ−ＲＯＭエンコーダ／デコーダ側からシリアルで入力されるデータをパラレルなデータに変換する回路である。これにより、第１の外部メモリ２０とシリアル／パラレル変換回路１９とを接続する配線２２は、データ入出力用に１本及び制御信号用に２本（アドレスデータラッチ用のクロック信号線、チップイネーブル用の信号線）の計３本で設定することができる。尚、データ線としての１本は、メモリセルアレイ３１から読み出されるデータに加えて、アドレスデータ及びコマンドデータの伝送路としても用いられる。このため、データ線においては、アドレスデータの後に連続して読み出しデータ、或いは、書き込みデータの入出力が行われると共に、これら読み出しデータ、或いは、書き込みデータの入出力と時分割でコマンドデータの入力が行われる。また、ここでは、データ入出力の信号線として１本を割り当てているが、データ入力用及び出力用のそれぞれに１本ずつを割り当て、第１の外部メモリ２０から出される配線として計４本が設定されても良い。
【００２５】
シリアル／パラレル変換回路１９は、配線２２を介して第１の外部メモリ２０に接続され、第１の外部メモリ２０からシリアルで出力されるデータを取り込む。このシリアル／パラレル変換回路１９は、一方でデータバス２５及びコマンドバス２６にも接続されており、第１の外部メモリ２０からシリアルで取り込んだ制御プログラムデータをパラレルに変換してデータバス２５に出力し、メモリ制御回路１７を介して第２の外部メモリ１６に供給する。また、シリアル／パラレル変換回路１９は、配線２２、データバス２５及びコマンドバス２６とは別の経路で制御マイコン１８と直接接続されている。これは、ホストコンピュータ側からの指示に応答して制御プログラムデータの書き換えが行われる際に用いられる経路である。即ち、ホストコンピュータ側から制御プログラムデータの書き換えの指示が制御マイコン１８に与えられ、この指示に応じて制御マイコン１８が制御プログラムデータの書き換えのための制御信号を生成する。そして、この制御信号をシリアル／パラレル変換回路１９を介してシリアルで第１の外部メモリ２０に供給し、第１の外部メモリ２０に対して制御プログラムデータの書き換えを指示する。
【００２６】
次に、図１の動作を説明する。先ず、ＣＤ−ＲＯＭエンコーダ／デコーダ１１（ＣＤ−Ｒシステム／ＣＤ−ＲＷシステム）の起動に際して、第１の外部メモリ２０に格納されている制御プログラムデータが順次出力され、メモリ制御回路１７を介して第２の外部メモリ１６へ格納される。この際、第１の外部メモリ２０からは、各データがシリアルにシリアル／パラレル変換回路１９へ出力され、このシリアル／パラレル変換回路１９でパラレルに変換されてメモリ制御回路１７へ出力される。ここでは、第１の外部メモリ２０からシリアルでデータが出力されるため、パラレルで出力されるよりも長いデータ伝送時間を必要とするが、第１の外部メモリ２０からのデータ転送がＣＤ−ＲＯＭエンコーダ／デコーダ１１内で他のデータ処理が開始される前の段階で一括的に行われるため、問題となることがない。即ち、制御プログラムデータの転送は、誤り訂正や誤り検出処理の期間と無関係に行われ、誤り訂正や誤り検出処理における処理速度への影響が皆無となっている。また、第２の外部メモリ１６の容量は、制御プログラムデータの全容量に対して十分に大きく設定されており、たとえ第２の外部メモリ１６にすべての制御プログラムデータを格納したとしても、誤り訂正や誤り検出の処理で用いられる各データの格納に何ら影響を与えることはない。こうして第２の外部メモリ１６への制御プログラムデータの転送が完了すると、ホストコンピュータ側からの指示待ちの準備が完了する。
【００２７】
続いて、ホストコンピュータ側から制御マイコン１８に対してＣＤ−ＲＯＭエンコーダ／デコーダ１１の動作開始の指示が与えられると、制御マイコン１８では、ホストインターフェース１２を介してホストコンピュータ側から出力されるコマンドデータを取り込む。そして、コマンドデータに従って適宜必要な制御プログラムデータを第２の外部メモリ１６から取り出し、ＣＤ−ＲＯＭデータの記録、或いは、再生における各部の制御を順次行っていく。尚、これらＣＤ−ＲＯＭデータの記録、再生に際し、誤り訂正符号ＥＣＣ（Ｐ）等の算出結果、または、ホストコンピュータ側やＤＳＰ側から取り込まれるデータ等は、データの処理過程において、第２の外部メモリ１６に一時的に格納されるが、これら第２の外部メモリ１６と各部とのデータの授受は、すべてパラレルで行われる。したがって、誤り訂正処理及び検出処理のために要する処理期間を従来の構成に比べて長期化させることがない。
【００２８】
このように、本願発明によれば、シリアルにデータを出力する第１の外部メモリ２０と、第１の外部メモリ２０からシリアルで出力されたデータをパラレルに変換するシリアル／パラレル変換回路１９とを備えたことで、制御プログラムデータの授受に係る配線数を低減することができる。例えば、従来構成の場合、制御プログラムデータを記憶する媒体とＣＤ−ＲＯＭエンコーダ／デコーダとの配線が他のパラレル配線領域と同様に、制御プログラムデータの授受に対して約４０本程度の配線を対応付けることが必要であったが、これを低減することができる。これにより、ＣＤ−ＲＯＭエンコーダ／デコーダ１１のチップ全体のピン数を大幅に低減させることができ、チップ面積の縮小化を図ることができる。また、第１の外部メモリ２０から第２の外部メモリ１６への制御プログラムデータの受け渡しをシステム起動時に行うことで、誤り訂正処理及び検出処理の処理期間に対してシリアル転送の影響を全く与えることなく、チップ全体のピン数の削減を可能としている。これに加え、第１の外部メモリ２０との接続領域以外においては、パラレルな配線を用いてデータのパラレルな授受を可能としたことで、誤り訂正処理及び誤り検出処理に要する時間を長期化させることなく、従来の処理速度を確保しながらのピン数の削減を可能としている。更に、本願発明においては、システム起動時に、第１の外部メモリ２０から第２の外部メモリ１６へ全ての制御プログラムデータを転送し、この後、制御マイコン１８と第２の外部メモリ１６との間で制御プログラムデータの授受を行うようにしている。一般に、ＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ等の記憶媒体は、フラッシュメモリのような不揮発性メモリに比べてアクセスタイムが早い。このため、結果的にシステムの起動後における制御プログラムデータの制御マイコン１８への伝送期間を短縮することができ、ＣＤ−ＲＯＭエンコーダ／デコーダ１１としての処理速度の向上を図ることができる。
［第２の実施形態］
続いて、本願発明の第２の実施形態を説明する。ところで、第１の実施形態に示すＣＤ−ＲＯＭエンコーダ／デコーダにおいては、第２の外部メモリ１６から制御マイコン１８に対する制御プログラムデータの取り込みが、誤り訂正処理や誤り検出処理と併行して行われる。このとき、制御マイコン１８からの第２の外部メモリ１６へのアクセス及びその他の回路からの第２の外部メモリ１６へのアクセスは時分割で行われる。このため、誤り訂正処理や誤り検出処理が遂行されている期間にあっては制御マイコン１８への制御プログラムデータの取り込みの処理が滞ることになり、逆に、制御マイコン１８への制御プログラムの取り込みがなされている期間にあっては誤り訂正処理や誤り検出処理が滞ることになり、ＣＤ−ＲＯＭエンコーダ／デコーダ全体としての処理速度の向上を困難とする１つの要因となっている。
【００２９】
そこで、ＣＤ−ＲＯＭエンコーダ／デコーダ内に内部メモリを更に備え、この内部メモリと第２の外部メモリ１６とは、誤り訂正処理や誤り検出処理と制御プログラムデータの取り込みの処理とで使用すべきメモリを分担する構成とする。
【００３０】
図４は、本願発明の第２の実施形態の概略構成を説明するブロック構成図である。ＣＤ−ＲＯＭエンコーダ／デコーダ４０は、ホストインターフェース１２、誤り検出処理回路１３、誤り訂正処理回路１４、ＤＳＰインターフェース１５、制御マイコン１８、シリアル／パラレル変換回路１９、内部メモリ４１、内部メモリ制御回路４２及び外部メモリ制御回路４３が同一の半導体基板上に形成され、これに第１の外部メモリ２０及び第２の外部メモリ１６が外付けされる。尚、この図において、図１及び図２と同一部分においては、同じ符号が付してあり、ここでは、その説明を割愛する。
【００３１】
内部メモリ４１は、第２の外部メモリ１６と同様にＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ等の書き込み及び読み出しが自由な記録媒体からなる。この内部メモリ４１は、ＣＤ−ＲＯＭデータの記録時において、第２の外部メモリ１６から読み出されるＣＤ−ＲＯＭデータ、誤り検出処理回路１３及び誤り訂正処理回路１４で算出される誤り検出符号ＥＤＣ（Ｐ）及び誤り訂正符号ＥＣＣ（Ｐ）を一時的に格納する。一方、ＣＤ−ＲＯＭデータの再生時には、第２の外部メモリ１６と共に、ＤＳＰ側から取り込まれるＣＤ−ＲＯＭデータ及び誤り訂正処理が施されたデータを一時的に格納する。この内部メモリ４１は、ＣＤ−ＲＯＭデータを少なくとも２ブロック分記憶できる容量に形成される。通常のフォーマットのＣＤ−ＲＯＭデータは、１ブロック分が２３５２バイトで構成されていることから、内部メモリ４１の容量は４．８Ｋバイト以上必要となる。
【００３２】
内部メモリ制御回路４２は、内部メモリ４１に接続され、内部メモリ４１へのデータの書き込み及び読み出しを制御する。更に、この内部メモリ制御回路４２は、データバス２５及びコマンドバス２６に接続され、内部メモリ４１から読み出したデータを誤り検出処理回路１３や誤り訂正処理回路１４等の各部に供給すると共に、各部で算出された計算結果やＤＳＰ側から取り込まれたデータを内部メモリ４１に書き込む。尚、この内部メモリ制御回路４２と内部メモリ４１との接続は、パラレルなデータの授受が可能なように、第２の外部メモリ１６と外部メモリ制御回路４３との接続領域と同様に、約４０本程度の本数を有する配線が配置される。
【００３３】
外部メモリ制御回路４３は、図１に示すメモリ制御回路１７と同様の回路であり、第２の外部メモリ１６に接続され、第２の外部メモリ１６へのデータの書き込み及び読み出しを制御する。更に、この外部メモリ制御回路４３は、シリアル／パラレル変換回路１９を介して第１の外部メモリ２０にも接続されており、第１の外部メモリ２０からの制御プログラムデータの読み出しも制御する。
【００３４】
次に、図４の動作を説明する。先ず、ＣＤ−ＲＯＭエンコーダ／デコーダ４０（ＣＤ−Ｒシステム／ＣＤ−ＲＷシステム）の起動に際して、第１の外部メモリ２０に格納される制御プログラムデータが順次出力され、制御プログラムデータが第２の外部メモリ１６へ一括的に転送される。このとき、第１の外部メモリ２０からは、各データがシリアルにシリアル／パラレル変換回路１９へ出力され、このシリアル／パラレル変換回路１９でパラレルに変換されて外部メモリ制御回路４３に出力される。こうして第２の外部メモリ１６への制御プログラムデータの転送が完了すると、ホストコンピュータ側からの指示待ちの準備が完了する。
【００３５】
続いて、ホストコンピュータ側から制御マイコン１８に対してＣＤ−ＲＯＭエンコーダ／デコーダ４０の動作開始の指示が与えられると、制御マイコン１８では、ホストインターフェース１２を介してホストコンピュータ側から与えられるコマンドデータを取り込み、そのコマンドデータに従ってＣＤ−ＲＯＭデータの記録或いは再生時に、適宜必要な制御プログラムデータを第２の外部メモリ１６から取り出して実行し、ＣＤ−ＲＯＭデータの記録、或いは、再生における各部の制御を行う。
【００３６】
ＣＤ−ＲＯＭデータの記録時においては、ホストコンピュータ側から１ブロック単位で入力される２０４８バイトのデータがホストインターフェース１２に取り込まれ、一時的に、外部メモリ制御回路４３を介して第２の外部メモリ１６へ出力される。これは、誤り検出処理、誤り訂正処理等のデータ処理の動作状況とは無関係にホストコンピュータ側からデータが入力されるためである。続いて、データ処理の動作状況に応じて、第２の外部メモリ１６に書き込まれたデータは、外部メモリ制御回路４３を介して内部メモリ制御回路４２に読み出されて内部メモリ４１に書き込まれ、これと同時に、誤り検出処理回路１３へ出力されて誤り検出符号ＥＤＣ（Ｐ）が算出される。この算出された誤り検出符号ＥＤＣ（Ｐ）は、内部メモリ制御回路４２を介して内部メモリ４１に書き込まれ、事前に書き込まれた第２の外部メモリ１６からのデータに付される。続いて、誤り検出符号ＥＤＣ（Ｐ）の付されたデータは、内部メモリ４１から読み出されて誤り訂正処理回路１４へ出力され、このデータを用いて誤り訂正符号ＥＣＣ（Ｐ）が算出される。そして、算出されたデータが内部メモリ４１に書き込まれて、誤り検出符号ＥＤＣ（Ｐ）の付されたデータに対して付加され、その後、ＤＳＰインターフェース１５へ出力される。
【００３７】
一方、ＣＤ−ＲＯＭデータの再生時においては、ＤＳＰ側から１ブロック単位で入力されるデータがＤＳＰインターフェース１５を介して取り込まれ、内部メモリ制御回路４２及び外部メモリ制御回路４３を介して内部メモリ４１及び第２の外部メモリ１６のそれぞれに格納される。続いて、内部メモリ４１に格納されたデータが誤り訂正処理回路１４へ読み出され、符号誤りの訂正処理が施された後、訂正処理の結果に応じて内部メモリ４１及び第２の外部メモリ１６に格納されるデータが正しいデータに書き換えられる。訂正処理が完了したデータは、内部メモリ４１から誤り検出処理回路１３へ読み出され、誤りの検出処理が施される。この際、符号誤りが検出された場合には、第２の外部メモリ１６に格納されるＣＤ−ＲＯＭデータに対してエラーフラグを付加するように処理が施される。そして、ホストコンピュータ側からの要求に応じて第２の外部メモリ１６からＣＤ−ＲＯＭデータが順次読み出され、ホストインターフェース１２を介してホストコンピュータ側に読み出される。
【００３８】
このように、第２の実施形態によれば、シリアルにデータを出力する第１の外部メモリ２０と、第１の外部メモリ２０からシリアルで出力されたデータをパラレルに変換するシリアル／パラレル変換回路１９と、更に、内部メモリ４１を備えたことで、第１の外部メモリ２０からの制御プログラムデータの授受に係る配線数の削減を可能としながら、システム全体の処理速度の向上を図ることができる。即ち、誤り検出処理及び誤り訂正処理の処理過程で格納すべきデータ及び制御プログラムデータを内部メモリ４１及び第２の外部メモリ１６に分担して格納する構成としたことで、誤り検出処理及び誤り訂正処理の処理に伴うメモリへのアクセスと制御マイコンへの制御プログラムデータの読み出し処理に伴うメモリへのアクセスとを時間的な制約なく、独立して行うことができる。
【００３９】
以上、図１乃至図４を参照して本願発明の実施形態を詳細に説明した。尚、本願発明においては、第２の実施形態で例示した各部のデータの流れが、その一実施例に過ぎず、必ずしもこの流れに沿ってデータの授受が行われる必要はない。つまり、内部メモリ４１と第２の外部メモリ１６との間において、ＣＤ−ＲＯＭエンコーダ／デコーダ４０内で扱われる複数のデータの格納を分担して行う構成であれば良く、例えば、内部メモリ４１で誤り訂正処理、或いは、誤り検出処理の何れか一方の処理過程で生じるデータの格納を担うだけでも良い。また、制御プログラムデータは、必ずしも第２の外部メモリ１６へ転送されるとは限らず、内部メモリ４１と第２の外部メモリ１６での格納データの割り当てによっては、内部メモリ４１に転送される構成であっても良い。
【００４０】
更に、実施形態として、記録媒体にＣＤ−Ｒ／ＣＤ−ＲＷディスクを用いるＣＤ−Ｒ／ＣＤ−ＲＷを例示したが、本願発明はこれに限られるものではなく、データの書き込み及び読み出しが可能な記録媒体として、ＤＶＤ−Ｒ等のその他の媒体を用いるシステムにも適用することができる。
【００４１】
【発明の効果】
請求項１に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数を削減することができる。これにより、当該データ処理装置全体としての総ピン数を低減することが可能となり、チップ面積の縮小化を図ることができる。
【００４２】
請求項２に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、内部メモリを更に備えたことにより、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数の削減を可能としながら、当該データ処理装置としての処理速度の向上を図ることができる。
【００４３】
請求項３に記載の発明によれば、請求項１又は２に記載のデータ処理装置に、更に第１の外部メモリ及び第２の外部メモリを備えたデータ処理システムとすることで、データ処理システム全体の縮小化或いは処理速度の向上を図ることができる。
【００４４】
請求項４に記載の発明によれば、光ディスク媒体から読み出したデジタルデータに対して誤り訂正処理及び誤り検出処理を施すデータ処理装置において、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数を削減することができる。これにより、当該データ処理装置全体としての総ピン数を低減することが可能となり、チップ面積の縮小化を図ることができる。
【００４５】
請求項５に記載の発明によれば、ホストコンピュータから入力されるデジタルデータに対して誤り検出符号及び誤り訂正符号を付加するデータ処理装置において、内部メモリを更に備えたことにより、制御プログラムデータを格納する第１の外部メモリを配置するために要するピン数の削減を可能としながら、当該データ処理装置としての処理速度の向上を図ることができる。
【００４６】
請求項６に記載の発明によれば、請求項４又は５に記載のデータ処理装置に、更に第１の外部メモリ及び第２の外部メモリを備えたデータ処理システムとすることで、データ処理システム全体の縮小化或いは処理速度の向上を図ることができる。
【図面の簡単な説明】
【図１】本願発明の第１の実施形態の概略構成を示すブロック構成図である。
【図２】ＣＤ−ＲＯＭデータの誤り訂正符号を説明する模式図である。
【図３】第１の外部メモリのブロック構成の一例を示すブロック構成図である。
【図４】本願発明の第２の実施形態の概略構成を示すブロック構成図である。
【図５】従来のＣＤ−Ｒ／ＣＤ−ＲＷシステムの概略構成を示すブロック構成図である。
【図６】ＣＤ−ＲＯＭデータのフォーマットを説明する模式図である。
【符号の説明】
１、１１、４０：ＣＤ−ＲＯＭエンコーダ／デコーダ
２：デジタル信号処理回路
３：アナログ信号処理回路
４：ピックアップ
５：光ディスク媒体
６：ピックアップ制御回路
７：バッファＲＡＭ
８、１８：制御マイコン
１２：ホストインターフェース
１３：誤り検出処理回路
１４：誤り訂正処理回路
１５：ＤＳＰインターフェース
１６：第２の外部メモリ
１７：メモリ制御回路
１９：シリアル／パラレル変換回路
２０：第１の外部メモリ
２５：データバス
２６：コマンドバス
４１：内部メモリ
４２：内部メモリ制御回路
４３：外部メモリ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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