(57)【要約】【課題】セルフリフレッシュモード時の消費電流を低減する。【解決手段】リフレッシュ要求（ＰＨＹＳ１，ＰＨＹＳ２）の発行周期の異なるリフレッシュタイマ（２６ａ，２６ｂ）と、このリフレッシュ要求に従ってリフレッシュアドレスを発生するリフレッシュアドレス発生回路（２０ａ，２０ｂ）を設ける。行選択回路において各行毎に、この発行周期の異なるリフレッシュアドレス（ＱＡＤ１，ＱＡＤ２）のいずれに従ってワード線を選択するかを設定する。各ワード線を、異なるリフレッシュサイクルでリフレッシュすることができ、ポーズリフレッシュ不良のワード線のみ、短い周期でリフレッシュし、残りのワード線は長い周期でリフレッシュする。【選択図】        図２
2004310879.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が情報を記憶する複数のメモリセル、
活性化時、第１の周期で第１のリフレッシュ要求を発行する第１のリフレッシュタイマ、
前記第１のリフレッシュ要求に従って、第１のリフレッシュアドレスを生成して出力する第１のリフレッシュアドレス発生回路、
活性化時、前記第１の周期よりも短い周期で第２のリフレッシュ要求を発行する第２のリフレッシュタイマ、
前記第１のリフレッシュアドレスと独立に第２のリフレッシュアドレスを生成する第２のリフレッシュアドレス発生回路、および
各メモリセル行に対応して配置され、各々が、活性化時、与えられたアドレス信号に従って対応の行を選択状態に駆動する複数の行選択回路を備え、各前記行選択回路は、前記第１のリフレッシュアドレスおよび前記第２のリフレッシュアドレスの一方に従ってアドレス指定された行を選択状態へ駆動し、各前記行選択回路は、前記第１および第２のリフレッシュアドレスに対する応答関係が択一的に設定される、半導体記憶装置。
【請求項２】
前記第１のリフレッシュ要求に従って前記第１のリフレッシュアドレスを選択して前記行選択回路へ与える第１の選択回路、および
前記第２のリフレッシュ要求に従って前記第２のリフレッシュアドレスを選択して前記行選択回路へ与える第２のアドレス選択回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項３】
各前記行選択発生回路は、リフレッシュアドレスをプログラムするプログラム回路を含む、請求項１記載の半導体記憶装置。
【請求項４】
前記プログラム回路は、前記第１のリフレッシュアドレスと第２のリフレッシュアドレスの一方を有効とする、請求項３記載の半導体記憶装置。
【請求項５】
前記第２のリフレッシュアドレス発生回路は、前記第２のリフレッシュ要求に従ってカウント動作を行なって前記第２のリフレッシュアドレスを生成するカウント回路を備える、請求項１記載の半導体記憶装置。
【請求項６】
各前記行選択回路は、活性化時、前記第１のリフレッシュアドレス信号をデコードする第１のデコード回路と、
活性化時、前記第２のリフレッシュアドレス信号をデコードする第２のデコード回路と、
前記第１および第２のデコード回路の出力信号に従って対応のメモリセル行を選択状態へ駆動する行駆動回路と、
前記第１および第２のデコード回路を択一的に動作可能状態に設定するプログラム回路を備える、請求項１記載の半導体記憶装置。
【請求項７】
前記第１のアドレス発生回路は、前記第１のリフレッシュ要求に従ってカウント動作を行なってリフレッシュアドレスを生成するアドレスカウント回路を含み、
前記第１のアドレス選択回路は、前記第１のリフレッシュ要求に従って前記第１のリフレッシュアドレスを外部からのアドレス信号に代えて選択して前記行選択回路へ与えるアドレス選択回路とを含む、請求項２記載の半導体記憶装置。
【請求項８】
前記複数のメモリセルは、それぞれが行列状に配列される複数のメモリセルを含む複数のメモリブロックに分割され、
前記第１および第２のリフレッシュアドレスは、それぞれ、メモリブロックを特定するブロックアドレスを含む、請求項１記載の半導体記憶装置。
【請求項９】
前記第１および第２のリフレッシュ要求の発行タイミングが競合するのを防止する競合回避回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項１０】
前記競合回避回路は、前記第１および第２のリフレッシュ要求の一方を所定時間遅延する遅延回路を備える、請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、記憶データの定期的なリフレッシュが必要なダイナミック型半導体記憶装置に関する。より特定的には、この発明は、データ保持モードにおける消費電流を低減するための構成に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のダイナミック型半導体記憶装置においては、データを記憶するメモリセル内にキャパシタが設けられる。このキャパシタに、電荷の形態でデータを格納するため、１つのメモリセルは、通常、１つのトランジスタと１つのキャパシタとで構成される。したがって、このＤＲＡＭセルは、４個のトランジスタと２個の負荷素子を必要とするＳＲＡＭセルなどに比べて占有面積が小さい。このため、大記憶容量のメモリを小占有面積で実現することができ、ＤＲＡＭは、大記憶容量のメモリとして広く用いられている。
【０００３】
しかしながら、ＤＲＡＭにおいては、データがキャパシタに電荷の形態で格納されるため、基板領域または層間絶縁膜への電荷のリークにより蓄積電荷が流出すると、記憶データが消出する。このため、ＤＲＡＭにおいては、定期的に記憶データの再書込を行なうリフレッシュが行なわれる。このリフレッシュを行なう動作モードとしては、データアクセスの間に外部からのリフレッシュ指示に従って実行されるオートリフレッシュモードと、長期にわたってデータアクセスが行なわれないデータ保持モード時に、内部でリフレッシュタイミングおよびリフレッシュアドレスを生成してリフレッシュを実行するセルフリフレッシュモードとがある。
【０００４】
セルフリフレッシュモード時においては、内部に設けられたリフレッシュタイマにより計時動作を行なって、所定の時間間隔でリフレッシュ要求を発行する。このリフレッシュ要求に従ってリフレッシュアドレスカウンタからのリフレッシュアドレスが指定するリフレッシュ行を選択して、データの再書込を行なう。リフレッシュアドレスカウンタのカウント値は、リフレッシュ実行時に更新される。
【０００５】
セルフリフレッシュモード時においては、単にデータの保持が行なわれるだけである。したがって、このデータ保持モード時においては、できるだけ消費電力を小さくするのが望ましい。特に、携帯機器用途においては、電池が電源として用いられており、電池の寿命の観点からも消費電力を小さくするのが望まれる。
【０００６】
データ保持モード時の電流消費は、リフレッシュ動作により生じる。したがって、リフレッシュ回数が少なければ少ないほど消費電流を低減することができる。１つのメモリセルについてリフレッシュが実行される間隔は、リフレッシュサイクルと呼ばれ、たとえば６４ｍｓｅｃ（ミリ秒）に設定される。同一チップ上で製造時のプロセス変動、パターンずれおよびエッチング残滓等の異物などによりメモリセルキャパシタの電荷保持特性が異なることがある。
【０００７】
リフレッシュサイクルは、最悪ケースの電荷保持特性を想定して設定される。したがって、電荷保持特性の優れたキャパシタを有するメモリセルについては、十分に電荷が蓄積された状態でリフレッシュが実行される。一般に、電荷保持特性の劣るメモリセルの数は、電荷保持特性に優れたメモリセルの数よりもはるかに少ない。従って、このリフレッシュを、メモリセルの電荷保持特性（ポーズリフレッシ特性）に応じたリフレッシュサイクルで実行することができれば、電荷保持特性に優れたメモリセルのリフレッシュサイクルを長くすることにより、単位時間当りのリフレッシュ回数を低減することができる。ここで、ポーズリフレッシュ特性は、スタンバイ状態における電荷の保持特性を示す。
【０００８】
従来、このような電荷保持特性の悪いメモリセルのリフレッシュサイクルを、そうでないメモリセルに比べて短くすることを図る構成が、以下の特許文献１から１０において開示されている。
【０００９】
【特許文献１】
特開２００２−１３３８６２号公報
【００１０】
【特許文献２】
特開２００１−２５０３７８号公報
【００１１】
【特許文献３】
特開平１１−３９８６１号公報
【００１２】
【特許文献４】
特開平８−４５２７１号公報
【００１３】
【特許文献５】
特開平６−４４７７３号公報
【００１４】
【特許文献６】
特開平５−１０１６５１号公報
【００１５】
【特許文献７】
特開平３−２８３１８０号公報
【００１６】
【特許文献８】
特開昭６２−２２３８９３号公報
【００１７】
【特許文献９】
特開２００１−１８４８６０号公報
【００１８】
【特許文献１０】
国際公開第９６／２８８２５号パンフレット
【００１９】
【発明が解決しようとする課題】
特許文献１においては、メモリアレイを複数のセルアレイに分割し、セルフリフレッシュモード時には、データ保持特性の優れたセルアレイのみを、データ保持領域として利用する。この場合、セルアレイのアドレスとリフレッシュアドレスとの対応を変更する。この特許文献１の構成に従えば、データ保持特性の劣るメモリセルのリフレッシュは行なわれないため、リフレッシュサイクルを長くすることが可能である。しかしながら、たとえば画像データなどの大量のデータを利用する場合、全体のセルアレイを利用する必要がある。この場合、最悪ケースを想定してリフレッシュサイクルが設定されており、各メモリセルのデータ保持特性に応じてリフレッシュ特性を設定することはできない。
【００２０】
特許文献２においては、不良アドレスをキャッシュにプログラムし、データ保持モード時には、このＤＲＡＭの不良アドレス領域のデータをＳＲＡＭキャッシュへ転送し、通常動作モード時に、ＳＲＡＭキャッシュからＤＲＡＭアレイへ転送する。ＤＲＡＭでのリフレッシュは、データ保持特性の優れたメモリセルのリフレッシュサイクルで実行することにより、リフレッシュ回数を低減する。しかしながら、このデータ保持特性の劣る不良アドレス領域のデータをキャッシュ領域へ退避させており、また、通常動作モード移行時、ＳＲＡＭキャッシュに退避されたデータをＤＲＡＭの対応の領域へロードしており、このための制御が煩雑となる。特に、ＳＲＡＭキャッシュへ、不良アドレス領域のデータを転送しており、キャッシュデータの書換を、このデータ保持モード時に入るときおよび出るとき両モード遷移時に行なう必要があり、データ保持モード完了時、高速で、通常のデータアクセスモードに移行することができないという問題が生じる。
【００２１】
特許文献３においては、データ保持特性の劣る不良ロウを特定する不良アドレスとリフレッシュアドレスとを比較し、所定数の上位ビットを除くアドレスビットが一致した場合に、この不良ロウおよび正常ロウをともにリフレッシュする。この特許文献３の構成の場合、リフレッシュ特性の劣る不良ロウのリフレッシュ回数が、正常ロウのリフレッシュ回数よりも多くなり、リフレッシュサイクルを、結果的に長くすることができる。しかしながら、この特許文献３の構成の場合、異なるメモリブロックの不良ロウおよび正常ロウを同時に選択することが要求され、同一メモリブロック内において、不良ロウおよび正常ロウを同時にリフレッシュすることはできず、同時に選択される不良ロウおよび正常ロウの関係が制約される。また、この不良ロウのリフレッシュ時には、正常ロウおよび不良ロウ両者がリフレッシュされる場合、正常ロウの読出時と異なり、リフレッシュ行の数が増大し、応じてリフレッシュ電流（平均電流）が増大する。
【００２２】
特許文献４においては、データ保持特性の劣る不良ロウのアドレスの所定ビットがリフレッシュアドレスと一致した場合には、この不良ロウのリフレッシュを、正常ロウのリフレッシュを待合わせて実行する。すべてのメモリセルがリフレッシュされる間に、不良ロウが複数回リフレッシュされるため、全体として、リフレッシュサイクルが長くなる。しかしながら、データ保持特性の劣る不良ロウの数が複数存在する場合、正常ロウのリフレッシュサイクルが、応じて、長くなり、正常ロウのデータ保持特性を保証することができなくなる可能性が生じる。
【００２３】
特許文献５においては、特許文献４と同様、データ保持特性の劣る不良ロウのアドレスを記憶し、リフレッシュ動作時、不良ロウのリフレッシュを挿入している。したがって、正常ロウのリフレッシュサイクルが、長くされる。この場合でも、不良ロウが１つだけの場合には、リフレッシュサイクルの実効的な増加も生じず、正常ロウの記憶データを正確にリフレッシュすることが可能である。しかしながら、この不良ロウの数が複数存在する場合、正常ロウのリフレッシュサイクルは、応じて長くなり、正常ロウのデータ保持を保証することができなくなる可能性がある。
【００２４】
特許文献６においては、不良ロウのリフレッシュサイクルに到達したときに、正常ロウのリフレッシュに割込をかけて、不良ロウのリフレッシュを実行している。したがって、たとえば、メモリブロック単位でリフレッシュサイクルを変更する場合、１つの不良データ保持特性のメモリブロックのリフレッシュの割込が生じ、正常メモリブロックのリフレッシュサイクルが長くなり、データ保持特性を保証することができなくなる問題が生じる。
【００２５】
特許文献７においては、各リフレッシュ動作期間において、不良ロウを、正常ロウのリフレッシュ後リフレッシュしている。したがって、リフレッシュを実際に行なう期間が長くなり、セルフリフレッシュモードから通常動作モード移行に時間を要し、高速でデータ保持モードを解除することができなくなるという問題が生じる。
【００２６】
特許文献８においては、データ保持特性の劣る不良ロウに対応するアドレスの指定時に、異なるメモリブロックで正常ロウおよび不良ロウのリフレッシュを同時に実行するように構成している。したがって、不良ロウのリフレッシュサイクルを正常ロウのそれよりも等価的に短くしている。しかしながら、この場合にも、不良ロウのリフレッシュ時には、正常ロウのリフレッシュ時と同時に選択状態へ駆動されるワード線の数は異なり、平均消費電流が増加する。
【００２７】
特許文献９においては、セルフリフレッシュ時のリフレッシュ周期を決定する発振回路の発振周期を、プログラム可能にする構成を示している。特許文献９においては、プロセスパラメータのばらつきなどに起因する発振回路の発振周期の変動によるリフレッシュ周期の変動を抑制し、リフレッシュ周期の最適化を図る。この特許文献９においては、しかしながら、すべてのメモリセルについて共通のリフレッシュサイクルが設定されており、データ保持特性の優れたメモリセルおよびデータ保持特性の劣るメモリセルについてリフレッシュサイクルを変更することについては考慮していない。
【００２８】
特許文献１０においては、メモリブロックごとにリフレッシュサイクルを設定している。この特許文献１０においては、各メモリブロックごとにリフレッシュ要求を発行するリフレッシュクロック発生回路を設け、リフレッシュアドレス発生回路から、対応のメモリブロックを特定するブロックアドレスおよび発振器を起動してブロック内アドレスを生成している。したがって、１つのブロックでリフレッシュをしているときには、別のブロックのリフレッシュは実行することはできない。この特許文献１０においては、メモリブロック間でリフレッシュ要求発行が競合した場合、どのように処理するかについては何ら説明していない。
【００２９】
それゆえ、この発明の目的は、正確にメモリセルのデータ保持特性に応じたリフレッシュサイクルでリフレッシュを行なうことのできる半導体記憶装置を提供することである。
【００３０】
この発明の他の目的は、正確にメモリブロック単位でもリフレッシュをデータ保持特性に応じて実行することのできる半導体記憶装置を提供することである。
【００３１】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配列され、各々が情報を記憶する複数のメモリセルと、活性化時、第１の周期で第１のリフレッシュ要求を発行する第１のリフレッシュタイマと、第１のリフレッシュ要求に従って、第１のリフレッシュアドレスを生成して出力する第１のリフレッシュアドレス発生回路と、活性化時、第１の周期よりも短い周期で第２のリフレッシュ要求を発行する第２のリフレッシュタイマと、第１のリフレッシュアドレスと独立に第２のリフレッシュアドレスを生成する第２のリフレッシュアドレス発生回路と、各メモリセル行に対応して配置され、各々が活性化時、与えられたアドレス信号に従って対応の行を選択状態へ駆動する複数の行選択回路とを含む。
【００３２】
各行選択回路は、第１のリフレッシュアドレスおよび第２のリフレッシュアドレスの一方に従ってアドレス指定された行を選択状態へ駆動する。各行選択回路は、これらの第１および第２のリフレッシュアドレスのいずれに対して応答するかが択一的に設定される。
【００３３】
第１および第２のリフレッシュアドレス発生回路を用いることにより、データ保持特性に応じてリフレッシュアドレスを選択的に発生することができる。また、このアドレス選択回路においてリフレッシュ要求に従って対応のリフレッシュアドレスを選択することにより、リフレッシュに割込をかけることなくリフレッシュを個々のリフレッシュサイクルに応じて発生されたリフレッシュアドレスに従って実行することができる。特に、行選択回路において応答するリフレッシュアドレスを第１および第２のリフレッシュアドレスの一方に択一的に設定することにより、正確にメモリセル行をデータ保持特性に応じたリフレッシュサイクルでリフレッシュすることができる。
【００３４】
好ましくは、リフレッシュ仲裁回路を利用することにより、メモリブロック単位でリフレッシュ周期を設定する場合においても、正確に、リフレッシュの競合を防止して最適なリフレッシュサイクルでリフレッシュを行なうことができる。
【００３５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、行列状に配列される複数のメモリセルＭＣを有するメモリセルアレイ１と、与えられた行アドレス信号に従ってメモリセルアレイ１の行を選択する行選択信号を生成する第１行選択回路２と、第１の行選択回路２と並列して設けられ、与えられたアドレス信号に従ってメモリセルアレイ１のアドレス指定された行を選択状態へ駆動する第２行選択回路４と、第１および第２行選択回路２および４の出力する行選択信号に従ってメモリセルアレイ１の選択行を選択状態へ駆動する行駆動回路６を含む。
【００３６】
メモリセルアレイ１においては、メモリセル行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線対ＢＬＰが配置される。
【００３７】
第１および第２行選択回路２および４は、それぞれ、応答する行アドレス信号がプログラムされる。第１および第２行選択回路２および４を並列に配置することにより、ポーズリフレッシュ特性（データ保持特性）に応じて、最適な周期で、ワード線のリフレッシュを実行する。すなわち、セルフリフレッシュモード時においては、リフレッシュアドレスＱＡＤ１およびＱＡＤ２が異なる周期で生成され、それぞれ第１および第２行選択回路２および４が対応するリフレッシュアドレスを固定的に設定することにより、これらの第１および第２行選択回路２および４のリフレッシュ動作サイクルを設定することができる。
【００３８】
この半導体記憶装置は、さらに、外部からのコマンドＣＭＤをデコードし内部動作指示信号を生成するコマンドデコード回路８と、コマンドデコード回路８からのセルフリフレッシュモード指示信号ＳＥＬＦおよびセルフリフレッシュ終了指示信号に従ってセルフリフレッシュモード設定信号ＳＬＲＥＦおよびリフレッシュアドレス選択信号ＱＳＥＬを生成し、かつリフレッシュアドレスＱＡＤ１およびＱＡＤ２を所定の間隔で生成するリフレッシュ制御回路１０と、コマンドデコード回路８からの行活性化指示信号ＲＡＣＴとリフレッシュ制御回路１０からのリフレッシュ活性化信号ＲＥＦ１およびＲＥＦ２とに従ってメモリセルアレイ１の行選択に関連する動作を制御する行系制御回路１２と、外部からのアドレス信号ＥＸＡＤを受けるアドレス入力回路１４と、リフレッシュ制御回路１０からのリフレッシュアドレス選択信号ＱＳＥＬに従ってアドレス入力回路１４からのアドレス信号とリフレッシュアドレスＱＡＤ１およびＱＡＤ２を選択して、内部行アドレス信号ＲＡＤを生成して第１および第２行選択回路２および４へ与えるアドレス選択回路（ＭＵＸ）１６を含む。
【００３９】
コマンドデコード回路８は、例えばクロック信号に同期して外部からのコマンドＣＭＤをデコードし、このコマンドＣＭＤが指定する動作モードを指示する動作モード指示信号をワンショットのパルス信号の形態で発生する。
【００４０】
リフレッシュ制御回路１０は、それぞれリフレッシュアドレスの発生周期が異なる第１リフレッシュアドレス発生回路２０ａと第２リフレッシュアドレス発生回路２０ｂを含む。第１リフレッシュアドレス発生回路２０ａは、長い周期（ピリオド）でリフレッシュアドレス信号ＱＡＤ１を生成し、第２リフレッシュアドレス発生回路２０ｂは、短い周期でリフレッシュアドレスＱＡＤ２を生成する。これらの第１および第２リフレッシュアドレス発生回路２０ａおよび２０ｂのアドレス発生周期は、プログラム可能である。
【００４１】
したがって、このリフレッシュ制御回路１０内部に、それぞれリフレッシュアドレスの発生周期の異なるリフレッシュアドレス発生回路２０ａおよび２０ｂを設けることにより、メモリセルアレイ１の各行のポーズリフレッシュ特性（データ保持特性）に応じてリフレッシュアドレスを生成してリフレッシュを実行することができる。
【００４２】
行選択回路２および４において、各行毎にリフレッシュアドレスＱＡＤ１およびＱＡＤ２のいずれに従って対応の行（ワード線）を選択するかをプログラムすることにより、各行のポーズリフレッシュ特性（データ保持特性）に応じてリフフレッシュサイクルを設定することができる。特に、ポーズリフレッシュ特性不良の行は、その数が少ないため、残りのポーズリフレッシュ特性良のメモリセル行のリフレッシュサイクルを長くすることにより、セルフリフレッシュモード時のリフレッシュ回数を低減することができ、消費電流を低減することができる。
【００４３】
図２は、図１に示すリフレッシュ制御回路１０の構成を概略的に示す図である。図２において、リフレッシュ制御回路１０は、図１に示すコマンドデコード回路８からのセルフリフレッシュモード指示信号ＳＥＬＦとセルフリフレッシュ終了指示信号ＲＦＥＮＤに従ってセルフリフレッシュモード設定信号ＳＬＲＥＦを生成するセルフリフレッシュモード設定回路２２と、セルフリフレッシュモード設定信号ＳＬＲＥＦの活性化に応答して発振動作を行ない、２相のクロック信号ＣＫＬおよびＣＫＴを生成するクロック発生回路２４と、クロック信号ＣＫＴおよびＣＫＬをカウントし、そのカウント値が所定値に到達する毎にリフレッシュ要求ＰＨＹＳ１を発行する第１プログラマブルリフレッシュタイマ２６ａと、リフレッシュ要求ＰＨＹＳ１の活性化に応答してリフレッシュ活性化信号ＲＥＦ１を所定期間活性化する第１リフレッシュ活性化回路２８ａと、このリフレッシュ活性化信号ＲＥＦ１に従ってリフレッシュアドレスＱＡＤ１を更新し、かつリフレッシュアドレス選択信号ＱＡＤＳＥＬ１を生成する第１リフレッシュアドレス発生回路２０ａを含む。
【００４４】
セルフリフレッシュモード設定回路２２は、たとえば、セット／リセットフリップフロップで構成され、セルフリフレッシュモード指示信号ＳＥＬＦの活性化に応答してセルフリフレッシュモード設定信号ＳＬＲＥＦをＨレベルの活性状態に設定し、セルフリフレッシュ完了指示信号ＲＦＥＮＤの活性化に従って、セルフリフレッシュモード設定信号ＳＬＲＥＦを非活性状態にリセットする。
【００４５】
クロック発生回路２４は、活性化時、所定の周期で２相のクロック信号ＣＫＴおよびＣＫＬを生成する。第１プログラマブルリフレッシュタイマ２６ａは、そのカウント値がプログラム可能であり、カウント値がプログラム値に到達するごとに、リフレッシュ要求ＰＨＹＳ１を発行する。このリフレッシュ要求ＰＨＹＳ１は、ポーズリフレッシュ特性が良好なメモリセルをリフレッシュするために用いられ、この良ポーズリフレッシュ特性に応じた最適なリフレッシュ周期に第１プログラマブルリフレッシュタイマ２６ａのカウント値が設定される。従って、良ポーズリフレッシュ特性のメモリセルのリフレッシュサイクルを長くすることにより、セルフリフレッシュモード時のリフレッシュ回数を低減し、平均消費電流を低減する。
【００４６】
第１リフレッシュ活性化回路２８ａは、リフレッシュ要求ＰＨＹＳ１が発行されると、所定期間、リフレッシュ活性化信号ＲＥＦ１を活性化し、ポーズリフレッシュ特性の優れたメモリセルに対するリフレッシュ動作を活性化する。
【００４７】
第１リフレッシュアドレス発生回路２０ａは、リフレッシュアドレスＱＡＤ１が、各リフレッシュ動作ごとに更新され、したがって、ポーズリフレッシュ特性の優れたメモリセルに対するアドレスは、リフレッシュ要求ＰＨＹＳ１の発行周期で更新される。
【００４８】
リフレッシュ制御回路１０は、さらに、クロック発生回路２４からのクロック信号ＣＫＴおよびＣＫＬをカウントし、所定の周期（ピリオド）でリフレッシュ要求ＰＨＹＳ２を発行する第２プログラマブルリフレッシュタイマ２６ｂと、リフレッシュ要求ＰＨＹＳ２の発行に応答してリフレッシュ活性化信号ＲＥＦ２を所定期間活性化する第２リフレッシュ活性化回路２８ｂと、第２リフレッシュ活性化回路２８ｂからのリフレッシュ活性化信号ＲＥＦ２に従って、リフレッシュアドレスＱＡＤ２を更新し、かつリフレッシュアドレス選択信号ＱＡＤＳＥＬ２を生成する第２リフレッシュアドレス発生回路２０ｂを含む。
【００４９】
この第２プログラマブルリフレッシュタイマ２６ｂも、リフレッシュ要求ＰＨＹＳ２の発行周期をプログラムすることができる。したがって、ボードレベルでのテスト時においてポーズリフレッシュ特性不良が検出されたメモリセルに対して、最適なリフレッシュ周期（ピリオド）でリフレッシュ要求ＰＨＹＳ２を発行する。
【００５０】
第２リフレッシュ活性化回路２８ｂおよび第２リフレッシュアドレス発生回路２０ｂの動作は、第１リフレッシュ活性化回路２８ａおよび第１リフレッシュアドレス発生回路２０ａと同じである。したがって、リフレッシュ要求ＰＨＹＳ２が発行されたときには、リフレッシュ活性化信号ＲＥＦ２が活性化され、ポーズリフレッシュ特性不良のメモリセルに対するリフレッシュが実行される。リフレッシュ要求ＰＨＹＳ２の発行周期を、リフレッシュ要求ＰＨＹＳ１の発行周期よりも短くすることにより、ポーズリフレッシュ特性不良のメモリセルのリフレッシュサイクルを短くすることができ、確実に、データを保持することができる。ポーズリフレッシュ特性不良ののメモリセルの数は、ポーズリフレッシュ特性良のメモリセルの数よりも遥かに少ない。従来は、このポーズリフレッシュ不良のメモリセルに応じて、リフレッシュサイクルが設定される。従って、ポーズリフレッシュ特性不良のメモリセルのリフレッシュサイクルを短くしても、全体として、リフレッシュ回数の増加を抑制することができ、平均消費電流を低減することができる。
【００５１】
図３は、図２に示すリフレッシュ制御回路１０の動作を示すタイミング図である。以下、図３を参照して、図２に示すリフレッシュ制御回路１０の動作を簡単に説明する。
【００５２】
セルフリフレッシュ指示信号ＳＥＬＦが活性化されると、図２に示すセルフリフレッシュモード設定回路２２は、セルフリフレッシュモード設定信号ＳＬＲＥＦをＨレベルの活性状態に設定する。応じて、クロック発生回路２４が活性化され、２相のクロック信号ＣＫＬおよびＣＫＴを生成する。これらのクロック信号ＣＫＬおよびＣＫＴに従って所定の間隔で、リフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２がそれぞれ発行される。
【００５３】
ポーズリフレッシュ特性が良好なメモリセルに対しては、リフレッシュ要求ＰＨＹＳ１が、リフレッシュピリオドｔＲＥＦＧで発行され、ポーズリフレッシュ特性不良のメモリセルに対してはリフレッシュ要求ＰＨＹＳ２が、リフレッシュピリオドｔＲＥＦＰで発行される。リフレッシュピリオドｔＲＥＦＧは、リフレッシュピリオドｔＲＥＦＰよりも長い。
【００５４】
ポーズリフレッシュ特性不良のメモリセル、すなわちポーズリフレッシュ不良行の数が、優良ポーズリフレッシュ特性のワード線の数よりも十分少ない場合においても、第２リフレッシュアドレス発生回路２０ｂは、不良特性に応じた短い周期でそのアドレスカウント値を更新しており、不良ポーズリフレッシュ行を、優良ポーズリフレッシュ行よりも短いサイクルでリフレッシュすることができ、不良ポーズリフレッシュメモリセルを確実に救済することができる。
【００５５】
図４は、図２に示すクロック発生回路２４の構成の一例を示す図である。図４において、クロック発生回路２４は、セルフリフレッシュモード設定信号ＳＬＲＥＦの活性化に応答して所定の周期で発振を行ないリフレッシュクロック信号ＰＨＹ０を生成する発振回路３０と、リフレッシュクロック信号ＰＨＹ０を受けるインバータ３１と、インバータ３１の出力信号を受ける遅延回路３２と、遅延回路３２の出力信号を受けるインバータ３３と、インバータ３３の出力信号とリフレッシュクロック信号ＰＨＹ０とを受けるＮＡＮＤ回路３４と、ＮＡＮＤ回路３４の出力信号を反転してクロック信号ＣＫＴを生成するインバータ３５と、インバータ３３の出力信号とリフレッシュクロック信号ＰＨＹ０とを受けるＮＯＲ回路３６と、ＮＯＲ回路３６の出力信号を受けるインバータ３７と、インバータ３７の出力信号を反転してクロック信号ＣＫＬを生成するインバータ３８を含む。
【００５６】
遅延回路３２は、偶数段の縦続接続されるインバータで構成され、与えられた信号を所定時間遅延する。ここで、インバータ３１および３３の遅延時間は、遅延回路３２の遅延時間に較べて無視する。
【００５７】
インバータ３１および３３、遅延回路３２、ＮＡＮＤ回路３４およびインバータ３５により、立上がり遅延回路が形成され、またインバータ３１および３３、遅延回路３２、ＮＯＲ回路３６、およびインバータ３７により、立下がり遅延回路が形成され、インバータ３８により、この立下がり遅延信号の極性が反転される。
【００５８】
図５は、図４に示すクロック発生回路２４の動作を示すタイミング図である。以下、図５を参照して、図４に示すクロック発生回路２４の動作について説明する。
【００５９】
セルフリフレッシュモード設定信号ＳＬＲＥＦがＬレベルのときには、発振回路３０は非活性状態であり、リフレッシュクロック信号ＰＨＹ０は、Ｌレベルである。したがって、この状態においては、クロック信号ＣＫＴはＬレベル、クロック信号ＣＫＬはＨレベルである。
【００６０】
セルフリフレッシュモード設定信号ＳＬＲＥＦがＨレベルに立上がると、発振回路３０が活性化され、所定の周期でリフレッシュクロック信号ＰＨＹ０を生成する。リフレッシュクロック信号ＰＨＹ０がＨレベルに立上がってから、遅延回路３２の有する遅延時間が経過すると、ＮＡＮＤ回路３４の両入力がともにＨレベルとなり、クロック信号ＣＫＴがＨレベルに立上がる。リフレッシュクロック信号ＰＨＹＳ０が立ち下がると、ＮＡＮＤ回路３４の出力信号がＨレベルに立上り、クロック信号ＣＫＴがＬレベルに立ち下がる。
【００６１】
また、リフレッシュクロック信号ＰＨＹＳ０の立上りに応答してＮＯＲ回路３６の出力信号がＬレベルに立下り、応じてクロック信号ＣＫＬがＬレベルにたち下がる。リフレッシュクロック信号ＰＨＹ０の立下がると、遅延回路３２の有する遅延時間の経過後にＮＯＲ回路３６の出力信号がＨレベルとなり、応じてクロック信号ＣＫＬがＨレベルに立上る。
【００６２】
したがって、リフレッシュクロック信号ＰＨＹ０の立上がりおよび立下がりを遅延してクロック信号ＣＫＴおよびＣＫＬを生成することにより、互いに重なり合わない２相のクロック信号をリフレッシュクロック信号ＰＨＹ０から生成することができ、リフレッシュタイマ２６ａおよび２６ｂ（図２参照）において正確に、カウント動作を行なって、所定のプログラムされた周期でリフレッシュ要求を発行することができる。
【００６３】
図６は、図２に示すプログラマブルリフレッシュタイマ２６ａおよび２６ｂの構成を概略的に示す図である。これらのプログラマブルリフレッシュタイマ２６ａおよび２６ｂは同一構成を有するため、図６においては、１つのプログラマブルリフレッシュタイマ２６の構成を示す。
【００６４】
図６において、プログラマブルリフレッシュタイマ２６は、リフレッシュ要求発行周期をプログラムするリフレッシュピリオドプログラム回路４０と、クロック信号ＣＫＴをカウントし、このリフレッシュピリオドプログラム回路４０のプログラム値ＭＵＬとカウント値が一致したときに、その多ビット出力カウント値ＣＹのビットをすべてＨレベルに設定するカウント回路４１と、セルフリフレッシュモード設定信号ＳＬＲＥＦの活性化時活性化され、カウント回路４１のカウント値ＣＹとクロック信号ＣＫＬとに従ってリフレッシュ要求ＰＨＹＳを発行するカウント制御回路４２を含む。
【００６５】
カウント制御回路４２は、カウント値プリセット信号ＰＲＥＳＥＴを、多ビットカウント値ＣＹの全ビットがＨレベルとなるとＨレベルに設定する。カウント回路４１は、このプリセット信号ＰＲＥＳＥＴの活性化に従って、リフレッシュピリオドプログラム回路４０にプログラムされたリフレッシュピリオドをプリセットする。このカウント回路４１は、非同期カウント回路であり、クロック信号ＣＫＴを最下位ビットカウンタでカウントし、そのカウント値を順次上位ビットへシフトする。これらのプログラム値ＭＵＬおよびカウント値ＣＹはマルチビット信号であり、利用可能なリフレッシュ周期に応じて、そのビット数が設定される。
【００６６】
リフレッシュピリオドプログラム回路４０において、適当なリフレッシュピリオドをプログラムすることにより、リフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２を所望の周期で発行することができる。
【００６７】
図７は、図６に示すカウント制御回路４２の構成の一例を示す図である。図７において、カウント制御回路４２は、カウント回路４１のカウントビットＣＹ＜０＞およびＣＹ＜４＞を受けるＮＡＮＤゲート５０と、カウントビットＣＹ＜１＞−ＣＹ＜３＞を受けるＮＡＮＤゲート５１と、ＮＡＮＤゲート５０および５１の出力信号を受けるＮＯＲゲート５２と、クロック信号ＣＫＬとセルフリフレッシュモード設定信号ＳＬＲＥＦとを受けるＮＡＮＤゲート５３と、ＮＡＮＤゲート５３の出力信号を受けるインバータ５４と、インバータ５４の出力信号とＮＯＲゲート５２の出力信号と接地電圧とを受ける複合ゲート５５と、複合ゲート５５の出力信号に応答してセットされかつインバータ５４の出力信号に応答してリセットされるＮＡＮＤ型フリップフロップ５６と、ＮＡＮＤ型フリップフロップ５６の出力信号をバッファ処理してリフレッシュ要求ＰＨＹＳを生成するバッファ回路５７と、セット／リセットフリップフロップ５６の一方の出力とセルフリフレッシュモード設定信号ＳＬＲＥＦを受けるＮＡＮＤゲート５８と、ＮＡＮＤゲート５８の出力信号をバッファ処理してプリセット信号ＰＲＥＳＥＴを生成するバッファ回路５９を含む。
【００６８】
複合ゲート５５は、等価的に、ＮＯＲゲート５２の出力信号と接地電圧とを受けるＯＲゲートと、ＯＲゲートの出力信号とインバータ５４の出力信号を受けるＮＡＮＤゲートを含む。
【００６９】
カウントビットＣＹ＜４：０＞は、カウント回路４１のカウント値がリフレッシュピリオドプログラム回路４０の設定するプログラム値ＭＵＬと一致した場合にすべてＨレベルとなる。図６に示すように、カウント回路４１はクロック信号ＣＫＴをカウントしており、したがって、カウントビットＣＹ＜４：０＞は、クロック信号ＣＫＴに従って変化する。
【００７０】
図８は、図７に示すカウント制御回路４２の動作を示すタイミング図である。以下、図８を参照して、図７に示すカウント制御回路４２の動作について説明する。
【００７１】
セルフリフレッシュモード設定信号ＳＬＲＥＦがＬレベルのときには、ＮＡＮＤゲート５８の出力信号はＨレベルであり、プリセット信号ＰＲＥＳＥＴはＨレベルである。一方、ＮＡＮＤゲート５３の出力信号がＨレベルとなり、インバータ５４の出力信号がＬレベルであり、複合ゲート５５の出力信号がＨレベルであり、フリップフロップ５６がリセット状態にある。したがってリフレッシュ要求ＰＨＹＳはＬレベルに固定される。
【００７２】
セルフリフレッシュモード時においては、セルフリフレッシュモード設定信号ＳＬＲＥＦがＨレベルに立上がり、ＮＡＮＤゲート５３および５８はともにインバータとして動作する。フリップフロップ５６は、リセット状態にあるため、ＮＡＮＤゲート５８の出力信号がＬレベルとなり、プリセット信号ＰＲＥＳＥＴはＨレベルに設定される。
【００７３】
カウント回路４１がクロック信号ＣＫＴをカウントし、そのカウント値がプログラム値ＭＵＬに一致すると、カウントビットＣＹ＜４：０＞がすべてＨレベルとなり、ＮＡＮＤゲート５０および５１の出力信号がＨレベルとなる。したがって、ＮＯＲゲート５２の出力信号がＨレベルとなる。クロック信号ＣＫＬがＨレベルに立上がると、ＮＡＮＤゲート５３の出力信号がＬレベルとなり、インバータ５４の出力信号が応じてＨレベルとなる。複合ゲート５５の出力信号がＬレベルとなり、フリップフロップ５６がセットされ、リフレッシュ要求ＰＨＹＳがＨレベルとなる。
【００７４】
このとき、ＮＡＮＤゲート５８へは、フリップフロップ５６からＬレベルの信号が与えられるため、プリセット信号ＰＲＥＳＥＴもＨレベルとなる。このプリセット信号ＰＲＥＳＥＴに従って、図６に示すカウント回路４１のカウント値のリセットが行なわれ、ゲート５２の出力信号が再びＬレベルとなる。リフレッシュ要求ＰＨＹＳおよびプリセット信号ＰＲＥＳＥＴのＨレベル期間は、クロック信号ＣＫＬにより決定される。
【００７５】
このカウント制御回路４２でカウント回路４１のカウント値をプログラム値ＭＵＬまでカウントしたかを判定し、その判定結果に基づいて、リフレッシュ要求ＰＨＹＳを発行し、またカウント回路４１のカウント値を初期化する。リフレッシュ要求ＰＨＹＳがクロック信号ＣＫＬに従って発行され、図６に示すカウント回路４１が、クロック信号ＣＫＴに従ってカウント動作を行っており、正確に、リフレッシュ要求ＰＨＹＳの発行後にカウント回路４１のカウント値を初期化して、カウント動作を開始させることができる。
【００７６】
図９は、図６に示すリフレッシュピリオドプログラム回路４０の上位ビットｋのヒューズプログラム回路の構成を示す図である。図９においても、プログラムカウント値ＭＵＬは５ビットであり、上位３ビットＭＵＬ＜４：２＞に対するプログラム回路の構成を示す。
【００７７】
図９において、リフレッシュピリオドプログラム回路４０のヒューズプログラム回路は、電源ノードに結合されるヒューズ素子６０と、ヒューズ素子６０の他方端の信号ＦＬ＜ｋ＞を受けるインバータ６１と、インバータ６１の出力信号を受けるインバータ６２と、インバータ６２の出力信号を反転してカウントプログラムビットＭＵＬ＜ｋ＞を生成するインバータ６３と、インバータ６１の入力と接地ノードの間に接続されかつそのゲートにインバータ６１の出力信号を受けるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）６５と、インバータ６１の入力と接地ノードの間に接続されかつそのゲートにバイアス電圧Ｖｂｉを受けるＮチャネルＭＯＳトランジスタ６４を含む。
【００７８】
バイアス電圧Ｖｂｉは十分低い電圧であり、ＭＯＳトランジスタ６４は、電流駆動力は十分に小さく、プルダウン抵抗として機能する。
【００７９】
この図９に示すヒューズプログラム回路の構成において、ヒューズ素子６０が非溶断状態のときには、ヒューズプログラム信号ＦＬ＜ｋ＞はＨレベルであり、インバータ６１の出力信号がＬレベルとなる。したがって、カウントプログラムビットＭＵＬ＜ｋ＞は、Ｌレベルとなる。一方、ヒューズ素子６０を溶断した場合には、ヒューズプログラム信号ＦＬ＜ｋ＞がＬレベルとなり、インバータ６１の出力信号がＨレベルとなる。ヒューズプログラム信号ＦＬ＜ｋ＞が、インバータ６１およびＭＯＳトランジスタ６５により接地電圧レベルに固定され、応じてカウントプログラムビットＭＵＬ＜ｋ＞は、Ｈレベルに設定される。
【００８０】
図１０は、図６に示すリフレッシュピリオドプログラム回路４０の下位ビットｊ＝ＭＵＬ＜１：０＞に対するヒューズプログラム回路の部分の構成を示す図である。この図１０においても、図９に示すヒューズプログラム回路と同様、下位ヒューズプログラム回路は、電源ノードに結合されるヒューズ素子６６と、ヒューズ素子６６のヒューズプログラム信号ＦＬ＜ｊ＞を反転するインバータ６７と、インバータ６７の出力信号を反転してカウントプログラムビットＭＵＬ＜ｊ＞を生成するインバータ６８と、インバータ６８の出力信号を受けるインバータ６９と、インバータ６７の出力信号がＨレベルのときに、ヒューズプログラム信号ＦＬ＜ｊ＞を接地電圧レベルに固定するＮチャネルＭＯＳトランジスタ７１と、バイアス電圧Ｖｂｉに従ってインバータ６７の入力を接地電圧レベルにプルダウンするＮチャネルＭＯＳトランジスタ７０を含む。
【００８１】
この図１０に示すヒューズプログラム回路の構成においては、インバータ６９の出力は利用されず、前段のインバータ６８の出力信号が利用される。
【００８２】
この図１０に示すヒューズプログラムかいろの構成においては、ヒューズ素子６６が非溶断状態の場合には、ヒューズプログラム信号ＦＬ＜ｊ＞は、Ｈレベルであり、インバータ６７の出力信号がＬレベルとなり、応じてカウントプログラムビットＭＵＬ＜ｊ＞がＨレベルとなる。ヒューズ素子６６が溶断されると、ヒューズプログラム信号ＦＬ＜ｊ＞がＬレベルとなり、インバータ６７の出力信号がＨレベルとなる。したがって、この状態においては、カウントプログラムビットＭＵＬ＜ｊ＞は、Ｌレベルとなる。
【００８３】
ヒューズプログラムによる下位プログラムカウントビットＭＵＬ＜１：０＞と上位プログラムビットＭＵＬ＜４：２＞で、ヒューズ素子の溶断／非溶断と論理を反転させる。これは、リフレッシュピリオドの最小値を設定し、またカウントプログラムビットＭＵＬ＜４：０＞それぞれについて同一回路パターンを繰返し、レイアウトを容易とするために、同一回路構成が用いられる。
【００８４】
図１１は、このカウントプログラムビットとヒューズ素子の溶断／非溶断とリフレッシュピリオドの関係を示す図である。図１１において、〇印はヒューズ素子の非溶断状態を示し、×印が、ヒューズ素子の溶断状態を示す。ヒューズ素子が、すべて非溶断状態の場合には、プログラムビットＭＵＬ＜４：０＞は、（ＬＬＬＨＨ）となり、カウント値４を示す。カウントビットＭＵＬ＜２＞に対するヒューズ素子を溶断すると、カウントプログラムビットＭＵＬ＜４：０＞は（ＬＬＨＨＨ）となりカウント値８を示す。カウントビットＭＵＬ＜２＞−ＭＵＬ＜４＞に対するヒューズ素子をすべて溶断した場合、カウントプログラムビットＭＵＬ＜４：０＞は、（ＨＨＨＨＨ）となり、カウント値３２を示す。
【００８５】
このプログラムカウントビットＭＵＬ＜４：０＞により、リフレッシュ周期を決定するカウント回路のクロック信号カウント数が設定される。したがって、ヒューズ素子の溶断数が多くなるにつれて、リフレッシュ要求の発行周期が長くなる。従って、カウント回路４１のカウント値をプログラムする事により、ポーズリフレッシュ特性に応じてリフレッシュ要求の発行ピリオドを設定することができる。
【００８６】
なお、図９および１０においては、プログラムカウントビットは５ビットであるが、そのビット数は、カウント回路４１のビット数に応じて設定される。
【００８７】
図１２は、図６に示すカウント回路４１の構成を概略的に示す図である。図１２において、カウント回路４１は、縦続接続される５段の１ビットカウンタ７２−７６を含む。これらの１ビットカウンタ７２−７６へは、共通にプリセット信号ＰＲＥＳＥＴが与えられ、最下位ビットの１ビットカウンタ７２へは、クロック信号ＣＫＴが与えられる。これらの１ビットカウンタ７２−７６へは、それぞれ、カウントプログラムビットＭＵＬ＜０＞−ＭＵＬ＜４＞がそれぞれ与えられ、プリセット信号ＰＲＥＳＥＴに従ってこれらの１ビットカウンタ７２−７６にプリセットされる。
【００８８】
１ビットカウンタ７２−７６は、それぞれ、カウントビットＣＹ＜０＞−ＣＹ＜４＞を出力する。１ビットカウンタ７２は、クロック信号ＣＫＴの活性化（立上り）に応答してそのカウントビットＣＹ＜０＞の論理レベルを変更する。残りの上位の１ビットカウンタ７３−７６は、下位ビットのＨレベルからＬレベルへの変化に応答してその出力ビットの論理レベルを変化させる。これらの１ビットカウンタ７２−７６は、カウントプログラムビットＭＵＬ＜０＞−ＭＵＬ＜４＞を初期カウント値として、カウントダウン動作を行ない、そのカウント値が、カウントプログラム値ＭＵＬに一致すると、カウントビットＣＹ＜０＞−ＣＨ＜４＞をすべてＨレベルに設定する。
【００８９】
図１３は、図１２に示す１ビットカウンタ７２の構成の一例を示す図である。この図１３において、１ビットカウンタ７２は、クロック信号ＣＫＴをインバータ７２ｋにより反転して補のクロック信号ＺＣＫＴを生成し、相補クロック信号ＣＫＴおよびＺＣＫＴに従ってカウント動作を行なう。
【００９０】
図１３において、１ビットカウンタ７２は、カウントプログラムビットＭＵＬ＜０＞を受けるインバータ７２ａと、プリセット信号ＰＲＥＳＥＴを受けるインバータ７２ｂと、プリセット信号ＰＲＥＳＥＴとインバータ７２ｂの出力信号とに従って導通し、導通時、インバータ７２ａの出力信号をノードＮＤ１に伝達するＣＭＯＳトランスミッションゲート７２ｃと、ノードＮＤ１の出力信号を受けるインバータ７２ｄと、クロック信号ＣＫＴがＬレベルのときに活性化され、インバータ７２ｄの出力信号をノードＮＤ１へ伝達するトライステートインバータ７２ｋと、インバータ７２ｄの出力信号を反転するインバータ７２ｅと、インバータ７２ｅの出力信号を反転してカウントビットＣＹ＜０＞を生成するインバータ７２ｆを含む。
【００９１】
ＣＭＯＳトランスミッションゲート７２ｃは、プリセット信号ＰＲＥＳＥＴがＨレベルのときに導通し、インバータ７２ａからのカウントプログラムビットＭＵＬ＜０＞の反転値をノードＮＤ１に伝達する。
【００９２】
１ビットカウンタ７２は、さらに、クロック信号ＣＫＴがＬレベルのときに導通し、インバータ７２ｅの出力信号を伝達するＣＭＯＳトランスミッションゲート７２ｇと、ＣＭＯＳトランスミッションゲート７２ｇを通過した信号を受けるインバータ７２ｈと、クロック信号ＣＫＴがＨレベルのときに活性化され、インバータ７２ｈの出力信号をインバータ７２ｈの入力へ伝達するトライステートインバータ７２ｉと、クロック信号ＣＫＴがＨレベルのとき導通し、導通時、インバータ７２ｈの出力信号をノードＮＤ１に伝達するＣＭＯＳトランスミッションゲート７２ｊを含む。
【００９３】
この１ビットカウンタ７２は、したがって、クロック信号ＣＫＴに従って、そのカウントビットを順次反転して内部で転送して、カウントビットＣＹ＜０＞のビット値を更新する。
【００９４】
図１４は、図１３に示す１ビットカウンタの動作を示すタイミング図である。以下、図１４を参照して、図１３に示す１ビットカウンタ７２の動作について説明する。
【００９５】
カウントプログラムビットＭＵＬ＜０＞は、Ｈレベルである。プリセット信号ＰＲＥＳＥＴがＨレベルになると、ＣＭＯＳトランスミッションゲート７２ｃが導通し、ノードＮＤ１がＬレベルにプリセットされる。
【００９６】
インバータ７２ｄおよびトライステートインバータ７２ｋは、クロック信号ＣＫＴがＬレベルのときにラッチ回路を構成し、インバータ７２ｈおよびトライステートインバータ７２ｉが、クロック信号ＣＫＴがＨレベルのときにラッチ回路を構成する。ＣＭＯＳトランスミッションゲート７２ｇが、クロック信号ＣＫＴがＬレベルのときに導通し、ＣＭＯＳトランスミッションゲート７２ｊは、クロック信号ＣＫＴがＨレベルのときに導通する。
【００９７】
したがって、インバータ７２ｅの出力信号は、クロック信号ＣＫＴの１クロックサイクル経過した後に、ノードＮＤ１に伝達される。すなわち、ノードＮＤ１の信号電位は、クロック信号ＣＫＴが立上がるごとにその論理レベルが変化し、応じてカウントビットＣＹ＜０＞も、クロック信号ＣＫＴの立上がりに応答してその論理レベルが変化する。クロック信号ＣＫＴの数に応じて、カウントビットＣＹ＜０＞のビット値を設定することができる。
【００９８】
図１５は、図１２に示す１ビットカウンタ７３−７６の構成を示す図である。１ビットカウンタ７３−７６は、すべて同一構成を有するため、図１５においては、１ビットカウンタＣＮＴＲを代表的に示す。
【００９９】
図１５において、１ビットカウンタＣＮＴＲは、カウントプログラムビットＭＵＬ＜ｍ＋１＞を受けるインバータ８０と、プリセット信号ＰＲＥＳＥＴとカウントビットＣＹ＜ｍ＞とを受けるＮＡＮＤゲート８１と、ＮＡＮＤゲート８１の出力信号を受けるインバータ８２と、ＮＡＮＤゲート８１の出力信号とインバータ８２の出力信号に従って選択的に導通し、導通時、カウントプログラムビットＭＵＬ＜ｍ＋１＞をノードＮＤ２へ伝達するＣＭＯＳトランスミッションゲート８３と、プリセット信号ＰＲＥＳＥＴと補のカウントビットＺＣＹ＜ｍ＞を受けるＮＡＮＤゲート８４と、ＮＡＮＤゲート８４の出力信号を受けるインバータ８５と、ＮＡＮＤゲート８４の出力信号とインバータ８５の出力信号に従って選択的に導通し、導通時、インバータ８０の出力信号をノードＮＤ３へ伝達するＣＭＯＳトランスミッションゲート８６とを含む。補のカウントビットＺＣＹ＜ｍ＞は、インバータを用いて、カウントビットＣＹ＜ｍ＞から生成される。
【０１００】
１ビットカウンタＣＮＴＲは、さらに、ノードＮＤ３上の信号を反転するインバータ８７と、カウントビットＣＹ＜ｍ＞がＬレベルのときに活性化され、活性化時インバータ８７の出力信号をノードＮＤ３へ伝達するトライステートインバータ８８と、インバータ８７の出力信号を受けるインバータ８９と、インバータ８９の出力信号を反転してカウントビットＣＹ＜ｍ＋１＞を生成するインバータ９０と、カウントビットＣＹ＜ｍ＞がＬレベルのとき導通し、導通時、インバータ８９の出力信号をノードＮＤ２へ伝達するＣＭＯＳトランスミッションゲート９１と、ノードＮＤ２上の信号を反転するインバータ９２と、カウントビットＣＹ＜ｍ＞がＨレベルのとき導通し、導通時インバータ９２の出力信号をノードＮＤ３へ伝達するＣＭＯＳトランスミッションゲート９４と、カウントビットＣＹ＜ｍ＞がＨレベルのときに活性化され、活性化時インバータ９２の出力信号をノードＮＤ２へ伝達するトライステートインバータ９３を含む。
【０１０１】
トライステートインバータ８８および９３は、それぞれ、活性化時、インバータ８７および９２とラッチ回路を構成する。ＣＭＯＳトランスミッションゲート９１および９４は、互いに相補的に導通する。したがって、ノードＮＤ３の信号がカウントビットＣＹ＜ｍ＞の１サイクル期間遅れてノードＮＤ２へ伝達される。この１ビットカウンタＣＮＴＲは、下位カウントビットＣＹ＜ｍ＞が立上がるごとに、そのカウントビットＣＹ＜ｍ＋１＞の論理レベルを変化させる。
【０１０２】
図１６および図１７は、図１５に示す１ビットカウンタＣＮＴＲの動作を示すタイミング図である。以下、図１６および図１７を参照して、図１５に示す１ビットカウンタＣＮＴＲの動作について説明する。
【０１０３】
まず、図１６を参照して、カウントプログラムビットＭＵＬ＜ｍ＋１＞がＨレベルに設定されている場合の動作について説明する。なお、以下の説明においては、下位の１ビットカウンタは、プリセット時、カウントビットＣＹ＜ｍ＞がＨレベルにプリセットされる場合を考える。
【０１０４】
今、ノードＮＤ２がＬレベルの状態を考える。この状態において、カウントビットＣＹ＜ｍ＞がＨレベルに立上がると、ＣＭＯＳトランスミッションゲート９４が導通し、ノードＮＤ３がＨレベルとなり、応じてカウントビットＣＹ＜ｍ＋１＞がＬレベルに立下がる。カウントビットＣＹ＜ｍ＞はＨレベルであり、ＣＭＯＳトランスミッションゲート９１は、非導通状態である。
【０１０５】
カウントビットＣＹ＜ｍ＞がＬレベルに立下がると、ＣＭＯＳトランスミッションゲート９１が導通し、ノードＮＤ２が、ＨレベルのカウントビットＣＹ＜ｍ＋１＞に従ってＨレベルとなる。次いで、カウントビットＣＹ＜ｍ＞がＨレベルに立上がると、ＣＭＯＳトランスミッションゲート９４が導通し、ノードＮＤ３がトライステートインバータ９２によりＬレベルとなり、応じてカウントビットＣＹ＜ｍ＋１＞がＨレベルとなる。
【０１０６】
この状態で、カウントビットＣＹ＜４：０＞がすべてＨレベルのときには、プリセット信号ＰＲＥＳＥＴが活性化される。カウントビットＣＹ＜ｍ＞が、Ｈレベルにプリセットされるため、ＮＡＮＤゲート８１の出力信号がＬレベルとなり、ＣＭＯＳトランスミッションゲート８３が導通し、ノードＮＤ２がカウントプログラムビットＭＵＬ＜ｍ＋１＞に従ってＨレベルにプリセットされる。このとき、ＣＭＯＳトランスミッションゲート９４は導通状態にあるため、ノードＮＤ３が、インバータ９２によりＬレベルにプリセットされ、応じてカウントビットＣＹ＜ｍ＋１＞もＨレベルにプリセットされる。
【０１０７】
この状態で、カウントビットＣＹ＜ｍ＞がＬレベルに立下がると、ＣＭＯＳトランスミッションゲート９１が導通し、ノードＮＤ２が、ノードＮＤ３のＬレベルに従ってＨレベルに設定される。この時には、ＺＣＭＯＳトランスミッションゲート９４は非導通状態であり、カウントビットＣＹ＜ｍ＋１＞は変化しない。
【０１０８】
次いで、カウントビットＣＹ＜ｍ＞がＨレベルに立上がると、ＣＭＯＳトランスミッションゲート９４が導通し、ノードＮＤ３の電位がＨレベルとなり、応じてカウントビットＣＹ＜ｍ＋１＞がＬレベルとなる。以降、カウントビットＣＹ＜ｍ＞が立上がるごとに、カウントビットＣＹ＜ｍ＋１＞の論理レベルが変化する。
【０１０９】
次に、図１７を参照して、カウントプログラムビットＭＵＬ＜ｍ＋１＞がＬレベルに設定される場合の動作について図１７を参照して説明する。プリセット信号ＰＲＥＳＥＴがＨレベルに立上がるまでの動作は、図１６に示すタイミング図の動作と同じである。カウントビットがすべてＨレベルとなり、プリセット信号ＰＲＥＳＥＴがＨレベルに立上がると、ＣＭＯＳトランスミッションゲート８３を介してカウントプログラムビットＭＵＬ＜ｍ＋１＞がノードＮＤ２に伝達され、ノードＮＤ２がＨレベルからＬレベルに立下がる。このとき、ＣＭＯＳトランスミッションゲート９４が導通状態であり、応じてノードＮＤ３がＨレベルとなり、カウントビットＣＹ＜ｍ＋１＞がＬレベルにプリセットされる。
【０１１０】
カウントビットＣＹ＜ｍ＞がＬレベルに立下がると、ＣＭＯＳトランスミッションゲート９１が導通し、ノードＮＤ２がＨレベルとなる。次のカウントビットＣＹ＜ｍ＞の立上がりに応答して、ＣＭＯＳトランスミッションゲート９４が導通し、ノードＮＤ３の電位がＬレベルとなり、カウントビットＣＹ＜ｍ＋１＞がＨレベルに立上がる。以降、カウントビットＣＹ＜ｍ＞がＨレベルとなる毎に、カウントＣＹ＜ｍ＋１＞の論理レベルが変化する。
【０１１１】
カウントビットＣＹ＜ｍ＞がＬレベルにプリセットされる場合には、プリセット信号ＰＲＥＳＥＴに従って、ＮＡＮＤゲート８４により、ＣＭＯＳトランスミッションゲート８６が導通し、ノードＮＤ３へ、カウントプログラムビットＭＵＬ＜ｍ＋１＞の反転値が伝達される。カウントビットＣＹ＜ｍ＞がＬレベルにプリセットされ、またカウントビットＣＹ＜ｍ＋１＞もＬレベルにプリセットされる場合、カウントビットＣＹ＜ｍ＞の立上がりに応答してカウントビットＣＹ＜ｍ＋１＞がＨレベルに立上がる。
【０１１２】
したがって、プログラムカウントビットＭＵＬ＜４：０＞がＨレベルに設定された１ビットカウンタの範囲内で、カウント動作を行なうことができる。
【０１１３】
図１８および図１９は、図１３および図１５に示す１ビットカウンタを用いて５ビットカウンタを構成した場合のカウント動作を具体的に示すタイミング図である。図１８においては、カウントプログラムビットＭＵＬ＜４：０＞を“ＬＬＨＨＨ”に設定した場合の動作を示す。この場合、カウントビットＣＹ＜２：０＞がそれぞれＨレベルに設定され、カウントビットＣＹ＜４：３＞が、Ｌレベルに設定される。セルフリフレッシュカウント時においてセルフリフレッシュモード設定信号ＳＬＲＥＦがＨレベルに立上がり、プリセット信号ＰＲＥＳＥＴがＬレベルとなる。このプリセット信号ＰＲＥＳＥＴがＨレベルのときに、カウント回路の各ビットのプリセットが行なわれている。
【０１１４】
セルフリフレッシュモード時においてリフレッシュクロック信号ＰＨＹ０に従って２相のクロック信号ＣＫＴおよびＣＫＬが生成される。カウント回路４１が、このクロック信号ＣＫＴに従ってカウント動作を行なう。図１２に示す１ビットカウンタ７２が、クロック信号ＣＫＴに従ってそのカウントビットＣＹ＜０＞の論理レベルを更新する。以下上位の１ビットカウンタ７３および７４がそれぞれ下位の１ビットカウンタ７２および７３の出力カウントビットＣＹ＜０＞およびＣＹ＜１＞に従って出力論理レベルを更新する。
【０１１５】
したがって、クロック信号ＣＫＴを８回カウントすると、ビットＣＹ＜２：０＞がすべてＨレベルとなる。カウントビットＣＹ＜２＞がＬレベルからＨレベルに立上がると、カウントビットＣＹ＜３＞がＬレベルからＨレベルに立上がる。このカウントビットＣＹ＜３＞の立上がりに従ってまたカウントビットＣＹ＜４＞もＨレベルに立上がる。したがって、カウントビットＣＹ＜４：０＞がすべてＨレベルとなり、図７に示すカウント制御回路４２からクロック信号ＣＫＬに同期してリフレッシュ要求ＰＨＹＳが発行され、またプリセット信号ＰＲＥＳＥＴがＨレベルとなる。このプリセット信号ＰＲＥＳＥＴに従って再びカウントビットＣＹ＜４：０＞が初期状態に設定される。
【０１１６】
すなわち、このカウント回路４１は、初期設定値からカウントダウン動作を行ない、カウント値がプログラムされたカウント値に到達したときに、リフレッシュ要求ＰＨＹＳＳおよびプリセット信号ＰＲＥＳＥＴを発行する。
【０１１７】
プログラムカウントビットＭＵＬ＜４：０＞においてＬレベルに設定されたビットを除く領域をカウント範囲に設定して、プログラムカウント値を、カウントすることができる。
【０１１８】
図１９は、図１３および図１５に示す１ビットカウンタを用いた５ビットカウント回路４１の他の動作の例を示すタイミング図である。この図１９に示す動作シーケンスにおいては、カウントプログラムビットＭＵＬ＜４：０＞は、“ＬＬＬＨＨ”に設定される。したがって、セルフリフレッシュモード時において、セルフリフレッシュモード設定信号ＳＬＲＥＦがＨレベルに立上がり、プリセット信号ＰＲＥＳＥＴがＬレベルとなると、カウント範囲が２ビットカウンタ領域であり、クロック信号ＣＫＴを４回カウントすると、カウントビットＣＹ＜４：０＞はすべてＨレベルとなり、リフレッシュ要求ＰＨＹＳおよびプリセット信号ＰＲＥＳＥＴを発行することができる。
【０１１９】
したがって、このカウント回路４１において、下位ビットの立上がりに応答してその上位出力カウントビットの論理レベルを更新する非同期カウント回路を利用することにより、所望のカウント値をプログラムすることができ、所望の周期でリフレッシュ要求を発行することができる。
【０１２０】
図２０は、図２に示すリフレッシュ活性化回路２８ａおよび２８ｂの構成の一例を示す図である。第１および第２リフレッシュ活性化回路２８ａおよび２８ｂは同一構成を有するため、図２０においては、リフレッシュ活性化回路２８を、これらのリフレッシュ活性化回路２８ａおよび２８ｂを総称的に示すためにその構成を示す。
【０１２１】
リフレッシュ活性化回路２８は、リフレッシュ要求ＰＨＹＳを受けるインバータ１００と、インバータ１００の出力信号に応答してセットされるセット／リセットフリップフロップ１０１とセット／リセットフリップフロップ１０１の出力信号を受けるインバータ１０２と、インバータ１０２の出力信号を受け、リフレッシュ活性化信号ＲＥＦを生成するインバータ１０３と、インバータ１０３の出力信号を所定時間遅延する遅延回路１０４と、遅延回路１０４の出力信号とリフレッシュ活性化信号ＲＥＦとを受けるＡＮＤ回路１０５と、ＡＮＤ回路１０５の出力信号を所定時間遅延する遅延回路１０６と、遅延回路１０６の出力信号とリフレッシュ活性化信号ＲＥＦを受けるＡＮＤ回路１０７と、ＡＮＤ回路１０７の出力信号を所定時間遅延する遅延回路１０８と、遅延回路１０８の出力信号ＤＬＹを反転してセット／リセットフリップフロップ１０１をリセットするインバータ１０８を含む。
【０１２２】
このリフレッシュ活性化回路２８において、リフレッシュ活性化信号ＲＥＦの活性化期間は、遅延回路１０４、１６および１０８の有する遅延時間により決定される。
【０１２３】
図２１は、図２０に示すリフレッシュ活性化回路２８の動作を示す信号波形図である。以下、図２１を参照して、この図２０に示すリフレッシュ活性化回路２８の動作について説明する。
【０１２４】
リフレッシュ要求ＰＨＹＳが発行されると、インバータ１００の出力信号がＬレベルとなり、セット／リセットフリップフロップ１０１がセットされ、リフレッシュ活性化信号ＲＥＦがＨレベルとなる。
【０１２５】
このリフレッシュ活性化信号ＲＥＦに従って、後に説明する行系制御回路において、行系回路を活性状態へ駆動するロウアドレスストローブ信号ＲＡＳが活性状態へ駆動される。このロウアドレスストローブ信号ＲＡＳに従って行選択が行なわれ、選択メモリセルのリフレッシュが実行される。リフレッシュ活性化信号ＲＥＦが活性化されてから所定時間経過すると、遅延回路１０８の出力信号ＤＬＹがＨレベルとなる。
【０１２６】
一方、ロウアドレスストローブ信号ＲＡＳが活性化されて所定時間経過すると、センスアンプ活性か信号ＺＳ０ＮＭが活性化され、センス動作が行なわれる。所定時間が経過すると、ロウアドレスストローブ信号ＲＡＳがセルフリフレッシュモード時Ｌレベルに立下がり、応じてセンスアンプ活性化信号ＺＳ０ＮＭが非活性状態のＨレベルとなる。このセンスアンプ活性化信号ＺＳ０ＮＭの非活性化により、ＮＡＮＤゲート１０８の出力信号がＬレベルとなり、セット／リセットフリップフロップ１０１がリセットされ、リフレッシュ活性化信号ＲＥＦが非活性化される。リフレッシュ活性化信号ＲＥＦの非活性化から所定時間経過後、遅延回路１０８の出力信号ＤＬＹもＬレベルとなる。
【０１２７】
したがって、このリフレッシュ期間中、実際にメモリセルのデータのリフレッシュを行うリフレッシュ期間をリフレッシュ活性化信号ＲＥＦで確保し、その期間内においてロウアドレスストローブ信号ＲＡＳにより、リフレッシュ動作を実行する。これにより、リフレッシュ期間中に他のコマンドが与えられ、内部動作が誤った状態に駆動されるのを防止する。また、リフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２が並行して発行されても、これらのリフレッシュ動作が多重的に実行されるのを防止する。
【０１２８】
図２２は、図１に示す行系制御回路１２に含まれるロウアドレスストローブ信号ＲＡＳを発生する部分の構成の一例を示す図である。図２２において、ロウアドレスストローブ信号発生部は、リフレッシュ活性化信号ＲＥＦ１およびＲＥＦ２を受けるＯＲゲート１１０と、ＯＲゲート１１０の出力信号の立上がりに応答して所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路１１２と、図１に示すコマンドデコード回路８からのアレイ活性化指示信号ＡＣＴ（行活性化指示信号ＲＡＣＴに対応）に応答してセットされかつプリチャージ動作指示信号ＰＲＧに応答してリセットされるフリップフロップ（ＦＦ）１１４と、ワンショットパルス発生回路１１２の出力信号とフリップフロップ１１４の出力信号を受け、ロウアドレスストローブ信号ＲＡＳを生成するＯＲ回路１１６を含む。
【０１２９】
アレイ活性化指示信号ＡＣＴは、アレイアクティブコマンドが印加され行選択指示が指示されると活性化される。このアレイ活性化指示信号ＡＣＴは、図１に示す行活性化指示信号ＲＡＣＴに対応する。ここでは、プリチャージコマンドＰＲＧとの組を示すために、一般にアクティブコマンドに用いられる符号ＡＣＴを使用する。
【０１３０】
図２２に示すように、セルフリフレッシュモード期間中は、ロウアドレスストローブ信号ＲＡＳの活性化期間は、ワンショットパルス発生回路１１２の発生するパルスにより決定され、一方、通常動作モード時においては、アクティブコマンドが与えられてから、プリチャージコマンドが与えられるまでの期間により決定される。
【０１３１】
図２３は、図２に示すリフレッシュアドレス発生回路２０ａおよび２０ｂの構成を概略的に示す図である。これらのリフレッシュアドレス発生回路２０ａおよび２０ｂは同一構成を有するため、図２３においては、リフレッシュアドレス発生回路２０をこれらの代表として示す。
【０１３２】
図２３において、リフレッシュアドレス発生回路２０は、アドレスストローブ信号ＲＡＳとリフレッシュ活性化信号ＲＥＦ（ＲＥＦ１またはＲＥＦ２）とセンスアンプ活性化信号ＺＳ０ＮＭとに従ってカウント更新信号ＱＣＵおよびリフレッシュアドレス選択信号ＱＡＤＳＥＬを生成するアドレス更新制御回路１２０と、アドレス更新制御回路１２０からの更新指示信号ＱＣＵに従ってカウント値を更新してリフレッシュアドレスＱＡＤ（ＱＡＤ１またはＱＡＤ２）を生成するアドレスカウンタ１２２を含む。
【０１３３】
ロウアドレスストローブ信号ＲＡＳおよびセンスアンプ活性化信号ＺＳ０ＮＭは、リフレッシュ活性化信号ＲＥＦ１およびリフレッシュ活性化信号ＲＥＦ２に対して共通に生成される。リフレッシュ活性化信号ＲＥＦに従って選択的にこれらのロウアドレスストローブ信号ＲＡＳおよびセンスアンプ活性化信号ＺＳ０ＮＭを修飾して、リフレッシュを行なったアドレス発生回路においてリフレッシュアドレスを更新する。
【０１３４】
図２４は、図２３に示すアドレス更新制御回路１２０の構成の一例を示す図である。図２４において、アドレス更新制御回路１２０は、センスアンプ活性化信号ＺＳ０ＮＭを所定時間遅延する遅延回路１２０ａと、遅延回路１２０ａの出力信号とリフレッシュ活性化信号ＲＥＦ（ＲＥＦ１またはＲＥＦ２）とを受けるＡＮＤゲート１２０ｂと、ＡＮＤゲート１２０ｂの出力信号を遅延する遅延回路１２０ｃと、遅延回路１２０ｃの出力信号とロウアドレスストローブ信号ＲＡＳと電源電圧とを受けて、カウント更新信号ＱＣＵ（ＱＣＵ１，ＱＣＵ２）を生成するＮＡＮＤゲート１２０ｄを含む。ＡＮＤゲート１２０ｂから、リフレッシュアドレス選択信号ＱＡＤＳＥＬ（ＱＡＤＳＥＬ１，ＱＡＤＳＥＬ２）が生成される。
【０１３５】
図２５は、図２４に示すアドレス更新制御回路１２０の動作を示す信号波形図である。図２５を参照して、図２４に示すアドレス更新制御回路１２０の動作について説明する。リフレッシュ動作を行なうとき、リフレッシュ要求に応答してリフレッシュ活性化信号ＲＥＦが活性化される。このときまだセンスアンプ活性化信号ＺＳ０ＮＭはＨレベルであり、応じてＡＮＤ回路１２０ｂの出力信号がＨレベルとなり、リフレッシュアドレス選択信号ＱＡＤＳＥＬがＨレベルとなる。このリフレッシュアドレス選択信号ＱＡＤＳＥＬに従ってリフレッシュアドレスが選択される。センスアンプ活性化信号ＺＳ０ＮＭがＨレベルであり、またリフレッシュ動作開始時においてロウアドレスストローブ信号ＲＡＳがＨレベルとなるため、ＮＡＮＤゲート１２０ｄからのアドレス更新信号ＱＣＵは、リフレッシュアドレス選択信号ＱＡＤＳＥＬの活性化後、遅延回路１２０ｃの有する遅延時間経過後Ｌレベルとなる。
【０１３６】
ロウアドレスストローブ信号ＲＡＳがＨレベルとなってから所定期間が経過すると、センスアンプ活性化信号ＺＳ０ＮＭが活性化され、リフレッシュ行のメモリセルのデータのセンス、増幅および再書込が行なわれる。このセンスアンプ活性化信号ＺＳ０ＮＭの活性化に応答して、遅延回路１２０ａの有する遅延時間経過後、ＡＮＤゲート１２０ｂからのリフレッシュアドレス選択信号ＱＡＤＳＥＬがＬレベルとなる。
【０１３７】
このリフレッシュアドレス選択信号ＱＡＤＳＥＬの立下りから遅延回路１２０ｃの有する遅延時間経過後ＮＡＮＤゲート１２０ｄからのアドレス更新信号ＱＣＵがＨレベルとなり、リフレッシュアドレスの更新が行われる。
【０１３８】
リフレッシュ期間が完了すると、ロウアドレスストローブ信号ＲＡＳがＬレベルとなり、続いてセンスアンプ活性化信号ＺＳ０ＮＭがＨレベルとなる。ロウアドレスストローブ信号ＲＡＳの立下がりに応答して、ＡＮＤゲート１２０ｄからのアドレス更新信号ＱＣＵがＬレベルとなり、図２３に示すアドレスカウント１２２においてリフレッシュアドレスの更新が行なわれる。
【０１３９】
センスアンプ活性化信号ＺＳ０ＮＭがＨレベルとなると、リフレッシュ活性化信号ＲＥＦがＨレベルの期間、リフレッシュアドレス選択信号ＱＡＤＳＥＬがＨレベルとなり、新たに更新されたリフレッシュアドレスを選択する。このときには、ロウアドレスストローブ信号ＲＡＳは非活性状態にあり、プリチャージ状態時において次のリフレッシュアドレスを選択し、次のリフレッシュサイクルに備える。
【０１４０】
リフレッシュ動作前後においてリフレッシュアドレス選択信号ＱＡＤＳＥＬを活性化することにより、リフレッシュ動作開始時において、新たなリフレッシュアドレスが与えられており、確実に、早いタイミングでリフレッシュアドレスを確定状態へ駆動して、後に説明するブロック選択信号を早いタイミングで確定状態へ駆動することができる。
【０１４１】
なお、この図２４に示すアドレス更新制御回路１２０の構成においては、リフレッシュアドレス選択信号ＱＡＤＳＥＬが、リフレッシュ動作前後において活性化されている。このリフレッシュアドレス選択信号ＱＡＤＳＥＬのＨレベル期間は、ロウアドレスストローブ信号ＲＡＳの活性化期間と同程度であってもよい。リフレッシュ動作時に確実にリフレッシュアドレスを選択してリフレッシュ行を選択することができる。遅延回路１２０ａの遅延時間を適当に設定することにより、このリフレッシュアドレス選択信号ＱＡＤＳＥＬのＨレベル期間を適当な期間に設定することができる。
【０１４２】
図２６は、図２３に示すアドレスカウンタ１２２の構成を概略的に示す図である。このアドレスカウンタ１２２はリフレッシュアドレスＱＡＤとして、１３ビットのリフレッシュアドレス信号ＺＱＡＤ＜１２：０＞を生成する。図２６において、アドレスカウンタ１２２は、縦列接続され、それぞれ下位ビットの変化（立上り）に応じてその出力ビットの論理レベルを変化させる１ビットカウンタＱＮＴ０−ＱＮＴ１２を含む。
【０１４３】
最下位の１ビットカウンタＱＮＴ０に、アドレス更新信号ＱＣＵが与えられる。これらの１ビットカウンタＱＮＴ０−ＱＮＴ１２対し共通に、電源投入検出信号ＰＯＲが与えられ、電源投入時、このアドレスカウンタ１２２のカウント値が初期値にリセットされる。
【０１４４】
図２７は、図２６に示す１ビットカウンタＱＮＴ０−ＱＮＴ１２の具体的構成の一例を示す図である。図２７においては、最下位ビットの１ビットカウンタＱＮＴ０の構成を示す。残りの１ビットカウンタＱＮＴ１−ＱＮＴ１２についても、同じ構成であり、下位側のアドレスビットの立上がりに応答して、その出力ビットを変化させる。
【０１４５】
図２７において、１ビットカウンタＱＮＴ０は、リフレッシュアドレス更新信号ＱＣＵがＬレベルのときに活性化され、補のリフレッシュアドレスビットＺＱＡＤ＜０＞を反転するトライステートインバータ１３０と、トライステートインバータ１３０の出力信号を第１の入力に受け、第２の入力に電源投入検出信号ＰＯＲを受けるＮＯＲゲート１３１と、ＮＯＲゲート１３１の出力信号を反転し、ＮＯＲゲート１３１の第１の入力へ伝達するインバータ１３２と、リフレッシュアドレス更新信号ＱＣＵがＨレベルのときに活性化され、活性化時インバータ１３２の出力信号を反転してノードＮＤ１１へ伝達するトライステートインバータ１３３と、電源投入検出信号ＰＯＲを受けるインバータ１３４と、ノードＮＤ１１の信号とインバータ１３４の出力信号とを受け、補のアドレスビットＺＱＡＤ＜０＞を生成するＮＡＮＤゲート１３５と、ＮＡＮＤゲート１３５の出力信号を反転してノードＮＤ１１へ伝達するインバータ１３６を含む。
【０１４６】
アドレスビットＱＡＤ＜０＞は、アドレスビットＺＱＡＤ＜０＞を反転して生成される。
【０１４７】
図２８は、図２７に示す１ビットカウンタＱＮＴ０の動作を示すタイミング図である。以下、図２８を参照して、図２７に示す１ビットカウンタＱＮＴ０の動作について説明する。
【０１４８】
電源が投入され、電源電圧が安定化すると、電源投入検出信号ＰＯＲがワンショットパルスの形態で発生される。この電源投入検出信号ＰＯＲに従って、ＮＯＲゲート１３１の出力ノードＮＤ１０がＬレベルに初期化され、またＮＡＮＤゲート１３５の出力するアドレスビットＺＱＡＤ＜０＞がＨレベルに初期化される。電源投入検出信号ＰＯＲがＬレベルに立下がると、ＮＯＲゲート１３１およびインバータ１３２がラッチ回路を構成しており、ノードＮＤ１０は、Ｌレベルに維持される。同様、ＮＡＮＤゲート１３５およびインバータ１３６がラッチ回路を構成しており、アドレスビットＺＱＡＤ＜０＞は、Ｈレベルに維持される。この状態において、アドレスビットＱＡＤ＜０＞はＬレベルである。したがってリフレッシュアドレスＱＡＤは、初期時、全ビットが“０”である。
【０１４９】
リフレッシュ動作が行なわれ、リフレッシュアドレス更新信号ＱＣＵがＬレベルに立下がると、トライステートインバータ１３０が活性化され、ＨレベルのアドレスビットＺＱＡＤ＜０＞を反転してＮＯＲゲート１３１の第１の入力へ与える。応じて、ノードＮＤ１０がＨレベルとなり、インバータ１３２の出力信号がＬレベルとなる。リフレッシュアドレス更新信号ＱＣＵがＨレベルの間、トライステートインバータ１３３は、出力ハイインピーダンス状態であり、リフレッシュアドレスビットＺＱＡＤ＜０＞は、初期値を維持する。
【０１５０】
リフレッシュアドレス更新信号ＱＣＵがＨレベルに立上がると、トライステートインバータ１３３が活性化され、インバータ１３２からのＨレベルの信号を反転し、ノードＮＤ１１の電圧レベルがＬレベルとなり、応じてアドレスビットＺＱＡＤ＜０＞がＬレベルとなる。トライステートインバータ１３０は出力ハイインピーダンス状態であり、リフレッシュアドレス更新信号ＱＣＵがＨレベルの間、ノードＮＤ１０はＨレベルを維持する。
【０１５１】
以降、リフレッシュアドレス更新信号ＱＣＵがＬレベルに立下がるごとに、ノードＮＤ１０の論理レベルが変化し、リフレッシュアドレス更新信号ＱＣＵの立上がりに応答して、ノードＮＤ１０のレベル変化がノードＮＤ１１へ伝達され、応じてアドレスビットＺＱＡＤ＜０＞の論理レベルが変化する。
【０１５２】
したがって、リフレッシュが行なわれるごとに、リフレッシュアドレスの更新が行なわれる。図２５に示すように、リフレッシュアドレス更新信号ＱＣＵがＬレベルからＨレベルに立上がるのは、リフレッシュ動作完了後であり、このリフレッシュ動作時にリフレッシュアドレスを更新し、次のリフレッシュ動作に備える。
【０１５３】
図２９は、リフレッシュアドレスビットＺＱＡＤ＜ｋ＞およびＺＱＡＤ（ｋ＋１＞の対応関係を示す図である。この図２６に示す１ビットカウンタはＱＮＴ１−ＱＮＴ１２において、下位アドレスビットＺＱＡＤ＜ｋ＞が立上がるごとに、すなわち、下位のアドレスビットＱＡＤ＜ｋ＞がＨレベルからＬレベルに立下りキャリーを発生させる時に、上位のアドレスビットＺＱＡＤ＜ｋ＋１＞の論理レベルが変化する。したがって、最下位ビットの１ビットカウンタＱＮＴ０へ、リフレッシュアドレス更新信号ＱＣＵを与えることにより、リフレッシュアドレスを各リフレッシュ動作ごとに更新することができる。
【０１５４】
この図２３に示すリフレッシュアドレス発生回路を、リフレッシュサイクルに応じて別々に設けることにより、各リフレッシュピリオドでリフレッシアドレスを発生することができ、異なるピリオドで発行されるリフレッシュ要求に対応してリフレッシュアドレスを生成することができる。
【０１５５】
図３０は、図１に示すアドレス選択回路（ＭＵＸ）１６の構成を概略的に示す図である。図３０において、アドレス選択回路１６は、アドレス入力回路１４からの１３ビットアドレス信号ＡＤＤ＜１２：０＞を、ロウアドレスラッチ指示信号ＲＡＬがＬレベルのときに通過させるトライステートインバータ１４０と、リフレッシュアドレス選択信号ＱＡＤＳＥＬ１がＬレベルのときに活性化され、トライステートインバータ１４０の出力信号を反転して内部行アドレス信号ＲＡＤ１＜１２：０＞を生成するトライステートインバータ１４２と、リフレッシュアドレス選択信号ＱＡＤＳＥＬ１がＬレベルのときに活性化され、第１リフレッシュアドレス発生回路２０ａからのリフレッシュアドレスＱＡＤ１（ＺＱＡＤ１＜１２：０＞）を反転して内部行アドレス信号ＲＡＤ１をリフレッシュ時生成するトライステートインバータ１４３と、内部行アドレス信号ＲＡＤ１を反転して補の内部行アドレス信号ＺＲＡＤ１を生成するインバータ１４４と、リフレッシュアドレス選択信号ＱＡＤＳＥＬ２がＨレベルのときに活性化され、活性化時、第２リフレッシュアドレス発生回路２０ｂからのリフレッシュアドレス信号ＱＡＤ２（ＺＱＡＤ２＜１２：０＞）を反転して内部行アドレス信号ＲＡＤ２を生成するトライステートインバータ１４５と、トライステートインバータ１４５の出力する内部行アドレス信号ＲＡＤ２＜１２：０＞を反転して補の内部行アドレス信号ＺＲＡＤ２＜１２：０＞を生成するインバータ１４６を含む。
【０１５６】
内部行アドレス信号ＲＡＤ１およびＺＲＡＤ１は、相補な１３ビットのアドレス信号であり、図１に示す第１行選択回路２へ与えられ、内部行アドレス信号ＲＡＤ２およびＺＲＡＤ２は、互いに相補な１３ビットのアドレス信号であり、図１に示す第２行選択回路４へ与えられる。これらのアドレス信号ＲＡＤ１およびＲＡＤ２は、メモリブロックを指定するブロックアドレスを含む。
【０１５７】
図３１は、図３０に示すアドレス選択回路１６の動作を示すタイミング図である。以下、図３１を参照して、図３０に示すアドレス選択回路１６の動作について簡単に説明する。
【０１５８】
データアクセスが行われる通常動作モード時において、リフレッシュアドレス選択信号ＱＡＤＳＥＬ１およびＱＡＤＳＥＬ２はともにＬレベルである。したがって、トライステートインバータ１４３および１４５は出力ハイインピーダンス状態にある。一方、トライステートインバータ１４２は活性状態にある。外部からロウアクセス指示（ロウアクティブコマンド）が与えられると、所定期間ロウアドレスラッチ信号ＲＡＬがＬレベルとなり、トライステートインバータ１４０が活性化され、アドレス入力回路１４からのアドレス信号ＡＤＤ＜１２：０＞がトライステートインバータ１４２へ与えられる。
【０１５９】
ロウアドレスラッチ信号ＲＡＬがＨレベルとなると、トライステートインバータ１４０は出力ハイインピーダンス状態となり、一方、トライステートインバータ１４１が活性化され、トライステートインバータ１４１および１４２によりラッチ回路が構成される。したがって、外部からのアドレス信号ＡＤＤ１に従って内部行アドレス信号ＲＡＤ１が生成され、かつラッチされる。なお、図３１においては、アドレスのビットが示さず、単に信号の名称のみを示す。
【０１６０】
セルフリフレッシュモード時においては、所定期間間隔で、リフレッシュアドレス選択信号ＱＡＤＳＥＬ１およびＱＡＤＳＥＬ２が活性化される。ロウアドレスラッチ信号ＲＡＬは、Ｈレベルに維持される。したがって、トライステートインバータ１４０は出力ハイインピーダンス状態に維持され、一方、トライステートインバータ１４１は活性状態を維持する。
【０１６１】
リフレッシュアドレス選択信号ＱＡＤＳＥＬ１がＨレベルとなると、トライステートインバータ１４２が出力ハイインピーダンス状態となり、一方、トライステートインバータ１４３が活性化され、第１リフレッシュアドレス発生回路２０ａからのリフレッシュアドレス信号ＱＡＤ１（ＺＱＡＤ１＜１２：０＞がトライステートインバータ１４３により反転されて内部行アドレス信号ＲＡＤ１が生成される。したがって、図３１に示すように、リフレッシュアドレス選択信号ＱＡＤＳＥＬ１が活性化されると、第１リフレッシュアドレス発生回路２０ａからのリフレッシュアドレスＱＡＤ１に従って内部行アドレス信号ＲＡＤ１が生成される。
【０１６２】
リフレッシュアドレス選択信号ＱＡＤＳＥＬ１がＬレベルとなると、トライステートインバータ１４３は出力ハイインピーダンス状態となり、一方、トライステートインバータ１４２が活性化される。したがって、この状態においては、インバータ１４１および１４２により、選択されたリフレッシュアドレスＱＡ１が保持される。
【０１６３】
このリフレッシュアドレスの更新動作については、各リフレッシュ動作時にリフレッシュ動作完了後に、更新されたリフレッシュアドレスが選択される。リフレッシュ動作完了後においてリフレッシュ活性化信号ＲＥＦの非活性化に従ってリフレッシュアドレス選択回路が非活性化されトライステートインバータ１４３が出力ハイインピーダンス状態となる。従って、各リフレッシュ動作時にリフレッシュアドレス選択信号２回発行され、リフレッシュ動作完了後にラッチリフレッシュアドレスの更新が行われる。しかしながら、ここでは、単にリフレッシュアドレスの更新／選択動作を説明するために各リフレッシュアドレス選択信号活性化時にリフレッシュアドレスが選択されるように示す。リフレッシュアドレスＱＡＤ２に対ても同様である。
【０１６４】
一方、リフレッシュアドレス選択信号ＱＡＤＳＥＬ２が活性化された場合には、第２リフレッシュアドレス発生回路２０ｂからのリフレッシュアドレス信号ＱＡＤ２（ＺＱＡＤ２＜１２：０＞）に従って、トライステートインバータ１４５が内部リフレッシュ行アドレス信号ＲＡＤ２を生成し、インバータ１４６により、補の内部行アドレス信号ＺＲＡＤが生成される。
【０１６５】
したがって、図３１に示すように、リフレッシュアドレス選択信号ＱＡＤＳＥＬ２がＨレベルに立上がるごとに、リフレッシュアドレス発生回路２０ｂからのリフレッシュアドレスＱＢ１およびＱＢ２に従って内部行アドレス信号ＲＡＤ２が生成される。
【０１６６】
このアドレス選択回路１６においては、通常動作モード時においては、内部行アドレス信号ＲＡＤ１が、外部からのアドレス信号ＡＤＤに従って生成され、セルフリフレッシュモード時においては、行アドレス信号ＲＡＤ１は、第１リフレッシュアドレス発生回路２０ａからのリフレッシュアドレス信号ＱＡＤ１に従って生成される。アドレス信号ＲＡＤ２は、セルフリフレッシュモード時、第２リフレッシュアドレス発生回路２０ｂからのリフレッシュアドレス信号ＱＡＤ２に従って生成される。
【０１６７】
これらのリフレッシュアドレス選択信号ＱＡＤＳＥＬ１およびＱＡＤＳＥＬ２は、また、アドレスラッチ信号としても利用される。各リフレッシュ要求発行時に、対応のリフレッシュアドレスを選択することにより、正確に対応のリフレッシュアドレスを選択することができる。
【０１６８】
図３２は、図１に示す第１行選択回路２の構成を概略的に示す図である。図３２において、第１行選択回路２は、内部行アドレス信号ＲＡＤ１およびＺＲＡＤ１のブロックアドレスに対応するビットをデコードしてブロック選択信号ＢＳ１を生成するブロックデコーダ１５０と、内部行アドレス信号ＲＡＤ１およびＺＲＡＤ１の残りのアドレスビットをプリデコードして多ビットロウプリデコード信号Ｘ１を生成するロウプリデコーダ１５２と、多ビットロウプリデコード信号Ｘ１を各行単位で選択的に伝達するヒューズプログラム回路１５４と、ヒューズプログラム回路１５４の出力する信号とブロック選択信号ＢＳ１とに従って行デコード信号ＸＤ１を生成するロウデコード回路１５６を含む。
【０１６９】
ブロックデコーダ１５０およびロウプリデコーダ１５２は、それぞれ、ＮＡＮＤ型デコード回路で構成され、所定のビットを含む組合せに基づいてブロック選択信号および多ビットプリデコード信号Ｘ１を生成する。
【０１７０】
ヒューズプログラム回路１５４は、各行ごとに対応して設けられるヒューズプログラム回路を含み、各行に対応して配置されるロウデコード回路１５６に対し、選択的に、プリデコード信号を伝達する。すなわち、このヒューズプログラム回路１５４は、対応の行（ワード線）がポーズリフレッシュ特性が劣る場合には、対応のプリデコード信号Ｘ１の組のセルフリフレッシュモード時の対応のロウデコーダへの伝達を禁止する。
【０１７１】
通常動作モード時においては、ヒューズプログラム回路１５４は、ロウプリデコーダ１５２からのプリデコード信号Ｘ１を、対応の行（ワード線）のポーズリフレッシュ特性の優劣にかかわらずロウデコーダへ伝達する。
【０１７２】
このヒューズプログラム回路１５４の通常動作モード時、およびセルフリフレッシュモード時における選択的なプリデコード信号の伝達が、セルフリフレッシュモード設定信号ＳＬＲＥＦにより制御される。
【０１７３】
図３３は、図３２に示すヒューズプログラム回路１５４の１つの行に対応する部分の構成の一例を示す図である。図３３において、ヒューズプログラム回路１５４は、ノードＮＤ３０をリセット信号ＺＲＳＴに従って電源電圧レベルに設定するＰチャネルＭＯＳトランジスタ１６０と、ノードＮＤ３０と接地ノードの間に接続されるヒューズ素子１６１と、セルフリフレッシュモード設定信号ＳＬＲＥＦとノードＮＤ３０の信号とを受けるＮＡＮＤ回路１６２と、多ビットプリデコード信号Ｘ１の所定の組合せとＮＡＮＤ回路１６２の出力信号とを受けるＡＮＤ回路１６３とを含む。
【０１７４】
プリデコード信号Ｘ１は、複数ビットの信号であり、各行に対して、所定の組合せのプリデコード信号が与えられる。リセット信号ＺＲＳＴは、たとえば電源投入時またはシステムリセット時に、所定期間Ｌレベルに設定される。ヒューズ素子１６１は、対応の行（ワード線）がポーズリフレッシュ不良の場合にブロー（溶断）される。このヒューズ素子１６１の溶断／非溶断は、ウェファレベルでのデータ保持特性の試験結果に基いて不良アドレスを検出し、その検出結果に基いてウェファ工程の最終でのレーザトリミング工程において行われる。
【０１７５】
ロウデコード回路１５６は、各行に対応して設けられるロウデコーダ１５６ａを含む。このロウデコーダ１５６ａは、ＡＮＤ回路１６３の出力信号とブロック選択信号ＢＳ１とワード線駆動タイミング信号ＲＸＴとを受けて、１ビットのデコード信号（行選択信号）ＸＤ１ａを生成する。
【０１７６】
通常動作モード時においては、セルフリフレッシュモード設定信号ＳＬＲＥＦはＬレベルであり、ＮＡＮＤ回路１６２の出力信号はＨレベルである。したがって、ＡＮＤ回路１６３は、外部アドレス信号に基づいて生成されるプリデコード信号Ｘ１に従ってその出力信号を生成する。
【０１７７】
セルフリフレッシュモード時においては、セルフリフレッシュモード設定信号ＳＬＲＥＦは、Ｈレベルである。対応の行（ワード線ＷＬ）がポーズリフレッシュ不良の場合には、ヒューズ素子１６１は溶断され、ノードＮＤ３０は、Ｈレベルに維持される。したがってセルフリフレッシュモード時、ＮＡＮＤ回路１６２の出力信号はＬレベルとなり、ＡＮＤ回路１６３の出力信号は、プリデコード信号Ｘ１にかかわらず、Ｌレベルに固定され、応じてロウデコーダ１５６ａからのデコード信号ＸＤ１ａもＬレベルに固定される。
【０１７８】
一方、対応の行（ワード線）がポーズリフレッシュ特性が優れている場合には、ヒューズ素子１６１は非溶断状態であり、ノードＮＤ３０は、Ｌレベルに固定される。したがって、ＮＡＮＤ回路１６２の出力信号は、Ｈレベルに固定され、プリデコード信号Ｘ１に従ってＡＮＤ回路１６３が出力信号を生成する。したがって、セルフリフレッシュモード時においては、ポーズリフレッシュ特性良のメモリセル行については、長い周期で発生されるリフレッシュアドレス信号ＱＡＤ１に基づいて生成されるプリデコード信号Ｘ１に従って、対応の行が選択状態へ駆動される。
【０１７９】
図３４は、図１に示す第２行選択回路４の構成を概略的に示す図である。図３４において、第２行選択回路４は、セルフリフレッシュモード設定信号ＳＬＲＥＦの活性化時活性化され、ロウアドレス信号ＲＡＤ２およびＺＲＡＤ２の所定のビット（ブロックアドレス）をデコードしてブロック選択信号ＢＳ２を生成するブロックデコーダ１７０と、セルフリフレッシュモード設定信号ＳＬＲＥＦの活性化時能動化され、相補アドレス信号ＲＡＤ２およびＺＲＡＤ２の残りのビットをプリデコードするロウプリデコーダ１７２と、ロウプリデコーダ１７２からのプリデコード信号Ｘ２を選択的に伝達するヒューズプログラム回路１７４と、ヒューズプログラム回路１７４から与えられた信号とブロック選択信号ＢＳ２と図示しないワード線駆動タイミング信号とに従ってデコード信号ＸＤ２を生成するロウデコード回路１７６を含む。
【０１８０】
ヒューズプログラム回路１７４は、各行に対応して設けられるプログラム回路を含み、ポーズリフレッシュ特性の劣る行に対応して設けられたロウデコーダに対して対応のプリデコード信号を伝達する。
【０１８１】
図３５は、図３４に示すヒューズプログラム回路１７４およびロウデコード回路１７６の構成の一例を示す図である。図３５において、ヒューズプログラム回路１７４は、電源ノードとノードＮＤ３２の間に接続されかつそのゲートにリセット信号ＺＲＳＴを受けるＰチャネルＭＯＳトランジスタ１７８と、ノードＮＤ３２と接地ノードの間に接続されるヒューズ素子１８０と、ノードＮＤ３２の信号とセルフリフレッシュモード設定信号ＳＬＲＥＦとを受けるＮＡＮＤゲート１８２と、ＮＡＮＤゲート１８２の出力信号とプリデコード信号Ｘ２とを受けるＡＮＤ回路１８４と、ＡＮＤ回路１８４の出力信号とブロック選択信号ＢＳ２とワード線駆動タイミング信号ＲＸＴとを受けてデコード信号ＸＤ２ａを生成するロウデコーダ１７６ａを含む。
【０１８２】
このロウデコーダ１７６ａは、ロウデコード回路１７６に含まれ、各行に対応して配置され、伝達されたプリデコード信号の組をデコードする。
【０１８３】
この図３５に示すヒューズプログラム回路１７４においては、対応の行（ワード線ＷＬ）がポーズリフレッシュ特性に優れている場合にヒューズ素子１８０が溶断される。対応の行がポーズリフレッシュ不良の場合には、このヒューズ素子１８０は非溶断状態に維持される。
【０１８４】
通常動作モード時においては、図３４に示すように、ロウプリデコーダ１７２は非活性状態であり、プリデコード信号Ｘ２はＬレベルであり、デコード信号（行選択信号）ＸＤ２ａは、非選択状態のＬレベルである。
【０１８５】
セルフリフレッシュモード時においては、セルフリフレッシュモード設定信号ＳＬＲＥＦがＨレベルの活性状態に設定される。ヒューズ素子１８０が溶断状態のときには、ＮＡＮＤ回路１８２の出力信号がＬレベルとなり、プリデコード信号Ｘ２にかかわらず、ＡＮＤ回路１８４の出力信号はＬレベルとなり、デコード信号ＸＤ２ａは、Ｌレベルの非選択状態を維持する。したがって、ポーズリフレッシュ特性が優れたメモリセル行に対しては、プリデコード信号Ｘ２に従った行選択は行なわれない。
【０１８６】
一方、ヒューズ素子１８０が非溶断状態の場合には、ノードＮＤ３２の電圧レベルはＬレベルであり、ＮＡＮＤ回路１８２の出力信号はＨレベルである。したがって、この場合には、プリデコード信号Ｘ２に従ってロウデコーダ１７６ａがデコード動作を行ない、デコード信号ＸＤ２ａを生成する。したがって、ポーズリフレッシュ不良のメモリセル行は、短いピリオドで発行されるリフレッシュ要求に基づいてリフレッシュされる。リフレッシュアドレスＱＡＤ２がリフレッシュ要求ＰＨＹＳ２に従って生成されて、行選択回路へ与えられても、そのリフレッシュアドレスＱＡＤ２が、ポーズリフレッシュ良のメモリセル行を指定する場合には、行選択は行われない。
【０１８７】
図３６は、図１に示す行駆動回路６の構成の一例を示す図である。図３６においては、１つのメインワード線ＭＷＬに対するメインワード線選択信号ＺＭＷＬを生成するメインワード線ドライブ回路の構成を示す。このメインワード線ドライブ回路単位で、ポーズリフレッシュの良／不良のプログラムが実行される。
【０１８８】
図３６において、メインワード線ドライバは、デコード信号ＸＤ１ａに従って選択的にノードＮＤ３５を接地電圧レベルへ駆動するＮチャネルＭＯＳトランジスタ１９０と、デコード信号ＸＤ２ａに従ってノードＮＤ３５を選択的に接地電圧レベルへ放電するＮチャネルＭＯＳトランジスタ１９１と、ノードＮＤ３５上の信号を反転するＣＭＯＳインバータ１９２と、ＣＭＯＳインバータ１９２の出力信号を反転してメインワード線駆動信号ＺＭＷＬを生成するＣＭＯＳインバータ１９３と、リセット信号ＺＸＲＳＴの活性化時ノードＮＤ３５を高電圧ＶＰＰレベルにプリチャージするＰチャネルＭＯＳトランジスタ１９４と、ＣＭＯＳインバータ１９２の出力信号がＬレベルのとき導通し、導通時ノードＮＤ３５を高電圧ＶＰＰレベルに充電するＰチャネルＭＯＳトランジスタ１９５を含む。
【０１８９】
メインワード線駆動信号ＺＭＷＬは、対応のメインワード線ＭＷＬが選択されたときには、Ｌレベルであり、非選択時においては、高電圧ＶＰＰレベルである。対応のメインワード線がポーズリフレッシュ不良の場合には、セルフリフレッシュモード時、デコード信号ＸＤ１ａは、Ｌレベルであり、ＭＯＳトランジスタ１９０は非導通状態を維持する。この状態においては、デコード信号ＸＤ２ａに従ってメインワード線駆動信号ＺＭＷＬが生成される。
【０１９０】
一方、対応のメインワード線ＭＷＬが良ポーズリフレッシュ特性の場合には、デコード信号ＸＤ２ａは、Ｌレベルに固定され、ＭＯＳトランジスタ１９１が非導通状態に維持される。したがって、通常動作モード時およびセルフリフレッシュモード時においては、デコード信号ＸＤ１ａに従って、メインワード線駆動信号ＺＭＷＬが生成される。
【０１９１】
メインワード線ドライブ回路の動作時において、ノードＮＤ３５は、リセット信号ＺＸＲＳＴに従って高電圧ＶＰＰレベルにプリチャージされる。このリセット信号ＺＸＲＳＴは、ロウアドレスストローブ信号ＲＡＳＴの非活性化時Ｌレベルに設定される。対応のメインワード線が選択された場合には、ＭＯＳトランジスタ１９０または１９１が導通し、ノードＮＤ３５が接地電圧レベルへ放電され、ＣＭＯＳインバータ１９２の出力信号がＨレベルとなり、応じてＣＭＯＳインバータ１９３からのメインワード線駆動信号ＺＭＷＬがＬレベルとなる。
【０１９２】
一方、対応のメインワード線が非選択状態の場合には、ＭＯＳトランジスタ１９０および１９１は非導通状態を維持し、ノードＮＤ３５は、高電圧ＶＰＰレベルに維持される。この状態においては、ＣＭＯＳインバータ１９２の出力信号がＬレベルとなり、応じて、ＣＭＯＳインバータ１９３からのメインワード線駆動信号ＺＭＷＬは、Ｈレベル（高電圧ＶＰＰレベル）に維持される。ＣＭＯＳインバータ１９２の出力信号がＬレベルであり、ノードＮＤ３５は、ＭＯＳトランジスタ１９５により、高電圧ＶＰＰレベルに維持される。
【０１９３】
したがって、メインワード線単位で、ポーズリフレッシュの良／不良に応じて、リフレッシュ周期を変更することができる。
【０１９４】
図３７は、１つのメモリブロックの構成を概略的に示す図である。メモリブロックＭＢは、複数のメモリサブアレイＭＳＢ０−ＭＳＢ３に、行方向に沿ってサブワードドライバ帯ＳＷＢ１−ＳＷＢ３により分割される。メモリサブアレイＭＳＢ０およびＭＳＢ３の外側に、サブワードドライバ帯ＭＳＢ０およびＭＳＢ４が配置される。
【０１９５】
メモリサブアレイＭＳＢ０−ＭＳＢ３に共通に、メインワード線ＭＷＬが配設される。メモリサブアレイＭＳＢ０−ＭＳＢ３それぞれにおいて、メモリセル行に対応してサブワード線ＳＷＬが配置される。１つのメインワード線ＭＷＬに対しメモリサブアレイＭＳＢ０−ＭＳＢ３それぞれにおいて所定数のサブワード線ＳＷＬが配置される。
【０１９６】
サブワードドライバ帯ＳＷＢ０−ＳＷＢ４それぞれにおいてはサブワード線ＳＷＬそれぞれに対応して、サブデコード信号ＳＤおよびＺＳＤと対応のメインワード線上のメインワード線駆動信号ＺＭＷＬとに従って対応のサブワード線ＳＷＬを選択状態へ駆動するサブワードドライバが配置される。
【０１９７】
サブデコード信号ＳＤおよびＺＳＤは、メモリブロックＭＢの各メインワード線に対して共通に生成される。サブデコード信号ＳＤおよびＺＳＤの組合せに従って、１つのメインワード線ＭＷＬに対して設けられる所定数のサブワード線のうちの１つのサブワード線が選択される。
【０１９８】
サブデコード信号ＳＤおよびＺＳＤは、サブワード線プリデコード信号Ｘ１ｓおよびＸ２ｓとブロック選択信号ＢＳ１およびＢＳ２に従って選択してデコードするサブデコーダ２００により生成される。サブワード線プリデコード信号Ｘ１ｓおよびＸ２ｓは、図３２に示すロウプリデコーダ１５２および図３４に示すロウプリデコーダ１７２から生成されるプリデコード信号のうち、下位のプリデコード信号であり、ポーズリフレッシュ特性に応じて、それぞれ、内部ロウアドレス信号ＲＡＤ１およびＲＡＤ２から生成される。
【０１９９】
ブロック選択信号ＢＳ１の生成時においては、サブワード線プリデコード信号Ｘ１ｓに基づいてサブデコード信号ＳＤおよびＺＳＤが生成される。ブロック選択信号ＢＳ２の生成時においては、サブワード線プリデコード信号Ｘ２ｓに基づいてサブデコード信号ＳＤおよびＺＳＤが生成される。ブロック選択信号ＢＳ１およびＢＳ２は、異なるタイミングで活性化され、サブワード線が同じに選択されるワード線多重選択は生じない。したがって、選択メインワード線のポーズリフレッシュ特性に応じて、サブワード線プリデコード信号を選択することができる。これにより、メインワード線単位で、ポーズリフレッシュ不良を救済することができる。
【０２００】
図３８は、図３７に示す１つのサブワードドライバ帯の１つのメインワード線ＭＷＬに関連する部分の構成を概略的に示す図である。メインワード線ＭＷＬに対応して、それぞれに対応の行のメモリセルが接続するサブワード線ＳＷＬ０−ＳＷＬ３が配置される。サブワード線ＳＷＬ０−ＳＷＬ３それぞれに対応してサブワードドライバＳＷＤ０−ＳＷＤ３が配置される。
【０２０１】
サブワードドライバＳＷＤ０は、サブデコード信号ＳＤ＜０＞およびＺＳＤ＜０＞とメインワード線駆動信号ＺＭＷＬに従ってサブワード線ＳＷＬ０を駆動する。サブワードドライバＳＷＤ１は、サブデコード信号ＳＤ＜１＞およびＺＳＤ＜１＞とメインワード線駆動信号ＺＭＷＬに従ってサブワード線ＳＷＬ１を駆動する。サブワードドライバＳＷＤ２は、サブデコード信号ＳＤ＜２＞およびＺＳＤ＜２＞とメインワード線駆動信号ＺＭＷＬに従ってサブワード線ＳＷＬ２を駆動する。サブワードドライバＳＷＤ３は、サブデコード信号ＳＤ＜３＞およびＺＳＤ＜３＞とメインワード線駆動信号ＺＭＷＬとに従ってサブワード線ＳＷＬ３を駆動する。
【０２０２】
これらのサブワードドライバＳＷＤ０−ＳＷＤ３は、回路構成は同じであるため、図３８において、サブワードドライバＳＷＤ０の構成を具体的に示す。サブワードドライバＳＷＤ０は、メインワード線駆動信号ＺＭＷＬに従って選択的にサブデコード信号ＳＤ＜０＞をサブワード線ＳＷＬ０に伝達するＰチャネルＭＯＳトランジスタ２０２と、メインワード線駆動信号ＺＭＷＬに従ってサブワード線ＳＷＬ０を接地電圧レベルに放電するＮチャネルＭＯＳトランジスタ２０４と、サブデコード信号ＺＳＤ＜０＞に従ってサブワード線ＳＷＬ０を接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ２０６を含む。
【０２０３】
サブワード線ＳＷＬ０の選択時においては、メインワード線駆動信号ＺＭＷＬは、Ｌレベルであり、ＭＯＳトランジスタ２０４は非導通状態となる。サブデコード信号ＳＤ＜０＞が、高電圧ＶＰＰレベルのＨレベルとなり、ＭＯＳトランジスタ２０２を介してサブワード線ＳＷＬ０に伝達される。一方、サブデコード信号ＳＤ＜０＞がＬレベルのときには、ＭＯＳトランジスタ２０２は、メインワード線駆動信号ＺＭＷＬがＬレベルであっても、非導通状態となる。このときには、サブデコード信号ＺＳＤ＜０＞がＨレベルとなり、サブワード線ＳＷＬ０は、接地電圧レベルに維持される。
【０２０４】
このメインワード線ＭＷＬとサブワード線ＳＷＬの階層ワード線構成においても、利用されるデコード信号に基づいてサブデコード信号を生成することができる。
【０２０５】
図３９は、図３７に示すサブデコーダ２００の構成の一例を示す図である。図３９において、サブデコーダ２００は、ブロック選択信号ＢＳ１の活性化時に活性化され、２ビットのプリデコード信号Ｘ１＜１：０＞を反転するトライステートインバータ２００ａと、ブロック選択信号ＢＳ２の活性化時活性化され、２ビットプリデコード信号Ｘ２＜１：０＞を反転して伝達するトライステートインバータ２００ｂと、ブロック選択信号ＢＳ１およびＢＳ２を受けるＯＲ回路２００ｃと、ＯＲ回路２００ｃの出力信号がＨレベルのときイネーブルされ、トライステートインバータ２００ａおよび２００ｂの出力信号をデコードして、４ビットサブデコード信号ＺＳＤ＜３：０＞を生成するＮＡＮＤ型デコード回路２００ｄと、ＮＡＮＤ型デコード回路２００ｄの出力信号を反転して４ビットサブデコード信号ＳＤ＜３：０＞を生成するインバータ回路２００ｅを含む。
【０２０６】
ブロック選択信号ＢＳ１およびＢＳ２が共にＬレベルのときには、ＯＲ回路２００ｃの出力信号がＬレベルであり、ＮＡＮＤ型デコード回路２００ｂからの４ビットサブデコード信号ＺＳＤ＜３：０＞はすべてＨレベルであり、一方、インバータ回路２００からの４ビットサブデコード信号ＳＤ＜３：０＞は、すべてＬレベルである。
【０２０７】
ブロック選択信号ＢＳ１およびＢＳ２の一方が活性化されると、トライステートインバータ２００ａおよび２００ｂの一方が活性化され、ＮＡＮＤ型デコード回路２００ｄへ対応の２ビットプリデコード信号Ｘ１＜１：０＞またはＸ２＜１：０＞が与えられる。ＮＡＮＤ型デコード回路２００ｄが、デコード動作を行ない、このデコード結果に従って、４ビットのサブデコード信号ＺＳＤ＜３：０＞および４ビットサブデコード信号ＳＤ＜３：０＞を生成する。
【０２０８】
この図３９に示すサブデコーダ２００の構成において、ブロック選択信号ＢＳ１およびＢＳ２が同時に選択状態へ駆動されることはない。後に説明するように、リフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２が同時に発行される場合には、その発行タイミングを異ならせて、リフレッシュ動作の競合を防止する。したがって、各リフレッシュ周期に応じて対応のプリデコード信号を選択して、サブデコード信号を生成することができる。
【０２０９】
図４０は、図１に示す行系制御回路１２の構成を概略的に示す図である。図１２において、行系制御回路１２は、ロウアドレスストローブ信号ＲＡＳに従ってロウアドレスラッチ指示ファースト指示信号ＲＡＬＦを生成するロウアドレスラッチ指示発生回路２１０と、セルフリフレッシュモード設定信号ＳＬＲＥＦとロウアドレスラッチファースト信号ＲＡＬＦとを受けてロウアドレスラッチ指示信号ＲＡＬを生成するＯＲ回路２１１と、ロウアドレスラッチ指示発生回路２１０の出力信号に従って、ブロックデコーダイネーブル信号ＢＤＥを生成するブロックデコーダ活性化回路２１２と、ブロックデコーダ活性化回路２１２の出力信号に従ってワード線駆動タイミング信号ＲＸＴを生成するワード線駆動活性化回路２１４と、ワード線駆動活性化回路２１４の出力信号に従ってセンスアンプ活性化信号ＺＳ０ＮＭを生成するセンスアンプ活性化回路２１６を含む。
【０２１０】
ロウアドレスラッチ発生回路２１０は、ロウアドレスストローブ信号ＲＡＳの立上がりに応答してロウアドレスラッチファースト信号ＲＡＬＦを所定期間Ｌレベルに設定する。ＯＲ回路２１１は、セルフリフレッシュモード設定信号ＳＬＲＥＦがＬレベルのときに、ロウアドレスラッチ指示発生回路２１０からのロウアドレスラッチファースト信号ＲＡＬＦに従ってロウアドレスラッチ指示信号ＲＡＬを生成する。セルフリフレッシュモード設定信号ＳＬＲＡＦがＨレベルに設定されたときには、ロウアドレスラッチ指示信号ＲＡＬをＨレベルに固定する。ロウアドレスラッチ指示信号ＲＡＬは、先の図３０に示すアドレス選択回路１６へ与えられる。
【０２１１】
ロウアドレスストローブ信号ＲＡＳは、図２２に示す回路から生成される。
この行系制御回路１２においては、これらの回路は、実質的に遅延回路を構成しており、前段回路の出力信号が活性化されると、所定時間経過後に、それぞれの対応の信号を活性化する。ロウアドレスストローブ信号ＲＡＳがＬレベルの状態となると、回路２１２、２１４および２１６は、所定のシーケンスでそれぞれの出力信号を非活性化状態へ駆動する。次に、図４１を参照して、この図４０に示す行系制御回路１２の動作について簡単に説明する。
【０２１２】
ロウアドレスストローブ信号ＲＡＳがＬレベルのときには、この半導体記憶装置はプリチャージ状態にある。セルフリフレッシュモード時においては、セルフリフレッシュモード設定信号ＳＬＲＥＦはＨレベルであり、ロウアドレスラッチ指示信号ＲＡＬはＨレベルに固定される。また、ブロックデコーダイネーブル信号ＢＤＥおよびワード線駆動タイミング信号ＲＸＴは共にＬレベルであり、センスアンプ活性化信号ＺＳ０ＮＭは、Ｈレベルにある。
【０２１３】
アドレスストローブ信号ＲＡＳがＨレベルに立上がると、ロウアドレスラッチファースト信号ＲＡＬＦは所定期間Ｌレベルとなる。また、このセルフリフレッシュモード時においては、セルフリフレッシュモード設定信号ＳＬＲＡＦはＨレベルであり、ロウアドレスラッチ指示信号ＲＡＬはＨレベルを維持する。
【０２１４】
セルフリフレッシュモード設定信号ＳＬＲＥＦがＬレベルである通常動作モード時においては、図４１に示すように、ロウアドレスラッチ指示信号ＲＡＬは、ロウアドレスストローブ信号ＲＡＳの立上がりに応答して所定期間Ｌレベルとなる。
【０２１５】
ロウアドレスストローブＲＡＳがＨレベルに立上がると、まずブロックデコーダイネーブル信号ＢＤＥがブロックデコーダ活性化回路２１２により活性化され、ブロックデコーダが与えられたリフレッシュアドレス信号のブロックアドレスをデコードする。また、リフレッシュアドレスの残りのアドレス信号に従って、プリデコード動作が行なわれプリデコード信号が生成される。このブロックデコードイネーブル信号ＢＤＥが活性化されると、次いで、ワード線駆動活性化回路２１４がワード線駆動タイミング信号ＲＸＴをＨレベルへ駆動する。これにより、アドレス指定された行に対するワード線（メインおよびサブワード線）が選択状態へ駆動される。ワード線が選択され、選択ワード線（サブワード線）に接続されるメモリセルのデータが対応のビット線に読出されると、センスアンプ活性化信号ＺＳ０ＮＭが活性化され、センス動作が行なわれ、メモリセルのデータの検知、増幅およびラッチが行なわれる。このセンスアンプによりラッチされたデータは、元のメモリセルへ再書込され、メモリセルデータのリフレッシュが行なわれる。
【０２１６】
セルフリフレッシュモード時において所定期間が経過すると、ロウアドレスストローブ信号ＲＡＳがＬレベルとなり、ブロックデコーダ活性化回路２１２、ワード線駆動活性化回路２１４およびセンスアンプ活性化回路２１６が所定のシーケンスで非活性化され、ブロックデコーダイネーブル信号ＢＤＥおよびワード線駆動タイミング信号ＲＸＴがＬレベルへ駆動され、またセンスアンプ活性化信号ＺＳ０ＮＭがＨレベルに駆動される。これにより、１つのリフレッシュ動作が完了する。
【０２１７】
したがって、プリデコーダおよびロウデコーダを、ポーズリフレッシュ周期に応じてゲートを設け、異なるリフレッシュ周期で発行されるリフレッシュアドレスに従ってプリデコードおよびデコード動作を行なうことにより、各ワード線を、ポーズリフレッシュ特性に応じたリフレッシュサイクルでリフレッシュすることができる。
【０２１８】
［リフレッシュ周期発行部の変更例］
図４２は、リフレッシュ周期発行部の変更例を示す図である。この図４２に示す構成において、図２に示す第１プログラマブルリフレッシュタイマ２６ａからのリフレッシュ要求ファーストＰＨＹＳＦを遅延してリフレッシュ要求ＰＨＹＳ１を発行する遅延回路２２０が設けられる。
【０２１９】
第２プログラマブルリフレッシュタイマ２６ｂからは、リフレッシュ要求ＰＨＹＳ２が発行される。遅延回路２２０は、リフレッシュ要求ファーストＰＨＹＳＦ１を所定期間遅延してリフレッシュ周期ＰＨＹＳ１を発行する。この遅延回路２２０の有する遅延時間は、リフレッシュに要する期間すなわち、メモリセルが選択され、メモリセルデータの再書込が完了するまでに要する期間であり、リフレッシュ活性化信号ＲＥＦの活性化期間である。リフレッシュ要求発行時に実行されるリフレッシュ期間は、リフレッシュ活性化信号ＲＥＦにより確保される。従って、以下に説明するように、このリフレッシュ期間遅延することにより、リフレッシュ要求ＰＨＹＳＦ１およびＰＨＹＳ２が同時に発行されても、ポーズリフレッシュ不良のメモリセルのリフレッシュ完了後に、ポーズリフレッシュ特性の優れたメモリセルのリフレッシュを実行することができ、リフレッシュ動作の競合を防止することができる。
【０２２０】
プログラマブルリフレッシュタイマ２６ａおよび２６ｂの構成は、先の図６から図１０において説明した構成と同じである。プログラマブルリフレッシュタイマ２６ａと２６ｂのカウント値をプログラムした場合、リフレッシュ要求ＰＨＹＳ２の発行周期が、リフレッシュ要求ファーストＰＨＹＳＦ１の発行周期のたとえば整数倍に設定された場合、リフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２が同時に発行される可能性がある。センスアンプを今日有しないメモリブロックにおいてメモリセルのリフレッシュが同時に実行される場合には、同時にリフレッシュが実行されても、データの衝突は生じず、正確にメモリセルのデータのリフレッシュを実行することができる。
【０２２１】
しかしながら、同一メモリブロックにおいて同時に、フレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２に従って、異なるサブワード線が選択される状態が生じる可能性がある。そこで、遅延回路２２０を設け、このリフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２が同時に発行されるのを防止する。
【０２２２】
すなわち、図４３に示すように、第１プログラマブルリフレッシュタイマ２６ａがリフレッシュ要求ファーストＰＨＹＳＦ１を．ｎ・Ｔの間隔で発行する場合に、第２プログラマブルリフレッシュタイマ２６ｂが、ピリオドＴでリフレッシュ要求ＰＨＹＳ２を発行する状態を考える。この場合、ｎサイクル毎に、リフレッシュ要求ＰＨＹＳ２とリフレッシュ要求ファーストＰＨＹＳＦ１が同時に発行される。このとき、遅延回路２２０により、リフレッシュ要求ファーストＰＨＹＳＦ１を遅延することにより、まず、ポーズリフレッシュ特性不良のメモリセルのリフレッシュをリフレッシュ要求ＰＨＹＳ２に従って行ない、このリフレッシュ完了後にポーズリフレッシュ特性の優れたメモリセルのリフレッシュを、リフレッシュ要求ＰＨＹＳ１に従って実行する。
【０２２３】
図４４は、このリフレッシュ要求ＰＨＹＳ２およびリフレッシュ要求ファーストＰＨＹＳＦ１が同時に発行される場合の動作を示すタイミング図である。リフレッシュ要求ＰＨＹＳ２が発行された場合、リフレッシュ活性化信号ＲＦ２が、所定期間、図２０に示す回路により活性化される。このリフレッシュ活性化信号ＲＥＦ２が非活性化状態となったときに、遅延回路２２０からのリフレッシュ要求ＰＨＹＳ１が発行され、リフレッシュ活性化信号ＲＥＦ１が活性化される。このリフレッシュ活性化信号ＲＥＦ２およびＲＥＦ１それぞれに従ってリフレッシュ動作が実行される（リフレッシュアドレスが、プログラムされたアドレスに一致する場合）。この遅延回路２２０により、リフレッシュ動作の衝突を防止することができる。
【０２２４】
通常、リフレッシュ活性化信号ＲＥＦ１およびＲＥＦ２の活性化期間は、数十ｎｓ（ナノ秒）であり、一方、リフレッシュ要求ＰＨＹＳ２の発行ピリオドは、数百ｎｓから数μｓ（マイクロ秒）である。リフレッシュ要求ＰＨＹＳ１の発行ピリオドは、通常のＤＲＡＭにおいては、たとえば１６μｓである。したがって、遅延回路２２０の有する遅延時間は、リフレッシュ要求ＰＨＹＳ１の発行周期に比べて十分短く、メモリセルの保持電荷量は十分にあり、確実に、メモリセルのデータのリフレッシュを行なうことができる。
【０２２５】
［センスアンプの詳細構成］
図４５は、各メモリブロックに対応して配置されるセンスアンプ帯に含まれるセンスアンプを制御する部分の構成を概略的に示す図である。図４５において、メインワード線駆動信号ＺＭＷＬ０−ＺＭＷＬｎをそれぞれ生成するメインワードドライバＭＷＤ０−ＭＷＤｎが、メインワード線ＭＷＬ０−ＭＷＬｎに対応して配置される。メインワードドライバＭＷＤ０−ＭＷＤｎは、それぞれ、図３６に示すメインワードドライバと同一構成を有する。
【０２２６】
メインワードドライバＭＷＤ０は、デコード信号Ｘ１ａ０またはＸ２ａ０に従ってメインワード線駆動信号ＺＭＷＬ０を生成する。メインワードドライバＭＷＤｎは、デコード信号Ｘ１ａｎまたはＸ２ａｎに従ってメインワード線駆動信号ＺＬＷＬｎを生成する。
【０２２７】
これらのメインワードドライバＭＷＤ０−ＭＷＤｎ共通に、信号線２２２が配設される。この信号線２２２は、リセット信号ＺＸＲＳＴに応答して、スタンバイ時導通するＰチャネルＭＯＳトランジスタ２２４により電源電圧レベルにプリチャージされる。メインワードドライバＭＷＤ０−ＭＷＤｎそれぞれにおいては、図３６に示す構成に加えて、ＣＭＯＳインバータ１９２の出力信号に従って選択的に導通し、導通時、信号線２２２を接地電圧レベルへ放電するドライブトランジスタＴＸ０−ＴＸｎが設けられる。
【０２２８】
したがって、メインワード線ＭＷＬ０−ＭＷＬｎのいずれかが選択状態へ駆動される場合には、ドライブトランジスタＴＸ０−ＴＸｎのいずれかが導通し、信号線２２２が接地電圧レベルへ放電される。一方、メインワード線ＭＷＬ０−ＭＷＬｎが全て非選択状態の場合には、ドライブトランジスタＴＸ０−ＴＸｎはすべて非導通状態であり、信号線２２２がプリチャージ電圧レベルに維持される。
【０２２９】
センスアンプを制御するため、この信号線２２２上の信号とセンスアンプ活性化信号ＺＳ０ＮＭを受けるＯＲ回路２２６と、ＯＲ回路２２６の出力信号に従って対応のセンスアンプ帯に対するセンス活性化信号ＺＳ０ＰおよびＳ０Ｎを生成するローカルセンス制御回路２３０が設けられる。このローカルセンス制御回路２３０は、ブロック選択信号ＢＳ１およびＢＳ２を受けるＯＲ回路２２８の出力信号に従って選択的に活性化される。対応のセンスアンプ帯を共有するメモリブロックのいずれかが選択されたときに、このローカルセンス制御回路２３０がイネーブルされ、ＯＲ回路２２６の出力信号に従ってローカルセンス制御信号ＺＳ０ＰおよびＺＳ０Ｎを生成する。したがって、このセンスアンプ帯を共有するメモリブロックそれぞれに対して、このＯＲ回路２２８が設けられる。
【０２３０】
図４６は、図４５に示すセンス制御部の動作を示す信号波形図である。以下、この図４６を参照して、図４５に示すセンス制御部の動作について説明する。リフレッシュ要求ＰＨＹＳ２が発行されて、ポーズリフレッシュ不良アドレスが指定されたとき、メインワード線駆動信号ＺＬＷＬが、デコード信号Ｘ２ａ（Ｘ２ａ０−Ｘ２ａｎのいずれか）に従って選択状態がＬレベルへ駆動され、メインワード線ＭＷＬ０−ＭＷＬｎのいずれかが選択状態へ応じて駆動される。
【０２３１】
所定期間が経過すると、図４０に示すセンスアンプ活性化回路２１６により、センス活性化信号ＺＳ０ＮＭが活性化される。メインワード線ＭＷＬ０−ＭＷＬｎのいずれかが、選択されているため、ドライバトランジスタＴＳ０−ＴＳｎのいずれかが導通し、信号線２２２が接地電圧レベルに放電される。したがってＯＲ回路２２６に従って、センス活性化信号ＺＳ０ＮＭが、ローカルセンス制御回路２３０へ与えられる。この場合、ブロック選択信号ＢＳ２に従ってＯＲ回路２２８の出力信号がＨレベルとなり、ローカルセンス制御回路２３０が、センス制御信号ＺＳ０ＰをＬレベルへ駆動し、またローカルセンス制御信号Ｓ０ＮをＨレベルへ駆動する。これにより、対応のセンスアンプ帯においてセンスアンプが活性化され、ビット線に読出されたメモリセルデータの検知、増幅および再書込が実行される。
【０２３２】
所定期間が経過すると、メインワード線駆動信号ＺＭＷＬがＨレベルとなり、またセンス活性化信号ＺＳ０ＮＭもＨレベルとなる。応じて、ローカルセンス制御回路２３０が、ローカルセンス制御信号ＺＳ０ＰをＨレベルに駆動し、またローカルセンス制御信号Ｓ０ＮをＬレベルに駆動する。これにより、ポーズリフレッシュ不良のメモリセルのリフレッシュが確実に実行される。
【０２３３】
次のリフレッシュ要求ＰＨＹＳ２が発行されたとき、そのとき同時に更新されたリフレッシュアドレスも発行される。このリフレッシュアドレスが、ポーズリフレッシュ不良と異なるメモリセル行を指定している場合は、メインワード線ＭＷＬ０−ＭＷＬｎが、すべて非選択状態である。信号線２２２は、リフレッシュ動作完了後、ＭＯＳトランジスタ２２４により、電源電圧レベルにプリチャージされている。したがって、この状態においては、ドライバトランジスタＴＸ０−ＴＸｎはすべて非導通状態であり、信号線２２２がＨレベルを維持する。したがって、リフレッシュ要求ＰＨＹＳ２に従って図４０に示す行系制御回路が動作し、センス活性化信号ＺＳ０ＮＭが活性化されても、ＯＲ回路２２６の出力信号はＨレベルであり、ローカルセンス制御回路２３０は、ローカルセンス制御信号ＺＡ０ＰおよびＳ０Ｎを非活性状態に維持する。したがって、センスアンプ帯においてはセンスアンプはすべて非活性状態に維持される。
【０２３４】
ポーズリフレッシュ不良のメモリセル行の数は、正常なセルフリフレッシュ特性を有するメモリセル行に比べてその数は十分に少ない。したがって、リフレッシュアドレスＱＡＤ２に従って選択されるメモリセル行は、常に、このリフレッシュ要求ＰＨＹＳ２の発行周期（ピリオド）と同一周期で選択状態へ駆動されない。ポーズリフレッシュ不良のメモリセル行（ワード線）のリフレッシュサイクルが、他のメモリセル行（ワード線）のリフレッシュサイクル（たとえば６４ｍｓ）に比べ、短くされるだけである。したがって、リフレッシュ要求ＰＨＹＳ２が発行されても、そのリフレッシュアドレスＱＡＤ２が、ポーズリフレッシュ特性の優れたメモリセル行を指定している場合には、ワード線の選択は行なわれない。したがって、このときには、センスアンプの動作を停止する。また、リフレッシュ要求ＰＨＹＳ１が発行され、リフレッシュアドレスＱＡＤ１が、ポーズリフレッシュ不良のメモリセル行を指定している場合には、このリフレッシュ要求ＰＨＹＳ１が発行されても、メモリセル行の選択状態への駆動は行なわれない。したがって、このときにも、センスアンプ回路の動作を停止する。これにより、セルフリフレッシュモード時において最も大きく電流が消費されるセンスアンプ回路の動作を停止させることにより、消費電流を確実に低減することができる。
【０２３５】
セルフリフレッシュ不良のメモリセル行のリフレッシュサイクルを、従来行なわれていた最悪ケースのそれと同程度に設定し、他のメモリセル行に対するリフレッシュサイクルを十分に長くすることにより、従来に較べて、リフレッシュ回数を大幅に低減することができ、またメモリセル選択時においてのみセンスアンプ回路が動作するため確実に消費電流を低減することができる。
【０２３６】
なお、リフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２に対してリフレッシュ競合回避のための仲裁回路を配置してもよい。リフレッシュ要求ＰＨＹＳ１およびＰＨＹＳ２がともに発行された時には、リフレッシュ要求ＰＨＹＳ２に従ってリフレッシュ活性化信号ＲＥＦ２を活性化し、その後、リフレッシュ要求ＰＨＹＳ１に従ってリフレッシュ活性化信号ＲＥＦ１を活性化する。リフレッシュ要求ファーストＰＨＹＳＦ１およびＰＨＹＳＦ２を受けるＡＮＤ回路の出力信号がＨレベルとなると、リフレッシュ要求ＰＨＹＳ２をまず発行し、リフレッシュ要求ＰＨＹＳ１の発行をリフレッシュ活性化信号ＲＥＦ２の非活性化まで待合わせる。このような構成でもリフレッシュの競合を回避することができる。ポーズリフレッシュ不良のメモリセルのリフレッシュを先に実行することにより、データを確実にリフレッシュする。
【０２３７】
なお、オートリフレッシュモード時においては、外部からリフレッシュ指示が与えられる。この場合、応答リフレッシュは、最悪ポーズリフレッシュ特性を想定して発行する。これにより、外部からのアドレスに従ってポートリフレッシュ特性の不良に対しても、確実に、データを保持することができる。
【０２３８】
【発明の効果】
以上のように、この発明に従えば、リフレッシュ要求発行周期の異なるリフレッシュ要求発行回路およびリフレッシュアドレス発生回路を受け、またロウデコード回路を、これらの要求の異なるリフレッシュアドレスそれぞれに対して設けており、ポーズリフレッシュ特性に応じた最適な周期でメモリセルのリフレッシュを行なうことができる。セルフリフレッシュモード時において、ポーズリフレッシュ特性不良のメモリセルに対してのみ早い周期でリフレッシュを行ない、他の優良ポーズリフレッシュ特性のメモリセルに対して長い周期でリフレッシュを行なう。ポーズリフレッシュ不良のメモリセル行の数は、ポーズリフレッシュ良のメモリセル行の数に比べて特に少ない。したがって、ポーズリフレッシュ特性の優れたメモリセルを長い周期でリフレッシュすることにより、リフレッシュ（センスアンプ動作）の回数を低減でき、セルフリフレッシュモード時の消費電流を大幅に低減することができる。
【図面の簡単な説明】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すリフレッシュ制御回路の構成を概略的に示す図である。
【図３】図２に示すリフレッシュ回路の動作を示す信号波形図である。
【図４】図２に示すクロック発生回路の構成の一例を示す図である。
【図５】図２に示すクロック発生回路の動作を示すタイミング図である。
【図６】図２に示すプログラマブルリフレッシュタイマの構成を概略的に示す図である。
【図７】図６に示すカウント制御回路の構成の一例を示す図である。
【図８】図７に示すカウント制御回路の動作を示すタイミング図である。
【図９】図６に示すリフレッシュ．プログラム回路の構成を示す図である。
【図１０】図６に示すリフレッシュ．プログラム回路の構成を示す図である。
【図１１】図９および図１０に示すリフレッシュ．プログラム回路のプログラム状態を一覧にして示す図である。
【図１２】図６に示すカウント回路の構成を概略的に示す図である。
【図１３】図１２に示す１ビットカウンタの構成の一例を示す図である。
【図１４】図１３に示す１ビットカウンタの動作を示すタイミング図である。
【図１５】図１２に示す上位１ビットカウンタの構成を示す図である。
【図１６】図１５に示す１ビットカウンタの動作を示すタイミング図である。
【図１７】図１５に示す１ビットカウンタの動作を示すタイミング図である。
【図１８】図１３および図１５に示す１ビットカウンタのカウント回路の動作を示すタイミング図である。
【図１９】図１３および図１５に示す１ビットカウンタのカウント回路の動作を示すタイミング図である。
【図２０】図２に示すリフレッシュ活性化回路の構成の一例を示す図である。
【図２１】図２０に示すリフレッシュ活性化回路の動作を示す信号波形図である。
【図２２】図１に示す行系制御回路の一部の構成を概略的に示す図である。
【図２３】図２に示すリフレッシュアドレス発生回路の構成を概略的に示す図である。
【図２４】図２３に示すアドレス更新制御回路の構成の一例を示す図である。
【図２５】図２４に示すアドレス更新制御回路の動作を示す信号波形図である。
【図２６】図２３に示すアドレスカウンタの構成を概略的に示す図である。
【図２７】図２６に示す１ビットカウンタの構成の一例を示す図である。
【図２８】図２７に示す１ビットカウンタの動作を示す信号波形図である。
【図２９】図２６に示すアドレスカウンタの動作を示す信号波形図である。
【図３０】図１に示すアドレス選択回路の構成の一例を示す図である。
【図３１】図３０に示すアドレス選択回路の動作を示す信号波形図である。
【図３２】図１に示す第１行選択回路の構成を概略的に示す図である。
【図３３】図３２に示すヒューズプログラム回路の構成の一例を示す図である。
【図３４】図１に示す第２行選択回路の構成を概略的に示す図である。
【図３５】図３４に示すヒューズプログラム回路の構成の一例を示す図である。
【図３６】図１に示す行駆動回路の構成を概略的に示す図である。
【図３７】図１に示すメモリセルアレイの構成を概略的に示す図である。
【図３８】図３７に示すサブワードドライバ体の構成を概略的に示す図である。
【図３９】図３７に示すサブデコーダの構成の一例を示す図である。
【図４０】図１に示す行系制御回路の構成を概略的に示す図である。
【図４１】図４０に示す行系制御回路の動作を示す信号波形図である。
【図４２】図２に示すリフレッシュタイマの変更例を示す図である。
【図４３】図４２に示すリフレッシュタイマの動作を示す信号波形図である。
【図４４】図４２に示すリフレッシュタイマを用いたときのリフレッシュ動作を示す信号波形図である。
【図４５】図１に示す行系制御回路のセンスアンプ制御部の構成を概略的に示す図である。
【図４６】図４５に示すセンスアンプ制御部の動作を示す信号波形図である。
【符号の説明】
１  メモリセルアレイ、２  第１行選択回路、４  第２行選択回路、６  行駆動回路、８  コマンドデコード回路、１０  リフレッシュ制御回路、１２  行系制御回路、１４  アドレス入力回路、１６  アドレス選択回路、２０ａ  第１リフレッシュアドレス発生回路、２０ｂ  第２リフレッシュアドレス発生回路、２２  セルフリフレッシュモード設定回路、２４  クロック発生回路、２６ａ  第１プログラマブルリフレッシュタイマ、２６ｂ  第２プログラマブルリフレッシュタイマ、２８ａ  第１リフレッシュ活性化回路、２８ｂ  第２リフレッシュ活性化回路、４０  リフレッシュ．プログラム回路、４１  カウント回路、４２  カウント制御回路、７１−７６  １ビットカウンタ、１２０  アドレス更新制御回路、１２２  アドレスカウンタ、ＱＮＴ０−ＱＮＴ１２  １ビットカウンタ、１５０  ブロックデコーダ、１５２  ロウプリデコーダ、１５４  ヒューズプログラム回路、１５６  ロウデコード回路、１７０  ブロックデコーダ、１７２  ロウプリデコーダ、１７４  ヒューズプログラム回路、１７６  ロウデコード回路、２００  サブデコーダ、２２２  信号線、２３０  ローカルセンス制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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