(57)【要約】【課題】ＭＳＲのＤＣＴＳビット設定回路等においてＡＳＩＣ等様々なＬＳＩ仕様に対して容易に適用可能な有用な回路構成を提供することを目的とする。【解決手段】ステータスの検出毎に反転する出力を発生する排他的論理和回路１１と、その出力によってその状態が順次反転するフリップフロップ回路２１，２２，２３とよりなり、その反転状態の伝搬の過程を検出してステータスビットの設定を行なう構成である。【選択図】      図１０
2004295234.tif 000002
【特許請求の範囲】
【請求項１】
所定の第１の状態と第２の状態とのうちのいずれかを示す信号が入力され当該入力信号が示す状態を保持して出力する第１の状態保持手段と、
前記第１の状態保持手段の出力が入力され当該入力信号が示す状態を保持して出力する第２の状態保持手段と、
所定の状態検出信号と前記第２の状態保持手段の出力とが入力され、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態を示す信号を前記第１の状態保持手段に対して出力し、互いに同じ場合には前記所定の第２の状態を示す信号を出力する第１の状態比較手段と、
前記第１の状態保持手段の出力と前記第２の状態保持手段の出力とを比較し、当該入力信号の夫々が示す状態が互いに同じ際に前記所定の第１の状態を示す信号を状態検出信号クリア信号として出力する第２の状態比較手段と、
前記第１の状態保持手段の出力と前記第２の状態保持手段の出力とを比較し、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態を示す信号を状態検出信号として出力し、同一の場合には前記第２の状態を示す状態非検出信号を出力する第３の状態比較手段とよりなる状態表示情報設定回路。
【請求項２】
所定の第１の状態と第２の状態とのうちのいずれかを示す信号が入力され当該入力信号が示す状態を保持して出力する第１の状態保持手段と、
前記第１の状態保持手段の出力が入力され当該入力信号が示す状態を保持して出力する第２の状態保持手段と、
前記第２の状態保持手段の出力が入力され当該入力信号が示す状態を保持して出力する第３の状態保持手段と、
所定の状態検出信号と前記第２の状態保持手段の出力とが入力され、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態示す信号を前記第１の状態保持手段に対して出力し、互いに同じ場合には前記所定の第２の状態を示す信号を出力する第１の状態比較手段と、
前記第１の状態保持手段の出力と前記第２の状態保持手段の出力とを比較し、当該入力信号の夫々が示す状態が互いに同じ際に前記所定の第１の状態を示す信号を状態検出信号クリア信号として出力する第２の状態比較手段と、
前記第１の状態保持手段の出力と前記第３の状態保持手段の出力とを比較し、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態を示す信号を状態検出信号として出力し、同一の場合には前記第２の状態を示す状態非検出信号を出力する第３の状態比較手段とよりなる状態表示情報設定回路。
【請求項３】
入力された信号の状態を保持して当該保持した状態を示す信号を出力する第１の状態保持手段と、
第１の状態保持手段の出力信号が示す状態を保持して当該保持した状態を示す信号を出力する第２の状態保持手段と、
所定の状態検出信号が入力された際に第２の状態保持手段が出力する信号が示す状態と異なる状態を示す信号を前記第１の状態保持手段へ出力する状態反転手段と、
第１の状態保持手段が出力する信号の示す状態と第２の状態保持手段が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号を出力し、同一の場合状態非検出信号を出力する状態検出信号出力手段と、
第１の状態保持手段が出力する信号の示す状態と第２の状態保持手段が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号クリア信号を出力する状態検出信号クリア手段とよりなる状態表示情報設定回路。
【請求項４】
入力された信号の状態を保持して当該保持した状態を示す信号を出力する第１の状態保持手段と、
第１の状態保持手段の出力信号が示す状態を保持して当該保持した状態を示す信号を出力する第２の状態保持手段と、
第２の状態保持手段の出力信号が示す状態を保持して当該保持した状態を示す信号を出力する第３の状態保持手段と、
所定の状態検出信号が入力された際に第２の状態保持手段が出力する信号が示す状態と異なる状態を示す信号を前記第１の状態保持手段へ出力する状態反転手段と、
第１の状態保持手段が出力する信号の示す状態と第３の状態保持手段が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号を出力し、同一の場合状態非検出信号を出力する状態検出信号出力手段と、
第１の状態保持手段が出力する信号の示す状態と第２の状態保持手段が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号クリア信号を出力する状態検出信号クリア手段とよりなる状態表示情報設定回路。
【請求項５】
レジスタ読出信号がＬレベルの際に入力信号を取り込む第１のフリップフロップ回路と、
レジスタ読出信号がＨレベルの際に第１のフリップフロップ回路の出力信号を取り込む第２のフリップフロップ回路と、
レジスタ読出信号がＬレベルの際に第２のフリップフロップ回路の出力信号を取り込む第３のフリップフロップ回路と、
第２のフリップフロップ回路の出力と所定の状態検出信号との排他論理和演算を行なって演算結果を出力する第１の排他論理和回路と、
第１のフリップフロップ回路の出力と第２のフリップフロップ回路の出力との排他論理和演算を行なって演算結果を状態検出信号クリア信号として出力する第２の排他論理和回路と、
第１のフリップフロップ回路の出力と第３のフリップフロップ回路の出力との排他論理和演算を行なって演算結果を状態ビット信号として出力する第３の排他論理和回路とよりなる状態表示情報設定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は状態表示情報設定回路に係り、特に所定の状態検出部にて所定の状態が検出された際にそれに応じて所定の状態表示情報設定後に当該状態検出部の検出状態をリセットする構成を有する状態表示情報設定回路に関する。
【０００２】
【従来の技術】
所謂ＵＡＲＴ（非同期受信機／送信機）等の周辺回路に設けられたＣＰＵが読出し可能なレジスタとして所謂リードレジスタ回路と称されるものがある。この具体的な例としては例えば周知の１６４５０／１６５５０型ＵＡＲＴのＩ／Ｏポートを提供するＭＳＲ（モデム・ステータス・レジスタ）のＤＣＴＳ（デルタ・クリア・ツー・センド）ビットを供給する回路等が挙げられる。
【０００３】
このようなリードレジスタ回路は、関連回路上で発生した所定の監視対象としてのステータスの発生がステータス検出部にて検出された際、この状態を取り込んで状態表示情報としての所謂ＤＣＴＳビットを立て、その外部のＣＰＵからの読み出しを可能にするものである。
【０００４】
又、このリードレジスタ回路に関連し、ＣＰＵによって当該ＤＣＴＳビットが一旦読み出された後に同じＤＣＴＳビットが再びＣＰＵによって読み出された場合ＣＰＵによる誤認識となり、当該ＣＰＵを中心としたシステムにダメージを与える恐れがある。このような事態の発生を防止するため、上記リードレジスタ回路において一旦ＤＣＴＳビットが立てられた際には再度同じステータス情報が当該リードレジスタ回路に取り込まれないように大元の上記ステータス検出部をクリアする必要がある。
【０００５】
ところがこのステータス検出部のクリアのタイミングによっては本来リードレジスタ回路にて取り込まれるべきステータスが取り込まれる前にステータス検出部がクリアされる等の要因によって正しくリードレジスタ回路に取り込まれない可能性がある。そのような場合、結果的にＤＣＴＳビットも立てられないという事態が発生し得る。特に近年コンピュータの高速動作が要求されており、その結果上記問題点がより深刻化する傾向にある。
【０００６】
ここで例えば上記ＤＣＴＳビットの一例としての前記ＭＳＲのＤＣＴＳビットがその機能上満たすべき条件は以下の通りである。
【０００７】
１）ステータス、即ちこの例の場合ＣＴＳ（クリア・ツー・センド）ラインの変化を検出して“１”になる。
【０００８】
２）所定のレジスタ読出信号、即ちこの例ではＭＳＲ読出信号にてステータスを取り込み後に“０”になる。
【０００９】
３）レジスタ読出信号によるステータスの読み出し中にステータス信号が変化した場合、そのレジスタ読出信号では本ビット＝１を読み出せなくても、次のレジスタ読出信号時には本ビット＝１を読み出せる。
【００１０】
上記リードレジスタ回路のステータス検出状態をクリアする方式について開示している文献として例えば特許文献１がある。ここで開示されている方式の概念を適用して、例えばＬＳＲ（ラインステータスレジスタ）、上記ＭＳＲ（モデムステータスレジスタ）等にて提供するインタフェース・ビットの如く、該当するレジスタの読出信号にてステータス読み出し後には当該ステータス検出状態をクリアする構成について考察する。この場合、上記同様当該ビットは以下の仕様を満たすものとする。
【００１１】
１）入力信号ＣＴＳの変化（Ｌ→Ｈ，Ｈ→Ｌ）で本ビットは１になる（即ち「本ビットはセットされる」）。
【００１２】
２）ＭＳＲ読出信号の供給時、本ビットが外部、即ちＣＰＵ等によって読み出され得る。
【００１３】
３）ＭＳＲ読出信号供給時、本ビットについて外部から１が読み出せれば、読み出し後に本ビットは０とされる（即ち「本ビットはクリアされる」）。
【００１４】
４）ＭＳＲ読出信号供給中に、入力信号ＣＴＳが変化した時、その読み出しでは本ビット＝１を読み出され得なくとも次の読み出しでは本ビット＝１が読み出され得る。
【００１５】
図１は上記特許文献１に示された概念を適用して構成したＭＳＲのＤＣＴＳビット設定回路を示し、図２は図１の回路の動作タイムチャートを示す。両図中のｆｆ１、ｆｆ２は各々Ｄ―ＦＦ（Ｄ−フリップフロップを示す。同回路による動作は以下の通りである。
【００１６】
図２にて（１）〜  （９）と記した部分は、入力信号ＣＴＳが変化した後にＭＳＲ読出信号にてＤＣＴＳビット＝１が読み出され、再度ＭＳＲ読出信号にてＤＣＴＳビット＝０が読み出される動作を示している。又同図の（１０）〜（１７）と記した部分は、ＭＳＲ読出信号供給中に入力信号ＣＴＳが変化した時、そのＭＳＲ読出信号にてＤＣＴＳビット＝０が読み出され、次のＭＳＲ読出信号にてＤＣＴＳビット＝１が読み出される動作を示している。以下にこれらの動作を具体的に段階を追って説明する。
【００１７】
即ち、（１）にて入力信号ＣＴＳが変化し、（２）にてワンショットパルス生成回路１０が入力信号ＣＴＳの変化を検出してワンショットパルスを発生する。（３）にてＣＴＳ変化検出結果としてのワンショットパルスがｆｆ１のＳ入力端子に入力され、その結果ｆｆ１＝Ｈとなる。（４）にて、ＭＳＲ読出信号＝Ｌとなり、（５）にてこれに応じてｆｆ２はｆｆ１＝Ｈを取り込む。その結果ＭＳＲ読出信号＝Ｌの間バスドライバＢＳが開いてＤＣＴＳビット＝１（＝ｆｆ２）がＣＰＵによって読み出され得る（図２（ｆ）参照）。
【００１８】
（６）にてＭＳＲ読出信号のＬレベルへの変化によってｆｆ１＝Ｌとなる。（７）にてＭＳＲ読出信号＝Ｈとなり、次に（８）にてＭＳＲ読出信号＝Ｌとなると（９）にてＭＳＲ読出信号のＬレベルへの変化でｆｆ２はｆｆ１＝Ｌを取り込む。その結果、ＭＳＲ読出信号＝Ｌの間バスドライバＢＳが開いてＤＣＴＳビット＝０（＝ｆｆ２）が読み出され得る（図２（ｆ）参照）。（１０）にてＭＳＲ読出信号＝Ｌとなると、これに応じて（１１）にてｆｆ２はｆｆ１＝Ｌを取り込む。その結果、ここでもＭＳＲ読出信号＝Ｌの間、ＤＣＴＳビット＝０（＝ｆｆ２）が読み出され得る（図２（ｆ）参照）。
【００１９】
次に（１２）にて入力信号ＣＴＳが変化すると、（１３）にてワンショットパルス生成回路１０がこれを検出してワンショットパルスを発生する。（１４）にてこれがｆｆ１のＳ端子に入力されて、ｆｆ１＝Ｈとなる。そして（１５）にてＭＳＲ読出信号＝Ｈとなり、（１６）にてＭＳＲ読出信号＝Ｌになる。これに応じて（１７）にてｆｆ２はｆｆ１＝Ｈを取り込む。その結果、ＭＳＲ読出信号＝Ｌの間、ＤＣＴＳビット＝１（＝ｆｆ２）が読み出され得る。更に（１８）にてＭＳＲ読出信号のＬレベルへの変化で、ｆｆ１＝Ｌとなる。
【００２０】
図３は特許文献２に開示された概念を適用して構成した他の例のＭＳＲのＤＣＴＳビット設定回路の回路構成を示す。図４は図３の回路の動作タイムチャートを示す。両図中のｆｆ１，ｆｆ２は各々ＳＲラッチ回路素子を示し、ｆｆ３はＤラッチ回路素子を示す。同回路の動作は以下の通りである。
【００２１】
図４中のステップ（１）〜（１５）は、入力信号であるＣＴＳラインレベルが変化した後にＭＳＲ読出信号にてＤＣＴＳビット＝１が読み出され、次回のＭＳＲ読出信号にてＤＣＴＳビット＝０が読み出される動作である。又、図４中、ステップ（１６）〜（２６）は、ＭＳＲ読み出し信号供給中に入力信号ＣＴＳレベルが変化した際にそのＭＳＲ読み出し信号供給時についてはＤＣＴＳビット＝０が読み出され、次回のＭＳＲ読み出し信号時にはＤＣＴＳビット＝１が読み出される動作である。以下、各ステップを追って具体的に説明する。
【００２２】
ステップ（１）で入力信号ＣＴＳが変化するとステップ（２）にてワンショットパルス生成回路１０が入力信号ＣＴＳの変化を検出してＣＴＳ変化検出結果＝Ｈパルスを出力する。ステップ（３）にて当該信号がｆｆ２のＳ端子に入力されてｆｆ２＝Ｈとなる。ステップ（４）にてＭＳＲ読出信号のＮＯＴ回路素子２０による反転信号＝Ｌがｆｆ３のＧ端子に入力されｆｆ３が開き、ｆｆ３＝ｆｆ２＝Ｈとなる。
【００２３】
ステップ（５）にてＭＳＲ読出信号＝Ｌとなり、その結果ステップ（６）にてこのＮＯＴ素子２０による反転信号＝Ｈがｆｆ３のＧ端子に入力されｆｆ３が閉じ、その結果ｆｆ３はｆｆ２＝Ｈを保持する。その結果、今回のＭＳＲ読出信号＝ＬによってバスドライバＢＤが開かれる間、ＤＣＴＳビット＝１、即ちｆｆ３の出力が読み出される（図４（ｈ）参照）。
【００２４】
ステップ（７）にてＭＳＲ読出信号＝Ｈがｆｆ１のＳ端子に入力され、ｆｆ３の反転信号＝Ｌがｆｆ１のＲ端子に入力され、ｆｆ１＝Ｈとなる。その後ステップ（８）にてＭＳＲ読出信号＝Ｈとなり、ステップ（９）にてそのＭＳＲ読出信号の反転信号＝Ｌと、ｆｆ１の反転信号＝ＬとがＯＲ回路素子３０に入力され、その結果ＯＲ素子３０の出力であるＤＣＴＳビットクリア信号＝Ｈとなる。
【００２５】
ステップ（１０）にて上記ＤＣＴＳビットクリア信号がｆｆ２のＲ端子に入力されて、ｆｆ２＝Ｌとなる。ステップ（１１）にてＭＳＲ読出信号の反転信号＝Ｌがｆｆ３のＧ端子に入力されてｆｆ３が開き、その結果ｆｆ３＝ｆｆ２＝Ｌとなる。ステップ（１２）ではこのｆｆ３の反転出力信号＝Ｈがｆｆ１のＲ端子に入力されて、ｆｆ１＝Ｌとなる。そしてステップ（１３）にてＭＳＲ読出信号の反転信号＝Ｌとｆｆ１の反転信号＝ＨとがＯＲ素子３０に入力され、その出力であるＤＣＴＳビットクリア信号＝Ｌとなる。
【００２６】
そしてステップ（１４）にてＭＳＲ読出信号＝Ｌとなるとステップ（１５）にてこのＭＳＲ読出信号のＮＯＴ素子２０による反転信号＝Ｈがｆｆ３のＧ端子に入力されてｆｆ３が閉じ、ｆｆ３はｆｆ２＝Ｌを保持する。その結果、今回のＭＳＲ読出信号＝ＬでＢＤが開かれる間、ＤＣＴＳビット＝０（＝ｆｆ３）が読み出される（図４（ｈ）参照）。
【００２７】
そしてステップ（１６）にてＭＳＲ読出信号＝Ｌとなるとステップ（１７）にてＭＳＲ読出信号の反転信号＝Ｈがｆｆ３のＧ端子に入力されてｆｆ３が閉じ、ｆｆ３はｆｆ２＝Ｌを保持する。その結果、今回のＭＳＲ読出信号＝Ｌの間ＢＤが開いて、ＤＣＴＳビット＝０（＝ｆｆ３）が読み出され得る（図４（ｈ）参照）。
【００２８】
そしてステップ（１８）にて入力信号ＣＴＳレベルが変化すると、ステップ（１９）にてワンショットパルス生成回路１０がこの入力信号ＣＴＳの変化を検出してＣＴＳ変化検出結果としてＨのパルスを発生する。ステップ（２０）にてこのＣＴＳ変化検出結果のＨパルスがｆｆ２のＳ端子に入力されて、ｆｆ２＝Ｈとなる。そしてステップ（２１）にてＭＳＲ読出信号＝Ｈとなり、ステップ（２２）にてこのＮＯＴ素子２０による反転信号＝Ｌがｆｆ３のＧ端子に入力されてｆｆ３が開き、その結果ｆｆ３はｆｆ２＝Ｈと取り込む。
【００２９】
そしてステップ（２３）にて、ＭＳＲ読出信号＝Ｌとなり、その反転信号＝Ｈがｆｆ３のＧ端子に入力されてｆｆ３が閉じ、ｆｆ３は前記のｆｆ２＝Ｈを保持する。その結果今回のＭＳＲ読出信号＝ＬによるＢＤ開の間、ＤＣＴＳビット＝１（＝ｆｆ３）が読み出され得る。
【００３０】
そしてステップ（２５）にて、上記ＭＳＲ読出信号の反転信号＝Ｈがｆｆ１のＳ端子に入力されると共にｆｆ３の反転出力信号＝Ｌがｆｆ１のＲ端子に入力されるためｆｆ１＝Ｈとなる。そしてステップ（２６）にてＭＳＲ読出信号＝Ｈとなるとステップ（２７）にてこの反転信号＝Ｌとｆｆ１の反転出力信号＝ＬによってＯＲ素子３０の反転出力であるＤＣＴＳビットクリア信号＝Ｈとなる。
【００３１】
ステップ（２８）にてそのＤＣＴＳビットクリア信号がｆｆ２のＲ端子に入力されて、ｆｆ２＝Ｌとなり、ステップ（２９）にてＭＳＲ読出信号の反転信号＝Ｌがｆｆ３のＧ端子に入力されてｆｆ３が開き、ｆｆ３はｆｆ２＝Ｌを取り込む。そしてステップ（３０）にてｆｆ３の反転出力信号＝Ｈがｆｆ１のＲ端子に入力されて、ｆｆ１＝Ｌとなる。そしてステップ（３１）にてＭＳＲ読出信号の反転信号＝Ｌとｆｆ１の反転出力信号＝ＨによってＯＲ素子反転出力であるＤＣＴＳビットクリア信号＝Ｌとなる。
【００３２】
このように図１，２の例、図３，４の例共、ＣＴＳラインレベルの変化（立ち上がりエッジ）に応じ、その直後のＭＳＲ読出信号のＬレベルに応じてＤＣＴＳビット“１”が読み出され、その直後のＭＳＲ読出信号のＬレベルに応じてＤＣＴＳビットは“０”に戻される。同様にＣＴＳラインレベルの変化（立ち下がりエッジ）に応じてその直後のＭＳＲ読出信号のＬレベルに応じてＤＣＴＳビット“１”が読み出され、やはりその直後のＭＳＲ読出信号のＬレベルに応じてＤＣＴＳビットは“０”に戻される。従って上記ＤＣＴＳビットの要求仕様が満たされる。
【００３３】
【特許文献１】
特開平１０−４１８０４号公報
【００３４】
【特許文献２】
特開平２−４４４２８号公報
【００３５】
【特許文献３】
特開平１０−２４０４９７号公報
【００３６】
【特許文献４】
特開平７−５６７５６号公報
【００３７】
【発明が解決しようとする課題】
これらの構成は、ＦＦ（フリップフロップ）素子もしくはラッチ素子の非同期セット入力端子にステータス検出信号を入力する構成を有する、所謂レベル検出型のリードクリア式ＤＣＴＳビット回路である。そのためステータス検出信号のアクティブ時間がレジスタの読出信号のアクティブ時間より長い場合、１回の検出信号に対して２回以上同一ステータスが読み出されてしまう可能性がある。このような現象が発生するとそれを読み出したＣＰＵが誤認動作を起こし、その結果当該ＣＰＵを中心としたシステム全体にダメージを与える可能性がある。尚、上記ステータス検出信号のアクティブ時間がレジスタの読出信号のアクティブ時間より長い場合は、システムの動作速度、即ちクロック速度が速まることによってレジスタ読出信号の周期が縮まる際には十分生じ得る。以下にこの問題点の発生状況について具体的に説明する。
【００３８】
図５は図１と共に説明したＤＣＴＳビット設定回路においてワンショットパルス生成回路１０が、ＭＳＲ読出信号のＬレベルの間隔より長いパルスを出力するよう設計されている場合に関する動作タイムチャートを示す。この場合の具体的な動作は以下の通りである。
【００３９】
先ずステップ（１）にて入力信号ＣＴＳが変化するとステップ（２）にてワンショットパルス生成回路１０がこの入力信号ＣＴＳの変化を検出してＣＴＳ変化検出結果としてのＨパルスを発生する。ステップ（３）にて、このＣＴＳ変化検出結果としてのＨパルスがｆｆ１のＳ端子に入力されて、ｆｆ１＝Ｈとなる。そしてステップ（４）にてＭＳＲ読出信号＝Ｌとなるとステップ（５）にてこのＭＳＲ読出信号のＬレベルへの変化によりｆｆ２はｆｆ１＝Ｈを取り込む。その結果、今回のＭＳＲ読出信号＝Ｌの間ＤＣＴＳビット＝１（＝ｆｆ２）が読み出され得る（図５（ｆ）参照）。
【００４０】
そして次にステップ（６）にてＭＳＲ読出信号のＬレベルへの変化により図２の場合ｆｆ１＝Ｌになったが今の場合はＣＴＳ変化検出結果としてのＨパルスがｆｆ１のＳ端子に入力されたままのためｆｆ１＝Ｈのまま保持される。この動作結果はＭＳＲ読み出し後のＤＣＴＳビットのクリアに失敗したことを意味する。そして次のステップ（７）にてＭＳＲ読出信号＝Ｈとなり、更にステップ（８）にて再びＭＳＲ読出信号＝Ｌとなると、ステップ（９）にてこのＭＳＲ読出信号のＬレベルへの変化によりｆｆ２は直前のｆｆ１＝Ｈを保持する。その結果今回のＭＳＲ読出信号＝Ｌの間再びＤＣＴＳビット＝１（＝ｆｆ２）が読み出されてしまう。
【００４１】
図６は、図３に示すＤＣＴＳビット設定回路においてワンショットパルス生成回路１０がＭＳＲ読出信号のＬ持続間隔より長い間隔のパルスを出力するよう設計されている場合についての動作タイムチャートを示す。この場合の同回路の動作は以下の通りである。
【００４２】
即ち、ステップ（１）にて入力信号ＣＴＳが変化するとステップ（２）にてワンショットパルス生成回路１０がこの入力信号ＣＴＳの変化を検出してＣＴＳ変化検出結果としてのＨパルスを発生する。ステップ（３）では、このＣＴＳ変化検出結果としてのＨパルスがｆｆ２のＳ端子に入力されて、ｆｆ２＝Ｈとなり、ステップ（４）にてＭＳＲ読出信号のＮＯＴ素子２０による反転信号＝Ｌがｆｆ３のＧ端子に入力されてｆｆ３が開き、ｆｆ３はｆｆ２＝Ｈを取り込む。
【００４３】
そしてステップ（５）にてＭＳＲ読出信号＝Ｌとなるとステップ（６）にてこのＭＳＲ読出信号のＮＯＴ素子２０による反転信号＝Ｈがｆｆ３のＧ端子に入力されてｆｆ３が閉じ、ｆｆ３は上記ｆｆ２＝Ｈを保持する。その結果今回のＭＳＲ読出信号＝Ｌの間、ＤＣＴＳビット＝１（＝ｆｆ３）が読み出される。
【００４４】
そしてステップ（７）にてＭＳＲ読出信号の反転信号＝Ｈがｆｆ１のＳ端子に入力されｆｆ３の反転出力信号＝Ｌがｆｆ１のＲ端子に入力されることによりｆｆ１＝Ｈとなる。そしてステップ（８）にてＭＳＲ読出信号＝Ｈとなると、ステップ（９）にてこのＭＳＲ読出信号の反転信号＝Ｌとｆｆ１の反転出力信号＝ＬによりＯＲ素子３０の反転出力信号であるＤＣＴＳビットクリア信号＝Ｈとなる。
【００４５】
そしてステップ（１０）にてこのＤＣＴＳビットクリア信号がｆｆ２のＲ端子に入力されて、ｆｆ２＝Ｌとなり、ステップ（１１）にて上記ＭＳＲ読出信号の反転信号＝Ｌがｆｆ３のＧ端子に入力されてｆｆ３が開くためにｆｆ３は上記ｆｆ２＝Ｌを取り込む。そしてステップ（１２）ではこのｆｆ３の反転出力信号＝Ｈがｆｆ１のＲ端子に入力されて、ｆｆ１＝Ｌとなる。その結果ステップ（１３）にて上記ＭＳＲ読出信号の反転信号＝Ｌとｆｆ１の反転出力信号＝ＨによりＯＲ素子３０の反転出力であるＤＣＴＳビットクリア信号＝Ｌとなる。
【００４６】
そしてこの場合ステップ（１４）にてＣＴＳ変化検出結果としてのＨパルスが未だｆｆ２のＳ端子に入力されたままのため、ｆｆ２＝Ｈが保持されたままとなる。即ち、この事実はＭＳＲ読み出し後のＤＣＴＳビットのクリアに失敗したことを意味する。
【００４７】
そしてステップ（１５）にて上記ＭＳＲ読出信号の反転信号＝Ｌがｆｆ３のＧ端子に入力されてｆｆ３が開き、ｆｆ３は再び上記ｆｆ２＝Ｈを取り込む。その結果、次にステップ（１６）にてＭＳＲ読出信号＝Ｌとなると、このＭＳＲ読出信号の反転信号＝Ｈがｆｆ３のＧ端子に入力されてｆｆ３が閉じ、ｆｆ３はｆｆ２＝Ｈを保持するため、今回のＭＳＲ読出信号＝Ｌの間、ＤＣＴＳビット＝１（＝ｆｆ３）が再び読み出されてしまう。
【００４８】
本発明は上記課題に鑑みてなされたものであり、ＬＳＩ等の半導体回路の動作速度が向上して回路動作の速度に比して検出信号のアクティブ時間間隔の短縮調整が困難な場合であっても確実にステータス検出状態をリセットして再度ステータスビットが読み出されることが無く且つステータスの読み出しが確実に行なわれ得る状態表示情報設定回路を提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明によれば所定の第１の状態と第２の状態とのうちのいずれかを示す信号が入力され当該入力信号が示す状態を出力する第１の状態保持手段と、前記第１の信号保持手段の出力が入力され当該入力信号が示す状態を出力する第２の状態保持手段と、所定の状態検出信号と前記第２の状態保持手段の出力とが入力され、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態を示す信号を前記第１の状態保持手段に対して出力し、互いに同じ場合には前記所定の第２の状態を出力する第１の状態比較手段と、前記第１の状態保持手段の出力と前記第２の状態保持手段の出力とを比較し、当該入力信号の夫々が示す状態が互いに同じ際に前記所定の第１の状態を示す信号を状態検出信号クリア信号として出力する第２の状態比較手段と、前記第１の状態保持手段の出力と前記第２の状態保持手段の出力とを比較し、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態を示す信号を状態検出信号として出力し、同一の場合には前記第２の状態を示す状態非検出信号を出力する第３の状態比較手段とよりなる構成とした。
【００５０】
この構成によって第１の比較手段はステータス検出の度毎に第２の状態保持手段の出力状態と逆の状態を出力し、これを第１の状態保持手段が取り込んで自己の状態を反転し、これを受けた第２の状態保持手段が更に自己の状態を反転する。そしてその間、即ち第１の状態保持手段が反転後第２の状態保持手段の反転前の双方の状態の食い違いを第２の比較手段が検出してステータスリセット信号を生成する。又同様に第１の状態保持手段が反転後第２の状態保持手段の反転前の双方の状態の食い違いを第３の比較手段が検出して外部読み出し可能なステータスビットを設定する。
【００５１】
このように本発明によればステータスの検出によって第１、第２の状態保持手段の状態を順次反転させてその間の第１の状態保持手段が反転後第２の状態保持手段の反転前の状態をもってステータス検出状態の設定を行なうと共にステータス検出状態のリセットを実現している。このように状態保持手段の反転動作をステータス検出状態の設定、リセットに適用することにより、Ｌ→Ｈの反転、Ｈ→Ｌの反転の双方を適用可能である。その結果ステータス検出入力に対して即座に反応してステータス検出認識状態に移行可能である。その結果ＣＰＵによる安定的読み出し可能期間を比較的長くすることが可能であり、同時にステータス検出状態を確認して早いタイミングでステータス検出状態リセットを掛けられる。従って再度同じステータスが読み取られるような状況を効果的に防止可能である。
【００５２】
尚、更に第３の状態保持手段を適用して更に状態反転の遅延を生成し、第１の状態保持手段との間で状態の相違を検出してステータス検出状態の設定を行なうようにすることによってステータス検出状態の更なる安定的供給が可能となり、もってＣＰＵによるステータスビットの読み出しがより確実になされ得る構成を提供可能である。
【００５３】
【発明の実施の形態】
以下図面と共に本発明の実施例について説明を行う。
【００５４】
最初に本発明の思想に至る経緯について説明する。上述の問題点、即ち半導体回路の動作速度の向上に対してステータス検出信号のアクティブ時間間隔の短縮調整が困難な場合にステータス検出信号のアクティブ時間間隔の間に同じステータスが再度ＣＰＵによって読み出される問題の解決策について検討する。
【００５５】
このような問題点を解決するために例えば以下の２種の方法が考えられる。即ち、検出信号のアクティブ時間をレジスタの読出信号のアクティブ時間より短くする方法、並びに検出信号のレベル検出（ＦＦ素子若しくはラッチ素子の非同期セット入力端子で受ける方法）を行なわず、代わりにＦＦ素子のクロック入力端子にて検出信号を印加してそのエッジを検出する方法である。
【００５６】
このうち最初の方法を適用しようとすると、図１、図３の回路例においてはワンショットパルス生成回路１０が出力するパルス幅を短くする必要がある。図７、図８はこのための構成例を説明するための図を示す。図７は図１、図３の回路においてワンショットパルス生成回路１０が別途クロック信号を利用しない前提で設計されている場合を示し、図８は図１、図３におけるワンショットパルス生成回路１０が別途クロック信号を利用する前提で設計されている場合を示す。図７の構成を適用する場合同図中のディレイ素子による遅延時間を短くすることが必要となるが、これを高精度に実現することは技術的に困難である。又、図８の構成を適用する場合、同図中のサンプリングクロック信号の周波数を高くすることが必要となるが、そのためには別途高速のクロック信号を供給する必要があり、回路が複雑化する。
【００５７】
次に、後者の方法、即ち検出信号のレベルを検出してステータスビットの設定を行なう論理に基づいた方法、具体的には上述の例ではＦＦ素子若しくはラッチ素子の非同期セット入力端子にて検出信号を受けてステータスビットを設定する方法を適用せず、例えばＦＦ素子のクロック入力端子に検出信号を供給する回路構成の適用等によって検出信号の立ち上がりエッジを検出してステータスビットの設定等を行なう論路に基づいた方法の場合について検討する。
【００５８】
このエッジ検出の論理による方法の適用を考えた場合、上述の図１の回路構成例ではステータスビット設定状態をフィードバックした「ビットクリア信号」による「ビットクリア動作」を適用していないため、同方法の適用が困難である。他方図３の回路構成例の場合にはｆｆ２についてＳＲラッチ素子をＤ―ＦＦ素子に変更することで同方法を適用可能である。その場合の構成例を図９に示す。
【００５９】
図９の回路構成例の場合ＯＲ素子３０の反転出力よりなるビットクリア信号をｆｆ３のリセット端子に供給することにより、ｆｆ３の「ステータス検出状態」が「ビットクリア信号」としてフィードバックされ、これによってｆｆ２がリセットされる。その結果たとえワンショットパルス生成回路１０から出力されるパルスがＨの状態であってもｆｆ２はリセットされる。従ってひとつのステータスが２度読み出されるという問題点は解決される。この回路例の場合、その後ＣＴＳレベルがＬとなった後に再度Ｈとなった際にはｆｆ２のＤ入力端子にＨが取り込まれてセットされるため、上記ｆｆ２リセット後の次回のステータス検出も問題無く実行される。
【００６０】
しかしながら上記２種の方法の適用の場合、ＡＳＩＣ設計ルールやＡＳＩＣ毎の調整作業の回避による制限等の観点からの問題点が考えられる。即ち、殆どのＡＳＩＣメーカーは製品テストの容易性に基づく設計思想により、所謂ゲートディレイによってパルスを生成する如くの極めてアナログ的な回路設計手法は適用しない傾向にある。
【００６１】
即ち、例えば図７に示す回路構成例の場合ゲートディレイでパルスを発生するためこれをＡＳＩＣに適用する場合には問題となる。又図３、図９の構成例における「ＤＣＴＳビットクリア信号」は、そのアクティブ時間、即ちＨレベルの時間間隔がゲートディレイによって構成されるため、上記同様の理由によってＡＳＩＣへの適用については問題を有する。又、ＡＳＩＣについてこのような回路設計が適用された場合、ＡＳＩＣの個々の種類毎に上記アクティブ時間の細かな調整が必要となり、製造工程が複雑化して製品単価の上昇に繋がってしまう。
【００６２】
又、現在、ＶＨＤＬやＶｅｒｉｌｏｇＨＤＬ等のハードウェア設計記述言語による回路設計が主流となっている。このような言語による設計手法を適用した場合、言語形式の設計情報から実際の回路形式に変換した際にその回路がどの程度のディレイを有するかについて予め考慮しながら設計することはなされ得る。しかしながら最初から意図的に回路設計にディレイそのものを適用する手法は通常採らない。従ってその意味からも図３、図９に示す如くの所謂ゲートディレイの適用を前提とした回路設計は好ましくない。
【００６３】
そこで、高精度の調整が困難なディレイの適用や高速のクロック信号の適用を避け、更に又所謂ゲートディレイを想定した回路設計手法を適用することもなく、比較的簡易な構成で確実にＭＳＲのＤＣＴＳビット等の所定の仕様を満たす状態表示情報設定回路を提供する回路構成の実現について更に検討を行なった結果、本発明の構成を得るに至った。
【００６４】
図１０は、本発明の一実施例によるリードクリア式ステータスビット回路１００の構成を示す。同図に示す如く、本実施例によるリードクリア式ステータスビット回路１００は、外部のステータス検出部２００からのステータス検出信号Ｓｄを受ける排他的論理和回路１１と、当該排他的論理和回路１１の出力を受けるＤ−フリップフロップ回路素子２１と、このＤ−フリップフロップ回路素子２１の出力を受けるＤ−フリップフロップ回路素子２２と、更にこのＤ−フリップフロップ回路素子２２の出力を受けるフリップフロップ回路素子２３と、Ｄ−フリップフロップ回路素子２１の出力とＤ−フリップフロップ回路素子２２の出力とを受ける排他的論理和回路素子１２と、Ｄ−フリップフロップ回路素子２１の出力とＤ−フリップフロップ回路素子２３の出力とを受ける排他的論理和回路素子１３と、排他的論露和回路素子１３の出力を受けてステータスビット信号Ｓｂを出力するバスドライバ素子３１とよりなる。
【００６５】
そして上記排他的論理和回路素子１１は外部からのステータス検出信号ＳｄとＤ−フリップフロップ回路素子２２の出力とを受けて両者の排他的論理和演算結果を出力する。Ｄ−フリップフロップ回路素子２１はこの出力をＤ端子で受け、外部から供給されるレジスタ読出信号Ｓｒの立ち下がりエッジにてこれを取り込み、その信号を出力する。Ｄ−フリップフロップ回路素子２２は更にこの出力をそのＤ端子で受け、上記レジスタ読出信号Ｓｒの立ち上がりエッジにてこれを取り込み、その信号を出力する。更にＤ−フリップフロップ回路素子２３はこの出力をそのＤ端子で受け、上記レジスタ読出信号Ｓｒの立ち下がりエッジにてこれを取り込み、その信号を出力する。
【００６６】
又、排他的論理和回路素子１２は二つのＤ−フリップフロップ回路素子２１，２２の夫々の出力を受けて両者の排他的論理輪演算結果を更に反転した信号をステータス検出部クリア信号Ｓｃとして外部のステータス検出部２００に供給する。これを受けたステータス検出部２００ではステータス検出部クリア信号ＳｃのＬレベルを受けて自己のステータス検出状態を解除して一旦発生したステータス検出信号Ｓｄを解除する。即ち、ＨレベルをＬレベルに戻す。
【００６７】
又、排他的論理和回路素子１３は二つのＤ−フリップフロップ回路素子２１，２３の夫々の出力を受けて両者の排他的論理輪演算結果のレベルを有する信号をバスドライバ３１に出力する。バスドライバ３１はこれを受けて上記レジスタ読出信号ＳｒがＬレベルの間これをステータスビット信号Ｓｂとして出力する。尚、このバスドライバ３１はレジスタ読出信号ＳｒがＨレベルの間はその出力端子がハイインピーダンス状態とされ、その信号レベルは「不定」状態となる。このバスドライバ３１の出力端子が外部のＣＰＵ等にてステータスビットとして読み出される。
【００６８】
図１１、図１２は当該回路による動作を示すタイミングチャートである。図１１は、レジスタ読出信号ＳｒがＬレベルの間以外の間に所定のステータスが発生した場合の動作を表している。他方図１２はレジスタ読出信号ＳｒがＬレベルの間に所定のステータスが発生した場合の動作を表している。
【００６９】
夫々の動作を以下に詳細に説明する。図１１中、初期の状態では各Ｄ−フリップフロップ回路素子２１，２２，２３は各々Ｌレベル出力を有する。そしてステップ（１）（図１１中、左側、以下同様）にてステータス検出部２００が所定のステータスを検出し、その結果ステータス検出信号Ｓｄ＝Ｈとなる。その結果、排他的論理和回路素子１１は、ステータス検出信号のＨレベルとＤ−フリップフロップ回路素子２２のＬレベル出力とを受けてＨレベル出力を行なう。そして、ステップ（２）にてレジスタ読出信号Ｓｒ＝Ｌとなると、ステップ（３）にて、このレジスタ読出信号のＬレベルへの変化でＤ−フリップフロップ回路素子２１は上記排他的論理和回路素子１１のＨ出力を取り込む。
【００７０】
ステップ（４）にて、上記レジスタ読出信号Ｌレベルへの変化により、Ｄ−フリップフロップ回路素子２３は上記Ｄ−フリップフロップ回路素子２２のＬ出力を取り込む。その結果Ｄ−フリップフロップ回路素子２３はＬ出力を行う。従って排他的論理和回路素子１３は２つのＤ−フリップフロップ回路素子２１，２３の出力であるＨレベルとＬレベルによってＨレベルを出力する。このＨレベルがレジスタ読出信号ＳｒのＬレベルの間にバスドライバ３１を介して出力され、外部のＣＰＵ等によって“１”のステータスビットとして読み出される（図１１（ｇ）参照）。尚、当該リードクリア式ステータスビット回路１００を上記ＭＳＲのＤＣＴＳビット設定用の回路として適用した場合、結果的にＤＣＴＳビットとして“１”が読み出されることとなる。
【００７１】
そしてステップ（５）にて、二つのＤ−フリップフロップ回路素子２１，２２のＨレベル出力とＬレベル出力とにより、排他的論理和回路素子１２は排他的論理和演算結果としてのＨレベルの反転値であるＬレベルをステータス検出部クリア信号として出力する。ステップ（６）にてこれを受けた外部のステータス検出部２００では、このステータス検出部クリア信号ＳｃとしてのＬレベルに応じて一旦Ｈレベルとして発生したステータス検出信号をＬレベルに戻す。
【００７２】
ステップ（７）にてレジスタ読出信号がＨレベルに戻り、ステップ（８）ではこれを受けてＤ−フリップフロップ回路素子２２はＤ−フリップフロップ回路素子２１の出力であるＨレベルを取り込む。ステップ（９）にて、排他的論理和回路素子１２が二つのＤ−フリップフロップ回路素子２１，２２の両者のＨレベルを受けて排他的論理和出力であるＬレベルの反転値のＨレベルを出力する。その結果ステータス検出部クリア信号はＨレベル、即ち非アクティブに戻る。
【００７３】
ステップ（１０）にてレジスタ読出信号が再度Ｌレベルとなると、ステップ（１１）でこれに応じてＤ−フリップフロップ回路素子２１は排他的論理和回路素子１１の出力を取り込む。この場合上記の如く既にステータス検出信号はＬレベルに戻っており、他方Ｄ−フリップフロップ回路素子２２はＨレベルを出力しているため、その排他論理和演算値であるＨレベルを取り込むことになる。そしてステップ（１２）では上記レジスタ読出信号のＬレベルへの変化にてＤ−フリップフロップ回路素子２３は上記Ｄ−フリップフロップ回路素子２２の出力であるＨレベルを取り込んでＨレベルを出力する。その結果、排他的論理和回路素子１３はこの出力とＤ−フリップフロップ回路素子２１の出力であるＨレベルとの排他的論理和演算値のＬレベルを出力する。
【００７４】
この出力はレジスタ読出信号がＬの間にバスドライバ３１を介してステータスビット“０”として読み出される（図１１（ｇ）参照）。尚上記同様、当該リードクリア式ステータスビット回路１００を上記ＭＳＲのＤＣＴＳビット設定用の回路として適用した場合にはＤＣＴＳビットとして“０”が読み出されることとなる。
【００７５】
同様に同じ図１１中の右側の部分、即ち上記左側のステップ（１０）以降では、各Ｄ−フリップフロップ回路素子２１，２２，２３は各々Ｈレベル出力を有する。そしてステップ（１）（図１１中、右側、以下同様）にてステータス検出部２００が所定のステータスを検出し、その結果ステータス検出信号Ｓｄ＝Ｈとなる。その結果、排他的論理和回路素子１１は、ステータス検出信号のＨレベルとＤ−フリップフロップ回路素子２２のＨレベル出力とを受けてＬレベル出力を行なう。そして、ステップ（２）にてレジスタ読出信号Ｓｒ＝Ｌとなると、ステップ（３）にて、このレジスタ読出信号のＬレベルへの変化でＤ−フリップフロップ回路素子２１は上記排他的論理和回路素子１１のＬ出力を取り込む。
【００７６】
ステップ（４）にて、上記レジスタ読出信号Ｌレベルへの変化により、Ｄ−フリップフロップ回路素子２３は上記Ｄ−フリップフロップ回路素子２２のＨ出力を取り込む。その結果Ｄ−フリップフロップ回路素子２３はＨ出力を行う。従って排他的論理和回路素子１３は２つのＤ−フリップフロップ回路素子２１，２３の出力であるＬレベルとＨレベルによってＨレベルを出力する。このＨレベルがレジスタ読出信号ＳｒのＬレベルの間にバスドライバ３１を介して出力され、外部のＣＰＵ等によって“１”のステータスビットとして読み出される（図１１（ｇ）参照）。上記同様、当該リードクリア式ステータスビット回路１００を上記ＭＳＲのＤＣＴＳビット設定用の回路として適用した場合、結果的にＤＣＴＳビットとして“１”が読み出されることとなる。
【００７７】
そしてステップ（５）にて、二つのＤ−フリップフロップ回路素子２１，２２のＬレベル出力とＨレベル出力とにより、排他的論理和回路素子１２は排他的論理和演算結果としてのＨレベルの反転値であるＬレベルをステータス検出部クリア信号として出力する。ステップ（６）にてこれを受けた外部のステータス検出部２００では、このステータス検出部クリア信号ＳｃとしてのＬレベルに応じて一旦Ｈレベルとして発生したステータス検出信号をＬレベルに戻す。
【００７８】
ステップ（７）にてレジスタ読出信号がＨレベルに戻り、ステップ（８）ではこれを受けてＤ−フリップフロップ回路素子２２はＤ−フリップフロップ回路素子２１の出力であるＬレベルを取り込む。ステップ（９）にて、排他的論理和回路素子１２が二つのＤ−フリップフロップ回路素子２１，２２の両者のＬレベルを受けて排他的論理和出力であるＬレベルの反転値のＨレベルを出力する。その結果ステータス検出部クリア信号はＨレベル、即ち非アクティブに戻る。
【００７９】
ステップ（１０）にてレジスタ読出信号が再度Ｌレベルとなると、ステップ（１１）でこれに応じてＤ−フリップフロップ回路素子２１は排他的論理和回路素子１１の出力を取り込む。この場合上記の如く既にステータス検出信号はＬレベルに戻っており、他方Ｄ−フリップフロップ回路素子２２はＬレベルを出力しているため、その排他論理和演算値であるＬレベルを取り込むことになる。そしてステップ（１２）では上記レジスタ読出信号のＬレベルへの変化にてＤ−フリップフロップ回路素子２３は上記Ｄ−フリップフロップ回路素子２２の出力であるＬレベルを取り込んでＬレベルを出力する。その結果、排他的論理和回路素子１３はこの出力とＤ−フリップフロップ回路素子２１の出力であるＬレベルとの排他的論理和演算値のＬレベルを出力する。
【００８０】
この出力はレジスタ読出信号がＬの間にバスドライバ３１を介してステータスビット“０”として読み出される（図１１（ｇ）参照）。尚上記同様、当該リードクリア式ステータスビット回路１００を上記ＭＳＲのＤＣＴＳビット設定用の回路として適用した場合にはＤＣＴＳビットとして“０”が読み出されることとなる。
【００８１】
このように本発明の一実施例によるリードクリア式ステータスビット回路１００によればステータス検出信号Ｓｄがアクティブとなった後にレジスタ読出信号Ｓｒがアクティブとなると即ステータスビットクリア信号がアクティブとされる。その結果ステータス検出信号Ｓｄのアクティブ状態は解除される。そしてこれを受けてステータスビットは次のレジスタ読出信号のアクティブの間に“０”に戻されるため、ＣＰＵによって一つのステータスが再度読み出されることは無い。
【００８２】
即ち本発明では図１１に示す如く、Ｄ−フリップフロップ回路素子２１はステータス検出後反転し、その結果順次Ｄ−フリップフロップ回路素子２２，２３へと反転動作が伝播して行く（同図（ｂ），（ｃ），（ｄ）参照）。そしてその後は再度ステータス検出が発生するまでその状態が維持される。
【００８３】
本発明では上記反転状態が複数のＤ−フリップフロップ回路素子２１，２２，２３へと順次伝播される間、これらＤ−フリップフロップ回路素子２１，２３相互間の一時的な状態の相違をもってステータス検出認識状態として検出し、その結果ステータスビットを“１”に設定し、同時にステータス検出部クリア信号をアクティブとして出力する。
【００８４】
更に上記反転状態の伝播後に生ずるＤ−フリップフロップ回路素子２１，２２相互間の状態の一致をステータス検出認識確認状態として検出し、その結果ステータスビットを解除して“０”にする。
【００８５】
このように本発明によれば確実にステータス検出結果は認識されてステータスビット“１”として反映されると同時にクリア信号がフィードバックされ、これによって即座にステータス検出信号のアクティブ状態が解除される。更にステータス検出結果認識処理後は即座にステータスビットが解除されて“０”となる動作結果が得られる。
【００８６】
次に、図１２と共に上記本発明の実施例によるリードクリア式ステータスビット回路１００においてレジスタ読出信号ＳｒがＬレベルの間にステータス検出信号Ｓｄがアクティブ状態、即ちＨレベルとなった場合の動作について説明する。この場合、同図のステップ（１）にてレジスタ読出信号＝Ｌとなるとステップ（２）にて当該レジスタ読出信号のＬレベルへの変化によりＤ−フリップフロップ回路素子２１は排他的論理和回路素子１１の出力を取り込む。
【００８７】
この場合ステータス検出信号はＬレベルであってＤ−フリップフロップ回路素子２２の出力もＬレベルなため排他的論理和回路素子１１の出力はＬレベルであり、その結果Ｄ−フリップフロップ回路素子２１の出力もＬレベルを維持する。
【００８８】
他方ステップ（３）では上記レジスタ読出信号のＬレベルへの変化によりＤ−フリップフロップ回路素子２３はＤ−フリップフロップ回路素子２２のＬレベル出力を取り込む。その結果、この時点ではＤ−フリップフロップ回路素子２１，２３の双方の出力ともＬレベルを維持しているため排他的論理和回路素子１３の出力もＬレベルを維持する。そのためレジスタ読出信号がＬレベルの間にバスドライバ３１を介して出力されるステータスビット信号はＬレベルであり、その結果ステータスビット（即ちＤＣＴＳビット）として“０”が読み出される（図１２（ｇ）参照）。
【００８９】
そしてステップ（４）にてレジスタ読出信号がＬレベルの間にステータス検出部が所定のステータスを検出してステータス検出信号をＨレベルとすると、その後ステップ（５）にて  再度レジスタ読出信号がＬレベルとなった時点で、ステップ（６）にてこのレジスタ読出信号のＬレベルへの変化によりＤ−フリップフロップ回路素子２１は排他的論理和回路素子１１の出力を取り込む。
【００９０】
この場合ステータス検出信号Ｓｄは上記の如くＨレベルであってＤ−フリップフロップ回路素子２２の出力はＬレベルであるため排他的論理和回路素子１１の出力はＨレベルとなり、これを取り込んでＤ−フリップフロップ回路素子２１もＨレベルを保持する。
【００９１】
ステップ（７）では上記レジスタ読出信号のＬレベルへの変化でＤ−フリップフロップ回路素子２３はＤ−フリップフロップ回路素子２２のＬレベル出力を取り込み、その結果排他的論理和回路素子１３はＨレベルを出力し、これがバスドライバ３１を介してステータスビット信号Ｓｂとして出力され、ステータスビット“１”（即ちＤＣＴＳビット）“１”が読み出される。
【００９２】
又、ステップ（７）ではＤ−フリップフロップ回路素子２１，２２のＨレベルとＬレベルとの出力により排他的論理和回路素子１２はこれらの排他的論理和演算結果Ｈレベルの反転値Ｌレベルをステータス検出部クリア信号として出力する。その結果図１２（ａ）のステータス検出信号Ｓｄのアクティブ状態が解除されてＬレベルとされる。
【００９３】
ステップ（９）にてレジスタ読出信号がＨレベルに戻るとステップ（１０）にてこれに応じてＤ−フリップフロップ回路素子２２はＤ−フリップフロップ回路素子２１のＨレベルを取り込む。そしてステップ（１１）ではＤ−フリップフロップ回路素子２１，２２の両Ｌ出力によって排他的論理和回路素子１２の反転出力はＨに戻され、ステータス検出部クリア信号のアクティブ状態が解除される。
【００９４】
そしてステップ（１２）にて次のレジスタ読出信号＝Ｌとなり、ステップ（１３）にてこのレジスタ読出信号のＬレベルへの変化でＤ−フリップフロップ回路素子２１は排他的論理和回路素子１１の出力を取り込む。ここではステータス検出信号ＳｄはＬレベルであってＤ−フリップフロップ回路素子２２の出力はＨレベルのため排他的論理和回路素子１１の出力はＨレベルであり、Ｄ−フリップフロップ回路素子２１はこれを取り込む。
【００９５】
ステップ（１４）では次のレジスタ読出信号のＬレベルへの変化でＤ−フリップフロップ回路素子２３はＤ−フリップフロップ回路素子２２のＨ出力を取り込む。その結果Ｄ−フリップフロップ回路素子２１，２３の両出力ともＨレベルなため排他的論理和回路素子１３はＬレベルを出力し、その結果ステータスビット（即ちＤＣＴＳビット）として“０”が読み取られる。
【００９６】
このように本発明の実施例によれば、レジスタ読出信号ＳｒがＬレベルの間即ちアクティブの間に、ステータス検出信号Ｓｄがアクティブとなった場合、即ちＨレベルとなった場合であっても次にレジスタ読出信号Ｓｒがアクティブとなった時点でこれを認識してステータスビットを“１”に設定し、その直後にステータ検出部スクリア信号Ｓｃをアクティブにしてステータス検出状態を解除することによってステータス検出信号Ｓｄのアクティブ状態を解除する。
【００９７】
その結果、この場合であってもステータス検出の読み出し漏れが無く且つステータス検出の複数回の読み出しも無い。よって上記所定のステータスビットの要求仕様を満足する。
【００９８】
図１３は図１０のリードクリア式ステータスビット回路を上記ＵＡＲＴにおけるＭＳＲのＤＣＴＳビット設定回路に適用した場合の回路構成を示す。この場合、図１１におけるステータス検出部はＣＴＳ変化検出部２００とされ、当該ＣＴＳ変化検出部２００は２つのＤ−フリップフロップ回路素子４１，４２とＯＲ回路素子５１とを含む。そして図１４（ａ）に示される如くのＣＴＳラインのレベルの変化に応じて同図（ｂ）に示す如くＣＴＳ変化検出信号Ｓｄを適宜アクティブ状態にする。
【００９９】
即ち、図１４中、ステップ（１）（左側）にてＣＴＳラインレベルがＨレベルに変化すると図１３中のＤ−フリップフロップ回路素子４１がＤ端子にてＨレベルを取り込み、その結果ＯＲ素子５１の出力はＨレベルとなるため図１４のステップ（２）（左側）にてＣＴＳ変化検出信号ＳｄはＨレベルとなる。そしてステップ（６）（左側）におけるＣＴＳ検出部クリア信号Ｓｃがアクティブ、即ちＬレベルとされることに応じてＤ−フリップフロップ回路素子４１、４２がリセットされてＯＲ素子５１の出力がＬレベルに戻される。その結果ステップ（８）（左側）にてＣＴＳ変化検出信号ＳｄはＬレベルに戻される。
【０１００】
同様に図１４のステップ（１）（右側）にてＣＴＳラインレベルがＬレベルに変化すると図１３中のＤ−フリップフロップ回路素子４２がＤ端子に印加されているＨレベルを取り込み、その結果ＯＲ素子５１の出力はＨレベルとなるため図１４のステップ（２）（右側）にてＣＴＳ変化検出信号ＳｄはＨレベルとなる。そしてステップ（６）（右側）におけるＣＴＳ検出部クリア信号Ｓｃがアクティブ、即ちＬレベルとされることに応じてＤ−フリップフロップ回路素子４１、４２がリセットされてＯＲ素子５１の出力がＬレベルに戻される。その結果ステップ（８）（右側）にてＣＴＳ変化検出信号ＳｄはＬレベルに戻される。
【０１０１】
上記以外のＣＴＳ変化検出信号Ｓｄの変化に応じた回路１００内の図１４、図１５に示す動作については既に図１１、図１２にて説明した図１０の回路による動作と同様なため、重複した説明を省略する。尚、この場合、上記ステータス検出信号ＳｄはＣＴＳ変化検出信号Ｓｄと、レジスタ読出信号ＳｒはＭＳＲ読出信号Ｓｒと、ステータス検出部クリア信号ＳｃはＣＴＳ変化検出部クリア信号Ｓｃと、ステータスビット信号ＳｂはＤＣＴＳビット信号Ｓｄとに夫々読み替えるものとする。
【０１０２】
又、図１４はＭＳＲ読出信号Ｓｒがアクティブ期間中以外のタイミングにてＣＴＳ変化（ステータス）が発生した場合の動作を表しており、図１５はＭＳＲ読出信号がアクティブ期間中にＣＴＳ変化（ステータス）が発生した場合の動作を表している。
【０１０３】
このように本発明の実施例によれば回路動作のためのクロック信号が不要のため、省電力機能等によってクロック信号の発生が停止されたり、クロック信号の周波数が下げられたりする如く環境でも常に正常な動作が確保できる。又ステータス検出部クリア信号を設けたため、ステータス検出部のステータス検出方法がＣＴＳ信号のエッジの検出による方法であっても同信号のレベルの検出による方法であっても同様に適用可能である。
【０１０４】
更に所謂ゲートディレイを使わずに構成された回路構成であるため、ＡＳＩＣ等、様々なＬＳＩのテクノロジの種類を問わず広く適用可能である。
【０１０５】
本発明は以下の付記に記載の構成を含む。
【０１０６】
（付記１）
所定の第１の状態（Ｈ）と第２の状態（Ｌ）とのうちのいずれかを示す信号が入力され当該入力信号が示す状態を保持して出力する第１の状態保持手段（２１）と、
前記第１の信号保持手段の出力が入力され当該入力信号が示す状態を保持して出力する第２の状態保持手段（２２、２３）と、
所定の状態検出信号と前記第２の状態保持手段（２２、２３）の出力とが入力され、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態（Ｈ）を示す信号を前記第１の状態保持手段（２１）に対して出力し、互いに同じ場合には前記所定の第２の状態（Ｌ）を示す信号出力する第１の状態比較手段（１１）と、
前記第１の状態保持手段（２１）の出力と前記第２の状態保持手段（２２、２３）の出力とを比較し、当該入力信号の夫々が示す状態が互いに同じ際に前記所定の第１の状態（Ｈ）を示す信号を状態検出信号クリア信号として出力する第２の状態比較手段（１２）と、
前記第１の状態保持手段（２１）の出力と前記第２の状態保持手段（２２、２３）の出力とを比較し、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態（Ｈ）を示す信号を状態検出信号として出力し、同一の場合には前記第２の状態（Ｌ）を示す状態非検出信号を出力する第３の状態比較手段（１３）とよりなる状態表示情報設定回路。
【０１０７】
（付記２）
所定の第１の状態（Ｈ）と第２の状態（Ｌ）とのうちのいずれかを示す信号が入力され当該入力信号が示す状態を保持して出力する第１の状態保持手段（２１）と、
前記第１の信号保持手段の出力が入力され当該入力信号が示す状態を保持して出力する第２の状態保持手段（２２）と、
前記第２の信号保持手段の出力が入力され当該入力信号が示す状態を保持して出力する第３の状態保持手段（２３）と、
所定の状態検出信号と前記第２の状態保持手段（２２）の出力とが入力され、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態（Ｈ）を示す信号を前記第１の状態保持手段（２１）に対して出力し、互いに同じ場合には前記所定の第２の状態（Ｌ）を示す信号を出力する第１の状態比較手段（２１）と、
前記第１の状態保持手段（２１）の出力と前記第２の状態保持手段（２１）の出力とを比較し、当該入力信号の夫々が示す状態が互いに同じ際に前記所定の第１の状態（Ｈ）を示す信号を状態検出信号クリア信号として出力する第２の状態比較手段（１２）と、
前記第１の状態保持手段（２１）の出力と前記第３の状態保持手段の出力（２３）とを比較し、当該入力信号の夫々が示す状態が互いに異なる際に前記所定の第１の状態（Ｈ）を示す信号を状態検出信号として出力し、同一の場合には前記第２の状態（Ｌ）を示す状態非検出信号を出力する第３の状態比較手段（１３）とよりなる状態表示情報設定回路。
【０１０８】
（付記３）
入力された信号の状態を保持して当該保持した状態を示す信号を出力する第１の状態保持手段（２１）と、
第１の状態保持手段（２１）の出力信号が示す状態を保持して当該保持した状態を示す信号を出力する第２の状態保持手段（２２、２３）と、
所定の状態検出信号が入力された際に第２の状態保持手段が出力する信号が示す状態と異なる状態を示す信号を前記第１の状態保持手段へ出力する状態反転手段（１１）と、
第１の状態保持手段（２１）が出力する信号の示す状態と第２の状態保持手段（２２，２３）が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号を出力し、同一の場合状態非検出信号を出力する状態検出信号出力手段（１３）と、
第１の状態保持手段（２１）が出力する信号の示す状態と第２の状態保持手段（２２，２３）が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号クリア信号を出力する状態検出信号クリア手段（１２）とよりなる状態表示情報設定回路。
【０１０９】
（付記４）
入力された信号の状態を保持して当該保持した状態を示す信号を出力する第１の状態保持手段（２１）と、
第１の状態保持手段の出力信号が示す状態を保持して当該保持した状態を示す信号を出力する第２の状態保持手段（２２）と、
第２の状態保持手段（２１）の出力信号が示す状態を保持して当該保持した状態を示す信号を出力する第３の状態保持手段（２３）と、
所定の状態検出信号が入力された際に第２の状態保持手段が出力する信号が示す状態と異なる状態を示す信号を前記第１の状態保持手段へ出力する状態反転手段（１１）と、
第１の状態保持手段が出力する信号の示す状態と第３の状態保持手段が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号を出力し、同一の場合状態非検出信号を出力する状態検出信号出力手段（１３）と、
第１の状態保持手段が出力する信号の示す状態と第２の状態保持手段が出力する信号の示す状態とを比較し、双方が互い異なる際に状態検出信号クリア信号を出力する状態検出信号クリア手段（１２）とよりなる状態表示情報設定回路。
【０１１０】
（付記５）
レジスタ読出信号がＬレベルの際に入力信号を取り込む第１のフリップフロップ回路と、
レジスタ読出信号がＨレベルの際に第１のフリップフロップ回路の出力信号を取り込む第２のフリップフロップ回路と、
レジスタ読出信号がＬレベルの際に第２のフリップフロップ回路の出力信号を取り込む第３のフリップフロップ回路と、
第２のフリップフロップ回路の出力と所定の状態検出信号との排他論理和演算を行なって演算結果を出力する第１の繁多論理和回路と、
第１のフリップフロップ回路の出力と第２のフリップフロップ回路の出力との排他論理和演算を行なって演算結果を状態検出信号クリア信号として出力する第２の排他論理和回路と、
第１のフリップフロップ回路の出力と第３のフリップフロップ回路の出力との排他論理和演算を行なって演算結果を状態ビット信号として出力する第３の排他論理和回路とよりなる状態表示情報設定回路。
【０１１１】
（付記６）
所定のステータスの検出毎に反転する出力を発生する反転出力部（１１）と、その出力によってその状態が順次反転する状態反転遷移部（２１，２２，２３）と、その反転遷移の伝搬の過程を検出して所定のステータスビットの設定を行なうステータスビット設定部（１３）とよりなるステータスビット設定回路。
【０１１２】
（付記７）
更に前記状態反転遷移部の反転遷移の伝搬の過程を検出してステータス検出状態を解除する信号を発生するステータス検出解除部（１２）とよりなる付記６に記載のステータスビット設定回路。
【０１１３】
（付記８）
更に上記ステータスビット設定部は上記反転遷移の伝搬の完了を検出して所定のステータスビットの設定解除を行なう構成の付記６又は７に記載のステータスビット設定回路。
【０１１４】
（付記９）
前記状態反転遷移部（２１，２２，２３）は各々が所定の読出信号の立ち上がり及び立ち下がりエッジにて順次交互にその状態を反転する構成よりなる付記６乃至８の内の何れかに記載のステータスビット設定回路。
【０１１５】
（付記１０）
更に所定の読出信号がアクティブの間にのみ所定のステータスビットの外部からの読出しを可能にするバスドライバ部（３１）よりなる付記６乃至８の内の何れかに記載のステータスビット設定回路。
【０１１６】
【発明の効果】
このように本発明によればフリップフロップ回路素子等の状態保持手段の双方向の反転動作の各々を有効利用し、その反転動作の伝播の過渡状態を検出して状態表示情報の設定を行なうと共に上記過渡状態から定常状態への移行を検出して状態検出信号のクリアを行なう構成としたため、確実な状態表示情報の設定と当該設定後の迅速な状態検出信号クリアのとを同時に可能とした。その結果比較的簡易な構成にて高い動作信頼性を達成し、更にＡＳＩＣを含めた様々なＬＳＩ技術に広く適応可能であり、又ＶＨＤＬやＶｅｒｉｌｏｇＨＤＬ等のハードウェア設計記述言語による回路設計手法の導入に対してもなんら障害を含まない回路構成を提供する。
【図面の簡単な説明】
【図１】従来の一例のＭＳＲのＤＣＴＳビット回路の構成を示す図である。
【図２】図１の回路構成の動作を示すタイムチャートである。
【図３】従来の他の例のＭＳＲのＤＣＴＳビット回路の構成を示す図である。
【図４】図３の回路構成の動作を示すタイムチャートである。
【図５】図１の回路構成の設計条件を変えた場合の動作を示すタイムチャートである。
【図６】図３の回路構成の設計条件を変えた場合の動作を示すタイムチャートである。
【図７】図１、図３の回路構成中のワンショットパルス回路が発生するパルス幅を短縮するための構成例（その１）を示す図である。
【図８】図１、図３の回路構成中のワンショットパルス回路が発生するパルス幅を短縮するための構成例（その２）を示す図である。
【図９】図３の回路構成をエッジ検出による信号変化検出方式を適用するように変更した回路構成を示す図である。
【図１０】本発明の一実施例によるリードクリア式ステータスビット回路の構成を示す図である。
【図１１】図１０の回路構成の動作例（その１）を示すタイムチャートである。
【図１２】図１０の回路構成の動作例（その２）を示すタイムチャートである。
【図１３】図１０に示す回路構成をＭＳＲのＤＣＴＳビット設定回路に適用した場合の回路構成例を示す図である。
【図１４】図１３の回路構成の動作例（その１）を示すタイムチャートである。
【図１５】図１３の回路構成の動作例（その２）を示すタイムチャートである。
【符号の説明】
１１，１２，１３    排他的論理和演算素子（状態反転手段、状態比較手段）
２１，２２，２３    Ｄ−フリップフロップ回路素子（状態保持手段）
３１    バスドライバ
４１，４２    Ｄ−フリップフロップ回路素子
５１    ＯＲ演算素子
１００    リードクリア式ステータスビット回路（ＭＳＲのＤＣＴＳビット設定回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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