(57)【要約】【課題】トランジスタの電極間電圧のアンダーシュートを小さくする。【解決手段】トランジスタＴ１のソースにＧＮＤを接続し、トランジスタＴ２のドレインに負荷インピーダンスＲ１の一端を接続し、負荷インピーダンスＲ１の他端に電源電圧Ｖddを接続し、トランジスタＴ１のドレインとトランジスタＴ２のソースとを接続し、トランジスタＴ１のゲートに遅延手段ＤＬ１の出力を接続し、トランジスタＴ２のゲートに遅延手段ＤＬ２の出力を接続する。遅延手段ＤＬ１，ＤＬ２に同じ入力信号電圧Ｖinを与える。遅延手段ＤＬ２の遅延量を遅延手段ＤＬ１の遅延量よりも大きくし、遅延手段ＤＬ１の遅延量を零を含む有限値（遅延量≧０）とする。【選択図】　図１
2004088775.tif 000002
【特許請求の範囲】
【請求項１】
　増幅機能をもちかつ第１，第２および第３の電極を有する第１の３端子能動素子と、
　増幅機能をもちかつ第１，第２および第３の電極を有する第２の３端子能動素子と、
　同じ入力信号が供給される第１および第２の遅延手段とを備え、
　前記第１の３端子能動素子の第１の電極に第１の電位が接続されており、
　前記第２の３端子能動素子の第２の電極に負荷インピーダンスの一端が接続されており、
　前記負荷インピーダンスの他端に第２の電位が接続されており、
　前記第１の３端子能動素子の第２の電極と前記第２の３端子能動素子の第１の電極とが接続されており、
　前記第１の３端子能動素子の第３の電極に前記第１の遅延手段の出力が接続されており、
　前記第２の３端子能動素子の第３の電極に前記第２の遅延手段の出力が接続されており、
　前記第２の遅延手段の遅延量が前記第１の遅延手段の遅延量よりも大きく、
　前記第１の遅延手段の遅延量は零を含む有限値とされている
　ことを特徴とするドライバ回路。
【請求項２】
　請求項１に記載されたドライバ回路において、
　前記第２の遅延手段はインバータによって構成されていることを特徴とするドライバ回路。
【請求項３】
　請求項２に記載されたドライバ回路において、
　前記インバータは、前記第１および第２の３端子能動素子と同タイプの３端子能動素子によって構成されていることを特徴とするドライバ回路。
【請求項４】
　請求項１に記載されたドライバ回路において、
　さらに、前記第２の３端子能動素子の第２の電極と前記負荷インピーダンスとの間に、その第１の電極を前記第２の３端子能動素子の第２の電極側として、その第２の電極を前記第２の電位側として、前記第１および第２の３端子能動素子と同タイプの第３の３端子能動素子が少なくとも１つ接続されており、
　この接続された第３の３端子能動素子の第３の電極に前記第１および第２の遅延手段と同じ入力信号が供給される第３の遅延手段の出力が接続されており、
　この第３の遅延手段の遅延量は前記第２の遅延手段の遅延量よりも大きくかつ前記第３の３端子能動素子の数が増えるに従って遅延量が大きくされている
　ことを特徴とするドライバ回路。
【請求項５】
　請求項１に記載されたドライバ回路を２組備え、
　１組目のドライバ回路の第１の３端子能動素子の第１の電極と２組目のドライバ回路の第１の３端子能動素子の第１の電極とが共通の電流源に接続されている
　ことを特徴とするドライバ回路。
【請求項６】
　請求項４に記載されたドライバ回路を２組備え、
　１組目のドライバ回路の第１の３端子能動素子の第１の電極と２組目のドライバ回路の第１の３端子能動素子の第１の電極とが共通の電流源に接続されている
　ことを特徴とするドライバ回路。
【請求項７】
　請求項１〜６の何れか１項に記載されたドライバ回路において、
　直列接続された３端子能動素子のいずれかの間に順方向ダイオードが配置されていることを特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、トランジスタを用いたドライバ回路、特に、高速で大振幅出力が可能なドライバ回路に関するものである。
【背景技術】
【０００２】
　光変調器駆動用、レーザー駆動用、および大振幅論理インターフェイス出力用の半導体集積回路としては、直流から高速動作まで可能で、しかも大振幅駆動を可能にする広帯域高出力増幅器の実現が期待されてきた。また、ワイヤレスシステム用の電力増幅器としては、高周波動作が可能でしかも大振幅駆動を可能にする高速高出力増幅器の実現が期待されてきた。本発明はこれを実現する回路構成に関するものである。
【０００３】
　図１５は、ソース接地回路を用いた、従来技術による電界効果トランジスタ（以下、ＦＥＴと記す）を用いたドライバ回路の出力段の構成である。ここで、ＧＮＤはグランド、Ｖddは正の電源電圧、Ｖinは入力信号の電圧、Ｖout は出力信号の電圧、Ｔ１はＦＥＴ、Ｒ１は抵抗である。
【０００４】
　また、ＦＦＴのドレインのソースに対する電圧をＶdsとし、その設計最大値、最小値をそれぞれＶdsmax 、Ｖdsmin とする。ここで、ＶdsbdをＦＥＴのドレインのソースに対する正の耐電圧とすると、Ｖdsmax ＜Ｖdsbdが成り立つ必要がある。また、ゲートのドレインに対する電圧をＶgd、その設計最大値、最小値をそれぞれＶgdmax 、Ｖgdmin とし、ＶgdbdをＦＥＴのゲートのドレインに対する負の耐電圧とすると、Ｖgdmin ＞Ｖgdbdが成り立つ必要がある。
【０００５】
　従来の技術では、ソース接地回路の場合は、ドライバ回路の出力段において１つのＦＥＴのＶdsの変化Ｖdsmax −Ｖdsmin を出力振幅として取り出していた。すなわち、Ｖdsmax −Ｖdsmin より大きな振幅のＶout を出力することができなかった。これは、バイポーラトランジスタを用いた場合のエミッタ接地回路においても同様の問題を有していた。
【０００６】
　これに対し、特許文献１では、電源バイアスを適当に設定することにより、直列接続された出力段の２つのＦＥＴについてともに、ゲート−ソース間電圧Ｖgsを高レベルＶgsmaxに設定したときにドレイン−ソース間電圧Ｖdsを低レベルＶdsminに、Ｖgsを低レベルＶgsminに設定したときにＶdsを高レベルＶdsmaxに設定することができる。これにより、入力信号が十分に低速の場合には、直列接続された２つのトランジスタ全体にかかる電圧を２つのトランジスタで完全に均等に分圧し、１つのトランジスタで出力可能な振幅の２倍の信号を出力できる。
【０００７】
　図１６に、特許文献１に示されたドライバ回路の出力段の構成を示す。この構成では、トランジスタＴ１とＴ２が電源電圧ＶddとグランドＧＮＤとの間に直列に接続され、入力信号電圧Ｖinがトランジスタ（ＦＥＴ）Ｔ１，Ｔ２のゲート電極に同時に与えられる。
【０００８】
【特許文献１】特開平３−７３９１７号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　しかしながら、特許文献１に示された技術では、２つのＦＥＴのゲート電極の駆動タイミングが基本的に同時となる構成となっているため、高速の信号が入力された場合、２つのＦＥＴ間の電圧バランスが大きく崩れ、トランジスタの耐圧を超えやすいという問題がある。
【００１０】
〔耐圧を超えやすい理由〕
　トランジスタ１個からなるインバータの遅延時間をτとしたすると、インバータ固有の立上り時間、立下り時間はともに２τで表される。この立上り、立下り時間２τに相当する高速の信号が入力された場合を考える。直列接続された２つのトランジスタＴ１，Ｔ２がＯＦＦからＯＮになる場合、下段のトランジスタＴ１のゲート電圧Ｖg1が低レベル（Ｖg1off ）から高レベル（Ｖg1on）に変化すると（図１７（ａ））、トランジスタＴ１がスイッチングする時間τだけ遅れてトランジスタＴ１のＶdsがＶdsmaxからＶdsminに変化する（図１７（ｂ））。
【００１１】
　このことは、すなわち、上段のトランジスタＴ２のゲート電位Ｖg2（図１７（ｃ））が高レベルから低レベルに変化する時刻よりτだけ遅れて、トランジスタＴ２のソース電位Ｖs2（図１７（ｂ））が高レベルＶs2max＝ＶdsmaxからＶs2min＝Ｖdsminに変化することを意味する。
【００１２】
　このＶs2のＶg2に対する遅延のため、図１７（ｄ）に示すように、トランジスタＴ２のゲート−ソース間電圧Ｖgs2 に大きな負側へのアンダーシュートが生じ、トランジスタＴ２のゲート・ソース間電圧がＯＦＦからＯＮに変化する時刻はトランジスタＴ１の同じ時刻にくらべ、２τ近く遅れることになる。
【００１３】
　この結果、ＯＦＦからＯＮへの変化時にトランジスタＴ１とトランジスタＴ２のドレイン−ソース間電圧の分圧バランスは大きく崩れ、図１７（ｅ）と図１７（ｆ）に示すように、トランジスタＴ２のドレイン−ソース間電圧Ｖds2 、およびゲート−ドレイン間電圧Ｖgd2 に大きなアンダーシュートが発生し、耐圧を超えやすくなる。
　なお、アンダーシュートとは、変化の最初に変化と逆方向に発生するスパイク、オーバーシュートとは変化の最後に変化と同方向に発生するスパイクを指す。
　それ故、本発明の主目的は、縦積み接続（series−connected ）された３端子能動素子が使用される場合に入力信号に応じた高速動作が可能なドライバ回路を提供することにある。
【課題を解決するための手段】
【００１４】
　このような課題を解決するために、本発明は、増幅機能をもちかつ第１，第２および第３の電極を有する第１の３端子能動素子（Ｔ１）と、増幅機能をもちかつ第１，第２および第３の電極を有する第２の３端子能動素子（Ｔ２）と、同じ入力信号が供給される第１および第２の遅延手段（ＤＬ１，（ＤＬ２）とを設け、第１の３端子能動素子の第１の電極に第１の電位（ＧＮＤ）を接続し、第２の３端子能動素子の第２の電極に負荷インピーダンス（Ｒ）の一端を接続し、負荷インピーダンスの他端に第２の電位（Ｖdd）を接続し、第１の３端子能動素子（Ｔ１）の第２の電極と第２の３端子能動素子（Ｔ２）の第１の電極とを接続し、第１の３端子能動素子の第３の電極に第１の遅延手段（ＤＬ１）の出力を接続し、第２の３端子能動素子の第３の電極に第２の遅延手段（ＤＬ２）の出力を接続し、第２の遅延手段（ＤＬ２）の遅延量を第１の遅延手段（ＤＬ１）の遅延量よりも大きくし、第１の遅延手段（ＤＬ１）の遅延量を零を含む有限値（遅延量≧０）としたものである。
【００１５】
　この発明によれば、第１の３端子能動素子の第３の電極の駆動タイミングに対し、第２の３端子能動素子の第３の電極の駆動タイミングが遅れる。この結果、高速の信号が入力された場合、２つの３端子能動素子間の電圧バランスの崩れが小さく、第２の３端子能動素子の第１の電極−第２の電極間電圧、および第３の電極−第２の電極間電圧のアンダーシュートが小さくなる。
【発明の効果】
【００１６】
　本発明によれば、第１の３端子能動素子の第３の電極に第１の遅延手段の出力を接続し、第２の３端子能動素子の第３の電極に第２の遅延手段の出力を接続し、第２の遅延手段の遅延量を第１の遅延手段の遅延量よりも大きくし、第１の遅延手段の遅延量を零を含む有限値としたことにより、第１の３端子能動素子の第３の電極の駆動タイミングに対し、第２の３端子能動素子の第３の電極の駆動タイミングが遅れ、高速の信号が入力された場合、２つの３端子能動素子間の電圧バランスの崩れが小さく、第２の３端子能動素子の第１の電極−第２の電極間電圧、および第３の電極−第２の電極間電圧のアンダーシュートが小さくなって、耐圧を超えにくくなるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
　図１に本発明に係るドライバ回路の一実施の形態の要部を示す。図１に示した回路は、ＦＥＴ２個を縦積接続した出力段の構成例である。ここで、Ｔ１、Ｔ２はトランジスタ（ＦＥＴ）を、ＤＬ１、ＤＬ２は遅延手段を、Ｒ１は抵抗を、ＧＮＤはグランドを、Ｖddは正の電源電圧を、Ｖg1、Ｖg2はそれぞれグランドに対するトランジスタＴ１、Ｔ２のゲート電圧を、Ｖgs1 、Ｖgs2 はそれぞれトランジスタＴ１、Ｔ２のソースに対するゲート電圧Ｖgsを、Ｖgd1 、Ｖgd2 はそれぞれトランジスタＴ１、Ｔ２のドレインに対するゲート電圧Ｖgdを、Ｖds1 、Ｖds2 はそれぞれトランジスタＴ１、Ｔ２のソースに対するドレイン電圧Ｖdsを、Ｖout は出力信号電圧を、Ｖinは入力信号電圧を示している。
【００１８】
　遅延手段ＤＬ１，ＤＬ２には、同じ入力信号電圧Ｖinが供給され、その出力はトランジスタＴ１，Ｔ２のゲートに接続されている。また、遅延手段ＤＬ２の遅延量は遅延手段ＤＬ１の遅延量よりも大きくされており、遅延手段ＤＬ１の遅延量は零を含む有限値（遅延量≧０）とされている。
【００１９】
　また、Ｖ1sはＶout における出力論理振幅を、Ｖds1max、Ｖds2maxはそれぞれトランジスタＴ１、Ｔ２のオフ状態に対応するＶdsの設計最大値を、Ｖds1min、Ｖds2minはそれぞれトランジスタＴ１、Ｔ２のオン状態に対応するＶdsの設計最小値を、Ｖgs1max 、Ｖgs2max はそれぞれトランジスタＴ１、Ｔ２のオン状態に対応するＶgsの設計最大値を、Ｖgs1min 、Ｖgs2min はそれぞれトランジスタＴ１、Ｔ２のオフ状態に対応するＶgsの設計最小値を、Ｖgd1max 、Ｖgd2max はそれぞれトランジスタＴ１、Ｔ２のオン状態に対応するＶgsの設計最大値を、Ｖgd1min 、Ｖgd2min はそれぞれトランジスタＴ１、Ｔ２のオフ状態に対応するＶgdの設計最小値を、Ｖg1on 、Ｖg2on はそれぞれトランジスタＴ１、Ｔ２をオン状態とするのに必要なゲート電圧Ｖg の下限値を、Ｖg1off、Ｖg2offはそれぞれトランジスタＴ１、Ｔ２をオフ状態とするのに必要なＶg の上限値を、Ｖouton はトランジスタＴ１、Ｔ２の同時オン状態に対応するＶout の値を、ＶoutoffはトランジスタＴ１、Ｔ２の同時オフ状態に対応するＶout の値を示している。
【００２０】
　ＶdsbdをＦＥＴのドレインのソースに対する正の耐電圧、Ｖgdbdをゲートのドレインに対する負の耐電圧、トランジスタＴ１、Ｔ２のゲートのドレインに対する電圧の最小値（負値）をそれぞれＶgd1min、Ｖgd2minとすると、
　　　Ｖds1max＜Ｖdsbd
　　　Ｖds2max＜Ｖdsbd
　　　Ｖgd1min＝Ｖgslmin−Ｖds1max＞Ｖgdbd
　　　Ｖgd2min＝Ｖgs2min−Ｖds2max＞Ｖgdbd
が成り立つ必要がある。
【００２１】
　トランジスタＴ１、Ｔ２が同時にオンまたはオフとなるように、Ｖgs1、Ｖgs2に同電圧の制御信号を例えば図２（ａ）に示すような波形で入力する。この時トランジスタＴ１、Ｔ２のＶdsは、Ｖds1max、Ｖds2maxを上限、Ｖds1min、Ｖds2minを下限として図２（ｂ）のように応答する（図２（ａ）と（ｂ）では位相が反転する）。従ってＶds1、Ｖds2が同期して変化することにより、
　　　Ｖoutoff＝Ｖds1max＋Ｖds2max
　　　Ｖouton ＝Ｖds1min＋Ｖds2min
となり、２番目のトランジスタＴ２のドレイン端から取り出される出力信号電圧の振幅△Ｖout を、
　　　ΔＶds1＝Ｖds1max−Ｖds1min、
　　　ΔＶds2＝Ｖds2max−Ｖds2min
と定義すると、図２（c）に示すように
　　　ΔＶout ＝ΔＶds1＋ΔＶds2として表される。
【００２２】
　この回路構成では、電源バイアスを適当に設定することにより、直列接続された出力段の２つのトランジスタＴ１，Ｔ２についてともに、ゲート−ソース間電圧Ｖgsを高レベルＶgsmaxに設定したときにドレイン−ソース間電圧Ｖdsを低レベルＶdsminに、Ｖgsを低レベルＶgsminに設定したときにＶdsを高レベルＶdsmaxに設定することができる点は、特許文献１の技術と類似している。
【００２３】
　これにより、入力信号が十分に低速の場合には、特許文献１の技術と同様に、直列接続された２つのトランジスタ全体にかかる電圧を２つのトランジスタで完全に均等に分圧し、１つのトランジスタで出力可能な振幅の２倍の信号を出力できる。しかし、特許文献１の技術とは異なり、この実施の形態では、上段のトランジスタＴ２のゲート電極ほど駆動タイミングを遅らせる構成となっているため、高速の信号が入力された場合、トランジスタＴ１，Ｔ２の電圧バランスの崩れが小さく、トランジスタが耐圧を超えにくいという特徴をもっている。
【００２４】
〔トランジスタが耐圧を超えにくい理由〕
　トランジスタ１個からなるインバータの遅延時間をτとしたすると、インバータ固有の立上り時間、立下り時間はともに２τで表される。この立上り、立下り時間２τに相当する高速の信号が、適当な遅延手段ＤＬ１，ＤＬ２によりトランジスタＴ２のゲートに対してはトランジスタＴ１よりτだけ遅れて入力された場合を考える。
【００２５】
　直列接続された２つのトランジスタＴ１，Ｔ２がＯＦＦからＯＮになる場合、下段のトランジスタＴ１のゲート電圧Ｖg1が低レベル（Ｖg1off）から高レベル（Ｖg1on ）に変化すると（図３（ａ））、トランジスタＴ１がスイッチングする時間τだけ遅れてトランジスタＴ１のＶdsがＶdsmaxからＶdsminに変化する（図３ （ｂ））。
【００２６】
　一方、上段のトランジスタＴ２のゲート電位Ｖg2（図３（ｃ））が高レベルから低レベルに変化する時刻はトランジスタＴ１への信号入力時刻からτの遅延をもつから、その変化する時刻は、トランジスタＴ２のソース電位Ｖs2（図３（ｂ））が高レベルＶs2max ＝ＶdsmaxからＶs2min＝Ｖdsminに変化する時刻と一致する。
【００２７】
　このＶs2とＶg2の変化時刻の一致のため、図３（ｄ）に示すように、トランジスタＴ２のゲート−ソース間電圧Ｖgs2 にはアンダーシュートが生じず、トランジスタＴ２がＯＦＦからＯＮに変化する時刻のトランジスタＴ１の同じ時刻に対する遅れは、特許文献１の場合の約半分のτとなる。
【００２８】
　この結果、ＯＦＦからＯＮへの変化時にトランジスタＴ１とＴ２のドレイン−ソース間電圧の分圧バランスのずれも約半分となり、図３（ｅ）と図３（ｆ）に示すように、トランジスタＴ２のドレイン−ソース間電圧Ｖds2 、およびゲート−ドレイン間電圧Ｖgd2 のアンダーシュートはわずかとなり、耐圧を超えにくくなる。
【００２９】
　以上はＦＥＴを２段縦積接続（段数をｎとしてｎ＝２）した場合について説明したものであるが、これは多段縦積接続への拡張は可能であり、図４に３段縦積接続（ｎ＝３）した場合について示す。図４において、トランジスタＴ３のソースに対するゲート電圧Ｖgs3 を図１に示した各トランジスタにおける電圧関係と同様にすることにより、最終的な出力電圧として、トランジスタＴ３のドレインと負荷抵抗Ｒ１との接続点から得られる電圧は、各トランジスタＴ１、Ｔ２、Ｔ３のソース・ドレイン間電圧の和
　　　ΔＶout ＝ΔＶds1＋ΔＶds2＋ΔＶds3
として得られる。
【００３０】
　図５に図１に示したドライバ回路の変形例を示す。この例では、入力信号電圧Ｖinを遅延手段ＤＬ１を介さずにトランジスタＴ２１のゲート電極に直接与えている。この場合、遅延手段ＤＬ１の構造はないが、遅延手段ＤＬ１の遅延量が零である場合に相当する。また、この例では、遅延手段ＤＬ２としてインバータＩＮＶを用いている。
　図５に遅延手段の構成を具体的に示したドライバ回路の構成例を示す。図５はトランジスタとしてＦＥＴ２個を縦積接続した出力段を有するドライバ回路の場合である。
　ここで、Ｔ１１、Ｔ２１、Ｔ２２はＦＥＴ、Ｒ１、Ｒ２は負荷抵抗、ＧＮＤはグランド、Ｖdd1、Ｖdd2 は正の電源電圧、Ｖg11、Ｖg21、Ｖg22はそれぞれグランドに対するＴ１１、Ｔ２１、Ｔ２２のゲート電圧、Ｖout1、Ｖout2はそれぞれ駆動段およびその後段となる出力段の出力信号電圧である。
【００３１】
　この回路では、Ｖ1s1、Ｖ1s2をＶout1、Ｖout2における出力論理振幅、Ｖds11max、Ｖds21max、Ｖds22maxをそれぞれＴ１１ 、Ｔ２１ 、Ｔ２２ のオフ状態に対応するＶdsの設計最大値、Ｖds11min、Ｖds21min、Ｖds22minをそれぞれＴ１１ 、Ｔ２１、Ｔ２２のオン状態に対応するＶdsの設計最小値、Ｖgs11max、Ｖgs21max、Ｖgs22maxをそれぞれＴ１１、Ｔ２１、Ｔ２２のオン状態に対応するＶgsの設計最大値、Ｖgs11min、Ｖgs21min、Ｖgs22minをそれぞれＴ１１、Ｔ２１、Ｔ２２のオフ状態に対応するＶgsの設計最小値とする。
【００３２】
　また、Ｖg11on、Ｖg21on、Ｖg22on をＴ１１、Ｔ２１、Ｔ２２を同時オン状態とするのに必要なグランドに対するゲート電圧の下限、Ｖg11off、Ｖg21off、Ｖg22offをＴ１１、Ｔ２１、Ｔ２２を同時オフ状態とするのに必要なグランドに対するゲート電圧の上限、Ｖout1on、Ｖout2onをそれぞれＴ１１、Ｔ２１、Ｔ２２の同時オン状態に対応するＶout1、Ｖout2の値、Ｖoutloff,Ｖout2offをそれぞれＴ１１ 、Ｔ２１、Ｔ２２の同時オフ状態に対応するＶout1,Ｖout2の値とする。
【００３３】
　ここで、Ｖg11on＞Ｖg11off、Ｖg21on＞Ｖg21off、Ｖg22on＜Ｖg22off が成り立つ。Ｖg22on＜Ｖg22off となる理由は、Ｔ２２のソースがＴ２１のドレインに接続されているため、Ｔ２１と同時にＴ２２がオンになる場合に、通常Ｔ２２のソース電位が大きく負側に変化するためである。
【００３４】
　ただし、ＶdsbdをＦＥＴのドレインのソースに対する正の耐電圧、Ｖgdbdをゲートのドレインに対する負の耐電圧、Ｔ１１、Ｔ２１、Ｔ２２のゲートのドレインに対する電圧の最小値（負値）をそれぞれＶgd11min、Ｖgd21min、Ｖgd22minとすると、
　　　Ｖds11max＜Ｖdsbd　　　　　　　　　　　　　　　　（１−１）
　　　Ｖds2lmax＜Ｖdsbd　　　　　　　　　　　　　　　　（１−２）
　　　Ｖds22max＜Ｖdsbd　　　　　　　　　　　　　　　　（１−３）
　　　Ｖgd11min＝Ｖgs11min−Ｖds11max＞Ｖgdbd　　　　　（１−４）
　　　Ｖgd21min＝Ｖgs21min−Ｖds21max＞Ｖgdbd　　　　　（１−５）
　　　Ｖgd22min＝Ｖgs22min−Ｖds22max＞Ｖgdbd　　　　　（１−６）
が成り立つ必要がある。
【００３５】
　本回路では、Ｔ１１、Ｔ２１、Ｔ２２が同時にオンまたはオフとなる。Ｔ２１およびＴ２２が同時にオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd2−Ｖ1s2−Ｖds22min−Ｖds21min＝０　　　　　 （１−７）
　　　Ｖdd2−Ｖds22max−Ｖds21max＝０　　　　　　　　　（１−８）
【００３６】
　式（１−７）、（１−８）を解くことにより、次式が成り立つ。
　　　Ｖdd2＝Ｖds21max＋Ｖds22max                      （１−９）
　　　Ｖ1s2＝（Ｖds21max−Ｖds21min）＋（Ｖds22max−Ｖds22min）
　　　　　　　　　　　　　　　　　　　　　　　　　　　 （１−１０）
【００３７】
　また、次式が成り立つ。
　　　Ｖg21on＝Ｖgs21max                               （１−１１）
　　　Ｖg21off＝Ｖgs21min                              （１−１２）
　　　Ｖg22on＝Ｖds21min＋Ｖgs22max                 　 （１−１３）
　　　Ｖg22off＝Ｖds21max＋Ｖgs22min                   （１−１４）
　　　Ｖout2on＝Ｖdd2−Ｖ1s2                           （１−１５）
　　　Ｖout2off＝Ｖdd2                                 （１−１６）
【００３８】
　式（１−９）〜（１−１６）より、Ｖds21max、Ｖds21min、Ｖds22max、Ｖds22min、Ｖgs21max、Ｖgs21min、Ｖgs22max、Ｖgs22minが与えられたとき、Ｖdd2、Ｖ1s2、Ｖg2lon、Ｖg21off、Ｖg22on、Ｖg22off、Ｖout2on、Ｖout2offが求まる。このとき、式（１−１０）より、本構成によるドライバ回路出力段の出力論理振幅Ｖ1s2 は、Ｔ２１、Ｔ２２がそれぞれ単独で出力可能な振幅Ｖds21max−Ｖds21min、Ｖds22max−Ｖds22minの和となるため、各々よりも大きくなることがわかる。
【００３９】
　次に、駆動段についてＴ１１がオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd1−Ｖ1s1−Ｖds11min＝０　　　　　　　　　　　（１−１７）
　　　Ｖdd1−Ｖds11max＝０　　　　　　　　　　　　　　 （１−１８）
　式（１−１７）、（１−１８）を解くことにより、次式が成り立つ。
　　　Ｖdd1＝Ｖds11max                                 （１−１９）
　　　Ｖ1s1＝Ｖds1lmax−Ｖds11min                 　　 （１−２０）
【００４０】
　また、次式が成り立つ。
　　　Ｖg11on＝Ｖgs11max                           　  （１−２１）
　　　Ｖg11off＝Ｖgs11min                           　 （１−２２）
　　　Ｖout1on＝Ｖdd1−Ｖ1s1                         　（１−２３）
　　　Ｖout1off＝Ｖdd1                               　（１−２４）
　式（１−１９）〜（１−２４）より、Ｖds11max、Ｖds11min、Ｖgs11max、Ｖgs11minが与えられたとき、Ｖdd1、Ｖls1、Ｖg11on、Ｖg11off、Ｖout1on、Ｖout1offが求まる。
【００４１】
　次に、駆動段と出力段の接続条件を考える。まず、入力信号を１系統とするためには、駆動段のＴ１１の入力電圧と出力段Ｔ２１の入力電圧を共通にする必要がある。この条件は、次式で表される。
　　　Ｖg11on＝Ｖg21on                                 （１−２５）
　　　Ｖg11off＝Ｖg21off　　　　　　　　　　　　　　　 （１−２６）
　また、駆動段が出力段のＴ２２を充分にオンまたはオフできる条件は、それぞれ次式で表される。
　　　Ｖout1on＝Ｖg22on                                （１−２７）
　　　Ｖoutloff≦Ｖg22off　　　　　　　　　　　　　　  （１−２８）
【００４２】
　次に具体的な設計例を示す。例えば、
　Ｖds11max＝２．１Ｖ、　Ｖds11min＝０．２Ｖ、
　Ｖds21max＝２．６Ｖ、　Ｖds21min＝０．２Ｖ、
　Ｖds22max≡２．６Ｖ、　Ｖds22min＝０．２Ｖ、
　Ｖgs11max＝０Ｖ、　　　Ｖgs11min＝−０．５Ｖ、
　Ｖgs21max＝０Ｖ、　　　Ｖgs21min＝−０．５Ｖ、
　Ｖgs22max＝０Ｖ、　　　Ｖgs22min＝−０．５Ｖ、
　とする。
【００４３】
　この場合には、
　Ｖdd1＝２．１Ｖ、　　　　Ｖdd2＝５．２Ｖ、
　Ｖ1s1＝１．９Ｖ、　　　　Ｖ1s2＝４．８Ｖ、
　Ｖg11on＝０Ｖ、　　  　　Ｖg11off＝−０．５Ｖ、
　Ｖg21on＝０Ｖ、　　  　　Ｖg21off＝−０．５Ｖ、
　Ｖg22on＝０．２Ｖ、  　　Ｖg22off＝２．１Ｖ、
　Ｖout1on＝０．２Ｖ、　　 Ｖout1off＝２．１Ｖ、
　Ｖout2on＝０．４Ｖ、　　 Ｖout2off＝５．２Ｖ、
となる。
【００４４】
　その結果、
　　　Ｖ1s2＝４．８Ｖ＞Ｖds21max−Ｖds21min
　　　　　　　　　　 ＝Ｖds22max−Ｖds22min＝２．４Ｖ
となるため、実際に１つのＦＥＴにおけるＶdsmax−Ｖdsmin以上の振幅を出力する設計が実現することが出来る。
【００４５】
　図６は、以上述べた構成をｎ＝３に拡張した場合の回路図である。出力段が３段縦積接続となることから、各ＦＥＴのソース・ゲート電圧を上記のような関係にするために駆動段は第１及び第２の駆動段を有する２重構成となっている。ｎ段縦積接続の場合は、したがって駆動段はｎ−１重構成となる。この場合、図６に示す各部の電圧関係は図５の場合の記号と、段数が増加した分だけ延長となる添字を用いて以下のようになる。
【００４６】
　　　Ｖds11max＜Ｖdsbd
　　　Ｖds21max＜Ｖdsbd
　　　Ｖds22max＜Ｖdsbd
　　　Ｖds31max＜Ｖdsbd
　　　Ｖds32max＜Ｖdsbd
　　　Ｖds33max＜Ｖdsbd
　　　Ｖgd11min＝Ｖgs11min−Ｖds11max＞Ｖgdbd
　　　Ｖgd21min＝Ｖgs21min−Ｖds2lmax＞Ｖgdbd
　　　Ｖgd22min＝Ｖgs22min−Ｖds22max＞Ｖgdbd
　　　Ｖgd31min＝Ｖgs31min−Ｖds31max＞Ｖgdbd
　　　Ｖgd32min＝Ｖgs32min−Ｖds32max＞Ｖgdbd
　　　Ｖgd33min＝Ｖgs33min−Ｖds33max＞Ｖgdbd
【００４７】
　本回路ではＴ１１、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３が同時にオンまたはオフとなる。
　第３の駆動段、すなわち出力段についてＴ３１、Ｔ３２、Ｔ３３が同時にオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　　Ｖdd3−Ｖds31min−Ｖds32min−Ｖds33min−Ｖ1s3＝０
　　　　Ｖdd3−Ｖds31max−Ｖds32max−Ｖds33max＝０
　これらを解くことにより、
　　　Ｖdd3＝Ｖds31max＋Ｖds32max＋Ｖds33max
　　　Ｖ1s3＝（Ｖds31max−Ｖds31min）＋（Ｖds32max−Ｖds32min）
　　　　　　　＋（Ｖds33max−Ｖds33min）また、次式が成り立つ。
【００４８】
　　　Ｖg31on＝Ｖgs31max
　　　Ｖg31off＝Ｖgs31min
　　　Ｖg32on＝Ｖds31min＋Ｖgs32max
　　　Ｖg32off＝Ｖds3lmax＋Ｖgs32min
　　　Ｖg33on＝Ｖds31min＋Ｖds32min＋Ｖgs33max
　　　Ｖg33off＝Ｖds31max＋Ｖds32max＋Ｖgs33min
　　　Ｖout3on＝Ｖdd3−Ｖ1s3
　　　Ｖout3off＝Ｖdd3
【００４９】
　第２の駆動段についてＴ２１,Ｔ２２が同時にオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd2−Ｖds21min−Ｖds22min−Ｖ1s2＝０
　　　Ｖdd2−Ｖds21max−Ｖds22max＝０
　これらを解くことにより、
　　　Ｖdd2＝Ｖds21max＋Ｖds22max
　　　Ｖ1s2＝（Ｖds21max−Ｖds21min）＋（Ｖds22max−Ｖds22min）
【００５０】
　また、次式が成り立つ。
　　　Ｖg21on＝Ｖgs21max
　　　Ｖg21off＝Ｖgs21min
　　　Ｖg22on＝Ｖds21min＋Ｖgs22max
　　　Ｖg22off＝Ｖds21max＋Ｖgs22min
　　　Ｖout2on＝Ｖdd2−Ｖ1s2
　　　Ｖout2off＝Ｖdd2
【００５１】
　第１の駆動段についてＴ１１がオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd1−Ｖds11min−Ｖls1＝０
　　　Ｖdd1−Ｖds11max＝０
　これらを解くことにより、
　　　Ｖdd1＝Ｖds11max
　　　Ｖ1s1＝Ｖds11max−Ｖds11min
【００５２】
　また、次式が成り立つ。
　　　Ｖg11on＝Ｖgs11max
　　　Ｖg11off＝Ｖgs11min
　　　Ｖout1on＝Ｖdd1−Ｖ1sl
　　　Ｖout1off＝Ｖdd1
【００５３】
　次に、１番目から３番目までの駆動段の接続条件を考えると、
　　　Ｖg1lon＝Ｖg21on＝Ｖg31on
　　　Ｖg11off＝Ｖg21off＝Ｖg31off
　　　Ｖg22on＝Ｖg32on
　　　Ｖg22off＝Ｖg32off
【００５４】
　また、ｉ番目（i＝1,2）の駆動段がｊ番目（j＝i＋1,...,3）の駆動段のＴj,i＋1を充分にオンまたはオフできる条件は、それぞれ次式で表される。
　　　Ｖout1on＝Ｖg22on
　　　Ｖout1on＝Ｖg32on
　　　Ｖout2on＝Ｖg33on
　　　Ｖout1off≦Ｖg22off
　　　Ｖout1off≦Ｖg32off
　　　Ｖout2off≦Ｖg33off
以上のようにして出力段トランジスタの最大定格以上の出力を引き出すことが出来るようになる。
【００５５】
　なお、以上述べた実施の形態ではｎ＝３の３段構成までの場合について示したが、更に拡張して一般的に以下のように示すことが出来る。すなわち、出力段については、ｎ個（ｎ＝３、４…）のトランジスタで構成されているものとし、この出力段１番目（すなわち最下段）のトランジスタのソース電極は固定された第一の電位に接続され、前記出力段１番目のトランジスタのドレイン電極は出力段２番目（下から２番目）のトランジスタのソース電極に接続され、以下、出力段ｉ番目（ｉ＝２、…、ｎ−１）のトランジスタのドレイン電極が出力段（ｉ＋１）番目のトランジスタのゾース電極に接続されるように縦積接続され、さらに出力段ｎ番目のトランジスタのドレイン電極に出力段負荷抵抗の一端が接続され、前記出力段負荷抵抗の他端は固定された第２の電位に接続された構成となっている。
【００５６】
　この構成の出力段回路において、ｊ番目（ｊ＝１、２、…、ｎ）のトランジスタにおけるゲート電極のソース電極に対する電位が、各トランジスタに対して常に同電位となるように各トランジスタのゲート電極の電圧を同期制御することにより、ｊ番目のトランジスタの第１の電極及び第２の電極間電圧の最大値と最小値の差が同期して変化し、これにより、上記の出力段ｎ番目のトランジスタのドレイン電極から取り出される出力電圧が、前記各トランジスタにおけるソース電極及びドレイン電極間電圧の和として得ることが出来る。
【００５７】
　また、上記出力段を駆動する第１の駆動段は（ｎ−１）個のトランジスタを多段縦積接続し、この駆動回路の出力は第ｉ番目トランジスタのゲート電極および第（ｎ−１）番目のトランジスタのドレイン電極と第１の負荷抵抗との接続点から取り出し、出力段の各トランジスタのソース電極とゲート電極との間の電位が各トランジスタ間で等しくなるようにして、出力段の各トランジスタのゲート電極にこの駆動回路の出力がそれぞれ供給され、かつ、上記第１の駆動段第１番目である最下段のトランジスタにおけるソース電極は第３の固定電位に接続されており、上記第１の負荷抵抗の他端は第４の固定電位に接続されている。
【００５８】
　上記第１の駆動段を形成する各トランジスタへの制御信号は、（ｎ−２）個のトランジスタが多段縦積接続された第２の駆動段における第ｋ番目（ｋ＝１、２、…、（ｎ−２））トランジスタのゲート電極および第（ｎ−２）番目のトランジスタのドレイン電極と第２の負荷抵抗との接続点とから取り出し、前記第１の駆動段の各トランジスタのゲート電極にそれぞれ供給され、以下これを繰り返し、第（ｎ−１）の駆動段ではトランジスタは１個となり、当該トランジスタのゲート電極に入力信号が供給され、ソース電極は第（２ｎ−１）の固定電位に接続されており、ドレイン電極は第２ｎの固定電位に接続されてなる構成の駆動段を有する構成となる。ここで（２ｊ―１）番目の固定電位は図６の場合のように同一電位の場合もあるが、異なる電位の場合もある。
【００５９】
　図７に図１に示したドライバ回路の変形例を示す。この例では、入力信号電圧Ｖinを遅延手段ＤＬ１を介さずにトランジスタＴ３１のゲート電極に与えている。この場合、遅延手段ＤＬ１はないが、遅延手段ＤＬ１の遅延量が零である場合に相当する。また、この例では、遅延手段ＤＬ２としてインバータＩＮＶを用いている。
【００６０】
　また、インバータＩＮＶとして、１段目に抵抗Ｒ１とトランジスタＴ１１との直列回路を設け、２段目にトランジスタＴ２１とＴ２２との直列回路を設けている。抵抗Ｒ１とトランジスタＴ１１との直列回路は電源電圧Ｖdd1 とＧＮＤとの間に接続し、トランジスタＴ２１とＴ２２との直列回路は電源電圧Ｖdd2 とＧＮＤとの間に接続している。そして、トランジスタＴ１１のゲート電極に入力信号電圧Ｖinを与えるようにし、抵抗Ｒ１とトランジスタＴ１１との接続点に生じる電位をトランジスタＴ２２のゲート電極に与えるようにしている。トランジスタＴ２１のゲート電極には固定電位Ｖcsを与えている。
【００６１】
　すなわち、この例では、１つのＦＥＴで構成されたインバータの出力にソースフォロワ回路を追加しており、ソースフォロワも合わせて機能的にインバータとなっている。これにより、インバータ全体の遅延が増加し、図１の具体例として示した図５の例で残存するドレイン−ソース間電圧Ｖds、およびゲート−ドレイン間電圧Ｖgdのアンダーシュートをさらに減少させ、よりＶds、Ｖgd耐圧を守る効果がある。
【００６２】
　図８に、電流切換型回路構成を基本とし、その差動対のそれぞれに対してＦＥＴ２個を縦積接続した構成の出力段を有するドライバ回路の一例を示す。ここで、Ｔ１１、Ｔ１１' 、Ｔ２１、Ｔ２１'、Ｔ２２、Ｔ２２’、Ｔcs1、Ｔcs2はＦＥＴを、Ｒ１、Ｒ１’ 、Ｒ２、Ｒ２’は抵抗を、Ｖss、Ｖdd1、Ｖdd2は電源電圧を、Ｖg11、Ｖg11'、Ｖg21、Ｖg21'、Ｖg22、Ｖg22' はそれぞれグランドに対するＴ１１、Ｔ１１'、Ｔ２１、Ｔ２１'、Ｔ２２、Ｔ２２'のゲート電圧を、Ｖdscs1、Ｖdscs2はそれぞれ、Tcs1、Tcs2 のドレイン・ソース間電圧を、Ｖout1、Ｖoutl'、Ｖout2、Ｖout2'はそれぞれ、駆動段およびその後段となる出力段の出力信号の電圧を示す。
【００６３】
　以下では、差動回路の片側のみについて説明する。差動回路の対となる側は、オン状態とオフ状態が入れ替わった動作をする。Ｖ1s1、Ｖ1s2をそれぞれＶoutlおよびＶout2における出力論理振幅、Ｖds11max、Ｖds21max、Ｖds22max はそれぞれＴ１１、Ｔ２１、Ｔ２２のオフ状態に対応するＶdsの設計最大値、Ｖds11min、Ｖds21min、Ｖds22min はそれぞれＴ１１、Ｔ２１、Ｔ２２のオン状態に対応するＶdsの設計最小値、Ｖgs11max、Ｖgs21max、Ｖgs22max はそれぞれＴ１１、Ｔ２１、Ｔ２２のオン状態に対応するＶgsの設計最大値、Ｖgs11min、Ｖgs21min、Ｖgs22min はそれぞれＴ１１、Ｔ２１、Ｔ２２のオフ状態に対応するＶgsの設計最小値である。
【００６４】
　Ｖg11on、Ｖg21on、Ｖg22on はＴ１１、Ｔ２１、Ｔ２２を同時オン状態とするのに必要なグランドに対するゲート電圧の下限、Ｖg11off、Ｖg21off、Ｖg22offはＴ１１、Ｔ２１、Ｔ２２を同時オフ状態とするのに必要なグランドに対するゲート電圧の上限、Ｖout1on、Ｖout2onはそれぞれＴ１１、Ｔ２１、Ｔ２２の同時オン状態に対応するＶout1,Ｖout2 の値、Ｖout1off、Ｖout2offはそれぞれＴ１１、Ｔ２１、Ｔ２２の同時オフ状態に対応するＶout1,Ｖout2の値である。
【００６５】
　ここで、
　　　Ｖg11on＞Ｖg11off、
　　　Ｖg21on＞Ｖg21off、
　　　Ｖg22on＜Ｖg22off
が成り立つ。
　Ｖg22on＜Ｖg22off となる理由は、Ｔ２２のソースがＴ２１のドレインに接続されているため、Ｔ２１と同時にＴ２２がオンになる場合に、通常Ｔ２２のソース電位が大きく負側に変化するためである。
【００６６】
　ただし、ＶdsbdをＦＥＴのドレインのソースに対する正の耐電圧、Ｖgdbdをゲートのドレインに対する負の耐電圧、Ｔ１１、Ｔ２１、Ｔ２２のゲートのドレインに対する電圧の最小値（負値）をそれぞれＶgd11min、Ｖgd21min、Ｖgd22minとすると、
　　　Ｖds11max＜Ｖdsbd　　　　　　　　　　　　         （２−１）
　　　Ｖds21max＜Ｖdsbd　　　　　　　　　　　　　　　　 （２−２）
　　　Ｖds22max＜Ｖdsbd　　　　　　　　　　　　　　　　 （２−３）
　　　Vgd11min＝Vgs11min−Vds11max＞Vgdbd               （２−４）
　　　Ｖgd21min＝Ｖgs21min−Ｖds21max＞Ｖgdbd　　　　　 （２−５）
　　　Ｖgd22min＝Ｖgs22min−Ｖds22max＞Ｖgdbd　　       （２−６）
が成り立つ必要がある。
【００６７】
　なお、電流切換型回路では、
　　　Ｖds11min＞Ｖgs11max−Ｖgs11min、
　　　Ｖds21min＞Ｖgs21max−Ｖgs21min、
　　　Ｖds22min＞Ｖgs22max−Ｖgs22min
となるようにＶds11min、Ｖds21min、Ｖds22minを設定することにより、Ｔ１１、Ｔ２１、Ｔ２２を常にＦＥＴドレイン電圧・ドレイン電流特性の飽和領域内で動作させることが可能となり、それによって、Ｖds11min＜Ｖgs11max−Ｖgs11min,Ｖds21min＜Ｖgs21max−Ｖgs21min、Ｖds22min＜Ｖgs22max−Ｖgs22minとなるＦＥＴドレイン電圧−ドレイン電流特性の線形領域内でも動作する図５に示したドライバ回路のようなシングルエンド構成の場合に比べて、高速動作が可能となる特徴がある。
【００６８】
　本回路では、Ｔ１１、Ｔ２１、Ｔ２２が同時にオンまたはオフとなる。Ｔ２１およびＴ２２が同時にオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd2−Ｖ1s2−Ｖds22min−Ｖds21min−Ｖdscs2＝Ｖss　　　　 （２−７）
　　　Ｖdd2−Ｖds22max−Ｖds21max−Ｖdscs2＝Ｖss　　　　　　　　（２−８）
式（２−７）、（２−８）を解くことにより、次式が成り立つ。
【００６９】
　　　Ｖdd2＝Ｖds22max＋Ｖds21max＋Ｖdscs2＋Ｖss　　　　　　　　（２−９）
　　　Ｖ1s2＝（Ｖds22max−Ｖds22min）＋（Ｖds21max−Ｖds21min） （２−１０）
【００７０】
　また、次式が成り立つ。
　　　Ｖg21on＝Ｖgs21max＋Ｖdscs2＋Ｖss　　　　　　　　　　　　 （２−１１）
　　　Ｖg21off＝Ｖgs21min＋Ｖdscs2＋Ｖss　　　　　　　  　　　　（２−１２）
　　　Ｖg22on＝Ｖds21min＋Ｖgs22max＋Ｖdscs2＋Ｖss　　　　　　　（２−１３）
　　　Ｖg22off＝Ｖds21max＋Ｖgs22min＋Ｖdscs2＋Ｖss　  　　　　 （２−１４）
　　　Ｖout2on＝Ｖdd2−Ｖ1s2                                    （２−１５）
　　　Ｖout2off＝Ｖdd2                                          （２−１６）
【００７１】
　式（２−９）〜（２−１６）より、Ｖds21max、Ｖds21min、Ｖds22max、Ｖds22min、Ｖgs21max、Ｖgs21min、Ｖgs22max、Ｖgs22minおよびＶss,Ｖdscs2が与えられたとき、Ｖdd2、Ｖ1s2,Ｖg21on、Ｖg21off,Ｖg22on、Ｖg22off,Ｖout2on、Ｖout2offが求まる。このとき、式（２−１０）より、本構成によるドライバ回路出力段の出力論理振幅Ｖ1s2 は、Ｔ２１、Ｔ２２がそれぞれ単独で出力可能な振幅Ｖds21max−Ｖds21minおよびＶds22max −Ｖds22minの和となるため、各々よりも大きくなることがわかる。
【００７２】
　次に、駆動段についてＴ１１がオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd1−Ｖls1−Ｖds11min−Ｖdscs1＝Ｖss　　　　　（２−１７）
　　　Ｖddl−Ｖds11max−Ｖdscs1＝Ｖss　　　　　　　　 （２−１８）
　式（２−１７）、（２−１８）を解くことにより、次式が成り立つ。
　　　Ｖdd1＝Ｖds11max＋Ｖdscs1＋Ｖss　　　　　　　　 （２−１９）
　　　Ｖ1s1＝Ｖds11max−Ｖds11min                     （２−２０）
【００７３】
　また、次式が成り立つ。
　　　Ｖg11on＝Ｖgs11max＋Ｖdscs1＋Ｖss　　　　　　  （２−２１）
　　　Ｖg11off＝Ｖgs11min＋Ｖdscs1＋Ｖss　　         （２−２２）
　　　Ｖout1on＝Ｖdd1−Ｖ1s1             　　　　　　（２−２３）
　　　Ｖout1off＝Ｖdd1                   　　        （２−２４）
式（２−１９）〜（２−２４）より、Ｖds11max、Ｖds11min、Ｖgs11max、Ｖgs11min およびＶss、Ｖdscs1が与えられたとき、Ｖdd1、Ｖ1sl、Ｖg11on、Ｖg11off、Ｖout1on、Ｖout1offが求まる。
【００７４】
　次に、駆動段と出力段の接続条件を考える。まず、入力信号を１系統とするためには、駆動段のＴ１１の入力電圧と出力段Ｔ２１の入力電圧を共通にする必要がある。この条件は、次式で表される。
　　　Ｖg11on＝Ｖg21on                 　　　　　　　 （２−２５）
　　　Ｖg11off＝Ｖg21off　　　　　　　                （２−２６）
【００７５】
また、駆動段が出力段のＴ２,２ を充分にオンまたはオフできる条件は、それぞれ次式で表される。
　　　Ｖout1on＝Ｖg22on                                （２−２７）
　　　Ｖout1off≦Ｖg22off　　　　　　　　　　　　　　　（２−２８）
【００７６】
　次に具体的な設計例を示す。例えば、
　Ｖss＝−６．６Ｖ、
　Ｖdscs1＝１．４Ｖ、　　　　Ｖdscs2＝１．４Ｖ、
　Ｖds11max＝２．１Ｖ、　　　Ｖds11min＝０．８５Ｖ、
　Ｖds21max＝２．６Ｖ、　　　Ｖds21min＝０．８５Ｖ、
　Ｖds22max＝２．６Ｖ、　　　Ｖds22min＝０．８５Ｖ、
　Ｖgs1lmax＝０Ｖ、　　　　　Ｖgs11min＝−０．５Ｖ、
　Ｖgs21max＝０Ｖ、　　　　　Ｖgs2lmin＝−０．５Ｖ、
　Ｖgs22max＝０Ｖ、　　　　　Ｖgs22min＝−０．５Ｖ
とする。
【００７７】
　この場合には、
　Ｖdd1＝−３．１Ｖ、    　　Ｖdd2＝０Ｖ、
　Ｖ1s1＝１．２５Ｖ、　　　　Ｖ1s2＝３．５Ｖ、
　Ｖg11on＝−５．２Ｖ、　  　Ｖg11off＝−５．７Ｖ、
　Ｖg21on＝−５．２Ｖ、　　  Ｖg21off＝−５．７Ｖ、
　Ｖg22on＝−４．３５Ｖ、　  Ｖg22off＝−３．１Ｖ、
　Ｖout1on＝−４．３５Ｖ、　 Ｖout1off＝−３．１Ｖ、
　Ｖout2on＝−３．５Ｖ、　　 Ｖout2off＝０Ｖ
　となる。
【００７８】
　その結果、
　Ｖ1s2＝３．５Ｖ＞Ｖds21max−Ｖds21min
＝Ｖds22max−Ｖds22min＝１．７５Ｖ
となるため、実際に１つのＦＥＴのＶdsmax−Ｖdsmin以上の振幅を出力する設計が実現出来た。
【００７９】
　図９に、以上述べたｎ＝２の場合の電流切換型回路をｎ＝３に拡張した場合の回路構成を示す。この場合も、図５および図６の場合と同じく、出力段のトランジスタ差動対の縦積接続する数が増すにつれ駆動段も多重化され、出力段の駆動電圧関係を設定する構成となっている。以下、これまでの説明の延長として図９の場合について説明する。図９における各部の電圧関係は以下のように纏めることが出来る。
【００８０】
　　　Ｖds11max＜Ｖdsbd
　　　Ｖds21max＜Ｖdsbd
　　　Ｖds22max＜Ｖdsbd
　　　Ｖds31max＜Ｖdsbd
　　　Ｖds32max＜Ｖdsbd
　　　Ｖds33max＜Ｖdsbd
　　　Ｖgd11min＝Ｖgs11min−Ｖds11max＞Ｖgdbd
　　　Ｖgd21min＝Ｖgs21min−Ｖds21max＞Ｖgdbd
　　　Ｖgd22min＝Ｖgs22min−Ｖds22max＞Ｖgdbd
　　　Ｖgd31min＝Ｖgs31min−Ｖds31max＞Ｖgdbd
　　　Ｖgd32min＝Ｖgs32min−Ｖds32max＞Ｖgdbd
　　　Ｖgd33min＝Ｖgs33min−Ｖds33max＞Ｖgdbd
【００８１】
　本回路ではＴ１１、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ３３が同時にオンまたはオフとなる。第３の駆動段、すなわち出力段についてＴ３１、Ｔ３２、Ｔ３３が同時にオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
【００８２】
　　　Ｖdd3−Ｖds31min−Ｖds32min−Ｖds33min−Ｖ1s3−Ｖdscs3＝Ｖss
　　　Ｖdd3−Ｖds31max−Ｖds32max−Ｖds33max−Ｖdscs3＝Ｖss
　これらを解くことにより、
　　　Ｖdd3＝Ｖds31max＋Ｖds32max＋Ｖds33max+Ｖdscs3+Ｖss
　　　Ｖ1s3＝（Ｖds31max−Ｖds31min）＋（Ｖds32max−Ｖds32min）
　　　　　　＋（Ｖds33max−Ｖds33min）また、次式が成り立つ。
【００８３】
　　　Ｖg31on＝Ｖgs31max
　　　Ｖg31off＝Ｖgs31min
　　　Ｖg32on＝Ｖds31min＋Ｖgs32max
　　　Ｖg32off＝Ｖds31max＋Ｖgs32min
　　　Ｖg33on＝Ｖds31min＋Ｖds32min＋Ｖgs33max
　　　Ｖg33off＝Ｖds31max＋Ｖds32max＋Ｖgs33min
　　　Ｖout3on＝Ｖdd3−Ｖ1s3
　　　Ｖout3off＝Ｖdd3
【００８４】
　第２の駆動段についてＴ２１、Ｔ２２が同時にオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd2−Ｖds21min−Ｖds22min−Ｖls2−Ｖdscs2＝Ｖss
　　　Ｖdd2−Ｖds21max−Ｖds22max−Ｖdscs2＝Ｖss
　これらを解くことにより、
　　　Ｖdd2＝Ｖds21max＋Ｖds22max＋Ｖdscs2＋Ｖss
　　　Ｖ1s2＝（Ｖds21max−Ｖds21min）＋（Ｖds22max−Ｖds22min）
【００８５】
　また、次式が成り立つ。
　　　Ｖg21on＝Ｖgs21max＋Ｖdscs2＋Ｖss
　　　Ｖg2loff＝Ｖgs21min＋Ｖdscs2＋Ｖss
　　　Ｖg22on＝Ｖds21min＋Ｖgs22max＋Ｖdscs2＋Ｖss
　　　Ｖg22off＝Ｖds21max＋Ｖgs22min＋Ｖdscs2＋Ｖss
　　　Ｖout2on＝Ｖdd2−Ｖ1s2
　　　Ｖout2off＝Ｖdd2
【００８６】
　第１の駆動段についてＴ１１がオンおよびオフになるそれぞれの場合についてキルヒホフの法則を適用することにより、次式が成り立つ。
　　　Ｖdd1−Ｖds11min−Ｖls1−Ｖdscs1＝Ｖss
　　　Ｖdd1−Ｖds11max−Ｖdscs1＝Ｖss
　これらを解くことにより、
　　　Ｖdd1＝Ｖds11max＋Ｖdscs1＋Ｖss
　　　Ｖ1s1＝Ｖds11max−Ｖds11min
【００８７】
　また、次式が成り立つ。
　　　Ｖg11on＝Ｖgs11max＋Ｖdscs1＋Ｖss
　　　Ｖg11off＝Ｖgs11min＋Ｖdscs1＋Ｖss
　　　Ｖout1on＝Ｖdd1−Ｖ1s1
　　　Ｖout1off＝Ｖdd1
【００８８】
　次に、１番目から３番目までの駆動段の接続条件を考えると、
　　　Ｖg11on＝Ｖg21on＝Ｖg31on
　　　Ｖg11off＝Ｖg21off＝Ｖg31off
　　　Ｖg22on＝Ｖg32on
　　　Ｖg22off＝Ｖg32off
【００８９】
　また、ｉ番目（i＝１，２）の駆動段がｊ番目（ｊ＝ｉ＋１,..,３）の駆動段のＴj,i＋1を充分にオンまたはオフできる条件は、それぞれ次式で表される。
　　　Ｖout1on＝Ｖg22on
　　　Ｖout1on＝Ｖg32on
　　　Ｖout2on＝Ｖg33on
　　　Ｖout1off≦Ｖg22off
　　　Ｖout1off≦Ｖg32off
　　　Ｖout2off≦Ｖg33off
【００９０】
　以上、述べたように各段のＦＥＴのゲートを上記関係を満足するように、同期的に駆動することにより本発明の目的を達成することが出来る。
【００９１】
　図１０、図１１、図１２、図１３、図１４に示す各回路は、図１、図４、図５、図８、図９の各回路にそれぞれレベルシフトダイオードを適用した場合の回路図を示す。
　例として図１２の場合について説明すると、ダイオードＤ２１がＴ２１のドレインとＴ２２のソースの間に、陰極側がＴ２１のドレイン側、陽極側がＴ２２のソース側の向きで挿入されている。
【００９２】
　一般的にダイオードの順方向電流・電圧特性において、順方向電圧の値が電流量によらずほぼ一定であることを利用して、ダイオード接続間でほぼ一定値の電位差を与えている。ダイオードを適用することの目的は、バイアスの設定条件によってＴ１１、Ｔ２１、Ｔ２２のいずれかが式（１−１）〜（１−６）または式（１−２７）、（１−２８）の条件を満たさない場合が生じた時に、上記各ダイオードの適用によって各ノードのレベルシフトを発生させ、同じ条件を満たすようにすることにある。
【００９３】
　図１２のＤ２１の電圧レベルシフト量をＶsh21とすると、
　　　Ｖds11max＜Ｖdsbd　　　　　　　　　　　　　　　　（４−１）
　　　Ｖds21max＜Ｖdsbd　　　　　　　　　　　　　　　　（４−２）
　　　Ｖds22max＜Ｖdsbd　　　　　　　　　　　　　　　　（４−３）
　　　Ｖgd11min＝Ｖgs11min−Ｖds11max＞Ｖgdbd　  　　　（４−４）
　　　Ｖgd21min＝Ｖgs21min−Ｖds21max＞Ｖgdbd　　  　　（４−５）
　　　Ｖgd22min＝Ｖgs22min−Ｖds22max＞Ｖgdbd　　　  　（４−６）
の条件の下に、出力段におけるキルヒホフの法則の式（１−７）、（１−８）は、次のようになる。
【００９４】
　　　Ｖdd2−Ｖ1s2−Ｖds22min−Ｖsh21−Ｖds21min＝０　 （４−７）
　　　Ｖdd2−Ｖds22max−Ｖsh21−Ｖds21max＝０　　　　  （４−８）
　式（４−７）、（４−８）を解くことにより、
　　　Ｖdd2＝Ｖds21max＋Ｖds22max＋Ｖsh21　　　　　　　　　　　  （４−９）
　　　Ｖ1s2＝（Ｖds21max−Ｖds21min）＋（Ｖds22max−Ｖds22min）  （４−１０）
【００９５】
　また、式（１−１１）〜（１−１６）は、
　　　Ｖg21on＝Ｖgs21max           　　　　　　　　　 （４−１１）
　　　Ｖg21off＝Ｖgs21min           　　　　　　　　　（４−１２）
　　　Ｖg22on＝Ｖds21min＋Ｖsh21＋Ｖgs22max     　　  （４−１３）
　　　Ｖg22off＝Ｖds21max＋Ｖsh21＋Ｖgs22min          （４−１４）
　　　Ｖout2on＝Ｖdd2−Ｖ1s2                          （４−１５）
　　　Ｖout2off＝Ｖdd2                     　　　　　 （４−１６）
【００９６】
　駆動段に関する式（１−１７）〜（１−２４）及び条件（１−２５）〜（１−２８）については同一である。したがって、式（４−１０）より出力段の出力論理振幅Ｖ1s2がＶds21max−Ｖds21min、Ｖds22max−Ｖds22minの和となる特徴は変わらない。
【００９７】
　図５の具体的な設計例の場合、もし仮にＶgs11max＝Ｖgs21max＝Ｖgs22max＝―０．５Ｖ、Ｖgs11min＝Ｖgs21min＝Ｖgs22min＝−１Ｖとすると、レベルシフトダイオ−ドが無い場合にはＶg22on＝−０．３Ｖとなるので、式（１−２７）の条件を満たさなくなるが、Ｄ２１ を適用した回路構成の場合には例えばＶsh21＝０．７Ｖとして、
　Ｖds11max＝２．３Ｖ、　　　Ｖds11min＝０．４Ｖ、
　Ｖds21max＝２．６Ｖ、　　　Ｖds21min＝０．２Ｖ、
　Ｖds22max＝２．６Ｖ、　　　Ｖds22min＝０．２Ｖ、
　Ｖdd1＝１．６Ｖ、　　　　　Ｖls1＝１．９Ｖ、
　Ｖg11on＝−０．５Ｖ、　　　Ｖg11off＝−１Ｖ、
　Ｖdd2＝５．２Ｖ、　　　    Ｖ1s2＝４．８Ｖ、
　Ｖg21on＝−０．５Ｖ、　　　Ｖg21off＝−１Ｖ、
　Ｖg22on＝０．４Ｖ、　　  　Ｖg22off＝２．３Ｖ、
　Ｖout1on＝０．４Ｖ、　　   Ｖout1off＝２．３Ｖ、
　Ｖout2on＝１．１Ｖ、　　   Ｖout2off＝５．９Ｖ
の値によって条件を満たす設計が得られる。
【００９８】
　図１０について説明する。ダイオードＤ１は、Ｔ１のドレインとＴ２のソースの間に挿入され、ダイオードＤ１のアノードは、Ｔ２のソースに接続され、ダイオードＤ１のカソードはＴ１のドレインに接続されている。図１０の他の部分は、図１に示された回路と同じである。
【００９９】
　次に、図１１について説明する。ダイオードＤ１は、Ｔ１のドレインとＴ２のソースの間に挿入され、ダイオードＤ１のアノードは、Ｔ２のソースに接続され、ダイオードＤ１のカソードは、Ｔ１のドレインに接続されている。また、ダイオードＤ２は、Ｔ２のドレインとＴ３のソースとの間に挿入され、ダイオードＤ２のアノードは、Ｔ３のソースに接続され、ダイオードＤ２のカソードは　Ｔ２のドレインに接続されている。図１１の他の部分は、図４において示された回路と同じである。
【０１００】
　次に、図１３について説明する。ダイオードＤ２１は、Ｔ２１のドレインとＴ２２のソースの間に挿入され、ダイオードＤ２１’は、Ｔ２１’のドレインとＴ２２’のソースとの間に挿入されている。そして、ダイオードＤ２１のアノードは、Ｔ２２のソースに接続され、ダイオードＤ２１のカソードは、Ｔ２１のドレインに接続されている。また、ダイオードＤ２１’のアノードは、Ｔ２２’のソースに接続され、ダイオードＤ２１’のカソードは、Ｔ２１’のドレインに接続されている。図１３の他の部分は、図８に示された回路と同じである。
【０１０１】
　次に、図１４を説明する。ダイオードＤ２１とＤ２１’は、Ｔ２１のドレインとＴ２２のソースの間と、Ｔ２１’のドレインとＴ２２’との間にそれぞれ挿入され、ダイオードＤ２１のカソードは、Ｔ２１のドレインに接続され、ダイオードＤ２１のアノードは、Ｔ２２のソースに接続されている。また、ダイオードＤ２１’のカソードは、Ｔ２１’のドレインに接続され、ダイオードＤ２１’のアノードは、Ｔ２２’のソースに接続されている。
【０１０２】
　ダイオードＤ３１と　Ｄ３１’は、Ｔ３１のドレインとＴ３２のソースの間、Ｔ３１’のドレインとＴ３２’のソースとの間にそれぞれ挿入されている。そして、ダイオードＤ３１のカソードはＴ３１のドレインに接続され、ダイオードＤ３１のアノードは、Ｔ３２のソースに接続されており、ダイオードＤ３１’のカソードは、Ｔ３１’のドレインに接続されており、ダイオードＤ３１’のアノードは、Ｔ３２’のソースに接続されている。
【０１０３】
　さらに、ダイオードＤ３２とＤ３２’は、Ｔ３２のドレインとＴ３３のソースの間、Ｔ３２’のドレインとＴ３３’のソースとの間にそれぞれ挿入されている。そして、ダイオードＤ３２のカソードは、Ｔ３２のドレインに接続され、ダイオードＤ３２のアノードは、Ｔ３３のソースに接続されており、ダイオードＤ３２’のカソードは、Ｔ３２’のドレインに接続されており、ダイオードＤ３２’のアノードは、Ｔ３３’のソースに接続されている。図１４の他の部分は、図９において示された回路と同じである。
【０１０４】
　なお、以上述べた本発明における実施の形態については、能動素子として全て電界効果形トランジスタ（ＦＥＴ）を用いた場合について説明したが、バイポーラトランジスタのような３端子能動素子で有っても同様の構成が可能である。
【０１０５】
　また、以上述べた本発明における実施の形態については、３端子能動素子の負荷として全て抵抗を用いた場合について説明したが、ワイヤレスシステム用の電力増幅器では、通常狭帯域動作であるため、負荷を複素インピーダンスとした方が利得および出力電力を大きくとれることが多い。このように負荷を複素インピーダンスとし、利得および出力電力を大きくとる構成も本発明では利用可能である。
【図面の簡単な説明】
【０１０６】
【図１】本発明に係るドライバ回路の一実施の形態の要部を示す図である。
【図２】このドライバ回路おける各部の波形図である。
【図３】このドライバ回路における高速動作時の波形図である。
【図４】トランジスタを３段縦積接続したドライバ回路の要部を示す図である。
【図５】図１のドライバ回路における遅延手段を具体的に示した構成例を示す図である。
【図６】図４のドライバ回路における遅延手段を具体的に示した構成例を示す図である。
【図７】図１に示したドライバ回路の変形例を示す図である。
【図８】電流切換型ドライバ回路の第１の構成例を示す図である。
【図９】電流切換型ドライバ回路の第２の構成例を示す図である。
【図１０】レベルシフトダイオードを適用した場合の第１の構成例を示す図である。
【図１１】レベルシフトダイオードを適用した場合の第２の構成例を示す図である。
【図１２】レベルシフトダイオードを適用した場合の第３の構成例を示す図である。
【図１３】レベルシフトダイオードを適用した場合の第４の構成例を示す図である。
【図１４】レベルシフトダイオードを適用した場合の第５の構成例を示す図である。
【図１５】従来のドライバ回路の要部を示す図である。
【図１６】特許文献１に示されたドライバ回路の要部を示す図である。
【図１７】特許文献１に示されたドライバ回路における高速動作時の波形図である。
【符号の説明】
【０１０７】
　Ｔ１、Ｔ２、Ｔ３、Ｔ１１、Ｔ２１、Ｔ２２、Ｔ３１ 、Ｔ３２ 、Ｔ３３ 、Ｔ１１’、Ｔ２１’、Ｔ２２’、Ｔ３１ ’、Ｔ３２ ’、Ｔ３３ ’、Ｔcs1、Ｔcs2、Ｔcs3…ＦＥＴ（トランジスタ）、ＤＬ１，ＤＬ２，ＤＬ３、ＤＬ１’，ＤＬ２’，ＤＬ３’…遅延手段、ＩＮＶ…インバータ、Ｒ１、Ｒ２、Ｒ３、Ｒ１’、Ｒ２’、Ｒ３’…抵抗、ＧＮＤ…グランド、Ｖdd1,Ｖdd2,Ｖdd3,Ｖss,Ｖcs…電源電圧、Ｖg11、Ｖg21、Ｖg22、Ｖg31、Ｖg32、Ｖg33、Ｖg11'、Ｖg21'、Ｖg22'、Ｖg31'、Ｖg3,2'、Ｖg33'…それぞれ添字に対応するＦＥＴのゲート電圧、Ｖout,Ｖout1,Ｖout2,Ｖout3…それぞれ駆動段およびその後段となる出力段の出力信号電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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