(57)【要約】【課題】画像の高解像度化や高画素化、高フレームレート化に伴い、画像処理負荷が大きくなるが、画像処理の汎用性を高め、演算処理の冗長性を低くすることで、演算処理の高速化を図る。【解決手段】画像処理を内部で行う映像撮像装置の画像処理回路にＦＰＧＡを使用した画像処理の高速化を行う手段とＦＰＧＡのプログラムデータを格納するＲＯＭをマイコンによる書き換え可能とする手段を有し、ＦＰＧＡのみの電源を落とすことが可能な電源制御回路を有することで、映像撮像装置の電源を落とすことなくＦＰＧＡのプログラムを書き換え可能としたものである。【選択図】      図１
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【特許請求の範囲】
【請求項１】
デジタルＩ／Ｆ（インタフェース）と、画像処理用のＦＰＧＡを有する映像撮像装置において、上記デジタルＩ／Ｆに接続された外部機器より上記ＦＰＧＡのプログラムデータを取り込み、更新する手段を有することを特徴とする映像撮像装置。
【請求項２】
デジタルＩ／Ｆと、画像処理用のＦＰＧＡを有する映像撮像装置において、上記デジタルＩ／Ｆに接続された外部機器より上記ＦＰＧＡのプログラムデータを取り込み格納するＲＯＭをマイコンによる書き換え可能とする手段を有することを特徴とする映像撮像装置。
【請求項３】
デジタルＩ／Ｆと、画像処理用のＦＰＧＡを有する映像撮像装置において、上記デジタルＩ／Ｆに接続された外部機器より上記ＦＰＧＡのプログラムデータを取り込み、格納するＲＯＭと、該ＲＯＭに格納されたプログラムデータを書き換え可能とする手段と、上記ＦＰＧＡの電源のオン／オフを制御する手段を有し、当該映像撮像装置本体の電源を落とさず上記ＦＰＧＡのプログラムデータを更新することを特徴とする映像撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＩＥＥＥ１３９４やＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌ  Ｂｕｓ）等といったデジタルＩ／Ｆ（インターフェース）を有し、内部に画像認識、画像処理用の処理回路を有する映像撮像装置に関する。
【０００２】
【従来の技術】
近年、ＬＡＮ、ＩＥＥＥ１３９４やＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）等のデジタルＩ／Ｆを持つ映像撮像装置が、監視用、産業用を中心として市場に広まり始めている。これらの映像撮像装置の中には、デジタルＩ／Ｆを有するだけでなく、内部に画像処理が可能なＬＳＩ又はＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を内蔵しているものも存在する。  このような映像撮像装置は、デジタルＩ／Ｆにより、コンピュータなどと通信を行いながら、映像撮像装置内での画像処理内容を決定している。
以下、図２を使用して説明する。内部に画像処理用回路を有する映像撮像装置９は、撮像素子やアンプ、ノイズ除去回路などの信号補正回路を含んだデジタル映像信号発生回路１と高速演算が可能なＤＳＰといった画像処理用ＬＳＩ１１、デジタルＩ／Ｆ回路４を持つ。
デジタル映像信号発生回路１からの出力は、画像処理用ＬＳＩ１１に入力され、外部に外付けされた大容量のバッファ３を利用しながら映像データに処理を施され、デジタルＩ／Ｆ４により計算機１０などへ伝送される。これらの処理プログラムは、計算機１０などの装置からデジタルＩ／Ｆ４に入力され、一旦、バッファ６を経由し、装置内のマイコン７と通信を行いながらマイコン７の内蔵ＲＯＭなどに蓄積される。
画像処理用ＬＳＩ１１は、画像処理専用のＬＳＩやＤＳＰなどの場合が考えられる。  画像処理用ＬＳＩ１１が画像処理専用のＬＳＩの場合、演算内容がそのＬＳＩによって制限され、ＤＳＰである場合、画像処理の演算内容は内部のプログラムを書き換えるだけで良いため、演算内容にあまり制限を受けないが、ＤＳＰの内部構造が固定化されているため、処理速度に制限を受けたり、プログラム方法が複雑であるなどの問題があった。
【０００３】
【発明が解決しようとする課題】
前述のように、従来の映像撮像装置は内部に画像処理用のＬＳＩを持っているため、演算を行うハードウエアが固定化し、演算内容の汎用性が低くて、演算の冗長性が高くなる。  近年、画像処理が複雑になる一方で、画像の高解像度化、高画素化、高フレームレート化が著しく、画像処理の負荷が大きくなっており、より一層の汎用性と演算処理の高速化が望まれている。
本発明はこれらの問題点に鑑み、画像の高解像度化、高画素化、高フレームレート化に際し、画像処理の汎用性を高め、演算処理の冗長性を低くすることで、演算処理の高速化を図った映像撮像装置を実現することを目的とする。
【０００４】
【課題を解決するための手段】
本発明は上記目的を達成するため、デジタルＩ／Ｆと、画像処理用のＦＰＧＡを有する映像撮像装置において、上記デジタルＩ／Ｆに接続された外部機器より上記ＦＰＧＡのプログラムデータを取り込み、更新する手段を有する構成としたものである。
また、デジタルＩ／Ｆと、画像処理用のＦＰＧＡを有する映像撮像装置において、上記デジタルＩ／Ｆに接続された外部機器より上記ＦＰＧＡのプログラムデータを取り込み格納するＲＯＭをマイコンによる書き換え可能とする手段を有する構成としたものである。
また、デジタルＩ／Ｆと、画像処理用のＦＰＧＡを有する映像撮像装置において、上記デジタルＩ／Ｆに接続された外部機器より上記ＦＰＧＡのプログラムデータを取り込み、格納するＲＯＭと、該ＲＯＭに格納されたプログラムデータを書き換え可能とする手段と、上記ＦＰＧＡの電源のオン／オフを制御する手段を有し、当該映像撮像装置本体の電源を落とさず上記ＦＰＧＡのプログラムデータを更新する構成としたものである。
その結果、本発明は、映像撮像装置の画像処理にＦＰＧＡを使用することで、画像演算処理の冗長性を低くし、ＦＰＧＡのプログラムデータを格納するＲＯＭをマイコンにより書き換え可能としたことで、映像撮像装置本体の電源を落とすことなく、ＦＰＧＡのみの電源を落とし、ＦＰＧＡのプログラムを書き換えることができる。これにより、画像処理の汎用性を高め、処理の高速化を図ることができる。
【０００５】
【発明の実施の形態】
本発明の画像処理回路を装備した映像撮像装置の一実施例のブロック図を図１に示し、以下、詳細に説明する。
映像撮像装置９に電源が投入されると、プログラムが焼きこまれたＥＥＰＲＯＭ５からＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）にプログラムを呼び出し、内部ロジックを構成する。  電源が投入された映像撮像装置９は、撮像素子やアンプ、ノイズ除去回路などの信号補正回路を含んだデジタル映像信号発生回路１より、デジタル映像信号を発生させる。  このデジタル映像信号は、ＦＰＧＡ２に入力され、ＦＰＧＡ２の内部ロジックによって、外部に外付けされた大容量のバッファを利用した画像処理が施され、デジタルＩ／Ｆ４を経由し、計算機１０などに伝送される。
通常、ＳＲＡＭタイプのＦＰＧＡは、電源投入時にプログラムデータを外部のＲＯＭから読み出すことで、内部のロジックを構成する。そのため、ＦＰＧＡのプログラムを変更する場合、初めにＦＰＧＡの電源を落とし、マイコン７の制御により、スイッチ（ＳＷ）８をＯＮにする。
次に、マイコン７はデジタルＩ／Ｆ４を経由し、計算機１０と通信を行うことにより、変更するプログラムデータをバッファ６に受信する。  そしてバッファ６に受信された変更プログラムデータは、マイコン７によって読み出され、電気的な書き込みが可能なＥＥＰＲＯＭ５に焼き込まれる。  焼き込みが完了するとマイコン７により、ＳＷ８をＯＮに変更する。  すると、ＦＰＧＡ２はブートを開始し、ＥＥＰＲＯＭ５内の変更プログラムデータを読み出し、新しいロジックを構成する。
【０００６】
【発明の効果】
以上説明したように、本発明は画像処理を内部で行う映像撮像装置の画像処理回路にＦＰＧＡを使用した画像演算処理の冗長性を低くする手段と、ＦＰＧＡのプログラムデータを格納するＲＯＭをマイコンによる書き換え可能とする手段を有し、ＦＰＧＡのみの電源を落とすことが可能な電源制御回路を有することで、映像撮像装置全体の電源を落とすことなく、ＦＰＧＡのプログラムを書き換えることができる。これにより、画像処理の汎用性を高め、処理の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図
【図２】従来技術の構成の一例を示すブロック図
【符号の説明】
１：デジタル映像データ発生回路、２：ＦＰＧＡ、３：大容量バッファ、４：デジタルインターフェース（Ｉ／Ｆ）、５：ＥＥＰＲＯＭ、６：バッフア、７：マイコン、８：Ｓ．Ｗ、９：映像撮像装置、１０：計算機、１１：画像処理用ＬＳＩ。
【図１】
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【図２】
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