(57)【要約】【課題】ゲートアレイ型の半導体集積回路装置を使用する場合の回路設計の自由度を高くしながら、半導体集積回路装置のベースセルのセルサイズを小さくする。【解決手段】本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。この構成によれば、コンタクト領域を予め確保しないから、その分だけセルサイズを小さくすることができる。【選択図】  図１
2004273708.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとからなるベースセルを複数配列して設け、配線パターンによって所望の回路動作を実現するように構成されたゲートアレイ型の半導体集積回路装置において、
前記ベースセルに、前記ｐ−ＭＯＳトランジスタ及び前記ｎ−ＭＯＳトランジスタの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置に関する。
【０００２】
【従来の技術】
この種のゲートアレイ型の半導体集積回路装置においては、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとからなるベースセルを半導体基板に多数配列して設け、コンタクト孔及び金属配線を変更することにより、所望の回路動作を実現することが可能であり、新たな機能の回路の要望に対して、比較的簡単に対処できる。上記半導体集積回路装置の場合、金属配線を形成する前までの工程により作成される半導体チップは、全ての機能回路に共通であるため、開発期間の短縮、製造コストの低減を図ることができる。尚、このような構成の半導体集積回路装置の一例が、特許文献１に記載されている。
【０００３】
【特許文献１】
特公平４−７５６６４号公報
【０００４】
【発明が解決しようとする課題】
上記従来構成の半導体集積回路装置のベースセルの一例を、図５に示す。そして、この図５に示すベースセル１の電気回路図を図６に示す。上記図５に示すように、１個のベースセル１には、２個のｐ−ＭＯＳトランジスタ２ａ、２ｂ（図６参照）が作成された領域３と、２個のｎ−ＭＯＳトランジスタ４ａ、４ｂ（図６参照）が作成された領域５と，２個のｐ−ＭＯＳトランジスタ２ａ、２ｂの各ゲートに接続されたポリシリコン配線６ａ、６ｂと、２個のｎ−ＭＯＳトランジスタ４ａ、４ｂの各ゲートに接続されたポリシリコン配線７ａ、７ｂとが設けられている。
【０００５】
そして、ベースセル１上における、ポリシリコン配線６ａ、６ｂ、７ａ、７ｂの両端部には、ｐ−ＭＯＳトランジスタ２ａ、２ｂ及びｎ−ＭＯＳトランジスタ４ａ、４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域８ａ〜８ｈが一体に設けられている。これらコンタクト領域８ａ〜８ｈは、ポリシリコンで形成されており、ポリシリコン配線６ａ、６ｂ、７ａ、７ｂに一体的に連続している。
【０００６】
更に、コンタクト領域８ｂとコンタクト領域８ｅが連続し、コンタクト領域８ｄとコンタクト領域８ｇが連続している。これにより、ポリシリコン配線６ａとポリシリコン配線７ａが接続していると共に、ポリシリコン配線６ｂとポリシリコン配線７ｂが接続している。
【０００７】
さて、このような構成のベースセル１について、近年、そのセルサイズを小さくして集積度を高くしたいという要望がある。これに対して、ベースセル１の代わりに、セルサイズが小さいスタンダードセルを用いるように構成された半導体集積回路装置が、従来より、周知である。しかし、スタンダードセルは、回路設計の自由度が小さいという欠点があると共に、回路修正のためのダミーセルを予め埋め込んでおく必要もあった。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、回路設計の自由度を高くしながら、セルサイズを小さくすることができる半導体集積回路装置を提供するにある。
【０００９】
【課題を解決するための手段】
請求項１の発明によれば、ベースセルに、ｐ−ＭＯＳトランジスタ及びｎ−ＭＯＳトランジスタの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したので、ベースセルのセルサイズを小さくすることができる。そして、ゲートへの接続用のコンタクトを配設するためにポリシリコン配線を変更（作成）するプロセスを実行するときに、上記コンタクトの位置を自由に決めることが可能となるので、回路設計の自由度がより一層高くなる。
【００１０】
【発明の実施の形態】
以下、本発明の一実施例について、図１ないし図４を参照しながら説明する。まず、図１は、本実施例の半導体集積回路装置の１個のベースセル１１を示す上面図である。図２は、上記ベースセル１１の電気回路図である。
【００１１】
上記図１に示すように、ベースセル１１には、２個のｐ−ＭＯＳトランジスタ１２ａ、１２ｂ（図２参照）が作成された領域１３と、２個のｎ−ＭＯＳトランジスタ１４ａ、１４ｂ（図２参照）が作成された領域１５と、２個のｐ−ＭＯＳトランジスタ１２ａ、１２ｂの各ゲートに接続されたポリシリコン配線１６ａ、１６ｂと、２個のｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートに接続されたポリシリコン配線１７ａ、１７ｂとが設けられている。
【００１２】
そして、上記構成の場合、ベースセル１１上には、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を設けていない。
【００１３】
具体的には、ベースセル１１におけるｐ−ＭＯＳトランジスタ１２ａ、１２ｂの周囲にｐ−ＭＯＳトランジスタ１２ａ、１２ｂのゲートへの接続用の４個のコンタクトを配設するためのコンタクト領域を確保しないように構成すると共に、ベースセル１１におけるｎ−ＭＯＳトランジスタ１４ａ、１４ｂの周囲にｎ−ＭＯＳトランジスタ１４ａ、１４ｂのゲートへの接続用の４個のコンタクトを配設するためのコンタクト領域を確保しないように構成している。ちなみに、図５に示す従来構成においては、上記８個のコンタクト領域が確保されている。そして、ポリシリコン配線１６ａ、１６ｂと、ポリシリコン配線１７ａ、１７ｂは、接続されていない構成となっている。
【００１４】
更に、上記ベースセル１１においては、領域１３と領域１５との間の距離ｄ１を、従来構成（図５参照）の領域３と領域５との間の距離よりも短く設定している。上記距離ｄ１を短く設定できる理由は、上述したようにベースセル１１にコンタクト領域を設けていないためである。
【００１５】
また、ベースセル１１の外形線（境界線）の図１中の上辺と領域１３の上辺との間の距離ｄ２も、従来構成（図５参照）のベースセル１１の外形線（境界線）の上辺と領域３の上辺との間の距離よりも短く設定している。上記距離ｄ２を短く設定できる理由は、上述したようにベースセル１１にコンタクト領域を設けていないためである。
【００１６】
更に、ベースセル１１の外形線（境界線）の図１中の下辺と領域１５の下辺との間の距離ｄ３も、従来構成（図５参照）のベースセル１１の外形線（境界線）の下辺と領域５の下辺との間の距離よりも短く設定している。上記距離ｄ３を短く設定できる理由は、上述したようにベースセル１１にコンタクト領域を設けていないためである
このように、上記３つの距離ｄ１、ｄ２、ｄ３を短く設定することにより、ベースセル１１の図１中の上下方向の寸法を、従来構成よりも短くすることができた。尚、ベースセル１１の図１中の左右方向の寸法は、従来構成とほぼ同じ長さに設定している。この結果、本実施例のベースセル１１の大きさ（面積）は、従来構成よりもかなり小さく（例えば２０％程度小さく）なる。
【００１７】
そして、本実施例の半導体集積回路装置は、上記したベースセル１１を多数個配列して集積することにより構成されている。
【００１８】
さて、従来構成の半導体集積回路装置（即ち、マスタースライス方式のゲートアレイ型の半導体集積回路装置）を使用して、所望の回路動作を得るためには、周知のように、上記従来構成の半導体集積回路装置に対してコンタクトホールをあける工程と金属配線を変更（積層）する工程をペアで１回または複数回実行する必要がある。
【００１９】
これに対して、本実施例の半導体集積回路装置を使用する場合には、まず、ポリシリコン配線を変更（積層）する工程を実行することにより、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を形成する。このポリシリコン配線の変更工程は、必要に応じて複数回実行しても良い。
【００２０】
そして、上記ポリシリコン配線の変更工程を完了した後は、従来構成と同様にして、コンタクトホールをあける工程と金属配線を変更（積層）する工程を必要な回数実行するように構成されている、
さて、図３は、上記実施例のベースセル１１を使用して２入力ＮＡＮＤセル１８を構成した例を示す図である。この２入力ＮＡＮＤセル１８の電気回路図を、図４に示す。
【００２１】
このような構成の本実施例によれば、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したので、ベースセル１１のセルサイズを従来構成よりも小さくすることができる。具体的には、本実施例の場合、ベースセル１１のセルサイズを、スタンダードセルにほぼ近い程度の大きさのセルサイズにすることができた。
【００２２】
そして、上記実施例の場合、ゲートへの接続用のコンタクトを配設するためにポリシリコン配線を変更するプロセス（工程）を実行するときに、上記コンタクトの位置を自由に決めることが可能な構成となるので、回路設計の自由度がより一層高くなる。
【００２３】
特に、上記実施例では、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂのゲートと、ｎ−ＭＯＳトランジスタ１４ａ、１４ｂのゲートを接続していない構成であるので、各ゲートを任意に接続できる構成となることから、回路設計の自由度が更に向上し、トランジスタの信頼性の向上並びに配線後のセル面積の縮小を実現することができる。このため、クロックドインバータやトライステートバッファを容易にセル化することができる。特に、クロックドインバータをセル化する場合、ドライブ能力の高い回路構成ならびにセルサイズの縮小を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すベースセルの上面図
【図２】ベースセルの電気回路図
【図３】２入力ＮＡＮＤセルの上面図
【図４】２入力ＮＡＮＤセルの電気回路図
【図５】従来構成を示す図１相当図
【図６】図２相当図
【符号の説明】
１１はベースセル、１２ａ、１２ｂはｐ−ＭＯＳトランジスタ、１４ａ、１４ｂはｎ−ＭＯＳトランジスタ、１６ａ、１６ｂはポリシリコン配線、１７ａ、１７ｂはポリシリコン配線、１８は２入力ＮＡＮＤセルを示す。
【図１】
2004273708.tif 000003
【図２】
2004273708.tif 000004
【図３】
2004273708.tif 000005
【図４】
2004273708.tif 000006
【図５】
2004273708.tif 000007
【図６】
2004273708.tif 000008