(57)【要約】【課題】ｐ型ＭＯＳトランジスタの閾値電圧を簡単に最適化できるようにした半導体装置の設計方法及びその製造方法の提供を目的とする。【解決手段】半導体基板１にｐ型ＭＯＳトランジスタ５０と、このｐ型ＭＯＳトランジスタ５０のゲート電極部１５上を覆う絶縁膜１９とを有する半導体装置の設計方法であって、この絶縁膜１９の膜厚と、ｐ型ＭＯＳトランジスタ５０の閾値電圧との関係を調査しておき、当該調査の結果に基づいて絶縁膜１９を所定の厚みに設計し、このｐ型ＭＯＳトランジスタ５０の閾値電圧を所望の値に合わせ込む。【選択図】  図２
2004273684.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にｐ型ＭＩＳトランジスタと、このｐ型ＭＩＳトランジスタの電極部上を覆う絶縁膜とを有する半導体装置の設計方法であって、
前記絶縁膜の膜厚と、前記ｐ型ＭＩＳトランジスタの閾値電圧との関係を調査しておき、当該調査の結果に基づいて前記絶縁膜を所定の膜厚に設計し、当該ｐ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とする半導体装置の設計方法。
【請求項２】
ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとを組み合わせたＣＭＩＳトランジスタを有する半導体装置の設計方法であって、
請求項１に記載した半導体装置の設計方法を用いて、前記ｐ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とする半導体装置の設計方法。
【請求項３】
半導体基板にｐ型ＭＩＳトランジスタと、このｐ型ＭＩＳトランジスタの電極部上を覆う絶縁膜とを有する半導体装置の製造方法であって、
前記絶縁膜の膜厚を、請求項１又は請求項２に記載の半導体装置の設計方法に従って設定された所定の厚みに形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の設計方法、半導体装置およびその製造方法に係り、特に、同一の基板上にｐ型ＭＯＳトランジスタと、ｎ型ＭＯＳトランジスタとを備えたいわゆるＣＭＯＳトランジスタ構造を有する半導体ＩＣに適用して好適な半導体装置の設計方法及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置はますます微細化、高集積化しつつある。このように微細化や多層化が進むにつれて、成膜やアニール等の熱処理工程はますます増え続けている。このため、新プロセスを用いたＩＣ製品を設計し、製品化する場合には、その電気的特性の合わせ込みがますます困難になってきている。このようなＩＣ製品における電気的特性の合わせ込みは以下のようにして行う。
【０００３】
まず、ＴＥＧ付き、もしくは電気特性モニタ付きの試作ウエーハを、各製造工程を通して製造する。次に、完成した試作ウエーハの断面形状をＳＥＭやＦＩＢ等を用いて観察する。この断面形状から、層間絶縁膜の被覆性や平坦性、層間絶縁膜に形成したコンタクトホールの形状など、その構造特性を評価する。
また、この試作ウエーハをプローバ等の測定装置にセットして、コンタクト抵抗、ウェル抵抗、ポリシリコン抵抗など各部位の抵抗値や、ｐ型拡散層とｎ型拡散層の仕事関数、ＭＯＳトランジスタの閾値電圧など、その電気的特性を評価する。そして、これらの構造上の特性や電気的特性を所望の値に合わせ込むようにして、プロセス条件を調整する。
【０００４】
次に、ＩＣ製品を試作して歩留まりを評価し、プロセス条件を最適化する。そして、歩留まりを一定の値に到達させた後に、ＩＣ製品の信頼性試験を行う。この信頼性試験に合格したＩＣ製品のみが製品認定される。
【０００５】
【特許文献１】
特開平１１−１４５４６４号公報
【特許文献２】
特開平５−２０６１０７号公報
【０００６】
【発明が解決しようとする課題】
ところで、従来例に係るＩＣ製品の設計方法によれば、ＴＥＧや、電気特性モニタ付きの試作ウエーハを用いて、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの閾値電圧の合わせ込みを行っていた。
しかしながら、ＭＯＳトランジスタの閾値電圧を合わせ込むためには、ソース・ドレイン領域やチャネル領域への不純物イオンの注入条件や、イオン注入後の各熱処理工程の処理温度、処理時間などを細かく振って実験する必要があった。このため、非常に多くの工数と手間がかかり、コストが大きいという問題があった。
【０００７】
そこで、この発明はこのような問題を解決したものであって、ｐ型ＭＯＳトランジスタの閾値電圧、更にＣＭＯＳトランジスタの論理閾値を簡単に最適化できるようにした半導体装置の設計方法とその製造方法の提供を目的とする。
【０００８】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の設計方法は、半導体基板にｐ型ＭＩＳトランジスタと、このｐ型ＭＩＳトランジスタの電極部上を覆う絶縁膜とを有する半導体装置の設計方法であって、この絶縁膜の膜厚と、ｐ型ＭＩＳトランジスタの閾値電圧との関係を調査しておき、当該調査の結果に基づいて絶縁膜を所定の膜厚に設計し、当該ｐ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とするものである。
【０００９】
ここで、絶縁膜とは、例えばシリコン酸化膜、またはシリコン窒化膜である。また、ｐ型ＭＩＳトランジスタとは、例えばｐ型のエンハンスメントＭＯＳトランジスタである。本発明者は、これらの絶縁膜の膜厚と、ｐ型エンハンスメントＭＯＳトランジスタの閾値電圧との間には、膜厚が大きくなるほど閾値電圧が高くなる（閾値電圧の絶対値が小さくなる）という相関を発見した。
【００１０】
本発明は、このｐ型エンハンスメントＭＯＳトランジスタを含む、ｐ型ＭＩＳトランジスタにおける膜厚と閾値電圧との相関を利用して、絶縁膜を所定の厚みに設計し、ｐ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むものである。
本発明に係る第１の半導体装置の設計方法によれば、ｐ型ＭＩＳトランジスタの閾値電圧を簡単に最適化することができる。
【００１１】
また、本発明に係る第２の半導体装置の設計方法は、ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとを組み合わせたＣＭＩＳトランジスタを有する半導体装置の設計方法であって、上述した第１の半導体装置の設計方法を用いて、ｐ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とするものである。
【００１２】
本発明に係る第２の半導体装置の設計方法によれば、ｐ型ＭＩＳトランジスタの閾値電圧を簡単に最適化できるので、ＣＭＩＳトランジスタの論理閾値を最適化することができる。ＣＭＩＳトランジスタの論理閾値とは、ＣＭＩＳでインバーターを回路形成したときにインバーター出力が高レベルから低レベルへ遷移する、またはその逆に遷移する時の入力電圧のことである。
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板にｐ型ＭＩＳトランジスタと、このｐ型ＭＩＳトランジスタの電極部上を覆う絶縁膜とを有する半導体装置の製造方法であって、この絶縁膜の膜厚を、請求項１又は請求項２に記載の半導体装置の設計方法に従って設定された所定の厚みに形成することを特徴とするものである。
【００１４】
本発明に係る半導体装置の製造方法によれば、上述した第１、第２の半導体装置の設計方法が応用されるので、ｐ型ＭＩＳトランジスタの閾値電圧を簡単に最適化することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の設計方法及びその製造方法について説明する。
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。この半導体装置１００は、本発明の実施形態に係る半導体装置の設計方法にしたがってその構造と電気的特性を設計し、製造した半導体ＩＣである。この半導体装置１００は、ｐ型ＭＯＳトランジスタ（以下で、ｐＭＯＳトランジスタという）５０と、ｎ型ＭＯＳトランジスタ（以下で、ｎＭＯＳトランジスタという）６０とを同一のシリコン基板上に備えた、いわゆるＣＭＯＳトランジスタ構造を有する。
【００１６】
図１において、１はシリコン基板、３は素子分離層、５はｎ＋ウェル拡散層、７はｐ＋ウェル拡散層、９はｐ＋ソース・ドレイン拡散層（以下で、ｐ＋Ｓ／Ｄ拡散層という）、１１はｎ＋ソース・ドレイン拡散層（以下で、ｎ＋Ｓ／Ｄ拡散層という）、１３はゲート絶縁膜、１５はゲート電極部、１７はサイドウォール、１９は絶縁膜、２１は第１保護膜、２３は第１層間絶縁膜、２５は第１Ａｌ配線層、２７は第２層間絶縁膜、２９は第２Ａｌ配線層、３１は第２保護膜である。
【００１７】
図１に示す絶縁膜１９は、例えばプラズマＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によって堆積されたシリコン酸化膜である。この絶縁膜１９は、例えばｐ＋Ｓ／Ｄ拡散層９やｎ＋Ｓ／Ｄ拡散層１１への不純物の注入量に差を設けるための膜である。ｐ＋Ｓ／Ｄ拡散層９やｎ＋Ｓ／Ｄ拡散層１１の絶縁膜１９で覆われた部位は、この絶縁膜１９で覆われていない部位よりも不純物濃度が低くなっている。この絶縁膜１９の膜厚は、例えば８０Å程度である。
【００１８】
また、第１保護膜２１は、例えばプラズマＣＶＤによって堆積されたシリコン窒化膜である。この第１保護膜は、第１層間絶縁膜２３からシリコン基板１側へ拡散するような水分や、酸素（Ｏ２）等から、ゲート電極部やゲート絶縁膜、チャネル領域となるシリコン基板１を保護するための膜である。この第１保護膜２１の膜厚は、例えば８０Å程度である。
【００１９】
さらに、第１層間絶縁膜２３は、例えばＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜である。ボロン（Ｂ）とリン（Ｐ）の添加量は、それぞれ数％程度である。この第１層間絶縁膜２３は、半導体基板上のＭＯＳトランジスタ５０及び６０と、第１Ａｌ配線層２５とを層間分離し、かつＭＯＳトランジスタ５０及び６０をナトリウム（Ｎａ）等の汚染物質から保護するための膜である。この第１層間絶縁膜２３は、その膜厚が例えば６０００Å程度であり、その上面が平坦化されている。
【００２０】
ところで、この半導体装置１００では、絶縁膜１９の膜厚によって、ｐＭＯＳトランジスタの閾値電圧が所望の値に合わせ込まれている。以下、この点について説明する。
図７は絶縁膜１９の膜厚と、ｐＭＯＳトランジスタの閾値電圧との関係を示す概念図である。図７の横軸は絶縁膜１９の膜厚［Å］を示し、縦軸はｐＭＯＳトランジスタの閾値電圧［Ｖ］を示す。図７に示すように、絶縁膜１９とｐＭＯＳトランジスタの閾値電圧との間には一定の相関があり、絶縁膜１９の膜厚が大きくなるにつれて、ｐＭＯＳトランジスタの閾値電圧は高くなる。
【００２１】
従って、半導体装置１００の設計段階で、図７に示すような絶縁膜１９の膜厚と、ｐＭＯＳトランジスタの閾値電圧との相関（直線式）を実験等で調べておく。そして、この調査結果に基づいて、絶縁膜１９の膜厚を所定の値に設定し、ｐＭＯＳトランジスタの閾値電圧を所望の値に合わせ込む。例えば、図７の破線で示すように、ｐＭＯＳトランジスタの閾値電圧をＶｐに合わせ込みたい場合には、絶縁膜１９の膜厚をＴ［Å］に設計する。ここでは、例えばＴ＝８０Åとする。これにより、ｐＭＯＳトランジスタの閾値電圧を簡単に最適化することができる。
【００２２】
一方で、絶縁膜１９の膜厚とｎＭＯＳトランジスタとの間には相関がなく、絶縁膜１９の膜厚を変更してもｎＭＯＳトランジスタの閾値電圧はほとんど変動しない。従って、横軸は絶縁膜１９の膜厚［Å］とし、縦軸をｐＭＯＳトランジスタとｎＭＯＳトランジスタの閾値電圧差ΔＶｎｐとした図８でも良い。この閾値電圧差ΔＶｎｐを縦軸とする相関図に基づいて、絶縁膜１９の膜厚を所定の厚みに設計することによって、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの閾値電圧差を所望の値に合わせ込み、最適化することができる。
【００２３】
図６は閾値電圧の定義を示す概念図である。図６の横軸はゲート電圧Ｖｇ［Ｖ］であり、縦軸はゲートのコンダクタンスｇ［Ｓ］である。図６に示すように、ＭＯＳトランジスタの閾値電圧Ｖｔｈは、通常、チャネルが反転するときのゲート電圧、または、ドレイン電流が流れなくなるときのゲート電圧と定義される。
このような半導体装置１００の設計方法により、ｐＭＯＳトランジスタ５０の閾値電圧を一定の範囲内で任意に設計変更することが可能である。例えば、図２（Ａ）に示すように、絶縁膜１９の厚みがＬ１のとき、ｐＭＯＳトランジスタ５０の閾値電圧ＶｔｈはＶ１だとする。ここで、このｐＭＯＳトランジスタ５０の閾値電圧をＶ１よりも高いＶ２（Ｖ１＜Ｖ２）に変更したい場合には、図２（Ｂ）に示すように、この絶縁膜１９の厚みをＬ１よりも厚いＬ２（Ｌ１＜Ｌ２）に設計を変更する。これにより、ｐＭＯＳトランジスタ５０の閾値電圧を再現性よく簡単に変更することができる。
【００２４】
また、半導体装置１００が複数のｐＭＯＳトランジスタ５０を有する場合には、ゲート電極部１５上の絶縁膜１９の膜厚をトランジスタ間で異ならせることによって、一方のｐＭＯＳトランジスタ５０の閾値電圧と、他方のｐＭＯＳトランジスタ５０の閾値電圧とを異ならせることができる。
この第１実施形態では、シリコン基板が半導体基板に対応し、ｎ＋ウェル拡散層５が本発明のｎ型領域に対応し、ｐ＋ウェル拡散層７が本発明のｐ型領域に対応している。また、シリコン酸化膜からなる絶縁膜１９が本発明の絶縁膜に対応している。さらに、ｐＭＯＳトランジスタ５０が本発明のｐ型ＭＩＳトランジスタに対応し、ｎＭＯＳトランジスタ６０が本発明のｎ型ＭＩＳトランジスタに対応している。
【００２５】
次に、上述した半導体装置１００の製造方法について説明する。図４（Ａ）〜図５（Ｂ）は半導体装置１００の製造方法を示す工程図である。ここでは、図１に示した半導体装置１００を図４（Ａ）〜図５（Ｂ）に沿って製造する場合を想定する。従って、図４（Ａ）〜図５（Ｂ）において図１と対応する部分には同一符号を付す。
【００２６】
図４（Ａ）に示すように、まず始めに、半導体基板１の素子形成領域にボロン等のｐ型不純物や、リン等のｎ型不純物を選択的にイオン注入し熱拡散して、ｎ＋ウェル拡散層５や、ｐ＋ウェル拡散層７を形成する。次に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）プロセス等を用いて、素子形成領域以外の半導体基板１に素子分離層３を形成する。
【００２７】
この素子分離層３を形成した後に、半導体基板１を熱酸化してシリコン酸化膜等からなるゲート絶縁膜１３を形成する（ゲート絶縁膜１３としてシリコン窒化膜を形成する場合には、窒素やアンモニアによる熱窒化法等を行う。）。そして、このゲート絶縁膜１３上に多結晶シリコン膜を形成する。この多結晶シリコン膜の形成は、例えばＣＶＤにより行う。さらに、この多結晶シリコン膜にリンやボロン等の不純物を所定量だけ選択的に注入して、所定の導電性を持たせる。次に、この多結晶シリコン膜をパターニングして、チャネルとなる領域のゲート絶縁膜１３上にゲート電極部１５を形成する。このゲート電極部１５のパターニングには、周知のフォトリソグラフィ技術とドライエッチング技術を用いて行う。
【００２８】
図４（Ａ）に示すゲート電極部１５を形成した後に、半導体基板１上にＣＶＤでシリコン酸化膜を堆積させる。そして、このシリコン酸化膜をエッチバックして、ゲート電極部１５の側壁にサイドウォール１７を形成する。
次に、図４（Ｂ）に示すように、この半導体基板１上に絶縁膜１９を形成する。上述したように、この絶縁膜１９はシリコン酸化膜である。このシリコン酸化膜は、例えばプラズマＣＶＤ、または熱酸化等によって、約８０Å程度に形成する。この絶縁膜１９の膜厚は、図７に示した相関図にしたがって半導体装置１００の設計段階で定められた値であり、この膜厚によって、ｐＭＯＳトランジスタの閾値電圧が最適化されている。
【００２９】
この絶縁膜１９の成膜条件は、プラズマＣＶＤの場合には、例えば、原料ガスがシラン（ＳｉＨ４）と酸素（Ｏ２）、気圧約５Ｔｏｒｒ、ＲＦパワー１００Ｗ、ＲＦ周波数１３．５６ＭＨｚである。また、熱酸化の場合には、炉内雰囲気が酸素（Ｏ２）と窒素（Ｎ２）、処理温度が８５０℃程度である。
次に、フォトリソグラフィとウエットエッチングによって、図４（Ｂ）に示すように、ｐ＋Ｓ／Ｄ拡散層を形成する領域（以下で、ｐ＋Ｓ／Ｄ形成領域という）や、ｎ＋Ｓ／Ｄ拡散層を形成する領域（以下で、ｎ＋Ｓ／Ｄ形成領域という）上の絶縁膜１９を選択的に除去、または薄膜化する。
【００３０】
次に、ゲート電極部１５をマスクにして、ｎ＋ウェル拡散層５のｐ＋Ｓ／Ｄ形成領域にボロン等のｐ型不純物をイオン注入する。また、ｐ＋ウェル拡散層７のｎ＋Ｓ／Ｄ形成領域にリン等のｎ型不純物をイオン注入する。そして、ｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へイオン注入した後に、この半導体基板をアニールして、イオン注入したボロンやリンを活性化させる。このアニールの処理条件は、例えば窒素雰囲気下で、処理温度１１００℃、処理時間６０分程度である。これにより、ｐ＋Ｓ／Ｄ拡散層９とｎ＋Ｓ／Ｄ拡散層１１とを形成する。
【００３１】
ところで、このイオン注入工程では、ｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へのイオン注入量が同一領域内で異なっている。即ち、絶縁膜１９で覆われたｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へのイオン注入量は、絶縁膜１９で覆われていないｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へのイオン注入量よりも少なくなっている。これは、絶縁膜１９がイオン注入に対するバリア膜として機能するからである。ｐ＋Ｓ／Ｄ拡散層９とｎ＋Ｓ／Ｄ拡散層１１に不純物の濃度プロファイルを設けることによって、コンタクト抵抗等の電気的特性をより一層コントロールすることができる。
【００３２】
次に、この半導体基板１上に第１保護膜２１を形成する。上述したように、この第１保護膜２１はシリコン窒化膜である。このシリコン窒化膜は、例えばプラズマＣＶＤ、またはＣＶＤ等によって、約８０Å程度に形成する。また、熱窒化によって形成することも可能である。この第１保護膜２１の成膜条件は、プラズマＣＶＤの場合には、例えば、原料ガスがシラン（ＳｉＨ４）、アンモニア（ＮＨ３）、アルゴン（Ａｒ）、気圧約１Ｔｏｒｒ、ＲＦパワー３００Ｗ、ＲＦ周波数１３．５６ＭＨｚ、処理温度２５０℃程度である。また、ＣＶＤの場合には、例えば、原料ガスがジクロルシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）、気圧１Ｔｏｒｒ、処理温度７００℃程度である。
【００３３】
次に、図５（Ａ）に示すように、この保護膜２１上に第２層間絶縁膜２３を形成する。この第２層間絶縁膜２３は、例えばＢＰＳＧ膜であり、ＣＶＤによって形成する。そして、この第２層間絶縁膜２３を堆積した半導体基板１をリフローする。このリフローによって、第２層間絶縁膜２３の上面は平坦化される。
ところで、このリフロー工程は、水素（Ｈ２）と酸素（Ｏ２）を燃焼させた水蒸気雰囲気下で行うことが好ましい。窒素（Ｎ２）雰囲気下でリフローする場合と比べて、ＢＰＳＧ等のシリコン酸化膜の流動性を高めることができ、平坦性を向上することができるからである。このリフローの処理条件は、例えば、Ｈ２とＯ２のガス比が１：３、温度が９００℃程度、時間が６０分程度である。
【００３４】
また、水蒸気雰囲気を作るためには、Ｈ２とＯ２のガス比は２：１が理想的である。しかしながら、このガス比２：１で熱処理するとＨ２に引火して爆発する可能性があり、大変危険である。そのため、Ｈ２に対してＯ２の割合を過剰にしておく必要がある。
次に、フォトリソグラフィ技術とドライエッチング技術を用いて、半導体基板１上の選択的な領域、この例では、ｐ＋Ｓ／Ｄ拡散層９と、ｎ＋Ｓ／Ｄ拡散層１１の上方を開口するようなコンタクトホールを形成する。そして、このコンタクトホールが形成された半導体基板１上にＡｌ膜を形成する。このＡｌ膜は、例えばスパッタリングによって形成する。
【００３５】
次に、フォトリソグラフィ技術とドライエッチング技術を用いて、このＡｌ膜を配線形状にパターニングして、第１Ａｌ配線層２５を形成する。そして、この半導体基板１上に第３層間絶縁膜２７を形成する。この第３層間絶縁膜２７は、例えばＰＳＧ（ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜であり、ＣＶＤによって形成する。そして、この第３層間絶縁膜２７の上面をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）等で平坦化する。
【００３６】
次に、この第３層間絶縁膜２７上に第２Ａｌ配線層を形成する。この第２Ａｌ配線層の形成方法は、上述した第１Ａｌ配線層２５の形成方法と同様である。第２Ａｌ配線層を形成した後に、シリコン窒化膜等からなる第２保護膜をＣＶＤで形成し、図１に示した半導体装置１００を完成させる。
このように、本発明に係る半導体装置１００の製造方法によれば、ｐ型電界効果トランジスタ５０のゲート電極部１５上を覆う絶縁膜１９の厚さを、上述した半導体装置１００の設計方法に従って設定された所定の厚みに形成するので、ｐＭＯＳトランジスタの閾値電圧を簡単に最適化することができる。
（２）第２実施形態
上述の第１実施形態では、ｐＭＯＳトランジスタ５０のゲート電極部１５上がシリコン酸化膜からなる絶縁膜１９で覆われている場合について説明した。しかしながら、このｐＭＯＳトランジスタ５０のゲート電極部１５上は、絶縁膜１９ではなく、図３（Ａ）に示すように、シリコン窒化膜からなる第１保護膜２１で覆われている場合もある。この場合には、この保護膜２１の膜厚を合わせ込むことで、第１実施形態と同様に、ｐＭＯＳトランジスタ５０の閾値電圧を最適化することができる。
【００３７】
図９は保護膜２１の膜厚と、ｐＭＯＳトランジスタの閾値電圧との関係を示す概念図である。図９の横軸は保護膜２１の膜厚［Å］を示し、縦軸はｐＭＯＳトランジスタの閾値電圧［Ｖ］を示す。図９に示すように、保護膜２１とｐＭＯＳトランジスタの閾値電圧との間には直線上の相関があり、保護膜２１の膜厚が大きくなるにつれて、ｐＭＯＳトランジスタの閾値電圧は大きくなる。
【００３８】
そこで、半導体装置１００の設計段階で、図９に示すような保護膜２１の膜厚と、ｐＭＯＳトランジスタの閾値電圧との相関を実験等で調べておく。そして、この調査結果に基づいて、保護膜２１の膜厚を所定の値に設定し、ｐＭＯＳトランジスタの閾値電圧を所望の値に合わせ込む。例えば、図９の破線で示すように、ｐＭＯＳトランジスタの閾値電圧をＶｐ´［Ｖ］に合わせ込みたい場合には、保護膜２１の膜厚をＴ´［Å］に設計する。ここでは、例えばＴ´＝８０Åとする。これにより、ｐＭＯＳトランジスタの閾値電圧を簡単に最適化することができる。
【００３９】
また、この保護膜２１の膜厚を設計変更することによって、ｐＭＯＳトランジスタ５０の閾値電圧を一定の範囲内で任意にシフトさせることも可能である。例えば、図３（Ａ）に示すように、保護膜２１の厚みがＬ１´のとき、ｐＭＯＳトランジスタ５０の閾値電圧はＶ１´だとする。ここで、このｐＭＯＳトランジスタ５０の閾値電圧をＶ１´よりも電圧値の高いＶ２´に変更したい場合には、図３（Ｂ）に示すように、この保護膜２１の厚みを増してＬ１´に設計を変更する。これにより、ｐＭＯＳトランジスタ５０の閾値電圧をＶ１´からＶ２´に簡単に変更することができる。この第２実施形態では、保護膜２１が本発明の絶縁膜に対応している。
【００４０】
図１０はｐＭＯＳトランジスタ５０とｎＭＯＳトランジスタ６０とを組み合わせたＣＭＯＳインバーター２００の構成例を示す回路図である。このＣＭＯＳインバーター２００では、図７や図９に示したような相関図に基づいて、ｐＭＯＳトランジスタ５０の閾値電圧が最適化されている。
図１１はＣＭＯＳインバーター２００の動作特性を示す概念図である。
図１１において、横軸は入力電圧Ｖ１［Ｖ］であり、縦軸は出力電圧Ｖ２［Ｖ］である。図１１の破線で示すように、このＣＭＯＳインバーター２００では、ｐＭＯＳトランジスタ５０の閾値電圧が変化することによってＣＭＯＳインバーター２００の動作特性が変化する。例えば、ｐＭＯＳエンハンスメント型トランジスタの閾値電圧が高くなれば（閾値電圧の絶対値が小さくなれば）ＣＭＯＳインバーター２００の論理閾値はΔＶだけ高くなる。
【００４１】
従って、第１、第２実施形態で説明したように、ゲート電極部上を覆う絶縁膜または保護膜の膜厚を設計変更することにより、ＣＭＯＳインバーターの論理閾値を任意にシフトさせることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置１００の構成例を示す断面図。
【図２】第１実施形態に係る絶縁膜１９の膜厚合わせ込み例。
【図３】第２実施形態に係る保護膜２１の膜厚合わせ込み例。
【図４】半導体装置の製造方法（その１）を示す工程図。
【図５】半導体装置の製造方法（その２）を示す工程図。
【図６】閾値電圧の一般的な定義を示す概念図。
【図７】第１実施形態に係る絶縁膜１９の膜厚と閾値電圧の相関を示す図。
【図８】絶縁膜１９の膜厚と閾値電圧差ΔＶｎｐの相関を示す図。
【図９】第２実施形態に係る保護膜２１の膜厚と閾値電圧の相関を示す図。
【図１０】ＣＭＯＳインバーター２００の構成例を示す回路図。
【図１１】ＣＭＯＳインバーター２００の動作特性を示す概念図。
【符号の説明】
１  シリコン基板、３  素子分離層、５  ｎ＋ウェル拡散層、７  ｐ＋ウェル拡散層、９  ｐ＋Ｓ／Ｄ拡散層、１１  ｎ＋Ｓ／Ｄ拡散層、１３  ゲート絶縁膜、１５  ゲート電極部、１７  サイドウォール、１９  絶縁膜、２１  第１保護膜、２３  第１層間絶縁膜、２５  第１Ａｌ配線層、２７  第２層間絶縁膜、２９第２Ａｌ配線層、３１  第２保護膜、５０  ｐＭＯＳトランジスタ、６０  ｎＭＯＳトランジスタ、１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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