(57)【要約】【課題】低周波数制限を持たずレイル・ツー・レイル矩形波を出力するディジタル直交ＬＯ発生器を提供する【解決手段】従来型ソース結合論理（ＳＣＬ）ラッチの代わりに、クロック入力C2MOSラッチを使用して広帯域ディジタル直交局部発振器（ＬＯ）を構成することにより、低周波数限界値を持たず低電力消費の直交ＬＯ発生器が実現できる。【選択図】図３
2004088784.tif 000002
【特許請求の範囲】
【請求項１】
　差動クロック入力ＣＭＯＳ（C2MOS）ラッチであって：
　相補クロック信号（ＣＬＯＣＫおよびＣＬＯＣＫｂ）を入力するための、第１（ＣＬＫ）および第２（ＣＬＫｂ）クロック入力ポートと；
　第１および第２入力ポート（ＤおよびＤｂ）と；
　第１および第２出力ポート（ＱおよびＱｂ）と；
　第１および第２出力ポートの間に結合されている一対の背中合わせインバータ、とを含む前記差動C2MOSラッチ。
　
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は一般的に電子回路の分野に係わり、更に詳細には差動相補形酸化金属半導体（ＣＭＯＳ）ラッチおよびＣＭＯＳラッチを使用したディジタル直交発生器に関する。
【背景技術】
【０００２】
　直交局部発振器（LO : Local Oscillator）信号発生器は、ディジタル無線通信システム内の重要な基礎要素である。これらは、例えば直交変調器、復調器、および影像阻止混合器で使用されている。従来型直交ＬＯ発生器が図１に示されている。ＩＰ（同相:In-phase）およびＱＰ（直交位相:Quadrature-phase）ＬＯ信号を発生するためのいくつかの技術が存在しており、一対の直交ＬＯ信号を発生するためにもっとも一般的に使用されている技術では、２分周回路を使用する必要がある。従来型ソース結合ロジック（ＳＣＬ）ラッチの１例が図２に示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　従来型直交局所発振器ＬＯ信号発生器は、同相および直交位相ＬＯ信号を発生するために、ＳＣＬラッチを使用している。この様なＬＯ信号発生器は低動作周波数限界値を有し、それらは、ＲＦ　ＣＭＯＳ　混合器およびその他の回路で必要とされる、レイル・ツー・レイル（rail-to-rail）（すなわち矩形波）出力信号を提供することは無い。ＳＣＬラッチを組み込んでいるＬＯ発生器もまた、高い雑音の影響を受け、また大量の電力を消費する。ＳＣＬラッチはまた、その信号が次段に送られる前にソース・フォロワーまたはドライバが接続される必要があり、これにより電力消費が増加する。従って、当該技術分野において新たなラッチおよびこの新たなラッチを使用したディジタル直交ＬＯ発生器に対する需要が存在し、これは電力消費を改善し、また従来技術による直交信号発生器の持つ低周波数限界値を回避できるものである。
【課題を解決するための手段】
【０００４】
　新奇であると信じられる本発明の特徴は特に添付の特許請求の範囲に提示されている。本発明は添付図と一緒に、以下の説明を参照することによりもっとも良く理解されよう、複数の図に渡って類似の構成要素には動揺の参照番号が付されている。
【発明を実施するための最良の形態】
【０００５】
　明細書は新奇と考えられる本発明の特徴を定義している特許請求の範囲で判断されるものであるが、添付図と一緒に以下の説明を考慮することにより、本発明は更に良く理解されるものと信じる。
【実施例１】
【０００６】
　図３を参照すると、本発明の好適な実施例に基づくディジタル直交ＬＯ発生器３００が示されている。発生器３００は２つのクロック入力ＣＭＯＳ（また此処では、C2MOSと呼ばれる）ラッチ３０２と３０４を含み、これらは入力クロックの立ち上がりおよび立ち下がりでトリガが掛けられる。クロック信号入力ポート（ＣＬＫ）と相補クロック信号入力ポート（ＣＬＫｂ、ＣＬＫバーと呼ぶ）が、各々のラッチ３０２および３０４の一部として用意されている。ＣＬＫ入力ポートに与えられているクロック信号（ＣＬＯＣＫ）が論理高の時、ＣＬＫｂポートに与えられているクロック信号（ＣＬＯＣＫｂ）は論理低であり、またその逆も真である。直交発生器３００は２分周回路なので、入力周波数は出力周波数の２倍である。各々のラッチ３０２および３０４は一対の差動入力ポートＤとＤｂ並びに一対の差動出力ポートＱとＱｂを含む。ラッチ３０２および３０４は図３に示すように互いに接続されていて、同相（ＩＰ３１０およびＩＰｂ３１２）および直交位相（ＱＰ３０６およびＱＰｂ３０８）出力信号を与える。
【０００７】
　図４には差動C2MOSラッチ４００が示されており、これは本発明に基づくＬＯ発生器３００のラッチ３０２および３０４で使用できる。この正レベルに感応するラッチはＤ４０２およびＤｂ４０４入力ポートに存在する信号をＱ４０６およびＱｂ４０８出力ポートに、ＣＬＫクロック入力ポートに与えられるクロック信号（ＣＬＯＣＫ）が論理高になったときに通過させる。ＣＬＯＣＫ信号が論理低となると、入力データはＣＬＯＣＫ信号の立ち下がりでサンプリングされ、全位相の間ＬＯ発生器の出力ポート（ＯＰ３０６，ＯＰｂ３０８）に保持されるが、それは各々のラッチ３０２，３０４の中に見られる背中合わせインバータ４１０、４１２接続による。背中合わせ（back-to-back）インバータ部分４２０は図６に詳細に図示されている。
【０００８】
　これらのラッチ３００の二つがＬＯ発生器３００の中でなされているように、マスタ・スレーブ構造で接続されている場合、１つのラッチ３０２は正ラッチとして動作し、もう一方のラッチ３０４は負ラッチとして動作する。第２ラッチ３０４の負出力（Ｑｂ）を第１ラッチ３０２の正入力（Ｄ）にフィードバックすることにより、これは同相および直交位相信号を入力クロック信号の半分の周波数で発生するはずである。ディジタル直交ＬＯ発生器３００の出力波形が図５に示されている。発生器３００の性能は電力消費に依存していることに注意されたい。
【０００９】
　２ＧＨｚの入力周波数で１．５ボルト電源を使用したシミュレーションの結果、直交ＬＯ発生器３００では２．５９Ａの電力消費が見込まれる。異なる相対オフセット周波数での位相雑音が下記の表１に示されている。直交ＬＯ発生器３００の特長は低周波制限値が無いことである。
表１
オフセット周波数　　　　　　位相雑音
５ＭＨｚ　　　　　　　　　　-150.25dBc/Hz
１０ＭＨｚ　　　　　　　　　-151.86dBc/Hz
２０ＭＨｚ　　　　　　　　　-153.0dBc/Hz
【００１０】
　本発明の好適な実施例を図示し説明してきたが、本発明がそれに限定されないことは明らかであろう。種々の修正、変更、変形、置き換え、および同等品は、当業者にとって添付の特許請求の範囲で定義されている本発明の精神並びに範囲から逸脱することなく可能であろう。
【００１１】
以上の説明に関して更に以下の項を開示する。
（１）差動クロック入力ＣＭＯＳ（C2MOS）ラッチであって：
　相補クロック信号（ＣＬＯＣＫおよびＣＬＯＣＫｂ）を入力するための、第１（ＣＬＫ）および第２（ＣＬＫｂ）クロック入力ポートと；
　第１および第２入力ポート（ＤおよびＤｂ）と；
　第１および第２出力ポート（ＱおよびＱｂ）と；
　第１および第２出力ポートの間に結合されている一対の背中合わせインバータ、とを含む前記差動C2MOSラッチ。
【００１２】
（２）第１項記載の差動C2MOSラッチにおいて、差動C2MOSラッチは正レベル・ラッチであって第１および第２入力ポートの信号を、第１および第２出力ポートへ、第１（ＣＬＫ）相補クロック入力ポートが論理高レベルクロック信号を受け取ったことに応答して、通過させる前記差動C2MOSラッチ。
【００１３】
（３）第１項記載の差動C2MOSラッチにおいて、第１および第２入力ポートに存在する全ての信号は、第１（ＣＬＫ）相補クロック入力ポートが立ち下がりクロック信号を受け取るのに応答してサンプリングされ、また第１および第２入力ポートに存在する全ての信号は、第１（ＣＬＫ）相補クロック入力ポートが論理低レベルクロック信号を受け取るのに応答して、第１および第２出力ポートに安定状態で保持される、前記差動C2MOSラッチ。
【００１４】
（４）第１項記載の差動C2MOSラッチが更に：
　電源入力ポートと；
　接地ポートと；
　互いに結合され電源入力ポートと接地ポートとの間に接続された、第１、第２、第３および第４トランジスタと；
　第１差動出力ポート（Ｄ）に接続された第１および第４トランジスタと；
　第２クロック入力ポート（ＣＬＫｂ）に接続された第２トランジスタと；
　第１クロック入力ポート（ＣＬＫ）に接続された第３トランジスタとを含む、前記差動C2MOSラッチ。
【００１５】
（５）第４項記載の差動C2MOSラッチにおいて、第２および第３トランジスタが直接第２出力ポート（Ｑｂ）に接続されている、前記差動C2MOSラッチ。
【００１６】
（６）第５項記載の差動C2MOSラッチが更に：
　電源入力ポートと接地ポートとの間に接続された、第５、第６、第７および第８トランジスタを含む、前記差動C2MOSラッチ。
【００１７】
（７）第６項記載の差動C2MOSラッチにおいて：
　第５および第８トランジスタが第２差動出力ポート（Ｄｂ）に接続され；
　第６トランジスタが第２クロック入力ポート（ＣＬＫｂ）に接続され；
　第７トランジスタが第１クロック入力ポート（ＣＬＫ）に接続されている、前記差動C2MOSラッチ。
【００１８】
（８）第７項記載の差動C2MOSラッチにおいて、第６および第７トランジスタが直接第１出力ポート（Ｑ）に接続されている、前記差動C2MOSラッチ。
【００１９】
（９）直交局部発振器（ＬＯ）発生器であって：
　第１差動クロック入力ＣＭＯＳ（C2MOS）ラッチと；
　第１差動C2MOSラッチに結合された第２差動C2MOSラッチとを含む、前記直交ＬＯ発生器。
【００２０】
（１０）第９項記載の直交ＬＯ発生器において、
　第１および第２差動C2MOSラッチが、一対の同相（ＩＰおよびＩＰｂ）および一対の直交位相（ＱＰおよびＱＰｂ）出力ポートを提供するように互いに結合されている、前記直交ＬＯ発生器。
【００２１】
（１１）第９項記載の直交ＬＯ発生器において、第１および第２C2MOSラッチが互いにマスタ・スレーブの関係で結合されている、前記直交ＬＯ発生器。
【００２２】
（１２）第１０項記載の直交ＬＯ発生器において、第１C2MOSラッチが正ラッチとして動作し、第２C2MOSラッチが負ラッチとして動作する、前記直交ＬＯ発生器。
【００２３】
（１３）第９項記載の直交ＬＯ発生器において、各々の第１および第２C2MOSラッチが：
　第１（Ｄ）および第２（Ｄｂ）入力ポートと；
　第１（Ｑ）および第２（Ｑｂ）出力ポートと；
　第１（Ｄ）と第２（Ｑｂ）出力ポートの間に結合された背中合わせインバータを含む、前記直交ＬＯ発生器。
【００２４】
（１４）第１３項記載の直交ＬＯ発生器において、第１ラッチの第１出力ポート（Ｑ）が第２C2MOSラッチの第１入力ポート（Ｄ）に結合され、第１ラッチの第２出力ポート（Ｑｂ）が第２ラッチの第２入力ポート（Ｑｂ）に結合され；
　第１C2MOSラッチの第１および第２出力ポートが直交ＬＯ発生器用の同相出力ポート（ＩＰ，ＩＰｂ）を提供し、一方第２C2MOSラッチの第１および第２出力ポートが直交ＬＯ発生器用の直交位相出力ポート（ＱＰ，ＱＰｂ）を提供する、前記直交ＬＯ発生器。
【００２５】
（１５）クロック入力ＣＭＯＳ（C2MOS）ラッチ（３０２，３０４）を使用した広帯域ディジタル直交局部発振器（ＬＯ）発生器（３００）は非常に高い周波数で動作可能であり、一方電流消費は少なくソース結合論理（ＳＣＬ）ラッチを使用した従来技術による直交ＬＯ発生器に比較して位相雑音が低い。加えて、ＬＯ発生器（３００）は低周波限界値を持たず、完全二値（rail-to-rail）矩形波を出力できる。
【図面の簡単な説明】
【００２６】
【図１】従来技術によるＳＣＬラッチを使用した直交ＬＯ発生器のブロック図を示す。
【図２】従来技術によるＳＣＬラッチの模式図を示す。
【図３】本発明の１つの実施例に基づく、ＣＭＯＳラッチを使用したディジタル直交ＬＯ発生器のブロック図を示す。
【図４】本発明に基づくクロック入力ＣＭＯＳラッチの模式図を示す。
【図５】図３に示すディジタル直交ＬＯ発生器の出力波形を示す。
【図６】図４に示される、背中合わせ（back to back）インバータの詳細模式図である。
【符号の説明】
【００２７】
　３００　ディジタル直交ＬＯ発生器
　３０２，３０４　差動ＣＭＯＳラッチ
　３０６，３０８　直交位相出力信号
　３１０，３１２　同相出力信号
　４０２，４０４　入力ポート
　４０６，４０８　出力ポート
　４１０，４１２　インバータ
　４２０　背中合わせインバータ
　
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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