(57)【要約】【課題】簡易な構成を用いつつ、適正にＣＰＵの相互監視を実施すること。【解決手段】車載ＥＣＵは、各種制御を実施するための制御ＣＰＵ１１と、該制御ＣＰＵ１１を監視するための監視ＣＰＵ２１とを有し、これら各ＣＰＵ１１，２１間で相互に異常検出が実施される。ハードラッチ回路３０は、各ＣＰＵ１１，２１とは独立して設けられ、定電圧電源より常時給電されて信号入力された状態を保持する。監視ＣＰＵ２１は、制御ＣＰＵ１１で制御異常が発生した旨検出すると、ハードラッチ回路３０に対してラッチトリガ信号を出力する。【選択図】　　　図１
2004034854.tif 000002
【特許請求の範囲】
【請求項１】
各種制御を実施するための制御ＣＰＵと、該制御ＣＰＵを監視するための監視ＣＰＵとを有し、これら各ＣＰＵ間で相互に異常検出を実施する電子制御装置であって、前記各ＣＰＵとは独立して設けられ、定電圧電源より常時給電されて信号入力された状態を保持するハードラッチ回路を備え、監視ＣＰＵは、制御ＣＰＵで制御異常が発生した旨検出すると、前記ハードラッチ回路に対してラッチトリガ信号を出力することを特徴とする電子制御装置。
【請求項２】
前記ハードラッチ回路は、ラッチトリガ信号に相応するレベルのラッチ信号を各ＣＰＵに返し、各ＣＰＵはラッチ信号のレベルに応じて制御状態を判定する請求項１記載の電子制御装置。
【請求項３】
制御ＣＰＵの異常発生時に監視ＣＰＵが当該制御ＣＰＵをリセットし、そのリセット後の復帰に際し、制御ＣＰＵは前記ラッチ信号のレベルに基づき過去の異常発生履歴を記憶する請求項１又は２記載の電子制御装置。
【請求項４】
前記ハードラッチ回路は、電源スイッチがＯＮ状態である限りラッチトリガ信号入力時のラッチ信号出力を保持するものである請求項１乃至３の何れかに記載の電子制御装置。
【請求項５】
車両制御を実施する車両用電子制御装置に適用され、監視ＣＰＵは、制御ＣＰＵによる車両制御の異常を検出した際、前記ハードラッチ回路にラッチトリガ信号を出力する請求項１乃至４の何れかに記載の電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＣＰＵを備える電子制御装置に関するものである。
【０００２】
【従来の技術】
例えば車両用電子制御装置（車載ＥＣＵ）では、車両制御を実施する制御ＣＰＵと、その制御ＣＰＵを監視する監視ＣＰＵとを備える構成が知られており、各ＣＰＵで相互監視が行われる。具体的には、両方のＣＰＵに同一の制御信号（例えば運転者によるクルーズ制御信号）が取り込まれ、各ＣＰＵで前記制御信号の状態（Ｈ／Ｌレベル）が一致するかどうかによりＣＰＵの監視が実施される。この場合、前記制御信号の状態が不一致であれば、監視ＣＰＵは、制御ＣＰＵで制御異常が発生したと判断し、その異常発生の旨をメモリに記憶すると共に、制御ＣＰＵにリセットをかけるようにしていた。そして、リセット後に制御ＣＰＵが復帰した後、異常状態であった履歴が監視ＣＰＵから制御ＣＰＵに通知されるようになっていた。
【０００３】
【発明が解決しようとする課題】
上記の如く制御ＣＰＵがリセットされる場合、それに伴い制御ＣＰＵにより監視ＣＰＵがリセットされる。故に、監視ＣＰＵは、それ自身がリセットされても異常状態を記憶保持可能なＥＥＰＲＯＭ等の不揮発性メモリやスタンバイＲＡＭ等のバックアップ用メモリを必ず備えていなければならない。これを満足するためには、監視ＣＰＵであっても制御ＣＰＵと同等の機能を持つＣＰＵを使用しなければならない。従って、コストやサイズの面で無駄が発生していた。
【０００４】
本発明は上記問題に着目してなされたものであって、その目的とするところは、簡易な構成を用いつつ、適正にＣＰＵの相互監視を実施することができる電子制御装置を提供することである。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明では、各種制御を実施するための制御ＣＰＵと、該制御ＣＰＵを監視するための監視ＣＰＵとを有し、これら各ＣＰＵ間で相互に異常検出が実施される。また特に、各ＣＰＵとは独立して設けられ、定電圧電源より常時給電されて信号入力された状態を保持するハードラッチ回路を備え、監視ＣＰＵは、制御ＣＰＵで制御異常が発生した旨検出すると、前記ハードラッチ回路に対してラッチトリガ信号を出力する。本発明によれば、異常発生の旨がハードラッチ回路で記憶保持（ラッチ）されるため、監視ＣＰＵが不揮発性メモリ（ＥＥＰＲＯＭ）やスタンバイＲＡＭを持たなくても良い。それ故、簡易な構成を用いつつ、適正にＣＰＵの相互監視を実施することができる。
【０００６】
請求項２に記載の発明では、前記ハードラッチ回路は、ラッチトリガ信号に相応するレベルのラッチ信号を各ＣＰＵに返し、各ＣＰＵはラッチ信号のレベルに応じて制御状態を判定する。この場合、異常発生の旨はラッチ信号により各ＣＰＵに伝達される。故に、仮に通信異常が発生したとしても、異常発生の旨を適正に各ＣＰＵに伝えることができる。
【０００７】
請求項３に記載の発明では、制御ＣＰＵの異常発生時に監視ＣＰＵが当該制御ＣＰＵをリセットし、そのリセット後の復帰に際し、制御ＣＰＵは前記ラッチ信号のレベルに基づき過去の異常発生履歴を記憶する。この場合、制御ＣＰＵにおいて過去の異常発生履歴を適正に記憶することができる。
【０００８】
請求項４に記載の発明では、前記ハードラッチ回路は、電源スイッチがＯＮ状態である限りラッチトリガ信号入力時のラッチ信号出力を保持する。この場合、電源スイッチ（車両用にあってはイグニッションスイッチ）がＯＮであれば、各ＣＰＵのリセット等に関係なくラッチ信号が一定の状態で保持され、ひいては異常検出の状態が保持できることとなる。
【０００９】
本発明は、車両用電子制御装置として好適に具体化できる。すなわち、請求項５に記載したように、監視ＣＰＵは、制御ＣＰＵによる車両制御の異常を検出した際、前記ハードラッチ回路にラッチトリガ信号を出力すると良い。
【００１０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図面に従って説明する。図１は、本実施の形態における車載ＥＣＵの装置概要を示す構成図である。
【００１１】
図１において、車載ＥＣＵは主要な構成として、制御用マイコン１０、監視用マイコン２０及びハードラッチ回路３０を備え、各マイコン１０，２０はシリアル通信により相互に通信可能に接続されている。制御用マイコン１０は、周知のエンジン制御機能やクルーズ制御機能を有する制御ＣＰＵ１１を有し、特にクルーズ制御機能に関して外部からのクルーズ制御信号を受信すると、車両速度を所望の目標速度に保持して定速走行を実現する。
【００１２】
一方、監視用マイコン２０は、監視ＣＰＵ２１、信号取り込み部２２及びＷＤ回路２３を備える。監視ＣＰＵ２１は、制御ＣＰＵ１１の監視を行うための監視機能を有する。また、監視ＣＰＵ２１は、制御ＣＰＵ１１の制御異常を検出した際、リセット信号を出力し、トランジスタ２４を通じて制御用マイコン１０にリセットをかける。また更に、監視ＣＰＵ２１は、同じく制御ＣＰＵ１１の制御異常を検出した際、後述するハードラッチ回路３０に対してＨレベルのラッチトリガ信号を出力する。
【００１３】
信号取り込み部２２には、図示しない各種スイッチや各種センサより検出信号等が取り込まれる。具体的には、運転者によるクルーズ走行の意思を表すクルーズ制御信号、運転者によるブレーキ操作の有無を表すブレーキ信号、アクセル操作量の検出値などが取り込まれる。そして、この信号取り込み部２２に取り込まれた検出信号等は制御ＣＰＵ１１及び監視ＣＰＵ２１に対して随時送信される。
【００１４】
ＷＤ回路２３は、制御用マイコン１０から入力されるＷＤパルスをモニタし、そのＷＤパルスが所定時間以上反転しなかった場合に制御用マイコン１０に対してリセット信号を出力する。
【００１５】
また、ハードラッチ回路３０は、制御ＣＰＵ１１や監視ＣＰＵ２１とは独立して設けられており、基本動作として監視ＣＰＵ２１からラッチトリガ信号を入力し、その信号レベルに相応するレベルのラッチ信号を各ＣＰＵ１１，２１に出力する。以下、図２を用いてハードラッチ回路３０の詳細な構成を説明する。図２中、ＶＯＭ、ＶＯＳは何れも定電圧電源であり、そのうちＶＯＭはイグニッションスイッチ（電源スイッチ）のＯＮ時にのみ供給される定電圧電源、ＶＯＳはイグニッションスイッチのＯＮ／ＯＦＦに関係なく常時供給される定電圧電源である。これらＶＯＭ、ＶＯＳは図示しない電源ＩＣにより生成されてこのハードラッチ回路３０に供給される。
【００１６】
図２のハードラッチ回路３０において、監視ＣＰＵ２１から出力されるラッチトリガ信号はトランジスタ３１のベースに入力される。トランジスタ３１のコレクタには定電圧電源ＶＯＳが接続されている。
【００１７】
また、トランジスタ３１のコレクタは、インバータ３２及びフィルタ回路３３を介してＡＮＤ回路３４の入力端子に接続されている。フィルタ回路３３はノイズ除去のため設けられる。これに加え、ＡＮＤ回路３４の他方の入力端子には定電圧電源ＶＯＭが接続されている。ＡＮＤ回路３４の出力はラッチ信号として取り出され、制御ＣＰＵ１１及び監視ＣＰＵ２１に対して出力される。また、当該ラッチ信号はトランジスタ３１のベースにも入力される。
【００１８】
次に、上記の如く構成される車載ＥＣＵの作用を説明する。ここでは、制御ＣＰＵ１１によるクルーズ制御に際し、該クルーズ制御に関する制御異常を検出する場合について説明する。図３は、その概要を示すタイムチャートである。
【００１９】
さて、図３では、タイミングｔ１で制御ＣＰＵ１１の制御異常が検出される。当該異常検出については種々の手法が知られており、ここではその一例を簡単に説明する。すなわち、制御ＣＰＵ１１では、監視ＣＰＵ２１からクルーズ制御許可信号を受けてクルーズ制御が開始され、制御ＣＰＵ１１から監視ＣＰＵ２１に対してクルーズ制御中信号が出力される。そして、クルーズ制御中に、外部よりクルーズ制御を中止させる旨指示されると、制御ＣＰＵ１１でのクルーズ制御が中止される。なお、クルーズ制御を中止させる旨の指示とは、クルーズ制御信号がＯＦＦされたこと、ブレーキ信号が入力されたこと、センサ系の異常発生を示す信号が入力されたこと等である。クルーズ制御が中止される際、監視ＣＰＵ２１から制御ＣＰＵ１１に制御禁止信号が出力され、更に制御ＣＰＵ１１により制御中信号がクリアされる。かかる場合において、制御ＣＰＵ１１で何らかの制御異常が発生すると、クルーズ制御を中止すべきであるのに制御中信号がクリアされなくなる。そのことから監視ＣＰＵ２１では制御ＣＰＵ１１での制御異常が検出される。
【００２０】
タイミングｔ１での異常検出時には、監視ＣＰＵ２１から制御ＣＰＵ１１に対してリセット信号（Ｌレベルのワンパルス信号）が出力されると共に、Ｈレベルのラッチトリガ信号が出力される。前記図２の構成では、ラッチトリガ信号＝Ｈによりトランジスタ３１がＯＮし、その時のコレクタ出力がインバータ３２及びフィルタ回路３３を通じてＡＮＤ回路３４に出力される。これにより、タイミングｔ２でラッチ信号がＨレベルとなり、そのラッチ信号が各ＣＰＵ１１，２１に出力される。
【００２１】
その後、タイミングｔ３では、制御ＣＰＵ１１により監視ＣＰＵ２１がリセットされる。つまり、制御ＣＰＵ１１がリセットされたことに連動して監視ＣＰＵ２１にリセットがかかる。このリセットによりラッチトリガ信号がＬレベルに戻るが、ラッチ信号が依然としてＨレベル（リセット前のレベル）のままであるため、トランジスタ３１がＯＮし続け、当該ラッチ信号がＨレベルの状態を保持する。
【００２２】
以後、電源がＯＦＦされない限り（定電圧電源ＶＯＭが落ちない限り）ラッチ信号がＨレベルの状態を保持し、各ＣＰＵ１１，２１はラッチ信号＝Ｈの状態を知り得ることができる。
【００２３】
制御ＣＰＵ１１では、リセットからの復帰後においてラッチ信号の状態がモニタされ、ラッチ信号＝Ｈであることから、リセット前に監視ＣＰＵ２１により制御異常が検出されたことが記憶される。かかる場合、必要に応じて異常発生の旨がユーザに知らされ、更にフェイルセーフ処理が実施される。
【００２４】
以上詳述した本実施の形態によれば、以下に示す効果が得られる。
異常発生の旨がハードラッチ回路３０で記憶保持されるため、監視ＣＰＵ２１が不揮発性メモリ（ＥＥＰＲＯＭ）やスタンバイＲＡＭを持たなくても良い。言い換えれば、監視ＣＰＵ２１として低機能なＣＰＵを用いたとしても従来（制御ＣＰＵと同等の監視ＣＰＵを用いた場合）と同等の機能が実現できる。それ故、簡易な構成を用いつつ、適正にＣＰＵの相互監視を実施することができる。
【００２５】
各ＣＰＵ１１，２１は、ハードラッチ回路３０からのラッチ信号のレベルに応じて制御状態を判定するようになっており、異常発生の旨はラッチ信号により各ＣＰＵ１１，２１に伝達される。故に、仮に通信異常が発生したとしても、異常発生の旨を適正に各ＣＰＵ１１，２１に伝えることができる。
【００２６】
リセット後の復帰に際し、制御ＣＰＵ１１はラッチ信号のレベルに基づき過去の異常発生履歴を記憶するため、制御ＣＰＵ１１において過去の異常発生履歴を適正に記憶することができる。
【００２７】
ハードラッチ回路３０は、イグニッションスイッチがＯＮ状態である限りラッチトリガ信号入力時のラッチ信号出力を保持するため、各ＣＰＵ１１，２１のリセット等に関係なくラッチ信号が一定の状態で保持され、ひいては異常検出の状態が保持できることとなる。
【００２８】
なお本発明は、上記以外に次の形態にて具体化できる。
上記実施の形態では、図２の構成においてＡＮＤ回路３４に定電圧電源ＶＯＭ（イグニッションスイッチのＯＮ時にのみ供給される定電圧電源）を入力したが、これに代えて定電圧電源ＶＯＳ（常時供給される定電圧電源）を入力する構成であっても良い。ＶＯＭをＶＯＳに代えることにより、イグニッションスイッチのＯＦＦ後もラッチ信号の状態が保持できるようになる。
【００２９】
図１の構成では、監視用マイコン２０に監視ＣＰＵ２１、信号取り込み部２２及びＷＤ回路２３を設けたが、その構成は任意に変更でき、これらを各々別個に設けても良い。また、ハードラッチ回路３０についても全て又は一部を監視用マイコン２０内に設ける構成であっても良い。
【００３０】
ハードラッチ回路３０を複数設け、各ハードラッチ回路３０の個別に異なるラッチトリガ信号を出力する構成としても良い。この場合、複数の異常の状態が記憶保持できる。また、車両用電子制御装置以外への適用も可能である。
【図面の簡単な説明】
【図１】発明の実施の形態における車載ＥＣＵの装置概要を示す構成図。
【図２】ハードラッチ回路の構成を示す回路図。
【図３】制御異常時の動作を示すタイムチャート。
【符号の説明】
１０…制御用マイコン、１１…制御ＣＰＵ、２０…監視用マイコン、２１…監視ＣＰＵ、３０…ハードラッチ回路。
【図１】
2004034854.tif 000003
【図２】
2004034854.tif 000004
【図３】
2004034854.tif 000005