(57)【要約】【課題】デジタル信号の受信回路及びこれを用いた受信装置において信号速度より高速なクロックで信号をサンプルして伝送する非同期サンプリング伝送方法によって生じるジッタを低減させる。【解決手段】受信装置において、同じビットを３回サンプリングしたことを検出した場合（図３（ｄ）の選択信号）は、当該ビットの出力時間を２．５クロック分とし、次のビットを０．５クロック分早く出力するようにする（図３（ｅ）の出力）。【選択図】　　　　図３
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【特許請求の範囲】
【請求項１】
入力されたデジタル信号をその速度ＢＲより高速なサンプリングクロックでサンプルされた送信信号を受信する受信回路であって、
サンプリングクロック周波数をｆｓとしたとき、Ｎを２以上の整数として、
Ｎ＊ＢＲ＜ｆｓ＜（Ｎ＋０．５）ＢＲ
なる条件でサンプリングされ送信された信号を受信する際、１ビットがサンプルクロックのＮ＋１周期の幅となったビットを検出した場合に、当該ビット幅をサンプルクロックのＮ＋０．５周期の幅に短縮し、次のビットをＮ＋０．５周期の幅に延長したものを出力することを特徴とする受信回路。
【請求項２】
Ｎ＝２であるとき、回路内で再生したサンプリングクロックで受信信号をサンプルしたとき、３以上の奇数回連続して同じレベルを検出する毎に、そのときのビットを半クロック時間短縮し、その分次のビットを早くから出力し始めるようにすることを特徴とする請求項１に記載の受信回路。
【請求項３】
入力されたデジタル信号をその速度ＢＲより高速なサンプリングクロックでサンプルされた送信信号を受信する受信回路であって、
サンプリングクロック周波数をｆｓとしたとき、Ｎを２以上の整数として、
（Ｎ＋０．５）ＢＲ＜ｆｓ＜（Ｎ＋１）ＢＲ
なる条件でサンプリングされ送信された信号を受信する際、１ビットがサンプルクロックのＮ周期の幅となったビットを検出した場合に、当該ビット幅をサンプルクロックのＮ＋０．５周期の幅に延長し、次のビットをＮ＋０．５周期の幅に短縮したものを出力することを特徴とする受信回路。
【請求項４】
Ｎ＝２であるとき、回路内で再生したサンプリングクロックで受信信号をサンプルしたとき、３以上の奇数回目にレベル変化を検出したら、変化する直前のビットを半クロック時間延長し、その分次のビットを短縮することを特徴とする請求項３に記載の受信回路。
【請求項５】
請求項１から４のいずれか１つに記載の受信回路を使用した受信装置。
【請求項６】
入力されたデジタル信号をその速度ＢＲに対し、Ｎを２以上の整数として、
Ｎ＊ＢＲ＜ｆｓ＜（Ｎ＋０．５）ＢＲ
なる条件のサンプリングクロックでサンプルした結果を送信する送信装置と、
請求項５に記載の受信装置とを備え、前記送信装置と前記受信装置との間で信号を伝送することを特徴とする伝送システム。
【請求項７】
入力されたデジタル信号をその速度ＢＲに対し、Ｎを２以上の整数として、
（Ｎ＋０．５）ＢＲ＜ｆｓ＜（Ｎ＋１）ＢＲ
なる条件のサンプリングクロックでサンプルした結果を送信する送信装置と、
請求項５に記載の受信装置とを備え、前記送信装置と前記受信装置との間で信号を伝送するよう構成された伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル情報を伝送するための受信回路、受信装置及び伝送システムに関する。
【０００２】
【従来の技術】
同期していない複数のデジタル情報（フレームやパケットなど）を時分割多重して伝送する方法の一つとして、デジタル情報を高速クロックでサンプリングしてその結果を伝送するものがある。特開２００１−１１１５３４号公報や特開２０００−２３２４２６号公報などで「ランダム・オーバー・サンプリング」と称しているものである。この明細書ではこの伝送方法を「非同期サンプリング伝送方法」と呼ぶことにする。以下に簡単な例を用いて非同期サンプリング伝送方法を説明する。
【０００３】
図１０は、従来の非同期サンプリング伝送方法による伝送システムを説明するブロック図である。図１０に示す伝送システムは、ＣＨ１とＣＨ２用の２つの入力ポートから入力される信号を時分割多重（ＴＤＭ）して伝送路７３に出力する送信装置（ＴＸ）７１と、伝送路７３からの信号を受信してＣＨ１とＣＨ２に振り分けて２つの出力ポートから出力する受信装置（ＲＸ）７２を備える。
【０００４】
ＣＨ１、ＣＨ２共インタフェースは公称１０Ｍｂｉｔ／ｓの速度であるが、両者は非同期であり、それぞれの速度をｆ１、ｆ２としたとき、両者には数１０ｐｐｍの速度差がある。送信装置７１は、これらの信号を時分割多重して伝送路７３に送出する。受信装置７２は、伝送路７３から信号を受信すると、情報をＣＨ１、ＣＨ２に振り分け、それぞれの出力ポートからｆ１、ｆ２の速度で出力する。非同期サンプリング伝送方法は、このようなシステムに有効な方法である。
【０００５】
上述した非同期サンプリングの方法を、図１１を用いて説明する。（ａ）は送信装置７１の入力信号である。これを信号速度より速い、例えば３２ＭＨｚでサンプリングする。すなわち、本来デジタル信号である入力信号をアナログ信号に見立ててそれを１ビットでアナログ−デジタル変換するのである。（ｂ）はサンプリングクロック、（ｃ）はサンプリング（アナログ−デジタル変換）した結果である。
【０００６】
ＣＨ１、ＣＨ２両方の信号に対して共通のクロックでこの処理を行えば、元々非同期であった信号がサンプリングクロックに対しては同期した信号となるのでその後の時分割多重／分離処理は容易に行える。分離後の信号は、それぞれ元の速度ｆ１、ｆ２となる。
【０００７】
また、図１２は、送信装置７１内で使用される従来の送信回路例である。図１２に示す送信回路は、サンプル周波数ｆｓの２倍の周波数のクロックを出力するクロック発振器９１と、２分周器９２と、Ｄフリップフロップ９３及び９４と、シフトレジスタ９５とを備えている。
【０００８】
すなわち、この送信回路は、図１３のタイミングチャートに示すように、Ｄフリップフロップ９３及び９４において、クロック発振器９１からのクロック（図１３（ａ）の２ｆｓ参照）を２分周する２分周器９２の出力（図１３（ｂ）のｆｓ参照）に基づいてＣＨ１、ＣＨ２両方の入力信号をサンプルし（図１３（ｃ）、（ｄ）の９３Ｑ，９４Ｑ参照）、その出力を、シフトレジスタ９５に取り込んで、２ｆｓの速度で出力（図１３（ｅ）のＴＤＭ　ＯＵＴ参照）を送出している。
【０００９】
また、図１４は、受信装置７２内で使用される従来の受信回路の例である。図１４に示す受信回路は、送信装置７１の出力であるＴＤＭ　ＯＵＴが伝送路７３を介して受信される信号（図１５（ａ）のＴＤＭ　ＩＮ）をパラレル信号に変換するシフトレジスタ１１１と、後述する２分周器１１５からの出力に基づいてシフトレジスタ１１１から出力されるパラレル信号をそれぞれ取り込むことによってＣＨ１とＣＨ２の信号を再生するＤフリップフロップ１１２及び１１３と、受信信号からクロックを再生するクロックリカバリ回路（ＣＤＲ）１１４と、２分周器１１５とを備えている。
【００１０】
すなわち、この受信回路は、図１５のタイミングチャートに示すように、上述のように伝送路７３を介して受信される受信信号（図１５（ａ）のＴＤＭ　ＩＮ）をシフトレジスタ１１１でパラレル信号に変換し（図１５（ｃ）及び（ｄ）の１１１Ｑ及び１１１Ｑ２参照）、そのシフトレジスタ１１１の出力をＤフリップフロップ１１２及び１１３がクロックリカバリ回路１１４の出力（図１５（ｂ）の２ｆｓ参照）を２分周する２分周器１１５の出力の周期（図１５（ｅ）のｆｓ参照）で取り込むことによって各チャネルの信号が再生される（図１５（ｆ）及び（ｇ）の１１２Ｑ及び１１３Ｑ参照）。
【００１１】
なお、本来であれば、入力チャネルと出力チャネルが一致するようにする機能が必要となるが、本質的な話ではないので、ここでは触れないことにする。
【００１２】
このようにして、非同期サンプリング伝送方法を用いれば、非同期の複数の信号を簡単に時分割多重して伝送することが可能である。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した非同期サンプリング伝送方法においては、出力信号に大きなジッタが現れてしまうという問題を有していた。図１６は、入力信号の速度の２倍よりやや高速なサンプリングクロックでサンプリングを行った場合を示している。この図１６に示すように、入力信号（図１６（ａ）参照）とサンプリングクロック（図１６（ｂ）参照）の位相関係によって２回サンプルされるビットと（まれではあるが）３回サンプルされるビットがある。すなわち、サンプリング後の信号はサンプリングクロックの周期で考えると２周期分の幅を持つビットと３周期分のビットが混在した、つまりジッタを含んだものとなる。これがそのまま受信装置７２の出力信号となる。
【００１４】
このジッタを少なくするためにはサンプリングクロックの周波数ｆｓを高くすればよいのであるが、伝送路７３での伝送速度を低く抑えるためには、サンプリングクロックの周波数ｆｓはなるべく低い値にしたい。
非同期サンプリング伝送方法を用いる伝送装置では、通常、このジッタを抑圧するために、再生した信号に対しＰＬＬなどを使ったジッタを低減する回路を備える。しかし、このような大きなジッタを抑えるのは困難である。
【００１５】
本発明は、上述した従来の問題点を解決するためになされたもので、非同期サンプリング伝送を少ないジッタで実現できる受信回路、受信装置及び伝送システムを提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記問題点を解決するために、本発明に係る受信回路は、入力されたデジタル信号をその速度ＢＲより高速なサンプリングクロックでサンプルされた送信信号を受信する受信回路であって、サンプリングクロック周波数をｆｓとしたとき、Ｎを２以上の整数として、Ｎ＊ＢＲ＜ｆｓ＜（Ｎ＋０．５）ＢＲなる条件でサンプリングされ送信された信号を受信する際、１ビットがサンプルクロックのＮ＋１周期の幅となったビットを検出した場合に、当該ビット幅をサンプルクロックのＮ＋０．５周期の幅に短縮し、次のビットをＮ＋０．５周期の幅に延長したものを出力する。この構成により、非同期サンプリング伝送を少ないジッタで実現できる受信回路を得ることができる。
【００１７】
また、Ｎ＝２であるとき、回路内で再生したサンプリングクロックで受信信号をサンプルしたとき、３以上の奇数回連続して同じレベルを検出する毎に、そのときのビットを半クロック時間短縮し、その分次のビットを早くから出力し始めるようにする。この構成により、非同期サンプリング伝送を少ないジッタで実現できる受信回路を得ることができる。
【００１８】
また、本発明に係る受信装置は、上述した受信回路を使用する。この構成により、非同期サンプリング伝送を少ないジッタで実現できる受信装置を得ることができる。
【００１９】
また、本発明に係る伝送システムは、入力されたデジタル信号をその速度ＢＲに対し、Ｎを２以上の整数として、Ｎ＊ＢＲ＜ｆｓ＜（Ｎ＋０．５）ＢＲなる条件のサンプリングクロックでサンプルした結果を送信する送信装置と、上述した受信装置とを備え、前記送信装置と前記受信装置との間で信号を伝送する。この構成により、非同期サンプリング伝送を少ないジッタで実現できる伝送システムを得ることができる。
【００２０】
また、本発明に係る受信回路は、入力されたデジタル信号をその速度ＢＲより高速なサンプリングクロックでサンプルされた送信信号を受信する受信回路であって、サンプリングクロック周波数をｆｓとしたとき、Ｎを２以上の整数として、（Ｎ＋０．５）ＢＲ＜ｆｓ＜（Ｎ＋１）ＢＲなる条件でサンプリングされ送信された信号を受信する際、１ビットがサンプルクロックのＮ周期の幅となったビットを検出した場合に、当該ビット幅をサンプルクロックのＮ＋０．５周期の幅に延長し、次のビットをＮ＋０．５周期の幅に短縮したものを出力する。この構成により、非同期サンプリング伝送を少ないジッタで実現できる受信回路を得ることができる。
【００２１】
また、Ｎ＝２であるとき、回路内で再生したサンプリングクロックで受信信号をサンプルしたとき、３以上の奇数回目にレベル変化を検出したら、変化する直前のビットを半クロック時間延長し、その分次のビットを短縮する。この構成により、非同期サンプリング伝送を少ないジッタで実現できる受信回路を得ることができる。
【００２２】
また、本発明に係る受信装置は、上述した受信回路を使用する。この構成により、非同期サンプリング伝送を少ないジッタで実現できる受信装置を得ることができる。
【００２３】
さらに、本発明に係る伝送システムは、入力されたデジタル信号をその速度ＢＲに対し、Ｎを２以上の整数として、（Ｎ＋０．５）ＢＲ＜ｆｓ＜（Ｎ＋１）ＢＲなる条件のサンプリングクロックでサンプルした結果を送信する送信装置と、上述した受信装置とを備え、前記送信装置と前記受信装置との間で信号を伝送する。この構成により、非同期サンプリング伝送を少ないジッタで実現できる伝送システムを得ることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。なお、複数の信号の多重・分離については本発明の本質ではないので省略し、一つのチャネルにおける非同期サンプリング伝送方法を使用した場合について説明する。
【００２５】
（実施の形態１）
図１に、本発明の実施の形態１に係る伝送システム全体のタイミングチャートを示す。（ａ）は元の送信データ、（ｂ）はサンプリングクロック、（ｃ）はサンプリングされた送信信号、（ｄ）は伝送路を通って受信装置に入力された受信信号、（ｅ）は受信信号から再生された再生サンプリングクロック、（ｆ）は本発明の実施の形態１に係る処理を施して得られた再生信号である。
【００２６】
ここで、図１（ｂ）に示すサンプリングクロックの周波数ｆｓは、図１（ａ）に示す元の送信データの速度ＢＲの２倍よりやや速くなるように選んでいる。
２ＢＲ＜ｆｓ＜２．５ＢＲ　　　　　（条件１）
という条件が成り立つように、サンプリングクロックの周波数ｆｓを設定した場合が実施の形態１である。
【００２７】
図２は、本発明の実施の形態１における受信回路のブロック構成図である。図２に示す受信回路は、Ｄフリップフロップ３１と、セレクタ３２と、同じビット内に再生クロックの立ち上がりが３回存在したことを検出することで、セレクタ３２に対し選択信号ｓｅｌを出力するカウント回路３３とを備えている。
【００２８】
図３は、前記受信回路の動作を示すタイミングチャートである。通常は、カウント回路３３からの選択信号ｓｅｌはＬレベルであり、セレクタ３２は、Ｄフリップフロップ３１からの信号を選択出力している（図３（ｃ），（ｅ）参照）。しかし、カウント回路３３により、ｂｉｔ３が３クロック幅を持つことを検出すると（図３（ａ），（ｂ）参照）、選択信号ｓｅｌを半クロックの間Ｈレベルとする（図３（ｄ）参照）。その間、セレクタ３２からはｂｉｔ４が出力され（図３（ｅ）参照）、また、選択信号ｓｅｌがＬレベルに戻ってからもｂｉｔ４を引き続き出力する（図３（ｅ）参照）。
【００２９】
これにより、セレクタ３２へのデータの入力時に、ｂｉｔ３＝３クロック、ｂｉｔ４＝２クロックであったものが、ｂｉｔ３、ｂｉｔ４ともに２．５クロック幅となる。すなわち、ピークジッタが１クロックから０．５クロックへと減少したことになる。また、位相変動も一時に１クロック分変動していたものが、０．５クロックずつ２回に分けて穏やかなものとなった。
【００３０】
上記の説明ではビットの区切りが明確になっていることを前提にしていたが、実際の伝送では同符号、例えばＬレベルのビットが連続することがある。この場合、受信回路では３クロックＬレベルが連続した時点では３回サンプルされた１ビットなのか連続した２ビットのＬレベルなのかの判断ができない。
【００３１】
これを回避するためには、カウント回路３３の動作を拡張して、「同レベルを連続して検出した場合、３以上の奇数クロック毎に選択信号をＨレベルにする」ようにすればよい。図４は、ｂｉｔ１〜ｂｉｔ４が連続してＬレベルであった場合の動作を示している。図４（ａ）に示すクロックＣＬＫに対し、３、５、７クロックの後で選択信号がＨ（図４（ｄ）参照）になっているが、出力信号のレベルに着目すれば入力信号と変わっていないことがわかる（図４（ｃ），（ｅ）参照）。
【００３２】
また、図５は、ｂｉｔ１〜ｂｉｔ４がＬレベルであり、かつｂｉｔ４が３クロック幅である場合（図５（ａ），（ｂ），（ｃ）参照）の動作を示している。３、５、７、９クロックの後で選択信号がＨ（図５（ｄ）参照）になっており、かつｂｉｔ４とｂｉｔ５の幅が調整されて所望の結果が得られていることがわかる（図５（ｅ）参照）。
【００３３】
このようにして、ジッタの少ない非同期サンプリング伝送方法用受信回路を実現することができる。
また、この受信回路を使用して、ジッタの少ない非同期サンプリング伝送方法用受信装置を実現することができる。
さらに、従来の非同期サンプリング伝送方法用送信装置と、この受信装置を組み合わせることによってジッタの少ない伝送システムを構成することができる。
【００３４】
上記の説明では（条件１）での例であったが、伝送路の速度を高くすることが可能であるならば、
Ｎ＊ＢＲ＜ｆｓ＜（Ｎ＋０．５）ＢＲ　　　（条件２）
Ｎは２以上の整数
としてもよい。サンプリングクロックの周波数ｆｓを高くすることはジッタを低減するのに有効である。
【００３５】
（実施の形態２）
本実施の形態２では、
２．５　ＢＲ＜ｆｓ＜３　ＢＲ　　　（条件３）
と設定した場合の例について説明する。
【００３６】
図６に、本発明の実施の形態２に係るシステム全体のタイミングチャートを示す。（ａ）は元の送信データ、（ｂ）はサンプリングクロック、（ｃ）はサンプリングされた送信信号、（ｄ）は伝送路を通って受信装置に入力された受信信号、（ｅ）は受信信号から再生された再生サンプリングクロック、（ｆ）は本発明の実施の形態２に係る処理を施して得られた再生信号である。
【００３７】
図７は、本発明の実施の形態２における受信回路のブロック構成図である。図７に示す受信回路は、Ｄフリップフロップ５１、５２、５３と、セレクタ５４と、同じビット内に再生クロックの立ち上がりが２回しか存在しなかった（３回目に値が変わってしまった）ことを検出することでセレクタ５４に対し選択信号を出力するカウント回路５５とを備えている。
【００３８】
図８は、前記受信回路の動作を示すタイミングチャートである。通常は、カウント回路５５からの選択信号ｓｅｌはＨレベルであり、セレクタ５４は、Ｄフリップフロップ５２からの信号を選択出力している（図８（ｃ），（ｆ）参照）。しかし、カウント回路５５により、ｂｉｔ２が２クロック幅しかないことを検出すると（図８（ａ），（ｂ）参照）、選択信号ｓｅｌをＬレベルにする（図８（ｅ）参照）。これにより、セレクタ５４からはＤフリップフロップ５３からの信号が出力され、ｂｉｔ２が半クロック分延長される（図８（ｄ），（ｅ），（ｆ）参照）。
【００３９】
よって、セレクタ５４へのデータの入力時に、ｂｉｔ２＝２クロック、ｂｉｔ３＝３クロックであったものが、ｂｉｔ２、ｂｉｔ３ともに２．５クロック幅となる。すなわち、ピークジッタが１クロックから０．５クロックへと減少したことになる。また、位相変動も一時に１クロック分変動するよりも２回に分けて穏やかなものとなった。
【００４０】
上記の説明ではビットの区切りが明確になっていることを前提にしていたが、実際の伝送では同符号、例えばＬレベルのビットが連続することがある。先の例ではｂｉｔ２、ｂｉｔ３ともにＬレベルであった場合はｂｉｔ２が２クロック分しかないことを検出することができない。
【００４１】
これを回避するためには、カウント回路５５の動作を拡張して、「同レベルを連続して検出した場合、３以上の奇数クロック目にレベルが変化したら選択信号ｓｅｌをＬレベルにする」ようにすればよい。図９は、ｂｉｔ２〜ｂｉｔ４がＬレベルであり、かつｂｉｔ２が２クロック幅である場合の動作を示している。図９（ａ）に示すクロックＣＬＫに対し、９クロック目で入力信号のレベルがＬからＨに変化（図９（ｂ）参照）したので、選択信号ｓｅｌがＬとなっている（図９（ｅ）参照）。これにより、ｂｉｔ４が半クロック延長され、ｂｉｔ５（＝Ｈ）が半クロック短縮されて所望の結果が得られていることがわかる（図９（ｃ），（ｄ），（ｆ）参照）。
【００４２】
このようにして、ジッタの少ない非同期サンプリング伝送方法用受信回路を実現することができる。
また、この受信回路を使用して、ジッタの少ない非同期サンプリング伝送方法用受信装置を実現することができる。
さらに、従来の非同期サンプリング伝送方法用送信装置とこの受信装置を組み合わせることによってジッタの少ない伝送システムを構成することができる。
【００４３】
上記の説明では（条件３）での例であったが、伝送路の速度を高くすることが可能であるならば、
（Ｎ＋０．５）ＢＲ＜ｆｓ＜（Ｎ＋１）ＢＲ　　　（条件４）
Ｎは２以上の整数
としてもよい。サンプリングクロックの周波数ｆｓを高くすることはジッタを低減するのに有効である。
【００４４】
【発明の効果】
以上のように、本発明は、非同期サンプリング伝送方法においてジッタを発生させるビットの幅を調整して受信した信号のジッタを低減するという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における伝送システム全体のタイミングチャート
【図２】本発明の実施の形態１における受信回路のブロック構成図
【図３】本発明の実施の形態１における受信回路のタイミングチャート
【図４】本発明の実施の形態１における受信回路において、ｂｉｔ１〜ｂｉｔ４が連続してＬレベルであった場合の動作を示すタイミングチャート
【図５】本発明の実施の形態１における受信回路において、ｂｉｔ１〜ｂｉｔ４がＬレベルであり、かつｂｉｔ４が３クロック幅である場合の動作を示すタイミングチャート
【図６】本発明の実施の形態２における伝送システム全体のタイミングチャート
【図７】本発明の実施の形態２における受信回路のブロック構成図
【図８】本発明の実施の形態２における受信回路のタイミングチャート
【図９】本発明の実施の形態２における受信回路において、ｂｉｔ２〜ｂｉｔ４がＬレベルであり、かつｂｉｔ２が２クロック幅である場合の動作を示すタイミングチャート
【図１０】従来の非同期サンプリング伝送方法による伝送システム
【図１１】従来の非同期サンプリングの方法の説明図
【図１２】図１０に示す送信装置７１内に使用される従来の送信回路の例を示すブロック構成図
【図１３】図１０に示す送信装置７１内に使用される従来の送信回路例の動作を示すタイミングチャート
【図１４】図１０に示す受信装置７２内に使用される従来の受信回路の例を示すブロック構成図
【図１５】図１０に示す受信装置７２内に使用される受信回路例の動作を示すタイミングチャート
【図１６】従来のシステムでのジッタ発生の原因の説明図
【符号の説明】
３１、５１、５２、５３、９３、９４、１１２、１１３　Ｄフリップフロップ
３２、５４　セレクタ
３３　実施の形態１におけるカウント回路
５５　実施の形態２におけるカウント回路
９１　クロック発振器
９２、１１５　２分周器
９５、１１１　シフトレジスタ
１１４　クロックリカバリ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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