(57)【要約】【課題】２のクロック発生部を切り替え時に発生する位相の跳躍を抑制する。【解決手段】第１の外部クロックに基づきフレームパルス及びクロックを生成する第１のクロック発生部１０と、第２の外部クロックに基づきフレームパルス及びクロックを生成する第２のクロック発生部２０と、前記第１のクロック発生部１０及び前記第２のクロック発生部２０の状態に基づき、これらの一方をマスター側とし、他方をスレーブ側とする信号を出力する監視制御部３０とを具備し、前記第１のクロック発生部１０及び前記第２のクロック発生部２０のそれぞれでは、前記スレーブ側とする信号が与えられている場合に、他方のクロック発生部において生成されたクロックに基づき自らのクロック発生部において生成するフレームパルスの位相補正を行う。【選択図】　図１
2004146984.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部クロックに基づきフレームパルス及びクロックを生成する第１のクロック発生部と、
第２の外部クロックに基づきフレームパルス及びクロックを生成する第２のクロック発生部と、
前記第１のクロック発生部及び前記第２のクロック発生部の状態に基づき、これらの一方をマスター側とし、他方をスレーブ側とする信号を出力する監視制御部と、
前記第１のクロック発生部及び前記第２のクロック発生部のそれぞれに設けられ、前記スレーブ側とする信号が与えられている場合に、他方のクロック発生部において生成されたクロックに基づき自らのクロック発生部において生成するフレームパルスの位相補正を行う位相補正手段と
を具備することを特徴とするフレームパルス発生装置。
【請求項２】
位相補正手段は、
自らのクロック発生部により生成されたフレームパルスと他のクロック発生部により生成されたフレームパルスの位相差を比較し、所定以上の位相差となったことを検出する比較回路と、
他方のクロック発生部により生成されたフレームパルスに同期するフレーム位相制御信号を用いて、自らのクロック発生部により生成されたクロックに同期したリセット信号を作成する微分回路と、
この微分回路の出力によりフレームパルスのリセットを行うカウンタと
を具備することを特徴とする請求項１に記載のフレームパルス発生装置。
【請求項３】
第１のクロック発生部と第２のクロック発生部とには、
外部クロックを受けて、これより周波数の高いクロックを作成するＰＬＬ回路と、
このクロックをカウントしてフレームパルスを作成するカウントと
を具備することを特徴とする請求項１に記載のフレームパルス発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、同期ディジタル伝送装置などに用いられるフレームパルス発生装置に関するものである。
【０００２】
【従来の技術】
近年、基幹伝送システムとしてＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）　方式が標準的に用いられるようになってきており、同期ディジタル伝送システムでは、ＳＤＨ網を考慮した同期、タイミングに関する技術が必要となっている。
【０００３】
同期ディジタル伝送システムでは、システムを構成する各伝送装置の内部にフレームパルス発生装置が設けられている。このフレームパルス発生装置は、外部から供給される外部クロックに同期したフレームパルスを生成するものである。伝送装置は、このフレームパルス発生装置で生成されたフレームパルスに同期して動作する構成となっている。
【０００４】
このような装置としては、特開平１１−４６１７２号公報、特開２００１−２６８０３７号公報、特開２００１−２３７７９５号公報に開示のものが知られている。この内、特開平１１−４６１７２号公報に示されたフレームパルス発生装置は、図４に示される構成を有している。
【０００５】
フレームパルス発生装置は、同じ回路構成を有する２つのクロック発生部４０、４０Ａから構成されている。クロック発生部４０、４０Ａは、外部クロックを基に、それぞれクロックＣ１１、Ｃ２１およびフレームパルスＦ１１、Ｆ２１を生成している。伝送装置では、生成されたクロックＣ１１とフレームパルスＦ１１または、クロックＣ２１とフレームパルスＦ２１のどちらか一方を選択し、これに同期して動作する。即ち、フレームパルス発生装置は冗長構成となっており、必要に応じて切り替えが行われる。また、伝送装置内には、監視制御部５０が設けられており、フレーム発生装置の状態監視および制御を行う構成となっている。
【０００６】
前述の通り、クロック発生部４０とクロック発生部４０Ａは同一構成であるので、以下に、クロック発生部４０について構成および動作を説明する。クロック発生部４０は、セレクタ４１，ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路４２，カウンタ４３，微分回路４４，スイッチ４５から構成されている。
【０００７】
図示しない同期クロック分配装置（ＤＣＳ：Ｄｉｇｉｔａｌ　Ｃｌｏｃｋ　Ｓｕｐｐｌｙ　）から外部クロックＣ１、Ｃ１´　がクロック発生部４０に供給され、セレクタ４１に入力される。セレクタ４１では外部クロックＣ１、Ｃ１´　のいずれか一方を選択する。例えば外部クロックＣ１を選択した場合に、この外部クロックＣ１はＰＬＬ回路４２に供給され、高い周波数のクロックＣ１１に変換される。高い周波数に変換されたクロックＣ１１は、フレーム発生装置の外部に出力されるとともに、クロック発生部４０内のカウンタ４３および微分回路４４に出力される。カウンタ４３は、クロックＣ１１を基にフレームパルスＦ１１を生成して、フレーム発生装置の外部へ出力する。
【０００８】
上記フレームパルスＦ１１は微分回路４４にも与えられ、微分回路４４はフレームパルスＦ１１の立ち上がりの変化点を検出し、フレームパルスＦ１１の変化点に対応したクロックＣ１１の１パルス分に相当する検出信号Ｄ１を出力する。この検出信号Ｄ１は、もう一方のクロック発生部４０Ａへ出力される。
【０００９】
他方のクロック発生部４０Ａに備えられている微分回路４４Ａからは、前述のクロック発生部４０と同様の手順で検出信号Ｄ２が生成され、出力される。この検出信号Ｄ２は、スイッチ４５に与えられる。スイッチ４５の開放閉結制御は、監視制御部５０からの制御信号ＣＮＴ１によって行われる。制御信号ＣＮＴ１によりスイッチ４５が開放された状態では、検出信号Ｄ２はカウンタ４３へ出力されない。また、制御信号ＣＮＴ１によりスイッチ４５を閉結した状態では、検出信号Ｄ２がスイッチ４５を通過してカウンタ４３へ与えられ、カウンタ４３がリセットされる。
【００１０】
なお、もう一つのクロック発生部４０Ａは、クロック発生部４０と同じ構成であるため、対応する部分には同じ数字に符号Ａを付加し、その構成や動作の説明を省略する。
【００１１】
次に、監視制御部５０の動作および、クロック発生部４０、４０Ａへの制御方法を説明する。監視制御部５０は、クロック発生部４０、４０Ａの動作状態を監視しており、監視の情報をもとに制御信号ＣＮＴ１、ＣＮＴ２を生成し、出力している。監視制御部５０は、例えば、クロック発生部４０、４０Ａにおける電源立ち上げ、カード挿抜後等によるクロック発生部４０、４０Ａにおける状態変化を監視する。クロック発生部４０またはクロック発生部４０Ａのいずれか時間的に後から立ち上がった場合に、制御信号ＣＮＴ１、ＣＮＴ２が一定時間制御され、クロック発生部４０、４０Ａ内におけるスイッチ４５、４５Ａの開放と閉結が制御される。
【００１２】
例えば、クロック発生部４０が先に立ち上がり、クロック発生部４０Ａが後から立ち上がった場合には、監視制御部５０は制御信号ＣＮＴ１によってクロック発生部４０のスイッチ４５の開放状態を実現する。このようにスイッチ４５が開放された場合には、クロック発生部４０Ａにおける微分回路４４Ａから出力された検出信号Ｄ２はスイッチ４５を通過せず、カウンタ４３に至ることはない。一方、監視制御部５０は制御信号ＣＮＴ２によってクロック発生部４０Ａのスイッチ４５Ａの閉結状態を実現する。この場合に、クロック発生部４０の微分回路４４から出力された検出信号Ｄ１は、スイッチ４５Ａを介してカウンタ４３Ａへ至り、カウンタ４３Ａはリセットされる。カウンタ４３のリセットによってクロック発生部４０Ａから出力されたフレームパルスＦ２１の位相に変化が与えられる。つまり、フレームパルスＦ１１に対し、ＰＬＬ回路４２Ａの出力クロックの１パルス分遅れた位相にフレームパルスＦ２１が設定される。
【００１３】
【発明が解決しようとする課題】
ところで、２つのクロック発生部４０、４０ＡのＰＬＬ回路４２、４２Ａの特性には個体差があり、両者で生成されるクロックＣ１１とクロックＣ２１の間には、多少の位相の揺らぎが生じる。このため、このクロックＣ１１とクロックＣ２１を基に生成されているフレームパルスＦ１１とフレームパルスＦ２１の位相Φが相対的に変化し、位相差Φが時間と共に増加する可能性がある。しかし、前述の通り、制御信号ＣＮＴ１、ＣＮＴ２は次にクロック発生部４０、４０Ａの状態に変化が起こらない限りスイッチ４５、４５Ａを閉結させるように変化しないので、上記位相差Φも、次にクロック発生部４０、４０Ａの状態に変化が起こらない限り補正されない。
【００１４】
図５に、フレームパルス発生装置各部における信号のタイミングチャートを示す。上記した構成の場合、クロック発生部４０のＰＬＬ回路４２から出力されるクロックＣ１１は図５の（ａ）で示され、カウンタ４３で生成されるフレームパルスＦ１１は図５の（ｂ）で示される。また、微分回路４４で生成される検出信号Ｄ１は図５の（ｃ）で示される。一方、クロック発生部４０ＡのＰＬＬ回路４２Ａから出力されるクロックＣ２１は、図５の（ｄ）で示され、監視制御部５０からの制御信号ＣＮＴ２は、図５の（ｅ）で示され、スイッチ４５Ａを通過した検出信号Ｄ１は、図５の（ｆ）で示される。
【００１５】
また、クロック発生部４０Ａのカウンタ４３Ａで生成されるフレームパルスＦ２１は図５の（ｇ）で示される。ここで、図５の（ｇ）についてさらに説明する。始めに、図５の（ｅ）に示される制御信号ＣＮＴ２が“Ｈ”となり、すなわちスイッチ４５Ａが閉じられた状態では、検出信号Ｄ１がスイッチ４５Ａを通過し、カウンタ４３Ａをリセットする。このリセットによって、フレームパルスＦ２１の位相がフレームパルスＦ１１に合わせられる。このときの位相差ΦはＰＬＬ回路４５Ａの出力クロック１パルス分以内となる。
【００１６】
次に、制御信号ＣＮＴ２が“Ｌ”となり、すなわちスイッチ４５Ａが開いた状態では、検出信号Ｄ１はスイッチ４５Ａを通過せず、カウンタ４３Ａにリセットがかかることはない。図５の（ｇ）によれば、スイッチ４５Ａが閉じた状態から開いた状態に移行した後には、クロックＣ１１、Ｃ２１の相対的な揺らぎによって時間経過（Δｔ）と共に、フレームパルスＦ１１とフレームパルスＦ２１の位相差がΦからΦ´　へ増加していくことが判る。
【００１７】
上記のように、フレームパルスＦ１１とフレームパルスＦ２１の位相差Φ´　の状態の時に、第１のクロック発生部４０と第２のクロック発生部４０Ａの切り替えが行われた場合には、伝送装置において用いるフレームパルスに大きな位相の跳躍が発生する。
【００１８】
ＳＤＨ方式を採用する伝送装置の場合、位相の跳躍があっても、これを吸収するための機能、いわゆるセクションアダプテーション機能が備えられており、伝送するデータにエラーなどが発生しないようになっている。しかし、この機能が動作すると、位相の揺らぎが信号の中に含まれ、データを伝送した後に、情報を分離する際に影響がでてくる。
【００１９】
本発明は上記のような従来のフレームパルス発生装置における問題点を解決線としてなされたもので、その目的は、時間の経過と共に２つのクロック発生部により生成されるフレームパルスにおける位相差Φの増加を抑制し、クロック発生部を切り替える際に発生する位相の跳躍を小さくするフレームパルス発生装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明に係るフレームパルス発生装置は、第１の外部クロックに基づきフレームパルス及びクロックを生成する第１のクロック発生部と、第２の外部クロックに基づきフレームパルス及びクロックを生成する第２のクロック発生部と、前記第１のクロック発生部及び前記第２のクロック発生部の状態に基づき、これらの一方をマスター側とし、他方をスレーブ側とする信号を出力する監視制御部と、前記第１のクロック発生部及び前記第２のクロック発生部のそれぞれに設けられ、前記スレーブ側とする信号が与えられている場合に、他方のクロック発生部において生成されたクロックに基づき自らのクロック発生部において生成するフレームパルスの位相補正を行う位相補正手段とを具備することを特徴とする。
【００２１】
本発明に係るフレームパルス発生装置において、位相補正手段は、自らのクロック発生部により生成されたフレームパルスと他のクロック発生部により生成されたフレームパルスの位相差を比較し、所定以上の位相差となったことを検出する比較回路と、他方のクロック発生部により生成されたフレームパルスに同期するフレーム位相制御信号を用いて、自らのクロック発生部により生成されたクロックに同期したリセット信号を作成する微分回路と、この微分回路の出力によりフレームパルスのリセットを行うカウンタとを具備することを特徴とする。
【００２２】
本発明に係るフレームパルス発生装置において、第１のクロック発生部と第２のクロック発生部とには、外部クロックを受けて、これより周波数の高いクロックを作成するＰＬＬ回路と、このクロックをカウントしてフレームパルスを作成するカウントとを具備することを特徴とする。
【００２３】
【発明の実施の形態】
以下添付図面を参照して、本発明に係るフレームパルス発生装置の実施例を説明する。図１に回路構成図を示す。符号１０および２０は、第１および第２のクロック発生部である。第１および第２のクロック発生部１０，２０は冗長系を構成し、両者は同じ構成になっている。
【００２４】
また、クロック発生部１０は、セレクタ１１，ＰＬＬ回路１２，カウンタ１３，微分回路１４，比較回路１５，スイッチ１６から構成されており、同様に、クロック発生部２０は、セレクタ２１，ＰＬＬ回路２２，カウンタ２３，微分回路２４，比較回路２５，スイッチ２６から構成されている。
【００２５】
まず、第１のクロック発生部１０の構成について説明する。第１のクロック発生部１０には、図示しない同期クロック分配装置（ＤＣＳ：Ｄｉｇｉｔａｌ　Ｃｌｏｃｋ　Ｓｕｐｐｌｙ）から外部クロックＣ１、Ｃ１´　が分配されている。そして、外部クロックＣ１、Ｃ１´　はセレクタ１１に入力される。セレクタ１１では、外部クロックＣ１、Ｃ１´　のいずれか一方、例えば外部クロックＣ１が選択され、ＰＬＬ回路１２に供給される。
【００２６】
ＰＬＬ回路１２では、外部クロックＣ１を高い周波数のクロックＣ１１に変換する。高い周波数に変換されたクロックＣ１１は、フレームパルス発生装置の外部に出力されるとともに、クロック発生部１０のカウンタ１３および微分回路１４に供給される。カウンタ１３はクロックＣ１１をカウントし、伝送装置で規定された周期を有するフレームパルスＦ１１を生成して、フレームパルス発生装置の外部に出力する。
【００２７】
さらに、カウンタ１３は、フレームパルスＦ１１と同周期でタイミングの異なる位置にパルスを有するフレームパルス位相比較信号Ｆ１２および、フレームパルスＦ１１と同周期でタイミングとパルス幅の異なるパルスを有するフレームパルス位相制御信号ＦＣ１１を生成する。このフレームパルス位相比較信号Ｆ１２は、比較回路１５に供給され、フレームパルス位相制御信号ＦＣ１１は、第２のクロック発生部２０へ送出される。
【００２８】
微分回路１４は、第２のクロック発生部２０から供給されるフレームパルス位相制御信号ＦＣ２１をクロックＣ１１で微分し、検出信号Ｄ１を生成し、これをスイッチ１６へ供給する。また、比較回路１５は、フレームパルス位相比較信号Ｆ１２と第２のクロック発生部２０から供給されたフレームパルス位相制御信号ＦＣ２１との比較を行っている。比較を行った結果、フレームパルス位相制御信号ＦＣ２１に対して、フレームパルス位相比較信号Ｆ１２の位相が設定範囲内に収まっていないと判定された場合には、比較回路１５は比較信号Ｓ１をスイッチ１６へ出力する。
【００２９】
スイッチ１６における開放と閉結の制御は、比較信号Ｓ１と監視制御部３０からの制御信号ＣＮＴ１によって行われる。比較信号Ｓ１と制御信号ＣＮＴ１によってスイッチ１６が開放された状態では、検出信号Ｄ１はカウンタ１３には与えられず、一方、スイッチ１６が閉結された状態では、検出信号Ｄ１はカウンタ１３へ与えられてカウンタ１３をリセットする。
【００３０】
次に、第２のクロック発生部２０の構成を説明する。第２のクロック発生部２０の構成は、第１のクロック発生部１０と同一に構成されている。第２のクロック発生部２０には、図示しない同期クロック分配装置（ＤＣＳ：Ｄｉｇｉｔａｌ　Ｃｌｏｃｋ　Ｓｕｐｐｌｙ）からの外部クロックＣ１、Ｃ１´　と同期している外部クロックＣ２、Ｃ２´　が分配されている。外部クロックＣ２、Ｃ２´　はセレクタ２１に入力される。セレクタ２１は、外部クロックＣ２、Ｃ２´　のいずれか一方、例えば外部クロックＣ２を選択して、ＰＬＬ回路２２に供給している。
【００３１】
ＰＬＬ回路２２は、外部クロックＣ２を高い周波数のクロックＣ２１に変換する。高い周波数に変換されたクロックＣ２１は、フレームパルス発生装置の外部へ出力されると共に、クロック発生部２０のカウンタ２３および微分回路２４へ供給される。カウンタ２３はクロックＣ２１をカウントし、伝送装置で規定された周期をもつフレームパルスＦ２１を生成し、これをフレームパルス発生装置の外部に出力する。
【００３２】
さらに、カウンタ２３は、フレームパルスＦ２１と同周期でタイミングの異なるパルスを有するフレームパルス位相比較信号Ｆ２２および、フレームパルスＦ２１と同周期でタイミングとパルス幅の異なるパルスを有するフレームパルス位相制御信号ＦＣ２１を生成する。このフレームパルス位相比較信号Ｆ２２は、比較回路２５に供給され、フレームパルス位相制御信号ＦＣ２１は、第１のクロック発生部１０に送出される。
【００３３】
微分回路２４は、第１のクロック発生部１０から供給されるフレームパルス位相制御信号ＦＣ１１をクロックＣ２１で微分して、検出信号Ｄ２を生成し、これをスイッチ２６へ供給している。また、比較回路２５は、フレームパルス位相比較信号Ｆ２２と第１のクロック発生部１０から供給されるフレームパルス位相制御信号ＦＣ１１との比較を行っている。比較を行った結果、フレームパルス位相制御信号ＦＣ１１に対して、フレームパルス位相比較信号Ｆ２２の位相が設定範囲内に収まっていない場合には、比較信号Ｓ２をスイッチ２６へ与える。
【００３４】
スイッチ２６の開放及び閉結制御は、比較信号Ｓ２と監視制御部３０からの制御信号ＣＮＴ２によって行われる。比較信号Ｓ２と制御信号ＣＮＴ２によってスイッチ２６が開放状態とされると、検出信号Ｄ２はカウンタ２３に与えられず、一方、スイッチ２６が閉結状態となされると、検出信号Ｄ２がカウンタ２３へ与えられ、カウンタ２３がリセットされる。
【００３５】
次に、監視制御部３０の動作およびクロック発生部１０、２０におけるフレームパルスの位相制御について説明する。監視制御部３０では、クロック発生部１０、２０を含む装置内における各部の状態を監視しており、この監視の情報を基に、制御信号ＣＮＴ１、ＣＮＴ２を生成し、出力する。この制御信号ＣＮＴ１、ＣＮＴ２は、冗長系となっている２つのクロック発生部のどちらの出力を伝送装置内で使用するかを示す信号となっている。つまり、伝送装置内で使用する側のクロック発生部をマスター側、伝送装置で使用していない側のクロック発生部をスレーブ側と称すると、監視制御部３０は、第１のクロック発生部１０及び第２のクロック発生部１０の状態に基づき、これらの一方をマスター側とし、他方をスレーブ側とする信号である制御信号ＣＮＴ１、ＣＮＴ２を出力する。
【００３６】
例えば、クロック発生部１０をマスター側、クロック発生部２０をスレーブ側としている場合、クロック発生部１０のスイッチ１６は、制御信号ＣＮＴ１によって開放されている。これによって、スイッチ１６に与えられる比較回路１５の比較信号Ｓ１の状態にかかわらず、検出信号Ｄ１はスイッチ１６を通過しない状態となり、カウンタ１３は規則的にカウントを続ける。
【００３７】
一方、クロック発生部２０のスイッチ２６は、制御信号ＣＮＴ２によって閉結状態となる。これによって、スイッチ１６に与えられる比較回路２５の比較信号Ｓ２の状態に応じてスイッチ２６は閉じられた状態となる。つまり、比較回路２５における比較において、位相のずれが所定以上であることが検出された場合には、カウンタ２３に検出信号Ｄ２が与えられ、カウンタ２３がリセットされる。カウンタ２３のリセットにより、フレームパルスＦ２１の位相が変化させられ、フレームパルスＦ１１との位相差が縮まる。
【００３８】
図２、図３は、本発明の動作を示すクロック発生部における各部の信号のタイミングチャートを示す。ここでは、クロック発生部１０をマスター側、クロック発生部２０をスレーブ側とした時の状態のタイミングチャートとなっている。
【００３９】
まず、図２のタイミングチャートに関して説明する。図２は、フレームパルスＦ１１とフレームパルスＦ２１の位相差Φが、この伝送装置で許容される範囲内に収まっている状態を示している。クロック発生部１０のＰＬＬ回路１２から出力されるクロックＣ１１は、図２の（ａ）で示され、フレームパルスＦ１１は、図２の（ｂ）で示される。また、フレームパルス位相制御信号ＦＣ１１は、図２の（ｃ）で示されている。このフレームパルス位相制御信号ＦＣ１１は、フレームパルスＦ１１の立ち上がりより早く立ち上がる位相を有し、かつ、伝送装置内で許容されるフレームパルス間の位相差と同じパルス幅のパルスを有する信号となっている。
【００４０】
図２では、フレームパルス位相制御信号ＦＣ１１は幅Ｗの“Ｌ”のパルスを有するように示されており、フレームパルス位相制御信号ＦＣ１１のパルスの立ち上がりと、フレームパルスＦ１１の立ち上がりとが一致したタイミング状態となっている。なお、フレームパルス位相比較信号Ｆ１２、比較信号Ｓ１、検出信号Ｄ１ついては、クロック発生部１０がマスター側に設定されている場合は動作に影響しないため、記載を省略している。
【００４１】
クロック発生部２０のＰＬＬ回路２２から出力されるクロックＣ２１は、図２の（ｄ）で示され、カウンタ２３で生成されるフレームパルス位相比較信号Ｆ２２は、図２の（ｅ）で示される。図２に示されるように、フレームパルスＦ１１とフレームパルスＦ２１の位相差がＰＬＬ回路２２における出力クロックの１パルス内にある場合には、他方のクロック発生部１０から出力されているフレームパルス位相制御信号ＦＣ１１のパルスのほぼ中心でパルスが立ち上がるようなタイミングとなるように、フレームパルス位相比較信号Ｆ２２が生成される。
【００４２】
フレームパルスＦ２１に対してクロック発生部１０のフレームパルス位相制御信号ＦＣ１１を基に、微分回路２４で生成される検出信号Ｄ２は、図２の（ｆ）で示される。
【００４３】
また、フレームパルス位相制御信号ＦＣ１１とフレームパルス位相比較信号Ｆ２２の比較結果である比較信号Ｓ２は、図２の（ｇ）で示される。スイッチ１６を経由した検出信号Ｄ２は、図２の（ｈ）で示される。比較回路２５は、フレームパルス位相制御信号ＦＣ１１のパルス幅Ｗの中に、フレームパルス位相比較信号Ｆ２２の立ち上がりが入るタイミングとなっているか否か（つまり、２つのフレームパルスの位相が許容範囲に入っているか否か）を判定する。比較回路２５は、２つのフレームパルスの位相が許容範囲内に入っていると判定した場合に、比較信号Ｓ２を例えば“Ｌ”に固定しスイッチ２６を開放状態とする。これによって、微分回路２４から出力された検出信号Ｄ２はカウンタ２３には入力されることなく、カウンタ２３はそのままカウントを継続する。この状態におけるフレームパルスＦ２１は、図２の（ｉ）に示されるようである。
【００４４】
次に、図３のタイミングチャートを参照して動作を説明する。図３には、フレームパルスＦ１１とフレームパルスＦ２１の位相差が、伝送装置で許容される範囲を越えている位相差ΦＡの状態から、制御によって位相補正がなされ位相差Φとなるまでの様子が示されている。なお、図３における括弧内の記号（ａ）〜（ｉ）の信号は、図２の同記号が付された信号に対応している。
【００４５】
ここでは、フレームパルス位相比較信号Ｆ２２の立ち上がりがフレームパルス位相制御信号ＦＣ１１のパルス幅Ｗの中から外れるタイミングとなっているために、比較回路２５は、２つのフレームパルスの位相が許容範囲内に入っていないと判定し、比較信号Ｓ２を例えば“Ｈ”に固定してスイッチ２６を閉結状態とする。これによって、検出信号Ｄ２がスイッチ２６を介してカウンタ２３に入力され、カウンタ２３はリセットされる。このリセットによりカウンタ２３においては、フレームパルスＦ１１に位相が合致したフレームパルスＦ２１が生成される。位相が合致させられた次の周期では、フレームパルス位相制御信号ＦＣ１１のパルス幅Ｗの中にフレームパルス位相比較信号Ｆ２２の立ち上がりが入るタイミングとなり、この後の動作は図２で説明した動作と同様となる。
【００４６】
上記において、比較回路（１５、２５）、微分回路（１４、２４）、カウンタ１３、２３）は、補正手段として、監視制御部３０からスレーブ側とする信号が与えられている場合に、他方のクロック発生部において生成されたクロックに基づき自らのクロック発生部において生成するフレームパルスの位相補正を行うように機能する。
【００４７】
以上のようにスレーブ側とされるフレームパルス発生部のスイッチに対しては、上記スイッチが閉結状態となるように、監視制御部３０から制御信号ＣＮＴ（１、２）が出力され、当該スイッチは比較回路（１５、２５）から出力される比較信号により開放と閉結が制御される状態となる。そして、２つのフレームパルスの位相が許容範囲内に入っているか否かに応じて、比較回路（１５、２５）から出力される比較信号が変化し、２つのフレームパルスの位相が許容範囲内に入っていない場合に比較信号により上記スイッチが開放状態とされ、カウンタのリセットがなされて、マスター側のフレームパルス発生部とスレーブ側のフレームパルス発生部とから出力されるフレームパルスの位相が合致させられる。
【００４８】
従って、電源投入等の際だけではなく、基本的に常にマスター側のフレームパルス発生部とスレーブ側のフレームパルス発生部とから出力されるフレームパルスの位相が合致させられていることとなる。このため、マスター側のフレームパルス発生部の異常によりスレーブ側のフレームパルス発生部の出力を伝送装置にて用いるように切り替えを行う場合にも、フレームパルスにおける位相の跳躍がなく、伝送装置の適切な連続動作を保証することができる。
【００４９】
【発明の効果】
以上説明したように本発明によれば、スレーブ側とする信号が与えられている場合に、他方のクロック発生部において生成されたクロックに基づき自らのクロック発生部において生成するフレームパルスの位相補正を行うので、マスタースレーブの切り替えの際に発生する位相の跳躍を抑制することができる。
【図面の簡単な説明】
【図１】本発明に係るフレームパルス発生装置の実施例を示す構成図。
【図２】本発明に係るフレームパルス発生装置の実施例の動作を説明するためのタイミングチャート。
【図３】本発明に係るフレームパルス発生装置の実施例の動作を説明するためのタイミングチャート。
【図４】従来例に係るフレームパルス発生装置の構成図。
【図５】従来例に係るフレームパルス発生装置の動作を説明するためのタイミングチャート。
【符号の説明】
１　フレームパルス発生装置
１０、２０　クロック発生部
１１、２１　セレクタ
１２、２２　ＰＬＬ回路
１３、２３　カウンタ
１４、２４　微分回路
１５、２５　比較回路
１６、２６　スイッチ
３０　監視制御部
【図１】
2004146984.tif 000003
【図２】
2004146984.tif 000004
【図３】
2004146984.tif 000005
【図４】
2004146984.tif 000006
【図５】
2004146984.tif 000007