(57)【要約】【課題】非データ通信状態からデータ通信状態に迅速かつ安定に遷移することが可能な通信装置を提供する。【解決手段】この通信装置のレシーバ４は、差動増幅回路２３と、互いに相補な２つの入力クロック信号Ｒｘ＋，Ｒｘ−の振幅成分のみを差動増幅回路２３の２つのＮチャネルＭＯＳトランジスタ２８，２９のゲートに与えるコンデンサ２１，２２と、非データ通信状態時に２つのＮチャネルＭＯＳトランジスタ２８，２９のゲートに所定の基準電位を与える初期化回路２４とを備える。したがって、非データ通信状態からデータ通信状態に迅速かつ安定に遷移することができる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
互いに相補な第１および第２のクロック信号を用いて通信を行なう通信装置であって、
受信した前記第１および第２のクロック信号の電位振幅が予め定められた値よりも大きい場合は、データ通信状態であると判定して第１の信号を出力し、前記第１および第２のクロック信号の電位振幅が前記予め定められた値以下である場合は、非データ通信状態であると判定して第２の信号を出力するスケルチ検出回路、および
前記スケルチ検出回路から第２の信号が出力された場合は前記通信装置を初期化する初期化回路を備える、通信装置。
【請求項２】
さらに、受信した前記第１および第２のクロック信号に基づいてデータ信号を再生するレシーバを備え、
前記レシーバは、
それらの一方電極がそれぞれ前記第１および第２のクロック信号を受ける第１および第２のコンデンサ、および
それらのゲートがそれぞれ前記第１および第２のコンデンサの他方電極に接続され、それらの第１の電極が互いに接続された第１および第２のトランジスタを含み、前記第１および第２のトランジスタのゲートの電位差を増幅する差動増幅回路を含み、
前記初期化回路は、前記スケルチ検出回路から第２の信号が出力された場合は前記第１および第２のトランジスタのゲートの電位を予め定められた電位にする、請求項１に記載の通信装置。
【請求項３】
さらに、受信した前記第１および第２のクロック信号に基づいてデータ信号を再生するレシーバ、および
前記レシーバで生成された前記データ信号に同期して内部クロック信号を出力する内部クロック発生回路を備え、
前記内部クロック発生回路は、
前記データ信号と前記内部クロック信号の周波数を比較し、比較結果に応じた周波数差信号を出力する周波数比較回路、
前記データ信号と前記内部クロック信号の位相を比較し、比較結果に応じた位相差信号を出力する位相比較回路、
前記周波数差信号および前記位相差信号に応答して正電流または負電流を選択的に出力するチャージポンプ、
前記チャージポンプの出力電流を蓄積して制御電圧を出力するキャパシタを含むループフィルタ、および
前記制御電圧に応じた周波数のクロック信号を前記内部クロック信号として出力する電圧制御発振器を含み、
前記初期化回路は、前記スケルチ検出回路から第２の信号が出力された場合は前記制御電圧を予め定められた値にする、請求項１に記載の通信装置。
【請求項４】
前記初期化回路は、
各々が予め定められた抵抗値を有する第１および第２の抵抗素子、および
前記スケルチ検出回路から第２の信号が出力された場合は、前記第１の抵抗素子を電源電位のラインと前記ループフィルタの出力ノードとの間に接続するとともに、前記第２の抵抗素子を基準電位のラインと前記ループフィルタの出力ノードとの間に接続する切換回路を含む、請求項３に記載の通信装置。
【請求項５】
前記初期化回路は、前記スケルチ検出回路から第１の信号が出力された場合は、前記データ信号を前記周波数比較回路および前記位相比較回路に与え、前記スケルチ検出回路から第２の信号が出力された場合は、予め定められた周波数の参照クロック信号を前記周波数比較回路および前記位相比較回路に与える切換回路を含む、請求項３に記載の通信装置。
【請求項６】
前記初期化回路は、前記スケルチ検出回路から第１の信号が出力された場合は、前記データ信号を前記周波数比較回路に与え、前記スケルチ検出回路から第２の信号が出力された場合は、予め定められた周波数の参照クロック信号を前記周波数比較回路に与える切換回路を含む、請求項３に記載の通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は通信装置に関し、特に、互いに相補な第１および第２のクロック信号を用いて通信を行なう通信装置に関する。
【０００２】
【従来の技術】
通信装置において、制御信号やクロック信号を送信するための専用信号線を使用せずにデータ信号線のみを使用して通信装置間でデータ通信を行なう場合、通信開始を示す信号のやりとりをデータ信号線で行なう。データ信号の転送速度や先頭位置は通信開始まで確定しない状態にあるため、通信開始時に通信シーケンスの初期化を行なうなど、通常のデータ通信とは異なる通信方法が必要となる。
【０００３】
従来の通信装置では、通信開始時に非データ通信状態を示すスケルチ信号とデータ通信状態におけるデータ信号とを交互に一定の時間間隔で送出することにより、通信シーケンスの初期化を行なって同期タイミングを調整しているものがある（たとえば、非特許文献１参照）。この場合、非データ通信時においても通信装置を動作させてスケルチ信号を監視する。また、システムの初期化を行なう場合や低消費電力状態に遷移させる場合、システムリセット信号や制御信号を使用して、システムを初期化または停止させる方法をとっている。
【０００４】
また、レシーバ制御装置がレシーバの受信データに基づいてデータ受信状態か受信待機状態かを判定し、データ受信時には応答速度の速いレシーバを使用して、受信待機時には応答速度の遅いレシーバを使用することによって、データ受信時の受信性能を低下させることなく受信待機時に消費電力を抑えることが可能な通信制御用半導体装置も提案されている（たとえば、特許文献１参照）。
【０００５】
また、トランシーバにおいて測定信号によって表わされる電流がとり得る最大値と最小値の中間値をしきい値電流として、測定信号によって表わされる電流としきい値電流とを比較することで、非データ通信状態においてトランシーバへの電力供給を絶つことによって、低消費電力化を図ったものもある（たとえば、特許文献２参照）。
【０００６】
また、現用装置と予備装置とを備えるデジタル装置の障害状態を監視する方式において、予備装置の障害監視を現用装置の障害監視に比べて低速クロック信号で動作させることによって、低消費電力化を図ったものもある（たとえば、特許文献３参照）。
【０００７】
【特許文献１】
特開平６−１３２９８７号公報
【０００８】
【特許文献２】
特開平５−９１１５７号公報
【０００９】
【特許文献３】
特開平６−５４０３２号公報
【００１０】
【非特許文献１】
「６．７．４．２  コムリセット（ＣＯＭＲＥＳＥＴ）」，シリアルＡＴＡ：高速シリアル化ＡＴアタッチメント（Ｓｅｒｉａｌ  ＡＴＡ：  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｓｅｒｉａｌｉｚｅｄ  ＡＴ  Ａｔｔａｃｈｍｅｎｔ），（米国），改訂１．０版，シリアルＡＴＡワーキンググループ（Ｓｅｒｉａｌ  ＡＴＡ  Ｗｏｒｋｉｎｇ  Ｇｒｏｕｐ），２００１年８月２９日，ｐ．９１−９２
【００１１】
【発明が解決しようとする課題】
しかし、上記非特許文献１に示した方法では、非データ通信状態を示すスケルチ信号を、データ通信開始前における受信状態を知るための信号としてのみ利用していた。すなわち、スケルチ信号を直接システムを制御するための信号としては利用せず、システムリセット信号や制御信号によってシステムを制御していたため、非データ通信状態からデータ通信状態に遷移するまでに時間がかかっていた。
【００１２】
また、上記特許文献１および２に示した方法では、非データ通信時においてレシーバおよびトランシーバの低消費電力化を可能とすることを目的とし、上記特許文献３に示した方法では、予備装置の障害監視を低速クロック信号で動作させることにより低消費電力化を可能とすることを目的としている。
【００１３】
それゆえに、この発明の主たる目的は、非データ通信状態からデータ通信状態に迅速かつ安定に遷移することが可能な通信装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に係る通信装置は、互いに相補な第１および第２のクロック信号を用いて通信を行なう通信装置であって、受信した第１および第２のクロック信号の電位振幅が予め定められた値よりも大きい場合は、データ通信状態であると判定して第１の信号を出力し、第１および第２のクロック信号の電位振幅が予め定められた値よりも小さい場合は、非データ通信状態であると判定して第２の信号を出力するスケルチ検出回路と、スケルチ検出回路から第２の信号が出力された場合は通信装置を初期化する初期化回路とを備えたものである。
【００１５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による通信装置の構成を示すブロック図である。図１において、この通信装置は、入力端子１，２、スケルチ検出回路３、レシーバ４、受信ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）回路５、スイッチ回路６，１２、デシリアライザ７、システムＰＬＬ回路８、送受信制御回路９、データ処理回路１０、送信ＰＬＬ回路１１、シリアライザ１３、ドライバ１４および出力端子１５，１６を備える。
【００１６】
入力端子１，２には、外部からの信号Ｒｘ＋，Ｒｘ−が入力される。スケルチ検出回路３は、入力端子１，２に入力された信号Ｒｘ＋，Ｒｘ−の電位振幅の大きさを検出し、検出結果に基づいてスケルチ信号ＳＱを出力する。図２（ａ）（ｂ）は、スケルチ検出回路３の入力信号Ｒｘ＋，Ｒｘ−と、スケルチ検出回路３から出力されるスケルチ信号ＳＱとの関係を示す波形図である。図２（ａ）（ｂ）において、横軸は時間、縦軸は電位を示す。
【００１７】
信号Ｒｘ＋，Ｒｘ−は、基準電位ＶＴＴを中心にして電位が変動する互いに相補なクロック信号である。データ通信状態において、「０」を表わす信号Ｒｘ＋，Ｒｘ−の電位振幅はＶ１であり、「１」を表わす信号Ｒｘ＋，Ｒｘ−の電位振幅はＶ２（＜Ｖ１）である。非データ通信状態において、信号Ｒｘ＋，Ｒｘ−の電位振幅はＶ３である。スケルチ検出回路３は、信号Ｒｘ＋，Ｒｘ−の電位振幅がしきい値電圧Ｖ４（＜Ｖ２）よりも大きいときはスケルチ信号ＳＱを「Ｌ」レベルにし、信号Ｒｘ＋，Ｒｘ−の電位振幅がしきい値電圧Ｖ４（＞Ｖ３）以下であるときはスケルチ信号ＳＱを「Ｈ」レベルにする。
【００１８】
レシーバ４は、スケルチ信号ＳＱが「Ｈ」レベルの場合は初期化され、スケルチ信号ＳＱが「Ｌ」レベルの場合は入力端子１，２からの信号Ｒｘ＋，Ｒｘ−に応答してデータ信号ＲＤを出力する。受信ＰＬＬ回路５は、スケルチ信号ＳＱが「Ｈ」レベルの場合は初期化され、スケルチ信号ＳＱが「Ｌ」レベルの場合はレシーバ４の出力データ信号ＲＤの転送速度に対応したクロック信号ＲｘＣＬＫを出力する。スイッチ回路６は、スケルチ信号ＳＱが「Ｌ」レベルの場合は導通して受信ＰＬＬ回路５の出力クロック信号ＲｘＣＬＫをデシリアライザ７に伝達し、スケルチ信号ＳＱが「Ｈ」レベル場合は非導通になってクロック信号ＲｘＣＬＫをデシリアライザ７に伝達しない。デシリアライザ７は、スイッチ回路６を介して入力されたクロック信号ＲｘＣＬＫに同期して動作し、レシーバ４の出力データ信号ＲＤを予め定められたデータ個数（図では１０個）毎に区切ってパラレルのデータ信号に変換し、データ処理回路１０に出力する。
【００１９】
システムＰＬＬ回路８は、スケルチ信号ＳＱが「Ｈ」レベルの場合は非活性化され、スケルチ信号ＳＱが「Ｌ」レベルの場合はシステムクロック信号ＳＣＬＫを生成して出力する。送受信制御回路９は、スケルチ信号ＳＱが「Ｌ」レベルの場合に活性化され、システムＰＬＬ回路８から与えられたシステムクロック信号ＳＣＬＫに同期して動作し、外部から入力された送受信設定信号に基づいてデータ処理回路１０に制御信号Ｃおよび基準クロック信号ＣＬＫを出力するとともに、システムの状態を表わす送受信状態信号を外部に出力する。
【００２０】
データ処理回路１０は、送受信制御回路９からの制御信号Ｃおよび基準クロック信号ＣＬＫに基づいて動作し、デシリアライザ７からのパラレルデータ信号をデータ処理して外部に複数ビットの受信データ（パラレルデータ）として出力する。また、外部から入力された複数ビットの送信データ（パラレルデータ）をデータ処理してシリアライザ１３に出力する。
【００２１】
送信ＰＬＬ回路１１は、スケルチ信号ＳＱが「Ｈ」レベルの場合は非活性化され、スケルチ信号ＳＱが「Ｌ」レベルの場合はクロック信号ＴｘＣＬＫを生成して出力する。スイッチ回路１２は、スケルチ信号ＳＱが「Ｌ」レベルの場合は導通して送信ＰＬＬ回路１１の出力クロック信号ＴｘＣＬＫをシリアライザ１３に伝達し、スケルチ信号ＳＱが「Ｈ」レベルの場合は非導通になってクロック信号ＴｘＣＬＫをシリアライザ１３に伝達しない。シリアライザ１３は、スイッチ回路１２を介して入力されたクロック信号ＴｘＣＬＫに同期して動作し、データ処理回路１０からのパラレルデータ信号を、連続した一組のシリアルデータ信号ＴＤに変換して出力する。ドライバ１４は、スケルチ信号ＳＱが「Ｈ」レベルの場合は非活性化され、スケルチ信号ＳＱが「Ｌ」レベルの場合はシリアライザ１３からのシリアルデータ信号ＴＤを互いに相補なクロック信号Ｔｘ＋，Ｔｘ−に変換して出力端子１５，１６に出力する。
【００２２】
以下、この通信装置の特徴となるレシーバ４および受信ＰＬＬ回路５の初期化方法について詳細に説明する。図３は、レシーバ４の構成を示す回路図である。図３において、このレシーバ４は、コンデンサ２１，２２、差動増幅回路２３、初期化回路２４および振幅判定回路２５を備える。
【００２３】
コンデンサ２１，２２は、入力端子１，２と差動増幅回路２３との間に設けられ、入力端子１，２に入力された信号Ｒｘ＋，Ｒｘ−から直流成分を除去して、信号Ｒｘ＋，Ｒｘ−の振幅成分のみを差動増幅回路２３に伝達する。
【００２４】
差動増幅回路２３は、ＰチャネルＭＯＳトランジスタ２６，２７、ＮチャネルＭＯＳトランジスタ２８〜３０を含む。ＰチャネルＭＯＳトランジスタ２６は電源電位ＶＤＤのラインとノードＮ２３との間に接続され、ＰチャネルＭＯＳトランジスタ２７は電源電位ＶＤＤのラインと出力ノードＮ２４との間に接続される。ＰチャネルＭＯＳトランジスタ２６，２７のゲートはともにノードＮ２３に接続される。ＰチャネルＭＯＳトランジスタ２６，２７はカレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ２８はノードＮ２３とノードＮ２５との間に接続され、ＮチャネルＭＯＳトランジスタ２９は出力ノードＮ２４とノードＮ２５との間に接続される。ＮチャネルＭＯＳトランジスタ２８のゲートは、コンデンサ２１を介して入力端子１に接続され、ＮチャネルＭＯＳトランジスタ２９のゲートはコンデンサ２２を介して入力端子２に接続される。ＮチャネルＭＯＳトランジスタ３０は、ノードＮ２５と接地電位ＧＮＤのラインとの間に接続され、そのゲートは電源電位ＶＤＤを受ける。ＮチャネルＭＯＳトランジスタ３０は、抵抗素子を構成する。
【００２５】
ＮチャネルＭＯＳトランジスタ２８には、そのゲートに現われる信号Ａｘ＋の電位に応じたレベルの電流が流れる。ＮチャネルＭＯＳトランジスタ２８とＰチャネルＭＯＳトランジスタ２６は直列接続され、ＰチャネルＭＯＳトランジスタ２６，２７はカレントミラー回路を構成しているので、ＭＯＳトランジスタ２６〜２８には同じ値の電流が流れる。一方、ＮチャネルＭＯＳトランジスタ２９には、そのゲートに現われる信号Ａｘ−の電位に応じたレベルの電流が流れる。
【００２６】
信号Ａｘ＋の電位が信号Ａｘ−の電位よりも高くなると、ＰチャネルＭＯＳトランジスタ２７に流れる電流がＮチャネルＭＯＳトランジスタ２９に流れる電流よりも大きくなり、差動増幅回路２３の出力電位ＶＯが上昇する。また、信号Ａｘ＋の電位が信号Ａｘ−の電位よりも低くなると、ＰチャネルＭＯＳトランジスタ２７に流れる電流がＮチャネルＭＯＳトランジスタ２９に流れる電流よりも小さくなり、差動増幅回路２３の出力電位ＶＯが低下する。
【００２７】
図４（ａ）（ｂ）（ｃ）は、差動増幅回路２３の増幅特性を示す図である。図４（ａ）（ｂ）（ｃ）において、差動増幅回路２３の入力信号Ａｘ＋，Ａｘ−は基準電位ＶＴＴを中心として電位振幅ＷＩで変動する信号であり、横軸は信号Ａｘ−の電位ＶＩ、縦軸は差動増幅回路２３の出力電位ＶＯを示す。図４（ａ）は、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴが最適である場合の図、図４（ｂ）は、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴが高すぎる場合の図、図４（ｃ）は、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴが低すぎる場合の図である。
【００２８】
図４（ａ）において、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴは最適な値ＶＴＴＭである。特性曲線Ｌ１は、信号Ａｘ＋の電位をその最大値に固定した場合における、信号Ａｘ−の電位ＶＩに対する出力電位ＶＯを示す曲線である。特性曲線Ｌ２は、信号Ａｘ＋の電位をその最小値に固定した場合における、信号Ａｘ−の電位ＶＩに対する出力電位ＶＯを示す曲線である。
【００２９】
図５（ａ）は、信号Ａｘ＋，Ａｘ−の電位が互いに等しくなるようにした場合の差動増幅回路２３の構成を示す回路図である。図５（ａ）において、ＮチャネルＭＯＳトランジスタ２８，２９のゲートはともにノードＮ２６に接続される。この場合の差動増幅回路２３の増幅特性は図４（ａ）に破線で示した特性曲線Ｌ３で表わされる。信号Ａｘ＋，Ａｘ−の電位が低いときは、ＮチャネルＭＯＳトランジスタ２８，２９に流れる電流が小さくなり、ＰチャネルＭＯＳトランジスタ２６，２７による電圧降下が小さくなるので出力電位ＶＯは比較的高い値になる。信号Ａｘ＋，Ａｘ−の電位が高いときは、ＮチャネルＭＯＳトランジスタ２８，２９に流れる電流が大きくなり、ＰチャネルＭＯＳトランジスタ２６，２７による電圧降下が大きくなるので出力電位ＶＯは比較的低い値になる。
【００３０】
図５（ｂ）は、さらに出力電位ＶＯが信号Ａｘ＋，Ａｘ−の電位と等しくなるようにした場合の差動増幅回路２３の構成を示す回路図である。図５（ｂ）において、ＮチャネルＭＯＳトランジスタ２８，２９のゲートはともに出力ノードＮ２４に接続される。この場合は、図４（ａ）の特性曲線Ｌ３上の点Ｐ３で表わされる。
【００３１】
なお、信号Ａｘ＋，Ａｘ−は互いに相補な信号なので、Ａｘ＋の電位が最大値のときに信号Ａｘ−の電位は最小値になり（点Ｐ１）、信号Ａｘ＋の電位が最小値のときに信号Ａｘ−の電位は最大値になる（点Ｐ２）。信号Ａｘ＋，Ａｘ−は、点Ｐ３を中心として点Ｐ１，Ｐ２間を変動する。したがって、信号Ａｘ−の電位振幅ＷＩに対する出力電位ＶＯの振幅ＷＯ１は、信号Ａｘ−の電位ＶＩが最小値（信号Ａｘ＋の電位が最大値）になる点Ｐ１における出力電位ＶＯと、信号Ａｘ−の電位ＶＩが最大値（信号Ａｘ＋の電位が最小値）になる点Ｐ２における出力電位ＶＯとの差になる。
【００３２】
図４（ｂ）において、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴはＶＴＴＭよりも高い値ＶＴＴＨである。特性曲線Ｌ４は、信号Ａｘ＋の電位をその最大値に固定した場合における、信号Ａｘ−の電位ＶＩに対する出力電位ＶＯを示す曲線である。特性曲線Ｌ５は、信号Ａｘ＋の電位をその最小値に固定した場合における、信号Ａｘ−の電位ＶＩに対する出力電位ＶＯを示す曲線である。したがって、信号Ａｘ−の電位振幅ＷＩに対する出力電位ＶＯの振幅ＷＯ２は、信号Ａｘ−の電位ＶＩが最小値（信号Ａｘ＋の電位が最大値）になる点Ｐ４における出力電位ＶＯと、信号Ａｘ−の電位ＶＩが最大値（信号Ａｘ＋の電位が最小値）になる点Ｐ５における出力電位ＶＯとの差になる。この場合、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴＭは高すぎるため、出力電位ＶＯの振幅ＷＯ２は図４（ａ）に示した振幅ＷＯ１に比べて小さく、差動増幅回路２３の増幅率は低くなる。
【００３３】
図４（ｃ）において、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴはＶＴＴＭよりも低い値ＶＴＴＬである。特性曲線Ｌ６は、信号Ａｘ＋の電位をその最大値に固定した場合における、信号Ａｘ−の電位ＶＩに対する出力電位ＶＯを示す曲線である。特性曲線Ｌ７は、信号Ａｘ＋の電位をその最小値に固定した場合における、信号Ａｘ−の電位ＶＩに対する出力電位ＶＯを示す曲線である。したがって、信号Ａｘ−の電位振幅ＷＩに対する出力電位ＶＯの振幅ＷＯ３は、信号Ａｘ−の電位ＶＩが最小値（信号Ａｘ＋の電位が最大値）になる点Ｐ６における出力電位ＶＯと、信号Ａｘ−の電位ＶＩが最大値（信号Ａｘ＋の電位が最小値）になる点Ｐ７における出力電位ＶＯとの差になる。この場合、信号Ａｘ＋，Ａｘ−の基準電位ＶＴＴＬは低すぎるため、出力電位ＶＯの振幅ＷＯ３は図４（ａ）に示した振幅ＷＯ１に比べて小さく、差動増幅回路２３の増幅率は低くなる。
【００３４】
図３に戻って、入力端子１，２に入力される信号Ｒｘ＋，Ｒｘ−の電位は、通信機器間において異なる基準電位ＶＴＴに対応するため、振幅のみが定められていて絶対値は定められていない場合が多い。したがって、コンデンサ２１，２２によってその振幅成分のみが伝達された信号Ｒｘ＋，Ｒｘ−の基準電位ＶＴＴを、初期化回路２４によって差動増幅回路２３の増幅特性が最適となる値ＶＴＴＭになるように調整する。
【００３５】
初期化回路２４は、抵抗素子３１，３２、ＮチャネルＭＯＳトランジスタ３３，３４および基準電位発生回路３５を含む。抵抗素子３１およびＮチャネルＭＯＳトランジスタ３３は、ＮチャネルＭＯＳトランジスタ２８のゲートと基準電位発生回路３５の出力ノードとの間に直列接続され、抵抗素子３２およびＮチャネルＭＯＳトランジスタ３４は、ＮチャネルＭＯＳトランジスタ２９のゲートと基準電位発生回路３５の出力ノードとの間に直列接続される。ＮチャネルＭＯＳトランジスタ３３，３４のゲートはともにスケルチ信号ＳＱを受ける。
【００３６】
スケルチ信号ＳＱが「Ｈ」レベルのときは、ＮチャネルＭＯＳトランジスタ３３，３４が導通し、基準電位発生回路３５から出力された電位がＮチャネルＭＯＳトランジスタ３３，３４および抵抗素子３１，３２を介してＮチャネルＭＯＳトランジスタ２８，２９のゲートに与えられる。一方、スケルチ信号ＳＱが「Ｌ」レベルのときは、ＮチャネルＭＯＳトランジスタ３３，３４が非導通となり、入力端子１，２に入力された信号Ｒｘ＋，Ｒｘ−はコンデンサ２１，２２を介してその振幅成分のみが差動増幅回路２３に伝達される。したがって、非データ通信状態において、差動増幅回路２３の入力信号Ａｘ＋，Ａｘ−の電位が図４（ａ）の点Ｐ３に示される値になるように初期化され、データ通信状態において、入力信号Ａｘ＋，Ａｘ−の電位と出力電位ＶＯは点Ｐ３を中心として点Ｐ１，Ｐ２間を変動するように制御されるため、差動増幅回路２３の増幅特性は最適となる。
【００３７】
なお、ＮチャネルＭＯＳトランジスタ３３，３４はデータ通信状態では非導通になることによって、データ通信状態において基準電位発生回路３５が差動増幅回路２３に基準電位を与え続けて入力信号Ａｘ＋，Ａｘ−の電位振幅を減衰させ、差動増幅回路２３の動作マージンが低下するのが防止される。
【００３８】
振幅判定回路２５は、差動増幅回路２３の出力電位ＶＯの振幅が所定の電位振幅よりも大きいか小さいかを判定し、出力電位ＶＯの振幅が所定の電位振幅よりも大きいときは「０」、電位ＶＯの振幅が所定の電位振幅以下であるときは「１」を表わす受信データ信号ＲＤを出力する。
【００３９】
したがって、レシーバ４に初期化回路２４を設けたことによって、非データ通信状態において差動増幅回路２３に所定の基準電位が与えられ、差動増幅回路２３の増幅特性が最適となるように制御される。また、データ通信状態において基準電位発生回路３５が差動増幅回路２３から電気的に切離されることによって、差動増幅回路２３の動作マージンが低下するのが防止される。このため、非データ通信状態からデータ通信状態に迅速かつ安定に遷移することが可能な通信装置が実現できる。
【００４０】
図６は、図１に示した受信ＰＬＬ回路５の構成を示すブロック図である。図６において、この受信ＰＬＬ回路５は、周波数比較回路４１、位相比較回路４２、チャージポンプ４３、ループフィルタ４４、初期化回路４５、電圧制御発振器４６、バッファ回路４７を含む。
【００４１】
受信ＰＬＬ回路５は、電圧制御発振器４６の出力クロック信号の周波数および位相がレシーバ４の出力データ信号ＲＤの周波数および位相と一致するように、電圧制御発振器４６にフィードバック制御をかけて発振させる回路である。
【００４２】
周波数比較回路４１は、レシーバ４の出力データ信号ＲＤの周波数と電圧制御発振器４６の出力クロック信号の周波数とを比較し、比較結果に応じたパルス幅の周波数差信号を出力する。位相比較回路４２は、レシーバの出力データ信号ＲＤの位相と電圧制御発振器４６の出力クロック信号の位相を比較し、比較結果に応じたパルス幅の位相差信号を出力する。チャージポンプ４３は、周波数比較回路４１からの周波数差信号および、位相比較回路４２からの位相差信号に応じた極性およびレベルの電流を出力する。ループフィルタ４４は、チャージポンプ４３の出力電流を積分して制御電圧ＶＣを出力する。初期化回路４５は、スケルチ信号ＳＱが「Ｈ」レベルの場合に制御電圧ＶＣを初期電圧ＶＣＲに設定する。電圧制御発振器４６は、制御電圧ＶＣに応じた周波数のクロック信号を出力する。バッファ回路４７は、電圧制御発振器４６の出力クロック信号をバッファリングし、クロック信号ＲｘＣＬＫとして外部に出力する。
【００４３】
図７は、チャージポンプ４３、ループフィルタ４４および初期化回路４５の構成を示す回路図である。図７において、チャージポンプ４３は、定電流源５１，５４、ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５３を含む。定電流源５１およびＰチャネルＭＯＳトランジスタ５２は電源電位ＶＤＤのラインとノードＮ４３との間に直列接続され、ＮチャネルＭＯＳトランジスタ５３および定電流源５４はノードＮ４３と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ５２のゲートは周波数比較回路４１および位相比較回路４２の出力信号φＵＰを受け、ＮチャネルＭＯＳトランジスタ５３のゲートは周波数比較回路４１および位相比較回路４２の出力信号φＤＮを受ける。
【００４４】
レシーバ４の出力データ信号ＲＤの周波数および位相と、電圧制御発振器４６の出力クロック信号の周波数および位相とは、たとえばデータ信号ＲＤの１サイクル毎に比較される。レシーバ４の出力データ信号ＲＤに比べて電圧制御発振器４６の出力クロック信号の周波数が低い場合および位相が遅れている場合は、周波数差および位相差に応じた時間だけ信号φＵＰが「Ｌ」レベルにされる。信号φＵＰが「Ｌ」レベルにされるとＰチャネルＭＯＳトランジスタ５２が導通し、電源電位ＶＤＤのラインから定電流源５１およびＰチャネルＭＯＳトランジスタ５２を介してノードＮ４３に電流が流入する。レシーバ４の出力データ信号ＲＤに比べて電圧制御発振器４６の出力クロック信号の周波数が高い場合および位相が進んでいる場合は、周波数差および位相差に応じた時間だけ信号φＤＮが「Ｈ」レベルにされる。信号φＤＮが「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ５３が導通し、ノードＮ４３からＰチャネルＭＯＳトランジスタ５３および定電流源５４を介して接地電位ＧＮＤのラインに電流が流出する。
【００４５】
ループフィルタ４４は、抵抗素子５５およびコンデンサ５６を含む。抵抗素子５５はノードＮ４３とノードＮ４４との間に接続され、コンデンサ５６はノードＮ４４と接地電位ＧＮＤのラインとの間に接続される。信号φＵＰが「Ｌ」レベルのときは、電源電位ＶＤＤのラインから定電流源５１、ＰチャネルＭＯＳトランジスタ５２および抵抗素子５５を介してキャパシタ５６に電流が流入し、キャパシタ５６が充電される。信号φＤＮが「Ｈ」レベルのときは、キャパシタ５６から抵抗素子５５、ＰチャネルＭＯＳトランジスタ５３および定電流源５４を介して接地電位ＧＮＤのラインに電流が流出し、キャパシタ５６が放電される。キャパシタ５６の端子電圧は制御電圧ＶＣとされる。
【００４６】
初期化回路４５は、抵抗素子５７，６０、ＰチャネルＭＯＳトランジスタ５８、ＮチャネルＭＯＳトランジスタ５９およびインバータ６１を含む。抵抗素子５７およびＰチャネルＭＯＳトランジスタ５８は、電源電位ＶＤＤのラインとノードＮ４５との間に直列接続され、ＮチャネルＭＯＳトランジスタ５９および抵抗素子６０は、ノードＮ４５と接地電位ＧＮＤのラインとの間に直列接続される。スケルチ信号ＳＱは、インバータ６１を介してＰチャネルＭＯＳトランジスタ５８のゲートに入力されるとともに、ＮチャネルＭＯＳトランジスタ５９のゲートに直接入力される。
【００４７】
スケルチ信号ＳＱが「Ｌ」レベルの場合は、Ｐチャネルトランジスタ５８およびＮチャネルトランジスタ５９が非導通となり、ループフィルタ４４の出力制御電圧ＶＣが電圧制御発振器４６にそのまま伝達される。スケルチ信号ＳＱが「Ｈ」レベルの場合は、Ｐチャネルトランジスタ５８およびＮチャネルトランジスタ５９が導通し、制御電圧ＶＣは電源電圧ＶＤＤを抵抗素子５７，６０によって分圧した初期電圧ＶＣＲ（たとえば、ＶＤＤ／２）にされる。
【００４８】
電圧制御発振器４６は、出力制御電圧ＶＣに応じた周波数のクロック信号をバッファ回路４７に出力するとともに周波数比較回路４１および位相比較回路４２に出力する。制御電圧ＶＣが高くなった場合は電圧制御発振器４６の出力クロック信号の周波数は高くなり、制御電圧ＶＣが低くなった場合は電圧制御発振器４６の出力クロック信号の周波数は低くなる。
【００４９】
したがって、この受信ＰＬＬ回路５は、電圧制御発振器４６の出力クロック信号の周波数および位相と、レシーバ４の出力データ信号ＲＤの周波数および位相とを比較して、電圧制御発振器４６の出力クロック信号の周波数が低い場合および位相が遅れている場合は、出力クロック信号の周波数を高くするように動作する。また、電圧制御発振器４６の出力クロック信号の周波数および位相と、レシーバ４の出力データ信号ＲＤの周波数および位相とをして、電圧制御発振器４６の出力クロック信号の周波数が高い場合および位相が進んでいる場合は、出力クロック信号の周波数を低くするように動作する。この結果、受信ＰＬＬ回路５から出力されるクロック信号ＲｘＣＬＫは、レシーバ４の出力データ信号ＲＤと同じ周波数および位相になるように調整される。
【００５０】
従来の通信装置では、受信ＰＬＬ回路５に初期化回路４５が設けられていなかったため、データ信号ＲＤが入力されない非データ通信状態においてはループフィルタ４４の出力制御電圧ＶＣの値が不安定になってしまい、電圧制御発振器４６の出力クロック信号の周波数および位相が不安定になっていた。また、電源が入っていない状態ではループフィルタ４４の出力制御電圧ＶＣは０Ｖまで下がるので、電源が投入されて受信ＰＬＬ回路５が動作を開始するときは、その出力制御電圧ＶＣは０Ｖから徐々に上げられて所望の電圧に到達していた。このため、受信ＰＬＬ回路５の出力クロック信号ＲｘＣＬＫの周波数および位相がレシーバ４の出力データ信号ＲＤの周波数および位相に一致するまでの時間が長かった。
【００５１】
しかし、受信ＰＬＬ回路５に初期化回路４５を設けたことによって、非データ通信状態において電圧制御発振器４６に所定の制御電圧ＶＣが与えられ、電圧制御発振器４６の出力クロック信号の周波数および位相が不安定になるのが防止される。また、非データ通信状態からデータ通信状態に遷移するときに、受信ＰＬＬ回路５の出力クロック信号ＲｘＣＬＫの周波数および位相が受信データ信号ＲＤの周波数および位相に一致するまでの時間が短縮される。したがって、非データ通信状態からデータ通信状態に迅速かつ安定に遷移することが可能な通信装置が実現できる。
【００５２】
［実施の形態２］
図８は、この発明の実施の形態２による通信装置の受信ＰＬＬ回路７１の構成を示すブロック図であって、図６と対比される図である。図８の受信ＰＬＬ回路７１を参照して、図６の受信ＰＬＬ回路５と異なる点は、初期化回路４５が削除され、切換回路７２が追加されている点である。
【００５３】
図８において、切換回路７２は、レシーバ４の出力データ信号ＲＤおよび送信ＰＬＬ回路１１の出力クロック信号ＴｘＣＬＫを受け、スケルチ信号ＳＱが「Ｌ」レベルのときはレシーバ４の出力データ信号ＲＤを選択し、スケルチ信号ＳＱが「Ｈ」レベルのときは送信ＰＬＬ回路１１の出力クロック信号ＴｘＣＬＫ選択し、選択した信号を周波数比較回路４１および位相比較回路４２に出力する。なお、この場合は、スケルチ信号ＳＱが「Ｈ」レベルのときでも送信ＰＬＬ回路１１を活性化しておく。
【００５４】
したがって、この実施の形態２では、非データ通信状態においてレシーバ４の出力データ信号ＲＤに代わって送信ＰＬＬ回路１１の出力クロック信号ＴｘＣＬＫを周波数比較回路４１および位相比較回路４２に入力するので、非データ通信状態においても制御電圧ＶＣを一定値に保つことができ、電圧制御発振器４６の出力クロック信号の周波数および位相が不安定になるのを防止することができる。また、非データ通信状態からデータ通信状態に遷移するときに、受信ＰＬＬ回路７１の出力クロック信号の周波数および位相がレシーバ４の出力データ信号ＲＤの周波数および位相に一致するまでの時間が短縮される。したがって、非データ通信状態からデータ通信状態に迅速かつ安定に遷移することが可能な通信装置が実現できる。
【００５５】
［実施の形態２の変更例］
図９は、この発明の実施の形態２の変更例による通信装置の受信ＰＬＬ回路８１の構成を示す回路図であって、図８と対比される図である、図９の受信ＰＬＬ回路８１を参照して、図８の受信ＰＬＬ回路７１と異なる点は、位相比較回路４２に入力される信号の一方が、切換回路７２の出力信号に代わって、レシーバ４の出力データ信号ＲＤに置換されている点である。
【００５６】
図９において、切換回路７２は、レシーバ４の出力データ信号ＲＤおよび送信ＰＬＬ回路１１の出力クロック信号ＴｘＣＬＫを受け、スケルチ信号ＳＱが「Ｌ」レベルのときはレシーバ４の出力データ信号ＲＤを選択し、スケルチ信号ＳＱが「Ｈ」レベルのときは送信ＰＬＬ回路１１の出力クロック信号ＴｘＣＬＫ選択し、選択した信号を周波数比較回路４１に出力する。
【００５７】
したがって、この実施の形態２の変更例では、非データ通信状態においてレシーバ４の出力データ信号ＲＤに代わって送信ＰＬＬ回路１１の出力クロック信号ＴｘＣＬＫを周波数比較回路４１に入力することで、電圧制御発振器４６の出力クロック信号の周波数および位相が不安定になるのが防止される。また、非データ通信状態からデータ通信状態に遷移するときに、受信ＰＬＬ回路８１の出力クロック信号の周波数および位相がレシーバ４の出力データ信号ＲＤの周波数および位相に一致するまでの時間が短縮される。したがって、非データ通信状態からデータ通信状態に迅速かつ安定に遷移することが可能な通信装置が実現できる。
【００５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５９】
【発明の効果】
以上のように、この発明に係る通信装置では、受信した第１および第２のクロック信号の電位振幅が予め定められた値よりも大きい場合は、データ通信状態であると判定して第１の信号を出力し、第１および第２のクロック信号の電位振幅が予め定められた値以下である場合は、非データ通信状態であると判定して第２の信号を出力するスケルチ検出回路と、スケルチ検出回路から第２の信号が出力された場合は通信装置を初期化する初期化回路とが設けられる。したがって、非データ通信状態において、スケルチ検出回路から出力された第２の信号に応じて初期化回路が通信装置を初期化するので、非データ通信状態からデータ通信状態に迅速かつ安定に遷移することできる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による通信装置の構成を示すブロック図である。
【図２】図１に示した通信装置の通信方式を説明するための波形図である。
【図３】図１に示したレシーバの構成を示す回路図である。
【図４】図３に示した差動増幅回路の増幅特性を説明するための図である。
【図５】図３に示した差動増幅回路の増幅特性を説明するための他の図である。
【図６】図１に示した受信ＰＬＬ回路の構成を示すブロック図である。
【図７】図６に示したチャージポンプ、ループフィルタおよび初期化回路の構成を示す回路図である。
【図８】この発明の実施の形態２による受信ＰＬＬ回路の構成を示すブロック図である。
【図９】実施の形態２の変更例を示すブロック図である。
【符号の説明】
１，２  入力端子、３  スケルチ検出回路、４  レシーバ、５，７１，８１  受信ＰＬＬ回路、６，１２  スイッチ回路、７  デシリアライザ、８  システムＰＬＬ回路、９  送受信制御回路、１０  データ処理回路、１１  送信ＰＬＬ回路、１３  シリアライザ、１４  ドライバ、１５，１６  出力端子、２１，２２，５６  コンデンサ、２３  差動増幅回路、２４，４５  初期化回路、２５  振幅判定回路、２６，２７，５２，５８  ＰチャネルＭＯＳトランジスタ、２８〜３０，３３，３４，５３，５９  ＮチャネルＭＯＳトランジスタ、３１，３２，５５，５７，６０  抵抗素子、３５  基準電位発生回路、４１  周波数比較回路、４２  位相比較回路、４３  チャージポンプ、４４  ループフィルタ、４６  電圧制御発振器、４７  バッファ回路、５１，５４  定電流源、６１  インバータ、７２  切換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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