(57)【要約】【課題】工程数を低減しかつ合わせの余裕を確保しつつ、下部電極の底部のみが厚いＭＩＭ型キャパシタ及びその製造方法を提供する。【解決手段】半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層を介して底部において電気的に接続された下部電極４１及び下部電極４１の上部に容量絶縁膜５１を介して形成された上部電極６１により構成される容量素子を有するメモリセルから成る半導体装置であって、下部電極４１の底部での膜厚を３０ｎｍ以上にする。ＰＣＭ法などの高イオン化率かつ高指向性のスパッタ法を下部電極４１の形成に適用し、キャパシタ底部のみを厚くする。【選択図】      図１
2004247559.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記下部電極の底部での膜厚が３０ｎｍ以上であることを特徴とする半導体装置。
【請求項２】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記下部電極は、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であり、前記下部電極の底部での膜厚が３０ｎｍ以上であることを特徴とする半導体装置。
【請求項３】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記下部電極は、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であり、前記下部電極の底部での膜厚が３０ｎｍ以上であり、かつ、前記下部電極の側面部での膜厚が少なくとも３０ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記下部電極は該中心部分に空洞を有する柱状形状であって、当該空洞と第一の金属層との距離の最小値が３０ｎｍ以上であることを特徴とする半導体装置。
【請求項５】
前記下部電極の厚さが、少なくとも第一の金属層と接する部分において、３０ｎｍ以上であることを特徴とする請求項１乃至４に記載の半導体装置。
【請求項６】
前記下部電極は、膜厚方向に貫く粒界の本数が、前記第一の金属層と接する部分において、３本以下であることを特徴とする請求項１乃至５に記載の半導体装置。
【請求項７】
前記第一の金属層と接する部分における前記下部電極の結晶が、７０％以上の（００２）配向性を有することを特徴とする請求項１乃至６に記載の半導体装置。
【請求項８】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記下部電極が、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であって、前記第一の金属層と前記第二の金属層は部分的に接しており、前記下部電極がその底面の全面において第二の金属層と接続されており、かつ、前記下部電極の底部での膜厚が３０ｎｍ以上であることを特徴とする半導体装置。
【請求項９】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記下部電極が、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であって、前記第一の金属層と前記第二の金属層は部分的に接しており、前記下部電極がその底面の全面において第二の金属層と接続されており、かつ、前記下部電極の底部での膜厚が３０ｎｍ以上であり、かつ、前記下部電極の側面部での膜厚が少なくとも３０ｎｍ以下であることを特徴とする半導体装置。
【請求項１０】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記第一の金属層と前記第二の金属層は部分的に接しており、前記下部電極がその底面の全面において第二の金属層と接続されており、かつ、前記下部電極は該中心部分に空洞を有する柱状形状であって、当該空洞と第二の金属層との距離の最小値が３０ｎｍ以上であることを特徴とする半導体装置。
【請求項１１】
前記下部電極の厚さが、少なくとも第二の金属層と接する部分において、３０ｎｍ以上であることを特徴とする請求項８乃至１０に記載の半導体装置。
【請求項１２】
前記下部電極は、膜厚方向に貫く粒界の本数が、前記第二の金属層と接する部分において、３本以下であることを特徴とする請求項８乃至１１に記載の半導体装置。
【請求項１３】
前記第二の金属層と接する部分における前記下部電極の結晶が、７０％以上の（００２）配向性を有することを特徴とする請求項８乃至１２に記載の半導体装置。
【請求項１４】
前記第二の金属層は窒化チタン膜であることを特徴とする請求項８乃至１３に記載の半導体装置。
【請求項１５】
前記下部電極が金属膜であることを特徴とする請求項１乃至１４に記載の半導体装置。
【請求項１６】
前記下部電極がルテニウム膜であることを特徴とする請求項１乃至１５に記載の半導体装置。
【請求項１７】
前記下部電極が窒化チタン膜であることを特徴とする請求項１乃至１６に記載の半導体装置。
【請求項１８】
前記容量絶縁膜が酸化タンタル膜であることを特徴とする請求項１乃至１７に記載の半導体装置。
【請求項１９】
前記上部電極がルテニウム膜であることを特徴とする請求項１乃至１８に記載の半導体装置。
【請求項２０】
前記第一の金属層が窒化チタン膜であることを特徴とする請求項１乃至１９に記載の半導体装置。
【請求項２１】
前記第一の金属層がタングステン膜であることを特徴とする請求項１乃至１９に記載の半導体装置。
【請求項２２】
前記半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置の製造方法において、
第一の金属層の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に孔を開孔して孔底部に第一の金属層を露出させる工程と、
第一の金属層と接する部分の膜厚が他の部分の膜厚よりも大きい下部電極を形成する工程と、
容量絶縁膜を形成する工程と、
容量絶縁膜を改質する工程と、
上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２３】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置の製造方法において、
第一の金属層の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に孔を開孔して孔底部に第一の金属層を露出させる工程と、
第一の金属層と接する部分の膜厚が他の部分の膜厚よりも大きい下部電極を形成する工程と、
容量絶縁膜を形成する工程と、
容量絶縁膜を改質する工程と、
上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された中心部分に空洞を有する柱状形状の下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置の製造方法において、
第一の金属層の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に孔を開孔して孔底部に第一の金属層を露出させる工程と、
（下部電極内の空洞と第一の金属層との距離の最小値）≧３０ｎｍの関係を満たす下部電極を形成する工程と、
容量絶縁膜を形成する工程と、
容量絶縁膜を改質する工程と、
上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２５】
前記下部電極を形成する工程において、（第二の金属層内の空洞と第一の金属層との距離の最小値）≧３０ｎｍの関係を満たすように、層間絶縁膜に開孔されたに孔を前記下部電極形成用膜で埋め込む工程を有することを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記層間絶縁膜を形成する工程から前記容量絶縁膜を形成する工程までに、層間絶縁膜に孔を開孔する工程が１回のみであることを特徴とする請求項２２乃至２５に記載の半導体装置の製造方法。
【請求項２７】
前記下部電極を形成する工程において、前記下部電極の底面での膜厚が、前記下部電極の側面部分の膜厚よりも大きいことを特徴とする請求項２２乃至２６に記載の半導体装置の製造方法。
【請求項２８】
前記下部電極を形成する工程において、前記下部電極の底面での膜厚が３０ｎｍ以上であり、かつ、前記下部電極の側面部分の膜厚が少なくとも３０ｎｍを越えないことを特徴とする請求項２２乃至２７に記載の半導体装置の製造方法。
【請求項２９】
前記下部電極を形成する工程において、第一の金属層と接する部分の膜厚が他の部分の膜厚よりも大きい前記下部電極形成用膜を形成することを特徴とする請求項２２乃至２８に記載の半導体装置の製造方法。
【請求項３０】
前記下部電極を形成する工程において、少なくとも第一の金属層と接する部分の膜厚が３０ｎｍ以上であり、かつ、前記下部電極の側面部分の膜厚が少なくとも３０ｎｍを越えないことを特徴とする請求項２２乃至２９に記載の半導体装置の製造方法。
【請求項３１】
半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成り、前記第一の金属層と前記第二の金属層は部分的に接し、かつ、前記第二の金属層は前記下部電極と部分的に接している半導体装置の製造方法において、
前記第一の金属層の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上部に孔を開孔して孔底部に前記第一の金属層を露出させる工程と、
孔底部に前記第二の金属層を形成する工程と、
前記下部電極を形成する工程と、
前記容量絶縁膜を形成する工程と、
前記容量絶縁膜を改質する工程と、
前記上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３２】
前記下部電極を形成する工程において、少なくとも第二の金属層と接する部分の膜厚が３０ｎｍ以上であり、かつ、前記下部電極の側面部分の膜厚が少なくとも３０ｎｍを越えないことを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記第二の金属層が窒化チタン膜であることを特徴とする請求項３１乃至３２に記載の半導体装置の製造方法。
【請求項３４】
前記第一の金属層が窒化チタン膜であるを特徴とする請求項２２乃至３３に記載の半導体装置の製造方法。
【請求項３５】
前記第一の金属層がタングステン膜であることを特徴とする請求項２２乃至３４に記載の半導体装置の製造方法。
【請求項３６】
前記下部電極が金属膜であることを特徴とする請求項２２乃至３５に記載の半導体装置の製造方法。
【請求項３７】
前記下部電極がルテニウム膜であることを特徴とする請求項２２乃至３６に記載の半導体装置の製造方法。
【請求項３８】
前記下部電極が窒化チタン膜であることを特徴とする請求項２２乃至３７に記載の半導体装置の製造方法。
【請求項３９】
前記容量絶縁膜が酸化タンタル膜を含むことを特徴とする請求項２２乃至３８に記載の半導体装置の製造方法。
【請求項４０】
前記上部電極が金属膜であることを特徴とする請求項２２乃至３９に記載の半導体装置の製造方法。
【請求項４１】
前記上部電極がルテニウム膜であることを特徴とする請求項２２乃至４０に記載の半導体装置の製造方法。
【請求項４２】
前記下部電極を形成する工程が、スパッタ法による金属膜の成膜工程と、ＣＶＤ法による金属膜の成膜工程の両方を有することを特徴とする記載の請求項２２乃至４１に記載の半導体装置の製造方法。
【請求項４３】
前記下部電極を形成する工程が、ＰＣＭスパッタ法による金属膜の成膜工程を有することを特徴とする記載の請求項２２乃至４２に記載の半導体装置の製造方法。
【請求項４４】
前記下部電極を形成する工程が、コリメート・スパッタ法による金属膜の成膜工程を有することを特徴とする請求項２２乃至４３に記載の半導体装置の製造方法。
【請求項４５】
前記前記容量絶縁膜を改質する工程は、熱処理工程であることを特徴とする請求項２２乃至４４に記載の半導体装置の製造方法。
【請求項４６】
前記前記容量絶縁膜を改質する工程は、水素雰囲気中で行われる熱処理工程であることを特徴とする請求項２２乃至４５に記載の半導体装置の製造方法。
【請求項４７】
前記前記容量絶縁膜を改質する工程は、オゾン雰囲気での熱処理を含むことを特徴とする請求項２２乃至４６に記載の半導体装置の製造方法。
【請求項４８】
前記前記容量絶縁膜を改質する工程は、温度３６０℃以上４６０℃以下の酸化雰囲気での熱処理であることを特徴とする請求項２２乃至４７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、ＭＩＭ型キャパシタとその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルは、選択用トランジスタとキャパシタとから成り、微細加工技術の進展によるメモリセルの微細化に伴って、キャパシタの電荷蓄積量の減少が問題となっている。この問題を解決するため、キャパシタを立体化して電極の面積を増加させるとともに、キャパシタ構造をＭＩＳ（Ｍｅｔａｌ  ＩｎｓｕｌａｔｏｒＳｉｌｉｃｏｎ）構造からＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造に移行させる研究が盛んである。
【０００３】
図４４は、ＭＩＭ型キャパシタの代表的従来例を示す縦断面図である。また、図４５は、ＭＩＭ型キャパシタを有するメモリセルの一例を示す縦断面図である。
【０００４】
図４５に示すメモリセルでは、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に２つの選択用トランジスタが形成されており、各々の選択用トランジスタはシリコン基板１の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５、６から成り、各々の選択用トランジスタの拡散層領域５は一体として共有化されている。
【０００５】
選択用トランジスタは、層間絶縁膜２５、２６上に形成されたビット線８と前記一方の拡散層領域５とが層間絶縁膜２５を貫通するポリシリコンプラグ１２と、メタルプラグ７を介して接続されている。ビット線８は層間絶縁膜２１に覆われ、この層間絶縁膜２１上に形成された層間絶縁膜２２に設けられた孔内に下部電極としてルテニウム膜４１と、上部電極としてルテニウム膜６１と、容量絶縁膜として酸化タンタル膜５１を積層してキャパシタが構成されている。
【０００６】
下部電極４１はその底面でバリアメタル膜３２と接続され、バリアメタル膜３２はその下面でコンタクトメタル膜３１を介してポリシリコンプラグ１１と接続され、さらにポリシリコンプラグ１１はその下方のポリシリコンプラグ１２を介してトランジスタの拡散層領域６に接続されている。
【０００７】
このキャパシタの製造工程において、酸化タンタル膜５１のリーク電流を低減して、単位電極面積当たりの電荷蓄積容量を向上するため、酸化タンタル膜５１を酸化処理する工程が必要である。その工程の副作用として下部電極（ルテニウム膜）中を酸素が拡散して、バリアメタル膜３２の下部電極４１との界面部分が酸化される。バリアメタル膜３２に窒化チタン膜を用いた場合、下部電極４１との界面に酸化チタン膜が形成されて導通抵抗が増大する、また同時に伴う体積膨張によりキャパシタに応力が加わってキャパシタのリーク電流が増大する、という問題が生じる。
【０００８】
下部電極中の酸素の拡散を抑制するため下部電極の肉厚を大きくする方法があるが、ＣＶＤ法により下部電極の膜厚を大きくすると、通常は側壁部分と底部に同じ厚さの膜が成長する。そのため、側壁部分の肉厚の増加により電極の内周長が減少し、キャパシタの電荷蓄積量が低下する副作用が生じる（図４６）。
【０００９】
この副作用を防止しながら、下部電極中の酸素の拡散量を低減する方法として、キャパシタの下部電極の底部のみを、下部電極の他の部分とは別の工程で形成する方法が、特許文献１に記載されている。この方法によると、キャパシタ底部のバリアメタル膜の体積膨張に起因したキャパシタ特性の劣化抑制された点で一応の効果を奏している（図４７）。
【００１０】
【特許文献１】
特開２００２−８３９４０号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、図４７に示す従来例では、孔底部分のみをキャパシタ部分とは別工程で形成するため工程数が増大するという問題がある。しかも、図４４の例と比較してホト・リソグラフィー技術を１工程多く要するため、層合わせのプロセス余裕が無くなる欠点がある。
【００１２】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その主な目的は、工程数を低減しつつ、また合わせ余裕を確保しつつ、下部電極の底部のみが厚いＭＩＭ型キャパシタ及びその製造方法を提供することにある。
【００１３】
また、本発明の他の目的は、下部電極とバリアメタル膜の界面が酸化せず、低リーク電流かつ導通抵抗が小さいＭＩＭ型キャパシタを提供することにある。
【００１４】
また、本発明のさらに他の目的は、層合わせのプロセス余裕を拡大して、下部電極とバリアメタル膜の界面抵抗を低減したＭＩＭ型キャパシタ及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、前記下部電極の底部での膜厚が３０ｎｍ以上である。
【００１６】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、前記下部電極は、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であり、前記下部電極の底部での膜厚が３０ｎｍ以上である。
【００１７】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、前記下部電極は、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であり、前記下部電極の底部での膜厚が３０ｎｍ以上であり、かつ、前記下部電極の側面部での膜厚が少なくとも３０ｎｍ以下である。
【００１８】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、前記下部電極は該中心部分に空洞を有する柱状形状であって、当該空洞と第一の金属層との距離の最小値が３０ｎｍ以上である。
【００１９】
ここで、前記下部電極の厚さは、少なくとも第一の金属層と接する部分において、３０ｎｍ以上であることが好ましい。
【００２０】
前記下部電極は、膜厚方向に貫く粒界の本数が、前記第一の金属層と接する部分において、３本以下であることが好ましい。
【００２１】
前記第一の金属層と接する部分における前記下部電極の結晶は、７０％以上の（００２）配向性を有することが好ましい。
【００２２】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、前記下部電極が、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であって、前記第一の金属層と前記第二の金属層は部分的に接しており、前記下部電極がその底面の全面において第二の金属層と接続されており、かつ、前記下部電極の底部での膜厚が３０ｎｍ以上である。
【００２３】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、前記下部電極が、層間絶縁膜に設けられた孔の側壁と底面に沿って設けられたコップ形状であって、前記第一の金属層と前記第二の金属層は部分的に接しており、前記下部電極がその底面の全面において第二の金属層と接続されており、かつ、前記下部電極の底部での膜厚が３０ｎｍ以上であり、かつ、前記下部電極の側面部での膜厚が少なくとも３０ｎｍ以下である。
【００２４】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、前記第一の金属層と前記第二の金属層は部分的に接しており、前記下部電極がその底面の全面において第二の金属層と接続されており、かつ、前記下部電極は該中心部分に空洞を有する柱状形状であって、当該空洞と第二の金属層との距離の最小値が３０ｎｍ以上である。
【００２５】
また、本発明では、前記半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置の製造方法において、第一の金属層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に孔を開孔して孔底部に第一の金属層を露出させる工程と、第一の金属層と接する部分の膜厚が他の部分の膜厚よりも大きい下部電極を形成する工程と、容量絶縁膜を形成する工程と、容量絶縁膜を改質する工程と、上部電極を形成する工程とを有する。
【００２６】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置の製造方法において、第一の金属層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に孔を開孔して孔底部に第一の金属層を露出させる工程と、第一の金属層と接する部分の膜厚が他の部分の膜厚よりも大きい下部電極を形成する工程と、容量絶縁膜を形成する工程と、容量絶縁膜を改質する工程と、上部電極を形成する工程とを有する。
【００２７】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に第一の金属層を介して底部において接続された中心部分に空洞を有する柱状形状の下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置の製造方法において、第一の金属層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に孔を開孔して孔底部に第一の金属層を露出させる工程と、（下部電極内の空洞と第一の金属層との距離の最小値）≧３０ｎｍの関係を満たす下部電極を形成する工程と、容量絶縁膜を形成する工程と、
容量絶縁膜を改質する工程と、上部電極を形成する工程とを有する。
【００２８】
また、本発明では、半導体基板の一主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に第一の金属層及び第二の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成り、前記第一の金属層と前記第二の金属層は部分的に接し、かつ、前記第二の金属層は前記下部電極と部分的に接している半導体装置の製造方法において、前記第一の金属層の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の上部に孔を開孔して孔底部に前記第一の金属層を露出させる工程と、孔底部に前記第二の金属層を形成する工程と、前記下部電極を形成する工程と、前記容量絶縁膜を形成する工程と、前記容量絶縁膜を改質する工程と、前記上部電極を形成する工程とを有する。
【００２９】
【作用】
本発明は、ＰＣＭ法などの高イオン化率、かつ高指向性のスパッタ法を下部電極の形成に適用し、下部電極底部のみの膜厚を大きくしたことを特徴とする。ここで、ＰＣＭ（Ｐｏｉｎｔ  Ｃｕｓｐ  Ｍａｇｎｅｔｒｏｎ）法とは、磁場の制御により生成した高密度のプラズマを用いて、スパッタ粒子のイオン化率と指向性を高めたスパッタ法である。銅配線の銅めっきのシード層（種層）及びバリアメタル膜（タンタル膜、窒化タンタル膜）の成膜用に用いられている。
【００３０】
また、本発明は、下部電極底部の電極膜を膜厚方向に貫通する粒界が３個／ビット以下とすることを特徴とする。
【００３１】
さらに、本発明は、下部電極底部の電極膜の（００２）配向性が７０％以上であることを特徴とする。
【００３２】
本発明によれば、工程数の増大、層合わせでのプロセス余裕縮小の問題なく、下部電極底部のみが厚いＭＩＭ型キャパシタを得られる。また、得られたＭＩＭ型キャパシタは、下部電極とバリアメタル膜の界面が酸化せず、リーク電流と導通抵抗が小さい。
【００３３】
また、本発明は、下部電極の底部に積層してバリアメタル膜と同材料の第二のバリアメタル膜を設けた構造であることを特徴とする。よって、本発明によれば、層合わせのプロセス余裕を拡大して下部電極とバリアメタル膜の導通抵抗を低減することができる。
【００３４】
【発明の実施の形態】
本発明の上記および他の目的、特徴及び利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００３５】
（第１の実施の形態）
（１）構造
図１は、本発明の一実施の形態であるＭＩＭ型キャパシタを示す縦断面図である。
【００３６】
本実施の形態のキャパシタは、下層の素子を覆う層間絶縁膜２１上に形成され、該層間絶縁膜２１上に形成された層間絶縁膜２２に設けられた孔内に下部電極としてルテニウム膜４１と、上部電極としてルテニウム膜６１と、容量絶縁膜として酸化タンタル膜５１を積層してキャパシタが構成されている。
【００３７】
下部電極４１はその底面でバリアメタル膜３２と接続され、バリアメタル膜３２はその下面でコンタクトメタル膜３１を介してポリシリコンプラグ１１と接続され、さらにポリシリコンプラグ１１はその下方のポリシリコンプラグ（図４５の１２に相当）を介してトランジスタの拡散層領域（図４５の６に相当）と接続されている。
【００３８】
本実施の形態では、下部電極４１の底面部分が側壁部分よりも厚い（図１に矢印で表示）ために酸素の拡散が充分に抑制されるので、リーク電流が増大する、下部電極とバリアメタル膜の導通抵抗が増大するという問題が生じない。
【００３９】
（２）製造方法
図１に示すキャパシタの製造方法について、図２乃至図１１を用いて説明する。
【００４０】
まず、層間絶縁膜２１を貫いてコンタクト孔９１を貫通させる（図２）。コンタクト孔９１をポリシリコン膜で埋め込んだ後、エッチバックしてポリシリコンプラグ１１を形成する（図３）。
【００４１】
ポリシリコンプラグ１１上面のリセス部分にコンタクトメタル膜としてチタンシリサイド膜３１と、バリアメタル膜として窒化チタン膜３２を形成する（図４）。ここでは、チタンシリサイド膜３１を形成するため、孔上で１０ｎｍ厚相当のチタン膜をスパッタ法で成膜した後、７００℃の窒素雰囲気中での熱処理を施してリセス底部にチタンシリサイド膜を形成すると同時に、リセス側壁部のチタン膜を窒化チタン膜に変換する。リセス側壁部のチタン膜を窒化チタン膜に変換する理由は、後の酸化タンタル膜の酸化処理時に、チタン膜が酸化するのを防ぐためである（チタン膜は窒化チタン膜と比較して非常に酸化しやすい）。
【００４２】
続いて、ＣＭＰ（化学的機械的研磨）法により、リセス外のバリアメタル膜を除去する（図５）。次に、層間絶縁膜２２を形成し、該層間絶縁膜２２を貫くシリンダ孔９２を形成し、該シリンダ孔９２の底面部分にバリアメタル膜３２の表面を露出させる（図６）。
【００４３】
次に、下部電極としてルテニウム膜４１をスパッタ法とＣＶＤ（化学的気相成長）法により形成する（図７）。ここでは、まずＰＣＭスパッタ法により孔上で２０ｎｍ厚相当のルテニウム膜を形成する。この際、孔底部には１０ｎｍのルテニウム膜が、孔側壁部には非常に薄い（＜１ｎｍ）ルテニウム膜が形成される。
【００４４】
ＰＣＭ法によるルテニウム膜の形成は、全圧力は１５Ｐａ、アルゴン流量は１１０ｓｃｃｍ、ＲＦパワーは６０ＭＨｚで２０００Ｗ、成膜温度は３００℃で行った。続いて、ＣＶＤ法によりルテニウム膜を形成したが、孔側壁部ではスパッタ法により形成された薄いルテニウム膜がシード層（種層）として機能し、孔上部と孔側壁部と孔底部に均一に２０ｎｍ厚のルテニウム膜が成長した。
【００４５】
ＣＶＤ法によるルテニウム膜の形成は、エチル・シクロ・ペンタジエニル・ルテニウム（Ｒｕ（Ｃ２Ｈ５Ｃ５Ｈ４）２）と酸素を原料ガスとして用い、成膜温度は３２０℃、全圧力は４００Ｐａの条件で行った。スパッタ法とＣＶＤ法の両工程により、孔底部には３０ｎｍ厚、側壁には２０ｎｍ厚のルテニウム膜が形成された。
【００４６】
次に、ホトレジスト膜９９を孔内に形成して（図８）、孔内のルテニウム膜を保護しつつ、孔上部のルテニウム膜をエッチバック除去して（図９）、ホトレジスト膜９９を除去してコップ型の下部電極４１を得る（図１０）。その後、ルテニウム膜４１の配向性を向上するため、水素中（窒素希釈２０％）で熱処理する。
【００４７】
次に、１５ｎｍ厚の酸化タンタル膜５１をＣＶＤ法により形成し、酸化タンタル膜５１を改質するための熱処理を行う（図１１）。この熱処理は４１０℃のオゾン雰囲気中で１０分間行ったが、熱処理をオゾン雰囲気で行うのは、オゾンが酸素、酸化窒素など他の酸化性ガスよりも酸化力が強く、酸化タンタル膜を十分に改質できるためである。
【００４８】
また、熱処理温度は３６０℃以上４６０℃以下の範囲が望ましい。この理由は、３６０℃より低温では酸化タンタル膜が十分に改質されず、一方、４６０℃より高温では下部電極のルテニウム膜が酸化し、いずれの場合もキャパシタのリーク電流が増大するためである。
【００４９】
続いて、上部電極として、スパッタ法とＣＶＤ法によりルテニウム膜６１を形成し、その上に上部電極の抵抗低減のためスパッタ法によりタングステン膜７１を形成する。ルテニウム膜６１とタングステン膜７１をホトリソグラフィー技術とドライエッチング技術により、所望の上部電極形状に加工し、図１の構造のキャパシタを完成した。
【００５０】
上記第１の実施の形態による製造方法において、ホトリソグラフィー技術とドライエッチング技術を必要とする工程数は、コンタクト孔の開孔、下部電極用シリンダ孔の開孔、上部電極の加工の３回であり、従来の技術よりも一回少なく、工程数を削減できている。また、ホトアライメントの回数も少なくなるので、合わせ余裕の確保面積が小さくでき、その結果としてチップ面積を小さくできた。
【００５１】
本第１の実施の形態では、バリアメタル膜として窒化チタン膜を用いているが、代わりに窒化タンタル膜、窒化タングステン膜、窒化タングステンシリサイド（ＷＳｉＮ）膜、窒化タンタルシリサイド（ＴａＳｉＮ）膜、窒化チタンシリサイド（ＴｉＳｉＮ）膜、窒化チタンアルミニウム（ＴｉＡｌＮ）膜などを用いても良い。
【００５２】
また、下部電極、上部電極としてルテニウム膜に代えて白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化ルテニウム膜、酸化イリジウム膜を用いても良い。また、容量絶縁膜として、酸化タンタル膜に代えて酸化アルミニウム膜、チタン酸ストロンチウム（ＳＴＯ）膜、チタン酸バリウムストロンチウム（ＢＳＴ）膜、酸化ハフニウム膜、酸化珪化ハフニウム膜などを用いても良い。
【００５３】
（３）特性評価、解析結果
前項（１）、（２）のキャパシタの特性評価結果、解析結果について詳述する。以下に述べる実験条件は、特記事項以外は上記キャパシタの製造方法に従った。
【００５４】
図１２は、下部電極とバリアメタル膜の導通抵抗を、下部電極底部のルテニウム膜厚の関数として示す。図１６の黒三角印は下部電極のルテニウム膜の形成時にコリメート・スパッタ法を、●（黒丸）印はＰＣＭスパッタ法をそれぞれ用いた結果である。
【００５５】
導通抵抗の評価には、前記キャパシタの製造工程における酸化タンタル膜の改質処理後に酸化タンタル膜５１をエッチバックする工程を追加して上部電極６１と下部電極４１を短絡させた構造の試料を用いた（図１３）。導通抵抗は、上部電極６１とポリシリコンプラグ１１に０．５Ｖ印可した時の値を示す。導通抵抗の規格は、ＤＲＡＭメモリセルのトランジスタのオン抵抗程度以下、すなわち２０ｋΩ・ビット以下とした。コリメート・スパッタ法を用いた場合、下部電極底部のルテニウム膜厚が３０ｎｍ以上で導通抵抗は２０ｋΩ・ビット以下となった。一方、ＰＣＭスパッタ法を用いた場合、実験した全ての膜厚範囲で２０ｋΩ・ビット以下となった。
【００５６】
図１４と図１５は、下部電極底部の断面ＴＥＭ（透過型電子顕微鏡）観察結果を示す。図１４はコリメート・スパッタ法を、図１５はＰＣＭスパッタ法をそれぞれ用いた結果である。下部電極の底面直径を含む断面を観察したものである。断面ＴＥＭ観察には、バリアメタル膜を全面に形成した構造の試料を用いた（図２６）。
【００５７】
コリメート・スパッタ法を用いた場合、下部電極底部のルテニウム膜をその膜厚方向に貫いて７本の粒界が認められる（図１４）。また、ルテニウム膜と窒化チタン（バリアメタル）膜の界面には酸化チタン膜が認められる。酸化チタン膜は電気抵抗が高く、ルテニウム膜と窒化チタン膜との間の導通抵抗が大きい原因であると考えられる。
【００５８】
一方、ＰＣＭスパッタ法を用いた場合、ルテニウム膜を貫いて３本の粒界が認められる（図１５）。また、ルテニウム膜と窒化チタン膜との界面には、酸化チタン膜は認められない。各種スパッタ方式、条件（成膜温度、圧力）について調べた結果、図１７に示すように、導通抵抗は下部電極底部のルテニウム膜厚と粒界密度に依存することを見出した。
【００５９】
図１７において、導通抵抗が２０ｋΩ・ビットを超える条件を△印で、２０ｋΩ・ビット以下の条件を●（黒丸）印及び黒三角印で示す。図中の●（黒丸）印はＰＣＭスパッタ法を用いた場合を、黒三角印及び△印はコリメート・スパッタ法を用いた場合を、それぞれ示す。
【００６０】
図１７に従うと、下部電極底部のルテニウム膜厚が３０ｎｍ以上の場合に、導通抵抗は２０ｋΩ・ビット以下となる。また、下部電極底部のルテニウム膜厚が３０ｎｍ以下でも、粒界密度が３本／ビット以下であれば、導通抵抗は２０ｋΩ・ビット以下となる。
【００６１】
このように、導通抵抗がルテニウム膜厚と粒界密度で整理できることは、一般に金属膜中の酸素の拡散が粒界を介して起こることにより説明できる。すなわち、ルテニウム膜を通した酸素の拡散は、ルテニウム膜が厚く、また粒界の密度が小さいほど抑制される。この場合、酸化チタン膜が形成されず、導通抵抗が低く保たれる。
【００６２】
次に、下部電極底部のルテニウム膜の配向性を電子線回折法により調べた。その結果、導通抵抗はルテニウム膜の配向性と相関することがわかった。ルテニウム膜の主な配向は（００２）と（１００）と（１０１）であるが、膜厚方向に（００２）配向性が大きいほど導通抵抗が小さい。ここで、
（００２）配向性＝Ｉ（００２）／（Ｉ（００２）＋Ｉ（１００）＋Ｉ（１０１））
と定義する。Ｉ（ａｂｃ）は（ａｂｃ）への配向強度である。各種スパッタ方式、条件について調べた結果、図１８に示すように、導通抵抗は下部電極底部のルテニウム膜厚と（００２）配向性により整理できた。図１８において、導通抵抗が２０ｋΩ・ビットを超える条件を△印で、２０ｋΩ・ビット以下の条件を●（黒丸）印及び黒三角印で示す。
【００６３】
図１８に従うと、下部電極底部のルテニウム膜厚が３０ｎｍ以上の場合に、導通抵抗は２０ｋΩ・ビット以下となる。また、下部電極底部のルテニウム膜厚が３０ｎｍ以下でも、（００２）配向性が７０％以上であれば、導通抵抗は２０ｋΩ・ビット以下となる。このように導通抵抗が（００２）配向性に依存することは、配向の境界に生じた粒界を介した酸素の拡散により説明できる。すなわち、金属膜の粒界は結晶配向の境界に生じ易いので、配向性が強いほど粒界の密度は小さくなる。この場合、ルテニウム膜を通した酸素の拡散が抑制されるので、酸化チタン膜が形成されず、導通抵抗が低く保たれる。
【００６４】
次に、キャパシタのＩ−Ｖ特性を調べた。図１６に示す断面構造の２７４ｋビットの並列アレイＴＥＧを用いて、バリアメタル膜の電位を固定して上部電極に電圧を印可し、バリアメタル膜と上部電極の間の電流を測定した。
【００６５】
各種スパッタ方式、条件について調べた結果、リーク電流が小さい条件は図１７の●（黒丸）印と黒三角印の条件と、大きい条件は△印の条件と、それぞれ一致することがわかった。ここでリーク電流の基準は±１Ｖで１ｅ−８Ａ／ｃｍ２とした。図１９はリーク電流が小さい代表条件（図１７の●（黒丸）印と黒三角印）でのキャパシタのＩ−Ｖ特性を示す。
【００６６】
この特性はＰＣＭスパッタ法により下部電極底部に３０ｎｍのルテニウム膜を形成（スパッタ法：１０ｎｍ、ＣＶＤ法：２０ｎｍ）した場合のものであるが、±１Ｖで１ｅ−９Ａ／ｃｍ２と実用的に十分な程度にリーク電流が抑えられている。一方、図２０はリーク電流が大きい代表条件（図１７の△印）でのＩ−Ｖ特性を示す。
【００６７】
この特性はコリメート・スパッタ法により下部電極底部に３０ｎｍのルテニウム膜を形成（スパッタ法：２ｎｍ、ＣＶＤ法：２０ｎｍ）した場合のものであるが、リーク電流が大きい。酸化タンタル膜の改質時にルテニウム膜と窒化チタン膜との界面に酸化チタン膜が形成され、同時に伴われた体積膨張により酸化タンタル膜に応力が加わるため、リーク電流が増加していると考えられる。
【００６８】
このように、図１７の●（黒丸）印と黒三角印の条件、すなわち下部電極底部のルテニウム膜厚が３０ｎｍ以上の場合、あるいは下部電極底部のルテニウム膜厚が３０ｎｍ以下でも粒界密度が３本／ビット以下の場合に、酸化チタン膜が形成される問題が無く、キャパシタのリーク電流が実用面で十分に小さくなる。
【００６９】
ＰＣＭスパッタ法を用いた場合、コリメート・スパッタ法を用いた場合よりも粒界密度が小さいく、また（００２）配向性が大きいが、これはＰＣＭ法でのスパッタ粒子が大きな運動エネルギーを持ち、これが下部電極底部でスパッタ粒子の熱エネルギーに変換され、結晶成長が促進されるためと考えられる。
【００７０】
また、酸化タンタル膜５１を形成する前に下部電極４１を熱処理すること、結晶成長が促進され、粒界密度が小さく、また配向性が大きくなる。この熱処理を水素などの還元性雰囲気で行うと、下部電極（ルテニウム膜）中の微量不純物（酸素、炭素など）を取り除くことにより結晶成長がさらに促進され、粒界密度の低減、また配向性向上の効果が大きくなる。
【００７１】
このように、下部電極の形成に高イオン化率のスパッタを用いること、下部電極を還元性雰囲気で熱処理することなどを適宜組み合わせることで、酸化チタン膜の形成が十分に抑制して、キャパシタのリーク電流と、導通抵抗を十分に小さくすることができる。
【００７２】
（第２の実施の形態）
（１）構造
図２１は、本発明の第２の実施の形態であるＭＩＭ型キャパシタを示す縦断面図である。本第２の実施の形態は、上記第１の実施の形態（図１）のポリシリコンプラグとバリアメタル膜に代えて、メタルプラグ３５を適用した応用例である。
【００７３】
本実施の形態のキャパシタの下部電極４１は、その底面でタングステン膜３７と窒化チタン膜３６から成るメタルプラグ３５と接続され、メタルプラグ３５はその下方でポリシリコンプラグ（図４５の１２に相当）を介してトランジスタの拡散層領域（図４５の６に相当）と接続されている。
【００７４】
下部電極４１の底面部分が厚いために酸素の拡散が充分に抑制されるので、窒化チタン膜よりも耐酸化性が劣るタングステン膜を直に下部電極４１に接続しても、メタルプラグ酸化により導通抵抗が増大する、リーク電流が増大するという問題が生じない。また、本実施の形態ではポリシリコンプラグに代えてメタルプラグ３５を用いることにより、この部分の抵抗を低減できる利点がある。
【００７５】
（２）製造方法
図２１に示すキャパシタの製造方法について、図２２乃至図２４を用いて説明する。
【００７６】
まず、層間絶縁膜２１を貫いてコンタクト孔９１を貫通させる（図２２）。コンタクト孔９１の内部と孔上に均一に２０ｎｍ厚の窒化チタン膜３６と、１００ｎｍ厚のタングステン膜３７をそれぞれＣＶＤ法により形成する。（図２３）。
【００７７】
続いて、ＣＭＰ法によりコンタクト孔外の窒化チタン膜とタングステン膜を除去する（図２４）。その後は、第１の実施の形態に準じて、キャパシタと上部電極を形成して、図２１に示す構造のキャパシタを完成した。
【００７８】
本実施の形態では、上記第１の実施の形態と比較して、ポリシリコン膜の形成及びそのエッチバック工程が削減されている。
【００７９】
（第３の実施の形態）
（１）構造
図２５は、本発明の第３の実施の形態であるＭＩＭ型キャパシタを示す縦断面図である。本第３の実施の形態は、上記第２の実施の形態（図２１）の下部電極と上部電極に、ルテニウム膜に代えて窒化チタン膜を適用した応用例である。
【００８０】
本実施の形態のキャパシタは、下層の素子を覆う層間絶縁膜２１上に形成され、該層間絶縁膜２１上に形成された層間絶縁膜２２に設けられた孔内に下部電極として窒化チタン膜４６と、上部電極として窒化チタン膜６６と、容量絶縁膜として酸化タンタル膜５１を積層してキャパシタが構成されている。
【００８１】
キャパシタの下部電極４６は、その底面でタングステン膜３７と窒化チタン膜３６から成るメタルプラグ３５と接続され、メタルプラグ３５はその下方でコンタクトメタル膜（図示せず）とポリシリコンプラグ（図示せず）を介してトランジスタの拡散層領域（図示せず）と接続されている。
【００８２】
下部電極と上部電極に窒化チタン膜を用いる場合、ルテニウム膜の場合と比較して、単位電極面積当たりの容量が低下する（酸化タンタル膜と電極界面に低容量の酸化チタン膜が形成されるため）、リーク電流が増加するなどの欠点がある。一方で、電極の材料コストを低減できる利点があり、ＤＲＡＭとロジック回路（ＳＲＡＭなど）を混載したＬＳＩ（大規模集積回路）への応用は有効である。
【００８３】
本実施の形態では、下部電極４６の底面部分が厚いことで酸素の拡散が充分に抑制されるので、メタルプラグ酸化により導通抵抗が増大する、リーク電流が増大するという問題が生じない。
【００８４】
（２）製造方法
図２５に示すキャパシタの製造方法について、図２６乃至図２９を用いて説明する。
【００８５】
まず、上記第２の実施の形態の図２２乃至図２４に示す製造方法に準じて、メタルプラグを形成する。
【００８６】
次に、層間絶縁膜２２を形成し、該層間絶縁膜２２を貫くシリンダ孔９２を形成し、該シリンダ孔９２の底面部分にメタルプラグ３５の表面を露出させる（図２６）。
【００８７】
次に、下部電極として窒化チタン膜４６をスパッタ法とＣＶＤ法により形成した（図２７）。ここでは、まずＰＣＭスパッタ法により孔上で２０ｎｍ厚相当の窒化チタン膜を形成する。この際、孔底部には１０ｎｍの窒化チタン膜が形成される。
【００８８】
続いて、ＣＶＤ法により２０ｎｍ厚の窒化チタン膜を形成する。スパッタ法とＣＶＤ法の両工程により、孔底部には３０ｎｍ厚、側壁には２０ｎｍ厚の窒化チタン膜が形成される。
【００８９】
次に、ホトレジスト膜（図８の９９に相当）により孔内の窒化チタン膜を保護しつつ、孔上部の窒化チタン膜をエッチバック除去してコップ型の下部電極４６を得る（図２８）。
【００９０】
次に、１５ｎｍ厚の酸化タンタル膜５１をＣＶＤ法により形成し、酸化タンタル膜５１を改質するために４１０℃オゾン雰囲気中で１０分間の熱処理を行う（図２９）。続いて、上部電極６６として、ＣＶＤ法により窒化チタン膜を形成し、その上に上部電極の抵抗低減のためスパッタ法によりタングステン膜７１を形成する。
【００９１】
窒化チタン膜６６とタングステン膜７１をホトリソグラフィー技術とドライエッチング技術により、所望の上部電極形状に加工し、図２５に示す構造のキャパシタを完成した。
【００９２】
（第４の実施の形態）
（１）構造
図３４は、本発明の第４の実施の形態であるＭＩＭ型キャパシタを示す縦断面図である。本第４の実施の形態は、上記第１の実施の形態（図１）とは異なる構造の下部電極への応用例である。
【００９３】
本実施の形態では、下部電極としてペデスタル（柱状）構造のルテニウム膜４１と、上部電極としてルテニウム膜６１と、容量絶縁膜として酸化タンタル膜５１を積層してキャパシタが構成されている。
【００９４】
下部電極４１はその底面でバリアメタル膜３２と接続され、バリアメタル膜３２はその下面でコンタクトメタル膜３１を介してポリシリコンプラグ１１と接続され、さらにポリシリコンプラグ１１はその下方でポリシリコンプラグ（図４５の１２に相当）を介してトランジスタの拡散層領域（図４５の６に相当）と接続されている。
【００９５】
本実施の形態では下部電極４１が「す」（空洞）９５を有する。この「す」（空洞）はシリンダ孔をＣＶＤ法により埋め込んだ膜を下部電極に用いる場合に必ず形成されるが、この「す」の先端からバリアメタル膜３２に向けて下部電極を貫いて、酸化タンタル膜５１の改質処理時に酸素が拡散する。
【００９６】
したがって、本実施の形態では、リーク電流と導通抵抗の増大について、下部電極の「す」の先端からバリアメタル膜までの距離、下部電極「す」の先端からバリアメタル膜まで貫く粒界の密度、下部電極底部の配向性で整理することができる。上記第１の実施の形態で述べたリーク電流と導通抵抗について、以下の２項目についての読み替えを行うことで本実施の形態に適用することができる。
【００９７】
（下部電極膜厚）→（下部電極「す」の先端からバリアメタル膜までの距離）
（下部電極膜を膜厚方向に貫く粒界密度）→（下部電極「す」の先端からバリアメタル膜まで貫く粒界の密度）
すなわち、「す」９５の先端からバリアメタル膜３２までの距離（図３０のａ）が３０ｎｍ以上、あるいはこの部分の粒界密度が３本以下、あるいは（００２）配向性が７０％以上の場合、キャパシタのリーク電流が増大する、下部電極とバリアメタル膜の導通抵抗が増大するという問題が生じない。
【００９８】
（２）製造方法
図３０に示すキャパシタの製造方法について、図３１乃至図３５を用いて説明する。まず、第１の実施の形態の図２乃至図５に示す製造方法に準じて、ポリシリコンプラグ１１とバリアメタル膜３２を形成する（図５）。
【００９９】
次に、層間絶縁膜２３と層間絶縁膜２２を順次形成し、これらの層間絶縁膜２３と層間絶縁膜２２を貫くシリンダ孔９２を形成し、該シリンダ孔９２の底面部分ではバリアメタル膜３２の表面を露出させる（図３１）。
【０１００】
次に、下部電極としてルテニウム膜４１をスパッタ法とＣＶＤ法により形成する（図３２）。ここでは、まずＰＣＭスパッタ法により孔上で２０ｎｍ厚相当のルテニウム膜を形成した。この際、孔底部には１０ｎｍのルテニウム膜が、孔側壁部には非常に薄い（＜１ｎｍ）ルテニウム膜が形成された。続いて、ＣＶＤ法によりルテニウム膜を形成したが、孔側壁部ではスパッタ法により形成された薄いルテニウム膜がシード層（種層）として機能し、孔上部と孔側壁部と孔底部に均一に７０ｎｍ厚のルテニウム膜が成長した。ルテニウム膜の中心部には「す」９５が形成されたが、この「す」９５の先端からバリアメタル膜３２の上面までの距離は３０ｎｍ以上となった。
【０１０１】
次に、孔上部のルテニウム膜をＣＭＰ法により除去して（図３３）、層間絶縁膜２２をウエットエッチングにより除去して（図３３）、ペデスタル（柱状）型の下部電極を得た（図３４）。その後、ルテニウム膜４１の配向性を向上するため、水素中（窒素希釈２０％）で熱処理する。
【０１０２】
次に、１５ｎｍ厚の酸化タンタル膜５１をＣＶＤ法により形成し、酸化タンタル膜５１を改質するために４１０℃オゾン雰囲気中で１０分間の熱処理を行う（図３５）。続いて、上部電極として、スパッタ法とＣＶＤ法によりルテニウム膜６１を形成し、その上に上部電極の抵抗低減のためスパッタ法によりタングステン膜７１を形成する。ルテニウム膜６１とタングステン膜７１をホトリソグラフィー技術とドライエッチング技術により、所望の上部電極形状に加工し、図３０の構造のキャパシタを完成した。
【０１０３】
（第５の実施の形態）
（１）構造
図４６は、本発明の第５の実施の形態であるＭＩＭ型キャパシタを示す縦断面図である。
【０１０４】
本実施の形態では、層間絶縁膜２２に設けられた孔内にルテニウム膜４１と、上部電極としてルテニウム膜６１と、容量絶縁膜として酸化タンタル膜５１を積層してキャパシタが構成されている。下部電極４１部に積層して第二のバリアメタル膜３３を第一のバリアメタル膜３２に接して設けてある。
【０１０５】
第一のバリアメタル膜３２は、第１の実施の形態と同様、その下面でコンタクトメタル膜３１を介してポリシリコンプラグ１１と接続され、さらにポリシリコンプラグ１１はその下方でポリシリコンプラグ（図４５の１２に相当）を介してトランジスタの拡散層領域（図４５の６に相当）と接続されている。
【０１０６】
導通抵抗は異種金属材料、すなわちルテニウム膜（下部電極）と窒化チタン膜（バリアメタル膜）とが接触する面積に反比例する。本実施の形態では、第１の実施の形態と比較して、ルテニウム膜と窒化チタン膜との接触部の面積が大きく、下部電極とバリアメタル膜の導通抵抗が低減される。
【０１０７】
また、バリアメタル膜とキャパシタの間のホトリソグラフィーの層合わせずれに対し、導通抵抗が影響されくいという利点もある。さらに、下部電極と接するバリアメタル膜はスパッタ法により形成された膜である方が、導通抵抗が小さくなるという利点がある。これは、ＣＶＤ法により形成されたバリアメタル膜（例として窒化チタン膜の場合）は塩素、酸素などの不純物を含有するため、この不純物に起因して酸化物膜が（酸化チタン膜）が形成されやすくなるためである。
【０１０８】
図３６に第１の実施の形態や第２の実施の形態を応用して、図３７及び図３８のようにすれば、さらに下部電極とバリアメタル膜の導通抵抗が低減されて効果的である。
【０１０９】
（２）製造方法
図３８に示すキャパシタの製造方法について、図３９乃至図４３を用いて説明する。
【０１１０】
まず、第１の実施の形態の図２乃至図５に示す製造方法に準じて、ポリシリコンプラグ１１と第一のバリアメタル膜３２を形成する（図５）。
【０１１１】
次に、層間絶縁膜２２を形成し、該層間絶縁膜２２を貫くシリンダ孔９２を形成し、該シリンダ孔９２の底面部分に第一のバリアメタル膜３２の表面を露出させる（図３９）。
【０１１２】
次に、ＰＣＭスパッタ法により孔上で２０ｎｍ厚相当の窒化チタン膜３３を形成する。この際、孔底部には１０ｎｍの窒化チタン膜が、孔側壁部には非常に薄い（＜１ｎｍ、図示せず）窒化チタン膜が形成される（図４０）。その後、下部電極としてルテニウム膜４１をスパッタ法とＣＶＤ法により形成する（図４１）。
【０１１３】
ここでは、まずＰＣＭスパッタ法により孔上で２０ｎｍ厚相当のルテニウム膜を形成した。この際、孔底部には１０ｎｍのルテニウム膜が、孔側壁部には非常に薄い（＜１ｎｍ）ルテニウム膜が形成された。続いて、ＣＶＤ法によりルテニウム膜を形成したが、孔側壁部ではスパッタ法により形成された薄いルテニウム膜がシード層（種層）として機能し、孔上部と孔側壁部と孔底部に均一に２０ｎｍ厚のルテニウム膜が成長した。スパッタ法とＣＶＤ法の両工程により、孔底部には３０ｎｍ厚、側壁には２０ｎｍ厚のルテニウム膜が形成された。
【０１１４】
次に、ホトレジスト膜（図８の９９に相当）により孔内のルテニウム膜を保護しつつ、孔上部のルテニウム膜と窒化チタン膜をエッチバック除去してコップ型の下部電極を得た（図４０）。その後、ルテニウム膜４１の配向性を向上するため、水素中（窒素希釈２０％）で熱処理する。
【０１１５】
次に、１５ｎｍ厚の酸化タンタル膜５１をＣＶＤ法により形成し、酸化タンタル膜５１を改質するために４１０℃オゾン雰囲気中で１０分間の熱処理を行う（図４１）。この際、下部電極の頭頂部にわずかに露出した窒化チタン膜は、酸化されて酸化チタンに変換される。続いて、上部電極として、スパッタ法とＣＶＤ法によりルテニウム膜６１を形成し、その上に上部電極の抵抗低減のためスパッタ法によりタングステン膜７１を形成する。ルテニウム膜６１とタングステン膜７１をホトリソグラフィー技術とドライエッチング技術により、所望の上部電極形状に加工し、図３８に示す構造のキャパシタを完成した。
【０１１６】
本実施の形態では、第二のバリアメタル膜３３として窒化チタン膜を用いているが、これに代えて窒化タンタル膜を用いることもできる。この場合には、窒化チタン膜を用いる場合よりもキャパシタのリーク電流を低減できる。以下にその理由を述べる。
【０１１７】
上記実施例５では酸化タンタル膜５１の改質熱処理（図４１）時に、下部電極の頭頂部に露出した窒化チタン膜が酸化チタン膜に変換され、この酸化チタン膜が容量絶縁膜（酸化タンタル膜５１）と直接接する部分が生じる。この部分では酸化タンタル膜５１から酸化チタンへ酸素の移動が起こりやすく（チタンよりもタンタルは酸化されやすいため）、酸化タンタル膜に生じた酸素の欠損がリーク電流を増大させる。一方、第二のバリアメタル膜３３として窒化タンタル膜を用いた場合には、上記のような酸素の移動が起こりにくいので、リーク電流が増大することが無い。
【０１１８】
また、本実施の形態では、第二のバリアメタル膜（窒化チタン膜）３３と下部電極のルテニウム膜４１を同時にエッチバック除去しているが、第二のバリアメタル膜３３の形成後に第二のバリアメタル膜３３のみをエッチバック除去し、その後、下部電極のルテニウム膜４１を形成し、ルテニウム膜４１のみをエッチバック除去することもできる。この場合工程数は増加するが、下部電極の頭頂部における酸化チタン膜と酸化タンタル膜が直接接する部分を生じなくできるので、リーク電流を低減できる。
【０１１９】
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【０１２０】
【発明の効果】
（１）本発明によれば、特別に工程数を増加すること無く、また合わせの余裕を確保しつつ、ＭＩＭ型キャパシタの下部電極の底面部分を側壁部分よりも厚く（≧３０ｎｍ）すること、粒界密度を３個／ビット以下とすること、配向性を７０％以上とすることができる効果がある。
【０１２１】
（２）本発明によれば、上記効果（１）により、ＭＩＭ型キャパシタのリーク電流を低減できる、また下部電極とバリアメタル膜の導通抵抗を低減できるという効果がある。
【０１２２】
（３）本発明によれば、上記効果（２）により、ＭＩＭ型キャパシタの信頼性を向上すること、及びＤＲＡＭの動作速度が向上するという効果がある。
【０１２３】
（４）本発明によれば、上記効果（１）により、メモリセルを微細化できるという効果がある。
【０１２４】
（５）本発明によれば、上記効果（４）により、同一容量の半導体記憶装置のチップサイズを縮小できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施態様のキャパシタを示す縦断面図である。
【図２】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図３】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図４】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図５】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図６】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図７】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図８】本発明の第１の実施のキャパシタの製造方法を工程毎に示す縦断面図である。
【図９】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図１０】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図１１】本発明の第１の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図１２】導通抵抗の下部電極底部ルテニウム膜厚依存性を示す実験結果を示す図である。
【図１３】導通抵抗評価に用いた試料の縦断面図である。
【図１４】下部電極底部の断面ＴＥＭ観察結果を示す図である。
【図１５】下部電極底部の断面ＴＥＭ観察結果を示す図である。
【図１６】下部電極底部の断面ＴＥＭ観察試料の縦断面図である。
【図１７】導通抵抗のルテニウム膜厚、粒界依存性を示す実験結果を示す図である。
【図１８】導通抵抗のルテニウム膜厚、（００２）配向性依存性を示す実験結果を示す図である。
【図１９】キャパシタのＩ−Ｖ特性を示す図である。
【図２０】キャパシタのＩ−Ｖ特性を示す図である。
【図２１】本発明の第２の実施の形態のキャパシタを示す縦断面図である。
【図２２】本発明の第２の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図２３】本発明の第２の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図２４】本発明の第２の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図２５】本発明の第３の実施の形態のキャパシタを示す縦断面図である。
【図２６】本発明の第３の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図２７】本発明の第３の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図２８】本発明の第３の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図２９】本発明の第３の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図３０】本発明の第３の実施の形態のキャパシタを示す縦断面図である。
【図３１】本発明の第４の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図３２】本発明の第４の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図３３】本発明の第４の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図３４】本発明の第４の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図３５】本発明の第４の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図３６】本発明の第５の実施の形態のキャパシタを示す縦断面図である。
【図３７】本発明の第５の実施の形態のキャパシタを示す縦断面図である。
【図３８】本発明の第５の実施の形態のキャパシタを示す縦断面図である。
【図３９】本発明の第５の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図４０】本発明の第５の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図４１】本発明の第５の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図４２】本発明の第５の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図４３】本発明の第５の実施の形態のキャパシタの製造方法を工程毎に示す縦断面図である。
【図４４】ＭＩＭ型キャパシタの代表的従来例を示す縦断面図である。
【図４５】ＭＩＭ型キャパシタを有するメモリセルの従来例を示す縦断面図である。
【図４６】ＭＩＭ型キャパシタの従来例を示す縦断面図である。
【図４７】ＭＩＭ型キャパシタの従来例を示す縦断面図である。
【符号の説明】
２  分離絶縁膜
３  ゲート絶縁膜
４  ゲート電極
５、６  拡散層領域
８  ビット線
１０  シリコン基板
１１、１２  ポリシリコンプラグ
２１、２２、２３、２４、２５、２６  層間絶縁膜
３１  コンタクトメタル膜、及びチタンシリサイド膜
３２  （第一の）バリアメタル膜、及び窒化チタン膜
３３  第二のバリアメタル膜、及び窒化チタン膜
７、３５  メタルプラグ
３６  窒化チタン膜
３７  タングステン膜
４１、４２  下部電極、及びルテニウム膜
４６  下部電極、及び窒化チタン膜
５１  容量絶縁膜、及び酸化タンタル膜
６１  上部電極、及びルテニウム膜
６６  上部電極、及び窒化チタン膜
７１  タングステン膜
９１  コンタクト孔
９２  シリンダ孔
９５  「す」（空洞）
９９  ホトレジスト膜
【図１】
2004247559.tif 000003
【図２】
2004247559.tif 000004
【図３】
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【図４】
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【図５】
2004247559.tif 000007
【図６】
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【図７】
2004247559.tif 000009
【図８】
2004247559.tif 000010
【図９】
2004247559.tif 000011
【図１０】
2004247559.tif 000012
【図１１】
2004247559.tif 000013
【図１２】
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【図１３】
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【図１４】
2004247559.tif 000016
【図１５】
2004247559.tif 000017
【図１６】
2004247559.tif 000018
【図１７】
2004247559.tif 000019
【図１８】
2004247559.tif 000020
【図１９】
2004247559.tif 000021
【図２０】
2004247559.tif 000022
【図２１】
2004247559.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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