(57)【要約】【課題】薄いＳＯＩ層をチャネル領域とし、電気的特性ばらつきの小さいＦＤ及びＰＤ−ＭＯＳＦＥＴを備えた半導体装置及びその製造方法を提供する。【解決手段】半導体装置の製造方法は、ＳＯＩ層１３に不純物を導入する工程と、ＳＯＩ層をチャネル領域２５，３５としたＮ型ＭＯＳＦＥＴ２０，３０を形成する工程とを有する。ＳＯＩ層膜厚ｔｓが２８〜４２〔ｎｍ〕内にある場合に、ＦＤ−ＭＯＳＦＥＴ形成領域１のＳＯＩ層の不純物濃度Ｄｆ〔ｃｍ−３〕がＤｆ≦９．２９×１０１５×（６２．４６−ｔｓ）　…（１）とＤｆ≦２．６４×１０１５×（１２８．３５−ｔｓ）…（２）とを満足し、ＰＤ−ＭＯＳＦＥＴ形成領域２のＳＯＩ層の不純物濃度Ｄｐ〔ｃｍ−３〕が、Ｄｐ≧９．２９×１０１５×（６２．４６−ｔｓ）　…（３）とＤｐ≧２．６４×１０１５×（１２９．７８−ｔｓ）…（４）とを満足する。【選択図】　　　　図３
2004146622.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板の完全空乏型ＭＯＳＦＥＴを形成するための領域である完全空乏型ＭＯＳＦＥＴ形成領域においては前記ＳＯＩ基板のＳＯＩ層の不純物濃度をＤｆ〔ｃｍ−３〕にし、前記ＳＯＩ基板の部分空乏型ＭＯＳＦＥＴを形成するための領域である部分空乏型ＭＯＳＦＥＴ形成領域においては前記ＳＯＩ層の不純物濃度をＤｐ〔ｃｍ−３〕にするように、前記ＳＯＩ層に不純物を導入する工程と、
前記完全空乏型ＭＯＳＦＥＴ形成領域及び前記部分空乏型ＭＯＳＦＥＴ形成領域のそれぞれに、前記ＳＯＩ層をチャネル領域としたＮ型ＭＯＳＦＥＴを形成する工程とを有し、
前記ＳＯＩ層の膜厚ｔｓ〔ｎｍ〕が２８〔ｎｍ〕以上４２〔ｎｍ〕以下の範囲内にある場合に、
不純物濃度Ｄｆ〔ｃｍ−３〕が条件（１）及び（２）、
Ｄｆ≦９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（１）
Ｄｆ≦２．６４×１０１５×（１２８．３５−ｔｓ）　　　…（２）
を満足し、
不純物濃度Ｄｐ〔ｃｍ−３〕が条件（３）及び（４）、
Ｄｐ≧９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（３）
Ｄｐ≧２．６４×１０１５×（１２９．７８−ｔｓ）　　　…（４）
を満足する
ことを特徴とする半導体装置の製造方法。
【請求項２】
不純物濃度Ｄｆ〔ｃｍ−３〕が条件（５）、
Ｄｆ≦３．００×１０１５×（１０２．６７−ｔｓ）　　　…（５）
をさらに満足することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
不純物濃度Ｄｐ〔ｃｍ−３〕が条件（６）、
Ｄｐ≧３．２９×１０１５×（１２５．７０−ｔｓ）　　　…（６）
をさらに満足することを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記ＳＯＩ層の膜厚ｔｓ〔ｎｍ〕が３８〔ｎｍ〕以上４２〔ｎｍ〕以下の範囲内にある場合に、
不純物濃度Ｄｆ〔ｃｍ−３〕を１．９×１０１７〔ｃｍ−３〕以下にし、
不純物濃度Ｄｐ〔ｃｍ−３〕を２．２×１０１７〔ｃｍ−３〕以上にした
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ＳＯＩ層の膜厚ｔｓ〔ｎｍ〕が３３〔ｎｍ〕以上３７〔ｎｍ〕以下の範囲内にある場合に、
不純物濃度Ｄｆ〔ｃｍ−３〕を２．５×１０１７〔ｃｍ−３〕以下にし、
不純物濃度Ｄｐ〔ｃｍ−３〕を２．７×１０１７〔ｃｍ−３〕以上にした
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ＳＯＩ層の膜厚ｔｓ〔ｎｍ〕が２８〔ｎｍ〕以上３２〔ｎｍ〕以下の範囲内にある場合に、
不純物濃度Ｄｆ〔ｃｍ−３〕を２．７×１０１７〔ｃｍ−３〕以下にし、
不純物濃度Ｄｐ〔ｃｍ−３〕を３．２×１０１７〔ｃｍ−３〕以上にした
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
ＳＯＩ層を有するＳＯＩ基板と、
前記ＳＯＩ層をチャネル領域とした完全空乏型のＮ型ＭＯＳＦＥＴと、
前記ＳＯＩ層をチャネル領域とした部分空乏型のＮ型ＭＯＳＦＥＴと
を有し、
前記ＳＯＩ層の膜厚ｔｓ〔ｎｍ〕が２８〔ｎｍ〕以上４２〔ｎｍ〕以下の範囲内にある場合に、
前記完全空乏型のＮ型ＭＯＳＦＥＴのチャネル領域の不純物濃度Ｄｆ〔ｃｍ−３〕が条件（１）及び（２）、
Ｄｆ≦９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（１）
Ｄｆ≦２．６４×１０１５×（１２８．３５−ｔｓ）　　　…（２）
を満足し、
前記部分空乏型のＮ型ＭＯＳＦＥＴのチャネル領域の不純物濃度Ｄｐ〔ｃｍ−３〕が条件（３）及び（４）、
Ｄｐ≧９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（３）
Ｄｐ≧２．６４×１０１５×（１２９．７８−ｔｓ）　　　…（４）
を満足する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同じＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上にゲート閾値電圧の小さい完全空乏型（Ｆｕｌｌｙ　Ｄｅｐｌｅｔｅｄ：ＦＤ）ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）及びゲート閾値電圧の大きい部分空乏型（Ｐａｒｔｌｙ　Ｄｅｐｌｅｔｅｄ：ＰＤ）ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
同じＳＯＩ基板上にＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴを備えた半導体装置及びその製造方法の提案がある（例えば、特許文献１及び２参照）。
【０００３】
【特許文献１】
特開平９−１３５０３０号公報（図５、段落００２６）
【特許文献２】
特開平１１−２９８００１号公報（図２、段落００２１及び００２２）
【０００４】
【発明が解決しようとする課題】
しかしながら、素子の微細化に伴いＳＯＩ基板のＳＯＩ層（単結晶シリコン層）の膜厚を薄くすると、ＳＯＩ層の膜厚ばらつき（即ち、素子のチャネル領域の厚さのばらつき）に起因するＭＯＳＦＥＴの電気的特性（例えば、ゲート閾値電圧）のばらつきが大きくなり、形成されたＭＯＳＦＥＴの中に所望の動作をしないものが含まれるという問題が生じる。
【０００５】
詳細に言えば、以下の項目▲１▼〜▲３▼の通りである。
▲１▼ＳＯＩ基板のＳＯＩ層には膜厚ばらつき（同じＳＯＩ層内における膜厚の変動、即ち、製造上必ず発生するＳＯＩ層の膜厚不均一性）が存在する。
▲２▼ＳＯＩ層の膜厚ばらつきの大きさはＳＯＩ層の膜厚に依存しないので、ＳＯＩ層の膜厚を薄くすると、ＳＯＩ層の膜厚に対する膜厚ばらつきの割合は大きくなる。例えば、ＳＯＩ層の平均膜厚が１００〔ｎｍ〕で膜厚ばらつきが±２〔ｎｍ〕であるＳＯＩ基板（ＳＯＩ層の膜厚に対する膜厚ばらつきの割合は、±２／１００＝±０．０２である）について、ＳＯＩ層の平均膜厚を５０〔ｎｍ〕にするエッチング処理を施すと、ＳＯＩ層の平均膜厚が５０〔ｎｍ〕で膜厚ばらつきが±２〔ｎｍ〕であるＳＯＩ基板（ＳＯＩ層の膜厚に対する膜厚ばらつきの割合は、±２／５０＝±０．０４に増加する）になる。
▲３▼ＳＯＩ層をチャネル領域としてＳＯＩ基板上に形成されたＭＯＳＦＥＴの電気的特性（例えば、ゲート閾値電圧）のばらつきは、ＳＯＩ層の膜厚に対する膜厚ばらつきの割合が大きくなるほど大きくなる。従って、ＳＯＩ層の膜厚が非常に薄いＳＯＩ基板上に形成されたＭＯＳＦＥＴの電気的特性のばらつきは大きくなり、形成されたＭＯＳＦＥＴの中に所望の動作をしないものが含まれるという問題が生じる。
【０００６】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、ＳＯＩ層の膜厚が非常に薄いＳＯＩ基板上に、同じＳＯＩ層をチャネル領域とし、電気的特性ばらつきの小さいＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴを備えた半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ＳＯＩ基板の完全空乏型ＭＯＳＦＥＴを形成するための領域である完全空乏型ＭＯＳＦＥＴ形成領域においてはＳＯＩ基板のＳＯＩ層の不純物濃度をＤｆ〔ｃｍ−３〕にし、ＳＯＩ基板の部分空乏型ＭＯＳＦＥＴを形成するための領域である部分空乏型ＭＯＳＦＥＴ形成領域においては前記ＳＯＩ層の不純物濃度をＤｐ〔ｃｍ−３〕にするように、前記ＳＯＩ層に不純物を導入する工程と、完全空乏型ＭＯＳＦＥＴ形成領域及び部分空乏型ＭＯＳＦＥＴ形成領域のそれぞれに、前記ＳＯＩ層をチャネル領域としたＮ型ＭＯＳＦＥＴを形成する工程とを有する。加えて、ＳＯＩ層の膜厚ｔｓ〔ｎｍ〕が２８〔ｎｍ〕以上４２〔ｎｍ〕以下の範囲内にある場合に、不純物濃度Ｄｆ〔ｃｍ−３〕が条件（１）及び（２）、
Ｄｆ≦９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（１）
Ｄｆ≦２．６４×１０１５×（１２８．３５−ｔｓ）　　　…（２）
を満足するようにし、不純物濃度Ｄｐ〔ｃｍ−３〕が条件（３）及び（４）、
Ｄｐ≧９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（３）
Ｄｐ≧２．６４×１０１５×（１２９．７８−ｔｓ）　　　…（４）
を満足するようにする。
【０００８】
【発明の実施の形態】
＜半導体装置の製造方法＞
図１から図３まではそれぞれ、本発明の実施の形態に係る半導体装置の製造方法における製造プロセス（その１〜３）を示す概略的な断面図である。
【０００９】
本発明の実施の形態に係る半導体装置の製造方法においては、先ず、図１に示されるような（図１には一部分のみが示されている。）ＳＯＩ基板（ＳＯＩウェハ）１０を用意する。図１に示されるように、ＳＯＩ基板１０は、シリコン基板１１と、埋め込み酸化膜（ＢＯＸ膜）１２と、ＳＯＩ層（単結晶シリコン層）１３とを順に重ねた構造を持つ。ＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕は、２８〔ｎｍ〕以上４２〔ｎｍ〕以下の範囲内にある。また、ＳＯＩ層１３の膜厚ｔｓが、所望の値より厚い場合には、エッチング等によりＳＯＩ層１３を薄膜化して（通常は、ＳＯＩ層１３の全域を均一に薄膜化して）、２８〔ｎｍ〕以上４２〔ｎｍ〕以下の所望の膜厚にする。
【００１０】
次に、図１に示されるように、不純物イオン（図１の矢印）の打ち込み等によりＳＯＩ層１３に不純物を導入する。この不純物導入プロセスは、完全空乏型ＭＯＳＦＥＴ（ＦＤ−ＭＯＳＦＥＴ）を形成するための領域である完全空乏型ＭＯＳＦＥＴ形成領域（ＦＤ−ＭＯＳＦＥＴ形成領域）１と、部分空乏型ＭＯＳＦＥＴ（ＰＤ−ＭＯＳＦＥＴ）を形成するための領域である部分空乏型ＭＯＳＦＥＴ形成領域（ＰＤ−ＭＯＳＦＥＴ形成領域）２の両方に対して行う。
【００１１】
次に、図２に示されるように、不純物イオン（図２の矢印）の打ち込み等によりＳＯＩ層１３に不純物を導入する。この不純物導入プロセスは、窒化シリコン膜１４等を用いた選択的な不純物イオンの打ち込みにより、ＰＤ−ＭＯＳＦＥＴ形成領域２に対して行う。
【００１２】
不純物導入プロセスは、上記した図１及び図２のプロセスには限定されない。例えば、不純物導入プロセスは、３回以上の不純物イオンの打ち込みプロセスとしてもよい。また、図１及び図２の不純物導入プロセスの順序を逆にしてもよい。
【００１３】
以上の不純物導入プロセスによって、ＦＤ−ＭＯＳＦＥＴ形成領域１におけるＳＯＩ層１３の不純物濃度Ｄｆ〔ｃｍ−３〕が、以下の条件（１）及び（２）、
Ｄｆ≦９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（１）
Ｄｆ≦２．６４×１０１５×（１２８．３５−ｔｓ）　　　…（２）
を満足するようにする。条件（１）は、ＳＯＩ層１３をチャネル領域として形成されるＮ型ＭＯＳＦＥＴを完全空乏型（ＦＤ）動作させる条件である。条件（２）は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕であり、ゲート電圧Ｖｇ〔Ｖ〕が０〔Ｖ〕であるときに、ドレイン領域からソース領域に流れるスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２．００×１０−１２〔Ａ／μｍ〕以上にする条件、即ち、形成されたＦＤ−ＭＯＳＦＥＴがＦＤ動作する領域であるＦＤ動作領域（ＦＤ−ＭＯＳＦＥＴ形成領域１に対応する領域）においてゲート閾値電圧Ｖｔ〔Ｖ〕のばらつき（標準偏差）σ〔Ｖ〕を小さくする条件である。なお、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕は、チャネル領域の幅１〔μｍ〕当たりの電流値〔Ａ〕で示す。
【００１４】
また、以上の不純物導入プロセスによって、ＰＤ−ＭＯＳＦＥＴ形成領域２におけるＳＯＩ層１３の不純物濃度Ｄｐ〔ｃｍ−３〕が、以下の条件（３）及び（４）、
Ｄｐ≧９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（３）
Ｄｐ≧２．６４×１０１５×（１２９．７８−ｔｓ）　　　…（４）
を満足するようにする。条件（３）は、ＳＯＩ層１３をチャネル領域として形成されるＮ型ＭＯＳＦＥＴを部分空乏型（ＰＤ）動作させる条件である。条件（４）は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕であり、ゲート電圧Ｖｇ〔Ｖ〕が０〔Ｖ〕であるときに、ドレイン領域からソース領域に流れるスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２．００×１０−１２〔Ａ／μｍ〕以下にする条件、即ち、形成されたＰＤ−ＭＯＳＦＥＴがＰＤ動作する領域であるＰＤ動作領域（ＰＤ−ＭＯＳＦＥＴ形成領域２に対応する領域）においてゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕を小さくする条件である。
【００１５】
次に、図３に示されるように、ＦＤ−ＭＯＳＦＥＴ形成領域１及びＰＤ−ＭＯＳＦＥＴ形成領域２を分離するフィールド酸化膜１５を、例えば、ＬＯＣＯＳ法等により形成する。次に、ＦＤ−ＭＯＳＦＥＴ形成領域１及びＰＤ−ＭＯＳＦＥＴ形成領域２のそれぞれに、ＳＯＩ層１３をチャネル領域２５，３５としたＮ型ＭＯＳＦＥＴ２０，３０を形成する（図３には、２個のＭＯＳＦＥＴのみを示す）。図３にはＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のＭＯＳＦＥＴを示す。ただし、本発明のＭＯＳＦＥＴ構造は図示のものに限定されない。図３に示されるように、ＦＤ−ＭＯＳＦＥＴ形成領域１に形成されたＦＤ−ＭＯＳＦＥＴ２０は、チャネル領域２５の上に形成されたゲート酸化膜２１と、このゲート酸化膜２１上に形成されたゲート電極２２と、Ｎ型のソース領域２３と、Ｎ型のドレイン領域２４と、側壁酸化膜（サイドウォール）２６とを有する。同様に、ＰＤ−ＭＯＳＦＥＴ形成領域２に形成されたＦＤ−ＭＯＳＦＥＴ３０は、チャネル領域３５の上に形成されたゲート酸化膜３１と、このゲート酸化膜３１上に形成されたゲート電極３２と、Ｎ型のソース領域３３と、Ｎ型のドレイン領域３４と、側壁酸化膜（サイドウォール）３６とを有する。
【００１６】
以上に説明したように、本発明の実施の形態に係る半導体装置の製造方法によれば、ＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕が非常に薄いＳＯＩ基板１０上に、同じＳＯＩ層１３をチャネル領域２５，３５とし、電気的特性のばらつきの小さいＦＤ−ＭＯＳＦＥＴ２０及びＰＤ−ＭＯＳＦＥＴ３０を形成できる。
【００１７】
なお、本発明の実施の形態に係る半導体装置の製造方法において、ＦＤ−ＭＯＳＦＥＴ形成領域１のＳＯＩ層１３の不純物濃度Ｄｆ〔ｃｍ−３〕が以下の条件（５）、
Ｄｆ≦３．００×１０１５×（１０２．６７−ｔｓ）　　　…（５）
を満足するように構成してもよい。条件（５）は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕であり、ゲート電圧Ｖｇ〔Ｖ〕が０〔Ｖ〕であるときに、ドレイン領域からソース領域に流れるスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２．００×１０−１１〔Ａ／μｍ〕以上にする（即ち、条件（２）の場合より１桁大きくする）条件、即ち、ＦＤ動作領域においてゲート閾値電圧Ｖｔ〔Ｖ〕のばらつき（標準偏差）σ〔Ｖ〕を小さくする条件である。この条件（５）を満たす場合には、ＦＤ−ＭＯＳＦＥＴ形成領域１に形成されたＮ型ＭＯＳＦＥＴのゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕を一層小さくできる。
【００１８】
また、本発明の実施の形態に係る半導体装置の製造方法において、ＰＤ−ＭＯＳＦＥＴ形成領域２のＳＯＩ層１３の不純物濃度Ｄｐ〔ｃｍ−３〕が以下の条件（６）、
Ｄｐ≧３．２９×１０１５×（１２５．７０−ｔｓ）　　　…（６）
を満足するように構成してもよい。条件（６）は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕であり、ゲート電圧Ｖｇ〔Ｖ〕が０〔Ｖ〕であるときに、ドレイン領域からソース領域に流れるスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２．００×１０−１３〔Ａ／μｍ〕以下にする（即ち、条件（４）の場合より１桁小さくする）条件、即ち、ＰＤ動作領域においてゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕を小さくする条件である。この条件（６）を満たす場合には、ＰＤ−ＭＯＳＦＥＴ形成領域２に形成されたＮ型ＭＯＳＦＥＴのゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕を一層小さくできる。
【００１９】
＜条件（１）及び（３）の根拠＞
図４は、ＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕を固定した場合における、不純物濃度Ｄｓ〔ｃｍ−３〕と、基板電圧Ｖｂ＝−２〔Ｖ〕時及び基板電圧Ｖｂ＝０〔Ｖ〕時のゲート閾値電圧Ｖｔ〔Ｖ〕の変化量ΔＶｔ〔Ｖ〕との関係を示す図である。図４は、実測データ及びこの実測データを用いたシミュレーションにより得られたデータに基づく。
【００２０】
基板電圧Ｖｂ〔Ｖ〕は、ＳＯＩ基板１０のシリコン基板１１に印加される電圧である。基板電圧Ｖｂ〔Ｖ〕を負電圧（例えば、−２〔Ｖ〕）にすると、ゲート閾値電圧Ｖｔ〔Ｖ〕は大きくなる。一般に、ＦＤ−ＭＯＳＦＥＴにおけるゲート閾値電圧Ｖｔ〔Ｖ〕の変化量ΔＶｔ〔Ｖ〕は大きく、ＰＤ−ＭＯＳＦＥＴにおけるゲート閾値電圧Ｖｔ〔Ｖ〕の変化量ΔＶｔ〔Ｖ〕は小さい。従って、ゲート閾値電圧Ｖｔ〔Ｖ〕の変化量ΔＶｔ〔Ｖ〕を測定して、ゲート閾値電圧Ｖｔ〔Ｖ〕の変化量ΔＶｔ〔Ｖ〕が急激に変化している点において、ＭＯＳＦＥＴがＦＤ動作をするかＰＤ動作をするかを区別することができる。図４においては、変化量ΔＶｔ〔Ｖ〕が急激に変化している範囲の中間であるΔＶｔ〔Ｖ〕＝０．０１〔Ｖ〕の点をＦＤ動作領域かＰＤ動作領域かの境界とみなすことができる。従って、ΔＶｔ＝０．０１４〔Ｖ〕であるＭＯＳＦＥＴはＦＤ動作し、ΔＶｔ＝０．００６〔Ｖ〕であるＭＯＳＦＥＴはＰＤ動作する。
【００２１】
図５は、ＦＤ動作領域及びＰＤ動作領域の境界がＳＯＩ層１３の不純物濃度Ｄｓ〔ｃｍ−３〕及びＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕にどのように依存するかを示す図である。図５は、実測データ及びこの実測データを用いたシミュレーションにより得られたデータに基づく。
【００２２】
図５において、ΔＶｔ＝０．０１〔Ｖ〕の曲線の左側の領域はＦＤ動作領域であり、右側の領域はＰＤ動作領域である。ΔＶｔ＝０．０１〔Ｖ〕の曲線はほぼ直線状であるので、点Ｐ１及び点Ｐ２を通る直線（図９に示す直線Ｐ１Ｐ２）をＦＤ動作領域（左側の領域）とＰＤ動作領域（右側の領域）との境界と見なすことができる。
【００２３】
図５（及び後述する図９）に示されるように、点Ｐ１において、ｔｓ＝４２〔ｎｍ〕であり、Ｄｓ＝１．９×１０１７〔ｃｍ−３〕である。また、点Ｐ２において、ｔｓ＝２８〔ｎｍ〕であり、Ｄｓ＝３．２×１０１７〔ｃｍ−３〕である。従って、点Ｐ１と点Ｐ２を通る直線Ｐ１Ｐ２は、
ｔｓ＝−｛（１４／（１．３×１０１７）｝Ｄｓ＋６２．４６
となる。この式から、
Ｄｓ＝｛（１．３×１０１７）／１４｝×（６２．４６−ｔｓ）
＝９．２９×１０１５×（６２．４６−ｔｓ）
が得られる。
【００２４】
従って、ＳＯＩ層１３の不純物濃度Ｄｆ〔ｃｍ−３〕が以下の条件（１）、
Ｄｆ≦９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（１）
を満足するときに、ＭＯＳＦＥＴはＦＤ動作をする。また、ＳＯＩ層１３の不純物濃度Ｄｐ〔ｃｍ−３〕が以下の条件（３）、
Ｄｐ≧９．２９×１０１５×（６２．４６−ｔｓ）　　　　…（３）
を満足するときに、ＭＯＳＦＥＴはＰＤ動作をする。
【００２５】
＜条件（２）及び（４）の根拠＞
図６は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕のときのＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴのスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕とゲート閾値電圧Ｖｔ〔Ｖ〕のばらつき（標準偏差）σ〔Ｖ〕との関係を示す図である。図６は、実測データ及びこの実測データに基づくシミュレーションによって得られたデータである。
【００２６】
図６において、ΔＶｔ＝０．０１４〔Ｖ〕の曲線はＦＤ動作するＦＤ−ＭＯＳＦＥＴに関するものであり、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が小さくなるほど（図６において右端に近づくほど）、ゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕が大きくなる。図６から分かるように、ΔＶｔ＝０．０１４〔Ｖ〕の曲線は、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が２×１０−１２〔Ａ／μｍ〕（図では、「２．０Ｅ−１２〔Ａ／μｍ〕」とも表記する。）より小さくなると、急激に増加する。従って、ＦＤ−ＭＯＳＦＥＴは、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が２×１０−１２〔Ａ／μｍ〕以上になるように製造することが望ましい。
【００２７】
図６において、ΔＶｔ＝０．００６〔Ｖ〕の曲線はＰＤ動作するＰＤ−ＭＯＳＦＥＴに関するものであり、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が大きくなるほど（図６において左端に近づくほど）、ゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕が大きくなる。図６から分かるように、ΔＶｔ＝０．００６〔Ｖ〕の曲線は、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が２×１０−１２〔Ａ／μｍ〕より大きくなると、急激に増加する。従って、ＰＤ−ＭＯＳＦＥＴは、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が２×１０−１２〔Ａ／μｍ〕以下になるように製造することが望ましい。
【００２８】
図７は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕のときにスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２×１０−１１〔Ａ／μｍ〕、２×１０−１２〔Ａ／μｍ〕、２×１０−１３〔Ａ／μｍ〕にするＳＯＩ層１３の不純物濃度Ｄｓ〔ｃｍ−３〕及びＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕を示す図である。図７の各曲線に関するデータを表１に示す。
【００２９】
【表１】
2004146622.tif 000003
【００３０】
図８は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕のときにスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２×１０−１２〔Ａ／μｍ〕にするＳＯＩ層１３の不純物濃度Ｄｓ〔ｃｍ−３〕及びＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕を示す曲線及びこれを近似した直線を示す図である。
【００３１】
図８に示される点Ｑ１においては、ｔｓ＝４２〔ｎｍ〕であり、Ｄｓ＝２．３２×１０１７〔ｃｍ−３〕である。また、点Ｑ２においては、ｔｓ＝２８〔ｎｍ〕であり、Ｄｓ＝２．６９×１０１７〔ｃｍ−３〕である。従って、点Ｑ１と点Ｑ２とを通る直線Ｑ１Ｑ２は、
ｔｓ＝−｛（１４／（０．３７×１０１７）｝Ｄｓ＋１２９．７８
となる。この式から
Ｄｓ＝｛（０．３７×１０１７）／１４｝×（１２９．７８−ｔｓ）
＝２．６４×１０１５×（１２９．７８−ｔｓ）
が得られる。
【００３２】
また、直線Ｑ１Ｑ２と同じ勾配を持ち、点Ｑ３（ｔｓ＝３３〔ｎｍ〕のときにＤｓ＝２．５２×１０１７〔ｃｍ−３〕）を通る直線Ｑ４Ｑ５は、
ｔｓ＝−｛（１４／（０．３７×１０１７）｝Ｄｓ＋１２８．３５
となる。この式から
Ｄｓ＝｛（０．３７×１０１７）／１４｝×（１２８．３５−ｔｓ）
＝２．６４×１０１５×（１２８．３５−ｔｓ）
が得られる。
【００３３】
従って、ＳＯＩ層１３の不純物濃度Ｄｆ〔ｃｍ−３〕が以下の条件（２）、
Ｄｆ≦２．６４×１０１５×（１２８．３５−ｔｓ）　　　…（２）
を満足すれば、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕は２．０×１０−１２〔Ａ／μｍ〕以上となり、ＦＤ−ＭＯＳＦＥＴのゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕を小さくできる。また、ＳＯＩ層１３の不純物濃度Ｄｐ〔ｃｍ−３〕が以下の条件（４）、
Ｄｐ≧２．６４×１０１５×（１２９．７８−ｔｓ）　　　…（４）
を満足すれば、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕は２．０×１０−１２〔Ａ／μｍ〕以下となり、ＰＤ−ＭＯＳＦＥＴのゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕を小さくできる。
【００３４】
＜条件（１）及び（２）を満足する領域、並びに、条件（３）及び（４）を満足する領域＞
図９は、ＦＤ動作領域であり且つスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が２×１０−１２〔Ａ／μｍ〕以上となる領域（左側斜線領域）と、ＰＤ動作領域であり且つスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が２×１０−１２〔Ａ／μｍ〕以下となる領域（右側斜線領域）を示す図である。図９の左側斜線領域は、ＦＤ−ＭＯＳＦＥＴ形成領域１が満たすべき条件である条件（１）及び（２）を満足し、図９の右側斜線領域は、ＰＤ−ＭＯＳＦＥＴ形成領域２が満たすべき条件である条件（３）及び（４）を満足する。
【００３５】
＜条件（５）の根拠＞
図１０は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕のときにスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２×１０−１１〔Ａ／μｍ〕にするＳＯＩ層１３の不純物濃度Ｄｓ〔ｃｍ−３〕及びＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕を示す曲線及びこれを近似した直線を示す図である。
【００３６】
図１０に示される点Ｒ１においては、ｔｓ＝４２〔ｎｍ〕であり、Ｄｓ＝１．９３×１０１７〔ｃｍ−３〕である。また、点Ｒ２においては、ｔｓ＝２８〔ｎｍ〕であり、Ｄｓ＝２．３５×１０１７〔ｃｍ−３〕である。従って、点Ｒ１と点Ｒ２とを通る直線Ｒ１Ｒ２は、
ｔｓ＝−｛（１４／（０．４２×１０１７）｝Ｄｓ＋１０６．３３
となる。直線Ｒ１Ｒ２と同じ勾配を持ち、点Ｒ３（ｔｓ＝３２〔ｎｍ〕のときにＤｓ＝２．１２×１０１７〔ｃｍ−３〕）を通る直線Ｒ４Ｒ５は、
ｔｓ＝−｛（１４／（０．４２×１０１７）｝Ｄｓ＋１０２．６７
となる。この式から
Ｄｓ＝｛（０．４２×１０１７）／１４｝×（１０２．６７−ｔｓ）
＝３．００×１０１５×（１０２．６７−ｔｓ）
が得られる。
【００３７】
従って、ＳＯＩ層１３の不純物濃度Ｄｆ〔ｃｍ−３〕が以下の条件（５）、
Ｄｆ≦３．００×１０１５×（１０２．６７−ｔｓ）　　　…（５）
を満足すれば、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕は２．０×１０−１１〔Ａ／μｍ〕以上となり、ＦＤ−ＭＯＳＦＥＴのゲート閾値電圧のＶｔ〔Ｖ〕のばらつきσ〔Ｖ〕を一層小さくできる。
【００３８】
＜条件（６）の根拠＞
図１１は、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕のときにスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を２×１０−１３〔Ａ／μｍ〕にするＳＯＩ層１３の不純物濃度Ｄｓ〔ｃｍ−３〕及びＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕を示す曲線及びこれを近似した直線を示す図である。
【００３９】
図１１に示される点Ｓ１においては、ｔｓ＝４２〔ｎｍ〕であり、Ｄｓ＝２．７５×１０１７〔ｃｍ−３〕である。また、点Ｓ２においては、ｔｓ＝２８〔ｎｍ〕であり、Ｄｓ＝３．２１×１０１７〔ｃｍ−３〕である。従って、点Ｓ１と点Ｓ２とを通る直線Ｓ１Ｓ２は、
ｔｓ＝−｛（１４／（０．４６×１０１７）｝Ｄｓ＋１２５．７０
となる。この式から
Ｄｓ＝｛（０．４６×１０１７）／１４｝×（１２５．７０−ｔｓ）
＝３．２９×１０１５×（１２５．７０−ｔｓ）
が得られる。
【００４０】
従って、ＳＯＩ層１３の不純物濃度Ｄｐ〔ｃｍ−３〕が以下の条件（６）、
Ｄｆ≧３．２９×１０１５×（１２５．７０−ｔｓ）　　　…（６）
を満足すれば、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕は２．０×１０−１３〔Ａ／μｍ〕以下となり、ＰＤ−ＭＯＳＦＥＴのゲート閾値電圧のＶｔ〔Ｖ〕のばらつきσ〔Ｖ〕を一層小さくできる。
【００４１】
＜ドレイン電圧依存性＞
図１２は、ドレイン電圧Ｖｄ〔Ｖ〕が１．２〔Ｖ〕、１．５〔Ｖ〕、１．８〔Ｖ〕のときのＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴのスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕とゲート閾値電圧Ｖｔ〔Ｖ〕のばらつき（標準偏差）σ〔Ｖ〕との関係を示す図である。図１２は、実測データ及びこの実測データに基づくシミュレーションによって得られたデータである。
【００４２】
図１２において、ΔＶｔ＝０．０１４〔Ｖ〕の曲線（ドレイン電圧Ｖｄ〔Ｖ〕が１．２〔Ｖ〕、１．５〔Ｖ〕、１．８〔Ｖ〕のとき）はいずれもＦＤ動作するＦＤ−ＭＯＳＦＥＴのスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が小さくなるほど（図１２において右端に近づくほど）ゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕が大きくなる。
【００４３】
図１２（及び図６）に示されるように、ドレイン電圧Ｖｄ〔Ｖ〕が１．５〔Ｖ〕で、ΔＶｔ＝０．０１４〔Ｖ〕の曲線において、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が２×１０−１２〔Ａ／μｍ〕となるときのゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕は、約０．０１８〔Ｖ〕である。
【００４４】
また、図１２に示されるように、ドレイン電圧Ｖｄ〔Ｖ〕が１．２〔Ｖ〕で、ΔＶｔ＝０．０１４〔Ｖ〕の曲線がσ＝０．０１８〔Ｖ〕を示すスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕は、約１．３×１０−１２〔Ａ／μｍ〕（図においては、「１．３Ｅ−１２〔Ａ／μｍ〕」と表記する。）である。図１２から分かるように、ドレイン電圧Ｖｄ〔Ｖ〕が１．２〔Ｖ〕で、ΔＶｔ＝０．０１４〔Ｖ〕の曲線は、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が１．３×１０−１２〔Ａ／μｍ〕より小さくなると、急激に増加する。従って、ドレイン電圧Ｖｄ〔Ｖ〕として１．２〔Ｖ〕が印加されるＦＤ−ＭＯＳＦＥＴは、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が１．３×１０−１２〔Ａ／μｍ〕以上になるように製造することが望ましい。
【００４５】
また、図１２に示されるように、ドレイン電圧Ｖｄ〔Ｖ〕が１．８〔Ｖ〕で、ΔＶｔ＝０．０１４〔Ｖ〕の曲線がσ＝０．０１８〔Ｖ〕を示すスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕は、約３×１０−１２〔Ａ／μｍ〕（図においては、「３Ｅ−１２〔Ａ／μｍ〕」と表記する。）である。図１２から分かるように、ドレイン電圧Ｖｄ〔Ｖ〕が１．８〔Ｖ〕で、ΔＶｔ＝０．０１４〔Ｖ〕の曲線は、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が３×１０−１２〔Ａ／μｍ〕より小さくなると、急激に増加する。従って、ドレイン電圧Ｖｄ〔Ｖ〕として１．８〔Ｖ〕が印加されるＦＤ−ＭＯＳＦＥＴは、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が３×１０−１２〔Ａ／μｍ〕以上になるように製造することが望ましい。
【００４６】
図１２において、ΔＶｔ＝０．００６〔Ｖ〕の曲線（ドレイン電圧Ｖｄ〔Ｖ〕が１．２〔Ｖ〕、１．５〔Ｖ〕、１．８〔Ｖ〕のとき）はいずれもＰＤ動作領域に形成されたＰＤ−ＭＯＳＦＥＴのスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が大きくなるほど（図１２において左端に近づくほど）ゲート閾値電圧Ｖｔ〔Ｖ〕のばらつきσ〔Ｖ〕が大きくなる。従って、ドレイン電圧Ｖｄ〔Ｖ〕として１．２〔Ｖ〕が印加されるＰＤ−ＭＯＳＦＥＴは、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が１．３×１０−１２〔Ａ／μｍ〕以下になるように製造することが望ましい。また、ドレイン電圧Ｖｄ〔Ｖ〕として１．８〔Ｖ〕が印加されるＰＤ−ＭＯＳＦＥＴは、スタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕が３×１０−１２〔Ａ／μｍ〕以下になるように製造することが望ましい。
【００４７】
図１３は、ドレイン電圧Ｖｄ〔Ｖ〕が１．２〔Ｖ〕のときにスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を１．３×１０−１１〔Ａ／μｍ〕、１．３×１０−１２〔Ａ／μｍ〕、１．３×１０−１３〔Ａ／μｍ〕にするＳＯＩ層１３の不純物濃度Ｄｓ〔ｃｍ−３〕及びＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕を示す図である。図１３は、実測データ及びこの実測データを用いたシミュレーションに基づく。図１３に示されるように、ドレイン電圧Ｖｄ〔Ｖ〕を１．２〔Ｖ〕にした場合であっても、ドレイン電圧Ｖｄ〔Ｖ〕を１．５〔Ｖ〕にした場合とほぼ同じ特性が得られる。
【００４８】
図１４は、ドレイン電圧Ｖｄ〔Ｖ〕が１．８〔Ｖ〕のときにスタンバイ電流Ｉｏｆｆ〔Ａ／μｍ〕を３×１０−１１〔Ａ／μｍ〕、３×１０−１２〔Ａ／μｍ〕、３×１０−１３〔Ａ／μｍ〕にするＳＯＩ層１３の不純物濃度Ｄｓ〔ｃｍ−３〕及びＳＯＩ層１３の膜厚ｔｓ〔ｎｍ〕を示す図である。図１４は、実測データ及びこの実測データを用いたシミュレーションに基づく。図１４に示されるように、ドレイン電圧Ｖｄ〔Ｖ〕を１．８〔Ｖ〕にした場合であっても、ドレイン電圧Ｖｄ〔Ｖ〕を１．５〔Ｖ〕にした場合とほぼ同じ特性が得られる。従って、ドレイン電圧が変化しても上記条件（１）乃至（６）を適用できる。
【００４９】
【発明の効果】
以上に説明したように、本発明に係る半導体装置の製造方法によれば、ＳＯＩ層の膜厚が非常に薄いＳＯＩ基板上に、同じＳＯＩ層をチャネル領域とし、電気的特性のばらつきの小さいＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴを形成できるという効果がある。
【００５０】
また、本発明に係る半導体装置によれば、ＳＯＩ層の膜厚が非常に薄いＳＯＩ基板上に、同じＳＯＩ層をチャネル領域として形成されたＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴの電気的特性のばらつきを小さくできるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造プロセス（その１）を示す概略的な断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造プロセス（その２）を示す概略的な断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造プロセス（その３）を示す概略的な断面図である。
【図４】ＳＯＩ層の不純物濃度〔ｃｍ−３〕と、基板電圧−２〔Ｖ〕時と基板電圧０〔Ｖ〕時のゲート閾値電圧の変化量〔Ｖ〕との関係を示す図である。
【図５】ＦＤ動作領域及びＰＤ動作領域の境界がＳＯＩ層の不純物濃度〔ｃｍ−３〕及びＳＯＩ層の膜厚〔ｎｍ〕にどのように依存するかを示す図である。
【図６】ドレイン電圧が１．５〔Ｖ〕のときのＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴのスタンバイ電流〔Ａ／μｍ〕とゲート閾値電圧のばらつき〔Ｖ〕との関係を示す図である。
【図７】ドレイン電圧が１．５〔Ｖ〕であり、スタンバイ電流が２×１０−１１〔Ａ／μｍ〕、２×１０−１２〔Ａ／μｍ〕、２×１０−１３〔Ａ／μｍ〕になるときのＳＯＩ層の不純物濃度〔ｃｍ−３〕及びＳＯＩ層の膜厚〔ｎｍ〕を示す図である。
【図８】ドレイン電圧が１．５〔Ｖ〕であり、スタンバイ電流が２×１０−１２〔Ａ／μｍ〕となる曲線及びこれを近似した直線を示す図である。
【図９】ＦＤ動作領域であり且つスタンバイ電流が２×１０−１２〔Ａ／μｍ〕以下となる領域（左側斜線領域）と、ＰＤ動作領域であり且つスタンバイ電流が２×１０−１２〔Ａ／μｍ〕以上となる領域（右側斜線領域）を示す図である。
【図１０】ドレイン電圧が１．５〔Ｖ〕であり、スタンバイ電流が２×１０−１１〔Ａ／μｍ〕となる曲線及びこれを近似した直線を示す図である。
【図１１】ドレイン電圧が１．５〔Ｖ〕であり、スタンバイ電流が２×１０−１３〔Ａ／μｍ〕となる曲線及びこれを近似した直線を示す図である。
【図１２】ドレイン電圧が１．２〔Ｖ〕、１．５〔Ｖ〕、１．８〔Ｖ〕のときのＦＤ−ＭＯＳＦＥＴ及びＰＤ−ＭＯＳＦＥＴのスタンバイ電流〔Ａ／μｍ〕とゲート閾値電圧のばらつき〔Ｖ〕との関係を示す図である。
【図１３】ドレイン電圧が１．２〔Ｖ〕であり、スタンバイ電流が１．３×１０−１１〔Ａ／μｍ〕、１．３×１０−１２〔Ａ／μｍ〕、１．３×１０−１３〔Ａ／μｍ〕になるときのＳＯＩ層の不純物濃度〔ｃｍ−３〕及びＳＯＩ層の膜厚〔ｎｍ〕を示す図である。
【図１４】ドレイン電圧が１．８〔Ｖ〕であり、スタンバイ電流が３×１０−１１〔Ａ／μｍ〕、３×１０−１２〔Ａ／μｍ〕、３×１０−１３〔Ａ／μｍ〕になるときのＳＯＩ層の不純物濃度〔ｃｍ−３〕及びＳＯＩ層の膜厚〔ｎｍ〕を示す図である。
【符号の説明】
１　ＦＤ−ＭＯＳＦＥＴ形成領域、
２　ＰＤ−ＭＯＳＦＥＴ形成領域、
１０　ＳＯＩ基板、
１１　シリコン基板、
１２　埋め込み酸化膜、
１３　ＳＯＩ層（単結晶シリコン層）、
１４　窒化シリコン膜、
２０　ＦＤ−ＭＯＳＦＥＴ、
３０　ＰＤ−ＭＯＳＦＥＴ、
２１，３１　ゲート酸化膜、
２２，３２　ゲート電極、
２３，３３　ソース領域、
２４，３４　ドレイン領域、
２５，３５　チャネル領域、
２６，３６　側壁酸化膜、
Ｖｔ　ゲート閾値電圧、
ΔＶｔ　基板電圧−２〔Ｖ〕時と基板電圧０〔Ｖ〕時のゲート閾値電圧の変化量、
Ｖｂ　基板電圧、
Ｖｄ　ドレイン電圧、
Ｖｇ　ゲート電圧、
σ　ゲート閾値電圧のばらつき（標準偏差）、
Ｉｏｆｆ　スタンバイ電流、
ｔｓ　ＳＯＩ層の膜厚、
Ｄｓ　ＳＯＩ層の不純物濃度、
Ｄｆ　ＦＤ−ＭＯＳＦＥＴ形成領域のＳＯＩ層の不純物濃度、
Ｄｐ　ＰＤ−ＭＯＳＦＥＴ形成領域のＳＯＩ層の不純物濃度。
【図１】
2004146622.tif 000004
【図２】
2004146622.tif 000005
【図３】
2004146622.tif 000006
【図４】
2004146622.tif 000007
【図５】
2004146622.tif 000008
【図６】
2004146622.tif 000009
【図７】
2004146622.tif 000010
【図８】
2004146622.tif 000011
【図９】
2004146622.tif 000012
【図１０】
2004146622.tif 000013
【図１１】
2004146622.tif 000014
【図１２】
2004146622.tif 000015
【図１３】
2004146622.tif 000016
【図１４】
2004146622.tif 000017