(57)【要約】【課題】アノードショート状態の発生を阻止した、オン電圧特性及びスイッチング特性に優れた半導体装置及びその製造方法を提供する。【解決手段】第２導電型ドレイン層と、前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、前記第１導電型バッファ層上に形成された第１導電型高抵抗層と、前記第１導電型高抵抗層の表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層の表面から前記第１導電型高抵抗層に達するトレンチの内壁に形成された絶縁膜と、前記トレンチの内部に形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、前記第１導電型バッファ層の不純物濃度を、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度とする。【選択図】  図１
2004247593.tif 000002
【特許請求の範囲】
【請求項１】
第２導電型ドレイン層と、
前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、
前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、
前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、
前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型高抵抗層に達するトレンチの底面及び周壁に形成された絶縁膜と、
前記トレンチの内部に前記絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、
前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、
前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であることを特徴とする半導体装置。
【請求項２】
第２導電型ドレイン層と、
前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、
前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、
前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、
前記第１導電型ソース層、前記第２導電型ベース層、前記第１導電型高抵抗層の表面に形成された絶縁膜と、
前記絶縁膜の表面に形成されたゲート電極と、
前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、
前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、
前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であることを特徴とする半導体装置。
【請求項３】
前記第１導電型バッファ層の前記第２導電型ドレイン層側における表面近傍の不純物濃度は、前記ドレイン電極が前記第１導電型バッファ層を貫通して前記第２導電型ドレイン層に接触した状態のときにオーミック接触を形成しない程度に低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極はアルミニウムを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、１．０×１０１９ｃｍ−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極はアルミニウムを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、５．０×１０１８ｃｍ−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、１．０×１０１８ｃｍ−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項７】
前記第１導電型バッファ層はｎ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、７．０×１０１７ｃｍ−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項８】
前記第１導電型バッファ層はｐ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、９．０×１０１６ｃｍ−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項９】
前記第１導電型バッファ層はｐ型バッファ層であり、前記ドレイン電極は、クロム、銀及び金の少なくともいずれかを主体とする金属により構成されており、
前記第１導電型バッファ層の表面近傍の不純物濃度は、１．５×１０１６ｃｍ−３以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項１０】
前記第１導電型バッファ層の低不純物濃度領域は、前記第１導電型バッファ層の前記第２導電型ドレイン層側における表面から１．０μｍ以下の領域であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１１】
第１導電型基板の表面領域に第２導電型ベース層を形成し、
前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、
前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、
前記トレンチの内部にゲート電極を形成し、
前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、
前記第１導電型基板の裏面から第１導電型不純物を１ＭｅＶ以上の加速エネルギーで打ち込んで、前記第１導電型基板の裏側方向における表面近傍の不純物濃度が相対的に低濃度の第１導電型バッファ層を形成し、
前記第１導電型バッファ層に第２導電型不純物を打ち込んで第２導電型ドレイン層を形成し、
前記第２導電型ドレイン層の表面にドレイン電極を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項１２】
第１導電型基板上に、前記第１導電型基板の不純物濃度よりも不純物濃度の低い第１導電型高抵抗層をエピタキシャル成長させ、
前記第１導電型高抵抗層の表面領域に第２導電型ベース層を形成し、
前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、
前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、
前記トレンチの内部にゲート電極を形成し、
前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、
前記第１導電型基板の裏面から第２導電型不純物を打ち込んで第２導電型ドレイン層を形成するとともに、前記第１導電型基板の前記第２導電型ドレイン層側における表面近傍の不純物濃度を相対的に下げ、
前記第２導電型ドレイン層の表面にドレイン電極を形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｉｎｇ  Ｇａｔｅ  Ｂｉ−ｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｉｎｇ  Ｇａｔｅ  Ｂｉ−ｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に関する技術は著しく進歩し、過去十数年の間に、例えばＩＧＢＴのオン電圧の低減化やスイッチング速度の高速化は著しく進んだ。これによって、現在では、例えば耐圧が６００Ｖ系のＩＧＢＴにおいて、電流のフォールタイムが１００ｎｓ、電流密度が１５０Ａ／ｃｍ２、オン電圧が１．８Ｖ以下の製品が開発されており、さらなるオン電圧の低減化及びスイッチング速度の高速化が要求されている。一方で、スイッチング速度の高速化に伴って、スイッチングの際に生じる誘起ノイズの低減も求められている。
【０００３】
図９は、従来の縦型ＩＧＢＴを示す縦断面図である。ここに示されたＩＧＢＴは、ｐ＋型基板（ドレイン層）３１とｎ−型高抵抗層３３との間にｎ型バッファ層３２を形成したパンチスルー構造を有する。
【０００４】
このＩＧＢＴの構造について詳細に説明する。
ｐ＋型基板（ドレイン層）３１上に、ｎ型バッファ層３２及びｎ−型高抵抗層３３が順次エピタキシャル成長法により形成されている。このｎ型バッファ層３２は、ｐ＋型基板（ドレイン層）３１からｎ−型高抵抗層３３へのキャリアの注入効率を下げてスイッチング素子の高速化を図るためのものである。このｎ−型高抵抗層３３の表面にはｐ型ベース層３４が形成されている。このｐ型ベース層３４の表面の一部は、ソース電極３９とのオーミック接触を可能とするべく高濃度領域とされている。また、このｐ型ベース層３４の表面の一部には、上記高濃度領域と一部重なった状態でｎ＋型ソース領域３５が形成されている。これらｐ型ベース層３４及びｎ＋型ソース領域３５の表面に接してソース電極３９が形成されている。ｎ＋型ソース領域３５の表面から内部へ向けてｎ−型高抵抗層３３に達するトレンチ３６が形成されている。このトレンチ３６の底面及び周壁にはゲート絶縁膜３７が形成されており、このゲート絶縁膜３７を介してトレンチ３６の内部にはゲート電極３８が埋め込み形成されている。一方、ｐ＋型基板３１の下面にはドレイン電極４０が形成されている。
【０００５】
上述したＩＧＢＴは、例えばエピタキシャル基板（エピタキシャルウェハ）を用いて製造される。しかし、エピタキシャル基板は、製造コストが高く付くため、その結果ＩＧＢＴの製造コストも高く付いてしまう。
【０００６】
また、上のＩＧＢＴでは、ｎ−型高抵抗層３３におけるキャリア・ライフタイムを短くするため、ウエハプロセスの終了後に全域に電子線を照射している。これにより、確かに、ｎ−型高抵抗層３３中のキャリア濃度は低下し、スイッチング速度は高速化される。
【０００７】
しかし、ｎ−型高抵抗層３３のキャリア濃度が低下すると、通電時におけるｎ−型高抵抗層３３の電圧降下が大きくなる問題が生じる。即ち、オン電圧が高くなる問題が生じる。
【０００８】
仮に、上述したキャリア・ライフタイム制御を行わなければｎ−型高抵抗層３３のキャリア濃度の低下は抑制されオン電圧を低できるが、スイッチング速度（ターンオフ時間）は極端に遅くなる。
【０００９】
このように、オン電圧とターンオフ時間とはトレードオフの関係にあり、また、キャリア・ライフタイム制御によるオン電圧−ターンオフ時間のトレードオフ特性は良くないため、上述のＩＧＢＴの構造では素子特性の向上に限界があった。
【００１０】
図１０は、従来の別の縦型ＩＧＢＴを示す縦断面図である。
このＩＧＢＴは、上で述べたＩＧＢＴの特性を改善したものである。
【００１１】
より詳しくは、このＩＧＢＴは、図１０から分かるように、パンチスルー型を有し、低ドーズ量により形成された、つまり低注入量のｐ＋型ドレイン層４１を備えている。この低ドーズ量によるｐ＋型ドレイン層４１はノンパンチスルー型のＩＧＢＴで広く用いられているものである。この低注入量によるｐ＋型ドレイン層４１を用いることでｎ−型高抵抗層４３へのキャリアの注入効率を抑えることができる。これにより上述のしたトレードオフ特性の悪いキャリア・ライフタイム制御を行うことなくスイッチング速度の高速化を図ることができる。なお、このＩＧＢＴは、このｎ−型高抵抗層４３とｐ＋型ドレイン層４１との間に形成したｎ型バッファ層４２によって特に耐圧を維持するものであるので、ｎ−型高抵抗層４３の厚さを薄くできる特徴を有する。
【００１２】
ところで、上述したように、ｐ＋型ドレイン層における不純物の注入量は少なくされているが、ｐ＋型ドレイン層４１の表面はドレイン電極５０とオーミック接触可能な程度に不純物濃度を上げる必要がある。よって、ｐ＋型ドレイン層４１の形成に当たっては、ｐ＋型ドレイン層４１の厚みを極端に薄くすると共に、ｐ＋型ドレイン層４１における不純物の拡散深さを非常に浅いものにする必要がある。なお、このＩＧＢＴの総厚は、ｎ型バッファ層４２と、耐圧に応じた厚さを有するｎ−型高抵抗層４３（ｐ型ベース層４４を含む）との厚み、及びソース電極３９、ドレイン電極４０の厚みに、薄いｐ＋型ドレイン層４１の厚みを足した薄い厚さとなる。例えば、６００Ｖ系の素子の場合、このＩＧＢＴの総厚は６０．０μｍ程度と薄い構造を有する。
【００１３】
【特許文献１】
特開平１１−２７４４８４号公報
【特許文献２】
米国特許第５４６６９５１号明細書
【特許文献３】
米国特許第５５０６１５３号明細書
【非特許文献１】
Ｔ．Ｍａｔｓｕｄａｉ他３名  “Ａｄｖａｎｃｅｄ  ６０μｍ  Ｔｈｉｎ  ６００Ｖ  Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ  ＩＧＢＴ  Ｃｏｎｃｅｐｔ  ｆｏｒ  Ｅｘｔｒｅｍｅｌｙ  Ｌｏｗ  Ｆｏｒｗａｒｄ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｌｏｗ  Ｔｕｒｎ−Ｏｆｆ  Ｌｏｓｓ”  Ｔｈｕｒｓｄａｙ，  Ｊｕｎｅ  ７，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００１  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ（ＩＳＰＳＤ’０１），  ｐ４４１−４４４
【非特許文献２】
Ｔ．ｍａｔｓｕｄａｉ他２名  “Ｎｅｗ  ６００Ｖ  Ｔｒｅｃｈ  Ｇａｔｅ  Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ  ＩＧＢＴ  Ｃｏｎｃｅｐｔ  ｗｉｔｈ  Ｖｅｒｙ  Ｔｈｉｎ  Ｗａｆｅｒ  ａｎｄ  Ｌｏｗ  Ｅｆｆｉｃｉｅｎｃｙ  ｐ−ｅｍｉｔｔｅｒ，  ｈａｖｉｎｇ  ａｎ  Ｏｎ−ｓｔａｔｅ  Ｖｏｌｔａｇｅ  Ｄｒｏｐ  ｌｏｗｅｒ  ｔｈａｎ  Ｄｉｏｄｅｓ”  Ａｐｒｉｌ  ３−７，  ２０００，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＰＥＣ−ＴＯＫＹＯ  ２０００），  Ｐ２９２−２９６
【非特許文献３】
Ｔ．Ｌａｓｋａ他４名“Ｔｈｅ  Ｆｉｅｌｄ  Ｓｔｏｐ  ＩＧＢＴ（ＦＳ  ＩＧＢＴ）  −  Ａ  Ｎｅｗ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ  Ｃｏｎｃｅｐｔ  ｗｉｔｈ  ａ  Ｇｒｅａｔ  Ｉｍｐｒｏｖｅｍｅｎｔ  Ｐｏｔｅｎｔｉａｌ”Ｍａｙ  ２２−２５，  ２０００，  Ｔｈｅ  １２ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ（ＩＳＰＳＤ’２０００），  Ｐ３５５−３５８
【非特許文献４】
Ｊ．Ｇ．Ｂａｕｅｒ他５名“６．５ｋＶ−Ｍｏｄｕｌｅｓ  ｕｓｉｎｇ  ＩＧＢＴｓ  ｗｉｔｈ  Ｆｉｅｌｄ  Ｓｔｏｐ  Ｔｅｃｈｎｏｌｏｇｙ”  ＪＵＮＥ  ４−７，  ２００１  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  １３ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｖｉｅｃｅｓ  ＆  ＩＣｓ（ＩＳＰＳＤ’０１），  Ｐ１２１−１２４
【非特許文献５】
Ｋａｔｓｕｍｉ  Ｎａｋａｍｕｒａ他５名“Ａｄｖａｎｃｅｄ  Ｗｉｄｅ  Ｃｅｌｌ  Ｐｉｔｃｈ  ＣＳＴＢＴｓ  Ｈａｖｉｎｇ  Ｌｉｇｈｔ  Ｐｕｎｃｈ−Ｔｈｒｏｕｇｈ  （ＬＰＴ）  Ｓｔｒｕｃｔｕｒｅｓ”Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  １４ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ  ２００２，  Ｐ２７７−２８０
【００１４】
【発明が解決しようとする課題】
しかしながら、ｐ＋型ドレイン層４１の厚さは非常に薄いため、製造プロセス中に、何らかの原因で、ｐ＋型ドレイン層４１中に欠損が生じる可能性が高い。例えば、製造工程中に空気中のダストがｐ＋型ドレイン層４１に付着したことが原因となって物理的に欠損が生じることがある。また、ｐ＋型ドレイン層４１の表面にアルミニウムによるドレイン電極５０を形成する際にアルミスパイクが生成され、このアルミスパイクによってｐ＋型ドレイン層４１が部分的に欠損することがある。このようにｐ＋型ドレイン層４１に欠損が生じると、このｐ＋型ドレイン層４１の欠損部分を介してドレイン電極５０とｎ型バッファ層４２とが電気的に接続した状態、いわゆるアノードショート状態が生じ、素子不良となる。
【００１５】
以上に述べたところをまとめると以下のようになる。
図９に示すような厚いｐ＋型基板３１を用いたＩＧＢＴでは、トレードオフ特性の悪いキャリア・ライフタイム制御が必須となるため、素子特性の向上には限界があった。
【００１６】
また、図１０に示すような薄いｐ＋型ドレイン層４１とｎ−型高抵抗層４３との間にｎ型バッファ層４２を形成し、このｎ型バッファ層４２で耐圧を維持するＩＧＢＴでは、ＩＧＢＴの製造工程中に、薄いｐ＋型ドレイン層４２に欠損が生じる恐れが高かった。薄いｐ＋型ドレイン層４２に欠損が生じた場合、この欠損部分を介してｎバッファ層４２とドレイン電極５０とが電気的に接続するアノードショート状態が発生し、素子不良となることを防ぐのは困難であった。
【００１７】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、アノードショート状態の発生を阻止した半導体装置及びその製造方法を、オン電圧特性及びスイッチング特性に優れたものとして提供することにある。
【００１８】
【課題を解決するための手段】
本発明の第１の半導体装置は、第２導電型ドレイン層と、前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型高抵抗層に達するトレンチの底面及び周壁に形成された絶縁膜と、前記トレンチの内部に前記絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であるものとして構成される。
【００１９】
本発明の第２の半導体装置は、第２導電型ドレイン層と、前記第２導電型ドレイン層上に形成された第１導電型バッファ層と、前記第１導電型バッファ層上に形成され、前記第１導電型バッファ層よりも不純物濃度の低い第１導電型高抵抗層と、前記第１導電型高抵抗層の表面領域に形成された第２導電型ベース層と、前記第２導電型ベース層の表面領域に形成された第１導電型ソース層と、前記第１導電型ソース層、前記第２導電型ベース層、前記第１導電型高抵抗層の表面に形成された絶縁膜と、前記絶縁膜の表面に形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型ソース層の表面に形成されたソース電極と、前記第２導電型ドレイン層の表面に形成されたドレイン電極と、を備え、前記第１導電型バッファ層の不純物濃度は、前記第２導電型ドレイン層側における表面近傍において相対的に低濃度であるものとして構成される。
【００２０】
本発明の第１の半導体装置の製造方法は、第１導電型基板の表面領域に第２導電型ベース層を形成し、前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、前記トレンチの内部にゲート電極を形成し、前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、前記第１導電型基板の裏面から第１導電型不純物を１ＭｅＶ以上の加速エネルギーで打ち込んで、前記第１導電型基板の裏側方向における表面近傍の不純物濃度が相対的に低濃度の第１導電型バッファ層を形成し、前記第１導電型バッファ層に第２導電型不純物を打ち込んで第２導電型ドレイン層を形成し、前記第２導電型ドレイン層の表面にドレイン電極を形成するものとして構成される。
【００２１】
本発明の第２の半導体装置の製造方法は、第１導電型基板上に、前記第１導電型基板の不純物濃度よりも不純物濃度の低い第１導電型高抵抗層をエピタキシャル成長させ、前記第１導電型高抵抗層の表面領域に第２導電型ベース層を形成し、前記第２導電型ベース層の表面領域に第１導電型ソース層を形成し、前記第１導電型ソース層の表面から前記１導電型基板に達するトレンチを形成した後、前記トレンチの内壁に絶縁膜を形成し、前記トレンチの内部にゲート電極を形成し、前記第２導電型ベース層及び前記第１導電型ソース層の表面にソース電極を形成し、前記第１導電型基板の裏面から第２導電型不純物を打ち込んで第２導電型ドレイン層を形成するとともに、前記第１導電型基板の前記第２導電型ドレイン層側における表面近傍の不純物濃度を相対的に下げ、前記第２導電型ドレイン層の表面にドレイン電極を形成するものとして構成される。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の実施の形態としての縦型ＩＧＢＴを示す縦断面図である。
【００２３】
この縦型ＩＧＢＴは、薄いｐ＋ドレイン層１を備え、製造プロセス中にこの薄いｐ＋ドレイン層１に欠損が生じ、薄いｐ＋ドレイン層１の欠損部分を貫通してｎ型バッファ層２とドレイン電極３とが接触しても、オーミック接触を形成しない程度に、ｎ型バッファ層２のドレイン電極３側における表面近傍の不純物濃度が低くされていることを大きな特徴の一つとして有する。
【００２４】
以下、この縦型ＩＧＢＴについて詳しく述べる。
まず、この縦型ＩＧＢＴの構造について説明する。
この縦型ＩＧＢＴは、ｐ＋型ドレイン層１とｎ−型高抵抗層４との間にｎ型バッファ層２を形成したパンチスルー構造を有している。より詳しくは以下の通りである。
【００２５】
図１に示すように、不純物の注入量の少ない薄いｐ＋型ドレイン層１が形成されている。このｐ＋型ドレイン層１上にはｎ型バッファ層２が形成されており、このｎ型バッファ層２上にはｎ−型エピタキシャル層（高抵抗層）４が形成されている。このｎ−型高抵抗層４上にはｐ型ベース層５が形成されており、このｐ型ベース層５の表面の一部は、ソース電極７とのオーミック接触を可能とするべく高濃度領域とされている。また、このｐ型ベース層５の表面領域には、上述のｐ＋型高濃度領域と一部重なった状態でｎ＋型ソース領域６が形成されている。これらｐ＋型高濃度領域とｎ＋型ソース領域６の表面に接してソース電極７が形成されている。このｎ＋型ソース領域６の表面から内部に向けて高抵抗層４に達するトレンチ８が形成されている。このトレンチ８の底面及び側壁にはゲート絶縁膜９が形成されており、このゲート絶縁膜９を介してトレンチ８の内部にはゲート電極１０が形成されている。一方、ｐ＋ドレイン層１の下面に接してドレイン電極３が形成されている。このドレイン電極３の材料にはアルミニウム（Ａｌ）が用いられている。但し、ドレイン電極３の材料として、その他の金属、例えばクロム（Ｃｒ）、銀（Ａｇ）、金（Ａｕ）等を用いてもよい。
【００２６】
次に、この縦型ＩＧＢＴの動作について説明する。
まず、ターンオンモードについて説明する。
ドレイン電極３を正、ソース電極７を負とする電圧を印加した状態で、ゲート電極１０に、ある閾値以上の正の電圧を印加すると、トレンチ８周りのｐ型ベース層５に反転層（チャネル）が形成される。このチャネルを経由して、ｎ＋型ソース領域６からｎ−型高抵抗層４に電子が注入される。このｎ−型高抵抗層４に注入された電子により、ｎ型バッファ層２の電位がｐ＋型ドレイン層１に対して低下し、ｐ＋型ドレイン層１からｎ型バッファ層２を通過して高抵抗層４に正孔が注入される。このようにしてｎ−型高抵抗層４に注入された電子と正孔とが、ｎ−型高抵抗層４に電気的な中性条件を満たすように蓄積して、ｎ−型高抵抗層４に伝導度変調を起こさせる。即ち、ｎ−型高抵抗層４の抵抗は極めて小さくり、オン状態になる。このオン状態でｐ＋型ドレイン層１から注入された正孔は、ｐ型ベース層５を通過して、ソース電極７からの電子と結合し、これにより電流が流れる。
【００２７】
次に、ターンオフモードについて説明する。
オン状態において、ゲート電極１０の正の電圧を下げると、トレンチ８周りに形成されたチャネルが消滅し、ｎ＋型ソース領域６からｎ−型高抵抗層４への電子の注入が止まる。このため、ｎ型バッファ層２の電位が上昇し、ｐ＋型ドレイン層１からｎ−型高抵抗層４に注入されていた正孔も減じる。このｎ−型高抵抗層４中に蓄積されたキャリア（電子、ホール）は、ｎ−型高抵抗層４の中で対となって消滅する。あるいは、ｎ−型高抵抗層４中の電子はｐ＋型ドレイン層１からドレイン電極３へ流出し、ｎ−型高抵抗層４中の正孔はベース層５を通過してソース電極７からの電子と結合消滅する。ｎ−型高抵抗層４の中の蓄積キャリアが全て消滅すると、ｎ−型高抵抗層４の抵抗は極めて高くなり、オフ状態となる。
【００２８】
図２は、上述の縦型ＩＧＢＴを構成する各層における厚さと、各層における不純物濃度との関係を示すグラフである。
【００２９】
以下、図２を参照しながら、ｎ型バッファ層２及びｐ＋型ドレイン層１の不純物濃度及び層厚について説明する。
まず、ｎ型バッファ層２の不純物濃度について説明する。
図２中の斜線で示すように、ｎ型バッファ層２のドレイン電極３側における表面近傍の不純物濃度は例えば１．０×１０１５ｃｍ−３以下となっている。この不純物濃度は、後に詳述するように、ｎ型バッファ層２とドレイン電極３（図１参照）とが接触してもオーミック接触を形成しない程度に十分に低いものである。別の言い方をすれば、この不純物濃度は、製造工程中にアルミスパイク等によりｐ＋型ドレイン層１に欠損部が生じた場合に、ドレイン電極３とｎ型バッファ層２とが接触してもアノードショート状態とならない程度に十分に低い値である。このようにｎ型バッファ層２のドレイン電極３側の不純物濃度を低くすることによって、ｎ型バッファ層２とドレイン電極３とがオーミック接触を形成することを防いだ理由について簡単に述べれば以下の通りである。
【００３０】
一般に、接触抵抗は、例えば、シリコンと接触する金属の種類、シリコンにドープされた不純物の型（ｐ型、ｎ型）、シリコンの表面の状態など、種々の条件によって変わってくる。この内、接触抵抗を変えるのに特に有効な手段は、半導体表面（シリコンの表面）の不純物濃度を変えてシリコンの表面の状態を変える方法であると本発明者は把握した。このような認識に基づき、本発明者は、上述のようにｎ型バッファ層２のｐ＋ドレイン層１側における不純物濃度を十分に低いものとしたのである。
【００３１】
次に、ｎ型バッファ層２の層厚について説明する。
ｎ型バッファ層２の低不純物濃度領域部の厚さは、製造工程中にアルミスパイクの入る深さを考慮して、０．５μｍ以上が望ましく、より好ましくは図２に示すように、１．０μｍ以上である。また、このｎ型バッファ層２の全体の厚さは、図２に示すように、例えば１５．０μｍであるが、この厚さに限定されるものではない。
【００３２】
ここで、ｎ型バッファ層２の低不純物濃度領域に用いて好適な不純物濃度を、ドレイン電極３として用いる金属材料別に説明する。
【００３３】
図３は、不純物半導体と、クロム（Ｃｒ）・銀（Ａｇ）・金（Ａｕ）及びアルミニウム（Ａｌ）との接触抵抗を示す表である。
【００３４】
図３に示すように、ｎ型の不純物半導体に対して金属としてＡｌを用いた場合、不純物濃度が１×１０１９ｃｍ−３の辺りから接触性が悪くなり、不純物濃度５×１０１８ｃｍ−３で非オーミックとなる。従って、図１のｎ型バッファ層２とドレイン電極３とのアノードショート状態を阻止する観点から言えば、ｎ型バッファ層２の低不純物濃度領域の不純物濃度は、１．０×１０１９ｃｍ−３以下が望ましく、５．０×１０１８ｃｍ−３以下が好適であるといえる。図１のｎ型バッファ層２の低不純物濃度領域の不純物濃度は、図２に示すように１．０×１０１５ｃｍ−３となっているため、ｎ型バッファ層２とドレイン層３とのアノードショート状態を阻止できるといえる。
【００３５】
次に、図３に示すように、金属としてＣｒ、ＡｇあるいはＡｕをｎ型不純物半導体に用いた場合は、不純物濃度７．０×１０１７ｃｍ−３以下で非オーミックとなる。従って、ｎ型バッファ層２の低不純物濃度領域の不純物濃度は、接触性が悪くなる１．０×１０１８ｃｍ−３以下が好ましく、非オーミックとなる７．０×１０１７ｃｍ−３以下が最適である。
【００３６】
一方、図３に示すように、導電型がｐ型の不純物半導体においては、金属としてＣｒ、ＡｇあるいはＡｕを用いた場合、不純物濃度１．５×１０１６ｃｍ−３以下で非オーミックとなる。従って、バッファ層（ｎ型バッファ層２参照）としてｐ型の不純物半導体層を用いた場合は、このバッファ層の低不純物濃度領域の不純物濃度は、接触性が悪くなる９．０×１０１６ｃｍ−３以下が好ましく、非オーミックとなる１．５×１０１６ｃｍ−３以下が最適であるといえる。
【００３７】
次に、ｐ＋型ドレイン層１の不純物濃度について説明する。
ｐ＋型ドレイン層１（図１参照）の不純物濃度は、ｎ−型の高抵抗層４へのホールの注入効率を抑えるため、望ましくは１×１０１９ｃｍ−３以下、より好ましくは５×１０１８ｃｍ−３以下である。従って、図２に示すｐ＋型ドレイン層１の不純物濃度２×１０１８ｃｍ−３は好ましい値であるといる。また、ｐ＋型ドレイン層１の不純物総量も、ｎ−型の高抵抗層４へのホールの注入効率を抑えるため、５×１０１４ｃｍ−２以下と少なくすることが望ましい。
【００３８】
このようにｐ＋型ドレイン層１の不純物濃度を低く及び不純物総量を少なくすることにより、ｎ−型の高抵抗層４へのホールの注入効率を抑えて、スイッチング速度を高速化することができる。即ち、ｎ−型高抵抗層４のライフタイムを短くすることなくスイッチング速度を高速化できる。
【００３９】
また、このようにｎ−型高抵抗層４のライフタイムを短くする必要がないので、ｎ−型高抵抗層４において高いキャリア濃度を得ることができる。即ち、低オン電圧を得ることができる。例えば、電圧降下を例えば１．２Ｖ以下と、従来の縦型ＩＧＢＴよりも０．５Ｖ程度低くした好適なオン電圧特性を得ることができる。
【００４０】
次に、ｐ＋型ドレイン層１の層厚について説明する。
図２に示すように、ｐ＋型ドレイン層１の層厚は、上に述べた理由で不純物総量を少なくするべく、例えば０．３μｍと薄くされている。このようにｐ＋型ドレイン層１の層厚が薄くても本実施の形態によれば従来技術のところで述べたアノードショート状態を生じさせない。
【００４１】
即ち、上にも述べたように、ｐ＋型ドレイン層１は薄く形成されているため、製造プロセス中にｐ＋型ドレイン層１に欠損が生じる場合がある。具体的には、例えば空気中のダストがｐ＋型ドレイン層１に付着したことが原因となって物理的に欠損の生じる場合や、製造工程中に生成されたアルミスパイクによってｐ＋型ドレイン層１に欠損が生じる場合がある。ｐ＋型ドレイン層１に欠損が生じると、この欠損部分を貫通して、ドレイン電極３とｎ型バッファ層２とが接触することが避けられない。しかし、ｎ型バッファ層２のｐ＋型ドレイン層１側の不純物濃度は、上述したように、ｎ型バッファ層２とドレイン電極３とが接触してもオーミック接触を形成しない程度に低くしてある。よって、ｐ＋型ドレイン層１が欠損してドレイン電極３とｎ型バッファ層２とが接触しても、アノードショート状態にはならず、素子の不良の発生を阻止することができる。
【００４２】
以上のようなアノード状態の発生を阻止した構造を有する縦型ＩＧＢＴにおいて、ｎ型バッファ層２の厚さ方向における不純物濃度分布を変えることによって、スイッチング速度を高速化したりオン電圧の低減化したりする等、目的によった素子特性を実現することができる。
【００４３】
例えば、縦型ＩＧＢＴの特性として特にスイッチング速度の高速化が要求される場合は、図２に示すように、例えばｎ型バッファ層２のほぼ中心部の不純物濃度を、例えば５×１０１６ｃｍ−３以上とし、より好ましくは１×１０１７ｃｍ−３以上とするのがよい。この不純物濃度は、ｎ型バッファ層２が十分な厚みを有することから、耐圧維持の観点からも十分な値である。
【００４４】
また、この縦型ＩＧＢＴの特性として特にオン電圧の低減化が要求される場合は、例えばｎ型バッファ層２のほぼ中心部の不純物濃度を、例えば５×１０１６ｃｍ−３以下とするのがよい。
【００４５】
以上、本発明をトレンチ型の縦型ＩＧＢＴに適用した例について説明したが、本発明は、例えば、図４に示すプレーナ型の縦型ＩＧＢＴについても当然に適用することができる。このプレーナ型の縦型ＩＧＢＴの構造について簡単に説明しておく。
【００４６】
即ち、薄いｐ＋型ドレイン層２１上にｎ型バッファ層２２が形成されており、このｎ型バッファ層２２上にはｎ−型エピタキシャル層（高抵抗層）２４が形成されている。このｎ−型高抵抗層２４の表面領域にはｐ型ベース層２５が形成されており、このｐ型ベース層２５の表面領域にはｎ＋型ソース領域２６が形成されている。これらｐ＋型ベース層２５とｎ＋型ソース領域２６の表面に接してソース電極２７が形成されている。ｐ＋型ベース層２５、ｎ＋型ソース領域２６及びｎ−型エピタキシャル層（高抵抗層）２４上にはゲート絶縁膜２９を介してゲート電極１０が形成されている。一方、ｐ＋ドレイン層２１の下面に接してドレイン電極２３が形成されている。このような構成において、ｎ型バッファ層２２のドレイン電極２３側における表面近傍の不純物濃度は、前述したトレンチ型の縦型ＩＧＢＴについての説明から分かるように低い不純物濃度とされている。即ち、薄いｐ＋型ドレイン層２１が欠損してドレイン電極２３とｎ型バッファ層２２が接触してもオーミック接触を形成しない程度にｎ型バッファ層２２のドレイン電極２３側における表面近傍の濃度を低くしてある。これにより、プレーナ型の縦型ＩＧＢＴにおいても、前述したトレンチ型の縦型ＩＧＢＴと同様に、薄いｐ＋型ドレイン層２１が欠損してアノードショート状態が発生することを防ぐことができる。
【００４７】
次に、図１に示す縦型ＩＧＢＴの製造方法を説明する。より詳しくは、この縦型ＩＧＢＴの製造方法を、通常のウエハ（Ｒａｗウエハ）、つまりエピタキシャルウエハでないウエハを用いて製造する方法と、エピタキシャルウエハを用いて製造する方法とに分けて、それぞれ説明する。
【００４８】
まず、通常のウエハを用いてＩＧＢＴを製造する方法について説明する。
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、通常のウエハを用いて縦型ＩＧＢＴを製造する工程を示す製造工程断面図である。
【００４９】
以下、通常のウエハを用いて縦型ＩＧＢＴを製造する工程について説明する。
まず、図５（ａ）に示すように、ｎ−型のウエハ（ｎ−型基板）４ａを用意する。
【００５０】
次に、図５（ｂ）に示すように、周知の方法によって、ｎ−型ウエハ４ａの表面にカソード領域を形成する。即ち、ｎ−型ウエハ４ａの表面領域に、ホウ素等の不純物を打ち込んで熱処理してｐ型ベース層５を形成し、次いで、ｐ型ベース層５の表面領域に選択的にリン等の不純物を打ち込んで熱処理してｎ＋型ソース層６を形成する。次いで、ｐ型ベース層５及びｎ＋型ソース６上にフォトレジストを塗布し、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンを用いてｎ＋型ソース層６の表面からｎ−型ウエハ４ａに達するトレンチ８を形成する。フォトレジストパターンを除去した後、全面に絶縁性材料であるシリコン酸化膜を形成し、エッチバックして、トレンチ８の底面及び側壁にゲート絶縁膜９を形成する。次に、全面に導電性材料である銅等の金属を全面に形成し、平坦化処理して、トレンチ８内にゲート電極１０を形成する。この後、導電性材料であるアルミニウム等の金属を全面に形成し、エッチバックして、ｎ＋型ソース層６及びｐ型ベース層５の表面にソース電極７を形成する。なお、ｎ−型ウエハ４ａは、ＩＧＢＴのｎ−型ドリフト層となる。
【００５１】
次に、図５（ｃ）に示すように、ｎ−型ウエハ４ａの裏面を化学機械研磨等を用いて研磨し、所定の厚さまで薄くしてｎ−型ウエハ（ｎ−型ドリフト層）４ｂとする。具体的には、耐圧６００ＶのＩＧＢＴの場合、ｎ−型ドリフト層の厚さはおよそ６０〜８０μｍが適しているので、ｎ−型ドリフト層の厚さが６０〜８０μｍとなるようにｎ−型ウエハ４ａの裏面を研磨して薄くする。なお、ｎ−型ドリフト層の厚さが６０〜８０μｍであるＩＧＢＴの総厚は、従来のＩＧＢＴに比べて、十分に薄い。
【００５２】
次に、図６（ａ）に示すように、ウエハ４ｂの裏面からリン（不純物）を例えば１ＭｅＶで高加速イオン注入し、素子の裏面から十分に内側にまで不純物を打ち込む。これにより不純物濃度のピークが素子の裏面から十分奥に形成されたｎ型バッファ層２’が形成される（図２参照）。即ち、中程度の加速エネルギー２４０ｋｅＶで不純物を打ち込むと不純物濃度のピークは素子の裏面から０．３μｍ内側の浅い部分に形成されるのに対し、上述のような１ＭｅＶの高加速エネルギーで不純物を打ち込むと、素子の裏面から１．０〜１．１μｍ内側の深い部分に不純物のピークが形成される。これにより、図２に示すように、ドレイン層側の不純物濃度を低くしたｎ型バッファ層を形成することができる。
【００５３】
次に、図６（ｂ）に示すように、ｎ型バッファ層２’の裏面からボロンを通常の速度でイオン注入して、ｐ＋型ドレイン層１’を形成する。
【００５４】
次に、レーザーアニール、フラッシュアニール、シンター、熱拡散等の熱処理を行って、図６（ｂ）に示すｎ型バッファ層２’及びｐ＋型ドレイン層１’をそれぞれ図６（ｃ）に示すようにｎバッファ層２及びｐ＋型ドレイン層１とする。この後、ｐ＋ドレイン層１の表面にドレイン電極３を形成して縦型ＩＧＢＴのアノード側を完成させる。
【００５５】
上述した縦型ＩＧＢＴの製造工程では図６（ｂ）に示すｎ型バッファ層２’とｐ＋型ドレイン層１’の熱処理工程を同時に行ったが、ｎ型バッファ層２’とｐ＋型ドレイン層１’の熱処理工程をそれぞれ別個に行っても良い。即ち、まず、図６（ａ）に示すようにリンをｎ−型ウエハ４ｂに高加速イオン注入した後に１度目の熱処理工程をし、次に、図６（ｂ）に示すように、ボロンをｎ型バッファ層２’にイオン注入した後に２度目の熱処理工程を行うようにしてもよい。これによれば、ｎ型バッファ層２’は２回の熱処理工程を経ることとなるので、ｎ型バッファ層２’に打ち込まれたリンは十分に拡散されることとなる。
【００５６】
また、上述した縦型ＩＧＢＴの製造工程では、ｎ型バッファ層２及びｐ＋型ドレイン層１の形成（図６（ｃ）参照）前にソース電極７を形成（図５（ｂ）参照）したが、ｎ型バッファ層２及びｐ＋型ドレイン層１の形成後にソース電極７を形成してもよい。
【００５７】
次に、エピタキシャルウエハを用いて縦型ＩＧＢＴを製造する方法について説明する。
図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は、エピタキシャルウエハを用いて縦型ＩＧＢＴを製造する工程を示す製造工程断面図である。
【００５８】
以下、エピタキシャルウエハを用いて縦型ＩＧＢＴを製造する工程について説明する。
まず、図７（ａ）に示すように、ｎ型ウエハ（ｎ型基板）２ａを用意する。このｎ型ウエハ２ａの一部が最終的にｎ型バッファ層となる。このｎ型ウエハ２ａに、エピタキシャル成長により、ｎ−型高抵抗層（ｎ−型エピタキシャル層）４を形成する。このｎ−型高抵抗層４の一部が、最終的にｎ−型ドリフト層となる。
【００５９】
次に、図７（ｂ）に示すように、ｎ−型高抵抗層４の表面にカソード領域を形成する。即ち、ｐ型ベース層５、ｎ＋型ソース層６、ゲート絶縁膜９、ゲート電極１０、ソース電極７を、上述した方法（図５（ｂ）参照）等を用いて形成する。
【００６０】
次に、図７（ｃ）に示すように、ｎ型ウエハ（ｎ型基板）２ａの裏面を研磨して、所定の厚さまで薄くしてｎ型バッファ層２とする。６００Ｖ系のＩＧＢＴの場合、ｎ型ドリフト層の厚みが、例えば６０．０〜８０．０μｍが好ましいので、素子の総厚もこれとほぼ同じ６０．０〜８０．０μｍとなるように、上述のｎ型ウエハ２ａを研磨して薄くする。
【００６１】
次に、図８（ａ）に示すように、ｎ型バッファ層２の裏面からｐ型不純物を非常に低不純物総量でイオン注入し、ｎ型バッファ層２の裏面に近い部分のｎ型不純物濃度を実質的に下げる。
【００６２】
次に、図８（ｂ）に示すように、通常の条件でボロンをイオン注入することにより、ｐ＋型ドレイン層１’を形成すると同時に、ｎ型バッファ層２のｐ＋型ドレイン層３’側における表面近傍の不純物濃度を低くする（図２参照）。
【００６３】
次に、レーザーアニール、フラッシュアニール、シンター、熱拡散等の熱処理を行って、図８（ｂ）に示すｐ＋型ドレイン層１’を、図８（ｃ）に示すようにｐ＋型ドレイン層１とする。この後、図８（ｃ）に示すように、ｐ＋型ドレイン層１の裏面にドレイン電極３を形成してこの縦型ＩＧＢＴのアノード側を完成させる。なお、上述した通常のウエハを用いた縦型ＩＧＢＴの製造方法と同様、ｎ型バッファ層２及びｐ＋型ドレイン層１を形成した後にソース電極７を形成してもよい。
【００６４】
以上、本発明の実施の形態について説明したが、本発明の適用の範囲は上述した内容に限定されることはなく、本発明の要旨を変えない範囲において、種々の変形を加えて実施できる。
【００６５】
【発明の効果】
本発明によれば、第１導電型バッファ層の第２導電型ドレイン層側における表面近傍の不純物濃度を低くしたので、この第２導電型ドレイン層に欠損が生じてドレイン電極と第１導電型のバッファ層とが接触してもアノードショート状態とならない。従って、好適なスイッチング特性及びターンオフ特性を有する半導体素子を、アノードショート状態の発生を阻止しつつ実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態としての縦型ＩＧＢＴ（トレンチ型）の縦断面図を示す。
【図２】図１の縦型ＩＧＢＴを構成する各層の層厚と各層における不純物濃度との関係を示すグラフである。
【図３】不純物半導体に対するＡｌとＣｒ・Ａｇ・Ａｕの接触抵抗を示す表である。
【図４】本発明の実施の形態としての縦型ＩＧＢＴ（プレーナ型）の縦断面図を示す。
【図５】通常のウエハを用いて縦型ＩＧＢＴ（トレンチ型）を製造する工程の途中までを示す製造工程断面図である。
【図６】図５に続いて、縦型ＩＧＢＴ（トレンチ型）を製造する工程を示す製造工程断面図である。
【図７】エピタキシャルウエハを用いて縦型ＩＧＢＴ（トレンチ型）を製造する工程の途中までを示す製造工程断面図である。
【図８】図７に続いて、縦型ＩＧＢＴ（トレンチ型）を製造する工程を示す製造工程断面図である。
【図９】従来の縦型ＩＧＢＴ（トレンチ型）の縦断面図を示す。
【図１０】従来の別の縦型ＩＧＢＴ（トレンチ型）の縦断面図を示す。
【符号の説明】
１  ｐ＋型ドレイン層（第２導電型ドレイン層）
２  ｎ型バッファ層（第１導電型バッファ層）
２ａ  ｎ型基板
３  ドレイン電極
４  ｎ−型エピタキシャル層（第１導電型高抵抗層）
４ａ  ｎ−型基板
４ｂ  ｎ−型基板（ｎ−型ドリフト層）
５  ｐ型ベース層（第２導電型ベース層）
６  ｎ＋型ソース層（第１導電型ソース層）
７  ソース電極
８  トレンチ
９  ゲート絶縁膜（絶縁膜）
１０  ゲート電極
【図１】
2004247593.tif 000003
【図２】
2004247593.tif 000004
【図３】
2004247593.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004247593.tif 000010
【図９】
2004247593.tif 000011
【図１０】
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