(57)【要約】【課題】システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能なメモリシステムを提供すること。【解決手段】ＤＭＡ制御回路４は、フラッシュメモリ８と主メモリ１ａまたは１ｂとの間のＤＭＡ転送を制御する。また、Ｓ／Ｐバス変換回路６は、フラッシュメモリ８から出力されたシリアルデータをパラレルデータに変換して主メモリ１ａまたは１ｂへ出力する。したがって、ＣＰＵ１０４がフラッシュメモリ８から主メモリ１ａまたは１ｂにファイルデータをダウンロードする必要がなくなり、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能となった。【選択図】　　　　図１
2004118544.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリと、
プロセッサが接続される外部バスに接続される主メモリと、
前記不揮発性メモリと主メモリとの間のダイレクトメモリアクセス転送を制御するための転送制御手段と、
前記不揮発性メモリと主メモリとの間におけるパラレルデータとシリアルデータとの変換を行うためのバス変換手段とを含むメモリシステム。
【請求項２】
前記主メモリは、複数の主メモリを含み、
前記メモリシステムはさらに、第１の主メモリが前記外部バスに接続されているときに、前記第１の主メモリと異なる第２の主メモリが前記バス変換手段を介して前記不揮発性メモリに接続されるようにバスを切換え、
前記第２の主メモリが前記外部バスに接続されているときに、前記第１の主メモリが前記バス変換手段を介して前記不揮発性メモリに接続されるようにバスを切換えるためのバス切換手段を含む、請求項１記載のメモリシステム。
【請求項３】
前記バス切換手段は、前記第１の主メモリおよび前記第２の主メモリの両方を前記外部バスに接続し、前記第１の主メモリおよび前記第２の主メモリの両方を前記バス変換手段から切断する、請求項２記載のメモリシステム。
【請求項４】
前記メモリシステムはさらに、前記外部バスに接続され、前記プロセッサから受けたコマンドを解釈して前記転送制御手段および前記バス切換手段を制御するための制御信号生成手段を含む、請求項２または３記載のメモリシステム。
【請求項５】
前記メモリシステムはさらに、前記バス切換手段によるバス切換状態を示す信号を受け、前記外部バスを介して前記プロセッサへ出力するための出力手段を含む、請求項２〜４のいずれかに記載のメモリシステム。
【請求項６】
前記出力手段は、前記転送制御手段によるダイレクトメモリアクセス転送が終了したことを示す信号を受け、前記外部バスを介して前記プロセッサへ出力する、請求項５記載のメモリシステム。
【請求項７】
少なくとも前記転送制御手段、前記バス変換手段、前記バス切換手段および前記制御信号生成手段が１つのチップに構成される、請求項４記載のメモリシステム。
【請求項８】
少なくとも前記１つのチップおよび前記複数の主メモリが、前記プロセッサに内蔵される、請求項７記載のメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔｓ）などに使用されるメモリシステムに関し、特に、ランダムアクセスが不可能な大容量のＡＮＤ型またはＮＡＮＤ型フラッシュメモリを用いつつ、ＣＰＵ（Ｃｅｎｔｒａｌ　ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）またはＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の高速動作を可能としたメモリシステムに関する。
【０００２】
【従来の技術】
近年、携帯電話、ＰＤＡ、情報家電などの機器が広く普及している。これらの機器において、ｉモード化、デジタルカメラ画像の送受信、動画送受信などのために大容量のメモリが必要となる場合には、大容量のフラッシュメモリが接続されることが多い。
【０００３】
図１１は、従来の携帯電話のメモリシステムの概略構成の一例を示すブロック図である。この携帯電話は、携帯電話の全体的な制御を行なうＣＰＵ１０４と、内部バス１０３に接続されるＲＡＭ／ＲＯＭ１０８およびＮＯＲ型フラッシュメモリ１１１と、外部バス１００〜１０２に接続されるＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）１１０と、外部バス１００〜１０２および内部バス１０３を切替えるバス切替回路１０５とを含む。
【０００４】
ＮＯＲ型フラッシュメモリ１１１には、ＣＰＵ１０４が実行するプログラムコードが格納される。ＣＰＵ１０８は、内部バス１０３に接続されたＲＡＭ／ＲＯＭ１０８または外部バス１００〜１０２に接続されたＤＲＡＭ１１０に高速にアクセスすることが可能である。
【０００５】
ＮＯＲ型フラッシュメモリ１１１をはるかに上回る大容量のメモリが必要になった場合には、この携帯電話の外部バス１００〜１０２にメモリシステム１１２が接続される。このメモリシステム１１２は、メモリシステム１１２の全体的な制御を行なう制御回路１１３と、大容量のＡＮＤ型またはＮＡＮＤ型フラッシュメモリ１１４とを含む。
【０００６】
フラッシュメモリ１１４は、シリアルクロックに同期して、セクタ（たとえば、５１２バイトまたは１０２４バイト）単位でデータのシリアル読出しまたはシリアル書込みが可能であるので、ファイルストレージに適している。
【０００７】
制御回路１１３は、フラッシュメモリ１１４のセクタ／カラムアドレスの発生機能、シリアル／パラレルバス変換機能、シリアルクロックの発生機能を有している。
【０００８】
ＣＰＵ１０４が、外部バス１００〜１０２を介してフラッシュメモリ１１４にアクセスする場合には、アドレスデコーダ１２３がＣＰＵ１０４から出力されるアドレスをデコードする。制御回路１１３は、アドレスデコーダ１２３によるデコード結果を受け、ＣＰＵ１０４から外部バス１００〜１０２を介して送出されたコマンドを解釈し、所要のセクタ／カラムアドレスを生成してフラッシュメモリ１１４にアクセスする。
【０００９】
ＣＰＵ１０４がフラッシュメモリ１１４からデータを読出す場合には、制御回路１１３は、フラッシュメモリ１１４から出力されたシリアルデータをパラレルデータに変換し、パラレルバスを介して外部データバス１００へ出力する。また、ＣＰＵ１０４がフラッシュメモリ１１４にデータを書込む場合には、制御回路１１３は、ＣＰＵ１０４から出力されたパラレルデータをシリアルデータに変換し、シリアルバスを介してフラッシュメモリ１１４へ出力する。
【００１０】
フラッシュメモリ１１４から読出されたデータは、ＲＡＭ１０８、ＤＲＡＭ１１０などに格納されて、ＣＰＵ１０４は高速にアクセスすることが可能となる。
【００１１】
図１２は、従来の携帯電話のメモリシステムの概略構成の他の一例を示すブロック図である。この携帯電話の構成は、図１１に示す携帯電話の構成と同様であるので、詳細な説明は繰返さない。
【００１２】
メモリシステム１１５は、コンパクトフラッシュ（Ｒ）カードやＡＴＡ（ＡＴ　Ａｔｔａｃｈｍｅｎｔ）カードなどのファイルストレージ用カードによって構成され、メモリシステム全体の制御を行なうコントローラＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）１１６と、ＡＮＤ型またはＮＡＮＤ型のフラッシュメモリ１１４とを含む。
【００１３】
コントローラＬＳＩ１１６は、フラッシュメモリ１１４のセクタ／カラムアドレスの発生機能、シリアル／パラレル変換機能、ＣＰＵ１０４からのコマンドの解釈機能などを有している。
【００１４】
ＣＰＵ１０４が、外部バス１００〜１０２を介してフラッシュメモリ１１４にアクセスする場合には、コントローラＬＳＩ１１６に対してデータ読出しまたはデータ書込みを示すコマンドを発行する。コントローラＬＳＩ１１６は、ＣＰＵ１０４から受けたコマンドを解釈し、フラッシュメモリ１１４に対してコマンドに応じた制御を行なう。
【００１５】
図１３は、従来の携帯電話のメモリシステムの概略構成のさらに他の一例を示すブロック図である。この携帯電話の構成は、図１１に示す携帯電話の構成と同様であるので、詳細な説明は繰返さない。
【００１６】
メモリシステム１１８は、シリアルデータで送受信を行なうシリアルバス型のメモリスティック、セキュアデジタル（ＳＤ）カード、マルチメディアカード（ＭＭＣ）などのファイルストレージ用カードによって構成され、メモリシステム全体の制御を行なうコントローラＬＳＩ１１９と、ＡＮＤ型またはＮＡＮＤ型のフラッシュメモリ１１４とを含む。
【００１７】
コントローラＬＳＩ１１９は、フラッシュメモリ１１４のセクタ／カラムアドレスの発生機能、ＣＰＵ１０４からのコマンドの解釈機能などを有している。
【００１８】
ＣＰＵ１０４が、外部バス１００〜１０２を介してフラッシュメモリ１１４にアクセスする場合には、コントローラＬＳＩ１１９に対してデータ読出しまたはデータ書込みを示すコマンドを発行する。Ｓ／Ｐ（Ｓｅｒｉａｌ／Ｐａｒａｌｌｅｌ）バス変換回路１２０は、ＣＰＵ１０４から受けたコマンドをシリアルデータに変換して、コントローラＬＳＩ１１９へ出力する。
【００１９】
コントローラＬＳＩ１１９は、Ｓ／Ｐバス変換回路１２０から受けたシリアルデータのコマンドを解釈し、フラッシュメモリ１１４に対してコマンドに応じた制御を行なう。
【００２０】
また、これに関連する技術として、特開平１１−３１６７１６号公報および特開平１１−３４５１９４号公報に開示された発明がある。
【００２１】
特開平１１−３１６７１６号公報に開示されたメモリ制御方法によれば、フラッシュＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）への書込みに際し、バッファメモリからフラッシュＲＯＭへのデータ転送をＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送によって行なうことにより、メモリ転送の高速化を図ったものである。
【００２２】
また、特開平１１−３４５１９４号公報に開示された携帯電話によれば、所定のイベントが発生したときにＣＰＵがＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）に対して与える指令に応じ、ＤＳＰがフラッシュメモリなどの書換え可能な外付けのＲＯＭ上のアプリケーションプログラムを内蔵ＲＡＭにＤＭＡ転送し、ＤＳＰがアプリケーションプログラムを実行することによって、ＤＳＰを交換することなくアプリケーションプログラムの修正／更新を可能としたものである。
【００２３】
【特許文献１】
特開平１１−３１６７１６号公報
【００２４】
【特許文献２】
特開平１１−３４５１９４号公報
【００２５】
【発明が解決しようとする課題】
図１１に示す携帯電話においては、制御回路１１３がシリアルバスを介してフラッシュメモリ１１４から入力したシリアルデータを、パラレルデータに変換してパラレルバスに出力するので、その転送速度はバス変換の速度に律速されてしまい、一般的には外部バス１００〜１０２によって要求される速度の約１／１０となる。そのため、メモリシステム１１２を外部バス１００〜１０２に直結しても、携帯電話の主メモリとしての機能を実現することができず、処理速度が低下するといった問題点があった。
【００２６】
また、フラッシュメモリ１１４からデータを読出している間はそのデータ転送によって外部バス１００〜１０２が占有されるので、バス効率が大きく低下して、大きなオーバヘッドが発生するといった問題点もあった。
【００２７】
また、図１２に示す携帯電話においては、コントローラＬＳＩ１１５がＣＰＵ１０４からコマンドを受け、コマンドを解釈した後にシリアルバスを介してフラッシュメモリ１１４から入力したシリアルデータを、パラレルデータに変換してパラレルバスに出力するので、図１１に示す携帯電話と同様の問題が発生することになる。
【００２８】
また、図１３に示す携帯電話においては、コントローラＬＳＩ１１９がＳ／Ｐバス変換回路１２０からシリアルデータのコマンドを受け、コマンドを解釈した後にシリアルバスを介してフラッシュメモリ１１４からシリアルデータを入力する。そして、Ｓ／Ｐバス変換回路１２０がコントローラＬＳＩ１１９から受けたシリアルデータをパラレルデータに変換してパラレルバスに出力するので、図１１に示す携帯電話と同様の問題が発生することになる。
【００２９】
また、図１１〜図１３に示す携帯電話に、メモリシステム１１２、１１５または１１８を接続せずに、携帯電話内部のメモリ容量を大きくすればアプリケーションの増大などに対応することができるが、ＡＮＤ型やＮＡＮＤ型のフラッシュメモリと比較して価格が大幅に高くなるとともに、メモリ容量の増大に伴って実装面積が大きくなるといった問題点がある。
【００３０】
また、特開平１１−３１６７１６号公報に開示されたメモリ制御方法においては、バッファメモリからフラッシュＲＯＭへのデータ転送をＤＭＡ転送によって行なっているが、アプリケーションの高速化を図るための技術ではない。
【００３１】
さらには、特開平１１−３４５１９４号公報に開示された携帯電話機においては、ＤＳＰとフラッシュメモリとが密結合となっており、フラッシュメモリからＤＳＰ内のＲＡＭにデータをＤＭＡ転送している間は、ＣＰＵのフラッシュメモリへのアクセスがある程度制限されてしまい、携帯電話機の処理速度の向上にも限界がある。また、フラッシュメモリとしてランダムアクセス可能なものが前提となっているが、この構成ではメモリの大容量化を図ることができない。
【００３２】
本発明は、上記問題点を解決するためになされたものであり、その目的は、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能なメモリシステムを提供することである。
【００３３】
【課題を解決するための手段】
本発明のメモリシステムは、不揮発性メモリと、プロセッサが接続される外部バスに接続される主メモリと、不揮発性メモリと主メモリとの間のダイレクトメモリアクセス転送を制御するための転送制御手段と、不揮発性メモリと主メモリとの間におけるパラレルデータとシリアルデータとの変換を行うためのバス変換手段とを含む。
【００３４】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における携帯電話のメモリシステムの概略構成を示すブロック図である。このメモリシステムは、制御部１と、主メモリ１ａおよび１ｂと、バス切換回路２および３と、ＡＮＤ型またはＮＡＮＤ型のフラッシュメモリ８と、入出力Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ポート９と、ＣＰＵ１０４と、バス切換回路１０５と、クロック発生回路１０６と、クロック分周回路１０７と、ＲＡＭ／ＲＯＭ１０８とを含む。なお、従来のメモリシステムの構成と同じ部分については、同じ参照符号を付すものとする。
【００３５】
また、制御回路１は、主メモリ１ａおよび１ｂとフラッシュメモリ８との間のＤＭＡ転送を制御するためのＤＭＡ制御回路４と、フラッシュメモリ８へ出力するセクタ／カラムアドレスを生成するセクタ／カラムアドレス発生回路５と、フラッシュメモリ８から受けたシリアルデータをパラレルデータに変換して主メモリ１ａまたは１ｂへ出力し、主メモリ１ａまたは１ｂから受けたパラレルデータをシリアルデータに変換してフラッシュメモリ８へ出力するＳ／Ｐバス変換回路６と、制御回路１全体の制御を行なうための制御信号生成回路７とを含む。
【００３６】
制御信号生成回路７は、バス切換回路１０５および外部バス１００〜１０２を介してＣＰＵ１０４から転送ファイル名、フラッシュメモリ８のアクセス先の先頭アドレス、転送セクタ数（転送バイト数）などを含むコマンドを受けると、そのコマンドを解釈してバス切換回路２のバス切換えを制御するためのバス切換信号Ａ１３と、バス切換回路３のバス切換えを制御するためのバス切換信号Ｂ１２と、ＤＭＡ制御回路４を制御するためのＤＭＡ制御信号１４とを出力する。
【００３７】
ＤＭＡ制御回路４は、制御信号生成回路７からＤＭＡ制御信号１４を受けると、主メモリ１ａまたは１ｂとフラッシュメモリ８との間のＤＭＡ転送を開始する。主メモリ１ａとフラッシュメモリ８との間のＤＭＡ転送の際には、ＤＭＡ制御回路４が主メモリ１ａに対して擬似メモリアドレス信号Ａ２１および擬似メモリコントロール信号Ａ２２を出力するとともに、セクタ／カラムアドレス発生回路５に対してフラッシュメモリ８に対応するアドレスを出力する。
【００３８】
また、主メモリ１ｂとフラッシュメモリ８との間のＤＭＡ転送の際には、ＤＭＡ制御回路４が主メモリ１ｂに対して擬似メモリアドレス信号Ｂ１７および擬似メモリコントロール信号Ｂ２０を出力するとともに、セクタ／カラムアドレス発生回路５に対してフラッシュメモリ８に対応するアドレスを出力する。
【００３９】
ＤＭＡ転送が終了すると、ＤＭＡ制御回路４はＤＭＡ終了信号１９を入出力Ｉ／Ｏポート９へ出力する。また、ＤＭＡ制御回路４は、バス切換回路２および３のバス切換状態を示すバス切換状態信号２３を入出力Ｉ／Ｏポート９へ出力する。ＣＰＵ１０４は、外部バス１００〜１０２を介して入出力Ｉ／Ｏポート９からＤＭＡ終了信号１９およびバス切換状態信号２３を読出すことによって、ＤＭＡ転送の終了およびバス切換回路２および３のバス切換状態を知ることができる。
【００４０】
図１においては、バス切換回路２および３によって、主メモリ１ａが外部バス１００〜１０２に接続され、主メモリ１ｂがＳ／Ｐバス変換回路６に接続された状態を示している。この初期状態においては、ＣＰＵ１０４は主メモリ１ａに対するアクセスが可能であり、ＤＭＡ制御回路４は主メモリ１ｂとフラッシュメモリ８との間のＤＭＡ転送が可能である。
【００４１】
また、バス切換回路２がバス切換信号Ａ１３によって端子ａを開放して端子ｂを端子ｃに接続し、バス切換回路３がバス切換信号Ｂ１２によって端子ａを開放して端子ｂを端子ｃに接続すると、主メモリ１ａがＳ／Ｐバス変換回路６に接続され、主メモリ１ｂが外部バス１００〜１０２に接続される。この状態においては、ＣＰＵ１０４は主メモリ１ｂに対してアクセスが可能であり、ＤＭＡ制御回路４は主メモリ１ａとフラッシュメモリ８との間のＤＭＡ転送が可能である。
【００４２】
さらには、バス切換回路２がバス切換信号Ａ１３によって端子ａおよび端子ｂの両方を端子ｃに接続し、バス切換回路３がバス切換信号Ｂ１２によって端子ｃを端子ｎｏに接続すると、主メモリ１ａおよび１ｂの両方が外部バス１００〜１０２に接続される。この状態においては、ＣＰＵ１０４は主メモリ１ａおよび１ｂの両方にアクセス可能であり、メモリ容量が主メモリ１ａおよび１ｂを加算したものとなる。
【００４３】
フラッシュメモリ８は、クロック分周回路１０７から出力されるシリアルクロック信号１６、セクタ／カラムアドレス発生回路５から出力されるコントロール信号１７およびアドレス・データ入出力信号１８に応じて動作するが、その動作については広く知られているので詳細な説明は行なわない。
【００４４】
クロック発生回路１０６は、ＣＰＵ１０４が使用する動作クロックを生成して出力する。また、クロック分周回路１０７は、クロック発生回路１０６から出力されたクロック信号を分周して、シリアルクロック信号１６およびＤＭＡ用クロック信号１０９を生成する。
【００４５】
ＣＰＵ１０４はＩＰＬ（Ｉｎｉｔｉａｌ　Ｐｒｏｇｒａｍ　Ｌｏａｄｅｒ）２５を含み、リセット直後にＣＰＵ１０４はこのＩＰＬ２５を実行して処理を開始する。このＩＰＬ２５は、ＲＯＭ１０８内に格納されてもよい。
【００４６】
図２は、本発明の第１の実施の形態における携帯電話のメモリシステムの処理手順を説明するためのフローチャートである。まず、電源が投入されて、ＣＰＵ１０４がＩＰＬ２５の実行を開始すると（Ｓ１）、イニシャル・プログラム用ダウンロードプログラムのダウンロードが開始される（Ｓ２）。
【００４７】
図３は、ＣＰＵ１０４がＩＰＬ２５を実行するときのデータの流れを説明するための図である。ＣＰＵ１０４がＩＰＬ２５の実行を開始すると、バス切換回路１０５および外部バス１００〜１０２を介して制御信号生成回路７にコマンドを発行し、フラッシュメモリ８に格納されたイニシャル・プログラム用ダウンロードプログラムを主メモリ１ｂにＤＭＡ転送するように指示する。
【００４８】
ＣＰＵ１０４からコマンドを受けると、制御信号生成回路７は、バス切換回路２に対してバス切換信号Ａ１３を出力し、バス切換回路３に対してバス切換信号Ｂ１２を出力し、ＤＭＡ制御回路４に対してＤＭＡ制御信号１４を出力する。バス切換回路２は、バス切換信号Ａ１３に応じて端子ｃを端子ａに接続する。また、バス切換回路３は、バス切換信号Ｂ１２に応じて端子ｃを端子ａに接続する。
【００４９】
ＤＭＡ制御回路４は、制御信号生成回路７からＤＭＡ制御信号１４を受けると、フラッシュメモリ８からイニシャル・プログラム用ダウンロードプログラムを主メモリ１ｂにＤＭＡ転送するために、主メモリ１ｂに対して擬似メモリアドレス信号Ｂ１７および擬似メモリコントロール信号Ｂ２０を出力するとともに、セクタ／カラムアドレス発生回路５およびＳ／Ｐバス変換回路６に対してＤＭＡ転送の先頭アドレス、アドレスカウンタ、転送セクタ数（または、バイト数）などのパラメータ群を出力する。
【００５０】
セクタ／カラムアドレス発生回路５は、ＤＭＡ制御回路４からパラメータ群を受けると、セクタ／カラムアドレスを生成してフラッシュメモリ８へ出力することによって、イニシャル・プログラム用ダウンロードプログラムを読出す。Ｓ／Ｐバス変換回路６は、フラッシュメモリ８から読出されたシリアルデータをパラレルデータに変換して主メモリ１ｂへ出力する。
【００５１】
なお、ＤＭＡ制御回路４から出力されるＤＭＡ終了信号１９は、入出力Ｉ／Ｏポート９に接続され、ＣＰＵ１０４がそのＤＭＡ終了信号１９の状態を読出すようにしているが、ＤＭＡ終了信号１９を割込み信号としてＣＰＵ１０４へ出力するようにしてもよい。
【００５２】
ＣＰＵ１０４はＩＰＬ２５を実行することによって、入出力Ｉ／Ｏポート９を介してＤＭＡ終了信号１９を監視するが、ＤＭＡ転送の終了を検知すると制御信号生成回路７に対してコマンドを出力する。制御信号生成回路７は、ＣＰＵ１０４からコマンドを受けると、バス切換信号Ｂ１２を出力してバス切換回路３の端子ａを開放し、端子ｃを端子ｎｏ（開放端子）に接続するとともに、バス切換信号Ａ１３を出力してバス切換回路２の端子ａを開放して、端子ｃを端子ｂに接続する。
【００５３】
次に、ＣＰＵ１０４は、イニシャル・プログラム用ダウンロードプログラムの先頭アドレスにジャンプして、イニシャル・プログラム用ダウンロードプログラムを起動して（Ｓ３）、イニシャル・プログラムのダウンロードを開始する（Ｓ４）。
【００５４】
図４は、ＣＰＵ１０４が主メモリ１ｂにダウンロードされたイニシャル・プログラム用ダウンロードプログラムを実行するときのデータの流れを説明するための図である。上述したように、バス切換回路２の端子ｂが端子ｃに接続されて主メモリ１ｂが外部バス１００〜１０２に接続されるので、ＣＰＵ１０４は主メモリ１ｂに格納されるイニシャル・プログラム用ダウンロードプログラムを読出して実行を開始する。
【００５５】
本実施の形態においては、フラッシュメモリ８に格納された種々のファイルデータの中から、イニシャル・プログラムとして通信の基本処理を行なうファイルデータをダウンロードするものとする。通信の基本処理に必要なプログラムは、以下の通りである。
【００５６】
▲１▼　ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）およびファイルマネージメントソフト
▲２▼　フラッシュメモリドライバソフト
▲３▼　ファイル管理テーブル
▲４▼　通信基本処理プログラム
図５は、ＣＰＵ１０４が通信の基本処理に必要なプログラムをダウンロードするときのデータの流れを説明するための図である。ＣＰＵ１０４がイニシャル・プログラム用ダウンロードプログラムの実行を開始すると、バス切換回路１０５および外部バス１００〜１０２を介して制御信号生成回路７にコマンドを発行し、フラッシュメモリ８に格納されたＯＳおよびファイルマネージメントソフトを主メモリ１ａにＤＭＡ転送するように指示する。
【００５７】
ＣＰＵ１０４からコマンドを受けると、制御信号生成回路７は、バス切換回路２に対してバス切換信号Ａ１３を出力し、バス切換回路３に対してバス切換信号Ｂ１２を出力し、ＤＭＡ制御回路４に対してＤＭＡ制御信号１４を出力する。
【００５８】
ＤＭＡ制御回路４は、制御信号生成回路７からＤＭＡ制御信号１４を受けると、フラッシュメモリ８から通信の基本処理に必要なプログラムを主メモリ１ａにＤＭＡ転送するために、主メモリ１ａに対して擬似メモリアドレス信号Ａ２１および擬似メモリコントロール信号Ａ２２を出力するとともに、セクタ／カラムアドレス発生回路５およびＳ／Ｐバス変換回路６に対してＤＭＡ転送の先頭アドレス、アドレスカウンタ、転送セクタ数（または、バイト数）などのパラメータ群を出力する。
【００５９】
セクタ／カラムアドレス発生回路５は、ＤＭＡ制御回路４からパラメータ群を受けると、セクタ／カラムアドレスを生成してフラッシュメモリ８へ出力することによって、ＯＳおよびファイルマネージメントソフトを読出す。Ｓ／Ｐバス変換回路６は、フラッシュメモリ８から読出されたシリアルデータをパラレルデータに変換して主メモリ１ａへ出力する。
【００６０】
ＣＰＵ１０４はイニシャル・プログラム用ダウンロードプログラムを実行することによって、入出力Ｉ／Ｏポート９を介してＤＭＡ終了信号１９を監視するが、ＤＭＡ転送の終了を検知すると次のフラッシュメモリドライバソフトをダウンロードするために、制御信号生成回路７に対してコマンドを出力する。以下、同様の処理が繰返され、通信の基本処理に必要なプログラムを全て主メモリ１ａにダウンロードする。
【００６１】
最後の通信基本処理プログラムがダウンロードされたことを確認すると、ＣＰＵ１０４は通信基本処理プログラムの実行を開始する（Ｓ５）。
【００６２】
図６は、通信処理プログラムを実行するときのデータの流れを説明するための図である。ＣＰＵ１０４は、通信基本処理プログラムのダウンロードの終了を確認すると、制御信号生成回路７にコマンドを発行し、バスの切換を指示する。
【００６３】
ＣＰＵ１０４からコマンドを受けると、制御信号生成回路７は、バス切換回路２に対してバス切換信号Ａ１３を出力し、バス切換回路３に対してバス切換信号Ｂ１２を出力する。バス切換回路２は、バス切換信号Ａ１３に応じて端子ａおよび端子ｂの両方を端子ｃに接続する。また、バス切換回路３は、バス切換信号Ｂ１２に応じて端子ｃを端子ｎｏに接続する。これによって、ＣＰＵ１０４は主メモリ１ａおよび１ｂの両方にアクセスすることが可能になる。
【００６４】
ＣＰＵ１０４は、ＯＳにジャンプすることによって、通信基本処理プログラムの処理が開始される。
【００６５】
次に、通信基本処理プログラムの実行中において、アプリケーションプログラムが直近で使用されることが予測される場合（Ｓ６，Ｙｅｓ）、ＣＰＵ１０４は当該アプリケーションプログラムを予め主メモリ１ａまたは１ｂにダウンロードする（Ｓ７）。このアプリケーションプログラムは、ユーザの操作などによって実行が開始される（Ｓ８）。
【００６６】
ＣＰＵ１０４は、入出力Ｉ／Ｏポート９を介してバス切換状態信号２３を読出し、バス切換状態を確認する。バスの接続状態が図６に示す状態であり、現在ＣＰＵ１０４が主メモリ１ａに格納された通信基本処理プログラムを実行中であれば、当該アプリケーションプログラムを主メモリ１ｂに取込む。すなわち、ＣＰＵ１０４は、バス切換回路１０５および外部バス１００〜１０２を介して制御信号生成回路７にコマンドを発行し、バスの切換を指示する。
【００６７】
ＣＰＵ１０４からコマンドを受けると、制御信号生成回路７は、バス切換回路２に対してバス切換信号Ａ１３を出力し、バス切換回路３に対してバス切換信号Ｂ１２を出力する。バス切換回路２は、バス切換信号Ａ１３に応じて端子ｂの接続を開放する。また、バス切換回路３は、バス切換信号Ｂ１２に応じて端子ｎｏを開放して端子ｃを端子ａに接続する。
【００６８】
そして、ＣＰＵ１０４は制御信号生成回路７に対して、フラッシュメモリ８に格納されたアプリケーションプログラムを主メモリ１ｂにダウンロードするよう指示する。ＤＭＡ制御回路４は、制御信号生成回路７からＤＭＡ制御信号１４を受けると、フラッシュメモリ８から主メモリ１ｂへのアプリケーションプログラムのＤＭＡ転送を開始する。
【００６９】
ＣＰＵ１０４は、アプリケーションプログラムのＤＭＡ転送の終了を確認すると、バス切換回路１０５および外部バス１００〜１０２を介して制御信号生成回路７にコマンドを発行し、バスの切換を指示する。
【００７０】
ＣＰＵ１０４からコマンドを受けると、制御信号生成回路７は、バス切換回路２に対してバス切換信号Ａ１３を出力し、バス切換回路３に対してバス切換信号Ｂ１２を出力する。バス切換回路２は、バス切換信号Ａ１３に応じて端子ｃを端子ａおよび端子ｂの両方に接続する。また、バス切換回路３は、バス切換信号Ｂ１２に応じて端子ｎｏを端子ｃに接続する。
【００７１】
このようにして、ＣＰＵ１０４が主メモリ１ａのプログラムを実行中でも、アプリケーションプログラムを予め主メモリ１ｂに取込んでおくことができる。
【００７２】
図７は、フラッシュメモリ８に格納されたファイルデータが、主メモリ１ａおよび１ｂにダウンロードされたところを示す図である。フラッシュメモリ８に格納されたフラッシュメモリドライバソフト、ＯＳ、ファイルマネージメントソフト、ファイル管理テーブル、通信基本処理プログラム、アプリケーションプログラム（１）などが主メモリ１ａにダウンロードされる。
【００７３】
また、フラッシュメモリ８に格納されたイニシャル・プログラム用ダウンロードプログラム、ファイル管理テーブル、アプリケーションプログラム（２）、メモ録やダイヤルメモなどのデータ領域、通信／課金等の記録などが主メモリ１ｂにダウンロードされる。
【００７４】
なお、アプリケーションプログラムの例として、メール関連ソフト、音楽関連ソフト、デジタルカメラ等画像関連ソフトなどを挙げることができる。
【００７５】
図８は、ＤＭＡ制御回路４による双方向のＤＭＡ転送を説明するための図である。図５においては、フラッシュメモリ８から主メモリ１ａへのファイルデータのＤＭＡ転送（ダウンロード）について説明したが、図８に示すように、主メモリ１ａからフラッシュメモリ８へのファイルデータのＤＭＡ転送（アップロード）も可能である。この場合、ＣＰＵ１０４から制御信号生成回路７へ、主メモリ１ａからフラッシュメモリ８へのファイルデータのＤＭＡ転送を示すコマンドが発行される。
【００７６】
なお、本実施の形態においては、主メモリ１ａおよび１ｂとして、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、擬似ＳＲＡＭ、ＤＲＡＭなどを使用しているが、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＯＵＭ（Ｏｖｏｎｉｃｓ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｙ）などの高速の不揮発性メモリを使用してもよい。
【００７７】
また、外部バス１００〜１０２に接続される主メモリ１ａ、主メモリ１ｂ、制御回路１および入出力Ｉ／Ｏポート９をＣＰＵ１０４に内蔵し、外部への接続をフラッシュメモリ８のインタフェースバスとしてもよい。
【００７８】
また、制御回路１と、主メモリ１ａおよび１ｂと、入出力Ｉ／Ｏポート９とを外部バス１００〜１０２に接続するようにしたが、内部バス１０３に接続するようにしてもよい。
【００７９】
また、本実施の形態においては、携帯電話のメモリシステムについて説明したが、このメモリシステムを画像／動画処理などの大容量のメモリを必要とする電子機器に適用することも可能である。
【００８０】
以上説明したように、本発明の第１の実施の形態におけるメモリシステムによれば、主メモリを１ａおよび１ｂの２系統にし、ＣＰＵ１０４が現在アクセスしていない方の主メモリにフラッシュメモリ８からのファイルデータをダウンロードするようにしたので、システムの処理速度を低下させずに、低価格のＡＮＤ型またはＮＡＮＤ型のフラッシュメモリを接続できるようになり、携帯電話のメモリ容量の増大を図ることが可能となった。
【００８１】
また、フラッシュメモリ８から必要なファイルデータを逐次主メモリ１ａまたは１ｂにＤＭＡ転送するようにしたので、高価な主メモリ１ａおよび１ｂの容量を小さくでき、メモリシステムの低価格化を図ることが可能となった。
【００８２】
また、ＣＰＵ１０４がアクセスしていない方の主メモリに、フラッシュメモリ８のファイルデータをＤＭＡ転送するようにしたので、メモリシステムのオーバヘッドを防止することが可能となった。
【００８３】
また、ＤＭＡ制御回路４は、双方向のＤＭＡ転送が可能であるので、携帯電話の操作によって発生した重要なデータ、パラメータ等をフラッシュメモリ８に格納することができる。
【００８４】
さらには、ＯＳ、通信基本処理プログラム、アプリケーションなどのプログラムを不揮発性のＡＮＤ型またはＮＡＮＤ型フラッシュメモリ８に格納するようにしたので、携帯電話が故障した場合であっても容易に初期状態に復帰させることが可能になった。
【００８５】
（第２の実施の形態）
図９は、本発明の第２の実施の形態におけるメモリシステムの概略構成を示すブロック図である。第２の実施の形態におけるメモリシステムは、図１に示す第１の実施の形態におけるメモリシステムと比較して、バス切換回路２および３と、ＤＭＡ制御回路４と、セクタ／カラムアドレス発生回路５と、Ｓ／Ｐバス変換回路６と、制御信号生成回路７とがＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、Ｇ／Ａ（Ｇａｔｅ　Ａｒｒａｙ）などの１チップＬＳＩ２４によって構成される点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。また、１チップＬＳＩ２４に主メモリ１ａおよび１ｂを内蔵するようにしてもよい。
【００８６】
また、１チップＬＳＩ２４、主メモリ１ａおよび主メモリ１ｂをＣＰＵ１０４の内部バス１０３に接続して、ＣＰＵ１０４に内蔵するするようにし、外部への接続バスをフラッシュメモリ８のインタフェースバスとしてもよい。
【００８７】
本発明の第２の実施の形態におけるメモリシステムは、本発明の第１の実施の形態において説明した効果と同様の効果を得ることができる。
【００８８】
（第３の実施の形態）
図１０は、本発明の第３の実施の形態におけるメモリシステムの概略構成を示すブロック図である。第３の実施の形態におけるメモリシステムは、図１に示す第１の実施の形態におけるメモリシステムと比較して、主メモリが１ａ〜１ｃの３系統となっている点と、バス切換回路の構成が異なる点のみが異なる。したがって、重複する構成及び機能の詳細な説明は繰返さない。
【００８９】
制御信号生成回路７は、バス切換信号を制御することによって、図１０のバス選択表に示すようにバス切換回路５１および５２の接続状態を変更する。図１０に示すバス選択表において、“接”となっている主メモリが外部バス１００〜１０２に接続される。また、“断”となっている主メモリがＳ／Ｐバス変換回路６に接続されて、フラッシュメモリ８からのダウンロードが可能となる。なお、主メモリ１ａ〜１ｃの全てを“断”とすることは禁止される。
【００９０】
主メモリ１ａ〜１ｃの全てが“接”となっていれば、ＣＰＵ１０４は主メモリ１ａ〜１ｃのいずれに対してもアクセスが可能であり、図１０の左のメモリマップに示すように、主メモリ１ａ〜１ｃのメモリ容量を加算したものが総メモリ容量となる。
【００９１】
以上説明したように、本実施の形態におけるメモリシステムによれは、主メモリが３系統以上となる場合でも、第１の実施の形態において説明した効果と同様の効果を得ることが可能となる。
【００９２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９３】
【発明の効果】
転送制御手段は、バス変換手段によってパラレルデータに変換された不揮発性メモリからのデータを主メモリにダイレクトメモリアクセス転送するので、プロセッサが不揮発性メモリから主メモリにファイルデータをダウンロードする必要がなくなり、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における携帯電話のメモリシステムの概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態における携帯電話のメモリシステムの処理手順を説明するためのフローチャートである。
【図３】ＣＰＵ１０４がＩＰＬ２５を実行するときのデータの流れを説明するための図である。
【図４】ＣＰＵ１０４が主メモリ１ｂにダウンロードされたイニシャル・プログラム用ダウンロードプログラムを実行するときのデータの流れを説明するための図である。
【図５】ＣＰＵ１０４が通信の基本処理に必要なプログラムをダウンロードするときのデータの流れを説明するための図である。
【図６】通信処理プログラムを実行するときのデータの流れを説明するための図である。
【図７】フラッシュメモリ８に格納されたファイルデータが、主メモリ１ａおよび１ｂにダウンロードされたところを示す図である。
【図８】ＤＭＡ制御回路４による双方向のＤＭＡ転送を説明するための図である。
【図９】本発明の第２の実施の形態におけるメモリシステムの概略構成を示すブロック図である。
【図１０】本発明の第３の実施の形態におけるメモリシステムの概略構成を示すブロック図である。
【図１１】従来の携帯電話のメモリシステムの概略構成の一例を示すブロック図である。
【図１２】従来の携帯電話のメモリシステムの概略構成の他の一例を示すブロック図である。
【図１３】従来の携帯電話のメモリシステムの概略構成のさらに他の一例を示すブロック図である。
【符号の説明】
１　制御部、１ａ，１ｂ，１ｃ　主メモリ、２，３，５１，５３，１０５　バス切換回路、４　ＤＭＡ制御回路、５　セクタ／カラムアドレス発生回路、６　Ｓ／Ｐバス変換回路、７　制御信号生成回路、８　フラッシュメモリ、９　入出力Ｉ／Ｏポート、２５　ＩＰＬ、１０４　ＣＰＵ、１０６　クロック発生回路、１０７　クロック分周回路、１０８　ＲＡＭ／ＲＯＭ。
【図１】
2004118544.tif 000003
【図２】
2004118544.tif 000004
【図３】
2004118544.tif 000005
【図４】
2004118544.tif 000006
【図５】
2004118544.tif 000007
【図６】
2004118544.tif 000008
【図７】
2004118544.tif 000009
【図８】
2004118544.tif 000010
【図９】
2004118544.tif 000011
【図１０】
2004118544.tif 000012
【図１１】
2004118544.tif 000013
【図１２】
2004118544.tif 000014
【図１３】
2004118544.tif 000015