(57)【要約】【課題】各メモリセルが正常か否かを容易にテストすることが可能な半導体記憶装置を提供する。【解決手段】この同期型ＳＲＡＭは、テストモード時にバースト長分（４つ）のデータ信号Ｄ０〜Ｄ３を順次出力するレジスタＲＧと、レジスタＲＧの出力データ信号Ｄ０〜Ｄ３をメモリアレイ７に与えてバースト書込させるとともに、バースト書込よりも１クロックサイクル遅れてバースト読出されたデータ信号Ｑ０〜Ｑ４をＩＯバッファ８を介して外部に出力させる転送回路１１とを備える。したがって、書込用のデータ信号を別途与える必要がなく、アドレス信号の数が少なくて済むので、テストの簡単化を図ることができる。【選択図】　　　　図１１
2004146001.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作する半導体記憶装置であって、
複数のメモリセル、
各メモリセルが正常か否かをテストするテストモード時に、予め書込まれたＮ個（但し、Ｎは２以上の整数である）のデータ信号を１つずつ順次出力するレジスタ、
アドレス信号に従って、前記複数のメモリセルのうちのいずれかＮ個のメモリセルを１つずつ順次選択するデコーダ、
前記レジスタから出力されるＮ個のデータ信号をそれぞれ前記デコーダによって選択されるＮ個のメモリセルに順次書込む書込回路、および
前記書込回路よりもＭ（但し、Ｍは１以上Ｎ−１以下の整数である）クロックサイクルだけ遅延して動作し、前記デコーダによって選択されるＮ個のメモリセルのデータ信号を順次読出す読出回路を備える、半導体記憶装置。
【請求項２】
前記デコーダは、前記クロック信号に同期して前記アドレス信号を順次インクリメントし、Ｎ−１個のアドレス信号をさらに生成するバーストカウンタを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルは、それぞれが複数のメモリセルを含むＮ個のメモリブロックに分割され、
前記デコーダは、前記アドレス信号に従って、前記Ｎ個のメモリブロックからメモリセルを１つずつ順次選択する、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
複数のレジスタが設けられ、
さらに、選択信号に従って前記複数のレジスタのうちのいずれかのレジスタを選択し、選択したレジスタの出力データ信号を前記書込回路に与える選択回路を備える、請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
請求項１から請求項４のいずれかの半導体記憶装置をテストするテスト方法であって、
前記半導体記憶装置を活性化させて前記テストモードに設定し、
前記デコーダに前記アドレス信号を与え、
前記読出回路によって読出されるデータ信号に基づいて各メモリセルが正常か否かを判定する、テスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置およびそのテスト方法に関し、特に、各メモリセルが正常か否かをテストするテストモードを有し、クロック信号に同期して動作する半導体記憶装置およびそのテスト方法に関する。
【０００２】
【従来の技術】
従来より、ＳＲＡＭ、ＤＲＡＭなどの半導体記憶装置では、出荷前に各メモリセルが正常か否かを判定するテストが行なわれている。このテストでは、メモリアレイに含まれる複数のメモリセルの各々に所定データを書込んだ後、各メモリセルのデータを読出す。各メモリセルから読出されたデータの論理と、そのメモリセルに書込んだデータの論理とが一致した場合は、そのメモリセルは正常であると判定され、一致しない場合は、そのメモリセルは不良であると判定される。不良なメモリセルは、スペアメモリセルと置換される。
【０００３】
また、外部データの各メモリセルへの書込と他のメモリセルのデータの読出とを並行に行なうテスト方法もあった（たとえば、特許文献１参照）。
【０００４】
【特許文献１】
特開昭５９−１７５１００号公報
【０００５】
【発明が解決しようとする課題】
しかし、従来のテスト方法では、テスタから半導体記憶装置にアドレス信号およびデータ信号を与えてデータ信号の書込を行なうとともに、テスタから半導体記憶装置にアドレス信号を与えてデータ信号の読出を行なう必要があったので、テスト動作が複雑になるという問題があった。
【０００６】
それゆえに、この発明の主たる目的は、各メモリセルが正常か否かを容易にテストすることが可能な半導体記憶装置およびそのテスト方法を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、クロック信号に同期して動作する半導体記憶装置であって、複数のメモリセルと、各メモリセルが正常か否かをテストするテストモード時に、予め書込まれたＮ個（但し、Ｎは２以上の整数である）のデータ信号を１つずつ順次出力するレジスタと、アドレス信号に従って、複数のメモリセルのうちのいずれかＮ個のメモリセルを１つずつ順次選択するデコーダと、レジスタから出力されるＮ個のデータ信号をそれぞれデコーダによって選択されるＮ個のメモリセルに順次書込む書込回路と、書込回路よりもＭ（但し、Ｍは１以上Ｎ−１以下の整数である）クロックサイクルだけ遅延して動作し、デコーダによって選択されるＮ個のメモリセルのデータ信号を順次読出す読出回路とを備えたものである。
【０００８】
また、この発明に係るテスト方法は、上記半導体記憶装置を活性化させてテストモードに設定し、デコーダにアドレス信号を与え、読出回路によって読出されるデータ信号に基づいて各メモリセルが正常か否かを判定するものである。
【０００９】
【発明の実施の形態】
図１は、この発明の一実施の形態による同期型ＳＲＡＭの全体構成を示すブロック図である。図１において、この同期型ＳＲＡＭは、制御信号バッファ１，２、アドレスバッファ３、クロックバッファ４、制御回路５，６、メモリアレイ７、ＩＯバッファ８、セレクタ９、レジスタユニット１０、および転送回路１１を備える。
【００１０】
制御信号バッファ１は、外部制御信号／ＣＳ，／ＷＥ，／ＯＥを制御回路５に伝達する。制御信号バッファ２は、外部制御信号ＣＮＴ０〜ＣＮＴｉ（但し、ｉは０以上の整数である）を制御回路６に伝達する。アドレスバッファ３は、外部アドレス信号Ａ０〜Ａｊ（但し、ｊは０以上の整数である）を制御回路５に伝達する。クロックバッファ４は、外部クロック信号ＣＬＫをＳＲＡＭ全体に供給する。
【００１１】
制御回路５は、制御信号バッファ１、アドレスバッファ３およびクロックバッファ４を介して与えられた信号／ＣＳ，／ＷＥ，／ＯＥ，…に従って、行アドレス信号ＲＡ０〜ＲＡａ、列アドレス信号ＣＡ０〜ＣＡｂ（但し、ａ，ｂの各々は０以上の整数である）、転送制御信号ＰＤ１〜ＰＤ４，ＰＤ１ｄ〜ＰＤ４ｄなどの種々の内部信号を生成し、それらの内部信号によってＳＲＡＭ全体を制御する。
【００１２】
制御回路６は、制御信号バッファ２を介して与えられた信号ＣＮＴ０〜ＣＮＴｉに従ってテストモード信号ＴＭＡ１〜ＴＭＡｃ，ＴＭＢ１〜ＴＭＢｃ（但し、ｃは１以上の整数である）を生成し、それらの信号ＴＭＡ１〜ＴＭＡｃ，ＴＭＢ１〜ＴＭＢｃをそれぞれセレクタ９およびレジスタユニット１０に与える。
【００１３】
メモリアレイ７は、４つのメモリブロックＭＢ１〜ＭＢ４に分割されている。メモリブロックＭＢ１〜ＭＢ４の各々は、複数行複数列に配置された複数のメモリセルを含む。各メモリセルは、１つのデータ信号を記憶する。
【００１４】
ＩＯバッファ８は、メモリアレイ７から転送回路１１を介して与えられた読出データ信号Ｑを外部に出力するとともに、外部から与えられた書込データ信号Ｄをセレクタ９に与える。セレクタ９は、テストモード時は、制御回路６からの信号ＴＭＡ１〜ＴＭＡｃによって制御され、ＩＯバッファ８を介して与えられた書込データ信号Ｄをレジスタユニット１０に与える。またセレクタ９は、通常動作時は、ＩＯバッファ８からの書込データ信号Ｄを転送回路１１に与える。
【００１５】
レジスタユニット１０は、テストモード時において、制御回路６からの信号ＴＭＢ１〜ＴＭＢｃによって制御され、テスト用の書込データ信号Ｄを転送回路１１に出力する。
【００１６】
転送回路１１は、書込動作時は、制御回路５からの信号ＰＤ１〜ＰＤ４に従って、メモリアレイ７の４つのメモリブロックＭＢ１〜ＭＢ４のうちのいずれかのメモリブロックを選択し、セレクタ９またはレジスタユニット１０からの書込データ信号Ｄを選択したメモリブロックに与える。また、転送回路１１は、読出動作時は、制御回路５からの信号ＰＤ１ｄ〜ＰＤ４ｄに従ってメモリアレイ７の４つのメモリブロックＭＢ１〜ＭＢ４のうちのいずれかのメモリブロックを選択し、選択したメモリブロックとＩＯバッファ８とを結合する。転送回路１１は、テストモード時にデータ信号の書込と読出を並行に行なう。転送回路１１のテストモード時の動作については後に詳述する。
【００１７】
図２は、メモリブロックＭＢ１の構成を示す回路ブロック図である。図２において、このメモリブロックＭＢ１は、（ｎ＋１）行（ｍ＋１）列（但し、ｎ，ｍの各々は１以上の整数である）に配置された（ｎ＋１）×（ｍ＋１）個のメモリセルＭＣと、それぞれｎ＋１行に対応して設けられたワード線ＷＬ０〜ＷＬｎと、それぞれｍ＋１列に対応して設けられたｍ＋１組のビット線対ＢＬ，／ＢＬと、それぞれｍ＋１列に対応して設けられたｍ＋１本の列選択線ＣＬ０〜ＣＬｍと、データ入出力線対ＩＯ，／ＩＯとを含む。
【００１８】
メモリセルＭＣは、図３に示すように、ＰチャネルＭＯＳトランジスタ３１，３２およびＮチャネルＭＯＳトランジスタ３３〜３６を含む。ＰチャネルＭＯＳトランジスタ３１，３２は、それぞれ電源電位ＶＣＣのラインと記憶ノードＮ１，Ｎ２との間に接続され、それらのゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続される。ＮチャネルＭＯＳトランジスタ３３，３４は、それぞれ記憶ノードＮ１，Ｎ２と接地電位ＧＮＤとのラインに接続され、それらのゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続される。
【００１９】
ＭＯＳトランジスタ３２，３４は、記憶ノードＮ１の信号の反転信号を記憶ノードＮ２に与える第１のインバータを構成する。ＭＯＳトランジスタ３１，３３は、記憶ノードＮ２の信号の反転信号を記憶ノードＮ１に与える第２のインバータを構成する。第１および第２のインバータは、記憶ノードＮ１，Ｎ２の信号を保持するラッチ回路を構成する。ＮチャネルＭＯＳトランジスタ３５はビット線ＢＬと記憶ノードＮ１との間に接続され、ＮチャネルＭＯＳトランジスタ３６はビット線／ＢＬと記憶ノードＮ２との間に接続され、ＮチャネルＭＯＳトランジスタ３５，３６のゲートはワード線ＷＬに接続される。
【００２０】
書込動作時は、ワード線ＷＬが「Ｈ」レベルに立上げられてＮチャネルＭＯＳトランジスタ３５，３６が導通する。次いで、書込データ信号Ｄに従ってビット線ＢＬ，／ＢＬのうちのいずれか一方のビット線が「Ｈ」レベルにされるとともに他方のビット線が「Ｌ」レベルにされて、記憶ノードＮ１，Ｎ２の各々に信号が書込まれる。たとえば、データ信号Ｄが「Ｈ」レベル（１）の場合は記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが書込まれ、データ信号Ｄが「Ｌ」レベル（０）の場合は記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが書込まれる。ワード線ＷＬが「Ｌ」レベルに立下げられると、ＮチャネルＭＯＳトランジスタ３５，３６が非導通になり、記憶ノードＮ１，Ｎ２の信号がＭＯＳトランジスタ３１〜３４によってラッチされる。
【００２１】
読出動作時は、ビット線ＢＬ，／ＢＬが「Ｈ」レベルにプリチャージされた後、ワード線ＷＬが「Ｈ」レベルに立上げられる。ワード線ＷＬが「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ３５，３６が導通し、メモリセルＭＣの記憶データに応じてビット線ＢＬ，／ＢＬのうちのいずれか一方のビット線が「Ｌ」レベルに立下げられる。たとえば、記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ビット線／ＢＬからＮチャネルＭＯＳトランジスタ３６，３４を介して接地電位ＧＮＤのラインに電流が流出し、ビット線／ＢＬは「Ｌ」レベルにされる。一方、ビット線ＢＬの電位は、ＮチャネルＭＯＳトランジスタ３３が非導通になっているので低下しない。したがって、ビット線ＢＬと／ＢＬの電位を比較することにより、メモリセルＭＣからデータ信号を読出すことができる。ワード線ＷＬが「Ｌ」レベルに立上げられて、読出動作が終了する。
【００２２】
各ビット線対ＢＬ，／ＢＬの一方端はビット線周辺回路１２に接続され、各ビット線対ＢＬ，／ＢＬの他方端は列選択ゲート１３に接続される。ビット線周辺回路１２は、図３に示すように、各ビット線対ＢＬ，／ＢＬに対応して設けられたＮチャネルＭＯＳトランジスタ３７，３８およびＰチャネルＭＯＳトランジスタ３９を含む。ＮチャネルＭＯＳトランジスタ３７，３８は、それぞれ電源電位ＶＣＣのラインとビット線ＢＬ，／ＢＬの一方端との間にダイオード接続され、それぞれビット線ＢＬ，／ＢＬを「Ｈ」レベルに充電する。ＰチャネルＭＯＳトランジスタ３９は、ビット線ＢＬと／ＢＬの間に接続され、そのゲートはビット線イコライズ信号／ＢＬＥＱを受ける。信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルに立下げられると、ＰチャネルＭＯＳトランジスタ３９が導通し、ビット線ＢＬと／ＢＬの電位がイコライズされる。
【００２３】
列選択ゲート１３は、図２に示すように、各ビット線ＢＬ，／ＢＬに対応して設けられたトランスファゲート１４，１５およびインバータ１６を含む。トランスファゲート１４はビット線ＢＬの他方端とデータ入出力線ＩＯとの間に接続され、トランスファゲート１５はビット線／ＢＬの他方端とデータ入出力線／ＩＯとの間に接続される。列選択線ＣＬは、対応のトランスファゲート１４，１５のＮチャネルＭＯＳトランジスタ側のゲートに直接接続されるとともに、対応のインバータ１６を介して対応のトランスファゲート１４，１５のＰチャネルＭＯＳトランジスタ側のゲートに接続される。ｍ＋１本の列選択線ＣＬ０〜ＣＬｎのうちのいずれかの列選択線ＣＬが選択レベルの「Ｈ」レベルに立上げられると、その列選択線ＣＬに対応するトランスファゲート１４，１５が導通し、その列選択線ＣＬに対応するビット線対ＢＬ．／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００２４】
行デコーダ２０は、制御回路５からの行アドレス信号ＲＡ０〜ＲＡａに従って、ｎ＋１本のワード線ＷＬ０〜ＷＬｎのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベルにする。すなわち行デコーダ２０は、各ワード線ＷＬに対応した設けられたＮＡＮＤゲート２１およびインバータ２２を含む。各ワード線ＷＬには、予め固有の行アドレス信号ＲＡ０〜ＲＡａが割当てられている。ＮＡＮＤゲート２１およびインバータ２２は、予め割当てられた行アドレス信号ＲＡ０〜ＲＡａが入力され、かつブロック選択信号ＢＳ１が選択レベルの「Ｈ」レベルにされたことに応じて対応のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ブロック選択信号ＢＳ１は、アドレス信号Ａ０〜ＡｊによってメモリブロックＭＢ１が指定された場合に選択レベルの「Ｈ」レベルにされる信号である。
【００２５】
列デコーダ２３は、制御回路５からの列アドレス信号ＣＡ０〜ＣＡａに従って、ｍ＋１本の列選択線ＣＬ０〜ＣＬｍのうちのいずれかの列選択線ＣＬを選択し、選択した列選択線ＣＬを選択レベルの「Ｈ」レベルにする。すなわち列デコーダ２３は、各列選択線ＣＬに対応して設けられたＮＡＮＤゲート２４およびインバータ２５を含む。各列選択線ＣＬには、予め固有の列アドレス信号ＣＡ０〜ＣＡｂが割当てられている。ＮＡＮＤゲート２４およびインバータ２５は、予め割当てられた列アドレス信号ＣＡ０〜ＣＡｂが入力されたことに応じて対応の列選択線ＣＬを選択レベルの「Ｈ」レベルに立上げる。
【００２６】
ライトドライバ２６は、書込動作時に、書込データ信号Ｄに従って、データ入出力線ＩＯ，／ＩＯのうちのいずれか一方のデータ入出力線を「Ｈ」レベルにするとともに他方のデータ入出力線を「Ｌ」レベルにする。センスアンプ２７は、読出動作時に、データ入出力線ＩＯと／ＩＯの電位を比較し、比較結果に応じた論理レベルのデータ信号Ｑを出力する。
【００２７】
次に、図２および図３に示したメモリブロックＭＢ１の動作について説明する。但し、メモリブロックＭＢ１が選択されてブロック選択信号ＢＳ１が選択レベルの「Ｈ」レベルにされているものとする。書込動作時は、行アドレス信号ＲＡ０〜ＲＡａによって指定された行のワード線ＷＬが行デコーダ２０によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。次いで、列アドレス信号ＣＡ０〜ＣＡｂによって指定された列の列選択線ＣＬが列デコーダ２３によって選択レベルの「Ｈ」レベルに立上げられ、その列のトランスファゲート１４，１５が導通し、活性化された１つのメモリセルＭＣがビット線対ＢＬ，／ＢＬおよびデータ入出力線対ＩＯ，／ＩＯを介してライトドライバ２６に接続される。
【００２８】
ライトドライバ２６は、書込データ信号Ｄに従って、データ入出力線ＩＯ，／ＩＯのうちのいずれか一方のデータ入出力線を「Ｈ」レベルにするとともに他方のデータ入出力線を「Ｌ」レベルにしてメモリセルＭＣにデータを書込む。ワード線ＷＬおよび列選択線ＣＬが「Ｌ」レベルに立下げられると、メモリセルＭＣにデータが記憶される。
【００２９】
読出動作時は、列アドレス信号ＣＡ０〜ＣＡｂによって指定された列の列選択線ＣＬが選択レベルの「Ｈ」レベルに立上げられ、その列のトランスファゲート１４，１５が導通してビット線ＢＬ，／ＢＬがデータ入出力線対ＩＯ，／ＩＯを介してセンスアンプ２７に接続される。次いで、ビット線イコライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベルにされて各ＰチャネルＭＯＳトランジスタ３９が導通し、ビット線ＢＬ，／ＢＬの電位がイコライズされる。
【００３０】
ビット線イコライズ信号／ＢＬＥＱが非活性化レベルの「Ｈ」レベルになり、各ＰチャネルＭＯＳトランジスタ３９が非導通になった後、行アドレス信号ＲＡ０〜ＲＡａに応じた行のワード線ＷＬが行デコーダ２０によって選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。これにより、メモリセルＭＣの記憶データに応じてビット線ＢＬ，／ＢＬのうちのいずれか一方のビット線からメモリセルＭＣに電流が流入し、これに応じてデータ入出力線ＩＯ，／ＩＯのうちの一方のデータ入出力線の電位が低下する。センスアンプ２７は、データ入出力線ＩＯと／ＩＯの電位を比較し、比較結果に応じた論理レベルのデータ信号Ｑを出力する。
【００３１】
データ信号の書込／読出を連続的に行なうバースト動作時は、複数（たとえば４つ）の列選択線が１クロックサイクルずつ順次「Ｈ」レベルにされる。この場合、２つ目以降の列アドレス信号ＣＡ０〜ＣＡｂは、制御回路５内で生成される。すなわち制御回路５内には、図４に示すように、バーストカウンタ４０が設けられている。バーストカウンタ４０は、外部アドレス信号Ａ０〜Ａｊに基づいて生成された内部列アドレス信号ＰＣＡ０〜ＰＣＡｂをラッチし、１つ目の列アドレス信号ＣＡ０〜ＣＡｂとして出力する。バーストカウンタ４０は、クロック信号ＣＬＫのパルス数をカウントし、出力列アドレス信号ＣＡ０〜ＣＡｂの値をインクリメント（＋１）する。これにより、連続する４つの列アドレス信号ＣＡ０〜ＣＡｂが生成されて４つの列選択線が順次選択され、４つのメモリセルＭＣへのデータ信号の書込／読出が順次行なわれる。
【００３２】
図５は、転送回路１１の構成を示す回路ブロック図である。図５において、転送回路１１は、ライトゲート４１〜４４、リードゲート４５〜４８、バッファ４９、ライトデータ線ＷＤＬおよびリードデータ線ＲＤＬを含む。バッファ４９は、セレクタ９またはレジスタユニット１０からの書込データ信号Ｄをライトデータ線ＷＤＬに与える。ライトゲート４１〜４４は、それぞれライトデータ線ＷＤＬとメモリブロックＭＢ１〜ＭＢ４のライトドライバ２６との間に設けられ、それぞれ信号ＰＤ１〜ＰＤ４が活性化の「Ｈ」レベルにされたことに応じて導通状態になる。ライトゲート４１〜４４が導通状態になった場合は、それぞれデータ信号ＤがメモリブロックＭＢ１〜ＭＢ４のライトドライバ２６に与えられる。
【００３３】
リードゲート４５〜４８は、それぞれメモリブロックＭＢ１〜ＭＢ４のセンスアンプ２７とリードデータ線ＲＤＬとの間に設けられ、それぞれ信号ＰＤ１ｄ〜ＰＤ４ｄが活性化レベルの「Ｈ」レベルにされたことに応じて導通状態になる。リードゲート４５〜４８が導通状態になった場合は、それぞれメモリブロックＭＢ１〜ＭＢ４のセンスアンプ２７からリードデータ線ＲＤＬに読出データ信号Ｑが与えられる。リードデータ線ＲＤＬはＩＯバッファ８に接続される。
【００３４】
図６は、制御回路５のうちの転送制御信号ＰＤ１〜ＰＤ４，ＰＤ１ｄ〜ＰＤ４ｄの生成に関連する部分を示すブロック図である。図６において、制御回路５は、ブロック選択デコーダ５１、遅延回路５２およびバーストカウンタ５３を含む。ブロック選択デコーダ５１は、テストモード信号ＴＭが非活性化レベルの「Ｌ」レベルの場合すなわち通常動作時に活性化され、アドレス信号Ａ０，Ａ１に従って転送制御信号ＰＤ１〜ＰＤ４のうちのいずれかの信号を選択し、選択した信号を所定のタイミングで選択レベルの「Ｈ」レベルにする。バーストカウンタ５３は、テストモード信号ＴＭが活性化レベルの「Ｈ」レベルの場合すなわちテストモード時に活性化され、図７に示すように、クロック信号ＣＬＫに同期して信号ＰＤ１〜ＰＤ４を１／２サイクルずつ「Ｈ」レベルにする。遅延回路５２は、信号ＰＤ１〜ＰＤ４を１サイクル分だけ遅延させて信号ＰＤ１ｄ〜ＰＤ４ｄを生成する。
【００３５】
たとえば、サイクル１では、信号ＰＤ１が「Ｈ」レベルになり、ライトゲート４１が導通してメモリブロックＭＢ１のメモリセルＭＣにデータ信号Ｄが書込まれる。サイクル２では、信号ＰＤ１ｄ，ＰＤ２が「Ｈ」レベルになり、リードゲート４５が導通してメモリブロックＭＢ１の読出データ信号Ｑがリードデータ線ＲＤＬに与えられるとともに、ライトゲート４２が導通してメモリブロックＭＢ２のメモリセルＭＣにデータ信号Ｄが書込まれる。
【００３６】
サイクル３では、信号ＰＤ２ｄ，ＰＤ３が「Ｈ」レベルになり、リードゲート４６が導通してメモリブロックＭＢ２の読出データ信号Ｑがリードデータ線ＲＤＬに与えられるとともに、ライトゲート４３が導通してメモリブロックＭＢ３のメモリセルＭＣにデータ信号Ｄが書込まれる。
【００３７】
サイクル４では、信号ＰＤ３ｄ，ＰＤ４が「Ｈ」レベルになり、リードゲート４７が導通してメモリブロックＭＢ３の読出データ信号Ｑがリードデータ線ＲＤＬに与えられるとともに、ライトゲート４４が導通してメモリブロックＭＢ４のメモリセルＭＣにデータ信号Ｄが書込まれる。
【００３８】
サイクル５では、信号ＰＤ４ｄ，ＰＤ１が「Ｈ」レベルになり、リードゲート４８が導通してメモリブロックＭＢ４の読出データ信号Ｑがリードデータ線ＲＤＬに与えられるとともに、ライトゲート４１が導通してメモリブロックＭＢ１のメモリセルＭＣにデータ信号Ｄが書込まれる。
【００３９】
以下、このＳＲＡＭのテストモード時の動作について説明する。ＳＲＡＭは、テスタ（図示せず）に接続される。まずテスタは、図８および図９に示すように、レジスタユニット１０内の複数のレジスタＲＧ１〜ＲＧｃのうちの所望のレジスタ（たとえばＲＧ１）にバースト長（４とする）分のテストデータ信号Ｄ０〜Ｄ３を書込む。すなわち、テスタは、テストモード信号ＴＭＡ１〜ＴＭＡｃのうちのレジスタＲＧ１に対応するテストモード信号ＴＭＡ１を活性化させる。活性化された信号ＴＭＡ１は、クロック信号ＣＬＫの遅延信号となり、クロック信号ＣＬＫの立上がりエッジで「Ｈ」レベルになる。次いでテスタは、クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１）に同期して信号／ＷＥを「Ｌ」レベルにするとともに最初のデータ信号Ｄ０を入力し、次いで３つのデータ信号Ｄ１〜Ｄ３をクロック信号ＣＬＫの立上がりエッジに同期して順次入力する。これにより、テストデータ信号Ｄ０〜Ｄ３は、ＩＯバッファ８およびセレクタ９を介してレジスタＲＧ１に書込まれる。
【００４０】
次にテスタは、図１０〜図１２に示すように、レジスタＲＧ１内のデータ信号Ｄ０〜Ｄ３をメモリアレイ７内の複数のメモリセルＭＣにバースト書込みさせるとともに、データ信号Ｄ０〜Ｄ３が書込まれた複数のメモリセルＭＣからデータ信号Ｑ０〜Ｑ３をバースト読出しさせる。すなわち、テスタは、テストモード信号ＴＭＢ１〜ＴＭＢｃのうちの所望のレジスタＲＧ１に対応するテストモード信号ＴＭＢ１を活性化させる。活性化された信号ＴＭＢ１は、クロック信号ＣＬＫの遅延信号となり、クロック信号ＣＬＫの立上がりエッジで「Ｈ」レベルになる。次いでテスタは、クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ０）に同期してスタートアドレス信号Ａ（０，０）（図２の０行０列のメモリセルＭＣを指定するアドレス信号）を入力するとともに、信号／ＷＥを「Ｌ」レベルにする。また、図６および図７で示したように、サイクル１ではメモリブロックＭＢ１用のライトゲート４１が導通し、レジスタＲＧ１の出力データ信号Ｄ０はメモリブロックＭＢ１のアドレス信号Ａ（０，０）で指定されるメモリセルＭＣに書込まれる。このときのライトレイテンシは、１サイクルである。
【００４１】
クロック信号ＣＬＫの次の立上がりエッジ（時刻ｔ１）では、図４のバーストカウンタ４０により、アドレス信号Ａ（０，０）をインクリメントしたアドレス信号Ａ（０，１）（図２の０行１列のメモリセルＭＣを指定するアドレス信号）が生成される。また、図６および図７で示したように、サイクル２ではメモリブロックＭＢ１用のリードゲート４５が導通するとともにメモリブロックＭＢ２用のライトゲート４２が導通し、メモリブロックＭＢ１のアドレス信号Ａ（０，０）で指定されるメモリセルＭＣのデータ信号Ｑ０が読出されるとともにメモリブロックＭＢ２のアドレス信号Ａ（０，１）で指定されるメモリセルＭＣにデータ信号Ｄ１が書込まれる。
【００４２】
以下同様にして、サイクル３では、メモリブロックＭＢ２のアドレス信号Ａ（０，１）で指定されるメモリセルＭＣからデータ信号Ｑ１が読出されるとともに、メモリブロックＭＢ３のアドレス信号Ａ（０，２）で指定されるメモリセルＭＣにデータ信号Ｄ２が書込まれる。
【００４３】
サイクル４では、メモリブロックＭＢ３のアドレス信号Ａ（０，２）で指定されるメモリセルＭＣからデータ信号Ｑ２が読出されるとともに、メモリブロックＭＢ４のアドレス信号Ａ（０，３）で指定されるメモリセルＭＣにデータ信号Ｄ３が書込まれる。
【００４４】
またサイクル４では、次のスタートアドレス信号Ａ（１，０）が入力され、サイクル５ではメモリブロックＭＢ４のアドレス信号Ａ（０，３）で指定されるメモリセルＭＣからデータ信号Ｑ３が読出されるとともに、メモリブロックＭＢ１のアドレス信号Ａ（１，０）で指定されるメモリセルＭＣにデータ信号Ｄ０が書込まれる。以下同様にして、すべてのメモリセルＭＣのデータ信号の書込／読出が行なわれる。
【００４５】
メモリセルＭＣの読出データ信号Ｑの論理レベルが期待値（そのメモリセルＭＣに書込んだデータ信号Ｄの論理レベル）と一致した場合は、そのメモリセルＭＣは正常であると判定される。メモリセルＭＣの読出データ信号Ｑの論理レベルが期待値と一致しない場合は、そのメモリセルＭＣは不良であると判定され、そのメモリセルＭＣのアドレス信号がテスタに記憶される。
【００４６】
不良なメモリセルＭＣはスペアメモリセル（図示せず）と置換される。スペアメモリセルで不良なメモリセルＭＣを置換できない場合は、そのＳＲＡＭは廃棄される。
【００４７】
この実施の形態では、書込用のデータ信号Ｄ０〜Ｄ３はレジスタＲＧから出力されるので、書込用のデータ信号をテスタから別途与える必要はない。また、１つのアドレス信号Ａ０〜Ａｊに応答して４つのメモリセルＭＣを選択し、選択したメモリセルＭＣのデータ信号の書込／読出を行なうので、入力するアドレス信号Ａ０〜Ａｊの数が少なくて済む。したがって、テストの簡単化を図ることができる。
【００４８】
また、テストモード時に、データ信号の書込と読出を並行に行なうので、すべてのメモリセルＭＣにデータ信号を書込んだ後に各メモリセルＭＣのデータ信号の読出を行なっていた従来に比べ、テスト時間の短縮化を図ることができる。
【００４９】
なお、この実施の形態では、１つのレジスタＲＧ１のみを使用したが、複数のレジスタＲＧ１〜ＲＧｃに互いに異なるパターンのデータ信号Ｄ０〜Ｄ３を格納しておき、レジスタＲＧ１〜ＲＧｃを適宜切換えて使用してもよい。この場合、より複雑なテストパターンをメモリアレイ７に書込むことができる。
【００５０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５１】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、複数のメモリセルと、各メモリセルが正常か否かをテストするテストモード時に、予め書込まれたＮ個（但し、Ｎは２以上の整数である）のデータ信号を１つずつ順次出力するレジスタと、アドレス信号に従って、複数のメモリセルのうちのいずれかＮ個のメモリセルを１つずつ順次選択するデコーダと、レジスタから出力されるＮ個のデータ信号をそれぞれデコーダによって選択されるＮ個のメモリセルに順次書込む書込回路と、書込回路よりもＭ（但し、Ｍは１以上Ｎ−１以下の整数である）クロックサイクルだけ遅延して動作し、デコーダによって選択されるＮ個のメモリセルのデータ信号を順次読出す読出回路とが設けられる。したがって、書込用のデータ信号はレジスタから出力されるので、外部から書込用のデータ信号を別途与える必要がない。また、１つのアドレス信号に応答してＮ個のメモリセルを選択し、選択したメモリセルのデータ信号の書込／読出を行なうので、入力するアドレス信号の数が少なくて済む。したがって、テストの簡単化を図ることができる。
【００５２】
また、この発明に係るテスト方法では、上記半導体記憶装置を活性化させてテストモードに設定し、デコーダにアドレス信号を与え、読出回路によって読出されるデータ信号に基づいて各メモリセルが正常か否かを判定する。したがって、アドレス信号を与え、読出データ信号を期待値と比較するだけで半導体記憶装置をテストすることができ、テスト動作の簡単化を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態による同期型ＳＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリブロックの構成を示す回路ブロック図である。
【図３】図２に示したメモリセルおよびビット線周辺回路の構成を示す回路図である。
【図４】図１に示した制御回路５に含まれるバーストカウンタを示すブロック図である。
【図５】図１に示した転送回路の構成を示す回路ブロック図である。
【図６】図５に示した転送制御信号の生成に関連する部分の構成を示すブロック図である。
【図７】図６に示したバーストカウンタおよび遅延回路の動作を示すタイムチャートである。
【図８】図１〜図７に示したＳＲＡＭのテストモード時の動作を説明するためのブロック図である。
【図９】図８で説明したテストモード時の動作を示すタイムチャートである。
【図１０】図１〜図７で示したＳＲＡＭのテストモード時の動作を説明するためのブロック図である。
【図１１】図１〜図７で示したＳＲＡＭのテストモード時の動作を説明するための他のブロック図である。
【図１２】図１０および図１１で説明したテストモード時の動作を示すタイムチャートである。
【符号の説明】
１，２　制御信号バッファ、３　アドレスバッファ、４　クロックバッファ、５，６　制御回路、７　メモリアレイ、ＭＢ　メモリブロック、８　ＩＯバッファ、９　セレクタ、１０　レジスタユニット、１１　転送回路、ＭＣ　メモリセル、ＷＬ　ワード線、ＢＬ，／ＢＬ　ビット線対、１２　ビット線周辺回路、１３　列選択ゲート、１４，１５　トランスファゲート、１６，２２，２５　インバータ、２０　行デコーダ、２１，２４　ＮＡＮＤゲート、２３　列デコーダ、２６　ライトドライバ、２７　センスアンプ、３１，３２，３９　ＰチャネルＭＯＳトランジスタ、３３〜３８　ＮチャネルＭＯＳトランジスタ、４０，５３　バーストカウンタ、４１〜４４　ライトゲート、４５〜４８　リードゲート、４９　バッファ、５１　ブロック選択デコーダ、５２　遅延回路、ＲＧ　レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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