(57)【要約】【課題】多層セラミック基板上に搭載される搭載部品を備える複合電子部品において、搭載部品の位置ずれが生じにくく、かつ低背化が可能な構造を提供する。【解決手段】多層セラミック基板２に備える、最も部品搭載面９側に位置する搭載面側セラミック層４（ａ）に、開口１１を設ける。この開口１１によって露出した下側セラミック層４（ｂ）の特定の領域には、搭載部品３のバンプ電極１０に電気的に接続される接続導体１２を設ける。バンプ電極１０は、開口１１を介して接続導体１２に電気的に接続され、バンプ電極１０の高さ方向寸法の少なくとも一部が開口１１の深さ方向寸法内に受け入れられるようにする。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
積層された複数層のセラミック層をもって構成された積層構造を有し、かつ前記セラミック層の特定のものに関連して設けられた配線導体によって構成された回路素子を内蔵する、多層セラミック基板と、
前記多層セラミック基板の一方主面側に与えられた部品搭載面上に搭載された、搭載部品と
を備える、複合電子部品であって、
前記多層セラミック基板に備える複数層の前記セラミック層のうち、最も前記部品搭載面側に位置する少なくとも１層の搭載面側セラミック層には、その下に位置する下側セラミック層の特定の領域を露出させる開口が設けられ、
前記下側セラミック層の前記特定の領域には、前記搭載部品の端子電極に電気的に接続される接続導体が設けられ、
前記搭載部品の前記端子電極は、前記開口を介して前記接続導体に電気的に接続されている、複合電子部品。
【請求項２】
前記搭載部品は、その高さ方向寸法の一部が前記開口の深さ方向寸法内に受け入れられた状態にある、請求項１に記載の複合電子部品。
【請求項３】
前記端子電極はバンプ電極であり、前記搭載部品は、前記バンプ電極の高さ方向寸法の少なくとも一部が前記開口の深さ方向寸法内に受け入れられている、請求項２に記載の複合電子部品。
【請求項４】
前記搭載部品は複数個の前記バンプ電極を備え、前記搭載面側セラミック層には、複数個の前記バンプ電極の各々に対応して複数個の前記開口が設けられている、請求項３に記載の複合電子部品。
【請求項５】
前記開口は、前記下側セラミック層に設けられた複数個の前記接続導体を露出させる平面寸法を有し、前記搭載部品は、その部品本体の高さ方向寸法の一部が前記開口の深さ方向寸法内に受け入れられている、請求項２に記載の複合電子部品。
【請求項６】
前記端子電極は膜状電極である、請求項５に記載の複合電子部品。
【請求項７】
前記接続導体は、前記下側セラミック層を貫通するように設けられたビアホール導体の端面によって与えられる、請求項１ないし６のいずれかに記載の複合電子部品。
【請求項８】
前記接続導体は、前記下側セラミック層上に設けられた導体膜によって与えられる、請求項１ないし６のいずれかに記載の複合電子部品。
【請求項９】
前記導体膜は、前記下側セラミック層と前記搭載面側セラミック層との界面に沿って延びる部分をさらに備える、請求項８に記載の複合電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複合電子部品に関するもので、特に、多層セラミック基板上に搭載部品が搭載された構造を有する複合電子部品に関するものである。
【０００２】
【従来の技術】
この発明にとって興味ある複合電子部品は、多層セラミック基板を備え、その上に搭載部品が搭載された構造を有している。
【０００３】
このような複合電子部品の小型化を可能にするため、多層セラミック基板には、たとえば、コンデンサやインダクタ等の回路素子が内蔵されている。また、搭載部品としては、たとえば、ＩＣチップ、コンデンサ、インダクタ、ダイオードまたは抵抗器などがある。これらの搭載部品は、バンプ電極または膜状電極によって与えられた端子電極を有し、多層セラミック基板の部品搭載面に設けられた接続ランドとしての接続導体に電気的に接続されかつ機械的に固定される。
【０００４】
【特許文献１】
特開平８−１８１４４６号公報
【０００５】
【発明が解決しようとする課題】
上述したような構造を有する複合電子部品において、その小型化および配線の高密度化の要望に応えるため、搭載部品が小型化され、それに伴って、多層セラミック基板の部品搭載面に設けられる接続導体が小面積化されるとともに配置密度が高められる。
【０００６】
このような状況の下、搭載部品を部品搭載面上に搭載するにあたっては、比較的厳密な位置精度が要求される。そのため、搭載部品を搭載するに際して、不所望な位置ずれが生じにくくするための対策の実現が望まれる。
【０００７】
また、搭載部品を搭載している複合電子部品は、その高さ方向寸法が比較的大きくなる傾向がある。そのため、この複合電子部品が用いられる電子機器の小型化を阻害することがある。したがって、このような構造の複合電子部品にあっては、その低背化を図ることが重要である。この低背化については、たとえ数１０ミクロンオーダーの寸法の減少であっても、有効な場合がある。
【０００８】
また、搭載部品を搭載する複合電子部品にあっては、搭載部品の多層セラミック基板上での機械的接合強度が、たとえば落下等の衝撃に対しても十分に耐え得るものであることが望まれる。
【０００９】
なお、特許文献１には、多層セラミック基板の製造方法において、最も部品搭載面側に位置する表層用グリーンシートに貫通孔を設け、その下の内部層用グリーンシート積層体に設けられたビアホール導体をこの貫通孔内に位置させ、貫通孔に導電性ペーストをスクリーン印刷によって充填することによって、接続パッドとしての接続導体を形成することが記載されている。この特許文献１に記載の方法は、接続導体を高い位置精度をもって形成することを可能にするが、上述したような搭載部品の位置ずれを防止したり、複合電子部品の低背化を図ったりすることに対しては何らの効果も期待できない。
【００１０】
そこで、この発明の目的は、前述したような要望を満たし得る、複合電子部品を提供しようとすることである。
【００１１】
【課題を解決するための手段】
この発明は、積層された複数層のセラミック層をもって構成された積層構造を有し、かつセラミック層の特定のものに関連して設けられた配線導体によって構成された回路素子を内蔵する、多層セラミック基板と、多層セラミック基板の一方主面側に与えられた部品搭載面上に搭載された、搭載部品とを備える、複合電子部品に向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【００１２】
すなわち、多層セラミック基板に備える複数層のセラミック層のうち、最も部品搭載面側に位置する少なくとも１層の搭載面側セラミック層には、その下に位置する下側セラミック層の特定の領域を露出させる開口が設けられる。下側セラミック層の上述の特定の領域には、搭載部品の端子電極に電気的に接続される接続導体が設けられる。そして、搭載部品の端子電極は、前述した開口を介して接続導体に電気的に接続される。
【００１３】
この発明において、搭載部品は、その高さ方向寸法の一部が開口の深さ方向寸法内に受け入れられた状態にあることが好ましい。
【００１４】
上述した好ましい実施態様において、搭載部品の端子電極がバンプ電極であるとき、この搭載部品は、バンプ電極の高さ方向寸法の少なくとも一部が開口の深さ方向寸法内に受け入れられることがより好ましい。この場合において、搭載部品が複数個のバンプ電極を備える場合、搭載面側セラミック層には、複数個のバンプ電極の各々に対応して複数個の開口が設けられていることが好ましい。
【００１５】
また、前述した好ましい実施態様において、開口は、下側セラミック層に設けられた複数個の接続導体を露出させる平面寸法を有していて、搭載部品は、その部品本体の高さ方向寸法の一部が開口の深さ方向寸法内に受け入れられていてもよい。この場合、搭載部品の端子電極が膜状電極であることが好ましい。
【００１６】
接続導体は、下側セラミック層を貫通するように設けられたビアホール導体の端面によって与えられても、下側セラミック層上に設けられた導体膜によって与えられてもよい。後者の場合、導体膜は、下側セラミック層と搭載面側セラミック層との界面に沿って延びる部分をさらに備えることが好ましい。
【００１７】
【発明の実施の形態】
図１は、この発明の第１の実施形態による複合電子部品１を示す断面図である。図２は、図１の一部を拡大して示す断面図である。
【００１８】
複合電子部品１は、多層セラミック基板２と搭載部品３とを備えている。
【００１９】
多層セラミック基板２は、積層された複数層のセラミック層４をもって構成された積層構造を有している。また、セラミック層４の特定のものに関連して配線導体が設けられている。
【００２０】
配線導体としては、セラミック層４間の特定の界面に沿って設けられるいくつかの内部導体膜５、特定のセラミック層４を貫通するように設けられるいくつかのビアホール導体６、多層セラミック基板２の一方主面上に設けられるいくつかの外部導体膜７、および多層セラミック基板２の他方主面上に設けられるいくつかの外部導体膜８がある。
【００２１】
これらの内部導体膜５、ビアホール導体６ならびに外部導体膜７および８は、多層セラミック基板２において必要な配線を与えるものである。また、特に内部導体膜５およびビアホール導体６の特定のものによって、多層セラミック基板２に内蔵される、たとえばコンデンサやインダクタのような回路素子が構成される。
【００２２】
搭載部品３は、多層セラミック基板２の一方主面側に与えられた部品搭載面９上に搭載される。搭載部品３は、この実施形態では、たとえばＩＣチップを意図しており、その端子電極として、複数個のバンプ電極１０を備えている。
【００２３】
以上のような構造を有する複合電子部品１において、多層セラミック基板２に備える複数層のセラミック層４のうち、最も部品搭載面９側に位置する搭載面側セラミック層４（ａ）には、その下に位置する下側セラミック層４（ｂ）の特定の領域を露出させる開口（穴）１１が設けられている。そして、下側セラミック層４（ｂ）の上述した特定の領域には、搭載部品３の端子電極としてのバンプ電極１０に電気的に接続される接続導体１２が設けられ、搭載部品３のバンプ電極１０は、開口１１を介して接続導体１２に電気的に接続されている。
【００２４】
この実施形態では、接続導体１２は、下側セラミック層４（ｂ）を貫通するように設けられたビアホール導体６（ａ）の端面によって与えられている。このビアホール導体６（ａ）は、接続導体１２において、バンプ電極１０との間で信頼性のより高い電気的接続状態を実現するため、他のビアホール導体６に比べて、より大きな径をもって形成されてもよい。
【００２５】
また、搭載部品３は複数個のバンプ電極１０を備えているので、搭載面側セラミック層４（ａ）には、複数個のバンプ電極１０の各々に対応して複数個の開口１１が設けられている。
【００２６】
上述したような構成が採用されることにより、バンプ電極１０の高さ方向寸法の少なくとも一部が開口１１の深さ方向寸法内に受け入れられるので、搭載部品３の全体としての高さ方向寸法の一部が開口１１の深さ方向寸法内に受け入れられることになる。したがって、多層セラミック基板２の部品搭載面９からの搭載部品３の突出高さを低くすることができ、結果として、複合電子部品１の低背化を図ることができる。
【００２７】
また、搭載部品３を多層セラミック基板２上に搭載するにあたって、バンプ電極１０の各々を関連の開口１１内に落とし込むようにすることができるので、搭載部品３を、部品搭載面９上で位置ずれなく所望の位置に正確に実装することができる。
【００２８】
また、最も部品搭載面９側に位置する搭載面側セラミック層４（ａ）は、単に、開口１１を設けるための機能を果たしているだけではない。たとえば、図１に示すように、この搭載面側セラミック層４（ａ）には、ビアホール導体６が設けられ、下側セラミック層４（ｂ）との間の界面に沿って内部導体膜５が設けられ、さらに外側に向く主面上には外部導体膜７が設けられている。このことから理解できるように、搭載面側セラミック層４（ａ）は、多層セラミック基板２において必要な配線導体を形成する役割も担っている。したがって、搭載面側セラミック層４（ａ）の存在は、多層セラミック基板２の厚さ方向寸法を徒に大きくするものではない。また、外部導体膜７は、図示しないが、他の搭載部品を電気的に接続するための接続導体として用いられてもよい。
【００２９】
なお、搭載面側セラミック層４（ａ）は、図示の実施形態では、単に１層であったが、たとえばバンプ電極１０の高さ方向寸法と各セラミック層４の厚さ方向寸法との関係を考慮して、複数層の搭載面側セラミック層４（ａ）が積層されてもよい。
【００３０】
図３は、この発明の第２の実施形態による複合電子部品２１を示す、図２に相当する図である。図３において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００３１】
図３に示した複合電子部品２１では、搭載部品３のバンプ電極１０に電気的に接続される接続導体１２が下側セラミック層４（ｂ）上に設けられた導体膜２２によって与えられている。この導体膜２２は、下側セラミック層４（ｂ）の上面すなわち開口１１の底面から突出しないように設けられることが好ましい。
【００３２】
また、図３に示した複合電子部品２１にあっては、導体膜２２は、その周縁部２２ａにおいて、下側セラミック層４（ｂ）と搭載面側セラミック層４（ａ）との界面に沿って延びる部分をさらに備えている。このように構成されることにより、導体膜２２の剥離に対する強度が高められ、その結果、搭載部品３の、多層セラミック基板２に対する機械的接合強度をより高めることができる。
【００３３】
また、図３に示した第２の実施形態は、図１および図２に示した第１の実施形態に比べて、特に搭載部品３の多層セラミック基板２上での機械的接合強度が高く、たとえば落下等の衝撃に対しても十分に耐え得るものであることに注目すべきである。
【００３４】
すなわち、搭載部品、特にＩＣチップのような大きな搭載部品を有する多層セラミック基板を落下試験した場合、ＩＣチップ実装の境界部分に沿って亀裂が発生しやすい。これは、ＩＣチップが実装されている領域と実装されていない領域との境界部分にもともと応力が集中しやすいのに加え、接続導体の周縁部がめっき時のめっき液の浸入によりダメージを受けて強度劣化を生じることと、さらに、実装時のリフロー半田付けの熱応力により接続導体の周縁部がダメージを受けて強度劣化を生じることとが主な原因である。
【００３５】
第２の実施形態では、接続導体である導体膜２２の周縁部２２ａが搭載面側セラミック層４（ａ）に被覆されているので、めっき液の浸入や熱応力によるダメージを受けにくい構造となっており、ＩＣチップのような大きな搭載部品３を実装した場合であっても、実装の境界部分での強度劣化が緩和され、機械的接合強度が向上されている。
【００３６】
以上説明した第１および第２の実施形態では、搭載部品３として、バンプ電極１０を備えているものを例示したが、たとえばチップコンデンサやチップインダクタやチップダイオードやチップ抵抗器のように、膜状電極を端子電極として備える搭載部品に対しても、図１および図２または図３に示した多層セラミック基板２を適用することができる。この場合には、搭載部品の膜状電極と接続導体１２とが、開口１１を介して、たとえば半田によって電気的に接続されることになる。
【００３７】
図４は、この発明の第３の実施形態による複合電子部品３１の一部を示す平面図である。図４には、複合電子部品３１に備える多層セラミック基板３２が実線で示され、その上に搭載される搭載部品３３が１点鎖線で示されている。
【００３８】
多層セラミック基板３２の基本的構造は、図１ないし図３に示した多層セラミック基板２と実質的に同様である。多層セラミック基板３２に関して、図４では、部品搭載面３４が図示され、さらに、最も部品搭載面３４側に位置する搭載面側セラミック層３５（ａ）、そこに設けられた開口３６、およびこの開口３６を通して見える下側セラミック層３５（ｂ）の特定の領域が図示されている。
【００３９】
また、開口３６内には、下側セラミック層３５（ｂ）上に設けられた導体膜３７によって与えられている接続導体３８が位置している。この実施形態では、開口３６は、複数個たとえば２個の接続導体３８を露出させる平面寸法を有している。
【００４０】
他方、搭載部品３３は、たとえばチップコンデンサやチップインダクタのように、その部品本体３９の両端部に設けられた膜状電極４０を端子電極として備えている。そして、搭載部品３３の膜状電極４０の各々は、開口３６を介して接続導体３８の各々に電気的に接続されている。したがって、搭載部品３３は、その部品本体３９の高さ方向寸法の一部および膜状電極４０の厚さ方向寸法が開口３６の深さ方向寸法内に受け入れられ、それによって、複合電子部品３１全体としての低背化が図られている。
【００４１】
図４に示した実施形態によれば、接続導体３８と膜状電極４０とを電気的に接続するための半田の流れ出しが開口３６内に規定されるので、搭載面側セラミック層３５（ａ）を、半田の流れ出しを防止するためのオーバーコートとして機能させることができる。
【００４２】
なお、図４に示した実施形態において、接続導体３８は、導体膜３７ではなく、下側セラミック層３５（ｂ）を貫通するように設けられたビアホール導体の端面によって与えられてもよい。
【００４３】
【発明の効果】
以上のように、この発明によれば、搭載部品の端子電極は、多層セラミック基板に備える最も部品搭載面側に位置する搭載面側セラミック層に設けられた開口を介して、下側セラミック層に設けられた接続導体に電気的に接続されているので、端子電極と接続導体とを電気的に接続する部分の少なくとも一部が開口内に位置することになる。そのため、位置ずれが生じたまま電気的接続が達成されることを防止でき、結果として、搭載部品の実装位置の精度を高めることができる。また、電気的接続部分の少なくとも一部が開口の深さ方向寸法内に受け入れられるので、複合電子部品全体としての低背化を有利に図ることができるとともに、搭載部品の、多層セラミック基板に対する機械的接合強度を高めることができる。
【００４４】
この発明において、搭載部品の高さ方向寸法の一部が開口の深さ方向寸法内に受け入れられた状態にされると、上述した低背化が一層可能となり、また、搭載部品の、多層セラミック基板に対する機械的接合強度をより高めることができる。
【００４５】
搭載部品が複数個のバンプ電極を備える場合において、搭載面側セラミック層に、複数個のバンプ電極の各々に対応して複数個の開口が設けられていると、搭載部品を搭載するにあたって、各バンプ電極を各開口内に落とし込むことが可能となり、搭載部品の、多層セラミック基板に対する位置合わせを容易に達成することができ、搭載部品の位置ずれ防止の効果をより高めることができる。
【００４６】
また、開口が、下側セラミック層に設けられた複数個の接続導体を露出させる平面寸法を有していて、搭載部品に備える部品本体の高さ方向寸法の一部が開口の深さ方向寸法内に受け入れられると、複合電子部品全体としての低背化により寄与させることができる。
【００４７】
また、この発明において、接続導体が導体膜によって与えられ、この導体膜が、下側セラミック層と搭載面側セラミック層との界面に沿って延びる部分を備えていると、導体膜の剥離に対する強度を高めることができるとともに、めっき液の浸入や熱応力によるダメージを受けにくい構造となり、たとえばＩＣチップのような大きな搭載部品が実装されても、実装の境界部分での強度劣化が緩和され、搭載部品の多層セラミック基板上での機械的接合強度をより向上させることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による複合電子部品１を示す断面図である。
【図２】図１に示した複合電子部品１の一部を拡大して示す断面図である。
【図３】この発明の第２の実施形態による複合電子部品２１の一部を示す、図２に相当する図である。
【図４】この発明の第３の実施形態による複合電子部品３１の一部を示す平面図である。
【符号の説明】
１，２１，３１　複合電子部品
２，３２　多層セラミック基板
３，３３　搭載部品
４　セラミック層
４（ａ），３５（ａ）　搭載面側セラミック層
４（ｂ），３５（ｂ）　下側セラミック層
５　内部導体膜
６，６（ａ）　ビアホール導体
７，８　外部導体膜
９，３４　部品搭載面
１０　バンプ電極
１１，３６　開口
１２，３８　接続導体
２２，３７　導体膜
３９　部品本体
４０　膜状電極
【図１】
2004146636.tif 000003
【図２】
2004146636.tif 000004
【図３】
2004146636.tif 000005
【図４】
2004146636.tif 000006