(57)【要約】【課題】積層した誘電体基板の面積を縮小するとともに、放熱性について影響の少ない高周波モジュールを提供する。【解決手段】第１の誘電体基板１０１と、能動素子を含む第１の半導体チップ１０２と、リング形状の第２の誘電体基板１０４と、前記第２の誘電体基板１０４のリング内に配置された能動素子を含む第２の半導体チップ１０５と、前記第２の誘電体基板の第２の主面に形成された電極パッド１０７と、前記第１及び第２の半導体チップを覆うよう形成された第１及び第２の封止体１０８，１１０とを具備したことを特徴とし、前記第１の半導体チップ１０２の素子は、前記第２の半導体チップ１０５の素子よりも消費電力の大きい素子であることを特徴とする高周波モジュールである。【選択図】　図２
2004088021.tif 000002
【特許請求の範囲】
【請求項１】
第１の誘電体基板と、
前記第１の誘電体基板の第１の主面に搭載されている、能動素子を含む第１の半導体チップと、
前記第１の誘電体基板の第２の主面に、第１の主面が接するよう設けられた、リング形状の第２の誘電体基板と、
前記第２の誘電体基板のリング内に配置され、前記第１の誘電体基板の第２の主面に搭載されている、能動素子を含む第２の半導体チップと、
前記第２の誘電体基板の第２の主面に形成された電極パッドと、
前記第１及び第２の半導体チップを覆うようそれぞれ形成された第１及び第２の封止体とを具備したことを特徴とし、
前記第１の誘電体基板には、前記第１の半導体チップと第２の半導体チップを接続する第１の配線パターンが形成され、前記第２の誘電体基板には、前記第１の半導体チップと前記電極パッド、及び、前記第２の半導体チップと前記電極パッドをそれぞれ接続する第２の配線パターンが形成されており、
前記第１の半導体チップに搭載されている素子は、前記第２の半導体チップに搭載されている素子よりも消費電力の大きい素子であることを特徴とする高周波モジュール。
【請求項２】
第１の誘電体基板と、
前記第１の誘電体基板の第１の主面に搭載されている、能動素子を含む第１の半導体チップと、
前記第１の誘電体基板の第２の主面に、第１の主面が接するよう設けられた第３の誘電体基板と、
前記第３の誘電体基板の第２の主面に、第１の主面が接するよう設けられた、リング形状の第２の誘電体基板と、
前記第２の誘電体基板のリング内に配置され、前記第３の誘電体基板の第２の主面に搭載されている能動素子を含む第２の半導体チップと、
前記第２の誘電体基板の第２の主面に形成された電極パッドと、
前記第１及び第２の半導体チップを覆うようそれぞれ形成された第１及び第２の封止体とを具備したことを特徴とし、
前記第１及び第３の誘電体基板には、前記第１の半導体チップと第２の半導体チップを接続する第１及び第３の配線パターンが形成され、前記第２の誘電体基板には、前記第１の半導体チップと前記電極パッド、及び、前記第２の半導体チップと前記電極パッドをそれぞれ接続する第２の配線パターンが形成されており、前記第１の半導体チップに搭載されている素子は、前記第２の半導体チップに搭載されている素子よりも消費電力の大きい素子であることを特徴とする高周波モジュール。
【請求項３】
前記第３の誘電体基板は、複数の誘電体基板が積層されて構成されていることを特徴とする請求項１または２に記載の高周波モジュール。
【請求項４】
前記第１の半導体チップは、複数の半導体チップであることを特徴とする請求項１乃至３のいずれかに記載の高周波モジュール。
【請求項５】
前記第１の半導体チップと前記第２の半導体チップは、異なる種類の半導体基板を用いて構成されていることを特徴とする請求項１乃至３のいずれかに記載の高周波モジュール。
【請求項６】
前記異なる種類の半導体基板とは、ＧａＡｓ基板及びＳｉ基板であることを特徴とする請求項５に記載の高周波モジュール。
【請求項７】
前記配線パターンは、前記第１及び第２の誘電体基板に形成されたコンタクトホールに第１の導電性材料を埋め込むことによって形成されていることを特徴とする請求項１乃至６のいずれかに記載の高周波モジュール。
【請求項８】
前記第１の導電性材料は、金であることを特徴とする請求項７に記載の高周波モジュール。
【請求項９】
前記第１及び第２の封止体を覆うように、それぞれ第１及び第２の蓋がさらに形成されており、
前記第２の誘電体基板の第２の主面と前記第２の蓋は、前記第２の誘電体基板のリング内に設置されていることを特徴とする請求項１乃至８のいずれかに記載の高周波モジュール。
【請求項１０】
第１及び第２の蓋は、樹脂、或いは、プラスチックによって構成されていることを特徴とする請求項９に記載の高周波モジュール。
【請求項１１】
第１及び第２の蓋は、金属によって構成されていることを特徴とする請求項９に記載の高周波モジュール。
【請求項１２】
前記第１の半導体チップに搭載されている素子はパワーアンプ部を構成しており、前記第２の半導体チップに搭載されている素子は電源回路部を構成していることを特徴とする請求項１乃至１１のいずれかに記載の高周波モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ集積回路などの半導体集積回路のチップを複数有するマイクロ波モジュールなどの高周波モジュールに関する。
【０００２】
【従来の技術】
図９乃至図１１に、誘電体基板を用いた従来の高周波モジュールの例としてマイクロ波モジュール９００を示す。図９（ａ）及び（ｂ）はマイクロ波モジュールの上面図及び同下面図である。図１０は図９中のＡ−Ａ’における断面図である。図１１はマイクロ波モジュールの一部の斜視図である。
【０００３】
図１０に示すように、配線パターンを有する第１の誘電体基板９０１の第１の主面上に、トランジスタなどの能動素子を含むパワーアンプ９０２及び電源回路９０３をそれぞれ搭載した半導体チップがバンプ９０４によって半田で実装されている。前記パワーアンプ９０２は、ＧａＡｓの半導体基板を用いて形成され、一方、前記電源回路９０３は、Ｓｉの半導体基板を用いて形成されている。前記パワーアンプ９０２及び前記電源回路９０３は別々の半導体チップに形成されている。
【０００４】
前記第１の誘電体基板９０１の第２の主面には、第１の主面が接するよう配線パターンを有する第２の誘電体基板９０５が形成されている。前記第１及び第２の誘電体基板９０１，９０５にはスルーホールが形成され、導電性材料を埋め込むことによってコンタクト９０６が形成されており、前記配線パターンと電気的に接続されている。図９（ｂ）に示すように、前記第２の誘電体基板９０５の第２の主面には、電極パッド９０７が形成され、外部に接続可能になっている。
【０００５】
また、図１０に示すように、前記パワーアンプ９０２及び前記電源回路９０３は上部及び側部に樹脂などの封止体９０８を形成することによって封止されている。さらに前記封止体９０８を覆うように、プラスチックなどの蓋９０９が取り付けられている。この種の高周波モジュールは、例えば特許文献１に記載されている。
【０００６】
【特許文献１】
特開２０００−１２４７０４号公報（図２）
【０００７】
【発明が解決しようとする課題】
能動素子をそれぞれ含む、複数の半導体チップを、積層した誘電体基板の上面に並置して構成しているため、半導体チップの搭載面積が増大し、高周波モジュールの小型化をはかることができないという問題があった。また、能動素子をそれぞれ含む複数の半導体チップを誘電体基板上に並置する高周波モジュールの場合、放熱性を考慮して、ある程度の間隔をもって配置する必要があり、さらに搭載面積が増大するという問題があった。
【０００８】
本発明は、上記した問題点を解決すべくなされたもので、能動素子を含む複数の半導体チップを、積層した誘電体基板に搭載する際、必要な誘電体基板の搭載面積を縮小し、モジュールの小型化をはかることが可能な高周波モジュールを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記した目的を達成するための本発明の高周波モジュールは、第１の誘電体基板と、
前記第１の誘電体基板の第１の主面に搭載されている、能動素子を含む第１の半導体チップと、
前記第１の誘電体基板の第２の主面に、第１の主面が接するよう設けられた、リング形状の第２の誘電体基板と、
前記第２の誘電体基板のリング内に配置され、前記第１の誘電体基板の第２の主面に搭載されている、能動素子を含む第２の半導体チップと、
前記第２の誘電体基板の第２の主面に形成された電極パッドと、
前記第１及び第２の半導体チップを覆うようそれぞれ形成された第１及び第２の封止体とを具備したことを特徴とし、
前記第１の誘電体基板には、前記第１の半導体チップと第２の半導体チップを接続する第１の配線パターンが形成され、前記第２の誘電体基板には、前記第１の半導体チップと前記電極パッド、及び、前記第２の半導体チップと前記電極パッドをそれぞれ接続する第２の配線パターンが形成されており、
前記第１の半導体チップに搭載されている素子は、前記第２の半導体チップに搭載されている素子よりも消費電力の大きい素子であることを特徴とする。
【００１０】
また、上記した目的を達成するための本発明の高周波モジュールは、第１の誘電体基板と、
前記第１の誘電体基板の第１の主面に搭載されている、能動素子を含む第１の半導体チップと、
前記第１の誘電体基板の第２の主面に、第１の主面が接するよう設けられた第３の誘電体基板と、
前記第３の誘電体基板の第２の主面に、第１の主面が接するよう設けられた、リング形状の第２の誘電体基板と、
前記第２の誘電体基板のリング内に配置され、前記第３の誘電体基板の第２の主面に搭載されている能動素子を含む第２の半導体チップと、
前記第２の誘電体基板の第２の主面に形成された電極パッドと、
前記第１及び第２の半導体チップを覆うようそれぞれ形成された第１及び第２の封止体とを具備したことを特徴とし、
前記第１及び第３の誘電体基板には、前記第１の半導体チップと第２の半導体チップを接続する第１及び第３の配線パターンが形成され、前記第２の誘電体基板には、前記第１の半導体チップと前記電極パッド、及び、前記第２の半導体チップと前記電極パッドをそれぞれ接続する第２の配線パターンが形成されており、前記第１の半導体チップに搭載されている素子は、前記第２の半導体チップに搭載されている素子よりも消費電力の大きい素子であることを特徴とする。
【００１１】
本発明の高周波モジュールによれば、能動素子を含む半導体チップのうち、一方の、より消費電力の大きい第１の半導体チップを上面の第１の誘電体基板上に実装し、他方の第２の半導体チップを下面の第２の誘電体基板のリング内に実装することによって、積層誘電体基板の面積を縮小するとともに、放熱性について影響の少ないモジュールを実現することができる。また、誘電体基板を複数積層することによって、配線の自由度の高めることができるため周辺回路の大きなモジュールにも適用することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１乃至図３に、パワーアンプや電源回路などの複数の半導体チップがフリップチップ接続によって、誘電体基板に実装されているＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）基板構造を有したマイクロ波モジュール１００を示す。
【００１３】
図１（ａ）及び図１（ｂ）はマイクロ波モジュールの上面図及び同下面図である。図２は図１中のＡ−Ａ’における断面図である。図３はマイクロ波モジュールの一部を分かりやすく分離して示した斜視図である。
【００１４】
図２に示すように、第１の誘電体基板１０１の第１の主面に、第１の半導体チップ１０２がフェイスダウン状態でバンプ１０３によって半田実装されている。前記第１の半導体チップ１０２は能動素子を含んでおり、例えば、ＧａＡｓの半導体基板に形成されたパワーアンプなどの半導体集積回路が形成されている。前記第１の誘電体基板１０１の第２の主面には、リング形状の第２の誘電体基板１０４の第１の主面が接するように、積層して設けられている。前記第２の誘電体基板１０４のリング形状の内側には、第２の半導体チップ１０５がフェイスダウン状態で、バンプ１０３によって前記第１の誘電体基板１０１の第２の主面に半田実装されている。前記第２の半導体チップ１０５は能動素子を含んでおり、例えば、Ｓｉの半導体基板に形成された電源回路などの半導体集積回路が形成されている。
【００１５】
前記第１及び第２の半導体チップ１０２，１０５の前記第１の誘電体基板１０１への実装方法は、バンプによる半田実装に限定されず、ワイヤーボンディングによる実装、スタッドバンプに接続用の導電性ペーストを塗布することによる実装、バンプを用いない半田実装などでもかまわない。
【００１６】
また、前記第１の誘電体基板１０１の第１の主面及び第２の主面と、前記第２の誘電体基板１０４の第１の主面には、配線パターンが形成されている（図示しない）。また、図２に示すように、前記第１及び第２の誘電体基板１０１，１０４の内部には、スルーホール（コンタクトホール）に金などの導電性材料を埋め込むことによって、コンタクト１０６が形成されている。これらの配線パターン及びコンタクト１０６によって、前記第１の半導体チップ１０２及び前記第２の半導体チップ１０５は相互に接続されている。基板上での配線の引き回しを少なくし、スルーホールによってコンタクトすることができるため、配線の自由度を向上することができるとともに、インダクタンス成分を小さくし、電気抵抗を低減することができる。
【００１７】
また、図１（ｂ）に示すように、リング形状の前記第２の誘電体基板１０４の第２の主面には、高周波モジュールの電極パッド１０７が形成されており、外部への接続が可能である。また、前記電極パッド１０７は、前記配線パターン及び前記コンタクト１０６と相互に電気的に接続されている。
【００１８】
前記第１及び第２の半導体チップ１０２，１０５の実装基板である前記第１の誘電体基板１０１及び前記第２の誘電体基板１０４はセラミック基板、ガラスセラミック基板、ガラスエポキシ基板、アルミナ基板などを用いることができる。
【００１９】
前記第１の半導体チップ１０２としてパワーアンプ、前記第２の半導体チップ１０５として電源回路を実装したマイクロ波モジュールにおいて、前記第１の誘電体基板１０１は振動などの影響を抑制する必要があるため、特に、ガラスセラミック基板などの誘電体基板がよく、加えてある程度硬度のある基板を用いることが好ましい。
【００２０】
前記第１の半導体チップ１０２は周囲に樹脂などの第１の封止体１０８を形成することによって封止されている。さらに前記第１の封止体１０８を覆うように、プラスチックなどの第１の蓋１０９が取り付けられている。前記第２の半導体チップ１０５は周囲に樹脂などの前記第２の封止体１１０を形成することによって封止されている。さらに、前記第２の封止体１１０を覆うように、プラスチックなどの第２の蓋１１１が取り付けられている。ただし、前記第２の封止体１１０及び前記第２の蓋１１１は前記第２の誘電体基板１０４のリング内に形成されており、同一平面上に形成されていない。前記第２の誘電体基板１０４の第２の主面よりも内側にへこむように、前記第２の封止体１１０及び前記第２の蓋１１１が設置されている。
【００２１】
前記第２の封止体１１０及び前記第２の蓋１１１を、前記第２の誘電体基板１０４のリング外に突出するように形成すると、前記第２の誘電体基板１０４の第２の主面に設けられた前記電極パッド１０７を外部に接続する際、うまく設置することができず、電気的接続の信頼性を低下させる可能性がある。具体的には、前記第２の誘電体基板のリングの内側領域に力が加わって変形したり、断線や高抵抗化が生じる可能性がある。
【００２２】
したがって、前記第２の誘電体基板１０４の第２の主面よりも内側にへこむように、前記第２の封止体１１０及び前記第２の蓋１１１を設置して、前記電極パッド１０７と外部との電気的な接続の信頼性を向上させるよう形成することが好ましい。
【００２３】
前記第１及び第２の蓋１１０，１１２は、衝撃などによる素子破壊を防ぐために形成されている。形状は角を有する断面コの字形状が好ましいが、高周波モジュールの設置場所に応じて、例えば角を有さないドーム形状であってもかまわない。前記第１の蓋１０９と前記第１の封止体１０８は同じ材料で形成してもよいし、高周波モジュールの設置場所に応じて前記第１の蓋１０９または第２の蓋１１１を設けなくてもかまわない。
【００２４】
また、前記第１及び第２の蓋１１０，１１２は、導電性材料で形成されていてもよい。導電性材料で形成することによって、周囲への信号の漏れを低減することができる。特に、第２の蓋１１１を導電性材料で形成することによって、前記第２の誘電体基板１０４のリング内の前記第２の半導体チップ１０５から信号が漏れ、前記電極パッド１０７を外部に接続した際に、ノイズとなって悪影響を及ぼすことを抑止することができ、有効である。
【００２５】
前記第１の誘電体基板１０１の第１の主面に実装される前記第１の半導体チップ１０２は、第２の主面に実装される前記第２の半導体チップ１０５よりも、放熱性がより必要とされる、発熱性の高い素子を搭載する。前記第１の誘電体基板１０１に実装された前記第１の半導体チップ１０２は、前記第２の誘電体基板１０４のリング内に実装された前記第２の半導体チップ１０５よりも外部に熱を放出しやすいためである。第１の半導体チップと第２の半導体チップの発熱性の大きさについては、半導体チップに搭載された素子の消費電力からその大小を見積もることが可能である。
【００２６】
ここで、第１の半導体チップ１０２は、複数の半導体チップで構成されていても構わない。図４乃至図６に第１の半導体チップが複数の半導体チップである場合を示す。　図４（ａ）及び図４（ｂ）はマイクロ波モジュールの上面図及び同下面図である。図５は図４中のＡ−Ａ’における断面図である。図６はマイクロ波モジュールの一部を分かりやすく分離して示した斜視図である。前記第１の半導体チップ１０２は、パワーアンプ１０２ａ及び抵抗１０２ｂであり、前記第２の半導体チップは電源回路１０５であり、マイクロ波モジュールを構成している。この場合、第１及び第２の半導体チップの発熱性については、複数の第１の半導体チップ１０２ａ，１０２ｂ及び第２の半導体チップ１０５それぞれの消費電力の総和を見積もり、大小を考慮して実装する。
【００２７】
誘電体基板は、縦横の長さが５ｍｍ程度、厚さが０．２ｍｍ程度であり、半導体チップは、縦横の長さが１ｍｍ程度以下、厚さが１５０μｍ程度である。これらの寸法は一例であり、求められるモジュールの特性等によって決定される。
【００２８】
また、図７及び図８に示すように、第１の誘電体基板と第２の誘電体基板の間に、さらに第３の誘電体基板が積層されていてもかまわない。図７はマイクロ波モジュール７００の断面図であり、図８はマイクロ波モジュールの一部の斜視図である。マイクロ波モジュールの上面図及び同下面図は、図１と同様のため、省略する。
【００２９】
図７において、第１の誘電体基板１０１の第１の主面に、第１の半導体チップ７０２がフェイスダウン状態でバンプ１０３によって半田実装されている。前記第１の半導体チップ１０２は能動素子を含んでおり、例えば、ＧａＡｓの半導体基板に形成されたパワーアンプなどの半導体集積回路が形成されている。
【００３０】
前記第１の誘電体基板１０１の第２の主面には、第３の誘電体基板７０１が接して積層されている。前記第３の誘電体基板７０１の他の面には、リング形状の第２の誘電体基板１０４の第１の主面が接して積層されている。前記第２の誘電体基板１０４のリング形状の内側には、第２の半導体チップ１０５がフェイスダウン状態でバンプ１０３によって、前記第１の誘電体基板１０１の第２の主面に半田実装されている。
【００３１】
前記第２の半導体チップ１０５は能動素子を含んでおり、例えば、Ｓｉの半導体基板に形成された電源回路などの半導体集積回路が形成されている。その他の構造については、前記した構造と同じであるため説明を省略する。積層された全ての誘電体基板には、スルーホールによるコンタクト及び配線パターンが形成されており、相互に接続されている。積層する基板の枚数を増やすことによって、配線の自由度を増すことができ、周辺回路が大きい場合に適用することができる。
【００３２】
能動素子を含む前記第１の半導体チップ１０２としてパワーアンプ、第２の半導体チップ１０５として電源回路を実装したマイクロ波モジュールの例を示したが、必要に応じて、さらに抵抗などの電子部品を形成することも可能である。
【００３３】
本実施の形態によれば、能動素子を含む半導体チップのうち第１の半導体チップを上面の第１の誘電体基板上に実装し、第２の半導体チップを下面の第２の誘電体基板のリング内に実装し、半導体チップの電気的接続をコンタクトホールによって行っているため、配線の信頼性を保証するとともに、積層誘電体基板の面積を縮小して、高周波モジュールを小型化することができる。また、能動素子を含む半導体チップのうち、一方の、より発熱性の高い第１の半導体チップを上面の第１の誘電体基板上に実装し、他方の第２の半導体チップを下面の第２の誘電体基板のリング内に実装することによって、放熱性について影響の少ないモジュールを実現することができる。
【００３４】
【発明の効果】
以上、詳述したように、本発明によれば、能動素子を含む半導体チップのうち、一方の、より消費電力の大きい第１の半導体チップを上面の第１の誘電体基板上に実装し、他方の第２の半導体チップを下面の第２の誘電体基板のリング内に実装することによって、積層誘電体基板の面積を縮小するとともに、放熱性について影響の少ないモジュールを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る高周波モジュールの上面図及び下面図である。
【図２】本発明の第１の実施の形態に係る高周波モジュールの断面図である。
【図３】本発明の第１の実施の形態に係る高周波モジュールの一部を示す斜視図である。
【図４】本発明の第１の実施の形態の他の例に係る高周波モジュールの上面図及び下面図である。
【図５】本発明の第１の実施の形態の他の例に係る高周波モジュールの断面図である。
【図６】本発明の第１の実施の形態の他の例に係る高周波モジュールの一部を示す斜視図である。
【図７】本発明の第１の実施の形態のさらに他の例に係る高周波モジュールの断面図である。
【図８】本発明の第１の実施の形態のさらに他の例に係る高周波モジュールの一部を示す斜視図である。
【図９】従来の技術の高周波モジュールの上面図及び下面図である。
【図１０】従来の技術の高周波モジュールの断面図である。
【図１１】従来の技術の高周波モジュールの一部を示す斜視図である。
【符号の説明】
１００，７００，９００　マイクロ波モジュール
１０１，９０１　第１の誘電体基板
１０２　第１の半導体チップ
１０２ａ，９０２　パワーアンプ
１０２ｂ　抵抗
１０３，９０４　バンプ
１０４，９０５　第２の誘電体基板
１０５　第２の半導体チップ
１０６，９０６　コンタクト
１０７，９０７　電極パッド
１０８　第１の封止体
１０９　第１の蓋
１１０　第２の封止体
１１１　第２の蓋
７０１　第３の誘電体基板
９０３　電源回路
９０８　封止体
９０９　蓋
【図１】
2004088021.tif 000003
【図２】
2004088021.tif 000004
【図３】
2004088021.tif 000005
【図４】
2004088021.tif 000006
【図５】
2004088021.tif 000007
【図６】
2004088021.tif 000008
【図７】
2004088021.tif 000009
【図８】
2004088021.tif 000010
【図９】
2004088021.tif 000011
【図１０】
2004088021.tif 000012
【図１１】
2004088021.tif 000013