(57)【要約】【課題】サイドウォールスペーサの膜減りに起因する接合リーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置では、配線層１０５は、その一部として素子１２０のゲート電極１２４を有し、さらに、分離用絶縁膜１０２のうち素子１２１のソース領域１２７の側方に位置する部分の上まで延びている。配線層１０５は分離用絶縁膜１０２の上に設けられ、サイドウォールスペーサ１０８ａは半導体層１０１の上に設けられる。これにより、分離用絶縁膜１０２と半導体層１０１との間の段差の分だけ、従来よりもサイドウォールスペーサ１０８ａを高く形成することができる。これにより、シェアードコンタクト１１３を形成する際のエッチングによって、サイドウォールスペーサ１０８ａの膜減りが緩和される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の活性領域および第２の活性領域を含む複数の活性領域を有する半導体層と、
上記複数の活性領域の側方を囲み、少なくとも一部が上記半導体層よりも高く設けられている分離用絶縁膜と、
上記第１の活性領域に設けられ、第１の電極を有する第１の素子と、
一部が上記第１の電極であり、他の一部が上記分離用絶縁膜の上に延びる第１の配線層と、
上記第１の配線層の側方に設けられ、上記第１の配線層のうち上記他の一部の側方に位置する部分では上記分離用絶縁膜と上記第２の活性領域との境界に接する第１のサイドウォールスペーサと、
上記第２の活性領域に設けられ、上記第１のサイドウォールスペーサをマスクとして自己整合的に形成された第１の不純物拡散層を有する第２の素子と、
上記第２の活性領域のうち上記第１の不純物拡散層と上記分離用絶縁膜との間に介在する領域に設けられた第２の不純物拡散層と、
上記半導体層および上記分離用絶縁膜の上方に設けられた層間絶縁膜と、
上記第１の不純物拡散層との一部と、上記第１のサイドウォールスペーサの一部と、上記第１の配線層の一部との上方に亘って設けられた第１のシェアードコンタクトとを備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記境界において、上記第２の活性領域における上記半導体層の上面の高さは、上記分離用絶縁膜の上面の高さよりも１０ｎｍ以上３０ｎｍ以下だけ高い、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記境界の上に、上記第１のサイドウォールスペーサのうち上記第１の配線層と接する側の端部が設けられている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第１のＭＩＳトランジスタは、第１のロード用ＭＩＳトランジスタであり、
上記第２の活性領域に設けられ、ゲート電極を有する第２のロード用ＭＩＳトランジスタと、
上記複数の活性領域のうちの１つに設けられ、上記第１の配線層の一部であるゲート電極を有する第１のドライバ用ＭＩＳトランジスタと、
上記複数の活性領域のうちの１つに設けられ、ゲート電極を有する第２のドライバ用ＭＩＳトランジスタと、
上記第２のロード用ＭＩＳトランジスタの上記ゲート電極と、上記第２のドライバ用ＭＩＳトランジスタの上記ゲート電極とを一部として有し、他の一部が上記分離用絶縁膜の上方に延びる第２の配線層と、
上記第２の配線層の側方に設けられ、上記第２の配線層のうち上記他の一部の側方に位置する部分では上記分離用絶縁膜と上記半導体層との境界に接する第２のサイドウォールスペーサと、
上記第１の活性領域の一部と、上記第２のサイドウォールスペーサの一部と、上記第２の延長部との上方に亘って設けられた第２のシェアードコンタクトと
をさらに備える、半導体装置。
【請求項５】
半導体層と、
上記半導体層からなる活性領域を囲み、少なくとも一部の上面が上記半導体層の上面よりも高く設けられている分離用絶縁膜と、
上記分離用絶縁膜の上に形成された配線層と、
上記配線層の側方に設けられ、少なくとも一部の底面が上記分離用絶縁膜と上記活性領域との境界に接するサイドウォールスペーサと、
上記活性領域に形成された不純物拡散層と、
上記半導体層の上方に設けられた層間絶縁膜と、
上記層間絶縁膜に形成され、上記不純物拡散層に到達する開口部と、
上記開口部内に形成されたコンタクトとを備え、
上記開口部は、上記配線層、上記サイドウォールスペーサおよび上記不純物拡散層の各一部の上方に亘って形成されており、
上記コンタクトによって、上記配線層と上記不純物拡散層とが電気的に接続されている、半導体装置。
【請求項６】
半導体層の一部である第１の活性領域および第２の活性領域の側方を囲む分離用絶縁膜を形成する工程（ａ）と、
一部が上記第１の活性領域の上に延びて、他の一部が上記分離用絶縁膜の上方に延びる第１の配線層を形成する工程（ｂ）と、
上記第１の配線層をマスクとして、上記第２の活性領域にイオン注入を行う工程（ｃ）と、
上記第１の配線層の側面上に、第１のサイドウォールスペーサを、上記第１の配線層の上記他の一部の側方において上記分離用絶縁膜と上記半導体層との境界に接するように形成する工程（ｄ）と、
上記第１の配線層および上記第１のサイドウォールスペーサをマスクとして上記第２の活性領域にイオン注入を行う工程（ｅ）と、
上記半導体層および上記分離用絶縁膜の上方を覆う層間絶縁膜を形成する工程（ｆ）と、
上記層間絶縁膜のうち、上記第２の活性領域の一部と、上記第１のサイドウォールスペーサの一部と、上記第１の配線層の上記他の一部との上方に亘る領域を除去することにより、第１の開口部を形成する工程（ｇ）と、
上記第１の開口部を導電体で埋めることにより第１のシェアードコンタクトを形成する工程（ｈ）とを備える半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
上記工程（ｇ）では、上記第１の開口部を形成するために、上記層間絶縁膜のドライエッチングを、上記第１のサイドウォールスペーサに対して選択的に行う、半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法において、上記工程（ａ）では、上記分離用絶縁膜の上面を、上記半導体層の上面より１０ｎｍ以上３０ｎｍ以下だけ高く形成する、半導体装置の製造方法。
【請求項９】
請求項６〜８のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｇ）では、上記層間絶縁膜のうちの一部を除去することにより、ゲート電極用のコンタクト開口部と、ソース・ドレイン用の開口部とを形成し、
上記工程（ｈ）では、上記ゲート電極用の開口部と上記ソース・ドレイン用の開口部とを導電体で埋める、半導体装置の製造方法。
【請求項１０】
請求項６〜９のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）では、上記分離用絶縁膜によって、上記半導体層の一部である第３の活性領域および第４の活性領域の側方を囲み、
上記工程（ｂ）では、上記第１の配線層の一部として、上記第３の活性領域の上にゲート電極を形成し、
さらに、その一部が上記第２の活性領域の上方に位置するゲート電極および上記第４の活性領域の上方に位置するゲート電極となり、他の一部が上記分離用絶縁膜の上方に延びる第２の配線層を形成し、
上記工程（ｃ）では、上記第２の配線層をマスクとして、上記第１の活性領域にイオン注入を行い、
上記工程（ｄ）では、上記第２の配線層の側面上に、第２のサイドウォールスペーサを、上記第２の配線層の上記他の一部の側方において上記分離用絶縁膜と上記半導体層との境界に接するように形成し、
上記工程（ｅ）では、上記第２の配線層および上記第２のサイドウォールスペーサをマスクとして上記第１の活性領域にイオン注入を行い、
上記工程（ｇ）では、上記層間絶縁膜のうち、上記第１の活性領域と、上記第２のサイドウォールスペーサの一部と、上記第２の配線層の上記他の一部との上方に亘る領域を除去することにより第２の開口部を形成し、
上記工程（ｈ）では、上記第２の開口部を埋めることにより第２のシェアードコンタクトを形成する、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
上記工程（ａ）の前に、上記半導体層の上を覆うストッパー膜を形成する工程（ｉ）をさらに備え、
上記工程（ａ）では、上記ストッパー膜の一部と上記半導体層の一部とを除去して溝を形成した後に上記溝を絶縁体で埋めた後に、少なくとも上記第１のシェアードコンタクトおよび上記第２のシェアードコンタクトの上を覆うフォトレジストを形成して、上記フォトレジストをマスクとして上記絶縁膜のエッチングを行うことにより上記分離用絶縁膜を形成する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
上記半導体層は、上記第１のシェアードコンタクトと上記第２のシェアードコンタクトが設けられるＳＲＡＭセル領域と、上記ＳＲＡＭセル領域を除く領域である周辺領域とを有しており、
上記工程（ａ）では、上記エッチングを行うことにより、上記周辺領域における上記絶縁膜の一部を除去する、半導体装置の製造方法。
【請求項１３】
半導体層の一部からなる活性領域を囲み、上記活性領域の上面よりも高い上面を有する分離用絶縁膜を形成する工程（ａ）と、
上記分離用絶縁膜の上に配線層を形成する工程（ｂ）と、
上記配線層の側面上に、少なくとも一部の底面が上記分離用絶縁膜と上記活性領域との境界に接するサイドウォールスペーサを形成する工程（ｃ）と、
上記サイドウォールスペーサをマスクとして、上記活性領域にイオン注入を行い、不純物拡散層を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記半導体層の上方に層間絶縁膜を形成する工程（ｅ）と、
上記層間絶縁膜に、上記不純物拡散層に到達する開口部を形成する工程（ｆ）と、
上記開口部内にコンタクトを形成する工程（ｇ）とを備え、
上記工程（ｆ）では、上記配線層、上記サイドウォールスペーサおよび上記不純物拡散層の各一部の上方に亘る上記開口部を形成し、
上記工程（ｇ）では、上記コンタクトによって、上記配線層と上記不純物拡散層とを電気的に接続する、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシェアードコンタクトを備えるＭＩＳ型の半導体装置とその製造方法に関し、特に、シェアードコンタクトを備えるＳＲＡＭとその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＩＳ型トランジスタの分野ではさらなる微細化が必要となっており、様々な手法が検討されている。この手法の１つとして、１つのＭＩＳ型トランジスタのゲート電極の上から、他のＭＩＳ型トランジスタのソースあるいはドレイン領域の上までに亘って、共通のコンタクトであるシェアードコンタクトを形成する手法がある（例えば、特許文献１参照）。
【０００３】
以下に、シェアードコンタクトをＳＲＡＭメモリセルに用いた場合について、図９（ａ）および図９（ｂ）を参照しながら説明する。図９（ａ）は、従来のシェアードコンタクトが設けられたＳＲＡＭの構造を示す平面図である。
【０００４】
図９（ａ）に示すように、従来のＳＲＡＭメモリセルにおいては、半導体層４０１には、ロード用のＰＭＩＳトランジスタ４０５ａ，４０５ｂと、ドライバ用のＮＭＩＳトランジスタ４０６ａ，４０６ｂと、アクセス用のＮＭＩＳトランジスタ４０７ａ，４０７ｂとが設けられている。各トランジスタは、半導体層４０１のうちの活性領域Ｒ内に設けられており、活性領域Ｒの側方は、絶縁体からなる分離用絶縁膜４０２によって囲まれている。
【０００５】
ドライバ用のＮＭＩＳトランジスタ４０６ａのゲート電極４２０と、ロード用のＰＭＩＳトランジスタ４０５ａのゲート電極４０８とはそれぞれ、同一の配線層４１０の一部である。配線層４１０は、ロード用のＰＭＩＳトランジスタ４０５ｂのソース領域４０９の側方まで延びている。そして、配線層４１０のうちソース領域４０９の側方に位置する領域の上から、ソース領域４０９との上に亘って、シェアードコンタクト４２１が設けられている。一方、ドライバ用のＮＭＩＳトランジスタ４０６ｂのゲート電極４２３と、ロード用のＰＭＩＳトランジスタ４０５ｂのゲート電極４２４とはそれぞれ、同一の配線層４２５の一部である。配線層４２５は、ロード用のＰＭＩＳトランジスタ４０５ａのソース領域４２６の側方まで延びている。そして、配線層４２５のうちソース領域４２６の側方に位置する領域の上から、ソース領域４２６との上に亘って、シェアードコンタクト４０４が設けられている。また、ＰＭＩＳトランジスタ４０５ａのドレイン領域４２２上には、ドレインコンタクト４２０が形成されている。ドレイン領域４２２を挟んで一方側にはＰＭＩＳトランジスタ４０５ａのゲート電極４０８が形成され、他方側には他のＰＭＩＳトランジスタのゲート電極４１９が形成されている。
【０００６】
【特許文献】
特開平９−１９９５８６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては以下のような不具合が生じていた。
【０００８】
図９（ｂ）は、従来のシェアードコンタクトが設けられたＳＲＡＭの構造を示す、（ＩＸ）−（ＩＸ）  線における断面図である。シェアードコンタクト４０４を設けるための開口部４１５は、異方性ドライエッチングにより層間絶縁膜４１４を選択的に除去した後、ドライエッチングによりライナー絶縁膜４１３を除去することにより形成される。しかしながら、この工程において、サイドウォールスペーサ４１２のうち開口部４１５の表面に露出している部分がエッチングされるため、サイドウォールスペーサ４１２は他のサイドウォールスペーサ４１６より小さくなってしまう。
【０００９】
さらに、プロセスが変動する度合いによっては、サイドウォールスペーサ４１２がほぼ完全に除去され、サイドウォールスペーサ４１２の下部に設けられていた浅いｐ型不純物領域４１１が露出してしまう場合もある。浅いｐ型不純物領域４１６が露出した状態で開口部４１５をコンタクト材料の金属で埋めると、浅いｐ型不純物領域４１１と金属とが接してしまう。その結果、半導体層４０１からシェアードコンタクトに接合リーク電流が発生するため、歩留まりが低下する。
【００１０】
本発明の目的は、シェアードコンタクトを形成する際の開口部に露出するサイドウォールスペーサの膜減りに対するプロセスマージンを拡大する手段を講ずることにより、接合リーク電流の発生に起因する歩留まりの低下が起こりにくい半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の半導体装置は、第１の活性領域および第２の活性領域を含む複数の活性領域を有する半導体層と、上記複数の活性領域の側方を囲み、少なくとも一部が上記半導体層よりも高く設けられている分離用絶縁膜と、上記第１の活性領域に設けられ、第１の電極を有する第１の素子と、一部が上記第１の電極であり、他の一部が上記分離用絶縁膜の上に延びる第１の配線層と、上記第１の配線層の側方に設けられ、上記第１の配線層のうち上記他の一部の側方に位置する部分では上記分離用絶縁膜と上記第２の活性領域との境界に接する第１のサイドウォールスペーサと、上記第２の活性領域に設けられ、上記第１のサイドウォールスペーサをマスクとして自己整合的に形成された第１の不純物拡散層を有する第２の素子と、上記第２の活性領域のうち上記第１の不純物拡散層と上記分離用絶縁膜との間に介在する領域に設けられた第２の不純物拡散層と、上記半導体層および上記分離用絶縁膜の上方に設けられた層間絶縁膜と、上記第１の不純物拡散層との一部と、上記第１のサイドウォールスペーサの一部と、上記第１の配線層の一部との上方に亘って設けられた第１のシェアードコンタクトとを備える。
【００１２】
これにより、第１のサイドウォールスペーサのうち第１のシェアードコンタクトの下方に位置する部分の膜減りが抑制されるので、第１のシェアードコンタクトと、第２の不純物拡散層との接触を防止することができる。これにより、接合リーク電流の発生による歩留まりの低下を抑制することができる。
【００１３】
上記境界において、上記第２の活性領域における上記半導体層の上面の高さは、上記分離用絶縁膜の上面の高さよりも１０ｎｍ以上３０ｎｍ以下だけ高いことにより、半導体層と分離用絶縁膜との段差部分における残渣が増加することなく、より確実に第１のサイドウォールスペーサの膜減りを抑制することができる。
【００１４】
上記境界の上に、上記第１のサイドウォールスペーサのうち上記第１の配線層と接する側の端部が設けられていることが好ましい。
【００１５】
上記第１のＭＩＳトランジスタは、第１のロード用ＭＩＳトランジスタであり、上記第２の活性領域に設けられ、ゲート電極を有する第２のロード用ＭＩＳトランジスタと、上記複数の活性領域のうちの１つに設けられ、上記第１の配線層の一部であるゲート電極を有する第１のドライバ用ＭＩＳトランジスタと、上記複数の活性領域のうちの１つに設けられ、ゲート電極を有する第２のドライバ用ＭＩＳトランジスタと、上記第２のロード用ＭＩＳトランジスタの上記ゲート電極と、上記第２のドライバ用ＭＩＳトランジスタの上記ゲート電極とを一部として有し、他の一部が上記分離用絶縁膜の上方に延びる第２の配線層と、上記第２の配線層の側方に設けられ、上記第２の配線層のうち上記他の一部の側方に位置する部分では上記分離用絶縁膜と上記半導体層との境界に接する第２のサイドウォールスペーサと、上記第１の活性領域の一部と、上記第２のサイドウォールスペーサの一部と、上記第２の延長部との上方に亘って設けられた第２のシェアードコンタクトとをさらに備えることにより、ＳＲＡＭにおいても、歩留まりの低下を伴わない微細化が可能となる。
【００１６】
本発明の第２の半導体装置は、半導体層と、上記半導体層からなる活性領域を囲み、少なくとも一部の上面が上記半導体層の上面よりも高く設けられている分離用絶縁膜と、上記分離用絶縁膜の上に形成された配線層と、上記配線層の側方に設けられ、少なくとも一部の底面が上記分離用絶縁膜と上記活性領域との境界に接するサイドウォールスペーサと、上記活性領域に形成された不純物拡散層と、上記半導体層の上方に設けられた層間絶縁膜と、上記層間絶縁膜に形成され、上記不純物拡散層に到達する開口部と、上記開口部内に形成されたコンタクトとを備え、上記開口部は、上記配線層、上記サイドウォールスペーサおよび上記不純物拡散層の各一部の上方に亘って形成されており、上記コンタクトによって、上記配線層と上記不純物拡散層とが電気的に接続されている。
【００１７】
これにより、サイドウォールスペーサのうちコンタクトの下方に位置する部分の膜減りが抑制されるので、コンタクトと不純物拡散層との接触を防止することができる。これにより、接合リーク電流の発生による歩留まりの低下を抑制することができる。
【００１８】
本発明の第１の半導体装置の製造方法は、半導体層の一部である第１の活性領域および第２の活性領域の側方を囲む分離用絶縁膜を形成する工程（ａ）と、一部が上記第１の活性領域の上に延びて、他の一部が上記分離用絶縁膜の上方に延びる第１の配線層を形成する工程（ｂ）と、上記第１の配線層をマスクとして、上記第２の活性領域にイオン注入を行う工程（ｃ）と、上記第１の配線層の側面上に、第１のサイドウォールスペーサを、上記第１の配線層の上記他の一部の側方において上記分離用絶縁膜と上記半導体層との境界に接するように形成する工程（ｄ）と、上記第１の配線層および上記第１のサイドウォールスペーサをマスクとして上記第２の活性領域にイオン注入を行う工程（ｅ）と、上記半導体層および上記分離用絶縁膜の上方を覆う層間絶縁膜を形成する工程（ｆ）と、上記層間絶縁膜のうち、上記第２の活性領域の一部と、上記第１のサイドウォールスペーサの一部と、上記第１の配線層の上記他部との上方に亘る領域を除去することにより、第１の開口部を形成する工程（ｇ）と、上記第１の開口部を導電体で埋めることにより第１のシェアードコンタクトを形成する工程（ｈ）とを備える。
【００１９】
これにより、工程（ｄ）において、第１のサイドウォールスペーサのうち上記半導体層の上に接する部分の高さを高くすることができるので、工程（ｇ）において、第１のサイドウォールスペーサの膜減りを少なくすることができるので、工程（ｈ）において、工程（ｅ）において形成された不純物拡散層とシェアードコンタクトとが接触しにくくなる。これにより、接合リーク電流の発生による歩留まりの低下を抑制することができる。
【００２０】
上記工程（ｇ）では、上記第１の開口部を形成するために、上記層間絶縁膜のドライエッチングを、上記第１のサイドウォールスペーサに対して選択的に行うことが好ましい。
【００２１】
上記工程（ａ）では、上記分離用絶縁膜の上面を、上記半導体層の上面より１０ｎｍ以上３０ｎｍ以下だけ高く形成することにより、半導体層と分離用絶縁膜との段差部分における残渣を少なくすることができ、かつ、第１のサイドウォールスペーサの膜減りを抑制することができる。
【００２２】
上記工程（ｇ）では、上記層間絶縁膜のうちの一部を除去することにより、ゲート電極用のコンタクト開口部と、ソース・ドレイン用の開口部とを形成し、上記工程（ｈ）では、上記ゲート電極用の開口部と上記ソース・ドレイン用の開口部とを導電体で埋めることができる。
【００２３】
上記工程（ａ）では、上記分離用絶縁膜によって、上記半導体層の一部である第３の活性領域および第４の活性領域の側方を囲み、上記工程（ｂ）では、上記第１の配線層の一部として、上記第３の活性領域の上にゲート電極を形成し、さらに、その一部が上記第２の活性領域の上方に位置するゲート電極および上記第４の活性領域の上方に位置するゲート電極となり、他の一部が上記分離用絶縁膜の上方に延びる第２の配線層を形成し、上記工程（ｃ）では、上記第２の配線層をマスクとして、上記第１の活性領域にイオン注入を行い、上記工程（ｄ）では、上記第２の配線層の側面上に、第２のサイドウォールスペーサを、上記第２の配線層の上記他の一部の側方において上記分離用絶縁膜と上記半導体層との境界に接するように形成し、上記工程（ｅ）では、上記第２の配線層および上記第２のサイドウォールスペーサをマスクとして上記第１の活性領域にイオン注入を行い、上記工程（ｇ）では、上記層間絶縁膜のうち、上記第１の活性領域と、上記第２のサイドウォールスペーサの一部と、上記第２の配線層の上記他の一部との上方に亘る領域を除去することにより第２の開口部を形成し、上記工程（ｈ）では、上記第２の開口部を埋めることにより第２のシェアードコンタクトを形成することにより、ＳＲＡＭにおいても、歩留まりの低下を伴わない微細化が可能となる。
【００２４】
上記工程（ａ）の前に、上記半導体層の上を覆うストッパー膜を形成する工程（ｉ）をさらに備え、上記工程（ａ）では、上記ストッパー膜の一部と上記半導体層の一部とを除去して溝を形成した後に上記溝を絶縁体で埋めた後に、少なくとも上記第１のシェアードコンタクトおよび上記第２のシェアードコンタクトの上を覆うフォトレジストを形成して、上記フォトレジストをマスクとして上記絶縁膜のエッチングを行うことにより上記分離用絶縁膜を形成することにより、第１のシェアードコンタクトおよび第２のシェアードコンタクトを形成する領域において、パターン率の疎密に依存することなく、分離用絶縁膜と半導体層との段差を確保することができる。
【００２５】
上記半導体層は、上記第１のシェアードコンタクトと上記第２のシェアードコンタクトが設けられるＳＲＡＭセル領域と、上記ＳＲＡＭセル領域を除く領域である周辺領域とを有しており、上記工程（ａ）では、上記エッチングを行うことにより、上記周辺領域における上記絶縁膜の一部を除去することにより、たとえＳＲＡＭセル領域よりも周辺領域におけるパターン率が高い場合でも、ＳＲＡＭセル領域における分離用絶縁膜と半導体層との間の段差を確保することができる。
【００２６】
本発明の第２の半導体装置の製造方法は、半導体層の一部からなる活性領域を囲み、上記活性領域の上面よりも高い上面を有する分離用絶縁膜を形成する工程（ａ）と、上記分離用絶縁膜の上に配線層を形成する工程（ｂ）と、上記配線層の側面上に、少なくとも一部の底面が上記分離用絶縁膜と上記活性領域との境界に接するサイドウォールスペーサを形成する工程（ｃ）と、上記サイドウォールスペーサをマスクとして、上記活性領域にイオン注入を行い、不純物拡散層を形成する工程（ｄ）と、上記工程（ｄ）の後に、上記半導体層の上方に層間絶縁膜を形成する工程（ｅ）と、上記層間絶縁膜に、上記不純物拡散層に到達する開口部を形成する工程（ｆ）と、上記開口部内にコンタクトを形成する工程（ｇ）とを備え、上記工程（ｆ）では、上記配線層、上記サイドウォールスペーサおよび上記不純物拡散層の各一部の上方に亘る上記開口部を形成し、上記工程（ｇ）では、上記コンタクトによって、上記配線層と上記不純物拡散層とを電気的に接続する。
【００２７】
これにより、工程（ｃ）において、サイドウォールスペーサを高く形成することができるので、工程（ｆ）において、サイドウォールスペーサの膜減りを少なくすることができ、不純物拡散層とシェアードコンタクトとが接触しにくい半導体装置を得ることができる。これにより、接合リーク電流の発生による歩留まりの低下を抑制することができる。
【００２８】
【発明の実施の形態】
以下では、第１から第３の実施形態において、本発明の半導体装置とその製造方法について図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１（ａ）は、第１の実施形態における半導体装置の構造を示す平面図であり、（ｂ）は、図１（ａ）に示す（Ｉ）−（Ｉ）線における断面図である。
【００３０】
図１（ａ）に示すように、本実施形態の半導体装置は、半導体層１０１と、半導体層１０１の側方を囲むことにより半導体層１０１を活性領域Ｒごとに分離する分離用絶縁膜１０２とを有している。半導体層１０１の活性領域Ｒには素子１２０が設けられ、素子１２０とは分離用絶縁膜１０２により分離された活性領域Ｒには、素子１２１が設けられている。
【００３１】
素子１２０は、半導体層１０１内に設けられたソース領域１２２およびドレイン領域１２３と、ゲート絶縁膜（図示せず）を挟んで半導体層１０１の上に設けられたゲート電極１２４と、ソース領域１２２の上に設けられたソースコンタクト１２５と、ドレイン領域１２３の上に設けられたドレインコンタクト１２６とを備えている。
【００３２】
一方、素子１２１は、半導体層１０１内に設けられたソース領域１２７およびドレイン領域１２８と、ゲート絶縁膜（図示せず）を挟んで半導体層１０１の上に設けられたゲート電極１２９と、ドレイン領域の上に設けられたドレインコンタクト１３０とを備えている。
【００３３】
素子１２０のゲート電極１２４は配線層１０５の一部であり、配線層１０５は分離用絶縁膜１０２のうち素子１２１のソース領域１２７の側方に位置する部分まで延びている。そして、配線層１０５のうちソース領域１２７の側方に位置する部分の上からソース領域１２７の上に亘って、シェアードコンタクト１１３が設けられている。
【００３４】
ここで、図１（ａ）では図示を省略しているが、配線層１０５の側面上にはサイドウォールスペーサが設けられている。以下に、サイドウォールスペーサについて図１（ｂ）を参照しながら説明する。
【００３５】
図１（ｂ）に示すように、配線層１０５は、分離用絶縁膜１０２の上に設けられ、ソース領域１２７の側方まで延びている。配線層１０５は、その側面が分離用絶縁膜１０２の外形線に沿うように設けられている。サイドウォールスペーサ１０８は、配線層１０５の側方を囲んでおり、設けられている領域によってサイドウォールスペーサ１０８ａ，１０８ｂの２つに分類される。サイドウォールスペーサ１０８ａは、配線層１０５の側面のうち半導体層１０１に向く側の上に設けられている部分をいい、サイドウォールスペーサ１０８ｂは、配線層１０５の側面のうち分離用絶縁膜１０２に向く側の上に設けられている部分をいう。そして、基板上に形成されたゲート絶縁膜１０３、ライナー膜１１０および層間絶縁膜１１１に設けられた開口部１１２内に、バリア膜および金属膜を埋め込んで形成されたシェアードコンタクト１１３が設けられている。シェアードコンタクト１１３は、配線層１０５、サイドウォールスペーサ１０８ａ、および半導体層１０１におけるソース領域１２７と接するように設けられている。このシェアードコンタクト１１３によって、ソース領域１２７と配線層１０５とが電気的に接続されている。
【００３６】
次に、本実施形態の半導体装置の製造方法について、図２（ａ）〜（ｇ）を参照しながら説明する。図２（ａ）〜（ｇ）は、第１の実施形態における半導体装置の製造工程を示す、（Ｉ）−（Ｉ）線における断面図である。
【００３７】
まず、図２（ａ）に示す工程で、ｎ型の半導体層１０１のうち活性領域Ｒを囲む領域を除去して絶縁膜で埋めることにより、深さ３００ｎｍの分離用絶縁膜１０２を形成した後、導体層１０１の活性領域Ｒの上部を酸化することにより、厚さ２ｎｍのゲート絶縁膜１０３を形成する。その後、ゲート絶縁膜１０３の上に、厚さ１５０ｎｍの多結晶シリコン膜１０４を形成する。ここで、分離用絶縁膜１０２は、その上面が半導体層１０１の上面よりも２０ｎｍだけ高くなるように形成する。ここで、分離用絶縁膜１０２の高さと半導体層１０１との高さの差は、１０ｎｍ以上３０ｎｍ以下であることが好ましい。
【００３８】
半導体層１０１の活性領域Ｒの上部を酸化することにより、厚さ２ｎｍのゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３の上に、膜厚１５０ｎｍの多結晶シリコン膜１０４を形成する。
【００３９】
次に、図２（ｂ）に示す工程で、多結晶シリコン膜１０４の上にフォトレジスト層（図示せず）を形成して、フォトレジスト層をマスクとしてドライエッチングを行うことにより、配線層１０５を形成する。ここで、図１（ａ）に示すように、配線層１０５の一部は、ＭＩＳＦＥＴのゲート電極１２４となっている。さらに、配線層１０５は、分離用絶縁膜１０２の上まで延びて、その端部が素子１２１の活性領域Ｒの端部と接するように設けられている。配線層１０５を形成した後、フォトレジスト層（図示せず）を除去する。このとき、フォトレジスト層を形成する際のマスク合わせずれ等により、配線層１０５の端部は、４０ｎｍまでの範囲で活性領域Ｒの境界上からずれることがある。
【００４０】
次に、図２（ｃ）に示す工程で、半導体層１０１の活性領域Ｒに、ボロン（Ｂ）を注入エネルギー３ＫｅＶでイオン注入することにより、ＳＤエクステンション領域となる深さ２０ｎｍの浅いｐ型不純物領域１０６を形成する。その後、半導体層１０１の上に、膜厚６０ｎｍのシリコン窒化膜１０７を堆積する。
【００４１】
次に、図２（ｄ）に示す工程で、異方性ドライエッチングを行うことにより、配線層１０５の側面上に、シリコン窒化物からなるサイドウォールスペーサ１０８を形成する。ここで、サイドウォールスペーサ１０８は配線層１０５の側方を囲んでおり、設けられている領域によってサイドウォールスペーサ１０８ａ，１０８ｂの２つに分類される。なお、サイドウォールスペーサ１０８ａの下面における幅は、典型的には５５ｎｍとなる。
【００４２】
従来では、図９（ｂ）に示すように、配線層４１０とサイドウォールスペーサ４１２とは、共に半導体層４０１の上に設けられていた。それに対し、本実施形態では、配線層１０５が分離用絶縁膜１０２の上に形成されており、サイドウォールスペーサ１０８ａが、半導体層１０１の上にまで延びている。上述したように、分離用絶縁膜１０２は半導体層１０１よりも高く形成されているため、その高さ分だけ、本実施形態のサイドウォールスペーサ１０８ａは高く形成されることになる。ここで、サイドウォールスペーサ１０８ａの典型的な高さは、半導体層１０１から１７０ｎｍまでの高さとなる。
【００４３】
また、サイドウォールスペーサ１０８ａの下面の幅にはばらつきが生じる。この下面の幅のばらつきは、堆積するシリコン窒化膜１０７の膜厚自体の変動と、シリコン窒化物の表面被覆特性の変動とにより生じると考えられる。一方、上述したように、配線層１０５の側面の形成される位置によってもばらつきがあり、配線層１０５の側面は、４０ｎｍの範囲内で活性領域Ｒと分離用絶縁膜１０２との境界上からずれて形成されることがある。これら２つのばらつきを考慮すると、サイドウォールスペーサ１０８ａの下面における幅を５０ｎｍ以上に設定することが好ましい。このような幅に設定した場合には、プロセスが変動した場合にも、サイドウォールスペーサ１０８をより確実に上記境界上に形成することができる。また、サイドウォールスペーサ１０８の下面の幅が１００ｎｍ以下である場合には、サイドウォールスペーサ１０８のサイズを、イオン注入マスクとして適当なサイズ内に留めることができる。
【００４４】
次に、図２（ｅ）に示す工程で、配線層１０５およびサイドウォールスペーサ１０８をマスクとして、ボロンなどの不純物を４０ＫｅＶでイオン注入することにより、ソース領域１２７およびドレイン領域１２８（図１（ａ）に示す）として、深さ４５ｎｍの深いｐ型不純物領域１０９を形成する。続いて、基板の上を、シリコン窒化膜からなる膜厚２０ｎｍのライナー膜１１０で覆った後に、膜厚６００ｎｍのシリコン酸化膜（図示せず）を堆積する。その後、ＣＭＰ法によってシリコン酸化膜の表面を平坦化することにより、層間絶縁膜１１１を形成する。
【００４５】
次に、図２（ｆ）に示す工程で、層間絶縁膜１１１の上にフォトレジスト（図示せず）を形成する。フォトレジストをマスクとして、ライナー膜１１０に対して選択的に層間絶縁膜１１１の異方性ドライエッチングを行う。これにより、ソース領域１２７の上から、サイドウォールスペーサ１０８ａと配線層１０５とのうちソース領域１２７の側方に位置する部分の上に亘って、シェアードコンタクトのための開口部１１２を形成する。さらに、ドライエッチングを行うことにより、フォトレジストと、開口部１１２の下面に露出するライナー膜１１０とを除去する。このとき、開口部１１２内に露出するサイドウォールスペーサ１０８ａの一部も除去され、最も膜減りが激しい場合には、サイドウォールスペーサ１０８ａの高さは５０ｎｍまで減少する。その後、開口部１１２内に露出しているゲート絶縁膜１０３を除去する。
【００４６】
次に、図２（ｇ）に示す工程で、基板上に、チタンおよび窒化チタンからなるバリア膜とタングステンからなる金属膜を順次形成した後、ＣＭＰ法により層間絶縁膜１１１上の不要な金属膜およびバリア膜を除去することによって、開口部１１２内にバリア膜および金属膜からなるシェアードコンタクト１１３を形成する。このシェアードコンタクト１１３によって、ソース領域１２７と配線層１０５とが電気的に接続される。その後、周知のプロセスを用いて金属配線等を形成することにより、シェアードコンタクトを有する半導体装置の形成が完了する。
【００４７】
従来のシェアードコンタクトを有する半導体装置では、１つのＭＩＳ型トランジスタのゲート電極として機能する配線層は、他のＭＩＳ型トランジスタの設けられた半導体層の上に延びていた。このとき、配線層の側面上に形成されるサイドウォールが膜減りするという不具合が生じていた。この不具合を低減するために、本実施形態では、半導体層１０１よりも分離用絶縁膜１０２が高く形成されていることに着目し、分離用絶縁膜１０２の上に配線層１０５を形成して半導体層１０１の上にサイドウォールスペーサ１０８ａを形成することとした。これにより、従来と比較して、サイドウォールスペーサ１０８ａの高さを、半導体層１０１と分離用絶縁膜１０２との段差分だけ高くすることができる。以上のことから、図１（ｆ）に示す工程で開口部１１２を形成するときに、サイドウォールスペーサ１０８ａの下面付近の幅の減少を抑制することができる。それについて、以下に説明する。
【００４８】
本実施形態では、図２（ｄ）に示すように、サイドウォールスペーサ１０８ａの高さが、従来よりも高くなっている。サイドウォールスペーサ１０８ａでは、従来と同じ高さを有するサイドウォールスペーサ１０８ｂと比較して、底面から上方向への幅が狭まりが緩やかになる。これは、図２（ｄ）に示すような工程でシリコン窒化膜１０７のエッチングを行うときには、シリコン窒化膜１０７（図２（ｃ）に示す）のうち配線層１０５の上端部を覆う部分は等方的に除去されやすいのに対し、シリコン窒化膜１０７のうち配線層１０５の側面上を覆う部分は除去されにくいことによる。そのため、サイドウォールスペーサを形成した後に、図２（ｆ）に示す工程で、開口部１１２を形成するために上方からの異方性エッチングを行った場合に、サイドウォールスペーサ１０８ａでは、サイドウォールスペーサ１０８ｂと比較して幅の厚い部分が多いため、底面付近の膜減り（幅の減少）が少なくなる。
【００４９】
以上のように、本実施形態では、サイドウォールスペーサ１０８ａの膜減りに対するマージンが増大することにより、サイドウォールスペーサ１０８ａの幅の減少によって、その下に位置する浅いｐ型不純物領域１０６が露出するのを抑制することができる。したがって、接合リーク電流の発生による歩留まり低下を抑制することができる。
【００５０】
図３は、第１の実施形態における変形例の半導体装置を示す断面図である。図３に示す半導体装置では、配線層１３２が分離用絶縁膜１０２の上に、その外形線から離れて設けられ、配線層１３２の側面上にシリコン窒化膜からなるサイドウォールスペーサ１３１が形成されている。このサイドウォールスペーサ１３１のうち、サイドウォールスペーサ１３１ｂは、分離用絶縁膜１０２の上に設けられており、サイドウォールスペーサ１３１ａは分離用絶縁膜１０２の上から半導体層１０１の上に亘って設けられている。この場合には、サイドウォールスペーサ１３１ａの下面のいずれかの部分が、半導体層１０１と分離用絶縁膜１０２との境界の上に設けられていればよい。この場合にも、従来と比較してサイドウォールスペーサ１３１ａの高さは高くなるので、従来よりも、幅が厚くなる。そのため、シェアードコンタクトを形成するために上方から異方性エッチングを行うと、サイドウォールスペーサ１３１ａの下面の幅の減少を少なくすることができる。
【００５１】
なお、本実施形態では、半導体層１０１上にゲート絶縁膜１０３を残存させたが、ゲート電極１２４、１２９を形成した後に、ゲート絶縁膜１０３のうちゲート電極１２４、１２９の下に位置する部分以外を除去してもよい。そのかわりに、図２（ｃ）に示す工程において、シリコン窒化膜１０７を形成する前に、基板上の全面に厚さ５ｎｍ程度の酸化膜を形成し、その後、酸化膜上にシリコン窒化膜１０７を形成してもよい。
【００５２】
（第２の実施形態）
第２の実施形態では、第１の実施形態で述べた構造をＳＲＡＭに適用する場合について説明する。
【００５３】
図４（ａ）は、第２の実施形態における半導体装置のメモリセルを示す回路図であり、（ｂ）は、第２の実施形態における半導体装置（ＳＲＡＭ）の構造を示す平面図である。
【００５４】
図４（ａ）に示すように、本実施形態のメモリセルは、ロード用のＰＭＩＳトランジスタ２０５ａ，２０５ｂ、ドライバ用のＮＭＩＳトランジスタ２０６ａ，２０６ｂ、アクセス用のＮＭＩＳトランジスタ２０７ａおよび２０７ｂを備えている。
【００５５】
図４（ｂ）に示すように、平面的に見た半導体装置は、半導体層２０１と、半導体層２０１の側方を囲むことにより半導体層２０１を活性領域Ｒごとに分離する分離用絶縁膜２０２とを有している。そして、各活性領域Ｒには、ロード用のＰＭＩＳトランジスタ２０５ａ，２０５ｂと、ドライバ用のＮＭＩＳトランジスタ２０６ａ，２０６ｂと、アクセス用のＮＭＩＳトランジスタ２０７ａ，２０７ｂとが設けられている。
【００５６】
ドライバ用のＮＭＩＳトランジスタ２０６ａのゲート電極２０９と、ロード用のＰＭＩＳトランジスタ２０５ａのゲート電極２１０とはそれぞれ、同一の配線層２１１の一部である。配線層２１１は、分離用絶縁膜２０２のうちＰＭＩＳトランジスタ２０５ｂのソース領域２１２の側方に位置する部分の上まで延びている。そして、配線層２１１のうちソース領域２１２の側方に位置する領域の上からソース領域２１２の上までに亘って、シェアードコンタクト２１３が設けられている。シェアードコンタクト２１３のうちソース領域２１２の上に位置する部分は、ソース電極コンタクトとして機能する。以上のレイアウトから、シェアードコンタクト２１３は、配線層２１１の一部であるゲート電極２０９およびゲート電極２１０と、ＰＭＩＳトランジスタ２０５ｂのソース領域２１２とにおける共通のコンタクトとなる。ＰＭＩＳトランジスタ２０５ａのドレイン領域２２２上には、ドレインコンタクト２２０が形成されている。ドレイン領域２２２を挟んで一方側にはＰＭＩＳトランジスタ２０５ａのゲート電極２１０が形成され、他方側には他のＰＭＩＳトランジスタのゲート電極２１９が形成されている。
【００５７】
一方、ロード用のＰＭＩＳトランジスタ２０５ｂのゲート電極２１４と、ドライバ用のＮＭＩＳトランジスタ２０６ｂのゲート電極２１５とはそれぞれ、同一の配線層２１６の一部である。配線層２１６は、分離用絶縁膜２０２のうちＰＭＩＳトランジスタ２０５ａのソース領域２１７の側方に位置する部分の上まで延びている。そして、配線層２１６のうちソース領域２１７の側方に位置する領域の上からソース領域２１７の上までに亘って、シェアードコンタクト２１８が設けられている。シェアードコンタクト２１８のうちソース領域２１７の上に位置する部分は、ソース電極コンタクトとして機能する。以上のレイアウトから、シェアードコンタクト２１８により、配線層２１６の一部であるＰＭＩＳトランジスタ２０５ｂのゲート電極２１４およびＮＭＩＳトランジスタ２０６ｂのゲート電極２１５と、ＰＭＩＳトランジスタ２０５ａのソース領域２１７とが電気的に接続される。
【００５８】
次に、シェアードコンタクト２１８の周囲の構成について、図５を参照しながら説明する。図５は、図４（ａ）に示す（ＩＶ）−（ＩＶ）  線における構造を示す断面図である。
【００５９】
図５に示すように、配線層２１６は、分離用絶縁膜２０２の上に設けられ、ソース領域２１７の側方まで延びている。配線層２１６は、その側面が分離用絶縁膜２０２の外形線に沿うように設けられている。配線層２１６の側方はサイドウォールスペーサ２０８によって囲まれており、設けられている領域によってサイドウォールスペーサ２０８ａ，２０８ｂの２つに分類される。サイドウォールスペーサ２０８ａは、配線層２１６の側面のうち半導体層２０１に向く側の上に設けられている部分をいい、サイドウォールスペーサ２０８ｂは、配線層２１６の側面のうち分離用絶縁膜２０２を向く側の上に設けられている部分をいう。そして、基板上に形成されたライナー膜２２３および層間絶縁膜２２４に設けられた開口部内にバリア膜および金属膜を埋め込んで形成されたシェアードコンタクト２１８が設けられている。シェアードコンタクト２１８は、配線層２１６、サイドウォールスペーサ２０８ａおよびソース領域２１７と接するように設けられている。また、ドレイン領域２２２と接するように、基板上に形成されたライナー膜２２３および層間絶縁膜２２４に設けられた開口部内にバリア膜および金属膜を埋め込んで形成されたドレインコンタクト２２０が設けられている。
【００６０】
なお、図５に示す構造では、サイドウォールスペーサ２０８ａのうち配線層２１６と接する側の端部が分離用絶縁膜２０２と半導体層１０１との境界の上に位置しているが、本実施形態では、サイドウォールスペーサ２０８ａの下面が境界の上に位置しておれば効果を得ることができる。
【００６１】
本実施形態では、半導体層２０１よりも分離用絶縁膜２０２が高く形成されていることに着目し、分離用絶縁膜２０２の上に配線層２１６を形成して、半導体層２０１の上にサイドウォールスペーサ２０８ａを形成することとした。これにより、従来と比較して、サイドウォールスペーサ２０８ａの高さを、半導体層２０１と分離用絶縁膜２０２との段差分だけ高くすることができる。例えば、半導体層２０１よりも分離用絶縁膜２０２が２０ｎｍだけ高く形成されている場合には、サイドウォールスペーサ２０８ａの高さを２０ｎｍだけ高く形成することができる。
【００６２】
サイドウォールスペーサ２０８ａの高さが高くなると、第１の実施形態で述べた理由により、シェアードコンタクト２１８のための開口部を形成するときに、サイドウォールスペーサ２０８ａの下面付近の膜減りを抑制することができる。
【００６３】
つまり、サイドウォールスペーサ２０８ａの膜減りに対するマージンが増大することにより、サイドウォールスペーサ２０８ａの幅の減少によって、その下に位置する浅いｐ型不純物領域２２１が露出するのを抑制することができる。したがって、接合リーク電流の発生による歩留まり低下を抑制することができる。
【００６４】
なお、本実施形態においては、分離用絶縁膜２０２の上面の高さと半導体層２０１の上面の高さとの差を２０ｎｍに設定した。しかし、この差が１０ｎｍ以上であれば、サイドウォールスペーサ２０８ａの膜減りを効果的に抑制することができる。また、この段が３０ｎｍ以下であれば、配線層を形成するためのドライエッチング工程において残渣が発生しにくいので、歩留まり低下を抑制することができる。
【００６５】
なお、本実施形態において、例えば、サイドウォールスペーサ２０８として酸化膜と窒化膜からなる積層膜を用いてもよく、ライナー膜２２３としてシリコン窒化膜を用いてもよく、層間絶縁膜２２４としてシリコン酸化膜を用いてもよい。
【００６６】
（第３の実施形態）
第３の実施形態では、第２の実施形態で述べたようなＳＲＡＭのメモリセル領域を有し、さらに、ロジック回路領域を有する半導体装置の製造方法について、図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）および図８（ａ）〜（ｃ）を参照しながら説明する。図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）および図８（ａ）〜（ｃ）は、第３の実施形態における半導体装置の製造方法を示す断面図である。なお、これらの図におけるＳＲＡＭのメモリセル領域の断面は、図４（ｂ）の（ＩＶ）−（ＩＶ）線における断面に対応する。
【００６７】
まず、図６（ａ）に示す工程で、ｎ型のシリコン基板３０１の上に、膜厚１０ｎｍのシリコン酸化膜３０２と、膜厚１００ｎｍのシリコン窒化膜３０３とを堆積する。
【００６８】
次に、図６（ｂ）に示す工程で、シリコン基板３０１の活性領域Ｒを覆うように、フォトレジスト層３０４を形成する。続いて、フォトレジスト層３０４をマスクとして異方性のドライエッチングを行うことにより、シリコン窒化膜３０３およびシリコン酸化膜３０２を貫通してシリコン基板３０１の一部を除去してなる深さ３００ｎｍの溝３０５を形成する。
【００６９】
次に、図６（ｃ）に示す工程で、フォトレジスト層３０４を除去する。続いて、シリコン基板３０１の上に、溝３０５を埋める膜厚６００ｎｍのシリコン酸化膜（図示せず）を堆積する。その後、ＣＭＰ法によって、シリコン酸化膜を研磨してその表面を平坦化することにより、シリコン窒化膜３０３上のシリコン酸化膜を除去して、溝３０５を埋める分離用絶縁膜３０６ａ，３０６ｂを形成する。
ここで、分離用絶縁膜３０６ａは、ＳＲＡＭセル領域に位置するものをいい、分離用絶縁膜３０６ｂはロジック領域に位置するものをいう。
【００７０】
次に、図６（ｄ）に示す工程で、ＳＲＡＭセル領域を覆いロジック領域を露出させるフォトレジスト３０７を形成する。続いて、フォトレジスト３０７をマスクとしてウェットエッチングを行うことにより、ロジック領域における分離用絶縁膜３０６ｂを深さ１０ｎｍだけ除去する。これにより、ＳＲＡＭセル領域における分離用絶縁膜３０６ａの上面は、ロジック領域における分離用絶縁膜３０６ｂの上面よりも高くなっている。
【００７１】
ＳＲＡＭセル領域における活性領域のパターン率はロジック領域におけるパターン率よりも低い場合には、図６（ｃ）に示す工程で、ＳＲＡＭセル領域およびロジック領域において均一にエッチングを行うと、ＳＲＡＭメモリセル領域における分離用絶縁膜３０６ａの上面の高さが、ロジック領域における分離用絶縁膜３０６ｂの高さよりも低くなる。ここで、パターン率とは、パターンの疎密の度合いをいう。しかし、本実施形態では、図６（ｄ）に示す工程で、ＳＲＡＭメモリセル領域をマスクした状態でエッチングを行うために、ＳＲＡＭセル領域における分離用絶縁膜３０６ａとシリコン基板３０１との間の段差を確保したまま、ロジック領域における分離用絶縁膜３０６ａのエッチングを行うことができる。
【００７２】
次に、図７（ａ）に示す工程で、フォトレジスト３０７、シリコン窒化膜３０３、シリコン酸化膜３０２を順次除去する。
【００７３】
次に、図７（ｂ）に示す工程で、シリコン基板３０１の活性領域Ｒの上を覆うゲート絶縁膜３０８を形成し、ゲート絶縁膜３０８の上に厚さ１５０ｎｍの多結晶シリコン膜（図示せず）を形成する。その後、多結晶シリコン膜の上にフォトレジスト（図示せず）を形成して、フォトレジストをマスクとして多結晶シリコン膜のドライエッチングを行うことにより、一部がゲート電極となる配線層３０９を形成する。ＳＲＡＭセル領域において、配線層３０９は、図４（ｂ）に示す配線層２１１等と同様のパターンで設けられている。
【００７４】
その後、フォトレジストを除去し、配線層３０９をマスクとして、注入エネルギー３ＫｅＶでボロンをイオン注入することにより、ＳＤエクステンション領域となる深さ２０ｎｍのｐ型不純物領域３１０を形成する。
【００７５】
次に、図７（ｃ）に示す工程で、基板上に、配線層３０９を覆う下地酸化膜およびシリコン窒化膜（図示せず）を堆積して異方性ドライエッチングを行うことにより、配線層３０９の側面上にサイドウォールスペーサ３１１を形成する。なお、ＳＲＡＭセル領域におけるサイドウォールスペーサ３１１はサイドウォールスペーサ３１１ａ，３１１ｂの２つを含んでいる。サイドウォールスペーサ３１１ａは、ＳＲＡＭセル領域において、分離用絶縁膜３０６ａの上に設けられた配線層３０９の側方に設けられ、かつ、その配線層３０９の側面のうちシリコン基板３０１に向く側の上に設けられている部分をいう。サイドウォールスペーサ３１１ｂは、ＳＲＡＭセル領域において、分離用絶縁膜３０６ａの上に設けられた配線層３０９の側方に設けられ、かつ、その配線層３０９のうち分離用絶縁膜３０６ａに向く側の上に設けられている部分をいう。その後、配線層３０９およびサイドウォールスペーサ３１１をマスクとして、注入エネルギー４０ＫｅＶでボロンをイオン注入を行うことにより、ソース領域およびドレイン領域となる、深さ４５ｎｍの深い不純物領域３１２を形成する。
【００７６】
次に、図８（ａ）に示す工程で、基板上に、シリコン酸化膜からなる膜厚５ｎｍの下地絶縁膜（図示せず）と、シリコン窒化膜からなる膜厚２０ｎｍのライナー膜３１３と、シリコン酸化膜からなる膜厚６００ｎｍの層間絶縁膜３１４とを堆積する。その後、ＣＭＰ法により、層間絶縁膜３１４の表面を平坦化する。
【００７７】
次に、図８（ｂ）に示す工程で、層間絶縁膜３１４の上にフォトレジスト（図示せず）を形成する。その後、フォトレジストをマスクとして異方性ドライエッチングを行うことにより、層間絶縁膜３１４を貫通してライナー膜３１３に到達するコンタクト開口部３１５および開口部３１６とを形成する。その後、ドライエッチングを行うことにより、フォトレジスト、コンタクト開口部３１５および開口部３１６の下面に露出するライナー膜３１３および下地絶縁膜を除去する。
【００７８】
このとき、開口部３１６内に露出するサイドウォールスペーサ３１１ａの一部も除去され、最も膜減りが激しい場合には、サイドウォールスペーサ３１１ａの高さは５０ｎｍになる。
【００７９】
次に、図８（ｃ）に示す工程で、コンタクト開口部３１５および開口部３１６にチタンおよび窒化チタンからなるバリア膜とタングステンからなる金属膜とを埋め込むことにより、コンタクト３１７およびシェアードコンタクト３１８を形成する。その後、周知のプロセスを用いて金属配線等を形成することにより、シェアードコンタクトを有する半導体装置が完成する。
【００８０】
本実施形態では、分離用絶縁膜３０６ａの上に配線層３０９を形成することにより、サイドウォールスペーサ３１１ａの高さを高くすることができる。そのため、第１の実施形態と同様の理由により、開口部３１６を形成するときに、サイドウォールスペーサ３１１ａの下面付近の幅の減少を抑制することができる。
【００８１】
さらに、本実施形態では、ＳＲＡＭセル領域における分離用絶縁膜３０６ａの高さを、ロジック領域における分離用絶縁膜３０６ｂよりも高く形成することができる。つまり、シェアードコンタクト３１８を設ける領域における分離用絶縁膜３０６ａの高さを、他の領域から独立して高く制御することができる。
【００８２】
なお、本実施形態では、図６（ｄ）に示す工程で、ＳＲＡＭセル領域を覆うように形成したフォトレジスト３０７をマスクとしてウェットエッチングを行っている。しかし、シェアードコンタクトを形成する領域とロジック領域におけるゲート電極との間の距離を４００ｎｍ以上に設定する場合には、分離用絶縁膜３０６ａのうち、その上にシェアードコンタクトを形成する部分を覆うようにフォトレジストを形成した後に、ウェットエッチングもしくはドライエッチングを行ってもよい。
【００８３】
（その他の実施形態）
本発明は、サリサイド構造を有する半導体装置およびその製造方法にも適用することができる。具体的にいうと、第１の実施形態では、図２（ｄ）に示す工程の後に、基板上に金属を堆積してアニールを行うことにより、配線層１０５の上とｐ型不純物拡散層１０９（１２７）の上とにシリサイド層を形成する。この場合には、図２（ｆ）に示す工程で、サイドウォールの一部が除去されて、活性領域Ｒのうちシリサイド層により覆われていない領域が露出するのを防止することができる。同様に、第３の実施形態では、図７（ｃ）に示す工程の後に、ゲート電極を有する配線層３０９の上部と、不純物領域３１２の上部との上に金属を堆積してアニールを行うことによりシリサイド層を形成してもよく、この場合にも、同様の効果を得ることができる。
【００８４】
【発明の効果】
以上のように本発明においては、シェアードコンタクトに接続されるゲート電極を、半導体基板表面よりも高くなるように形成された分離用絶縁膜上に形成することにより、シェアードコンタクトの開口部におけるサイドウォールスペーサの高さを相対的に厚く形成することができる。これにより、シェアードコンタクト開口工程におけるサイドウォールスペーサ膜減りに対するマージンを拡大し、シェアードコンタクト形成領域における接合リーク電流発生による歩留まり低下を防止することができる。
【図面の簡単な説明】
【図１】（ａ）は、第１の実施形態における半導体装置の構造を示す平面図であり、（ｂ）は、図１（ａ）に示す（Ｉ）−（Ｉ）線における断面図である。
【図２】（ａ）〜（ｇ）は、第１の実施形態における半導体装置の製造工程を示す、（Ｉ）−（Ｉ）線における断面図である。
【図３】第１の実施形態における変形例の半導体装置を示す断面図である。
【図４】（ａ）は、第２の実施形態における半導体装置のメモリセルを示す回路図であり、（ｂ）は、第２の実施形態における半導体装置（ＳＲＡＭ）の構造を示す平面図である。
【図５】図４（ａ）に示す（ＩＶ）−（ＩＶ）線における構造を示す断面図である。
【図６】（ａ）〜（ｄ）は、第３の実施形態における半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｃ）は、第３の実施形態における半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｃ）は、第３の実施形態における半導体装置の製造方法を示す断面図である。
【図９】（ａ）は、従来のシェアードコンタクトが設けられたＳＲＡＭの構造を示す平面図であり、図９（ｂ）は、図９（ａ）に示す（ＩＸ）−（ＩＸ）線における断面図である。
【符号の説明】
１０１      半導体層
１０２      分離用絶縁膜
１０３      ゲート絶縁膜
１０４      多結晶シリコン膜
１０５      配線層
１０６      ｐ型不純物領域
１０７      シリコン窒化膜
１０８      サイドウォールスペーサ
１０８ａ    サイドウォールスペーサ
１０８ｂ    サイドウォールスペーサ
１０９      不純物領域
１１０      ライナー膜
１１１      層間絶縁膜
１１２      開口部
１１３      シェアードコンタクト
１２０      素子
１２１      素子
１２２      ソース領域
１２３      ドレイン領域
１２４      ゲート電極
１２５      ソースコンタクト
１２６      ドレインコンタクト
１２７      ソース領域
１２８      ドレイン領域
１２９      ゲート電極
１３０      ドレインコンタクト
１３１ａ    サイドウォールスペーサ
１３１ｂ    サイドウォールスペーサ
１３２      配線層
２０１      半導体層
２０２      分離用絶縁膜
２０５ａ    ＰＭＩＳトランジスタ
２０５ｂ    ＰＭＩＳトランジスタ
２０６ａ    ＮＭＩＳトランジスタ
２０６ｂ    ＮＭＩＳトランジスタ
２０７ａ    ＮＭＩＳトランジスタ
２０７ｂ    ＮＭＩＳトランジスタ
２０８      サイドウォールスペーサ
２０８ａ    サイドウォールスペーサ
２０８ｂ    サイドウォールスペーサ
２０９      ゲート電極
２１０      ゲート電極
２１１      配線層
２１２      ソース領域
２１３      シェアードコンタクト
２１４      ゲート電極
２１５      ゲート電極
２１６      配線層
２１７      ソース領域
２１８      シェアードコンタクト
２１９      ゲート電極
２２０      ドレインコンタクト
２２１      ｐ型不純物領域
２２２      ドレイン領域
２２３      ライナー膜
２２４      層間絶縁膜
３０１      シリコン基板
３０２      シリコン酸化膜
３０３      シリコン窒化膜
３０４      フォトレジスト層
３０５      溝
３０６ａ    分離用絶縁膜
３０６ｂ    分離用絶縁膜
３０７      フォトレジスト
３０８      ゲート絶縁膜
３０９      配線層
３１０      不純物領域
３１１      サイドウォールスペーサ
３１１ａ    サイドウォールスペーサ
３１１ｂ    サイドウォールスペーサ
３１２      不純物領域
３１３      ライナー膜
３１４      層間絶縁膜
３１５      コンタクト開口部
３１６      開口部
３１７      コンタクト
３１８      シェアードコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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