(57)【要約】【課題】電荷の偏りを低減して表示を安定にする。【解決手段】隣り合う２行が１本の表示電極を共有する電極配列をもつＰＤＰによってインタレース形式の表示を行う際に、アドレッシングの準備であるリセットまたはリセットの一部として、直前のサステインで表示に用いた行のみでリセット放電を生じさせ、かつその後に他の行のみでリセット放電を生じさせる２段階の壁電荷制御を、駆動シーケンスに組み入れる。【選択図】　　　図７
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【特許請求の範囲】
【請求項１】
駆動の対象は、行数ｎの表示面に（ｎ＋１）本の表示電極が配列され、これら表示電極によって行ごとに面放電のための電極対が構成され、かつ隣り合う行どうしが１本の表示電極を共有する電極構成をもつＡＣ型プラズマディスプレイパネルであり、
表示の対象は、１フレームが２つのフィールドで構成されるインタレース形式の画像情報であり、
１フレームを構成する２つのフィールドの一方の表示には前記表示面の奇数行のみを用い、かつ他方の表示には前記表示面の偶数行のみを用い、
フィールドを複数のサブフィールドに置き換え、
サブフィールドごとに、アドレッシングの準備として前記表示面を構成する全てのセルの壁電圧を均等化するリセット、点灯すべきセルと他のセルとの間に壁電圧の差を形成するアドレッシング、および前記壁電圧の差を利用して点灯すべきセルのみで表示放電を生じさせるサステインを行うプラズマディスプレイパネルの駆動方法であって、
一定周期で順次に表示する複数のフィールドの全部または１以上の設定数おきの表示順序に該当するフィールドの少なくとも１つのサブフィールドにおいて、前記リセットまたは前記リセットの一部として、直前のサステインで表示に用いた行に属するセルのみで壁電圧を低減するための第１のリセット放電を起こし、その後に他の行に属するセルのみで壁電圧を設定値に近づけるための第２のリセット放電を起こす特別リセットを行う
ことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記特別リセットを行うサブフィールドは、それに対応したフィールドにおける最初に表示するサブフィールドである
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記特別リセットを行うサブフィールドでは、前記特別リセットに続けて、壁電圧を設定値に近づけるための第３のリセット放電を全てのセルで一斉に起こす標準リセットを行い、
前記特別リセットを行わないサブフィールドでは、前記リセットとして前記標準リセットを行う
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記特別リセットを行うサブフィールドでは、前記リセットとして前記特別リセットのみを行い、
前記特別リセットを行わないサブフィールドでは、前記リセットとして壁電圧を設定値に近づけるための第３のリセット放電を全てのセルで一斉に起こす標準リセットを行う
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
ＡＣ型のプラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動する駆動回路とを備え、１フレームが２つのフィールドで構成されるインタレース形式の画像情報を表示するプラズマ表示装置であって、
前記プラズマディスプレイパネルは、行数ｎの表示面に（ｎ＋１）本の表示電極が配列され、これら表示電極によって行ごとに面放電のための電極対が構成され、かつ隣り合う行どうしが１本の表示電極を共有する電極構成をもち、
前記駆動回路は、
１フレームを構成する２つのフィールドの一方の表示には前記表示面の奇数行のみを用い、かつ他方の表示には前記表示面の偶数行のみを用い、
フィールドを複数のサブフィールドに置き換え、
サブフィールドごとに、アドレッシングの準備として前記表示面を構成する全てのセルの壁電圧を均等化するリセット、点灯すべきセルと他のセルとの間に壁電圧の差を形成するアドレッシング、および前記壁電圧の差を利用して点灯すべきセルのみで表示放電を生じさせるサステインを行い、
一定周期で順次に表示する複数のフィールドの全部または１以上の設定数おきの表示順序に該当するフィールドの少なくとも１つのサブフィールドにおいて、前記リセットまたは前記リセットの一部として、直前のサステインで表示に用いた行に属するセルのみで壁電圧を低減するための第１のリセット放電を起こし、その後に他の行に属するセルのみで壁電圧を設定値に近づけるための第２のリセット放電を起こす特別リセットを行う
ことを特徴とするプラズマ表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ：ＰＤＰ）の駆動方法、およびプラズマディスプレイパネルによって画像表示をするプラズマ表示装置に関する。
【０００２】
プラズマ表示装置は大画面テレビジョン受像機として普及しつつある。普及の促進のため、表示品位の向上とともに動作性能全般について改善が進められている。
【０００３】
【従来の技術】
ＡＣ型のＰＤＰでは、セルの発光量を決める表示放電を生じさせるための表示電極が誘電体で被覆されており、表示放電に誘電体の帯電により生じる壁電圧（壁電荷）が利用される。表示に際しては、画像データに応じて各セルの壁電圧を制御するアドレッシングを行い、その後に表示すべき明るさに応じた回数の表示放電を生じさせるサステインを行う。なお、セル内の放電は各電極に印加する電圧と壁電荷によりセル内にかかる電界によって発生する。
【０００４】
典型的なカラー表示用のＡＣ型ＰＤＰは面放電構造をもつ。ここでいう面放電構造は、表示電極を前面基板または背面基板の上に平行に配列する構造である。面放電構造には形態Ａおよび形態Ｂがある。形態Ａは、マトリクス表示の行ごとに一対ずつ表示電極を配列するものである。表示電極の総数は行数ｎの２倍となる。形態Ｂは、行数ｎに１を加えた本数の表示電極を２行に３本の割合で等間隔（隣接電極間で放電を発生し得る間隔）に配列する形態であり、形態Ａと比べて高精細化（行ピッチの縮小）および高解像度化（行数の増大）に適している。形態Ｂでは配列の両端を除く表示電極が隣り合う２行に共通の電極となる。
【０００５】
形態Ｂを採用したＰＤＰによって、１フレームを奇数フィールドと偶数フィールドに分けるインタレース形式の表示が行われている。ＰＤＰは、奇数フィールドの表示には画面における奇数行のみを用い、偶数フィールドの表示には偶数行のみを用いる。ＰＤＰのセルは２値発光素子なので、階調を再現するために奇数フィールドおよび偶数フィールドはそれぞれ複数のサブフィールドに置き換えて表示される。サブフィールドごとに、リセット、アドレッシング、およびサステインが行われる。リセットは、アドレッシングの準備として前記表示面を構成する全てのセルの壁電圧を均等化する駆動過程である。近年では、壁電荷を消失させて壁電圧を零にするのに代えて、アドレッシングに好適な壁電圧を生じさせる電荷調整（電荷の再配置ともいう）をするのが一般的になりつつある。
【０００６】
従来の駆動方法のリセットでは、全てのセルでリセット放電が生じるように、奇数行と偶数行とを区別することなく全てのセルに対して一斉に同じ値の電界がかかるように各電極に電圧が印加されていた。
【０００７】
【発明が解決しようとする課題】
上述のように全てのセルで一斉にリセット放電を生じさせることにより、通常は全てのセルの動作条件が揃って以後の動作が安定する。しかし、従来のリセットでは、各セルの電荷量を変化させることができるものの、セル間の電荷移動により生じたセル内での正電荷と負電荷の不均衡を解消することができなかった。ＡＣ型ＰＤＰの駆動では、各セルで正電荷と負電荷とが同量または共に零であるのが望ましいにもかかわらず、アドレッシングやサステインにおける隣接セル間の電荷移動に起因して、正電荷が負電荷より多くなったり、逆に負電荷が正電荷より多くなったりすることがある。このような電荷の偏りは、表示を続けるにつれて偶然に解消する場合もあるし、徐々に増大する場合もある。どちらになるかは表示の内容に依存する。
【０００８】
従来、電荷の偏りが過度に進んだセルで動作が異常になるという問題があった。リセットにおいて過大な放電が生じて表示のコントラストを低下させる背景発光が強くなったり、アドレッシングのための放電が生じなかったり、不要の表示放電が生じたりした。本発明は、電荷の偏りを低減して表示を安定にすることを目的としている。
【０００９】
【課題を解決するための手段】
本発明においては、隣り合う２行が１本の表示電極を共有する電極配列をもつＰＤＰによってインタレース形式の表示を行う際に、アドレッシングの準備であるリセットまたはリセットの一部として、直前のサステインで表示に用いた行のみでリセット放電を生じさせ、かつその後に他の行のみでリセット放電を生じさせる２段階の壁電荷制御（これを特別リセットと呼称する）を、駆動シーケンスに組み入れる。第１段階のリセット放電で壁電荷を低減させる。放電開始時点で電荷に偏りがあった場合は、放電終了後もある程度の電荷の偏りが残る。放電の生じるセルが正電荷過多のセルと負電荷過多のセルの間のセルである場合、第２段階のリセット放電によって過多の電荷どうしが中和して電荷の偏りが低減される。
【００１０】
特別リセットは、必ずしもフィールドごとに行う必要はなく、２以上の設定数のフィールドに対して１回の割合で行ってもよい。実施時期について適宜の設定が可能である。
【００１１】
【発明の実施の形態】
図１は本発明に係る表示装置の構成図である。表示装置１００は、ｍ×ｎ個のセルからなるカラー表示の可能な表示面を有した面放電型のＰＤＰ１と、セルの発光を制御するドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１２】
ＰＤＰ１において、表示放電を生じさせるための電極対を構成する表示電極Ｘ，Ｙは平行に配列され、これら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは水平方向に延び、アドレス電極Ａは列方向（垂直方向）に延びている。表示電極Ｘ，Ｙの総数は行数ｎに１を加えた（ｎ＋１）であり、アドレス電極Ａの総数は列数ｍと同数である。図において表示電極Ｘ，Ｙおよびアドレス電極Ａの参照符号の添字は配列順位を示す。本実施形態において行数ｎは偶数である。
【００１３】
ドライブユニット７０は、駆動制御を担う制御回路７１、駆動電力を出力する電源回路７３、表示電極Ｘの電位を制御するためのＸドライバ７４、表示電極Ｙの電位を制御するためのＹドライバ７７、およびアドレス電極Ａの電位を制御するためのＡドライバ８０を有している。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示すフレームデータＤｆが、各種の同期信号とともに入力される。フレームデータＤｆは制御回路７１の中のフレームメモリ７１１に一時的に記憶される。制御回路７１は、フレームデータＤｆを階調表示のためのサブフィールドデータＤｓｆに変換してＡドライバ８０へシリアル転送する。サブフィールドデータＤｓｆは１セル当たり１ビットの表示データであって、その各ビットの値は該当する１つのサブフィールドにおけるセルの発光の要否、厳密にはアドレス放電の要否を示す。
【００１４】
図２はＰＤＰのセル構造を示す図である。図２ではＰＤＰ１における２行のうちの３列に対応した部分を、内部構造がよくわかるように一対の基板構体１０，２０を分離させて描いてある。
【００１５】
ＰＤＰ１は一対の基板構体１０，２０からなる。基板構体とは、画面サイズ以上の大きさのガラス基板と他の少なくとも１種のパネル構成要素とからなる構造体を意味する。前面側の基板構体１０は、ガラス基板１１、表示電極Ｘ，Ｙ、誘電体層１７、および保護膜１８から構成される。表示電極Ｘ，Ｙは、面放電ギャップを形成する太い帯状の透明導電膜（透明電極）４１と電気抵抗を下げるバス導体としての細い帯状の金属膜（金属電極）４２とから構成されている。表示電極Ｘ，Ｙを被覆する誘電体層１７は、低融点ガラスペーストの焼成により形成され、保護膜１８はマグネシアからなる。背面側の基板構体２０は、ガラス基板２１、アドレス電極Ａ、絶縁層２４、隔壁２９、および蛍光体層２８Ｒ，２８Ｇ，２８Ｂから構成される。隔壁２９は、平面形状が真っ直ぐな帯状の構造体であり、アドレス電極配列の電極間隙ごとに１つずつ設けられている。隔壁２９によって放電ガス空間がマトリクス表示の列ごとに区画され、各列に対応した列空間３１が形成される。列空間３１は全ての行に跨がって連続している。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、絶縁層２４における隔壁間の領域と隔壁側面とを覆うように配置され、放電ガスが放つ紫外線によって励起されて発光する。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。
【００１６】
図３は表示電極の配列形態を示す平面図である。表示電極Ｘおよび表示電極Ｙは、ＸＹＸＹ…ＸＹＸの順に１本ずつ交互に並ぶように配列され、隣り合う表示電極Ｘと表示電極Ｙとが電極対を構成する。電極対の総数は行数ｎと同数である。計（ｎ＋１）本の表示電極Ｘ，Ｙのうち、配列の一端の表示電極Ｘは隣り合う表示電極Ｙとともに先頭行の表示に用いられ、配列の他端の表示電極Ｘは隣り合う表示電極Ｙとともに最終行の表示に用いられる。残りの計（ｎ−１）本の表示電極Ｘ，Ｙは、隣り合う２つの行（奇数行Ｌｏｄｄ　および偶数行Ｌｅｖｅｎ）に用いられる。行（奇数行Ｌｏｄｄ　または偶数行Ｌｅｖｅｎ）は列方向の配置順位が等しい列数分（ｍ個）のセル５０の集合であり、列Ｒｊ　　（ｊ＝１，２，３…ｍ）は行数分（ｎ個）のセル５０の集合である。
【００１７】
以下、表示装置１００におけるＰＤＰ１の駆動方法を説明する。
【００１８】
図４はフィールド分割の説明図である。入力画像である時系列のフレームＦは奇数フィールドＦ１と偶数フィールドＦ２とからなる。一般にフレームレートは３０であり、１フィールドに対する割当時間は１／６０秒≒１６．７ミリ秒である。ＰＤＰ１による表示では、点灯／非点灯の組合せの選択によってカラー再現を行うために、奇数フィールドＦ１および偶数フィールドＦ２のそれぞれを所定数ｑのサブフィールドＳＦ１　，ＳＦ２　，ＳＦ３　，…，ＳＦｑ　に分割する。つまり、各フィールドＦ１，Ｆ２を輝度の重み付けをしたｑ個のサブフィールドＳＦ１　〜ＳＦｑ　に置き換える。輝度の重みは表示放電の回数を規定する。典型的な重み集合は図示した｛２０　，２１，２２　，…，２ｑ−２　，２ｑ−１　｝である。ただし、他の重み付けであってもよい。図ではサブフィールド配列が重みの順であるが、他の順序であってもよい。奇数フィールドＦ１を構成するｑ個のサブフィールドＳＦ１　〜ＳＦｑの表示には奇数行Ｌ１　，Ｌ３　，Ｌ５　…が用いられ、偶数フィールドＦ２を構成するｑ個のサブフィールドＳＦ１　〜ＳＦｑの表示には偶数行Ｌ２　，Ｌ４　，Ｌ６　…が用いられる。
【００１９】
図５はサブフィールド期間の内訳を示す図である。１つのサブフィールドに割り当てられるサブフィールド期間Ｔｓｆは、リセット期間ＴＲ、アドレス期間ＴＡ、およびサステイン期間ＴＳに分かれる。アドレス期間ＴＡの長さは輝度の重みに係わらず一定である。サステイン期間ＴＳの長さは重みが大きいほど長い。そして、リセット期間ＴＲの長さは、この期間に行うリセットの内容によって異なる。従来と同様の標準リセットのみを行うサブフィールドのリセット期間ＴＲは短く、本発明に特有の特別リセットを行った後に標準リセットを行うサブフィールドのリセット期間ＴＲは長い。つまり、サブフィールド期間Ｔｓｆの長短は、リセットの内容と輝度の重みに依存する。リセット期間ＴＲ・アドレス期間ＴＡ・サステイン期間ＴＳの順序はｑ個のサブフィールドＳＦ１　〜ＳＦｑ　において共通である。なお、リセットをアドレッシングの前処理と捉える場合はリセット期間ＴＲがサブフィールドの最初の期間となり、リセットをサステインの後処理と捉える場合はリセット期間ＴＲがサブフィールドの最後の期間となる。両者の間に表示動作の差異はない。
【００２０】
本発明に係るリセット期間ＴＲの駆動制御の説明に先立って、アドレス期間ＴＡおよびサステイン期間ＴＳの駆動制御を説明する。
【００２１】
図６はアドレス期間およびサステイン期間の駆動電圧波形図である。図６（Ａ）は奇数フィールドの波形を示し、図６（Ｂ）は偶数フィールドの波形を示す。
【００２２】
図６（Ａ）の奇数フィールドの場合には、アドレス期間ＴＡの前半ＴＡ１において、（ｎ／２＋１）本の表示電極Ｘのうちの奇数番目の表示電極Ｘｏｄｄ　を一括にバイアスしてアクティブとした状態で、ｎ／２本の表示電極Ｙのうちの奇数番目の表示電極Ｙｏｄｄ　に対して１本ずつ任意の順にスキャンパルスＰｙを印加する。スキャンパルスＰｙの極性は表示電極Ｘｏｄｄ　のバイアス電位と反対の極性である。スキャンパルスＰｙの印加により、順位が１，５，９，…（１＋４ｋ）の各行の走査が行われる。ｋは０を含む整数である。バイアスとパルス印加とが行われたセルでは、セル電圧が他のセルよりも高くなり、表示電極Ｙとアドレス電極Ａとの間のアドレス放電をトリガーとして表示電極間のアドレス放電が生じる。後半ＴＡ２においては、偶数番目の表示電極Ｘｅｖｅｎを一括にバイアスした状態で、表示電極Ｙのうちの偶数番目の表示電極Ｙｅｖｅｎに対して１本ずつ任意の順序でスキャンパルスＰｙを印加する。これにより、順位が３，７，１１，…（３＋４ｋ）の各行の走査が行われる。前半ＴＡ１および後半ＴＡ２の走査により、奇数行における選択セルに所定の壁電荷が形成される。このように表示電極Ｙｏｄｄ　と表示電極Ｙｅｖｅｎとを区別してスキャンパルスＰｙを印加するアドレッシングでは、表示電極ＸのバイアスをスキャンパルスＰｙの印加ごとに切り換える必要がなく、前半ＴＡ１と後半ＴＡ２の境界で切り換えればよいので、表示電極間の静電容量の充電に費やす無駄な電力を低減することができる。サステイン期間ＴＳにおいては、奇数行に係る表示電極の組（Ｘｏｄｄ　とＹｏｄｄ　の組、およびＸｅｖｅｎとＹｅｖｅｎの組）に極性の異なるサステインパルスＰｓを印加し、奇数行で表示放電を生じさせる。パルス印加ごとに表示放電が生じる。偶数行に係る表示電極の組（Ｙｏｄｄ　とＸｅｖｅｎの組）には同じ極性のサステインパルスＰｓを印加する。同じ極性のパルス印加では電極間の電圧は変わらないので、偶数行では表示放電が生じない。なお、本例のように正負のサステインパルスＰｓを印加することで駆動回路を低圧化することができる。ただし、サステインパルスＰｓの振幅を２倍にして正または負の単一極性のサステインパルスを印加しても同様に表示放電を生じさせることができる。
【００２３】
図６（Ｂ）の偶数フィールドの場合には、アドレス期間ＴＡの前半ＴＡ１において、偶数番目の表示電極Ｘｅｖｅｎを一括にバイアスしてアクティブとした状態で、奇数番目の表示電極Ｙｏｄｄ　に対して１本ずつ任意の順にスキャンパルスＰｙを印加する。スキャンパルスＰｙの印加により、順位が２，６，１０，…（２＋４ｋ）の各行の走査が行われる（ｋは０を含む整数である）。後半ＴＡ２においては、奇数番目の表示電極Ｘｏｄｄ　を一括にバイアスした状態で、偶数番目の表示電極Ｙｅｖｅｎに対して１本ずつ任意の順序でスキャンパルスＰｙを印加する。これにより、順位が４，８，１２，…（４＋４ｋ）の各行の走査が行われる。前半ＴＡ１および後半ＴＡ２の走査により、偶数行における選択セルに所定の壁電荷が形成される。サステイン期間ＴＳにおいては、偶数行に係る表示電極の組（Ｙｏｄｄ　とＸｅｖｅｎの組）に極性の異なるサステインパルスＰｓを印加し、偶数行で表示放電を生じさせる。パルス印加ごとに表示放電が生じる。奇数行に係る表示電極の組（ＸｏｄｄとＹｏｄｄ　の組、およびＸｅｖｅｎとＹｅｖｅｎの組）には同じ極性のサステインパルスＰｓを印加する。奇数行では表示放電は生じない。
【００２４】
図７は本発明に係る特別リセットの説明図である。図中の“＋”“−”は放電開始時点のセルにおける電荷の偏りの極性を示している。特別リセットは、直前のサステインで表示に用いた行に属するセルのみで第１のリセット放電６１を起こし、その後に他の行に属するセルのみで第２のリセット放電６２を起こす電荷制御過程である。図７の例示では、特別リセットを行うリセット期間ＴＲの直前のサステイン期間ＴＳで表示に用いる行が奇数行であり、奇数行で表示放電６０を生じさせている。表示放電６０の開始時点において、表示電極Ｘ１　，Ｙ１　が対応するセルには正電荷の多い電荷の偏りがあり、表示電極Ｘ２　，Ｙ２　が対応するセルには負電荷の多い電荷の偏りがある。このように近くのセルどうしで極性の異なる偏りが生じる現象は、図６で説明したとおり奇数番目の表示電極Ｙｏｄｄ　と偶数番目の表示電極Ｙｅｖｅｎとにグループ分けしてスキャンパルスＰｙを印加するアドレッシングを行う場合に生じやすい。
【００２５】
表示放電６０によって正負の壁電荷が入れ代わるものの、電荷の偏りは解消せずに残る。第１のリセット放電６１はサステインで形成された壁電荷を消失させて壁電圧を低減させる。過剰の電荷は中和せずに残るので、電荷の偏りは解消されない。しかし、第２のリセット放電６２を生じさせると、近くのセルに残る過剰の正電荷と負電荷とが引き合って中和する。これにより、第２のリセット放電６２を生じさせたセルおよびそれに隣り合うセルにおける電荷の偏りが軽微となる。偏りがほぼ解消することもある。第２のリセット放電６２は、電荷の偏りがない場合に壁電圧を零にするものでもよいし、適度の壁電圧を発生させるものでもよい。このような特別リセットは、表示電極の配列方向に沿って放電空間が連続する構造、すなわちセル間の電荷移動が可能な構造において特に有効である。なお、リセット放電６１とリセット放電６２の順序を入れ換えると、電荷の偏りが増大するおそれがある。
【００２６】
特別リセットに続いて標準リセットを行うことは表示の安定の観点で好ましい。標準リセットは従来のリセットと同様に全ての行で一斉にリセット放電６３を生じさせる過程である。全てのセルについての電荷の均等化には標準リセットが優れている。
【００２７】
図８は特別リセットの実施時期の例を示す図である。特別リセットを実施する目的は電荷の偏りの是正であるので、頻繁に実施する必要はない。１フィールドに対して１回の割合で実施すれば十分である。１フィールドおきとか１０フィールドおきというように、頻度を少なくする設定をしてもよい。ただし、奇数フィールドと偶数フィールドとについて実施回数を均等にするのが好ましい。また、フィールドを構成するｑ個のサブフィールドのうち、どのサブフィールドで実施するかについても、任意に設定することができる。
【００２８】
１フィールドに対して１回の割合で特別リセットを実施する場合は、あるフィールドの最後のサステインと次のフィールドの最初のアドレッシングとの間、すなわち表示に用いる行が切り換わる時期に行うのが好ましい。ここで、リセットをアドレッシングの前処理と捉えるならば、フィールドの最初のサブフィールドで特別リセットを実施するのが好ましい。例えば、図８のパターン１のように、最初のサブフィールドＳＦ１　では特別リセットおよび標準リセットを実施し、残りのサブフィールドＳＦ２　，ＳＦ３では標準リセットのみを実施する。パターン２はパターン１の変形例であり、最初のサブフィールドＳＦ１　での標準リセットを省略したものである。省略の分だけリセット期間ＴＲを短縮することができる。また、他の例として、全てのサブフィールドＳＦ１　，ＳＦ２　，ＳＦ３で特別リセットのみを実施し、標準リセットを実施しないパターンもある。これはリセットの目的が壁電圧を消失させて壁電圧を零にすることである場合に採用可能なパターンである。
【００２９】
図９はリセット期間の印加電圧波形の一例およびそれに対応した放電の様相を示す図である。例示のリセットは特別リセットと標準リセットからなり、これらの双方にランプ波形が用いられている。直前のサステイン期間ＴＳでは、奇数行Ｌｏｄｄ　で表示放電６０が生じるように表示電極Ｘｏｄｄ　，Ｙｏｄｄ　，Ｘｅｖｅｎ，Ｙｅｖｅｎ　にパルスが印加されている。したがって、リセット期間ＴＲでは、最初に奇数行Ｌｏｄｄ　で第１のリセット放電６１を生じさせ、次に偶数行Ｌｅｖｅｎで第２のリセット放電６２を生じさせ、最後に奇数行Ｌｏｄｄ　および偶数行Ｌｅｖｅｎで第３のリセット放電６３を生じさせる。放電を生じさせるとき、該当する行で電極対を構成する表示電極の間で波形が異なる。放電を生じさせないとき、該当する行で電極対を構成する表示電極の間で波形が等しい。ランプ波形を用いるので、矩形波形の場合に生じる単発的放電とは違って、電極間の電圧が放電開始電圧を超えた時点からランプ波形の終端の時点まで微小放電が連続的に生じる。第１、第２、および第３のリセット放電６１，６２，６３のそれぞれが、２回のランプ電圧印加に伴う一連の微小放電である。ランプ波形を用いることにより、壁電圧を零を含む任意の値に調整することができる。その原理は特開平１１−３５２９２４号公報に記載されている。
【００３０】
なお、偶数行Ｌｅｖｅｎを表示に用いるサステインに続くリセットにも図９の波形を適用することができる。ただし、波形と表示電極との関係をシフトさせる必要がある。すなわち、図９における表示電極Ｘｏｄｄ　の波形を表示電極Ｙｏｄｄ　に、表示電極Ｙｏｄｄ　の波形を表示電極Ｘｅｖｅｎに、表示電極Ｘｅｖｅｎの波形を表示電極Ｙｅｖｅｎに、表示電極Ｙｅｖｅｎの波形を表示電極Ｘｏｄｄ　にそれぞれ適用する。
【００３１】
【発明の効果】
請求項１ないし請求項５の発明によれば、電荷の偏りに因る動作異常の発生を低減して表示を安定にすることができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】ＰＤＰのセル構造を示す図である。
【図３】表示電極の配列形態を示す平面図である。
【図４】フィールド分割の説明図である。
【図５】サブフィールド期間の内訳を示す図である。
【図６】アドレス期間およびサステイン期間の駆動電圧波形図である。
【図７】本発明に係る特別リセットの説明図である。
【図８】特別リセットの実施時期の設定例を示す図である。
【図９】リセット期間の印加電圧波形の一例およびそれに対応した放電の様相を示す図である。
【符号の説明】
１　ＰＤＰ（ＡＣ型プラズマディスプレイパネル）
Ｄｆ　フレームデータ（画像情報）
Ｆ　フレーム
Ｆ１　奇数フィールド
Ｆ２　偶数フィールド
Ｌｏｄｄ　　奇数行
Ｌｅｖｅｎ　偶数行
ＳＦ１　〜ＳＦｑ　　　サブフィールド
５０　セル
６１　第１のリセット放電
６２　第２のリセット放電
６３　第３のリセット放電
１００　プラズマ表示装置
７０　ドライブユニット（駆動回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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