(57)【要約】【課題】少なくとも２つの電子素子をサイズに制限されることなく積み重ねることができ、小型化および高機能化を図ることができる電子回路装置を提供する。【解決手段】半導体チップ２が半導体チップ１にバンプ７を介して電気的に接続されていることから、半導体チップ２上に存在する半導体チップ３の存在によって、半導体チップ２と半導体チップ１との電気的接続が妨げられることはない。また、半導体チップ２上に搭載された半導体チップ３は、半導体チップ２に搭載された搭載面の反対側の面と半導体チップ１とがワイヤ９により電気的に接続されている。従って、半導体チップ３のサイズは、半導体チップ２よりも小さくても大きくても半導体チップ１と半導体チップ２との電気的接続を妨げることなく半導体チップ２上に積み重ねることができ、さらに、ワイヤ９により半導体チップ１と半導体チップ３との電気的接続が確保される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体と、
前記基体上に搭載され、前記基体にバンプを介して電気的に接続された第１の電子素子と、
前記第１の電子素子上に搭載され、前記第１の電子素子への搭載面の反対側の面と前記基体とがワイヤを介して電気的に接続された第２の電子素子と
を有する電子回路装置。
【請求項２】
前記第１の電子素子および前記第２の電子素子の双方に、バンプ接続用のパッドとワイヤ接続用のパッドが形成されている
請求項１記載の電子回路装置。
【請求項３】
前記基体は、電子素子である
請求項１記載の電子回路装置。
【請求項４】
前記基体は、インターポーザである
請求項１記載の電子回路装置。
【請求項５】
前記第１の電子素子を搭載する面の反対側の面における前記インターポーザ上に搭載され、前記インターポーザにバンプを介して電気的に接続された第３の電子素子と、
前記第３の電子素子上に搭載され、前記第３の電子素子への搭載面の反対側の面と前記インターポーザとがワイヤを介して電気的に接続された第４の電子素子と
をさらに有する請求項４記載の電子回路装置。
【請求項６】
前記第１の電子素子は、前記第２の電子素子に比べて高周波帯で使用される
請求項１記載の電子回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路装置に関し、特に、半導体チップ等の複数の電子素子を一つのパッケージに集積化するいわゆるシステムインパッケージ技術を適用した電子回路装置に関する。
【０００２】
【従来の技術】
デジタルネットワーク情報社会の進化に対応して、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器が著しく発展している。その結果、半導体に対する多機能化や高性能化に対する要求が高まり、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）技術が注目を集めている。
【０００３】
システムインパッケージとは、複数の半導体チップを単一のパッケージに封止してシステム化を実現したものである。システムインパッケージでは、基板に実装される各半導体チップにはワイヤ接続用のパッドが配置されており、各半導体チップ間あるいはチップと基板間の電気的な接続は、基板に形成された配線と半導体チップのパッドとをボンディングワイヤにより接続することにより行われている。
【０００４】
従来のシステムインパッケージ技術として、インターポーザ上に２次元方向に平面的に半導体チップを搭載する技術がある（特許文献１参照）。しかしながら、平面的な半導体チップの配置では、広い実装面積を必要とするため、さらなる素子の集積化および高密度化の要求に対応することが困難となっている。
【０００５】
従って、上記のさらなる要求に対応すべく、半導体チップを積み上げて、３次元方向に搭載したスタック構造のシステムインパッケージが考えられる。スタック構造のシステムインパッケージは、２次元のシステムインパッケージに比べて、平面方向の実装面積を縮小できることから、さらなる素子の高集積化および高密度化の要求に応えることができる。
【０００６】
【特許文献１】
特開平５−１９０７５８号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体チップを積み上げるスタック構造のシステムインパッケージ技術において、複数の半導体チップと基板とを接続する場合は、ワイヤ接続用のパッドが隠れないように半導体チップを搭載する必要がある。
【０００８】
従って、それぞれのチップサイズを違うサイズにする必要がある。具体的には、下層のチップの方が上層のチップよりも大きいサイズとなるようにする必要がある。このため、たとえ搭載する半導体チップの機能が同じものでも、スタック構造を採用する場合には、異なるチップサイズのものを製造し用意しなければならなかった。また、半導体チップを搭載するため、下層の半導体チップのパッドの配置には制限がある。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、少なくとも２つの電子素子をサイズに制限されることなく積み重ねることができ、小型化および高機能化を図ることができる電子回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電子回路装置は、前記基体上に搭載され、前記基体にバンプを介して電気的に接続された第１の電子素子と、前記第１の電子素子上に搭載され、前記第１の電子素子への搭載面の反対側の面と前記基体とがワイヤを介して電気的に接続された第２の電子素子とを有する。
【００１１】
上記の本発明の電子回路装置では、第１の電子素子が基体にバンプを介して電気的に接続されていることから、第１の電子素子上に存在する第２の電子素子の存在によって、第１の電子素子と基体との電気的接続が妨げられることはない。また、第１の電子素子上に搭載された第２の電子素子は、第１の電子素子に搭載された搭載面の反対側の面と基体とがワイヤにより電気的に接続されている。
従って、第２の電子素子のサイズは、第１の電子素子よりも小さくても大きくても基体と第１の電子素子との電気的接続を妨げることなく第１の電子素子上に積み重ねることができ、さらに、ワイヤにより基体と第２の電子素子との電気的接続が確保される。
【００１２】
【発明の実施の形態】
以下に、本発明の電子回路装置の実施の形態について、図面を参照して説明する。
【００１３】
第１実施形態
図１は、本実施形態に係る電子回路装置の一例を示す断面図である。図２は、本実施形態に係る電子回路装置の一例を示す平面図である。
図１に示すように、本実施形態に係る電子回路装置では、半導体チップ１上に２つの半導体チップ２，３が搭載されている。半導体チップ１が本発明の基体に相当し、半導体チップ２が本発明の第１の電子素子に相当し、半導体チップ３が本発明の第２の電子素子に相当する。
【００１４】
半導体チップ１には、内蔵された電子回路に接続された接続用のパッド５ａ，５ｃが複数配置されている。パッド５ａ，５ｃと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【００１５】
半導体チップ２には、内蔵された電子回路に接続されたバンプ接続用のパッド６ａが複数配置されている。パッド６ａと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ２のパッド６ａには金スタッドバンプ等のバンプ７が形成されており、半導体チップ１の図示しないパッドとバンプ７とが、異方性導電膜８を介して電気的に接続されている。すなわち、半導体チップ２は、電子回路形成面を半導体チップ１に向けた、いわゆるフリップチップ実装されている。
【００１６】
異方性導電膜８は、例えばエポキシ樹脂等の熱硬化性樹脂からなる樹脂バインダ中に導電性ボールを分散して、フィルム状に加工したものである。異方性導電膜８をバンプ７と半導体チップ１側のパッドにより押しつぶすと、導電性ボールがバンプ７および不図示のパッドの表面に接触して、電極間が電気的に接続される。そして、半導体チップ１側のパッドとバンプ７間の電気的接続が得られた状態で、樹脂バインダが固化されることにより、半導体チップ１上に半導体チップ２が固着される。
【００１７】
なお、半導体チップ１への半導体チップ２の搭載方法として、半導体チップ１，２ともにバンプをメッキで作製し、熱圧着することにより搭載してもよい。
バンプを電気メッキで作製する場合には、例えば、パッドを開口する保護膜を形成し、下地メタルをスパッタリングにより成膜し、下地メタル上にバンプメッキ用の開口を有するレジストを形成し、下地メタルを電極にして電気メッキで金バンプを形成した後、レジストを剥離し露出している下地メタルをエッチングにより除去すればよい。なお、保護膜を形成した後に、保護膜の開口内に露出したパッドに各種の表面処理を行った後、無電解メッキをすることによりバンプを形成してもよい。
【００１８】
半導体チップ３は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ２に固着されている。半導体チップ３には、半導体チップ２に固着された面とは反対側の面に、内蔵された電子回路に接続されたワイヤ接続用のパッド６ｂが複数配置されている。パッド６ｂと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【００１９】
半導体チップ３のパッド６ｂと半導体チップ１のパッド５ａとが、例えば金線等からなるワイヤにより接続されている。半導体チップ１上には、半導体チップ２，３を被覆して、半導体チップ２，３を保護するための封止樹脂１１が形成されている。封止樹脂から露出した半導体チップ１のパッド５ｃと外部の電子回路あるいは配線基板とが、ワイヤ９により接続されて使用される。
【００２０】
上記構成の本実施形態に係る電子回路装置の効果について、図３および図４に示す比較例を参照して説明する。
図３は、比較例に係る電子回路装置の一例を示す断面図である。図４は、図３に示す比較例の電子回路装置の平面図である。
【００２１】
比較例に示す電子回路装置では、半導体チップ１０１上に半導体チップ１０２が搭載されており、半導体チップ１０１のパッド１０５ａと半導体チップ１０２のパッド１０６ａとがワイヤ１０９により接続されている。
【００２２】
半導体チップ１０２上には、半導体チップ１０３が搭載されており、半導体チップ１０１のパッド１０５ｂと半導体チップ１０３のパッド１０６ｂとがワイヤ１０９により接続されている。半導体チップ１０１のパッド１０５ｃと外部の電子回路あるいは配線基板とが、ワイヤ１０９により接続されて使用される。
【００２３】
上記の比較例では、中間の半導体チップ１０２のワイヤ接続用のパッド１０６ａが上層の半導体チップ１０３により隠れないようにする必要があることから、少なくとも半導体チップ１０３を半導体チップ１０２より小さくしなければならない。なお、当然、半導体チップ１０２，１０３を半導体チップ１０１より小さくする必要がある。
【００２４】
このため、例えば、半導体チップ１０２，１０３が同一の機能をもったチップの場合に、同じチップを２つ積み重ねて使用することができず、必ずそれぞれのチップの開発が必要となり、開発期間の増大と、開発コストの増加を招く。例えば、半導体チップ１０１をＣＰＵとし、半導体チップ１０２，１０３をメモリとし、メモリの容量を増大させる場合等において、機能的には半導体チップ１０２，１０３には同じチップを流用可能であるが、比較例の構造では一つのサイズのチップの適用が不可能である。
【００２５】
これに対し、本実施形態に係る電子回路装置では、図１および図２に示すように、半導体チップ１と半導体チップ２とをバンプ７で接続し、半導体チップ１と半導体チップ３とをワイヤ９で接続することにより、半導体チップ２のパッド６ａが半導体チップ３により隠れることがないことから、半導体チップ１上に積層する半導体チップ２，３のサイズに制限はない。すなわち、実装の自由度を向上させることができる。
【００２６】
このため、たとえ半導体チップ２，３が同一機能で同一サイズのチップであっても何ら問題なく、積層させることが可能となる。なお、積層させる半導体チップ２，３は同一のチップも可能であるだけで、当然ながら異なる機能およびサイズのチップでも適用可能である。すなわち、図５に示すように、半導体チップ２の上に搭載する半導体チップ３のサイズが、半導体チップ２に比べて大きい場合においても、２つの半導体チップ２，３を積層させることができる。
【００２７】
また、実装面積という観点では、比較例では、図４に示すようにワイヤ１０９が干渉しないように、半導体チップ１０１にパッド１０５ａ，１０５ｂを設ける必要がある。これに対して、本実施形態では、図２に示すように半導体チップ３への接続用のパッド５ａを設けるのみで足りることから、パッド一列分の実装面積の削減が可能となり、小型化を図ることができる。
【００２８】
また、本実施形態では、双方の電気的な接続を行うための半導体チップ２側のパッド６ａおよび半導体チップ１側の図示しないパッドは、半導体チップ２の面積分に相当する領域に自由に配置可能であることから、パッドのレイアウト配置の自由度を向上させることができる。また、パッド数を増やすことも可能となる。
【００２９】
さらに、異なる周波数帯で用いられる２つのチップを積層させる場合に、上層の半導体チップ３よりも下層の半導体チップ２に高周波動作用のチップを配置することにより、半導体チップ２と半導体チップ１とはワイヤではなくバンプ７により近距離で接続されていることから、高周波信号の劣化を抑え、電子回路装置の高機能化を図ることができる。
【００３０】
第２実施形態
図６は、本実施形態に係る電子回路装置の一例を示す断面図である。図７は、本実施形態に係る電子回路装置の一例を示す平面図である。なお、第１実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００３１】
本実施形態では、半導体チップ２，３の双方ともに、バンプ接続用のパッド６ａと、ワイヤ接続用のパッド６ｂとが配置されている。半導体チップ２では、バンプ接続用のパッド６ａが使用されて、バンプ７を介して半導体チップ１と電気的に接続されている。半導体チップ３では、ワイヤ接続用のパッド６ｂが使用されて、ワイヤ９を介して半導体チップ１と電気的に接続されている。
【００３２】
図８は、半導体チップ２，３に配置されたパッド６ａ，６ｂの詳細な配置を示す拡大平面図である。
図８に示すように、各半導体チップ２，３の周囲には、バンプ接続用のパッド６ａが複数配置されており、パッド６ａの外側にはワイヤ接続用のパッド６ｂが複数配置されており、各バンプ接続用のパッド６ａとワイヤ接続用のパッド６ｂとが接続配線６ｃにより電気的に接続されている。例えば、バンプ接続用のパッド６ａが図示しないインターフェース回路を介して内蔵された電子回路に接続される。表面張力により半球形のバンプが形成されるようにバンプ接続用のパッド６ａは円形に形成され、例えば６０μｍ径である。ワイヤ接続用のパッド６ｂは、矩形形状となっており、例えば７０μｍ×７０μｍのサイズをもつ。
【００３３】
本実施形態では、半導体チップ２，３の双方ともにバンプ接続用のパッド６ａとワイヤ接続用のパッド６ｂとが形成されていることから、例えば各半導体チップ２，３はワイヤボンド接続、バンプ接続のどちらにも対応可能となっている。
【００３４】
従って、第１実施形態に係る効果に加え、例えば同一の機能をもつチップを積層することで足りる場合に、半導体チップ２，３として同一のチップを使用することができ、その結果新たなチップ開発期間やそのためのコストを節約することができる。
【００３５】
あるいは、異なる周波数帯で用いられる２つのチップを積層させる場合に、相対的に高周波動作用のチップを下層の半導体チップ２とし、相対的に低周波動作用のチップを上層の半導体チップ３として自由に配置することができ、高周波信号の劣化を抑えた高機能な電子回路装置を簡易に実現することができる。
【００３６】
第３実施形態
図９は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第１実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００３７】
図９に示すように、本実施形態に係る電子回路装置では、半導体チップ３の上にさらに半導体チップ４が搭載されており、合計して半導体チップ１上に３つの半導体チップ２，３，４が搭載されている。
【００３８】
半導体チップ１には、内蔵された電子回路に接続された接続用のパッド５ａ，５ｃに加えてパッド５ｂが複数配置されている。パッド５ａ，５ｂ，５ｃと電子回路との間には、図示しない入出力インターフェース回路が設けられる。
【００３９】
半導体チップ４は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ３に固着されている。半導体チップ４は、半導体チップ３に形成されたパッド６ａ，６ｂが隠れないように、半導体チップ３よりも小さいサイズで形成されている。なお、本実施形態では、半導体チップ３に２種類のパッド６ａ，６ｂが配置されている例について図示しているが、第１実施形態と同様にワイヤ接続用のパッド６ｂのみを配置してもよい。
【００４０】
半導体チップ４は、半導体チップ３に固着された面とは反対側の面に、内蔵された電子回路に接続されたワイヤ接続用のパッド６ｄが複数配置されている。パッド６ｄと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ４のパッド６ｄと半導体チップ１のパッド５ｂとが、例えば金線等からなるワイヤ９により接続されている。
【００４１】
本実施形態に係る電子回路装置によれば、半導体チップ２はバンプ７を介して半導体チップ１に電気的に接続されていることから、その分のパッドを半導体チップ１に設けて、半導体チップ４とワイヤ９により接続することにより、図３および図４に示す比較例と同等の実装面積で半導体チップ１上に３つの半導体チップ２〜３を積層することができる。
【００４２】
第４実施形態
図１０は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第１実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００４３】
本実施形態に係る電子回路装置は、２つの半導体チップ２，３がインターポーザ１０上に実装されているものである。なお、インターポーザ１０は本発明における基体に相当する。
【００４４】
インターポーザ１０は、例えばガラスエポキシ基板等からなり、半導体チップ２，３を搭載する面に配線１０ａが形成されており、半導体チップ３と接続する箇所における配線１０ａ上にはワイヤ接続用のパッド５ａが形成されている。なお、インターポーザ１０は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。インターポーザとは、半導体チップを搭載し、半導体チップとマザーボード（配線基板）との間に介在する中間実装基板をいう。
【００４５】
第１実施形態と同様に、半導体チップ２に形成されたバンプ接続用のパッド６ａとインターポーザ１０の配線１０ａとがバンプ７および異方性導電膜８を介して電気的に接続されている。すなわち、半導体チップ２は、電子回路形成面をインターポーザ１０に向けた、いわゆるフリップチップ実装されている。
【００４６】
半導体チップ３は、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ２に固着されている。半導体チップ３に形成されたワイヤ接続用のパッド６ｂとインターポーザ１０のパッド５ａとが、例えば金線等からなるワイヤ９により接続されている。インターポーザ１０上には、半導体チップ２，３を被覆して、半導体チップ２，３を保護するための封止樹脂１１が形成されている。
【００４７】
上記のインターポーザ１０上に半導体チップ２，３が搭載された電子回路装置は、図示しない配線基板に搭載されて、封止樹脂１１から露出したインターポーザ１０上のパッド５ｃと外部の電子回路あるいは配線基板とが、ワイヤ９により接続されて使用される。
【００４８】
なお、本実施形態では、半導体チップ２，３の双方に、バンプ接続用のパッド６ａと、ワイヤ接続用のパッド６ｂとが配置されている例について図示しているが、第１実施形態と同様に、半導体チップ２にはバンプ接続用のパッド６ａのみを形成し、半導体チップ３にはワイヤ接続用のパッド６ｂのみを形成してもよい。なお、双方の半導体チップ２，３に２種類のパッド６ａ，６ｂを形成することについての効果は、第２実施形態で説明した通りである。
【００４９】
また、第３実施形態と同様に、半導体チップ３上にスペースが存在すれば、さらに半導体チップを半導体チップ３上に搭載することも可能である。
【００５０】
上記の本実施形態に係る電子回路装置では、インターポーザ１０と半導体チップ２とをバンプ７で接続し、インターポーザ１０と半導体チップ３とをワイヤ９で接続することにより、半導体チップ２のパッド６ａが半導体チップ３により隠れることがないことから、インターポーザ１０上に積層する半導体チップ２，３のサイズに制限はない。すなわち、実装の自由度を向上させることができる。
【００５１】
このため、たとえ半導体チップ２，３が同一機能で同一サイズのチップであっても何ら問題なく、積層させることが可能となる。なお、積層させる半導体チップ２，３は同一のチップも可能であるだけで、当然ながら異なる機能およびサイズのチップでも適用可能である。
【００５２】
また、第１実施形態と同様に、インターポーザ１０上に２つの半導体チップを搭載する場合の実装面積の削減が可能となり、小型化を図ることができる。
【００５３】
また、第１実施形態と同様に、双方の電気的な接続を行うための半導体チップ２側のパッド６ａおよびインターポーザの配線１０ａは、半導体チップ２の面積分に相当する領域に自由に配置可能であることから、配線のレイアウト配置の自由度を向上させることができる。
【００５４】
さらに、第１実施形態と同様に、異なる周波数帯で用いられる２つのチップを積層させる場合に、上層の半導体チップ３よりも下層の半導体チップ２に高周波動作用のチップを配置することにより、半導体チップ２とインターポーザ１０とはワイヤではなくバンプ７により近距離で接続されていることから、高周波信号の劣化を抑え、電子回路装置の高機能化を図ることができる。
【００５５】
第５実施形態
図１１は、本実施形態に係る電子回路装置の一例を示す断面図である。なお、第４実施形態と同一の構成要素には同一の符号を付しており、その説明は省略する。
【００５６】
本実施形態に係る電子回路装置は、一方の面に半導体チップ２，３が搭載されたインターポーザ１０の裏面に、さらに二つの半導体チップ２ａ，３ａが搭載されているものである。なお、半導体チップ２ａが本発明の第３の電子素子に相当し、半導体チップ３ａが本発明の第４の電子素子に相当する。一方の面に搭載された半導体チップ２，３の構成については第４実施形態と同様である。
【００５７】
インターポーザ１０には、半導体チップ２ａ，３ａを搭載する面にも配線１０ａが形成されており、半導体チップ３ａと接続する箇所における配線１０ａ上にはワイヤ接続用のパッド５ａが形成されている。なお、インターポーザ１０は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。
【００５８】
半導体チップ２ａには、内蔵された電子回路に接続されたバンプ接続用のパッド６ａが複数配置されている。パッド６ａと電子回路との間には、図示しない入出力インターフェース回路が設けられる。半導体チップ２ａのパッド６ａには金スタッドバンプ等のバンプ７が形成されており、インターポーザ１０の配線１０ａとバンプ７とが、異方性導電膜８を介して電気的に接続されている。すなわち、半導体チップ２ａは、電子回路形成面をインターポーザ１０に向けた、いわゆるフリップチップ実装されている。
【００５９】
半導体チップ３ａは、熱硬化性樹脂や紫外線硬化性樹脂等の図示しないボンディング材により、一方の面が半導体チップ２ａに固着されている。半導体チップ３ａに形成されたワイヤ接続用のパッド６ｂとインターポーザ１０のパッド５ａとが、例えば金線等からなるワイヤ９により接続されている。インターポーザ１０上には、半導体チップ２ａ，３ａを被覆して、半導体チップ２ａ，３ａを保護するための封止樹脂１１が形成されている。
【００６０】
上記のインターポーザ１０上に半導体チップ２，２ａ，３，３ａが搭載された電子回路装置は、図示しない配線基板に搭載されて、封止樹脂１１から露出したインターポーザ１０上のパッド５ｃと外部の電子回路あるいは配線基板とが、ワイヤ９により接続されて使用される。
【００６１】
なお、本実施形態では、各半導体チップ２，２ａ，３，３ａに、バンプ接続用のパッド６ａと、ワイヤ接続用のパッド６ｂとが配置されている例について図示しているが、第１実施形態と同様に、半導体チップ２，２ａにはバンプ接続用のパッド６ａのみを形成し、半導体チップ３，３ａにはワイヤ接続用のパッド６ｂのみを形成してもよい。なお、各半導体チップに２種類のパッド６ａ，６ｂを形成することについての効果は、第２実施形態で説明した通りである。
【００６２】
上記の本実施形態に係る電子回路装置では、第４実施形態の効果に加え、同一の実装面積でさらに二つの半導体チップ２ａ，３ａをインターポーザ１０の裏面に搭載することができることから、小型化および高機能化を実現することができる。
【００６３】
なお、第３実施形態と同様に、半導体チップ３，３ａ上にスペースが存在すれば、さらに２つの半導体チップを半導体チップ３，３ａ上に搭載することも可能である。
【００６４】
本発明は、上記の実施形態の説明に限定されない。
例えば、インターポーザ１０としては、半導体チップ２，３を搭載する裏面に複数のバンプが配置されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型を採用してもよく、また、例えばはんだ等からなる球状の外部端子は存在せずチップ搭載面の裏面にはパッドしか形成されていないＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型を採用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６５】
【発明の効果】
本発明の電子回路装置によれば、少なくとも２つの電子素子をサイズに制限されることなく積み重ねることができ、小型化および高機能化を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る電子回路装置の一例を示す断面図である。
【図２】第１実施形態に係る電子回路装置の一例を示す平面図である。
【図３】比較例に係る電子回路装置の一例を示す断面図である。
【図４】比較例に係る電子回路装置の平面図である。
【図５】第１実施形態に係る電子回路装置の効果を説明するための断面図である。
【図６】第２実施形態に係る電子回路装置の一例を示す断面図である。
【図７】第２実施形態に係る電子回路装置の一例を示す平面図である。
【図８】第２実施形態に係る電子回路装置に使用される各半導体チップに配置された２種類のパッドの詳細な配置を示す拡大平面図である。
【図９】第３実施形態に係る電子回路装置の一例を示す断面図である。
【図１０】第４実施形態に係る電子回路装置の一例を示す断面図である。
【図１１】第５実施形態に係る電子回路装置の一例を示す断面図である。
【符号の説明】
１…半導体チップ（基体）、２，２ａ，３，３ａ，４…半導体チップ（電子素子）、５ａ，５ｂ，５ｃ…ワイヤ接続用のパッド、６ａ…バンプ接続用のパッド、６ｂ…ワイヤ接続用のパッド、６ｃ…接続配線、６ｄ…ワイヤ接続用のパッド、７…バンプ、８…異方性導電膜、９…ワイヤ、１０…インターポーザ（基体）、１０ａ…配線、１１…封止樹脂、１０１，１０２，１０３…半導体チップ、１０５ａ，１０５ｂ，１０５ｃ…ワイヤ接続用のパッド、１０６ａ，１０６ｂ…ワイヤ接続用のパッド、１０９…ワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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