(57)【要約】【課題】積層コンデンサの等価直列インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくする。【解決手段】相互間がセラミック層１２Ａで隔てられる内部導体１４、１６が誘電体素体内に配置される。内部導体１４、１６とセラミック層１２Ａで隔てられると共に相互間もセラミック層１２Ａで隔てられる内部導体１８、２０が誘電体素体内に配置される。各内部導体１４〜２０に切込部２２が形成され、切込部２２周りの内部導体１４の部分を流路部１４Ｂ〜２０Ｂが構成している。セラミック層１２Ａを介して隣り合っている別の内部導体の流路部との間で相互に逆向きに電流が流れる形に、各流路部１４Ｂ〜２０Ｂがそれぞれ配置されている。【選択図】  図１
2004273989.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を積層して形成された誘電体素体と、
相互間が誘電体層で隔てられ且つ、それぞれ誘電体素体内に配置される一対の第１内部導体と、
第１内部導体と誘電体層で隔てられると共に相互間が誘電体層で隔てられ且つ、それぞれ誘電体素体内に配置される一対の第２内部導体と、
を有した積層コンデンサであって、
これら二対の内部導体にそれぞれ切込部が形成されると共に、これら二対の内部導体の切込部周りの部分が電流が流れ得る流路部とそれぞれされ、
誘電体層を介して隣り合っている内部導体の流路部同士間で相互に逆向きに電流が流れる形に、これら流路部がそれぞれ配置されることを特徴とする積層コンデンサ。
【請求項２】
一対の第１内部導体の内の一方の第１内部導体からこの第１内部導体の幅と同一の幅で第１引出部が誘電体素体の側面に向かって引き出され、
一対の第２内部導体の内の一方の第２内部導体からこの第２内部導体の幅と同一の幅で第２引出部が誘電体素体の側面に向かって引き出され、
これら第１引出部の全幅及び第２引出部の全幅でそれぞれ接続される一対の端子電極が、誘電体素体の側面にそれぞれ設けられることを特徴とする請求項１記載の積層コンデンサ。
【請求項３】
一対の第１内部導体及び一対の第２内部導体が、誘電体素体内に複数ずつ配置されたことを特徴とする請求項１或いは請求項２に記載の積層コンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、等価直列インダクタンス（ＥＳＬ）を大幅に低減した積層コンデンサに係り、特にＣＰＵ用の電源の電圧変動を小さくし得る積層セラミックコンデンサに好適なものである。
【０００２】
【従来の技術】
近年、情報処理装置に用いられるＣＰＵ（主演算処理装置）は、処理スピードの向上及び高集積化によって、動作周波数が高くなる共に消費電流が著しく増加している。そしてこれに伴い、消費電力の低減化によって動作電圧が減少する傾向にあった。従って、ＣＰＵに電力を供給する為の電源では、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電圧変動をこの電源の許容値内に抑えることが非常に困難になった。
【０００３】
この為、図７に示すように、デカップリングコンデンサと呼ばれる積層コンデンサ１００が電源１０２に接続される形で、電源の安定化対策に頻繁に使用されるようになった。そして、電流の高速で過渡的な変動時に素早い充放電によって、この積層コンデンサ１００からＣＰＵ１０４に電流を供給して、電源１０２の電圧変動を抑えるようにしている。
【０００４】
【特許文献１】
特開平１１−１４４９９６号公報
【特許文献２】
特開２００１−２８４１７１号公報
【特許文献３】
特開２００２−１５１３４９号公報
【特許文献４】
特開２００２−２３１５５９号公報
【特許文献５】
特開２００２−１６４２５６号公報
【０００５】
【発明が解決しようとする課題】
しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、電流変動はより高速且つ大きなものとなっていた。この為、図７に示す積層コンデンサ１００自身が有している等価直列インダクタンス（ＥＳＬ）が相対的に大きくなる結果として、この等価直列インダクタンスが電源の電圧変動に大きく影響するようになった。
【０００６】
つまり、図７に示すＣＰＵ１０４の電源回路に用いられる従来の積層コンデンサ１００では、この図７における等価回路に示された寄生成分であるＥＳＬが高いことから、図８に示す電流Ｉの変動に伴って、このＥＳＬが積層コンデンサ１００の充放電を阻害するようになる。この為、上記と同様に電源の電圧Ｖの変動が図８のように大きくなり易く、今後のＣＰＵの高速化には適応できなくなりつつあった。
【０００７】
この理由は、電流の過渡時である充放電時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源の電圧変動の大きさと関係するからである。
ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ…式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。
【０００８】
一方、ここでこの従来のコンデンサの外観を図９に示すと共に内部構造を図１０に示し、これらの図を基にして以下に従来の積層コンデンサ１００を説明する。つまり、静電容量が得られるように、図９に示す従来の積層コンデンサ１００は、図１０に示す二種類の内部導体１１４、１１６をそれぞれ設置した一対のセラミック層１１２Ａが交互に積層されて、誘電体素体１１２が形成される構造となっている。
【０００９】
そして、これら二種類の内部導体１１４、１１６は、誘電体素体１１２の相互に対向する二つの側面１１２Ｂ、１１２Ｃにそれぞれ引き出されていて、内部導体１１４に接続される端子電極１１８及び、内部導体１１６に接続される端子電極１２０が、図９に示す積層コンデンサ１００の相互に対向する側面１１２Ｂ、１１２Ｃにそれぞれ設置された構造となっている。
本発明は上記事実を考慮し、等価直列インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１による積層コンデンサは、誘電体層を積層して形成された誘電体素体と、
相互間が誘電体層で隔てられ且つ、それぞれ誘電体素体内に配置される一対の第１内部導体と、
第１内部導体と誘電体層で隔てられると共に相互間が誘電体層で隔てられ且つ、それぞれ誘電体素体内に配置される一対の第２内部導体と、
を有した積層コンデンサであって、
これら二対の内部導体にそれぞれ切込部が形成されると共に、これら二対の内部導体の切込部周りの部分が電流が流れ得る流路部とそれぞれされ、
誘電体層を介して隣り合っている内部導体の流路部同士間で相互に逆向きに電流が流れる形に、これら流路部がそれぞれ配置されることを特徴とする。
【００１１】
請求項１に係る積層コンデンサによれば、誘電体層を積層して形成された誘電体素体内に、誘電体層を介して隔てられつつ一対の第１内部導体がそれぞれ配置される。さらに、これら第１内部導体と誘電体層で隔てられると共に相互間が誘電体層で隔てられる一対の第２内部導体が、それぞれ誘電体素体内に配置されている。そして、一対の第１内部導体が、相互に対向しつつ並列に配置されるコンデンサの電極とされ、また、一対の第２内部導体が、相互に対向しつつ並列に配置されるコンデンサの電極とされている。
【００１２】
一方、本請求項では、これら二対で計４種類存在することになる内部導体が、それぞれ切込部を有し、この切込部の周りの内部導体の部分が流路部を構成しているだけでなく、誘電体層を介して隣り合っている別の内部導体の流路部との間で相互に逆向きに電流が流れる形に、流路部がそれぞれ配置されている。
【００１３】
従って、この積層コンデンサへの通電の際に、誘電体層を介して隣り合う上下の流路部同士間で、電流が相互に逆方向に流れるようになる。そしてこれに伴って、内部導体に流れる高周波電流により発生する磁束が互いに打ち消し合うように相殺され、積層コンデンサ自体が持つ寄生インダクタンスを少なくすることで、等価直列インダクタンス（ＥＳＬ）が低減される。さらに、同一の内部導体内においても、切込部を挟んで位置する流路部の部分間で、電流の流れる方向が相互に逆なるので、等価直列インダクタンスが一層低減されるようになる。
【００１４】
以上より、本請求項に係る積層コンデンサでは、一層の低ＥＳＬ化が図られて、実効インダクタンスが大幅に低減されるようになる。この結果、本請求項によれば電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサが得られる。
【００１５】
請求項２に係る積層コンデンサによれば、請求項１の積層コンデンサと同様の構成の他に、一対の第１内部導体の内の一方の第１内部導体からこの第１内部導体の幅と同一の幅で第１引出部が誘電体素体の側面に向かって引き出され、一対の第２内部導体の内の一方の第２内部導体からこの第２内部導体の幅と同一の幅で第２引出部が誘電体素体の側面に向かって引き出され、これら第１引出部の全幅及び第２引出部の全幅でそれぞれ接続される一対の端子電極が、誘電体素体の側面にそれぞれ設けられるという構成を有している。
【００１６】
従って、一対の第１内部導体の内の一方から引き出される第１引出部及び、一対の第２内部導体の内の一方から引き出される第２引出部が、それぞれ内部導体の幅と同一の幅とされ、これら引出部の全幅で一対の端子電極とそれぞれ接続されているので、これらの内部導体と端子電極との間がより確実に接続されるようになる。
【００１７】
請求項３に係る積層コンデンサによれば、請求項１及び請求項２の積層コンデンサと同様の構成の他に、一対の第１内部導体及び一対の第２内部導体が、誘電体素体内に複数ずつ配置されたという構成を有している。
従って、これら二対の内部導体をそれぞれ誘電体素体内に複数ずつ配置することで、本請求項に係る積層コンデンサの静電容量が高まるだけでなく、磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減されるようになる。
【００１８】
【発明の実施の形態】
以下、本発明に係る積層コンデンサの一実施の形態を図面に基づき説明する。本実施の形態に係る積層コンデンサである積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０を図１から図５に示す。これらの図に示すように、誘電体シートであるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体形状の焼結体である誘電体素体１２を主要部として、この積層コンデンサ１０が構成されている。
【００１９】
図１、図３及び図４に示すように、この誘電体素体１２内の所定の高さ位置には、面状の内部導体１４が配置されており、誘電体素体１２内において誘電体層とされるセラミック層１２Ａを隔てた内部導体１４の下側には、同じく面状の内部導体１６が配置されている。誘電体素体１２内においてセラミック層１２Ａを隔てた内部導体１６の下側には、同じく面状の内部導体１８が配置されており、誘電体素体１２内においてセラミック層１２Ａを隔てた内部導体１８の下側には、同じく面状の内部導体２０が配置されている。この為、これら内部導体１４から内部導体２０が誘電体素体１２内においてセラミック層１２Ａで隔てられつつ相互に対向して配置されることになる。
【００２０】
つまり、本実施の形態では、焼成後の誘電体シートであるセラミック層１２Ａがそれぞれの間に挟まれつつ、内部導体１４から内部導体２０が順に誘電体素体１２内に配置されており、さらに内部導体２０の下側には、図３及び図４に示すように上記と同じ順序でこれら４層の電極である内部導体が繰返されてこれらの組が、例えば計１００組程度（図では３組）配置されている。
【００２１】
そして、これら内部導体１４、１６、１８、２０の中心は、誘電体素体１２の中心とほぼ同位置に配置されており、また、内部導体１４から内部導体２０の縦横寸法は、対応する誘電体素体１２の辺の長さより小さくされている。尚、これらそれぞれ略長方形に形成された内部導体１４、１６、１８、２０の材質としては、卑金属材料であるニッケル、ニッケル合金、銅或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。
【００２２】
さらに、図１に示すように、内部導体１４には、この内部導体１４の左側の端部から左側方向に向かって内部導体１４の全幅で引き出されるように、引出部１４Ａが形成されている。また、内部導体１６の手前側中央部から手前側方向に向かって導体が引き出されることで、この内部導体１６に引出部１６Ａが形成されている。一方、内部導体１８には、この内部導体１８の右側寄りの部分から右側方向に向かって内部導体１８の全幅で引き出されるように、引出部１８Ａが形成されている。また、内部導体２０の奥側中央部から奥側方向に向かって導体が引き出されることで、この内部導体２０に引出部２０Ａが形成されている。
【００２３】
以上より、図２に示す誘電体素体１２の左右側で相互に対向する二つの側面１２Ｂ、１２Ｄに向かって引き出される幅広の引出部１４Ａ、１８Ａを二つの内部導体１４、１８がそれぞれ有していることになる。さらに、誘電体素体１２の手前側と奥側で相互に対向する二つの側面１２Ｃ、１２Ｅに向かって引き出される幅狭の引出部１６Ａ、２０Ａを二つの内部導体１６、２０がそれぞれ有していることになる。
【００２４】
他方、図２に示すように、左側の側面１２Ｂには、内部導体１４の引出部１４Ａの全幅で引出部１４Ａに接続されるように、この側面１２Ｂの全幅にわたるような大きさの端子電極２４が配置されており、右側の側面１２Ｄには、内部導体１８の引出部１８Ａの全幅で引出部１８Ａに接続されるように、この側面１２Ｄの全幅にわたるような大きさの端子電極２８が配置されている。
【００２５】
また、手前側の側面１２Ｃには、引出部１６Ａを介して内部導体１６に接続される幅狭の端子電極２６が配置されることになり、奥側の側面１２Ｅには、引出部２０Ａを介して内部導体２０に接続される幅狭の端子電極３０が配置されることになる。以上より本実施の形態では、直方体である六面体形状とされる誘電体素体１２の４つの側面１２Ｂ〜１２Ｅに各端子電極２４〜３０がそれぞれ配置されることになる。
【００２６】
さらに、図１において左右方向に延びる切込部２２が内部導体１４〜２０の中央部にそれぞれ設けられている。この内の内部導体１４における切込部２２の左側寄りの部分は手前側方向に屈曲して、内部導体１４の手前側端部までこの切込部２２は伸びている。また、内部導体１６における切込部２２の右側寄りの部分は同様に手前側方向に屈曲して、内部導体１６の引出部１６Ａの右側部分までこの切込部２２は伸びている。
【００２７】
内部導体１８における切込部２２の右側寄りの部分は奥側方向に屈曲して、内部導体１８の奥側端部までこの切込部２２は伸びている。また、内部導体２０における切込部２２の左側寄りの部分は同様に奥側方向に屈曲して、内部導体２０の引出部２０Ａの左側部分までこの切込部２２は伸びている。
【００２８】
そして、切込部２２の存在により内部導体１４の電流の流路となる流路部１４Ｂが屈曲した形で構成されており、同じく切込部２２の存在により内部導体１６の電流の流路となる流路部１６Ｂが屈曲した形で構成されている。また、切込部２２の存在により内部導体１８の電流の流路となる流路部１８Ｂが屈曲した形で構成されており、同じく切込部２２の存在により内部導体２０の電流の流路となる流路部２０Ｂが屈曲した形で構成されている。従って、本実施の形態では、直角に折り曲げられる部分や折り返される部分を複数有して帯状となった流路部を各内部導体１４〜２０が有していることになる。
【００２９】
一方、図５に等価回路を示すが、内部導体１４、１６が一つのコンデンサを構成する電極となるように、端子電極２４が例えばＣＰＵの電極に接続されると共に、端子電極２６が例えば接地側に接続されるようになっていて、これら端子電極２４、２６同士が相互に逆の極性で使用される形となっている。同様に内部導体１８、２０が一つのコンデンサを構成する電極となるように、端子電極２８、３０同士が相互に逆の極性で使用される形となっている。
【００３０】
これに伴って、例えば図２に示すように端子電極２４、２８が＋極になると同時に端子電極２６、３０が−極になるときには、図１の矢印で示す電流の向きのように、端子電極２４、２８にそれぞれ繋がる内部導体１４、１８の流路部１４Ｂ、１８Ｂでは時計回転方向に沿って電流が流れ、また、端子電極２６、３０にそれぞれ繋がる内部導体１６、２０の流路部１６Ｂ、２０Ｂでは反時計回転方向に沿って電流が流れるようになる。
【００３１】
以上より、セラミック層１２Ａを介して隣り合う内部導体１４、１６の流路部１４Ｂと流路部１６Ｂとの間において、相互に逆向きに電流が流れる形に、流路部１４Ｂ、１６Ｂはそれぞれ内部導体１４、１６に配置されていることになる。同じくセラミック層１２Ａを介して隣り合う内部導体１６、１８の流路部１６Ｂと流路部１８Ｂとの間においても、相互に逆向きに電流が流れる形に、流路部１６Ｂ、１８Ｂはそれぞれ内部導体１６、１８に配置されていることになる。同じくセラミック層１２Ａを介して隣り合う内部導体１８、２０の流路部１８Ｂと流路部２０Ｂとの間においても、相互に逆向きに電流が流れる形に、流路部１８Ｂ、２０Ｂはそれぞれ内部導体１８、２０に配置されていることになる。
【００３２】
他方、本実施の形態では、内部導体１４、１６が一対の第１内部導体とされ、内部導体１８、２０が一対の第２内部導体とされている。また、内部導体１４から引き出される引出部１４Ａが、この内部導体１４の幅と同一の幅で引き出される第１引出部とされ、内部導体１８から引き出される引出部１８Ａが、この内部導体１８の幅と同一の幅で引き出される第２引出部とされることになる。
【００３３】
次に、本実施の形態に係る積層コンデンサ１０の作用を説明する。
本実施の形態に係る積層コンデンサ１０によれば、それぞれセラミック層１２Ａとなる複数の誘電体シートが積層されて直方体形状に形成される誘電体素体１２内に、セラミック層１２Ａで相互間が隔てられる形で一対の内部導体１４、１６がそれぞれ配置される構成を有している。
【００３４】
さらに、これら一対の内部導体１４、１６とセラミック層１２Ａで隔てられると共に相互間もセラミック層１２Ａで隔てられる一対の内部導体１８、２０が、それぞれ誘電体素体１２内に配置されている。そして、これら一対の内部導体１４、１６が、相互に対向しつつ並列に配置されるコンデンサの電極とされており、同じく一対の内部導体１８、２０も、相互に対向しつつ並列に配置されるコンデンサの電極とされている。
【００３５】
一方、内部導体１４からこの内部導体１４の幅と同一の幅で引出部１４Ａが誘電体素体１２の左側の側面１２Ｂに向かって引き出されており、また、内部導体１８からこの内部導体１８の幅と同一の幅で引出部１８Ａが誘電体素体１２の右側の側面１２Ｄに向かって引き出されている。そして、これら引出部１４Ａの全幅及び引出部１８Ａの全幅でそれぞれ接続される一対の端子電極２４、２８が、誘電体素体１２のこれら相互に対向する側面１２Ｂ、１２Ｄにそれぞれ設けられている。尚、これら側面１２Ｂ、１２Ｄと異なる側面１２Ｃには、内部導体１６と接続される端子電極２６が配置されており、同じく側面１２Ｅには、内部導体２０と接続される端子電極３０がそれぞれ配置されている。
【００３６】
さらに、本実施の形態では、これら二対で計４種類存在することになる内部導体１４〜２０が、それぞれ切込部２２を有しており、この切込部２２を挟んだ各内部導体１４〜２０の部分が流路部１４Ｂ〜２０Ｂをそれぞれ構成しているだけでなく、セラミック層１２Ａを介して隣り合っている別の内部導体の流路部との間で相互に逆向きに電流が流れる形に、各流路部１４Ｂ〜２０Ｂがそれぞれ配置されている。
【００３７】
従って、この積層コンデンサ１０への通電の際に、セラミック層１２Ａを介して隣り合う内部導体１４〜２０の流路部１４Ｂ〜２０Ｂ同士間で、電流が相互に逆方向に流れるようになる。そしてこれに伴って、内部導体に流れる高周波電流により発生する磁束が互いに打ち消し合うように相殺され、積層コンデンサ１０自体が持つ寄生インダクタンスを少なくすることで、等価直列インダクタンス（ＥＳＬ）が低減される。
【００３８】
さらに、同一の内部導体１４〜２０内においても、各流路部１４Ｂ〜２０Ｂの切込部２２を挟んで位置する部分間で、それぞれ電流の流れる方向が相互に逆なるので、等価直列インダクタンスが一層低減されるようになる。
【００３９】
以上より、本実施の形態に係る積層コンデンサ１０は、一層の低ＥＳＬ化が図られて、実効インダクタンスが大幅に低減されるようになる。この結果、本実施の形態によれば、電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサ１０となる。
【００４０】他方、本実施の形態では、内部導体１４から引き出される引出部１４Ａ及び、内部導体１８から引き出される引出部１８Ａが、それぞれ内部導体１４、１８の幅と同一の幅とされ、これら引出部の全幅で、相互に対向する誘電体素体１２の側面１２Ｂ、１２Ｄにそれぞれ配置された一対の端子電極２４、２８とそれぞれ接続されているので、これらの内部導体１４、１８と端子電極２４、２８との間がより確実に接続されるようになる。
【００４１】
一方、本実施の形態では、内部導体１４、１６及び内部導体１８、２０が、誘電体素体１２内に複数ずつ配置されているので、積層コンデンサ１０の静電容量が高まるだけでなく、磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減されるようになる。
【００４２】
次に、ネットワークアナライザを用いて、以下の各試料のＳパラメータのＳ２１特性を測定し、各試料の減衰特性をそれぞれ求めた。まず、各試料となるサンプルの内容を説明する。つまり、コンデンサとして一般的な図９に示す積層コンデンサを従来例とし、図２に示す一実施の形態に係る積層コンデンサを実施例とした。
【００４３】
ここで、減衰特性の実測値と図７に示す積層コンデンサ１００内の等価回路の減衰量とが合致するように、等価回路の定数を算出した。そして、図６に示す各試料の減衰特性のデータから、２０ＭＨｚ以上の高周波数の帯域における実施例の減衰量が、従来例に比べて約１５ｄＢほど増えていることが分かる。この為、このデータによって高周波特性の改善が実施例に見られることが理解できる。
【００４４】
他方、算出したＥＳＬに関しても、従来例の８４５．３ｐＨに比べて実施例は１４５．２ｐＨと大幅に低減されており、本発明の効果がこれらの値によっても実証されることが確認できた。尚、等価直列抵抗（ＥＳＲ）に関し、従来例は５．５ｍΩであったのに対して、実施例は７．８ｍΩであった。
【００４５】
ここで用いた各試料の寸法に関し、図９及び図２に示すように長さＷ及び長さＬは、従来例及び実施例共にＷ＝１．２５ｍｍ、Ｌ＝２．０ｍｍであった。また、試験に用いた各試料の静電容量は、従来例が１．００１μＦであり、実施例が０．９６８μＦであった。
【００４６】
尚、上記実施の形態に係る積層コンデンサ１０では、二対で計４種類の内部導体を有する構造とされているが、層数は実施の形態に示された数に限定されずさらに多数としても良い。
【００４７】
【発明の効果】
本発明によれば、等価直列インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る積層コンデンサの分解斜視図であって、この積層コンデンサの内部導体の部分をそれぞれ示す図である。
【図２】本発明の一実施の形態に係る積層コンデンサを示す斜視図である。
【図３】本発明の一実施の形態に係る積層コンデンサを示す断面図であって、図２の３−３矢視線断面図である。
【図４】本発明の一実施の形態に係る積層コンデンサを示す断面図であって、図２の４−４矢視線断面図である。
【図５】本発明の一実施の形態に係る積層コンデンサの等価回路を示す図である。
【図６】各試料の減衰特性を表すグラフを示した図である。
【図７】従来例の積層コンデンサを採用した回路図である。
【図８】従来例の積層コンデンサを採用した回路における電流変動と電圧変動との関係を表すグラフを示した図である。
【図９】従来例に係る積層コンデンサを示す斜視図である。
【図１０】従来例に係る積層コンデンサの内部導体の部分を示す分解斜視図である。
【符号の説明】
１０            積層コンデンサ
１２            誘電体素体
１２Ｂ          側面
１２Ｃ          側面
１２Ｄ          側面
１２Ｃ          側面
１４、１６      内部導体（第１内部導体）
１４Ａ          引出部（第１引出部）
１４Ｂ、１６Ｂ  流路部
１８、２０      内部導体（第２内部導体）
１８Ａ          引出部（第２引出部）
１８Ｂ、２０Ｂ  流路部
２２            切込部
２４            端子電極
２８            端子電極
【図１】
2004273989.tif 000003
【図２】
2004273989.tif 000004
【図３】
2004273989.tif 000005
【図４】
2004273989.tif 000006
【図５】
2004273989.tif 000007
【図６】
2004273989.tif 000008
【図７】
2004273989.tif 000009
【図８】
2004273989.tif 000010
【図９】
2004273989.tif 000011
【図１０】
2004273989.tif 000012