(57)【要約】【課題】　２つのノードを具備する両方向データチャンネル上のデータを検出するデータ検出回路を提供すること。【解決手段】　本発明による両方向データチャンネル上のデータは、前記両方向データチャンネルの両側のノードに入力されるデータの組合せで決定される。前記第１ノードのデータ検出回路は、前記両方向データチャンネルに入力されたデータと多数の基準電圧とを比較する。比較のために使われる電圧は、前記両方向データチャンネルの第１ノードに出力されるデータの状態によって決定される。前記両方向データチャンネルから入力されるデータと１つ以上の基準電圧とを比較することによって、データは５０％程度の振幅差で検出される効果がある。したがって、本発明のデータ検出回路は、従来のデータ検出回路に比べて雑音、及びグリッチの影響を受けない。データ検出方法もやはり提供される。【選択図】　　　図３
2004118845.tif 000002
【特許請求の範囲】
【請求項１】
　第２データ発生装置が両方向データチャンネルに出力したデータを検出するための第１データ発生装置のデータ検出回路において、 
　前記第１データ発生装置が前記両方向データチャンネルに伝送する信号の論理状態を受信する第１入力端と、
　前記両方向データチャンネル上の現在の信号を受信する第２入力端と、
　前記両方向データチャンネル上の論理ハイ信号を示す第１基準電圧を受信する第３入力端と、
　前記両方向データチャンネル上の論理ロー信号を示す第２基準電圧を受信する第４入力端と、
　前記第１基準電圧及び前記第２基準電圧の平均値を有する第３基準電圧を受信する第５入力端と、
　前記両方向データチャンネル上の現在の信号と前記第１基準電圧とを比較し、前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または前記両方向データチャンネル上の現在の信号と前記第２基準電圧とを比較し、前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する比較器と、
を具備するデータ検出回路。
【請求項２】
　前記比較器が、
　前記両方向データチャンネル上の現在の信号と前記第１基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または、
　前記両方向データチャンネル上の現在の信号と前記第２基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する請求項１に記載のデータ検出回路。
【請求項３】
　前記比較器が、前記第１入力端に入力された前記信号の論理状態に応じて、
　前記両方向データチャンネル上の現在の信号と前記第１基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または、
　前記両方向データチャンネル上の現在の信号と前記第２基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する請求項２に記載のデータ検出回路。
【請求項４】
　前記比較器が、
　前記両方向データチャンネル上の現在の信号と前記第１基準電圧とを比較する構造を有する第１差動増幅器と、
　前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する構造を有する第２差動増幅器と、
を具備する請求項１に記載のデータ検出回路。
【請求項５】
　前記比較器が、
　前記両方向データチャンネル上の現在の信号と前記第２基準電圧とを比較する構造を有する第３差動増幅器と、
　前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する構造を有する第４差動増幅器と、
を具備する請求項４に記載のデータ検出回路。
【請求項６】
　前記比較器が、
　前記第１入力端の信号の論理状態が第１状態である場合には、前記第１差動増幅器及び前記第２差動増幅器をターンオンし、前記第１入力端の信号の論理状態が第２状態である場合には、前記第１差動増幅器及び前記第２差動増幅器をターンオフする構造を有する第１スイッチを具備する請求項５に記載のデータ検出回路。
【請求項７】
　前記比較器が、
　前記第１入力端の信号の論理状態が第１状態である場合には、前記第３差動増幅器及び前記第４差動増幅器をターンオフし、前記第１入力端の信号の論理状態が第２状態である場合には、前記第３差動増幅器及び前記第４差動増幅器をターンオンする構造を有する第２スイッチを具備する請求項６に記載のデータ検出回路。
【請求項８】
　第１半導体装置及び第２半導体装置から同時にデータを受信する両方向データチャンネルを通じて前記第２半導体装置が前記第１半導体装置に出力したデータを検出するための前記第１半導体装置のデータ検出回路であって、
　前記第１半導体装置が前記両方向データチャンネルに出力する信号の論理状態を受信する第１入力端と、
　前記両方向データチャンネル上の現在のデータ状態を受信する第２入力端と、
　基準電圧を受信する基準電圧端と、
　前記第２入力端の信号と前記基準電圧とを同時に比較する比較器と、
を具備し、
　前記比較器が、前記第１半導体装置が前記両方向データチャンネルに出力する信号の論理状態を表す電圧によって活性化することを特徴とするデータ検出回路。
【請求項９】
　前記両方向データチャンネルが、ハイデータ状態、ローデータ状態、または前記ハイデータ状態とローデータ状態とのほぼ中間のデータ状態を有する請求項８に記載のデータ検出回路。
【請求項１０】
　前記ハイデータ状態が第１電圧によって表され、前記ローデータ状態が第２電圧によって表される請求項９に記載のデータ検出回路。
【請求項１１】
　前記基準電圧が前記第１電圧と前記第２電圧とのほぼ中間の電圧である請求項１０に記載のデータ検出回路。
【請求項１２】
　前記比較器が、
　前記第２入力端に入力される信号と前記第１電圧とを比較すると同時に前記第２入力端に入力される信号と前記基準電圧とを比較する第１回路と、
　前記第２入力端に入力される信号と前記第２電圧とを比較すると同時に前記第２入力端に入力される信号と前記基準電圧とを比較する第２回路と、
を具備する請求項１０に記載のデータ検出回路。
【請求項１３】
　所定の時間に前記第１回路のみまたは前記第２回路のみが活性化する請求項１２に記載のデータ検出回路。
【請求項１４】
　前記第１入力端に入力される信号の論理状態が、前記比較器の前記第１回路または第２回路の活性化の如何を決定する請求項１３に記載のデータ入力回路。
【請求項１５】
　前記比較器の第１回路が、
　前記基準電圧が駆動するゲートを有する第１トランジスタ及び前記第２入力端に入力された信号が駆動する第２トランジスタを具備する第１差動増幅器と、
　前記第１電圧が駆動するゲートを有する第１トランジスタ及び前記第２入力端に入力された信号が駆動する第２トランジスタを具備する第２差動増幅器と、
を具備する請求項１２に記載のデータ検出回路。
【請求項１６】
　前記比較器の第２回路が、
　前記基準電圧が駆動するゲートを有する第１トランジスタ及び前記第２入力端に入力された信号が駆動する第２トランジスタを具備する第１差動増幅器と、
　前記第２電圧が駆動するゲートを有する第１トランジスタ及び前記第２入力端に入力された信号が駆動する第２トランジスタを具備する第２差動増幅器と、
を具備する請求項１２に記載のデータ検出回路。
【請求項１７】
　第１データ発生装置と第２データ発生装置とに接続された同時両方向データチャンネル上のデータを検出するためのデータ検出システムにおいて、
　前記第１データ発生装置が、
　前記両方向データチャンネルを通じて前記第２データ発生装置に伝送される論理状態の信号を受信する第１入力端と、
　前記両方向データチャンネル上の現在の信号を受信する第２入力端と、
　前記両方向データチャンネル上の論理ハイである信号を示す第１基準電圧を受信する第１基準電圧端と、
　前記両方向データチャンネル上の論理ローである信号を示す第２基準電圧を受信する第２基準電圧端と、
　前記第１基準電圧及び前記第２基準電圧の平均値を有する第３基準電圧を受信する第３基準電圧端と、
　前記両方向データチャンネル上の現在の信号と第１基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または前記データチャンネル上の現在の信号と第２基準電圧を比較すると同時に前記データチャンネル上の現在の信号と前記第３基準電圧とを比較する比較器と、
を具備し、
　前記第２データ発生装置が、
　前記両方向データチャンネルを通じて前記第１データ発生装置に伝送される信号の論理状態を受信する第１入力端と、
　前記両方向データチャンネル上の現在の信号を受信する第２入力端と、
　前記両方向データチャンネル上の論理ハイである信号を示す第１基準電圧を受信する第１基準電圧端と、
　前記両方向データチャンネル上の論理ローである信号を示す第２基準電圧を受信する第２基準電圧端と、
　前記第１基準電圧及び前記第２基準電圧の平均値を有する第３基準電圧を受信する第３基準電圧端と、
　前記両方向データチャンネル上の現在の信号と第１基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または前記データチャンネル上の現在の信号と第２基準電圧とを比較すると同時に前記データチャンネル上の現在の信号と前記第３基準電圧とを比較する比較器と、
を具備するデータ検出システム。
【請求項１８】
　各比較器が、
　前記両方向データチャンネル上の現在の信号と前記第１基準電圧とを比較する構造を有する第１差動増幅器と、
　前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する構造を有する第２差動増幅器と、
　前記両方向データチャンネル上の現在の信号と前記第２基準電圧とを比較する構造を有する第３差動増幅器と、
　前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する構造を有する第４差動増幅器と、
を具備する請求項１７に記載のデータ検出システム。
【請求項１９】
　各比較器が、前記第１差動増幅器と前記第２差動増幅器とをイネーブルさせるか、または前記第３差動増幅器と前記第４差動増幅器とをイネーブルさせる構造を有する請求項１８に記載のデータ検出システム。
【請求項２０】
　前記差動増幅器が前記第１入力端に入力された信号の論理状態に応じて活性化する請求項１９に記載のデータ検出システム。
【請求項２１】
　第２データ発生装置によって発生し第１データ発生装置及び前記第２データ発生装置に接続されたデータチャンネルを通じて入力されるデータを前記第１データ発生装置が検出するデータ検出方法において、
　前記データチャンネルの現在の状態と所定の基準電圧とを比較する段階を具備し、
　前記所定の基準電圧が、前記両方向データチャンネルのロー状態を示す基準電圧と前記データチャンネルのハイ状態とを示す基準電圧の中間値を有し、
　前記第１データ発生装置及び前記第２データ発生装置は前記データチャンネルを通じてデータを同時に送受信することを特徴とするデータ検出方法。
【請求項２２】
　前記データ検出方法が、前記データチャンネルの現在の状態と前記データチャンネルのロー状態を示す前記基準電圧とを比較するか、または前記データチャンネルの現在の状態と前記データチャンネルのハイ状態を示す前記基準電圧とを比較する段階をさらに具備することを特徴とする請求項２１に記載のデータ検出方法。
【請求項２３】
　前記データ検出方法が、前記データチャンネルの現在の状態と前記データチャンネルのロー状態を示す前記基準電圧とを比較すると同時に、前記データチャンネルの現在の状態と前記データチャンネルのハイ状態を示す前記基準電圧とを比較することを特徴とする請求項２２に記載のデータ検出方法。
【請求項２４】
　前記データ検出方法が、
　前記両方向データチャンネルの現在の状態とロー状態を示す前記基準電圧とを比較するか、または前記両方向データチャンネルの現在の状態とハイ状態を示す前記基準電圧とを比較するかを決定する段階をさらに具備することを特徴とする請求項２２に記載のデータ検出方法。
【請求項２５】
　前記決定が、前記第１半導体装置が前記両方向データチャンネルに出力するデータの論理状態に基づいてなされることを特徴とする請求項２４に記載のデータ検出方法。
【請求項２６】
　前記両方向データチャンネルの現在の状態と前記両方向データチャンネルのハイ状態を示す前記基準電圧とを比較しようとする場合、 
　前記データ検出方法が、
　前記第１データ発生装置が前記両方向データチャンネルに出力するデータのハイ論理状態に基づいて比較器の第１部分をイネーブルする段階と、
　前記両方向データチャンネルの現在の状態と前記所定の基準電圧とを比較すると同時に、前記データチャンネルの現在の状態と前記データチャンネルのハイ状態を示す前記基準電圧とを比較する段階と、
をさらに具備する請求項２５に記載のデータ検出方法。
【請求項２７】
　前記両方向データチャンネルの現在の状態と前記両方向データチャンネルのロー状態を示す前記基準電圧とを比較しようとする場合、
　前記データ検出方法が、
　前記第１データ発生装置が前記両方向データチャンネルに出力するデータのロー論理状態に基づいて比較器の第２部分をイネーブルする段階と、
　前記両方向データチャンネルの現在の状態と前記所定の基準電圧とを比較すると同時に、前記データチャンネルの現在の状態と前記データチャンネルのロー状態を示す前記基準電圧とを比較する段階と、
をさらに具備する請求項２５に記載のデータ検出方法。
【請求項２８】
　第１データ発生装置と第２データ発生装置とに接続された両方向データチャンネルを通じて、前記第１データ発生装置と前記第２データ発生装置とが相互に同時にデータを送受信できるシステムにおいて、
　前記第２データ発生装置が前記両方向データチャンネルに出力したデータを前記第１データ発生装置が検出するデータ検出方法が、
　前記第１データ発生装置が前記両方向データチャンネルに出力したデータの論理状態を決定する段階と、
　前記第１データ発生装置と前記第２データ発生装置とが出力したデータが前記両方向データチャンネルの論理状態と異なる場合に、前記両方向データチャンネルの現在の状態と前記両方向データチャンネルにほぼ等しい電圧を有する第１基準電圧とを比較する段階と、
　前記両方向データチャンネルの現在の状態と付加的な基準電圧とを比較する段階と、
を具備することを特徴とするデータ検出方法。
【請求項２９】
　前記両方向データチャンネルの現在の状態と付加的な基準電圧とを比較する段階が、
　前記第１データ発生装置及び前記第２データ発生装置が前記両方向データチャンネルにハイ論理状態を有するデータを出力した場合に、前記両方向データチャンネルの現在の状態と前記両方向データチャンネルにほぼ等しい電圧を有する第２基準電圧とを比較する段階か、または、
　前記第１データ発生装置及び前記第２データ発生装置が前記両方向データチャンネルにロー論理状態を有するデータを出力した場合に、前記両方向データチャンネルの現在の状態と前記両方向データチャンネルにほぼ等しい電圧を有する第３基準電圧とを比較する段階を具備する請求項２８に記載のデータ検出方法。
【請求項３０】
　前記第１データ発生装置が前記両方向データチャンネルに出力したデータの論理状態に基づいて、前記両方向データチャンネルの現在の状態と前記第２基準電圧とを比較するか、または前記両方向データチャンネルの現在の状態と前記第３基準電圧とを比較する請求項２９に記載のデータ検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置に係り、より詳しくは、データを同時に送受信できる同時両方向入出力回路及び前記同時両方向入出力回路を利用したデータ再生方法に関する。
【背景技術】
【０００２】
　同時両方向入出力システムは、１つのデータバスラインを通じてデータを同時に送受信できる。したがって、同時両方向入出力システムのデータ帯域幅は、従来の単一方向入出力システムの帯域幅を実質的に倍増させる効果がある。
　図１は、従来技術による２つの同時両方向入出力回路を具備するデータ伝送システム１００の概略的なブロック図である。図１を参照すれば、データ伝送システム１００は、第１同時両方向入出力回路１０及び第２同時両方向入出力回路６０を具備する。第１同時両方向入出力回路１０及び第２同時両方向入出力回路６０は、システムバスライン５０を共有する。
【０００３】
　第１同時両方向入出力回路１０は、第１出力バッファ２０ａと第１入力バッファ４０ａとを具備する。第２同時両方向入出力回路６０は、第２出力バッファ２０ｂと第２入力バッファ４０ｂとを具備する。
　第１出力バッファ２０ａは、パッド１１から受信したデータＤｏｕｔ１をシステムバスライン５０にドライビングする。また、第１入力バッファ４０ａは、システムバスライン５０からの入力信号Ｄｉｎ１を受信し、パッド１１から受信したデータＤｏｕｔ１の論理状態（すなわち、ハイまたはロー）に応じて、第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２を受信する。さらに、第１入力バッファ４０ａは、受信したデータＤｉｎ１と第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２とを比較し、第２出力バッファ２０ｂがドライビングしたデータＤｏｕｔ２も検出する。
【０００４】
　第２出力バッファ２０ｂは、パッド１１′から受信したデータＤｏｕｔ２をシステムバスライン５０にドライビングする。また、第２入力バッファ４０ｂは、システムバスライン５０上のデータＤｉｎ２及び第１基準電圧Ｖｒｅｆ１、またはシステムバスライン５０上のデータＤｉｎ２及び第２基準電圧Ｖｒｅｆ２を、パッド１１′からのデータＤｏｕｔ２の論理状態（例えば、ハイまたはロー）に応じて受信する。さらに、第２入力バッファ４０ｂは、受信したデータＤｉｎ２と第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２とを比較し、第１出力バッファ２０ａがドライビングしたデータＤｏｕｔ１を検出する。
　システムバスライン５０上のデータＤｉｎ１及びＤｉｎ２のレベルは、第１出力バッファ２０ａ及び第２出力バッファ２０ｂの出力信号によって決定される。
【０００５】
　図２は、図１のデータ伝送システム１００の動作を示すタイミング図である。図１及び図２を参照してデータ伝送システム１００の動作を詳細に説明すれば、次の通りである。
　ここで、第１基準電圧Ｖｒｅｆ１は、受信したデータＤｏｕｔ１及びＤｏｕｔ２の振幅の７５％程度に設定される。また、第２基準電圧Ｖｒｅｆ２は、受信したデータＤｏｕｔ１及びＤｏｕｔ２の振幅の２５％程度に設定される。
　まず、各パッド１１、１１′に入力されるデータＤｏｕｔ１、Ｄｏｕｔ２が論理ハイである場合、第１入力バッファ４０ａ及び第２入力バッファ４０ｂはそれぞれ、比較のために第１基準電圧Ｖｒｅｆ１を基準電圧に設定する。第１出力バッファ２０ａ及び第２出力バッファ２０ｂの出力信号が論理ハイであるため、システムバスライン５０上の電圧Ｄｉｎ１、Ｄｉｎ２は論理ハイである（図２のＡ区間を参照）。
【０００６】
　第１入力バッファ４０ａ及び第２入力バッファ４０ｂは、システムバスライン５０上の論理ハイ電圧Ｄｉｎ１と第１基準電圧Ｖｒｅｆ１との間の差と、システムバスライン５０上の論理ハイ電圧Ｄｉｎ２と第１基準電圧Ｖｒｅｆ１との間の差とをそれぞれ増幅し、データＯＵＴ１及びＯＵＴ２をそれぞれ検出する。
　しかし、パッド１１から受信したデータＤｏｕｔ１が論理ハイであり、パッド１１′から受信したデータＤｏｕｔ２が論理ローである場合、第１入力バッファ４０ａは第１基準電圧Ｖｒｅｆ１を基準電圧に設定し、第２入力バッファ４０ｂは第２基準電圧Ｖｒｅｆ２を基準電圧に設定する（図２のＢ区間を参照）。
【０００７】
　この時、システムバスライン５０上の結合電圧(combined voltage)Ｄｉｎ１及びＤｉｎ２は、データハイ電圧Ｖｈとデータロー電圧Ｖｌの中間値Ｖｍｉｄを有する。
　第１入力バッファ４０ａは、第１基準電圧Ｖｒｅｆ１（＝０．７５Ｖｈ）とシステムバスライン５０上の電圧Ｄｉｎ１（＝Ｖｍｉｄ）との間の差を増幅し、第２出力バッファ２０ｂがドライビングした論理ローのデータＯＵＴ１（＝Ｄｏｕｔ２）を検出する。
　一方、第２入力バッファ４０ｂは、第２基準電圧Ｖｒｅｆ２（＝０．２５Ｖｈ）とシステムバスライン５０上の電圧Ｄｉｎ２（＝Ｖｍｉｄ）との差を増幅し、第１出力バッファ２０ｂがドライビングした論理ハイのデータＯＵＴ２（＝Ｄｏｕｔ１）を検出する。
【０００８】
　各データＤｏｕｔ１及びＤｏｕｔ２の状態に応じた第１同時両方向入出力回路１０及び／または第２同時両方向入出力回路６０の動作は、当業者であれば容易に理解できるであろう。
　従来の第１同時両方向入出力回路１０及び／または第２同時両方向入出力回路６０は、（基準電圧とシステムバスライン５０上の電圧との間の）データ読み出しのわずか２５％程度の振幅差を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　したがって、本発明が解決しようとする技術的な課題は、データ入力マージンを増加させた両方向入出力回路及びデータ検出方法を提供することである。
【課題を解決するための手段】
【００１０】
　前記目的を達成するために、本発明によるデータ検出回路は、第２データ発生装置によって両方向データチャンネルに出力されたデータを検出するための第１データ発生装置のデータ検出回路において、前記第１データ発生装置によって前記両方向データチャンネルに伝送される信号の論理状態を受信する第１入力端と、前記両方向データチャンネル上の現在の信号を受信する第２入力端と、前記両方向データチャンネル上の論理ハイ信号を示す第１基準電圧を受信する第３入力端と、前記両方向データチャンネル上の論理ロー信号を示す第２基準電圧を受信する第４入力端と、前記第１基準電圧及び前記第２基準電圧の平均値を有する第３基準電圧を受信する第５入力端と、前記両方向データチャンネル上の現在の信号と前記第１基準電圧とを比較し、前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または前記両方向データチャンネル上の現在の信号と前記第２基準電圧とを比較し、前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する比較器と、を具備する。
【００１１】
　前記目的を達成するために、本発明による他のデータ検出装置は、前記第１半導体装置及び第２半導体装置から同時にデータを受信する両方向データチャンネルを通じて前記第２半導体装置が前記第１半導体装置に出力したデータを検出するための前記第１半導体装置のデータ検出回路において、前記第１半導体装置から前記両方向データチャンネルに出力される信号の論理状態を受信する第１入力端と、前記両方向データチャンネル上の現在のデータ状態を受信する第２入力端と、基準電圧を受信する基準電圧端と、前記第２入力端の信号と前記基準電圧とを同時に比較する比較器と、を具備し、前記比較器は前記第１半導体装置から前記両方向データチャンネルに出力される信号の論理状態を表す電圧によって活性化される。
【００１２】
　前記目的を達成するために、本発明によるさらに他のデータ検出装置は、第１データ発生装置装置と第２データ発生装置装置との間に接続された同時両方向データチャンネル上のデータを検出するためのデータ検出システムにおいて、前記第１データ発生装置は、前記両方向データチャンネルを通じて前記第２データ発生装置に伝送される信号の論理状態を受信する第１入力端と、前記両方向データチャンネル上の現在の信号を受信する第２入力端と、前記両方向データチャンネル上の論理ハイの信号を示す第１基準電圧を受信する第１基準電圧端と、前記両方向データチャンネル上の論理ローの信号を示す第２基準電圧を受信する第２基準電圧端と、前記第１基準電圧及び前記第２基準電圧の平均値を有する第３基準電圧を受信する第基準電圧端と、前記両方向データチャンネル上の現在の信号と第１基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または前記両方向データチャンネル上の現在の信号と第２基準電圧を比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する比較器と、を具備し、前記第２データ発生装置は、前記両方向データチャンネルを通じて前記第１データ発生装置に伝送される信号の論理状態を受信する第１入力端と、前記両方向データチャンネル上の現在の信号を受信する第２入力端と、前記両方向データチャンネル上の論理ハイの信号を示す第１基準電圧を受信する第１基準電圧端と、前記両方向データチャンネル上の論理ローの信号を示す第２基準電圧を受信する第２基準電圧端と、前記第１基準電圧及び前記第２基準電圧の平均値を有する第３基準電圧を受信する第３基準電圧端と、前記両方向データチャンネル上の現在の信号と第１基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較するか、または前記両方向データチャンネル上の現在の信号と第２基準電圧とを比較すると同時に前記両方向データチャンネル上の現在の信号と前記第３基準電圧とを比較する比較器と、を具備する。
【００１３】
　前記目的を達成するために本発明によるさらに他のデータ検出装置は、第２データ発生装置によって発生され、第１データ発生装置及び前記第２データ発生装置間に接続された両方向データチャンネルを通じて入力されるデータを前記第１データ発生装置が検出するデータ検出方法において、前記両方向データチャンネルの現在の状態と所定の基準電圧とを比較する段階を具備して、前記所定の基準電圧は前記両方向データチャンネルのロー状態を示す基準電圧と前記両方向データチャンネルのハイ状態とを示す基準電圧の中間値を有し、前記第１データ発生装置及び前記第２データ発生装置は前記両方向データチャンネルを通じてデータを同時に送受信することを特徴とする。
【００１４】
　前記目的を達成するために本発明によるさらに他のデータ検出装置は、第１データ発生装置と第２データ発生装置との間に接続された両方向データチャンネルを通じて前記第１データ発生装置と前記第２データ発生装置とが相互同時にデータを送受信できるシステムで、前記第２データ発生装置が前記両方向データチャンネルに出力したデータを前記第１データ発生装置が検出するデータ検出方法において、前記第１データ発生装置が前記両方向データチャンネルに出力したデータの論理状態を決定する段階と、前記両方向データチャンネルの現在の状態及び前記第１データ発生装置と前記第２データ発生装置とが出力したデータが前記両方向データチャンネルの論理状態と異なる場合に、前記両方向データチャンネルに現れる同じ電圧を有する第１基準電圧とを比較する段階と、前記両方向データチャンネルの現在の状態と付加的な基準電圧とを比較する段階と、を具備することを特徴とする。
【発明の効果】
【００１５】
　本発明による同時両方向入出力回路及びそれを具備するシステムは、入力データを５０％程度の振幅差で検出するので、従来の回路よりもノイズや電力、あるいはその他の異常（ｇｌｉｔｃｈ）による影響を受けにくい。また、本発明による同時両方向入出力回路及びデータ再生方法は、３つの基準信号と出力待機中信号との組合せを利用して、入力信号のそれぞれを５０％程度の振幅差で検出する効果がある。
【発明を実施するための最良の形態】
【００１６】
　本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
　以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１７】
　図３は、本発明の実施例による同時両方向入出力回路の概略的なブロック図である。図３を参照すれば、本発明による同時両方向入出力回路３００は、出力バッファ３２０及び入力バッファ３５０を具備する。
　出力バッファ３２０は、バスライン３３０と入力端子３１０との間に接続される。出力バッファ３２０は、出力待機中信号Ｄｏｕｔを入力端子３１０から受信し、受信した信号をバッファリングし、バッファリングした信号をバスライン３３０に伝送する。出力待機中信号Ｄｏｕｔは論理ハイまたは論理ローである。
【００１８】
　入力バッファ３５０は比較器の機能を具備し、バスライン３３０と入力端子３１０との間に接続される。また第１入力端を通じて出力される信号Ｄｏｕｔを受信し、第２入力端を通じて入力端子３１０に入力される信号の現在の論理状態を受信し、第３乃至第５入力端を通じて３つの基準電圧ＶｒｅｆＨ、ＶｒｅｆＬ、ＶｒｅｆＭのそれぞれを受信する。
　入力バッファ３５０は入力端子３１０を通じて入出力される信号Ｄｏｕｔの論理状態（ハイまたはロー）によって、相異なるレベルを有する３つの基準電圧ＶｒｅｆＨ、ＶｒｅｆＭ、ＶｒｅｆＬの中の２つの基準電圧（例えば、ＶｒｅｆＨとＶｒｅｆＭ、ＶｒｅｆＭとＶｒｅｆＬ等）、及びデータ入出力回路３００の外部からパッド３４０を通じて入力される入力信号ＩＮと出力される信号Ｄｏｕｔとによって決定されたバスライン３３０上の信号Ｄｉｎを比較し、パッド３４０を通じて入力される入力信号ＩＮを再生する。
【００１９】
　パッケージピン（図示せず）に接続されるパッド３４０はデータバスライン３３０に接続される。
　入力バッファ３５０は、入力端子３１０（Ｄｏｕｔ）とバスライン３３０（ＯＵＴ）との間に並列に接続される第１信号検出回路３６０及び第２信号検出回路３８０を具備する。第１信号検出回路３６０及び第２信号検出回路３８０はともに図４に記載されている。
【００２０】
　第１信号検出回路３６０は、第１論理状態（例えば、ハイ）の出力待機中信号Ｄｏｕｔに応答して、バスライン３３０上の電圧Ｄｉｎと第１基準電圧ＶｒｅｆＨとの間の電圧差を増幅するか、またはバスライン３３０上の電圧Ｄｉｎと第２基準電圧ＶｒｅｆＭとの間の電圧差を増幅し、増幅の結果を第１出力端ＯＵＴと第２出力端ＯＵＴＢとに出力する。
【００２１】
　第２信号検出回路３８０は、第１信号検出回路３６０の第１出力端ＯＵＴと第２出力端ＯＵＴＢとにそれぞれ接続される第１出力端と第２出力端とを具備する。第２信号検出回路３８０は、第２論理状態（例えば、ロー）の出力待機中信号Ｄｏｕｔに応答して、バスライン３３０上の電圧Ｄｉｎと第２基準電圧ＶｒｅｆＭとの間の電圧差を増幅するか、またはバスライン３３０上の電圧Ｄｉｎと第３基準電圧ＶｒｅｆＬとの間の電圧差を増幅する。各信号検出回路３６０及び３８０は、差動増幅器によって具現されるのが望ましい。
【００２２】
　ここで、第１基準電圧ＶｒｅｆＨは入力データＩＮのハイレベルとして定義され、第３基準電圧ＶｒｅｆＬは入力データＩＮのローレベルとして定義される。また、第２基準電圧ＶｒｅｆＭは、第１基準電圧ＶｒｅｆＨと第３基準電圧ＶｒｅｆＬとの和の半分として定義される。言い換えれば、第２基準電圧ＶｒｅｆＭは入力データＩＮの振幅の半分、すなわち、ＶｒｅｆＭ＝（ＶｒｅｆＨ＋ＶｒｅｆＬ）／２であることが望ましい。
【００２３】
　図４は、図３に示された入力バッファの第１回路図を示す。図４を参照すれば、入力バッファ３５０は第１信号検出回路３６０及び第２信号検出回路３８０を具備する。
　第１信号検出回路３６０は、差動増幅器３６９、３７１、多数のＮＭＯＳトランジスタ３６１、３７３、３７５及び抵抗器３６５、３５７を具備する。
　ＮＭＯＳトランジスタ３６１は接地電圧ＶＳＳとノード３７４との間に接続され、ＮＭＯＳトランジスタ３６１のゲートで出力待機中信号Ｄｏｕｔを受信する。抵抗器３６５はノード３６３と第２出力端ＯＵＴＢとの間に接続され、抵抗器３６７はノード３６３と第１出力端ＯＵＴとの間に接続される。
【００２４】
　ＮＭＯＳトランジスタ３６９＿１は第１出力端ＯＵＴとノードＮＤ１との間に接続され、第２基準電圧ＶｒｅｆＭをゲートで受信する。ＮＭＯＳトランジスタ３６９＿２は第２出力端ＯＵＴＢとノードＮＤ１との間に接続され、バスライン３３０上の電圧Ｄｉｎをゲートで受信する。
　ＮＭＯＳトランジスタ３７１＿１は第２出力端ＯＵＴＢとノードＮＤ３との間に接続され、バスライン３３０上の電圧Ｄｉｎをゲートで受信する。ＮＭＯＳトランジスタ３７１＿２は第１出力端ＯＵＴとノードＮＤ３との間に接続され、第１基準電圧ＶｒｅｆＨをゲートで受信する。
　ＮＭＯＳトランジスタ３７３はノードＮＤ１と接地電圧ＶＳＳとの間に接続され、バイアス電圧ｂｉａｓをゲートで受信する。ＮＭＯＳトランジスタ３７５はノードＮＤ３と接地電圧ＶＳＳとの間に接続され、バイアス電圧ｂｉａｓをゲートで受信する。
【００２５】
　入力バッファ３５０の第２信号検出回路３８０は、差動増幅器３８９、３９１、多数のＭＯＳトランジスタ３８１、３９３、３９５及び抵抗器３８５、３８７を具備する。
　ＰＭＯＳトランジスタ３８１は電源電圧ＶＤＤとノード３８３との間に接続され、出力待機中信号Ｄｏｕｔをゲートで受信する。抵抗器３８５はノード３８３と第１出力端ＯＵＴとの間に接続され、抵抗器３８７はノード３８３と第２出力端ＯＵＴＢとの間に接続される。
　ＮＭＯＳトランジスタ３８９＿１は第２出力端ＯＵＴＢとノードＮＤ５との間に接続され、バスライン３３０上の電圧Ｄｉｎをゲートで受信する。ＮＭＯＳトランジスタ３８９＿２は第１出力端ＯＵＴとノードＮＤ５との間に接続され、第２基準電圧ＶｒｅｆＭをゲートで受信する。
【００２６】
　ＮＭＯＳトランジスタ３９１＿１は第１出力端ＯＵＴとノードＮＤ７との間に接続され、第３基準電圧ＶｒｅｆＬをゲートで受信する。ＮＭＯＳトランジスタ３９１＿２は第２出力端ＯＵＴＢとノードＮＤ７との間に接続され、バスライン３３０上の電圧Ｄｉｎをゲートで受信する。
　ＮＭＯＳトランジスタ３９３はノードＮＤ５と接地電圧ＶＳＳとの間に接続され、バイアス電圧ｂｉａｓをゲートで受信する。ＮＭＯＳトランジスタ３９５はノードＮＤ７と接地電圧ＶＳＳとの間に接続され、バイアス電圧ｂｉａｓをゲートで受信する。
【００２７】
　図５は、図３に示した入力バッファ３５０の別の実装方法を説明する第２回路図である。図５を参照すれば、入力バッファ３５０は第１信号検出回路３６０及び第２信号検出回路３８０を具備する。
　第１信号検出回路３６０は、差動増幅器５６５、５６７、多数のＮＭＯＳトランジスタ５６９、５７１、５７３、５７５及び抵抗器５６１、５６３を具備する。
　抵抗器５６１は電源電圧ＶＤＤと第２出力端ＯＵＴＢとの間に接続され、抵抗器５６３は電源電圧ＶＤＤと第１出力端ＯＵＴとの間に接続される。
【００２８】
　ＮＭＯＳトランジスタ５６５＿１は第１出力端ＯＵＴとノードＮＤ１１との間に接続され、第２基準電圧ＶｒｅｆＭをゲートで受信する。ＮＭＯＳトランジスタ５６５＿２は第２出力端ＯＵＴＢとノードＮＤ１１との間に接続され、バスライン３３０上の電圧Ｄｉｎをゲートで受信する。
　ＮＭＯＳトランジスタ５６７＿１は第２出力端ＯＵＴＢとノードＮＤ１３との間に接続され、バスライン３３０上の電圧Ｄｉｎをゲートで受信する。ＮＭＯＳトランジスタ５６７＿２は第１出力端ＯＵＴとノードＮＤ１３との間に接続され、第１基準電圧ＶｒｅｆＨをゲートで受信する。
【００２９】
　ノードＮＤ１１は、直列に接続されたＮＭＯＳトランジスタ５６９、５７３を経由して接地電圧ＶＳＳに接続される。出力待機中信号ＤｏｕｔはＮＭＯＳトランジスタ５６９のゲートに印加され、バイアス電圧ｂｉａｓはＮＭＯＳトランジスタ５７３のゲートに印加される。
　ノードＮＤ１３は、直列に接続されたＮＭＯＳトランジスタ５７１、５７５を経由して接地電圧ＶＳＳに接続される。出力待機中信号ＤｏｕｔはＮＭＯＳトランジスタ５７１のゲートに印加され、バイアス電圧ｂｉａｓはＮＭＯＳトランジスタ５７５のゲートに印加される。
【００３０】
　第２信号検出回路３８０は、差動増幅器５８５、５８７、多数のＮＭＯＳトランジスタ５８９、５９１、５９３、５９５及び抵抗器５８１、５８３を具備する。
　抵抗器５８１は電源電圧ＶＤＤと第１出力端ＯＵＴとの間に接続され、抵抗器５８３は電源電圧ＶＤＤと第２出力端ＯＵＴＢとの間に接続される。
　ＮＭＯＳトランジスタ５８５＿１は第１出力端ＯＵＴとノードＮＤ１５との間に接続され、第２基準電圧ＶｒｅｆＭをゲートで受信する。ＮＭＯＳトランジスタ５８５＿２は第２出力端ＯＵＴＢとノードＮＤ１５との間に接続され、バスライン３３０上の電圧Ｄｉｎをゲートで受信する。
【００３１】
　ＮＭＯＳトランジスタ５８７＿１は第２出力端ＯＵＴＢとノードＮＤ１７との間に接続され、バスライン３３０上の電圧Ｄｉｎを受信する。ＮＭＯＳトランジスタ５８７＿２は第１出力端ＯＵＴとノードＮＤ１７との間に接続され、第３基準電圧ＶｒｅｆＬをゲートで受信する。
　ノードＮＤ１５は、直列に接続されたＭＯＳトランジスタ５８９、５９３を通じて接地電圧ＶＳＳに接続される。出力待機中信号ＤｏｕｔはＰＭＯＳトランジスタ５８９のゲートに印加され、バイアス電圧ｂｉａｓはＮＭＯＳトランジスタ５９３のゲートに印加される。
　ノードＮＤ１７は、直列に接続されたＭＯＳトランジスタ５９１、５９５を通じて接地電圧ＶＳＳに接続される。出力待機中信号ＤｏｕｔはＰＭＯＳトランジスタ５９１のゲートに印加され、バイアス電圧ｂｉａｓはＮＭＯＳトランジスタ５９５のゲートに印加される。
【００３２】
　図６は、図３に示された同時両方向入出力回路の動作を示すタイミング図である。図３、図４及び図６を参照して同時両方向入出力回路３００の動作を説明すると次の通りである。この場合、バイアス電圧ｂｉａｓはハイであると仮定する。
　区間Ａにおいて、入力端子３１０から受信した出力待機中信号Ｄｏｕｔが論理ハイであるので、第１信号検出回路３６０は活性化し、第２信号検出回路３８０は非活性化する。トランジスタ３６１、３８１の動作によって、出力待機中信号Ｄｏｕｔは第１信号検出回路３６０または第２信号検出回路３８０のうち何れかを活性化させるための選択信号として用いられる。
【００３３】
　パッド３４０を通じて同時両方向入出力回路３００の外部から入力される入力信号ＩＮが論理ハイである場合、バスライン３３０上の信号Ｄｉｎのレベルは第１基準電圧ＶｒｅｆＨのレベルと同一である。したがって、差動増幅器３６９はバスライン３３０上の電圧Ｄｉｎと第２基準電圧ＶｒｅｆＭとの間の電圧差を増幅し、増幅された差動信号を第１出力端ＯＵＴ及び第２出力端ＯＵＴＢに出力する。
　差動増幅器３７１もやはり動作するが、差動増幅器３７１への入力信号のレベルが同一なので（ＶｒｅｆＨと、ＶｒｅｆＨに等しいＤｉｎ）、差動増幅器３７１の出力は差動増幅器３６９の出力に影響しない。この時、第１出力端ＯＵＴの出力信号ＯＵＴは論理ハイである（図６の区間Ａを参照）。
【００３４】
　区間Ｂにおいて、出力待機中信号Ｄｏｕｔは論理ハイであり、入力信号ＩＮは論理ローである。したがって、バスライン３３０上の電圧は論理ハイと論理ローとの和の中間値、すなわち第２基準電圧と同一である。出力される信号Ｄｏｕｔが依然としてハイであるので、第１信号検出回路３６０は活性化状態を維持する。
　したがって、差動増幅器３７１は、バスライン３３０上の電圧Ｄｉｎ（＝ＶｒｅｆＭ）と第１基準電圧ＶｒｅｆＨ間の電圧差を増幅し、増幅された差動信号を第１出力端ＯＵＴ及び第２出力端ＯＵＴＢに出力する。差動増幅器３６９の入力信号のそれぞれは第２基準電圧ＶｒｅｆＭと同一なので、差動増幅器３６９は出力ラインＯＵＴ、ＯＵＴＢに影響しない。この時、第１出力信号ＯＵＴは論理ローである。
【００３５】
　区間Ｃにおいて、出力待機中信号Ｄｏｕｔは論理ローであり、入力信号ＩＮは論理ハイである。したがって、抵抗器３６１、３８１の動作の結果、第１信号検出回路３６０は非活性化し、第２信号検出回路３８０は活性化する。そして、バスライン３３０上の信号Ｄｉｎの電圧レベルは、出力待機中の論理ローの信号Ｄｏｕｔと論理ハイの入力信号ＩＮとの和の中間値、すなわち第２基準電圧ＶｒｅｆＭになる（図６を参照）。
　したがって、差動増幅器３９１は、バスライン３３０上の電圧Ｄｉｎ（＝ＶｒｅｆＭ）と第３基準電圧ＶｒｅｆＬとの間の電圧差を増幅し、増幅された差動信号を第１出力端ＯＵＴ及び第２出力端ＯＵＴＢに出力する。前述したように、差動増幅器３８９は出力端ＯＵＴ、ＯＵＴＢへの出力に影響しない。増幅器３８９への入力（ＤｉｎとＶｒｅｆＭ）が同一であるためである。この時、第１出力信号ＯＵＴは論理ハイである。
【００３６】
　区間Ｄにおいて、出力待機中信号Ｄｏｕｔは論理ローであり、入力信号ＩＮも論理ローである。出力待機中信号Ｄｏｕｔが論理ローであるので、第１信号検出回路３６０は非活性化し、第２信号検出回路３８０は活性化する。信号Ｄｏｕｔ及びＩＮが両方ともローであるため、バスライン３３０上の電圧Ｄｉｎは論理ローの第３基準電圧ＶｒｅｆＬになる。
　したがって、差動増幅器３８９は、バスライン３３０上の電圧Ｄｉｎ（＝ＶｒｅｆＬ）と第２基準電圧ＶｒｅｆＭとの間の電圧差を増幅し、増幅された差動信号を第１出力端ＯＵＴ及び第２出力端ＯＵＴＢに出力する。前述したように、差動増幅器３９１の出力信号は差動増幅器３８９の出力信号に影響しない。この時、第１出力信号ＯＵＴは論理ローである。
【００３７】
　図３、図５及び図６を参照した同時両方向入出力回路３００の動作は、図３、図４及び図６を参照した同時両方向入出力回路３００の動作と同一である。したがって、図３、図５及び図６を参照した同時両方向入出力回路３００の動作についての詳細な動作説明は省略する。
　前述したように、本発明による同時両方向入出力回路３００は、入力データＩＮを５０％の振幅差で検出する効果がある。
【００３８】
　図７は、本発明の実施例による２つの同時両方向入出力回路３００を具備するデータ伝送システムの概略的なブロック図を示す。図７のデータ伝送システム７００は、第１半導体装置（第１データ発生回路）に内蔵される第１同時両方向入出力回路３００、第２半導体装置（第２データ発生回路）に内蔵される第２同時両方向入出力回路３００′及びシステムバスライン（または、チャンネル）７５０を具備する。
　入出力回路３００、３００′を内蔵する前記それぞれの半導体装置は、多数の同時両方向入出力回路を具備する。各半導体装置に装着される各同時両方向入出力回路は、対応するシステムバスラインを通じて同時にデータの相互送受信を行う。
【００３９】
　説明の便宜のために、図７には第１同時両方向入出力回路３００、第２同時両方向入出力回路３００′、及びシステムバスライン７５０のみを示す。
　第１同時両方向入出力回路３００は第１出力バッファ３２０及び第１入力バッファ３５０を具備し、第２同時両方向入出力回路３００′は第２出力バッファ３２０′及び第２入力バッファ３５０′を具備する。第２同時両方向入出力回路３００′の構造及び動作は、図３に示した同時両方向入出力回路３００の構造及び動作と同一である。
【００４０】
　図８は、図７に示したデータ伝送システムの動作を示すタイミング図である。図４、図７及び図８を参照すると、データ伝送システム７００の動作は、次の通りである。
　まず、図８のＡ区間に示したように、パッド３１０から受信したデータＤｏｕｔ１及びパッド３１０′から受信したデータＤｏｕｔ２がそれぞれ論理ハイである場合、第１出力バッファ３２０及び第２出力バッファ３２０′は論理ハイのデータＤｏｕｔ１、Ｄｏｕｔ２を対応するバスライン３３０、３３０′にそれぞれ出力する。
【００４１】
　図４で説明したように、Ｄｏｕｔ１及びＤｏｕｔ２が論理ハイであるので、第１入力バッファ３５０及び第２入力バッファ３５０′の各第１信号検出回路３６０は活性化し、第１入力バッファ３５０及び第２入力バッファ３５０′の第２信号検出回路３８０は非活性化する。
　したがって、第１入力バッファ３５０は第２基準電圧ＶｒｅｆＭとバスライン３３０上のデータＤｉｎ１とを受信し、両者間の差を増幅し、論理ハイのデータＯＵＴ１（＝Ｄｏｕｔ２）を検出する。
【００４２】
　第２入力バッファ３５０′は第２基準電圧ＶｒｅｆＭとバスライン３３０′上のデータＤｉｎ２とを受信し、両者間の差を増幅し、論理ハイのデータＯＵＴ２（＝Ｄｏｕｔ１）を検出する。
　パッド３１０から受信したデータＤｏｕｔ１が論理ハイであり、パッド３１０′から受信したデータＤｏｕｔ２が論理ローである場合、図８のＢ区間に示したように、バスライン３３０、３３０′上のデータＤｉｎ１、Ｄｉｎ２のレベルは、論理ハイと論理ローとの中間値を有する。
【００４３】
　第１入力バッファ３５０の第１信号検出回路３６０は活性化し、第２信号検出回路３８０は非活性化する。したがって、第１入力バッファ３５０は第１基準電圧ＶｒｅｆＨとバスライン３３０上のデータＤｉｎ１とを受信し、両者間の差を増幅し、第２出力バッファ３２０′が出力した論理ローのデータＯＵＴ１（＝Ｄｏｕｔ２）を検出する。
　また、第２入力バッファ３５０′の第１信号検出回路３６０は非活性化し、第２信号検出回路３８０は活性化する。したがって、第２入力バッファ３５０′は第３基準電圧ＶｒｅｆＬとバスライン３３０上のデータＤｉｎ２とを受信し、両者間の差を増幅し、第１出力バッファ３２０が出力した論理ハイのデータＯＵＴ２（＝Ｄｏｕｔ１）を検出する。
【００４４】
　パッド３１０から受信したデータＤｏｕｔ１が論理ローであり、パッド３１０′から受信したデータＤｏｕｔ２が論理ハイである場合、図８のＣ区間に示したように、バスライン３３０、３３０′上のデータＤｉｎ１、Ｄｉｎ２のレベルは、論理ハイと論理ローとの中間値、すなわちＤｉｎ１＝Ｄｉｎ２＝（Ｄｏｕｔ１＋Ｄｏｕｔ２）／２を有する。
【００４５】
　図４で説明したように、第１入力バッファ３５０の第１信号検出回路３６０は非活性化し、第２信号検出回路３８０は活性化する。したがって、第１入力バッファ３５０は第３基準電圧ＶｒｅｆＬとバスライン３３０上のデータＤｉｎ１とを受信し、両者間の差を増幅し、第２出力バッファ３２０′が出力した論理ハイのデータＯＵＴ１（＝Ｄｏｕｔ２）を検出する。
　また、第２入力バッファ３５０′の第１信号検出回路３６０は活性化し、第２信号検出回路３８０は非活性化する。したがって、第２入力バッファ３５０′は第１基準電圧ＶｒｅｆＨとバスライン３３０上のデータＤｉｎ２とを受信し、両者間の差を増幅し、第１出力バッファ３２０が出力した論理ローのデータＯＵＴ２（＝Ｄｏｕｔ１）を検出する。
【００４６】
　本発明は図面に示した一実施例を参考に説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
【産業上の利用可能性】
【００４７】
　前述したように、グリッチを減少させうる同時両方向入出力回路は半導体装置及び前記半導体装置を具備するシステムに使用できる。
【図面の簡単な説明】
【００４８】
【図１】従来技術による２つの同時両方向入出力回路を具備するデータ伝送システムの概略的なブロック図である。
【図２】図１に示したデータ伝送システムの動作を示すタイミング図である。
【図３】本発明の実施例による同時両方向入出力回路の概略的なブロック図である。
【図４】図３に示した入力バッファの第１回路図を示す。
【図５】図３に示した入力バッファの第２回路図を示す。
【図６】図３に示した同時両方向入出力回路の動作を示すタイミング図である。
【図７】本発明の実施例による同時両方向入出力回路を具備するデータ伝送システムの概略的なブロック図を示す。
【図８】図７に示したデータ伝送システムの動作を示すタイミング図である。
【符号の説明】
【００４９】
　　　３００　　同時両方向入出力回路
　　　３１０　　入力端子
　　　３２０　　出力バッファ
　　　３３０　　バスライン
　　　３４０　　パッド
　　　３５０　　入力バッファ
　　　ＩＮ　　　入力信号
　　　ＯＵＴ　　第１出力端
　　　Ｄｏｕｔ　出力される信号
　　　Ｄｉｎ　　バスライン３３０上の電圧
　　　ＶｒｅｆＨ、ＶｒｅｆＭ、ＶｒｅＬ　　基準電圧
【図１】
2004118845.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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