(57)【要約】【課題】電源回路自体の消費電力を低減させることができ、複数の出力電圧値を外部から選択することができる構成にしたことにより、負荷側が要求する電源電圧値が変更になった場合でも電源回路を変更することなく、出力電圧値を選ぶことができるＤＣ−ＤＣコンバータで構成された電源回路を得る。【解決手段】出力電圧Ｖｏを分圧して分圧電圧Ｖｄを生成し出力する、帰還回路を形成した分圧回路部５が、外部からの電圧切換信号Ｓｃに応じて出力電圧Ｖｏに対する分圧比を変えて分圧電圧Ｖｄを生成して、出力電圧Ｖｏの電圧値を切り換えるようにした。【選択図】　図１
2004088956.tif 000002
【特許請求の範囲】
【請求項１】
直流電源から入力される入力電圧から所定の定電圧を生成して出力端子から出力する電源回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子からの出力電圧を分圧して出力する分圧回路部と、
該分圧回路部から出力される分圧電圧が前記基準電圧になるように、前記入力電圧から定電圧を生成して前記出力端子に出力する電圧制御回路部と、
を備え、
前記分圧回路部は、外部から入力される信号に応じて分圧比を変えることを特徴とする電源回路。
【請求項２】
前記分圧回路部は、
前記出力端子と前記分圧電圧を出力する出力端との間に直列に接続された複数の抵抗からなる第１の抵抗回路と、
入力される制御信号に応じて該第１の抵抗回路における少なくとも１つの抵抗を短絡する第１のスイッチ回路と、
複数の抵抗からなる第２の抵抗回路と、
入力される制御信号に応じて該第２の抵抗回路における少なくとも１つの抵抗を、前記分圧電圧を出力する出力端と前記直流電源の負側電源端子との間に並列に接続する第２のスイッチ回路と、
外部から入力される制御信号に応じて前記第１及び第２の各スイッチ回路の動作制御を行って分圧比を切り換える切換制御回路と、
を備えることを特徴とする請求項１記載の電源回路。
【請求項３】
前記分圧回路部は、
複数の抵抗からなる第１の抵抗回路と、
入力される制御信号に応じて該第１の抵抗回路における少なくとも１つの抵抗を、前記出力端子と前記分圧電圧を出力する出力端との間に並列に接続する第１のスイッチ回路と、
前記分圧電圧を出力する出力端と前記直流電源の負側電源端子との間に直列に接続された複数の抵抗からなる第２の抵抗回路と、
入力される制御信号に応じて該第２の抵抗回路における少なくとも１つの抵抗を短絡する第２のスイッチ回路と、
外部から入力される制御信号に応じて前記第１及び第２の各スイッチ回路の動作制御を行って分圧比を切り換える切換制御回路と、
を備えることを特徴とする請求項１記載の電源回路。
【請求項４】
前記電圧制御回路部は、
入力される制御信号に応じて、前記直流電源からの入力電圧を出力するスイッチングを行うスイッチングトランジスタと、
前記基準電圧に対する前記分圧回路部からの分圧電圧の誤差を増幅する誤差増幅器と、
該誤差増幅器からの出力信号に応じて前記スイッチングトランジスタのスイッチング制御を行う制御回路部と、
前記スイッチングトランジスタからの出力信号を平滑して前記出力端子に出力する平滑回路部と、
を備えることを特徴とする請求項１、２又は３記載の電源回路。
【請求項５】
前記基準電圧発生回路部、分圧回路部、誤差増幅器及び制御回路部は、１つのＩＣに集積されることを特徴とする請求項４記載の電源回路。
【請求項６】
前記基準電圧発生回路部、分圧回路部、スイッチングトランジスタ、誤差増幅器及び制御回路部は、１つのＩＣに集積されることを特徴とする請求項４記載の電源回路。
【請求項７】
前記平滑回路部は、制御回路部によって動作制御されフライホイールダイオードと同様の働きを行うトランジスタを備え、該トランジスタ、前記基準電圧発生回路部、分圧回路部、スイッチングトランジスタ、誤差増幅器及び制御回路部は、１つのＩＣに集積されることを特徴とする請求項４記載の電源回路。
【請求項８】
前記電圧制御回路部は、
入力される制御信号に応じて、前記直流電源から供給される電流の出力制御を行う出力制御用トランジスタと、
前記分圧回路部からの分圧電圧が前記基準電圧になるように該出力制御用トランジスタの動作制御を行う誤差増幅器と、
を備えることを特徴とする請求項１、２又は３記載の電源回路。
【請求項９】
前記基準電圧発生回路部、分圧回路部及び誤差増幅器は、１つのＩＣに集積されることを特徴とする請求項８記載の電源回路。
【請求項１０】
前記基準電圧発生回路部、分圧回路部、誤差増幅器及び出力制御用トランジスタは、１つのＩＣに集積されることを特徴とする請求項８記載の電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話等に使用される電源回路に関し、特にスイッチングレギュレータやシリーズレギュレータといった電源回路に関する。
【０００２】
【従来の技術】
従来の電源回路では、通常、負荷側が要求する電圧値を出力するスイッチングレギュレータやシリーズレギュレータを電源供給側として使用していた。図１０で示すように、従来の電源回路は、ＤＣ−ＤＣコンバータの出力電圧Ｖｏを帰還させ、該出力電圧Ｖｏを分圧回路１０１で分圧して得られた分圧電圧Ｖｄと所定の基準電圧Ｖｒとを比較する手法を行っていた。
【０００３】
【発明が解決しようとする課題】
しかし近年、負荷側の要求電圧値は低電圧化する傾向にあり、スイッチングレギュレータやシリーズレギュレータの出力電圧値の変更が求められる場合があった。また、電源回路を組み込んだ後に、負荷側の部品の変更によって、該電源回路から供給する電圧値が変更された場合等には、新たに電源回路を組み換える必要があった。
【０００４】
本発明は、上記のような問題を解決するためになされたものであり、複数の出力電圧値を外部から選択することができる構成にしたことにより、負荷側が要求する電源電圧値が変更になった場合でも電源回路を変更することなく、出力電圧値を選ぶことができるスイッチングレギュレータやシリーズレギュレータで構成された電源回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係る電源回路は、直流電源から入力される入力電圧から所定の定電圧を生成して出力端子から出力する電源回路において、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子からの出力電圧を分圧して出力する分圧回路部と、
該分圧回路部から出力される分圧電圧が前記基準電圧になるように、前記入力電圧から定電圧を生成して前記出力端子に出力する電圧制御回路部と、
を備え、
前記分圧回路部は、外部から入力される信号に応じて分圧比を変えるようにしたものである。
【０００６】
具体的には、前記分圧回路部は、
前記出力端子と前記分圧電圧を出力する出力端との間に直列に接続された複数の抵抗からなる第１の抵抗回路と、
入力される制御信号に応じて該第１の抵抗回路における少なくとも１つの抵抗を短絡する第１のスイッチ回路と、
複数の抵抗からなる第２の抵抗回路と、
入力される制御信号に応じて該第２の抵抗回路における少なくとも１つの抵抗を、前記分圧電圧を出力する出力端と前記直流電源の負側電源端子との間に並列に接続する第２のスイッチ回路と、
外部から入力される制御信号に応じて前記第１及び第２の各スイッチ回路の動作制御を行って分圧比を切り換える切換制御回路と、
を備えるようにした。
【０００７】
また、前記分圧回路部は、
複数の抵抗からなる第１の抵抗回路と、
入力される制御信号に応じて該第１の抵抗回路における少なくとも１つの抵抗を、前記出力端子と前記分圧電圧を出力する出力端との間に並列に接続する第１のスイッチ回路と、
前記分圧電圧を出力する出力端と前記直流電源の負側電源端子との間に直列に接続された複数の抵抗からなる第２の抵抗回路と、
入力される制御信号に応じて該第２の抵抗回路における少なくとも１つの抵抗を短絡する第２のスイッチ回路と、
外部から入力される制御信号に応じて前記第１及び第２の各スイッチ回路の動作制御を行って分圧比を切り換える切換制御回路と、
を備えるようにしてもよい。
【０００８】
また具体的には、前記電圧制御回路部は、
入力される制御信号に応じて、前記直流電源からの入力電圧を出力するスイッチングを行うスイッチングトランジスタと、
前記基準電圧に対する前記分圧回路部からの分圧電圧の誤差を増幅する誤差増幅器と、
該誤差増幅器からの出力信号に応じて前記スイッチングトランジスタのスイッチング制御を行う制御回路部と、
前記スイッチングトランジスタからの出力信号を平滑して前記出力端子に出力する平滑回路部と、
を備えるようにした。
【０００９】
この場合、前記基準電圧発生回路部、分圧回路部、誤差増幅器及び制御回路部を１つのＩＣに集積するようにしてもよいし、前記基準電圧発生回路部、分圧回路部、スイッチングトランジスタ、誤差増幅器及び制御回路部を１つのＩＣに集積するようにしてもよい。
【００１０】
また、前記平滑回路部は、制御回路部によって動作制御されフライホイールダイオードと同様の働きを行うトランジスタを備え、該トランジスタ、前記基準電圧発生回路部、分圧回路部、スイッチングトランジスタ、誤差増幅器及び制御回路部を１つのＩＣに集積するようにしてもよい。
【００１１】
一方、前記電圧制御回路部は、
入力される制御信号に応じて、前記直流電源から供給される電流の出力制御を行う出力制御用トランジスタと、
前記分圧回路部からの分圧電圧が前記基準電圧になるように該出力制御用トランジスタの動作制御を行う誤差増幅器と、
を備えるようにしてもよい。
【００１２】
この場合、前記基準電圧発生回路部、分圧回路部及び誤差増幅器を１つのＩＣに集積するようにしてもよいし、前記基準電圧発生回路部、分圧回路部、誤差増幅器及び出力制御用トランジスタを１つのＩＣに集積するようにしてもよい。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の例を示した回路図である。なお、図１では、スイッチングレギュレータからなるＤＣ−ＤＣコンバータで形成されている場合を例にして示している。
図１において、電源回路１は、電池等の直流電源１０から入力される電圧Ｖｂａｔを出力するスイッチングを行うＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）からなるスイッチングトランジスタ２と、該スイッチングトランジスタ２からの出力信号を平滑して出力端子ＯＵＴに出力する平滑回路部３とを備えている。
【００１４】
更に、電源回路１は、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路部４と、出力端子ＯＵＴから出力される電圧Ｖｏを分圧して分圧電圧Ｖｄを生成し出力する分圧回路部５と、基準電圧Ｖｒに対する分圧電圧Ｖｄの誤差を増幅して出力する誤差増幅器６と、該誤差増幅器６からの出力信号に応じて前記スイッチングトランジスタ２のスイッチング制御を行う制御回路部７とを備えている。
【００１５】
出力電圧Ｖｏは分圧回路部５で分圧され、該分圧電圧Ｖｄと基準電圧Ｖｒとの差電圧を誤差増幅器６で増幅する。制御回路部７は、例えば三角波のパルス信号を発生させる発振回路とコンパレータとを備え、該発振回路の出力信号と誤差増幅器６の出力信号の各電圧を該コンパレータで比較し、コンパレータは、該比較結果に応じてスイッチングトランジスタ２のオン時間を制御する。スイッチングトランジスタ２から出力された信号は、フライホイールダイオードをなすダイオードＤ１、コイルＬ１及びコンデンサＣ１からなる平滑回路部３で平滑されて出力電圧Ｖｏとして出力される。
【００１６】
ここで、分圧回路部５は、入力される制御信号に応じて分圧比を切り換えて分圧電圧Ｖｄを生成し出力する分圧回路１１と、外部から入力される電圧切換信号Ｓｃに応じて該分圧回路１１の分圧比の切換制御を行う切換制御回路１２とを備えている。
【００１７】
図２は、分圧回路部５の回路例を示した図であり、図２を用いて分圧回路部５の動作例についてもう少し詳細に説明する。
図２において、分圧回路１１は、直列に接続されたｎ個の抵抗ＲＡ１〜ＲＡｎ、ｎ個の抵抗ＲＢ１〜ＲＢｎ、（ｎ−１）個のＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１、ｎ個のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１〜ＱＮｎ及びコンデンサ１６で構成されている。なお、図２では、抵抗ＲＡ１〜ＲＡｎが第１の抵抗回路をなし、抵抗ＲＢ１〜ＲＢｎは第２の抵抗回路をなすと共に、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１が第１のスイッチ回路をなし、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎが第２のスイッチ回路をなす。
【００１８】
出力端子ＯＵＴと分圧回路１１の出力端１５との間には抵抗ＲＡ１〜ＲＡｎが直列に接続されており、抵抗ＲＡ１〜ＲＡｎ−１には、対応するＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１がそれぞれ並列に接続されている。ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１の各ゲートには、切換制御回路１２からの制御信号ＳＰ１〜ＳＰｎ−１が対応して入力されている。また、出力端子ＯＵＴと出力端１５との間にはコンデンサ１６が接続されている。更に、出力端１５と接地電圧との間には、抵抗ＲＢ１〜ＲＢｎにＮＭＯＳトランジスタＱＮ１〜ＱＮｎが対応して直列に接続されてなる各直列回路がそれぞれ並列に接続されている。ＮＭＯＳトランジスタＱＮ１〜ＱＮｎの各ゲートには、切換制御回路１２からの制御信号ＳＰ１〜ＳＰｎが対応して入力されている。
【００１９】
切換制御回路１２は、外部から入力された電圧切換信号Ｓｃに応じて制御信号ＳＰ１〜ＳＰｎのいずれか１つだけハイレベルにして、他の制御信号はすべてローレベルにする。例えば制御信号ＳＰｍ（ｍ＝１〜ｎ−１）がハイレベルになってその他の制御信号がそれぞれローレベルになった場合、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１の内、ＰＭＯＳトランジスタＱＰｍのみオフして遮断状態になると共に他のＰＭＯＳトランジスタはそれぞれオンして導通状態になる。同時に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎの内、ＮＭＯＳトランジスタＱＮｍのみオンして導通状態になると共に他のＮＭＯＳトランジスタはそれぞれオフして遮断状態になる。このため、出力端子ＯＵＴと出力端１５との間には抵抗ＲＡｍ及びＲＡｎが直列に接続され、出力端１５と接地電圧との間に抵抗ＲＢｍが接続された状態になる。
【００２０】
このような状態では、下記（１）式が成り立つ。
Ｖｏ×ＲＢｍ／（ＲＡｍ＋ＲＡｎ＋ＲＢｍ）＝Ｖｄ………………（１）
なお、前記（１）式において、ＲＡｍ、ＲＢｍ及びＲＡｎは、抵抗ＲＡｍ、ＲＢｍ及びＲＡｎの抵抗値をそれぞれ示している。
【００２１】
誤差増幅器６の反転入力端と非反転入力端の各電圧は、イマジナリショートによって同じになり、すなわちＶｄ＝Ｖｒとなる。このため、前記（１）式は、下記（２）式のようになる。
Ｖｏ＝Ｖｒ×（ＲＡｍ＋ＲＡｎ＋ＲＢｍ）／ＲＢｍ………………（２）
【００２２】
また、制御信号ＳＰｎがハイレベルになって制御信号ＳＰ１〜ＳＰｎ−１がそれぞれローレベルになった場合、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１はそれぞれオンして導通状態になると共に、ＮＭＯＳトランジスタＱＮｎがオンして導通状態になりＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１はそれぞれオフして遮断状態になる。このため、出力端子ＯＵＴと出力端１５との間には抵抗ＲＡｎが接続され、出力端１５と接地電圧との間に抵抗ＲＢｎが接続された状態になる。
【００２３】
このような状態では、下記（３）式が成り立つ。
Ｖｏ×ＲＢｎ／（ＲＡｎ＋ＲＢｎ）＝Ｖｄ………………（３）
なお、前記（１）式において、ＲＢｎは、抵抗ＲＢｎの抵抗値を示している。
【００２４】
誤差増幅器６の反転入力端と非反転入力端の各電圧は、イマジナリショートによって同じになり、すなわちＶｄ＝Ｖｒとなる。このため、前記（３）式は、下記（４）式のようになる。
Ｖｏ＝Ｖｒ×（ＲＡｎ＋ＲＢｎ）／ＲＢｎ………………（４）
このように、電圧切換信号Ｓｃによって、前記（２）式及び（４）式から得られる異なった出力電圧Ｖｏを選択することができる。
【００２５】
ここで、図３は、図２でｎ＝２の場合における分圧回路１１及び切換制御回路１２の例を示した回路図である。
図３では、出力端子ＯＵＴと出力端１５との間に抵抗ＲＡ１及びＲＡ２が直列に接続され、抵抗ＲＡ１には、ＰＭＯＳトランジスタＱＰ１が並列に接続されている。また、出力端子ＯＵＴと出力端１５との間にはコンデンサ１６が接続されている。
【００２６】
更に、出力端１５と接地電圧との間には、抵抗ＲＢ１及びＲＢ２にＮＭＯＳトランジスタＱＮ１及びＱＮ２が対応して直列に接続されてなる各直列回路がそれぞれ並列に接続されている。ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１の各ゲートには、インバータ１７で構成された切換制御回路１２からの制御信号ＳＰ１として電圧切換信号Ｓｃがそれぞれ入力されている。また、ＮＭＯＳトランジスタＱＮ２のゲートには、インバータ１７の出力信号で電圧切換信号Ｓｃの信号レベルを反転させた制御信号ＳＰ２が入力されている。
【００２７】
図３の場合、前記（２）式は下記（５）式のようになり、前記（４）式は下記（６）式のようになる。
Ｖｏ＝Ｖｒ×（ＲＡ１＋ＲＡ２＋ＲＢ１）／ＲＢ１………………（５）
Ｖｏ＝Ｖｒ×（ＲＡ２＋ＲＢ２）／ＲＢ２………………（６）
【００２８】
なお、図１において、基準電圧発生回路部４、分圧回路部５、誤差増幅器６及び制御回路部７を１つのＩＣに集積しており、場合によってはスイッチングトランジスタ２を含めて１つのＩＣに集積するようにしてもよい。また、図１のダイオードＤ１の代わりにＮＭＯＳトランジスタ２１を使用してもよく、このようにした場合、図１の電源回路１は、図４のようになる。なお、図４では、図１と同じものは同じ符号で示しており、その説明を省略する。また、フライホイールダイオードの代わりに制御回路部７によって動作制御されるＮＭＯＳトランジスタ２１を使用することは公知であり、ここではその動作の説明を省略する。図４のようにした場合、スイッチングトランジスタ２、基準電圧発生回路部４、分圧回路部５、誤差増幅器６、制御回路部７及びＮＭＯＳトランジスタ２１は、１つのＩＣに集積することができる。
【００２９】
また、図１では電源回路１として降圧型のスイッチングレギュレータを例にして説明したが、昇圧型のスイッチングレギュレータの場合は図５のようになる。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略し、図１との相違点のみ説明する。
図５において、電源回路１は、ゲートに入力される制御信号に応じてスイッチングを行うＮＭＯＳトランジスタからなるスイッチングトランジスタ３１と、該スイッチングトランジスタ３１からの出力信号を平滑して出力端子ＯＵＴに出力する平滑回路部３２と、基準電圧発生回路部４と、分圧回路部５と、誤差増幅器６と、該誤差増幅器６からの出力信号に応じて前記スイッチングトランジスタ３１のスイッチング制御を行う制御回路部３３とを備えている。
【００３０】
出力電圧Ｖｏは分圧回路部５で分圧され、該分圧電圧Ｖｄと基準電圧Ｖｒとの差電圧を誤差増幅器６で増幅する。制御回路部３３は、例えば三角波のパルス信号を発生させる発振回路とコンパレータとを備え、該発振回路の出力信号と誤差増幅器６の出力信号の各電圧を該コンパレータで比較し、コンパレータは、該比較結果に応じてスイッチングトランジスタ３１のオン時間を制御する。スイッチングトランジスタ３１から出力された信号は、整流ダイオードをなすダイオードＤ２、コイルＬ２及びコンデンサＣ２からなる平滑回路部３２で平滑されて出力電圧Ｖｏとして出力される。
【００３１】
このような構成の電源回路１において、基準電圧発生回路部４、分圧回路部５、誤差増幅器６及び制御回路部３３を１つのＩＣに集積しており、場合によってはスイッチングトランジスタ３１を含めて１つのＩＣに集積するようにしてもよい。
【００３２】
一方、前記説明では電源回路１がスイッチングレギュレータである場合を例にして説明したが、電源回路１がシリーズレギュレータであってもよく、この場合図１の電源回路１は、図６のようになる。なお、図６では、図１と同じものは同じ符号で示しており、ここではその説明を省略し、図１との相違点のみ説明する。
図６において、電源回路１は、基準電圧発生回路部４と、分圧回路部５と、誤差増幅器６と、該誤差増幅器６からゲートに入力される電圧に応じた電流を出力端子ＯＵＴに出力するＰＭＯＳトランジスタからなる出力制御用トランジスタ４１と、出力端子ＯＵＴから出力される電圧を安定させるためのコンデンサ４２とを備えている。
【００３３】
出力電圧Ｖｏは、分圧回路部５で分圧され、該分圧電圧Ｖｄと基準電圧Ｖｒとの差電圧を誤差増幅器６で増幅して出力制御用トランジスタ４１のゲートに出力される。このように、誤差増幅器６は、出力制御用トランジスタ４１の動作制御を行って、出力電圧Ｖｏが所望の電圧で一定になるようにしている。
このような構成の電源回路１において、基準電圧発生回路部４、分圧回路部５及び誤差増幅器６を１つのＩＣに集積しており、場合によっては出力制御用トランジスタ４１を含めて１つのＩＣに集積するようにしてもよい。
【００３４】
なお、前記説明では、分圧回路部５の切換制御回路１２は、入力された電圧切換信号Ｓｃに応じて、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１のいずれか１つを排他的にオフさせるか又はすべてオンさせると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎのいずれか１つを排他的にオンさせるようにしたが、これは一例であり、入力された電圧切換信号Ｓｃに応じて、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１の複数を同時にオフさせると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎの複数を同時にオンさせるようにしてもよい。また、分圧回路部５の切換制御回路１２は、入力された電圧切換信号Ｓｃに応じて、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１のいずれか１つを排他的にオンさせるか又はすべてオフさせると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎのいずれか１つを排他的にオフさせるようにしてもよい。
【００３５】
このように、本第１の実施の形態における電源回路は、出力電圧Ｖｏを分圧して分圧電圧Ｖｄを生成し出力する、帰還回路を形成した分圧回路部５が、外部からの電圧切換信号Ｓｃに応じて出力電圧Ｖｏに対する分圧比を変えて分圧電圧Ｖｄを生成して、出力電圧Ｖｏの電圧値を切り換えるようにした。すなわち、複数の出力電圧値を外部から選択することができる構成にしたことにより、負荷側が要求する電源電圧値が変更になった場合でも電源回路を変更することなく、出力電圧値を容易に変えることができ、負荷に応じた電圧の電源を供給することができる。
【００３６】
また、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎがオフして遮断状態になると、該遮断状態になったＮＭＯＳトランジスタに接続された抵抗（ＲＢ１〜ＲＢｎ）が遮断されることから、該抵抗が有する寄生容量を遮断することができ、位相設計等を容易に行うことができる。
【００３７】
第２の実施の形態．
次に、前記第１の実施の形態における電源回路１の分圧回路部５の回路構成を変えたものを本発明の第２の実施の形態とする。
図７は、本発明の第２の実施の形態における電源回路の例を示した回路図である。なお、図７では、図１と同じものは同じ符号で示しており、ここではその説明を省略する。また、図７では、スイッチングレギュレータからなるＤＣ−ＤＣコンバータで形成されている場合を例にして示している。
【００３８】
図７において、電源回路５１は、スイッチングトランジスタ２と、平滑回路部３と、基準電圧発生回路部４と、出力端子ＯＵＴから出力される電圧Ｖｏを分圧して分圧電圧Ｖｄを生成し出力する分圧回路部５２と、誤差増幅器６と、制御回路部７とを備えている。
分圧回路部５２は、入力される制御信号に応じて分圧比を切り換えて分圧電圧Ｖｄを生成し出力する分圧回路６１と、外部から入力される電圧切換信号Ｓｃに応じて該分圧回路６１の分圧比の切換制御を行う切換制御回路６２とを備えている。
【００３９】
図８は、分圧回路部５２の回路例を示した図であり、図８を用いて分圧回路部５２の動作例についてもう少し詳細に説明する。なお、図８では、図２と同じものは同じ符号で示している。
図８において、分圧回路６１は、ｎ個の抵抗ＲＣ１〜ＲＣｎ、直列に接続されたｎ個の抵抗ＲＤ１〜ＲＤｎ、ｎ個のＰＭＯＳトランジスタＱＰ１〜ＱＰｎ、（ｎ−１）個のＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１及びコンデンサ１６で構成されている。なお、図８では、抵抗ＲＣ１〜ＲＣｎが第１の抵抗回路をなし、抵抗ＲＤ１〜ＲＤｎが第２の抵抗回路をなすと共に、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎが第１のスイッチ回路を、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１が第２のスイッチ回路をなす。
【００４０】
分圧回路６１の出力端６５と接地電圧との間には抵抗ＲＤ１〜ＲＤｎが直列に接続されており、抵抗ＲＤ１〜ＲＤｎ−１には、対応するＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１がそれぞれ並列に接続されている。ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１の各ゲートには、切換制御回路６２からの制御信号ＳＮ１〜ＳＮｎ−１が対応して入力されている。また、出力端子ＯＵＴと出力端６５との間にはコンデンサ１６が接続されている。更に、出力端子ＯＵＴと出力端６５との間には、抵抗ＲＣ１〜ＲＣｎにＰＭＯＳトランジスタＱＰ１〜ＱＰｎが対応して直列に接続されてなる各直列回路がそれぞれ並列に接続されている。ＰＭＯＳトランジスタＱＰ１〜ＱＰｎの各ゲートには、切換制御回路６２からの制御信号ＳＮ１〜ＳＮｎが対応して入力されている。
【００４１】
切換制御回路６２は、外部から入力された電圧切換信号Ｓｃに応じて制御信号ＳＮ１〜ＳＮｎのいずれか１つだけローレベルにして、他の制御信号はすべてハイレベルにする。例えば制御信号ＳＮｍ（ｍ＝１〜ｎ−１）がローレベルになってその他の制御信号がそれぞれハイレベルになった場合、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎの内、ＰＭＯＳトランジスタＱＰｍのみオンして導通状態になると共に他のＰＭＯＳトランジスタはそれぞれオフして遮断状態になる。同時に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１の内、ＮＭＯＳトランジスタＱＮｍのみオフして遮断状態になると共に他のＮＭＯＳトランジスタはそれぞれオンして導通状態になる。このため、出力端子ＯＵＴと出力端６５との間には抵抗ＲＣｍが接続され、出力端６５と接地電圧との間に抵抗ＲＤｍと抵抗ＲＤｎが直列に接続された状態になる。
【００４２】
このような状態では、下記（７）式が成り立つ。
Ｖｏ×（ＲＤｍ＋ＲＤｎ）／（ＲＣｍ＋ＲＤｍ＋ＲＤｎ）＝Ｖｄ…………（７）
なお、前記（７）式において、ＲＣｍ、ＲＤｍ及びＲＤｎは、抵抗ＲＣｍ、ＲＤｍ及びＲＤｎの抵抗値をそれぞれ示している。
【００４３】
誤差増幅器６の反転入力端と非反転入力端の各電圧は、イマジナリショートによって同じになり、すなわちＶｄ＝Ｖｒとなる。このため、前記（７）式は、下記（８）式のようになる。
Ｖｏ＝Ｖｒ×（ＲＣｍ＋ＲＤｍ＋ＲＤｎ）／（ＲＤｍ＋ＲＤｎ）…………（８）
【００４４】
また、制御信号ＳＮｎがローレベルになって制御信号ＳＮ１〜ＳＮｎ−１がそれぞれハイレベルになった場合、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ−１はそれぞれオフして遮断状態になりＰＭＯＳトランジスタＱＰｎがオンして導通状態になると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１はそれぞれオンして導通状態になる。このため、出力端子ＯＵＴと出力端６５との間には抵抗ＲＣｎが接続され、出力端６５と接地電圧との間に抵抗ＲＤｎが接続された状態になる。
【００４５】
このような状態では、下記（９）式が成り立つ。
Ｖｏ×ＲＤｎ／（ＲＣｎ＋ＲＤｎ）＝Ｖｄ………………（９）
なお、前記（９）式において、ＲＤｎは、抵抗ＲＤｎの抵抗値を示している。
【００４６】
誤差増幅器６の反転入力端と非反転入力端の各電圧は、イマジナリショートによって同じになり、すなわちＶｄ＝Ｖｒとなる。このため、前記（９）式は、下記（１０）式のようになる。
Ｖｏ＝Ｖｒ×（ＲＣｎ＋ＲＤｎ）／ＲＤｎ………………（１０）
このように、電圧切換信号Ｓｃによって、前記（８）式及び（１０）式から得られる異なった出力電圧Ｖｏを選択することができる。
【００４７】
ここで、図９は、図８でｎ＝２の場合における分圧回路６１及び切換制御回路６２の例を示した回路図である。
図９では、出力端子ＯＵＴと出力端６５との間には、抵抗ＲＣ１及びＲＣ２にＰＭＯＳトランジスタＱＰ１及びＱＰ２が対応して直列に接続されてなる各直列回路がそれぞれ並列に接続されている。また、出力端子ＯＵＴと出力端６５との間にはコンデンサ１６が接続されている。更に、出力端６５と接地電圧との間に抵抗ＲＤ１及びＲＤ２が直列に接続され、抵抗ＲＤ１には、ＮＭＯＳトランジスタＱＮ１が並列に接続されている。
【００４８】
ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１の各ゲートには、インバータ６７で構成された切換制御回路６２からの制御信号ＳＮ１として電圧切換信号Ｓｃがそれぞれ入力されている。また、ＰＭＯＳトランジスタＱＰ２のゲートには、インバータ６７の出力信号で電圧切換信号Ｓｃの信号レベルを反転させた制御信号ＳＮ２が入力されている。
【００４９】
図９の場合、前記（８）式は下記（１１）式のようになり、前記（１０）式は下記（１２）式のようになる。
Ｖｏ＝Ｖｒ×（ＲＣ１＋ＲＤ１＋ＲＤ２）／（ＲＤ１＋ＲＤ２）………（１１）
Ｖｏ＝Ｖｒ×（ＲＣ２＋ＲＤ２）／ＲＤ２………………（１２）
【００５０】
なお、図７において、基準電圧発生回路部４、分圧回路部５２、誤差増幅器６及び制御回路部７を１つのＩＣに集積しており、場合によってはスイッチングトランジスタ２を含めて１つのＩＣに集積するようにしてもよい。また、図７のダイオードＤ１の代わりにＮＭＯＳトランジスタ２１を使用してもよく、このようにした場合、図７の電源回路５１は、図４の分圧回路部５を分圧回路部５２に置き換える以外は図４と同様になる。この場合、スイッチングトランジスタ２、基準電圧発生回路部４、分圧回路部５２、誤差増幅器６、制御回路部７及びＮＭＯＳトランジスタ２１は、１つのＩＣに集積することができる。
【００５１】
また、図７では電源回路５１として降圧型のスイッチングレギュレータを例にして説明したが、昇圧型のスイッチングレギュレータの場合は、図５の分圧回路部５を分圧回路部５２に置き換える以外は図５と同様になる。このような構成の電源回路５１において、基準電圧発生回路部４、分圧回路部５２、誤差増幅器６及び制御回路部３３を１つのＩＣに集積しており、場合によってはスイッチングトランジスタ３１を含めて１つのＩＣに集積するようにしてもよい。
【００５２】
一方、前記説明では電源回路５１がスイッチングレギュレータである場合を例にして説明したが、電源回路５１がシリーズレギュレータであってもよく、この場合図７の電源回路５１は、図６の分圧回路部５を分圧回路部５２に置き換える以外は図６と同様になる。このような構成の電源回路５１において、基準電圧発生回路部４、分圧回路部５２及び誤差増幅器６を１つのＩＣに集積しており、場合によっては出力制御用トランジスタ４１を含めて１つのＩＣに集積するようにしてもよい。
【００５３】
なお、前記説明では、分圧回路部５２の切換制御回路６２は、入力された電圧切換信号Ｓｃに応じて、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎのいずれか１つを排他的にオンさせると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１のいずれか１つを排他的にオフさせるか又はすべてオンさせるようにしたが、これは一例であり、入力された電圧切換信号Ｓｃに応じて、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎの複数を同時にオンさせると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１の複数を同時にオフさせるようにしてもよい。また、分圧回路部５２の切換制御回路６２は、入力された電圧切換信号Ｓｃに応じて、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎのいずれか１つを排他的にオフさせると共に、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ−１のいずれか１つを排他的にオンさせるか又はすべてオフさせるようにしてもよい。
【００５４】
このように、本第２の実施の形態における電源回路は、出力電圧Ｖｏを分圧して分圧電圧Ｖｄを生成し出力する、帰還回路を形成した分圧回路部５２が、外部からの電圧切換信号Ｓｃに応じて出力電圧Ｖｏに対する分圧比を変えて分圧電圧Ｖｄを生成するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができる。
【００５５】
【発明の効果】
上記の説明から明らかなように、本発明の電源回路によれば、出力端子から出力される電圧を分圧した分圧電圧を生成し出力する、帰還回路を形成した分圧回路部が、外部から入力される信号に応じて出力端子から出力される電圧に対する分圧比を変えて該分圧電圧を生成するようにした。すなわち、複数の出力電圧値を外部から選択することができる構成にしたことにより、負荷側が要求する電源電圧値が変更になった場合でも電源回路を変更することなく、出力電圧値を容易に変えることができ、負荷に応じた電圧の電源を供給することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電源回路の例を示した回路図である。
【図２】図１の分圧回路部５の回路例を示した図である。
【図３】ｎ＝２の場合における分圧回路１１及び切換制御回路１２の例を示した回路図である。
【図４】本発明の第１の実施の形態における電源回路の他の例を示した回路図である。
【図５】本発明の第１の実施の形態における電源回路の他の例を示した回路図である。
【図６】本発明の第１の実施の形態における電源回路の他の例を示した回路図である。
【図７】本発明の第２の実施の形態における電源回路の例を示した回路図である。
【図８】図７の分圧回路部５２の回路例を示した図である。
【図９】ｎ＝２の場合における分圧回路６１及び切換制御回路６２の例を示した回路図である。
【図１０】従来の電源回路の例を示した回路図である。
【符号の説明】
１，５１　電源回路
２，３１　スイッチングトランジスタ
３，３２　平滑回路部
４　基準電圧発生回路部
５，５２　分圧回路部
６　誤差増幅器
７，３３　制御回路部
１０　直流電源
１１，６１　分圧回路
１２，６２　切換制御回路
４１　出力制御用トランジスタ
ＱＰ１〜ＱＰｎ　ＰＭＯＳトランジスタ
ＱＮ１〜ＱＮｎ　ＮＭＯＳトランジスタ
ＲＡ１〜ＲＡｎ，ＲＢ１〜ＲＢｎ，ＲＣ１〜ＲＣｎ，ＲＤ１〜ＲＤｎ　抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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