(57)【要約】【課題】ＣＭＯＳ論理の場合と同じ活性率を維持することを可能にする電荷再利用型信号線充放電回路を提供する。【解決手段】本発明は、現在のデータの値と一つ前のデータの値から、データが変化する時に、信号線を電荷再利用型電源に接続し、信号線の充電または、放電を行い、データが変化せずに、「００」の場合には、信号線をＧＮＤに接続し、データが変化せずに「１１」の場合には、信号線をＶＣＣに接続する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電荷再利用を行うことにより低エネルギー動作を行う電荷再利用型信号線充放電回路であって、
接地電源ＧＮＤと、
電源電圧ＶＣＣと、
パワークロックＰＣＫと、
前記接地電源ＧＮＤと出力端子ＯＵＴに接続される第１のトランジスタと、
前記電源電圧ＶＣＣと前記出力端子ＯＵＴに接続される第２のトランジスタと、
前記パワークロックＰＣＫと前記出力端子に接続される第３のトランジスタと、を有し、
現在のデータの値と一つ前のデータの値を記憶し、データが変化するときには、前記第３のトランジスタがＯＮとなり、前記パワークロックＰＣＫと前記出力端子ＯＵＴが接続され、データが変化せずに、「００」の場合には、前記第１のトランジスタがＯＮとなり、前記接地電源ＧＮＤと前記出力端子ＯＵＴが接続され、データが変化せずに「１１」の場合には、前記第２のトランジスタがＯＮとなり、前記電源電圧ＶＣＣと前記出力端子ＯＵＴが接続されることを特徴とする電荷再利用型信号線充放電回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷再利用型信号線充放電回路に係り、特に、信号線充放電回路において、電荷再利用を行うことにより低エネルギー動作を実現するための電荷再利用型信号線充放電回路に関する。
【０００２】
【従来の技術】
従来知られている、ＣＭＯＳ論理の信号線の充放電の動作を図８に示す。同図では、ＣＭＯＳのインバータを用いて充放電を行う例を示しており、Ａ１〜Ａ８は、出力データの例を示している。同図において、Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８として、「１０１１１０００」の時の波形を示している。次に、この充放電を電荷再利用型電源を用いて動作させる場合の例を図９に示す。また、図９の動作を実現させるための回路を図１０に示す。図１０に示す回路おいて、データが「１」の時には、Ｉ１＝１として、電荷再利用型電源からのパワークロックＰＣＫを出力端子ＯＵＴに接続する。データが「０」の時には、Ｉ１＝０としてＧＮＤを出力端子ＯＵＴに接続する。
【０００３】
断熱論理においては、充電した電荷を再び回収するために、消費電力の削減が実現できるという利点がある（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
Ｗ．Ｃ．  Ａｔｈａｓ，  Ｊ．Ｇ．Ｋｏｌｌｅｒ  ａｎｄ  Ｌ．Ｊ．Ｓｖｅｎｓｓｏｎ，”Ａｎ  Ｅｎｅｒｇｙ−Ｅｆｆｉｃｉｅｎｔ  ＣＭＯＳ  Ｌｉｎｅ  Ｄｒｉｖｅｒ  Ｕｓｉｎｇ  Ａｄｉａｂａｔｉｃ  Ｓｗｉｔｃｈｉｎｇ”，  Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｓｏｕｔｈｅｒｎ  Ｃａｌｉｆｏｒｎｉａ，  Ｉｎｆｏｒｍａｔｉｏｎ  Ｓｃｉｅｎｃｅ  Ｉｎｓｔｉｔｕｔｅ，  ＡＣＭＯＳ−ＴＲ−２（１９９３）．
【０００５】
【発明が解決しようとする課題】
しかしながら、データの活性率が非常に小さい場合に、ＣＭＯＳ論理では、状態を変化させないために、エネルギーを消費しないのに対して、従来の断熱論理では、「１」が連続する場合において、ＣＭＯＳ論理では変化しなくとも良いのに対し、図９に示すように、充放電を行うために、わずかではあるがエネルギーを消費してしまうという問題がある。
【０００６】
本発明は、上記の点に鑑みなされたもので、ＣＭＯＳ論理の場合と同じ活性率を維持することが可能な電荷再利用型信号線充放電回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
図１は、本発明の原理構成図である。
【０００８】
本発明は、電荷再利用を行うことにより低エネルギー動作を行う電荷再利用型信号線充放電回路であって、
接地電源ＧＮＤと、
電源電圧ＶＣＣと、
パワークロックＰＣＫと、
接地電源ＧＮＤと出力端子ＯＵＴに接続される第１のトランジスタ１１と、
電源電圧ＶＣＣと出力端子ＯＵＴに接続される第２のトランジスタ１２と、
パワークロックＰＣＫと出力端子に接続される第３のトランジスタ１３と、を有し、
現在のデータの値と一つ前のデータの値を記憶し、データが変化するときには、第３のトランジスタ１３がＯＮとなり、パワークロックＰＣＫと出力端子ＯＵＴが接続され、データが変化せずに、「００」の場合には、第１のトランジスタ１１がＯＮとなり、接地電源ＧＮＤと出力端子ＯＵＴが接続され、データが変化せずに「１１」の場合には、第２のトランジスタ１２がＯＮとなり、電源電圧ＶＣＣと出力端子ＯＵＴが接続される。
【０００９】
なお、第１、第２、第３のトラジスタは、Ｉ３，Ｉ２，Ｉ１の入力信号を有しており、Ｉ３，Ｉ２，Ｉ１の信号は、入力信号生成手段１０で生成される。
【００１０】
また、本発明の入力信号生成手段１０は、Ｄ−ＦＦ（Ｄフィリップフロップ）と組み合わせ論理回路で構成される。
【００１１】
上記のように、本発明では、各トランジスタのゲートへの入力信号をデータに基づいて生成する。これにより、信号線充放電回路では、データが変化する時のみ、パワークロックＰＣＫの信号と出力端子ＯＵＴが接続されるため、データが「１１」という１が連続する場合に、従来のように、ＰＣＫの電圧を下げてからまた上げるという動作を行う必要がない。
【００１２】
【発明の実施の形態】
以下、図面と共に本発明の実施の形態を説明する。
【００１３】
図２は、本発明の一実施の形態における電荷再利用型信号線充放電回路の構成を示す。同図に示す充放電回路は、出力端子ＯＵＴに対して、電荷再利用型電源からの出力電圧パワークロックＰＣＫがトランジスタ１３を介して、また、電源電圧ＶＣＣがトランジスタ１２を介して、また、接地電圧ＧＮＤがトランジスタ１１を介して接続されている。
【００１４】
入力信号生成手段（以下に示すＤ−ＦＦと組み合わせ論理回路）から、パワークロックＰＣＫと出力端子ＯＵＴを接続するトランジスタ１３、電源電圧ＶＣＣと出力端子ＯＵＴを接続するトランジスタ１２、接地電圧ＧＮＤと出力端子を接続するトランジスタ１１に入力される信号は、それぞれＩ１，Ｉ２，Ｉ３である。
【００１５】
図３は、本発明の一実施の形態におけるＤ−ＦＦを示す。同図に示すＤ−ＦＦは、上記のトランジスタ１１、１２、１３のゲートに入力される信号を生成する入力信号生成手段の一部として機能する。
【００１６】
Ｄ−ＦＦは、トランジスタ１１〜１３への入力信号を生成するために用いられる。同図では、Ｄ−ＦＦ（Ｄフリップフロップ）は、現在のデータ（状態Ｄ１）と一つ前のデータ（状態Ｄ２）の値を記憶する２つのＤ−ＦＦを示している。また、当該Ｄ−ＦＦのＤ１，Ｄ２によりＩ１，Ｉ２，Ｉ３を生成する組み合わせ論理回路の構成を図４に示す。
【００１７】
図４に示す論理回路は、１つのＸＯＲ回路２１と、１つのＮＯＴ回路２２、及び２つのＡＮＤ回路２３，２４から構成され、ＸＯＲ回路２１は、Ｄ１、Ｄ２からの信号の排他的論理和をとり、Ｉ１としてトランジスタ１３のゲートに出力する。ＮＯＴ回路２２は、ＸＯＲ回路２１からの信号のＮＯＴをとり、ＡＮＤ回路２３へ出力する。ＡＮＤ回路２３は、Ｄ１からの信号とＮＯＴ回路２２からの出力のＡＮＤを取りＩ２を生成する。トランジスタ１２には、このＩ２の反転信号＊Ｉ２を入力する。ＡＮＤ回路２４は、
【００１８】
【数１】
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の出力とＮＯＴ回路２２の出力とのＡＮＤを取り、Ｉ３としてトランジスタ１１のゲートに出力する。
【００１９】
図３において、現在のデータがＤ１、一つ前のデータがＤ２の状態を示している。Ｄ１，Ｄ２の値が、「１０」または、「０１」の場合に、Ｉ１，Ｉ２，Ｉ３の状態を「１００」として、出力端子ＯＵＴと、パワークロックＰＣＫのみを接続する。Ｄ１，Ｄ２の値が、「１１」の場合に、Ｉ１，Ｉ２，Ｉ３の状態を「０１０」として、出力端子ＯＵＴと、電源電圧ＶＣＣのみを接続する。Ｄ１，Ｄ２の値が「００」の場合に、Ｉ１，Ｉ２，Ｉ３の状態を「００１」として、出力端子ＯＵＴと、接地電圧ＧＮＤのみを接続する。
【００２０】
図５は、本発明の一実施の形態における動作を説明するための図である。
【００２１】
以下、図５を用いて動作を詳細に説明する。以下では、「１０１１１０００」という信号を出力する場合を考える。信号線は、初期状態として、接地電圧ＧＮＤ電位であり、従って、初期データは「０」であるとする。
【００２２】
まず、領域Ａの動作を説明する。データの「１」を送信するので、Ｄ１＝１であり、また、１つ前のデータは、初期状態「０」であるので、Ｄ２＝０であり、Ｄ１Ｄ２は、「１０」となり、よって、Ｉ１＝１となり、出力端子ＯＵＴがパワークロックＰＣＫに接続され、出力電圧がＰＣＫに同期して上昇する。
【００２３】
次に、領域Ｂの動作を説明する。データの「０」を送信するので、Ｄ１＝０であり、また１つ前のデータは、「１」なので、Ｄ２＝１であるから、Ｄ１Ｄ２は、「０１」となり、よって、Ｉ１＝１となり、出力がパワークロックＰＣＫに接続され、出力電圧がＰＣＫに同期して下降する。
【００２４】
領域Ｃでは、データの「１」を送信するので、Ｄ１Ｄ２は「１０」となり、よってＩ１＝１となり、出力がパワークロックＰＣＫに接続され、出力電圧がパワークロックＰＣＫに同期して上昇する。
【００２５】
領域Ｄでは、データの「１」を送信するので、Ｄ１Ｄ２は「１１」となり、Ｉ２＝１となり、出力端子ＯＵＴと電源電圧ＶＣＣが接続されて、出力電圧がＶＣＣを保持する。
【００２６】
領域Ｇでは、一つ前のデータが「０」であり、現在「０」のデータを送信するので、Ｄ１Ｄ２は「００」となり、Ｉ３＝１となり、出力端子ＯＵＴと接地電圧ＧＮＤが接続されて、出力電圧がＧＮＤを保持する。
【００２７】
図６は、本発明の一実施の形態における異なるデータを送信する場合の動作例を示す。同図は、異なるデータ「１０１０００１０」を送信する場合を示しているが、上記の図５と同様にデータを転送することができる。
【００２８】
上記のように、本発明においては、データが変化するときのみ、ＰＣＫの信号と出力端子ＯＵＴが接続されるために、「１１」のように「１」が連続する場合に、従来のようにＰＣＫの電圧を下げてから上げるという必要がないという利点がある。
【００２９】
また、上記の実施の形態では、入力信号生成手段として、Ｄ−ＦＦを用いた例を示したが、この回路に限定されるものではない。
【００３０】
以下に、従来の方式と本発明の対比を述べる。
【００３１】
従来の方式では、「１０１１１０００」というデータの場合に、図９のように、「１」の出現回数分（この場合は４回）だけ充放電する必要があったが、本発明では、ＣＭＯＳ論理の場合と同じ活性率を維持することが可能である。図５においては、「０」から「１」へと変化する回数は、２回である。よって、図７に示すように、消費電力が１／２となることが分かる。
【００３２】
また、本発明は、図５により、図９に示す従来の回路よりも１／２倍低速な、ＰＣＫを用いればよいことがわかり、電荷の回収がより効率的に行うことができるという利点がある。
【００３３】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
【００３４】
【発明の効果】
上述のように、本発明によれば、外部からの入力データが変化する時のみ、パワークロックＰＣＫの信号と出力端子が接続されるため、データが「１１」という「１」が連続する場合にも、パワークロックの電圧を下げてからまた上げるという必要がなく、消費電力を低減することができる。これによりＣＭＯＳ論理の場合と同じ活性率を維持することができる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の一実施の形態における回路構成図である。
【図３】本発明の一実施の形態におけるＤ−ＦＦの構成を示す。
【図４】本発明の一実施の形態におけるＤ−ＦＦのＤ１，Ｄ２よりＩ１，Ｉ２，Ｉ３を生成する組み合わせ論理回路の構成図である。
【図５】本発明の一実施の形態における動作を説明するための図である。
【図６】本発明の一実施の形態における異なるデータを送信する場合の動作例である。
【図７】本発明の回路と従来の方式の対比を示す図である。
【図８】ＣＭＯＳ論理の信号線の充放電の動作例である。
【図９】電荷再利用型電源を用いた動作例である。
【図１０】従来の方式の回路構成図である。
【符号の説明】
１０  入力信号生成手段
１１  第１のトランジスタ、トランジスタ
１２  第２のトランジスタ、トランジスタ
１３  第３のトランジスタ、トランジスタ
ＣＫ  クロック
ＧＮＤ  接地電圧
ＶＣＣ  電源電圧
ＰＣＫ  パワークロック
ＯＵＴ  出力端子
２１  ＸＯＲ回路
２２  ＮＯＴ回路
２３  ＡＮＤ回路
２４  ＡＮＤ回路
Ｉ１，Ｉ２，Ｉ３  トランジスタゲートへの入力信号
＊Ｉ１  Ｉ１の反転信号
＊Ｉ２  Ｉ２の反転信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004247956.tif 000011
【図９】
2004247956.tif 000012
【図１０】
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