(57)【要約】【課題】ＭＴＴＲを極力短縮して、制御システムのダウン時間を最小限に抑える。【解決手段】Ｉ／Ｏ部２Ｂにエラーが発生したかどうかを判定し、エラーが発生したと判定したＩ／Ｏ部２Ｂを指定するＣＰＵモジュール１ｂと、指定されたＩ／Ｏ部２Ｂのリセットを許可するリセット許可情報と、Ｉ／Ｏ部２Ｂのリセットを実行するリセット実行指令とが書き込まれた場合にのみ、リセット信号（ＩＲＳＴ）を出力するリセットレジスタ２ｂ２と、出力されたリセット信号（ＩＲＳＴ）に基づいて、リセット出力信号（ＲＥＳＯＵＴ０）を出力するＮＯＲ回路２ｂ３と、ＣＰＵ６ｂをリセットするＣＰＵリセット信号（ＲＥＳＥＴ）を出力するリセットＩＣ５ｂとを備えて構成する。【選択図】    図１
2004171210.tif 000002
【特許請求の範囲】
【請求項１】
エラーが発生したＩ／Ｏ部を指定し、当該指定したＩ／Ｏ部の有する制御手段をリセットすることにより当該Ｉ／Ｏ部をリセットするプログラマブルコントローラであって、
前記Ｉ／Ｏ部にエラーが発生したかどうかを判定するエラー判定手段と、
前記エラー判定手段によりエラーが発生したと判定されると、当該Ｉ／Ｏ部を指定する第１のＩ／Ｏ指定手段と、
前記第１のＩ／Ｏ指定手段により指定されたＩ／Ｏ部の有する制御手段をリセットするＩ／Ｏリセット手段と
を備えたことを特徴とするプログラマブルコントローラ。
【請求項２】
請求項１に記載のプログラマブルコントローラにおいて、
前記Ｉ／Ｏリセット手段は、
前記第１のＩ／Ｏ指定手段により指定されたＩ／Ｏ部のリセットを許可するリセット許可情報と、前記Ｉ／Ｏ部のリセットを実行するリセット実行指令とが書き込まれた場合にのみ、リセット信号を出力するリセットレジスタと、
前記リセットレジスタから出力されたリセット信号に基づいて、リセット出力信号を出力するＮＯＲ回路と、
前記ＮＯＲ回路から出力されたリセット出力信号に基づいて、前記制御手段をリセットする制御手段リセット信号を出力するリセット手段と
からなることを特徴とするプログラマブルコントローラ。
【請求項３】
請求項１または請求項２に記載のプログラマブルコントローラにおいて、
前記エラー発生手段によりエラーが発生したと判定されたＩ／Ｏ部を外部から指定する第２のＩ／Ｏ指定手段を接続可能な第１の接続手段を、さらに付加したことを特徴とするプログラマブルコントローラ。
【請求項４】
請求項１ないし請求項３の何れか一項に記載のプログラマブルコントローラにおいて、
前記エラー判定手段によりエラーが発生したと判定されたＩ／Ｏ部を通信ネットワークを介して指定する第３のＩ／Ｏ指定手段を接続可能な第２の接続手段を、さらに付加したことを特徴とするプログラマブルコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、産業上広く使用されているプログラマブルコントローラに関する。
【０００２】
【従来の技術】
近年、シーケンス技術の向上に伴って、プログラマブルコントローラを用いた制御システムを設置した無人設備または２４時間稼働の設備の数が増加している。
【０００３】
これらの制御システムに用いられているプログラマブルコントローラとしては、Ｉ／Ｏ部にエラーが発生した場合に、できる限り迅速に制御システムの復旧を行う観点から、手動のリセットスイッチが設けられたプログラマブルコントローラが提案されている（例えば、特開平６−３１８１０７号公報）。
【０００４】
図９は、従来から用いられているプログラマブルコントローラの構成例を示す模式図である。
【０００５】
この種のプログラマブルコントローラは、ＣＰＵモジュール１と、Ｉ／Ｏ部２Ａとから構成されている。当該Ｉ／Ｏ部２Ａは、ＡＳＩＣ２ａと、デュアルポートＲＡＭ３ａと、リセットスイッチ４ａと、リセットＩＣ５ａと、ＣＰＵ６ａとから構成されている。ＡＳＩＣ２ａは、インターフェース回路２ａ１と、ＮＯＴ回路２ａ２とから構成されている。
【０００６】
ＣＰＵモジュール１ａは、信号線７ａによりインターフェース回路２ａ１およびＮＯＴ回路２ａ２と接続されると共に、Ｉ／Ｏバス８ａを介してインターフェース回路２ａ１と接続されている。
【０００７】
ＣＰＵモジュール１ａは、予め定められた制御プログラムに基づいて動作し、電源投入時に、図示しない他のＩ／Ｏ部を含めた全てのＩ／Ｏ部のインターフェース回路２ａ１にリセット信号を出力する処理と、電源投入時に、ＮＯＴ回路２ａ２にＩ／Ｏリセット信号を出力する処理とを実行する。
【０００８】
インターフェース回路２ａ１は、信号線７ａによりＣＰＵモジュール１ａおよびＮＯＴ回路２ａ２と接続されると共に、Ｉ／Ｏバス８ａを介してＣＰＵモジュール１ａと、アドレス／データバス９ａを介してデュアルポートＲＡＭ３とにそれぞれ接続されている。
【０００９】
ＮＯＴ回路２ａ２は、信号線７ａによりＣＰＵモジュール１ａ、インターフェース回路２ａ１、および信号線１２ａによりリセットＩＣ５ａに接続されており、電源投入時に、ＣＰＵモジュール１ａから出力されたＩ／Ｏリセット信号に基づいて、リセット信号をリセットＩＣ５ａに出力する機能を有する。
【００１０】
デュアルポートＲＡＭ３は、アドレス／データバス１１ａによりインタ−フェース回路２ａ１と、アドレスデータバス１５ａを介してＣＰＵ６ａとそれぞれ接続されており、ユーザ用データエリアとして、ユーザ命令によりアクセス可能なユーザレジスタが設けられており、各ユーザレジスタに、例えばアナログ／デジタルの入力／出力モジュールのデータが記憶されている。
【００１１】
リセットスイッチ４ａは、信号線１３ａによりリセットＩＣ５ａに接続されており、電源投入後、作業員の手動の操作により、リセット信号をリセットＩＣ５ａに出力する機能を有する。
【００１２】
リセットＩＣ５ａは、信号線１２ａによりＮＯＴ回路２ａ２と、信号線１３ａによりリセットスイッチ４ａと、信号線１４ａによりＣＰＵ６ａとそれぞれ接続されており、電源投入時にＮＯＴ回路２ａ２から出力されたリセット信号または電源投入後に、作業員の操作によりリセットスイッチ４ａから出力されたリセット信号に基づいて、ＣＰＵ６ａにリセット信号を出力する機能を有する。
【００１３】
ＣＰＵ６ａは、信号線１４ａによりリセットＩＣ５ａと、アドレス／データバス１５ａによりデュアルポートＲＡＭ３ａとそれぞれ接続されており、リセットＩＣ５ａから出力されたリセット信号に基づいて、行っている処理がリセットされる。
【００１４】
【発明が解決しようとする課題】
しかしながら、この種のプログラマブルコントローラでは、Ｉ／Ｏ部にエラーが発生した場合、全てのＩ／Ｏ部の電源を一旦落した上で電源を再投入することによりリセットするか、またはリセットスイッチを手動で押すことによりリセットするかしなければ、制御システムを復旧することが出来ないので、当該プログラマブルコントローラを用いた制御システムが遠隔地に設置されているような場合、作業員が制御システムの設置されている現場に向かうまでの間にタイムラグが発生し、当該タイムラグのためにエラーの発生から制御システムの復旧まで時間がかかる可能性がある。
【００１５】
一般に、エラーの発生から制御システムの復旧までに長時間を要するということは、（総修復時間）／（故障回数）で表されるＭＴＴＲ（平均修復時間）が増大してしまうことを意味するので、好ましいものではない。
【００１６】
特に、無人設備または２４時間稼働の設備に設置されるような制御システムにおいては、ＭＴＴＲ（平均修復時間）の短縮、換言すれば、制御システムのダウン時間を最小限に抑えるように迅速な復旧が求められている。
【００１７】
本発明は、上記事情を考慮してなされたもので、ＭＴＴＲを極力短縮して、制御システムのダウン時間を最小限に抑えることを可能にするプログラマブルコントローラを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の主旨は、エラーを発生した任意のＩ／Ｏ部だけをリセットする構成により、ＭＴＴＲを極力短縮して、制御システムのダウン時間を最小限に抑えるという効果を達成することにある。ここで、「エラーを発生した任意のＩ／Ｏ部だけをリセットする構成」としては、例えば「リセットレジスタを設ける手法」、「リセットレジスタと、周辺装置からの操作によってリセットするＩ／Ｏ部の指定を可能にする入出力部とを並存して設ける手法」、および「リセットレジスタと、通信ネットワークを介してコマンド入力を行うことを可能にする通信モジュールとを並存して設ける手法」等がある。
【００１９】
さて、以上のような本発明の主旨は、具体的には、以下のような手段を講じることにより実現される。
【００２０】
本発明は、エラーが発生したＩ／Ｏ部を指定し、当該指定したＩ／Ｏ部の有する制御手段をリセットすることにより当該Ｉ／Ｏ部をリセットするプログラマブルコントローラであって、Ｉ／Ｏ部にエラーが発生したかどうかを判定するエラー判定手段と、エラー判定手段によりエラーが発生したと判定されると、当該Ｉ／Ｏ部を指定する第１のＩ／Ｏ指定手段と、第１のＩ／Ｏ指定手段により指定されたＩ／Ｏ部の有する制御手段をリセットするＩ／Ｏリセット手段とを備えたプログラマブルコントローラである。
【００２１】
これにより、エラー判定手段がＩ／Ｏ部にエラーが発生したかどうかを判定し、第１のＩ／Ｏ指定手段がエラー判定手段によりエラーが発生したと判定されると、当該Ｉ／Ｏ部を指定し、Ｉ／Ｏリセット手段が第１のＩ／Ｏ指定手段により指定されたＩ／Ｏ部の有する制御手段をリセットするので、エラーの発生したＩ／Ｏ部の有する制御手段だけをリセットできることとなり、ＭＴＴＲを極力短縮して、当該プログラマブルコントローラを使用した制御システムのダウン時間を最小限に抑えることができる。
【００２２】
【発明の実施の形態】
以下、本発明の各実施の形態について図面を用いて説明する。
【００２３】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るプログラマブルコントローラの構成例を示す模式図である。
【００２４】
本実施の形態に係るプログラマブルコントローラは、ＣＰＵモジュール１ｂと、Ｉ／Ｏ部２Ｂとから構成されている。当該Ｉ／Ｏ部２Ｂは、ＡＳＩＣ２ｂと、デュアルポートＲＡＭ３ｂと、リセットスイッチ４ｂと、リセットＩＣ５ｂと、ＣＰＵ（制御手段）６ｂとから構成されている。また、当該ＡＳＩＣ２ｂは、インターフェース回路２ｂ１と、Ｉ／Ｏリセットレジスタ２ｂ２と、ＮＯＲ回路２ｂ３とから構成されている。
【００２５】
ＣＰＵモジュール１ｂは、信号線７ｂによりインターフェース回路２ｂ１、Ｉ／Ｏリセットレジスタ２ｂ２、およびＮＯＲ回路２ｂ３と接続されていると共に、Ｉ／Ｏバス８ｂを介してインターフェース回路２ｂ１とも接続されている。ＣＰＵモジュール１ｂは、予め定められた制御プログラムに基づいて動作し、デュアルポートＲＡＭ３ｂに設けられたユーザ用データエリアの入力／出力レジスタ間でやりとりされるパラメータまたはＩ／Ｏ部２Ｂから所定の時間内に応答がこないことに基づいて、Ｉ／Ｏ部２Ｂにエラーがあったかどうかの判定を行う機能と、電源投入時には、信号線７ｂを介して接続されたインターフェース回路２ｂ１とＩ／Ｏリセットレジスタ２ｂ２とＮＯＲ回路２ｂ３とにＩ／Ｏリセット信号（ＲＳＴ１）を出力する機能と、電源投入後にＩ／Ｏ部２Ｂにエラーが発生したと判定した場合、Ｉ／Ｏバス８ｂを介して接続されたインターフェース回路２ｂ１にシステム管理用エリア選択信号（ＣＳ２）を出力する機能と、データの入出力時に、デュアルポートＲＡＭ３ｂにアナログ・デジタルデータの入出力を行うためのユーザ用データエリア選択信号（ＣＳ１）を出力する機能とを有する。
【００２６】
インターフェース回路２ｂ１は、信号線９ｂを介してＩ／Ｏリセットレジスタ２ｂ２およびＮＯＲ回路２ｂ３と接続されていると共に、アドレス／データバス（ＢＵＳ１）１１ｂを介してＩ／Ｏリセットレジスタ２ｂ２およびデュアルポートＲＡＭ３ｂと接続されており、電源投入時にＣＰＵモジュール１ｂから出力されたＩ／Ｏリセット信号の入力を受け付ける機能と、入力を受け付けたＩ／Ｏリセット信号（ＲＳＴ１）をＩ／Ｏリセットレジスタ２ｂ２に出力する機能と、Ｉ／Ｏ部２Ｂにエラーが発生したと判定した場合、ＣＰＵモジュール１ｂから出力されたシステム管理用エリア選択信号（ＣＳ２）の入力を受け付け、入力を受け付けたシステム管理用エリア選択信号（ＣＳ２）をＩ／Ｏリセットレジスタ２ｂ２に出力する機能と、データの入出力時に、ＣＰＵモジュール１ｂから出力されたユーザ用データエリア選択信号（ＣＳ１）の入力を受け付け、入力を受け付けたユーザ用データエリア選択信号（ＣＳ１）をデュアルポートＲＡＭ３ｂに出力する機能とを有する。
【００２７】
Ｉ／Ｏリセットレジスタ２ｂ２は、例えば、図２に示すようなシステム管理用エリア（８０００Ｈ〜ＦＦＦＦＨ）として設けられた複数のシステム管理レジスタのうちの１つ（本実施の形態では、８００４Ｈ）である。
【００２８】
このＩ／Ｏリセットレジスタ２ｂ２は、図３に示すような構成となっており、Ｆビットは、Ｉ／Ｏ部２Ｂのリセットの許可または不許可の状態を表すビットである。このＦビットの値が「１」に設定されている場合には、Ｉ／Ｏ部２Ｂのリセットが許可された状態であることを意味する。一方、このＦビットの値が「０」に設定されている場合には、Ｉ／Ｏ部２Ｂのリセットが不許可の状態であることを意味する。
【００２９】
また、Ｅビットは、Ｉ／Ｏ部２Ｂのリセットの実行指令がなされているかどうかに関する状態を表すビットであり、このＥビットの値が「１」に設定されている場合には、Ｉ／Ｏ部２Ｂのリセットの実行指令が出力されていることを意味する。一方、このＥビットの値が「０」に設定されている場合には、Ｉ／Ｏ部２Ｂのリセットの実行指令が出力されていないことを意味する。
【００３０】
また、Ｉ／Ｏリセットレジスタ２ｂ２は、ＡＳＩＣ２ｂに予め記憶された図４に示すような予め定められたプログラムに基づいて動作する。因みに、同図に示すプログラムでは、「Ｒ０００」というソースコードは、プログラムによるＩ／Ｏ部２Ｂのリセット起動を行うことを意味する。一番上段のソースコードは、「ＹＷ００」というＩ／Ｏ部２Ｂの「８００４Ｈ」というアドレスを有するＩ／Ｏリセットレジスタ２ｂ２に、「８０００Ｈ」というデータを書き込む処理を行う書き込み指令を意味する。ここで、「８０００Ｈ」とは、「８００４Ｈ」というアドレスを有するＩ／Ｏリセットレジスタ２ｂ２のＦビットを「１」に設定する処理、換言すれば、指定したＩ／Ｏ部２Ｂのリセットを許可する処理を行う指令に関するデータを表す。
【００３１】
また、真ん中のソースコードは、「ＹＷ００」というＩ／Ｏ部２Ｂの「８００４Ｈ」というアドレスを有するＩ／Ｏリセットレジスタ２ｂ２に、「Ｃ０００Ｈ」というデータを書き込む処理を行う書き込み指令を意味する。ここで、「Ｃ０００Ｈ」とは、「８００４Ｈ」というアドレスを有するＩ／Ｏリセットレジスタ２ｂ２のＦビットを再度「１」に設定する処理、換言すれば、Ｉ／Ｏリセットレジスタ２ｂ２の上位２ビットの入力をオンにする処理を行う指令に関するデータを表す。
【００３２】
さらに、最下段のソースコードは、「ＹＷ００」というＩ／Ｏ部２Ｂの「８００４Ｈ」というアドレスを有するＩ／Ｏリセットレジスタ２ｂ２に、「０００Ｈ」というデータを書き込む処理を行う書き込み指令を意味する。ここで、「０００Ｈ」とは、「８００４Ｈ」というアドレスを有するＩ／Ｏリセットレジスタ２ｂ２のＥビットを「１」に設定する処理を行う指令に関するデータを表す。
【００３３】
Ｉ／Ｏリセットレジスタ２ｂ２は、信号線１０ｂによりＮＯＲ回路と、信号線９ｂによりインターフェース回路２ｂ１とそれぞれ接続されており、ＡＳＩＣ２ｂに予め記憶されているプログラムに基づいて動作し、インターフェース回路２ｂ１から出力されたシステム管理用エリア選択信号（ＣＳ２）に基づいて、Ｆビットが「１」に設定されることにより、指定されたＩ／Ｏ部２Ｂのリセットが許可される。次いで、Ｉ／Ｏリセットレジスタ２ｂ２は、再度、Ｅビット及びＦビットが共に「１」に設定されることにより、指定されたＩ／Ｏ部２Ｂのリセットが許可され、且つ当該指定されたＩ／Ｏ部２Ｂのリセットを行うリセット指令が入力された場合にのみ、ＮＯＲ回路２ｂ３にリセット信号（ＩＲＳＴ）を出力する機能を有する。
【００３４】
ＮＯＲ回路２ｂ３は、信号線１２ｂによりリセットＩＣ５ｂの入力端子ＶＳＡと、信号線７ｂによりインターフェース回路２ｂ１と、信号線１０ｂによりＩ／Ｏリセットレジスタ２ｂ２とそれぞれ接続されており、Ｉ／Ｏリセットレジスタ２ｂ２から出力されたリセット信号（ＩＲＳＴ）が「Ｈ」である場合にのみ、「Ｌ」のリセット出力信号（ＲＥＳＯＵＴ０）をリセットＩＣ５ｂに出力する機能を有する。
【００３５】
デュアルポートＲＡＭ３ｂには、図２に示すように、ユーザ用データエリアとして、ユーザ命令によりアクセス可能なユーザレジスタ（００００Ｈ〜７ＦＦＦＨ）が設けられており、各ユーザレジスタに、例えばアナログ／デジタルの入力／出力モジュールに関するデータが、「００００Ｈ〜ＦＦＦＦＨ」のデータで表されて記憶されている。
【００３６】
リセットスイッチ４ｂは、信号線１３ｂによりリセットＩＣの入力端子ＶＳＢと接続されており、作業員の操作によりリセット出力信号（ＶＳＢ）を発生し、発生したリセット出力信号（ＶＳＢ）をリセットＩＣ５ｂの入力端子ＶＳＢに出力する機能を有する。
【００３７】
リセットＩＣ５ｂは、リセットスイッチ４ｂと信号線１３ｂによって、ＮＯＲ回路２ｂ３と信号線１２ｂによって、ＣＰＵ６ｂと信号線１４ｂによってそれぞれ接続されており、リセットスイッチ４ｂからなされた作業員の操作により発生され、入力端子ＶＳＢから入力されたリセット出力信号（ＶＳＢ）またはＮＯＲ回路２ｂ３から出力され、入力端子ＶＳＡから入力されたリセット出力信号（ＲＥＳＯＵＴ０）「Ｌ」に基づいて、ＣＰＵ６ｂの行っている処理をリセットするＣＰＵリセット信号（ＲＥＳＥＴ）を出力端子ＲＥＳＥＴからＣＰＵ６ｂに出力する機能を有する。
【００３８】
ＣＰＵ６ｂは、信号線１４ｂによりリセットＩＣ５ｂと、アドレス／データバス（ＢＵＳ２）１５ｂによりそれぞれ接続されており、デュアルポートＲＡＭ３に設けられた入力レジスタ、出力レジスタの間のパラメータのやりとり等に基づいて、Ｉ／Ｏ部２Ｂにエラーが発生したと判定した場合、Ｉ／Ｏバス８ｂを介してＣＰＵモジュール１にエラー信号を出力する機能と、リセットＩＣ５ｂから出力されたＣＰＵリセット信号（ＲＥＳＥＴ）に基づいて、行っていた処理がリセットされる機能とを有するものである。
【００３９】
次に、以上のように構成したプログラマブルコントローラの動作に関し、図５を用いて説明する。
【００４０】
始めに、ＣＰＵモジュール１ｂは、デュアルポートＲＡＭ３ｂに設けられたユーザ用レジスタとしての入力／出力レジスタ間の各種パラメータのやりとりまたはＩ／Ｏ部２Ｂから所定の時間内に応答がこないということに基づいて、Ｉ／Ｏ部２Ｂにエラーが発生したかどうかに関して判定する（ＳＴ１）。ＣＰＵモジュール１ｂは、この工程ＳＴ１でＩ／Ｏ部２Ｂにエラーが発生していないと判定された場合、この工程ＳＴ１を繰り返す。
【００４１】
一方、ＣＰＵモジュール１ｂは、この工程ＳＴ１でＩ／Ｏ部２Ｂにエラーが発生したと判定された場合、予め記憶されたプログラムに基づいて、当該エラーを発生したＩ／Ｏ部２Ｂのインターフェース回路２ｂ１に、システム管理用エリア選択信号（ＣＳ２）を出力する（ＳＴ２）。
【００４２】
工程ＳＴ３では、Ｉ／Ｏリセットレジスタ２ｂ２は、インターフェース回路２ｂ１から出力されたシステム管理用エリア選択信号（ＣＳ２）に基づいて、Ｆビットが「１」に設定される。これにより、Ｉ／Ｏ部２Ｂのリセットが許可されたことを意味する。
【００４３】
次の工程では、Ｉ／Ｏリセットレジスタ２ｂ２は、Ｆビットが再度「１」に設定され、且つＥビットが「１」に設定される（ＳＴ４）。これにより、Ｉ／Ｏ部２Ｂのリセットが許可され、且つリセット処理の実行を行う準備が整ったことを意味する。
【００４４】
次の工程では、Ｉ／Ｏリセットレジスタ２ｂ２は、ＮＯＲ回路２ｂ３にリセット信号（ＩＲＳＴ）を出力する（ＳＴ５）。この後、Ｉ／Ｏリセットレジスタ２ｂ２は、ＥビットおよびＦビットを「０」に設定しなおすことにより、処理を終了する。
【００４５】
次の工程では、ＮＯＲ回路２ｂ３は、電源投入後、「Ｌ」に設定されている信号線７ｂからの信号入力と、Ｉ／Ｏリセットレジスタ２ｂ２からの出力されたリセット信号（ＩＲＳＴ）「Ｈ」とに基づいて、リセットＩＣ５ｂにリセット出力号（ＲＥＳＯＵＴ０）「Ｌ」を出力する（ＳＴ６）。
【００４６】
次の工程では、リセットＩＣ５ｂは、ＮＯＲ回路２ｂ３から出力されたリセット出力信号（ＲＥＳＯＵＴ０）に基づいて、ＣＰＵ６ｂをリセットするＣＰＵリセット信号（ＲＥＳＥＴ）を出力する（ＳＴ７）。
【００４７】
次の工程では、ＣＰＵ６ｂは、リセットＩＣ５ｂから出力されたＣＰＵリセット信号（ＲＥＳＥＴ）に基づいて、実行している処理がリセットされる（ＳＴ８）。
【００４８】
上述したように本実施の形態によれば、Ｉ／Ｏリセットレジスタ２ｂ２からのリセット信号（ＩＲＳＴ）が「Ｈ」の場合だけ、ＮＯＲ回路２ｂ３が「Ｌ」を出力し、このＮＯＲ回路２ｂ３から出力されたリセット出力信号（ＲＥＳＯＵＴ０）（「Ｌ」）に基づいて、リセットＩＣ５ｂが、ＣＰＵ６ｂの行っている処理のリセットを行うＣＰＵリセット信号（ＲＥＳＥＴ）を出力することにより、指定されたＩ／Ｏ部２Ｂだけがリセットされるので、ＭＴＴＲ（平均修復時間）を極力短縮して、システムのダウン時間を最小限に抑えることができる。
【００４９】
本実施の形態によれば、ユーザ用データエリアと、システム管理用エリアとが別個に設けられているので、ユーザプログラムに起因する誤作動を防止することができる。
【００５０】
本実施の形態によれば、リセットスイッチ４ｂを設けたため、プログラムにより指定したＩ／Ｏ部２Ｂが何らかの原因でリセットすることが出来なくなった場合であっても、リセットスイッチ４ｂの操作により、Ｉ／Ｏ部２Ｂをリセットすることができるようになるので、制御システムの安全性がより一層向上させることができる。
【００５１】
＜第２の実施の形態＞
図６は、本発明の第２の実施の形態に係るプログラマブルコントローラの構成例を示す模式図である。なお、第１の実施の形態と同一部分については同一符号を付して、その詳しい説明を省略し、ここでは異なる部分について主に説明する。なお、以下の各実施の形態も同様にして重複した説明を省略する。
【００５２】
本実施の形態に係るプログラマブルコントローラは、第１の実施の形態のプログラマブルコントローラに、外部からリセットするＩ／Ｏ部２Ｂを指定する通信コマンドを送信する周辺装置（第２のＩ／Ｏ指定手段）１６等を接続可能とするようにしたものであり、具体的には、ＣＰＵモジュール１ｂに周辺装置、例えば、パーソナルコンピュータ、拡張メモリ、ハンディプログラミング装置等を接続可能にするインターフェース（第１の接続手段）１７を付加した構成となっている。図７は、Ｉ／Ｏ部２Ｂをリセットするための通信コマンドの一例を示す模式図である。同図の例では、通信コマンドは、１４バイトから構成されている。１バイト目は、先頭キャラクタであることを表しており、２バイト〜３バイト目は、０１〜３２までのステーション番号を表している。ここで、ステーション番号とは、複数のＰＬＣシステムの中の１つのＰＬＣシステムを示すための番号のことである。
【００５３】
また、４バイト目〜５バイト目は、伝送するコマンドを表しており、６バイト目〜８バイト目は、ユニット指定がなされているユニット名を表している。ここで、ユニットとは、ＰＬＣシステムの動作上の最小単位となるモジュールの集合体のことである。
【００５４】
９バイト目〜１２バイト目は、スロット指定のなされているスロットアドレスを表している。ここで、スロットアドレスとは、ユニット中のモジュールの位置を示すアドレスのことである。
【００５５】
１３バイト目は、終了キャラクタであることを表し、１４バイト目は、最終コードを表している。ここで、最終コードとは、通信テキストの最終の一文字のことである。
【００５６】
本実施の形態に係るプログラマブルコントローラでは、インターフェース１７を介して、周辺装置１６、例えばハンディプログラミング装置を用いて、通信コマンド内のステーションナンバ、ユニット名、およびスロットアドレスを指定することによりリセットするＩ／Ｏ部２Ｂを指定し、コマンドでリセットする旨を指定することによりＩ／Ｏ部２Ｂの有するＣＰＵ６ｂのリセットを実行することができる。
【００５７】
以上のような構成によれば、第１の実施の形態の効果に加え、外部から補助周辺装置１６を接続することによって、当該補助周辺装置１６の表示部等からリセットするＩ／Ｏ部２Ｂを指定することが可能となるので、指定したＩ／Ｏ部２Ｂだけをリセットすることにより、ＭＴＴＲを極力短縮して、制御システムのダウン時間を最小限に抑えることができる。
【００５８】
本実施の形態によれば、第１の実施の形態の構成に加え、外部から周辺装置１６によりＩ／Ｏ部２Ｂを指定するインターフェース１７を設けたので、制御システムの安全性をより一層向上させることができる。
【００５９】
＜第３の実施の形態＞
図８は、本発明の第３の実施の形態に係るプログラマブルコントローラの構成例を示す模式図である。
【００６０】
本実施の形態に係るプログラマブルコントローラは、第１の実施の形態に係るプログラマブルコントローラに、通信ネットワーク１８を介して接続された上位コンピュータ（第３のＩ／Ｏ指定手段）１９から、リセットするＩ／Ｏ部２Ｂを指定可能とするようにしたものであり、具体的には、ＣＰＵモジュール１ｂに通信ネットワーク１８へ接続する通信モジュール（第２の接続手段）２０を付加した構成となっている。なお、ここでプログラマブルコントローラが通信モジュール２０を介して接続される通信ネットワーク１８としては、イーサネット、電話回線、インターネット、及びイントラネットのどれであってもよい。
【００６１】
以上のような構成によれば、第１の実施の形態の効果に加え、通信ネットワーク１８を介して上位コンピュータからのコマンド入力によりリセットするＩ／Ｏ部２Ｂを指定することが可能となるので、指定したＩ／Ｏ部２Ｂだけをリセットすることにより、ＭＴＴＲを極力短縮して、制御システムのダウン時間を最小限に抑えることができる。
【００６２】
本実施の形態によれば、通信ネットワーク１８を介して、リセットするＩ／Ｏ部２Ｂを指定することができるので、遠隔地または海外に設置された当該プログラマブルコントローラを用いた制御システムの場合であっても、ＭＴＴＲを短縮することができる。
【００６３】
本実施の形態によれば、第１の実施の形態の構成に加え、通信ネットワーク１８を介してリセットするＩ／Ｏ部２Ｂを指定することを可能にする通信モジュール２０を設けたので、制御システムの安全性をより一層向上させることができる。
【００６４】
＜変形例＞
なお、本発明は、上記各実施の形態に限定されるものでなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば第２の実施の形態に係るプログラマブルコントローラに設けられたインターフェース１７と、第３の実施の形態に用いられている通信モジュール２０とは、一緒に設けていてもよい。
【００６５】
これにより、第２および第３の実施の形態の効果に加え、インターフェース１７または通信モジュール２０のどちらか一方に故障が発生した場合であっても、他の一方を用いてリセットするＩ／Ｏ部２Ｂを指定することが可能となり、制御システムの安全性をより一層向上させることができる。
【００６６】
さらに、上記各実施形態には、種々の段階の発明が含まれており、開示されている複数の構成要件における適宜な組合わせにより種々の発明が抽出できる。例えば、実施形態に示されている全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出できる。例えば、第１〜第３の実施の形態に用いられたリセットスイッチ４ｂは、必須の構成要素ではなく、削除したとしても同様の効果を奏することができる。
【００６７】
【発明の効果】
以上詳記したように本発明によれば、ＭＴＴＲを極力短縮して、制御システムのダウン時間を最小限に抑えることが可能なプログラマブルコントローラを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るプログラマブルコントローラの構成例を示す模式図。
【図２】同実施の形態に係るプログラマブルコントローラのＩ／Ｏ部のメモリマップの構成例を示す模式図。
【図３】同実施の形態に係るプログラマブルコントローラのＩ／Ｏリセットレジスタの構成例を示す模式図。
【図４】同実施の形態に係るプログラマブルコントローラに記憶されているプログラムのソースコードの一例を示す模式図。
【図５】同実施の形態に係るプログラマブルコントローラの動作を説明するためのフローチャート。
【図６】本発明の第２の実施の形態に係るプログラマブルコントローラの構成例を示す模式図。
【図７】Ｉ／Ｏ部をリセットするための通信コマンドの一例を示す模式図。
【図８】本発明の第３の実施の形態に係るプログラマブルコントローラの構成例を示す模式図。
【図９】従来から用いられているプログラマブルコントローラの構成例を示す模式図。
【符号の説明】
１ｂ…ＣＰＵモジュール
２Ｂ…Ｉ／Ｏ部
２ｂ…ＡＳＩＣ
２ｂ１…インターフェース回路（Ｉ／Ｆ回路）
２ｂ２…Ｉ／Ｏリセットレジスタ
２ｂ３…ＮＯＲ回路
３ｂ…デュアルポートＲＡＭ
４ｂ…リセットスイッチ
５ｂ…リセットＩＣ
６ｂ…ＣＰＵ
７ｂ、９ｂ、１０ｂ、１２ｂ、１３ｂ、１４ｂ…信号線
８ｂ…Ｉ／Ｏバス
１１ｂ、１５ｂ…アドレス／データバス
１６…周辺装置
１７…インターフェース
１８…通信ネットワーク
１９…上位コンピュータ
２０…通信モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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