(57)【要約】【課題】２線シリアル通信方式のＥＥＰＲＯＭメモリ回路とマイクロプロセッサとからなるデジタルシステムにおいて、マイクロプロセッサの誤動作およびメモリ回路への逆バイアス電圧印加を防止する。【解決手段】電源電圧が動作保証電源電圧以下のとき、電流バッファ回路１１は、マイクロプロセッサ２をリセットするのに同期してメモリ回路３をリセット状態に駆動する。電流バッファ回路３１は、リセット動作に同期してデータ信号ラインＬ７およびクロック信号ラインＬ８を強制的に接地電位に駆動する。電源電圧が動作保証電源電圧以上のとき、電流バッファ回路１１は、マイクロプロセッサ２のリセットを解除するのに同期して、メモリ回路３に電源電圧を供給する。このとき、データ信号ラインＬ７およびクロック信号ラインＬ８の駆動電圧は、信号ライン抵抗回路３２によって電源電圧よりも低電圧となる。【選択図】        図１
2004310319.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧レベルに応じて、マイクロプロセッサをリセット状態に駆動するリセット機能を備えたデジタルシステムであって、
マイクロプロセッサと、
２線シリアル通信方式の不揮発性記憶装置からなるメモリ回路と、
前記マイクロプロセッサと前記メモリ回路との間を結び、データ信号ラインとクロック信号ラインとからなる通信信号ラインと、
内部電源から供給される電源電圧レベルをデジタルシステムの動作保証電源電圧と比較し、前記電源電圧レベルが前記動作保証電源電圧よりも高いことを検出して第１の論理のリセットアウト信号を出力し、前記電源電圧レベルが前記動作保証電源電圧よりも低いことを検出して第２の論理のリセットアウト信号を出力する電源監視回路と、
前記内部電源と前記メモリ回路および前記マイクロプロセッサとの間に結合され、前記第１の論理のリセットアウト信号によって活性化される第１の電流バッファ回路と、
接地電位と前記通信信号ラインとの間に結合され、前記第２の論理のリセットアウト信号によって活性化される第２の電流バッファ回路とを備え、
前記第２の電流バッファ回路は、前記第２の論理のリセットアウト信号に応じて活性化され、前記通信信号ラインと接地電位とを電気的に結合する、デジタルシステム。
【請求項２】
各前記通信信号ラインに直列に挿入された抵抗素子をさらに備える、請求項１に記載のデジタルシステム。
【請求項３】
前記第１の電流バッファ回路は、前記第２の論理のリセットアウト信号に応じて非活性化されると、前記マイクロプロセッサをリセット状態に駆動するのに同期して、前記メモリ回路の電源端子と前記内部電源とを電気的に分離して、前記メモリ回路への電源電圧の供給を遮断する、請求項１に記載のデジタルシステム。
【請求項４】
前記第１の電流バッファ回路は、前記第１の論理のリセットアウト信号に応じて活性化され、前記マイクロプロセッサをリセット解除状態に駆動するのに同期して、前記メモリ回路の電源端子と前記内部電源とを電気的に結合して、前記メモリ回路に電源電圧を供給する、請求項１に記載のデジタルシステム。
【請求項５】
前記メモリ回路の電源端子と前記通信信号ラインとの間に配設され、前記メモリ回路の電源端子に供給される電源電圧を分圧して前記通信信号ラインに駆動する信号ライン抵抗回路をさらに備える、請求項４に記載のデジタルシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マイクロプロセッサによって制御されるデジタルシステムに関し、より特定的には、パワーオンリセット機能を備えたデジタルシステムに関する。
【０００２】
【従来の技術】
マイクロプロセッサを用いたデジタルシステムにおいては、電源電圧投入後の所定の期間であって、電源電圧が内部回路を構成する部品の動作保証電圧以下の不安定な領域にある期間または内部の発振器の生成する動作クロック信号が安定していない期間においては、マイクロプロセッサをリセット状態に設定し、動作を停止させることにより、デジタルシステムの誤動作を防止している。
【０００３】
図３は、従来のデジタルシステムにおいてリセット機能に関する部分を抽出して説明するための概略ブロック図である。
【０００４】
図３を参照して、デジタルシステムは、システム全体の制御を行なうマイクロプロセッサ２と、マイクロプロセッサ２が所定の動作を行なうための制御パラメータを記憶したメモリ回路３と、電源電圧を検出して、マイクロプロセッサ２をセット／リセット状態へと駆動する電源監視ＩＣ１とを備える。
【０００５】
電源監視ＩＣ１は、内部電源４から供給される電源電圧を電源端子ＶＣＣに受けると、予め設定している基準電圧と比較して、比較結果信号を出力端子ＯＵＴから出力する。基準電圧としては、先に述べた動作保証電源電圧が設定されている。
【０００６】
マイクロプロセッサ２は、内部電源４からマイクロプロセッサ動作電源ラインＬ６を介して、電源端子ＶＣＣに電源電圧を受ける。
【０００７】
電源監視ＩＣ１の出力端子ＯＵＴとマイクロプロセッサ２のリセット信号入力端子ＲＥＳＥＴとの間には、リセットアウト信号ラインＬ４が結合される。電源監視ＩＣ１からの比較結果信号は、マイクロプロセッサ２のリセット信号として、リセットアウト信号ラインＬ４からリセット信号入力端子ＲＥＳＥＴへと伝送される。したがって、リセット信号は、電源電圧が動作保証電圧以上となるときにはＨ（論理ハイ）レベルとなり、動作保証電圧以下となるときにはＬ（論理ロー）レベルとなる信号となる。
【０００８】
メモリ回路３は、例えば、２線シリアル通信方式のＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）で構成される。２線シリアル通信方式のＥＥＰＲＯＭとは、インターフェイスにシリアル・データ（ＳＤＡ）とシリアル・クロック（ＳＣＬ）との２つの通信信号ラインを使用する不揮発性メモリである。メモリ回路３とマイクロプロセッサ２とを結ぶ通信信号ラインとして、各通信信号端子ＳＤＡ間には、データ信号ラインＬ７が配設され、各通信信号端子ＳＣＬ間には、クロック信号ラインＬ８が配設される。
【０００９】
さらに、メモリ回路３の電源端子ＶＣＣには、内部電源４からマイクロプロセッサ動作電源ラインＬ６を介して、マイクロプロセッサ２がリセット状態あるいはリセット解除状態に関わらず、電源電圧が供給される。
【００１０】
データ信号ラインＬ７とマイクロプロセッサ動作電源ラインＬ６との間には、抵抗素子Ｒ１９が結合される。同様に、クロック信号ラインＬ８とマイクロプロセッサ動作電源ラインＬ６との間には、抵抗素子Ｒ２０が結合される。これによって、データ信号ラインＬ７およびクロック信号ラインＬ８は、電源電圧の供給を受け、プルアップされることとなる。
【００１１】
以上の構成からなる従来のデジタルシステムにおいて、電源監視ＩＣ１は、電源投入時などの電源電圧が不安定な期間において、電源電圧が動作保証電源電圧に満たないことを検出すると、Ｌレベルのリセットアウト信号をリセットアウト信号ラインＬ４に出力する。Ｌレベルのリセットアウト信号は、さらに、マイクロプロセッサ２のリセット信号入力端子ＲＥＳＥＴに入力される。マイクロプロセッサ２は、Ｌレベルのリセットアウト信号に応答して、リセット状態となり、メモリ回路３との通信動作を停止する。
【００１２】
さらに、電源電圧が動作保証電源電圧に達すると、電源監視ＩＣ１から出力されるＨレベルのリセットアウト信号は、マイクロプロセッサ２のリセット信号入力端子ＲＥＳＥＴに入力される。これにより、マイクロプロセッサ２は、リセット状態を解除して、通信動作を実行する。
【００１３】
最近では、このようなデジタルシステムのリセット機能を確実に行なう目的から、数々のリセット回路が提案されている（例えば、特許文献１参照）。
【００１４】
図４は、特許文献１に記載のデジタルシステムにおけるリセット機能に係る部分を抽出して説明するための概略ブロック図である。
【００１５】
図４を参照して、デジタルシステムは、電源電圧を検出する電源監視ＩＣ１ａ，１ｂと、システム全体の制御を行なうマイクロプロセッサ２と、制御パラメータを記憶した複数のメモリ回路３ａ，３ｂと、デコード回路５とを備える。
【００１６】
電源監視ＩＣ１ａ，１ｂは、動作電源電圧の高い電源監視ＩＣ１ａと、低い電源監視ＩＣ１ｂとを有している。電源監視ＩＣ１ａの出力ノードＯＵＴは、リセットアウト信号ラインＬ４を介してマイクロプロセッサ２のリセット信号入力端子ＲＥＳＥＴに接続される。さらに、電源監視ＩＣ１ａの出力ノードＯＵＴは、デコード回路５とＡＮＤ論理回路８，９を構成し、ＡＮＤ論理回路８，９の出力は、メモリ回路３ａ，３ｂのチップセレクト端子ＣＳおよびライトイネーブル端子ＷＥにそれぞれ接続される。
【００１７】
電源監視ＩＣ１ｂの出力ノードＯＵＴは、トランジスタ６により論理反転の上で電流バッファされ、リセットアウト信号ラインＬ５を介してメモリ回路３ａ，３ｂの電源端子ＶＣＣにそれぞれ接続される。
【００１８】
マイクロプロセッサ２は、アドレス信号ラインＬ９によってデコード回路５に接続されるとともに、データ信号ラインＬ７を介してメモリ回路３ａ，３ｂに接続される。
【００１９】
デコード回路５は、マイクロプロセッサ２からのアドレス信号をデコードしたデコード出力信号ラインＬ１０を、リセットアウト信号ラインＬ４との間でＡＮＤ論理処理を行ない、演算結果をメモリ回路３ａ，３ｂのチップセレクト端子ＣＳおよびライトイネーブル端子ＷＥにそれぞれ出力する。
【００２０】
以上の構成において、電源監視ＩＣ１ａは、動作電源電圧が高いことから、電源電圧がマイクロプロセッサ２の動作保証電源電圧を越えた後に、リセット信号をリセットアウト信号ラインＬ４に出力する。
【００２１】
一方、電源監視ＩＣ１ｂは、動作電源電圧が低いことから、電源投入直後であって、電源電圧が動作保証電源電圧に達する以前に、リセット信号をリセットアウト信号ラインＬ５に出力する。
【００２２】
したがって、電源投入時において、電源監視ＩＣ１ａからのリセット出力によってマイクロプロセッサ２がリセット状態となるまでは、電源監視ＩＣ１ｂからのリセット出力によって、メモリ回路３ａ，３ｂへの電源供給が停止されている。
【００２３】
また、マイクロプロセッサ２がリセット状態であってデジタルシステムが動作する以前には、電源監視ＩＣ１ａからのリセット出力によって、デコード回路５によるメモリ回路３ａ，３ｂへのアクセスが禁止されている。
【００２４】
結果として、マイクロプロセッサ２が暴走しても、メモリ回路３ａ，３ｂへのアクセスが防止され、メモリ回路３ａ，３ｂへの誤ったデータの書込みが回避される。
【００２５】
また、電源遮断時においても、電源監視ＩＣ１ｂは、デジタルシステムが正常動作できない電圧になるとリセット信号を出力し、メモリ回路３ａ，３ｂへの電源供給を停止することで、デジタルシステムをリセットするように動作する。
【００２６】
このように、図４に示すデジタルシステムは、動作電源電圧の異なる２つの電源監視ＩＣ１ａ，１ｂを用いて、電源の投入時および遮断時などの不確実な動作領域におけるメモリ回路３ａ，３ｂへの電源供給を行なわないこと、およびマイクロプロセッサ２が動作する以前をメモリ回路３ａ，３ｂへの書込動作禁止状態とすることにより、デジタルシステムの誤動作を防止する。
【００２７】
【特許文献１】
特開平３−２５６１０８号公報（第３−７頁、第２図）
【００２８】
【発明が解決しようとする課題】
ここで、図４に示すデジタルシステムでは、リセット状態において、マイクロプロセッサ２とメモリ回路３ａ，３ｂとを結ぶデータ信号ラインＬ７がハイインピーダンス状態であることを前提としている。
【００２９】
一方で、図３のように、メモリ回路３として２線シリアル通信方式のＥＥＰＲＯＭを搭載した場合では、一般的に、マイクロプロセッサ２とメモリ回路３とを結ぶ通信信号ラインＬ７，Ｌ８は、抵抗素子Ｒ１９，Ｒ２０を介して、内部電源４によってプルアップ処理されている。
【００３０】
したがって、図４のリセット機能を２線シリアル通信方式のＥＥＰＲＯＭを含むデジタルシステムに適用しようとすると、メモリ回路３への電源供給が遮断されるリセット状態において、メモリ回路３の電源電圧は０Ｖであるにもかかわらず、メモリ回路３の通信信号端子ＳＤＡ，ＳＣＬには、プルアップ処理回路の抵抗素子Ｒ１９，Ｒ２０を通じて電源電圧が加わることとなる。このため、メモリ回路３には大きな逆バイアスが印加されるという事態が生じ、メモリ回路３が破壊してしまうという問題が起こり得る。
【００３１】
また、メモリ回路３に電源電圧が供給されるリセット解除状態においては、電源電圧は、電源監視ＩＣ１を介して供給されることから、電源監視ＩＣ１の内部抵抗による電圧降下が生じる。一方、メモリ回路３の通信信号端子ＳＤＡ，ＳＣＬには、プルアップ処理回路から電源電圧が印加される。したがって、リセット解除状態においても、メモリ回路３に供給される電源電圧よりも通信信号端子ＳＤＡ，ＳＣＬの方が高電位となり、逆バイアス異常が発生し、メモリ回路破壊を引き起こすこととなる。
【００３２】
それゆえ、この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、２線シリアル通信方式のＥＥＰＲＯＭからなるメモリ回路とマイクロプロセッサとを結ぶ通信信号ラインが内部電源によってプルアップされているデジタルシステムにおいて、マイクロプロセッサの誤動作を防ぐとともに、メモリ回路への逆バイアス電圧印加を防止することが可能なデジタルシステムを提供することである。
【００３３】
【課題を解決するための手段】
この発明のある局面によれば、電源電圧レベルに応じて、マイクロプロセッサをリセット状態に駆動するリセット機能を備えたデジタルシステムであって、マイクロプロセッサと、２線シリアル通信方式のＥＥＰＲＯＭからなるメモリ回路と、マイクロプロセッサとメモリ回路との間を結び、データ信号ラインとクロック信号ラインとからなる通信信号ラインと、内部電源から供給される電源電圧レベルをデジタルシステムの動作保証電源電圧と比較し、電源電圧レベルが動作保証電源電圧よりも高いことを検出して第１の論理のリセットアウト信号を出力し、電源電圧レベルが動作保証電源電圧よりも低いことを検出して第２の論理のリセットアウト信号を出力する電源監視回路と、内部電源とメモリ回路およびマイクロプロセッサとの間に結合され、第１の論理のリセットアウト信号によって活性化される第１の電流バッファ回路と、接地電位と通信信号ラインとの間に結合され、第２の論理のリセットアウト信号によって活性化される第２の電流バッファ回路とを備える。第２の電流バッファ回路は、第２の論理のリセットアウト信号に応じて活性化され、通信信号ラインと接地電位とを電気的に結合する。
【００３４】
好ましくは、各通信信号ラインに直列に挿入された抵抗素子をさらに備える。好ましくは、第１の電流バッファ回路は、第２の論理のリセットアウト信号に応じて非活性化されると、マイクロプロセッサをリセット状態に駆動するのに同期して、メモリ回路の電源端子と内部電源とを電気的に分離して、メモリ回路への電源電圧の供給を遮断する。
【００３５】
好ましくは、第１の電流バッファ回路は、第１の論理のリセットアウト信号に応じて活性化され、マイクロプロセッサをリセット解除状態に駆動するのに同期して、メモリ回路の電源端子と内部電源とを電気的に結合して、メモリ回路に電源電圧を供給する。
【００３６】
より好ましくは、メモリ回路の電源端子と通信信号ラインとの間に配設され、メモリ回路の電源端子に供給される電源電圧を分圧して通信信号ラインに駆動する信号ライン抵抗回路をさらに備える。
【００３７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３８】
図１は、この発明の実施の形態に従うデジタルシステムにおいてリセット機能に関する部分を抽出して説明するための概略ブロック図である。
【００３９】
図１を参照して、デジタルシステムは、システム全体の制御を担うマイクロプロセッサ２と、マイクロプロセッサ２が所定の動作を行なうための制御パラメータを内部に記憶したメモリ回路３と、電源電圧を常時検出する電源監視ＩＣ１とを備える。
【００４０】
電源監視ＩＣ１は、内部電源４から内部電源配線上に駆動される電源電圧を、電源電圧端子ＶＣＣにおいて常時モニタしており、その電圧レベルと内部に予め設定されている動作保証電源電圧とを比較する。さらに、比較結果信号としてのリセットアウト信号を、出力端子ＯＵＴを介してリセットアウト信号ラインＬ４に出力する。
【００４１】
マイクロプロセッサ２は、電源電圧の供給を受ける電源端子ＶＣＣと、接地電圧を受けるＧＮＤ端子と、リセット信号入力端子ＲＥＳＥＴと、メモリ回路３からのシリアル・データ信号入出力端子ＳＤＡと、シリアル・クロック信号入力端子ＳＣＬとを含む。なお、以下において、これらの端子を総称して、通信信号端子とも称する。内部電源４と電源端子ＶＣＣとは、マイクロプロセッサ動作電源ラインＬ６で結ばれており、電源電圧が動作電圧として、直接的に入力される。
【００４２】
メモリ回路３は、マイクロプロセッサ２の制御パラメータを不揮発的に記憶する不揮発性メモリであって、図１に示すように、２線シリアル通信方式のＥＥＰＲＯＭで構成される。
【００４３】
２線シリアル通信方式のＥＥＰＲＯＭは、シリアル・データ入出力方式であって、電気的にデータ変更可能な不揮発性メモリである。インターフェースとして、シリアル・データ（ＳＤＡ）とシリアル・クロック（ＳＣＬ）との２つの信号ラインを使用する。データの書込み・読出しは、ビットパターンで行なわれ、データ信号の入出力は、シリアル・クロックに同期して行なわれる。
【００４４】
メモリ回路３は、電源端子ＶＣＣ、シリアルデータ端子ＳＤＡおよびシリアルクロック端子ＳＣＬの他に、チップセレクト信号ＣＳの入力端子／ＣＳと、書込み禁止制御信号／ＷＥの入力端子と、接地電圧端子ＧＮＤとを有する。チップセレクト信号ＣＳの入力端子／ＣＳと、書込み禁止制御信号／ＷＥの入力端子と、接地電圧端子ＧＮＤとはすべて接地電位に接続されており、常時有効状態に設定される。
【００４５】
マイクロプロセッサ２とメモリ回路３とは、データ信号ラインＬ７とクロック信号ラインＬ８との２本の通信信号ラインで結合される。データ信号ラインＬ７は、マイクロプロセッサ２およびメモリ回路３のシリアルデータ端子ＳＤＡ間を結ぶ。クロック信号ラインＬ８は、マイクロプロセッサ２およびメモリ回路３のシリアルクロック端子ＳＣＬ間を結ぶ。
【００４６】
それぞれの端子を結ぶデータ信号ラインＬ７およびクロック信号ラインＬ８には、各信号ラインを接地電位としたときに、短絡電流によるマイクロプロセッサ２の破壊防止のために、短絡保護抵抗回路２１として、抵抗素子Ｒ１７，Ｒ１８がそれぞれ配設される。
【００４７】
さらに、本実施の形態のデジタルシステムは、図１に示すように、電源監視ＩＣ１からのリセットアウト信号ラインＬ４とメモリ回路３の電源端子ＶＣＣとの間に配された電流バッファ回路１１と、リセットアウト信号ラインＬ４とデータ信号ラインＬ７およびクロック信号ラインＬ８との間に配された電流バッファ回路３１と、リセット信号ラインＬ５とデータ信号ラインＬ７およびクロック信号ラインＬ８との間に配された信号ライン抵抗回路３２とを有する。
【００４８】
電流バッファ回路１１は、２つのＰＮＰトランジスタＴ１，Ｔ２と、抵抗素子Ｒ１〜Ｒ６とを含む。ＰＮＰトランジスタＴ１のベース電極は、抵抗素子Ｒ１を介して電源監視ＩＣ１のリセットアウト信号ラインＬ４に接続されるとともに、抵抗素子Ｒ２を介してマイクロプロセッサ動作電源ラインＬ６に接続される。ＰＮＰトランジスタＴ１のエミッタは、マイクロプロセッサ動作電源ラインＬ６に接続される。ＰＮＰトランジスタＴ１のコレクタは、抵抗素子Ｒ４を介してＰＮＰトランジスタＴ２のベース電極に接続されるとともに、抵抗素子Ｒ３を介して接地電位に接続される。
【００４９】
ＰＮＰトランジスタＴ２のベース電極は、抵抗素子Ｒ５を介してマイクロプロセッサ動作電源ラインＬ６に接続されるとともに、抵抗素子Ｒ４を介してＰＮＰトランジスタＴ１のコレクタに接続される。ＰＮＰトランジスタＴ２のエミッタは、マイクロプロセッサ動作電源ラインＬ６に接続される。ＰＮＰトランジスタＴ２のコレクタは、抵抗素子Ｒ６を介して接地電位に接続される。さらに、コレクタは、リセット信号ラインＬ５を介して、メモリ回路３の電源端子ＶＣＣおよびマイクロプロセッサ２のリセット信号入力端子ＲＥＳＥＴに接続される。同時に、後述する信号ライン抵抗回路３２内部の抵抗素子Ｒ１３，Ｒ１５を介して、データ信号ラインＬ７およびクロック信号ラインＬ８にそれぞれ接続される。
【００５０】
一方、電流バッファ回路３１は、ＰＮＰトランジスタＴ３と、２つのＮＰＮトランジスタＴ４，Ｔ５と、抵抗素子Ｒ７〜Ｒ１２とを含む。
【００５１】
ＰＮＰトランジスタＴ３のベース電極は、抵抗素子Ｒ７を介してリセットアウト信号ラインＬ４に接続されるとともに、抵抗素子Ｒ８を介して電源電圧に接続される。ＰＮＰトランジスタＴ３のエミッタは、電源電圧に接続されるとともに、抵抗素子Ｒ８を介してベース電極に接続される。コレクタは、抵抗素子Ｒ９，Ｒ１１を介して、ＮＰＮトランジスタＴ４，Ｔ５のベース電極にそれぞれ接続される。
【００５２】
ＮＰＮトランジスタＴ４は、ベース電極が抵抗素子Ｒ１０を介して接地電位に接続され、エミッタが接地電位に接続され、コレクタがデータ信号ラインＬ７に接続される。
【００５３】
ＮＰＮトランジスタＴ５は、ベース電極が抵抗素子Ｒ１２を介して接地電位に接続され、エミッタが接地電位に接続され、コレクタがクロック信号ラインＬ８に接続される。
【００５４】
信号ライン抵抗回路３２は、リセット信号ラインＬ５と接地電位との間に接続された抵抗素子Ｒ１３〜Ｒ１６を含む。
【００５５】
抵抗素子Ｒ１３，Ｒ１４は、直列接続されて、リセット信号ラインＬ５と接地電位との間に結合される。抵抗素子Ｒ１３と抵抗素子Ｒ１４との接続ノードは、データ信号ラインＬ７に結合される。
【００５６】
抵抗素子Ｒ１５，Ｒ１６も同様に、直列接続されて、リセット信号ラインＬ５と接地電位との間に結合される。抵抗素子Ｒ１５と抵抗素子Ｒ１６との接続ノードは、クロック信号ラインＬ８に結合される。
【００５７】
続いて、以上の構成を備えたデジタルシステムにおいて実行されるリセット動作について説明する。
【００５８】
電源監視ＩＣ１から出力されたリセットアウト信号は、リセットアウト信号ラインＬ４を経由して、電流バッファ回路１１と電流バッファ回路３１とに伝送される。
【００５９】
リセットアウト信号は、電源監視ＩＣ１において、電源電圧レベルが動作保証電源電圧よりも高いときには、Ｈレベルの信号として生成され、電源電圧レベルが動作保証電圧よりも低いときには、Ｌレベルの信号として生成される信号である。
【００６０】
したがって、電源投入直後のように、電源電圧が動作保証電源電圧以下となる不安定な期間においては、Ｌレベルのリセットアウト信号が出力される。一方、電源電圧が動作保証電圧以上であって、デジタルシステムが所定の動作の実行可能な期間においては、Ｈレベルのリセットアウト信号が出力される。
【００６１】
最初に、リセットアウト信号がＨレベルのとき、すなわち電源電圧が動作保証電源電圧を満たしているときの動作について説明する。
【００６２】
Ｈレベルのリセットアウト信号は、電流バッファ回路１１に入力されると、抵抗素子Ｒ１を介してＰＮＰトランジスタＴ１のベース電極に入力される。
【００６３】
ＰＮＰトランジスタＴ１は、Ｈレベルのリセットアウト信号に応じてオフ状態となることから、コレクタ電位は、抵抗素子Ｒ３を介して接地電位に駆動される。
【００６４】
ＰＮＰトランジスタＴ２は、抵抗素子Ｒ４を介して接地電位を受けるとオン状態となる。これにより、コレクタ電位は、マイクロプロセッサ動作電源ラインＬ６と電気的に結合して電源電圧レベルとなる。さらに、コレクタ電位は、結合されるリセット信号ラインＬ５を電源電圧レベルに駆動する。
【００６５】
したがって、メモリ回路３の電源端子ＶＣＣには、電源電圧が入力される。一方、マイクロプロセッサ２は、Ｈレベルのリセット信号をリセット信号入力端子ＲＥＳＥＴに論理レベルが反転されて入力されると、リセット状態が解除される。
【００６６】
さらに、リセット信号ラインＬ５に駆動された電源電圧は、信号ライン抵抗回路３２に伝送されると、抵抗素子Ｒ１３，Ｒ１４で分圧されてデータ信号ラインＬ７に入力されるとともに、抵抗素子Ｒ１５，Ｒ１６で分圧されてクロック信号ラインＬ８に入力される。
【００６７】
したがって、メモリ回路３において、通信信号端子ＳＤＡ，ＳＣＬには、電源端子ＶＣＣに入力される電源電圧が分圧されて、より低電圧となって入力されることとなる。この結果、通信信号端子ＳＤＡ，ＳＣＬの電位が電源端子ＶＣＣよりも高電位となる逆バイアス異常は回避される。
【００６８】
以上の動作に並行して、Ｈレベルのリセットアウト信号は、リセットアウト信号ラインＬ４を介して電流バッファ回路３１へと伝送されると、抵抗素子Ｒ７を介してＰＮＰトランジスタＴ３のベース電極に入力される。
【００６９】
ＰＮＰトランジスタＴ３は、Ｈレベルのリセットアウト信号に応じてオフ状態となることから、コレクタ電位に接続されるＮＰＮトランジスタＴ４，Ｔ５は、オフ状態に駆動される。すなわち、リセットアウト信号がＨレベルとなる期間において、電流バッファ回路３１は非活性状態となる。
【００７０】
このようにして、リセットアウト信号がＨレベルのとき、すなわち、電源電圧が動作保証電源電圧以上となるときには、電流バッファ回路１１によって、マイクロプロセッサ２のリセット状態が解除されるのに同期して、メモリ回路３に電源電圧が供給される。
【００７１】
さらに、データ信号ラインＬ７およびクロック信号ラインＬ８に駆動される電圧は、信号ライン抵抗回路３２によって、電源電圧よりも低電圧となることから、メモリ回路３における逆バイアス印加は発生し得ない。なお、このとき、電流バッファ回路３１は、非活性状態となり、無効となっている。
【００７２】
次に、リセットアウト信号がＬレベルのとき、すなわち電源電圧が動作保証電源電圧に満たないときの動作について説明する。
【００７３】
Ｌレベルのリセットアウト信号は、電流バッファ回路１１に入力されると、抵抗素子Ｒ１を介してＰＮＰトランジスタＴ１のベース電極に入力される。
【００７４】
ＰＮＰトランジスタＴ１は、Ｌレベルのリセットアウト信号に応じてオン状態となることから、コレクタ電位は、マイクロプロセッサ動作電源ラインＬ６と導通して、電源電圧レベルに駆動される。
【００７５】
ＰＮＰトランジスタＴ２は、抵抗素子Ｒ４を介して電源電圧を受けるとオフ状態となる。これにより、コレクタ電位は、マイクロプロセッサ動作電源ラインＬ６と電気的に分離される一方で、抵抗素子Ｒ６を介して接地電位と結合する。さらに、接地電位となったコレクタ電位は、結合されるリセット信号ラインＬ５を接地電位（Ｌレベル）へと駆動する。
【００７６】
したがって、マイクロプロセッサ２は、Ｌレベルのリセット信号をリセット信号入力端子ＲＥＳＥＴに入力されると、リセット状態に駆動される。
【００７７】
これに同期して、メモリ回路３の電源端子ＶＣＣには、内部電源４からの電源電圧の供給が遮断されるとともに、リセット信号ラインＬ５を介して接地電位が駆動される。ここで、メモリ回路３は、一般的に、電源リセット端子を内部に有しておらず、内蔵するパワーオンリセット回路によってリセット動作を行なう。パワーオンリセット回路は、約０．２Ｖの閾値を有しており、電源端子ＶＣＣに供給される電源電圧がこの閾値以下となると、初期化リセット動作を実行する。
【００７８】
したがって、メモリ回路３は、電源端子ＶＣＣに接地電圧を受けると、マイクロプロセッサ２のリセット動作に同期してリセット動作を行なうこととなる。
【００７９】
以上の動作に並行して、Ｌレベルのリセットアウト信号は、リセットアウト信号ラインＬ４を介して、電流バッファ回路３１へと伝送されると、抵抗素子Ｒ７を介してＰＮＰトランジスタＴ３のベース電極に入力される。
【００８０】
ＰＮＰトランジスタＴ３は、Ｌレベルのリセットアウト信号に応じてオン状態となることから、コレクタ電位は、電源電圧に駆動される。
【００８１】
ＮＰＮトランジスタＴ４，Ｔ５は、抵抗素子Ｒ９，Ｒ１１を介してベース電極に電源電圧をそれぞれ受けると、オン状態に駆動される。ＮＰＮトランジスタＴ４，Ｔ５のコレクタは、抵抗素子Ｒ１４，Ｒ１６を介して、それぞれ接地されていることから、コレクタ電位は接地電位に駆動される。これに応じて、データ信号ラインＬ７およびクロック信号ラインＬ８は、強制的に接地電位に設定される。
【００８２】
このようにして、リセットアウト信号がＬレベルのとき、すなわち、電源電圧が動作保証電源電圧以下となるときには、電流バッファ回路１１によって、マイクロプロセッサ２がリセット状態となるのに同期して、メモリ回路３は、電源端子ＶＣＣへの電源供給が遮断されてリセット状態へと駆動される。さらに、このとき、電流バッファ回路３１では、これらのリセット動作に同期して、データ信号ラインＬ７およびクロック信号ラインＬ８が、強制的に接地電位へと駆動される。
【００８３】
なお、データ信号ラインＬ７およびクロック信号ラインＬ８が接地電位に駆動されたことに応じて、メモリ回路３とマイクロプロセッサ２とは短絡することとなるが、通信信号端子ＳＤＡ，ＳＣＬ間に接続された短絡保護抵抗回路２１によって、過大な短絡電流によるマイクロプロセッサ２の破壊は回避される。
【００８４】
以上の結果、電源電圧が不安定であって、動作保証電源電圧に満たないときには、マイクロプロセッサ２がリセット状態に選択されたことに同期して、メモリ回路３がリセット状態に駆動されることから、マイクロプロセッサ２とメモリ回路３との通信異常によって、メモリ回路３から誤った情報を読込むという誤動作を起こすことがない。
【００８５】
さらに、データ信号ラインＬ７とクロック信号ラインＬ８とは、メモリ回路３への電源電圧が遮断されるのに同期して、強制的にプルアップ状態から接地電位に駆動される。これによって、メモリ回路３への逆バイアス印加を回避でき、メモリ回路３の破壊を防ぐことができる。
【００８６】
なお、このとき、データ信号ラインＬ７およびクロック信号ラインＬ８が接地電位に駆動されたことから、マイクロプロセッサ２とメモリ回路３とが電気的に短絡状態となるが、短絡保護抵抗回路２１を通信信号ラインに挿入することによって、過大な短絡電流によるマイクロプロセッサ２の破壊が回避される。
【００８７】
図２は、この発明の実施の形態に従うデジタルシステムのリセット動作を説明するためのタイミングチャートである。
【００８８】
図２を参照して、内部電源４に直結されるマイクロプロセッサ動作電源ラインＬ６には、電源投入時から電源遮断時に至るまでの電源電圧の変化が直接的に表れる。この電圧波形において、電位ａは、マイクロプロセッサ２の動作電源電圧レベルを示す。電位ｂは、電源監視ＩＣ１において設定される閾値であり、マイクロプロセッサ２の動作保証電源電圧に相当する。電位ｃは、接地電位を示す。
【００８９】
電源電圧は、電源が投入されると、接地電圧である電位ｃから動作電源電圧レベルである電位ａまで増加する。なお、電源電圧は、時刻Ｇにおいて、動作保証電源電圧レベルである電位ｂに達している。
【００９０】
さらに、電源電圧は、電位ａに達した後は一定の電位を保持する。ただし、図２に示すように、時刻Ｈから時刻Ｊの間において、デジタルシステム１００内部において瞬時電圧低下異常が発生したことを受けて、電源電圧は動作保証電源電圧レベルである電位ｂを下回っている。
【００９１】
続いて、電源が遮断されると、電源電圧は、動作電源電圧レベルの電位ａから接地電圧レベルの電位ｃまで低下する。特に、時刻Ｋ以後において、電源電圧は、動作保証電源電圧レベルである電位ｂ以下となる。
【００９２】
以上のような電源電圧の電位波形に応答して、図１のデジタルシステムの各信号ラインに見られる電圧波形について説明する。なお、各信号ラインの電圧波形上に点線で示す電圧波形は、これらの基準となる電源電圧の電圧波形である。
【００９３】
まず、電源監視ＩＣ１に結合されるリセットアウト信号ラインＬ４は、図２に示すように、電源電圧が動作保証電源電圧である電位ｂ以下となるときにおいて、Ｌレベルのリセットアウト信号を受けて、接地電位である電位ｃとなる。具体的には、電源投入時の時刻Ｇ以前と電源遮断時の時刻Ｋ以後とにおいて、電位ｃとなる。
【００９４】
一方、時刻Ｇから時刻Ｋまでの間は、電源電圧が動作保証電源電圧レベル（電位ｂに相当）以上となったことに応じて、電源監視ＩＣ１からＨレベルのリセットアウト信号が出力され、リセットアウト信号ラインＬ４は、Ｈレベル（電位ｄに相当）に駆動される。ここで、電位ｄは、マイクロプロセッサ２の動作電源電圧である電位ａよりもわずかに低電位となる。この減少分は、電源監視ＩＣ１内部での電圧降下によるものである。
【００９５】
なお、リセットアウト信号ラインＬ４の電圧波形において、電源投入後時刻Ｇ以前に０．２Ｖ以下のひげ状の電圧が観測される。これは、電源監視ＩＣ１の内蔵するパワーオンリセット回路の閾値が約０．２Ｖであるため、電源電圧が０．２Ｖに達していない期間は、リセット機能が働かないことによる。このひげ状の電圧は、電位ｂに対して十分小さいことから、マイクロプロセッサ２およびメモリ回路３の動作に影響を及ぼすことはない。
【００９６】
さらに、瞬時電圧低下異常が発生した時刻Ｈから時刻Ｊの間において、リセットアウト信号ラインＬ４の電位は、電源電圧が電位ｂを下回ったことに応じて、Ｌレベル（電位ｃに相当）を示す。
【００９７】
以上の電圧波形の遷移を示すリセットアウト信号ラインＬ４は、さらに、電流バッファ回路１１，３１に伝送されると、その電位に応じて、リセット信号ラインＬ５と、データ信号ラインＬ７と、クロック信号ラインＬ８とを駆動する。
【００９８】
まず、リセットアウト信号ラインＬ４がＬレベルのとき、すなわち、時刻Ｇ以前、時刻Ｈと時刻Ｊとの間および時刻Ｋ以後では、先述のように、リセット信号ラインＬ５は、電流バッファ回路１１によってＬレベルに駆動される。
【００９９】
なお、時刻Ｇ以前と時刻Ｋ以後とにおいては、リセットアウト信号ラインＬ４に見られたひげ状の電圧を受けて、リセット信号ラインＬ５においても同様のひげ状の電圧が観測される。この場合も、ひげ状の電圧は、電位ｂに対して十分小さいことから、マイクロプロセッサ２およびメモリ回路３の動作に影響を及ぼすことはない。
【０１００】
さらに、データ信号ラインＬ７およびクロック信号ラインＬ８は、Ｌレベルのリセットアウト信号によって、電流バッファ回路３１が有効となり、強制的に接地電位に駆動される。
【０１０１】
このように、電源電圧が動作保証電源電圧レベルである電位ｂ以下となる期間においては、リセットアウト信号ラインＬ４がＬレベルとなるのに応じて、リセット信号ラインＬ５がＬレベルに駆動される。これによって、マイクロプロセッサ２がリセット状態となるとともに、これに同期して、メモリ回路３の電源供給が遮断されてリセット状態となる。さらに、データ信号ラインＬ７およびクロック信号ラインＬ８は、強制的に接地電位に駆動される。
【０１０２】
したがって、電源投入直後の時刻Ｇ以前および電源遮断時の時刻Ｋ以後におけいて、マイクロプロセッサ２およびメモリ回路３はリセット状態となって、不安定な電源電圧下での動作を停止することによって、マイクロプロセッサ２の誤動作を防止する。さらに、データ信号ラインＬ７およびクロック信号ラインＬ８は接地電位に駆動され、メモリ回路３への逆バイアス異常の発生が抑えられる。
【０１０３】
同様に、瞬時電圧低下異常が起きた時刻Ｈから時刻Ｊまでの期間においても、リセット信号ラインＬ５、データ信号ラインＬ７およびクロック信号ラインＬ８は、Ｌレベルとなって、不安定な電源電圧下での動作を停止するとともに、逆バイアス異常を回避する。
【０１０４】
次に、リセットアウト信号ラインＬ４がＨレベルのとき、すなわち、電源投入時の時刻Ｇから電源遮断時の時刻Ｋまでの間（ただし、時刻Ｈから時刻Ｊまでの期間を除く）では、電流バッファ回路１１によって、リセット信号ラインＬ５は、Ｈレベル（電位ｅに相当）に駆動される。電位ｅは、図２に示すように、マイクロプロセッサ２の動作電源電圧ａよりも若干低い電圧となる。この電位差は、電流バッファ回路１１での電圧損失分に相当する。
【０１０５】
リセット信号ラインＬ５は、先述のように、メモリ回路３の電源端子ＶＣＣに入力されるとともに、データ信号ラインＬ７およびクロック信号ラインＬ８へと駆動される。したがって、メモリ回路３の電源端子ＶＣＣには、電位ｅの電源電圧が供給される。さらに、リセット信号ラインＬ５の電圧は、信号ライン抵抗回路３２を介して、データ信号ラインＬ７およびクロック信号ラインＬ８へと駆動されることから、データ信号ラインＬ７およびクロック信号ラインＬ８の電位は、電位ｅよりも低電位である電位ｆとなる。
【０１０６】
このように、電源電圧が動作保証電源電圧レベルである電位ｂ以上となる期間においては、リセットアウト信号ラインＬ４がＨレベルとなるのに応じて、リセット信号ラインＬ５がＨレベルに駆動される。これによって、マイクロプロセッサ２は、Ｈレベルのリセット信号を受けてリセット状態が解除される。さらに、これに同期して、メモリ回路３には電源電圧が供給されるとともに、データ信号ラインＬ７およびクロック信号ラインＬ８は、Ｈレベルに駆動される。このとき信号ラインに駆動される電位ｆは、電源電圧よりも低電位であることから、メモリ回路３で起こり得る逆バイアス異常を防止することができる。
【０１０７】
ところで、マイクロプロセッサ２とメモリ回路３とは、一般的な仕様では、マイクロプロセッサ２のリセット解除時点から所定の設定期間経過後に、一定期間データ信号ラインＬ７およびクロック信号ラインＬ８を介して通信を実行する。この一定期間の通信によって、マイクロプロセッサ２は、メモリ回路３から所定の動作を行なうための制御パラメータを取得する。これらの設定期間および一定期間については、マイクロプロセッサ２内部のカウンタで予め設定されており、例えば、図２では、それぞれ４０ｍＳ，８０ｍＳに設定されている。
【０１０８】
したがって、図２に示すように、データ信号ラインＬ７およびクロック信号ラインＬ８は、電源投入時において、リセット信号Ｌ５がＨとなってリセット状態が解除される時刻Ｇよりも４０ｍＳ経過後に、ＬレベルからＨレベルへと遷移する。さらに、Ｈレベルに立上った時点から８０ｍＳの間において、マイクロプロセッサ２とメモリ回路３との間で通信が行なわれる。通信完了後は、マイクロプロセッサ２によって、データ信号ラインＬ７はＨレベルを保つとともに、クロック信号ラインＬ８はＬレベルに駆動される。これは、外来ノイズによる誤動作を防止するためである。
【０１０９】
同様に、瞬時電圧低下異常発生後においても、データ信号ラインＬ７およびクロック信号ラインＬ８は、復帰時点である時刻Ｊから４０ｍＳ経過後にＬレベルからＨレベルへと遷移する。さらに、以後８０ｍＳの間に通信を実行して、マイクロプロセッサ２は、制御パラメータを再取得する。通信完了後は、データ信号ラインＬ７はＨレベルに駆動されるとともに、クロック信号ラインＬ８はＬレベルに駆動される。
【０１１０】
なお、本実施の形態では、データ信号ラインＬ７とクロック信号ラインＬ８とは、いずれもリセット信号に同期して接地電位に駆動される構成としたが、マイクロプロセッサ２がリセット状態のときに、クロック信号ラインＬ８がハイインピーダンスとなる場合は、データ信号ラインＬ７のみをリセット信号に同期して接地電位に設定する構成とすることによっても、同様の効果を得ることができる。
【０１１１】
以上のように、本実施の形態によれば、２線シリアル通信方式のＥＥＰＲＯＭからなるメモリ回路を含むデジタルシステムにおいて、マイクロプロセッサのリセット動作と同期してメモリ回路のリセット動作を行なうとともに、両者間を結ぶ通信信号ラインを強制的に接地電位にすることにより、マイクロプロセッサの誤動作を防止するとともに、逆バイアス異常によるメモリ回路の破壊を防止することができる。
【０１１２】
さらに、通信信号ラインに短絡保護抵抗を挿入することにより、強制的に接地電位に駆動したときに生じる短絡電流によって、マイクロプロセッサが破壊されるのを防止することができる。
【０１１３】
さらに、メモリ回路に電源電圧が供給されるリセット解除状態において、マイクロプロセッサとメモリ回路とを結ぶ通信信号ラインを、メモリ回路の電源電圧よりも低電位とすることにより、逆バイアス異常によるメモリ回路の破壊を防ぐことができる。
【０１１４】
なお、本実施の形態のリセット回路は、電源投入時や電源遮断時のみならず、瞬時電圧低下発生時などの電源電圧が不安定となるときにおいても対応することができる。
【０１１５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１６】
【発明の効果】
以上のように、この発明に従えば、２線シリアル通信方式のＥＥＰＲＯＭからなるメモリ回路を含むデジタルシステムにおいて、マイクロプロセッサのリセット動作と同期して、メモリ回路のリセット動作を行なうとともに、両者間を結ぶ通信信号ラインを強制的に接地電位に駆動することにより、マイクロプロセッサの誤動作を防止するとともに、逆バイアス異常によるメモリ回路の破壊を防止することができる。
【０１１７】
さらに、通信信号ラインに短絡保護抵抗を挿入することにより、強制的に接地電位に駆動したときに生じる短絡電流によって、マイクロプロセッサが破壊されるのを防止することができる。
【０１１８】
さらに、メモリ回路に電源電圧が供給されるリセット解除状態において、マイクロプロセッサとメモリ回路とを結ぶ通信信号ラインを、メモリ回路の電源電圧よりも低電位とすることにより、逆バイアス異常によるメモリ回路の破壊を防ぐことができる。
【０１１９】
なお、本実施の形態のリセット回路は、電源投入時や電源遮断時のみならず、瞬時電圧低下発生時などの電源電圧が不安定となるときにおいても対応することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態に従うデジタルシステムにおいてリセット機能に関する部分を抽出して説明するための概略ブロック図である。
【図２】この発明の実施の形態に従うデジタルシステムにおけるリセット動作を説明するためのタイミングチャートである。
【図３】従来のデジタルシステムにおいてリセット機能に関する部分を抽出して説明するための概略ブロック図である。
【図４】特許文献１に記載のデジタルシステムにおけるリセット機能に関する部分を抽出して説明するための概略ブロック図である。
【符号の説明】
１，１ａ，１ｂ  電源監視ＩＣ、２  マイクロプロセッサ、３，３ａ，３ｂ  メモリ回路、４  内部電源、５  デコード回路、６  トランジスタ、７  インバータ、８，９  ＡＮＤ論理回路、１１，３１  電流バッファ回路、２１  短絡保護抵抗回路、３２  信号ライン抵抗回路、Ｌ４  リセットアウト信号ライン、Ｌ５  リセット信号ライン、Ｌ６  マイクロプロセッサ動作電源ライン、Ｌ７  データ信号ライン、Ｌ８  クロック信号ライン、Ｌ９  アドレス信号ライン、Ｌ１０  デコード出力信号ライン、Ｒ１〜Ｒ１９  抵抗素子、Ｔ１〜Ｔ３  ＰＮＰトランジスタ、Ｔ４，Ｔ５  ＮＰＮトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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