(57)【要約】【課題】ビット線のイコライズを不要とし、センスアンプの活性化等に複雑なタイミング制御が基本的に不要である半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセル部Ｍ及びダミーセル部Ｄを有し、メモリセル部Ｄは、ビット線ＢＬＭと、ビット線ＢＬＭに異なる電流を流すメモリセルＭＣＭと、メモリセル電流供給回路ＣＳＭから成り、ダミーセル部Ｄは、参照ビット線ＢＬＤと、参照電流ｉＲＥＦを参照ビット線ＢＬＤに流すダミーセルＤＣと、ダミーセル電流供給回路ＣＳＤから成り、メモリセルＭＣに記憶された情報を読み出すとき、ダミーセル電流供給回路ＣＳＤは、参照電流ｉＲＥＦに相当する電流を参照ビット線ＢＬＤに供給し、メモリセル電流供給回路ＣＳＭは、ダミーセル電流供給回路ＣＳＤが供給する参照電流ｉＲＥＦに相当する電流がミラーリングされた電流をビット線ＢＬＭに供給する。【選択図】  図１
2004247023.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル部及びダミーセル部を有する半導体記憶装置であって、
該メモリセル部は、
（Ａ）ビット線、
（Ｂ）ビット線に接続され、記憶された２値情報に応じて該ビット線に異なる電流を流すメモリセル、及び、
（Ｃ）ビット線に接続され、該ビット線に電流を供給するメモリセル電流供給回路、
から成り、
該ダミーセル部は、
（Ｄ）参照ビット線、
（Ｅ）参照ビット線に接続され、メモリセルに記憶された２値情報を判定するための参照電流を該参照ビット線に流すダミーセル、及び、
（Ｆ）参照ビット線に接続され、該参照ビット線に電流を供給するダミーセル電流供給回路、
から成り、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給することを特徴とする半導体記憶装置。
【請求項２】
メモリセル電流供給回路及びダミーセル電流供給回路によって、カレントミラー回路が構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
メモリセル及びダミーセルは、同一ロウアドレス上に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部を構成するメモリセル、及び、ダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
Ｐ個（但し、Ｐ≧２）のメモリセル部、及び、Ｌ個（但し、Ｌ≧２）のダミーセル部を有し、
各メモリセル部を構成するメモリセル、及び、各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
各ダミーセル部において、ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御されることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
ダミーセル部は、第１のダミーセル部、及び、第２のダミーセル部から構成され、
該第１のダミーセル部は、
（ａ−１）第１の参照ビット線、
（ａ−２）第１の参照ビット線に接続され、メモリセルに記憶された２値情報の一方に相当する第１の参照電流を該第１の参照ビット線に流す第１のダミーセル、及び、
（ａ−３）第１の参照ビット線に接続され、該第１の参照ビット線に電流を供給する第１のダミーセル電流供給回路、
から成り、
該第２のダミーセル部は、
（ｂ−１）第２の参照ビット線、
（ｂ−２）第２の参照ビット線に接続され、メモリセルに記憶された２値情報の他方に相当する第２の参照電流を該第２の参照ビット線に流す第２のダミーセル、及び、
（ｂ−３）第２の参照ビット線に接続され、該第２の参照ビット線に電流を供給する第２のダミーセル電流供給回路、
から成り、
メモリセル部を構成するメモリセル、第１のダミーセル、及び、第２のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第１のダミーセル電流供給回路は、第１の参照電流に相当する電流を第１の参照ビット線に供給し、且つ、第２のダミーセル電流供給回路は、第２の参照電流に相当する電流を第２の参照ビット線に供給し、
メモリセル電流供給回路は、第１のダミーセル電流供給回路が供給する該電流と第２のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第１のダミーセル部において、第１のダミーセルと第１のダミーセル電流供給回路との間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタが配置されており、該第１の参照ビット線電位制御トランジスタの動作によって、第１のダミーセルと第１の参照ビット線電位制御トランジスタとの間の第１の参照ビット線の部分の電位が制御され、
第２のダミーセル部において、第２のダミーセルと第２のダミーセル電流供給回路との間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタが配置されており、該第２の参照ビット線電位制御トランジスタの動作によって、第２のダミーセルと第２の参照ビット線電位制御トランジスタとの間の第２の参照ビット線の部分の電位が制御されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
ダミーセル部は、第１のダミーセル部、及び、第２のダミーセル部から構成され、
該第１のダミーセル部は、
（ａ−１）第１の参照ビット線、
（ａ−２）第１の参照ビット線に接続され、メモリセルに記憶された２値情報の一方に相当する第１の参照電流を該第１の参照ビット線に流す第１のダミーセル、及び、
（ａ−３）第１の参照ビット線に接続され、該第１の参照ビット線に電流を供給する第１のダミーセル電流供給回路、
から成り、
該第２のダミーセル部は、
（ｂ−１）第２の参照ビット線、
（ｂ−２）第２の参照ビット線に接続され、メモリセルに記憶された２値情報の他方に相当する第２の参照電流を該第２の参照ビット線に流す第２のダミーセル、及び、
（ｂ−３）第２の参照ビット線に接続され、該第２の参照ビット線に電流を供給する第２のダミーセル電流供給回路、
から成り、
各メモリセル部を構成するメモリセル、第１のダミーセル、及び、第２のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第１のダミーセル電流供給回路は、第１の参照電流に相当する電流を第１の参照ビット線に供給し、且つ、第２のダミーセル電流供給回路は、第２の参照電流に相当する電流を第２の参照ビット線に供給し、
各メモリセル電流供給回路は、第１のダミーセル電流供給回路が供給する該電流と第２のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第１のダミーセル部において、第１のダミーセルと第１のダミーセル電流供給回路との間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタが配置されており、該第１の参照ビット線電位制御トランジスタの動作によって、第１のダミーセルと第１の参照ビット線電位制御トランジスタとの間の第１の参照ビット線の部分の電位が制御され、
第２のダミーセル部において、第２のダミーセルと第２のダミーセル電流供給回路との間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタが配置されており、該第２の参照ビット線電位制御トランジスタの動作によって、第２のダミーセルと第２の参照ビット線電位制御トランジスタとの間の第２の参照ビット線の部分の電位が制御されることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
各メモリセル、及び、ダミーセルは、異なるロウアドレス上に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１４】
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
各メモリセル部を構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
Ｌ個（但し、Ｌ≧２）のダミーセル部を有し、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１６】
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
ダミーセル部は、第１のダミーセル部、及び、第２のダミーセル部から構成され、
該第１のダミーセル部は、
（ａ−１）第１の参照ビット線、
（ａ−２）第１の参照ビット線に接続され、メモリセルに記憶された２値情報の一方に相当する第１の参照電流を該第１の参照ビット線に流す第１のダミーセル、及び、
（ａ−３）第１の参照ビット線に接続され、該第１の参照ビット線に電流を供給する第１のダミーセル電流供給回路、
から成り、
該第２のダミーセル部は、
（ｂ−１）第２の参照ビット線、
（ｂ−２）第２の参照ビット線に接続され、メモリセルに記憶された２値情報の他方に相当する第２の参照電流を該第２の参照ビット線に流す第２のダミーセル、及び、
（ｂ−３）第２の参照ビット線に接続され、該第２の参照ビット線に電流を供給する第２のダミーセル電流供給回路、
から成り、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第１のダミーセル電流供給回路は、第１の参照電流に相当する電流を第１の参照ビット線に供給し、且つ、第２のダミーセル電流供給回路は、第２の参照電流に相当する電流を第２の参照ビット線に供給し、
各メモリセル電流供給回路は、第１のダミーセル電流供給回路が供給する該電流と第２のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１７】
ビット線及び参照ビット線は差動センスアンプに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１８】
メモリセル及びダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることを特徴とする請求項１乃至請求項１７のいずれか１項に記載の半導体記憶装置。
【請求項１９】
第１のメモリセル部及び第２のメモリセル部を有する半導体記憶装置であって、
該第１のメモリセル部は、
（Ａ−１）第１のビット線、
（Ａ−２）第１のビット線に接続され、記憶された２値情報に応じて該第１のビット線に異なる電流を流す第１のメモリセル、
（Ａ−３）第１のビット線に接続され、後述する第２のメモリセルに記憶された２値情報を判定するための第１の参照電流を該第１のビット線に流す第１のダミーセル、及び、
（Ａ−４）第１のビット線に接続され、該第１のビット線に電流を供給する第１の電流供給回路、
から成り、
該第２のメモリセル部は、
（Ｂ−１）第２のビット線、
（Ｂ−２）第２のビット線に接続され、記憶された２値情報に応じて該第２のビット線に異なる電流を流す第２のメモリセル、
（Ｂ−３）第２のビット線に接続され、第１のメモリセルに記憶された２値情報を判定するための第２の参照電流を該第２のビット線に流す第２のダミーセル、及び、
（Ｂ−４）第２のビット線に接続され、該第２のビット線に電流を供給する第２の電流供給回路、
から成り、
第１のメモリセルに記憶された情報を読み出すとき、第２の電流供給回路は、第２の参照電流に相当する電流を第２のビット線に供給し、第１の電流供給回路は、第２の電流供給回路が供給する該電流がミラーリングされた電流を、第１のビット線に供給し、
第２のメモリセルに記憶された情報を読み出すとき、第１の電流供給回路は、第１の参照電流に相当する電流を第１のビット線に供給し、第２の電流供給回路は、第１の電流供給回路が供給する該電流がミラーリングされた電流を、第２のビット線に供給することを特徴とする半導体記憶装置。
【請求項２０】
第１のメモリセル、第１のダミーセル、第２のメモリセル、及び、第２のダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることを特徴とする請求項１９に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、更に詳しくは、新規のセンス方式を有する半導体記憶装置する。
【０００２】
【従来の技術】
近年、記憶状態に応じてビット線に異なる電流を流すことで記憶された情報（データ）の判定を行う新しい原理の半導体記憶装置が、多数、登場している。
【０００３】
このような半導体記憶装置の一種として、ゲインセルと呼ばれる増幅型のＤＲＡＭ様のメモリセルが知られている（例えば、特開昭６２−６７８６１号公報、特開平１−２５５２６９号公報参照）。
【０００４】
回路図を図３７に示すゲインセル型のメモリセルＭＣは、書込用トランジスタＴＲＭＷと、読出用トランジスタＴＲＭＲと、検出用トランジスタＴＲＭＤと、キャパシタ部ＣＭから構成されている。書込用トランジスタＴＲＭＷ及び読出用トランジスタＴＲＭＲの一端はビット線ＢＬＭに接続されている。また、読出用トランジスタＴＲＭＲの他端は検出用トランジスタＴＲＭＤの一端に接続され、検出用トランジスタＴＲＭＤの他端は接地されている。更には、書込用トランジスタＴＲＭＷの他端は、検出用トランジスタＴＲＭＤのゲート電極、及び、キャパシタ部ＣＭに接続されている。
【０００５】
一方、ゲインセル型のダミーセルＤＣは、書込用トランジスタＴＲＤＷと、読出用トランジスタＴＲＤＲと、検出用トランジスタＴＲＤＤと、キャパシタ部ＣＤから構成されている。書込用トランジスタＴＲＤＷ及び読出用トランジスタＴＲＤＲの一端は参照ビット線ＢＬＤに接続されている。また、読出用トランジスタＴＲＤＲの他端は検出用トランジスタＴＲＤＤの一端に接続され、検出用トランジスタＴＲＤＤの他端は接地されている。更には、書込用トランジスタＴＲＤＷの他端は、検出用トランジスタＴＲＤＤのゲート電極、及び、キャパシタ部ＣＤに接続されている。
【０００６】
メモリセルＭＣへのデータの書き込み時、書込用トランジスタＴＲＭＷをオン状態とし、書き込むべきデータに依存して、キャパシタ部ＣＭに電荷を蓄積させ、あるいは電荷を蓄積させない。同時に、ダミーセルＤＣへもデータを書き込むが、この際、書込用トランジスタＴＲＤＷをオン状態とし、キャパシタ部ＣＤに電荷を蓄積させる。
【０００７】
メモリセルＭＣからのデータの読み出し時、読出用トランジスタＴＲＭＲをオン状態とする。検出用トランジスタＴＲＭＤは、キャパシタ部ＣＭに記憶されたデータに依存して、オン状態あるいはオフ状態となる。一方、ダミーセルＤＣにおいては、読出用トランジスタＴＲＤＲをオン状態とする。ここで、検出用トランジスタＴＲＤＤが、常にオン状態となるようにする。言い換えれば、キャパシタ部ＣＤに電荷を蓄積させるが、このときの電荷の蓄積量を、常に、検出用トランジスタＴＲＤＤがオン状態となるような蓄積量とする。このようなゲインセル型のメモリセルＭＣに記憶されたデータの読み出し方式（センス方式）を、以下、より詳しく説明する。
【０００８】
ラッチ回路から成るセンスアンプＳＡの回路図を図３８に示す。尚、図３８において、メモリセルＭＣ及びダミーセルＤＣを概念的に図示し、ワード線ＷＬＷ，ＷＬＲを纏めて制御線ＣＬで表す。
【０００９】
先ず、イコライズ線ＣＬＥＱをローレベルとして、トランジスタＴＲＥＱ１，ＴＲＥＱ２をオン状態とし、ビット線ＢＬＭ及び参照ビット線ＢＬＤをＶｃｃにイコライズする。その後、イコライズ線ＣＬＥＱをハイレベルとして、ビット線ＢＬＭ及び参照ビット線ＢＬＤを浮遊状態にする。次に、読出用トランジスタＴＲＭＲ，ＴＲＤＲをオン状態とする。これによって、メモリセルＭＣに記憶されたデータに依存して、ビット線ＢＬＭからメモリセルＭＣに電流ｉ１あるいは電流ｉ０が流れる。尚、図３８では、電流ｉで表す。一方、参照ビット線ＢＬＤからダミーセルＤＣに参照電流ｉＲＥＦ［概ね、（ｉ１＋ｉ０）／２に等しい］が流れる。尚、メモリセルＭＣに電流ｉ１あるいは電流ｉ０が流れ、ダミーセルＤＣに参照電流ｉＲＥＦが流れるように、メモリセルＭＣ及びダミーセルＤＣを設計しておく。以上の結果として、ビット線ＢＬＭと参照ビット線ＢＬＤとの間には電位差が生じる。
【００１０】
その後、制御線ＣＬＣＮＴ−Ａをハイレベルとして、トランジスタＴＲＣＮＴ−１，ＴＲＣＮＴ−２をオン状態とすることで、両ビット線ＢＬＭ，ＢＬＤをセンスアンプＳＡに接続し、制御線ＣＬＣＮＴ−Ｂをローレベル、制御線ＣＬＣＮＴ−Ｃをハイレベルとすることで、センスアンプＳＡを活性化する。これによって両ビット線ＢＬＭ，ＢＬＤの電位差が増幅され、メモリセルＭＣに記憶されたデータの判定がなされる。最後に、出力制御線ＣＬＣＮＴ−Ｄをハイレベルとすることで、トランジスタＴＲＣＮＴがオン状態となり、データ判定結果が次段のラッチ回路やインバータ回路等（これらは図示せず）に出力される。
【００１１】
【特許文献１】特開昭６２−６７８６１号公報
【特許文献２】特開平１−２５５２６９号公報
【非特許文献１】ＩＳＳＣＣ  ２０００  ／  ＳＥＳＳＩＯＮ  ７  ／  ＴＤ：ＥＭＥＲＧＩＮＧ  ＭＥＭＯＲＹ  ＆  ＤＥＶＩＣＥ  ＴＥＣＨＮＯＬＯＧＩＥＳ  ／  ＰＡＰＥＲ  ＴＡ  ７．２  （ｐｐ  １２８）
【００１２】
【発明が解決しようとする課題】
ところで、このようなメモリセルＭＣに記憶されたデータの従来の読み出し方式は、以下の問題を有する。
【００１３】
即ち、ビット線ＢＬＭ，ＢＬＤを増幅し、メモリセルＭＣに記憶されたデータの判定するための回路規模が大きい。また、ビット線ＢＬＭ，ＢＬＤのイコライズやセンスアンプＳＡの活性化等に複雑なタイミング制御が必要であり、高速動作に適しているとは云い難い。更には、ビット線ＢＬＭと参照ビット線ＢＬＤは、負荷容量を均等にする必要があり、１つの参照ビット線ＢＬＤを複数のビット線ＢＬＭで共有することができない。従って、各ビット線ＢＬＭには必ず対を成す参照ビット線ＢＬＤが必要であり、セルアレイの占有面積が大きくなってしまう。
【００１４】
従って、本発明の目的は、ビット線ＢＬＭ，ＢＬＤのイコライズを不要とし、センスアンプＳＡの活性化等に複雑なタイミング制御が基本的に不要であり、場合によっては、１つの参照ビット線ＢＬＤを複数のビット線ＢＬＭで共有することが可能な構成を有する半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る半導体記憶装置は、メモリセル部及びダミーセル部を有する半導体記憶装置であって、
該メモリセル部は、
（Ａ）ビット線、
（Ｂ）ビット線に接続され、記憶された２値情報に応じて該ビット線に異なる電流を流すメモリセル、及び、
（Ｃ）ビット線に接続され、該ビット線に電流を供給するメモリセル電流供給回路、
から成り、
該ダミーセル部は、
（Ｄ）参照ビット線、
（Ｅ）参照ビット線に接続され、メモリセルに記憶された２値情報を判定するための参照電流を該参照ビット線に流すダミーセル、及び、
（Ｆ）参照ビット線に接続され、該参照ビット線に電流を供給するダミーセル電流供給回路、
から成り、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給することを特徴とする。
【００１６】
本発明の第１の態様に係る半導体記憶装置において、参照電流ｉＲＥＦは、メモリセルに記憶された情報（データ）が「１」の場合にビット線に流れる電流ｉ１と、メモリセルに記憶された情報（データ）が「０」の場合にビット線に流れる電流ｉ０との概ね中間の電流［即ち、概ね（ｉ１＋ｉ０）／２に等しい電流］とすることが好ましい。
【００１７】
メモリセルに記憶された情報（データ）を読み出すとき、ダミーセルに参照電流ｉＲＥＦが流れ始める。ダミーセルが例えば接地されている場合、参照ビット線に流れ始めた参照電流ｉＲＥＦは減少し始めるが、直ちに、ダミーセル電流供給回路から、参照電流に相当する電流が参照ビット線に供給され、参照ビット線に流れる電流は、参照電流ｉＲＥＦにバランスされる。言い換えれば、参照ビット線に流れる電流はダミーセル電流供給回路によって補償され、ダミーセル電流供給回路から参照電流ｉＲＥＦと同じ値の電流が参照ビット線に流れる。メモリセル電流供給回路は、ダミーセル電流供給回路が供給する電流（即ち、参照電流ｉＲＥＦに相当する電流）がミラーリングされた電流を、メモリセル電流供給回路が接続されたビット線に供給する。従って、メモリセルに記憶された情報（データ）が「１」の場合には、ビット線に電流ｉ１が流れ始めるが、ｉＲＥＦ＜ｉ１の関係にあるので、ビット線の電荷が減少する結果、ビット線の電位は０ボルトへと近づく。一方、メモリセルに記憶された情報（データ）が「０」の場合には、ビット線に電流ｉ０が流れ始めるが、ｉＲＥＦ＞ｉ１の関係にあるので、ビット線に電荷が蓄積される結果、ビット線の電位はメモリセル電流供給回路の出力電位（例えば、Ｖｃｃ）へと近づく。そして、係るビット線の電位を、例えば、周知のラッチ回路でそのままラッチすれば、メモリセルに記憶された情報（データ）を読み出すことができる。
【００１８】
こうして、本発明の第１の態様に係る半導体記憶装置においては、簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報（データ）を確実に読み出すことができる。
【００１９】
本発明の第１の態様に係る半導体記憶装置にあっては、あるいは又、後述する第１Ａの構成、第１’の構成、第１Ｂの構成、第１Ｂ’の構成、第１Ｃの構成、第１Ｃ’の構成、第１Ｄの構成、第１Ｄ’の構成、第１Ｅの構成、第１Ｅ’の構成、第１Ｆの構成、第１Ｇの構成、第１Ｈの構成、第１Ｊの構成、及び、第１Ｋの構成に係る半導体記憶装置にあっては、メモリセル電流供給回路及びダミーセル電流供給回路によって、カレントミラー回路が構成されている。尚、メモリセル及びダミーセルそれ自体が、一種のセンストランジスタとして機能する。
【００２０】
より具体的には、メモリセル電流供給回路及びダミーセル電流供給回路を、ｐ型ＭＯＳ電界効果型トランジスタから構成することができる。そして、ダミーセル電流供給回路を構成するｐ型ＭＯＳ電界効果型トランジスタ（ダミーセル電流供給回路用ｐ型ＭＯＳ電界効果型トランジスタと呼ぶ）の一方のソース／ドレイン領域を周知の定電流供給源に接続し、ダミーセル電流供給回路用ｐ型ＭＯＳ電界効果型トランジスタの他方のソース／ドレイン領域とゲート電極を接続し、更には、ダミーセル電流供給回路用ｐ型ＭＯＳ電界効果型トランジスタの他方のソース／ドレイン領域を、参照ビット線、及び、メモリセル電流供給回路を構成するｐ型ＭＯＳ電界効果型トランジスタ（メモリセル電流供給回路用ｐ型ＭＯＳ電界効果型トランジスタと呼ぶ）のゲート電極に接続する。更には、メモリセル電流供給回路用ｐ型ＭＯＳ電界効果型トランジスタの一方のソース／ドレイン領域を周知の定電流供給源に接続し、メモリセル電流供給回路用ｐ型ＭＯＳ電界効果型トランジスタの他方のソース／ドレイン領域をビット線に接続する。このような構成にあっては、ビット線からメモリセルへと電流が流れ、参照ビット線からダミーセルへと電流が流れる。
【００２１】
あるいは又、メモリセル電流供給回路及びダミーセル電流供給回路を、ｎ型ＭＯＳ電界効果型トランジスタから構成することができる。そして、ダミーセル電流供給回路を構成するｎ型ＭＯＳ電界効果型トランジスタ（ダミーセル電流供給回路用ｎ型ＭＯＳ電界効果型トランジスタと呼ぶ）の一方のソース／ドレイン領域及びゲート電極を周知の定電流供給源に接続し、ダミーセル電流供給回路用ｎ型ＭＯＳ電界効果型トランジスタの他方のソース／ドレイン領域を、参照ビット線、及び、メモリセル電流供給回路を構成するｎ型ＭＯＳ電界効果型トランジスタ（メモリセル電流供給回路用ｎ型ＭＯＳ電界効果型トランジスタと呼ぶ）のゲート電極に接続する。更には、メモリセル電流供給回路用ｎ型ＭＯＳ電界効果型トランジスタの一方のソース／ドレイン領域を周知の定電流供給源に接続し、メモリセル電流供給回路用ｎ型ＭＯＳ電界効果型トランジスタの他方のソース／ドレイン領域をビット線に接続する。このような構成にあっては、メモリセルからビット線へと電流が流れ、ダミーセルから参照ビット線へと電流が流れる。
【００２２】
本発明の第１の態様に係る半導体記憶装置にあっては、メモリセル及びダミーセルは、同一ロウアドレス上に配置されている構成とすることができる。
【００２３】
尚、このような構成を、便宜上、第１Ａの構成に係る半導体記憶装置と呼ぶ。第１Ａの構成に係る半導体記憶装置にあっては、このような構成とすることで、半導体記憶装置の構成の簡素化を図ることができる。
【００２４】
また、本発明の第１の態様に係る半導体記憶装置にあっては、
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【００２５】
尚、このような構成を、便宜上、第１’の構成に係る半導体記憶装置と呼ぶ。
【００２６】
本発明の第１の態様に係る半導体記憶装置にあっては、
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部を構成するメモリセル、及び、ダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【００２７】
尚、このような構成を、便宜上、第１Ｂの構成に係る半導体記憶装置と呼ぶ。本発明の第１の態様に係る半導体記憶装置にあっては、ビット線と参照ビット線との負荷容量を均等にする必要がないので、第１Ｂの構成に係る半導体記憶装置のように、１つの参照ビット線を複数のビット線で（即ち、複数のメモリセル部で）共有することが可能となる。第１Ｂの構成に係る半導体記憶装置においては、このような構成とすることで、半導体記憶装置の面積を減少させることができるし、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。
【００２８】
第１Ｂの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【００２９】
尚、このような構成を、便宜上、第１Ｂ’の構成に係る半導体記憶装置と呼ぶ。
【００３０】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、
Ｐ個（但し、Ｐ≧２）のメモリセル部、及び、Ｌ個（但し、Ｌ≧２）のダミーセル部を有し、
各メモリセル部を構成するメモリセル、及び、各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【００３１】
尚、このような構成を、便宜上、第１Ｃの構成に係る半導体記憶装置と呼ぶ。第１Ｃの構成に係る半導体記憶装置にあっては、第１Ｂの構成に係る半導体記憶装置において説明した利点を有するのみならず、複数のダミーセル部を有するが故に、ダミーセル電流供給回路が供給する電流が平均化される結果、ダミーセル電流供給回路が供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、各メモリセル電流供給回路は、係るダミーセル電流供給回路が供給する電流が平均化された電流がミラーリングされた電流を、各メモリセル電流供給回路が接続されたビット線に供給するので、各メモリセル電流供給回路が接続されたビット線に供給される電流の一層の安定化を図ることができる。
【００３２】
第１Ｃの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
各ダミーセル部において、ダミーセルとダミーセル電流供給回路との間の参照ビット線の部分には参照ビット線電位制御トランジスタが配置されており、該参照ビット線電位制御トランジスタの動作によって、ダミーセルと参照ビット線電位制御トランジスタとの間の参照ビット線の部分の電位が制御される構成とすることができる。
【００３３】
尚、このような構成を、便宜上、第１Ｃ’の構成に係る半導体記憶装置と呼ぶ。
【００３４】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、
ダミーセル部は、第１のダミーセル部、及び、第２のダミーセル部から構成され、
該第１のダミーセル部は、
（ａ−１）第１の参照ビット線、
（ａ−２）第１の参照ビット線に接続され、メモリセルに記憶された２値情報の一方に相当する第１の参照電流を該第１の参照ビット線に流す第１のダミーセル、及び、
（ａ−３）第１の参照ビット線に接続され、該第１の参照ビット線に電流を供給する第１のダミーセル電流供給回路、
から成り、
該第２のダミーセル部は、
（ｂ−１）第２の参照ビット線、
（ｂ−２）第２の参照ビット線に接続され、メモリセルに記憶された２値情報の他方に相当する第２の参照電流を該第２の参照ビット線に流す第２のダミーセル、及び、
（ｂ−３）第２の参照ビット線に接続され、該第２の参照ビット線に電流を供給する第２のダミーセル電流供給回路、
から成り、
メモリセル部を構成するメモリセル、第１のダミーセル、及び、第２のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第１のダミーセル電流供給回路は、第１の参照電流に相当する電流を第１の参照ビット線に供給し、且つ、第２のダミーセル電流供給回路は、第２の参照電流に相当する電流を第２の参照ビット線に供給し、
メモリセル電流供給回路は、第１のダミーセル電流供給回路が供給する該電流と第２のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【００３５】
尚、このような構成を、便宜上、第１Ｄの構成に係る半導体記憶装置と呼ぶ。
【００３６】
尚、第１Ｄの構成に係る半導体記憶装置、あるいは又、後述する、第１Ｅの構成、第１Ｊの構成に係る半導体記憶装置において、第１の参照電流は、メモリセルに記憶された情報（データ）が「１」の場合にビット線に流れる電流ｉ１に概ね等しく、第２の参照電流は、メモリセルに記憶された情報（データ）が「０」の場合にビット線に流れる電流ｉ０に概ね等しい構成とすることが好ましい。
【００３７】
第１Ｄの構成に係る半導体記憶装置においては、第１のダミーセル部及び第２のダミーセル部を有し、ダミーセル電流供給回路が供給する電流が平均化される結果、メモリセル電流供給回路は、ダミーセル電流供給回路が供給する平均化された電流がミラーリングされた電流を、メモリセル電流供給回路が接続されたビット線に供給するので、ビット線に供給される電流の一層の安定化を図ることができる。しかも、第１のダミーセル部及び第２のダミーセル部を構成する第１のダミーセル及び第２のダミーセルは、メモリセルと全く同じサイズ、構成とすることができるので、概ね（ｉ１＋ｉ０）／２に等しい参照電流ｉＲＥＦを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第１のダミーセル部及び第２のダミーセル部を構築でき、レイアウト上の整合性が良い。しかも、参照電流ｉＲＥＦが概ね（ｉ１＋ｉ０）／２に等しく設定されるので、動作マージンの確保が容易である。
【００３８】
第１Ｄの構成に係る半導体記憶装置にあっては、
メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第１のダミーセル部において、第１のダミーセルと第１のダミーセル電流供給回路との間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタが配置されており、該第１の参照ビット線電位制御トランジスタの動作によって、第１のダミーセルと第１の参照ビット線電位制御トランジスタとの間の第１の参照ビット線の部分の電位が制御され、
第２のダミーセル部において、第２のダミーセルと第２のダミーセル電流供給回路との間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタが配置されており、該第２の参照ビット線電位制御トランジスタの動作によって、第２のダミーセルと第２の参照ビット線電位制御トランジスタとの間の第２の参照ビット線の部分の電位が制御される構成とすることができる。
【００３９】
尚、このような構成を、便宜上、第１Ｄ’の構成に係る半導体記憶装置と呼ぶ。
【００４０】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
ダミーセル部は、第１のダミーセル部、及び、第２のダミーセル部から構成され、
該第１のダミーセル部は、
（ａ−１）第１の参照ビット線、
（ａ−２）第１の参照ビット線に接続され、メモリセルに記憶された２値情報の一方に相当する第１の参照電流を該第１の参照ビット線に流す第１のダミーセル、及び、
（ａ−３）第１の参照ビット線に接続され、該第１の参照ビット線に電流を供給する第１のダミーセル電流供給回路、
から成り、
該第２のダミーセル部は、
（ｂ−１）第２の参照ビット線、
（ｂ−２）第２の参照ビット線に接続され、メモリセルに記憶された２値情報の他方に相当する第２の参照電流を該第２の参照ビット線に流す第２のダミーセル、及び、
（ｂ−３）第２の参照ビット線に接続され、該第２の参照ビット線に電流を供給する第２のダミーセル電流供給回路、
から成り、
各メモリセル部を構成するメモリセル、第１のダミーセル、及び、第２のダミーセルは、同一ロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第１のダミーセル電流供給回路は、第１の参照電流に相当する電流を第１の参照ビット線に供給し、且つ、第２のダミーセル電流供給回路は、第２の参照電流に相当する電流を第２の参照ビット線に供給し、
各メモリセル電流供給回路は、第１のダミーセル電流供給回路が供給する該電流と第２のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【００４１】
尚、このような構成を、便宜上、第１Ｅの構成に係る半導体記憶装置と呼ぶ。このような第１Ｅの構成に係る半導体記憶装置は、第１Ｂの構成及び第１Ｄの構成に係る半導体記憶装置において説明した利点を有する。
【００４２】
第１Ｅの構成に係る半導体記憶装置にあっては、
各メモリセル部において、メモリセルとメモリセル電流供給回路との間のビット線の部分にはビット線電位制御トランジスタが配置されており、該ビット線電位制御トランジスタの動作によって、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位が制御され、
第１のダミーセル部において、第１のダミーセルと第１のダミーセル電流供給回路との間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタが配置されており、該第１の参照ビット線電位制御トランジスタの動作によって、第１のダミーセルと第１の参照ビット線電位制御トランジスタとの間の第１の参照ビット線の部分の電位が制御され、
第２のダミーセル部において、第２のダミーセルと第２のダミーセル電流供給回路との間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタが配置されており、該第２の参照ビット線電位制御トランジスタの動作によって、第２のダミーセルと第２の参照ビット線電位制御トランジスタとの間の第２の参照ビット線の部分の電位が制御される構成とすることができる。
【００４３】
尚、このような構成を、便宜上、第１Ｅ’の構成に係る半導体記憶装置と呼ぶ。
【００４４】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、
メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
各メモリセル、及び、ダミーセルは、異なるロウアドレス上に配置されている構成とすることができる。
【００４５】
尚、このような構成を、便宜上、第１Ｆの構成に係る半導体記憶装置と呼ぶ。このような第１Ｆの構成に係る半導体記憶装置により、複数のメモリセルで１つのダミーセルを共有することができるが故に、半導体記憶装置の面積を減少させることができる。
【００４６】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
各メモリセル部を構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、ダミーセル電流供給回路は、参照電流に相当する電流を参照ビット線に供給し、
各メモリセル電流供給回路は、ダミーセル電流供給回路が供給する該電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【００４７】
尚、このような構成を、便宜上、第１Ｇの構成に係る半導体記憶装置と呼ぶ。このような第１Ｇの構成に係る半導体記憶装置は、第１Ｂの構成及び第１Ｆの構成に係る半導体記憶装置において説明した利点を有する。
【００４８】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
Ｌ個（但し、Ｌ≧２）のダミーセル部を有し、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、各ダミーセル部を構成するダミーセル電流供給回路は、参照電流に相当する電流を各ダミーセル部を構成する参照ビット線に供給し、
各メモリセル電流供給回路は、各ダミーセル電流供給回路が供給する該電流が平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【００４９】
尚、このような構成を、便宜上、第１Ｈの構成に係る半導体記憶装置と呼ぶ。このような第１Ｈの構成に係る半導体記憶装置は、第１Ｂの構成、第１Ｃの構成、及び、第１Ｆの構成に係る半導体記憶装置において説明した利点を有する。
【００５０】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、
Ｐ個（但し、Ｐ≧２）のメモリセル部を有し、
各メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルを有し、
ダミーセル部は、第１のダミーセル部、及び、第２のダミーセル部から構成され、
該第１のダミーセル部は、
（ａ−１）第１の参照ビット線、
（ａ−２）第１の参照ビット線に接続され、メモリセルに記憶された２値情報の一方に相当する第１の参照電流を該第１の参照ビット線に流す第１のダミーセル、及び、
（ａ−３）第１の参照ビット線に接続され、該第１の参照ビット線に電流を供給する第１のダミーセル電流供給回路、
から成り、
該第２のダミーセル部は、
（ｂ−１）第２の参照ビット線、
（ｂ−２）第２の参照ビット線に接続され、メモリセルに記憶された２値情報の他方に相当する第２の参照電流を該第２の参照ビット線に流す第２のダミーセル、及び、
（ｂ−３）第２の参照ビット線に接続され、該第２の参照ビット線に電流を供給する第２のダミーセル電流供給回路、
から成り、
各ダミーセル部を構成するダミーセルは、同一ロウアドレス上に配置されており、
各メモリセル部を構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されており、
メモリセルに記憶された情報を読み出すとき、第１のダミーセル電流供給回路は、第１の参照電流に相当する電流を第１の参照ビット線に供給し、且つ、第２のダミーセル電流供給回路は、第２の参照電流に相当する電流を第２の参照ビット線に供給し、
各メモリセル電流供給回路は、第１のダミーセル電流供給回路が供給する該電流と第２のダミーセル電流供給回路が供給する該電流とが平均化された電流がミラーリングされた電流を、該各メモリセル電流供給回路が接続されたビット線に供給する構成とすることができる。
【００５１】
尚、このような構成を、便宜上、第１Ｊの構成に係る半導体記憶装置と呼ぶ。
【００５２】
このような第１Ｊの構成に係る半導体記憶装置は、第１Ｂの構成、第１Ｅの構成、及び、第１Ｆの構成に係る半導体記憶装置において説明した利点を有する。
【００５３】
あるいは又、本発明の第１の態様に係る半導体記憶装置にあっては、ビット線及び参照ビット線は差動センスアンプに接続されている構成とすることができる。
【００５４】
尚、このような構成を、便宜上、第１Ｋの構成に係る半導体記憶装置と呼ぶ。このような構成にすることで、更に一層確実に、メモリセルに記憶された情報（データ）の読み出しを行うことができるし、更に高速なデータ判定が可能となる。
【００５５】
上述した各種の好ましい形態、第１Ａの構成、第１’の構成、第１Ｂの構成、第１Ｂ’の構成、第１Ｃの構成、第１Ｃ’の構成、第１Ｄの構成、第１Ｄ’の構成、第１Ｅの構成、第１Ｅ’の構成、第１Ｆの構成、第１Ｇの構成、第１Ｈの構成、第１Ｊの構成、及び、第１Ｋの構成に係る半導体記憶装置を含む本発明の第１の態様に係る半導体記憶装置にあっては、メモリセル及びダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることが好ましい。このような構成とすることで、ビット線に生じる電位の増幅利得（ゲイン）を一層向上させることができ、データ読み出し感度を一層向上させることができる。
【００５６】
第１’の構成、第１Ｂ’の構成、第１Ｃ’の構成、第１Ｄ’の構成、及び、第１Ｅ’の構成に係る半導体記憶装置において、メモリセル電流供給回路及びダミーセル電流供給回路（第１のダミーセル電流供給回路、第２のダミーセル電流供給回路）をｐ型ＭＯＳ電界効果型トランジスタから構成し、ビット線からメモリセルへと電流を流し、参照ビット線（第１の参照ビット線、第２の参照ビット線）からダミーセル（第１のダミーセル、第２のダミーセル）へと電流を流す構成を採用する場合、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタをｎ型ＭＯＳ電界効果型トランジスタから構成することが好ましい。そして、メモリセルに記憶された情報（データ）を読み出すとき、このｎ型ＭＯＳ電界効果型トランジスタのゲート電極に印加される電圧ＶＧは、限定するものではないが、メモリセル電流供給回路やダミーセル電流供給回路、第１のダミーセル電流供給回路、第２のダミーセル電流供給回路の出力電位をＶｃｃとしたとき、（１／２）Ｖｃｃに概ね等しいことが好ましい。ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタの閾値電圧をＶｔｈとしたとき、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位、あるいは又、ダミーセル（第１のダミーセル、第２のダミーセル）と参照ビット線電位制御トランジスタ（第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタ）との間の参照ビット線の部分の電位は、メモリセルに記憶された情報（データ）を読み出すとき、最高でも（ＶＧ−Ｖｔｈ）までしか充電されない。
【００５７】
あるいは又、第１’の構成、第１Ｂ’の構成、第１Ｃ’の構成、第１Ｄ’の構成、及び、第１Ｅ’の構成に係る半導体記憶装置において、メモリセル電流供給回路及びダミーセル電流供給回路（第１のダミーセル電流供給回路、第２のダミーセル電流供給回路）をｎ型ＭＯＳ電界効果型トランジスタから構成し、メモリセルからビット線へと電流を流し、ダミーセル（第１のダミーセル、第２のダミーセル）から参照ビット線（第１の参照ビット線、第２の参照ビット線）へと電流を流す構成を採用する場合、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタをｐ型ＭＯＳ電界効果型トランジスタから構成することが好ましい。そして、メモリセルに記憶された情報（データ）を読み出すとき、このｐ型ＭＯＳ電界効果型トランジスタのゲート電極に印加される電圧ＶＧは、限定するものではないが、メモリセル電流供給回路やダミーセル電流供給回路、第１のダミーセル電流供給回路、第２のダミーセル電流供給回路の出力電位をＶｃｃとしたとき、（１／２）Ｖｃｃに概ね等しいことが好ましい。ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタの閾値電圧をＶｔｈとしたとき、メモリセルとビット線電位制御トランジスタとの間のビット線の部分の電位、あるいは又、ダミーセル（第１のダミーセル、第２のダミーセル）と参照ビット線電位制御トランジスタ（第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタ）との間の参照ビット線の部分の電位は、メモリセルに記憶された情報（データ）を読み出すとき、（ＶＧ＋Ｖｔｈ）以下には放電されない。
【００５８】
このように、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタを設けることで、ビット線や参照ビット線、第１の参照ビット線、第２の参照ビット線の増幅される部分を限定することができる結果、具体的には、メモリセルとビット線電位制御トランジスタとの間のビット線の部分以外の部分（より具体的には、ビット線電位制御トランジスタとデータ入出力部との間のビット線の部分）、あるいは又、ダミーセル（第１のダミーセル、第２のダミーセル）と参照ビット線電位制御トランジスタ（第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタ）との間の参照ビット線の部分以外の部分が増幅される結果、負荷容量の減少を図ることができるので、ビット線や参照ビット線（第１の参照ビット線、第２の参照ビット線）の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【００５９】
上記の目的を達成するための本発明の第２の態様に係る半導体記憶装置は、メモリセル部及びダミーセル部を有する、所謂折り返しビット線構成を有する半導体記憶装置であって、
該第１のメモリセル部は、
（Ａ−１）第１のビット線、
（Ａ−２）第１のビット線に接続され、記憶された２値情報に応じて該第１のビット線に異なる電流を流す第１のメモリセル、
（Ａ−３）第１のビット線に接続され、後述する第２のメモリセルに記憶された２値情報を判定するための第１の参照電流を該第１のビット線に流す第１のダミーセル、及び、
（Ａ−４）第１のビット線に接続され、該第１のビット線に電流を供給する第１の電流供給回路、
から成り、
該第２のメモリセル部は、
（Ｂ−１）第２のビット線、
（Ｂ−２）第２のビット線に接続され、記憶された２値情報に応じて該第２のビット線に異なる電流を流す第２のメモリセル、
（Ｂ−３）第２のビット線に接続され、第１のメモリセルに記憶された２値情報を判定するための第２の参照電流を該第２のビット線に流す第２のダミーセル、及び、
（Ｂ−４）第２のビット線に接続され、該第２のビット線に電流を供給する第２の電流供給回路、
から成り、
第１のメモリセルに記憶された情報を読み出すとき、第２の電流供給回路は、第２の参照電流に相当する電流を第２のビット線に供給し、第１の電流供給回路は、第２の電流供給回路が供給する該電流がミラーリングされた電流を、第１のビット線に供給し、
第２のメモリセルに記憶された情報を読み出すとき、第１の電流供給回路は、第１の参照電流に相当する電流を第１のビット線に供給し、第２の電流供給回路は、第１の電流供給回路が供給する該電流がミラーリングされた電流を、第２のビット線に供給することを特徴とする。
【００６０】
本発明の第２の態様に係る半導体記憶装置において、第１の参照電流ｉＲＥＦ−Ａ及び第２の参照電流ｉＲＥＦ−Ｂは、メモリセルに記憶された情報（データ）が「１」の場合にビット線に流れる電流ｉ１と、メモリセルに記憶された情報（データ）が「０」の場合にビット線に流れる電流ｉ０との概ね中間の電流［即ち、概ね（ｉ１＋ｉ０）／２に等しい］である構成とすることが好ましい。
【００６１】
第１のメモリセルに記憶された情報（データ）を読み出すとき、第２のダミーセルに第２の参照電流ｉＲＥＦ−Ｂが流れ始める。第２のダミーセルが例えば接地されている場合、第２のビット線に流れ始めた第２の参照電流ｉＲＥＦ−Ｂは減少し始めるが、直ちに、第２の電流供給回路から、第２の参照電流ｉＲＥＦ−Ｂに相当する電流が第２のビット線に供給され、第２のビット線に流れる電流は、第２の参照電流ｉＲＥＦ−Ｂにバランスされる。言い換えれば、第２のビット線に流れる電流は第２の電流供給回路によって補償され、第２の電流供給回路から第２の参照電流ｉＲＥＦ−Ｂと同じ値の電流が第２のビット線に流れる。第１の電流供給回路は、第２の電流供給回路が供給する電流（即ち、参照電流ｉＲＥＦ−Ｂに相当する電流）がミラーリングされた電流を、第１のビット線に供給する。従って、第１のメモリセルに記憶された情報（データ）が「１」の場合には、第１のビット線に電流ｉ１が流れ始めるが、ｉＲＥＦ−Ｂ＜ｉ１の関係にあるので、第１のビット線の電荷が減少する結果、第１のビット線の電位は０ボルトへと近づく。一方、第１のメモリセルに記憶された情報（データ）が「０」の場合には、第１のビット線に電流ｉ０が流れ始めるが、ｉＲＥＦ−Ｂ＞ｉ１の関係にあるので、第１のビット線に電荷が蓄積される結果、第１のビット線の電位は第１の電流供給回路の出力電位（例えば、Ｖｃｃ）へと近づく。そして、係る第１のビット線の電位を、例えば、ラッチ回路でそのままラッチすれば、第１のメモリセルに記憶された情報（データ）を読み出すことができる。
【００６２】
一方、第２のメモリセルに記憶された情報（データ）を読み出すとき、第１のダミーセルに第１の参照電流ｉＲＥＦ−Ａが流れ始める。第１のダミーセルが例えば接地されている場合、第１のビット線に流れ始めた第１の参照電流ｉＲＥＦ−Ａは減少し始めるが、直ちに、第１の電流供給回路から、第１の参照電流ｉＲＥＦ−Ａに相当する電流が第１のビット線に供給され、第１のビット線に流れる電流は、第１の参照電流ｉＲＥＦ−Ａにバランスされる。言い換えれば、第１のビット線に流れる電流は第１の電流供給回路によって補償され、第１の電流供給回路から第１の参照電流ｉＲＥＦ−Ａと同じ値の電流が第１のビット線に流れる。第２の電流供給回路は、第１の電流供給回路が供給する電流（即ち、参照電流ｉＲＥＦ−Ａに相当する電流）がミラーリングされた電流を、第２のビット線に供給する。従って、第２のメモリセルに記憶された情報（データ）が「１」の場合には、第２のビット線に電流ｉ１が流れ始めるが、ｉＲＥＦ−Ａ＜ｉ１の関係にあるので、第２のビット線の電荷が減少する結果、第２のビット線の電位は０ボルトへと近づく。一方、第２のメモリセルに記憶された情報（データ）が「０」の場合には、第２のビット線に電流ｉ０が流れ始めるが、ｉＲＥＦ−Ｂ＞ｉ１の関係にあるので、第２のビット線に電荷が蓄積される結果、第２のビット線の電位は第２の電流供給回路の出力電位（例えば、Ｖｃｃ）へと近づく。そして、係る第２のビット線の電位を、例えば、ラッチ回路でそのままラッチすれば、第２のメモリセルに記憶された情報（データ）を読み出すことができる。
【００６３】
こうして、本発明の第２の態様に係る半導体記憶装置においては、小規模であって、しかも簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報（データ）を確実に読み出すことができる。また、簡単なタイミング制御で一対のビット線の一方を参照ビット線にしつつ、他方のビット線に接続されたメモリセルからの情報（データ）の読み出しを実現できる。しかも、ダミーセルを同じビット線上の複数のメモリセルで共有するので、セルアレイの面積も縮小することができる。
【００６４】
本発明の第２の態様に係る半導体記憶装置にあっても、第１のメモリセル、第１のダミーセル、第２のメモリセル及び第２のダミーセルは、飽和領域で動作する電界効果型トランジスタを備えていることが好ましい。このような構成とすることで、ビット線に生じる電位の増幅利得（ゲイン）を一層向上させることができ、情報（データ）読み出し感度を一層向上させることができる。
【００６５】
本発明の第２の態様に係る半導体記憶装置にあっては、第１の電流供給回路及び第２の電流供給回路によって、カレントミラー回路が構成されている。尚、第１のメモリセル、第２のメモリセル、第１のダミーセル及び第２のダミーセルそれ自体が、一種のセンストランジスタとして機能する。
【００６６】
上述した各種の好ましい形態、第１Ａの構成、第１’の構成、第１Ｂの構成、第１Ｂ’の構成、第１Ｃの構成、第１Ｃ’の構成、第１Ｄの構成、第１Ｄ’の構成、第１Ｅの構成、第１Ｅ’の構成、第１Ｆの構成、第１Ｇの構成、第１Ｈの構成、第１Ｊの構成、及び、第１Ｋの構成に係る半導体記憶装置を含む本発明の第１の態様に係る半導体記憶装置、あるいは又、本発明の第２の態様に係る半導体記憶装置（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、メモリセル及びダミーセルを、例えば、ゲインセル型のＤＲＡＭ様のメモリセル、ゲインセル型の強誘電体型不揮発性半導体メモリセル、ゲインセル型のクロスポイント型強誘電体型不揮発性半導体メモリセル、所謂不揮発性磁気メモリ装置（ＭＲＡＭ）、所謂高分子メモリ（ＯＵＭ）から構成することができる。
【００６７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００６８】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る半導体記憶装置に関し、更に詳しくは、第１Ａの構成に係る半導体記憶装置に関する。実施の形態１におけるメモリセルは、所謂ゲインセル型のＤＲＡＭ様のメモリ素子から構成されており、ダミーセルも、所謂ゲインセル型のＤＲＡＭ様のメモリ素子から構成されている。実施の形態１の半導体記憶装置の回路図を図１に示し、メモリセル及びダミーセルの回路図を図２に示す。尚、ダミーセルは、流れる電流が異なることを除き、メモリセルと同じ構造を有する。
【００６９】
実施の形態１の半導体記憶装置は、メモリセル部Ｍ及びダミーセル部Ｄを有する。
【００７０】
メモリセル部Ｍは、
（Ａ）ビット線ＢＬＭ、
（Ｂ）ビット線ＢＬＭに接続され、記憶された２値情報（２値データ）に応じてビット線ＢＬＭに異なる電流（電流ｉ１，ｉ０であり、種々の図面においては、「ｉ」で示す）を流すメモリセルＭＣ、及び、
（Ｃ）ビット線ＢＬＭに接続され、ビット線ＢＬＭに電流を供給するメモリセル電流供給回路ＣＳＭ、
から成る。
【００７１】
一方、ダミーセル部Ｄは、
（Ｄ）参照ビット線ＢＬＤ、
（Ｅ）参照ビット線ＢＬＤに接続され、メモリセルＭＣに記憶された２値情報（２値データ）を判定するための参照電流ｉＲＥＦを参照ビット線ＢＬＤに流すダミーセルＤＣ、及び、
（Ｆ）参照ビット線ＢＬＤに接続され、参照ビット線ＢＬＤに電流を供給するダミーセル電流供給回路ＣＳＤ、
から成る。
【００７２】
ここで、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤによって、カレントミラー回路が構成されている。より具体的には、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤは、それぞれ、周知のｐ型ＭＯＳ電界効果型トランジスタＴＲＭ，ＴＲＤから構成されている。そして、ダミーセル電流供給回路ＣＳＤを構成するｐ型ＭＯＳ電界効果型トランジスタＴＲＤの一方のソース／ドレイン領域は周知の定電流供給源に接続され、ｐ型ＭＯＳ電界効果型トランジスタＴＲＤの他方のソース／ドレイン領域とゲート電極とは接続され、更には、ｐ型ＭＯＳ電界効果型トランジスタＴＲＤの他方のソース／ドレイン領域は、書込制御用トランジスタＴＲＤＳを介して、参照ビット線ＢＬＤ、及び、メモリセル電流供給回路ＣＳＭを構成するｐ型ＭＯＳ電界効果型トランジスタＴＲＭのゲート電極に接続されている。更には、ｐ型ＭＯＳ電界効果型トランジスタＴＲＭの一方のソース／ドレイン領域は周知の定電流供給源に接続され、ｐ型ＭＯＳ電界効果型トランジスタＴＲＭの他方のソース／ドレイン領域は、書込制御用トランジスタＴＲＭＳを介して、ビット線ＢＬＭに接続されている。このような構成にあっては、メモリセルＭＣには電流ｉ１あるいは電流ｉ０が流れ、ダミーセルＤＣには電流ｉＲＥＦ［≒（ｉ１＋ｉ０）／２］が流れる。書込制御用トランジスタＴＲＭＳ，ＴＲＤＳの動作は、第２の制御線ＣＬ２によって制御される。ビット線ＢＬＭは、制御用トランジスタＴＲＣＮＴ−Ｍを介して、データ入出力部に相当する周知のラッチ回路ＬＴＭに接続されている。制御用トランジスタＴＲＣＮＴ−Ｍの動作は、第３の制御線ＣＬ３によって制御される。参照ビット線ＢＬＤは、制御用トランジスタＴＲＣＮＴ−Ｄを介して、データ入出力部に相当する周知のダミーセル用ラッチ回路ＬＴＤに接続されている。制御用トランジスタＴＲＣＮＴ−Ｄの動作は、第４の制御線ＣＬ４によって制御される。
【００７３】
尚、メモリセル部Ｍを構成するメモリセルＭＣ、及び、ダミーセル部Ｄを構成するダミーセルＤＣは、同一ロウアドレス上に配置されている。具体的には、メモリセルＭＣ及びダミーセルＤＣの動作は、同じ第１の制御線ＣＬ１によって制御される。
【００７４】
そして、メモリセルＭＣに記憶された情報（データ）を読み出すとき、ダミーセル電流供給回路ＣＳＤは、参照電流ｉＲＥＦに相当する電流を参照ビット線ＢＬＤに供給し、メモリセル電流供給回路ＣＳＭは、ダミーセル電流供給回路ＣＳＤが供給する電流（参照電流ｉＲＥＦに相当する電流）がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給する。
【００７５】
図２に回路図を示すゲインセル型のメモリセルＭＣは、書込用トランジスタＴＲＭＷと、読出用トランジスタＴＲＭＲと、検出用トランジスタＴＲＭＤと、キャパシタ部ＣＭから構成されている。書込用トランジスタＴＲＭＷの一方のソース／ドレイン領域、及び、読出用トランジスタＴＲＭＲの一方のソース／ドレイン領域は、ビット線ＢＬＭに接続されている。また、読出用トランジスタＴＲＭＲの他方のソース／ドレイン領域は、検出用トランジスタＴＲＭＤの一方のソース／ドレイン領域に接続され、検出用トランジスタＴＲＭＤの他方のソース／ドレイン領域は接地されている。更には、書込用トランジスタＴＲＭＷの他方のソース／ドレイン領域は、検出用トランジスタＴＲＭＤのゲート電極及びキャパシタ部ＣＭに接続されている。
【００７６】
一方、ゲインセル型のダミーセルＤＣは、書込用トランジスタＴＲＤＷと、読出用トランジスタＴＲＤＲと、検出用トランジスタＴＲＤＤと、キャパシタ部ＣＤから構成されている。書込用トランジスタＴＲＤＷの一方のソース／ドレイン領域、及び、読出用トランジスタＴＲＤＲの一方のソース／ドレイン領域は、参照ビット線ＢＬＤに接続されている。また、読出用トランジスタＴＲＤＲの他方のソース／ドレイン領域は、検出用トランジスタＴＲＤＤの一方のソース／ドレイン領域に接続され、検出用トランジスタＴＲＤＤの他方のソース／ドレイン領域は接地されている。更には、書込用トランジスタＴＲＤＷの他方のソース／ドレイン領域は、検出用トランジスタＴＲＤＤのゲート電極及びキャパシタ部ＣＤに接続されている。
【００７７】
ここで、書込用トランジスタＴＲＭＷ，ＴＲＤＷが接続されたワード線ＷＬＷ、及び、読出用トランジスタＴＲＭＲ，ＴＲＤＲが接続されたワード線ＷＬＲが、第１の制御線ＣＬ１に相当する。
【００７８】
検出用トランジスタＴＲＭＤは、例えば、ディプリーション型のｎ型ＭＯＳ  ＦＥＴから構成され、ゲート電極への印加電圧に応じて、そのソース領域とドレイン領域との間の抵抗値が変わり、ビット線ＢＬＭに異なる電流値を有する電流を流すことができる。
【００７９】
メモリセルＭＣへの情報（データ）の書き込み前の待機状態にあっては、ビット線ＢＬＭ、参照ビット線ＢＬＤ、第１の制御線ＣＬ１（ワード線ＷＬＷ，ＷＬＲ）、第３の制御線ＣＬ３、第４の制御線ＣＬ４がローレベルとなっている。また、メモリセルＭＣに書き込むべき情報（データ）に基づき、データ入出力部に相当するラッチ回路ＬＴＭは所定の電位をビット線ＢＬＭに出力できる状態となっており、データ入出力部に相当するダミーセル用ラッチ回路ＬＴＤは、データ「１」に相当する電位を参照ビット線ＢＬＤに出力できる状態となっている。尚、第２の制御線ＣＬ２はローレベルにあり、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤは、ビット線ＢＬＭ及び参照ビット線ＢＬＤに接続されることはない。
【００８０】
メモリセルＭＣへのデータ書き込みの開始時、第３の制御線ＣＬ３及び第４の制御線ＣＬ４をハイレベルとし、制御用トランジスタＴＲＣＮＴ−Ｍ及び制御用トランジスタＴＲＣＮＴ−Ｄをオン状態とすることで、ラッチ回路ＬＴＭをビット線ＢＬＭに接続し、ダミーセル用ラッチ回路ＬＴＤを参照ビット線ＢＬＤに接続する。これによって、ビット線ＢＬＭ及び参照ビット線ＢＬＤは所定の電位となる。そして、ワード線ＷＬＷをハイレベルとし、書込用トランジスタＴＲＭＷ，ＴＲＤＷをオン状態とする。これによって、キャパシタ部ＣＭには書き込むべき情報（データ）に依存した電荷が蓄積され、キャパシタ部ＣＤにはデータ「１」に相当する電荷が蓄積される。その後、ワード線ＷＬＷ、第３の制御線ＣＬ３、第４の制御線ＣＬ４をローレベルとし、書込用トランジスタＴＲＭＷをオフ状態とし、ビット線ＢＬＭ及び参照ビット線ＢＬＤを０ボルトとする。
【００８１】
メモリセルＭＣからの情報（データ）の読み出し前の待機状態にあっては、ビット線ＢＬＭ、参照ビット線ＢＬＤ、第１の制御線ＣＬ１（ワード線ＷＬＷ，ＷＬＲ）、第２の制御線ＣＬ２、第３の制御線ＣＬ３、第４の制御線ＣＬ４がローレベルとなっている。
【００８２】
データ読み出し時、第２の制御線ＣＬ２をハイレベルとし、書込制御用トランジスタＴＲＭＳ，ＴＲＤＳをオン状態とする。これによって、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤが、ビット線ＢＬＭ及び参照ビット線ＢＬＤに接続される。同時に、第１の制御線ＣＬ１をハイレベルとして、メモリセルＭＣをビット線ＢＬＭに接続し、ダミーセルＤＣを参照ビット線ＢＬＤに接続する。具体的には、ワード線ＷＬＲをハイレベルとし、読出用トランジスタＴＲＭＲ，ＴＲＤＲをオン状態とする。その結果、検出用トランジスタＴＲＭＤは、キャパシタ部ＣＭに記憶された情報（データ）に依存して、オン状態あるいはオフ状態となる。メモリセルＭＣにデータ「１」が記憶されていたときには検出用トランジスタＴＲＭＤがオン状態となり、メモリセルＭＣに電流ｉ１が流れ始める。一方、メモリセルＭＣにデータ「０」が記憶されていたときには検出用トランジスタＴＲＭＤがより弱い導通状態となり、メモリセルＭＣに電流ｉ０（＜ｉ１）が流れ始める。一方、ダミーセルＤＣへは、常に、データ「１」が書き込まれている。それ故、検出用トランジスタＴＲＤＤはオン状態となり、ダミーセルＤＣに電流ｉＲＥＦが流れ始める。尚、参照ビット線ＢＬＤに電流ｉＲＥＦが流れるようにするためには、例えば、ダミーセルＤＣにおけるキャパシタ部ＣＤの面積をメモリセルＭＣにおけるキャパシタ部ＣＭの面積の約１／２に設定すればよい。
【００８３】
このように、参照ビット線ＢＬＤに参照電流ｉＲＥＦが流れ始めるが、ダミーセルＤＣは接地されているので、参照ビット線ＢＬＤに流れ始めた参照電流ｉＲＥＦは減少し始める。そして、直ちに、ダミーセル電流供給回路ＣＳＤから、参照電流ｉＲＥＦに相当する電流が参照ビット線ＢＬＤに供給され、参照ビット線ＢＬＤに流れる電流は、参照電流ｉＲＥＦにバランスされる。言い換えれば、参照ビット線ＢＬＤに流れる電流はダミーセル電流供給回路ＣＳＤによって補償され、ダミーセル電流供給回路ＣＳＤから参照電流ｉＲＥＦと同じ値の電流が参照ビット線ＢＬＤに流れる。メモリセル電流供給回路ＣＳＭは、ダミーセル電流供給回路ＣＳＤが供給する電流（即ち、参照電流ｉＲＥＦに相当する電流）がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給する。従って、メモリセルＭＣに記憶されたデータが「１」の場合には、ビット線ＢＬＭに電流ｉ１が流れ始めるが、ｉＲＥＦ＜ｉ１の関係にあるので、ビット線ＢＬＭの電荷が減少する結果、ビット線ＢＬＭの電位は０ボルトへと近づく。一方、メモリセルＭＣに記憶された情報（データ）が「０」の場合には、ビット線ＢＬＭに電流ｉ０が流れ始めるが、ｉＲＥＦ＞ｉ１の関係にあるので、ビット線ＢＬＭに電荷が蓄積される結果、ビット線ＢＬＭの電位は定電流供給源の出力電位（例えば、Ｖｃｃ）へと近づく。このように、ビット線ＢＬＭの電位は、０ボルトあるいはＶｃｃへと大きく増幅される。そして、適切な時間経過後、第３の制御線ＣＬ３をハイレベルとして、制御用トランジスタＴＲＣＮＴ−Ｍをオン状態とすることで、係るビット線ＢＬＭの電位をデータ入出力部に相当するラッチ回路ＬＴＭでそのままラッチすれば、メモリセルＭＣに記憶された情報（データ）を読み出すことができる。尚、第４の制御線ＣＬ４はローレベルのままであり、参照ビット線ＢＬＤはダミーセル用ラッチ回路ＬＴＤに接続されることはない。
【００８４】
その後、ワード線ＷＬＲ、第２の制御線ＣＬ２、第３の制御線ＣＬ３、第４の制御線ＣＬ４をローレベルとし、ビット線ＢＬＭ及び参照ビット線ＢＬＤを０ボルトとする。
【００８５】
このように、実施の形態１の半導体記憶装置にあっては、メモリセルＭＣからの情報（データ）の読み出し時、ビット線ＢＬＭ毎に、メモリセル電流供給回路ＣＳＭ及びダミーセル部Ｄを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報（データ）をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。
【００８６】
尚、このようなセンス方式で良好なセンス感度を得るためには、セル電流が飽和していることが望ましい。即ち、メモリセルＭＣのデータ記憶状態に従って、ビット線ＢＬＭの電位に拘わらず、一定のセル電流が流れることが望ましい。このような状態であれば、ビット線ＢＬＭの電位は、Ｖｃｃ近くまで、あるいは又、０ボルト近くまで、速やかに増幅される。即ち、キャパシタ部ＣＭとキャパシタ部ＣＤとに蓄積された電荷の僅かな相違に基づき、メモリセルＭＣに記憶された情報（データ）を判定するために、十分大きな出力振幅をビット線ＢＬＭに与えることができる。実施の形態１にあっては、メモリセルＭＣには検出用トランジスタＴＲＭＤが備えられており、この検出用トランジスタＴＲＭＤを飽和領域で動作させることにより、このような状態を実現することができる。
【００８７】
（実施の形態２）
実施の形態２の半導体記憶装置は、実施の形態１の半導体記憶装置の変形であり、第１’の構成に係る半導体記憶装置に関する。実施の形態２の半導体記憶装置の回路図を図３に示す。
【００８８】
実施の形態２の半導体記憶装置にあっては、メモリセルＭＣとメモリセル電流供給回路ＣＳＭとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭが配置されており、このビット線電位制御トランジスタＴＲＣＭの動作によって、メモリセルＭＣとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄの電位が制御される。また、ダミーセルＤＣとダミーセル電流供給回路ＣＳＤとの間の参照ビット線の部分には参照ビット線電位制御トランジスタＴＲＣＤが配置されており、この参照ビット線電位制御トランジスタＴＲＣＤの動作によって、ダミーセルＤＣと参照ビット線電位制御トランジスタＴＲＣＤとの間の参照ビット線の部分ＢＬＤ−Ｄの電位が制御される。
【００８９】
ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤはｎ型ＭＯＳ電界効果型トランジスタから構成されている。ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣに記憶された情報（データ）を読み出すとき、このｎ型ＭＯＳ電界効果型トランジスタのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤの閾値電圧をＶｔｈとしたとき、メモリセルＭＣとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄの電位、あるいは又、ダミーセルＤＣと参照ビット線電位制御トランジスタＴＲＣＤとの間の参照ビット線の部分ＢＬＤ−Ｄの電位は、メモリセルＭＣに記憶された情報（データ）を読み出すとき、最高でも（ＶＧ−Ｖｔｈ）までしか充電されない。
【００９０】
メモリセルＭＣへの情報（データ）の書き込み前の待機状態にあっては、ビット線ＢＬＭ、参照ビット線ＢＬＤ、第１の制御線ＣＬ１（ワード線ＷＬＷ，ＷＬＲ）、第３の制御線ＣＬ３、第４の制御線ＣＬ４、第５の制御線ＣＬ５がローレベルとなっている。また、メモリセルＭＣに書き込むべき情報（データ）に基づき、ラッチ回路ＬＴＭは所定の電位をビット線ＢＬＭに出力できる状態となっており、ダミーセル用ラッチ回路ＬＴＤは、データ「１」に相当する電位を参照ビット線ＢＬＤに出力できる状態となっている。尚、第２の制御線ＣＬ２はローレベルにあり、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤは、ビット線ＢＬＭ及び参照ビット線ＢＬＤに接続されることはない。
【００９１】
メモリセルＭＣへのデータ書き込みの開始時、第３の制御線ＣＬ３及び第４の制御線ＣＬ４をハイレベルとし、第５の制御線ＣＬ５の電位を（Ｖｃｃ＋Ｖｔｈ）以上とし、制御用トランジスタＴＲＣＮＴ−Ｍ及び制御用トランジスタＴＲＣＮＴ−Ｄをオン状態とすることで、ラッチ回路ＬＴＭをビット線ＢＬＭに接続し、ダミーセル用ラッチ回路ＬＴＤを参照ビット線ＢＬＤに接続する。これによって、ビット線ＢＬＭ及び参照ビット線ＢＬＤは所定の電位となる。そして、ワード線ＷＬＷをハイレベルとし、書込用トランジスタＴＲＭＷ，ＴＲＤＷをオン状態とする。これによって、キャパシタ部ＣＭには書き込むべき情報（データ）に依存した電荷が蓄積され、キャパシタ部ＣＤにはデータ「１」に相当する電荷が蓄積される。その後、ワード線ＷＬＷ、第３の制御線ＣＬ３、第４の制御線ＣＬ４、第５の制御線ＣＬ５をローレベルとし、書込用トランジスタＴＲＭＷをオフ状態とし、ビット線ＢＬＭ及び参照ビット線ＢＬＤを０ボルトとする。
【００９２】
メモリセルＭＣからの情報（データ）の読み出し前の待機状態にあっては、ビット線ＢＬＭ、参照ビット線ＢＬＤ、第１の制御線ＣＬ１（ワード線ＷＬＷ，ＷＬＲ）、第２の制御線ＣＬ２、第３の制御線ＣＬ３、第４の制御線ＣＬ４、第５の制御線ＣＬ５がローレベルとなっている。
【００９３】
データ読み出し時、第２の制御線ＣＬ２をハイレベルとし、第５の制御線ＣＬ５の電位をＶＧとし、書込制御用トランジスタＴＲＭＳ，ＴＲＤＳをオン状態とする。これによって、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤが、ビット線ＢＬＭ及び参照ビット線ＢＬＤに接続される。同時に、第１の制御線ＣＬ１をハイレベルとして、メモリセルＭＣをビット線ＢＬＭに接続し、ダミーセルＤＣを参照ビット線ＢＬＤに接続する。具体的には、ワード線ＷＬＲをハイレベルとし、読出用トランジスタＴＲＭＲ，ＴＲＤＲをオン状態とする。その結果、検出用トランジスタＴＲＭＤは、キャパシタ部ＣＭに記憶された情報（データ）に依存して、オン状態あるいはオフ状態となる。メモリセルＭＣにデータ「１」が記憶されていたときには検出用トランジスタＴＲＭＤがオン状態となり、メモリセルＭＣに電流ｉ１が流れ始める。一方、メモリセルＭＣにデータ「０」が記憶されていたときには検出用トランジスタＴＲＭＤがより弱い導通状態となり、メモリセルＭＣに電流ｉ０（＜ｉ１）が流れ始める。一方、ダミーセルＤＣへは、常に、データ「１」が書き込まれている。それ故、検出用トランジスタＴＲＤＤはオン状態となり、ダミーセルＤＣに電流ｉＲＥＦが流れ始める。尚、参照ビット線ＢＬＤに電流ｉＲＥＦが流れるようにするためには、例えば、ダミーセルＤＣにおけるキャパシタ部ＣＤの面積をメモリセルＭＣにおけるキャパシタ部ＣＭの面積の約１／２に設定すればよい。
【００９４】
このように、参照ビット線ＢＬＤに参照電流ｉＲＥＦが流れ始めるが、ダミーセルＤＣは接地されているので、参照ビット線ＢＬＤに流れ始めた参照電流ｉＲＥＦは減少し始める。そして、直ちに、ダミーセル電流供給回路ＣＳＤから、参照電流ｉＲＥＦに相当する電流が参照ビット線ＢＬＤに供給され、参照ビット線ＢＬＤに流れる電流は、参照電流ｉＲＥＦにバランスされる。言い換えれば、参照ビット線ＢＬＤに流れる電流はダミーセル電流供給回路ＣＳＤによって補償され、ダミーセル電流供給回路ＣＳＤから参照電流ｉＲＥＦと同じ値の電流が参照ビット線ＢＬＤに流れる。メモリセル電流供給回路ＣＳＭは、ダミーセル電流供給回路ＣＳＤが供給する電流（即ち、参照電流ｉＲＥＦに相当する電流）がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給する。従って、メモリセルＭＣに記憶されたデータが「１」の場合には、ビット線ＢＬＭに電流ｉ１が流れ始めるが、ｉＲＥＦ＜ｉ１の関係にあるので、ビット線ＢＬＭの電荷が減少する結果、ビット線ＢＬＭの電位は０ボルトへと近づく。一方、メモリセルＭＣに記憶された情報（データ）が「０」の場合には、ビット線ＢＬＭに電流ｉ０が流れ始めるが、ｉＲＥＦ＞ｉ１の関係にあるので、ビット線ＢＬＭに電荷が蓄積される結果、ビット線ＢＬＭの電位は定電流供給源の出力電位（例えば、Ｖｃｃ）へと近づく。しかしながら、メモリセルＭＣとメモリセル電流供給回路ＣＳＭとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭが配置されており、ビット線電位制御トランジスタＴＲＣＭのゲート電極に印加される電圧はＶＧであるが故に、メモリセルＭＣとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄの電位は、最高でも（ＶＧ−Ｖｔｈ）までしか充電されない。一方、ビット線電位制御トランジスタＴＲＣＭとメモリセル電流供給回路ＣＳＭとの間のビット線の部分ＢＬＭ−Ｕの電位はＶｃｃへと近づく。このように、メモリセルＭＣとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄ以外の部分（より具体的には、ビット線電位制御トランジスタＴＲＣＭとデータ入出力部であるラッチ回路ＬＴＭとの間のビット線の部分ＢＬＭ−Ｕ）における電位は、０ボルトあるいはＶｃｃへと大きく増幅される。そして、適切な時間経過後、第３の制御線ＣＬ３をハイレベルとして、制御用トランジスタＴＲＣＮＴ−Ｍをオン状態とすることで、係るビット線ＢＬＭの部分ＢＬＭ−Ｕの電位をラッチ回路ＬＴＭでそのままラッチすれば、メモリセルＭＣに記憶された情報（データ）を読み出すことができる。尚、第４の制御線ＣＬ４はローレベルのままであり、参照ビット線ＢＬＤはダミーセル用ラッチ回路ＬＴＤに接続されることはない。
【００９５】
その後、ワード線ＷＬＲ、第２の制御線ＣＬ２、第３の制御線ＣＬ３、第４の制御線ＣＬ４、第５の制御線ＣＬ５をローレベルとし、ビット線ＢＬＭ及び参照ビット線ＢＬＤを０ボルトとする。
【００９６】
このように、実施の形態２の半導体記憶装置にあっても、メモリセルＭＣからの情報（データ）の読み出し時、ビット線ＢＬＭ毎に、メモリセル電流供給回路ＣＳＭ及びダミーセル部Ｄを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報（データ）をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。しかも、ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤを設けることで、ビット線及び参照ビット線の増幅される部分を限定することができる結果、具体的には、メモリセルＭＣとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄ以外の部分（より具体的には、ビット線の部分ＢＬＭ−Ｕ）、あるいは又、ダミーセルＤＣと参照ビット線電位制御トランジスタＴＲＣＤとの間の参照ビット線の部分ＢＬＤ−Ｄ以外の部分（より具体的には、参照ビット線の部分ＢＬＤ−Ｕ）が増幅される結果、負荷容量の減少を図ることができるので、ビット線や参照ビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【００９７】
（実施の形態３）
実施の形態３の半導体記憶装置は、実施の形態１の半導体記憶装置の変形であり、メモリセルＭＣ及びダミーセルＤＣが、所謂ゲインセル型のクロスポイント型強誘電体型不揮発性半導体メモリセル（ＦＥＲＡＭ）から構成されている。
【００９８】
実施の形態３の半導体記憶装置におけるメモリセルの回路図を図４に示し、メモリセルを構成する各種のトランジスタの模式的なレイアウトを図５に示し、不揮発性メモリの模式的な一部断面図を図６及び図７に示す。尚、図５において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図６に示すメモリセルの模式的な一部断面図は、図５の線Ａ−Ａに沿った模式的な一部断面図であり、図７に示すメモリセルの模式的な一部断面図は、図５の線Ｂ−Ｂに沿った模式的な一部断面図である。
【００９９】
尚、メモリセル及びダミーセルの構成を除き、実施の形態３の半導体記憶装置の構成は、実施の形態１にて説明した半導体記憶装置の構成と同じとすることができるので、半導体記憶装置それ自体の詳細な説明は省略する。また、以下、メモリセルＭＣに関する説明を専ら行うが、ダミーセルＤＣも、基本的にはメモリセルＭＣと同じ構成を有する。
【０１００】
実施の形態３の半導体記憶装置におけるメモリセルＭＣは、ビット線ＢＬＭと、書込用トランジスタＴＲＭＷと、Ｊ個（但し、Ｊ≧２であり、実施の形態３においては、Ｊ＝８）のメモリセルユニットＭＣＵＪとＪ本のプレート線ＰＬＪから構成されている。そして、各メモリセルユニットＭＣＵＪは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、メモリセルＭＣを構成するメモリセルユニットＭＣＵＪの第１の電極２１は、メモリセルＭＣにおいて共通であり、この共通の第１の電極（共通ノードＣＮ）は、書込用トランジスタＴＲＭＷを介してビット線ＢＬＭに接続され、各メモリセルユニットＭＣＵＪを構成する第２の電極２３はプレート線ＰＬＪに接続されている。メモリセルユニットＭＣＵＪは絶縁膜２４によって被覆されている。尚、メモリセルＭＣを構成するメモリセルユニットの数（Ｊ）は８個に限定されず、一般には、Ｊ≧２を満足すればよく、２のべき数（Ｊ＝２，４，８，１６・・・）とすることが好ましい。
【０１０１】
更には、実施の形態３におけるメモリセルＭＣは、共通の第１の電極（共通ノードＣＮ）の電位変化を検出し、該検出結果をビット線ＢＬＭに電流として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタＴＲＭＤ、及び、読出用トランジスタＴＲＭＲを備えている。信号検出回路は、検出用トランジスタＴＲＭＤ及び読出用トランジスタＴＲＭＲから構成されている。そして、検出用トランジスタＴＲＭＤの一端は接地され、他端は読出用トランジスタＴＲＭＲを介してビット線ＢＬＭに接続され、各メモリセルユニットＭＣＵＪに記憶された情報（データ）の読み出し時、読出用トランジスタＴＲＭＲが導通状態とされ、各メモリセルユニットＭＣＵｊに記憶された情報（データ）に基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲＭＤの動作が制御される。
【０１０２】
即ち、メモリセルユニットＭＣＵｊに記憶された情報（データ）を読み出す際、メモリセルユニットＭＣＵｊは、直接、ビット線ＢＬＭを駆動する必要がない。従って、小さなメモリセルユニットＭＣＵｊでも大きな信号を得ることができ、微細化に適している。しかも、複数のメモリセルユニットＭＣＵｊで、読出用トランジスタＴＲＭＲ、検出用トランジスタＴＲＭＤ、及び、書込用トランジスタＴＲＭＷを共有するが故に、メモリセルＭＣの一層の縮小化を図ることができる。
【０１０３】
検出用トランジスタＴＲＭＤは、例えば、ディプリーション型のｎ型ＭＯＳ  ＦＥＴから構成され、ゲート電極への印加電圧に応じて、そのソース領域とドレイン領域との間の抵抗値が変わり、ビット線ＢＬＭに異なる電流値を有する電流を流すことができる。
【０１０４】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタＴＲＭＷの一方のソース／ドレイン領域は絶縁層１６に形成されたコンタクトホール１５を介してビット線ＢＬＭに接続され、他方のソース／ドレイン領域は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して共通の第１の電極（共通ノードＣＮ）に接続されている。また、検出用トランジスタＴＲＭＤの一方のソース／ドレイン領域は、接地線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲＭＲの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲＭＤの他方のソース／ドレイン領域と読出用トランジスタＴＲＭＲの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲＭＲの他方のソース／ドレイン領域はコンタクトホール１５を介してビット線ＢＬＭに接続され、更に、共通の第１の電極（共通ノードＣＮ、あるいは、書込用トランジスタＴＲＭＷの他方のソース／ドレイン領域）は、開口部１７Ａ中に設けられた接続孔１８Ａ、ワード線ＷＬＭＤを介して検出用トランジスタＴＲＭＤのゲート電極に接続されている。また、書込用トランジスタＴＲＭＷのゲート電極に接続されたワード線ＷＬＷ及び読出用トランジスタＴＲＭＲのゲート電極に接続されたワード線ＷＬＲは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬＪは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬＭは、制御用トランジスタＴＲＣＮＴ−Ｍを介してラッチ回路ＬＴＭに接続されている。尚、ワード線ＷＬＷ及びワード線ＷＬＲが、図１における第１の制御線ＣＬ１に相当する。また、図４においては、メモリセルＭＣのみを示すが、全体の回路図は、実質的に図１に示したと同じである。尚、参照番号１０は半導体基板を示し、参照番号１１は素子分離領域を示し、参照番号１２はゲート絶縁膜を示し、参照番号１３はゲート電極を示し、参照番号１４はソース／ドレイン領域を示す。
【０１０５】
先ず、実施の形態３の半導体記憶装置におけるメモリセルＭＣへの情報（データ）の書き込み動作を、以下、説明する。尚、一例として、プレート線ＰＬ１に接続されたメモリセルユニットＭＣＵ１に情報（データ）を書き込むものとする。図８に動作波形を示す。尚、図８及び後述する図９中、括弧内の数字は、以下に説明する工程の番号と対応している。ダミーセルＤＣを構成するダミーセルユニットには、常に、データ「１」を書き込むものとするが、ダミーセルユニットへのデータ書込動作は、実質的にメモリセルユニットへの情報（データ）の書込動作と同様とすることができるので、その説明は省略する。更には、メモリセルユニット及びダミーセルユニットへの情報（データ）の書込動作は、ＦＥＲＡＭに特有の動作を除き、実質的に実施の形態１にて説明したメモリセル及びダミーセルへのデータ書込動作と同様とすることができるので、以下、ＦＥＲＡＭに特有の動作を専ら説明する。
【０１０６】
（１Ａ）待機状態では、ビット線ＢＬＭ、全制御線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【０１０７】
（２Ａ）データ書き込みの開始時、選択プレート線ＰＬ１の電位をＶｃｃとし、非選択プレート線ＰＬｋ（ｋ＝２，３・・・８）の電位を（１／２）Ｖｃｃとする。これによって、浮遊状態の共通ノードＣＮの電位は、プレート線ＰＬＪとのカップリングにより、概ね（１／２）Ｖｃｃ近傍まで上昇する。また、選択メモリセルユニットにデータ「１」を書き込む場合には、ビット線ＢＬＭの電位をＶｃｃとし、データ「０」を書き込む場合には、ビット線ＢＬＭの電位を０ボルトとする。
【０１０８】
（３Ａ）その後、書込用トランジスタＴＲＭＷをオン状態とする。これによって、共通ノードＣＮの電位は、選択メモリセルユニットにデータ「１」を書き込む場合には、Ｖｃｃとなり、データ「０」を書き込む場合には、０ボルトとなる。尚、選択プレート線ＰＬ１にはＶｃｃが印加された状態にあるので、共通ノードＣＮの電位が０ボルトの場合、選択メモリセルユニットにデータ「０」が書き込まれる。一方、共通ノードＣＮの電位がＶｃｃの場合、選択メモリセルユニットには何ら情報（データ）が書き込まれない。
【０１０９】
（４Ａ）次いで、選択プレート線ＰＬ１の電位を０ボルトとする。共通ノードＣＮの電位がＶｃｃの場合、選択メモリセルユニットにデータ「１」が書き込まれる。選択メモリセルユニットに既にデータ「０」が書き込まれている場合には、選択メモリセルユニットに何ら変化は生じない。
【０１１０】
（５Ａ）その後、ビット線ＢＬＭを０ボルトと印加する。
【０１１１】
（６Ａ）更に、非選択プレート線ＰＬｋを０ボルトとし、書込用トランジスタＴＲＭＷをオフ状態とする。
【０１１２】
他のメモリセルユニットＭＣＵｊ（ｊ＝２，３・・・８）に情報（データ）を書き込む場合には、同様の操作を繰り返す。このような書き込み動作においては、非選択メモリセルユニットＭＣＵｋに（±１／２）Ｖｃｃのディスターブが発生するが、Ｖｃｃの値を適切に設定することによって、非選択メモリセルユニットＭＣＵｋにおける情報（データ）の破壊を確実に防止することができる。
【０１１３】
次に、実施の形態３の半導体記憶装置におけるメモリセルＭＣから情報（データ）を読み出し、情報（データ）を再書き込みする動作を、以下、説明する。尚、一例として、プレート線ＰＬ１に接続されたメモリセルユニットＭＣＵ１から情報（データ）を読み出し、情報（データ）を再書き込みするものとする。図９に動作波形を示す。尚、メモリセルユニット及びダミーセルユニットからの情報（データ）の読出動作は、ＦＥＲＡＭに特有の動作を除き、実質的に実施の形態１にて説明したメモリセル及びダミーセルからのデータ読出動作と同様とすることができるので、以下、ＦＥＲＡＭに特有の動作を専ら説明する。
【０１１４】
（１Ｂ）待機状態では、ビット線、全制御線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【０１１５】
（２Ｂ）データ読み出し時、選択プレート線ＰＬ１にＶｃｃを印加する。このとき、選択メモリセルユニットＭＣＵ１にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇する。一方、選択メモリセルユニットＭＣＵ１にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモリセルユニットの強誘電体層を介して複数の非選択プレート線ＰＬｋにカップリングされているので、共通ノードＣＮの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルユニットＭＣＵ１に記憶された情報（データ）に依存して共通ノードＣＮの電位に変化が生じる。従って、選択メモリセルユニットの強誘電体層には、分極反転に十分な電界を与えることができる。
【０１１６】
（３Ｂ）次に、読出用トランジスタＴＲＭＲをオン状態とする。一方、選択メモリセルユニットＭＣＵ１に記憶された情報（データ）に基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲＭＤの動作が制御される。具体的には、選択メモリセルユニットＭＣＵ１に記憶された情報（データ）に基づき共通の第１の電極（共通ノードＣＮ）に高い電位が生じれば、検出用トランジスタＴＲＭＤは導通状態となり、メモリセルＭＣに電流ｉ１が流れ始める。一方、選択メモリセルユニットＭＣＵ１に記憶された情報（データ）に基づき共通の第１の電極（共通ノードＣＮ）に低い電位が生じれば、検出用トランジスタＴＲＭＤはより弱い導通状態となり、メモリセルＭＣに電流ｉ０（＜ｉ１）が流れ始める。そして、メモリセル電流供給回路ＣＳＭ及びダミーセル部Ｄの動作により、ビット線ＢＬＭの電位は０ボルト又はＶｃｃに近づく。
【０１１７】
（４Ｂ）次いで、読出用トランジスタＴＲＭＲをオフ状態とする。そして、ビット線ＢＬＭの電位をビット線ＢＬＭに接続されたラッチ回路ＬＴＭにてラッチし、情報（データ）の読み出し動作を完了する。
【０１１８】
以上の動作によって、選択メモリセルユニットに記憶されていた情報（データ）が一旦破壊されてしまうので、情報（データ）の再書き込み動作を行う。
【０１１９】
（５Ｂ）そのために、先ず、ビット線ＢＬＭを充放電させ、ラッチ回路ＬＴＭからビット線ＢＬＭにＶｃｃ又は０ボルトを印加する。
【０１２０】
（６Ｂ）次いで、非選択プレート線ＰＬｋ（ｋ＝２，３・・・８）の電位を（１／２）Ｖｃｃとする。
【０１２１】
（７Ｂ）その後、書込用トランジスタＴＲＭＷをオン状態とする。これによって、共通ノードＣＮの電位はビット線ＢＬＭの電位と等しくなる。即ち、選択メモリセルユニットＭＣＵ１に記憶されていた情報（データ）が「１」の場合には、共通ノードＣＮの電位はＶｃｃとなり、選択メモリセルユニットＭＣＵ１に記憶されていた情報（データ）が「０」の場合には、共通ノードＣＮの電位は０ボルトとなる。選択プレート線ＰＬ１の電位はＶｃｃのままであるが故に、共通ノードＣＮの電位が０ボルトの場合、選択メモリセルユニットＭＣＵ１にはデータ「０」が再書き込みされる。
【０１２２】
（８Ｂ）次に、選択プレート線ＰＬ１の電位を０ボルトとする。これによって、選択メモリセルユニットＭＣＵ１に記憶されていた情報（データ）が「１」の場合には、共通ノードＣＮの電位がＶｃｃであるが故に、データ「１」が再書き込みされる。選択メモリセルユニットＭＣＵ１にデータ「０」が既に再書き込みされていた場合には、選択メモリセルユニットＭＣＵ１に変化は生じない。
【０１２３】
（９Ｂ）その後、ビット線ＢＬＭを０ボルトとする。
【０１２４】
（１０Ｂ）最後に、非選択プレート線ＰＬｋを０ボルトとし、書込用トランジスタＴＲＭＷをオフ状態とする。
【０１２５】
他のメモリセルＭＣｊ（ｊ＝２，３・・・８）から情報（データ）を読み出し、情報（データ）を再書き込みする場合には、同様の操作を繰り返す。
【０１２６】
ダミーセルＤＣも、メモリセルＭＣと同じ構造を有し、同じ動作をする。ダミーセルユニットには、常に、データ「１」を書き込む。尚、ダミーセルＤＣに電流ｉＲＥＦが流れるようにするためには、例えばダミーセルＤＣの共通ノードに非動作の寄生キャパシタを追加して駆動負荷を増加させ、それによって検出用トランジスタＴＲＤＤのゲート電極に加わる信号（電圧）を小さく（低く）すればよい。
【０１２７】
このように、実施の形態３の半導体記憶装置にあっても、メモリセルＭＣからの情報（データ）の読み出し時、ビット線ＢＬＭ毎に、メモリセル電流供給回路ＣＳＭ及びダミーセル部Ｄを備えるのみでよく、それ以外のデータ判定回路を必要としない。即ち、小さな回路規模で情報（データ）をセンスすることができる。更には、従来の技術と異なり、ビット線のイコライズやセンスアンプの活性化のタイミング操作が不要となり、その分、高速なデータ読み出しが可能となる。
【０１２８】
しかも、メモリセルＭＣのデータ記憶状態に従って、ビット線ＢＬＭの電位に拘わらず、一定のセル電流が流れるので、ビット線ＢＬＭの電位は、Ｖｃｃ近くまで、あるいは又、０ボルト近くまで、速やかに増幅される。即ち、メモリセルユニットＭＣＵとダミーセルユニットとに蓄積された電荷の僅かな相違に基づき、メモリセルユニットＭＣＵに記憶された情報（データ）を判定するために、十分大きな出力振幅をビット線ＢＬＭに与えることができる。実施の形態３にあっても、メモリセルＭＣには検出用トランジスタＴＲＭＤが備えられており、この検出用トランジスタＴＲＭＤを飽和領域で動作させることにより、このような状態を実現することができる。
【０１２９】
尚、実施の形態３にて説明した半導体記憶装置に、実施の形態２にて説明した半導体記憶装置の構成を適用することもできる。
【０１３０】
（実施の形態４）
実施の形態４は、実施の形態１の変形であり、更に詳しくは、第１Ｂの構成に係る半導体記憶装置に関する。実施の形態４の半導体記憶装置の回路図を図１０に示す。尚、実施の形態４の半導体記憶装置におけるメモリセル及びダミーセルの構成は、実施の形態１あるいは実施の形態３にて説明したメモリセル及びダミーセルの構成と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態６、実施の形態８、実施の形態１０、実施の形態１２、実施の形態１４、実施の形態１６、実施の形態１８、実施の形態２０、実施の形態２２、実施の形態２４、実施の形態２５においても同様である。また、実施の形態４の半導体記憶装置におけるメモリセル及びダミーセルの書込動作、読出動作は、実施の形態１あるいは実施の形態３にて説明したメモリセル及びダミーセルの書込動作、読出動作と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態６、実施の形態８、実施の形態１０、実施の形態１２、実施の形態１４、実施の形態１６、実施の形態１８、実施の形態２０、実施の形態２２、実施の形態２４、実施の形態２５においても同様である。
【０１３１】
実施の形態４の半導体記憶装置は、Ｐ個（但し、Ｐ≧２）のメモリセル部Ｍｐ（ここで、ｐ＝１，２・・・Ｐ）を有する。そして、各メモリセル部Ｍｐを構成するメモリセルＭＣｐ、及び、ダミーセルＤＣは、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Ｍｐを構成するメモリセルＭＣｐ、及び、ダミーセルＤＣの動作は、同じ第１の制御線ＣＬ１によって制御される。
【０１３２】
そして、メモリセルＭＣｐに記憶された情報（データ）を読み出すとき、ダミーセル電流供給回路ＣＳＤは、参照電流ｉＲＥＦに相当する電流を参照ビット線ＢＬＤに供給する。一方、各メモリセル電流供給回路ＣＳＭ−ｐは、ダミーセル電流供給回路ＣＳＤが供給する電流（参照電流ｉＲＥＦに相当する電流）がミラーリングされた電流を、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給する。
【０１３３】
実施の形態１あるいは実施の形態３において説明した半導体記憶装置にあっては、ビット線ＢＬＭと参照ビット線ＢＬＤとは、負荷容量を均等にする必要がない。従って、実施の形態４の半導体記憶装置のように、１つの参照ビット線ＢＬＤを複数のビット線ＢＬＭ−ｐで（即ち、複数のメモリセル部Ｍｐで）共有することが可能となる。実施の形態４の半導体記憶装置においては、このような構成とすることで、半導体記憶装置の面積を減少させることができるし、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。尚、各メモリセルＭＣｐ（ＭＣ１，ＭＣ２・・・ＭＣＰ）に記憶された情報（データ）は、一括して読み出される。
【０１３４】
（実施の形態５）
実施の形態５の半導体記憶装置は、実施の形態４の半導体記憶装置の変形であり、第１Ｂ’の構成に係る半導体記憶装置に関する。実施の形態５の半導体記憶装置の回路図を図１１に示す。尚、実施の形態５の半導体記憶装置におけるメモリセル及びダミーセルの構成は、実施の形態２あるいは実施の形態３にて説明したメモリセル及びダミーセルの構成と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態７、実施の形態９、実施の形態１１、実施の形態１３、実施の形態１５、実施の形態１７、実施の形態１９、実施の形態２１、実施の形態２３、実施の形態２６においても同様である。また、実施の形態４の半導体記憶装置におけるメモリセル及びダミーセルの書込動作、読出動作は、実施の形態２あるいは実施の形態３にて説明したメモリセル及びダミーセルの書込動作、読出動作と同様とすることができるので、詳細な説明は省略する。以下に説明する実施の形態７、実施の形態９、実施の形態１１、実施の形態１３、実施の形態１５、実施の形態１７、実施の形態１９、実施の形態２１、実施の形態２３、実施の形態２６においても同様である。
【０１３５】
実施の形態５の半導体記憶装置にあっては、各メモリセル部Ｍｐにおいて、メモリセルＭＣｐとメモリセル電流供給回路ＣＳＭ−ｐとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭ−ｐが配置されており、このビット線電位制御トランジスタＴＲＣＭ−ｐの動作によって、メモリセルＭＣｐとビット線電位制御トランジスタＴＲＣＭ−ｐとの間のビット線の部分ＢＬＭ−ｐ−Ｄの電位が制御される。一方、ダミーセルＤＣとダミーセル電流供給回路ＣＳＤとの間の参照ビット線の部分には参照ビット線電位制御トランジスタＴＲＣＤが配置されており、この参照ビット線電位制御トランジスタＴＲＣＤの動作によって、ダミーセルＤＣと参照ビット線電位制御トランジスタＴＲＣＤとの間の参照ビット線の部分ＢＬＤ−Ｄの電位が制御される。
【０１３６】
ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｐに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ−ｐ及びダミーセル電流供給回路ＣＳＤの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１３７】
（実施の形態６）
実施の形態６も、実施の形態１の変形であり、更に詳しくは、第１Ｃの構成に係る半導体記憶装置に関する。実施の形態６の半導体記憶装置の回路図を図１２に示す。
【０１３８】
実施の形態６の半導体記憶装置は、Ｐ個（但し、Ｐ≧２）のメモリセル部Ｍｐ（ここで、ｐ＝１，２・・・Ｐ）、及び、Ｌ個（但し、Ｌ≧２）のダミーセル部Ｄｌ（ここで、ｌ＝１，２・・・Ｌであり、実施の形態６にあっては、Ｌ＝２）を有する。そして、各メモリセル部Ｍｐを構成するメモリセルＭＣｐ、及び、各ダミーセル部Ｄｌ（Ｄ１，Ｄ２）を構成するダミーセルＤＣｌ（ＤＣ１，ＤＣ２）は、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Ｍｐを構成するメモリセルＭＣｐ、及び、各ダミーセル部Ｄｌ（Ｄ１，Ｄ２）を構成するダミーセルＤＣｌ（ＤＣ１，ＤＣ２）の動作は、同じ第１の制御線ＣＬ１によって制御される。
【０１３９】
そして、メモリセルＭＣｐに記憶された情報（データ）を読み出すとき、各ダミーセル部Ｄｌを構成するダミーセル電流供給回路ＣＳＤ−ｌ（ＣＳＤ−１，ＣＳＤ−２）は、参照電流ｉＲＥＦ−ｌ（ｉＲＥＦ−１及びｉＲＥＦ−２）に相当する電流を各ダミーセル部Ｄｌを構成する参照ビット線ＢＬＤ−ｌ（ＢＬＤ−１，ＢＬＤ−２）に供給する。一方、各メモリセル電流供給回路ＣＳＭ−ｐは、各ダミーセル電流供給回路ＣＳＤ−ｌが供給する電流［参照電流ｉＲＥＦ−ｌ及びｉＲＥＦ−２に相当する電流］が平均化された電流［（ｉＲＥＦ−１＋ｉＲＥＦ−２）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給する。尚、Ｌ個のダミーセル部Ｄｌは、基本的に同じ参照電流を参照ビット線ＢＬＤ−ｌに流すように設計されている。
【０１４０】
実施の形態６の半導体記憶装置にあっては、実施の形態４の半導体記憶装置において説明した利点を有するのみならず、複数のダミーセル部Ｄｌを有するが故に、ダミーセル電流供給回路ＣＳＤ−ｌが供給する電流が平均化される結果、ダミーセル電流供給回路ＣＳＤ−ｌが供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、各メモリセル電流供給回路ＣＳＭ−ｐは、係るダミーセル電流供給回路ＣＳＤ−ｌが供給する電流が平均化された電流がミラーリングされた電流を、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給するので、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給される電流の一層の安定化を図ることができる。尚、各メモリセルＭＣｐ（ＭＣ１，ＭＣ２・・・ＭＣＰ）に記憶された情報（データ）は、一括して読み出される。
【０１４１】
（実施の形態７）
実施の形態７の半導体記憶装置は、実施の形態６の半導体記憶装置の変形であり、第１Ｃ’の構成に係る半導体記憶装置に関する。実施の形態７の半導体記憶装置の回路図を図１３に示す。実施の形態７の半導体記憶装置にあっては、各メモリセル部Ｍｐにおいて、メモリセルＭＣｐとメモリセル電流供給回路ＣＳｐとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭ−ｐが配置されており、このビット線電位制御トランジスタＴＲＣＭ−ｐの動作によって、メモリセルＭＣｐとビット線電位制御トランジスタＴＲＣＭ−ｐとの間のビット線の部分ＢＬＭ−ｐ−Ｄの電位が制御される。一方、各ダミーセル部Ｄｌにおいて、ダミーセルＤＣｌとダミーセル電流供給回路ＣＳＤ−ｌとの間の参照ビット線の部分には参照ビット線電位制御トランジスタＴＲＣＤ−ｌが配置されており、参照ビット線電位制御トランジスタＴＲＣＤ−ｌの動作によって、ダミーセルＤＣｌと参照ビット線電位制御トランジスタＴＲＣＤ−ｌとの間の参照ビット線の部分ＢＬＤ−ｌ−Ｄの電位が制御される。
【０１４２】
ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−ｌは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｐに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−ｌのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ−ｐ及びダミーセル電流供給回路ＣＳＤ−ｌの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１４３】
（実施の形態８）
実施の形態８も、実施の形態１の変形であり、更に詳しくは、第１Ｄの構成に係る半導体記憶装置に関する。実施の形態８の半導体記憶装置の回路図を図１４に示す。
【０１４４】
実施の形態８の半導体記憶装置においては、ダミーセル部は、第１のダミーセル部ＤＨ、及び、第２のダミーセル部ＤＬから構成されている。
【０１４５】
そして、第１のダミーセル部ＤＨは、
（ａ−１）第１の参照ビット線ＢＬＤ−Ｈ、
（ａ−２）第１の参照ビット線ＢＬＤ−Ｈに接続され、メモリセルＭＣに記憶された２値情報（２値データ）の一方（例えばデータ「１」）に相当する第１の参照電流ｉＲＥＦ−Ｈを第１の参照ビット線ＢＬＤ−Ｈに流す第１のダミーセルＤＣＨ、及び、
（ａ−３）第１の参照ビット線ＢＬＤ−Ｈに接続され、第１の参照ビット線ＢＬＤ−Ｈに電流を供給する第１のダミーセル電流供給回路ＣＳＤ−Ｈ、
から成る。
【０１４６】
一方、第２のダミーセル部ＤＬは、
（ｂ−１）第２の参照ビット線ＢＬＤ−Ｌ、
（ｂ−２）第２の参照ビット線ＢＬＤ−Ｌに接続され、メモリセルＭＣに記憶された２値情報（２値データ）の他方（例えばデータ「０」）に相当する第２の参照電流ｉＲＥＦ−Ｌを第２の参照ビット線ＢＬＤ−Ｌに流す第２のダミーセルＤＣＬ、及び、
（ｂ−３）第２の参照ビット線ＢＬＤ−Ｌに接続され、第２の参照ビット線ＢＬＤ−Ｌに電流を供給する第２のダミーセル電流供給回路ＣＳＤ−Ｌ、
から成る。
【０１４７】
ここで、メモリセル部Ｍを構成するメモリセルＭＣ、第１のダミーセルＤＣＨ、及び、第２のダミーセルＤＣＬは、同一ロウアドレス上に配置されている。具体的には、メモリセル部Ｍを構成するメモリセルＭＣ、第１のダミーセルＤＣＨ、及び、第２のダミーセルＤＣＬの動作は、同じ第１の制御線ＣＬ１によって制御される。
【０１４８】
そして、メモリセルＭＣに記憶された情報（データ）を読み出すとき、第１のダミーセル電流供給回路ＣＳＤ−Ｈは、第１の参照電流ｉＲＥＦ−Ｈに相当する電流を第１の参照ビット線ＢＬＤ−Ｈに供給し、且つ、第２のダミーセル電流供給回路ＣＳＤ−Ｌは、第２の参照電流ｉＲＥＦ−Ｌに相当する電流を第２の参照ビット線ＢＬＤ−Ｌに供給する。一方、メモリセル電流供給回路ＣＳＭは、第１のダミーセル電流供給回路ＣＳＤ−Ｈが供給する電流［第１の参照電流ｉＲＥＦ−Ｈに相当する電流］と第２のダミーセル電流供給回路ＣＳＤ−Ｌが供給する電流（第２の参照電流ｉＲＥＦ−Ｌに相当する電流）とが平均化された電流［（ｉＲＥＦ−Ｈ＋ｉＲＥＦ−Ｌ）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給する。
【０１４９】
ここで、第１の参照電流ｉＲＥＦ−Ｈは、メモリセルに記憶された情報（データ）が「１」の場合にビット線に流れる電流ｉ１に概ね等しく、第２の参照電流ｉＲＥＦ−Ｌは、メモリセルに記憶された情報（データ）が「０」の場合にビット線に流れる電流ｉ０に概ね等しい。
【０１５０】
尚、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むために、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「ＳＷ」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとを切り離すことで、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むことができる。
が設けられている。
【０１５１】
実施の形態８に係る半導体記憶装置においては、第１のダミーセル部ＤＨ及び第２のダミーセル部ＤＬを有し、ダミーセル電流供給回路ＣＳＤ−Ｈ，Ｄ−Ｌが供給する電流ｉＲＥＦ−Ｈ，ｉＲＥＦ−Ｌが平均化される結果、メモリセル電流供給回路ＣＳＭは、ダミーセル電流供給回路ＣＳＤ−Ｈ，Ｄ−Ｌが供給する平均化された電流［（ｉＲＥＦ−Ｈ＋ｉＲＥＦ−Ｌ）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給するので、ビット線ＢＬＭに供給される電流の一層の安定化を図ることができる。しかも、第１のダミーセル部ＤＨ及び第２のダミーセル部ＤＬを構成する第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬは、メモリセルと全く同じサイズ、構成とすることができるので、概ね（ｉ１＋ｉ０）／２に等しい参照電流ｉＲＥＦを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第１のダミーセル部ＤＨ及び第２のダミーセル部ＤＬを構築でき、レイアウト上の整合性が良い。しかも、参照電流ｉＲＥＦ−ＡＶＥが、概ね（ｉ１＋ｉ０）／２に等しく設定されるので、動作マージンの確保が容易である。
【０１５２】
（実施の形態９）
実施の形態９の半導体記憶装置は、実施の形態８の半導体記憶装置の変形であり、第１Ｄ’の構成に係る半導体記憶装置に関する。実施の形態９の半導体記憶装置の回路図を図１５に示す。実施の形態９の半導体記憶装置にあっては、メモリセルＭＣとメモリセル電流供給回路ＣＳＭとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭが配置されており、このビット線電位制御トランジスタＴＲＣＭの動作によって、メモリセルＭＣとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄの電位が制御される。一方、第１のダミーセル部ＤＨにおいて、第１のダミーセルＤＣＨと第１のダミーセル電流供給回路ＣＳＤ−Ｈとの間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈが配置されており、この第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈの動作によって、第１のダミーセルＤＣＨと第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈとの間の第１の参照ビット線の部分ＢＬＤ−Ｈ−Ｄの電位が制御される。また、第２のダミーセル部ＤＬにおいて、第２のダミーセルＤＣＬと第２のダミーセル電流供給回路ＣＳＤ−Ｌとの間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌが配置されており、この第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌの動作によって、第２のダミーセルＤＣＬと第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌとの間の第２の参照ビット線の部分ＢＬＤ−Ｌ−Ｄの電位が制御される。
【０１５３】
ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｐに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤ−Ｈ，ＣＳＤ−Ｌの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１５４】
（実施の形態１０）
実施の形態１０も、実施の形態１の変形であり、更に詳しくは、第１Ｅの構成に係る半導体記憶装置に関する。実施の形態１０の半導体記憶装置の回路図を図１６に示す。
【０１５５】
実施の形態１０の半導体記憶装置は、Ｐ個（但し、Ｐ≧２）のメモリセル部Ｍｐ（ここで、ｐ＝１，２・・・Ｐ）を有し、実施の形態１０の半導体記憶装置においては、ダミーセル部は、第１のダミーセル部ＤＨ、及び、第２のダミーセル部ＤＬから構成されている。
【０１５６】
そして、第１のダミーセル部ＤＨは、
（ａ−１）第１の参照ビット線ＢＬＤ−Ｈ、
（ａ−２）第１の参照ビット線ＢＬＤ−Ｈに接続され、メモリセルＭＣｐに記憶された２値情報（２値データ）の一方（例えばデータ「１」）に相当する第１の参照電流ｉＲＥＦ−Ｈを第１の参照ビット線ＢＬＤ−Ｈに流す第１のダミーセルＤＣＨ、及び、
（ａ−３）第１の参照ビット線ＢＬＤ−Ｈに接続され、第１の参照ビット線ＢＬＤ−Ｈに電流を供給する第１のダミーセル電流供給回路ＣＳＤ−Ｈ、
から成る。
【０１５７】
一方、第２のダミーセル部ＤＬは、
（ｂ−１）第２の参照ビット線ＢＬＤ−Ｌ、
（ｂ−２）第２の参照ビット線ＢＬＤ−Ｌに接続され、メモリセルＭＣｐに記憶された２値情報（２値データ）の他方（例えばデータ「０」）に相当する第２の参照電流ｉＲＥＦ−Ｌを第２の参照ビット線ＢＬＤ−Ｌに流す第２のダミーセルＤＣＬ、及び、
（ｂ−３）第２の参照ビット線ＢＬＤ−Ｌに接続され、第２の参照ビット線ＢＬＤ−Ｌに電流を供給する第２のダミーセル電流供給回路ＣＳＤ−Ｌ、
から成る。
【０１５８】
ここで、各メモリセル部Ｍｐを構成するメモリセルＭＣｐ、第１のダミーセルＤＣＨ、及び、第２のダミーセルＤＣＬは、同一ロウアドレス上に配置されている。具体的には、各メモリセル部Ｍｐを構成するメモリセルＭＣｐ、第１のダミーセルＤＣＨ、及び、第２のダミーセルＤＣＬの動作は、同じ第１の制御線ＣＬ１によって制御される。
【０１５９】
そして、メモリセルＭＣｐに記憶された情報（データ）を読み出すとき、第１のダミーセル電流供給回路ＣＳＤ−Ｈは、第１の参照電流ｉＲＥＦ−Ｈに相当する電流を第１の参照ビット線ＢＬＤ−Ｈに供給し、且つ、第２のダミーセル電流供給回路ＣＳＤ−Ｌは、第２の参照電流ｉＲＥＦ−Ｌに相当する電流を第２の参照ビット線ＢＬＤ−Ｌに供給する。一方、各メモリセル電流供給回路ＣＳＭ−ｐは、第１のダミーセル電流供給回路ＣＳＤ−Ｈが供給する電流［第１の参照電流ｉＲＥＦ−Ｈに相当する電流］と第２のダミーセル電流供給回路ＣＳＤ−Ｌが供給する電流［第２の参照電流ｉＲＥＦ−Ｌに相当する電流］とが平均化された電流［（ｉＲＥＦ−Ｈ＋ｉＲＥＦ−Ｌ）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給する。
【０１６０】
尚、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むために、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「ＳＷ」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとを切り離すことで、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むことができる。
【０１６１】
このような実施の形態１０に係る半導体記憶装置は、実施の形態４及び実施の形態８に係る半導体記憶装置において説明した利点を有する。そして、各メモリセルＭＣｐ（ＭＣ１，ＭＣ２・・・ＭＣＰ）に記憶された情報（データ）は、一括して読み出される。
【０１６２】
（実施の形態１１）
実施の形態１１の半導体記憶装置は、実施の形態１０の半導体記憶装置の変形であり、第１Ｅ’の構成に係る半導体記憶装置に関する。実施の形態１１の半導体記憶装置の回路図を図１７に示す。実施の形態１１の半導体記憶装置にあっては、各メモリセル部Ｍｐにおいて、メモリセルＭＣｐとメモリセル電流供給回路ＣＳＭ−ｐとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭ−ｐが配置されており、このビット線電位制御トランジスタＴＲＣＭ−ｐの動作によって、メモリセルＭＣｐとビット線電位制御トランジスタＴＲＣＭ−ｐとの間のビット線の部分ＢＬＭ−ｐ−Ｄの電位が制御される。一方、第１のダミーセル部ＤＨにおいて、第１のダミーセルＤＣＨと第１のダミーセル電流供給回路ＣＳＤ−Ｈとの間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈが配置されており、この第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈの動作によって、第１のダミーセルＤＣＨと第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈとの間の第１の参照ビット線の部分ＢＬＤ−Ｈ−Ｄの電位が制御される。また、第２のダミーセル部ＤＬにおいて、第２のダミーセルＤＣＬと第２のダミーセル電流供給回路ＣＳＤ−Ｌとの間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌが配置されており、この第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌの動作によって、第２のダミーセルＤＣＬと第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌとの間の第２の参照ビット線の部分ＢＬＤ−Ｌ−Ｄの電位が制御される。
【０１６３】
ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｐに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ−ｐ及びダミーセル電流供給回路ＣＳＤ−Ｈ，ＣＳＤ−Ｌの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１６４】
（実施の形態１２）
実施の形態１２も、実施の形態１の変形であり、更に詳しくは、第１Ｆの構成に係る半導体記憶装置に関する。実施の形態１２の半導体記憶装置の回路図を図１８に示す。
【０１６５】
実施の形態１２の半導体記憶装置にあっては、メモリセル部Ｍは、Ｑ個（但し、Ｑ≧２）のメモリセルＭＣｑ（ここで、ｑ＝１，２・・・Ｑ）を有する。そして、各メモリセルＭＣｑ、及び、ダミーセルＤＣは、異なるロウアドレス上に配置されている。具体的には、各メモリセルＭＣｑの動作は制御線ＣＬＭ−ｑによって制御され、ダミーセルＤＣの動作は制御線ＣＬＤによって制御される。
【０１６６】
このような実施の形態１２に係る半導体記憶装置により、複数のメモリセルＭＣｑで１つのダミーセルＤＣを共有することができるが故に、半導体記憶装置の面積を減少させることができる。尚、メモリセルＭＣｑ（ＭＣ１，ＭＣ２・・・ＭＣＱ）に記憶された情報（データ）を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【０１６７】
（実施の形態１３）
実施の形態１３の半導体記憶装置は、実施の形態１２の半導体記憶装置の変形である。実施の形態１３の半導体記憶装置の回路図を図１９に示す。実施の形態１３の半導体記憶装置にあっては、Ｑ個のメモリセルＭＣＱによってメモリセルユニットＭＣＵが構成され、メモリセルユニットＭＣＵとメモリセル電流供給回路ＣＳＭとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭが配置されており、このビット線電位制御トランジスタＴＲＣＭの動作によって、メモリセルユニットＭＣＵとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄの電位が制御される。一方、ダミーセルＤＣとダミーセル電流供給回路ＣＳＤとの間の参照ビット線の部分には参照ビット線電位制御トランジスタＴＲＣＤが配置されており、この参照ビット線電位制御トランジスタＴＲＣＤの動作によって、ダミーセルＤＣと参照ビット線電位制御トランジスタＴＲＣＤとの間の参照ビット線の部分ＢＬＤ−Ｄの電位が制御される。
【０１６８】
ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｑに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１６９】
（実施の形態１４）
実施の形態１４も、実施の形態１の変形である。実施の形態１４の半導体記憶装置の回路図を図２０に示す。尚、図２０においては、各種の制御線が接続されたワード線デコーダ／ドライバＷＤの図示を省略している。
【０１７０】
実施の形態１４の半導体記憶装置にあっては、Ｌ個（但し、Ｌ≧２）のダミーセル部Ｄｌ（ここで、ｌ＝１，２・・・Ｌであり、実施の形態１４にあっては、Ｌ＝２）を有する。また、メモリセル部Ｍは、Ｑ個（但し、Ｑ≧２）のメモリセルＭＣｑ（ここで、ｑ＝１，２・・・Ｑ）を有する。
【０１７１】
そして、各ダミーセル部Ｄｌを構成するダミーセルＤＣｌ（ＤＣ１，ＤＣ２）は、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部Ｄｌを構成するダミーセルＤＣｌの動作は、制御線ＣＬＤによって制御される。また、各メモリセルＭＣｑは、異なるロウアドレス上に配置されており、且つ、各ダミーセル部Ｄｌを構成するダミーセルＤＣｌが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセルＭＣｑの動作は制御線ＣＬＭ−ｑによって制御される。
【０１７２】
メモリセルＭＣｑに記憶された情報（データ）を読み出すとき、各ダミーセル部Ｄｌを構成するダミーセル電流供給回路ＣＳＤ−ｌは、参照電流ｉＲＥＦ−ｌに相当する電流を各ダミーセル部Ｄｌを構成する参照ビット線ＢＬＤ−ｌに供給する。一方、メモリセル電流供給回路ＣＳＭは、各ダミーセル電流供給回路ＣＳＤ−ｌが供給する電流（ｉＲＥＦ−ｌに相当する電流）が平均化された電流［具体的には、実施の形態１４にあっては、（ｉＲＥＦ−１＋ｉＲＥＦ−２）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給する。尚、Ｌ個のダミーセル部Ｄｌは、基本的に同じ参照電流を参照ビット線ＢＬＤ−ｌに流すように設計されている。
【０１７３】
実施の形態１４に係る半導体記憶装置にあっては、実施の形態１２に係る半導体記憶装置にて説明した利点を有するのみならず、複数のダミーセル部Ｄｌを有するが故に、ダミーセル電流供給回路ＣＳＤ−ｌが供給する電流ｉＲＥＦ−ｌが平均化される結果、ダミーセル電流供給回路ＣＳＤ−ｌが供給する電流のばらつきを抑制することができ、ダミーセル電流供給回路全体が供給する電流が安定化する。そして、メモリセル電流供給回路ＣＳＭは、ダミーセル電流供給回路ＣＳＤ−ｌが供給する平均化された電流［具体的には、実施の形態１４にあっては、（ｉＲＥＦ−１＋ｉＲＥＦ−２）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給するので、ビット線ＢＬＭに供給される電流の一層の安定化を図ることができる。尚、メモリセルＭＣｑ（ＭＣ１，ＭＣ２・・・ＭＣＱ）に記憶された情報（データ）を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【０１７４】
（実施の形態１５）
実施の形態１５の半導体記憶装置は、実施の形態１４の半導体記憶装置の変形である。実施の形態１５の半導体記憶装置の回路図を図２１に示す。実施の形態１５の半導体記憶装置にあっては、Ｑ個のメモリセルＭＣＱによってメモリセルユニットＭＣＵが構成され、メモリセルユニットＭＣＵとメモリセル電流供給回路ＣＳＭとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭが配置されており、このビット線電位制御トランジスタＴＲＣＭの動作によって、メモリセルユニットＭＣＵとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄの電位が制御される。一方、各ダミーセル部Ｄｌにおいて、ダミーセルＤＣｌとダミーセル電流供給回路ＣＳＤ−ｌとの間の参照ビット線の部分には参照ビット線電位制御トランジスタＴＲＣＤ−ｌが配置されており、参照ビット線電位制御トランジスタＴＲＣＤ−ｌの動作によって、ダミーセルＤＣｌと参照ビット線電位制御トランジスタＲＴＣＤ−ｌとの間の参照ビット線の部分ＢＬＤ−ｌ−Ｄの電位が制御される。
【０１７５】
ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤ−ｌは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｑに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤ−ｌのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤ−ｌの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１７６】
（実施の形態１６）
実施の形態１６も、実施の形態１の変形である。実施の形態１６の半導体記憶装置の回路図を図２２に示す。尚、図２２においては、各種の制御線が接続されたワード線デコーダ／ドライバＷＤの図示を省略している。
【０１７７】
実施の形態１６の半導体記憶装置にあっては、メモリセル部は、Ｑ個（但し、Ｑ≧２）のメモリセルＭＣｑ（ここで、ｑ＝１，２・・・Ｑ）を有する。また、ダミーセル部は、第１のダミーセル部ＤＨ、及び、第２のダミーセル部ＤＬから構成されている。
【０１７８】
そして、第１のダミーセル部ＤＨは、
（ａ−１）第１の参照ビット線ＢＬＤ−Ｈ、
（ａ−２）第１の参照ビット線ＢＬＤ−Ｈに接続され、メモリセルＭＣｑに記憶された２値情報（２値データ）の一方（例えばデータ「１」）に相当する第１の参照電流ｉＲＥＦ−Ｈを第１の参照ビット線ＢＬＤ−Ｈに流す第１のダミーセルＤＣＨ、及び、
（ａ−３）第１の参照ビット線ＢＬＤ−Ｈに接続され、第１の参照ビット線ＢＬＤ−Ｈに電流を供給する第１のダミーセル電流供給回路ＣＳＤ−Ｈ、
から成る。
【０１７９】
一方、第２のダミーセル部ＤＬは、
（ｂ−１）第２の参照ビット線ＢＬＤ−Ｌ、
（ｂ−２）第２の参照ビット線ＢＬＤ−Ｌに接続され、メモリセルＭＣｑに記憶された２値情報（２値データ）の他方（例えばデータ「０」）に相当する第２の参照電流ｉＲＥＦ−Ｌを第２の参照ビット線ＢＬＤ−Ｌに流す第２のダミーセルＤＣＬ、及び、
（ｂ−３）第２の参照ビット線ＢＬＤ−Ｌに接続され、第２の参照ビット線ＢＬＤ−Ｌに電流を供給する第２のダミーセル電流供給回路ＣＳＤ−Ｌ、
から成る。
【０１８０】
そして、各ダミーセル部ＤＨ，ＤＬを構成するダミーセルＤＣＨ，ＤＣＬは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部ＤＨ，ＤＬを構成するダミーセルＤＣＨ，ＤＣＬの動作は、制御線ＣＬＤによって制御される。また、各メモリセルＭＣｑは、異なるロウアドレス上に配置されており、且つ、各ダミーセル部ＤＨ，ＤＬを構成するダミーセルＤＣＨ，ＤＣＬが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセルＭＣｑの動作は制御線ＣＬＭ−ｑによって制御される。
【０１８１】
メモリセルＭＣｑに記憶された情報（データ）を読み出すとき、第１のダミーセル電流供給回路ＣＳＤ−Ｈは、第１の参照電流ｉＲＥＦ−Ｈに相当する電流を第１の参照ビット線ＢＬＤ−Ｈに供給し、且つ、第２のダミーセル電流供給回路ＣＳＤ−Ｌは、第２の参照電流ｉＲＥＦ−Ｌに相当する電流を第２の参照ビット線ＢＬＤ−Ｌに供給する。一方、メモリセル電流供給回路ＣＳＭは、第１のダミーセル電流供給回路ＣＳＤ−Ｈが供給する電流（ｉＲＥＦ−Ｈに相当する電流）と第２のダミーセル電流供給回路ＣＳＤ−Ｌが供給する電流（ｉＲＥＦ−Ｌに相当する電流）とが平均化された電流［（ｉＲＥＦ−Ｈ＋ｉＲＥＦ−Ｌ）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給する。
【０１８２】
尚、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むために、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「ＳＷ」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとを切り離すことで、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むことができる。
【０１８３】
ここで、第１の参照電流ｉＲＥＦ−Ｈは、メモリセルＭＣｑに記憶された情報（データ）が「１」の場合にビット線ＢＬＭに流れる電流ｉ１に概ね等しく、第２の参照電流ｉＲＥＦ−Ｌは、メモリセルＭＣｑに記憶された情報（データ）が「０」の場合にビット線ＢＬＭに流れる電流ｉ０に概ね等しい。
【０１８４】
実施の形態１６に係る半導体記憶装置においては、実施の形態１２に係る半導体記憶装置にて説明した利点を有するのみならず、第１のダミーセル部ＤＨ及び第２のダミーセル部ＤＬを有し、ダミーセル電流供給回路ＣＳＤ−Ｈ，ＣＳＤ−Ｌが供給する電流（ｉＲＥＦ−Ｈ，ｉＲＥＦ−Ｌ）が平均化される結果、メモリセル電流供給回路ＣＳＭは、ダミーセル電流供給回路ＣＳＤ−Ｈ，ＣＳＤ−Ｌが供給する平均化された電流［（ｉＲＥＦ−Ｈ＋ｉＲＥＦ−Ｌ）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、メモリセル電流供給回路ＣＳＭが接続されたビット線ＢＬＭに供給するので、ビット線ＢＬＭに供給される電流の一層の安定化を図ることができる。しかも、第１のダミーセル部ＤＨ及び第２のダミーセル部ＤＬを構成する第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬは、メモリセルと全く同じサイズ、構成とすることができるので、概ね（ｉ１＋ｉ０）／２に等しい参照電流ｉＲＥＦを供給するダミーセル部の設計よりも容易であるし、容易に製造することができる。更には、セルアレイをそのままワード線方向に延長するだけで第１のダミーセル部ＤＨ及び第２のダミーセル部ＤＬを構築でき、レイアウト上の整合性が良い。しかも、参照電流ｉＲＥＦ−ＡＶＥが、概ね（ｉ１＋ｉ０）／２に等しく設定されるので、動作マージンの確保が容易である。尚、メモリセルＭＣｑ（ＭＣ１，ＭＣ２・・・ＭＣＱ）に記憶された情報（データ）を、ランダムにあるいは又シーケンシャルに読み出すことができる。
【０１８５】
（実施の形態１７）
実施の形態１７の半導体記憶装置は、実施の形態１６の半導体記憶装置の変形である。実施の形態１７の半導体記憶装置の回路図を図２３に示す。実施の形態１７の半導体記憶装置にあっては、Ｑ個のメモリセルＭＣＱによってメモリセルユニットＭＣＵが構成され、メモリセルユニットＭＣＵとメモリセル電流供給回路ＣＳＭとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭが配置されており、このビット線電位制御トランジスタＴＲＣＭの動作によって、メモリセルユニットＭＣＵとビット線電位制御トランジスタＴＲＣＭとの間のビット線の部分ＢＬＭ−Ｄの電位が制御される。一方、第１のダミーセル部ＤＨにおいて、第１のダミーセルＤＣＨと第１のダミーセル電流供給回路ＣＳＤ−Ｈとの間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈが配置されており、この第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈの動作によって、第１のダミーセルＤＣＨと第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈとの間の第１の参照ビット線の部分ＢＬＤ−Ｈ−Ｄの電位が制御される。また、第２のダミーセル部ＤＬにおいて、第２のダミーセルＤＣＬと第２のダミーセル電流供給回路ＣＳＤ−Ｌとの間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌが配置されており、この第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌの動作によって、第２のダミーセルＤＣＬと第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌとの間の第２の参照ビット線の部分ＢＬＤ−Ｌ−Ｄの電位が制御される。
【０１８６】
ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｑに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ及びダミーセル電流供給回路ＣＳＤ−Ｈ，ＣＳＤ−Ｌの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１８７】
（実施の形態１８）
実施の形態１８も、実施の形態１の変形であり、更に詳しくは、第１Ｇの構成に係る半導体記憶装置に関する。実施の形態１８の半導体記憶装置の回路図を図２４に示す。尚、図２４においては、各種の制御線が接続されたワード線デコーダ／ドライバＷＤの図示を省略している。
【０１８８】
実施の形態１８の半導体記憶装置は、Ｐ個（但し、Ｐ≧２）のメモリセル部Ｍｐ（ここで、ｐ＝１，２・・・Ｐ）を有し、各メモリセル部Ｍｐは、Ｑ個（但し、Ｑ≧２）のメモリセルＭＣｐ−ｑ（ここで、ｑ＝１，２・・・Ｑ）を有する。
【０１８９】
そして、各メモリセル部Ｍｐを構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルＭＣｐ−ｑは、Ｐ個のメモリセル部Ｍｐに亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部Ｄを構成するダミーセルＤＣが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Ｍｐを構成する第ｑ番目のメモリセルＭＣｐ−ｑの動作は、同一の制御線ＣＬＭ−ｑによって制御される。また、ダミーセル部Ｄを構成するダミーセルＤＣの動作は制御線ＣＬＤによって制御される。
【０１９０】
メモリセルＭＣｐ−ｑに記憶された情報（データ）を読み出すとき、ダミーセル電流供給回路ＣＳＤは、参照電流ｉＲＥＦに相当する電流を参照ビット線ＢＬＤに供給する。一方、各メモリセル電流供給回路ＣＳＭ−ｐは、ダミーセル電流供給回路ＣＳＤが供給する電流（参照電流ｉＲＥＦに相当する電流）がミラーリングされた電流を、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給する。尚、メモリセルＭＣｐ−１，ＭＣｐ−２・・・ＭＣｐ−Ｑ（ここで、ｐは同じ値）に記憶された情報（データ）を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルＭＣ１−ｑ，ＭＣ２−ｑ・・・ＭＣＰ−ｑ（ここで、ｑは同じ値）に記憶された情報（データ）は、一括して読み出される。
【０１９１】
このような実施の形態１８に係る半導体記憶装置は、実施の形態４及び実施の形態１２に係る半導体記憶装置において説明した利点を有する。
【０１９２】
（実施の形態１９）
実施の形態１９の半導体記憶装置は、実施の形態１８の半導体記憶装置の変形である。実施の形態１９の半導体記憶装置の回路図を図２５に示す。実施の形態１９の半導体記憶装置にあっては、Ｑ個のメモリセルＭＣｐ−ＱによってメモリセルユニットＭＣＵｐが構成され、各メモリセル部Ｍｐにおいて、メモリセルユニットＭＣＵｐとメモリセル電流供給回路ＣＳＭ−ｐとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭ−ｐが配置されており、このビット線電位制御トランジスタＴＲＣＭ−ｐの動作によって、メモリセルユニットＭＣＵｐとビット線電位制御トランジスタＴＲＣＭ−ｐとの間のビット線の部分ＢＬＭ−ｐ−Ｄの電位が制御される。一方、ダミーセルＤＣとダミーセル電流供給回路ＣＳＤとの間の参照ビット線の部分には参照ビット線電位制御トランジスタＴＲＣＤが配置されており、この参照ビット線電位制御トランジスタＴＲＣＤの動作によって、ダミーセルＤＣと参照ビット線電位制御トランジスタＴＲＣＤとの間の参照ビット線の部分ＢＬＤ−Ｄの電位が制御される。
【０１９３】
ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｐ−ｑに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ−ｐ及びダミーセル電流供給回路ＣＳＤの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０１９４】
（実施の形態２０）
実施の形態２０も、実施の形態１の変形であり、更に詳しくは、第１Ｈの構成に係る半導体記憶装置に関する。実施の形態２０の半導体記憶装置の回路図を図２６に示す。尚、図２６においては、各種の制御線が接続されたワード線デコーダ／ドライバＷＤの図示を省略している。
【０１９５】
実施の形態２０の半導体記憶装置は、Ｐ個（但し、Ｐ≧２）のメモリセル部Ｍｐ（ここで、ｐ＝１，２・・・Ｐ）を有し、各メモリセル部Ｍｐは、Ｑ個（但し、Ｑ≧２）のメモリセルＭＣｐ−ｑ（ここで、ｑ＝１，２・・・Ｑ）を有する。更には、Ｌ個（但し、Ｌ≧２）のダミーセル部Ｄｌ（ここで、ｌ＝１，２・・・Ｌであり、実施の形態２０にあっては、Ｌ＝２）を有する。
【０１９６】
そして、各ダミーセル部Ｄｌを構成するダミーセルＤＣｌは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部Ｄｌを構成するダミーセルＤＣｌの動作は、制御線ＣＬＤによって制御される。また、各メモリセル部Ｍｐを構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルＭＣｐ−ｑは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Ｍｐを構成する第ｑ番目のメモリセルＭＣｐ−ｑの動作は、同一の制御線ＣＬＭ−ｑによって制御される。
【０１９７】
メモリセルＭＣｐ−ｑに記憶された情報（データ）を読み出すとき、各ダミーセル部Ｄｌを構成するダミーセル電流供給回路ＣＳＤ−ｌは、参照電流（ｉＲＥＦ−１，ｉＲＥＦ−２）に相当する電流を各ダミーセル部ＤＤ−ｌを構成する参照ビット線ＢＬＤ−ｌに供給する。一方、各メモリセル電流供給回路ＣＳＭ−ｐは、各ダミーセル電流供給回路ＣＳＤ−ｌが供給する電流（参照電流ｉＲＥＦ−１，ｉＲＥＦ−２に相当する電流）が平均化された電流［（ｉＲＥＦ−１＋ｉＲＥＦ−２）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給する。尚、メモリセルＭＣｐ−１，ＭＣｐ−２・・・ＭＣｐ−Ｑ（ここで、ｐは同じ値）に記憶された情報（データ）を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルＭＣ１−ｑ，ＭＣ２−ｑ・・・ＭＣＰ−ｑ（ここで、ｑは同じ値）に記憶された情報（データ）は、一括して読み出される。尚、Ｌ個のダミーセル部Ｄｌは、基本的に同じ参照電流を参照ビット線ＢＬＤ−ｌに流すように設計されている。
【０１９８】
このような実施の形態２０に係る半導体記憶装置は、実施の形態４、実施の形態６、実施の形態１２、及び、実施の形態１４に係る半導体記憶装置において説明した利点を有する。
【０１９９】
（実施の形態２１）
実施の形態２１の半導体記憶装置は、実施の形態２０の半導体記憶装置の変形である。実施の形態２１の半導体記憶装置の回路図を図２７に示す。実施の形態２１の半導体記憶装置にあっては、Ｑ個のメモリセルＭＣｐ−ＱによってメモリセルユニットＭＣＵｐが構成され、各メモリセル部Ｍｐにおいて、メモリセルユニットＭＣＵｐとメモリセル電流供給回路ＣＳＭ−ｐとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭ−ｐが配置されており、このビット線電位制御トランジスタＴＲＣＭ−ｐの動作によって、メモリセルユニットＭＣＵｐとビット線電位制御トランジスタＴＲＣＭ−ｐとの間のビット線の部分ＢＬＭ−Ｐ−Ｄの電位が制御される。一方、各ダミーセル部Ｄｌにおいて、ダミーセルＤＣｌとダミーセル電流供給回路ＣＳＤ−ｌとの間の参照ビット線の部分には参照ビット線電位制御トランジスタＴＲＣＤ−ｌが配置されており、参照ビット線電位制御トランジスタＴＲＣＤ−ｌの動作によって、ダミーセルＤＣｌと参照ビット線電位制御トランジスタＴＲＣＤ−ｌとの間の参照ビット線の部分ＢＬＤ−ｌ−Ｄの電位が制御される。
【０２００】
ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−ｌは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｐ−ｑに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−ｌのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ−ｐ及びダミーセル電流供給回路ＣＳＤ−ｌの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０２０１】
（実施の形態２２）
実施の形態２２も、実施の形態１の変形であり、更に詳しくは、第１Ｊの構成に係る半導体記憶装置に関する。実施の形態２２の半導体記憶装置の回路図を図２８に示す。尚、図２８においては、各種の制御線が接続されたワード線デコーダ／ドライバＷＤの図示を省略している。
【０２０２】
実施の形態２２の半導体記憶装置は、Ｐ個（但し、Ｐ≧２）のメモリセル部Ｍｐ（ここで、ｐ＝１，２・・・Ｐ）を有し、各メモリセル部Ｍｐは、Ｑ個（但し、Ｑ≧２）のメモリセルＭＣｐ−ｑ（ここで、ｑ＝１，２・・・Ｑ）を有する。更には、ダミーセル部は、第１のダミーセル部ＤＨ、及び、第２のダミーセル部ＤＬから構成されている。
【０２０３】
そして、第１のダミーセル部ＤＨは、
（ａ−１）第１の参照ビット線ＢＬＤ−Ｈ、
（ａ−２）第１の参照ビット線ＢＬＤ−Ｈに接続され、メモリセルＭＣｐ−ｑに記憶された２値情報（２値データ）の一方（例えばデータ「１」）に相当する第１の参照電流ｉＲＥＦ−Ｈを第１の参照ビット線ＢＬＤ−Ｈに流す第１のダミーセルＤＣＨ、及び、
（ａ−３）第１の参照ビット線ＢＬＤ−Ｈに接続され、第１の参照ビット線ＢＬＤ−Ｈに電流を供給する第１のダミーセル電流供給回路ＣＳＤ−Ｈ、
から成る。
【０２０４】
一方、第２のダミーセル部ＤＬは、
（ｂ−１）第２の参照ビット線ＢＬＤ−Ｌ、
（ｂ−２）第２の参照ビット線ＢＬＤ−Ｌに接続され、メモリセルＭＣｐ−ｑに記憶された２値情報（２値データ）の他方（例えばデータ「０」）に相当する第２の参照電流ｉＲＥＦ−Ｌを第２の参照ビット線ＢＬＤ−Ｌに流す第２のダミーセルＤＣＬ、及び、
（ｂ−３）第２の参照ビット線ＢＬＤ−Ｌに接続され、第２の参照ビット線ＢＬＤ−Ｌに電流を供給する第２のダミーセル電流供給回路ＣＳＤ−Ｌ、
から成る。
【０２０５】
そして、各ダミーセル部ＤＨ，ＤＬを構成するダミーセルＤＣＨ，ＤＣＬは、同一ロウアドレス上に配置されている。具体的には、各ダミーセル部ＤＨ，ＤＬを構成するダミーセルＤＣＨ，ＤＣＬの動作は、制御線ＣＬＤによって制御される。また、各メモリセル部Ｍｐを構成する第ｑ番目（但し、ｑ＝１，２・・・Ｑ）のメモリセルＭＣｐ−ｑは、Ｐ個のメモリセル部に亙り、同一ロウアドレス上に配置されており、且つ、各ダミーセル部を構成するダミーセルが配置されたロウアドレスと異なるロウアドレス上に配置されている。具体的には、各メモリセル部Ｍｐを構成する第ｑ番目のメモリセルＭＣｐ−ｑの動作は、同一の制御線ＣＬＭ−ｑによって制御される。
【０２０６】
メモリセルＭＣｐ−ｑに記憶された情報（データ）を読み出すとき、第１のダミーセル電流供給回路ＣＳＨは、第１の参照電流ｉＲＥＦ−Ｈに相当する電流を第１の参照ビット線ＢＬＤ−Ｈに供給し、且つ、第２のダミーセル電流供給回路ＣＳＤ−Ｌは、第２の参照電流ｉＲＥＦ−Ｌに相当する電流を第２の参照ビット線ＢＬＤ−Ｌに供給する。一方、各メモリセル電流供給回路ＣＳＭ−ｐは、第１のダミーセル電流供給回路ＣＳＤ−Ｈが供給する電流（第１の参照電流ｉＲＥＦ−Ｈに相当する電流）と第２のダミーセル電流供給回路ＣＳＤ−Ｌが供給する電流（２の参照電流ｉＲＥＦ−Ｌに相当する電流）とが平均化された電流［（ｉＲＥＦ−Ｈ＋ｉＲＥＦ−Ｌ）／２に相当する電流ｉＲＥＦ−ＡＶＥ］がミラーリングされた電流を、各メモリセル電流供給回路ＣＳＭ−ｐが接続されたビット線ＢＬＭ−ｐに供給する。尚、メモリセルＭＣｐ−１，ＭＣｐ−２・・・ＭＣｐ−Ｑ（ここで、ｐは同じ値）に記憶された情報（データ）を、ランダムにあるいは又シーケンシャルに読み出すことができる。加えて、メモリセルＭＣ１−ｑ，ＭＣ２−ｑ・・・ＭＣＰ−ｑ（ここで、ｑは同じ値）に記憶された情報（データ）は、一括して読み出される。
【０２０７】
尚、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むために、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとの間には、書込制御用トランジスタが設けられている。尚、図では、この書込制御用トランジスタを四角印の中に「ＳＷ」を記入した符号で表す。書込制御用トランジスタをオフ状態とし、第１の参照ビット線ＢＬＤ−Ｈと第２の参照ビット線ＢＬＤ−Ｌとを切り離すことで、第１のダミーセルＤＣＨ及び第２のダミーセルＤＣＬに、それぞれ、データ「１」及びデータ「０」を書き込むことができる。
【０２０８】
ここで、第１の参照電流ｉＲＥＦ−Ｈは、メモリセルＭＣｐ−ｑに記憶された情報（データ）が「１」の場合にビット線ＢＬＭ−ｐに流れる電流ｉ１に概ね等しく、第２の参照電流ｉＲＥＦ−Ｌは、メモリセルＭＣｐ−ｑに記憶された情報（データ）が「０」の場合にビット線ＢＬＭ−ｐに流れる電流ｉ０に概ね等しい。
【０２０９】
このような実施の形態２０に係る半導体記憶装置は、実施の形態４、実施の形態１０、実施の形態１２、及び、実施の形態１６に係る半導体記憶装置において説明した利点を有する。
【０２１０】
（実施の形態２３）
実施の形態２３の半導体記憶装置は、実施の形態２２の半導体記憶装置の変形である。実施の形態２３の半導体記憶装置の回路図を図２９に示す。実施の形態２３の半導体記憶装置にあっては、Ｑ個のメモリセルＭＣｐ−ＱによってメモリセルユニットＭＣＵｐが構成され、各メモリセル部Ｍｐにおいて、メモリセルユニットＭＣＵｐとメモリセル電流供給回路ＣＳＭ−ｐとの間のビット線の部分にはビット線電位制御トランジスタＴＲＣＭ−ｐが配置されており、このビット線電位制御トランジスタＴＲＣＭ−ｐの動作によって、メモリセルユニットＭＣＵｐとビット線電位制御トランジスタＴＲＣＭ−ｐとの間のビット線の部分ＢＬＭ−ｐ−Ｄの電位が制御される。一方、第１のダミーセル部ＤＨにおいて、第１のダミーセルＤＣＨと第１のダミーセル電流供給回路ＣＳＤ−Ｈとの間の第１の参照ビット線の部分には第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈが配置されており、この第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈの動作によって、第１のダミーセルＤＣＨと第１の参照ビット線電位制御トランジスタＴＲＣＤ−Ｈとの間の第１の参照ビット線の部分ＢＬＤ−Ｈ−Ｄの電位が制御される。また、第２のダミーセル部ＤＬにおいて、第２のダミーセルＤＣＬと第２のダミーセル電流供給回路ＣＳＤ−Ｌとの間の第２の参照ビット線の部分には第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌが配置されており、この第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌの動作によって、第２のダミーセルＤＣＬと第２の参照ビット線電位制御トランジスタＴＲＣＤ−Ｌとの間の第２の参照ビット線の部分ＢＬＤ−Ｌ−Ｄの電位が制御される。
【０２１１】
ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌは、第５の制御線ＣＬ５によって制御される。そして、メモリセルＭＣｐ−ｑに記憶された情報（データ）を読み出すとき、ビット線電位制御トランジスタＴＲＣＭ−ｐ及び参照ビット線電位制御トランジスタＴＲＣＤ−Ｈ，ＴＲＣＤ−Ｌのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位ＶＧ）は、例えば、メモリセル電流供給回路ＣＳＭ−ｐ及びダミーセル電流供給回路ＣＳＤ−Ｈ，ＣＳＤ−Ｌの出力電位をＶｃｃとしたとき、限定するものではないが、（１／２）Ｖｃｃに概ね等しい。
【０２１２】
（実施の形態２４）
実施の形態２４も、実施の形態１の変形であり、更に詳しくは、第１Ｋの構成に係る半導体記憶装置に関する。実施の形態２４の半導体記憶装置の回路図を図３０に示す。尚、図３０においては、メモリセルＭＣ及びダミーセルＤＣへの情報（データ）の書き込みのためのラッチ回路や第４の制御線ＣＬ４の図示を省略している。
【０２１３】
実施の形態２４の半導体記憶装置においては、ビット線ＢＬＭ及び参照ビット線ＢＬＤは、２つのｐ型ＭＯＳ電界効果型トランジスタＴＲＣ１，ＴＲＣ２と２つのｎ型ＭＯＳ電界効果型トランジスタＴＲＣ３，ＴＲＣ４から構成された周知のカレントミラー型の１つの差動センスアンプＤＳＡに接続されている。それ故、ビット線ＢＬＭ及び参照ビット線ＢＬＤの電位差は、差動センスアンプＤＳＡによって直ちに感知され、２段目の増幅がなされる。その後、第３の制御線ＣＬ３をハイレベルとし、制御用トランジスタＴＲＣＮＴをオン状態とすることで、次段のラッチ回路やインバータ回路等への出力を行うことができる。
【０２１４】
実施の形態２４においては、メモリセル電流供給回路ＣＳＭ及びダミーセル部Ｄの動作によるビット線ＢＬＭの電位の増幅が、差動センスアンプＤＳＡによる最終データ判定の前処理として利用されている。このようなセンス方式は、従来の差動センスアンプによるセンス方式や、実施の形態１〜実施の形態２２にて説明したセンス方式よりも、メモリセルＭＣに記憶された情報（データ）の判定を高速にて行うことができる。しかも、更に一層確実に、メモリセルに記憶された情報（データ）の読み出しを行うことができる。
【０２１５】
尚、実施の形態２４にて説明した差動センスアンプＤＳＡを、実施の形態３〜実施の形態２３にて説明した半導体記憶装置に適用することができる。例えば、実施の形態２４にて説明した差動センスアンプＤＳＡを、実施の形態２において説明した半導体記憶装置と組み合わせた例を図３１に示す。
【０２１６】
（実施の形態２５）
実施の形態２５は、本発明の第２の態様に係る半導体記憶装置に関する。実施の形態２５の半導体記憶装置の回路図を図３２及び図３３に示す。
【０２１７】
実施の形態２５の半導体記憶装置は、メモリセル部及びダミーセル部を有する、所謂折り返しビット線構成を有する半導体記憶装置である。
【０２１８】
そして、第１のメモリセル部ＭＡは、
（Ａ−１）第１のビット線ＢＬＡ、
（Ａ−２）第１のビット線ＢＬＡに接続され、記憶された２値情報（２値データ）に応じて第１のビット線ＢＬＡに異なる電流（ｉ１，ｉ０）を流す第１のメモリセルＭＣＡ−ｑ、
（Ａ−３）第１のビット線ＢＬＡに接続され、後述する第２のメモリセルＭＣＢ−ｑに記憶された２値情報（２値データ）を判定するための第１の参照電流ｉＲＥＦ−Ａを第１のビット線ＢＬＡに流す第１のダミーセルＤＣＡ、及び、
（Ａ−４）第１のビット線ＢＬＡに接続され、第１のビット線ＢＬＡに電流を供給する第１の電流供給回路ＣＳＡ、
から成る。
【０２１９】
一方、第２のメモリセル部ＭＢは、
（Ｂ−１）第２のビット線ＢＬＢ、
（Ｂ−２）第２のビット線ＢＬＢに接続され、記憶された２値情報（２値データ）に応じて第２のビット線ＢＬＢに異なる電流（ｉ１，ｉ０）を流す第２のメモリセルＭＣＢ−ｑ、
（Ｂ−３）第２のビット線ＢＬＢに接続され、第１のメモリセルＭＣＡ−ｑに記憶された２値情報（２値データ）を判定するための第２の参照電流ｉＲＥＦ−Ｂを第２のビット線ＢＬＢに流す第２のダミーセルＤＣＢ、及び、
（Ｂ−４）第２のビット線ＢＬＢに接続され、第２のビット線ＢＬＢに電流を供給する第２の電流供給回路ＣＳＢ、
から成る。
【０２２０】
尚、実施の形態２５においては、ビット線ＢＬＡ，ＢＬＢには、Ｑ個（但し、Ｑ≧２）のメモリセルＭＣＡ−ｑ，ＭＣＢ−ｑ（但し、ｑ＝１，２・・・Ｑ）が接続されているものとした。尚、メモリセルＭＣＡ−ｑの動作は、制御線ＣＬＭＡ−ｑによって制御され、メモリセルＭＣＢ−ｑの動作は、制御線ＣＬＭＢ−ｑによって制御される。また、ダミーセルＤＣＡ，ＤＣＢの動作は、制御線ＣＬＤ−Ａ，ＣＬＤ−Ｂによって制御される。
【０２２１】
第１のメモリセルＭＣＡ−ｑに記憶された情報（データ）を読み出すときには、制御線ＣＬ２Ｂ−１、制御線ＣＬ２Ａ−２、制御線ＣＬ２Ｂ−２がハイレベルとなり、制御線ＣＬ２Ａ−１がローレベルとなり、書込制御用トランジスタＴＲＢ１，ＴＲＡ２，ＴＲＢ２がオン状態、書込制御用トランジスタＴＲＡ１がオフ状態となる。また、第３の制御線ＣＬ３Ａがハイレベルとなり、第３の制御線ＣＬ３Ｂがローレベルとなり、制御用トランジスタＴＲＣＮＴ−Ａがオン状態、制御用トランジスタＴＲＣＮＴ−Ｂがオフ状態となる。更には、第２のダミーセルＤＣＢを動作させる。
【０２２２】
一方、第２のメモリセルＭＣＢ−ｑに記憶された情報（データ）を読み出すときには、制御線ＣＬ２Ａ−１、制御線ＣＬ２Ａ−２、制御線ＣＬ２Ｂ−２がハイレベルとなり、制御線ＣＬ２Ｂ−１がローレベルとなり、書込制御用トランジスタＴＲＡ１，ＴＲＡ２，ＴＲＢ２がオン状態、書込制御用トランジスタＴＲＢ１がオフ状態となる。また、第３の制御線ＣＬ３Ｂがハイレベルとなり、第３の制御線ＣＬ３Ａがローレベルとなり、制御用トランジスタＴＲＣＮＴ−Ｂがオン状態、制御用トランジスタＴＲＣＮＴ−Ａがオフ状態となる。更には、第１のダミーセルＤＣＡを動作させる。
【０２２３】
尚、メモリセルへ情報（データ）を書き込むときには、制御線ＣＬ２Ａ−１，制御線ＣＬ２Ｂ−１、制御線ＣＬ２Ａ−２、制御線ＣＬ２Ｂ−２はローレベルとなり、書込制御用トランジスタＴＲＡ１，ＴＲＢ１，ＴＲＡ２，ＴＲＢ２はオフ状態とされる。
【０２２４】
図３２に示すように、第１のメモリセルＭＣＡ−ｑに記憶された情報（データ）を読み出すとき、第２の電流供給回路ＣＳＢは、第２の参照電流ｉＲＥＦ−Ｂに相当する電流を第２のビット線ＢＬＢに供給し、第１の電流供給回路ＣＳＡは、第２の電流供給回路ＣＳＢが供給する電流（第２の参照電流ｉＲＥＦ−Ｂに相当する電流）がミラーリングされた電流を、第１のビット線ＢＬＡに供給する。
【０２２５】
一方、図３３に示すように、第２のメモリセルＭＣＢ−ｑに記憶された情報（データ）を読み出すとき、第１の電流供給回路ＣＳＡは、第１の参照電流ｉＲＥＦ−Ａに相当する電流を第１のビット線ＢＬＡに供給し、第２の電流供給回路ＣＳＢは、第１の電流供給回路ＣＳＡが供給する電流（第１の参照電流ｉＲＥＦ−Ａに相当する電流）がミラーリングされた電流を、第２のビット線ＢＬＢに供給する。
【０２２６】
実施の形態２５の半導体記憶装置において、第１の参照電流ｉＲＥＦ−Ａ及び第２の参照電流ｉＲＥＦ−Ｂは、メモリセルに記憶された情報（データ）が「１」の場合にビット線に流れる電流ｉ１と、メモリセルに記憶された情報（データ）が「０」の場合にビット線に流れる電流ｉ０との概ね中間の電流［即ち、概ね（ｉ１＋ｉ０）／２に等しい］である。
【０２２７】
第１のメモリセルＭＣＡ−ｑに記憶された情報（データ）を読み出すとき、第２のダミーセルＤＣＢに第２の参照電流ｉＲＥＦ−Ｂが流れ始める。第２のダミーセルＤＣＢは接地されているので、第２のビット線ＢＬＢに流れ始めた第２の参照電流ｉＲＥＦ−Ｂは減少し始めるが、直ちに、第２の電流供給回路ＣＳＢから、第２の参照電流ｉＲＥＦ−Ｂに相当する電流が第２のビット線ＢＬＢに供給され、第２のビット線ＢＬＢに流れる電流は、第２の参照電流ｉＲＥＦ−Ｂにバランスされる。言い換えれば、第２のビット線ＢＬＢに流れる電流は第２の電流供給回路ＣＳＢによって補償され、第２の電流供給回路ＣＳＢから第２の参照電流ｉＲＥＦ−Ｂと同じ値の電流が第２のビット線ＢＬＢに流れる。第１の電流供給回路ＣＳＡは、第２の電流供給回路ＣＳＢが供給する電流（即ち、参照電流ｉＲＥＦ−Ｂに相当する電流）がミラーリングされた電流を、第１のビット線ＢＬＡに供給する。従って、第１のメモリセルＭＣＡ−ｑに記憶された情報（データ）が「１」の場合には、第１のビット線ＢＬＡに電流ｉ１が流れ始めるが、ｉＲＥＦ−Ｂ＜ｉ１の関係にあるので、第１のビット線ＢＬＡの電荷が減少する結果、第１のビット線ＢＬＡの電位は０ボルトへと近づく。一方、第１のメモリセルＭＣＡ−ｑに記憶された情報（データ）が「０」の場合には、第１のビット線ＢＬＡに電流ｉ０が流れ始めるが、ｉＲＥＦ−Ｂ＞ｉ１の関係にあるので、第１のビット線ＢＬＡに電荷が蓄積される結果、第１のビット線ＢＬＡの電位は第１の電流供給回路ＣＳＡの出力電位（例えば、Ｖｃｃ）へと近づく。そして、係る第１のビット線ＢＬＡの電位を、例えば、ラッチ回路ＬＴでそのままラッチすれば、第１のメモリセルに記憶された情報（データ）を読み出すことができる。
【０２２８】
一方、第２のメモリセルＭＣＢ−ｑに記憶された情報（データ）を読み出すとき、第１のダミーセルＤＣＡに第１の参照電流ｉＲＥＦ−Ａが流れ始める。第１のダミーセルＤＣＡは接地されているので、第１のビット線ＢＬＡに流れ始めた第１の参照電流ｉＲＥＦ−Ａは減少し始めるが、直ちに、第１の電流供給回路ＣＳＡから、第１の参照電流ｉＲＥＦ−Ａに相当する電流が第１のビット線ＢＬＡに供給され、第１のビット線ＢＬＡに流れる電流は、第１の参照電流ｉＲＥＦ−Ａにバランスされる。言い換えれば、第１のビット線ＢＬＡに流れる電流は第１の電流供給回路ＣＳＡによって補償され、第１の電流供給回路ＣＳＡから第１の参照電流ｉＲＥＦ−Ａと同じ値の電流が第１のビット線ＢＬＡに流れる。第２の電流供給回路ＣＳＢは、第１の電流供給回路ＣＳＡが供給する電流（即ち、参照電流ｉＲＥＦ−Ａに相当する電流）がミラーリングされた電流を、第２のビット線ＢＬＢに供給する。従って、第２のメモリセルＭＣＢ−ｑに記憶された情報（データ）が「１」の場合には、第２のビット線ＢＬＢに電流ｉ１が流れ始めるが、ｉＲＥＦ−Ａ＜ｉ１の関係にあるので、第２のビット線ＢＬＢの電荷が減少する結果、第２のビット線ＢＬＢの電位は０ボルトへと近づく。一方、第２のメモリセルＭＣＢ−ｑに記憶された情報（データ）が「０」の場合には、第２のビット線ＢＬＢに電流ｉ０が流れ始めるが、ｉＲＥＦ−Ｂ＞ｉ１の関係にあるので、第２のビット線ＢＬＢに電荷が蓄積される結果、第２のビット線ＢＬＢの電位は第２の電流供給回路ＣＳＢの出力電位（例えば、Ｖｃｃ）へと近づく。そして、係る第２のビット線ＢＬＢの電位を、例えば、ラッチ回路ＬＴでそのままラッチすれば、第２のメモリセルに記憶された情報（データ）を読み出すことができる。
【０２２９】
尚、実施の形態２５の半導体記憶装置にあっては、第１の電流供給回路ＣＳＡ及び第２の電流供給回路ＣＳＢによって、カレントミラー回路が構成されている。尚、第１のメモリセルＭＣＡ−ｑ、第２のメモリセルＭＣＢ−ｑ、第１のダミーセルＤＣＡ及び第２のダミーセルＤＣＢそれ自体が、一種のセンストランジスタとして機能する。
【０２３０】
こうして、実施の形態２５の半導体記憶装置においては、小規模であって、しかも簡素な構成にも拘わらず、ビット線ＢＬＡ，ＢＬＢに出現する電位を増幅し、メモリセルＭＣＡ−ｑ，ＭＣＢ−ｑに記憶された情報（データ）を確実に読み出すことができる。また、簡単なタイミング制御で一対のビット線ＢＬＡ，ＢＬＢの一方を参照ビット線にしつつ、他方のビット線に接続されたメモリセルからの情報（データ）の読み出しを実現できる。また、ダミーセルを同じビット線上の複数のメモリセルで共有されるので、セルアレイの面積も縮小することができる。
【０２３１】
また、実施の形態２５の半導体記憶装置にあっても、第１のメモリセル、第１のダミーセル、第２のメモリセル及び第２のダミーセルが、飽和領域で動作する電界効果型トランジスタを備えている構成としているので、ビット線に生じる電位の増幅利得（ゲイン）を一層向上させることができ、データ読み出し感度を向上させることができる。
【０２３２】
尚、実施の形態２５においては、第１のダミーセル、第１の電流供給回路、第２のダミーセル、第２の電流供給回路を複数、設けてもよい。また、第１のダミーセル及び第１の電流供給回路を、第１の参照電流及び第２の参照電流を第１のビット線に流し、第２のダミーセル及び第２の電流供給回路を、第１の参照電流及び第２の参照電流を第２のビット線に流すことのできる構成としてもよい。
【０２３３】
（実施の形態２６）
実施の形態２６は、実施の形態２の変形である。実施の形態２６の半導体記憶装置の回路図を図３４に示す。実施の形態２６の半導体記憶装置にあっては、第１のメモリセルＭＣＡ−ｑ及び第１のダミーセルＤＣＡと第１の電流供給回路ＣＳＡとの間の第１のビット線の部分には第１のビット線電位制御トランジスタＴＲＣ−Ａが配置されており、この第１のビット線電位制御トランジスタＴＲＣ−Ａの動作によって、第１のメモリセルＭＣＡ−ｑ及び第１のダミーセルＤＣＡと第１のビット線電位制御トランジスタＴＲＣ−Ａとの間の第１のビット線の部分ＢＬＡ−Ｄの電位が制御される。一方、第２のメモリセルＭＣＢ−ｑ及び第２のダミーセルＤＣＢと第２の電流供給回路ＣＳＢとの間の第２のビット線の部分には第２のビット線電位制御トランジスタＴＲＣ−Ｂが配置されており、この第２のビット線電位制御トランジスタＴＲＣ−Ｂの動作によって、第２のメモリセルＭＣＢ−ｑ及び第２のダミーセルＤＣＢと第２のビット線電位制御トランジスタＴＲＣ−Ｂとの間の第２のビット線の部分ＢＬＢ−Ｄの電位が制御される。第１のビット線電位制御トランジスタＴＲＣ−Ａ及び第２のビット線電位制御トランジスタＴＲＣ−Ｂの動作は第５の制御線ＣＬ５によって制御される。
【０２３４】
第１のメモリセルＭＣＡ−ｑからデータを読み出す場合には、第１のビット線電位制御トランジスタＴＲＣ−Ａを実施の形態２におけるビット線電位制御トランジスタＴＲＣＭとみなし、第２のビット線電位制御トランジスタＴＲＣ−Ｂを実施の形態２における参照ビット線電位制御トランジスタＴＲＣＤとみなせば、第１のビット線電位制御トランジスタＴＲＣ−Ａ及び第２のビット線電位制御トランジスタＴＲＣ−Ｂの動作は、実施の形態２におけるビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤと同様とすることができる。
【０２３５】
また、第２のメモリセルＭＣＢ−ｑからデータを読み出す場合には、第２のビット線電位制御トランジスタＴＲＣ−Ｂを実施の形態２におけるビット線電位制御トランジスタＴＲＣＭとみなし、第１のビット線電位制御トランジスタＴＲＣ−Ａを実施の形態２における参照ビット線電位制御トランジスタＴＲＣＤとみなせば、第２のビット線電位制御トランジスタＴＲＣ−Ｂ及び第１のビット線電位制御トランジスタＴＲＣ−Ａの動作は、実施の形態２におけるビット線電位制御トランジスタＴＲＣＭ及び参照ビット線電位制御トランジスタＴＲＣＤと同様とすることができる。
【０２３６】
このような構成とすることで、ビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。実施の形態２６の半導体記憶装置において、第１のビット線電位制御トランジスタＴＲＣ−Ａ及び第２のビット線電位制御トランジスタＴＲＣ−Ｂをｎ型ＭＯＳ電界効果型トランジスタから構成した場合、メモリセルに記憶された情報（データ）を読み出すとき、このｎ型ＭＯＳ電界効果型トランジスタＴＲＣ−Ａ，ＴＲＣ−Ｂのゲート電極に印加される電圧ＶＧ（第５の制御線ＣＬ５の電位）は、限定するものではないが、第１の電流供給回路ＣＳＡ及び第２の電流供給回路ＣＳＢの出力電位をＶｃｃとしたとき、（１／２）Ｖｃｃに概ね等しいことが好ましい。
【０２３７】
第１のビット線電位制御トランジスタＴＲＣ−Ａ及び第２のビット線電位制御トランジスタＴＲＣ−Ｂの閾値電圧をＶｔｈとしたとき、第１のメモリセルＭＣＡ−ｑ及び第１のダミーセルＤＣＡと第１のビット線電位制御トランジスタＴＲＣ−Ａとの間の第１のビット線の部分ＢＬＡ−Ｄの電位、あるいは又、第２のメモリセルＭＣＢ−ｑ及び第２のダミーセルＤＣＢと第２のビット線電位制御トランジスタＴＲＣ−Ｂとの間の第２のビット線の部分ＢＬＢ−Ｄの電位は、メモリセルに記憶された情報（データ）を読み出すとき、最高でも（ＶＧ−Ｖｔｈ）までしか充電されない。
【０２３８】
このように、第１のビット線電位制御トランジスタＴＲＣ−Ａ及び第２のビット線電位制御トランジスタＴＲＣ−Ｂを設けることで、第１のビット線や第２のビット線の増幅される部分を限定することができる結果、具体的には、第１のメモリセルＭＣＡ−ｑ及び第１のダミーセルＤＣＡと第１のビット線電位制御トランジスタＴＲＣ−Ａとの間の第１のビット線の部分以外の部分（より具体的には、第１のビット線電位制御トランジスタＴＲＣ−Ａとデータ入出力部であるラッチ回路ＬＴとの間のビット線の部分ＢＬＡ−Ｕ）、あるいは又、第２のメモリセルＭＣＢ−ｑ及び第２のダミーセルＤＣＢと第２のビット線電位制御トランジスタＴＲＣ−Ｂとの間の第２のビット線の部分以外の部分（より具体的には、第２のビット線電位制御トランジスタＴＲＣ−Ｂとデータ入出力部であるラッチ回路ＬＴとの間のビット線の部分ＢＬＢ−Ｕ）が増幅される結果、負荷容量の減少を図ることができるので、第１のビット線や第２のビット線の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【０２３９】
以上、本発明を、発明の実施の形態及に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した半導体記憶装置の構成、構造は例示であり、適宜変更することができる。
【０２４０】
発明の実施の形態においては、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタのゲート電極に印加される電位ＶＧを、メモリセルに最適な電圧が印加されるように０ボルトとＶｃｃの概ね中間の電位に設定した。ＶＧの値は、このように固定された値であってもよいし、ＩＳＳＣＣ  ２０００  ／  ＳＥＳＳＩＯＮ  ７  ／  ＴＤ：ＥＭＥＲＧＩＮＧ  ＭＥＭＯＲＹ  ＆  ＤＥＶＩＣＥ  ＴＥＣＨＮＯＬＯＧＩＥＳ  ／  ＰＡＰＥＲ  ＴＡ  ７．２  （ｐｐ  １２８）  に記載されているように、レプリカビット線を用いて動的にフィードバック制御してもよい。この論文では、ＭＲＡＭのビット線電位を所望の電位（Ｖｒｅｆ）に正確にクランプするため、Ｆｉｇ．７．２．５の左側に記載されたようなレプリカのメモリセルとビット線を用意する。レプリカのビット線電位とＶｒｅｆとの比較結果をフィードバックさせて、クランプトランジスタへのゲート電位を発生させている。
【０２４１】
例えば、メモリセル及びダミーセルを、ＧＭＲ（Ｇｉａｎｔ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）効果を用いたスピンバルブをベースとしたＭＲＡＭや、ＴＭＲ（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）効果を用いたＭＲＡＭから構成することもできる。ＴＭＲタイプのＭＲＡＭの模式的な一部断面図の一例を図３５に示す。
【０２４２】
このＭＲＡＭは、ＭＯＳ型ＦＥＴから成る選択用トランジスタ３０に接続されたトンネル磁気抵抗素子ＴＭＪから構成されている。
【０２４３】
トンネル磁気抵抗素子ＴＭＪは、第１の強磁性体層６１、トンネル絶縁膜６４、第２の強磁性体層６５の積層構造を有する。第１の強磁性体層６１は、より具体的には、例えば、下から反強磁性体層６２と強磁性体層（固着層、磁化固定層６３とも呼ばれる）との２層構成を有し、これらの２層の間に働く交換相互作用によって強い一方向の磁気異方性を有する。磁化方向が比較的容易に回転する第２の強磁性体層６５は、自由層あるいは記録層とも呼ばれる。尚、以下の説明において、第２の強磁性体層を記録層６５と呼ぶ場合がある。トンネル絶縁膜６４は、記録層６５と磁化固定層６３との間の磁気的結合を切ると共に、トンネル電流を流すための役割を担う。ＭＲＡＭとＭＲＡＭを接続するビット線ＢＬは、第３の層間絶縁層５６上に形成されている。ビット線ＢＬと記録層６５との間に設けられたトップコート膜６６は、ビット線ＢＬを構成する原子と記録層６５を構成する原子の相互拡散の防止、接触抵抗の低減、及び、記録層６５の酸化防止を担っている。図中、参照番号６７は、反強磁性体層６２の下面に接続された引き出し電極を示す。
【０２４４】
更には、トンネル磁気抵抗素子ＴＭＪの下方には、第２の層間絶縁層５４を介して書込みワード線ＲＷＬが配置されている。尚、書込みワード線ＲＷＬの延びる方向（第１の方向）とビット線ＢＬの延びる方向（第２の方向）とは、通常、直交している。
【０２４５】
一方、選択用トランジスタ３０は、素子分離領域４１によって囲まれたシリコン半導体基板４０の部分に形成されており、第１の層間絶縁層５１によって覆われている。そして、一方のソース／ドレイン領域４４Ｂは、タングステンプラグから成る接続孔５２、ランディングパッド５３、タングステンプラグから成る接続孔５５を介して、トンネル磁気抵抗素子ＴＭＪの引き出し電極６７に接続されている。また、他方のソース／ドレイン領域４４Ａは、タングステンプラグ４５を介してセンス線４６に接続されている。図中、参照番号４２はゲート電極を示し、参照番号４３はゲート絶縁膜を示す。
【０２４６】
ＭＲＡＭアレイにあっては、ビット線ＢＬ及び書込みワード線ＲＷＬから成る格子の交点（重複領域）にＭＲＡＭが配置されている。
【０２４７】
このような構成のＭＲＡＭへの情報（データ）の書込みにおいては、ビット線ＢＬ及び書込みワード線ＲＷＬに電流を流し、その結果生成される合成磁界によって第２の強磁性体層（記録層６５）の磁化の方向を変えることで、第２の強磁性体層（記録層６５）に「１」又は「０」を記録する。
【０２４８】
記録層６５と磁化固定層６３の磁化方向が等しい場合、低抵抗となり（この状態を例えば「０」とする）、記録層６５と磁化固定層６３の磁化方向が反平行の場合、高抵抗となる（この状態を例えば「１」とする）。従って、選択用トランジスタ３０をオン状態として選択されたメモリセルは、その記憶状態に応じてビット線ＢＬに異なる電流を流す。
【０２４９】
尚、トンネル磁気抵抗素子ＴＭＪに高電圧が印加されると、読み出し時に十分な信号差が得られなかったり、トンネル絶縁膜６４が破壊される場合があるが、ビット線電位制御トランジスタや参照ビット線電位制御トランジスタ、第１の参照ビット線電位制御トランジスタ、第２の参照ビット線電位制御トランジスタを設けることによって、トンネル磁気抵抗素子ＴＭＪに高電圧が印加されることを防止することが可能となり、トンネル磁気抵抗素子ＴＭＪの破壊を確実に防止し、所望の信号差を獲得することができる。
【０２５０】
あるいは又、メモリセル及びダミーセルを、所謂高分子メモリ（ＯＵＭ）から構成することもできる。ＯＵＭの概念図の一例を図３６に示す。このＯＵＭにおいては、カルコゲナイド膜７０の一方の面にはヒータとなるプラグ抵抗７２が配設され、他方の面には電極７１が形成され、この電極７１はビット線ＢＬに接続されている。プラグ抵抗７２はワード線ＷＬによって制御される選択用トランジスタ７３を介して接地されている。カルコゲナイド膜７０は加熱状態により多結晶状態とアモルファス状態の間を状態推移し、多結晶状態にある場合とアモルファス状態にある場合では、異なる抵抗値を示す。ワード線ＷＬによって選択されたメモリセルは、その記憶状態に応じてビット線ＢＬに異なる電流を流す。
【０２５１】
【発明の効果】
本発明の半導体記憶装置にあっては、メモリセル電流供給回路及びダミーセル部を備え、あるいは又、第１のダミーセル、第１の電流供給回路、第２のダミーセル及び第２の電流供給回路を備えているので、従来の技術と異なり、ビット線のイコライズが基本的に不要であるし、センスアンプＳＡの活性化等も基本的に不要である。そして、簡素な構成にも拘わらず、ビット線に出現する電位を増幅し、メモリセルに記憶された情報（データ）を確実に、安定して、しかも、高速にて読み出すことができるし、半導体記憶装置の面積を縮小することができる。また、場合によっては、１つの参照ビット線を複数のビット線で共有することが可能であり、半導体記憶装置の面積を一層縮小することができるばかりか、ダミーセルへのアクセス頻度を抑制することが可能となり、ダミーセルの過度の疲労劣化を防止することができる。
【０２５２】
また、本発明の半導体記憶装置の好ましい態様にあっては、ビット線電位制御トランジスタ等を配置することによって、ビット線の無駄な充放電を抑制することが可能となるし、負荷容量の減少を図ることができるので、ビット線等の増幅の高速化を図ることができるだけでなく、半導体記憶装置における消費電流の減少を図ることができる。
【図面の簡単な説明】
【図１】図１は、発明の実施の形態１の半導体記憶装置の回路図である。
【図２】図２は、発明の実施の形態１におけるメモリセル及びダミーセルの回路図である。
【図３】図３は、発明の実施の形態２の半導体記憶装置の回路図である。
【図４】図４は、発明の実施の形態３の半導体記憶装置を構成するメモリセルの回路図である。
【図５】図５は、発明の実施の形態３の半導体記憶装置を構成するメモリセルにおけるレイアウト図である。
【図６】図６は、発明の実施の形態３の半導体記憶装置を構成するメモリセルの模式的な一部断面図である。
【図７】図７は、発明の実施の形態３の半導体記憶装置を構成するメモリセルの、図６とは異なる断面で見たときの模式的な一部断面図である。
【図８】図８は、発明の実施の形態３の半導体記憶装置を構成するメモリセルへのデータ書込動作における動作波形を示す図である。
【図９】図９は、発明の実施の形態３の半導体記憶装置を構成するメモリセルからのデータ読み出し及び再書き込み動作における動作波形を示す図である。
【図１０】図１０は、発明の実施の形態４の半導体記憶装置の回路図である。
【図１１】図１１は、発明の実施の形態５の半導体記憶装置の回路図である。
【図１２】図１２は、発明の実施の形態６の半導体記憶装置の回路図である。
【図１３】図１３は、発明の実施の形態７の半導体記憶装置の回路図である。
【図１４】図１４は、発明の実施の形態８の半導体記憶装置の回路図である。
【図１５】図１５は、発明の実施の形態９の半導体記憶装置の回路図である。
【図１６】図１６は、発明の実施の形態１０の半導体記憶装置の回路図である。
【図１７】図１７は、発明の実施の形態１１の半導体記憶装置の回路図である。
【図１８】図１８は、発明の実施の形態１２の半導体記憶装置の回路図である。
【図１９】図１９は、発明の実施の形態１３の半導体記憶装置の回路図である。
【図２０】図２０は、発明の実施の形態１４の半導体記憶装置の回路図である。
【図２１】図２１は、発明の実施の形態１５の半導体記憶装置の回路図である。
【図２２】図２２は、発明の実施の形態１６の半導体記憶装置の回路図である。
【図２３】図２３は、発明の実施の形態１７の半導体記憶装置の回路図である。
【図２４】図２４は、発明の実施の形態１８の半導体記憶装置の回路図である。
【図２５】図２５は、発明の実施の形態１９の半導体記憶装置の回路図である。
【図２６】図２６は、発明の実施の形態２０の半導体記憶装置の回路図である。
【図２７】図２７は、発明の実施の形態２１の半導体記憶装置の回路図である。
【図２８】図２８は、発明の実施の形態２２の半導体記憶装置の回路図である。
【図２９】図２９は、発明の実施の形態２３の半導体記憶装置の回路図である。
【図３０】図３０は、発明の実施の形態２４の半導体記憶装置の回路図である。
【図３１】図３１は、発明の実施の形態２５の半導体記憶装置の回路図である。
【図３２】図３２は、発明の実施の形態２５の半導体記憶装置の回路図である。
【図３３】
図３３は、発明の実施の形態２５の半導体記憶装置の回路図である。
【図３４】図３４は、発明の実施の形態２６の半導体記憶装置の回路図である。
【図３５】図３５は、ＴＭＲタイプの不揮発性磁気メモリ装置の模式的な一部断面図である。
【図３６】図３６は、高分子メモリの概念図である。
【図３７】図３７は、ゲインセル型の半導体記憶装置の回路図である。
【図３８】図３８は、センスアンプＳＡの回路図である。
【符号の説明】
Ｍ・・・メモリセル部、Ｄ・・・ダミーセル部、ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＣＳＭ・・・メモリセル電流供給回路、ＣＳＤ・・・ダミーセル電流供給回路、ＢＬｍ・・・ビット線、ＢＬＤ・・・参照ビット線、ＴＲＭ，ＴＲＤ・・・ｐ型ＭＯＳ電界効果型トランジスタ、ＴＲＭＳ，ＴＲＤＳ，ＳＷ・・・書込制御用トランジスタ、ＴＲＣＭ・・・ビット線電位制御トランジスタ、ＴＲＣＤ・・・参照ビット線電位制御トランジスタ、ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４・・・制御線、ＴＲＣＮＴ−Ｍ，ＴＲＣＮＴ−Ｄ・・・制御用トランジスタ、ＬＴＭ，ＬＴＤ・・・ラッチ回路、ＴＲＭＷ，ＴＲＤＷ・・・書込用トランジスタ、ＴＲＭＲ，ＴＲＤＲ・・・読出用トランジスタ、ＴＲＭＤ，ＴＲＤＤ・・・検出用トランジスタ、ＣＭ，ＣＤ・・・キャパシタ部、ＷＬＷ，ＷＬＲ・・・ワード線、ＭＣＵ・・・メモリセルユニット、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＰＤ・・・プレート線デコーダ／ドライバ、１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１６・・・絶縁層、１５・・・コンタクトホール、１７，１７Ａ，１８Ａ・・・開口部、１８・・・接続孔、２１・・・第１の電極、ＣＮ・・・共通ノード、２２・・・強誘電体層、２３・・・第２の電極、２４・・・絶縁膜、ＴＭＪ・・・トンネル磁気抵抗素子、ＲＷＬ・・・書込みワード線、ＢＬ・・・ビット線、３０・・・選択用トランジスタ、４０・・・シリコン半導体基板、４１・・・素子分離領域、４２・・・ゲート電極、４３・・・ゲート絶縁膜、４４Ａ，４４Ｂ・・・ソース／ドレイン領域、４５・・・タングステンプラグ、４６・・・センス線、５１・・・第１の層間絶縁層、５２，５５・・・接続孔、５３・・・ランディングパッド、５４・・・第２の層間絶縁層、６１・・・第１の強磁性体層、６２・・・反強磁性体層、６３・・・磁化固定層、６４・・・トンネル絶縁膜、６５・・・第２の強磁性体層、６６・・・トップコート膜、６７・・・引き出し電極、７０・・・カルコゲナイド膜、７１・・・電極、７２・・・プラグ抵抗、７３・・・選択用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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