(57)【要約】      （修正有）【課題】薄膜トランジスタを備えた装置において、オフリーク電流を低減しながら、電流駆動力及び長期信頼性を改善する。【解決手段】少なくとも一つの薄膜トランジスタは、チャネル領域１２とソース／ドレイン領域１５の少なくとも一方とに挟まれた低濃度不純物領域１６を有する半導体層を有し、半導体層の上に形成された第１の絶縁層１３上に設けられた第１のゲート電極１４ａと、第１のゲート電極１４ａの上に形成された第２の絶縁層１７と、第２の絶縁層１７上にソース／ドレイン領域１５とそれぞれ電気的に接続されたソース／ドレイン電極１９と、第２の絶縁層１７上に第１のゲート電極１４ａと電気的に接続された第２のゲート電極１４ｂとを有す。第２のゲート電極１４ｂのうち第１のゲート電極１４ａと重なっていない領域の少なくとも一部と低濃度不純物領域１６の少なくとも一部とが重なっている。【選択図】  図１
2004247536.tif 000002
【特許請求の範囲】
【請求項１】
複数の薄膜トランジスタを備えた装置であって、前記複数の薄膜トランジスタの少なくとも一つは、
チャネル領域、ソース領域及びドレイン領域を有する半導体層であって、前記チャネル領域と前記ソース領域または前記ドレイン領域の少なくとも一方とに挟まれ、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有する半導体層と、
前記半導体層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に設けられた第１のゲート電極と、
前記第１のゲート電極の上に形成された第２の絶縁層と、
前記第２の絶縁層上に設けられた導電層から形成され、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、
前記第２の絶縁層上に設けられた導電層から形成され、前記第１のゲート電極と電気的に接続された第２のゲート電極と
を有し、
前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域の少なくとも一部と前記低濃度不純物領域の少なくとも一部とが重なっている、装置。
【請求項２】
前記低濃度不純物領域は前記第１のゲート電極に対して自己整合的に形成されている、請求項１に記載の装置。
【請求項３】
前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域と、前記低濃度不純物領域とが重なっている部分の面積が、前記低濃度不純物領域の面積の１／４以上４／５以下である、請求項１または２に記載の装置。
【請求項４】
前記第２の絶縁層のうち前記第２のゲート電極が設けられている部分の厚さは、前記第２の絶縁層のうち前記ソース電極または前記ドレイン電極が設けられている部分の厚さよりも小さい、請求項１から３のいずれかに記載の装置。
【請求項５】
前記複数の薄膜トランジスタは前記少なくとも一つの薄膜トランジスタと異なる他の薄膜トランジスタを含んでおり、前記少なくとも一つの薄膜トランジスタと前記他の薄膜トランジスタとは同一の支持体の上に形成されており、前記他の薄膜トランジスタのゲート電極は、前記少なくとも一つの薄膜トランジスタの前記第２の絶縁層の下に設けられている、請求項１から４のいずれかに記載の装置。
【請求項６】
薄膜トランジスタを備えた装置の製造方法であって、
（ａ）半導体層の上に第１の絶縁層を形成する工程と、
（ｂ）前記第１の絶縁層の上に第１のゲート電極を設ける工程と、
（ｃ）前記半導体層にソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域とをそれぞれ形成する工程と、
（ｄ）前記第１のゲート電極の上に第２の絶縁層を形成する工程と、
（ｅ）前記第２の絶縁層に、前記第１のゲート電極、前記ソース領域及び前記ドレイン領域のそれぞれの表面に達する第１、第２及び第３コンタクトホールをそれぞれ形成する工程と、
（ｆ）前記第１、第２及び第３コンタクトホールの内部と前記第２の絶縁層の上とに導電層を設ける工程と、
（ｇ）前記導電層から、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、前記第１のゲート電極と電気的に接続された第２のゲート電極とをそれぞれ形成する工程であって、前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域の少なくとも一部を、前記低濃度不純物領域の少なくとも一部と重なるようにする工程と
を包含する、製造方法。
【請求項７】
前記工程（ｃ）は、前記第１のゲート電極をマスクとして、前記半導体層に不純物をドープすることにより、前記低濃度不純物領域を形成する工程を含む、請求項６に記載の製造方法。
【請求項８】
前記工程（ｃ）は、
（ｃ−１）前記第１のゲート電極をマスクとして、前記半導体層に第１のドーズ量で不純物をドープする工程と、
（ｃ−２）前記第１の絶縁層の一部をフォトレジストで覆い、前記第１のゲート電極及び前記フォトレジストをマスクとして、前記半導体層に第２のドーズ量で不純物をドープする工程であって、前記第２のドーズ量は前記第１のドーズ量より高い工程と
を包含する、請求項７に記載の製造方法。
【請求項９】
前記工程（ｂ）は、前記第１のゲート電極の一部を構成する第１電極層を形成する工程と、前記第１電極層の上に、前記第１のゲート電極の他の一部を構成する第２電極層を形成する工程であって、前記第２電極層は前記第１電極層のチャネル方向の幅よりも小さいチャネル方向の幅を有する工程とを含んでおり、前記工程（ｃ−１）は、前記半導体層の前記第１電極層に覆われた領域のうち前記第２電極層に覆われていない領域に不純物をドープすることを含む、請求項８に記載の製造方法。
【請求項１０】
前記工程（ｂ）は、前記半導体層の上に第１形状を有する第１のゲート電極を設ける工程であり、
前記工程（ｃ）は、
（ｃ１）前記第１形状を有する第１のゲート電極をマスクとして、前記半導体層に第３のドーズ量で不純物をドープする工程と、
（ｃ２）前記第１形状を有する第１のゲート電極をエッチングすることにより、第２形状を有する第１のゲート電極を形成する工程であって、前記第２形状を有する第１のゲート電極のチャネル方向の幅は前記第１形状を有する第１のゲート電極のチャネル方向の幅よりも小さい工程と、
（ｃ３）前記第２形状を有する第１のゲート電極をマスクとして、前記半導体層に第４のドーズ量で不純物をドープする工程であって、前記第４のドーズ量は前記第３のドーズ量よりも低い工程と
を包含する、請求項６に記載の製造方法。
【請求項１１】
前記工程（ｄ）は、
（ｄ−１）前記第１のゲート電極の上に、前記第２の絶縁層の一部を構成する第１層を形成する工程と、
（ｄ−２）前記第１層の上に前記第２の絶縁層の他の一部を構成する前記第２層を形成する工程と
を包含する、請求項６から１０のいずれかに記載の製造方法。
【請求項１２】
前記工程（ｄ−２）において、前記第２層は前記第１層の一部の領域を覆って形成され、前記工程（ｇ）において、前記ソース電極及びドレイン電極は、第２及び第３のコンタクトホールの内部と前記第２層の上に形成された導電層から形成され、前記ゲート電極は、第１のコンタクトホールの内部と前記第１層の上に形成された導電層から形成される、請求項１１に記載の製造方法。
【請求項１３】
第１の薄膜トランジスタと第２の薄膜トランジスタとを備えた装置の製造方法であって、
（ａ）前記第１の薄膜トランジスタが形成される第１トランジスタ形成領域及び前記第２の薄膜トランジスタが形成される第２トランジスタ形成領域のそれぞれに、半導体層の上に第１の絶縁層を形成する工程と、
（ｂ）前記第１の絶縁層の上に第１のゲート電極を設ける工程と、
（ｃ）前記半導体層にソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域とをそれぞれ形成する工程と、
（ｄ）前記第１のゲート電極の上に第２の絶縁層を形成する工程と、
（ｅ）前記第１トランジスタ形成領域では、前記第２の絶縁層に、前記第１のゲート電極、前記ソース領域及び前記ドレイン領域のそれぞれの表面に達する第１、第２及び第３コンタクトホールをそれぞれ形成し、前記第２トランジスタ形成領域では、前記第２の絶縁層に、前記ソース領域及び前記ドレイン領域のそれぞれの表面に達する第２及び第３コンタクトホールをそれぞれ形成する工程と、
（ｆ）前記第１、第２及び第３コンタクトホールの内部と前記第２の絶縁層の上とに導電層を設ける工程と、
（ｇ１）前記第１トランジスタ形成領域では、前記導電層から、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、前記第１のゲート電極と電気的に接続された第２のゲート電極とをそれぞれ形成する工程であって、前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域の少なくとも一部を、前記低濃度不純物領域の少なくとも一部と重なるようにする工程と
（ｇ２）前記第２トランジスタ形成領域では、前記導電層から、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極をそれぞれ形成する工程と
を包含する、製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを備えた装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は、軽量、薄型及び低消費電力などの利点から広く利用されている。特に、アクティブマトリクス型液晶表示装置を用いると、パッシブマトリクス型液晶表示装置と比べて、画素数を増大させることができ、またコントラストも改善されるので、高品位な表示が可能になる。
【０００３】
アクティブマトリクス型液晶表示装置では、各画素毎に薄膜トランジスタ（以下、「ＴＦＴ」と称することがある）などのスイッチング素子を備えている。本明細書において、スイッチング素子が形成されている基板を「アクティブマトリクス基板」ということにする。典型的なアクティブマトリクス液晶表示装置は、アクティブマトリクス基板と対向基板とこれらの間に設けられた液晶層とを備える。アクティブマトリクス基板には、画像表示の一単位となる画素毎に画素電極が設けられ、各画素電極は、それぞれの画素電極に対応して配置されたスイッチング素子に接続されている。各画素電極に接続されたスイッチング素子のオン・オフを制御することによって、画素電極と、対向基板に形成された対向電極とによって液晶層に電圧を印加し、液晶層の配向状態を変化させることによって表示を行う。
【０００４】
アクティブマトリクス型液晶表示装置のスイッチング素子として、従来から、アモルファスシリコン薄膜を用いたＴＦＴが広く用いられているが、最近では結晶質シリコン薄膜（ポリシリコン薄膜）を用いたＴＦＴも注目されている。結晶質シリコン膜の電界効果移動度は、アモルファスシリコン薄膜の電界効果移動度よりも高いので、ポリシリコン薄膜を用いて種々の機能回路を形成することが可能である。例えば、ポリシリコン薄膜を用いると、画素用ＴＦＴのみでなく、高速動作が要求される駆動回路用ＴＦＴも形成できる。
【０００５】
ＴＦＴを用いて種々の機能回路を形成するために、ＴＦＴに要求される主な特性は、電流駆動力が大きいこと、オフリーク電流が小さいこと、かつ長期信性が高いことである。ここで、ＴＦＴの長期信頼性を阻害する要因の一つに、ホットキャリアによる劣化があげられる。「ホットキャリアによる劣化」とは、ドレイン近傍の電界集中によって生じたホットキャリアの一部がゲート絶縁膜の中に注入されたり、シリコン膜中に欠陥準位が形成されることによって、トランジスタの特性が変動することをいう。
【０００６】
従来のシングルドレイン構造を有するＮチャンネルＴＦＴは、電流駆動力が比較的大きい。また、単純な構造であるため製造工程数が少ないので、低コストで製造できるといった利点もある。一方、ホットキャリアによる劣化が生じやすいので、長期信頼性を確保するためには、駆動電圧を数ボルトの低電圧に制限しなければならない。その上、オフリーク電流が大きいといった問題もある。
【０００７】
これらの問題を解決するＴＦＴの構造として、ＴＦＴのチャネル領域とソース領域・ドレイン領域との間の少なくとも一方に低濃度不純物領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ、以下「ＬＤＤ領域」と略すことがある）を形成した構造が知られている。このような構造は、「ＬＤＤ構造」と称されている。ＬＤＤ領域によって、ドレイン近傍の電界集中を緩和することができるので、上記シングルドレイン構造のＴＦＴと比べて、ホットキャリア劣化耐性（すなわち長期信頼性）及びオフリーク電流を改善できる。一方、ＬＤＤ領域が抵抗となるので、上記シングルドレイン構造のＴＦＴと比べて、電流駆動力は低下する。
【０００８】
ホットキャリア劣化耐性をより高めるためにＬＤＤ領域の不純物濃度を低くすると、ＬＤＤ領域の抵抗が高くなるのでＴＦＴの電流駆動力はさらに低下する。逆に、電流駆動力を増大させるためにＬＤＤ領域の不純物濃度を高くすると、電界集中が充分に緩和されず、ホットキャリア劣化耐性が小さくなる。従って、ＬＤＤ構造のＴＦＴでは、ホットキャリア劣化耐性を高めることによって長期信頼性を向上させつつ、電流駆動力を増大させることは困難である。
【０００９】
この問題を解決するためのＴＦＴ構造として、ゲート電極がＬＤＤ領域をオーバーラップする構造が知られている。このような構造は、「ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造」と称されている。ＧＯＬＤ構造を有するＴＦＴでは、ゲート電極に電圧を印加すると、ゲート電極とオーバーラップしたＬＤＤ領域でキャリアとなる電子が蓄積する。よって、ＬＤＤ領域の不純物濃度を高めることなく、ＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴの電流駆動力の低下を抑えると同時に、ホットキャリア劣化耐性、すなわち長期信頼性を高めることができる。
【００１０】
しかしながら、ＧＯＬＤ構造のＴＦＴは、前述したＬＤＤ構造（ゲート電極とＬＤＤ領域とはオーバーラップしていない構造）のＴＦＴと比べると、オフリーク電流が大きくなるという欠点がある。これは、ＴＦＴのオフの時においても、ゲート電極とオーバーラップしたＬＤＤ領域に反転層が形成されるためであると考えられている。また、ＧＯＬＤ構造では、ゲート電極とＬＤＤ領域とをオーバーラップさせるため、いわゆるゲート／ドレイン重なり容量が生じる。その結果、ゲート容量を大きくすることが必要となる。ゲート容量が大きくなると、このＴＦＴを含む回路における動作時の負荷容量が増大することから、回路動作に悪影響を及ぼす可能性もある。この悪影響は、特にＴＦＴのチャネル長が短い場合に顕著である。
【００１１】
以上のように従来の各ＴＦＴ構造はそれぞれ長所及び短所を有しており、いずれの構造を有するＴＦＴでも、高電流駆動力、低オフリーク電流特性及び長期信頼性の確保の全ての要求を満足することは難しい。そこで、異なる構造を有するＴＦＴを組み合せることによって、所望の回路特性を得るといった試みも行われている。しかし、同一基板の上に異なる構造を有するＴＦＴを形成するため、製造プロセスは複雑になる。
【００１２】
これに対し、ＴＦＴ特性の改善を目的として、特許文献１〜３には、ゲート電極を主ゲート電極とサブゲート電極との二層構造とするＴＦＴ構造が提案されている。
【００１３】
特許文献１には、ゲート電極の上方またはチャネル領域の下方の少なくとも一方に、絶縁膜を隔ててサブゲート電極が形成されたトップゲート型のＴＦＴ構造が記載されている。この構造では、ドレインとチャネル領域との間にオフセット領域が設けられており、このオフセット領域はサブゲート電極とオーバーラップしている。サブゲート電極にドレイン電圧と同程度の負の電圧を印加することによって、オフリーク電流の抑制を達成している。
【００１４】
特許文献２及び特許文献３は、主ゲート電極上に、絶縁膜を介して、主ゲート電極と同電位のサブゲート電極が設けられた構造を開示している。サブゲート電極は、主ゲート電極端に位置するオフセット領域あるいはＬＤＤ領域をオーバーラップしているので、ＧＯＬＤ構造と類似の効果、すなわち高い電流駆動力が得られる。また、サブゲート電極は、主ゲート電極上に絶縁膜を介して設けられているので、ＬＤＤ領域上の絶縁膜の厚さはチャネル部上のゲート絶縁膜の厚さに比べて大きい。そのため、オフリーク電流を抑制できるというＬＤＤ構造と類似の効果が得られる。
【００１５】
【特許文献１】
特開平５−９０５８６号公報
【特許文献２】
特開平６−１３４０７号公報
【特許文献３】
特開平６−３１０７２４号公報
【００１６】
【発明が解決しようとする課題】
上述したような構造を有するＴＦＴにおいても以下のような種々の問題がある。
【００１７】
特許文献１のＴＦＴ構造は、サブゲート電極をドレイン電圧と同電位にしない場合には４端子構造となるので、回路における配線の引き回しが複雑になる。また、サブゲート電極をドレインと同電位にすると、トランジスタの静特性としての電流駆動力は増大するが、回路動作時にはドレイン電圧が変動するため、ドレイン電圧が低下した線形領域においては、電流駆動力が大きく低下する。
特許文献２及び特許文献３に開示されたＴＦＴ構造では、サブゲート電極は、主ゲート電極ともソース／ドレイン電極とも異なる第３の電極層で形成される。そのため、これらの特許文献に開示された構造を有するＴＦＴの製造工程は、サブゲート電極を有さない構造のＴＦＴの製造工程よりも複雑になる。また、特許文献２のＴＦＴ構造では、ＬＤＤ領域をセルフアラインで形成できない。そのため、最低限のＬＤＤ長（ＬＤＤ領域のチャネル方向の長さ）を確保するために、フォトリソグラフィ工程のマスクアライメント精度を考慮して、必要最低限のＬＤＤ長よりも長いＬＤＤ長を有するＬＤＤ領域を形成する必要がある。その結果、ゲート／ドレイン重なり容量が増大するので、回路動作に悪影響を及ぼす可能性がある。
【００１８】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、薄膜トランジスタを備えた装置において、薄膜トランジスタの電流駆動力、低オフリーク電流特性及び長期信頼性を向上させることである。また、そのような装置を、製造プロセスを複雑化させることなく、簡便に製造できる方法を提供することである。
【００１９】
【課題を解決するための手段】
本発明による装置は、複数の薄膜トランジスタを備えた装置であって、前記複数の薄膜トランジスタの少なくとも一つは、チャネル領域、ソース領域及びドレイン領域を有する半導体層であって、前記チャネル領域と前記ソース領域または前記ドレイン領域の少なくとも一方とに挟まれ、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域を有する半導体層と、前記半導体層の上に形成された第１の絶縁層と、前記第１の絶縁層の上に設けられた第１のゲート電極と、前記第１のゲート電極の上に形成された第２の絶縁層と、前記第２の絶縁層上に設けられた導電層から形成され、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、前記第２の絶縁層上に設けられた導電層から形成され、前記第１のゲート電極と電気的に接続された第２のゲート電極とを有し、前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域の少なくとも一部と前記低濃度不純物領域の少なくとも一部とが重なっていることを特徴とし、そのことにより上記目的が達成される。
【００２０】
ある好ましい実施形態において、前記低濃度不純物領域は前記第１のゲート電極に対して自己整合的に形成されている。
【００２１】
ある好ましい実施形態において、前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域と、前記低濃度不純物領域とが重なっている部分の面積が、前記低濃度不純物領域の面積の１／４以上４／５以下である。
【００２２】
ある好ましい実施形態において、前記第２の絶縁層のうち前記第２のゲート電極が設けられている部分の厚さは、前記第２の絶縁層のうち前記ソース電極または前記ドレイン電極が設けられている部分の厚さよりも小さい。
【００２３】
前記複数の薄膜トランジスタは前記少なくとも一つの薄膜トランジスタと異なる他の薄膜トランジスタを含んでおり、前記少なくとも一つの薄膜トランジスタと前記他の薄膜トランジスタとは同一の支持体の上に形成されており、前記他の薄膜トランジスタのゲート電極は、前記少なくとも一つの薄膜トランジスタの前記第２の絶縁層の下に設けられていてもよい。
【００２４】
本発明の製造方法は、薄膜トランジスタを備えた装置の製造方法であって、（ａ）半導体層の上に第１の絶縁層を形成する工程と、（ｂ）前記第１の絶縁層の上に第１のゲート電極を設ける工程と、（ｃ）前記半導体層にソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域とをそれぞれ形成する工程と、（ｄ）前記第１のゲート電極の上に第２の絶縁層を形成する工程と、（ｅ）前記第２の絶縁層に、前記第１のゲート電極、前記ソース領域及び前記ドレイン領域のそれぞれの表面に達する第１、第２及び第３コンタクトホールをそれぞれ形成する工程と、（ｆ）前記第１、第２及び第３コンタクトホールの内部と前記第２の絶縁層の上とに導電層を設ける工程と、（ｇ）前記導電層から、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、前記第１のゲート電極と電気的に接続された第２のゲート電極とをそれぞれ形成する工程であって、前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域の少なくとも一部を、前記低濃度不純物領域の少なくとも一部と重なるようにする工程とを包含することを特徴とし、そのことによって上記目的が達成される。
【００２５】
ある好ましい実施形態において、前記工程（ｃ）は、前記第１のゲート電極をマスクとして、前記半導体層に不純物をドープすることにより、前記低濃度不純物領域を形成する工程を含む。
【００２６】
前記工程（ｃ）は、（ｃ−１）前記第１のゲート電極をマスクとして、前記半導体層に第１のドーズ量で不純物をドープする工程と、（ｃ−２）前記第１の絶縁層の一部をフォトレジストで覆い、前記第１のゲート電極及び前記フォトレジストをマスクとして、前記半導体層に第２のドーズ量で不純物をドープする工程であって、前記第２のドーズ量は前記第１のドーズ量より高い工程とを包含してもよい。
【００２７】
前記工程（ｂ）は、前記第１のゲート電極の一部を構成する第１電極層を形成する工程と、前記第１電極層の上に、前記第１のゲート電極の他の一部を構成する第２電極層を形成する工程であって、前記第２電極層は前記第１電極層のチャネル方向の幅よりも小さいチャネル方向の幅を有する工程とを含んでおり、前記工程（ｃ−１）は、前記半導体層の前記第１電極層に覆われた領域のうち前記第２電極層に覆われていない領域に不純物をドープすることを含んでもよい。
【００２８】
前記工程（ｂ）は、前記半導体層の上に第１形状を有する第１のゲート電極を設ける工程であり、前記工程（ｃ）は、（ｃ１）前記第１形状を有する第１のゲート電極をマスクとして、前記半導体層に第３のドーズ量で不純物をドープする工程と、（ｃ２）前記第１形状を有する第１のゲート電極をエッチングすることにより、第２形状を有する第１のゲート電極を形成する工程であって、前記第２形状を有する第１のゲート電極のチャネル方向の幅は前記第１形状を有する第１のゲート電極のチャネル方向の幅よりも小さい工程と、（ｃ３）前記第２形状を有する第１のゲート電極をマスクとして、前記半導体層に第４のドーズ量で不純物をドープする工程であって、前記第４のドーズ量は前記第３のドーズ量よりも低い工程とを包含してもよい。
【００２９】
前記工程（ｄ）は、（ｄ−１）前記第１のゲート電極の上に、前記第２の絶縁層の一部を構成する第１層を形成する工程と、（ｄ−２）前記第１層の上に前記第２の絶縁層の他の一部を構成する前記第２層を形成する工程とを包含することが好ましい。
【００３０】
前記工程（ｄ−２）において、前記第２層は前記第１層の一部の領域を覆って形成され、前記工程（ｇ）において、前記ソース電極及びドレイン電極は、第２及び第３のコンタクトホールの内部と前記第２層の上に形成された導電層から形成され、前記ゲート電極は、第１のコンタクトホールの内部と前記第１層の上に形成された導電層から形成されてもよい。
【００３１】
本発明の製造方法は、第１の薄膜トランジスタと第２の薄膜トランジスタとを備えた装置の製造方法であって、（ａ）前記第１の薄膜トランジスタが形成される第１トランジスタ形成領域及び前記第２の薄膜トランジスタが形成される第２トランジスタ形成領域のそれぞれに、半導体層の上に第１の絶縁層を形成する工程と、（ｂ）前記第１の絶縁層の上に第１のゲート電極を設ける工程と、（ｃ）前記半導体層にソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する低濃度不純物領域とをそれぞれ形成する工程と、（ｄ）前記第１のゲート電極の上に第２の絶縁層を形成する工程と、（ｅ）前記第１トランジスタ形成領域では、前記第２の絶縁層に、前記第１のゲート電極、前記ソース領域及び前記ドレイン領域のそれぞれの表面に達する第１、第２及び第３コンタクトホールをそれぞれ形成し、前記第２トランジスタ形成領域では、前記第２の絶縁層に、前記ソース領域及び前記ドレイン領域のそれぞれの表面に達する第２及び第３コンタクトホールをそれぞれ形成する工程と、（ｆ）前記第１、第２及び第３コンタクトホールの内部と前記第２の絶縁層の上とに導電層を設ける工程と、（ｇ１）前記第１トランジスタ形成領域では、前記導電層から、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極と、前記第１のゲート電極と電気的に接続された第２のゲート電極とをそれぞれ形成する工程であって、前記第２のゲート電極のうち前記第１のゲート電極と重なっていない領域の少なくとも一部を、前記低濃度不純物領域の少なくとも一部と重なるようにする工程と（ｇ２）前記第２トランジスタ形成領域では、前記導電層から、前記ソース領域及びドレイン領域とそれぞれ電気的に接続されたソース電極及びドレイン電極をそれぞれ形成する工程とを包含することを特徴とし、そのことによって上記目的が達成される。
【００３２】
【発明の実施の形態】
以下、図面を参照しながら、本発明による薄膜トランジスタを備えた装置の実施形態を説明する。本明細書では、「薄膜トランジスタを備えた装置」は、アクティブマトリクス基板等の半導体装置や、液晶表示装置、有機ＥＬ表示装置等を広く含むものとする。
【００３３】
本発明のそれぞれの実施形態の装置は、複数の薄膜トランジスタを備えている。図１〜４は、各実施形態の装置における薄膜トランジスタの製造工程及び構造を説明する模式的な断面図である。なお、各実施形態の装置は、図１〜４に示す薄膜トランジスタを少なくとも一つ備えていれば良い。図１〜４に示されている薄膜トランジスタは１個ずつであるが、図示した方法により、同一支持体上に複数個の薄膜トランジスタを同時に形成することができる。
【００３４】
（第１の実施形態）
本実施形態の装置は、図１（ｄ）に示すＮチャネル型薄膜トランジスタ１を備えている。この薄膜トランジスタ１は、絶縁性の表面を有する基板１１に支持された半導体層を有している。半導体層には、チャネル領域１２と、ソース領域及びドレイン領域１５と、ソース領域及びドレイン領域１５の不純物濃度よりも低い不純物濃度を有するＬＤＤ領域（低濃度不純物領域）１６とが形成されている。本実施形態では、ＬＤＤ領域１６はチャネル領域１２とドレイン領域１５との間に形成されている。なお、薄膜トランジスタ１のソース側とドレイン側とを入れ替えて用いることがある場合には、チャネル領域１２と、ソース領域及びドレイン領域１５との間にそれぞれＬＤＤ領域１６を設けることが好ましい。薄膜トランジスタ１のソース側とドレイン側とを入れ替えない場合は、チャネル領域１２とドレイン領域１５との間にのみＬＤＤ領域１６を形成すると、電流駆動力の低下を抑える上で好ましい。
【００３５】
半導体層の上には、ゲート絶縁膜１３を介して主ゲート電極１４ａが設けられている。主ゲート電極１４ａは絶縁層で覆われている。絶縁層は、例えば二層構造を有する層間絶縁膜１７（第１及び第２層間絶縁膜１７ａ及び１７ｂ）である。この層間絶縁膜１７は単層構造を有していても良いし、二層以上の多層構造を有していても良い。第１及び第２層間絶縁膜１７ａ及び１７ｂには、半導体層のソース領域及びドレイン領域１５並びに主ゲート電極１４ａにそれぞれ達するコンタクトホール１８ｓ、１８ｄ、１８ｇが形成されている。なお、第１及び第２層間絶縁膜１７ａ及び１７ｂの厚さを調整したり、部分的に積層することによって、サブゲート電極１４ｂが設けられる部分の厚さを、ソース電極またはドレイン電極１９が設けられる部分の厚さよりも小さくすることもできる。
【００３６】
第２層間絶縁膜１７ｂの上（コンタクトホール１８ｓ、１８ｄ、１８ｇの内部も含む）に形成された導電層から、ソース電極及びドレイン電極１９と、サブゲート電極１４ｂとがそれぞれ形成されている。従って、ソース電極及びドレイン電極１９は、半導体層のソース領域及びドレイン領域１５とそれぞれ電気的に接続されており、サブゲート電極１４ｂは主ゲート電極１４ａと電気的に接続されている。また、サブゲート電極１４ｂのうち主ゲート電極１４ａと重なっていない領域の少なくとも一部と、ＬＤＤ領域１６の少なくとも一部とが重なっている。
【００３７】
次に、図１（ａ）〜図１（ｄ）を参照しながら、薄膜トランジスタ１の製造方法を説明する。
【００３８】
まず、基板１１を用意する。基板１１は、薄膜トランジスタ１が形成される表面が絶縁性表面であればよく、石英基板、ガラス基板以外に表面が絶縁層で覆われたＳｉ基板や金属基板でもよい。本実施形態では、基板１１として、ガラス基板上に可動イオン防止膜としてのＳｉＮ膜、そしてＳｉＮ膜上に応力緩和層としてのＳｉＯ２膜をＣＶＤ法またはスパッタ法で形成したものを用いる。ＳｉＮ膜及びＳｉＯ２膜のそれぞれの膜厚は、例えば５０ｎｍ以上１００ｎｍ以下である。
【００３９】
次に、基板１１の上に半導体層を形成する。半導体層は、例えば４０ｎｍ以上１００ｎｍ以下の結晶質シリコン膜である。結晶質シリコン膜は、以下の方法によって作製することができる。まず、ＣＶＤ法で基板１１上に非晶質シリコン膜を堆積させる。この後、レーザー光を照射することにより非晶質シリコン膜を結晶化させる。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、結晶化を助長するための触媒元素、たとえばＮｉ等を非晶質シリコン膜表面に付着させた後、熱処理（例えばレーザー照射）により非晶質シリコン膜を結晶化させておいてもよい。
【００４０】
結晶質シリコン膜の上に、例えば１００ｎｍのＳｉＯ２膜からなるゲート絶縁膜１３を化学気相成長法（ＣＶＤ法）等によって形成する。この後、ゲート絶縁膜１３の上に、主ゲート電極１４ａを形成する。主ゲート電極１４ａの形成は、例えば、スパッタ法によりタングステン（Ｗ）膜を形成した後、Ｗ膜上にフォトレジストを形成し、フォトレジストをマスクとしてＷ膜をエッチングすることによって行うことができる。なお、主ゲート電極１４ａを形成する前に、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。また、主ゲート電極は、Ｗ膜等を用いて形成された一層からなっていてもよいし、例えばＴａＮ膜、Ｗ膜を積層することによって形成された二層以上の積層構造を有していてもよい。
【００４１】
次に、図１（ａ）に示すように、主ゲート電極１４ａをマスクとして、半導体層に不純物（例えばリン）をドーピングする。これによって、半導体層のうち主ゲート電極１４ａと重ならない領域に、ＬＤＤ領域１６が形成される。リンイオンを注入するときの加速電圧が５０ｋＶの場合、リンのドーズ量は１×１０１３ａｔｏｍｓ／ｃｍ２以上８×１０１３ａｔｏｍｓ／ｃｍ２以下であることが好ましい。半導体層のうち主ゲート電極１４ａと重なる領域はチャネル領域１２となる。従って、チャネル領域１２のチャネル方向の長さ（チャネル長）は、主ゲート電極１４ａのチャネル方向の長さとほぼ等しくなる。主ゲート電極１４ａのチャネル方向の長さ及びチャネル領域のチャネル長は、例えば４μｍである。
【００４２】
この後、図１（ｂ）に示すように、例えばフォトリソグラフィ法によりフォトレジスト１０を形成する。このフォトレジスト１０をマスクとして、リン等の不純物をドーピングすることにより、半導体層のうちフォトレジスト１０と重ならない領域にソース領域及びドレイン領域１５を形成する。リンイオンを注入するときの加速電圧を５０ｋＶとする場合、リンのドーズ量は１×１０１５ａｔｏｍｓ／ｃｍ２以上８×１０１５ａｔｏｍｓ／ｃｍ２以下であることが好ましい。一方、半導体層のうちフォトレジスト１０と重なる領域は、ＬＤＤ領域１６のまま残る。従って、ＬＤＤ領域１６のチャネル方向の長さは、フォトレジスト１０のチャネル方向の長さによって決まる。ＬＤＤ領域１６の最適なチャネル方向の長さは、使用する電源電圧及び写真製版時の位置合せ精度により異なる。本実施形態では、チャネル領域とドレイン領域との間に、チャネル方向の長さが２μｍのＬＤＤ領域１６を形成する。なお、前述したように、ＬＤＤ領域１６は、チャネル領域の両側（ソース側とドレイン側）に形成してもよいし、本実施形態のようにドレイン側にのみ形成してもよい。
【００４３】
次に、図１（ｃ）に示すように、主ゲート電極１４ａを覆うように層間絶縁膜１７を形成した後、層間絶縁膜１７にコンタクトホール１８ｓ、１８ｄ、１８ｇを形成する。層間絶縁膜１７は、ＳｉＮ膜からなる第１層間絶縁膜１７ａと、第１層間絶縁膜１７ａ上に形成されたＳｉＯ２膜からなる第２層間絶縁膜１７ｂとを有することが好ましい。このような層間絶縁膜が好ましい理由は以下のとおりである。第１層間絶縁膜１７ａのＳｉＮ膜は、成膜時に水素含有量を多くすることにより、その後の熱処理で結晶質Ｓｉ膜の結晶欠陥部を水素終端することが可能となるので有利である。しかしながら、ＳｉＮ膜のみで層間絶縁膜１７を構成すると、ＳｉＮ膜の比誘電率はＳｉＯ２の約２倍と大きいので、層間絶縁膜を挟んだ電極間の容量が大きくなり、その結果ＴＦＴを含む回路動作の負荷が大きくなる。また、ＳｉＮ膜のみからなる層間絶縁膜１７では、主ゲート電極１４ａの段差を平坦化することにより、その上に形成される電極の断線等を防ぐことが困難となる。従って、図示するように、ＳｉＮ膜の第１層間絶縁膜１７ａの上に、ＳｉＯ２膜の第２層間絶縁膜１７ｂを形成することによって、電極間の容量を低減するとともに、層間絶縁膜１７上面を平坦にすることができる。第１層間絶縁膜１７ａ及び第２層間絶縁膜の膜厚は、例えばそれぞれ３００ｎｍ、７００ｎｍである。なお、層間絶縁膜１７の構造はこれに限定されず、例えばＳｉＯ２膜の単層構造としてもよい。この場合は、ＳｉＯ２膜を形成した後、３〜１００％の水素雰囲気中で熱処理を行うことによって、結晶質Ｓｉ膜の結晶欠陥部を水素終端することができる。層間絶縁膜１７を形成した後、例えばフォトリソグラフィ法及びエッチング法により、主ゲート電極１４ａ、ソース領域及びドレイン領域１５にそれぞれ達するコンタクトホール１８ｇ、１８ｓ、１８ｄを形成する。
【００４４】
続いて、層間絶縁膜１７の上（コンタクトホール１８ｓ、１８ｄ、１８ｇの内部を含む）に、例えばスパッタ法で導電膜を形成する。この導電膜から、フォトリソグラフィ法及びエッチング法等により、所望の形状のソース電極及びドレイン電極１９を形成すると同時にサブゲート電極１４ｂを形成する（図１（ｄ））。本実施形態では、導電膜として、上層からＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層膜を形成した。このような積層膜を用いてソース電極またはドレイン電極１９を形成すると、電極材料のＳｉ膜への拡散及びストレスマイグレーション等によるヒロックの発生を防止することができる。なお、導電膜はＡｌ、Ｃｕ等の単層膜であってもよい。サブゲート電極１４ｂは、ＬＤＤ領域１６を完全にオーバーラップしてもよいし、部分的にオーバーラップするだけでもよい。サブゲート電極１４ｂとＬＤＤ領域１６とがオーバーラップしている部分の面積は、好ましくはＬＤＤ領域１６全体の面積の１／４以上であり、より好ましくは３／４以上である。１／４以上であれば、ＴＦＴの電流駆動力及びホットキャリア劣化耐性を改善できるからであり、３／４以上であれば、ＬＤＤ領域１６を完全にオーバーラップする場合とほぼ同様の高い特性（電流駆動力及びホットキャリア劣化耐性）が得られるからである。一方、オーバーラップしている部分の面積は、好ましくはＬＤＤ領域１６全体の面積の４／５以下である。４／５以下であれば、ＧＯＬＤ構造と同一の特性が得られ、オーバーラップ容量を低減できるからである。本実施形態では、ＬＤＤ領域１６の長さ２μｍに対して、ＬＤＤ領域１６とサブゲート電極１４ｂとの重なりを約１．５μｍとしているので、サブゲート電極１４ｂは、ＬＤＤ領域１６の面積の３／４の面積をオーバーラップしている。これによって、本実施形態のＴＦＴは、サブゲート電極１４ｂがＬＤＤ領域１６を完全に覆っている（重なり２μｍ）構成のＴＦＴとほぼ同様の高いトランジスタ特性が得られる。また、ＬＤＤ領域１６とサブゲート電極１４ｂとの重なりが０．５μｍ（ＬＤＤ領域の面積の１／４）であっても、サブゲート電極がＬＤＤ領域１６と重ならない構造（従来のＬＤＤ構造）のＴＦＴと比べて、電流機動力及びホットキャリア劣化耐性を改善することができる。
【００４５】
図１はＮチャネル型薄膜トランジスタの例を示しているが、Ｐチャネル型薄膜トランジスタも同様な方法で形成できる。Ｐチャネル型薄膜トランジスタの場合には、不純物としてリンの代わりにホウ素等を半導体層にドーピングすることによって、ＬＤＤ領域１６、ソース領域及びドレイン領域１５を形成できる。ドーピングした後、ソース領域及びドレイン領域１５の抵抗を小さくするために、熱処理を行うことが好ましい。熱処理として、炉アニール、レーザーアニール、ランプアニールを行うことができる。
【００４６】
本実施形態の装置は、上述の薄膜トランジスタ１と、薄膜トランジスタ１と異なる他の薄膜トランジスタとを同一の支持体の上に形成したものであってもよい。他の薄膜トランジスタは、例えば、サブゲート電極を設けないこと以外は薄膜トランジスタ１と同様の構成にすることができる。このような装置は、薄膜トランジスタ１の製造プロセスと同様のプロセスで製造することができる。例えば、図１（ｄ）において複数の主ゲート電極１４ａのうち、薄膜トランジスタ１を構成する主ゲート電極１４ａの上にのみサブゲート電極を設け、他の薄膜トランジスタを構成する主ゲート電極１４ａの上にはサブゲート電極を設けないことによって、薄膜トランジスタ１と他の薄膜トランジスタとを同一基板１１上に形成できる。この場合、他の薄膜トランジスタのゲート電極は、薄膜トランジスタ１の層間絶縁膜１７ａ及び１７ｂの下に設けられた主ゲート電極のみから構成される。
【００４７】
本実施形態の薄膜トランジスタを備えた装置は、上述したような構成を有しているので、オフリーク電流を抑えつつ、電流駆動力及びホットキャリア劣化耐性を改善することができる。
【００４８】
本実施形態の薄膜トランジスタを備えた装置を上述したプロセスによって製造すると、同一の導電膜からサブゲート電極とドレイン電極及びソース電極とが形成されるので、製造工程数を抑えることができる。また、異なる構造を有するＴＦＴを同一基板上に形成する場合でも、工程数を増やすことなく、基板上の所望の領域に所望の構造を有するＴＦＴを簡便に形成することができる。
【００４９】
（第２の実施形態）
次に、本発明による装置の第２の実施形態を説明する。
【００５０】
まず、第１の実施形態と同様の工程によって、基板２１上に半導体層及びゲート絶縁膜２３を形成する。この後、ゲート絶縁膜２３上にＷ膜等の電極膜をスパッタ法で形成する。次に、フォトリソグラフィ法等により、電極膜の上にフォトレジスト２０を形成する。このフォトレジスト２０をエッチングマスクとして、第１の主ゲート電極エッチングを行い、主ゲート電極２４ａ’を得る。第１の主ゲート電極エッチングでは、例えばフォトレジストを後退させながらドライエッチングを行うことによって、図２（ａ）に示すように、テーパー部分を有する主ゲート電極２４ａ’を得る。第１の主ゲート電極エッチングの後に、主ゲート電極２４ａ’をマスクとして、半導体層に高ドーズ（例えば５０ｋＶの場合、１×１０１５ａｔｏｍｓ／ｃｍ２以上８×１０１５ａｔｏｍｓ／ｃｍ２以下）でリン等の不純物をドーピングすることによって、半導体層にソース領域及びドレイン領域２５を形成する（図２（ａ））。
【００５１】
次に、図２（ｂ）に示すように、第２の主ゲート電極エッチングを行うことによって、所望の形状を有する主ゲート電極２４ａを形成する。例えば、主ゲート電極２４ａ’のうちのテーパー部分の一部を除去することによって、主ゲート電極２４ａ’のチャネル方向の長さよりも短いチャネル方向の長さを有する主ゲート電極２４ａを形成する。この後、ＬＤＤ領域２６を形成するために、主ゲート電極２４ａをマスクとして低ドーズ（例えば５０ｋＶの場合、１×１０１３ａｔｏｍｓ／ｃｍ２以上８×１０１３ａｔｏｍｓ／ｃｍ２以下）でリン等の不純物を半導体層にドーピングする。これによって、半導体層のうち、主ゲート電極２４ａ’と重なっていたが主ゲート電極２４ａと重なっていない領域にＬＤＤ領域２６が形成される。ＬＤＤ領域２６の好適なチャネル方向の長さは、装置の電源電圧等によって異なる。例えば電源電圧５Ｖ以下の場合には、ＬＤＤ領域１６のチャネル方向の長さが０．３μｍ以上０．５μｍ以下であれば、電流駆動力の低下を抑えつつ、ホットキャリアによる劣化を効果的に防止することができる。同様の理由から、電源電圧が５Ｖより大きく１０Ｖ未満の場合は、ＬＤＤ領域のチャネル方向の長さを０．５μｍ以上１μｍ以下とすることが好ましく、電源電圧が１０Ｖ以上の場合には、ＬＤＤ領域２６のチャネル方向の長さを１μｍ以上２μｍ以下とすることが好ましい。半導体層のうち主ゲート電極２４ａと重なっている部分は、チャネル領域となる。チャネル領域のチャネル方向の長さ（チャネル長）は、電源電圧および回路構成等によって適宜選択する。例えば、電源電圧８Ｖの場合には、ＬＤＤ領域２６のチャネル方向の長さを０．５μｍ以上１μｍ以下とし、チャネル長は２μｍ以上であることが好ましい。一方、短チャネル化に対応するために、チャネル長は４μｍ以下とすることが好ましい。主ゲート電極２４ａは、本実施形態ではＷ膜からなる単層構造を有しているが、複数層構造を有していてもよい。主ゲート電極２４ａのエッチングは、自己整合的にＬＤＤ領域２６を形成できるように複数回行えばよいので、本実施形態では２回行っているが、３回以上行っても勿論よい。また、第１の主ゲート電極エッチングによって、ほぼ長方形の断面を有する主ゲート電極２４ａ’を形成することもできる。この場合、第２の主ゲート電極エッチングとして、ウエットエッチングなどの等方性エッチングを行うことによって、主ゲート電極２４ａ’よりもチャネル方向の長さが短い主ゲート電極２４ａを形成するとよい。
【００５２】
次いで、図２（ｃ）及び図２（ｄ）に示すように、第１の実施形態と同様の方法で、第１及び第２層間絶縁膜２７ａ及び２７ｂを形成し、第２層間絶縁膜２７ｂ上に設けた導電膜から、ソース及びドレイン電極２９とサブゲート電極２４ｂとを形成する。サブゲート電極２４ｂは、ＬＤＤ領域２６のうち主ゲート電極２４ａと重なっていない領域の少なくとも一部をオーバーラップするように形成する。また、ＬＤＤ領域のチャネル方向の長さが０．５μｍ以上１μｍ以下の場合、サブゲート電極２４ｂとＬＤＤ領域２６との重なっている部分のチャネル方向の長さ（重なり寸法）は０．５μｍ以上１μｍ以下とすることが好ましい。
【００５３】
なお、ＬＤＤ領域２６をチャネル領域の両側（ソース側とドレイン側）に形成した後に、写真製版工程及び高ドーズのリンドーピング工程を行うことによって、ソース側のＬＤＤ領域２６のリン濃度を高めてソース領域２５に変えることもできる。これによって、ＬＤＤ領域２６がドレイン側にのみ形成されたＴＦＴを作製できる。
【００５４】
本実施形態では、薄膜トランジスタ２のＬＤＤ領域２６を自己整合法で作製するので、フォトリソグラフィ工程のマスクアライメント精度を考慮する必要がない。そのため、ＬＤＤ領域２６のチャネル方向の長さを、第１の実施形態のＬＤＤ領域１６のチャネル方向の長さ（例えば２μｍ）よりも短くすることができる。その結果、ＬＤＤ領域１６の負荷抵抗の割合を低減することができ、電流駆動力の増大につながる。また、ＬＤＤ領域の２６のチャネル方向の長さを短くすることによって、チャネル領域の長さ（チャネル長）を短くすることが可能になる。チャネル長を短くすると、ＴＦＴの動作速度を向上させることができるので有利である。
【００５５】
（第３の実施形態）
次に、本発明による装置の第３の実施形態について説明する。本実施形態では、主ゲート電極３４ａが、主ゲート電極下層３４ｃと主ゲート電極上層３４ｄとから構成される二層構造を有している。
【００５６】
まず、第１の実施形態と同様の工程によって、基板３１上に半導体層及びゲート絶縁膜３３を形成する。ゲート絶縁膜３３を形成した後、例えばＴａＮ膜を用いて電極膜下層３４ｃ’を形成する。電極膜下層３４ｃ’の上に、例えばＷ膜を用いて電極膜上層を形成する。次いで、フォトレジストを形成した後、電極膜下層をエッチングすることによって、半導体層のチャネル領域となる部分を覆う主ゲート電極膜上層３４ｄを形成する。この電極膜上層３４ｄをマスクとして、半導体層にＬＤＤ領域３６を形成するために、低ドーズで不純物（例えばリン）ドーピングを行う（図３（ａ））。リンドーピングは、例えばゲート絶縁膜３３の膜厚が１００ｎｍ、電極膜下層３４ｃ’の膜厚が２０ｎｍ以上４０ｎｍ以下である場合には、９０ｋＶで５×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１４ａｔｏｍｓ／ｃｍ２以下のドーズ量で行うことができる。上記条件でリンドーピングを行うと、ホットキャリア劣化耐性に優れたＬＤＤ領域３６を形成することができる。
【００５７】
次に、図３（ｂ）に示すように、主ゲート電極上層３４ｄの側壁にサイドウォール５０を形成する。サイドウォール５０は絶縁膜でも導電性膜でも構わない。サイドウォール５０は、例えばＳｉＯ２膜をＣＶＤ法により成膜した後、ＳｉＯ２膜をエッチバックすることにより形成できる。この後、主ゲート電極上層３４ｄとサイドウォール５０とをマスクとして、電極膜下層３４ｃ’をエッチングすることにより、主ゲート電極下層３４ｃを形成する。得られた主ゲート電極下層３４ｃのチャネル方向の長さは、主ゲート電極上層３４ｄのチャネル方向の長さよりも大きくなる。これらの長さの差は、サイドウォール５０の幅によって決まる。例えば、Ｗ膜からなる主ゲート電極上層３４ｄの厚さが３００ｎｍである場合、厚さ３００ｎｍのＳｉＯ２膜を形成すると、約０．２５μｍ幅のサイドウォール５０が形成される。従って、主ゲート電極下層３４ｃは、主ゲート電極上層３４ｄよりも、両端でそれぞれ０．２５μｍずつ長くなる。この長さが、主ゲート電極３４ａ（主ゲート電極下層３４ｃ）とＬＤＤ領域３６との重なり寸法となる。
【００５８】
この後、図３（ｃ）に示すように、フォトレジスト３０を形成し、フォトレジスト３０をマスクとして高ドーズ（例えば５０ｋＶの場合、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１５ａｔｏｍｓ／ｃｍ２以下）で不純物（例えばリン）のドーピングを行う。これによって、半導体層のうちフォトレジスト３０と重なる領域は、ＬＤＤ領域３６またはチャネル領域として残り、フォトレジスト３０と重ならない領域にはソース領域及びドレイン領域３５が形成される。本実施形態では、主ゲート電極下層３４ｃと重ならないＬＤＤ領域３６をソース側とドレイン側の両方に形成しているが、片側のみに形成してもよい。
【００５９】
次いで、図３（ｄ）及び図３（ｅ）に示すように、第１の実施形態と同様に、第１及び第２層間絶縁膜３７ａ及び３７ｂを形成した後、第２層間絶縁膜３７ｂ上に形成された導電膜から、ソース電極及びドレイン電極３９とサブゲート電極３４ｂとを形成する。サブゲート電極３４ｂは、ＬＤＤ領域３６のうち主ゲート電極３４ａと重なっていない領域の少なくとも一部をオーバーラップするように形成する。
【００６０】
本実施形態では、主ゲート電極３４ａは、ＬＤＤ領域３６のチャネル端からチャネル方向に、０．２μｍ以上０．５μｍ以下をオーバーラップすることが好ましい。０．２μｍ以上であれば、より優れたホットキャリア劣化耐性が得られるからであり、０．５μｍ以下であれば、ゲート／ドレイン重なり容量及びオフリーク電流をより低減できるからである。例えば、ＬＤＤ領域３６のチャネル方向の長さが０．５μｍ以上２μｍ以下の場合、主ゲート電極３４ａとＬＤＤ領域３６との重なり寸法は、好ましくは０．１μｍ以上０．５μｍ以下であり、より好ましくは０．２μｍ以上０．３μｍ以下である。なお、主ゲート電極３４ａとＬＤＤ領域３６との重なっている部分の面積または重なり寸法は、前述したように、サイドウォールの幅３０によって調整することができる。一方、サブゲート電極３４ｄは、他の実施形態と同様に、ＬＤＤ領域３６の面積の１／４以上４／５以下の面積と重なっていることが望ましい。言い換えれば、ＬＤＤ領域３６の面積の１／４以上４／５以下の面積が、主ゲート電極３４ａまたはサブゲート電極３４ｂによってオーバーラップされることが望ましい。
【００６１】
なお、本実施形態の装置は、薄膜トランジスタ３と、薄膜トランジスタ３と異なる他の薄膜トランジスタとを同一支持体（基板３１）上にさらに有していてもよい。例えば、他の薄膜トランジスタは、主ゲート電極下層３４ｃがＬＤＤ領域３６の略全体をオーバーラップしている以外は、薄膜トランジスタ３と同様の構造を有していてもよい。この場合、図３（ｃ）において、同一基板上に設けられた複数の主ゲート電極３４ａのうち、薄膜トランジスタ３を構成する主ゲート電極３４ａを選択的にフォトレジスト３０で覆うことによって、上記と同様のプロセスで、薄膜トランジスタ２及び他の薄膜トランジスタを同一基板上に形成できる。
【００６２】
上述したように、本実施形態の薄膜トランジスタを備えた装置では、主ゲート電極３４ａ（主ゲート電極下層３４ｃ）がＬＤＤ領域３６の一部をオーバーラップしているので、ホットキャリア劣化耐性に優れたＴＦＴを作製できる。また、サブゲート電極３４ｂがＬＤＤ領域３６のうち主ゲート電極３４ａと重なっていない領域の少なくとも一部をオーバーラップしているので、主ゲート電極のみがＬＤＤ領域をオーバーラップしている構造のＴＦＴ（従来のＧＯＬＤ構造のＴＦＴ）で問題となっていたオフリーク電流やゲート／ドレイン重なり容量を低減することができる。
【００６３】
また、本実施形態の薄膜トランジスタを備えた装置の製造方法によれば、種類の異なる薄膜トランジスタを、使用する電源電圧及び使用する回路に応じて所望の位置に形成することが簡便にできる。
【００６４】
（第４の実施形態）
次に、本発明による装置の第４の実施形態を説明する。
【００６５】
図４（ａ）及び図４（ｂ）に示さすように、第１の実施形態と同様の方法で、半導体層上に設けられたゲート絶縁膜４３上に主ゲート電極４４ａを形成した後、半導体層にＬＤＤ領域４６とソース領域及びドレイン領域４５とを形成する。次いで、図４（ｃ）に示すように、主ゲート電極４４ａ上に第１層間絶縁膜４７ａを形成し、その上に第２層間絶縁膜４７ｂを形成する。この後、例えばフォトリソグラフィ法及びエッチング法により、第２層間絶縁膜４７ｂのうちサブゲート電極４４ｂが形成される領域を含む部分を選択的に除去する。例えば、ＳｉＮ膜を用いて第１層間絶縁膜４７ａを形成し、ＳｉＯ２膜を用いて第２層間絶縁膜４７ｂを形成すれば、第２層間絶縁膜４７ｂのみを比較的簡単に除去できる。層間絶縁膜４７は、層間絶縁膜４７のうちサブゲート電極４４ｂが形成される領域の厚さが、他の領域の厚さよりも小さくなるように形成されていればよく、単層または３層以上の複数層であってもよい。
【００６６】
次に、図４（ｄ）及び図４（ｅ）に示すように、第１層間絶縁膜４７ａ及び第２層間絶縁膜４７ｂに、ソース領域及びドレイン領域４５と主ゲート電極４４ａとにそれぞれ達するコンタクトホール４８ｓ、４８ｄ、４８ｇを形成する。続いて、他の実施形態と同様に、層間絶縁膜４７上（コンタクトホール４８の内部を含む）に導電膜を形成し、この導電膜から、ソース電極及びドレイン電極４９とサブゲート電極４４ｂとを形成する。サブゲート電極４４ｂは、ＬＤＤ領域４６の少なくとも一部をオーバーラップするように形成する。
【００６７】
本実施形態では、サブゲート電極４４ｂとＬＤＤ領域４６とに挟まれた層間絶縁膜４７の厚さｄ１は、ソース電極またはドレイン電極４９と半導体層とに挟まれた層間絶縁膜４７の厚さｄ２よりも小さい。本実施形態では、第１層間絶縁膜４７ａとして比誘電率がＳｉＯ２膜の約２倍であるＳｉＮ膜を使用しているので、サブゲート電極４４ｂによるＬＤＤ領域４６へのキャリア誘起効果は特に大きくなる。その結果、ＧＯＬＤ構造のＴＦＴと同程度の高い電流駆動力を得ることが可能になる。一方、ゲート絶縁膜４３のみでなく、絶縁膜４４ａを介して、サブゲート電極４４ｂとＬＤＤ領域４６とが重なっているため、ゲート−ドレイン間の距離が大きい。よって、ＧＯＬＤ構造のＴＦＴで問題となっていたゲート／ドレインとの重なり容量を低減でき、またオフリーク電流も小さくできる。例えば、薄膜トランジスタ４のサブゲート電極４４ｂとＬＤＤ領域４６との重なり寸法と、従来のＧＯＬＤ構造を有するＴＦＴのゲート電極とＬＤＤ領域との重なり寸法とが同じ場合、ゲート絶縁膜４３を１００ｎｍ、第１層間絶縁膜４７ａを３００ｎｍとすると、薄膜トランジスタ４の重なり容量は、従来のＧＯＬＤ構造を有するＴＦＴの重なり容量の４０％程度となる。層間絶縁膜４７の厚さｄ１は、好ましくは２００ｎｍ以上５００ｎｍ以下である。厚さｄ１がこの範囲内であれば、ゲート／ドレイン重なり容量を抑えながら、電流駆動力を高めることができる。
【００６８】
上述したように、本実施形態の装置における薄膜トランジスタ４では、ＬＤＤ領域４６とサブゲート電極４４ｂとに挟まれた層間絶縁膜４７の厚さｄ１を、ソース電極またはドレイン電極４９と半導体層とに挟まれた層間絶縁膜４７の厚さｄ２よりも小さくしている。そのため、層間絶縁膜４７の厚さｄ１と厚さｄ２とが等しい構造の薄膜トランジスタよりも、電流駆動力を向上させることができる。なお、本実施形態では、第１の実施形態の薄膜トランジスタ１の層間絶縁膜の厚さｄ１を小さくすることによって薄膜トランジスタ４を作製しているが、第２及び第３の実施形態２の薄膜トランジスタ２及び３に層間絶縁膜の厚さｄ１を小さくする構造を適用することも可能である。
【００６９】
【発明の効果】
上述したように、本発明の装置におけるＴＦＴは、従来のＬＤＤ構造を有するＴＦＴよりも優れたホットキャリア劣化耐性及び電流駆動力を有する。また、従来のＧＯＬＤ構造を有するＴＦＴよりも、オフリーク電流を抑制することができ、かつゲート／ドレイン重なり容量を低減することができる。さらに、装置の電源電圧及び回路構成によって、異なる構造を有する複数の薄膜トランジスタを同一基板上に形成できるため、回路特性を向上できる。従って、本発明によると、従来よりも高性能で長期信頼性の高い液晶表示装置、有機ＥＬ表示装置等の薄膜トランジスタを備えた装置を提供できる。
【００７０】
また、本発明によると、工程数を増加させることなく、上記の薄膜トランジスタを備えた装置を製造する簡便な方法を提供できる。
【図面の簡単な説明】
【図１】（ａ）から（ｄ）は、本発明の第１の実施形態における薄膜トランジスタの構造及び製造方法を説明するための模式的な断面図である。
【図２】（ａ）から（ｄ）は、本発明の第２の実施形態における薄膜トランジスタの構造及び製造方法を説明するための模式的な断面図である。
【図３】（ａ）から（ｅ）は、本発明の第３の実施形態における薄膜トランジスタの構造及び製造方法を説明するための模式的な断面図である。
【図４】（ａ）から（ｅ）は、本発明の第４の実施形態における薄膜トランジスタの構造及び製造方法を説明するための模式的な断面図である。
【符号の説明】
１、２、３、４  薄膜トランジスタ
１０、２０、３０、４０  フォトレジスト
１１、２１、３１、４１  基板
１２、２２、３２、４２  チャネル領域
１３、２３、３３、４３  ゲート絶縁膜
１４ａ、２４ａ、３４ａ、４４ａ  主ゲート電極
１４ｂ、２４ｂ、３４ｂ、４４ｂ  サブゲート電極
３４ｃ  主ゲート電極下層
３４ｄ  主ゲート電極上層
１５、２５、３５、４５  ソース領域またはドレイン領域
１６、２６、３６、４６  ＬＤＤ領域
１７ａ、２７ａ、３７ａ、４７ａ  第一層間絶縁膜
１７ｂ、２７ｂ、３７ｂ、４７ｂ  第二層間絶縁膜
１８、２８、３８、４８  コンタクトホール
１９、２９、３９、４９  ソース電極またはドレイン電極
５０  サイドウォール
【図１】
2004247536.tif 000003
【図２】
2004247536.tif 000004
【図３】
2004247536.tif 000005
【図４】
2004247536.tif 000006