(57)【要約】【課題】ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、ステータスを取り出し可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供すること。【解決手段】本通信制御回路１００は、受信データ１６０を先入れ先出しで格納する受信データバッファ１１０と、前記受信データのステータスを生成するステータス生成回路１４０と、受信データバッファ１１０と同じ段数で、同期して入出力が行われ、ステータスを先入れ先出しで格納するステータスバッファ１２０と、ステータス保持レジスタ１９０と、ＤＭＡリクエスト信号、割込み信号、最終データ読み出し終了後の切り替え制御信号を出力する制御回路１８０と、受信データバッファからの出力とステータスバッファからの出力を受け付け、前記切り替え制御信号に基づきいずれかのデータを選択して出力するセレクタ回路１３０とを含む。【選択図】　図２
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【特許請求の範囲】
【請求項１】
ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
受信データバッファと同じ段数を有し受信データバッファと同期して入出力が行われるよう制御され、ステータス生成回路からの出力を先入れ先出しで格納するステータスバッファと、
ステータスバッファからの１段分の出力を保持するステータス保持レジスタと、
最終データ読み出し終了後にセレクタ回路に向け切り替え制御信号を出力するとともに、セレクタ回路の出力をＤＭＡ方式で転送するためのＤＡＭリクエスト信号を出力する制御回路と、
受信データバッファからの出力とステータスバッファからの出力を受け付け、前記切り替え制御信号に基づきいずれかのデータを選択して出力するセレクタ回路と、
含むことを特徴とする通信制御回路。
【請求項２】
請求項１において、
前記制御回路は、
発生した受信終了割り込みを最終データの読み出し終了後にアサートする回路と、
受信データイネーブル割り込み及びアサートされた受信終了割り込みの少なくとも一方に基づきＤＡＭリクエスト信号を生成するＤＡＭリクエスト信号を生成回路とを含み、
最終データの読み出し終了前は、受信データイネーブル割り込みに基づきＤＡＭリクエスト信号を生成し、最終データの読み出し終了後はアサートされた受信終了割り込みに基づきＤＡＭリクエスト信号を生成することを特徴とする通信制御装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記制御回路は、
ステータス保持レジスタの値の転送終了後に割り込み信号を出力することを特徴とする通信制御装置。
【請求項４】
請求項１乃至３のいずれかの通信制御回路を含む通信制御装置。
【請求項５】
請求項１乃至４のいずれかの通信制御回路を含むマイクロコンピュータ。
【請求項６】
請求項５に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術】
通信制御装置は、ＨＤＬＣ手順にしたがって受信したデータについてビット誤り検出を行い、検出結果に基づき各バイト毎にステータスを生成する。そして受信データを処理する側（例えばＣＰＵ）ではこのステータスを見ることで、データが正しく転送されているかを判断することができる。
【０００３】
ここにおいて受信データのフラグチェックシーケンスの最終データに対応して生成されるステータスが、受信データ全体が正しく転送されているかを判断可能なステータスである。
【０００４】
ところが従来のハードウエア構成では、データの受信終了を知らせるデータ終了割り込み処理よりＤＭＡ転送が優先されるため、最終データの読み出し後にデータ終了割り込みが行われる事になり、最終データが読み出された後ではステータスの保証がなくなる為に最終データに対応したステータスを取り出すことが困難であった。
【０００５】
【特許文献１】特開平０１−７３９４４号公報
【特許文献２】特許第２７６３００９号公報
【特許文献３】特開平０３−１１８４８号公報
【０００６】
【発明が解決しようとする課題】
このようなステータスの処理としては、従来下記の方法が提案されている。
【０００７】
「特０２５２０９０５」「特開平０１−７３９４４」では、データ受信時受信データと共に毎回ステータスをＤＭＡ転送する方法が提案されている。しかし毎回ステータスを読み出すため、毎回のＤＭＡ転送のバス占有時間が長くなり、かつＤＭＡ転送先のバッファの容量も大きくなるという問題点があった。
【０００８】
「特０２７６３００９」ではフレーム終了を認識した場合、最終データ割り込み信号でＤＭＡ転送をマスクし、割込み処理を先に行い、ステータスを読み出す方法が提案されている。しかし、割込み処理においてステータスの読み出しを行う為に、他にプライオリティの高い割込みが存在した場合は処理がおくれ、受信データオーバーランが発生する可能性がある。フレームサイズが特定できない場合においては、ステータスだけでなく最終データの読み出しや、フラグシーケンスが後続フレームと兼用になっていないかを判断してのＤＭＡコントローラの設定まで行う必要がある。さらに他の割り込みの発生が重なった場合を想定すると受信データオーバーランへの影響は大きいと考えられる。
【０００９】
「特開平０２−２２４５４２」「特開平０３−１１８４８」は、ともに通信制御部にＤＭＡ機能を内蔵したものである。前者は転送データ数＋１を転送データ数設定レジスタに設定するもの、後者は転送データ数設定レジスタにセットできる最大数をセットしておくもので任意のデータ長に対応したものである。ともにステータスは最後に付加して転送する。ステータス転送の為のＤＭＡのトリガは、前者は転送データ数設定レジスタの設定値が“１”になった時、後者は終了フラグを検出しての終了割込みの発生時であり、一連の連続したＤＭＡ動作でステータスまで読み出す。しかしながら、通信制御装置自身にＤＭＡを持つ構成である事から、複数のチャネルを設けるとそのチャネル数分のバス使用権の調停が発生し、場合によってはこの負荷の為にバスサイクルに影響がでる可能性があるという問題がある。また、ステータスを退避するバッファが無い為に、受信データの転送後かつステータスの転送前に次のフレームのデータを受信した場合には、転送すべきステータスを消失してしまう事になるので、受信エラーの確率が高くなるという問題がある。
【００１０】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、ステータスを取り出し可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供を目的とする。
【００１１】
【課題を解決するための手段】
（１）本発明は、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
受信データバッファと同じ段数を有し受信データバッファと同期して入出力が行われるよう制御され、ステータス生成回路からの出力を先入れ先出しで格納するステータスバッファと、
ステータスバッファからの１段分の出力を保持するステータス保持レジスタと、
最終データ読み出し終了後にセレクタ回路に向け切り替え制御信号を出力するとともに、セレクタ回路の出力をＤＭＡ方式で転送するためのＤＡＭリクエスト信号を出力する制御回路と、
受信データバッファからの出力とステータスバッファからの出力を受け付け、前記切り替え制御信号に基づきいずれかのデータを選択して出力するセレクタ回路と、
を含むことを特徴とする。
【００１２】
ＨＤＬＣ手順とはハイレベル・データリンク制御手順を意味する。なお受信データの転送データサイズは、固定長でも良いし可変長でもよい。
【００１３】
最終データ読み出し終了の検出は、例えば通信制御回路のデータ受信終了処理の過程で発生する受信終了割り込みによって検出してもよいし、例えば受信データが固定長の場合には当該固定のデータ長と受信データのカウント値を比較することによって最終データ読み出し終了を検出するようにしてもよい。
【００１４】
本発明によれば、受信データバッファとステータスバッファは段数が同じで、同期して入出力が行われるため、フレームの最終データが受信データバッファから出力されるときに、フレームの最終データに対応したステータスがステータスバッファからステータス保持レジスタに出力される。その後にステータス保持レジスタの値の出力がセレクタ回路によって選択されるとともにＤＭＡリクエスト信号が出力され、ステータスの転送が行われる。
【００１５】
このように本発明は、最終データの読み出し後に、最終データに対応したステータスをＤＭＡ転送することが出来るため、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、データの受信終了を知らせるデータ終了割り込み処理よりＤＭＡ転送が優先されるハードウエア構成でも、最終データに対応したステータスをとりだすことが可能になる。
【００１６】
なお本発明は、フレームサイズが不明の場合でも適用可能である。
【００１７】
また本発明によれば、バス占有率の増大やＤＭＡ転送領域の増大を招くこともなく、余分なプログラム制御も必要なく最終データに対応したステータスをとりだすことができる。
【００１８】
（２）本発明の通信制御装置は、
前記制御回路は、
発生した受信終了割り込みを最終データの読み出し終了後にアサートする回路と、
受信データイネーブル割り込み及びアサートされた受信終了割り込みの少なくとも一方に基づきＤＡＭリクエスト信号を生成するＤＡＭリクエスト信号を生成回路とを含み、
最終データの読み出し終了前は、受信データイネーブル割り込みに基づきＤＡＭリクエスト信号を生成し、最終データの読み出し終了後はアサートされた受信終了割り込みに基づきＤＡＭリクエスト信号を生成することを特徴とする。
【００１９】
（３）本発明の通信制御装置は、
前記制御回路は、
ステータス保持レジスタ転送の為のＤＭＡリクエストの生成以降に終了割り込み信号を出力することを特徴とする。
【００２０】
出力された割り込み信号は、例えば割り込みコントローラに入力される。
【００２１】
（４）本発明の通信制御装置は、上記のいずれかの通信制御回路を含むことを特徴とする。
【００２２】
（５）本発明のマイクロコンピュータは、上記いずれかの通信制御回路を含むことを特徴とする。
【００２３】
（６）本発明の電子機器は、上記記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００２４】
【発明の実施の形態】
１．通信制御回路
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２５】
本実施の形態は、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路に関する。
【００２６】
ＨＤＬＣ手順のフレームには、情報を伝送するときのフレームである情報（Ｉ）フレームと、データリンクの監視、制御のためのフレームである監視（Ｓ）フレームと、モード設定の要求、応答、以上の報告のためのフレームである非番号制（Ｕ）フレームがある。
【００２７】
図１は、ＨＤＬＣ手順のフレーム構成（情報（Ｉ）フレーム）について説明するための図である。
【００２８】
情報（Ｉ）フレーム１０は、フラグシーケンス（Ｆ）１１、アドレスフィールド（Ａ）１２、コントロールフィールド（Ｃ）１３，情報データ部（Ｉ）１４，フレームチェックシーケンス（ＦＣＳ）１５，フラグシーケンス１６とを含む。
【００２９】
フラグシーケンス（Ｆ）１１は、フレームの開始を示すものであり、開始フラグ’７Ｅ’（１６進）が格納されている。
【００３０】
アドレスフィールド（Ａ）１２は、二次局（複合局）の識別コードであり、コマンドの場合には受信すべき局の識別コードが、レスポンスの場合には送信した局の識別コードが格納される。
【００３１】
コントロールフィールド（Ｃ）１３は，フレームの種類（情報フレーム（Ｉ）、監視（Ｓ）フレーム、非番号制（Ｕ）フレームのいずれであるか）を示すデータが格納される。
【００３２】
情報データ部（Ｉ）１４は，ユーザーデータがおかれる部分であり、ビット構成、ビット長の制限はないが送受信局間での合意は必要である。
【００３３】
フレームチェックシーケンス（ＦＣＳ）１５は，誤り制御のためのフィールドであり、１６ビットのシーケンスが格納される。
【００３４】
フラグシーケンス（Ｆ）１６は、フレームの終了を示すものであり、終了フラグ’７Ｅ’（１６進）が格納されている。
【００３５】
図２は本実施の形態の通信制御回路の構成について説明するための図である。
【００３６】
本通信制御回路１００は、ＨＤＬＣ手順のフレーム構成を有するシリアルデータ１６０を受信し、シリアル−パラレル変換部１５０で変換したパラレルデータ１５１を、ＤＭＡ方式で転送する通信制御回路であり、受信データバッファ１１０と、ステータス生成回路１４０と、ステータスバッファ１２０と、ステータス保持レジスタ１９０と、制御回路１８０と、セレクタ回路１３０とを含む。
【００３７】
受信データバッファ１１０は、パラレルデータ１５１を先入れ先出しで格納する。
【００３８】
ステータス生成回路１４０は、前記パラレルデータ１５１を所定ビット毎にビット誤り検出を行い、ステータスを生成する。
【００３９】
ステータス保持レジスタ１９０は、受信データバッファ１１０と同じ段数を有し受信データバッファ１１０と同期して入出力が行われるよう制御され、ステータス生成回路１４０からの出力を先入れ先出しで格納する。
【００４０】
ステータス保持レジスタ１９０は、ステータスバッファ１２０からの１段分の出力を保持する。
【００４１】
制御回路１８０は、受信終了割り込みアサート回路１８２，ＤＭＡリクエスト信号生成回路１８４，切り替え制御信号生成回路１８６，割り込み信号生成回路１８８とを含む。切り替え制御信号生成回路１８６は、最終データ読み出し終了後にセレクタ回路１３０に向け切り替え制御信号１８７を出力する。ＤＭＡリクエスト信号生成回路１８４は、セレクタ回路１４０の出力をＤＭＡ方式で転送するためのＤＡＭリクエスト信号１８５を出力する。
【００４２】
また受信終了割り込みアサート回路１８２が、発生した受信終了割り込みを最終データの読み出し終了後にアサートし、ＤＭＡリクエスト信号生成回路１８４が、受信データイネーブル割り込み及びアサートされた受信終了割り込みの少なくとも一方に基づきＤＡＭリクエスト信号１８５を生成するＤＡＭリクエスト信号を生成するようにし、最終データの読み出し終了前は、受信データイネーブル割り込みに基づきＤＡＭリクエスト信号１８５を生成し、最終データの読み出し終了後はアサートされた受信終了割り込みに基づきＤＡＭリクエスト信号１８５を生成する。
【００４３】
また割り込み信号生成回路１８８は、ステータス保持レジスタ１９０の値の転送終了後に割り込み信号１８９を出力するようにしてもよい。出力された割り込み信号は、例えば割り込みコントローラにいく。
【００４４】
セレクタ回路１３０は、受信データバッファ１１０からの出力とステータスバッファ１２０からの出力を受け付け、前記切り替え制御信号１８６に基づきいずれかのデータを選択してバス１７０に出力する。
【００４５】
また受信データバッファ１１０は例えば１バイト毎に先入れ先出しで入出力可能なＦＩＦＯとして構成されている。
【００４６】
ステータス生成回路１４０は、ビット誤り検出としてフレームチェックシーケンス（ＦＣＳ）（図１の１５参照）を用いてＣＲＣチェックを行う。
【００４７】
最終データ読み出し終了の検出は、例えば通信制御回路のデータ受信終了処理の過程で発生する受信終了割り込みによって検出してもよいし、例えば受信データが固定長の場合には当該固定のデータ長と受信データのカウント値を比較することによって最終データ読み出し終了を検出するようにしてもよい。
【００４８】
本発明によれば、受信データバッファ１１０とステータスバッファ１２０は段数が同じで、同期して入出力が行われるため、フレームの最終データが受信データバッファ１１０から出力されるときに、フレームの最終データに対応したステータスがステータスバッファ１２０からステータス保持レジスタ１９０に出力される。その後にステータス保持レジスタ１２０の値の出力がセレクタ回路１３０によって選択されバスに出力されるとともにＤＭＡリクエスト信号１８５が出力される。
【００４９】
このように本発明は、最終データの読み出し後に、最終データに対応したステータスをＤＭＡ転送することが出来るため、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、データの受信終了を知らせるデータ終了割り込み処理よりＤＭＡ転送が優先されるハードウエア構成でも、最終データに対応したステータスをとりだすことが可能になる。
【００５０】
なお本発明は、フレームサイズが不明の場合でも適用可能である。
【００５１】
また本発明によれば、バス占有率の増大やＤＭＡ転送領域の増大を招くこともなく、余分なプログラム制御も必要なく最終データに対応したステータスをとりだすことができる。
【００５２】
図３は、ＤＭＡリクエスト信号生成回路の構成の一例である。
【００５３】
同図に示すように、ＤＭＡリクエスト生成回路１８４は、受信データイネーブル割り込み２１２と受信終了割り込み２１４を入力してＤＭＡリクエスト信号１８４を出力する論理和回路として構成することが出来る。受信データイネーブル割り込み２１２は通信制御回路の中で例えばデータ受信処理の１つとして発生するものであり、受信終了割り込み２１４は通信制御回路の中で例えばデータ受信終了処理の１つとして発生するものを使用することが出来る。
【００５４】
このようにすると、割り込み信号を使用するという簡易な構成でＤＭＡリクエストを生成することができる。
【００５５】
図４は通信制御回路における割り込み信号の働きと動作の関係について説明するための図である。
【００５６】
本実形態の通信制御装置の受信動作においては、受信データイネーブル、受信データオーバーランエラー、受信終了割り込みの３種類の割り込みが発生する。受信データイネーブルは、データを受信したことを知らせる割り込みである。受信データオーバーランエラーは、データが上書きされたことを知らせる割り込みであり、これは受信バッファがフルになった状態でもデータの読み出しが行われない状態で次のデータを受信したときに発生するもので、この時の動作は失敗ということになる。受信終了割り込みは、受信の終了を知らせる割り込みである。
【００５７】
ここで本通信制御回路では、前記受信データイネーブルをＤＭＡコントローラへのリクエスト信号として使用し、受信データはＤＭＡを使用して読み出される。この場合受信データの読み出しとともに、受信データイネーブルが一旦解除されるようなハードウエアを設計することが好ましい。
【００５８】
すなわち図４のＳ１〜Ｓ８に示すようにデータを受信すると、受信データイネーブルが発生する。これをＤＭＡリクエストとして、セレクタ回路により受信データバッファからの出力が選択されて、ＤＭＡにより受信データを転送する。
【００５９】
そして最終データを受信したら（Ｓ９）、受信データイネーブル割り込みと受信終了割り込みが発生する（Ｓ１０）。ここで受信終了割り込みは、最終受信データがＤＡＭにより転送されるまでマスクされ、最終データ読み出し終了後にアサート状態となる。
【００６０】
ここで制御回路は、最終データ読み出し終了後にセレクタ回路に向け切り替え制御信号を出力するとともに、セレクタ回路の出力をＤＭＡ方式で転送するためのＤＡＭリクエスト信号を出力するため、セレクタ回路によりステータスバッファからの出力が選択されて、ＤＭＡによりステータスが転送される（Ｓ１１）。
【００６１】
図５は、本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【００６２】
半導体集積回路装置（ＩＣ）３００は、通信制御回路３１０、割り込みコントローラ３２０、ＤＭＡコントローラ３３０、ＣＰＵ３５０とを含み、これらは内部バス３６０を介して接続されている。　通信制御回路３１０は、ＨＤＬＣ手順のフレーム構成を有するデータ３７０を受信して、ＤＭＡリクエスト３１２をＤＭＡコントローラ３３０に向け出力する。
【００６３】
ＤＭＡコントローラ３３０によって読み出された受信データ３１６は、一旦メモリ３４０に格納されて、ＣＰＵ３５０等によって使用されるようにしてもよい。
【００６４】
また通信制御回路３１０が検出した受信終了割り込みを割り込みコントローラ３２０に向け出力し、割り込みコントローラが、ＣＰＵ３５０に対し受信終了割り込み３２２を行う。
【００６５】
なお図５では本通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０と共に１つのＩＣチップに集積されている場合について説明したがこれに限られない。例えば通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０とは別個に通信制御装置用のチップに集積されている場合でもよい。
【００６６】
図６は、本通信制御装置を含んだボードの一例である。
【００６７】
ボード４００は、通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０とを含み、これらは外部バス４６０を介して接続されている。このように通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０はそれぞれ別個に集積されたチップをボード上で接続する場合でもよい。
【００６８】
２．マイクロコンピュータ
図７は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００６９】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００７０】
ここで通信制御回路５９０は、例えば図２又は図３で説明したような構成を有している。
【００７１】
３．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００７２】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。　音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００７３】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図７で説明したような構成を有している。
【００７４】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００７５】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００７６】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００７７】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００７８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】ＨＤＬＣ手順のフレーム構成（情報（Ｉ）フレーム）について説明するための図である。
【図２】本実施の形態の通信制御回路の第１の実施例の構成について説明するための図である。
【図３】ＤＭＡリクエスト信号生成回路の構成の一例である。
【図４】通信制御回路における割り込み信号の働きと動作の関係について説明するための図である。
【図５】本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【図６】本通信制御装置を含んだボードの一例である。
【図７】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図８】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図９】図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１００　通信制御回路、　１１０　受信データバッファ、　１２０　ステータスバッファ、　１３０　セレクタ回路、　１４０　ステータス生成回路、　１５０シリアル−パラレル変換部、　１５１　パラレルデータ、　１６０　受信データ、　１７０　データバス、　１８０　制御回路、　１８２　受信終了割り込みアサート回路、　１８４　ＤＭＡリクエスト信号生成回路、　１８５　ＤＭＡリクエスト信号、　１８６　切り替え制御信号生成回路、　１８７　切り替え制御信号、　１８８　割り込み信号生成回路、　１８９　割り込み信号、　１９０　ステータス保持レジスタ、　２１０　論理和回路、　２１２　受信データイネーブル割り込み、　２１４　受信終了割り込み、　３００　半導体集積回路装置、３１０　通信制御回路、　３２０　割り込みコントローラ、　３３０　ＤＭＡコントローラ、　３４０　メモリ、　３５０　ＣＰＵ、　５１０　ＣＰＵ、
５２０　キャッシュメモリ、　５３０　ＬＣＤコントローラ、　５４０　リセット回路、　５５０　プログラマブルタイマ、　５６０　リアルタイムクロック（ＲＴＣ）、　５７０　ＤＭＡコントローラ、　５８０　割り込みコントローラ、５９０　通信制御回路、　６００　バスコントローラ、　６１０　Ａ／Ｄ変換器、　６２０　Ｄ／Ａ変換器、　６３０　入力ポート、　６４０　出力ポート、６５０　Ｉ／Ｏポート、　６６０　クロック発生装置（ＰＬＬ）、　６７０　プリスケーラ、　６８０　各種バス、　６９０　各種ピン、　７００　マイクロコンピュータ、　７１０　ＲＯＭ、　７２０　ＲＡＭ、　７３０　ＭＭＵ、
８００　電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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