(57)【要約】【課題】単結晶半導体層の薄膜化を実現し、素子単位で選択的にＳＯＮ構造を形成可能な半導体装置の製造方法及び半導体基板の製造方法を提供する。【解決手段】まず、シリコン基板１における素子形成領域Ｓとその周囲を囲む領域Ｘに多孔質シリコン層１Ａを形成した後、この多孔質シリコン層１Ａの上面に第一のエピタキシャル成長層２Ａを形成する。次に、第一のエピタキシャル成長層２Ａにおいて素子形成領域Ｓの周囲を囲む領域Ｘの一部に開口部を形成し、この開口部からエッチングによって多孔質シリコン層１Ａを除去しシリコン基板１内に空孔部Ｈを形成する。そして、第一のエピタキシャル成長層２Ａの開口部及びこの開口部直下の空孔部を第二のエピタキシャル成長層２Ｂで充填した後、この空孔部Ｈ直上の第二のエピタキシャル成長層２Ｂ上に、ＭＯＳ型トランジスタを形成する。【選択図】          図１
2004247463.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、
前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、
前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、
前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、
前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、
前記開口部を閉塞する工程と、
前記空孔部直上の前記第一の単結晶半導体層に、半導体素子を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、
前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、
前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、
前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、
前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、
前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に、第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、
前記空孔部直上の第二の単結晶半導体層に、半導体素子形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
少なくとも素子形成領域及び素子分離領域における半導体基板内に、多孔質半導体層を形成する工程と、
前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、
前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、
前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、
前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、
前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、
前記空孔部直上の前記第二の単結晶半導体層に、半導体素子を形成する工程と、
素子分離領域における前記多孔質半導体層を除去し、素子分離領域となる前記半導体基板内に凹部を形成する工程と、
前記凹部内に絶縁物を充填する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記多孔質半導体層は、陽極化成法を用いて形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記多孔質半導体層は、前記半導体基板内における深部に形成される高多孔質半導体層と、当該高多孔質半導体層の上面に形成される低多孔質半導体層と、から構成したことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
少なくとも前記空孔部の内面を構成する前記第一の単結晶半導体層及び前記半導体基板の表面に、酸化膜を形成する工程を備えたことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
素子形成領域に空孔部が形成された半導体基板の製造方法であって、
少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、
前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、
前記多孔質半導体層を含む前記半導体基板の全面に、第一の単結晶半導体層を形成する工程と、
前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、
前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、
前記開口部を閉塞する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項８】
素子形成領域に空孔部が形成された半導体基板の製造方法であって、
少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、
前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、
前記多孔質半導体層を含む前記半導体基板の全面に、第一の単結晶半導体層を形成する工程と、
前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、
前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、
前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項９】
素子形成領域に空孔部が形成された半導体基板の製造方法であって、
少なくとも素子分離領域における半導体基板内に、多孔質半導体層を形成する工程と、
前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、
前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、
前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、
前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、
前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、
素子分離領域における前記多孔質半導体層を除去し、素子分離領域となる前記半導体基板内に凹部を形成する工程と、
前記凹部内に絶縁物を充填する工程と、
を備えたことを特徴とする半導体基板の製造方法。
【請求項１０】
前記多孔質半導体層は、陽極化成法を用いて形成することを特徴とする請求項７乃至９のいずれか一項に記載の半導体基板の製造方法。
【請求項１１】
前記多孔質半導体層は、前記半導体基板内における深部に形成される高多孔質半導体層と、当該高多孔質半導体層の上面に形成される低多孔質半導体層と、から構成することを特徴とする請求項７乃至１０のいずれか一項に記載の半導体基板の製造方法。
【請求項１２】
少なくとも前記空孔部の内面を構成する前記第一の単結晶半導体層及び前記半導体基板の表面に、酸化膜を形成する工程を備えたことを特徴とする請求項７乃至１１のいずれか一項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体基板の製造方法に関し、特に、究極のＳＯＩ（ＳＩｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と言われるＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）構造を容易且つ確実に実現するために有効な技術に関する。
【０００２】
【従来の技術】
半導体デバイスの高性能化及び低消費電力化を実現するために、半導体基板上に絶縁層を介して半導体層を積層してなるＳＯＩ構造を適用したデバイス開発が盛んに行われている。
近年、ＳＯＩ構造によるさらなる高性能化及び低消費電力化を実現可能とするために、半導体基板中に空孔（ＥＳＳ：Ｅｍｐｔｙ  Ｓｐａｃｅ  Ｓｉｌｉｃｏｎ）を形成し、この空孔に存在する空気を絶縁体として機能させるＳＯＮ構造が注目されてきている。
【０００３】
このＳＯＮ構造を有する半導体基板の一製造方法について、図９を参照して説明する。図９は、従来のＳＯＮ構造を有する半導体基板の一製造工程を示す断面図である。
まず、図９（ａ）に示すように、半導体基板１０の表面に複数の溝（凹部）１０ｈを二次元的に配列形成する。
【０００４】
次に、水素雰囲気中で半導体基板１０に高温アニール処理を施し、図９（ｂ）に示すように、Ｓｉの表面マイグレーション現象により表面を再結晶化させることで、図９（ｃ）に示すように、半導体基板１０内に複数の溝１０ｈがつながった平板状の一つの空孔部１０Ｈが形成されるようになっている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−１４４２７６号公報。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１に記載の半導体基板の製造方法においては、再結晶化によって半導体基板表面に形成される単結晶半導体層が素子領域となるため、この単結晶半導体層の層厚を制御することは困難であった。このため、デバイスのさらなる微細化及び高性能化を実現するために単結晶半導体層を薄膜化しようとすると、この半導体基板表面を熱酸化した後エッチングによって削る、もしくはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって削るという煩雑な工程が必要であった。
【０００７】
また、上述した特許文献１に記載の半導体基板の製造方法においては、半導体基板１０の表面に形成された複数の溝１０ｈをつなげて一つの平板上の空洞１０Ｈを形成しているため、半導体基板１０上に形成される素子単位で選択的にＳＯＮ構造を作り込むことは困難であった。
本発明は、上記事情に鑑みてなされたものであり、素子形成領域となる単結晶半導体層の薄膜化を実現可能であるとともに、素子単位で選択的にＳＯＮ構造を形成可能な半導体装置の製造方法及び半導体基板の製造方法を提供することを課題としている。
【０００８】
【課題を解決するための手段】
このような課題を解決するために、本発明者は鋭意検討を重ねた結果、半導体基板内に形する空孔部の製造方法を工夫することにより、上記課題を解決できることを見出し、本発明をなすに至った。
すなわち、本発明に係る半導体装置の第一の製造方法は、少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、前記開口部を閉塞する工程と、前記空孔部直上の前記第一の単結晶半導体層に、半導体素子を形成する工程と、を備えたことを特徴とするものである。
【０００９】
本発明に係る半導体装置の第二の製造方法は、少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に、第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、前記空孔部直上の第二の単結晶半導体層に、半導体素子形成する工程と、を備えたことを特徴とするものである。
【００１０】
本発明に係る半導体装置の第三の製造方法は、少なくとも素子形成領域及び素子分離領域における半導体基板内に、多孔質半導体層を形成する工程と、前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、前記空孔部直上の前記第二の単結晶半導体層に、半導体素子を形成する工程と、素子分離領域における前記多孔質半導体層を除去し、素子分離領域となる前記半導体基板内に凹部を形成する工程と、前記凹部内に絶縁物を充填する工程と、を備えたことを特徴とするものである。
【００１１】
ここで、本発明に係る半導体装置の第一乃至第三の製造方法において、前記多孔質半導体層は、陽極化成法を用いて形成することが好ましい。
また、本発明に係る半導体装置の第一乃至第三の製造方法において、前記多孔質半導体層は、前記半導体基板内における深部に形成される高多孔質半導体層と、当該高多孔質半導体層の上面に形成される低多孔質半導体層と、から構成することが好ましい。
【００１２】
さらに、本発明に係る半導体装置の第一乃至第三の製造方法において、少なくとも前記空孔部の内面を構成する前記第一の単結晶半導体層及び前記半導体基板の表面に、酸化膜を形成する工程を備えることが好ましい。
本発明に係る半導体基板の第一の製造方法は、素子形成領域に空孔部が形成された半導体基板の製造方法であって、少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、前記開口部を閉塞する工程と、を備えたことを特徴とするものである。
【００１３】
本発明に係る半導体基板の第二の製造方法は、素子形成領域に空孔部が形成された半導体基板の製造方法であって、少なくとも素子形成領域における半導体基板内に、多孔質半導体層を形成する工程と、前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に、第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、を備えたことを特徴とするものである。
【００１４】
本発明に係る半導体基板の第三の製造方法は、素子形成領域に空孔部が形成された半導体基板の製造方法であって、少なくとも素子分離領域における半導体基板内に、多孔質半導体層を形成する工程と、前記半導体基板に熱処理を施し、少なくとも前記多孔質半導体層の表面近傍を結晶化する工程と、前記多孔質半導体層を含む前記半導体基板の全面に第一の単結晶半導体層を形成する工程と、前記第一の単結晶半導体層の一部に開口部を形成し、前記多孔質半導体層の一部を露出させる工程と、前記開口部から前記多孔質半導体層をエッチングし、少なくとも素子形成領域となる前記半導体基板内に空孔部を形成する工程と、前記第一の単結晶半導体層の上面及び前記開口部直下の前記半導体基板の上面に第二の単結晶半導体層を形成するとともに、前記第一の単結晶半導体層に形成された前記開口部を前記第二の単結晶半導体層で閉塞する工程と、素子分離領域における前記多孔質半導体層を除去し、素子分離領域となる前記半導体基板内に凹部を形成する工程と、前記凹部内に絶縁物を充填する工程と、を備えたことを特徴とするものである。
【００１５】
ここで、本発明に係る半導体基板の第一乃至第三の製造方法において、前記多孔質半導体層は、陽極化成法を用いて形成することが好ましい。
また、本発明に係る半導体基板の第一乃至第三の製造方法において、前記多孔質半導体層は、前記半導体基板内における深部に形成される高多孔質半導体層と、当該高多孔質半導体層の上面に形成される低多孔質半導体層と、から構成することが好ましい。
【００１６】
さらに、本発明に係る半導体基板の第一乃至第三の製造方法において、少なくとも前記空孔部の内面を構成する前記第一の単結晶半導体層及び前記半導体基板の表面に、酸化膜を形成する工程を備えることが好ましい。
なお、本発明に係る半導体装置の第一の製造方法において、「空孔部直上の第一の単結晶半導体層に、半導体素子を形成する工程」は、「開口部を閉塞する工程」の前に行っても、後に行ってもよい。
【００１７】
また、本発明に係る半導体装置の第三の製造方法において、「素子分離領域となる半導体基板内に凹部を形成する工程」と、「凹部内に絶縁物を充填する工程」とは、「空孔部直上の第二の単結晶半導体層に、半導体素子を形成する工程」の前に行っても、後に行っても構わない。
このように、本発明に係る半導体装置の第一の製造方法によれば、少なくとも素子形成領域に多孔質半導体層が形成された半導体基板上に単結晶半導体層を積層し、この単結晶半導体層に形成した多孔質半導体層の一部が露出する開口部からエッチングによって多孔質半導体層を除去することで、素子形成領域となる半導体基板内に空孔部を形成するようにしたことによって、単結晶半導体層の膜厚を容易且つ確実に制御することができるようになる。このため、単結晶半導体層の薄膜化が容易となるため、半導体デバイスのさらなる高性能化及び低消費電力化を実現することが可能となる。
【００１８】
また、素子形成領域となる半導体基板内に形成する空孔部をエッチングによって形成するようにしたことによって、半導体基板上に作り込まれる半導体素子のうち、ＳＯＮ構造の形成が必要な箇所のみに選択的に空孔部を形成することができるようになる。このため、半導体基板上の素子設計自由度を向上させることが可能となる。
【００１９】
本発明に係る半導体装置の第二の製造方法によれば、第一の単結晶半導体層上に形成された第二の単結晶半導体層に半導体素子を形成するようにしたことによって、より緻密な結晶構造を持つ単結晶半導体層上に半導体素子が形成されるため、半導体デバイスのさらなる高性能化を実現することが可能となる。
本発明に係る半導体装置の第三の製造方法によれば、素子形成領域及び素子分離領域を、半導体基板内に形成した多孔質半導体層をエッチングすることで形成するようにしたことよって、半導体装置の製造に係る工程数及びコストを大幅に削減することが可能となる。
【００２０】
本発明に係る半導体基板の第一乃至第三の製造方法によれば、本発明に係る半導体装置を容易に実現することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は本発明の一例を示したものであって、本発明は本実施形態に限定されるものではない。
＜第一実施形態＞
図１は、本発明の第一実施形態に係る半導体装置の一構成例を示す断面図である。
【００２２】
本実施形態における半導体装置１００Ａは、図１に示すように、素子形成領域Ｓとなるシリコン基板（半導体基板）１内に形成された空孔部Ｈの上面に、二層構造のＳｉ膜からなるエピタキシャル成長層（単結晶半導体層）２が形成されたＳＯＮ構造となっている。また、この空孔部Ｈは、その側面及び上面がエピタキシャル成長層２で形成され、その下面がシリコン基板で形成されており、この空孔部Ｈの上面及び下面には、シリコン酸化膜（酸化膜）３が形成されている。
【００２３】
この半導体装置１００Ａは、素子形成領域Ｓとなるエピタキシャル成長層２の上面にゲート酸化膜４を介して形成されたゲート電極５と、このゲート電極５を挟んだ両側のエピタキシャル成長層２上に形成されたサイドウォール６と、ゲート電極５を挟んだ両側のエピタキシャル成長層２内に、ＬＤＤ領域７ａを介して形成されたソース／ドレイン領域７と、から構成されたＭＯＳ型トランジスタを備えている。
【００２４】
次に、本実施形態における半導体装置１００Ａの一製造工程について、図２を参照して説明する。
図２は、図１に示す半導体装置の一製造工程を示す断面図である。図３は、図２（ｃ）に示す半導体装置の一製造工程を示す平面図である。
まず、図２（ａ）に示すように、シリコン基板１の上面に、素子形成領域Ｓとその周囲を囲む領域Ｘとが露出するようなＳｉＣ又はＳｉＮからなるパターンＲを形成した状態で、陽極にシリコン基板１を用い、イオン伝導体（電解液）にフッ化水素液及びエチルアルコールの混合液を用いて、陽極化成（陽極酸化）法を行う。そして、素子形成領域Ｓ及びその領域を囲む領域Ｘのシリコン基板１内に、多孔質シリコン層１Ａを形成する（多孔質半導体層形成工程）。
【００２５】
ここで、次工程において、多孔質シリコン層１Ａの上面により緻密なエピタキシャル成長層２を成長させるために、シリコン基板１内に形成する多孔質シリコン層１Ａを、シリコン基板１内の深部では高多孔質シリコン層１ａを形成し、且つ、シリコン基板１の上層部では低多孔質シリコン層１ｂを形成することが好ましい。この多孔質シリコン層１Ａの孔度は、陽極化成法を行う陽極化成電流密度や陽極化成時間を調整することで変更することができる。
【００２６】
次いで、多孔質シリコン層１Ａが形成された後のシリコン基板１に対して、９００〜１１００℃の還元雰囲気中にて熱処理を施し、多孔質シリコン層１Ａの表面を再結晶化する。
次いで、図２（ｂ）に示すように、多孔質シリコン層１Ａが形成された後のシリコン基板１の上面に、公知のエピタキシャル成長技術によって、シリコン基板１と同じ結晶配向を持ったＳｉ膜からなる第一のエピタキシャル成長層（単結晶半導体層）２Ａを形成する（単結晶半導体層形成工程）。
【００２７】
次いで、多孔質シリコン層１Ａ上に形成された第一のエピタキシャル成長層２Ａにおいて、素子形成領域Ｓの周囲を囲む領域Ｘの一部が露出するようにレジスト（図示せず）のパターンを形成した状態で、異方性エッチングを行う。そして、図２（ｃ）に示すように、多孔質シリコン層１Ａ上に形成された第一のエピタキシャル成長層２Ａにおいて、素子形成領域Ｓの周囲を囲む領域Ｘの一部に、開口部２ａを形成する（エッチング開口部形成工程）。
【００２８】
ここで、第一のエピタキシャル成長層２Ａに形成する開口部２ａは、少なくともこの第一のエピタキシャル成長層２Ａ直下に形成された多孔質シリコン層１Ａをエッチングによって除去可能な寸法であれば、その形成箇所や開口寸法は特に限定されない。例えば、図３に示す本実施形態の半導体装置のように、素子形成領域Ｓの周囲を囲む領域Ｘ内に、連続しない複数個の開口部２ａを形成するようにしてもよい。
【００２９】
次いで、第一のエピタキシャル成長層２Ａに形成された開口部２ａからシリコン基板１に対して等方性ウェットエッチングを行い、図２（ｄ）に示すように、シリコン基板１内に形成された多孔質シリコン層１Ａを選択的に除去し、素子形成領域Ｓとその周囲を囲む領域Ｘにおけるシリコン基板１内に空孔部Ｈを形成する（空孔部形成工程）。
【００３０】
次いで、図２（ｅ）に示すように、空孔部Ｈが形成されたシリコン基板１に対して熱酸化法による熱処理を施し、第一のエピタキシャル成長層２Ａの上面及び空孔部Ｈの内面に酸化膜３を形成する（酸化膜形成工程）。
次いで、シリコン基板１の上面に形成された酸化膜３に対して異方性ドライエッチングを行い、第一のエピタキシャル成長層２Ａの上面及び第一のエピタキシャル成長層２Ａの開口部２ａ直下の空孔部Ｈ内面に形成された酸化膜３のうち、初期膜厚の５０〜９０％を除去する。続いて、前工程の異方性ドライエッチングで残った酸化膜３に対して等方性ウェットエッチングを行い、第一のエピタキシャル成長層２Ａの上面及び第一のエピタキシャル成長層２Ａの開口部２ａ直下の空孔部Ｈ内面に形成された酸化膜３の残膜を除去する。ここで、図２（ｆ）に示すように、シリコン基板１に形成された空孔部Ｈ内において、素子形成領域Ｓ直下の第一のエピタキシャル成長層２及びシリコン基板１にのみ、酸化膜３を残存させる。
【００３１】
次いで、図２（ｇ）に示すように、公知のエピタキシャル成長技術によって、シリコン基板１の全上面にＳｉ膜からなる第二のエピタキシャル成長層２Ｂを形成し、この第二のエピタキシャル成長層２Ｂにより、第一のエピタキシャル成長層２Ａの開口部２ａと同時に、その開口部２ａ直下に形成された空孔部を充填する。ここで、空孔部Ｈを、素子形成領域Ｓにおけるシリコン基板１と、第一のエピタキシャル成長層２Ａとの間に真空状態で形成する（開口部充填工程）。
【００３２】
次いで、第二のエピタキシャル成長層２Ｂの上面に、熱酸化法によりゲート酸化膜４を形成した後、公知のＣＶＤ法で多結晶シリコン膜（図示せず）を形成する。そして、この多結晶シリコン膜上に、ゲート電極形成予定部位は覆いそれ以外は露出するようなレジストのパターン（図示せず）を形成した状態でエッチングを行い、第二のエピタキシャル成長層２Ｂ上の素子形成領域Ｓに、ゲート電極５を形成する。
【００３３】
次いで、ゲート電極５が形成された後、素子形成領域Ｓ以外は覆うようなレジストのパターン（図示せず）を形成するとともに、ゲート電極５をイオン注入用のマスクとした状態で、ＬＤＤ領域形成用イオンを第二のエピタキシャル成長層２Ｂ内に打ち込む。その後、第二のエピタキシャル成長層２Ｂの全上面に、公知のＣＶＤ法を用いて、酸化シリコンからなるサイドウォール形成膜（図示せず）を形成した後エッチバックすることで、ゲート電極５の両側にサイドウォール６を形成する。
【００３４】
次いで、第二のエピタキシャル成長層２Ｂ上に、素子形成領域Ｓ以外は覆うようなレジストのパターン（図示せず）を形成するとともに、ゲート電極５及びサイドウォール６をイオン注入用のマスクとした状態で、ソース／ドレイン領域形成用イオンを、第二のエピタキシャル成長層２Ｂ内に打ち込む。
このようにして、図１に示すように、ＳＯＮ構造を有するシリコン基板１上に、ＭＯＳ型トランジスタを完成させる。
【００３５】
このような構造を有する半導体装置１００Ａによれば、ＳＯＮ構造の空孔部Ｈ（絶縁体部分）を、素子形成領域Ｓとその周囲を囲む領域Ｘに多孔質シリコン層１Ａが形成されたシリコン基板１上にエピタキシャル成長層２を積層し、このエピタキシャル成長層２において、素子形成領域Ｓの周囲を囲む領域Ｘの一部に形成された開口部２ａからエッチングによって多孔質シリコン層１Ａを除去することで形成したことによって、エピタキシャル成長層２の膜厚を容易且つ確実に制御することができる。このため、このエピタキシャル成長層を薄膜化することで、ＭＯＳ型トランジスタのさらなる高性能化及び低消費電力化を実現することが可能となる。
【００３６】
また、素子形成領域Ｓにおけるシリコン基板１内に形成される空孔部Ｈを、エッチングによって形成するようにしたことによって、シリコン基板１上においてＳＯＮ構造を作り込みたい半導体素子のみに選択的に形成することができるようになる。このため、シリコン基板１における素子設計自由度を大幅に向上させることが可能となる。
【００３７】
さらに、シリコン基板１内の素子形成領域Ｓに形成される空孔部Ｈを、シリコン基板１内に形成した多孔質シリコン層１Ａをエッチングすることで形成するようにしたことによって、シリコン基板１と多孔質シリコン層１Ａとのエッチング選択比が大きいため、安定したエッチング特性によって容易且つ確実に空孔部Ｈを形成することが可能となる。
【００３８】
さらに、多孔質シリコン層１Ａ内において、表面には結晶状態に近い低多孔質シリコン層１ｂを形成するとともに、この表面層に熱処理を行って再結晶化を行うことによって、その上面に形成するエピタキシャル成長層２をより緻密に形成することが可能となる。
＜第一実施形態の変形例＞
本変形例は、第一実施形態の半導体装置１００Ａにおいて、エピタキシャル成長層２を第一のエピタキシャル成長層２Ａのみで形成するとともに、この第一のエピタキシャル成長層２Ａの開口部２ａ及びその開口部２ａ直下の空孔部を、シリコン酸化膜３で充填したものである。
【００３９】
次に、本変形例における半導体装置１００Ｂの製造方法について、図４を参照して説明する。
図４は、本発明の第一実施形態の変形例に係る半導体装置の一製造工程を示す断面図である。
まず、図２（ａ）〜（ｄ）に示すように、上述した第一実施形態と同様の工程で、シリコン基板１の素子形成領域Ｓとその周囲を囲む領域Ｘに空孔部Ｈを形成する。
【００４０】
次いで、図４（ａ）に示すように、第一実施形態で示した酸化膜形成工程において、熱酸化法によるシリコン酸化膜３を、シリコン基板１内に形成された空孔部Ｈの深さ寸法よりも厚くなるように形成する。ここで、第一のエピタキシャル成長層２Ａの開口部２ａ及びその開口部２ａ直下に形成された空孔部がシリコン酸化膜３で充填され、素子形成領域Ｓとその周囲を囲む領域Ｘ直下のシリコン基板１内に、空孔部Ｈが形成される。
【００４１】
次いで、第一のエピタキシャル成長層２Ａの上面に形成されたシリコン酸化膜３に対して、第一のエピタキシャル成長層２の上面が露出するように異方性エッチングを行う。
そして、シリコン基板１内の空孔部Ｈ直上に形成された素子形成領域Ｓとなる第一のエピタキシャル成長層２Ａに、上述した第一実施形態と同様の工程を経てＭＯＳ型トランジスタを形成し、図４（ｂ）に示すような半導体装置１００Ｂを完成させる。
【００４２】
このように構成された半導体装置１００Ｂによれば、第一実施形態で示したように、酸化膜形成工程後に選択的に酸化膜３をエッチングする工程や、開口部充填工程が不要となるため、半導体装置１００Ｂの製造工程をさらに簡便にすることが可能となる。
＜第二実施形態＞
図５は、本発明の第二実施形態に係る半導体装置の一製造工程を示す断面図である。なお、図５において図１と同様のものには同一の符号を付して説明する。
【００４３】
本実施形態における半導体装置１００Ｃは、第一実施形態で示した半導体装置１００Ａにおいて、第一のエピタキシャル成長層２Ａの開口部２ａ及びその開口部２ａ直下に形成した空孔部を層間絶縁層８で充填したものである。
次に、本実施形態における半導体装置１００Ｃの製造方法について説明する。
まず、図２（ａ）〜（ｅ）に示すように、上述した第一実施形態と同様の工程で、素子形成領域Ｓとその周囲を囲む領域Ｘに空孔部Ｈが形成されたシリコン基板１に対して、熱酸化法により熱処理を施すことで、第一のエピタキシャル成長層２Ａの上面及び空孔部Ｈの内面に酸化膜３を形成する。
【００４４】
次いで、異方性ドライエッチングによって第一のエピタキシャル成長層２Ａ上に形成された酸化シリコン層３を除去する。
次いで、図５（ａ）に示すように、シリコン基板１内に形成された空孔部Ｈ直上の第一エピタキシャル成長層２Ａに、上述した第一実施形態と同様の工程を経て、ＭＯＳ型トランジスタを形成する。
【００４５】
次いで、図５（ｂ）に示すように、上面にＭＯＳ型トランジスタが形成された第一のエピタキシャル成長層２Ａの全上面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、例えば酸化シリコンなどからなる層間絶縁層８を形成することで、第一のエピタキシャル成長層２Ａの開口部２ａ及びその開口部２ａ直下に形成された空孔部を充填し、半導体装置１００Ｃを完成させる。
【００４６】
このように構成された半導体装置１００Ｃによれば、素子形成領域Ｓとなる第一エピタキシャル成長層２Ａの上面に半導体素子を形成した後に、第一エピタキシャル成長層２Ａの開口部２ａ及びその開口部２ａ直下に形成された空孔部を充填するようにしたことによって、第一実施形態と同様の効果を得ることが可能となる。
【００４７】
また、この半導体装置１００Ｃの製造方法によれば、第一のエピタキシャル成長層２Ａの開口部２ａ及びその開口部２ａ直下に形成された空孔部を、次工程で必要とされる層間絶縁層８で閉塞するようにしたことによって、半導体装置１００Ｃの製造工程をさらに簡便にすることが可能となる。
＜第三実施形態＞
図６は、本発明の第三実施形態に係る半導体装置の一構成例を示す断面図である。
【００４８】
本実施形態における半導体装置１００Ｄは、図６に示すように、第二実施形態で示した半導体装置１００Ｃにおいて、シリコン基板１内に、空孔部Ｈが形成された素子形成領域Ｓと、凹部ｈに層間絶縁層８が充填された素子分離領域Ｂとがともに形成されているものである。
次に、本実施形態における半導体装置１００Ｄの製造方法について説明する。
【００４９】
図７は、本発明の第二実施形態に係る半導体装置の一製造工程を示す断面図である。
まず、図７（ａ）に示すように、シリコン基板１の上面に、素子形成領域Ｓ及びその周囲を囲む領域Ｘと、素子分離領域Ｂとが露出するようなＳｉＣ又はＳｉＮからなるパターンＲを形成した状態で、第一実施形態と同様に、陽極化成（陽極酸化）法を行う。そして、素子形成領域Ｓ及びその周囲を囲む領域Ｘ、並びに素子分離領域Ｂにおけるシリコン基板１内に、第一実施形態と同様に高多孔質シリコン層１ａと低多孔質シリコン層１ｂとからなる多孔質シリコン層１Ａを形成する（多孔質半導体層形成工程）。
【００５０】
次いで、多孔質シリコン層１Ａが形成された後のシリコン基板１に対して、９００〜１１００℃の還元雰囲気中にて熱処理を施し、多孔質シリコン層１Ａの表面を再結晶化する。
次いで、図７（ｂ）に示すように、多孔質シリコン層１Ａが形成された後のシリコン基板１の上面に、公知のエピタキシャル成長技術によって、シリコン基板１と同じ結晶配向を持った第一のエピタキシャル成長層（単結晶シリコン層）２Ａを形成する（単結晶半導体層形成工程）。
【００５１】
次いで、多孔質シリコン層１Ａ上に形成された第一のエピタキシャル成長層２Ａにおいて、素子形成領域Ｓの周囲を囲む領域Ｘの一部は露出し、それ以外は覆うようにレジストのパターン（図示せず）を形成した状態で、異方性ドライエッチングを行う。そして、図７（ｃ）に示すように、多孔質シリコン層１Ａ上に形成された第一のエピタキシャル成長層２Ａにおいて、素子形成領域Ｓの周囲を囲む領域Ｘの一部に、開口部２ａを形成する（エッチング開口部形成工程）。
【００５２】
次いで、第一のエピタキシャル成長層２Ａに形成された開口部２ａからシリコン基板１に等方性ウェットエッチングを行い、図７（ｄ）に示すように、シリコン基板１内に形成された多孔質シリコン層１Ａを選択的に除去し、素子形成領域Ｓとその周囲を囲む領域Ｘにおけるシリコン基板１内に空孔部Ｈを形成する（空孔部形成工程）。
【００５３】
次いで、図７（ｅ）に示すように、空孔部Ｈが形成されたシリコン基板１に対して、熱酸化法による熱処理を施すことで、第一のエピタキシャル成長層２Ａの上面及び空孔部Ｈの内面に酸化膜３を形成する（酸化膜形成工程）。
次いで、シリコン基板１の上面に形成された酸化膜３に対して、異方性ドライエッチングを行い、第一のエピタキシャル成長層２Ａの上面に形成された酸化膜８のうち、初期膜厚の５０〜９０％を除去する。続いて、前工程の異方性ドライエッチングで残った酸化膜３に対して、等方性ウェットエッチングを行い、第一のエピタキシャル成長層２Ａの上面に形成された酸化膜３の残膜を除去する。
【００５４】
次いで、図７（ｆ）に示すように、シリコン基板１内に形成された空孔部Ｈ直上の第一のエピタキシャル成長層２Ａに、上述した第一実施形態と同様の工程を経てＭＯＳ型トランジスタを形成する。
次いで、ＭＯＳ型トランジスタが形成されたシリコン基板１の上面に、素子分離領域Ｂが露出するようなレジストのパターンＲを形成した状態で、異方性ドライエッチングを行い、図７（ｇ）に示すように、素子分離領域Ｂとなるシリコン基板１内に凹部ｈを形成する（素子分離領域形成工程）。
【００５５】
次いで、上面にＭＯＳ型トランジスタが形成された第一のエピタキシャル成長層２Ａの全上面に、公知のＣＶＤ法を用いて層間絶縁層８を形成することで、素子分離領域Ｂに形成された凹部ｈに層間絶縁層８が充填され、図６に示すような半導体装置１００Ｄを完成させる。
このように構成された半導体装置１００Ｄによれば、シリコン基板１内に、空孔部Ｈが形成された素子形成領域Ｓと、層間絶縁層８が充填された素子分離領域Ｂとを、シリコン基板１内に形成した多孔質シリコン層１Ａをエッチングすることで形成するようにしたことによって、第一実施形態においては、素子形成領域Ｓに空孔部Ｈを形成する工程とは別に必要とされた素子分離工程が不要となるため、半導体装置１００Ｄをさらに簡便に形成することが可能となる。
＜第三実施形態の変形例＞
本変形例における半導体装置は、第三実施形態で示した半導体装置１００Ｄの製造方法において、まず、シリコン基板１内に素子分離領域Ｂを形成した後、素子形成領域Ｓに空孔部Ｈを形成するようにしたものである。
【００５６】
次に、本変形例における半導体装置の一製造工程について説明する。
図８は、本発明の第三実施形態の変形例の一製造工程を示す断面図である。
まず、図７（ａ）に示すように、第三実施形態と同様の工程で、シリコン基板１内において素子形成領域Ｓ及びその周囲を囲む領域Ｘと、素子分離領域Ｂとに多孔質シリコン層１Ａを形成する（多結晶半導体層形成工程）。
【００５７】
次いで、図８（ａ）に示すように、シリコン基板１の上面に、素子分離領域Ｂは露出するようにレジストのパターンＲを形成した状態で、異方性ドライエッチングを行い、素子分離領域Ｂとなるシリコン基板１内に凹部ｈを形成する（素子分離領域形成工程）。
次いで、図８（ｂ）に示すように、シリコン基板１の全上面に、公知のＣＶＤを用いて絶縁層９を形成することで、素子分離領域Ｂに形成された凹部ｈに、例えば酸化シリコンなどからなる絶縁層９を充填する。
【００５８】
次いで、図８（ｃ）に示すように、シリコン基板１の全上面に形成された絶縁層９を、多孔質シリコン層１Ａが露出するまでエッチバックを行う。
次いで、図２（ｂ）〜（ｇ）に示すように、第一実施形態と同様の工程を経て、第二のエピタキシャル成長層２Ｂにより、第一のエピタキシャル成長層２Ａの開口部２ａ及びその開口部２ａ直下に形成された空孔部が充填され、シリコン基板１内に空孔部Ｈが形成された素子形成領域Ｓを形成する。ここで、空孔部Ｈが形成された素子形成領域Ｓと、絶縁層９が充填された素子分離領域Ｂとを備えた半導体装置を完成させる。
【００５９】
このようにして構成された半導体装置によれば、シリコン基板１内に、素子形成領域Ｓに形成される空孔部Ｈと、素子分離領域Ｂに形成される凹部ｈとを同時に形成するようにしたことによって、第三実施形態と同様の効果を得ることが可能となる。
なお、第一実施形態の変形例、第二実施形態及び第三実施形態において、エピタキシャル成長層２を一層構造で構成した場合について説明したが、このエピタキシャル成長層２に形成する半導体デバイスのさらなる高性能化を実現するためには、第一実施形態や第三実施形態の変形例で示したように、エピタキシャル成長層２を二層構造とするのが望ましい。
【００６０】
また、第一乃至第三実施形態において、エピタキシャル成長層２として、Ｓｉ膜をエピタキシャル成長させたが、半導体素子が形成可能であればこれに限らず、例えば、Ｓｉ−Ｇｅ膜をエピタキシャル成長させて形成するようにしても構わない。
さらに、第一乃至第三実施形態において、素子形成領域Ｓとその周囲を囲む領域Ｘにおけるシリコン基板１内に多孔質シリコン層１Ａを形成し、この多孔質シリコン層１Ａ上に形成されるエピタキシャル成長層２のうち素子形成領域Ｓの周囲を囲む領域Ｘに開口部２ａを形成するようにしたが、少なくとも素子形成領域Ｓとなるシリコン基板１内に空孔部Ｈを形成可能であればこれに限らない。例えば、素子形成領域Ｓにおけるシリコン基板１内に多孔質シリコン層１Ａを形成し、この多孔質シリコン層１Ａ上に形成されるエピタキシャル成長層２のうち素子形成領域Ｓの一部に開口部２ａを形成し、この開口部２ａが形成されていないエピタキシャル成長層２にＭＯＳ型トランジスタを形成することも可能である。但し、素子形成領域Ｓに形成するデバイス性能や素子設計自由度を確保するためには、第一乃至第三実施形態で示したような製造方法で行うことが好ましい。
【００６１】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法によれば、少なくとも素子形成領域となる半導体基板内に形成した多孔質半導体層を除去することで素子形成領域となる半導体基板内に空孔部を形成するようにしたことによって、単結晶半導体層の膜厚を容易且つ確実に制御することができるようになる。このため、単結晶半導体層の薄膜化が容易となるため、半導体デバイスのさらなる高性能化及び低消費電力化を実現することが可能となる。
【００６２】
また、素子形成領域となる半導体基板内に形成する空孔部をエッチングによって形成するようにしたことによって、半導体基板上に作り込まれる半導体素子のうち、必要な箇所のみに選択的にＳＯＮ構造を形成することができるようになる。このため、半導体基板上の素子設計自由度を向上させることが可能となる。
さらに、素子形成領域及び素子分離領域を、半導体基板内に形成した多孔質半導体層をエッチングすることで形成するようにしたことよって、半導体装置の製造に係る工程数及びコストを大幅に削減することが可能となる。
【００６３】
さらに、第一の単結晶半導体層上に形成された第二の単結晶半導体層に半導体素子を形成するようにしたことによって、より緻密な結晶構造を持つ単結晶半導体層上に半導体素子が形成でき、半導体デバイスのさらなる高性能化を実現することが可能となる。
また、本発明に係る半導体基板の製造方法によれば、半導体デバイスのさらなる高性能化及び低消費電力化を実現できるとともに、半導体基板上における素子設計自由度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第一実施形態に係る半導体装置の一構成例を示す断面図である。
【図２】図１に示す半導体装置の一製造工程を示す断面図である。
【図３】図２（ｃ）に示す半導体装置の一製造工程を示す平面図である。
【図４】本発明の第一実施形態の変形例に係る半導体装置の一製造工程を示す断面図である。
【図５】本発明の第二実施形態に係る半導体装置の一製造工程を示す断面図である。
【図６】本発明の第三実施形態に係る半導体装置の一構成例を示す断面図である。
【図７】図６に示す半導体装置の一製造工程を示す断面図である。
【図８】本発明の第三実施形態の変形例に係る半導体装置の一製造工程を示す断面図である。
【図９】従来の半導体装置の一製造工程を示す断面図である。
【符号の説明】
１、１０、シリコン基板（半導体基板）。１Ａ、１０Ａ、多孔質シリコン層（多孔質半導体層）。２、エピタキシャル成長層（単結晶半導体層）。シリコン酸化膜（酸化膜）。４、ゲート酸化膜。５、ゲート電極。６、サイドウォール。７、ソース／ドレイン領域。８、層間絶縁層。９、絶縁層。Ｂ、素子分離領域。Ｓ、素子形成領域。Ｘ、素子形成領域の周囲を囲む領域。ｈ、凹部。Ｈ、空孔部。１００Ａ〜１００Ｄ  半導体装置。
【図１】
2004247463.tif 000003
【図２】
2004247463.tif 000004
【図３】
2004247463.tif 000005
【図４】
2004247463.tif 000006
【図５】
2004247463.tif 000007
【図６】
2004247463.tif 000008
【図７】
2004247463.tif 000009
【図８】
2004247463.tif 000010
【図９】
2004247463.tif 000011