(57)【要約】【課題】液晶表示装置を駆動させるために印加される電圧に対して耐圧を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができるトランジスタ素子とを有するトランジスタ、および該トランジスタを容易かつ歩留まりよく製造することができるトランジスタの製造方法、並びに該トランジスタを用いた液晶表示装置を提供する【解決手段】基板３上に第１ゲート絶縁膜１２および第２ゲート絶縁膜１３を形成する。第１ゲート絶縁膜１２および第２ゲート絶縁膜１３上に、第１導電層１７および第２導電層１８を、第１導電層１７の層厚が第２導電層１８の層厚よりも薄くなるように形成する。そして、各導電層１７・１８で互いに異なるエッチング条件を設定し、第２導電層１８と第１導電層１７をエッチングすることによりゲート電極６ａ・６ｂを形成する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上に複数層のゲート絶縁層を形成するゲート絶縁層形成工程と、該ゲート絶縁層上にゲート電極を形成するゲート電極形成工程とを含み、
互いに異なる電圧で駆動される、上記複数層のうちの一層のゲート絶縁層を有するトランジスタ素子と、上記複数層のゲート絶縁層を有するトランジスタ素子とを形成するトランジスタの製造方法であって、
上記ゲート電極形成工程は、複数の導電層を形成する導電層形成工程と、上記複数の導電層を互いに異なる条件でエッチングするエッチング工程とを含むことを特徴とするトランジスタの製造方法。
【請求項２】
上記導電層形成工程は、複数の導電層のうち最下層の導電層の層厚を、他の導電層の層厚よりも薄く形成することを特徴とする請求項１に記載のトランジスタの製造方法。
【請求項３】
上記複数の導電層は、互いに異なる材料からなることを特徴とする請求項１または２に記載のトランジスタの製造方法。
【請求項４】
基板上に複数層のゲート絶縁層を備え、該ゲート絶縁層上にゲート電極を備えているトランジスタにおいて、
上記ゲート電極は、複数の導電層からなっているとともに、
互いに異なる電圧で駆動される、上記複数層のうちの一層のゲート絶縁層を有するトランジスタ素子と、上記複数層のゲート絶縁層を有するトランジスタ素子とを備えていることを特徴とするトランジスタ。
【請求項５】
上記複数の導電層のうち最下層の導電層の層厚は、他の導電層の層厚よりも薄いことを特徴とする請求項４に記載のトランジスタ。
【請求項６】
上記複数の導電層は、互いに異なる材料からなることを特徴とする請求項４または５に記載のトランジスタ。
【請求項７】
請求項４ないし６のいずれか１項に記載のトランジスタを用いてなることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタおよびその製造方法、並びに該トランジスタを用いた液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来から、アクティブマトリクス型の液晶表示装置（ＬＣＤ（Ｌｉｑｕｉｄ  ＣｒｙｓｔａｌＤｉｓｐｌａｙ））やイメージセンサ等を駆動させるために、薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ））が広く用いられている。特に最近は、高速動作の必要性から、非晶質シリコンを活性層に用いた非晶質シリコンＴＦＴに代わって、より電界効果移動度の高い多結晶シリコンＴＦＴ（ｐ−Ｓｉ  ＴＦＴ（Ｐｏｌｙ−Ｓｉｌｉｃｏｎｅ  ＴＦＴ））が開発されている。
【０００３】
多結晶シリコンＴＦＴを用いて液晶表示装置を製造する場合、多結晶シリコンＴＦＴは高速動作が可能であることから、画素スイッチング用として用いる以外に、駆動回路用としても用いることができる。これにより、表示装置と駆動回路とを一体形成することが可能となるため、駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が不要になるとともに、表示装置と駆動用ＩＣとの接続が不要になるという利点がある。
【０００４】
このため、近年、駆動回路以外の機能を有する回路をもＬＣＤに集積するべく、多結晶シリコンＴＦＴの高性能化を達成するための開発が盛んに行われている。
【０００５】
多結晶シリコンＴＦＴの高性能化を達成する方法の１つとして、ゲート絶縁膜を薄膜化する薄膜トランジスタの製造方法がある。以下、従来の薄膜トランジスタの製造方法の一例について図３（ａ）〜（ｅ）を参照しながら説明する。
【０００６】
図３（ａ）に示すように、基板５０上にベースコート５１と５０ｎｍの半導体層５２とを形成し、パターニングをする。次に図３（ｂ）に示すように、半導体層５２上に、５０ｎｍのゲート絶縁膜５３と４００ｎｍの導電層５４とを形成した後に、導電層５４上にフォトレジストを塗布し、所望の領域を露光、現像することによってレジスト５５を形成する。
【０００７】
次に、図３（ｃ）に示すように、レジスト５５をマスクとして導電層５４をエッチングし、ゲート電極５６を形成する。このとき、レジスト５５で覆われていない領域のゲート絶縁膜５３の膜厚は、ゲート電極形成時に行われるエッチングのオーバーエッチングによって薄くなり、薄膜化されたゲート絶縁膜５３ａとなる。
【０００８】
次に図３（ｄ）に示すように、半導体５２層に不純物を注入して高キャリア濃度ソース領域（以下、ソース領域という）５７および高キャリア濃度ドレイン領域（以下、ドレイン領域という）５８を形成する。ゲート電極５６に覆われている領域は、不純物が注入されずにチャネル領域５９となる。そして、ソース領域５７およびドレイン領域５８の不純物を電気的に活性化させる。
【０００９】
その後、図３（ｅ）に示すように、層間絶縁膜６０、コンタクトホール６１・６２、配線（図示せず）、ソース電極６３、ドレイン電極６４を形成し、最後にパッシベーション膜６５を形成することによって薄膜トランジスタが形成される。
【００１０】
ここで、ゲート電極形成時に行われるドライエッチングのオーバーエッチングによるゲート絶縁膜５３のエッチング量について一例を挙げて説明する。
【００１１】
ゲート電極形成時のドライエッチングの条件を、エッチレートが５ｎｍ／ｓｅｃ、導電層５４とゲート絶縁膜５３とのエッチングの選択比が４、オーバーエッチングが１０％、導電層５４の膜厚が３６０〜４４０ｎｍであるとする。
【００１２】
導電層５４の最大膜厚４４０ｎｍをエッチングするために必要な時間は、４４０÷５＝８８（ｓｅｃ）であり、オーバーエッチングが１０％であるから、ゲート電極形成時のエッチング時間は、８８×１．１＝９７（ｓｅｃ）となる。従って、導電層５４の最大膜厚をエッチングするためのエッチング時間は、９７ｓｅｃである。
【００１３】
一方、導電層５４の最小膜厚３６０ｎｍをエッチングするために必要な時間は、３６０÷５＝７２（ｓｅｃ）である。従って、導電層５４の最小膜厚部分においては、導電層５４の最大膜厚をエッチングするための時間９７ｓｅｃから最小膜厚をエッチングするための時間７２ｓｅｃを引いた残りの時間２５ｓｅｃだけ、ゲート絶縁膜５３がエッチングされる。
【００１４】
また、導電層５４とゲート絶縁膜５３のエッチングの選択比は４であることから、ゲート絶縁膜５３のエッチングレートは、５÷４＝１．２５ｎｍ／ｓｅｃとなり、ゲート絶縁膜５３は、１．２５×２５＝３１．３ｎｍエッチングされる。従って、図３（ｃ）に示すゲート電極形成後の薄膜化されたゲート絶縁膜５３ａの膜厚は、最も薄い部分で５０−３１．３＝１８．７ｎｍとなる。
【００１５】
【特許文献１】
特開２００１−２１７４１３号公報（公開日：平成１３年８月１０日）
【００１６】
【発明が解決しようとする課題】
しかしながら、液晶表示装置に用いられる大型のガラス基板の上で行われるエッチングでは、エッチングの異方性や低温プロセスの要求等を満足するために、エッチング条件が制限され、例えばゲート電極をエッチングする工程での導電層とゲート絶縁膜との選択比を小さくする必要がある。このように、導電層とゲート絶縁膜との選択比が小さい場合、ゲート電極のドライエッチング時にゲート絶縁膜がエッチングされすぎて薄くなってしまったり、なくなってしまったりするという問題点がある。
【００１７】
従来の薄膜トランジスタの製造方法では、上記問題点を有することによって、以下のさらなる問題点をも招来してしまう。
【００１８】
例えば、上述の薄膜トランジスタの製造方法において、ゲート絶縁膜の膜厚に応じた加速エネルギーを設定して、ソース領域およびドレイン領域に不純物を注入した場合に、ゲート絶縁膜の最も薄い部分の膜厚が１８．７ｎｍでは薄すぎるため、不純物濃度が最も高いピーク濃度の位置が半導体層中の基板側にずれてしまい、半導体層へのダメージが大きくなってしまう。
【００１９】
このため、後の活性化工程において半導体層のダメージを回復することができず、不純物が十分活性化されていない領域が、ソース領域およびドレイン領域内に存在してしまう。その結果、不純物が十分活性化されていない領域における抵抗が大きくなり、不良ＴＦＴが基板内に多く現れるという問題点がある。
【００２０】
また、液晶表示装置を駆動させるための電圧は、１０〜１５Ｖ程度必要であるが、ロジック等の回路を駆動させるための電圧は、３〜７Ｖ程度あればよい。このため、ＴＦＴの高性能化を達成するためにゲート絶縁膜を薄くすると、液晶表示装置を駆動させる電圧によりＴＦＴが劣化してしまい、一方、ゲート絶縁膜を厚くするとＴＦＴの駆動能力が低下し、ロジック等の回路を高速に駆動することができないという問題点がある。
【００２１】
本発明は、上記問題点を解決するために提案されたものであり、ゲート電極形成時に行われるドライエッチングのオーバーエッチングによりゲート絶縁膜がエッチングされすぎることを低減することによって、液晶表示装置を駆動させるために印加される電圧に対して耐圧を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができるトランジスタ素子とを有するトランジスタ、および該トランジスタを容易かつ歩留まりよく製造することができるトランジスタの製造方法、並びに該トランジスタを用いた液晶表示装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明にかかるトランジスタの製造方法は、上記課題を解決するために、基板上に複数層のゲート絶縁層を形成するゲート絶縁層形成工程と、該ゲート絶縁層上にゲート電極を形成するゲート電極形成工程とを含み、互いに異なる電圧で駆動される、上記複数層のうちの一層のゲート絶縁層を有するトランジスタ素子と、上記複数層のゲート絶縁層を有するトランジスタ素子とを形成するトランジスタの製造方法であって、上記ゲート電極形成工程は、複数の導電層を形成する導電層形成工程と、上記複数の導電層を互いに異なる条件でエッチングするエッチング工程とを含むことを特徴としている。
【００２３】
上記方法によれば、各トランジスタ素子には、ゲート電極を形成するための複数の導電層が形成される。そして、該複数の導電層を互いに異なるエッチング条件でエッチングすることによりゲート電極が形成され、各トランジスタ素子が形成される。
【００２４】
上記エッチングは、例えば、エッチングレートや選択比といったエッチング条件を複数の導電層毎に互いに異ならせて行うため、複数形成された導電層のうち、最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くなるようにエッチング条件を設定した場合、最下層の導電層をエッチングする際のオーバーエッチング時間をも短くすることができる。
【００２５】
これにより、複数層のうちの一層のゲート絶縁層が形成されているトランジスタ素子では、オーバーエッチングによりゲート絶縁層をエッチングしすぎてしまい、ゲート絶縁層が薄くなることを防止することができる。また、複数層のゲート絶縁層が形成されているトランジスタ素子では、導電層のエッチング工程で、導電層に隣接して形成されているゲート絶縁層を多少エッチングしたとしても、さらに該ゲート絶縁層に隣接して形成されているゲート絶縁層をエッチングしてしまうことがないため、ゲート絶縁層の層厚を十分に保つことが可能となる。
【００２６】
その結果、例えば、液晶表示装置を駆動させるために印加する駆動電圧に耐えられずに、トランジスタ素子が劣化してしまうことを回避することができる程度に十分な層圧のゲート絶縁層を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができる程度に十分な層厚のゲート絶縁層を有するトランジスタ素子とを同時に製造することができる。
【００２７】
これにより、互いに異なる電圧で駆動されるトランジスタ素子、すなわち、液晶表示装置を駆動させるために印加する電圧に対して耐圧を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができるトランジスタ素子とが形成されたトランジスタを、容易かつ歩留まりよく製造することができるトランジスタの製造方法を提供することができる。
【００２８】
本発明にかかるトランジスタの製造方法は、上記構成に加え、上記導電層形成工程は、複数の導電層のうち最下層の導電層の層厚を、他の導電層の層厚よりも薄く形成することを特徴としている。
【００２９】
上記方法によれば、複数形成された導電層のうち、最下層の導電層の層厚を、他の導電層の層厚よりも薄くしているため、最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【００３０】
その結果、容易にゲート絶縁層が薄くなることを防止することができるため、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易かつ歩留まりよく製造することができる。
【００３１】
本発明にかかるトランジスタの製造方法は、上記構成に加え、上記複数の導電層は、互いに異なる材料からなることを特徴としている。
【００３２】
上記方法によれば、導電層毎のエッチング条件を、材料に応じたエッチング条件とすることができるため、エッチング条件の自由度が増し、例えば最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【００３３】
その結果、さらに容易にゲート絶縁層が薄くなることを防止することができるため、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易かつ歩留まりよく製造することができる。
【００３４】
本発明にかかるトランジスタは、上記課題を解決するために、基板上に複数層のゲート絶縁層を備え、該ゲート絶縁層上にゲート電極を備えているトランジスタにおいて、上記ゲート電極は、複数の導電層からなっているとともに、互いに異なる電圧で駆動される、上記複数層のうちの一層のゲート絶縁層を有するトランジスタ素子と、上記複数層のゲート絶縁層を有するトランジスタ素子とを備えていることを特徴としている。
【００３５】
上記構成によれば、ゲート電極が複数の導電層から形成されていることから、導電層が単層では膜応力が大きい場合や下層との密着性が弱い場合に、導電層が剥がれてしまうことを回避することができるとともに、例えば熱処理工程でヒロックが発生し、配線がショートしてしまうことを回避することができる。また、ゲート電極の導電層を別の材質に変更することを希望する場合に、元の材質を下層のゲート電極とし、所望の材質を上層のゲート電極とすることにより、トランジスタの特性および信頼性が変化してしまうことを回避することができる。また、ゲート電極を特殊な形状とする場合に、複数の導電層とすれば各々のエッチングレートの差を利用することにより所望の形状を形成することができる。
【００３６】
また、上記構成によれば、ゲート電極が複数の導電層から形成されていることから、導電層のエッチング条件を導電層毎に設定することができ、一層のゲート絶縁層を有するトランジスタ素子では、最下層の導電層をエッチングする際に、オーバーエッチングによりゲート絶縁層がエッチングされすぎることを低減することができるので、例えば、液晶表示装置のロジック等の回路を高速で駆動させることができる程度に層厚が十分確保されたゲート絶縁層を有するトランジスタ素子を得ることができる。
【００３７】
また、複数層のゲート絶縁層を有するトランジスタ素子では、導電層をエッチングする際に、多少のオーバーエッチング時間があったとしても、導電層に隣接して形成されているゲート絶縁層をエッチングするだけにすぎず、最下層のゲート絶縁層がエッチングされることを防ぐことができるので、例えば、液晶表示装置を駆動させるために印加される電圧に耐えることができる程度に層厚が十分に確保されたゲート絶縁層を有するトランジスタ素子を得ることができる。
【００３８】
これにより、互いに異なる層厚のゲート絶縁層を有するトランジスタ素子を同時に得ることできるので、液晶表示装置を駆動させるため印加する電圧に対して耐圧を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができるトランジスタ素子とを有するトランジスタを提供することができる。
【００３９】
本発明にかかるトランジスタは、上記構成に加え、上記複数の導電層のうち最下層の導電層の層厚は、他の導電層の層厚よりも薄いことを特徴としている。
【００４０】
上記構成によれば、例えば、導電層のエッチング時において、最下層の導電層のエッチング時間を短くすることが可能となり、オーバーエッチング時間を短くすることができるため、ゲート絶縁層がエッチングされすぎることを低減することができるので、層厚が十分に確保されたゲート絶縁層を有するトランジスタ素子を得ることができる。
【００４１】
これにより、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易に得ることができる。
【００４２】
本発明にかかるトランジスタは、上記構成に加え、上記複数の導電層は、それぞれ異なる材料からなることを特徴としている。
【００４３】
上記構成によれば、複数の導電層は、それぞれ異なる材料から形成されているため、導電層のエッチング時において、導電層の材料に応じてエッチング条件を設定することが可能となる。例えば、最下層の導電層を、エッチング時間が短くなるような材料を用いれば、オーバーエッチング時間を短くすることができるため、ゲート絶縁層がエッチングされすぎることを低減することができるので、層厚が十分に確保されたゲート絶縁層を有するトランジスタ素子を得ることができる。
【００４４】
これにより、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易に得ることができる。
【００４５】
本発明にかかる液晶表示装置は、上記記載のトランジスタを用いてなることを特徴としている。
【００４６】
上記構成によれば、上記記載のトランジスタを用いている。すなわち、互いに異なる電圧が印加されることにより駆動される２種類のトランジスタ素子を用いているため、例えば、高電圧が印加されるトランジスタ素子を駆動回路として使用し、低電圧が印加されるトランジスタ素子を機能回路として使用すれば、駆動回路および機能回路を集積した液晶表示装置を提供することができる。
【００４７】
【発明の実施の形態】
本発明の実施の形態について図１および図２に基づいて以下に説明する。
【００４８】
図２（ｃ）に示すように、本発明にかかる薄膜トランジスタ（トランジスタ）は、低電圧用ＴＦＴ（トランジスタ素子）１と高電圧用ＴＦＴ（トランジスタ素子）２とを有している。いずれのＴＦＴ１・２も、基板３、ベースコート４、半導体層５ａ・５ｂ、ゲート絶縁膜、ゲート電極６ａ・６ｂ、層間絶縁膜７、コンタクトホール、ソース電極９ａ・９ｂ、ドレイン電極１０ａ・１０ｂおよびパッシベーション膜１１から形成されている。低電圧用ＴＦＴ１はゲート絶縁膜が第１ゲート絶縁膜（ゲート絶縁層）１２の１層であり、高電圧用ＴＦＴ２は第１ゲート絶縁膜１２および第２ゲート絶縁膜（ゲート絶縁層）１３の２層を有している。
【００４９】
低電圧用ＴＦＴ１とは、液晶表示装置のロジック等の回路を駆動させるために低電圧が印加されるようになっているＴＦＴであり、高電圧用ＴＦＴ２とは、表示装置を駆動させるために高電圧が印加されるようになっているＴＦＴである。
【００５０】
上記基板３は、ガラスからなる透明の基板であり、基板３上には基板３からの不純物の拡散を防止するためのベースコート４が形成されている。ベースコート４の上には、低電圧用ＴＦＴ１用の半導体層５ａと高電圧用ＴＦＴ用２の半導体層５ｂとが形成されている。
【００５１】
半導体層５ａ・５ｂは、不純物が注入されている高キャリア濃度ソース領域（以下ソース領域という）１４ａ・１４ｂおよび高キャリア濃度ドレイン領域（以下ドレイン領域という）１５ａ・１５ｂと、不純物が注入されていないチャネル領域１６ａ・１６ｂとから構成されている。低電圧用ＴＦＴ１では半導体層５ａを覆うようにして第１ゲート絶縁膜１２が形成されており、高電圧用ＴＦＴ２では半導体層５ｂを覆うようにして第１ゲート絶縁膜１２と第２ゲート絶縁膜１３とが形成されている。
【００５２】
低電圧用ＴＦＴ１の第１ゲート絶縁膜１２上、および高電圧用ＴＦＴ２の第２ゲート絶縁膜１３上には、半導体層５ａ・５ｂのチャネル領域１６ａ・１６ｂの位置にゲート電極６ａ・６ｂが形成されている。ゲート電極６ａ・６ｂと、ゲート電極６ａ・６ｂが形成されていない部分の第１ゲート絶縁膜１２および第２ゲート絶縁膜１３とを覆うように層間絶縁膜７が形成されている。また、ゲート電極６ａ・６ｂは、互いに異なる材料からなる２層のゲート電極層によって形成されており、図示しないゲート信号線と電気的に接続されている。
【００５３】
第１ゲート絶縁膜１２および第２ゲート絶縁膜１３並びに層間絶縁膜７には、ソース領域１４ａ・１４ｂおよびドレイン領域１５ａ・１５ｂに達するようになっているコンタクトホール８ａ・８ｂ・８ｃ・８ｄが形成されている。コンタクトホール８ａ〜８ｄは、ゲート電極６ａ・６ｂとゲート信号線とを電気的に接続させ、コンタクトホール８ａ・８ｃは、ソース電極９ａ・９ｂとソース領域１４ａ・１４ｂとを電気的に接続させ、コンタクトホール８ｂ・８ｄは、ドレイン電極１０ａ・１０ｂとドレイン領域１５ａ・１５ｂとを電気的に接続させるためのものである。
【００５４】
層間絶縁膜７上にはソース電極９ａ・９ｂおよびドレイン電極１０ａ・１０ｂが形成されている。ソース電極９ａ・９ｂは、コンタクトホール８ａ・８ｃを介してソース領域１４ａ・１４ｂと電気的に接続されており、ドレイン電極１０ａ・１０ｂは、コンタクトホール８ｂ・８ｄを介してドレイン領域１５ａ・１５ｂと電気的に接続されている。
【００５５】
層間絶縁膜７、ソース電極９ａ・９ｂおよびドレイン電極１０ａ・１０ｂ上にはパッシベーション膜１１が形成されている。
【００５６】
このように、低電圧用ＴＦＴ１では、１層の薄いゲート絶縁膜を用いることによって従来よりも高い駆動能力が可能となっており、高電圧用ＴＦＴ２では２層の膜をゲート絶縁膜として用いることによって、低電圧用ＴＦＴ１より厚いゲート絶縁膜を形成し、印加される電圧に対して従来よりも高い耐圧を有している。
【００５７】
次に、上記薄膜トランジスタの製造方法の一例について説明する。
【００５８】
図１（ａ）に示すように、ガラスからなる基板３上に、厚み１００ｎｍ〜５００ｎｍのシリコン酸化膜を製膜してベースコート４を形成する。そして、ベースコート４上に厚み３０ｎｍ〜７０ｎｍのシリコン膜を形成した後に、所定の形状に加工することにより半導体層５ａと半導体層５ｂとを形成する。
【００５９】
次に、ゲート絶縁層形成工程を行う。図１（ｂ）に示すように、ベースコート４および半導体層５ａ・５ｂ上に、絶縁層として例えばシリコン酸化膜を厚み２０ｎｍ〜８０ｎｍにて製膜して、第１ゲート絶縁膜１２を形成する。そして、第１ゲート絶縁膜１２上に、例えばシリコン窒化膜を厚み１０ｎｍ〜５０ｎｍにて製膜した後に、シリコン窒化膜が半導体層５ｂ上にだけ残るようにパターンを形成し、不要なシリコン窒化膜を除去することによって第２ゲート絶縁膜１３を形成する。これにより、半導体層５ａ上には、第１ゲート絶縁膜１２の１層からなるゲート絶縁層が形成され、半導体層５ｂ上には、第１ゲート絶縁膜１２および第２ゲート絶縁膜１３の２層からなるゲート絶縁層が形成される。
【００６０】
次に、ゲート電極形成工程を行う。まず、導電層形成工程として、図１（ｃ）に示すように、第１ゲート絶縁膜１２および第２ゲート絶縁膜１３上に、スパッタリング法を用いて窒化タンタルを堆積させ、厚みが約５０ｎｍとなるように第１導電層（導電層）１７を形成する。そして、第１導電層１７上に、スパッタリング法を用いてタングステンを堆積させ、厚みが約３５０ｎｍとなるように第２導電層（導電層）１８を形成する。
【００６１】
その後、第２導電層１８上に感光剤としてのフォトレジストを塗布し、フォトレジスト上にゲート電極の形状に形成された所定のパターンを有するマスクを載せ、紫外線等の光照射により、マスクに形成されたパターンをフォトレジストに露光する。そして、現像を行い露光されていないフォトレジストを除去することによって、ゲート電極を形成するためのレジスト１９を形成する。
【００６２】
次に、エッチング工程として、図１（ｄ）に示すように、レジスト１９をマスクとしてドライエッチング等のエッチングを行い、レジスト１９に覆われた部分以外の第２導電層１８を除去することによって第２ゲート電極層１８ａ・１８ｂを形成する。このとき、第２導電層１８をエッチングする条件を、次にエッチングする第１導電層１７との選択比が大きくなるような条件とすれば、オーバーエッチングによる第１導電層１７のエッチングを低減することができる。
【００６３】
例えば、第２導電層１８の膜厚が３１５〜３８５ｎｍであるときに、エッチングの条件を、第２導電層１８のエッチングレートを５ｎｍ／ｓｅｃ、オーバーエッチングを１０％、第２導電層１８と第１導電層１７との選択比を２０とする。
【００６４】
上記条件下において、第２導電層１８の最大膜厚部分をエッチングするための時間は、３８５÷５＝７７（ｓｅｃ）となり、オーバーエッチングが１０％であるから、全エッチング時間は７７×１．１＝８５（ｓｅｃ）となる。
【００６５】
一方、第２導電層１８の最小膜厚部分のエッチング時間は、３１５÷５＝６３（ｓｅｃ）であるため、第２導電層１８の最小膜厚部分の下に形成されている第１導電層１７は、８５−６３＝２２（ｓｅｃ）だけエッチングされることになる。
【００６６】
第２導電層１８と第１導電層１７との選択比が２０であることから、第１導電層１７のエッチングレートは、５÷２０＝０．２５ｎｍ／ｓｅｃとなる。従って、第１導電層１７は、最大で０．２５×２２＝５．５ｎｍエッチングされる。
【００６７】
次に、図２（ａ）に示すように、レジスト１９および第２ゲート電極層１８ａ・１８ｂをマスクとしてドライエッチング等のエッチングを行い、レジスト１９および第２ゲート電極層１８ａ・１８ｂに覆われた部分以外の第１導電層１７を除去することによって第１ゲート電極層１７ａ・１７ｂを形成する。これにより、第１ゲート絶縁層１７ａおよび第２ゲート絶縁層１８ａからなるゲート電極６ａと、第１ゲート絶縁層１７ｂおよび第２ゲート絶縁層１８ｂからなるゲート電極６ｂとが形成される。
【００６８】
上記第１導電層１７のエッチングにおいて、例えば、第１導電層１７の製膜時の膜厚が４５〜５５ｎｍであるときに、エッチングの条件を、第１導電層１７のエッチングレートを３ｎｍ／ｓｅｃ、オーバーエッチングを１０％、第１導電層１７と第１ゲート絶縁膜１２との選択比を４、第１導電層１７と第２ゲート絶縁膜１３との選択比を１．１とする。また、第１ゲート絶縁膜１２の膜厚を５０ｎｍ、第２ゲート絶縁膜１３の膜厚を３０ｎｍとする。
【００６９】
第１導電層１７は、上記第２導電層１８のエッチングによって最大で５．５ｎｍエッチングされているため、第１導電層１７の膜厚は、３９．５〜５５ｎｍとなっている。
【００７０】
上記条件下において、低電圧用ＴＦＴでは、第１導電層１７の最大膜厚部分をエッチングするための時間は、５５÷３＝１８（ｓｅｃ）となり、オーバーエッチングが１０％であるから、全エッチング時間は、１８×１．１＝２０（ｓｅｃ）となる。
【００７１】
一方、第１導電層１７の最小膜厚部分をエッチングする時間は、３９．５÷３＝１３（ｓｅｃ）であるため、第１導電層１７の最小膜厚部分の第１ゲート絶縁膜１２は、２０−１３＝７（ｓｅｃ）だけエッチングされることになる。
【００７２】
第１導電層１７と第１ゲート絶縁膜１２との選択比が４であるから、第１ゲート絶縁膜１２のエッチングレートは、３÷４＝０．７５ｎｍ／ｓｅｃとなる。従って、第１ゲート絶縁膜１２は、最大で０．７５×７＝５．３ｎｍエッチングされ、エッチング後の第１ゲート絶縁膜１２の最小膜厚は、５０−５．３＝４４．７ｎｍとなる。
【００７３】
高電圧用ＴＦＴにおいても、第１導電層１７のエッチングは低電圧用ＴＦＴでの第１導電層１７のエッチングと同様に行われる。
【００７４】
すなわち、第１導電層１７の最大膜厚部分のエッチング時間は２０ｓｅｃ、最小膜厚部分のエッチング時間は１３ｓｅｃとなる。従って、高電圧用ＴＦＴの場合、第２ゲート絶縁膜１３が７ｓｅｃだけエッチングされる。
【００７５】
また、第１導電層１７と第２ゲート絶縁膜１３との選択比が１．１であることから、第２ゲート絶縁膜１３のエッチングレートは、３÷１．１＝２．７ｎｍ／ｓｅｃとなる。従って、第２ゲート絶縁膜１３は、最大で２．７×７＝１９．０ｎｍエッチングされ、エッチング後の第２ゲート絶縁膜１３の最小膜厚は、３０−１９．０＝１１．０ｎｍとなる。
【００７６】
すなわち、上記のように、第１導電層１７の膜厚は薄いため、低電圧用ＴＦＴにおける第１導電層１７のエッチング時間は短くてすみ、その結果オーバーエッチング時間も短くてすむ。このため、低電圧用ＴＦＴにおいては、第１導電層１７と第１ゲート絶縁膜１２との選択比が小さい場合であっても、第１ゲート絶縁膜１２がエッチングされて第１ゲート絶縁膜１２の膜厚２０が薄くなることはほとんどない。
【００７７】
一方、高電圧用ＴＦＴにおいては、第２ゲート絶縁膜１３は、第１導電層１７とエッチングレートがほとんど変わらないため、オーバーエッチング時間が短いとしても第１ゲート電極層１７ｂに覆われていない領域の第２ゲート絶縁膜１３はエッチングされ、膜厚２１が少し薄くなる。しかし、高電圧用ＴＦＴは、第１ゲート絶縁膜１２および第２ゲート絶縁膜１３の２層構造を有しているため、第１ゲート絶縁膜１２までもエッチングされることはなく、第１ゲート絶縁膜１２はそのままの状態で残り、ゲート絶縁膜として十分な膜厚を確保することができる。
【００７８】
以上により、導電層形成工程により２層からなる導電層を形成した後に、一度のパターニングによるレジスト形成を行い、２種類のエッチング条件を用いたエッチング工程を行うことによって、ゲート電極６ａ・６ｂが形成され、ゲート電極形成工程が完了する。
【００７９】
次に、図２（ｂ）に示すように、半導体層５ａ・５ｂに、ゲート電極６ａ・６ｂをマスクとして不純物を注入する。これにより、ソース領域１４ａ・１４ｂおよびドレイン領域１５ａ・１５ｂが形成される。不純物の注入は、例えば、不純物としてリンを用いて、加速エネルギー５〜１００ｋｅＶ、ドーズ量５×１０１６ｉｏｎｓ／ｃｍ２の条件下でイオン注入することができる。また、上にゲート電極６ａ・６ｂが形成されている半導体層５ａ・５ｂの領域は、ゲート電極６ａ・６ｂがマスクとなっているため不純物が注入されず、チャネル領域１６ａ・１６ｂとなる。
【００８０】
不純物注入時には、低電圧用ＴＦＴと高電圧用ＴＦＴとでは、同じ条件で不純物が注入されるようになっているが、半導体層５ａ上には第１ゲート絶縁膜１２が形成されているのに対して、半導体層５ｂ上には第１ゲート絶縁膜１２と第２ゲート絶縁膜１３とが形成されているため、不純物は、半導体層５ａには深く注入され、半導体層５ｂには浅く注入される。すなわち、低電圧用ＴＦＴでは、不純物は半導体層５ａのベースコート４側に多く注入され、高電圧用ＴＦＴでは、不純物は半導体層５ｂの第１ゲート絶縁膜１２側に多く注入される。
【００８１】
不純物として注入されたイオンのうちのいくつかは、半導体層５ａ・５ｂ中の原子と衝突し、衝突した原子のうちのいくつかは、はじき飛ばされるものがある。はじき飛ばされた原子が多いときに、結晶であった半導体層５ａ・５ｂが非晶質に変化してしまい、半導体層５ａ・５ｂのダメージとなる。一般に、半導体層上に形成されたゲート絶縁膜が薄い場合に、半導体層のダメージは多くなり、このときソース領域およびドレイン領域を形成するための、後の活性化工程における活性化がうまく出来ない。一方、ゲート絶縁膜が厚い場合には半導体層への不純物の注入量が不足し、十分低抵抗なソース領域およびドレイン領域を形成することができない。また、活性化工程（特に、炉、ＲＴＡを使用した場合）においては、半導体層の下層部に結晶領域を残しておいた方が再結晶化しやすくなるため、ダメージの比較的多くなる不純物濃度の高い領域が、ゲート絶縁膜と半導体層との界面付近となるように不純物注入条件を設定することが好ましい。
【００８２】
高電圧用ＴＦＴでは、ゲート電極６ｂに覆われていない第２ゲート絶縁膜１３はエッチングされて膜厚が薄くなっている。このため、不純物注入時の加速エネルギーを、低電圧用ＴＦＴの半導体層５ａに注入された不純物の濃度が最も高いピーク濃度の位置が第１ゲート絶縁膜１２と半導体層５ａとの界面となるように設定することにより、高電圧用ＴＦＴのピーク濃度の位置を第１ゲート絶縁膜１２と半導体層５ｂとの界面付近にすることができる。したがって、低電圧用ＴＦＴと高電圧用ＴＦＴとで、同じ条件で不純物を注入した場合であっても、十分に抵抗の小さいソース領域１４ａ・１４ｂおよびドレイン領域１５ａ・１５ｂを形成することができる。
【００８３】
なお、低電圧用ＴＦＴでは、ゲート電極６ａを第１導電層１７だけ、または第２導電層１８だけで形成した場合、すなわち、単一の導電層で形成した場合、例えば、上述した従来の薄膜トランジスタを形成する場合と同様に、第１ゲート絶縁膜１２が本実施の形態の半分以下の約１９ｎｍしか残らない。このため、不純物注入時における半導体層５ａへのダメージが大きくなり、活性化工程において不純物を十分活性化させることができず、ソース領域１４ａおよびドレイン領域１５ａの抵抗が大きくなってしまう。
【００８４】
また、高電圧用ＴＦＴにおいては、ゲート電極６ｂを第１導電層１７だけ、または第２導電層１８だけで形成した場合、すなわち、単一の導電層で形成した場合、第２ゲート絶縁膜１３の膜厚を３０ｎｍ、導電層と第２ゲート絶縁膜１３との選択比を１．１として、上述した従来の薄膜トランジスタを形成する条件と同じ条件でエッチングを行うと次のようになる。
【００８５】
導電層の最大膜厚をエッチングするためのエッチング時間は９７（ｓｅｃ）、最小膜厚のエッチング時間は７２（ｓｅｃ）となり、第２ゲート絶縁膜１３をエッチングする時間は２５（ｓｅｃ）となる。導電層と第２ゲート絶縁膜１３との選択比が１．１であるから、第２ゲート絶縁膜１３のエッチングレートは、５÷１．１＝４．５５ｎｍ／ｓｅｃとなる。よって、第２ゲート絶縁膜１３は４．５５×２５＝１１３．６ｎｍエッチングされる。しかしながら、第２ゲート絶縁膜１３の膜厚は３０ｎｍであるため、全てエッチングされてしまう。第２ゲート絶縁膜１３は約６．６（ｓｅｃ）で全てエッチングされてしまうため、残りの２５−６．６＝１８．４（ｓｅｃ）は第１ゲート絶縁膜１２がエッチングされることになる。第１ゲート絶縁膜１２のエッチングレートは１．２５ｎｍ／ｓｅｃであるから、１８．４×１．２５＝２３ｎｍエッチングされる。その結果、ゲート電極形成後のゲート絶縁膜は、第１ゲート絶縁膜１２のみとなり、その最も薄い部分は５０−２３＝２７ｎｍとなる。
【００８６】
したがって、上記低電圧用ＴＦＴの場合と同様に、ゲート絶縁膜が薄くなってしまうため、不純物注入時における半導体層５ｂへのダメージが大きくなり、活性化工程において不純物を十分活性化させることができず、ソース領域１４ｂおよびドレイン領域１５ｂの抵抗が大きくなってしまう。また、この場合、ソース領域１４ｂおよびドレイン領域１５ｂ上の第２ゲート絶縁膜１３が全てエッチングされ、第１ゲート絶縁膜１２も多少エッチングされてしまうため、結果的に低電圧用ＴＦＴと同じ構成となってしまう。
【００８７】
しかしながら、上述したように、第１導電層１７および第２導電層１８のエッチングによっても、低電圧用ＴＦＴでは第１ゲート絶縁膜１２が４４．７ｎｍ残り、高電圧用ＴＦＴでは第１ゲート絶縁膜１２は全て残り、第２ゲート絶縁膜１３も１１．０ｎｍ残る。従って、高電圧用ＴＦＴのゲート絶縁膜の膜厚を十分確保することができるとともに、次の活性化工程において十分抵抗の小さいソース領域１４ａ・１４ｂおよびドレイン領域１５ａ・１５ｂを得ることができる。
【００８８】
そして、次に熱処理を行い、ソース領域１４ａ・１４ｂおよびドレイン領域１５ａ・１５ｂに注入された不純物を電気的に活性化させる。熱処理は、例えば、窒素雰囲気中で４００〜６４０℃、１〜２４０分の条件下で行うことができる。
【００８９】
また、上述したように、低電圧用ＴＦＴおよび高電圧用ＴＦＴともに、半導体層５ａ・５ｂ上に少なくとも第１ゲート絶縁膜１２の膜厚とほぼ等しいか、それ以上の厚さの絶縁膜を有しているため、ソース領域１４ａ・１４ｂおよびドレイン領域１５ａ・１５ｂの不純物を十分に活性化させることができる。
【００９０】
次に、図２（ｃ）に示すように、例えば、ＴＥＯＳを用いたＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜を堆積させることによって、層間絶縁膜７を形成する。そして、層間絶縁膜７、第１絶縁膜１２および第２絶縁膜１３の一部を除去し、ソース領域１４ａおよびドレイン領域１５ａに達するようなコンタクトホール８ａ・８ｂと、ソース領域１４ｂおよびドレイン領域１５ｂに達するようなコンタクトホール８ｃ・８ｄとを開口する。
【００９１】
層間絶縁膜７上のコンタクトホール８ａ〜８ｄの開口部に、アルミニウムからなるゲート信号線（図示せず）、ソース電極９ａ・９ｂおよびドレイン電極１０ａ・１０ｂを形成する。
【００９２】
ゲート信号線はコンタクトホール８ａ〜８ｄのいずれかを介してゲート電極６ａ・６ｂと電気的に接続され、ソース電極９ａ・９ｂはコンタクトホール８ａ・８ｃを介してソース領域１４ａ・１４ｂと電気的に接続され、ドレイン電極１０ａ・１０ｂはコンタクトホール８ｂ・８ｄを介してドレイン領域１５ａ・１５ｂと電気的に接続される。
【００９３】
そして、層間絶縁膜７上に保護膜としてのパッシベーション膜１１を形成することによって、低電圧用ＴＦＴ１と高電圧用ＴＦＴ２とが形成される。すなわち、本発明にかかる薄膜トランジスタが形成される。
【００９４】
以上より、本発明のトランジスタの製造方法を用いることによって、６００℃以下の低温プロセスを採用した場合には、特別なドライエッチング法を用いることなく比較的簡単に、大型のガラス等の基板３内に液晶を駆動させるための高電圧用ＴＦＴ２と、ロジック等の機能回路を高速で駆動させることのできる低電圧用ＴＦＴ１とが形成された薄膜トランジスタを歩留まりよく製造することができる。
【００９５】
また、上記薄膜トランジスタを用いた液晶表示装置とすることにより、駆動回路および機能回路が集積された液晶表示装置を得ることができる。
【００９６】
また、本実施の形態においては、ゲート電極を窒化タンタルからなる第１導電層１７とタングステンからなる第２導電層１８との２層の積層構造としているが、本発明はこれに限定されるものではなく、３層以上の積層構造としてもよい。この場合、本実施の形態での第１導電層１７が最下層となり、第２導電層１８が最下層以外の層、すなわち最上層または最上層と最下層とに挟まれた中間層となる。
【００９７】
また、本実施の形態においては、ソース領域１４ａ・１４ｂおよびドレイン領域１５ａ・１５ｂを形成するために不純物としてリンを注入し、Ｎ型薄膜トランジスタとしているが、本発明はこれに限定されるものではなく、Ｐ型薄膜トランジスタとしても同様に実施可能である。また、不純物としてＢ、Ａｓを用いても同様に実施可能である。
【００９８】
また、本実施の形態において形成した各膜の材質や不純物の材質は、任意に選ぶことができ、トランジスタの構造についても各種の変形が可能である。例えば、本実施の形態においては、基板３としてガラスを用いているが、本発明はこれに限定されるものではなく、シリコンウエハー、ＳＯＩ、石英を用いても同様に実施可能である。また、本実施の形態においては、第１ゲート絶縁膜１２としてシリコン酸化膜を、第２ゲート絶縁膜１３としてシリコン窒化膜を用いているが、本発明はこれに限定されるものではなく、第１ゲート絶縁膜１２および第２ゲート絶縁膜１３共に、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、Ｔａ２０５、Ａｌ２０３、ＺｒＯ、ＨｆＯ、Ｌａ２０３、Ｐｒ２０３を用いても同様に実施可能である。この場合、第１ゲート絶縁膜のエッチングレートよりも第２ゲート絶縁膜のエッチングレートの方が速くなるような材質を選択することが好ましい。また、本実施の形態においては、ゲート電極として、すなわち、第１導電層１７として窒化タンタルを、第２導電層１８としてタングステンを用いているが、本発明はこれに限定されるものではなく、第１導電層１７および第２導電層１８共に、Ｗ、Ｔａ、ＴａＮ、Ａｌ、ＡｌＭｏ、Ｍｏ、ＡｌＳｉ、ＡｉＴｉ、Ｔｉ、ＴｉＮ、Ｓｉ、ＷＳｉ、ＭｏＳｉ、ＴａＳｉ、Ｃｕを用いても同様に実施可能である。また、本実施の形態においては、層間絶縁膜７としてシリコン酸化膜を用いているが、本発明はこれに限定されるものではなく、ＳｉＮ、ＳｉＮＯ、Ｌｏｗ−Ｋ膜、有機膜を用いても同様に実施可能である。
【００９９】
また、本実施の形態におけるトランジスタの製造条件は、一例を示したにすぎず、本発明はこの数値に限定されるものではない。
【０１００】
本発明のトランジスタの製造方法は、同一基板上に、低電圧が印加される低電圧用ＴＦＴと高電圧が印加される高電圧用ＴＦＴとが形成されている薄膜半導体装置の製造方法において、低電圧用ＴＦＴ用に単一層のゲート絶縁膜を形成する工程と、高電圧用ＴＦＴ用に少なくとも２層のゲート絶縁膜を形成する工程と、次に、ゲート電極となる導電層を少なくとも２種類の材料で形成する工程と、一度のパターニングで、ゲート電極形成のために少なくとも２種類の条件でエッチングをする工程を含む構成としてもよい。
【０１０１】
本発明のトランジスタは、同一基板上に、低電圧が印加される低電圧用ＴＦＴと高電圧が印加される高電圧用ＴＦＴとが形成されている薄膜半導体装置において、低電圧用ＴＦＴは、単一層のゲート絶縁膜を有し、高電圧用ＴＦＴは少なくとも２層のゲート絶縁膜を有し、両方のＴＦＴには、ゲート電極となる導電層は少なくとも２種類の材料で形成されている構成としてもよい。
【０１０２】
【発明の効果】
以上のように、本発明にかかるトランジスタの製造方法は、基板上に複数層のゲート絶縁層を形成するゲート絶縁層形成工程と、該ゲート絶縁層上にゲート電極を形成するゲート電極形成工程とを含み、互いに異なる電圧で駆動される、上記複数層のうちの一層のゲート絶縁層を有するトランジスタ素子と、上記複数層のゲート絶縁層を有するトランジスタ素子とを形成するトランジスタの製造方法であって、上記ゲート電極形成工程は、複数の導電層を形成する導電層形成工程と、上記複数の導電層を互いに異なる条件でエッチングするエッチング工程とを含む構成である。
【０１０３】
上記構成によれば、各トランジスタ素子には、ゲート電極を形成するための複数の導電層が形成される。そして、該複数の導電層を互いに異なるエッチング条件でエッチングすることによりゲート電極が形成され、各トランジスタ素子が形成される。
【０１０４】
その結果、例えば、液晶表示装置を駆動させるために印加する駆動電圧に耐えられずに、トランジスタ素子が劣化してしまうことを回避することができる程度に十分な層圧のゲート絶縁層を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができる程度に十分な層厚のゲート絶縁層を有するトランジスタ素子とを同時に製造することができる。
【０１０５】
これにより、互いに異なる電圧で駆動されるトランジスタ素子、すなわち、液晶表示装置を駆動させるために印加する電圧に対して耐圧を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができるトランジスタ素子とが形成されたトランジスタを、容易かつ歩留まりよく製造することができるトランジスタの製造方法を提供することができるという効果を奏する。
【０１０６】
上記のトランジスタの製造方法において、上記導電層形成工程は、複数の導電層のうち最下層の導電層の層厚を、他の導電層の層厚よりも薄く形成する構成としてもよい。
【０１０７】
上記構成によれば、複数形成された導電層のうち、最下層の導電層の層厚を、他の導電層の層厚よりも薄くしているため、最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【０１０８】
その結果、容易にゲート絶縁層が薄くなることを防止することができるため、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易かつ歩留まりよく製造することができるという効果を奏する。
【０１０９】
上記のトランジスタの製造方法において、上記複数の導電層は、互いに異なる材料からなる構成としてもよい。
【０１１０】
上記構成によれば、導電層毎のエッチング条件を、材料に応じたエッチング条件とすることができるため、エッチング条件の自由度が増し、例えば最下層の導電層をエッチングする時間を、他の導電層をエッチングする時間よりも短くすることが容易にできる。
【０１１１】
その結果、さらに容易にゲート絶縁層が薄くなることを防止することができるため、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易かつ歩留まりよく製造することができるという効果を奏する。
【０１１２】
以上のように、本発明にかかるトランジスタは、ゲート電極は、複数の導電層からなっているとともに、互いに異なる電圧で駆動される、複数層のうちの一層のゲート絶縁層を有するトランジスタ素子と、複数層のゲート絶縁層を有するトランジスタ素子とを備えている構成である。
【０１１３】
上記構成によれば、互いに異なる層厚のゲート絶縁層を有するトランジスタ素子を同時に得ることできるので、液晶表示装置を駆動させるため印加する電圧に対して耐圧を有するトランジスタ素子と、ロジック等の回路を高速で駆動させることができるトランジスタ素子とを有するトランジスタを提供することができるという効果を奏する。
【０１１４】
上記のトランジスタにおいて、上記複数の導電層のうち最下層の導電層の層厚は、他の導電層の層厚よりも薄い構成としてもよい。
【０１１５】
上記構成によれば、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易に得ることができるという効果を奏する。
【０１１６】
上記のトランジスタにおいて、上記複数の導電層は、それぞれ異なる材料からなる構成としてもよい。
【０１１７】
上記構成によれば、液晶表示装置を駆動させるために必要な耐圧を有するトランジスタ素子と、液晶表示装置を高速で駆動させることができるトランジスタ素子とを有するトランジスタを容易に得ることができるという効果を奏する。
【０１１８】
以上のように、本発明にかかる液晶表示装置は、上記記載のトランジスタを用いてなる構成である。
【０１１９】
上記構成によれば、上記記載のトランジスタを用いている。すなわち、互いに異なる電圧が印加されることにより駆動される２種類のトランジスタ素子を用いているため、例えば、高電圧が印加されるトランジスタ素子を駆動回路として使用し、低電圧が印加されるトランジスタ素子を機能回路として使用すれば、駆動回路および機能回路を集積した液晶表示装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態における薄膜トランジスタの製造工程の一部を示すものであり、（ａ）〜（ｄ）は、薄膜トランジスタの断面図である。
【図２】図２は、図１の製造工程の続きを示すものであり、（ａ）〜（ｃ）は、薄膜トランジスタの断面図である。
【図３】図３は、従来の薄膜トランジスタの製造工程を示すものであり、（ａ）〜（ｅ）は、薄膜トランジスタの断面図である。
【符号の説明】
１    低電圧用ＴＦＴ（トランジスタ素子）
２    高電圧用ＴＦＴ（トランジスタ素子）
５ａ・５ｂ    半導体
６ａ・６ｂ    ゲート電極
１２    第１ゲート絶縁層（ゲート絶縁層）
１３    第２ゲート絶縁層（ゲート絶縁層）
１４ａ・１４ｂ    高キャリア濃度ソース領域
１５ａ・１５ｂ    高キャリア濃度ドレイン領域
１６ａ・１６ｂ    チャネル領域
１７    第１導電層（導電層）
１７ａ・１７ｂ    第１ゲート電極層
１８    第２導電層（導電層）
１８ａ・１８ｂ    第２ゲート電極層
１９    レジスト
【図１】
2004247413.tif 000003
【図２】
2004247413.tif 000004
【図３】
2004247413.tif 000005