(57)【要約】【課題】一致検索を行う半導体集積回路のチップサイズを縮小し低消費電力化を実現する。【解決手段】一致検索を行う半導体集積回路１０のメモリ素子として、１素子あたり２箇所に電荷を保持可能な電荷保持領域Ｌ、Ｒを有する複数のＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒ（ｉ、ｊは１以上の自然数）を用いることで、２箇所の電荷保持領域Ｌ、Ｒに電荷を保持または保持しないことにより、電流に関する一方向素子の２つの状態を形成することになり、１素子あたり２ビット分の情報を記憶させる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
一致検索を行う半導体集積回路において、
１素子あたり２箇所に電荷を保持し、２つの状態を区別可能な電荷保持領域を有する複数の不揮発性のメモリ素子からなることを特徴とする半導体集積回路。
【請求項２】
前記メモリ素子は、ＭＯＮＯＳ型不揮発性メモリ素子であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
１つのデータの保持単位は、互いに相補のデータを保持する２つの前記メモリ素子からなることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
２つの前記メモリ素子において、それぞれ一方の入出力端子は共通の一致検索線に接続され、他方の入出力端子はそれぞれ相補のデータ線に接続され、ゲートはそれぞれ別のワード線に接続されることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
２本の前記ワード線は、一致検索時に同時に駆動されることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記一致検索線に接続され、検索データが一致している場合は前記一致検索線の電位が変化せず、前記検索データが不一致の場合は前記一致検索線の電位が変化することを検出し、その電位差をもとに前記一致または不一致を判定するセンスアンプを有することを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記一致検索線に接続され、検索データが一致している場合は前記一致検索線に電流が流れず、前記検索データが不一致の場合は前記一致検索線に電流が流れることを検出し、その電流差をもとに前記一致または不一致を判定するセンスアンプを有することを特徴とする請求項４記載の半導体集積回路。
【請求項８】
前記一致検索線に複数の電位を与え、さらにフローティング状態にすることが可能な電位供給部を有することを特徴とする請求項４記載の半導体集積回路。
【請求項９】
前記検索データのデータ列の中から特定のデータを検索から除外するマスク機能を有することを特徴とする請求項６または７記載の半導体集積回路。
【請求項１０】
前記メモリ素子へのデータの書き込みは前記一致検索線または前記データ線を所定の電位にすることにより、１ビットごとに行うことが可能であることを特徴とする請求項４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、一致検索を行う半導体集積回路に関する。
【０００２】
【従来の技術】
通信分野のパケット交換機を始め、辞書機能、画像認識における検索、セキュリティ面での本人確認、あるいは遺伝子情報の確認などに半導体集積回路を用いた一致検索が行われている。
【０００３】
従来、一致検索を行う半導体集積回路として、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いた連想メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔ　Ａｄｄｒｅｓｓａｂｌｅ　Ｍｅｍｏｒｙ）が一般的に広く用いられている。
【０００４】
しかし従来のＳＲＡＭを用いたＣＡＭは、高速だが消費電力が大きく、さらに１メモリセルあたり１０トランジスタ以上からなり、チップサイズも大きくなるため、通信分野など用途が限られるという問題があった。
【０００５】
そこで、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）型のメモリ素子やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型不揮発性メモリ素子（以下ＭＯＮＯＳ素子と呼ぶ）を用いて、高集積化を図ったＣＡＭが提案されている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平５−１４４２７６号公報（段落番号〔００８５〕，第１０図）
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１に示されるようなＣＡＭでは、メモリ素子としてＭＯＮＯＳ素子を用いているが、１素子あたり１ビット記憶するメモリ素子として用いており、ＭＯＮＯＳ素子の別の物理的な特性である１素子あたり２ビット記憶可能な特性を用いていないため、素子数がより多く必要になりチップサイズを縮小しにくいという問題があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、チップサイズが小さく低消費電力化が可能な、一致検索を行う半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、一致検索を行う半導体集積回路において、図１に示すように、１素子あたり２箇所に電荷を保持し、２つの状態を区別可能な電荷保持領域Ｌ、Ｒを有する複数のＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒ（ｉ、ｊは１以上の自然数）からなることを特徴とする半導体集積回路１０が提供される。
【００１０】
上記構成によれば、２箇所の電荷保持領域Ｌ、Ｒに電荷を保持または保持しないことにより、１素子あたり２ビット分の情報を記憶する。これは、電流に関して一方向素子としての役割を果たすのでスイッチ素子なしで電流のオン・オフを制御することを可能にする。これにより、一致検索を行う半導体集積回路のチップサイズを縮小する。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体集積回路の構成を示す図である。
【００１２】
半導体集積回路１０は、破線で囲った領域（以下セルと呼ぶ）Ｓｉｊ（ｉ、ｊは１以上の自然数）がマトリックス状に配列された構成からなる。なお、図１では、２×２のセルＳ１１、Ｓ２１、Ｓ１２、Ｓ２２のみ示す。
【００１３】
それぞれのセルＳｉｊは、素子あたり２箇所電荷を保持し、２つの状態を区別可能な電荷保持領域Ｌ、Ｒを有する２つのＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒから構成され、２つのＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒは相補のデータを記憶して、１セルで１記憶単位を構成している。
【００１４】
１つのセルＳｉｊを構成する２つのＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒのゲートは、それぞれ異なるワード線ＷＬｉｌ、ＷＬｉｒに接続される。すなわち、１行目のセルＳ１１、Ｓ１２の左側のＭＯＮＯＳ素子Ｍ１１ｌ、Ｍ１２ｌはワード線ＷＬ１ｌと、右側のＭＯＮＯＳ素子Ｍ１１ｒ、Ｍ１２ｒはワード線ＷＬ１ｒと接続される。１つのセルＳｉｊを構成する２つのＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒのそれぞれ一方の入出力端子（ドレインまたはソース）は、行ごとに互いに共通の一致検索線ＳＬｉと接続される。すなわち、１行目のＭＯＮＯＳ素子Ｍ１１ｌ、Ｍ１１ｒ、Ｍ１２ｌ、Ｍ１２ｒは一致検索線ＳＬ１と接続され、２行目のＭＯＮＯＳ素子Ｍ２１ｌ、Ｍ２１ｒ、Ｍ２２ｌ、Ｍ２２ｒは一致検索線ＳＬ２と接続される。また一致検索線ＳＬｉはそれぞれ、センスアンプＳＡｉに接続される。また、１つのセルＳｉｊを構成する２つのＭＯＮＯＳ素子の他方の入出力端子（ドレインまたはソース）は、列ごとにそれぞれ、相補のデータ線Ｄｊ、／Ｄｊに接続される。すなわち、１列目のセルＳ１１、Ｓ２１の左側のＭＯＮＯＳ素子Ｍ１１ｌ、Ｍ２１ｌの一方の入出力端子（ドレインまたはソース）はデータ線Ｄ１と、右側のＭＯＮＯＳ素子Ｍ１１ｒ、Ｍ１２ｒの一方の入出力端子はデータ線Ｄ１と相補関係となるデータ線／Ｄ１と接続される。
【００１５】
また、一致検索線ＳＬｉには、所定の電位（０、Ｖ１、Ｖ２、Ｖ３）を印加するための選択トランジスタＴｒ０、Ｔｒ１、Ｔｒ２、Ｔｒ３が、それぞれ接続され、選択トランジスタＴｒ０、Ｔｒ１、Ｔｒ２、Ｔｒ３のゲートには、それぞれ選択線ＶＬ０、ＶＬ１、ＶＬ２、ＶＬ３が接続される。
【００１６】
なお、図１では、一致検索線ＳＬｉに印加できる電位を４種類用意したが、これに限定されない。
このように、ドレイン近傍とソース近傍の２箇所の電荷保持領域Ｌ、Ｒに電荷を保持または保持しないことにより、１素子あたり２ビット分の情報を記憶することにより電流の一方向素子としての役割を果たすことができるＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒを用いたため、一致検索を行う半導体集積回路のチップサイズを縮小可能である。
【００１７】
半導体集積回路１０の動作を説明する前に、ＭＯＮＯＳ素子の構造とＭＯＮＯＳ素子に記録されたデータを読み出す方法について、以下具体的に説明する。
図２は、ＭＯＮＯＳ素子の構造を示す断面図である。
【００１８】
ＭＯＮＯＳ素子Ｍｉｊは、ゲートが多層構造になっており、上から順に金属（Ｍｅｔａｌ）５０、酸化膜（Ｏｘｉｄｅ）５１、窒化膜（Ｎｉｔｒｉｄｅ）５２、酸化膜（Ｏｘｉｄｅ）５３となっており、半導体基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）５４の上に形成されている。ＭＯＮＯＳ素子Ｍｉｊにおいては、窒化膜５２と、下側の酸化膜５３の界面付近のトラップに電荷を保持することにより情報を記憶する。局所的に電荷を保持することができるので、拡散領域Ｓ１、Ｓ２（ドレインまたはソース）の上部に２箇所、電荷保持領域Ｌ、Ｒを設け、２ビットを１つの素子に保持することが可能となっている。
【００１９】
図３は、ＭＯＮＯＳ素子を表現した回路図である。
ここで、符号Ｓ１、Ｓ２、Ｌ、Ｒは、それぞれ図２の符号と対応している。以下、この回路図及び、符号を用いて説明する。ただし、図１においては、拡散領域（ドレインまたはソース）Ｓ１、Ｓ２は、データ線Ｄｊ、／Ｄｊまたは一致検索線ＳＬｉに対応または、それぞれの配線に接続する。
【００２０】
図４は、ＭＯＮＯＳ素子への読み出し、書き込み、消去時の電位条件を示す図である。
各符号は、図２及び図３と共通であり、“ＲｅａｄＬ”は電荷保持領域Ｌからの読み出し、“ＲｅａｄＲ”は電荷保持領域Ｒからの読み出しを示し、“ＰｒｏｇｒａｍＬ”は電荷保持領域Ｌへの書き込み、“ＰｒｏｇｒａｍＲ”は電荷保持領域Ｒへの書き込み、“ＥｒａｓｅＬ”は電荷保持領域Ｌの消去、“ＥｒａｓｅＲ”は電荷保持領域Ｒの消去を示す。ゲート電位（ワード線の電位）は、読み出し時にはＶ０、書き込み時にはＨＶであり、ＨＶ＞Ｖ０である。消去時はゲートに負電位を与える。ドレインまたはソースＳ１、Ｓ２の電位は、電荷保持領域Ｌ、Ｒのどちらのデータにアクセスするかにより、読み出し時はＶ２または０Ｖ、書き込み時にはＶ１または０Ｖに、消去時にはＶ３またはフローティング（もしくは０Ｖ）にする。読み出し、書き込み、消去とも、電荷保持領域Ｌ、Ｒのどちらの場所のデータにアクセスするかにより、対称的な電位条件になっている。保持電荷の有無により電流が流れるか否かという差ができるので、データを判別できる。なお、基板電位は０Ｖとする。
【００２１】
ここで、例えば、電位Ｎｅｇａｔｉｖｅ＜０，その他の電位は、Ｖ２＜Ｖ１≦Ｖ３＜Ｖ０＜Ｖ９で最適な電位条件とする。また、消去時に消去しないほうのドレインまたはソースＳ１、Ｓ２は、フローティングとなる。
【００２２】
図５は、ＭＯＮＯＳ素子からの読み出し動作を説明する説明図であり、（ａ）が電荷保持領域Ｌに電荷がない場合、（ｂ）が電荷保持領域Ｌに電荷が存在する場合の読み出し動作を説明する図である。
【００２３】
電荷保持領域Ｌのデータを読む場合、図４で示したようにワード線ＷＬに電位Ｖ０、ソースＳ１に０Ｖ、ドレインＳ２に電位Ｖ２を印加する。（ａ）のように電荷保持領域Ｌに電荷がない場合、点線で示したようにドレインソース電流Ｉｄｓが流れる。一方（ｂ）のように電荷保持領域Ｌに黒丸で示したように電荷が存在した場合、チャネルがドレインまで達せず、ドレインソース電流Ｉｄｓが流れない。この（ａ）と（ｂ）の状態の差を電流センスアンプまたは電圧センスアンプで検出することになる。
【００２４】
なお、あるＭＯＮＯＳ素子Ｍｉｊの片側のデータの読み書きに対して、同一ＭＯＮＯＳ素子Ｍｉｊの反対側のデータの影響はない。すなわち、図５の場合、電荷保持領域Ｒに電荷があってもなくても電荷保持領域Ｌの読み書きには影響はない。
【００２５】
ここで、図１の半導体集積回路１０の動作を説明する。
図６は、一致検索時の半導体集積回路の動作を説明する図である。
図中のＭＯＮＯＳ素子Ｍ１１ｌ、Ｍ１１ｒ、Ｍ１２ｌ、Ｍ１２ｒ、Ｍ２１ｌ、Ｍ２１ｒ、Ｍ２２ｌ、Ｍ２２ｒにおいて、黒丸の場所に電荷を保持していることを示す。
【００２６】
前述のように、各セルＳｉｊは２つのＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒからなり、相補のデータを記憶している。相補のデータは、同一セル中のＭＯＮＯＳ素子Ｍｉｊｌ、Ｍｉｊｒにおいては、電荷保持領域Ｌ、Ｒのいずれか一方に電荷が保持されることによって記憶されている。例えば、セルＳ１１の場合、ＭＯＮＯＳ素子Ｍ１１ｒ、Ｍ１１ｌには、電荷が両方とも電荷保持領域Ｒに保持される。
【００２７】
以下、電荷保持領域Ｒに電荷が保持されているセルを“１”、電荷保持領域Ｌに電荷が保持されているセルを“０”として説明する。すなわち、図６において、セルＳ１１には“１”、セルＳ１２には“０”、セル２１には“０”、セル２２には“０”が記憶されているとする。
【００２８】
また、一致検索時は、ワード線ＷＬｉｒ、ＷＬｉｌには、図４で示したように、読み出し時と同様の電位Ｖ０が印加され、同時に駆動される。
検索データは、データ線Ｄｊと／Ｄｊに相補に入力される。一致検索線ＳＬｉはＨｉｇｈレベル（以下Ｈレベルと呼ぶ）にプリチャージし、検索時はフローティングにする。
【００２９】
検索データとして“１０”が入力された場合、例えば、データ線Ｄ１はＨレベル、データ線／Ｄ１はＬｏｗレベル（以下Ｌレベルと呼ぶ）、データ線Ｄ２はＬレベル、データ線／Ｄ２はＨレベルの電位となる。
【００３０】
このときセルＳ１１において、ＭＯＮＯＳ素子Ｍ１１ｌは両方の入出力端子がＨレベルとなるので電流は流れない。一方、ＭＯＮＯＳ素子Ｍ１１ｒは、図４及び図５で説明したように、電荷がソース側の電荷保持領域Ｒに保持されているため電流は流れない。セルＳ１２においても同様に電流は流れない。このため、フローティングとした一致検索線ＳＬ１の電位は変化しない。この場合、センスアンプＳＡ１では、例えば、“１”（Ｈレベル）を出力する。
【００３１】
セルＳ２１において、ＭＯＮＯＳ素子Ｍ２１ｌは両方の入出力端子がＨレベルとなるので電流は流れない。一方、ＭＯＮＯＳ素子Ｍ２１ｒは、ドレイン側の電荷保持領域Ｌに電荷が存在するので、ドレインソース電流Ｉｄｓが、データ線／Ｄ１に流れる。これにより、一致検索線ＳＬ２の電位はＨレベルから、ΔＶだけ低下する。この場合、センスアンプＳＡ２では、電位の変化分ΔＶを検出し、例えば、“０”（Ｌレベル）を出力する。なお、センスアンプＳＡｉの構成と動作については後述する。またセルＳ２２はセルＳ２１と同様である。
【００３２】
なお、電位の低下分ΔＶは、データ線Ｄｊ、／Ｄｊが電源に接続されている場合は、ディレイを伴いながら最終的には電源電位まで下がるが、電源電位に下がる前に判定を行う場合は、中間のある電位になる。データ線Ｄｊ、／Ｄｊがフローティングになっている場合は、データ線Ｄｊ、／Ｄｊと一致検索線ＳＬｉの容量比で決まる電位になる。
【００３３】
なお、ここでは、２データの場合を図示したが、１ワードあたりいくつのデータの場合も同様に実現できる。
また、一致検索線ＳＬｉは一致検索時にフローティングにせず、適当な電流供給能力を持ったトランジスタを介して電源に接続してもよい。この適当な電流供給能力とは、データ不一致時に生じる低電位側への電流パスの電流供給能力との比について、低電位側へ一致検索線ＳＬｉが検出可能な程度以上振れるような能力比を持つということである。
【００３４】
次に、本発明の実施の形態の半導体集積回路１０へのデータの書き込みについて説明する。
ここでは、図１の半導体集積回路１０の一部を用いて、セルＳｉｊへのデータの書き込みについて説明する。
【００３５】
図７は、半導体集積回路を構成するセルに“１”を書き込む場合を説明する図であり、（ａ）はセルの左側のＭＯＮＯＳ素子への書き込み、（ｂ）は右側のＭＯＮＯＳ素子への書き込みを説明する図である。
【００３６】
書き込みは、図４で示したような電位条件に従うものとして説明する。
図７（ａ）の場合、ワード線ＷＬ１ｌを電位ＨＶにして、セルＳ１１の左側のＭＯＮＯＳ素子Ｍ１１ｌを活性化する。このときデータ線Ｄ１を０Ｖ、一致検索線ＳＬ１を電位Ｖ１にすることで、ＭＯＮＯＳ素子Ｍ１１ｌの電荷保持領域Ｒに電荷を保持することができる。このとき、セルＳ１２のワード線ＷＬ１ｌに接続するＭＯＮＯＳ素子Ｍ１２ｌも、同じく活性化され書き込み可能な条件となっているので、電荷を書き込まない場合は、データ線Ｄ２に電位Ｖ１を印加して、ＭＯＮＯＳ素子Ｍ１２ｌの両方の入出力端子を等電位Ｖ１にすることで、電荷の書き込みを防止する。
【００３７】
図７（ｂ）の場合、ワード線ＷＬ１ｒを電位ＨＶにして、セルＳ１１の右側のＭＯＮＯＳ素子Ｍ１１ｒを活性化する。このときデータ線／Ｄ１を電位Ｖ１、一致検索線ＳＬ１を０ＶにすることでＭＯＮＯＳ素子Ｍ１１ｒの電荷保持領域Ｒに電荷を保持することができる。このとき、セルＳ１２のワード線ＷＬ１ｒに接続するＭＯＮＯＳ素子Ｍ１２ｒも、同じく書き込み可能な条件となっているので、電荷を書き込まない場合は、データ線／Ｄ２を０Ｖにして、ＭＯＮＯＳ素子Ｍ１１ｒの両方の入出力端子を０Ｖにすることで、電荷の書き込みを防止する。
【００３８】
図８は、半導体集積回路を構成するセルに“０”を書き込む場合を説明する図であり、（ａ）はセルの左側のＭＯＮＯＳ素子への書き込み、（ｂ）は右側のＭＯＮＯＳ素子への書き込みを説明する図である。
【００３９】
図８（ａ）の場合、ワード線ＷＬ１ｌを電位ＨＶにして、セルＳ１１の左側のＭＯＮＯＳ素子Ｍ１１ｌを活性化する。このときデータ線Ｄ１の電位をＶ１、一致検索線ＳＬ１を０Ｖにすることで、ＭＯＮＯＳ素子Ｍ１１ｌの電荷保持領域Ｌに電荷を保持することができる。このとき、セルＳ１２のワード線ＷＬ１ｌに接続するＭＯＮＯＳ素子Ｍ１２ｌも、同じく書き込み可能な条件となっているので、電荷を書き込まない場合は、データ線Ｄ２を０Ｖにして、ＭＯＮＯＳ素子Ｍ１２ｌの両方の入出力端子を等電位０Ｖにすることで、電荷の書き込みを防止する。
【００４０】
図８（ｂ）の場合、ワード線ＷＬ１ｒを電位ＨＶにして、セルＳ１１の右側のＭＯＮＯＳ素子Ｍ１１ｒを活性化する。このときデータ線／Ｄ１を０Ｖ、一致検索線ＳＬ１の電位をＶ１にすることでＭＯＮＯＳ素子Ｍ１１ｒの電荷保持領域Ｌに電荷を保持することができる。このとき、セルＳ１２のワード線ＷＬ１ｒに接続するＭＯＮＯＳ素子Ｍ２２ｒも、同じく書き込み可能な条件となっているので、電荷を書き込まない場合は、データ線／Ｄ２の電位をＶ１にして、ＭＯＮＯＳ素子Ｍ１１ｒの両方の入出力端子を等電位Ｖ１にすることで、電荷の書き込みを防止する。
【００４１】
次に、本発明の実施の形態の半導体集積回路１０に記憶されたデータの消去方法について説明する。
消去の際、図４で示したような電位条件に従う。
【００４２】
ここでは、図１の半導体集積回路１０の一部を用いて、データの消去方法について説明する。
図９は、セルを構成する２つのＭＯＮＯＳ素子の右側の電荷保持領域に記憶されたデータを消去する方法を説明する図であり、（ａ）は各セルの左側のＭＯＮＯＳ素子に記憶されたデータの消去、（ｂ）は各セルの右側のＭＯＮＯＳ素子に記憶されたデータの消去方法を説明する図である。
【００４３】
図９（ａ）の場合、ワード線ＷＬ１ｌを負電位（Ｎｅｇａｔｉｖｅ）にし、各セルの左側の素子を消去可能状態にする。さらに、一致検索線ＳＬ１を電位Ｖ３、データ線Ｄ１、Ｄ２をフローティング状態もしくは０Ｖ（基板電位）とすることにより、左側のＭＯＮＯＳ素子Ｍ１１ｌ、Ｍ１２ｌの右側の電荷保持領域Ｒのデータを消去することができる。
【００４４】
図９（ｂ）の場合、ワード線ＷＬ１ｒを負電位にし、各セルの右側の素子を消去可能状態にする。さらに、一致検索線ＳＬ１をフローティング状態もしくは０Ｖ（基板電位）とし、データ線／Ｄ１、／Ｄ２を電位Ｖ３にすることにより、右側のＭＯＮＯＳ素子Ｍ１１ｒ、Ｍ１２ｒの右側の電荷保持領域Ｒのデータを消去することができる。
【００４５】
図１０は、セルを構成する２つのＭＯＮＯＳ素子の左側の電荷保持領域に記憶されたデータを消去する方法を説明する図であり、（ａ）は各セルの左側のＭＯＮＯＳ素子に記憶されたデータの消去、（ｂ）は各セルの右側のＭＯＮＯＳ素子に記憶されたデータの消去方法を説明する図である。
【００４６】
図１０（ａ）の場合、ワード線ＷＬ１ｌを負電位にし、各セルの左側の素子を消去可能状態にする。さらに、一致検索線ＳＬ１をフローティングもしくは０Ｖ（基板電位）とし、データ線Ｄ１、Ｄ２を電位Ｖ３にすることにより、左側のＭＯＮＯＳ素子Ｍ１１ｌ、Ｍ１２ｌの左側の電荷保持領域Ｌのデータを消去することができる。
【００４７】
図１０（ｂ）の場合は、ワード線ＷＬ１ｒを負電位にし、各セルの右側の素子を消去可能状態にする。さらに、一致検索線ＳＬ１を電位Ｖ３、データ線／Ｄ１、／Ｄ２をフローティングもしくは０Ｖ（基板電位）にすることにより、右側のＭＯＮＯＳ素子Ｍ１１ｒ、Ｍ１２ｒの右側の電荷保持領域Ｒのデータを消去することができる。なお、全ワード線を電位Ｎｅｇａｔｉｖｅ、全検索線を電位Ｖ３、全データ線を電位Ｖ３とすることにより、該当領域全体の一括消去ができる。また、図示していないが１素子ずつ消去することも可能である。
【００４８】
次に本発明の実施の形態の半導体集積回路１０に用いられるセンスアンプＳＡｉの一例を説明する。
図１１は、電圧センスアンプの構成例である。
【００４９】
センスアンプＳＡｉは、３つのＰ型のＭＯＳＦＥＴ（Ｍｅｔａｌｌｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）ＰＭ１、ＰＭ２、ＰＭ３と、５つのＮ型のＭＯＳＦＥＴＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５からなり、一致検索線ＳＬｉの電位と、リファレンス電位Ｒｅｆとを比較してその結果に応じて相補の出力Ｏｕｔ、／Ｏｕｔを出力する。
【００５０】
リファレンス電位Ｒｅｆは一致検索線ＳＬｉのプリチャージ電位より低い適当な電位に設定する。検索データが一致した場合、一致検索線ＳＬｉのプリチャージ電位はリファレンス電位Ｒｅｆより高いままであるので、出力ＯｕｔはＨレベル、出力／ＯｕｔはＬレベルとなる。不一致の場合は、一致検索線の電位がリファレンス電位Ｒｅｆより下がるので、出力ＯｕｔはＬレベル、出力／ＯｕｔはＨレベルとなる。
【００５１】
なお、センスアンプは他にも様々なものが考えられる。例えば、上記では一致検索線ＳＬｉの電位の変化を検出する電圧センスアンプについて説明したが、一致検索線ＳＬｉの電流の変化を検出する電流センスアンプをもちいてもよい。この場合、検索データが一致している場合、一致検索線ＳＬｉに電流は流れず、不一致の場合は一致検索線ＳＬｉに電流が流れることから、その電流差をもとに一致または不一致を判定する。
【００５２】
次に、データをマスクする場合について説明する。
図１２は、半導体集積回路においてデータをマスクする場合を説明した図である。
【００５３】
データ列の中に、検索するデータと検索しないデータが混在している場合、検索しないデータにマスクをすることがある。この場合、マスクするデータのデータ線対（図１２ではデータ線Ｄ３とデータ線／Ｄ３の対）を両方とも一致検索線ＳＬ１、ＳＬ２のプリチャージ電位と等電位（Ｈレベル）にすることで実現できる。一致検索線ＳＬ１、ＳＬ２のプリチャージ電位と等電位なので、セルＳ１３、Ｓ２３のＭＯＮＯＳ素子Ｍ１３ｌ、Ｍ１３ｒ、Ｍ２３ｌ、Ｍ２３ｒには電流が流れず、他のデータの一致検索に影響を及ぼさず、図の領域Ｍａｓｋで示した部分のマスクが可能になる。
【００５４】
次に、本発明の実施の形態の半導体集積回路のレイアウトパターンの例を示す。
図１３は、本発明の実施の形態の半導体集積回路におけるアレイのレイアウトの例を示す図である。
【００５５】
なお、図１３において、図１と同じ構成要素は同一符号としている。
アレイのレイアウトは、データ線Ｄｊ、／Ｄｊと、ワード線ＷＬｉｌ、ＷＬｉｒ及び一致検索線ＳＬｉが格子状に配列された構成に、拡散層１１０と、データ線Ｄｊと拡散層１１０とのコンタクトのためのコンタクトプラグ１１１、データ線／Ｄｊと拡散層１１０とのコンタクトのためのコンタクトプラグ１１２、一致検索線ＳＬｉとのコンタクトのためのコンタクトプラグ１１３が設けられた構成からなる。
【００５６】
また、図１３で、ワード線ＷＬｉｌ、ＷＬｉｒと拡散層１１０の重なった領域がＭＯＮＯＳ素子の形成される部分となる。一致検索線ＳＬｉは２つのＭＯＮＯＳ素子で共有している。さらに、図１３において、破線で囲った領域が、図１の２つのＭＯＮＯＳ素子Ｍｉｊｌ、ＭｉｊｒからなるセルＳｉｊに対応している。デザインルールをＦとした場合、１セル（２素子）が最小１６Ｆ２で実現できる。
【００５７】
ここで、一致検索線ＳＬｉは、ワード線ＷＬｉｌ、ＷＬｉｒやデータ線Ｄｊ、／Ｄｊとは異なる配線層を用いて形成される。また、一致検索線ＳＬｉは、メタルまたはポリシリコンなどの導電層、または図示しない基板上の導電層で形成される。また、データ線Ｄｊ、／Ｄｊも同様にメタルまたはポリシリコンなどの導電層、または図示しない基板上の導電層で形成される。
【００５８】
上記のような、アレイのレイアウトにより、図１で示したような本発明の実施の形態の半導体集積回路１０が実現できる。
なお、上記では、１素子に２ビット記憶可能なメモリ素子として、ＭＯＮＯＳ素子を用いたが、これに限定されない。
【００５９】
また、上記で示したのは１実施の形態にすぎず、製造方法、デザインルールなどによりこれ以外の実施の形態も大いに考えられる。
（付記１）一致検索を行う半導体集積回路において、
１素子あたり２箇所に電荷を保持し、２つの状態を区別可能な電荷保持領域を有する複数の不揮発性のメモリ素子からなることを特徴とする半導体集積回路。
【００６０】
（付記２）前記メモリ素子は、ＭＯＮＯＳ型不揮発性メモリ素子であることを特徴とする付記１記載の半導体集積回路。
（付記３）１つのデータの保持単位は、互いに相補のデータを保持する２つの前記メモリ素子からなることを特徴とする付記１記載の半導体集積回路。
【００６１】
（付記４）２つの前記メモリ素子において、それぞれ一方の入出力端子は共通の一致検索線に接続され、他方の入出力端子はそれぞれ相補のデータ線に接続され、ゲートはそれぞれ別のワード線に接続されることを特徴とする付記３記載の半導体集積回路。
【００６２】
（付記５）２本の前記ワード線は、一致検索時に同時に駆動されることを特徴とする付記４記載の半導体集積回路。
（付記６）前記一致検索線に接続され、検索データが一致している場合は前記一致検索線の電位が変化せず、前記検索データが不一致の場合は前記一致検索線の電位が変化することを検出し、その電位差をもとに前記一致または不一致を判定するセンスアンプを有することを特徴とする付記４記載の半導体集積回路。
【００６３】
（付記７）前記一致検索線に接続され、検索データが一致している場合は前記一致検索線に電流が流れず、前記検索データが不一致の場合は前記一致検索線に電流が流れることを検出し、その電流差をもとに前記一致または不一致を判定するセンスアンプを有することを特徴とする付記４記載の半導体集積回路。
【００６４】
（付記８）前記一致検索線に複数の電位を与え、さらにフローティング状態にすることが可能な電位供給部を有することを特徴とする付記４記載の半導体集積回路。
【００６５】
（付記９）前記検索データのデータ列の中から特定のデータを検索から除外するマスク機能を有することを特徴とする付記６または７記載の半導体集積回路。（付記１０）前記メモリ素子へのデータの書き込みは前記一致検索線または前記データ線を所定の電位にすることにより、１ビットごとに行うことが可能であることを特徴とする付記４記載の半導体集積回路。
【００６６】
（付記１１）前記メモリ素子のデータは前記ワード線ごとに消去されることを特徴とする付記４記載の半導体集積回路。
（付記１２）前記メモリ素子のデータは前記ワード線を複数選択することによって、あるブロック単位で一括して消去されることを特徴とする付記４記載の半導体集積回路。
【００６７】
（付記１３）前記ワード線と前記一致検索線は平行に配置されることを特徴とする付記４記載の半導体集積回路。
（付記１４）前記一致検索線は、前記ワード線または前記データ線とは異なる配線層を用いて形成されることを特徴とする付記４記載の半導体集積回路。
【００６８】
（付記１５）前記一致検索線は金属またはポリシリコンからなる導電層で形成されることを特徴とする付記４記載の半導体集積回路。
（付記１６）前記一致検索線は基板上の導電性の層で形成されることを特徴とする付記４記載の半導体集積回路。
【００６９】
（付記１７）前記データ線は金属またはポリシリコンからなる導電層で形成されることを特徴とする付記４記載の半導体集積回路。
（付記１８）前記データ線は基板上の導電性の層で形成されることを特徴とする付記４記載の半導体集積回路。
【００７０】
【発明の効果】
以上説明したように本発明では、一致検索を行なう半導体集積回路において、１素子あたり２箇所に電荷を保持可能な電荷保持領域を有する複数の不揮発性のメモリ素子を用いたため、チップサイズを小さくでき、低消費電力化が図れる。これにより、ＣＡＭの適用分野が広がり、特に機器の低消費電力化、高速化が実現できる。そのほか、従来のＣＡＭでは利用が難しかった様々な分野での応用が期待される。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体集積回路の構成を示す図である。
【図２】ＭＯＮＯＳ素子の構造を示す断面図である。
【図３】ＭＯＮＯＳ素子を表現した回路図である。
【図４】ＭＯＮＯＳ素子への読み出し、書き込み、消去時の電位条件を示す図である。
【図５】ＭＯＮＯＳ素子からの読み出し動作を説明する説明図であり、（ａ）が電荷保持領域Ｌに電荷がない場合、（ｂ）が電荷保持領域Ｌに電荷が存在する場合の読み出し動作を説明する図である。
【図６】一致検索時の半導体集積回路の動作を説明する図である。
【図７】半導体集積回路を構成するセルに“１”を書き込む場合を説明する図であり、（ａ）はセルの左側のＭＯＮＯＳ素子への書き込み、（ｂ）は右側のＭＯＮＯＳ素子への書き込みを説明する図である。
【図８】半導体集積回路を構成するセルに“０”を書き込む場合を説明する図であり、（ａ）はセルの左側のＭＯＮＯＳ素子への書き込み、（ｂ）は右側のＭＯＮＯＳ素子への書き込みを説明する図である。
【図９】セルを構成する２つのＭＯＮＯＳ素子の右側の電荷保持領域に記憶されたデータを消去する方法を説明する図であり、（ａ）は各セルの左側のＭＯＮＯＳ素子に記憶されたデータの消去、（ｂ）は各セルの右側のＭＯＮＯＳ素子に記憶されたデータの消去方法を説明する図である。
【図１０】セルを構成する２つのＭＯＮＯＳ素子の左側の電荷保持領域に記憶されたデータを消去する方法を説明する図であり、（ａ）は各セルの左側のＭＯＮＯＳ素子に記憶されたデータの消去、（ｂ）は各セルの右側のＭＯＮＯＳ素子に記憶されたデータの消去方法を説明する図である。
【図１１】電圧センスアンプの構成例である。
【図１２】半導体集積回路においてデータをマスクする場合を説明した図である。
【図１３】本発明の実施の形態の半導体集積回路におけるアレイのレイアウトの例を示す図である。
【符号の説明】
１０　半導体集積回路
Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２　セル
Ｍ１１ｌ、Ｍ１１ｒ、Ｍ１２ｌ、Ｍ１２ｒ、Ｍ２１ｌ、Ｍ２１ｒ、Ｍ２２ｌ、Ｍ２２ｒ　ＭＯＮＯＳ素子
ＷＬ１ｒ、ＷＬ１ｌ、ＷＬ２ｒ、ＷＬ２ｌ　ワード線
ＳＬ１、ＳＬ２　一致検索線
Ｄ１、／Ｄ１、Ｄ２、／Ｄ２　データ線
ＶＬ１、ＶＬ２、ＶＬ３、ＶＬ４　選択線
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４　選択トランジスタ
ＳＡ１、ＳＡ２　センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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