(57)【要約】【課題】余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得る。【解決手段】入力制御回路６によってライトサイクル内の一定期間にしか作動しないように動作制御される入力回路ＩＮ０〜ＩＮｎに接続された入力用データ線ＩＤＩ０〜ＩＤＩｎを、出力用データ線ＩＤＯ０〜ＩＤＯｎをシールドするように対応して交互に配置するようにした。【選択図】  図２
2004247566.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイへ書き込むためのデータが入力され、該データを書き込み用のバッファ回路で構成されたライトバッファ回路部に出力する入力回路部と、センスアンプ回路部で増幅された該メモリセルアレイからのデータを外部へ出力する出力回路部とを備え、前記入力回路部に入力されたデータを前記メモリセルアレイに伝送すると共に前記出力回路部から外部へ出力する半導体記憶装置において、
前記メモリセルアレイへのデータ書き込み時に、前記入力回路部に対して所定の期間のみ入力されたデータの取り込みを行わせるように前記入力回路部の動作制御を行う入力制御回路を備えると共に、
前記入力回路部によって取り込まれたデータの伝送を行う複数の入力用データ線と、前記メモリセルアレイから読み出され前記センスアンプ回路部で増幅されたデータ信号を前記出力回路部に伝送する複数の出力用データ線とが、隣り合うように交互に配置されて配線されることを特徴とする半導体記憶装置。
【請求項２】
前記入力制御回路は、外部からのクロック信号の立ち上がりエッジに同期してデータの入力を行うように前記入力回路部の動作制御を行うことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記入力制御回路は、外部から入力された所定のクロック信号から所定の内部クロック信号を生成し、外部からのライトイネーブル信号がイネーブル状態になると、前記内部クロック信号が所定の信号レベルに変化してから所定の期間、前記入力回路部をそれぞれ作動させることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記各入力用データ線と各出力用データ線が同数の場合には、最端部の出力用データ線における入力用データ線が配置されていない隣部に、電源電圧又は接地電圧に接続された信号線が配置されることを特徴とした請求項１、２又は３記載の半導体記憶装置。
【請求項５】
前記各入力用データ線によって伝送されるデータ信号の相補信号をそれぞれ生成して出力する相補信号生成回路部と、該相補信号生成回路部からのそれぞれの信号を対応して伝送する各入力用相補データ線とを備え、前記各出力用データ線は、隣部に前記入力用データ線及び該入力用相補データ線がそれぞれ位置するように、入力用データ線と入力用相補データ線との間にそれぞれ配線されることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記各出力用データ線は、前記センスアンプ回路部の対応する出力信号をラッチした信号線であり、該ラッチされたデータが前記入力用データ線によってシールドされることを特徴とする請求項１、２、３、４又は５記載の半導体記憶装置。
【請求項７】
前記入力回路部は、データ書き込み時に、書き込み用データを入力して対応する入力用データ線にそれぞれ出力し、データ読み出し時には、該データ読み出し動作に入る直前に入力された書き込み用データを保持して対応する入力用データ線にそれぞれ出力することを特徴とする請求項１、２、３、４、５又は６記載の半導体記憶装置。
【請求項８】
対応する入力用データ線及び出力用データ線との間にそれぞれバイパス回路を設け、該各バイパス回路は、データ書き込み時には、対応する入力用データ線のデータを対応する出力用データ線にそれぞれ伝送することを特徴とする請求項１、２、３、４、５、６又は７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に使用されるＲＡＭを使用した半導体記憶装置に関し、特に、ＲＡＭ内部におけるデータ読み出し用の信号線に関する。
【０００２】
【従来の技術】
一般にデータの読み書きを行う半導体記憶装置では、データの読み出し時に微小な電流をセンスアンプにて増幅し、メモリセル内に記憶されたデータを出力している。
図１２は、従来の半導体記憶装置の例を示した概略図であり、図１２では、説明を簡単にするために１つの入力端子ＤＩ及び１つの出力端子ＤＯに対する構成を示している。
図１２において、メモリセルアレイ１０１のメモリセルから読み出されたデータは、ビット線対ＢＬ、列ゲート１０２及びデータ線対ＣＬを介してセンスアンプ１０３に入力される。
【０００３】
センスアンプ１０３は、ビット線対ＢＬ上の非常に微小な電位差を検知して該電位差を増幅する。センスアンプ１０３から出力されたデータは、ＮＭＯＳトランジスタからなる選択ゲート１０４を通過した後、ラッチ回路１０５でラッチされ、ラッチ回路１０５は、センスアンプ１０３の動作完了後もデータを保持する。ラッチ回路１０５でラッチされたデータは、出力バッファ１０６を介して出力端子ＤＯから外部へ出力される。また、書き込み時には、入力端子ＤＩから入力回路１０７に入力された入力データが、ライトバッファ１０８により負荷容量の大きいビット線対ＢＬを駆動し、メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う。
【０００４】
図１３は、従来の半導体記憶装置における他の例を示した図であり、図１３の半導体記憶装置では、複数の選択ゲートにおける所望の選択ゲートからのデータが出力端子ＤＯから出力される場合を例にして示している。なお、図１３では、図１２と同じもの又は同様のものは同じ符号で示している。図１３で示したような半導体記憶装置は、大容量のメモリセルアレイ１０１をブロックに分割して使用する場合等に用いられる。
図１３において、図１２の場合と同様に、ビット線対ＢＬ上の微小電流がセンスアンプＳＡ０〜ＳＡｎにて増幅され、センスアンプＳＡ０〜ＳＡｎの各出力データの内、選択ゲートＳＧ０〜ＳＧｎで選択された出力データがラッチ回路１０５でラッチされ、該ラッチされたデータは複数のセンスアンプを持つブロックの内、選択された１ブロックのものとなる。
【０００５】
しかし、図１２及び図１３のような半導体記憶装置における実際の回路レイアウトにおいては、セルサイズを縮小する目的から、メモリセルアレイ１０１以外の部分においても回路が密集しており、出力用データ線ＩＤＯの近傍にもあらゆる信号線が配置されている。図１４では、その一例として書き込み用の入力用データ線ＩＤＩ、及び半導体記憶装置の内部全体の同期を行う内部同期クロック信号ＩＣＫが出力される内部制御信号線ＣＫＬが、データ読み出し用である出力用データ線ＩＤＯ近傍に配置された例を示し、出力用データ線ＩＤＯが、列ゲート１０２とセンスアンプと間の配線近傍に配置された場合においても同様である。
【０００６】
このような密集したレイアウトでは、周辺信号の動作がノイズとして影響を及ぼすことが考えられる。特に出力用データ線ＩＤＯにおいては、動作スピードを決定する重要なパスでありながら、ノイズ耐性が弱いという問題があった。例えば、ビット線対ＢＬは、前述したように非常に微小な電流を流す信号線であり、周辺回路の動作によってノイズ等が発生すると、センスアンプからのデータ出力に支障をきたすことが考えられる。
【０００７】
また、高速メモリ等でデータ出力のスピードを優先する場合、ラッチ回路１０５のデータ保持能力を弱く設定しているため、ラッチ回路１０５における出力データの保持期間中にノイズが発生すると出力用データ線ＩＤＯにノイズが乗りやすく、ラッチ回路１０５で保持されているデータが反転することも考えられる。また、出力用データ線ＩＤＯにノイズが乗った場合、外部駆動用の大きな出力バッファ１０６を動作させてしまい、さらなる電源ノイズを誘発するという問題があった。
【０００８】
一方、出力データが外部信号線に与えるクロストークノイズを軽減させる方法として、出力データを反転させずに伝送する信号線と該出力データを反転させて伝送する信号線を外部信号線の両隣に配置して、出力用データ線上のノイズによる外部信号線への影響を相殺するものが開示されている（例えば、特許文献１参照）。この場合、出力用データ線の遷移期間がノイズ源をなしている。
【０００９】
また、信号線間のカップリングノイズ容量を低減させる方法として、信号線を一定間隔で並べ替えることによって、信号レベルの変化によって生じるカップリングノイズの対象を分散させることができ、ノイズを低減させるものが開示されている（例えば、特許文献２及び特許文献３参照。）。
【００１０】
【特許文献１】
特開平１１−１３４８７２号公報
【特許文献２】
特開平７−２１１０６９号公報
【特許文献３】
特開２００１−１６７５７２号公報
【００１１】
【発明が解決しようとする課題】
一方、近年におけるデバイスの微細化に伴い、カップリングノイズは大きな問題になってきた。図１５は、図１４のように配線された場合における、出力用データ線ＩＤＯへの影響例を示した図である。図１５から分かるように、出力用データ線ＩＤＯの信号は、入力用データ線ＩＤＩの信号の変化により、カップリングノイズが生じている。選択ゲートを閉じた後、出力用データ線ＩＤＯはラッチ回路１０５のみでデータが保持されている。この状態で入力端子ＤＩに書き込み用データが入力されると、入力用データ線ＩＤＩの信号レベルが変化し、その影響を受けて出力用データ線ＩＤＯが変動し、同時に出力バッファ１０６を作動させてしまうことから、更なる電源ノイズが発生する。
【００１２】
通常、ラッチ回路１０５でのデータ保持期間中に、書き込みデータの取り込みが行われることが考えられる。より大きなカップリングノイズが生じた、例えば図１５で、入力用データ線ＩＤＩ及び内部制御信号線ＣＫＬの各信号が同時に同じ変化をしたときは、出力用データ線ＩＤＯの信号が反転して、ラッチ回路１０５の保持データが反転して該保持データを破壊してしまうことも考えられる。このように、出力バッファ１０６の入力信号は、ラッチ回路１０５で保持することが多く、ノイズによる電位変動を受けやすいため、何らかのノイズ対策を行う必要があった。
【００１３】
また、センスアンプの入力信号にノイズが乗ることも考えられる。例えば、内部制御信号線ＣＫＬの内部同期クロック信号ＩＣＫ等のような駆動量の大きな信号の伝送を行う配線が、センスアンプと列ゲート１０２との間の配線と平行して配置されている場合、カップリングノイズによりビット線対ＢＬの電位が変動してしまう。特に、ビット線対ＢＬは、相補信号をなしており、一方のビット線にのみノイズが乗ると、ビット線対での電位差を増幅しているセンスアンプで、誤動作又は読み出し遅延を起こす可能性があった。
【００１４】
また、図１３の場合では、図１２の場合と同様、出力用データ線ＩＤＯやデータ線対ＣＬといった読み出し系のデータ線にノイズが乗ると、動作不良をもたらすという問題があった。特に、分割ワードライン方式を用いるとデータ線対ＣＬが長くなるが、更に図１３のようにメモリセルアレイ１０１のブロック分割を行った場合には、センスアンプＳＡ０〜ＳＡｎを対応するブロックのメモリセル近傍に配置しなければならない。このため、出力用データ線ＩＤＯが長くなり、出力用データ線ＩＤＯによって伝送される信号がカップリングノイズの影響を受けやすくなる。
【００１５】
また、前記分割ワードライン方式の場合では、複数ビットを１つのデータとして扱うため、複数のデータ線を平行して引き回す必要がある。このため、電源ラインで該データ線をすべてシールドする方法では、レイアウトサイズが大きくなるという問題があった。ノイズ源となる回路が作動しているときには、センスアンプ等での読み出し動作を行わない方法や、逆に、メモリセルアレイからデータを読み出しているときには、ノイズ源となり得る回路を作動させないようにする方法も考えられるが、余分な制御回路が増えるだけでなく、半導体記憶装置自体の性能を劣化させかねない。
【００１６】
更に、ラッチ回路１０５のインバータの駆動量を高め、該インバータに例えばクロックドインバータを使用して、センスアンプからのデータ転送期間中は該インバータを作動させないようにする方法も考えられるが、選択ゲートとのタイミングを合わせる必要があり、該タイミングを合わせるための制御信号を生成するための制御回路を追加する必要があった。
【００１７】
本発明は、上記のような問題を解決するためになされたものであり、余分な制御回路やノイズ対策用の不要なレイアウトの追加、及びメモリ回路の性能を劣化させることなく、ビット線対から出力バッファまでの読み出し系のデータ線が、周辺回路の動作により引き起こされるノイズによって影響を受け、出力ノイズ、ラッチデータの破壊又は出力遅延といった誤動作を防止することが、既存の回路で容易にできる半導体記憶装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイへ書き込むためのデータが入力され、該データを書き込み用のバッファ回路で構成されたライトバッファ回路部に出力する入力回路部と、センスアンプ回路部で増幅された該メモリセルアレイからのデータを外部へ出力する出力回路部とを備え、前記入力回路部に入力されたデータを前記メモリセルアレイに伝送すると共に前記出力回路部から外部へ出力する半導体記憶装置において、
前記メモリセルアレイへのデータ書き込み時に、前記入力回路部に対して所定の期間のみ入力されたデータの取り込みを行わせるように前記入力回路部の動作制御を行う入力制御回路を備えると共に、
前記入力回路部によって取り込まれたデータの伝送を行う複数の入力用データ線と、前記メモリセルアレイから読み出され前記センスアンプ回路部で増幅されたデータ信号を前記出力回路部に伝送する複数の出力用データ線とが、隣り合うように交互に配置されて配線されるものである。
【００１９】
また、前記入力制御回路は、外部からのクロック信号の立ち上がりエッジに同期してデータの入力を行うように前記入力回路部の動作制御を行うようにした。
【００２０】
具体的には、前記入力制御回路は、外部から入力された所定のクロック信号から所定の内部クロック信号を生成し、外部からのライトイネーブル信号がイネーブル状態になると、前記内部クロック信号が所定の信号レベルに変化してから所定の期間、前記入力回路部をそれぞれ作動させるようにしてもよい。
【００２１】
また、前記各入力用データ線と各出力用データ線が同数の場合には、最端部の出力用データ線における入力用データ線が配置されていない隣部に、電源電圧又は接地電圧に接続された信号線が配置されるようにしてもよい。
【００２２】
一方、前記各入力用データ線によって伝送されるデータ信号の相補信号をそれぞれ生成して出力する相補信号生成回路部と、該相補信号生成回路部からのそれぞれの信号を対応して伝送する各入力用相補データ線とを備え、前記各出力用データ線は、隣部に前記入力用データ線及び該入力用相補データ線がそれぞれ位置するように、入力用データ線と入力用相補データ線との間にそれぞれ配線されるようにしてもよい。
【００２３】
また、前記各出力用データ線は、前記センスアンプ回路部の対応する出力信号をラッチした信号線であり、該ラッチされたデータが前記入力用データ線によってシールドされるようにしてもよい。
【００２４】
また、具体的には、前記入力回路部は、データ書き込み時に、書き込み用データを入力して対応する入力用データ線にそれぞれ出力し、データ読み出し時には、該データ読み出し動作に入る直前に入力された書き込み用データを保持して対応する入力用データ線にそれぞれ出力するようにした。
【００２５】
また、対応する入力用データ線及び出力用データ線との間にそれぞれバイパス回路を設け、該各バイパス回路は、データ書き込み時には、対応する入力用データ線のデータを対応する出力用データ線にそれぞれ伝送するようにしてもよい。
【００２６】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体記憶装置の例を示した概略図である。なお、図１では、メモリセルアレイと外部とのデータの入出力に関する部分のみを示し、外部からのアドレスデータに関係する部分は省略している。
図１において、半導体記憶装置１は、ビットスライス型のメモリ回路を形成しており、メモリセルアレイ２と、メモリセルアレイ２の所望のビット線対と対応するデータ線対との接続を行う列ゲート３とを備えている。
【００２７】
更に、半導体記憶装置１は、列ゲート３及びデータ線対を介してメモリセルアレイ２から入力された読み出しデータを増幅して出力するセンスアンプ回路部ＳＡＣ０〜ＳＡＣｍ（ｍは、０を含む正の整数）と、対応する該センスアンプ回路部ＳＡＣ０〜ＳＡＣｍの出力信号の出力制御を行う選択ゲート回路部ＳＧＣ０〜ＳＧＣｍと、該選択ゲート回路部ＳＧＣ０〜ＳＧＣｍから排他的に選択された１つの選択ゲート回路部から出力されたデータ信号を対応する出力端子ＤＯ０〜ＤＯｎ（ｎは、０を含む正の整数）を介して出力する出力回路部４とを備えている。
【００２８】
また、半導体記憶装置１は、対応する入力端子ＤＩ０〜ＤＩｎから入力されたメモリセルアレイ２への書き込みデータであるデータ信号を出力する入力回路部５と、該入力回路部５を介して入力された書き込みデータを対応する前記データ線対に出力するライトバッファ回路部ＷＢＣ０〜ＷＢＣｍとを備え、更に、所定のクロック信号ＣＫとライトイネーブル信号ＷＥＢに応じて入力回路部５の動作制御を行う入力制御回路６を備えている。
【００２９】
センスアンプ回路部ＳＡＣ０〜ＳＡＣｍは、対応する選択ゲート回路部ＳＧＣ０〜ＳＧＣｍを介して出力用データ線ＩＤＯ０〜ＩＤＯｎにそれぞれ接続され、ライトバッファ回路部ＷＢＣ０〜ＷＢＣｍは、入力用データ線ＩＤＩ０〜ＩＤＩｎにそれぞれ接続されている。出力用データ線ＩＤＯ０〜ＩＤＯｎは、それぞれ出力回路部４に接続され、入力用データ線ＩＤＩ０〜ＩＤＩｎは、それぞれ入力回路部５にそれぞれ接続されている。出力用データ線ＩＤＯ０〜ＩＤＯｎは、入力用データ線ＩＤＩ０〜ＩＤＩｎでシールドされるように対応する入力用データ線ＩＤＩ０〜ＩＤＩｎと交互に配置され、出力用データ線ＩＤＯｎの両隣には、入力用データ線ＩＤＩｎ及び接地された信号線７が対応して配置されている。更に、入力用データ線ＩＤＩ０及び信号線７の各隣には、内部同期クロック信号ＩＣＫが伝送される内部制御信号線ＣＫＬがそれぞれ配置されている。
【００３０】
図２は、図１のセンスアンプ回路部ＳＡＣ０、選択ゲート回路部ＳＧＣ０及びライトバッファ回路部ＷＢＣ０の各構成例、並びに出力回路部４及び入力回路部５の各構成例を示した図である。なお、図１の他のセンスアンプ回路部ＳＡＣ１〜ＳＡＣｍ、他の選択ゲート回路部ＳＧＣ１〜ＳＧＣｍ及び他のライトバッファ回路部ＷＢＣ１〜ＷＢＣｍは同様であるのでその説明を省略する。
図２において、センスアンプ回路部ＳＡＣ０はセンスアンプＳＡ０〜ＳＡｎで構成され、選択ゲート回路部ＳＧＣ０はＮＭＯＳトランジスタからなる選択ゲートＳＧ０〜ＳＧｎで構成され、ライトバッファ回路部ＷＢＣ０はライトバッファＷＢ０〜ＷＢｎで構成されている。また、出力回路部４は出力回路ＯＵＴ０〜ＯＵＴｎで構成され、入力回路部５は入力回路ＩＮ０〜ＩＮｎで構成されている。
【００３１】
出力回路ＯＵＴ０〜ＯＵＴｎは、対応する出力端子ＤＯ０〜ＤＯｎにそれぞれ接続されると共に、出力用データ線ＩＤＯ０〜ＩＤＯｎに対応してそれぞれ接続されている。センスアンプＳＡ０〜ＳＡｎは、対応する選択ゲートＳＧ０〜ＳＧｎを介して出力用データ線ＩＤＯ０〜ＩＤＯｎに対応してそれぞれ接続され、更に対応するデータ線対ＣＬ０〜ＣＬｎを介して列ゲート３にそれぞれ接続されている。入力回路ＩＮ０〜ＩＮｎは、対応する入力端子ＤＩ０〜ＤＩｎにそれぞれ接続されると共に、入力用データ線ＩＤＩ０〜ＩＤＩｎに対応してそれぞれ接続されている。
【００３２】
一方、ライトバッファＷＢ０〜ＷＢｎは、対応する入力用データ線ＩＤＩ０〜ＩＤＩｎにそれぞれ接続されると共に、対応するデータ線対ＣＬ０〜ＣＬｎを介して列ゲート３にそれぞれ接続されている。また、ライトバッファＷＢ０〜ＷＢｎは、図示していないがライトイネーブル信号ＷＥＢがそれぞれ入力され、ライトイネーブル信号ＷＥＢがイネーブルになると、対応する入力用データ線ＩＤＩ０〜ＩＤＩｎから入力されたデータをデータ線対ＣＬ０〜ＣＬｎに対応して出力する。列ゲート３は、ビット線対ＢＬ０〜ＢＬｎを介してメモリセルアレイ２に接続され、入力制御回路６は、外部からのクロック信号ＣＫ及びライトイネーブル信号ＷＥＢがそれぞれ入力され、該入力された各信号に応じて、入力回路ＩＮ０〜ＩＮｎに対してそれぞれ制御信号ＬＴを出力し動作制御を行う。
【００３３】
図３は、入力回路ＩＮ０〜ＩＮｎの回路例を示した図であり、入力回路ＩＮ０〜ＩＮｎは同じ回路であることから、図３では、入力回路ＩＮｋ（ｋ＝０〜ｎ）を例にして示している。
図３において、入力回路ＩＮｋは、クロックドインバータ１１，１２及びインバータ１３，１４で構成されている。入力制御回路６からハイレベルの制御信号ＬＴが入力されると、クロックドインバータ１１がオンすると共にクロックドインバータ１２がオフし、入力端子ＤＩｋから入力されたデータは、クロックドインバータ１１及びインバータ１３を介して入力用データ線ＩＤＩｋに出力される。
【００３４】
次に、入力制御回路６からローレベルの制御信号ＬＴが入力されると、クロックドインバータ１１がオフすると共にクロックドインバータ１２がオンし、入力回路ＩＮｋは、クロックドインバータ１２及びインバータ１３によってラッチ回路が形成され、該ラッチ回路によってクロックドインバータ１１がオフする直前のクロックドインバータ１１の出力レベルが保持される。このようにして、入力回路ＩＮｋは、ローレベルの制御信号ＬＴが入力されると入力端子ＤＩｋに入力されたデータの入力用データ線ＩＤＩｋへの出力を停止する。
【００３５】
図４は、入力制御回路６の回路例を示した図である。
図４において、入力制御回路６は、外部から入力されたクロック信号ＣＫから内部同期クロック信号ＩＣＫを生成して出力する内部クロック生成回路２１と、該内部同期クロック信号ＩＣＫの立ち上がり時に所定のパルス幅のローレベルのパルス信号ＣＫＰを生成して出力するパルス生成回路２２と、ＮＯＲ回路２３とで構成されている。ＮＯＲ回路２３の一方の入力端にはパルス信号ＣＫＰが入力され、ＮＯＲ回路２３の他方の入力端にはライトイネーブル信号ＷＥＢが入力され、ＮＯＲ回路２３の出力端から制御信号ＬＴが出力される。
【００３６】
図５は、出力回路ＯＵＴ０〜ＯＵＴｎの回路例を示した図であり、出力回路ＯＵＴ０〜ＯＵＴｎは同じ回路であることから、図５では、出力回路ＯＵＴｋ（ｋ＝０〜ｎ）を例にして示している。
図５において、出力回路ＯＵＴｋは、ＮＡＮＤ回路３１、ＮＯＲ回路３２、インバータ３３〜３６、ＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８で構成されている。外部から入力されたアウトプットイネーブル信号ＯＥは、インバータ３３及び３４を介してＮＡＮＤ回路３１の一方の入力端に入力され、ＮＡＮＤ回路３１の出力信号はＰＭＯＳトランジスタ３７のゲートに入力される。
【００３７】
ＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８は、電源電圧Ｖｄｄと接地電圧との間に接続されたプッシュプル回路を形成しており、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３８の接続部は出力端子ＤＯｋに接続されている。インバータ３５及び３６はラッチ回路を形成しており、出力用データ線ＩＤＯｋから入力されたデータは該ラッチ回路でラッチされ、該ラッチ回路の出力端をなすインバータ３５の出力端は、ＮＡＮＤ回路３１の他方の入力端及びＮＯＲ回路３２の一方の入力端にそれぞれ接続されている。また、ＮＯＲ回路３２の他方の入力端にはインバータ３３の出力信号が入力されており、ＮＯＲ回路３２の出力端は、ＮＭＯＳトランジスタ３８のゲートに接続されている。
【００３８】
出力回路ＯＵＴｋは、通常はハイレベルのアウトプットイネーブル信号ＯＥが入力されており、アウトプットイネーブル信号ＯＥがハイレベルのときは、ＮＡＮＤ回路３１及びＮＯＲ回路３２は、出力用データ線ＩＤＯｋから入力された信号の信号レベルに応じてＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８を作動させる。このとき、出力用データ線ＩＤＯｋから入力された信号がハイレベルであることを示している場合、ＰＭＯＳトランジスタ３７がオンしてＮＭＯＳトランジスタ３８がオフし、出力端子ＤＯｋからハイレベルのデータ信号が出力される。また、出力用データ線ＩＤＯｋから入力された信号がローレベルであることを示している場合、ＰＭＯＳトランジスタ３７がオフしてＮＭＯＳトランジスタ３８がオンし、出力端子ＤＯｋからローレベルのデータ信号が出力される。
【００３９】
また、出力回路ＯＵＴｋは、アウトプットイネーブル信号ＯＥがローレベルのときは、ＮＡＮＤ回路３１及びＮＯＲ回路３２は、出力用データ線ＩＤＯｋから入力された信号の信号レベルに関係なく、ＰＭＯＳトランジスタ３７及びＮＭＯＳトランジスタ３８をそれぞれオフさせて、出力端子ＤＯｋへのデータ信号の出力を停止する。
【００４０】
図６は、図３の入力回路ＩＮｋ及び図４の入力制御回路６の動作例を示したタイミングチャートであり、図６を用いて、入力回路ＩＮｋ及び入力制御回路６の動作についてもう少し詳細に説明する。
ＮＯＲ回路２３は、ライトイネーブル信号ＷＥＢがローレベルでライトサイクルであることを示しているときに、内部同期クロック信号ＩＣＫが立ち上がってパルス信号ＣＫＰがローレベルになっている間、ハイレベルの制御信号ＬＴを出力する。入力回路ＩＮｋは、制御信号ＬＴがハイレベルになっている間、入力端子ＤＩｋに入力されたデータを入力用データ線ＩＤＩｋに出力する。
【００４１】
また、ライトイネーブル信号ＷＥＢがハイレベルでライトサイクルでないことを示しているか、又はパルス信号ＣＫＰがハイレベルのときは、制御信号ＬＴはローレベルになり、入力回路ＩＮｋは、入力端子ＤＩｋに入力されたデータの入力用データ線ＩＤＩｋへの出力を停止する。なお、ライトイネーブル信号ＷＥＢがハイレベルのとき、内部同期クロック信号ＩＣＫが立ち上がると、出力回路ＯＵＴｋから出力端子ＤＯｋにメモリセルアレイ２から読み出されたデータが出力される。
【００４２】
このような構成において、前述したように、出力用データ線ＩＤＯ０〜ＩＤＯｎは、入力用データ線ＩＤＩ０〜ＩＤＩｎでシールドされるように対応する入力用データ線ＩＤＩ０〜ＩＤＩｎと交互に配置され、出力用データ線ＩＤＯｎの両隣には、入力用データ線ＩＤＩｎ及び接地された信号線７が対応して配置されている。更に、入力用データ線ＩＤＩ０及び信号線７の各隣には、内部同期クロック信号ＩＣＫが伝送される内部制御信号線ＣＫＬがそれぞれ配置されている。また、出力用データ線ＩＤＯ０〜ＩＤＯｎ、入力用データ線ＩＤＩ０〜ＩＤＩｎ及び信号線７において、線間にはそれぞれ寄生容量が形成されている。
【００４３】
メモリセルアレイ２へのデータ書き込み時には、入力回路ＩＮ０〜ＩＮｎによって入力端子ＤＩ０〜ＤＩｎに入力されたデータを取り込み、該取り込んだデータは、入力用データ線ＩＤＩ０〜ＩＤＩｎ、ライトバッファＷＢ０〜ＷＢｎ、データ線対ＣＬ０〜ＣＬｎ、列ゲート３及びビット線対ＢＬ０〜ＢＬｎの順で伝送され、メモリセルアレイ２に書き込まれる。
【００４４】
次に、メモリセルアレイ２からのデータ読み出し時には、メモリセルアレイ２の選択されたメモリセルのデータが、対応するビット線対ＢＬ０〜ＢＬｎを介して列ゲート３に入力され、対応するデータ線対ＣＬ０〜ＣＬｎを介してセンスアンプＳＡ０〜ＳＡｎに対応して入力される。センスアンプＳＡ０〜ＳＡｎは、入力されたデータ信号をそれぞれ増幅して出力し、該各出力信号は、対応する選択ゲートＳＧ０〜ＳＧｎ及び対応する出力用データ線ＩＤＯ０〜ＩＤＯｎを介して出力回路ＯＵＴ０〜ＯＵＴｎに対応して入力される。出力回路ＯＵＴ０〜ＯＵＴｎに入力されたデータは、対応する出力端子ＤＯ０〜ＤＯｎを介して外部へ出力される。
【００４５】
入力制御回路６は、入力データの取り込み期間を制限するために用いられ、ライトイネーブル信号ＷＥＢからライトサイクルであるか否かを検出し、入力回路ＩＮ０〜ＩＮｎに対して、入力端子ＤＩ０〜ＤＩｎからのデータの取り込み期間はライトサイクルであることを検出してから一定期間のみに制限する。入力用データ線ＩＤＩ０〜ＩＤＩｎと出力用データ線ＩＤＯ０〜ＩＤＯｎは、前述したように互いに隣り合うように配置し、複数ある場合は交互に等間隔で配置する。
【００４６】
通常、出力用データ線の隣に入力用データ線を配置すると、出力用データ線はカップリングノイズを受けてしまう。しかし、入力制御回路６によって入力回路ＩＮ０〜ＩＮｎの動作制御を行うことによって、入力用データ線ＩＤＩ０〜ＩＤＩｎの入力期間をライトサイクル内の一定期間と制限しているため、データ読み出し期間中や出力回路ＯＵＴ０〜ＯＵＴｎで出力データを保持している期間において、出力用データ線ＩＤＯ０〜ＩＤＯｎにノイズを与えることはない。入力制御回路６による入力回路ＩＮ０〜ＩＮｎの動作制限を行っている期間は、入力用データ線ＩＤＩ０〜ＩＤＩｎの信号レベルに変化はなく、入力用データ線ＩＤＩ０〜ＩＤＩｎは、前の入力データを保持した形で安定している。このため、入力用データ線ＩＤＩ０〜ＩＤＩｎは、他の信号からのノイズを遮断するというシールド効果を有している。
【００４７】
また、ライトサイクルにおけるデータの取り込み中においては、入力回路ＩＮ０〜ＩＮｎは作動して入力用データ線ＩＤＩ０〜ＩＤＩｎに外部からの書き込みデータが伝送されるが、出力用データ線ＩＤＯ０〜ＩＤＯｎには、対応するセンスアンプＳＡ０〜ＳＡｎを介して入力用データ線ＩＤＩ０〜ＩＤＩｎの信号をそのまま伝送されることから問題はない。
【００４８】
一方、センスアンプＳＡ０〜ＳＡｎは、ライトサイクルでは、メモリセルアレイ２からの微小な電位差を検出するのではなく、ライトバッファＷＢ０〜ＷＢｎによってフルスイングされたデータを読み出すため、動作的にも安定している。入力用データ線ＩＤＩ０〜ＩＤＩｎと出力用データ線ＩＤＯ０〜ＩＤＯｎが同電位の方向に動くということは、カップリングノイズが生じたとしてもより良い方向に働いているということになる。仮に、隣り合ったデータ線に異なったビットのデータが反対のものであったとしても、カップリングノイズを打ち消し合うため悪い方向に働くことはあり得ない。
【００４９】
半導体記憶装置１の回路レイアウトにおいては、リード状態又はライト状態に関わらず動作する信号の伝送を行う信号線が、あらゆる場所に配置され、該信号線は内部制御信号線ＣＫＬを示している。従来の場合、該内部制御信号線ＣＫＬが出力用データ線ＩＤＯ０〜ＩＤＯｎにノイズを与えることを説明したが、本第１の実施の形態における半導体記憶装置１では、すべての出力用データ線ＩＤＯ０〜ＩＤＯｎは、入力用データ線ＩＤＩ０〜ＩＤＩｎでシールドされているため、内部制御信号線ＣＫＬからのノイズの影響を直接受けることはない。
【００５０】
なお、図３の入力回路ＩＮｋにフリップフロップを使用してもよく、このようにした場合、図３の入力回路ＩＮｋは図７のようになり、図４の入力制御回路６は図８のようになる。なお、図８では、図４と同じもの又は同様のものは同じ符号で示している。
図７において、入力回路ＩＮｋは、クロックドインバータ４１〜４４及びインバータ４５〜４７で構成されている。
入力制御回路６からハイレベルの制御信号ＬＴが入力されると、クロックドインバータ４１，４４がオフすると共にクロックドインバータ４２，４３はオンし、クロックドインバータ４２及びインバータ４５によってラッチ回路が形成される。該ラッチ回路によってクロックドインバータ４１がオフする直前のクロックドインバータ４１の出力レベルが保持されると共に、該保持されたデータがクロックドインバータ４３及びインバータ４６を介して入力用データ線ＩＤＩｋに出力される。
【００５１】
次に、入力制御回路６からローレベルの制御信号ＬＴが入力されると、クロックドインバータ４１，４４がオンすると共にクロックドインバータ４２，４３がオフし、クロックドインバータ４４及びインバータ４６によってラッチ回路が形成される。該ラッチ回路によってクロックドインバータ４３がオフする直前のクロックドインバータ４３の出力レベルが保持され、該保持されたデータが入力用データ線ＩＤＩｋに出力される。このようにして、入力回路ＩＮｋは、ローレベルの制御信号ＬＴが入力されると入力端子ＤＩｋに入力されたデータの入力用データ線ＩＤＩｋへの出力を停止する。
【００５２】
次に、図８において、入力制御回路６は、内部クロック生成回路２１と、ＮＯＲ回路２３と、インバータ４９とで構成されている。ＮＯＲ回路２３の一方の入力端には内部同期クロック信号ＩＣＫの信号レベルをインバータ４９で反転させた信号が入力され、ＮＯＲ回路２３の他方の入力端にはライトイネーブル信号ＷＥＢが入力され、ＮＯＲ回路２３の出力端から制御信号ＬＴが出力される。
【００５３】
図９は、図７の入力回路ＩＮｋ及び図８の入力制御回路６の動作例を示したタイミングチャートであり、図９を用いて、入力回路ＩＮｋ及び入力制御回路６の動作についてもう少し詳細に説明する。
ＮＯＲ回路２３は、ライトイネーブル信号ＷＥＢがローレベルでライトサイクルであることを示しているときに、内部同期クロック信号ＩＣＫが立ち上がっている間、ハイレベルの制御信号ＬＴを出力する。入力回路ＩＮｋは、制御信号ＬＴがハイレベルになっている間、入力端子ＤＩｋに入力されクロックドインバータ４２及びインバータ４５のラッチ回路でラッチされていたデータを入力用データ線ＩＤＩｋに出力する。
【００５４】
また、ライトイネーブル信号ＷＥＢがハイレベルでライトサイクルでないことを示しているときは、制御信号ＬＴはローレベルになり、入力回路ＩＮｋは、入力端子ＤＩｋに入力されたデータの入力用データ線ＩＤＩｋへの出力を停止する。なお、ライトイネーブル信号ＷＥＢがハイレベルのとき、内部同期クロック信号ＩＣＫが立ち上がると、出力回路ＯＵＴｋから出力端子ＤＯｋにメモリセルアレイ２から読み出されたデータが出力される。
【００５５】
また、図１０は、図２において入力用データ線ＩＤＩ０〜ＩＤＩｎと出力用データ線ＩＤＯ０〜ＩＤＯｎの間に、ゲートに制御信号ＬＴが入力されたＮＭＯＳトランジスタＱＯ〜Ｑｎを対応して設けた場合の例を示した図である。ライトサイクルにおいては書き込み用データをそのまま出力端子ＤＯ０〜ＤＯｎからそれぞれ出力するため、センスアンプＳＡ０〜ＳＡｎは、ライトサイクル時に対応する入力端子ＤＩ０〜ＤＩｎに入力された書き込み用データを、出力用データ線ＩＤＯ０〜ＩＤＯｎを介して対応する出力端子ＤＯ０〜ＤＯｎにそれぞれデータ転送を行っている。そこで、入力用データ線ＩＤＩ０〜ＩＤＩｎと出力用データ線ＩＤＯ０〜ＩＤＯｎとの間にＮＭＯＳトランジスタＱ０〜Ｑｎのバイパス回路をそれぞれ設けることにより、ライトサイクル初期に出力用データ線ＩＤＯ０〜ＩＤＯｎのデータが不安定になるのを防ぐことができる。また、センスアンプＳＡ０〜ＳＡｎを経由する必要がないため、センスアンプＳＡ０〜ＳＡｎの動作をそれぞれ停止することにより、消費電流の低下を図ることができる。
【００５６】
このように、本第１の実施の形態における半導体記憶装置は、入力制御回路６によってライトサイクル内の一定期間にしか作動しないように動作制御される入力回路ＩＮ０〜ＩＮｎに対応して接続された入力用データ線ＩＤＩ０〜ＩＤＩｎを、出力用データ線ＩＤＯ０〜ＩＤＯｎのシールド用として利用することにより、余分なレイアウトや制御回路を追加することなく、出力用データ線をそれぞれ電源配線等でシールドせずに、容易にカップリングノイズの影響を小さくしてノイズ耐性を向上させることができ、回路レイアウトのサイズを小さくすることができる。
【００５７】
第２の実施の形態．
メモリセルアレイ２への入出力を行うビット線対ＢＬ０〜ＢＬｎは相補信号が伝送されることから、入力端子から入力されたデータ信号の反転信号をどこかで生成する必要がある。これを入力回路ＩＮ０〜ＩＮｎの直後で行うようにすればよく、このようにしたものを本発明の第２の実施の形態とする。
【００５８】
図１１は、本第２の実施の形態における半導体記憶装置の例を示した概略図である。なお、図１１では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に、図２との相違点のみ説明する。また、図１１では、ｎ＝０の場合を例にして示しており、ｎ＝０以外の場合も同様であることからその説明を省略する。
図１１における図２との相違点は、図２の入力用データ線ＩＤＩ０に対する入力用データ線ＩＤＩ０Ｂを設けて入力用データ線対にし、出力用データ線ＩＤＯ０の両隣に入力用データ線ＩＤＩ０及びＩＤＩ０Ｂを対応して配置するようにし、入力用データ線ＩＤＩ０Ｂに入力回路ＩＮ０から出力されたデータ信号をインバータＩＮＶ０で信号レベルを反転させた信号を出力するようにしたことにある。なお、インバータＩＮＶ０は相補信号生成回路部をなしている。
【００５９】
出力用データ線ＩＤＯ０は、入力用データ線ＩＤＩ０及びＩＤＩ０Ｂでシールドされるように、両隣に入力用データ線ＩＤＩ０及びＩＤＩ０Ｂが対応して配置されている。更に、入力用データ線ＩＤＩ０及びＩＤＩ０Ｂの各隣には、内部同期クロック信号ＩＣＫが伝送される内部制御信号線ＣＫＬがそれぞれ配置されている。また、出力用データ線ＩＤＯ０及び入力用データ線ＩＤＩ０，ＩＤＩ０Ｂにおいて、線間にはそれぞれ寄生容量が形成されている。このようにすることにより、入力用データ線ＩＤＩ０Ｂには入力用データ線ＩＤＩ０に伝送される信号の相補信号が伝送され、出力用データ線ＩＤＯ０を入力用データ線ＩＤＩ０及びＩＤＩ０Ｂでシールドすることができ、出力用データ線ＩＤＯ０へのノイズ除去効果が得られる。
【００６０】
このように、本第２の実施の形態における半導体記憶装置は、出力用データ線ＩＤＯ０は、入力用データ線対ＩＤＩ０及びＩＤＩ０Ｂでシールドされるように、両隣に入力用データ線ＩＤＩ０及びＩＤＩ０Ｂが対応して配置し、インバータＩＮＶ０によって、入力回路ＩＮ０から出力されたデータ信号の信号レベルを反転させた信号を入力用データ線対ＩＤＩ０Ｂに出力するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、入力端子から入力されたデータ信号の反転信号を容易に生成してライトバッファに伝送することができる。
【００６１】
なお、前記第１及び第２の実施の形態では、読み出し用データをラッチしている出力用データ線へのノイズ対策方法について説明したが、センスアンプに接続されているデータ線対についても、同様の方法でノイズ対策を実施することができる。相補信号が伝送されるデータ線対を入力用データ線で挟むように平行に配置することにより、データ読み出し時におけるデータ線対へのノイズの進入を防止することができ、センスアンプの誤動作やデータ出力遅延を防ぐことができる。
【００６２】
【発明の効果】
上記の説明から明らかなように、本発明の半導体記憶装置によれば、ノイズに対して動作不良を起こしやすいデータ読み出し用のデータ線である出力用データ線を、データ書き込み時に所定の期間のみ入力用データ線に書き込み用データを出力すると共に、リード状態やデータ保持状態には動作を行わないように設定したデータ書き込み用のデータ線である入力用データ線でシールドするため、既存の回路で容易に構成することができ、レイアウトサイズを大きくすることもなく、その結果性能を低下させることなくノイズ耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体記憶装置の例を示した概略図である。
【図２】図１のセンスアンプ回路部ＳＡＣ０、選択ゲート回路部ＳＧＣ０、ライトバッファ回路部ＷＢＣ０、出力回路部４及び入力回路部５の各構成例を示した図である。
【図３】図２の入力回路ＩＮ０〜ＩＮｎの回路例を示した図である。
【図４】図２の入力制御回路６の回路例を示した図である。
【図５】図２の出力回路ＯＵＴ０〜ＯＵＴｎの回路例を示した図である。
【図６】図３の入力回路ＩＮｋ及び図４の入力制御回路６の動作例を示したタイミングチャートである。
【図７】図２の入力回路ＩＮ０〜ＩＮｎの他の回路例を示した図である。
【図８】図２の入力制御回路６の他の回路例を示した図である。
【図９】図７の入力回路ＩＮｋ及び図８の入力制御回路６の動作例を示したタイミングチャートである。
【図１０】本発明の第１の実施の形態における半導体記憶装置の他の例を示した概略図である。
【図１１】本第２の実施の形態における半導体記憶装置の例を示した概略図である。
【図１２】従来の半導体記憶装置の例を示した概略図である。
【図１３】従来の半導体記憶装置における他の例を示した図である。
【図１４】内部制御信号線ＣＫＬが出力用データ線ＩＤＯ近傍に配置された例を示した図である。
【図１５】図１４のように配線された場合における出力用データ線ＩＤＯへの影響例を示した図である。
【符号の説明】
１  半導体記憶装置
２  メモリセルアレイ
３  列ゲート
４  出力回路部
５  入力回路部
６  入力制御回路
７  信号線
ＳＡＣ０〜ＳＡＣｍ  センスアンプ回路部
ＷＢＣ０〜ＷＢＣｍ  ライトバッファ回路部
ＳＧＣ０〜ＳＧＣｍ  選択ゲート回路部
ＩＤＩ０〜ＩＤＩｎ  入力用データ線
ＩＤＯ０〜ＩＤＯｎ  出力用データ線
ＣＫＬ  内部制御信号線
ＩＮ０〜ＩＮｎ  入力回路
ＯＵＴ０〜ＯＵＴｎ  出力回路
ＷＢ０〜ＷＢｎ  ライトバッファ
ＳＡ０〜ＳＡｎ  センスアンプ
ＳＧ０〜ＳＧｎ  選択ゲート
ＤＩ０〜ＤＩｎ  入力端子
ＤＯ０〜ＤＯｎ  出力端子
ＢＬ０〜ＢＬｎ  ビット線対
ＣＬ０〜ＣＬｎ  データ線対
Ｑ０〜Ｑｎ  ＮＭＯＳトランジスタ
ＩＮＶ０  インバータ
【図１】
2004247566.tif 000003
【図２】
2004247566.tif 000004
【図３】
2004247566.tif 000005
【図４】
2004247566.tif 000006
【図５】
2004247566.tif 000007
【図６】
2004247566.tif 000008
【図７】
2004247566.tif 000009
【図８】
2004247566.tif 000010
【図９】
2004247566.tif 000011
【図１０】
2004247566.tif 000012
【図１１】
2004247566.tif 000013
【図１２】
2004247566.tif 000014
【図１３】
2004247566.tif 000015
【図１４】
2004247566.tif 000016
【図１５】
2004247566.tif 000017