(57)【要約】【課題】  プログラミング動作電圧が低くなった不揮発性ＳＯＮＯＳメモリ素子及びその製造方法を開示する。【解決手段】  開示された本発明は、ソース領域とドレイン領域を含む半導体基板、前記ソース領域とドレイン領域との間の基板に形成されたチャンネル、前記チャンネル上に形成された窒化膜を含むゲート絶縁膜、及び前記ゲート絶縁膜上に形成されたゲートを含んで構成され、前記チャンネルは少なくとも上端部、傾斜部、及び下端部からなる階段型チャンネルであり、前記窒化膜は前記傾斜部と下端部上に形成されており、前記チャンネルの上端部は前記ソース領域に近接し、前記チャンネルの下端部は前記ドレイン領域に近接し、前記ソース領域からドレイン領域への電子の移動方向と同一の方向に前記チャンネルの傾斜部を通過して前記窒化膜に電子が注入されることを特徴とする。【選択図】  図２
2004247713.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とを含む半導体基板と、
前記ソース領域とドレイン領域との間の基板に形成されており、少なくとも上端部、傾斜部、及び下端部からなる階段型であり、前記上端部は前記ソース領域と近接し、前記下端部は前記ドレイン領域と近接するチャンネルと、
前記チャンネル上の傾斜部及び下端部上に形成された窒化膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を含んで構成され、
前記チャンネルは少なくとも上端部、傾斜部、及び下端部からなる階段型チャンネルであり、
前記窒化膜は前記傾斜部及び下端部上に形成されており、
前記チャンネルの上端部は前記ソース領域に近接し、前記チャンネルの下端部は前記ドレイン領域に近接し、
前記ソース領域からドレイン領域への電子の移動方向と同一の方向に前記チャンネルの傾斜部を通過して前記窒化膜に電子が注入されることを特徴とする不揮発性ＳＯＮＯＳメモリ素子。
【請求項２】
前記ゲート絶縁膜は酸化膜に窒化膜が挿入された構造であり、前記窒化膜は酸化膜に挿入されていることを特徴とする請求項１に記載の不揮発性ＳＯＮＯＳメモリ素子。
【請求項３】
前記酸化膜は少なくとも二つの酸化物が積層されて前記酸化膜は第１酸化膜と第２酸化膜とを含み、前記窒化膜は前記第１酸化膜と第２酸化膜との間に介在されていることを特徴とする請求項２に記載の不揮発性ＳＯＮＯＳメモリ素子。
【請求項４】
前記ソース領域は前記上端部に近接し、前記ドレイン領域は前記下端部に近接し、前記第１酸化膜及び窒化膜は前記チャンネルの傾斜部及び下端部上に形成されていることを特徴とする請求項１に記載の不揮発性ＳＯＮＯＳメモリ素子。
【請求項５】
前記チャンネルの傾斜部は少なくとも３０°の角度で傾いていることを特徴とする請求項１に記載の不揮発性ＳＯＮＯＳメモリ素子。
【請求項６】
半導体基板を提供する段階と、
前記半導体基板に表面の一部を除去して上端部、傾斜部、及び下端部で構成された階段型パターンを形成する段階と、
前記基板上に前記基板の階段型パターンと形態的に符合するＯＮＯ絶縁膜を形成する段階と、
前記ＯＮＯ絶縁膜上に伝導膜を形成する段階と、
前記ＯＮＯ絶縁膜と伝導膜とをパターニングしてゲート絶縁膜とゲート電極とを形成する段階と、
前記ゲート側面の基板の表面にソース領域とドレイン領域とを各々形成し、前記ゲートの一側面の基板にソース領域を形成し、前記ゲートの他側面の基板にドレイン領域を形成する段階と、
を含むことを特徴とする不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項７】
前記ゲート絶縁膜は酸化膜に窒化膜が挿入されている構造で形成された窒化膜を含み、前記窒化膜は酸化膜に挿入されていることを特徴とする請求項６に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項８】
前記窒化膜は前記チャンネルの傾斜部及び下端部上にのみ位置する構造で形成されることを特徴とする請求項７に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項９】
前記ＯＮＯ絶縁膜を形成する段階は、
前記基板上に第１酸化膜、窒化膜、及び第２酸化膜を順次に形成する段階と、
前記上端部上に形成された第２酸化膜と窒化膜とを除去する段階と、
前記上端部上に残留した第１酸化膜と、前記傾斜部及び下端部上に形成された第２酸化膜とを除去する段階と、
前記傾斜部及び下端部上に残留した窒化膜及び第１酸化膜が全部被服されるように、前記基板上に第３酸化膜を形成する段階と、
前記基板を熱処理する段階と、
を含むことを特徴とする請求項６に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１０】
前記上端部上に形成された第２酸化膜と窒化膜とを除去する段階は、
前記第２酸化膜上にフォトレジストパターンを形成し、前記傾斜部及び下端部のみを被服する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記上端部上に形成された第２酸化膜と窒化膜とを除去する段階と、
前記フォトレジストパターンを除去する段階と、
を含むことを特徴とする請求項９に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１１】
前記第１酸化膜及び第２酸化膜を除去する段階は、湿式エッチングを利用して前記基板にエッチング損傷が加えられないことを特徴とする請求項９に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１２】
前記第３酸化膜はＣＶＤ酸化膜であることを特徴とする請求項９に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１３】
前記ソース領域は前記上端部に近接し、前記ドレイン領域は前記下端部に近接して形成されることを特徴とする請求項６に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１４】
半導体基板を提供する段階と、
前記基板に表面の一部を除去して上端部、傾斜部、及び下端部で構成された階段型パターンを形成する段階と、
前記基板の階段型パターン上に第１酸化膜、窒化膜、及び第２酸化膜を順次に形成する段階と、
前記上端部上に形成された第２酸化膜と窒化膜とを除去する段階と、
前記上端部上に残留した第１酸化膜と、前記傾斜部及び下端部上に形成された第２酸化膜とを除去する段階と、
前記傾斜部及び下端部上に残留した窒化膜及び第１酸化膜が全部被服されるように、前記基板上に第３酸化膜を形成する段階と、
前記基板を熱処理する段階と、
前記第３酸化膜上に伝導膜を形成する段階と、
前記伝導膜、第３酸化膜、窒化膜、及び第１酸化膜をパターニングしてゲート絶縁膜とゲート電極とを形成する段階と、
前記ゲート側面の基板の表面にソース領域及びドレイン領域を各々形成し、前記ゲートの一側面の基板にソース領域を形成し、前記ゲートの他側面の基板にドレイン領域を形成する段階と、
を含むことを特徴とする不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１５】
前記上端部上に形成された第２酸化膜及び窒化膜を除去する段階は、
前記第２酸化膜上にフォトレジストパターンを形成し、前記傾斜部及び下端部のみを被服する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記上端部上に形成された第２酸化膜と窒化膜とを除去する段階と、
前記フォトレジストパターンを除去する段階と、
を含むことを特徴とする請求項１４に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１６】
前記第１酸化膜と第２酸化膜とを除去する段階は、湿式エッチングを利用して前記基板にエッチング損傷が加えられないことを特徴とする請求項１４に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１７】
前記第３酸化膜はＣＶＤ酸化膜であることを特徴とする請求項１４に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【請求項１８】
前記ソース領域は前記上端部に近接し、前記ドレイン領域は前記下端部に近接して形成されることを特徴とする請求項１４に記載の不揮発性ＳＯＮＯＳメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性ＳＯＮＯＳメモリ素子及びその製造方法に関するものである。より詳細には、低いプログラム動作電圧及び優れた消去動作特性を有する不揮発性メモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
マイクロプロセッサ動作で活用される典型的な半導体メモリ素子は揮発性特性を有していることが一般的である。このような揮発性メモリ素子は電源供給が中断されれば、貯蔵されたデータはなくなってしまう。このような点を解決するための一つの方法は、別途の情報貯蔵要素、例えばキャパシタを形成することである。あるいはこれと異なり、根本的に、メモリ素子を不揮発性に作ることである。電源供給の中断だけではなく、エネルギーの供給がなくても、情報を維持することができる不揮発性メモリ素子がさらに望ましい。
【０００３】
従来の典型的な不揮発性メモリ素子としては、電荷捕獲（ｃｈａｒｇｅ−ｔｒａｐｐｉｎｇ）素子をあげることができる。例えば、浮遊ゲートと呼ばれる孤立した伝導体に電荷が貯蔵される電界効果素子である浮遊ゲート型メモリ素子がある。
【０００４】
浮遊ゲート型メモリ素子は半導体基板とゲート電極との間に形成された絶縁膜により孤立した伝導体である浮遊ゲートを形成し、浮遊ゲート内に電荷を貯蔵する方法でプログラミングを実行する。浮遊ゲート型メモリ素子は伝導体浮遊ゲートを使用するので、浮遊ゲートと基板を離隔させるトンネリング絶縁膜の一部に欠陥が発生すると、浮遊ゲートに貯蔵されたすべての電荷を失う可能性がある。したがって、浮遊ゲート型メモリ素子は信頼性を維持するためメモリ素子に後述の浮遊捕獲型メモリ素子に比べて相対的に厚いトンネリング絶縁膜が必要である。この場合に、トンネリング絶縁膜の厚さを増加させることによって、高い動作電圧が要求されて複雑な周辺回路が必要である。その結果、素子高集積化の限界を有し、高い消費電力の問題点を有する。
【０００５】
上述と異なる電荷捕獲素子の例として、電界効果素子の絶縁性バルクトラップに電荷を貯蔵する浮遊捕獲型メモリ素子がある。
【０００６】
浮遊捕獲型メモリ素子はゲート電極と半導体基板との間に設けられた絶縁性電荷貯蔵層内で形成されるトラップに電荷を貯蔵する方法によりプログラミングを実行する。浮遊捕獲型メモリ素子の例としては、金属−窒化膜−酸化膜−半導体（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＭＮＯＳ）、金属−アルミナ−酸化膜−半導体（Ｍｅｔａｌ−Ａｌａｕｍｉｎａ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＭＡＯＳ）、金属−アルミナ−半導体（Ｍｅｔａｌ−Ａｌｕｍｉｎａ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＭＡＳ）、シリコン−酸化膜−窒化膜−酸化膜−半導体（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＳＯＮＯＳ）メモリ素子などがある。
【０００７】
特に、図１に示したように、ミクロン半導体（Ｍｉｃｒｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）社の特許文献１「ＭＥＴＨＯＤ  ＯＦ  ＦＯＲＭＩＮＧ  ＡＮ  ＡＲＲＡＹ  ＯＦ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＯＮＯＳ  ＭＥＭＯＲＹ  ＣＥＬＬＳ  ＡＮＤ  ＡＲＲＡＹ  ＯＦ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＯＮＯＳ  ＭＥＭＯＲＹ  ＣＥＬＬ」に開示されたＳＯＮＯＳメモリ素子は１９６０年代後半から開発されてきた。
【０００８】
図１を参照すると、従来の技術による不揮発性ＳＯＮＯＳメモリ素子はソース／ドレイン領域１５、１６及び素子分離膜１９、２０が形成された半導体基板１４上に酸化膜−窒化膜−酸化膜ＯＮＯが順次に積層されたゲート絶縁膜１７及びゲート電極１８で構成されている。
【０００９】
上述の不揮発性ＳＯＮＯＳメモリ素子は、次のようなゲート絶縁膜１７を構成する窒化膜のトラップレベルを利用して動作する。ゲート電極１８にプラス電圧が印加されれば、半導体基板１４から電子がトンネリングされてゲート絶縁膜１７を構成する窒化膜内のトラップに捕獲される。ゲート絶縁膜１７の窒化膜内に電子が蓄積されることによって、素子のしきい値電圧が上昇してプログラム状態になる。
【００１０】
これと反対に、ゲート電極１８にマイナス電圧を印加すると、ゲート絶縁膜２２の窒化膜内のトラップに捕獲されていた電子がトンネリングされて半導体基板１４に抜ける。これと同時に、半導体基板１４から正孔（ｈｏｌｅ）がトンネリングされてゲート絶縁膜１７の窒化膜内のトラップに捕獲される。これによって、素子のしきい値電圧が低くなって消去状態になる。
【００１１】
このような不揮発性ＳＯＮＯＳメモリ素子は電荷が深いレベルのトラップに貯蔵されるので、浮遊ゲート型メモリ素子に比べて相対的に薄い厚さのゲート絶縁膜を使用することが可能である。また、浮遊ゲート型メモリ素子に比べて簡単な素子構造を有するので、工程が単純であって、高い集積度の実現が容易である。
【００１２】
しかし、従来の技術による不揮発性ＳＯＮＯＳメモリ素子においては、次のような問題点がある。
【００１３】
従来の技術において、プログラム動作時、ホットキャリア発生とゲート絶縁膜内の窒化膜への注入とのためには高電界が必要である。これによって、ソース／ドレイン電圧を約７Ｖ以上に印加しなければならないプログラム動作が可能であり、このような動作条件では電流消耗が数百μＡ程度になる。このように、プログラム動作時、高電圧及び多くの電流消耗はポンピング効率及びポンピング回路の過多な面積などの問題点がある。
【特許文献１】米国特許第５，３８７，５３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上述の従来の技術上の問題点を解決するため案出したものであり、本発明の目的は低いプログラム動作電圧及び少ない電流消耗を通じても十分なプログラム動作が可能であり、消去特性が優れた不揮発性ＳＯＮＯＳメモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上述の目的を達成するために本発明による不揮発性ＳＯＮＯＳメモリ素子は、ソース領域及びドレイン領域を含む半導体基板、前記ソース領域とドレイン領域との間の基板に形成されたチャンネル、前記チャンネル上に形成された窒化膜を含むゲート絶縁膜、及び前記ゲート絶縁膜上に形成されたゲート電極、を含んで構成され、前記チャンネルは少なくとも上端部、傾斜部、及び下端部からなる階段型チャンネルであり、前記窒化膜は前記傾斜部及び下端部上に形成されており、前記チャンネルの上端部は前記ソース領域に近接し、前記チャンネルの下端部は前記ドレイン領域に近接し、前記ソース領域からドレイン領域への電子の移動方向と同一の方向に前記チャンネルの傾斜部を通過して前記窒化膜に電子が注入されることを特徴とする。
【００１６】
前記ゲート絶縁膜は酸化膜に窒化膜が挿入された構造であり、前記酸化膜は少なくとも二つの酸化物が積層されていることを特徴とする。
【００１７】
前記ソース領域は前記上端部に近接し、前記ドレイン領域は前記下端部に近接することを特徴とする。
【００１８】
上述の目的を達成するために本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法は、半導体基板を提供する段階と、前記基板の表面の一部を除去して上端部、傾斜部、及び下端部で構成された階段型パターンを形成する段階と、前記基板上に前記階段型パターンと形態的に符号するＯＮＯ絶縁膜を形成する段階と、前記ＯＮＯ絶縁膜上に伝導膜を形成する段階と、前記ＯＮＯ絶縁膜及び伝導膜をパターニングしてゲート絶縁膜及びゲート電極を形成する段階と、前記ゲート側面の基板の表面にソース領域及びドレイン領域を各々形成する段階と、を含むことを特徴する。
【００１９】
前記ゲート絶縁膜は酸化膜に窒化膜が挿入されている構造で形成され、前記窒化膜は前記傾斜部及び下端部上にのみ位置する構造で形成されることを特徴とする。
【００２０】
前記ＯＮＯ絶縁膜を形成する段階は、前記基板上に第１酸化膜、窒化膜、及び第２酸化膜を順次に形成する段階、前記上端部上に形成された第２酸化膜及び窒化膜を除去する段階、前記上端部上に残留した第１酸化膜と、前記傾斜部及び下端部上に形成された第２酸化膜とを除去する段階、前記傾斜部及び下端部上に残留した窒化膜及び第１酸化膜が全部被覆されるように前記基板上に第３酸化膜を形成する段階、及び前記基板を熱処理する段階、を含むことを特徴する。
【００２１】
前記上端部上に形成された第２酸化膜及び窒化膜を除去する段階は、前記第２酸化膜上にフォトレジストパターンを形成し、前記傾斜部及び下端部のみを被覆する段階と、前記フォトレジストパターンをエッチングマスクとして使用して前記上端部上に形成された第２酸化膜及び窒化膜を除去する段階と、前記フォトレジストパターンを除去する段階と、を含むことを特徴とする。
【００２２】
前記第１酸化膜及び第２酸化膜を除去する段階は、湿式エッチングを利用して前記基板にエッチング損傷が与えられないことを特徴とする。
【００２３】
前記第３酸化膜はＣＶＤ酸化膜であることを特徴とし、前記ソース領域は前記上端部に近接し、前記ドレイン領域は前記下端部に近接して形成されることを特徴とする。
【００２４】
本発明の一実施の形態による不揮発性ＳＯＮＯＳメモリ素子の製造方法によると、半導体基板を提供する段階と、前記基板の表面の一部を除去して上端部、傾斜部、及び下端部で構成された階段型パターンを形成する段階と、前記基板上に第１酸化膜、窒化膜、及び第２酸化膜を順次に形成する段階と、前記第２酸化膜上にフォトレジストパターンを形成し、前記傾斜部及び下端部のみを被覆する段階と、前記フォトレジストパターンをエッチングマスクとして使用して前記上端部上に形成された第２酸化膜及び窒化膜を除去する段階と、前記フォトレジストパターンを除去する段階と、前記上端部上に残留した第１酸化膜と、前記傾斜部及び下端部上に形成された第２酸化膜とを湿式エッチングで除去する段階と、前記傾斜部及び下端部上に残留した窒化膜及び第１酸化膜が全部被覆されるように、前記基板上にＣＶＤ酸化膜を蒸着して第３酸化膜を形成する段階と、前記基板を熱処理する段階と、前記第３酸化膜上に伝導膜を形成する段階と、前記伝導膜と第３酸化膜と窒化膜と第１酸化膜とをパターニングしてゲート絶縁膜及びゲート電極を形成する段階と、前記ゲート側面の基板の表面にソース領域及びドレイン領域を各々形成し、前記ソース領域は前記上端部に近接し、前記ドレイン領域は下端部に近接して形成する段階と、を含むことを特徴とする。
【００２５】
本発明によると、ゲート絶縁膜の形態が局部的に、段差を有する階段型であり、また階段型ゲート絶縁膜構造において、相対的に低い位置にのみ電荷貯蔵膜である窒化膜が位置することによって、ゲート電極に印加するプログラム動作電圧を既存の７Ｖ程度から約３Ｖ程度に低めることができ、また消去動作特性も良くなる。
【発明の効果】
【００２６】
本発明による不揮発性ＳＯＮＯＳメモリ素子及びその製造方法によると、ゲート絶縁膜の形態が局部的に段差を有する階段型であり、また、階段型ゲート絶縁膜構造において、相対的に低い位置にのみ電荷貯蔵膜である窒化膜が位置することによって、ゲートに印加するプログラム動作電圧を既存の７Ｖ程度から約３Ｖ程度に低めることができ、また消去動作特性も優れている。これによって、素子の電気的特性が向上する効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明による不揮発性ＳＯＮＯＳメモリ素子及びその製造方法を添付の図面を参照して詳細に説明する。
【００２８】
本発明はここで説明される実施の形態に限定されず、他の形態で具体化することができる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になれるように、そして当業者に本発明の思想が十分に伝達されるようにするため提供されるものである。図面において、膜及び領域の厚さは明確性のために誇張されたものである。また、膜が他の膜、または基板「上」にあると言及される場合に、それは他の膜、または基板上に直接形成することができるもの、またはそれらの間に第３の膜を介在させることができるものである。明細書全体にわたって同一の図面符号は同一の構成要素を示す。
【００２９】
図２は本発明による不揮発性ＳＯＮＯＳメモリ素子を図示した断面図であり、図３乃至図１２は本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【００３０】
図２を参照すると、本発明による不揮発性ＳＯＮＯＳメモリ素子はシリコンＳｉのような半導体性化学元素で構成された半導体基板１００上にソース領域１８０と、ドレイン領域１９０と、ソース領域１８０とドレイン領域１９０との間の基板１００の表面に形成されたチャンネル３３０と、チャンネル３３０上に形成されたゲート絶縁膜１７０ａと、ゲート電極１６０ａと、を含むトランジスタ２００が形成されている。
【００３１】
ここで、チャンネル３３０は少なくと上端部３００、傾斜部３１０、及び下端部３２０を有する階段型構造であり、チャンネル３３０の上端部３００はソース領域１８０に近接し、下端部３２０はドレイン領域１９０に近接する。水平な基板１００から測定される傾斜部３１０の角度θはどのような特定の角度や角度範囲にも限定されない。しかし、傾斜部角度θがあまり小さければ、チャンネル３３０の長さがあまりにも長くなるので、素子の高集積度の障害要因になる。したがって、傾斜部角度θは素子の集積度を考慮して約３０°以上を維持することが望ましい。
【００３２】
ゲート絶縁膜１７０ａは少なくとも二つの酸化物が積層されている酸化膜１１０ｂ、１５０ａに窒化膜１２０ｂが挿入されている形態であり、階段型チャンネル３３０上に形成されているので、ゲート絶縁膜１７０ａも階段型を有する。
【００３３】
一方、情報を貯蔵する窒化膜１２０ｂはチャンネル３３０の上端部３００には形成されていなく、但し、傾斜部３１０及び下端部３２０上にのみ形成されている。これはトランジスタ２００の消去ＥＲＡＳＥ特性を向上させるためのであり、これに対しては後述する。そして、窒化膜１２０ｂのようにゲート絶縁膜１７０ａを形成する酸化膜１１０ｂ、１５０ａはチャンネル３３０の上端部３００、傾斜部３１０、及び下端部３２０の全面上に形成されている。
【００３４】
ゲート電極１６０ａはポリシリコンのような伝導性物質からなっており、スイッチング役割を実行するものとして、酸化膜１１０ｂ、１５０ａを挟んで、基板１００と電気的に絶縁されている。
【００３５】
上述のような構成の本発明による不揮発性ＳＯＮＯＳメモリ素子は次のように動作する。
【００３６】
ゲート電極１６０ａに適切な電圧が印加されてゲート電極１６０ａの電圧がチャンネル３３０の上端部３００のしきい値電圧よりも高くなれば、ソース領域１８０からドレイン領域１９０に電子が移動する。そして、ソース−ドレインポテンシャル差（ｐｏｔｅｎｔｉａｌ  ｄｉｆｆｅｒｅｎｃｅ）による水平電場（ｈｏｒｉｚｏｎｔａｌ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）により電子は水平方法への移動が加速される。
【００３７】
この時に、電子がチャンネル３３０の角部３０５に到達すると、従来のように、酸化膜１１０ｂを通過するため電子のモーメンタム（または移動）が水平方向から垂直方向に変更されなくても良い。したがって、チャンネル３３０の角部分３０５はまた一つの電子の注入点のように動作するようになる。したがって、電子のエネルギーが酸化膜のエネルギーバリヤ（シリコン酸化膜である場合約３ｅＶ）よりも大きく、ゲート電極１６０ａのポテンシャルが角部３０５のポテンシャルよりも大きければ、電子はチャンネル３３０の傾斜部３１０と酸化膜１１０ｂとを通過して窒化膜１２０ｂに捕捉されてプログラミングが実行される。すなわち電子の運動方向（１）は従来のように、水平方向から垂直方向に変更されず、ソース領域１８０からドレイン領域１９０への運動方向である水平方向と同一である。
【００３８】
素子の消去動作は、ドレイン領域１９０から正孔が窒化膜１２０ｂ内に移動して実行される。この時に、正孔は低い移動度により、ドレイン領域１９０から移動距離が短い地域では消去動作が円滑に実行されるが、これと異なり、ドレイン領域１９０から移動距離が遠い地域では消去動作が相対的に円滑でない。
【００３９】
したがって、窒化膜１２０ｂの形成位置を正孔の円滑な移動方向（２）とそうではない移動方向（３）とを考慮してドレイン領域１９０に偏るように形成することが望ましい。すなわち、チャンネル３３０の傾斜部３１０及び下端部３２０上にのみ窒化膜１２０ｂを形成することが素子の消去特性を向上させる上で望ましい。
【００４０】
以下、本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図３乃至図１２を参照して説明する。
【００４１】
本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法は、図３に示したように、先ず、シリコンＳｉのような半導体性化学元素で構成された半導体基板１００を準備する。その後に、基板１００の一部を除去して上端部３００、傾斜部３１０、及び下端部３２０で構成された階段型パターン４００を形成する。
【００４２】
この時に、水平の基板１００から測定される傾斜部３１０の角度θはどのような特定の角度や角度範囲にも限定されず、任意の角度に調節することができる。しかし、傾斜部角度θがあまり小さければ、チャンネル（図１２の３３０参照）の長さがあまり長くなって、素子の高集積の障害要因になる。したがって、傾斜部角度θは素子の集積度を考慮して約３０°以上を維持するようにすることが望ましい。
【００４３】
続いて、図４に示したように、前記階段型パターン４００と形態的に符号するように、基板１００上に第１酸化膜１１０、窒化膜１２０、及び第２酸化膜１３０を順次に形成する。例えば、基板１００を酸化させて基板１００上にＳｉＯ２のような第１酸化膜１１０を形成し、第１酸化膜１１０上にＳｉ３Ｎ４のような窒化膜１２０を形成する。続いて、窒化膜１２０上に酸化物を化学気相蒸着法などで蒸着させて第２酸化膜１２０を形成する。
【００４４】
その次に、図５に示したように、フォトレジストのコーティング、現像及び露光工程などで第２酸化膜１３０上にフォトレジストパターン１４０を形成する。この時に、フォトレジストパターン１４０が傾斜部３１０及び下端部３２０のみを被覆する。
【００４５】
次に、図６に示したように、フォトレジストパターン１４０をマスクとしてエッチング工程で上端部３００上に形成された第２酸化膜１３０を選択的に除去する。その結果、上端部３００上には第１酸化膜１１０のみが残り、傾斜部３１０及び下端３２０上には第１酸化膜１１０と窒化膜１２０ａと第２酸化膜１３０ａとが残るようになる。
【００４６】
その後に、図７に図示したように、上端部３００上の第１酸化膜１１０と、傾斜部３１０及び下端部３２０上の第２酸化膜１３０ａとをエッチング工程を利用して選択的に除去する。これによって、基板１００の傾斜部３１０及び下端部３２０上にのみ第１酸化膜１１０ａ及び窒化膜１２０ａのみが残留するようにする。
【００４７】
この時のエッチング工程では乾式エッチングよりは湿式エッチングを適用することが基板１００に対するエッチング損傷を防止するのにさらに適するであろう。一方、湿式エッチング工程時、所望しない窒化膜１２０ａの損失を防止するために酸化膜と窒化膜との間のエッチング選択比が優れたエッチング方法を利用することがさらに望ましい。
【００４８】
次に、図８に示したように、傾斜部３１０及び下端部３２０上に残留した窒化膜１１０ａ及び第１酸化膜１２０ａが全部被覆されるように、基板１００の全面上にＣＶＤ酸化膜を蒸着して第３酸化膜１５０を形成する。次に、基板１００に対する熱処理を進行して第３酸化膜１５０であるＣＶＤ酸化膜を硬化させる。この時に、第３酸化膜１５０よりも第１酸化膜１１０ａをさらに厚く形成しようとする場合にはＣＶＤ酸化膜の硬化のための熱処理工程に代えて熱酸化工程を進行することができる。
【００４９】
熱処理工程を進行すれば、第１酸化膜１１０ａと第３酸化膜１５０との間に窒化膜１２０ａが挿入形成された構造のＯＮＯ絶縁膜１７０が階段形態に完成される。ここで、ＯＮＯは酸化膜−窒化膜−酸化膜の略称である。
【００５０】
その次に、図９に示したように、階段型で形成されたＯＮＯ絶縁膜１７０上にポリシリコンのような伝導体を物理気相蒸着法で蒸着して伝導膜１６０を形成する。
【００５１】
続いて、図１０に示したように、伝導膜１６０の一部をプラズマを利用した乾式エッチング工程などでパターニングしてポリシリコンなどで構成されたゲート電極１６０ａを形成する。
【００５２】
次に、図１１に示したように、ゲート電極１６０ａをマスクとして利用するエッチング工程などでＯＮＯ絶縁膜１７０をパターニングしてゲート絶縁膜１７０ａを形成する。この時に、ゲート絶縁膜１７０ａは第１酸化膜１１０ｂと第３酸化膜１５０ａとの間に窒化膜１２０ｂが挿入された階段型構造で形成され、窒化膜１２０ｂは傾斜部３１０及び下端部３２０にのみ位置するようになる。
【００５３】
次に、図１２に示したように、ゲート電極１６０ａをマスクとして不純物イオン注入工程でゲート電極１６０ａの側面基板１００にソース領域１８０及びドレイン領域１９０を形成する。この時に、ソース領域１８０は上端部３００に近接するように形成し、ドレイン領域１９０は下端部３２０に近接するように形成する。
【００５４】
この時に、ソース領域１８０とドレイン領域１９０との間の基板１００の表面はチャンネル３３０に定義され、チャンネル３３０は上端部３００、傾斜部３１０、及び下端部３２０で構成された階段型チャンネルに定義される。
【００５５】
上述のような一連の工程で形成される不揮発性ＳＯＮＯＳメモリ素子は次のように動作する。
【００５６】
図１２を参照して、ゲート電極１６０ａに適する電圧が印加されてゲート電極１６０ａの電圧がチャンネル３３０の上端部３１０のしきい値電圧よりも高くなれば、ソース領域１８０からドレイン領域１９０に電子が移動する。そして、ソース−ドレインポテンシャル差による水平電場により電子は水平方向への移動が加速される。
【００５７】
この時に、電子がチャンネル３３０の角部３０５に到達すると、従来のように、酸化膜１１０ｂを通過するために電子のモーメンタム（または移動）が水平方向から垂直方向に変更されなくても良い。したがって、チャンネル３３０の角部３０５は電子注入点のように動作する。したがって、電子のエネルギーが酸化膜のエネルギーバリヤ（シリコン酸化膜である場合約３ｅＶ）よりも大きく、ゲート電極１６０ａのポテンシャルが角部３０５のポテンシャルよりも大きければ、電子はチャンネル３３０の傾斜部３１０と酸化膜１１０ｂとを通過して窒化膜１２０ｂに捕捉されてプログラミングが実行される。すなわち、電子の運動方向（１）は従来のように、水平方向から垂直方向に変更されず、ソース領域１８０からドレイン領域１９０への運動方向である水平方向と同一である。
【００５８】
素子の消去動作は、ドレイン領域１９０から正孔が窒化膜１２０ｂ内に移動して実行される。この時に、正孔は低い移動度によりドレイン領域１９０から移動距離が短い地域では消去動作が円滑に実行されるが、これと異なり、ドレイン領域１９０から移動距離が遠い地域では消去動作が相対的に円滑でない。
【００５９】
したがって、窒化膜１２０ｂの形成の位置を本実施の形態のように、正孔の円滑な移動方向（２）とそうではない移動方向（３）とを考慮してドレイン領域１９０に偏るように形成することが望ましい。すなわち、チャンネル３３０の傾斜部３１０及び下端部３２０上にのみ窒化膜１２０ｂを形成することが素子の消去特性向上の上で望ましい。
【図面の簡単な説明】
【００６０】
【図１】従来の技術による不揮発性ＳＯＮＯＳメモリ素子を図示した断面図である。
【図２】本発明による不揮発性ＳＯＮＯＳメモリ素子を示した断面図である。
【図３】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図４】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図５】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図６】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図７】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図８】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図９】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図１０】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図１１】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【図１２】本発明による不揮発性ＳＯＮＯＳメモリ素子の製造方法を図示した工程別断面図である。
【符号の説明】
【００６１】
１００  半導体基板
１１０，１１０ａ，１１０ｂ  第１酸化膜
１２０，１２０ａ，１２０ｂ  窒化膜
１３０，１３０ａ  第２酸化膜
１４０  フォトレジストパターン
１５０，１５０ａ  第３酸化膜
１６０  伝導膜
１６０ａ  ゲート電極
１７０  ＯＮＯ絶縁膜
１７０ａ  ゲート絶縁膜
１８０  ソース領域
１９０  ドレイン領域
２００  トランジスタ
３００  上端部
３０５  角部
３１０  傾斜部
３２０  下端部
３３０  チャンネル
４００  階段型パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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