(57)【要約】【課題】バスラインへ入力する異なる組のデータをトライステートインバータにより切り替える際に、貫通電流を発生させないバスライン切り替えを行う。【解決手段】ＳＥＬ７の入力選択信号“Ｌｏ”から“Ｈｉ”へ移行し、ＯＲゲート１２出力は“Ｌｏ”から“Ｈｉ”へ移行、トライステートインバータ２は非イネーブルになる。トライステートインバータ３は、入力選択信号が“Ｈｉ”へ移行後の、遅延バッファ１３の遅延時間後に、ＮＡＮＤゲート１１出力が“Ｌｏ”へ移行してイネーブルになる。切り替え時にトライステートインバータ２，３の非活性時間が存在し、トライステートインバータ間に貫通電流は生じない。また、入力選択信号“Ｈｉ”から“Ｌｏ”へ移行時、ＮＡＮＤゲート１１出力は“Ｈｉ”へ移行、トライステートインバータ３は非イネーブル、トライステートインバータ２は、入力選択信号の“Ｌｏ”へ移行後、遅延バッファ１３の遅延時間後にＯＲゲート１２出力は“Ｌｏ”へ移行しイネーブルになる。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
バスラインへ異なる組のデータを送出する複数のトライステートゲートと、２つ以上の出力端子を有するバスライン切替制御回路とを備え、
前記バスライン切替制御回路の出力端子が、異なる組のデータ毎に前記トライステートゲートのイネーブル信号入力端子と接続され、前記バスライン切替制御回路の出力に応じて、前記複数のトライステートゲートの出力端子の全てを一旦非イネーブル状態とし、切り替え制御することを特徴とするバスライン切替回路。
【請求項２】
第１バスライン信号入力端子と入力端子、バスライン信号出力端子と出力端子が接続された第１トライステートゲートと、
第２バスライン信号入力端子と入力端子、前記バスライン信号出力端子と出力端子が接続された第２トライステートゲートと、
前記第１トライステートゲートのイネーブル信号入力端子と第１出力端子、前記第２トライステートゲートのイネーブル信号入力端子と第２出力端子、バスライン選択信号入力端子と入力端子が接続されたバスライン切替制御回路とを備え、
前記バスライン切替制御回路が、ＮＡＮＤゲート，ＯＲゲート，遅延バッファからなり、前記バスライン選択信号入力端子には、前記ＮＡＮＤゲート，ＯＲゲートの一方の入力端子と接続されると共に前記遅延バッファの入力端子と接続され、また、前記遅延バッファの出力端子と前記ＮＡＮＤゲート，ＯＲゲートの他方の入力端子とが接続され、前記ＯＲゲートと前記ＮＡＮＤゲートの各出力端子を、前記バスライン切替制御回路の第１，第２出力端子として、前記第１，第２トライステートゲートのそれぞれのイネーブル信号入力端子と接続され、前記バスライン切替制御回路の出力に応じて、前記第１，第２トライステートゲートの出力端子の全てを一旦非イネーブル状態とし、切り替え制御することを特徴とするバスライン切替回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路装置における、特に、データをバスライン処理するシステムにより、書き込み（Ｗｒｉｔｅ），読み出し（Ｒｅａｄ）などのデータ処理の制御を行う、バスライン切替回路に関するものである。
【０００２】
【従来の技術】
従来のこの種のバスライン切替回路は、図３にその一例を示したように構成されている。図３において、説明を容易にするため、バスライン１は１本のみが記載されている。バスライン１へのデータ入力は、例えば、信号ａとして書き込みデータの任意のビットがＩＮａ（バスライン信号入力端子ａ）５に反転で入力され、信号ｂとして読み出しデータの対応するビットがＩＮｂ（バスライン信号入力端子ｂ）６に反転で入力されているとする。ＩＮａ５、ＩＮｂ６に入力される各々のデータはトライステートインバータ（トライステートゲートとして、あるいはトライステートバッファでもよい）２，３を介してＯＵＴ（バスライン信号出力端子）８へ信号ｃとして出力される。
【０００３】
トライステートインバータ２，３はＳＥＬ（バスライン選択信号入力端子）７に入力される選択信号により、いずれか一方がイネーブル（活性）となりバスライン１には選択されたデータとしてＩＮａ５またはＩＮｂ６から入力の信号ａ，信号ｂが出力される。また、ＳＥＬ７からの入力選択信号はバスライン切替制御回路９に入力され、その出力端子Ａ，Ｂから選択信号９ａ，９ｂとして出力される。
【０００４】
いま、ＳＥＬ７からの入力選択信号が“Ｌｏ”の場合、そのまま出力端子Ａから選択信号９ａとして出力され、トライステートインバータ２のイネーブル信号入力端子が“Ｌｏ”からイネーブル（活性）になり、バスライン１にはＩＮａ５から入力の信号ａのデータが出力される。また、選択信号９ａが“Ｈｉ”の場合、出力端子Ｂから選択信号９ｂがインバータ４を介して、トライステートインバータ３のイネーブル信号入力端子が“Ｌｏ”になり、バスライン１にはＩＮｂ６から入力の信号ｂのデータが出力される。
【０００５】
また、図４は図３に示したバスライン切替回路の動作のタイミングチャートである。以下に、図４のタイミングチャートを用いてバスライン切替回路の動作を図３を参照しながら説明する。
【０００６】
まず、図４に示すように、時刻ｔ１，ｔ３においての選択信号９ａが“Ｌｏ”から“Ｈｉ”へ移行するタイミングは次のような動作になる。
【０００７】
入力の選択信号が“Ｌｏ”から“Ｈｉ”へ移行する場合はトライステートインバータ２のイネーブル信号（選択信号９ａ）が非活性（“Ｈｉ”）になってから、インバータ４の遅延時間の後、トライステートインバータ３のイネーブル信号（選択信号９ｂ）が活性（“Ｌｏ”）になる。したがって、バスライン１においてはトライステートインバータ２とトライステートインバータ３の出力が活性でぶつかることなく、出力データの信号ｃはＩＮａ５の信号ａからＩＮｂ６の信号ｂへ切り替わることができる。
【０００８】
図４に示すように時刻ｔ１，ｔ３において信号ａ、信号ｂがそれぞれ“Ｌｏ”同士、“Ｈｉ”同士であるが、一方が“Ｈｉ”で他方が“Ｌｏ”であってもデータの切り替わり時にインバータ４が“Ｈｉ”から“Ｌｏ”状態を遷移するだけで、トライステートインバータ２，３の出力すなわちバスライン１において“Ｈｉ”から“Ｌｏ”への貫通電流が生じることはない。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような構成のバスライン切替回路では、時刻ｔ２，ｔ４において、入力選択信号が“Ｈｉ”から“Ｌｏ”へ移行する場合、トライステートインバータ３のイネーブル信号（選択信号９ｂ）が非活性（“Ｈｉ”）になるにはインバータ４の遅延時間が必要である。したがって、トライステートインバータ３のイネーブル信号（選択信号９ｂ）が非活性（“Ｈｉ”）になる前に、トライステートインバータ２のイネーブル信号（選択信号９ａ）が活性（“Ｌｏ”）になる。
【００１０】
よって、時刻ｔ２ではトライステートインバータ２は“Ｈｉ”を出力しようとし、かつトライステートインバータ３は“Ｌｏ”を出力しようとして、トライステートインバータ２からトライステートインバータ３へ貫通電流が流れてしまう。また、時刻ｔ４ではトライステートインバータ２は“Ｌｏ”を出力しようとし、トライステートインバータ３は“Ｈｉ”を出力しようとして、トライステートインバータ３からトライステートインバータ２へ貫通電流が流れてしまう。
【００１１】
一般に、半導体回路装置の外部と通信を介して内部の集積回路にデータの書き込み、読み出しなどを行うときバスラインが用いられ、またデータの切り替えは頻繁に行うことになる。このため前述のような貫通電流が発生すると、アナログ−デジタル回路においては、特に、アナログブロックの特性に大きな影響を及ぼすという問題があった。
【００１２】
本発明は、前記従来技術の問題を解決することに指向するものであり、貫通電流を発生させないバスライン切替回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明に係るバスライン切替回路は、バスラインへ異なる組のデータを送出する複数のトライステートゲートと、２つ以上の出力端子を有するバスライン切替制御回路とを備え、バスライン切替制御回路の出力端子が、異なる組のデータ毎にトライステートゲートのイネーブル信号入力端子と接続され、バスライン切替制御回路の出力に応じて、複数のトライステートゲートの出力端子の全てを一旦非イネーブル状態とし、切り替え制御することを特徴とする。
【００１４】
また、第１バスライン信号入力端子と入力端子、バスライン信号出力端子と出力端子が接続された第１トライステートゲートと、第２バスライン信号入力端子と入力端子、前記のバスライン信号出力端子と出力端子が接続された第２トライステートゲートと、第１トライステートゲートのイネーブル信号入力端子と第１出力端子、第２トライステートゲートのイネーブル信号入力端子と第２出力端子、バスライン選択信号入力端子と入力端子が接続されたバスライン切替制御回路とを備え、バスライン切替制御回路が、ＮＡＮＤゲート，ＯＲゲート，遅延バッファからなり、バスライン選択信号入力端子には、ＮＡＮＤゲート，ＯＲゲートの一方の入力端子と接続されると共に遅延バッファの入力端子と接続され、また、遅延バッファの出力端子とＮＡＮＤゲート，ＯＲゲートの他方の入力端子とが接続され、ＯＲゲートとＮＡＮＤゲートの各出力端子を、バスライン切替制御回路の第１，第２出力端子として、第１，第２トライステートゲートのそれぞれのイネーブル信号入力端子と接続され、バスライン切替制御回路の出力に応じて、第１，第２トライステートゲートの出力端子の全てを一旦非イネーブル状態とし、切り替え制御することを特徴とする。
【００１５】
前記構成によれば、バスライン切替制御回路の遅延バッファにより、バスライン選択信号入力端子の選択信号に応じてトライステートゲートからバスラインへの出力の全てを一旦非イネーブルにし、遅延バッファの遅延時間後に活性として、第１，第２トライステートゲート間にて、バスラインを介した貫通電流の生じることを抑えてデータの送出を切り替えることができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１７】
図１は本発明の実施の形態におけるバスライン切替回路の基本構成を示す回路図である。ここで、前記従来例を示す図３において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示す。また、図１においても、前記の従来例を説明した図３と同様に説明を容易にするため、バスラインは１本のみが記載されている。
【００１８】
図１に示す、バスライン１へのデータ入力は、例えば、信号ａとして書き込みデータの任意のビットがＩＮａ（バスライン信号入力端子ａ）５に反転で入力され、信号ｂとして読み出しデータの対応するビットがＩＮｂ（バスライン信号入力端子ｂ）６に反転で入力されているとする。トライステートインバータ２の入力端子はＩＮａ５に接続され、トライステートインバータ３の入力端子はＩＮｂ６に接続され、ＯＵＴ（バスライン信号出力端子）８はトライステートインバータ２とトライステートインバータ３の出力端子に接続される。
【００１９】
そして、トライステートインバータ２のイネーブル信号入力端子には、バスライン切替制御回路１０の出力端子Ａが接続され、トライステートインバータ３のイネーブル信号入力端子には、バスライン切替制御回路１０の出力端子Ｂが接続され、バスライン切替制御回路１０の入力端子にＳＥＬ（バスライン選択信号入力端子）７が接続されている。
【００２０】
また、バスライン切替制御回路１０は、ＮＡＮＤゲート１１とＯＲゲート１２と遅延バッファ１３とを備え、ＳＥＬ７が、ＮＡＮＤゲート１１とＯＲゲート１２のそれぞれの一方の入力端子に接続されると共に遅延バッファ１３の入力端子に接続され、さらに、ＮＡＮＤゲート１１とＯＲゲート１２のそれぞれの他方の入力端子が遅延バッファ１３の出力端子に接続され、ＮＡＮＤゲート１１とＯＲゲート１２の出力が、バスライン切替制御回路１０の出力端子として各々トライステートインバータ３，２のイネーブル入力端子に接続されている。
【００２１】
このような回路構成のバスライン切替回路の動作について、図２のタイミングチャートに基づき図１を参照しながら説明する。図２における選択信号１０ａ，１０ｂは、図１のＯＲゲート１２の出力信号と、ＮＡＮＤゲート１１の出力信号を示している。
【００２２】
図２における時刻ｔ１で、ＳＥＬ７からの入力選択信号が“Ｌｏ”から“Ｈｉ”へ移行すると、ＯＲゲート１２の出力（出力端子Ａ）も“Ｌｏ”から“Ｈｉ”へ移行し、トライステートインバータ２は非活性になるが、トライステートインバータ３は、入力選択信号が“Ｌｏ”から“Ｈｉ”へ移行後、遅延バッファ１３での遅延時間の後に、ＮＡＮＤゲート１１の出力（出力端子Ｂ）が“Ｈｉ”から“Ｌｏ”へ移行して初めて活性になる。したがって、時刻ｔ１の直後にトライステートインバータ２とトライステートインバータ３が両方非活性である時間が存在するので、一方のトライステートインバータから他方のトライステートインバータへ貫通電流が生じることはない。
【００２３】
次に、時刻ｔ２で入力選択信号が“Ｈｉ”から“Ｌｏ”へ移行すると、ＮＡＮＤゲート１１の出力（出力端子Ｂ）も“Ｌｏ”から“Ｈｉ”へ移行し、トライステートインバータ３は非活性になるが、トライステートインバータ２は、入力選択信号が“Ｈｉ”から“Ｌｏ”へ移行後、遅延バッファ１３による遅延時間の後ＯＲゲート１２の出力（出力端子Ａ）が“Ｈｉ”から“Ｌｏ”へ移行して初めて活性になる。したがって、時刻ｔ２直後にトライステートインバータ２とトライステートインバータ３が両方非活性である時間が存在するので、時刻ｔ１と同じく一方のトライステートインバータから他方のトライステートインバータへ貫通電流が生じることはない。
【００２４】
このような動作が、時刻ｔ３、ｔ４でも繰り返されることになり、本実施の形態のバスライン切替回路によれば、従来は切り替えタイミングで発生していた貫通電流の発生を回避することができる。
【００２５】
本実施の形態によれば、バスライン切替制御回路１０に遅延バッファ１３を備えて、入力選択信号の状態変化時に、バスラインへデータを出力するトライステートインバータ２，３の全てを一旦非活性にし、遅延バッファによる遅延時間後にトライステートインバータ２，３を活性にすることにより、半導体回路装置において、特に、アナログ−デジタル混載集積回路に利用してもノイズ源となることのない有効なバスライン切替回路を提供できる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、バスライン選択信号入力端子からの入力選択信号による状態変化時に、バスラインへデータを送出するトライステートインバータの全てを一旦非活性として、遅延バッファによる遅延時間後にバスラインへのデータの送出をするためトライステートインバータを活性にして、バスラインを介しての貫通電流の発生を抑えてバスラインへのデータ送出の切り替えを行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるバスライン切替回路の基本構成を示す回路図
【図２】図１のバスライン切替回路の動作を示すタイミングチャート
【図３】従来のバスライン切替回路の基本構成を示す回路図
【図４】図３のバスライン切替回路の動作を示すタイミングチャート
【符号の説明】
１　バスライン
２，３　トライステートインバータ
４　インバータ
５，６　バスライン信号入力端子
７　バスライン選択信号入力端子
８　バスライン信号出力端子
９，１０　バスライン切替制御回路
１１　ＮＡＮＤゲート
１２　ＯＲゲート
１３　遅延バッファ
【図１】
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【図２】
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【図３】
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【図４】
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