(57)【要約】【課題】ＭＩＭ容量の容量を規定する上部電極用金属膜パターンを精度よく形成し、容量値のバラツキを抑え、高精度なＭＩＭ容量素子を提供する。【解決手段】ＭＩＭ容量素子は下部電極用金属膜３−誘電体膜４−上部電極用金属膜パターン５Ａ，５Ｂからなる。ＭＩＭ容量素子は、主ＭＩＭ容量素子部とその周囲に配置されたダミーＭＩＭ素子部で構成される。ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂを主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａの端部から一定の距離を保つように配置し、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、主ＭＩＭ容量素子部の下部電極用金属膜３と電気的に接続されるように構成する。これにより、主ＭＩＭ容量素子部を構成する上部電極用金属膜３の加工寸法精度が向上し、ＭＩＭ容量の容量値のばらつきを抑えられるとともに、ダミーＭＩＭ素子部による寄生浮遊容量を低減できる。【選択図】        図３
2004247520.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に所定のパターンで形成された下部電極用金属膜−誘電体膜−上部電極用金属膜の３層からなるＭＩＭ容量素子を有する半導体装置であって、
前記ＭＩＭ容量素子は、容量素子として機能させる主ＭＩＭ容量素子部と、前記主ＭＩＭ容量素子部の周りに配置されて容量素子としては機能させないダミーＭＩＭ素子部とにパターン上で領域が分かれていることを特徴とする半導体装置。
【請求項２】
ダミーＭＩＭ素子部が主ＭＩＭ容量素子部の周囲を囲むように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
主ＭＩＭ容量素子部とダミーＭＩＭ素子部は、上部電極用金属膜のパターンでそれぞれの領域が規定されており、前記主ＭＩＭ容量素子部に対応した上部電極用金属膜パターンの周囲から一定間隔を隔てて前記ダミーＭＩＭ素子部に対応した上部電極用金属膜パターンが配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
ダミーＭＩＭ素子部の電位が固定されていることを特徴とする請求項１、２または３に記載の半導体装置。
【請求項５】
ダミーＭＩＭ素子部に対応した上部電極用金属膜パターンは、下部電極用金属膜と接続されるコンタクトに共通に接続されることで電位が固定されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
ダミーＭＩＭ素子部に対応した上部電極用金属膜パターンは、局所配線により下部電極用金属膜に接続されることで電位が固定されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路などに用いられる金属−誘電体膜−金属で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子、特にアナログ／デジタル変換器（Ａ／Ｄコンバータ）などを構成する際に用いられる容量素子を有する半導体装置に関するもので、ＭＩＭ容量素子の高精度化に関するものである。
【０００２】
【従来の技術】
高精度なアナログ素子、例えばＡ／Ｄコンバータなどを実現する場合に、基板ノイズの影響を避けるために半導体基板上の、比較的半導体基板から離れた場所にある多層配線上に容量素子を形成する手法がとられるようになってきている。そして、多層配線工程におけるプロセスの整合性を図る上でも金属膜−絶縁膜−金属膜の３層の膜で構成されたＭＩＭ容量素子を形成することが一般に行われてきている。
【０００３】
この場合、ＭＩＭ容量素子の金属膜としては、多層配線における金属配線層を構成する例えばアルミニウムなどからなる金属膜が用いられている。また、ＭＩＭ容量素子の絶縁膜（誘電体膜）としては、多層配線の層間絶縁膜を構成する例えばプラズマ酸化膜などの絶縁膜が用いられている。
【０００４】
これを示す一例として、図２１ないし図２５に示すような、半導体集積回路用静電容量素子とその製造方法がある。これによると、半導体基板上に絶縁膜を介して配置された下部電極用金属膜と該下部電極用金属膜上に誘電体膜を介して配置された上部電極用金属膜を少なくとも備えた金属−絶縁膜−金属（ＭＩＭ）型静電容量素子が開示されている（例えば、特許文献１参照）。
【０００５】
図２１は、ＭＩＭ容量素子を有する従来の半導体装置を示す概略断面図を示す。この半導体装置は、図２１に示すように、半導体基板１の上に、絶縁膜２を介してＭＩＭ容量素子の下部電極に相当する下部電極用金属膜３が配置されている。さらに、下部電極用金属膜３を覆うように誘電体膜４が配置されている。誘電体膜４の上にＭＩＭ容量素子の上部電極に相当する上部電極用金属膜５が配置されており、下部電極用金属膜３、誘電体膜４、上部電極用金属膜５でＭＩＭ容量素子が構成されている。
【０００６】
さらにこの上に層間絶縁膜６が配置されている。層間絶縁膜６には、上部電極用金属膜５に接続するためのスルーホール７および下部電極用金属膜３に接続するためのスルーホール７’がそれぞれ設けられ、スルーホール７，７’に例えばタングステンなどの高融点材料が埋め込まれている。そして、スルーホール７，７’内の高融点材料を介して上部電極用金属膜５および下部電極用金属膜３にそれぞれ接続される上部電極用引き出し配線（引き出し電極）８および下部電極用引き出し配線（引き出し電極）８’が半導体基板表面に配置されている。この上部電極用引き出し配線８および下部電極用引き出し配線８’は、スルーホール７，７’内の高融点材料を介してＭＩＭ容量素子の上部電極および下部電極を半導体基板表面に引き出すためのものである。
【０００７】
図２２ないし図２５は従来の半導体装置の製造方法を示す概略工程断面図を示す。
【０００８】
まず、図２２に示すように、半導体基板１の表面に例えばプラズマＣＶＤ法などでプラズマ酸化膜からなる絶縁膜２を堆積した後、例えばアルミニウムなどの金属膜を７００ｎｍ堆積する。その後、ＭＩＭ容量素子の下部電極に相当する所望のレジストパターンを形成し、これをエッチングマスクとしてＭＩＭ容量素子の下部電極となる下部電極用金属膜３を形成する。さらに、例えばプラズマＣＶＤ法などでプラズマ酸化膜を１５０ｎｍ程度堆積することによりＭＩＭ容量素子の誘電体膜４を形成する。
【０００９】
つぎに、図２３に示すように、例えばアルミニウムなどの金属膜を２００ｎｍ堆積する。その後、ＭＩＭ容量素子の上部電極に相当する所望のレジストパターンを形成し、これをエッチングマスクとしてＭＩＭ容量素子の上部電極となる上部電極用金属膜５を形成する。これにより上部電極用金属膜５、誘電体膜４、下部電極用金属膜３からなるＭＩＭ容量素子が構成される。さらに、層間絶縁膜６を例えばプラズマＣＶＤ法で厚く堆積し、さらにＣＭＰ（化学的機械的研磨）法などを用いて半導体基板表面を平坦化する。
【００１０】
この後、図２４に示すように、ＭＩＭ容量素子の上部電極用金属膜５および下部電極用金属膜３に対して電気的に接続を図るためのスルーホール７，７’を開孔する。
【００１１】
つぎに、図２５に示すように、スルーホール７，７’に例えばＣＶＤ法などで例えばタングステンなどの高融点材料を埋め込んだ後、ＭＩＭ容量素子の上部電極および下部電極を半導体基板表面に取り出すための上部電極用引き出し配線（引き出し用金属電極）８および下部電極用引き出し配線（引き出し用金属電極）８’を形成する。
【００１２】
【特許文献１】
特開平０８−３０６８６２号公報（段落番号０００６、図１）
【００１３】
【発明が解決しようとする課題】
従来の半導体装置によれば、図２１に示すように、ＭＩＭ容量素子の容量値は上部電極用金属膜５のパターン面積により規定される。一方、ＭＩＭ容量素子の上部電極用金属膜５を形成する際に、このＭＩＭ容量素子の上部電極用金属膜５と周囲のパターンとの距離が一定でないため上部電極用金属膜５のパターン精度が悪くなり、ＭＩＭ容量素子の容量値にバラツキが生じるという問題が生じる。
【００１４】
上記の周囲のパターンというのは、上部電極用金属膜５と同一レイヤで形成され、その周囲に配置されたパターン、例えば別のＭＩＭ容量素子の上部電極パターンあるいは配線として使用されているパターンのことである。
【００１５】
具体的には、このＭＩＭ容量素子の上部電極を形成する際にリソグラフィー工程で形成されるレジストパターンの寸法と設計寸法との寸法差が生じうる。さらには、レジストをマスクにエッチングする際にもレジストパターンの寸法とエッチング後の仕上がり寸法との寸法差がさらに生じうる。また、特に従来の半導体装置ではＭＩＭ容量素子の上部電極用金属膜５と周囲のパターンとが一定に保たれていないので、周囲のパターンの影響を受けてさらに寸法バラツキを生じやすい。
【００１６】
以下、ＭＩＭ容量素子の上部電極用金属膜５と周囲のパターンとの距離が一定でないため上部電極用金属膜５のパターン精度が悪くなる点について詳しく説明する。
【００１７】
光リソグラフィプロセスとドライエッチングを用いたパターン形成において、マスク寸法からの寸法差が生じる主な原因として、以下に述べる（ア）、（イ）がある。
【００１８】
（ア）光リソグラフィ工程（近接効果、パターン密度）
対象パターンの光強度は周囲のパターンが近接してくると、回折光の影響を受けて、マスク寸法からの寸法差を生じる（近接効果）。これを補正する手段として、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔ：  近接効果補正）という手段を用い、あらかじめ寸法差分を補償している。例えば、ライン幅補正やスペース幅補正、ラインエンド補正（ハンマーヘッド・セリフなど）、コーナー補正などを必要に応じて行っている。
【００１９】
ライン幅とスペース幅にも依存して光強度が異なるので、同じライン幅であっても隣接するパターンとのスペース幅が異なれば寸法差は生じうる。
【００２０】
（イ）ドライエッチング工程（パターン密度（マイクロローディング効果）、レジスト形状）
ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：反応性イオンエッチング）による異方性エッチングでは、イオンを基板方向へ加速して物理的に被加工物をエッチングしつつ、副生成反応物を被加工物の側壁に堆積することで被加工物の形状を保護しながらエッチングが進行する。レジスト形状がテーパー形状の場合、レジストボトムが後退しながら（エッチングされながら）エッチングが進行していくので、被加工物の形状もテーパー形状になり、寸法精度も低下する。したがって、レジスト形状が垂直形状を保っていることが高精度なエッチングを行う上で必要である。
【００２１】
また、被加工物の周りにパターンがない場所では、イオンの供給が過多になり、副生成反応物の側壁保護効果が低下する（エッチングされる）ので、横方向のエッチングが進み、エッチング後の形状が悪くなったり、寸法精度が低下したりする。したがって、イオンの物理的エッチングの効果と副生成反応物の側壁保護効果にアンバランスが生じないように、周囲に適度な距離を隔ててダミーパターンを配置することが必要である。
【００２２】
本発明は、以上のような課題を解決するためになされたもので、ＭＩＭ容量素子の容量値のバラツキを抑え、高精度なＭＩＭ容量素子を得ることできる半導体装置を提供することを目的とする。
【００２３】
本発明の他の目的は、ＭＩＭ容量素子の上部電極用金属膜を精度よく形成し、ＭＩＭ容量素子の上部電極用金属膜のパターン面積で規定されるＭＩＭ容量素子の容量値のバラツキを抑え、高精度なＭＩＭ容量素子を得ることができる半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に所定のパターンで形成された下部電極用金属膜−誘電体膜−上部電極用金属膜の３層からなるＭＩＭ容量素子を有し、ＭＩＭ容量素子は、容量素子として機能させる主ＭＩＭ容量素子部と、主ＭＩＭ容量素子部の周りに配置されて容量素子としては機能させないダミーＭＩＭ素子部とにパターン上で領域が分かれている。
【００２５】
このようにすることで、ＭＩＭ容量素子の主ＭＩＭ容量素子部を形成する際に主ＭＩＭ容量素子部のパターン寸法精度が向上し、容量値のバラツキを低減できる。
【００２６】
また、本発明の半導体装置においては、ダミーＭＩＭ素子部が主ＭＩＭ容量素子部の周囲を囲むように配置されていることが好ましい。
【００２７】
また、本発明の半導体装置において、主ＭＩＭ容量素子部とダミーＭＩＭ素子部は、上部電極用金属膜のパターンでそれぞれの領域が規定されており、主ＭＩＭ容量素子部に対応した上部電極用金属膜パターンの周囲から一定間隔を隔ててダミーＭＩＭ素子部に対応した上部電極用金属膜パターンが配置されていることが好ましい。
【００２８】
このようにすることで、さらにＭＩＭ容量素子の主ＭＩＭ容量素子部の周囲のパターンの環境が揃えられ、主ＭＩＭ容量素子部のパターン寸法精度が向上し、容量値のバラツキを低減できる。
【００２９】
また、本発明の半導体装置において、ダミーＭＩＭ素子部の電位が固定されていることが好ましい。
【００３０】
また、本発明の半導体装置において、ダミーＭＩＭ素子部に対応した上部電極用金属膜パターンは、下部電極用金属膜と接続されるコンタクトに共通に接続されることで電位が固定されることが好ましい。
【００３１】
また、本発明の半導体装置において、ダミーＭＩＭ素子部に対応した上部電極用金属膜パターンは、局所配線により下部電極用金属膜に接続されることで電位が固定されることが好ましい。
【００３２】
このようにすることで、主ＭＩＭ容量素子部のパターンの周りにダミーＭＩＭ素子部のパターンを配置しただけの場合において、主ＭＩＭ容量素子部の周りのダミーＭＩＭ素子部のパターンにより発生する寄生浮遊容量の影響を抑え、高精度なＭＩＭ容量素子を得ることができる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、実施の形態を説明するための全図において、同一機能を有するものには同一符号を付け、その繰り返しの説明は省略する。
【００３４】
図１は、本発明の第１の実施の形態を示す半導体装置の上面図を示す。この半導体装置は、図１に示すように、ＭＩＭ容量素子の下部電極用金属膜１０１の中央領域上方に、ＭＩＭ容量素子の主ＭＩＭ容量素子部（本来の容量素子として機能させる）に対応した方形の上部電極用金属膜パターン１０３が配置されている。また、ＭＩＭ容量素子の下部電極用金属膜１０１の周縁領域上方に、上部電極用金属膜パターン１０３を全周にわたって取り囲むように、任意の幅でダミーＭＩＭ素子部（容量素子としては機能させない）に対応した方形環状の上部電極用金属膜パターン１０４が配置されている。ダミーＭＩＭ素子部に対応した上部電極用金属膜パターン１０４は、主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３の端部から一定の間隔を保った状態に配置されている。
【００３５】
ここで、上記の一定の間隔について説明する。この間隔は、主ＭＩＭ容量素子部の上部電極用金属膜パターン１０３のパターンサイズとダミーＭＩＭ素子部のライン幅により光学的に決まる。ただし、光学的には、周囲のパターンとの間隔が２μｍより広くなると、周囲のパターンの影響を受けず孤立パターンと見なすことができるので、一般的には２μｍ以内に最適な間隔が存在する。
【００３６】
符号１０２，１０２’は、上部電極用金属膜パターン１０３および下部電極用金属膜１０１を半導体基板表面に取り出すためのスルーホールである。また、符号１０５はスルーホール１０２’を介して下部電極用金属膜１０１に接続された下部電極用引き出し配線であり、符号１０６はスルーホール１０２を介して上部電極用金属膜パターン１０３に接続された上部電極用引き出し配線である。
【００３７】
このように、ＭＩＭ容量素子の主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３の周囲のパターン環境を、ダミーＭＩＭ素子部に対応した上部電極用金属膜パターン１０４を用いて整えることにより、上部電極用金属膜パターン１０３のパターン精度の向上を図るものである。
【００３８】
ここで、上部電極用金属膜パターン１０３の周囲のパターン環境を上部電極用金属膜パターン１０４を用いて整える点について詳しく説明する。
【００３９】
ダミーＭＩＭ素子部を主ＭＩＭ容量素子部に対して一定のスペースをあけて配置することにより、レジスト形状がマスク寸法に対して精度良く、しかも形状もよくなる。この状態でエッチングすることによりエッチング後パターンのＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）シフトがレジスト形状改善の効果とパターン密度均一の効果により抑えられる。望ましくは、最適スペースを選んでダミーＭＩＭ素子部を配置するのがよい。なお、ＣＤシフトとは、マスク寸法とエッチング後（仕上がり）寸法との寸法差（シフト量）をいう。
【００４０】
本発明では、ダミーＭＩＭ素子部を主ＭＩＭ素子部からある一定の間隔に配置することにより、光強度分布を均一に、かつシャープにすることでレジスト形状を改善することをポイントにしている。この状態で異方性エッチングをすると、以下のような２つの効果が得られる。
すなわち、
（ａ）  レジスト形状が良いこと（垂直であること）による効果
レジストが垂直形状を維持したままエッチングが進行するので、仕上がり形状も垂直になる。つまり、寸法変動が少ない。
【００４１】
（ｂ）  ダミーＭＩＭ配置の効果
主ＭＩＭ容量素子パターンの４辺の各々に対してプラズマイオンが均一に入射しつつ側壁保護の副成分が均一に堆積しながらエッチングが進行するので、エッチング後形状が垂直になり、寸法シフトが小さくなる。
【００４２】
（ｃ）  この際、ダミーＭＩＭ素子部で主ＭＩＭ容量素子部を完全に包囲していなくても、ダミーＭＩＭ素子部が存在することで、ＭＩＭ容量素子の容量値のバラツキを抑え、高精度なＭＩＭ容量素子を得る点で一定の効果を得ることができる。しかし、厳密には完全に包囲されている（図１参照）の場合と比べ、パターンが切れている部分で光が漏れて光強度分布が変わるので、完全に包囲されていることが望ましい。
【００４３】
ここで、ダミーＭＩＭ素子部を設けることによる作用について、図２６の概念図を参照しながら説明する。
【００４４】
図２６（ａ）〜（ｃ）はダミーＭＩＭ素子部がない従来例の状態を示し、図２７はダミーＭＩＭ素子部を有する本発明の一実施形態の状態を示している。
【００４５】
図２６（ａ）は、遮光体（主ＭＩＭ容量素子部）Ｍ１の左側がオープンスペースで、遮光体Ｍ１の右側に比較的広い間隔を開けて遮光体（ダミーＭＩＭ素子部ではない）Ｍ２があるマスクの断面と、マスクを通過した光の強度分布を示している。
【００４６】
ダミーＭＩＭ素子部がないものでは、主ＭＩＭ素子部を構成する遮光体Ｍ１の両側の光強度分布が非対称となっている。しかも、強度分布の勾配がゆるやかになっている。その結果、図２６（ａ）のマスクを通して露光されるレジストの形状は図２６（ｂ）に示すようにテーパー形状となって、好ましくない形状である。したがって、レジストを用いてＲＩＥエッチングされる電極も、図２６（ｃ）に示すようにテーパー形状となり、マスク寸法に対するパターン精度が悪いものとなる。
【００４７】
これに対し、図２７（ａ）は、遮光体（主ＭＩＭ容量素子部）Ｍ１の両側に比較的狭い一定の間隔をあけて遮光体（ダミーＭＩＭ素子部）Ｍ３があるマスクの断面と、マスクを通過した光の強度分布を示している。
【００４８】
ダミーＭＩＭ素子部があるものでは、主ＭＩＭ素子部を構成する遮光体Ｍ１の両側の光強度分布が対称となっている。しかも、強度分布の勾配が急峻になっている。その結果、図２７（ａ）のマスクを通して露光されるレジストの形状は、図２７（ｂ）に示すように、ほぼ直角形状となって、良好な形状である。したがって、レジストを用いてＲＩＥエッチングされる電極も、ほぼ直角形状となり、良好な形状となり、マスク寸法に対するパターン精度が高くなる。この場合、主ＭＩＭ容量素子部のパターンのサイズ、ダミーＭＩＭ素子部のパターンの幅に応じて、主ＭＩＭ容量素子部パターンとダミーＭＩＭ素子部パターンとの間隔に最適値が存在する。最適値とは、光強度分布がよりシャープになる点である。
【００４９】
以上説明したように、寸法シフトの改善は、レジスト形状の改善の効果とパターン密度均一の効果による。レジスト形状改善の効果は、レジスト形状が垂直形状を保ったままエッチングが進行することである。また、パターン密度均一の効果は、エッチングと側壁保護膜の堆積がバランスすることである。つまり、レジスト形状が垂直形状を保ったまま、エッチングが進行し、かつエッチングの際にエッチングと壁壁保護膜の堆積とがバランスすることで、電極も垂直形状を保ってエッチングされることになり、結果として寸法シフトが改善される。つまり、パターン精度が高くなる。
【００５０】
なお、図１ではダミーＭＩＭ素子の上部電極用金属膜パターン１０４のパターンの配置方法の一例を例示しているに過ぎず、ダミーＭＩＭ素子部の上部電極用金属膜パターン１０４のパターン配置方法はこの例に限定されるものではない。
【００５１】
例えば図２で例示する構成では、主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３の各辺に対向するように、ダミーＭＩＭ素子部の上部電極用金属膜パターン（ダミーパターン）１０４を、上部電極用金属膜パターン１０３の各辺から一定の間隔を隔てて配置しているが、上部電極用金属膜パターン１０４が各辺毎に分離されている。
【００５２】
このような構成であっても、図１のダミーＭＩＭ素子の上部電極用金属膜パターン１０４のパターン配置と同様の効果を得ることができる。つまり、上部電極用金属膜パターン１０４が上部電極用金属膜パターン１０３を全周にわたって取り囲む必要はなく、分断されていてもよい。
【００５３】
さらに図１および図２において、スルーホール１０２’，１０２をＭＩＭ容量素子の下部電極用金属膜１０１と主ＭＩＭ容量素子部に対応した上部電極用金属膜パターン１０３上に形成し、それぞれ上部電極用引き出し配線１０６および下部電極用引き出し配線１０５で主ＭＩＭ容量素子部の上部電極および下部電極を半導体基板表面に取り出している。
【００５４】
図３は、本発明の第１の実施の形態を示す半導体装置の概略断面を示し、図１におけるＡ−Ａ’断面図を表す。
【００５５】
図３において、半導体基板１上に下部電極用金属膜３、誘電体膜４、上部電極用金属膜パターン５Ａからなる主ＭＩＭ容量素子部が構成されており、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａの周りにダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが配置されている。さらに、上部電極用金属膜パターン５Ａおよび下部電極用金属膜３を半導体基板表面に取り出すためにそれぞれスルーホール７，７’を介して、上部電極用引き出し配線８および下部電極用引き出し配線８’を備えている。ＭＩＭ容量素子の上部電極用金属膜は、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａと、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂとからなる。
【００５６】
また、図４ないし図９は、第１の実施の形態における半導体装置の製造方法を示す概略工程断面図を示す。
【００５７】
図４に示すように、まず半導体基板１の表面に絶縁膜２を堆積した後、ＭＩＭ容量素子の下部電極に相当する下部電極用金属膜の形成のために、例えばスパッタ法でアルミニウム膜３０を７００ｎｍ程度堆積する。さらにその上に、ＭＩＭ容量素子の誘電体膜（絶縁膜）の形成のために、例えばプラズマＣＶＤ法などで形成したプラズマ酸化膜４０を１２０ｎｍ程度堆積する。この場合、ＭＩＭ容量素子の誘電体膜としては、プラズマ窒化膜やプラズマオキシナイトライド膜を使用しても、誘電体膜としての機能を損なわない。
【００５８】
つぎに、図５に示すように、ＭＩＭ容量素子の上部電極に相当する金属膜として、例えばスパッタ法でアルミニウム膜５０を２００ｎｍ程度堆積する。その後、リソグラフィー法を用いて、主ＭＩＭ容量素子部およびダミーＭＩＭ容量素子部を有するＭＩＭ容量素子を形成するための所望のレジストパターン２０を形成する。
【００５９】
つぎに、図６に示すように、レジストパターン２０をエッチングマスクとして、主ＭＩＭ容量素子部およびダミーＭＩＭ素子部の各上部電極となるアルミニウム膜５０および誘電体膜となるプラズマ酸化膜４０を異方性エッチングによりエッチングし、主ＭＩＭ容量素子部を構成する所望の上部電極用金属膜パターン５ＡおよびダミーＭＩＭ素子部を構成する所望の上部電極用金属膜パターン５Ｂを形成し、さらにそれと同じ形状で誘電体膜パターンを形成する。
【００６０】
つぎに、図７に示すように、ＭＩＭ容量素子の下部電極を形成するためにリソグラフィー法を用いて、所望のパターン形状を有するレジストパターン２１を形成する。
【００６１】
つぎに、図８に示すように、レジストパターン２１をエッチングマスクにして下部電極に相当するアルミニウム膜３０を異方性エッチングによりエッチングし、所望の下部電極用金属膜３のパターンを形成する。
【００６２】
その後、図９に示すように、従来の半導体装置と同様の方法で半導体基板表面に層間絶縁膜６として、例えばプラズマＣＶＤ法などによりプラズマ酸化膜を１５００ｎｍ程度厚く堆積し、これをＣＭＰ法で平坦化した後、上部電極用金属膜パターン５Ａおよび下部電極用金属膜３へ接続するためのスルーホール７，７’をそれぞれ開孔し、スルーホール７，７’内に例えばＣＶＤ法を用いてタングステンなどの高融点材料を埋め込み、半導体基板表面に上部電極および下部電極を引き出すための上部電極用引き出し配線８および下部電極用引き出し配線８’をそれぞれ形成する。
【００６３】
以上のようにして、本発明の第１の実施の形態における半導体装置を得ることができる。
【００６４】
本発明の第１の実施の形態によれば、主ＭＩＭ容量素子部の周りに任意の幅のダミーＭＩＭ素子部のパターンを、主ＭＩＭ容量素子部の端部から一定の間隔を隔てるように配置したので、主ＭＩＭ容量素子部を形成する際に用いられるレジストパターン２０における主ＭＩＭ容量素子部となるレジストパターンのパターン寸法精度が向上する。なお、レジストパターンの寸法精度というのは、レチクル上に形成された遮光パターンに対する寸法精度であるが、最終的には、設計寸法ということができる。
【００６５】
さらには、上記レジストパターン２０をエッチングマスクとして上部電極用金属膜パターン５Ａをエッチングする際に、上部電極用金属膜パターン５Ａの周りが少なくともダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂで囲まれるようにしたので、主ＭＩＭ容量素子部の各辺におけるパターン環境が揃えられて、周囲のパターンに影響されにくくなり、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａが精度よくエッチングされる。このようにして、容量値のバラツキを抑え高精度なＭＩＭ容量素子を有する半導体装置を得ることができる。
【００６６】
なお、主ＭＩＭ容量素子部の各辺におけるパターン環境は、パターン５Ａ，５Ｂ間の距離が一定であるように、さらには最適な間隔であるように、揃えられることが望ましい。
【００６７】
図１０は、本発明の第２の実施の形態を示す概略断面図を示す。この半導体装置は、図１０に示すように、半導体基板１上に絶縁膜３を介して下部電極用金属膜３、誘電体膜４、上部電極用金属膜パターン５Ａからなる主ＭＩＭ容量素子部が構成されており、主ＭＩＭ容量素子部の上部電極用金属膜パターン５Ａの周りにダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが配置されている。さらに、上部電極用金属膜パターン５Ａおよび下部電極用金属膜３を半導体基板表面に取り出すためにそれぞれスルーホール７，７’を介して、上部電極用引き出し配線８および下部電極用引き出し配線８’を設けている。
【００６８】
下部電極用金属膜３へ接続するためのスルーホール７’はＭＩＭ容量素子の下部電極３と接続されると同時に、上部電極用金属膜パターン５Ａの周りに配置したダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂとも接続されており、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂの電位が下部電極用金属膜３と同電位になるように電位が固定されている。
【００６９】
本発明の第１の実施の形態では、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、電位が固定されておらず、主ＭＩＭ容量素子部の周りのダミーＭＩＭ素子部により寄生浮遊容量が生じている。
【００７０】
ところが、本発明の第２の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、下部電極用金属膜３に接続するためのスルーホール７’により同時に下部電極用金属膜３にも接続されるように構成したので、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂの電位が固定され、主ＭＩＭ容量素子部の容量値のバラツキを抑えることができる。
【００７１】
さらに図１１ないし図１３は本発明の第２の実施の形態を示す工程概略断面図を示す。図１１までは、第１の実施の形態で示される工程概略断面図の図４ないし図７を経て形成されるので、説明を省略する。
【００７２】
つぎに、図１２に示すように、上部電極用金属膜パターン５Ａ，５Ｂおよび下部電極用金属膜３を形成した後、層間絶縁膜６を例えばプラズマＣＶＤ法で１５００ｎｍ程度堆積し、さらにその後ＣＭＰ法で平坦化を行う。その後、下部電極用金属膜３、上部電極用金属膜パターン５Ａに接続するためのスルーホール７’，７を開孔する。この際、下部電極用金属膜３へ接続するスルーホール７’は、下部電極用金属３上とダミーＭＩＭ素子の上部電極用金属膜パターン５Ｂ上とに跨るように開孔して形成する。
【００７３】
その後、図１３に示すように、従来の半導体装置と同様の方法で、スルーホール７’，７内に例えばＣＶＤ法を用いてタングステンなどの高融点材料を埋め込み、半導体基板表面に上部電極および下部電極を引き出すための上部電極用引き出し配線８および下部電極用引き出し配線８’をそれぞれ形成する。
【００７４】
以上のように本発明の第２の実施の形態で示す半導体装置の製造方法では、従来の方法と比べて新たにマスクを追加する必要がなく、製造工程を増やさずにダミーＭＩＭ素子部のパターンの電位の固定を行うことができる。
【００７５】
図１４は本発明の第３の実施の形態を示す概略断面図を示す。
【００７６】
この半導体装置は、図１４に示すように、半導体基板１上に下部電極用金属膜３、誘電体膜４、上部電極用金属膜パターン５Ａからなる主ＭＩＭ容量素子が構成されており、主ＭＩＭ容量素子の上部電極用金属膜パターン５Ａの周りにダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが配置されている。ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは局所配線１０により下部電極用金属膜３と接続されている。
【００７７】
本発明の第１の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、電位が固定されておらず、主ＭＩＭ容量素子の周りのダミーＭＩＭ素子部により寄生浮遊容量が生じているが、本発明の第３の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂは、局所配線１０により下部電極用金属膜３に接続されるように構成され、局所配線１０は高融点金属が埋め込まれたスルーホール７’を介して下部電極引き出し電極８’に接続されている。そのため、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂが下部電極用金属膜３と同電位に固定され、主ＭＩＭ容量素子部の容量値のバラツキを抑えることができる。
【００７８】
下部電極用金属膜３へ接続するためのスルーホール７’は、本発明の第３の実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂ上にコンタクトをとるように構成されているが、第１の実施の形態と同様に下部電極用金属膜３上にコンタクトをとるように形成してもその効果を損なうことはなく、同様の効果を得ることができる。
【００７９】
さらに図１５ないし図２０は本発明の第３の実施の形態を示す工程概略断面図を示す。
【００８０】
図１５までは、第１の実施の形態で示される工程概略断面図の図４ないし図６を経て形成されるので、説明を省略する。
【００８１】
つぎに、図１６に示すように、上部電極用金属膜パターン５Ａ，５Ｂを形成した後、半導体基板表面に局所配線となる金属膜１００として、例えばスパッタ法で、窒化チタン膜を２０ｎｍとチタン膜を１０ｎｍとを連続で堆積する。その後、リソグラフィー法でダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂと下部電極用金属膜３とを接続するための所望のレジストパターン２２を形成する。
【００８２】
つぎに、図１７に示すように、レジストパターン２２をエッチングマスクとして局所配線となる金属膜１００を異方性エッチングによりエッチングし、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂと下部電極用金属膜３とを局所配線１０で接続する。
【００８３】
つぎに、図１８に示すように、第１の実施の形態と同様の方法で、ＭＩＭ容量素子の下部電極を形成するためにリソグラフィー法を用いて、所望のパターン形状を有するレジストパターン２１を形成する。
【００８４】
つぎに、図１９に示すように、レジストパターン２１をエッチングマスクにして下部電極に相当するアルミニウム膜３０を異方性エッチングによりエッチングし、所望の下部電極用金属膜３のパターンを形成する。このとき、前工程で形成された局所配線１０は、レジストパターン２１により保護されるので、パターンが損傷することはない。
【００８５】
つぎに、図２０に示すように、第１の実施の形態と同様に層間絶縁膜６を例えば、プラズマＣＶＤ法で１５００ｎｍ程度堆積した後、ＣＭＰ法で研磨平坦化を行う。その後、下部電極用金属膜３、上部電極用金属膜パターン５Ａに接続するためのスルーホール７’，７を開孔する。この際、下部電極用金属膜３へ接続を図るために開孔されるスルーホール７’は、本実施の形態ではダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂ上にコンタクトをとっているが、第１の実施の形態と同様に下部電極用金属膜３上にコンタクトをとってもその効果を損なわない。その後、従来の半導体装置と同様の方法で、スルーホール７’，７内に例えばＣＶＤ法を用いてタングステンなどの高融点材料を埋め込み、半導体基板表面に上部電極および下部電極を引き出すための上部電極用引き出し配線８および下部電極用引き出し配線８’をそれぞれ形成する。
【００８６】
以上のように、本発明の第３の実施の形態で示す半導体装置の製造方法では、局所配線１０を用いてダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂのパターンと下部電極用金属膜３とを電気的に接続することにより、上部電極用金属膜パターン５Ｂを下部電極用金属膜３と同電位になるように構成したので、ダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂのパターンの電位が固定され、寄生浮遊容量を低減できる。さらには、下部電極用金属膜３へのスルーホール７はダミーＭＩＭ素子部の上部電極用金属膜パターン５Ｂ上にコンタクトをとるように形成したので、スルーホール開孔の際のエッチングでオーバーエッチング量を低減でき、ＭＩＭ容量素子の誘電体膜へ与えるプラズマダメージを低減することができ、信頼性や歩留まりを向上できる効果を有する。
【００８７】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、容量を規定する主ＭＩＭ容量素子部の上部電極用金属膜パターンを形成する際に、主ＭＩＭ容量素子部の周りにダミーＭＩＭ素子部の上部電極用金属膜パターンを形成するようにしたので、主ＭＩＭ容量素子部の周りの環境が揃えられて、精度よくパターンを形成でき、ＭＩＭ容量素子の容量値のバラツキが低減され、高精度なＭＩＭ容量素子を得ることができる。
【００８８】
また、ダミーＭＩＭ素子部の上部電極用金属膜パターンの電位を固定すれば、主ＭＩＭ容量素子部の周りのダミーＭＩＭ素子部のパターンにより発生する寄生浮遊容量の影響を抑え、高精度なＭＩＭ容量を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の一例を示す平面図である。
【図２】本発明の第１の実施の形態における半導体装置の他の例を示す平面図である。
【図３】本発明の第１の実施の形態における半導体装置の一例を示す概略断面図である。
【図４】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図５】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図６】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図７】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図８】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図９】本発明の第１の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１０】本発明の第２の実施の形態における半導体装置を示す概略断面図である。
【図１１】本発明の第２の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１２】本発明の第２の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１３】本発明の第２の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１４】本発明の第３の実施の形態における半導体装置を示す概略断面図である。
【図１５】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１６】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１７】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１８】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図１９】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図２０】本発明の第３の実施の形態における半導体装置の製造方法を示す工程概略断面図である。
【図２１】従来の半導体装置を示す概略断面図である。
【図２２】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２３】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２４】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２５】従来の半導体装置の製造方法を示す工程概略断面図である。
【図２６】ダミーＭＩＭ素子がない場合の光リソグラフィおよびドライエッチングの様子を示す模式図である。
【図２７】ダミーＭＩＭ素子がある場合の光リソグラフィおよびドライエッチングの様子を示す模式図である。
【符号の説明】
１    半導体基板
２    絶縁膜
３    下部電極用金属膜
４    誘電体膜
５Ａ，５Ｂ    上部電極用金属膜パターン
６    層間絶縁膜
７，７’    スルーホール
８    下部電極用引き出し配線
８’  上部電極用引き出し配線
１０    局所配線
１０１    下部電極
１０２，１０２’    スルーホール
１０３    上部電極用金属膜パターン
１０４    上部電極用金属膜パターン
１０５    下部電極用引き出し配線
１０６    上部電極用引き出し配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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