(57)【要約】【課題】ＤＬＬ回路とロジック回路の電源電圧が変動した場合でも安定したＣＭＯＳレベル信号（Ｄｕｔｙ＝５０±１％）を生成できる半導体装置を提供する。【解決手段】小振幅信号ＣＬＫＩ，ＣＬＫＩＢと定電圧の入力信号ＶＣＮを受け取るアナログ電源ＶＤＤＡ，ＧＮＤＡとデジタル電源ＶＤＤ，ＧＮＤを併用した第１のカレントミラー回路Ａと、第１のカレントミラー回路Ａから出力された信号ｓｔ１ｂを受け取りアナログ電源からデジタル電源に信号をレベル変換する第２のカレントミラー回路Ｂと、第１のカレントミラー回路Ａ内に設けられた第１のノードｃｏｍａと、第２のカレントミラー回路内に設けられた第２のノードｃｏｍｂｂと、第１のノードｃｏｍａと第２のノードｃｏｍｂｂの電圧レベルにより出力された信号ｃｏが入力され、かつＣＭＯＳレベル信号ＣＬＫＯが出力されるインバータ回路とを有し、小振幅信号ＣＬＫ１，ＣＬＫ１ＢからＣＭＯＳレベル信号ＣＬＫＯを生成する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
小振幅信号と定電圧の入力信号を受け取るアナログ電源とデジタル電源を併用した第１のカレントミラー回路と、
第１のカレントミラー回路から出力された信号を受け取りアナログ電源からデジタル電源に信号をレベル変換する第２のカレントミラー回路と、
第１のカレントミラー回路内に設けられた第１のノードと、
第２のカレントミラー回路内に設けられた第２のノードと、
第１のノードと第２のノードの電圧レベルにより出力された信号が入力され、かつＣＭＯＳレベル信号が出力されるインバータ回路とを有し、
小振幅信号からＣＭＯＳレベル信号を生成することを特徴とする半導体装置。
【請求項２】
前記第１のカレントミラー回路は、複数の第１のＰＭＯＳトランジスタと複数の第１のＮＭＯＳトランジスタとから構成され、
前記第２のカレントミラー回路は、一対の第２のＰＭＯＳトランジスタと一対の第２のＮＭＯＳトランジスタから構成され、
前記インバータ回路は、一対の第３のＰＭＯＳトランジスタと一対の第３のＮＭＯＳトランジスタとから構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＰＭＯＳトランジスタの数は６個であり、前記第１のＮＭＯＳトランジスタの数は４個であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のカレントミラー回路のデジタル電源と前記インバータ回路のデジタル電源とは、同電位に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記インバータ回路への入力信号の電位と、前記インバータ回路の入力の論理スレッショルドとが一致していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記入力信号の電位と前記論理スレッショルドとを一致させることにより、デューティーを所定の目標値の範囲に設定することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体装置は、ダイレクト・ランバスＤＲＡＭであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カレントミラー回路を使用して、小振幅信号からＣＭＯＳレベル信号を生成する半導体装置に関する。
【０００２】
【従来の技術】
近年，マイクロプロセッサの高速化および低消費電力化に伴い，よりデータ転送速度の速いＤＲＡＭかつ低消費電力化が可能なＤＲＡＭの要求が高まっている。そこで，２８８Ｍｂｉｔｓのダイレクト・ランバス（Ｄｉｒｅｃｔ　Ｒａｍｂｕｓ）ＤＲＡＭでは高速動作及び低消費電力化を求めている顧客ニーズを満足するために，高速動作が可能でかつ消費電力が小さくできるチップの開発が行なわれている。
【０００３】
上記の顧客ニーズを満足させるためには，消費電流の大半を占める周辺回路（ＤＬＬ回路およびロジック回路）を内部降圧化する必要がある。しかし，周辺回路内にあるＤＬＬ回路は安定したデューティー（Ｄｕｔｙ）クロックを生成（Ｄｕｔｙ＝５０±１％）するために、カレントミラ−回路のトランジスタを飽和領域で動作させる必要がある。そのため、ＤＬＬ回路の電源電圧を最低でも２．０Ｖに設定する必要がある。
【０００４】
それに反し，ロジック回路は特性に影響を与えない程度（高速動作に影響を与えない程度）まで電源電圧を下げることが可能である。双方の特性を満足し高速動作かつ低消費電力化を実現するためには，ＤＬＬ回路の電源電圧を２．０Ｖ，ロジック回路の電源電圧を１．８Ｖ以下として開発を行なう必要がある。そこで、上記の目的を満足するためには，ＤＬＬ回路とロジック回路の信号の受け渡しを行なうレベル変換回路の再設計が必要となる。
【０００５】
図４は、従来のレベル変換回路の一例である（例えば、特許文献１参照）。
【０００６】
従来のレベル変換回路は，ＤＬＬ回路内の小振幅レベル信号ＣＬＫＩ，ＣＬＫＩＢをＣＭＯＳレベル信号ＣＬＫＯにレベル変換しロジック回路に供給する回路である。この時，ＤＬＬ回路とロジック回路の電源電圧は同電位である。
【０００７】
図４に示す従来回路は，小振幅信号ＣＬＫＩがハイ（Ｈｉｇｈｔ），ＣＬＫＩＢがロウ（Ｌｏｗ）の時，ＮＭＯＳトランジスタＮ１がオン，ＮＭＯＳトランジスタＮ２がオフし，ＮＭＯＳトランジスタＮ１はノードｓｔ１ｂからｃｏｍｍｏｎに向かって電流を流し、ノードｓｔ１ｂの電位をハイからロウに引き下げＰＭＯＳトランジスタＰ１，Ｐ３，Ｐ６をオンさせる。
【０００８】
ｓｔ１ｂの電位がハイからロウに遷移したことでＰＭＯＳトランジスタＰ６は，ＶＤＤＡからｃｏに電流を流しノードｃｏの電圧をロウからハイに遷移させる。ノードｃｏの電位がロウからハイに遷移したことでノードｃｏｂはハイからロウ，ＣＭＯＳレベル信号ＣＬＫＯはロウからハイに遷移する。
【０００９】
逆に，小振幅信号ＣＬＫＩがロウ，ＣＬＫＩＢがハイの場合，ＮＭＯＳトランジスタＮ１がオフ，ＮＭＯＳトランジスタＮ２がオンし，ＮＭＯＳトランジスタＮ２はノードｓｔ１からｃｏｍｍｏｎに向かって電流を流し、ノードｓｔ１の電位をハイからロウに引き下げＰＭＯＳトランジスタＰ２，Ｐ４，Ｐ５をオンさせる。
【００１０】
それにより，ノードｃｏｍａの電位はロウからハイに遷移しＮＭＯＳトランジスタＮ３，Ｎ４はオンし，ノードｃｏの電位をハイからロウに遷移する。ノードｃｏの電位がハイからロウに遷移したことでノードｃｏｂはロウからハイ，ＣＭＯＳレベル信号ＣＬＫＯはハイからロウに遷移する。
【００１１】
なお、従来回路は，ＤＬＬ回路とロジック回路の電源電圧が同電位であったため，ＤＬＬ回路とロジック回路の電源電圧の電位差については特に問題していなかった。しかし、今回のケースのように，ＤＬＬ回路とロジック回路の電源が別系統である場合には，両電源間の電位差が変動することにより，図５に示すノードｃｏの電位とインバータの入力の論理スレッショルドがずれてデューティー（Ｄｕｔｙ）を悪化させてしまう（図６参照）。その結果を図７に示す。
【００１２】
図７に示す様に，ＤＬＬ回路の電源電圧をＶＤＤＡ＝２．０Ｖにし，ロジック回路の電源電圧をＶＤＤ＝２．０Ｖ〜１．６Ｖまで変動させるとデューティー（Ｄｕｔｙ）が約３．５％ずれる。このずれ量は設計目標値１％以内をオーバーしている。このように，ＤＬＬ回路でデューティー（Ｄｕｔｙ）を調整してもロジック回路に信号を受け渡す際にデューティー（Ｄｕｔｙ）ずれを起こしてしまっては補正した意味を持たない。
【００１３】
【特許文献１】
特開平１１−２４２２０４号公報
【００１４】
【発明が解決しようとする課題】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的とするところは、ＤＬＬ回路とロジック回路の電源電圧が変動した場合でも安定したＣＭＯＳレベル信号（Ｄｕｔｙ＝５０±１％）を生成できる半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明では、小振幅信号と定電圧の入力信号を受け取るアナログ電源とデジタル電源を併用した第１のカレントミラー回路と、第１のカレントミラー回路から出力された信号を受け取りアナログ電源からデジタル電源に信号をレベル変換する第２のカレントミラー回路と、第１のカレントミラー回路内に設けられた第１のノードと、第２のカレントミラー回路内に設けられた第２のノードと、
第１のノードと第２のノードの電圧レベルにより出力された信号が入力され、かつＣＭＯＳレベル信号が出力されるインバータ回路とを有し、小振幅信号からＣＭＯＳレベル信号を生成することを特徴とする。
【００１６】
ここで、前記第１のカレントミラー回路は、複数の第１のＰＭＯＳトランジスタと複数の第１のＮＭＯＳトランジスタとから構成され、前記第２のカレントミラー回路は、一対の第２のＰＭＯＳトランジスタと一対の第２のＮＭＯＳトランジスタから構成され、前記インバータ回路は、一対の第３のＰＭＯＳトランジスタと一対の第３のＮＭＯＳトランジスタとから構成される。
【００１７】
好ましくは、前記第１のＰＭＯＳトランジスタの数は６個であり、前記第１のＮＭＯＳトランジスタの数は４個である。
【００１８】
また、前記第１のカレントミラー回路のデジタル電源と前記インバータ回路のデジタル電源とは、同電位に設定されている。
【００１９】
上記構成の下、前記インバータ回路への入力信号の電位と、前記インバータ回路の入力の論理スレッショルドとが一致している。
【００２０】
前記入力信号の電位と前記論理スレッショルドとを一致させることにより、デューティーを所定の目標値の範囲に設定する。
【００２１】
前記半導体装置は、例えば、ダイレクト・ランバスＤＲＡＭである。
【００２２】
【発明の実施の形態】
本発明の実施の形態を図を用いて詳細に説明する。
【００２３】
図１に本発明の実施の形態による回路図を示す。
【００２４】
本発明は，小振幅レベル信号ＣＬＫＩ，ＣＬＫＩＢをＤＬＬ回路とロジック回路の電源電圧レベルが変動してもＤｕｔｙ比の安定したＣＭＯＳレベル信号ＣＬＫＯ（Ｄｕｔｙ＝５０±１％）に変換できるレベル変換回路である（図２参照）。本発明のレベル変換回路は、例えば、ダイレクト・ランバス（Ｄｉｒｅｃｔ　Ｒａｍｂｕｓ）ＤＲＡＭに適用される。
【００２５】
本発明は，図４に示す従来回路と異なり、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６のＰＭＯＳトランジスタとＮ１，Ｎ２，Ｎ３，Ｎ４，ＮＣのＮＭＯＳトランジスタから構成されているカレントミラー回路Ａ，Ｐ９，Ｐ１０のＰＭＯＳトランジスタとＮ７，Ｎ８のＮＭＯＳトランジスタから構成されているカレントミラー回路Ｂ，そしてＰ７，Ｐ８のＰＭＯＳトランジスタとＮ５，Ｎ６のＮＭＯＳトランジスタで構成されているインバータ回路から構成されている。
【００２６】
図４に示す従来回路との大きな相違点は、カレントミラー回路Ｂが追加された点である。このカレントミラー回路Ｂを使用することで、図１に示すノードｃｏの電位とインバータの入力の論理スレッショルドが一致しデューティー（Ｄｕｔｙ）の悪化を防ぐことができる。（図２参照）。それによりデューティー（Ｄｕｔｙ）ずれが従来回路に比べて非常に小さくなる。その結果を図３に示す。
【００２７】
次に、本発明の実施の形態による回路の動作について説明する。
【００２８】
図１に示すように、小振幅レベル信号ＣＬＫＩがハイ（Ｈｉｇｈｔ），ＣＬＫＩＢがロウ（Ｌｏｗ）の時，ＮＭＯＳトランジスタＮ１がオン，ＮＭＯＳトランジスタＮ２がオフし，ＮＭＯＳトランジスタＮ１はノードｓｔ１ｂからｃｏｍｍｏｎに向かって電流を流し、ノードｓｔ１ｂの電位をハイからロウに下げＰＭＯＳトランジスタＰ１，Ｐ３，Ｐ９をオンさせる。
【００２９】
ｓｔ１ｂの電位がハイからロウに遷移したことで、ＰＭＯＳトランジスタＰ９は，ＶＤＤＡからｃｏｍｂに電流を流しノードｃｏｍｂの電圧をロウからハイに遷移させる。
【００３０】
ノードｃｏｍｂの電位がロウからハイに遷移したことでノードｃｏｍｂｂはハイからロウに遷移する。よって，ノードｃｏはロウからハイに遷移し，ノードｃｏｂはハイからロウに遷移する。従って，ＣＭＯＳレベル信号ＣＬＫＯはロウからハイに遷移する。逆に，小振幅レベル信号ＣＬＫＩがロウ，ＣＬＫＩＢがハイの時，ＮＭＯＳトランジスタＮ１がオフ，ＮＭＯＳトランジスタＮ２がオンし，ＮＭＯＳトランジスタＮ２はノードｓｔ１からｃｏｍｍｏｎに向かって電流を流し、ノードｓｔ１の電位をハイからロウに下げＰＭＯＳトランジスタＰ２，Ｐ４，Ｐ５をオンさせる。
【００３１】
それにより，ノードｃｏｍａの電位はロウからハイに遷移しＮＭＯＳトランジスタＮ３，Ｎ４はオンし，ノードｃｏの電位をハイからロウに遷移させる。ノードｃｏの電位がハイからロウに遷移したことでノードｃｏｂはロウからハイ，ＣＭＯＳレベル信号ＣＬＫＯはハイからロウに遷移する。また，ＮＭＯＳトランジスタＮＣは定電流源回路でありゲートに定電圧ＶＣＮを与えている。
【００３２】
【発明の効果】
本発明によれば、第一に、ＤＬＬ回路とロジック回路の電源電圧が変動した（ＶＤＤＡ＞ＶＤＤ）場合でも，ノード（ｃｏ）の電位とインバータの入力の論理スレッショルドが一致しデューティー（Ｄｕｔｙ）が悪化することがなくなり、ＣＭＯＳレベル信号ＣＬＫＯ（Ｄｕｔｙ＝５０±１％）を生成できる。
【００３３】
第二に，ロジック回路の電源電圧を下げることが可能となり消費電流を削減できる。
【図面の簡単な説明】
【図１】本発明のレベル変換回路を示す図である。
【図２】図１に示すノードｃｏの電位とインバータの入力の論理スレッショルドが一致しＤｕｔｙの悪化を防ぐことができる様子を示す図である。
【図３】図２に示した様子の結果を示す図である。
【図４】従来のレベル変換回路を示す図である。
【図５】従来のレベル変換回路を示す図である。
【図６】図５に示すノードｃｏの電位とインバータの入力の論理スレッショルドがずれてＤｕｔｙを悪化させてしまう様子を示す図である。
【図７】図６に示した様子の結果を示す図である。
【符号の説明】
Ａ　　カレントミラー回路
Ｂ　　カレントミラー回路
Ｐ１〜Ｐ１０　　ＰＭＯＳトランジスタ
Ｎ１〜Ｎ８，ＮＣ　　ＮＭＯＳトランジスタ
ＣＬＫＩ　　小振幅信号
ＣＬＫＩＢ　　小振幅信号
ＶＣＮ　　定電圧信号
ＶＤＤＡ　　アナログ電源
ＧＮＤＡ　　アナログ電源
ＶＤＤ　　デジタル電源
ＧＮＤ　　デジタル電源
ＣＬＫＯ　　ＣＭＯＳレベル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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