(57)【要約】【課題】動作周波数を可変とするようなシステムや電子装置に搭載されながらも最適なリフレッシュ処理が確実に実現される情報記憶装置を提供する。【解決手段】電荷を蓄積させることでデータを記憶する複数のメモリセルを有する情報記憶装置において、メモリセルに対して電荷の再充電を行う処理を専用の再充電用クロックを同期信号として用い、再充電を行う処理を確実に制御する。このような処理を確実に行うことにより、動作周波数が可変とされるシステムや電子装置においても最適なリフレッシュ処理を確実に行うことができる。【選択図】図１
2004171660.tif 000002
【特許請求の範囲】
【請求項１】
電荷を蓄積させることでデータを記憶する複数のメモリセルを有する情報記憶装置において、
前記メモリセルに対して電荷の再充電を行う処理を再充電用クロックを同期信号として用いることを特徴とする情報記憶装置。
【請求項２】
前記再充電用クロックの周波数は可変であることを特徴とする請求項１記載の情報記憶装置。
【請求項３】
前記情報記憶装置は、電荷の再充電を制御する再充電制御部を有し、前記再充電用クロックは前記再充電制御部に供給されて、前記再充電制御部から前記再充電用クロックを反映した制御信号が出力されることを特徴とする請求項１記載の情報記憶装置。
【請求項４】
前記再充電用クロックによって再充電を行う間隔が調整されることを特徴とする請求項１記載の情報記憶装置。
【請求項５】
前記再充電制御部は自動的に所定のメモリセルに対して順次電荷の再充電を行うことを特徴とする請求項３記載の情報記憶装置。
【請求項６】
前記電荷の再充電は前記メモリセルから増幅器まで電荷を取り出す電荷取出し動作及び前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作からなることを特徴とする請求項１記載の情報記憶装置。
【請求項７】
当該情報記憶装置が搭載される電子機器の電源がオフ状態とされる場合、前記電源がオン状態とされる場合に比べ、所定のメモリセルに対して電荷の再充電を行う周期が長く設定されることを特徴とする請求項１記載の情報記憶装置。
【請求項８】
当該情報記憶装置は同期型の情報記憶装置であり、前記再充電用クロックは、当該情報記憶装置の動作用の同期クロックとは別のクロックであることを特徴とする請求項１記載の情報記憶装置。
【請求項９】
当該情報記憶装置は同期型の情報記憶装置であり、前記再充電用クロックと当該情報記憶装置の動作用の同期クロックは選択器を介して選択的に前記再充電制御部に供給されることを特徴とする請求項３記載の情報記憶装置。
【請求項１０】
前記再充電用クロックの複数クロック分を一括して同期に用いることを特徴とする請求項１記載の情報記憶装置。
【請求項１１】
電荷を蓄積させることでデータを記憶する複数のメモリセルを有するメモリコア部と、
前記メモリコア部の動作に必要な信号を供給するメモリ制御部と、
再充電用クロックが供給され前記メモリコア部の各メモリセルについての電荷の再充電が該再充電用クロックの周波数に応じて制御される再充電制御部とを有することを特徴とする情報記憶装置。
【請求項１２】
前記再充電用クロックは再充電用クロック生成回路によって生成されることを特徴とする請求項１１記載の情報記憶装置。
【請求項１３】
前記再充電用クロック生成回路は当該情報記憶装置の状態に応じて生成する前記再充電用クロックの周波数を変化させることを特徴とする請求項１２記載の情報記憶装置。
【請求項１４】
前記メモリ制御部と前記メモリコア部は、同一の集積回路内の構成又は別個の集積回路の構成であることを特徴とする請求項１１記載の情報記憶装置。
【請求項１５】
周波数が可変とされる再充電用クロックを生成する手順と、
生成された前記再充電用クロックに基づいて所定のメモリセルに対して電荷の再充電を行う手順とを有することを特徴とする情報記憶方法。
【請求項１６】
前記再充電用クロックによって再充電を行う間隔が調整されることを特徴とする請求項１５記載の情報記憶方法。
【請求項１７】
前記電荷の再充電は前記メモリセルから増幅器まで電荷を取り出す電荷取出し動作及び前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作からなることを特徴とする請求項１５記載の情報記憶方法。
【請求項１８】
周波数が可変とされる再充電用クロックを生成する手順と、
生成された前記再充電用クロックに基づいて所定のメモリセルに対して電荷の再充電を行う手順とを有する情報記憶方法を実行させることを特徴とする情報記憶プログラム。
【請求項１９】
前記再充電用クロックによって再充電を行う間隔が調整される情報記憶方法を実行させることを特徴とする請求項１８記載の情報記憶プログラム。
【請求項２０】
前記電荷の再充電は前記メモリセルから増幅器まで電荷を取り出す電荷取出し動作及び前記増幅器から前記メモリセルに対して電荷を蓄積させる電荷蓄積動作からなることを特徴とする請求項１８記載の情報記憶プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はリフレッシュと称される電荷の再充電を行う情報記憶装置、情報記憶方法、及びその情報記憶方法を実行させる情報記憶プログラムに関し、特に外部からのコマンド入力を要せずに電荷の再充電を所定のタイミングで行う様な情報記憶装置、情報記憶方法、及びその情報記憶方法を実行させる情報記憶プログラムに関する。
【０００２】
【従来の技術】
パーソナルコンピュータやＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）などの電子機器は、そのシステム構成として複数のＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を内部に配設し、それらＬＳＩの信号の入出力や信号処理に同期クロックを用いているものが広く利用されている。一般に同期動作を行うところは、その信号の周波数に比例して全体の動作速度が決まるように構成されており、このような同期動作を行う素子としては、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やメモリなどが挙げられる。
【０００３】
一方、このようなシステム内においては、大容量のデータを一時的に記憶し読み出すことのできるメインメモリが通常設けられており、記憶容量当たりの製造コストが比較的に安価であることから、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がこのようなメインメモリに頻繁に使用されている。ＤＲＡＭは、コンデンサと同様の構成で電荷を蓄える複数のセルからなるメモリバンクの各セルに、デジタルデータを対応させて電荷を充電させ、電荷の有無のパターンによりデータを記憶させることができる。ＤＲＡＭのデータの読み出しは、所定のセルに充電された電荷を読み出し、増幅器により増幅した後、データとして読み出すというものである。
【０００４】
ところで、上述のセルに蓄えられる電荷は、そのままアクセスされない状態（読み出されない状態）で放置される状態が続くと放電してしまい、結果として、データが破壊されてしまう。そこで全部のセルに対して、所定の時間間隔でページ（マトリクス状に構成されたセルの１列分をページと言う。）毎に充電電荷をセンスアンプなどの増幅器に読み出して増幅し、元のセルに戻すという、いわゆるリフレッシュ処理が必要となっている。ＤＲＡＭはこのようなリフレッシュ処理を所定の時間間隔で繰り返すことでデータを記憶し続けることができる。
【０００５】
また、リフレッシュ動作を改善することにより、メモリシステムを含む処理装置の処理能力を向上させる技術も開示されている（例えば、特許文献１。）。
【０００６】
【特許文献１】
特開２００２−２６９９８０号公報
【０００７】
【発明が解決しようとする課題】
常に一定の動作周波数ではなく、装置の動作周波数を可変とする例も知られている。例えば、パーソナルコンピュータ、ＰＤＡ、携帯電話機などの電子機器では、使用状態に応じて必要な動作だけをするように工夫されてきており、例えば待機時やスリープモードの際には、動作周波数を低く制御して低消費電力化を図り、通話時や動画像の信号処理時には動作周波数を高くして高速な演算処理を実現するシステムも増加してきている。
【０００８】
このような動作周波数を可変とするシステムは、その可変な動作周波数がクロックとして供給される領域が、通常、周波数を変更してはいけない固定周波数の部分とは切り離されており、動作周波数を変化させた場合でも固定周波数で動作する領域には悪影響が現れないように構成されている。また、これらの電子装置の例えばメインメモリとして使用されるＤＲＡＭは、データを保持するためにリフレッシュ処理が必要であり、低消費電力モードであってもＤＲＡＭには電源が供給されると共にリフレッシュ処理を制御するためのリフレッシュ回路にも電源が供給される。この時、ＤＲＡＭの内部に自動でリフレッシュを行う回路を導入すれば、ＤＲＡＭのみに電源を供給して動作させることで自動的なリフレッシュ処理が可能であり、その場合の周辺回路は簡単で容易なものにできる。
【０００９】
ＤＲＡＭは一般にジャンクション温度によってリフレッシュ処理が必要となる間隔が変化することから、最適なリフレッシュ処理はその間隔が変動するものであり、適切なリフレッシュ間隔の制御によっては、電源がオフで且つＤＲＡＭの電源がオンの時の消費電力を低く抑えることができる。しかしながら、従来のＤＲＡＭでは、このような制御よりも動作の安定性の方が優先し、複雑な制御を取り入れて動作させる設計例は知られていない。リフレッシュ間隔を制御する例も知られているが、予め設定されたコマンドを発行し、ＤＲＡＭ側ではコマンドに基づきリフレッシュ間隔をシフトさせる形式のものが多く、数多くの拡張機能を１つの素子に盛り込もうと意図した場合では十分な信号形式やコマンド形式を割り当てるのが困難となっていた。
【００１０】
そこで、本発明は、上述の技術的な課題に鑑み、動作周波数を可変とするようなシステムや電子装置に搭載されながらも最適なリフレッシュ処理が確実に実現される情報記憶装置、情報記憶方法、及び情報記憶プログラムの提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルを有する情報記憶装置において、前記メモリセルに対して電荷の再充電を行う処理を再充電用クロックを同期信号として用いることを特徴とする。
【００１２】
本発明の情報記憶装置によれば、複数のメモリセルには電荷を蓄積させることでデータを記憶させることが可能であり、前記メモリセルに対して電荷の再充電を行う処理によってデータの保持が可能となる。専用の再充電用クロックを同期信号として用いることで、この電荷の再充電を行う処理を進行させるクロックを再充電用クロックと同期させ、再充電を行う処理を確実に制御できることになる。
【００１３】
また、本発明の他の情報記憶装置は、電荷を蓄積させることでデータを記憶する複数のメモリセルを有するメモリコア部と、前記メモリコア部の動作に必要な信号を供給するメモリ制御部と、再充電用クロックが供給され前記メモリコア部の各メモリセルについての電荷の再充電が該再充電用クロックの周波数に応じて制御される再充電制御部とを有することを特徴とする。
【００１４】
この情報記憶装置によれば、同様に、再充電制御部は再充電用クロックが供給され、メモリコア部の各メモリセルについての電荷の再充電が該再充電用クロックの周波数に応じて制御されることから、再充電を行う処理だけを確実に制御できることになる。
【００１５】
また、本発明の情報記憶方法は、周波数が可変とされる再充電用クロックを生成する手順と、生成された前記再充電用クロックに基づいて所定のメモリセルに対して電荷の再充電を行う手順とを有することを特徴とする。
【００１６】
本発明の情報記憶方法では、再充電用クロックがその周波数が可変とされる形式で生成され、その再充電用クロックを用いて所定のメモリセルに対して電荷の再充電が行われる。この前記メモリセルに対して電荷の再充電を行う処理によってデータの保持が可能となり、再充電用クロックを専用なものとさせることから再充電を行う処理だけを確実に制御できることになる。
【００１７】
【発明の実施の形態】
本発明の情報記憶装置の一例としてメモリ装置の例について図面を参照しながら説明する。本実施の形態のメモリ装置は、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）若しくはＤＲＡＭコアからなるメモリ１１と、その制御のためのメモリコントローラ１２と、リフレッシュ用クロック生成回路１３とを主な構成としている。
【００１８】
メモリ１１は、一例としてＳＤＲＡＭ即ち同期型ＤＲＡＭ若しくはＤＲＡＭコアからなる回路構成を有する。メモリ１１がＳＤＲＡＭ構成の場合、例えばパーソナルコンピュータやＰＤＡの如きシステムにおけるメモリチップがメモリ１１に該当し、メモリ１１がＤＲＡＭコアの場合ではマイクロコンピュータなどの記憶保持部がメモリ１１に該当する。メモリ１１は、後述するようにマトリクス状に配列されるセルを有しており、この各セルに電荷が充電されることでデータが記憶される。なお、メモリ１１がＳＤＲＡＭである場合の構成例については図４を参照しながら後述する。
【００１９】
メモリ１１が例えばＳＤＲＡＭから構成される場合、クロック信号ＣＬＫに同期してデータについてのアクティベート動作、リード若しくはライト動作、プリチャージ動作が実行される。このクロック信号ＣＬＫは可変であっても良く、例えば１０ＭＨｚ、３３ＭＨｚ、５０ＭＨｚ、１００ＭＨｚ、１３３ＭＨｚなどの各周波数を切り替えて運用するようにしても良い。このメモリ１１には、図１において破線で示すリフレッシュ制御部１５を設けることができる。このリフレッシュ制御部１５は、メモリバンクに対する信号線に信号を送るように接続されている。リフレッシュ制御部１５はリフレッシュにかかるページをアクセスして電荷の再充電を行うための制御部であり、後述するようなセンスアンプと連動する。特に、本実施の形態のメモリ装置では、リフレッシュ制御部１５にリフレッシュ処理専用のクロック信号であるリフレッシュ用クロック信号ＳＣＬＫを入力し、リフレッシュ制御部１５による電荷の再充電であるリフレッシュ間隔がリフレッシュ用クロック信号ＳＣＬＫに同期して制御される。ここでリフレッシュ処理専用のクロックＳＣＬＫとは、ベースクロックやＤＲＡＭの動作クロックＣＬＫとは別個のクロックであり、コンピュータのスリープモード、スタンバイモード、或いはソフトオフ状態の際、或いは携帯電話機の待機モードなどで通常のクロック信号ＣＬＫよりは遅い周波数に制御されることが望ましい。リフレッシュ用クロック信号ＳＣＬＫが可変であっても良く、後述するように温度センサ１４の出力に応じて周波数がシフトする構成とすることもできる。なお、リフレッシュ処理は、アクティベート動作とプリチャージ動作の組み合わせから実行することができる。
【００２０】
ＤＲＡＭコントローラ１２は、メモリ１１に所要の制御信号を送ってメモリ１１を制御するためのデバイスである。制御信号は通常複数の信号からなり、例えばＣＳ（チップセレクト）、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）、ＣＫＥ（クロックイネーブル）、ＢＡ（バンク）、行アドレス（カラムアドレス）、列アドレス（ロウアドレス）などの各種制御信号、アドレス信号があり、これらの制御信号がメモリユニット３１に入力される。この制御信号とコマンドの対応については図５に示すような関係にすることができ、これについては図５を参照しながら後述する。特にＤＲＡＭコントローラ１２には、動作クロック信号ＣＬＫが供給されるが、その動作クロック信号ＣＬＫとは別個にリフレッシュ用クロック信号ＳＣＬＫを供給するように構成することができる。即ち、ＤＲＡＭコントローラ１２がリフレッシュの制御を行う場合では、ＤＲＡＭコントローラ１２の一部に図１に破線で示すリフレッシュ制御部１６を設け、このリフレッシュ制御部１６からの制御でメモリ１１がリフレッシュ処理を行うようにしても良い。具体的には、リフレッシュ制御部１６には、リフレッシュ専用のリフレッシュ用クロック信号ＳＣＬＫが供給され、そのリフレッシュ制御部１６による電荷の再充電であるリフレッシュ間隔がリフレッシュ用クロック信号ＳＣＬＫに同期して制御される。
【００２１】
図１においては、それぞれ破線で示すように、メモリ１１内にリフレッシュ制御部１５が設けられ、ＤＲＡＭコントローラ１２内にリフレッシュ制御部１６が形成されているが、これらのリフレッシュ制御部１５、１６はどちらか一方でも良く、両方設けても良い。メモリ１１内に配設されるリフレッシュ制御部１５は、自動的にリフレッシュ処理を行う形式、例えば内部的にリフレッシュ用のアドレス等を発生させるセルフリフレッシュ形式のものとすることができる。このような形式のリフレッシュ制御部１５は、特にエンベデッドＤＲＡＭに配設する場合に好適であり、図示しないリフレッシュカウンタなどが使用される。ＤＲＡＭコントローラ１２内に配設されるリフレッシュ制御部１６は、外部からアクティベート動作とプリチャージ動作のコマンドとそのアドレスを発生させて制御する方式の例である。
【００２２】
これらのリフレッシュ制御部１５、１６に供給されるリフレッシュ用クロック信号ＳＣＬＫはリフレッシュ用クロック生成回路１３によって生成される。リフレッシュ用クロック生成回路１３は、例えばパーソナルコンピュータやＰＤＡの如きシステムの電源がオフとなっている場合でも、メモリ１１のデータを保持する必要がある時には、メモリ１１に対して適切な間隔でリフレッシュ処理を実行するためのリフレッシュ用クロック信号ＳＣＬＫを生成させる。このリフレッシュの間隔はＤＲＡＭのリフレッシュ時間と呼ばれる電荷保持特性に左右されるが、一般的には全セルを数ｍｓ周期でアクティベート・プリチャージ動作するように制御される。
【００２３】
リフレッシュ用クロック生成回路１３には、メモリ周辺あるいは当該メモリ装置が搭載されるシステムの温度をモニターすることが可能な温度センサ１４が接続される。一般にＤＲＡＭは温度によってリフレッシュ時間が大きく変化し、室温ではかなりリフレッシュ時間が長くなる。そこで温度を計測し、その温度に依存してリフレッシュ時間を制御するようにすれば、低消費電力化も可能である。温度センサ１４は、単独のセンサーであっても良いが、ＣＰＵが把握しているシステム内の温度データを流用するようにしても良い。
【００２４】
このような構成からなる本実施の形態のメモリ装置は、例えば、図２に示すような動作を行う。図２は本実施の形態のメモリ装置の動作を説明するタイムチャートであり、図２の（Ａ）は、リフレッシュ用クロック信号ＳＣＬＫと対応するＤＲＡＭ内部コマンド発行方法例にかかる図であり、メモリ１１のリフレッシュ動作を示す。図２の（Ｂ）はリフレッシュ用クロック信号ＳＣＬＫが（Ａ）の半分の周波数になった場合を示し、図２の（Ｃ）はリフレッシュ用クロック信号ＳＣＬＫが４クロックの分散した信号とされた場合を示す。図２の（Ａ）〜（Ｃ）において信号ＳＣＬＫはリフレッシュ用クロック信号であり、コマンド（Ｃｏｍｍａｎｄ）信号の部分の中、”Ａ”はアクティベート動作、”Ｐ”はプリチャージ動作のそれぞれコマンド発行の期間を示す。”Ｔｒａｓ”はアクティベート動作からプリチャージ動作までの時間であるＲＡＳアクティベート時間を指し、リフレッシュ動作はアクティベート動作とプリチャージ動作の組み合わせで実行される。
【００２５】
図２の（Ａ）では、所定の周波数のリフレッシュ用クロック信号ＳＣＬＫが供給され、そのクロック信号ＳＣＬＫに応じてアクティベート動作”Ａ”が１クロック、さらに１クロックのブランクの後、プリチャージ動作”Ｐ”が１クロック、それに連続して１クロックの合計４クロックで一回のリフレッシュ動作が進められる。このようにアクティベート動作”Ａ”が１クロックでその後に１クロックのブランクがあるのは、ＲＡＳアクティベート時間が１クロックよりも長いためである。
【００２６】
例えば、パーソナルコンピュータやＰＤＡの如きシステムの電源がオフとなり、温度センサ１４が示す温度が室温程度である場合では、比較的に低速なリフレッシュ動作で十分な記憶保持動作が可能である。図２の（Ｂ）では、（Ａ）の場合の半分の周波数のリフレッシュ用クロック信号ＳＣＬＫとなっており、半分の周波数であることから、リフレッシュ用クロック信号ＳＣＬＫの１クロックの周期は２倍となる。このためリフレッシュ時間が倍の期間となるが、アクティベート動作やプリチャージ動作の際に動作させる回路部分をゆっくりと動作させることで消費電流を抑えることができる。
【００２７】
図２の（Ｃ）はリフレッシュ用クロック信号ＳＣＬＫが４クロックの分散した信号とされた場合を示す。アクティベート動作やプリチャージ動作を低速で進める方法として、図２の（Ｂ）にリフレッシュ用クロック信号ＳＣＬＫの周波数を低下させた場合について例示したが、クロックの周波数自体は変えずに間隔を空けることで実質的な周波数を下げる例である。この場合は、元のリフレッシュ用クロック信号ＳＣＬＫ（例えば（Ａ）の周波数）を断続的に利用するだけで、図２の（Ｃ）のリフレッシュ用クロック信号ＳＣＬＫを生成することができる。図２の（Ｃ）のリフレッシュ用クロック信号ＳＣＬＫは、４クロックの集中部分が期間をあけて存在し、４クロック分を一括してリフレッシュ動作の同期に用いるように構成している。このような動作でも消費電流を抑えることができる。
【００２８】
図３はリフレッシュ用のクロックの供給方法の例を示すブロック図である。メモリが同期型のＳＤＲＡＭ２２とされ、その制御を行うＤＲＡＭコントローラ２３とセレクタ２４を一体化させた制御回路部２１を形成している。セレクタ２４には、同期クロック信号ＣＬＫとリフレッシュ用クロック信号ＳＣＬＫが並行して供給されており、同期クロック信号ＣＬＫとリフレッシュ用クロック信号ＳＣＬＫのどちらか一方を動作クロックとすることができるように構成されている。このセレクタ２４の選択動作によって、同期クロック信号ＣＬＫが動作クロックに選ばれている場合は通常動作となるが、リフレッシュ用クロック信号ＳＣＬＫが動作クロックに選ばれている場合は、ＳＤＲＡＭ２２のデータ保持だけを行う所謂セルフリフレッシュモードに自動的に切り替えられるように制御回路部２１が構成される。すなわち、セレクタ２４がリフレッシュ用クロック信号ＳＣＬＫを動作クロックとした場合では、ＤＲＡＭコントローラ２３からセルフリフレッシュモードを開始させるようにＤＲＡＭ制御線の信号を制御する。この制御によって、比較的に簡単な回路構成でリフレッシュ用クロック信号ＳＣＬＫと同期した制御が実現されることになる。なお、セレクタは図３の例ではＤＲＡＭコントローラ２３と一体化するように構成されているが、リフレッシュ用クロック生成回路側に形成するような構成でも良い。
【００２９】
次に、図４を参照しながら、本実施の形態におけるＳＤＲＡＭの回路構成について更に詳しく説明する。図４にはメモリコントローラ３０とメモリユニット３１が示されており、本実施の形態においては、メモリユニット３１のリフレッシュ制御回路３２にリフレッシュ用クロック信号ＳＣＬＫが入力される構成となっている。リフレッシュ動作の周期は専用のリフレッシュ用クロック信号ＳＣＬＫに同期するため、システムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、低消費電力化を図ることができる。
【００３０】
メモリユニット３１は、メモリバンク５５と、各セルの充電された電荷を増幅させるセンスアンプ５６や、その他の周辺回路から構成される。メモリバンク５５は、実際にデータを記憶するものであり、複数のセル５５ａから構成されている。各セル５５ａは、コンデンサ状の構成となっており、データに対応して、各セル５５ａを電荷が充電された状態とするか、または、充電されない状態とすることにより、各セル５５ａの充電状態のパターンによりデータを記憶するものである。図４に示す例の場合、セル５５ａは、１個のメモリバンク５５に対して８×８個設けられている例を示しているが、当然のことながら、セル５５ａの数は、これ以外の数であってもよい。
【００３１】
また、メモリバンク５５上の行毎のセル５５ａの集まりは、特にページ５５ｂと呼ばれる。さらに、メモリバンク５５は、リフレッシュ制御回路３２のリフレッシュタイミング発生器よりリフレッシュ信号が入力されるか、または、行セレクタ５３より読み出し信号が入力されると、信号が入力された行に対応するページ５５ｂ単位で、各セル５５ａの電荷をセンスアンプ５６に転送する。尚、図４中、メモリバンク５５の縦横に表示された番号（０乃至７）は、メモリバンク５５の各セル５５ａの垂直方向の位置を示す行、および、水平方向の位置を示す例のそれぞれの番号を示している。
【００３２】
センスアンプ５６は、行セレクタ５３により指定されたページ５５ｂのセル５５ａのデータが転送されてくると、それを受け取り、さらに、所定の電位まで増幅し、再び、元のページ５５ｂに転送する。このとき、電荷が蓄積された状態で、列セレクタ５７より指定された列のデータを読み出し信号が入力されると、センスアンプ５６は、指定された列のデータを読み出して、出力アンプ５８に出力する。
【００３３】
尚、図中、センスアンプ５６は、１ページ５５ｂ分のセル５５ａの電荷だけしか増幅できない構成となっている。このため、リフレッシュ処理、または、読み出し処理のいずれかの１ページ分の処理だけしか処理できないので、セルフリフレッシュタイミング発生器より発生されるリフレッシュ信号、または、行セレクタ５３より発生される読み出し信号は、これらの処理が、いずれかの行に対して実行されるタイミングとなるように発生されるようにＣＰＵにより制御される。また、センスアンプ５６は、複数のページ（行）に対して、リフレッシュ処理、または、読み出し処理を同時に並列処理できるよう複数に設けるようにしても良い。
【００３４】
列アドレスラッチ５２は、メモリコントローラ３０から入力されるＣＡＳ信号を受信すると、動作状態をオンにし、メモリバンク５５上のセル５５ａの位置を示すアドレスの列の情報を列セレクタ５７に出力する。列セレクタ５７は、列アドレスラッチ５２より入力された列に対応するセンスアンプ５６上のデータの読み出し信号をセンスアンプ５６に出力し、出力アンプ５８に読み出させる。出力アンプ５８は、入力された電荷をさらに倍増して、メモリコントローラ３０を介してＣＰＵにデータを出力する。
【００３５】
次に、ＣＰＵからの指令によりメモリコントローラ３０がメモリバンク５５のセル５５ａのデータを読み出す動作について説明する。例えば、ＣＰＵからの指令により、メモリコントローラ３０がＤＲＡＭのメモリバンク５５の６行４行目のセル５５ａのデータを読み出そうとする場合、ＣＰＵは、メモリコントローラ３０に第６行第４列目のセル５５ａのデータを読み出すように指令する。メモリコントローラ３０の制御信号発生部は、この指令を受け取ると、ＲＡＳ信号を行アドレスラッチ５１に出力した後、対応するアドレスの信号を行アドレスラッチ５１、および、列アドレスラッチ５２に出力する。行アドレスラッチ５１は、ＲＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の行の情報を行セレクタ５３に出力する。従って、この場合、「第６行目」という情報が、行セレクタ５３に出力される。
【００３６】
行セレクタ５３は、行アドレスラッチ５１から入力された行の情報に基づいて、その行に対応するページ５５ｂのセル５５ａの電荷をセンスアンプ５６に転送させる読み出し信号を出力する。すると、今の場合、メモリバンク５５上の図中実線で囲まれた第６行目のページ５５ｂのセル５５ａの電荷が、センスアンプ５６に出力される。センスアンプ５６は、転送されてきた電荷の電荷量を所定の値まで増幅させる。
【００３７】
このとき、制御信号発生部は、ＣＡＳ信号を列アドレスラッチ５２に出力すると共に、アドレス信号を行アドレスラッチ５１、および列アドレスラッチ５２に出力する。列アドレスラッチ５２は、ＣＡＳ信号を制御信号発生部より受け取ると、その動作をオンにし、続けて受信されるアドレス情報の列の情報を列セレクタ５３に出力する。従って、図示の例の場合、「第４列目」という情報が、列セレクタ５７に出力される。
【００３８】
列セレクタ５７は、入力された列の情報に基づいて、その列に対応するセンスアンプ５６で増幅された電荷を出力アンプ５８に転送させる読み出し信号を出力する。すなわち、今の場合、センスアンプ５６は、この読み出し信号に基づいて、図中実線で囲まれた第４列目のセル５５ａの電荷が、出力アンプ５８に出力される。出力アンプ５８は、転送されてきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、メモリコントローラ３０を介してＣＰＵにデータを出力する。尚、この後、センスアンプ５６は、増幅した第６行目のページ５５ｂの電荷を、再びメモリバンク５５上の元のセル５５ａに戻す。従って、データの読み出しがなされた（今の場合、第６行目）ページ５５ｂ上の８個のセル５５ａは、充電電荷量が元の状態（フルチャージ状態）に戻されている。
【００３９】
図５はＳＤＲＡＭに供給される信号とコマンドの対応表の一例であり、バー記号は簡単のために省略している。ＣＳ（チップセレクト）信号が”Ｌ”（低レベル）となった時に、当該メモリユニット３１が選択されている状態となる。前述の如きアクティベート動作”Ａ”、リード動作”Ｒ”、プリチャージ動作”Ｐ”のそれぞれコマンドは、ＲＡＳ（ロウアドレスストローブ）、ＣＡＳ（カラムアドレスストローブ）、ＷＥ（ライトイネーブル）の組み合わせによって形成される。具体的には、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでアクティベート動作のコマンドが構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでリード（読み出し）動作のコマンドが構成され、ＲＡＳ信号が”Ｈ”レベル、ＣＡＳ信号が”Ｌ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでライト（書き込み）動作のコマンドが構成され、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでプリチャージ動作のコマンドが構成される。
【００４０】
リフレッシュ処理は基本的には、アクティベート動作”Ａ”の後にプリチャージ動作”Ｐ”を連続させることで実行される。従って、ＤＲＡＭコントローラにリフレッシュ用クロック信号ＳＣＬＫが供給される構成の場合では、先ず、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｈ”レベルの組み合わせでアクティベート動作のコマンドが発行され、続いて、ＲＡＳ信号が”Ｌ”レベル、ＣＡＳ信号が”Ｈ”レベル、ＷＥ信号が”Ｌ”レベルの組み合わせでプリチャージ動作のコマンドが発行されて、１回のリフレッシュ動作が行われる。本実施の形態では、このアクティベート動作の後にプリチャージ動作が続くが、その切替の周期がリフレッシュ用クロック信号ＳＣＬＫの周期に依存し、システムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、低消費電力化を図ることができる。
【００４１】
次に、図６を参照しながら、本発明のメモリ装置を搭載したＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）の例について説明する。このＰＤＡは図示しない液晶表示部やタッチパネルなどに接続されるＰＤＡコア部６０を有しており、このＰＤＡコア部６０には、所要の情報処理手順を進めるＣＰＵ６１やコプロセッサ６２が配設されている。ＣＰＵ６１はバスライン６６に接続されており、このバスライン６６を介して低速な回路部への接続部となるバスブリッジ６７、高速な描画を実現するグラフィックエンジン６３、画像の取り込みを行うカメラとの接続のためのカメラインターフェイス６５、液晶表示部への信号の送受信を行うＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）コントローラ６４などが接続されている。
【００４２】
バスブリッジ６７には、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）コントローラ８１、Ｉ／Ｏ用のＩ／Ｏバス８２、タッチパネルインターフェイス８３、キーボードやジョグダイヤル、発光ダイオードなどのインターフェイス８４などの回路が接続され、更にクロック信号ＣＬＫｖとその周波数情報Ｉｎｆｑを出力する周波数制御部７６もバスブリッジ６７に接続されている。また、外部メモリコントローラ７３は、外部メモリバスを介して接続するＲＯＭ７４やＳＤＲＡＭ７５に対する制御信号を送出する回路である。
【００４３】
前述のバスライン６６には、更に情報記憶デバイスであるエンべデットＤＲＡＭ（ｅＤＲＡＭ）７１及びＤＲＡＭコントローラ７２が接続するように構成され、さらに外部メモリコントローラ７３も接続する。ＤＲＡＭコントローラ７２は、エンべデットＤＲＡＭ７１に対する制御信号を送る回路部であり、特に本実施の形態では、リフレッシュ用クロック生成回路から可変とされるリフレッシュ用クロック信号ＳＣＬＫが当該ＤＲＡＭコントローラ７２に供給される。ＤＲＡＭコントローラ７２はリフレッシュ用クロック信号ＳＣＬＫに基づき最適なリフレッシュを行うための制御信号をエンべデットＤＲＡＭ（ｅＤＲＡＭ）７１に送り、システムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、低消費電力化を図ることができる。
【００４４】
次に、図７を参照しながら、システムをパーソナルコンピュータとした場合の実施の形態の構成について説明する。ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１１は、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｃ  Ｄｒｉｖｅ）１２１に記憶されている各種アプリケーションプログラムやＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）を実行する。ＲＯＭ１１２は、一般的にはＣＰＵ１１１が使用するプログラムや演算用のパラメータのうちの基本的に固定のデータを格納する。ＤＲＡＭコントローラ１１３は、ＣＰＵ１１１の命令に基づいて、ＤＲＡＭ１１４を制御する。特に本実施の形態においては、クロック制御部１１０からクロック信号ＣＬＫとリフレッシュ用クロック信号ＳＣＬＫの２つが供給され、ＤＲＡＭ１１４のリフレッシュ処理のタイミングをリフレッシュ用クロック信号ＳＣＬＫの周期にあわせたものとすることができる。ＤＲＡＭコントローラ１１３の制御信号発生部１１３ａからＤＲＡＭ１１４に対して所要の制御信号が出力される。
【００４５】
また、ＣＰＵ１１１はブリッジ１１５を介してＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  ＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バス１１６に接続されている。キーボード１１８は、ＣＰＵ１１１に各種の指令を入力する場合に、ユーザにより操作される。マウス１１９はディスプレイ１２０の画面上のポイントを操作するためのポンティリングデバイスであり、ディスプレイ１２０は液晶表示装置やＣＲＴなどによって構成される。ドライブ１３１は、装着されている磁気ディスク１３２、光ディスク１３３、光磁気ディスク１３４、または半導体メモリ１３５に記憶されているデータ又はプログラムを読み出して、或いは書き込んで、そのデータ等をインターフェイス１１７、バス１１６、ブリッジ１１５を介してＣＰＵ１１１に入出力し、ＣＰＵ１１１との間でＤＲＡＭ１１４からの読み出し又はＤＲＡＭ１１４への書き込みが行われる。
【００４６】
この構成においても、電源がオフとなった場合では、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、リフレッシュを低速に実行して低消費電力化を図ることができる。
【００４７】
なお、上述した一連の処理は、ハードウエアにより実行させることも可能であるが、ソフトウエアにより実行することも可能である。また、プログラムを記述したステップは、記載された順序に沿って時系列的に行われる処理は、必ずしも時系列的な処理に限らず並列的或いは個別的に実行される処理を含むものである。
【００４８】
また、本実施の形態が搭載される電子機器もＰＤＡやパーソナルコンピュータに限定されず、プリンターやファクシミリ、パソコン用周辺機器、電話機、テレビジョン受像機、画像表示装置、通信機器、携帯電話機、カメラ、ラジオ、オーディオビデオ機器、デジタル家電製品、照明器具、ゲーム機やラジコンカーなどの玩具、電動工具、医療機器、測定機器、車両搭載用機器、事務機器、健康美容器具、電子制御型ロボット、衣類型電子機器、各種電動機器、車両、船舶、航空機などの輸送用機械、家庭用若しくは事業用発電装置、その他の用途に使用できる種々の電子機器に搭載可能である。
【００４９】
【発明の効果】
本発明の情報記憶装置によれば、リフレッシュ動作の周期は専用のリフレッシュ用クロック信号ＳＣＬＫに同期するため、例えばシステムの電源オフ時においては、リフレッシュ用クロック信号ＳＣＬＫの周波数を低くして、更なる低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の情報記憶装置の一例を示すブロック図である。
【図２】メモリ装置の動作を説明するタイムチャートであって、（Ａ）はリフレッシュ用クロック信号ＳＣＬＫと対応するＤＲＡＭ内部コマンド発行方法例を示し、（Ｂ）はリフレッシュ用クロック信号ＳＣＬＫが（Ａ）の半分の周波数になった場合を示し、（Ｃ）はリフレッシュ用クロック信号ＳＣＬＫが４クロックの分散した信号とされた場合を示すそれぞれタイムチャートである。
【図３】本発明の情報記憶装置の一例においてセレクタを設けた変形例を示すブロック図である。
【図４】本発明の情報記憶装置の一例として、メモリコントローラとＳＤＲＡＭを用いた場合のブロック図である。
【図５】図４のＳＤＲＡＭの信号とコマンドの対応表の一例を示すテーブルである。
【図６】本発明の情報記憶装置の一例として、ＰＤＡにメモリコントローラとメモリを組み込んだ例を示すブロック図である。
【図７】本発明の情報記憶装置の一例として、パーソナルコンピュータにメモリを組み込んだ例を示すブロック図である。
【符号の説明】
１１  メモリ
１２  メモリコントローラ
１３  リフレッシュ用クロック生成回路
１４  温度センサ
１５  リフレッシュ制御部
１６  リフレッシュ制御部
３０  メモリコントローラ
３１  メモリユニット
３２  リフレッシュ制御回路
６１  ＣＰＵ
６６  バスライン
７１  エンベデットＤＲＡＭ
７２  ＤＲＡＭコントローラ
７３  外部メモリコントローラ
７４  ＲＯＭ
７５  ＳＤＲＡＭ
ＳＣＬＫ  リフレッシュ用クロック信号
ＣＬＫ  クロック信号
【図１】
2004171660.tif 000003
【図２】
2004171660.tif 000004
【図３】
2004171660.tif 000005
【図４】
2004171660.tif 000006
【図５】
2004171660.tif 000007
【図６】
2004171660.tif 000008
【図７】
2004171660.tif 000009