(57)【要約】【課題】コンタクトホールを洗浄する際に、コンタクトホールの径が拡大しないようにする。【解決手段】シリコン基板１００上に、ゲート電極１０２、スペーサー１０３及びサイドウォール１０４を覆うようにＢＰＳＧ膜よりなる第１の層間絶縁膜１０７を形成した後、シリコン基板１００の温度を６００℃に設定した状態で、高密度プラズマＣＶＤ法により、第１の層間絶縁膜１０７の上に高密度プラズマ酸化膜よりなる第２の層間絶縁膜１０８を形成する。第２の層間絶縁膜１０８及び第１の層間絶縁膜１０７に対してレジストパターン１０９をマスクにドライエッチングを行なってコンタクトホール１１０を形成した後、レジストパターン１０９を除去し、その後、フッ酸を含む洗浄液を用いてコンタクトホール１１０を洗浄する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の酸化膜を形成する工程と、
プラズマＣＶＤ法により前記第１の酸化膜の上に第２の酸化膜を形成する工程とを備え、
前記第２の酸化膜を形成する際の前記半導体基板の温度は６００℃以上で且つ９００℃以下に設定することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の酸化膜はＢＰＳＧ膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に第１の酸化膜を形成する工程と、
プラズマＣＶＤ法により前記第１の酸化膜の上に第２の酸化膜を形成する工程と、
前記第２の酸化膜を形成した後に前記半導体基板に対して加熱処理を施す工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の酸化膜はＢＰＳＧ膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記加熱処理の温度は７００℃以上であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜の上に保護膜を形成する工程と、
プラズマＣＶＤ法により前記保護膜の上に第２の酸化膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の酸化膜はＢＰＳＧ膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記保護膜はシリコン窒化膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に第１の酸化膜を形成する工程と、
プラズマＣＶＤ法により前記第１の酸化膜の上に第２の酸化膜を形成する工程と、
前記第２の酸化膜の上にレジストパターンを形成する工程と、
前記第１の酸化膜及び前記第２の酸化膜に対して前記レジストパターンをマスクにエッチングを行なって、前記第１の酸化膜及び前記第２の酸化膜にコンタクトホールを形成する工程と、
前記コンタクトホールの側壁にポリマー膜を堆積させる工程と、
前記コンタクトホールの底部を洗浄する工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体装置の製造方法に関し、特にプラズマＣＶＤ法により酸化膜を形成する工程を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化の要求に対応するため電子デバイスのデザインルールの微細化が進んでおり、それに伴って、例えば、下層の導電膜と上層の導電膜とを分離する層間絶縁膜としては、従来の酸化シリコン膜、窒化シリコン膜又はＰＳＧ膜等に代えて、ＢＰＳＧ膜が多用されるようになっている。これは、ＢＰＳＧ膜は所定温度以上になると流動性を有するようになるため、層間絶縁膜の平坦性を向上することができるので、段差を有する半導体装置における上層の導電膜の被膜性の向上を図ることができるからである。
【０００３】
以下、第１の従来例として、ＢＰＳＧ膜よりなる層間絶縁膜にコンタクトホールを形成する第１の方法について、図７（ａ）  〜（ｄ）  を参照しながら説明する。
【０００４】
まず、図７（ａ）  に示すように、公知のＬＯＣＯＳ法又はフィールド素子分離法等により、シリコン基板１０の表面部に素子分離領域１１を形成した後、シリコン基板１０における素子分離領域１１に囲まれた能動素子領域の上にゲート電極１２を形成し、その後、ゲート電極１２の上面にスペーサー１３を形成すると共にゲート電極１２及びスペーサー１３の側面にサイドウォール１４を形成する。次に、シリコン基板１０の能動素子領域にゲート電極１２及びサイドウォール１４をマスクにして不純物をドーピングして、ソース領域又はドレイン領域となる不純物拡散層１５を形成する。
【０００５】
次に、図７（ｂ）  に示すように、シリコン基板１０の上にバリア膜１６を介してＢＰＳＧ膜よりなる第１の層間絶縁膜１７を堆積した後、該第１の層間絶縁膜１７を熱フローさせて平坦化する。次に、高密度プラズマＣＶＤ法により、平坦化した第１の層間絶縁膜１７の上に高密度プラズマ酸化膜（ＨＤＰ−ＮＳＧ膜）よりなる第２の層間絶縁膜１８を３００〜４００℃の基板温度で堆積する。第２の層間絶縁膜１８は、第１の層間絶縁膜１７を構成するＢＰＳＧ膜中のリンの拡散を防止するために形成されるが、高密度プラズマ酸化膜はエッチングレートが低いため、後に形成されるコンタクトホールの寸法制御性が向上するという特徴も有する。次に、周知のフォトリソグラフィ技術により、第２の層間絶縁膜１８の上にレジストパターン１９を形成する。
【０００６】
次に、図７（ｃ）  に示すように、第２の層間絶縁膜１８及び第１の層間絶縁膜１７に対してレジストパターン１９をマスクにドライエッチングを行なってコンタクトホール２０を形成する。
【０００７】
次に、図７（ｄ）  に示すように、アッシィングによりレジストパターン１９を除去した後、フッ酸を含む洗浄液を用いてコンタクトホール２０を洗浄することにより、コンタクトホール２０の底部に残存する堆積物を除去して、コンタクトホール２０のオープン不良を防止する。
【０００８】
以下、第２の従来例として、ＢＰＳＧ膜よりなる層間絶縁膜にコンタクトホールを形成する第２の方法について、図８（ａ）  〜（ｄ）  を参照しながら説明する。
【０００９】
まず、図８（ａ）  に示すように、公知のＬＯＣＯＳ法又はフィールド素子分離法等により、シリコン基板３０の表面部に素子分離領域３１を形成した後、シリコン基板３０における素子分離領域３１に囲まれた能動素子領域の上にゲート電極３２を形成し、その後、ゲート電極３２の上面にスペーサー３３を形成すると共にゲート電極３２及びスペーサー３３の側面にサイドウォール３４を形成する。次に、シリコン基板３０の能動素子領域にゲート電極３２及びサイドウォール３４をマスクにして不純物をドーピングして、ソース領域又はドレイン領域となる不純物拡散層３５を形成する。
【００１０】
次に、図８（ｂ）  に示すように、シリコン基板３０の上にバリア膜３６を介してＢＰＳＧ膜よりなる第１の層間絶縁膜３７を堆積した後、該第１の層間絶縁膜３７を熱フローさせて平坦化する。次に、高密度プラズマＣＶＤ法により、平坦化した第１の層間絶縁膜３７の上に高密度プラズマ酸化膜（ＨＤＰ−ＮＳＧ膜）よりなる第２の層間絶縁膜３８を３００〜４００℃の基板温度で堆積する。第２の層間絶縁膜３８は、第１の層間絶縁膜３７を構成するＢＰＳＧ膜中のリンの拡散を防止するために形成されるが、高密度プラズマ酸化膜はエッチングレートが低いため、後に形成されるコンタクトホールの寸法制御性が向上するという特徴も有する。次に、周知のフォトリソグラフィ技術により、第２の層間絶縁膜３８の上にレジストパターン３９を形成する。
【００１１】
次に、図８（ｃ）  に示すように、第２の層間絶縁膜３８及び第１の層間絶縁膜３７に対してレジストパターン３９をマスクにドライエッチングを行なってコンタクトホール４０を形成する。この場合、ＢＰＳＧ膜よりなる第１の層間絶縁膜３７と、スペーサー３３及びサイドウォール３４とはエッチング選択比を有しており、ゲート電極３２の近傍に自己整合的にコンタクトホール４０が形成される。
【００１２】
次に、図８（ｄ）  に示すように、アッシィングによりレジストパターン３９を除去した後、フッ酸を含む洗浄液を用いてコンタクトホール４０を洗浄することにより、コンタクトホール４０の底部に残存する堆積物を除去して、コンタクトホール４０のオープン不良を防止する。
【００１３】
第２の従来技術は、ゲート電極３２の近傍に自己整合的にコンタクトホール４０を形成できるセルフアラインコンタクト（ＳＡＣ）プロセスとして知られており、該ＳＡＣプロセスによって、ゲート電極３２とコンタクトホール４０とのマスクの位置合わせマージンを確保することができるので、デザインルールの微細化に対応することができる。
【００１４】
【特許文献１】
特開２００１−１１１０５１号公報（第７頁、表５）
【００１５】
【発明が解決しようとする課題】
ところが、第１の従来技術においては、高密度プラズマＣＶＤ法により第２の層間絶縁膜１８を形成する際のプラズマにより第１の層間絶縁膜１７がダメージを受けているため、図９（ａ）  に示すように、第１の層間絶縁膜１７にダメージ層１７ａが形成されている。このため、第１の層間絶縁膜１７にコンタクトホール２０を形成した後に行なわれるフッ酸を含む洗浄液による洗浄工程において、ダメージ層１７ａがエッチングされてしまうので、図９（ｂ）  に示すように、第１の層間絶縁膜１７における第２の層間絶縁膜１８との界面近傍においてコンタクトホール２０が拡大してしまうという問題が発生する。
【００１６】
また、第２の従来技術においても、高密度プラズマＣＶＤ法により第２の層間絶縁膜３８を形成する際のプラズマにより第１の層間絶縁膜３７がダメージを受けているため、図１０（ａ）  に示すように、第１の層間絶縁膜３７にダメージ層３７ａが形成される。このため、第１の従来技術と同様、第１の層間絶縁膜３７にコンタクトホール４０を形成した後に行なわれるフッ酸を含む洗浄液による洗浄工程において、ダメージ層３７ａがエッチングされてしまうので、図１０（ｂ）  に示すように、第１の層間絶縁膜３７における第２の層間絶縁膜３８との界面近傍においてコンタクトホール４０が拡大してしまう。また、第１の層間絶縁膜３７におけるゲート電極３２の上方部は、ゲート電極３２による段差に起因するストレスを受けているため、フッ酸を含む洗浄液による洗浄工程においてエッチングされるので、図１０（ｂ）  に示すように、コンタクトホール４０の側壁にボウイング３７ｂが形成されてしまうという問題が発生する。
【００１７】
前述のコンタクトホールの拡大及びボウイングは、コンタクトのショートによる素子の不良又はコンタクトホールへの埋め込み不良による素子の信頼性の低下を引き起こす。
【００１８】
前記に鑑み、本発明は、コンタクトホールを洗浄する際に、コンタクトホールの径が拡大しないようにすることを目的とする。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板上に第１の酸化膜を形成する工程と、プラズマＣＶＤ法により第１の酸化膜の上に第２の酸化膜を形成する工程とを備え、第２の酸化膜を形成する際の半導体基板の温度を６００℃以上で且つ９００℃以下に設定する。
【００２０】
第１の半導体装置の製造方法によると、第２の酸化膜を６００℃以上で且つ９００℃以下の基板温度で堆積するため、プラズマＣＶＤ法により第２の酸化膜を堆積する際に第１の酸化膜に形成されるダメージ層が回復するので、第１の酸化膜における第２の酸化膜との界面にホールの拡大部が形成されない。
【００２１】
第１の半導体装置の製造方法は、第１の酸化膜がＢＰＳＧ膜である場合に、発明の効果が特に発揮される。
【００２２】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に第１の酸化膜を形成する工程と、プラズマＣＶＤ法により第１の酸化膜の上に第２の酸化膜を形成する工程と、第２の酸化膜を形成した後に半導体基板に対して加熱処理を施す工程とを備えている。
【００２３】
第２の半導体装置の製造方法によると、第２の酸化膜を形成した後に半導体基板に対して加熱処理を施すため、プラズマＣＶＤ法により第２の酸化膜を堆積する際に第１の酸化膜に形成されるダメージ層が回復するので、第１の酸化膜における第２の酸化膜との界面にホールの拡大部が形成されない。
【００２４】
第２の半導体装置の製造方法は、第１の酸化膜がＢＰＳＧ膜である場合に、発明の効果が特に発揮される。
【００２５】
第２の半導体装置の製造方法において、加熱処理の温度は７００℃以上であることが好ましい。
【００２６】
このようにすると、第１の酸化膜に形成されるダメージ層を確実に回復させることができる。
【００２７】
本発明に係る第３の半導体装置の製造方法は、半導体基板上に第１の酸化膜を形成する工程と、第１の酸化膜の上に保護膜を形成する工程と、プラズマＣＶＤ法により保護膜の上に第２の酸化膜を形成する工程とを備えている。
【００２８】
第３の半導体装置の製造方法によると、第１の酸化膜の上に保護膜を形成しておいてから、プラズマＣＶＤ法により第２の酸化膜を形成するため、第１の酸化膜はプラズマによるダメージを受けないので、第１の酸化膜における第２の酸化膜との界面にホールの拡大部が形成されない。
【００２９】
第３の半導体装置の製造方法は、第１の酸化膜がＢＰＳＧ膜である場合に、発明の効果が特に発揮される。
【００３０】
第３の半導体装置の製造方法において、保護膜はシリコン窒化膜であることが好ましい。
【００３１】
このようにすると、第１の酸化膜をプラズマによるダメージから確実に保護することができる。
【００３２】
本発明に係る第４の半導体装置の製造方法は、半導体基板上に第１の酸化膜を形成する工程と、プラズマＣＶＤ法により第１の酸化膜の上に第２の酸化膜を形成する工程と、第２の酸化膜の上にレジストパターンを形成する工程と、第１の酸化膜及び第２の酸化膜に対してレジストパターンをマスクにエッチングを行なって、第１の酸化膜及び第２の酸化膜にコンタクトホールを形成する工程と、コンタクトホールの側壁にポリマー膜を堆積させる工程と、コンタクトホールの底部を洗浄する工程とを備えている。
【００３３】
第４の半導体装置の製造方法によると、第１の酸化膜及び第２の酸化膜に形成されるコンタクトホールの側壁にポリマー膜を堆積しておいてから、コンタクトホールの底部を洗浄するため、つまり、コンタクトホールの底部は、プラズマにより第１の酸化膜に形成されているダメージ層がポリマー膜に覆われた状態で洗浄されるため、第１の酸化膜における第２の酸化膜との界面にホールの拡大部が形成されない。
【００３４】
従って、本発明に係る第１〜第４の半導体装置の製造方法によると、コンタクトホールに拡大部が形成されないため、コンタクトのショートによる素子の不良又はコンタクトホールへの埋め込み不良による素子の信頼性の低下を防止することができる。
【００３５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）  〜（ｄ）  及び図２を参照しながら説明する。
【００３６】
まず、図１（ａ）  に示すように、公知のＬＯＣＯＳ法、フィールドシールド法又はフィールド素子分離法等により、シリコン基板１００の表面部に素子分離領域１０１を形成した後、シリコン基板１００における素子分離領域１０１に囲まれた能動素子領域の上にゲート絶縁膜（図示せず）を介してゲート電極１０２を形成し、その後、ゲート電極１０２の上面にスペーサー１０３を形成すると共にゲート電極１０２及びスペーサー１０３の側面にサイドウォール１０４を形成する。次に、シリコン基板１００の能動素子領域にゲート電極１０２及びサイドウォール１０４をマスクにして不純物をドーピングした後にアニールを行なうことにより、ソース領域又はドレイン領域となる不純物拡散層１０５を形成する。
【００３７】
次に、図１（ｂ）  に示すように、シリコン基板１００の上にシリコン窒化膜からなるバリア膜１０６を介して、例えば８００ｎｍの厚さを有するＢＰＳＧ膜よりなる第１の層間絶縁膜１０７を堆積する。ＢＰＳＧ膜の堆積方法としては、例えば化学気相成長法を用いる場合には、成長温度を４５０℃に設定すると共に、ＳｉＨ４／ＰＨ３／Ｂ３Ｈ６の組成を有するガスを用いることにより、Ｂ（ボロン）濃度：４．０ｗｔ％、Ｐ（リン）濃度：６．０ｗｔ％であるＢＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜に対して、８５０℃の温度での熱リフローを行なった後、ＣＭＰ法により膜厚が４００ｎｍになるまで研磨を行なって、ＢＰＳＧ膜を平坦化する。
【００３８】
次に、高密度プラズマＣＶＤ法により、平坦化された第１の層間絶縁膜１０７の上に、例えば２００ｎｍの厚さを有する高密度プラズマ酸化膜（ＨＤＰ−ＮＳＧ膜）よりなる第２の層間絶縁膜１０８を例えば６００℃の基板温度で堆積する。高密度プラズマ酸化膜の堆積方法としては、例えばＳｉＨ４／Ｏ２／Ａｒの組成を有するガスを用いて膜を堆積する。その後、周知のフォトリソグラフィ技術により、第２の層間絶縁膜１０８の上に、コンタクトホール形成用の開口部を有するレジストパターン１０９を形成する。
【００３９】
次に、図１（ｃ）  に示すように、第２の層間絶縁膜１０８及び第１の層間絶縁膜１０７に対してレジストパターン１０９をマスクにドライエッチングを行なってコンタクトホール１１０を形成する。
【００４０】
次に、図１（ｄ）  に示すように、アッシィングによりレジストパターン１０９を除去した後、フッ酸を含む洗浄液を用いてコンタクトホール１１０を洗浄することにより、コンタクトホール１１０の底部に残存する堆積物を除去して、コンタクトホール１１０のオープン不良を防止する。
【００４１】
第１の実施形態によると、第２の層間絶縁膜１０８となる高密度プラズマ酸化膜を６００℃の基板温度で堆積するため、第１の層間絶縁膜１０７に形成されるダメージ層が回復するので、第１の層間絶縁膜１０７における第２の層間絶縁膜１０８との界面にホールの拡大部が形成されない。
【００４２】
以下、図２を参照しながら、第２の層間絶縁膜１０８となる高密度プラズマ酸化膜を堆積する際の基板温度と、第１の層間絶縁膜１０７における第２の層間絶縁膜１０８との界面に形成されるホール拡大率との関係について説明する。ここで、ホール拡大率とは、第１の層間絶縁膜１０７の第２の層間絶縁膜１０８との界面におけるホール径のＴＯＰ径に対する拡大量を意味する。
【００４３】
図２から分かるように、高密度プラズマ酸化膜を成膜する際の基板温度が、３００〜４００℃の範囲ではホール拡大率は１５％程度であるが、４００℃を超えるとホール拡大率は急激に低減し、６００℃以上になるとホールの拡大は発生しなくなる。これは、第１の層間絶縁膜１０７に対するＣＭＰによる平坦化工程又は第２の層間絶縁膜１０８となる高密度プラズマ酸化膜の成膜工程において第１の層間絶縁膜１０７の表面部がダメージを受けてダメージ層が形成されるが、該ダメージ層は高密度プラズマ酸化膜を成膜する際の熱によって回復するためである。
【００４４】
従って、基板温度が６００℃以上であるとコンタクトホール１１０の拡大を防止することができる。尚、基板温度が９００℃を超えると、金属配線又は半導体素子が悪影響を受けるため、基板温度は９００℃以下であることが好ましい。
【００４５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図３（ａ）  〜（ｄ）  及び図４を参照しながら説明する。
【００４６】
まず、図３（ａ）  に示すように、第１の実施形態と同様にして、シリコン基板２００の表面部に素子分離領域２０１を形成し、シリコン基板２００における素子分離領域２０１に囲まれた能動素子領域の上にゲート絶縁膜（図示せず）を介してゲート電極２０２を形成し、ゲート電極２０２の上面にスペーサー２０３を形成すると共にゲート電極２０２及びスペーサー２０３の側面にサイドウォール２０４を形成し、その後、ソース領域又はドレイン領域となる不純物拡散層２０５を形成する。
【００４７】
次に、図３（ｂ）  に示すように、シリコン基板２００の上にシリコン窒化膜からなるバリア膜２０６を介して、例えば８００ｎｍの厚さを有するＢＰＳＧ膜よりなる第１の層間絶縁膜２０７を堆積する。ＢＰＳＧ膜の堆積方法としては、例えば化学気相成長法を用いる場合には、成長温度を４５０℃に設定すると共に、ＳｉＨ４／ＰＨ３／Ｂ３Ｈ６の組成を有するガスを用いることにより、Ｂ（ボロン）濃度：４．０ｗｔ％、Ｐ（リン）濃度：６．０ｗｔ％であるＢＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜に対して、８５０℃の温度での熱リフローを行なった後、ＣＭＰ法により膜厚が４００ｎｍになるまで研磨を行なって、ＢＰＳＧ膜を平坦化する。
【００４８】
次に、高密度プラズマＣＶＤ法により、平坦化された第１の層間絶縁膜２０７の上に、例えば２００ｎｍの厚さを有する高密度プラズマ酸化膜（ＨＤＰ−ＮＳＧ膜）よりなる第２の層間絶縁膜２０８を例えば６００℃の基板温度で堆積する。高密度プラズマ酸化膜の堆積方法としては、例えばＳｉＨ４／Ｏ２／Ａｒの組成を有するガスを用いて膜を堆積する。次に、シリコン基板２００に対して８５０℃の温度下で熱処理を施した後、周知のフォトリソグラフィ技術により、第２の層間絶縁膜２０８の上に、コンタクトホール形成用の開口部を有するレジストパターン２０９を形成する。
【００４９】
次に、図３（ｃ）  に示すように、第２の層間絶縁膜２０８及び第１の層間絶縁膜２０７に対してレジストパターン２０９をマスクにドライエッチングを行なって、ＳＡＣプロセスによりコンタクトホール２１０を形成する。
【００５０】
次に、図３（ｄ）  に示すように、アッシィングによりレジストパターン２０９を除去した後、フッ酸を含む洗浄液を用いてコンタクトホール２１０を洗浄することにより、コンタクトホール２１０の底部に残存する堆積物を除去して、コンタクトホール２１０のオープン不良を防止する。
【００５１】
第２の実施形態によると、第２の層間絶縁膜２０８となる高密度プラズマ酸化膜を６００℃の基板温度で堆積すると共に、シリコン基板２００に対して８５０℃の温度下で熱処理を施すため、第１の層間絶縁膜２０７に形成されるダメージ層が回復するので、第１の層間絶縁膜２０７における第２の層間絶縁膜２０８との界面にホールの拡大部が形成されないと共に、コンタクトホール２１０におけるゲート電極２０２の上方の側壁にボウイングが形成されない。その理由は、第１の層間絶縁膜２０７に対するＣＭＰ工程及び第２の層間絶縁膜２０８の成膜時に第１の層間絶縁膜２０７に形成されるダメージ層が回復すると共に、ゲート電極２０２に起因する段差により第１の層間絶縁膜２０７が受けるストレスが開放されるためである。
【００５２】
以下、図４を参照しながら、半導体基板２００に対する熱処理の温度と、第１の層間絶縁膜２０７における第２の層間絶縁膜２０８との界面に形成されるホール拡大率及びコンタクトホール２１０の側壁におけるボウイング率との関係を示している。ここで、ホール拡大率とは、第１の層間絶縁膜２０７の第２の層間絶縁膜２０８との界面におけるホール径のＴＯＰ径に対する拡大量を意味し、ボウイング率とは、コンタクトホール２１０におけるゲート電極２０２の上方部でのホール径の拡大率を意味する。
【００５３】
図４から分かるように、第２の層間絶縁膜２０８の成膜後に半導体基板２００に対して熱処理を施した場合、熱処理温度が７００℃以上になるとホール拡大率及びボウイング率はいずれも低減し、熱処理温度が９００℃になるとホール拡大率及びボウイング率は零になる。ここで、第２の層間絶縁膜２０８となる高密度プラズマ酸化膜を６００℃の基板温度で堆積しているにもかかわらず、第２の層間絶縁膜２０８の成膜後の熱処理温度が９００℃になるまでホール拡大率が零にならないのは、ボウイングの形成によってホールが拡大されるためである。
【００５４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図５（ａ）  〜（ｄ）  を参照しながら説明する。
【００５５】
まず、図５（ａ）  に示すように、第１の実施形態と同様にして、シリコン基板３００の表面部に素子分離領域３０１を形成し、シリコン基板３００における素子分離領域３０１に囲まれた能動素子領域の上にゲート絶縁膜（図示せず）を介してゲート電極３０２を形成し、ゲート電極３０２の上面にスペーサー３０３を形成すると共にゲート電極３０２及びスペーサー３０３の側面にサイドウォール３０４を形成し、その後、ソース領域又はドレイン領域となる不純物拡散層３０５を形成する。
【００５６】
次に、図５（ｂ）  に示すように、シリコン基板３００の上にシリコン窒化膜からなるバリア膜３０６を介して、例えば８００ｎｍの厚さを有するＢＰＳＧ膜よりなる第１の層間絶縁膜３０７を堆積する。ＢＰＳＧ膜の堆積方法としては、例えば化学気相成長法を用いる場合には、成長温度を４５０℃に設定すると共に、ＳｉＨ４／ＰＨ３／Ｂ３Ｈ６の組成を有するガスを用いることにより、Ｂ（ボロン）濃度：４．０ｗｔ％、Ｐ（リン）濃度：６．０ｗｔ％であるＢＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜に対して、８５０℃の温度での熱リフローを行なった後、ＣＭＰ法により膜厚が４００ｎｍになるまで研磨を行なって、ＢＰＳＧ膜を平坦化する。
【００５７】
次に、減圧ＣＶＤ法により、平坦化された第１の層間絶縁膜３０７の上に保護膜としてのシリコン窒化膜３０８を堆積した後、高密度プラズマＣＶＤ法により、シリコン窒化膜３０８の上に、例えば２００ｎｍの厚さを有する高密度プラズマ酸化膜（ＨＤＰ−ＮＳＧ膜）よりなる第２の層間絶縁膜３０９を例えば６００℃の基板温度で堆積する。高密度プラズマ酸化膜の堆積方法としては、例えばＳｉＨ４／Ｏ２／Ａｒの組成を有するガスを用いて膜を堆積する。その後、周知のフォトリソグラフィ技術により、第２の層間絶縁膜３０９の上に、コンタクトホール形成用の開口部を有するレジストパターン３１０を形成する。
【００５８】
次に、図５（ｃ）  に示すように、第２の層間絶縁膜３０９、保護膜３０８及び第１の層間絶縁膜３０７に対してレジストパターン３１０をマスクにドライエッチングを行なってコンタクトホール３１１を形成する。
【００５９】
次に、図５（ｄ）  に示すように、アッシィングによりレジストパターン３１０を除去した後、フッ酸を含む洗浄液を用いてコンタクトホール３１１を洗浄することにより、コンタクトホール３１１の底部に残存する堆積物を除去して、コンタクトホール３１１のオープン不良を防止する。
【００６０】
第３の実施形態によると、第１の層間絶縁膜３０７の上に保護膜としてのシリコン窒化膜３０８を堆積しておいてから、高密度プラズマＣＶＤ法により第２の層間絶縁膜３０９を堆積するため、第１の層間絶縁膜３０７にはダメージ層が形成されないので、第１の層間絶縁膜３０７にホールの拡大部が形成されない。
【００６１】
尚、第３の実施形態においては、保護膜として、シリコン窒化膜３０９を用いたが、これに代えて、炭化シリコン膜又はシリコン酸窒化膜を用いてもよい。
【００６２】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図６（ａ）  〜（ｄ）  を参照しながら説明する。
【００６３】
まず、図６（ａ）  に示すように、第１の実施形態と同様にして、シリコン基板４００の表面部に素子分離領域４０１を形成し、シリコン基板４００における素子分離領域４０１に囲まれた能動素子領域の上にゲート絶縁膜（図示せず）を介してゲート電極４０２を形成し、ゲート電極４０２の上面にスペーサー４０３を形成すると共にゲート電極４０２及びスペーサー４０３の側面にサイドウォール４０４を形成し、その後、ソース領域又はドレイン領域となる不純物拡散層４０５を形成する。
【００６４】
次に、図６（ｂ）  に示すように、シリコン基板４００の上にシリコン窒化膜からなるバリア膜４０６を介して、例えば８００ｎｍの厚さを有するＢＰＳＧ膜よりなる第１の層間絶縁膜４０７を堆積する。ＢＰＳＧ膜の堆積方法としては、例えば化学気相成長法を用いる場合には、成長温度を４５０℃に設定すると共に、ＳｉＨ４／ＰＨ３／Ｂ３Ｈ６の組成を有するガスを用いることにより、Ｂ（ボロン）濃度：４．０ｗｔ％、Ｐ（リン）濃度：６．０ｗｔ％であるＢＰＳＧ膜を堆積する。その後、ＢＰＳＧ膜に対して、８５０℃の温度での熱リフローを行なった後、ＣＭＰ法により膜厚が４００ｎｍになるまで研磨を行なって、ＢＰＳＧ膜を平坦化する。
【００６５】
次に、高密度プラズマＣＶＤ法により、平坦化された第１の層間絶縁膜４０７の上に、例えば２００ｎｍの厚さを有する高密度プラズマ酸化膜（ＨＤＰ−ＮＳＧ膜）よりなる第２の層間絶縁膜４０８を例えば６００℃の基板温度で堆積する。高密度プラズマ酸化膜の堆積方法としては、例えばＳｉＨ４／Ｏ２／Ａｒの組成を有するガスを用いて膜を堆積する。
【００６６】
次に、周知のフォトリソグラフィ技術により、第２の層間絶縁膜４０８の上に、コンタクトホール形成用の開口部を有するレジストパターン４０９を形成する。
【００６７】
次に、図６（ｃ）  に示すように、第２の層間絶縁膜４０８及び第１の層間絶縁膜４０７に対してレジストパターン４０９をマスクにドライエッチングを行なってコンタクトホール４１０を形成した後、レジストパターン４０９の開口部及びコンタクトホール４１０の壁面に、炭素及びフッ素を主成分とするポリマー膜４１１を形成する。
【００６８】
次に、図６（ｄ）  に示すように、フッ酸を含む洗浄液を用いてコンタクトホール４１０を洗浄することにより、コンタクトホール４１０の底部に残存する堆積物を除去して、コンタクトホール４１０のオープン不良を防止した後、アッシィングによりレジストパターン４０９及びポリマー膜４１１を除去する。
【００６９】
第４の実施形態によると、コンタクトホール４１０の壁面をポリマー膜４１１により覆っておいてから、フッ酸を含む洗浄液を用いてコンタクトホール４１０を洗浄するため、第１の層間絶縁膜４０７のダメージ層４０７ａはエッチングされないので、第１の層間絶縁膜４０７にホールの拡大部が形成されない。
【００７０】
【発明の効果】
本発明に係る第１〜第４の半導体装置の製造方法によると、コンタクトホールに拡大部が形成されないため、コンタクトのショートによる素子の不良又はコンタクトホールへの埋め込み不良による素子の信頼性の低下を防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】第１の実施形態において、高密度プラズマ酸化膜を堆積する際の基板温度とホール拡大率との関係を示す図である。
【図３】（ａ）  〜（ｄ）  は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】第２の実施形態において、熱処理の温度と、ホール拡大率及びボウイング率との関係を示す図である。
【図５】（ａ）  〜（ｄ）  は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）  〜（ｄ）  は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）  〜（ｄ）  は、第１の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）  〜（ｄ）  は、第２の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】（ａ）  及び（ｂ）  は、第１の従来例の問題点を示す断面図である。
【図１０】（ａ）  及び（ｂ）  は、第２の従来例の問題点を示す断面図である。
【符号の説明】
１００  シリコン基板
１０１  素子分離領域
１０２  ゲート電極
１０３  スペーサー
１０４  サイドウォール
１０５  不純物拡散層
１０６  バリア膜
１０７  第１の層間絶縁膜
１０８  第２の層間絶縁膜
１０９  レジストパターン
１１０  コンタクトホール
２００  シリコン基板
２０１  素子分離領域
２０２  ゲート電極
２０３  スペーサー
２０４  サイドウォール
２０５  不純物拡散層
２０６  バリア膜
２０７  第１の層間絶縁膜
２０８  第２の層間絶縁膜
２０９  レジストパターン
２１０  コンタクトホール
３００  シリコン基板
３０１  素子分離領域
３０２  ゲート電極
３０３  不純物拡散層
３０４  サイドウォール
３０５  不純物拡散層
３０６  バリア膜
３０７  第１の層間絶縁膜
３０８  シリコン窒化膜
３０９  第２の層間絶縁膜
３１０  レジストパターン
３１１  コンタクトホール
４００  シリコン基板
４０１  素子分離領域
４０２  ゲート電極
４０３  スペーサー
４０４  サイドウォール
４０５  不純物拡散層
４０６  バリア膜
４０７  第１の層間絶縁膜
４０８  第２の層間絶縁膜
４０９  レジストパターン
４１０  コンタクトホール
４１１  ポリマー膜
【図１】
2004273668.tif 000003
【図２】
2004273668.tif 000004
【図３】
2004273668.tif 000005
【図４】
2004273668.tif 000006
【図５】
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【図６】
2004273668.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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