(57)【要約】【課題】複数のアナログ入力信号間の相対的な関係を保った値を得ることができるＡ／Ｄ変換器を提供すること。【解決手段】アナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７と、入力セレクタ１と、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７と、変換対象セレクタ２と、電圧コンパレータ３と、分圧レベル生成部４と、逐次変換レジスタ７と、変換結果格納先セレクタ８と、変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７と、コントロールロジック９と、を備える。【選択図】　　　図１
2004032415.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ入力信号を個別に選択して出力する入力セレクタと、前記入力セレクタの出力信号を個別にサンプリングして保持出力する複数のサンプルホールド回路と、前記複数のサンプルホールド回路の出力信号を選択して出力する変換対象セレクタと、前記変換対象セレクタの出力信号と基準電圧とを比較する電圧コンパレータと、前記電圧コンパレータの出力信号が入力される逐次変換レジスタと、複数の変換結果格納レジスタと、前記逐次変換レジスタの内容を選択された前記変換結果格納レジスタに格納する変換結果格納先セレクタと、を備えることを特徴とするアナログディジタル変換器。
【請求項２】
前記変換対象セレクタが、選択信号によりオンオフされるアナログスイッチを備えることを特徴とする請求項１記載のアナログディジタル変換器。
【請求項３】
前記変換対象セレクタが、前記アナログスイッチの前段にボルテージホロワ回路を備えることを特徴とする請求項２記載のアナログディジタル変換器。
【請求項４】
前記複数のサンプルホールド回路が、同時にサンプリングを行うことを特徴とする請求項１記載のアナログディジタル変換器。
【請求項５】
前記変換対象セレクタの選択が固定されて、１つのアナログ入力信号の逐次変換が行われることを特徴とする請求項１記載のアナログディジタル変換器。
【請求項６】
前記変換対象セレクタの選択が切替えられる度に、複数のアナログ入力信号の逐次変換における１回の比較が順次行われることを特徴とする請求項１記載のアナログディジタル変換器。
【請求項７】
前記複数のアナログ入力信号の変換結果が、前記複数の変換結果格納レジスタに格納されることを特徴とする請求項１記載のアナログディジタル変換器。
【請求項８】
前記入力セレクタにより選択されるアナログ入力信号のみが内部に取り込まれることを特徴とする請求項１記載のアナログディジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログディジタル変換器に関し、特に、複数のアナログ入力信号に対し逐次変換を行うアナログディジタル変換器に関する。
【０００２】
【従来の技術】
複数のアナログ入力信号に対しアナログディジタル変換（以下Ａ／Ｄ変換とする）を行なう場合、第１のアナログ入力信号のＡ／Ｄ変換が終了してから第２のアナログ入力信号のＡ／Ｄ変換を開始するというシリアル処理で問題なければ従来の一般的なアナログディジタル変換器（以下Ａ／Ｄ変換器とする）で済むが、このとき、ある時点における複数のアナログ入力信号間の相対的な関係を保った値を得ることはできない。例えば図８に示すように、従来の一般的なＡ／Ｄ変換器で２つのアナログ入力信号０及びアナログ入力信号１のＡ／Ｄ変換を行なう場合、Ａ／Ｄ変換器では時刻ｔ１のタイミングでアナログ入力信号０をサンプリングしてＡ／Ｄ変換を実行し、時刻ｔ２のタイミングでアナログ入力信号１をサンプリングしてＡ／Ｄ変換を実行する。つまり、アナログ入力信号０の変換結果は時刻ｔ１の時点でのレベルに対しての結果であり、アナログ入力信号１は時刻ｔ２の時点でのレベルに対しての結果であるので、２つのアナログ入力信号０及びアナログ入力信号１の相対的な関係によって処理を行なう装置では、アナログ入力信号０及びアナログ入力信号１が絶えず変化しているような場合、相対的な関係を保った値を正しく得ることができない。
【０００３】
そこで、上記の問題点を解消するために、複数のアナログ入力信号の同時サンプリングを行なって、サンプリング時点における複数のアナログ入力信号のレベルを同時に保持した後、順次Ａ／Ｄ変換処理を行なうＡ／Ｄ変換器として、例えば特開平８−２６５１５５号公報に開示された構成が提案されている。
【０００４】
従来例のＡ／Ｄ変換器は、図９に示すように、内部バス８０に接続されたコントロールロジック７９が出力する入力端子選択信号８１により入力セレクタ６８が制御されて、アナログ入力端子６０、６１、６２、６３、６４、６５、６６、６７のうちの例えばアナログ入力端子６０、６１が選択されてサンプルホールド回路６９、７０に接続され、コントロールロジック７９が出力するサンプリング信号８２によりアナログ入力端子６０、６１のレベルがサンプルホールド回路６９、７０に保持された後、コントロールロジック７９が出力するコンパレータ動作許可信号８３、８４により制御されてサンプルホールド回路６９、７０の保持電圧と分圧電圧８６とを比較する電圧コンパレータ７１、７２と、直列抵抗ストリング７４及びタップセレクタ７５により構成されコントロールロジック７９が出力する分圧レベル切替信号８５により制御されて分圧電圧８６を出力する分圧レベル生成部７３と、電圧コンパレータ７１、７２から出力される比較結果が入力される逐次変換レジスタ７６と、コントロールロジック７９が出力するラッチ信号８７、８８により逐次変換レジスタ７６から出力される変換結果が格納される変換結果格納レジスタ７７、７８と、により、先ずアナログ入力端子６０に入力されるアナログ入力信号０のＡ／Ｄ変換が行われ、次にアナログ入力端子６１に入力されるアナログ入力信号１のＡ／Ｄ変換が行われ、すべてのＡ／Ｄ変換が終了すると割込み信号８９が出力されるようになっている。
【０００５】
【発明が解決しようとする課題】
ところで、サンプルホールド回路６９、７０にはアナログ入力信号のレベルを保持するためにコンデンサ素子が用いられるが、一般的なコンデンサ素子は時間経過とともに蓄えられた電荷がリーク放電されてしまうという特徴を持っている。したがって、図９に示す従来例のＡ／Ｄ変換器においては、アナログ入力信号０及びアナログ入力信号１のレベルは同時にサンプルホールド回路６９、７０に保持されるにも関わらず、アナログ入力信号０のＡ／Ｄ変換が終了してからアナログ入力信号１のＡ／Ｄ変換動作が開始されるため、サンプルホールド回路６９が保持するアナログ入力信号０のレベルに対するＡ／Ｄ変換終了までの間に、サンプルホールド回路７０に保持されているアナログ入力信号１のレベルがコンデンサ素子のリーク放電により低下してしまい、アナログ入力信号１に対するＡ／Ｄ変換が開始された時には、サンプリング直後のレベルより低いレベルがＡ／Ｄ変換の対象レベルとなって、２つのアナログ入力信号０及びアナログ入力信号１の相対的な関係を保った値を得ることができないという問題がある。
【０００６】
さらに図１０を参照して説明すると、アナログ入力信号０のサンプリング直後のレベルをＡ（Ｖ）とし、アナログ入力信号１のサンプリング直後のレベルをＢ（Ｖ）とすれば、アナログ入力信号０のＡ／Ｄ変換はサンプリング直後のＡ（Ｖ）を元に開始するのに対し、アナログ入力信号１のＡ／Ｄ変換はアナログ入力信号０に対するＡ／Ｄ変換が終了してから開始されるので、アナログ入力信号０のＡ／Ｄ変換中にアナログ入力信号１のサンプルホールド回路７０がリーク放電してしまった電圧をｂ（Ｖ）とすると、アナログ入力信号１のＡ／Ｄ変換はＢ−ｂ（Ｖ）を元に開始されてしまう。なお、図１０において○印が逐次比較動作のタイミングを示している。このため、サンプリング直後は（Ａ：Ｂ）の相対的な値であるのに対し、得られた変換結果は（Ａ：Ｂ−ｂ）となってしまう。また、上記問題を解決するためにリーク放電のないコンデンサ素子を採用しようとすれば、回路規模の増大が避けられないため、シングルチップマイクロコンピュータなどに適用することができない。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであって、複数のアナログ入力信号間の相対的な関係を保った値を得ることができるＡ／Ｄ変換器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のアナログディジタル変換器は、複数のアナログ入力信号を個別に選択して出力する入力セレクタと、前記入力セレクタの出力信号を個別にサンプリングして保持出力する複数のサンプルホールド回路と、前記複数のサンプルホールド回路の出力信号を選択して出力する変換対象セレクタと、前記変換対象セレクタの出力信号と基準電圧とを比較する電圧コンパレータと、前記電圧コンパレータの出力信号が入力される逐次変換レジスタと、複数の変換結果格納レジスタと、前記逐次変換レジスタの内容を選択された前記変換結果格納レジスタに格納する変換結果格納先セレクタと、を備えることを特徴とする。
【０００９】
また、前記変換対象セレクタが、選択信号によりオンオフされるアナログスイッチを備えることを特徴とする。
【００１０】
また、前記変換対象セレクタが、前記アナログスイッチの前段にボルテージホロワ回路を備えることを特徴とする。
【００１１】
また、前記複数のサンプルホールド回路が、同時にサンプリングを行うことを特徴とする。
【００１２】
また、前記変換対象セレクタの選択が固定されて、１つのアナログ入力信号の逐次変換が行われることを特徴とする。
【００１３】
また、前記変換対象セレクタの選択が切替えられる度に、複数のアナログ入力信号の逐次変換における１回の比較が順次行われることを特徴とする。
【００１４】
また、前記複数のアナログ入力信号の変換結果が、前記複数の変換結果格納レジスタに格納されることを特徴とする。
【００１５】
また、前記入力セレクタにより選択されるアナログ入力信号のみが内部に取り込まれることを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態を図面を参照して説明する。図１は、本発明の第１の実施の形態のアナログディジタル変換器の構成図である。図１に示すように、本発明の第１の実施の形態のアナログディジタル変換器は、アナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７と、入力セレクタ１と、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７と、変換対象セレクタ２と、電圧コンパレータ３と、分圧レベル生成部４と、逐次変換レジスタ７と、変換結果格納先セレクタ８と、変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７と、コントロールロジック９と、を備える。
【００１７】
さらに、変換対象セレクタ２は、ボルテージホロア回路３０、３１、３２、３３、３４、３５、３６、３７と、アナログスイッチ４０、４１、４２、４３、４４、４５、４６、４７と、を備え、分圧レベル生成部４は、一端にアナログ基準電圧ＡＶＲＥＦが与えられ他端にアナログ低電位側電源電圧ＡＶＳＳが与えられる直列抵抗ストリング５と、直列抵抗ストリング５の任意の分圧タップ接続を切替えるタップセレクタ６と、を備え、コントロールロジック９は、制御回路１８と、入力端子選択レジスタ１９と、動作モードレジスタ２８と、を備える。
【００１８】
入力セレクタ１が、複数のアナログ入力信号を個別に選択して出力し、複数のサンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７が、入力セレクタ１の出力信号を個別にサンプリングして保持出力する。
【００１９】
変換対象セレクタ２が、複数のサンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７の出力信号を選択して出力し、電圧コンパレータ３が、変換対象セレクタ２の出力信号と比較基準電圧としての後述する分圧電圧１０２とを比較する。
【００２０】
逐次変換レジスタ７には、電圧コンパレータ３の出力信号が入力され、変換結果格納先セレクタ８が、逐次変換レジスタ７の内容を複数の変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７のうちの選択された変換結果格納レジスタに格納する。
【００２１】
制御レジスタとしての入力端子選択レジスタ１９と動作モードレジスタ２８とが、内部バス２９を介して図示されていないＣＰＵに接続され、ＣＰＵからのアクセスによりＡ／Ｄ変換器の動作を制御する。
【００２２】
入力端子選択レジスタ１９が、アナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７のうちから、Ａ／Ｄ変換を行なうアナログ入力端子を選択する。
【００２３】
動作モードレジスタ２８が、Ａ／Ｄ変換動作の開始及び停止、Ａ／Ｄ変換スピードの選択など動作モードを設定する。
【００２４】
制御回路１８が、入力端子選択レジスタ１９、動作モードレジスタ２８、或は変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７など他のブロックからの情報を元に、設定された変換スピードに基づく制御タイミングで、Ａ／Ｄ変換動作に関わる各種制御信号を生成する。
【００２５】
入力端子選択レジスタ１９から出力される入力端子選択信号１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７は、入力セレクタ１に供給される。
【００２６】
入力端子の選択はＡ／Ｄ変換動作の開始以前に行うものであり、アナログ入力端子を１つのみ選択することも、複数選択することも可能である。
【００２７】
制御回路１８から出力されるサンプリング信号１２０、１２１、１２２、１２３、１２４、１２５、１２６、１２７は、Ａ／Ｄ変換動作の開始に伴い、入力選択信号１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７で選択されたアナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７の各アナログ入力信号レベルをサンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７がそれぞれ有する図示されていないコンデンサ素子への充電を許可する信号である。
【００２８】
サンプリング信号１２０、１２１、１２２、１２３、１２４、１２５、１２６、１２７は、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７に対し１対１に対応して供給され、アナログ入力端子が複数選択された場合には独立したタイミングでサンプリングすることも、同時にサンプリングすることも可能である。
【００２９】
制御回路１８から出力される変換対象選択信号１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７は、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７が保持出力する各アナログ入力信号レベルの電圧コンパレータ３への供給を許可する信号であり、アナログ入力端子選択レジスタ１９の出力と変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７から供給される変換ステータス信号１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７とにより、各アナログ入力信号を電圧コンパレータ３に供給するタイミングに同期して生成される。
【００３０】
逐次変換形Ａ／Ｄ変換器はアナログ入力信号レベルと分圧レベル生成部４が生成する分圧電圧１０２とを複数回比較することにより変換結果が得られるため、変換ステータス信号１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７は、Ａ／Ｄ変換動作における逐次比較動作の何回目かを示す信号である。
【００３１】
制御回路１８から出力されるコンパレータ動作許可信号１００は、電圧コンパレータ３の動作を制御する信号であり、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７に保持されるアナログ入力信号レベルと分圧レベル生成部４が生成する分圧電圧１０２とを比較するタイミングで有効となる。
【００３２】
制御回路１８から出力される分圧レベル切替信号１０１は、逐次変換レジスタ７の内容に基づき分圧レベル生成部４で生成する分圧電圧１０２を設定する信号である。
【００３３】
複数のアナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７は、Ａ／Ｄ変換の対象となるアナログ入力信号の入力端子であり、それぞれに異なるアナログ入力信号を受けることができる。一般的にシングルチップマイクロコンピュータでは入出力ポートやタイマなど周辺機能の入出力端子と兼用される。
【００３４】
入力セレクタ１は、制御回路１８から供給される入力端子選択信号１１０に基づきアナログ入力端子１０を選択して出力し、入力端子選択信号１１１に基づきアナログ入力端子１１を選択して出力し、入力端子選択信号１１２に基づきアナログ入力端子１２を選択して出力し、入力端子選択信号１１３に基づきアナログ入力端子１３を選択して出力し、入力端子選択信号１１４に基づきアナログ入力端子１４を選択して出力し、入力端子選択信号１１５に基づきアナログ入力端子１５を選択して出力し、入力端子選択信号１１６に基づきアナログ入力端子１６を選択して出力し、入力端子選択信号１１７に基づきアナログ入力端子１７を選択して出力し、選択されるアナログ入力信号のみを内部に取り込む。
【００３５】
入力セレクタ１で選択されないアナログ入力端子は入出力ポートや周辺機能端子として使用することができる。
【００３６】
複数のサンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７は、複数のアナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７に１対１に対応して備えられ、サンプルホールド回路２０がサンプリング信号１２０に基づき入力セレクタ１から出力されるアナログ入力端子１０から取り込まれるアナログ入力信号をサンプリングして保持出力し、サンプルホールド回路２１がサンプリング信号１２１に基づき入力セレクタ１から出力されるアナログ入力端子１１から取り込まれるアナログ入力信号をサンプリングして保持出力し、サンプルホールド回路２２がサンプリング信号１２２に基づき入力セレクタ１から出力されるアナログ入力端子１２から取り込まれるアナログ入力信号をサンプリングして保持出力し、サンプルホールド回路２３がサンプリング信号１２３に基づき入力セレクタ１から出力されるアナログ入力端子１３から取り込まれるアナログ入力信号をサンプリングして保持出力し、サンプルホールド回路２４がサンプリング信号１２４に基づき入力セレクタ１から出力されるアナログ入力端子１４から取り込まれるアナログ入力信号をサンプリングして保持出力し、サンプルホールド回路２５がサンプリング信号１２５に基づき入力セレクタ１から出力されるアナログ入力端子１５から取り込まれるアナログ入力信号をサンプリングして保持出力し、サンプルホールド回路２６がサンプリング信号１２６に基づき入力セレクタ１から出力されるアナログ入力端子１６から取り込まれるアナログ入力信号をサンプリングして保持出力し、サンプルホールド回路２７がサンプリング信号１２７に基づき入力セレクタ１から出力されるアナログ入力端子１７から取り込まれるアナログ入力信号をサンプリングして保持出力する。
【００３７】
サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７は、コンデンサ素子にアナログ入力信号レベルを充電する構成である。
【００３８】
変換対象セレクタ２では、アナログスイッチ４０、４１、４２、４３、４４、４５、４６、４７が、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７に１対１に対応して備えられ、アナログスイッチ４０が変換対象選択信号１４０に基づきオンオフされて変換対象選択信号１４０が有効のときサンプルホールド回路２０の保持出力を選択して次段の電圧コンパレータ３に出力し、アナログスイッチ４１が変換対象選択信号１４１に基づきオンオフされて変換対象選択信号１４１が有効のときサンプルホールド回路２１の保持出力を選択して次段の電圧コンパレータ３に出力し、アナログスイッチ４２が変換対象選択信号１４２に基づきオンオフされて変換対象選択信号１４２が有効のときサンプルホールド回路２２の保持出力を選択して次段の電圧コンパレータ３に出力し、アナログスイッチ４３が変換対象選択信号１４３に基づきオンオフされて変換対象選択信号１４３が有効のときサンプルホールド回路２３の保持出力を選択して次段の電圧コンパレータ３に出力し、アナログスイッチ４４が変換対象選択信号１４４に基づきオンオフされて変換対象選択信号１４４が有効のときサンプルホールド回路２４の保持出力を選択して次段の電圧コンパレータ３に出力し、アナログスイッチ４５が変換対象選択信号１４５に基づきオンオフされて変換対象選択信号１４５が有効のときサンプルホールド回路２５の保持出力を選択して次段の電圧コンパレータ３に出力し、アナログスイッチ４６が変換対象選択信号１４６に基づきオンオフされて変換対象選択信号１４６が有効のときサンプルホールド回路２６の保持出力を選択して次段の電圧コンパレータ３に出力し、アナログスイッチ４７が変換対象選択信号１４７に基づきオンオフされて変換対象選択信号１４７が有効のときサンプルホールド回路２７の保持出力を選択して次段の電圧コンパレータ３に出力する。
【００３９】
ここで、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７はコンデンサ素子によりアナログ入力信号を保持出力するので、蓄えられた電荷をリーク放電させないよう、アナログスイッチ４０、４１、４２、４３、４４、４５、４６、４７の前段に１対１に対応してボルテージホロワ回路３０、３１、３２、３３、３４、３５、３６、３７を配置する。
【００４０】
分圧レベル生成部４は、Ａ／Ｄ変換を行なうアナログ入力信号レベルと比較する分圧電圧１０２を生成するブロックであり、分圧レベル切替信号１０１に基づきタップを切り替えて分圧電圧１０２を生成する。８ビット分解能であれば２５６個、１０ビット分解能であれば１０２４個の抵抗を直列抵抗ストリング５として配置し分圧レベルを生成する。
【００４１】
電圧コンパレータ３は、コンパレータ動作許可信号１００に基づき動作し、変換対象セレクタ２から供給されるアナログ入力信号レベルと分圧電圧１０２とを比較し、比較結果を逐次変換レジスタ７に供給する。
【００４２】
逐次変換レジスタ７は、電圧コンパレータ３の比較結果出力を最上位ビットから保持し、制御回路１８は、その内容に基づいて次の比較を行なうべく分圧レベル切替信号１０１を生成する。
【００４３】
最下位ビットまで比較結果を保持するとＡ／Ｄ変換終了であり、制御回路１８は、割込み信号１０４を発生してＣＰＵにＡ／Ｄ変換が終了した旨を通知する。
【００４４】
変換結果格納先セレクタ８は、変換対象選択信号１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７に基づき、アナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７のＡ／Ｄ変換に対応する逐次変換レジスタ７の内容を変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７に供給する。
【００４５】
複数の変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７は、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７に１対１に対応して備えられ、逐次変換レジスタ７の内容が格納されるレジスタであり、それぞれ前回比較結果１０３を変換結果格納先セレクタ８を介して逐次変換レジスタ７及び制御回路１８にフィードバックするとともに、逐次変換動作の何回目かを表す変換ステータス信号１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７を制御回路１８に供給し、Ａ／Ｄ変換終了時に格納されている内容が、対応するアナログ入力端子のＡ／Ｄ変換結果となる。
【００４６】
次に動作を説明する。図２は、本実施の形態のアナログディジタル変換器のタイミングチャートであり、一例として３つのアナログ入力端子１０、１１、１２を選択する場合について示している。
【００４７】
先ず、動作モードが設定され、入力端子選択信号１１０、１１１、１１２によりアナログ入力端子１０、１１、１２が選択されて、次にＡ／Ｄ変換が開始され、次にサンプリング信号１２０、１２１、１２２により同時サンプリングが行われる。
【００４８】
変換対象選択信号１４０、１４１、１４２は、サンプルホールド回路２０、２１、２２に充電されたアナログ入力信号レベルを次段の電圧コンパレータ３への供給を許可する信号であり、入力端子選択レジスタ１９の出力と、変換結果格納レジスタ５０、５１、５２から供給される変換ステータス信号１５０、１５１、１５２とにより、制御回路１８内で生成されるアナログ入力信号供給タイミング（コンパレータ動作許可信号１００が有効になる前にアナログ入力信号のレベルを電圧コンパレータ３に供給するタイミング）に同期して生成される。
【００４９】
Ａ／Ｄ変換開始直後、選択されたアナログ入力端子１０、１１、１２に対応する変換結果格納レジスタ５０、５１、５２が１回目の変換であることを変換ステータス信号１５０、１５１、１５２により制御回路１８に通知する。
【００５０】
制御回路１８は、変換ステータス信号１５０、１５１、１５２を受けて入力端子選択レジスタ１９の出力（ここでは０７（１６進数）＝０００００１１１（２進数）である）により最下位ビットから順次変換対象選択信号１４０、１４１、１４２を生成する。なお、以下の説明において、特記しない限り、数値は１６進数とする。
【００５１】
図２中のＡ期間では、アナログ入力端子１０に対応する変換対象選択信号１４０が有効になり、比較動作が行われて１回目の比較結果が変換結果格納レジスタ５０に格納されると、アナログ入力端子１０に対する変換ステータス信号１５０は２回目となる。
【００５２】
しかし、アナログ入力端子１１、１２の比較動作の１回目が終了していないのでアナログ入力端子１０に対しての２回目の比較動作開始は保留される。
【００５３】
次にＢ期間では、アナログ入力端子１１に対応する変換対象選択信号１４１が有効になり、１回目の比較動作が行われ、同様に２回目の比較動作は保留される。
【００５４】
次にＣ期間では、アナログ入力端子１２に対応する変換対象選択信号１４２が有効になり、１回目の比較動作が行われ、同様に２回目の比較動作は保留される。
【００５５】
以上で選択されたアナログ入力端子１０、１１、１２の１回目の比較が終わるので、引き続き変換ステータス２回目の比較動作が開始される。
【００５６】
Ｄ期間では、アナログ入力端子１０に対応する変換対象選択信号１４０が有効になり、比較動作が行われて２回目の比較結果が変換結果格納レジスタ５０に格納されるとアナログ入力端子１０に対する変換ステータス信号１５０は３回目となる。
【００５７】
しかし、アナログ入力端子１１、１２の比較動作の２回目が終了していないのでアナログ入力端子１０に対しての３回目の比較動作開始は保留される。
【００５８】
次にＥ期間では、アナログ入力端子１１に対応する変換対象選択信号１４１が有効になり、２回目の比較動作が行われ、同様に３回目の比較動作は保留される。
【００５９】
次にＦ期間では、アナログ入力端子１２に対応する変換対象選択信号１４２が有効になり、２回目の比較動作が行われ、同様に３回目の比較動作は保留される。
【００６０】
以上で選択されたアナログ入力端子１０、１１、１２の２回目の比較が終わり、引き続き変換ステータス３回目、４回目と行ない、Ａ／Ｄ変換結果を得る回数まで繰り返される。
【００６１】
ここで、図２中の時間Ｔ及びｔは次の条件を満たす必要がある。時間Ｔは複数のサンプルホールド回路のそれぞれのコンデンサ素子が同時に接続されて互いに充放電しないようにするための時間であり、時間ｔは電圧コンパレータの比較動作に必要な時間である。
【００６２】
同様に、図３は、３つのアナログ入力端子１１、１３、１５を選択する場合について示している。
【００６３】
先ず、動作モードが設定され、入力端子選択信号１１１、１１３、１１５によりアナログ入力端子１１、１３、１５が選択されて、次にＡ／Ｄ変換が開始され、次にサンプリング信号１２１、１２３、１２５により同時サンプリングが行われる。
【００６４】
Ａ／Ｄ変換開始直後、選択されたアナログ入力端子１１、１３、１５に対応する変換結果格納レジスタ５１、５３、５５が１回目の変換であることを変換ステータス信号１５１、１５３、１５５により制御回路１８に通知する。
【００６５】
制御回路１８は、変換ステータス信号１５１、１５３、１５５を受けて入力端子選択レジスタ１９の出力（ここでは２Ａ＝００１０１０１０（２進数）である）により最下位ビットから順次変換対象選択信号１４１、１４３、１４５を生成する。
【００６６】
図３中のＡ期間では、アナログ入力端子１１に対応する変換対象選択信号１４１が有効になり、比較動作が行われて１回目の比較結果が変換結果格納レジスタ５１に格納されるとアナログ入力端子１１に対する変換ステータス信号１５１は２回目となる。
【００６７】
しかし、アナログ入力端子１３、１５の比較動作の１回目が終了していないのでアナログ入力端子１１に対しての２回目の比較動作開始は保留される。
【００６８】
次にＢ期間では、アナログ入力端子１３に対応する変換対象選択信号１４３が有効になり、１回目の比較動作が行われ、同様に２回目の比較動作は保留される。
【００６９】
次にＣ期間では、アナログ入力端子１５に対応する変換対象選択信号１４５が有効になり、１回目の比較動作が行われ、同様に２回目の比較動作は保留される。
【００７０】
以上で選択されたアナログ入力端子１１、１３、１５の１回目の比較が終わるので、引き続き変換ステータス２回目の比較動作が開始される。
【００７１】
Ｄ期間では、アナログ入力端子１１に対応する変換対象選択信号１４１が有効になり、比較動作が行われて２回目の比較結果が変換結果格納レジスタ５１に格納されるとアナログ入力端子１１に対する変換ステータス信号１５１は３回目となる。
【００７２】
しかし、アナログ入力端子１３、１５の比較動作の２回目が終了していないのでアナログ入力端子１１に対しての３回目の比較動作開始は保留される。
【００７３】
次にＥ期間では、アナログ入力端子１３に対応する変換対象選択信号１４３が有効になり、２回目の比較動作が行われ、同様に３回目の比較動作は保留される。
【００７４】
次にＦ期間では、アナログ入力端子１５に対応する変換対象選択信号１４５が有効になり、２回目の比較動作が行われ、同様に３回目の比較動作は保留される。
【００７５】
以上で選択されたアナログ入力端子１１、１３、１５の２回目の比較が終わり、引き続き変換ステータス３回目、４回目と行ない、Ａ／Ｄ変換結果を得る回数まで繰り返される。
【００７６】
さらに、詳細に動作を説明する。初めに、１つのアナログ入力端子１０のみを選択してＡ／Ｄ変換を行なう場合について図４に示すタイミングチャートを参照して説明する。
【００７７】
Ａ／Ｄ変換を行なうにあたりＣＰＵはコントロールロジック９内の入力端子選択レジスタ１９に対して、どの端子のＡ／Ｄ変換を行なうかの設定を行なう。
【００７８】
また、ＣＰＵはＡ／Ｄ変換動作の開始前に動作モードレジスタ２８に対して動作モードの設定、例えば変換スピードや割込み発生の制御などを行なう。
【００７９】
これら各設定が完了した後、ＣＰＵはＡ／Ｄ変換動作の開始を動作モードレジスタ２８に設定する。
【００８０】
Ａ／Ｄ変換動作を開始すると、先ずアナログ入力端子１０に入力されているアナログ入力信号０が取り込まれサンプルホールド回路２０に供給される。
【００８１】
このとき、アナログ入力端子１０のみが選択されているので、入力セレクタ１からはアナログ入力端子１０のアナログ入力信号０のみ内部に取り込まれ、制御回路１８からはサンプリング信号１２０のみが出力され、アナログ入力端子１０から入力されるアナログ入力信号０のレベルがサンプルホールド回路２０にサンプリング保持され、サンプリング信号１２０の立下がりと同時にホールド状態となってＡ／Ｄ変換が終了するまでそのレベルを保持する。
【００８２】
サンプルホールド回路２０がアナログ入力信号０のレベルを保持すると、分圧レベル生成部４が出力する分圧電圧１０２との逐次比較動作が開始される。
【００８３】
ここでは、分圧レベル生成部４は直列抵抗ストリング５として２５６個の抵抗が直列配置され、タップセレクタ６により８ビット分解能の分圧電圧１０２を生成する構成とする。
【００８４】
逐次比較動作が開始されると、アナログ入力端子１０に対応する変換結果格納レジスタ５０のみが１回目の比較動作であることを示す変換ステータス信号１５０を制御回路１８に供給すると同時に、変換結果格納レジスタ５０の初期値である００を逐次変換レジスタ７に格納する。
【００８５】
逐次変換レジスタ７に００が格納されると、８ビットデータの最上位ビットである７ビット目が自動的にセットされて８０になり、これを受けて制御回路１８が分圧レベル生成部４に対して（１／２）×ＶＲＥＦの分圧電圧１０２を出力するように分圧レベル切替信号１０１を出力する。
【００８６】
また、制御回路１８が変換対象選択信号１４０を有効にし、サンプルホールド回路２０の保持しているアナログ入力信号０のレベルを電圧コンパレータ３に供給する。ここでは、１つのアナログ入力信号０の逐次変換を行うのであるから、変換対象選択信号１４０のみが出力され、変換対象セレクタ２の選択が固定される。
【００８７】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号０のレベルと分圧電圧１０２の（１／２）×ＶＲＥＦとの比較を行なう。
【００８８】
アナログ入力信号０のレベルが（１／２）×ＶＲＥＦ以上の場合は、逐次変換レジスタ７の７ビット目はセットされた状態である８０を保持し、（１／２）×ＶＲＥＦ未満の場合は、逐次変換レジスタ７の７ビット目はリセットされ００となる。
【００８９】
以上が１回目の比較動作であり、逐次変換レジスタ７の内容が変換結果格納レジスタ５０に格納され、アナログ入力端子１０に対する変換ステータス信号１５０は２回目になる。
【００９０】
このとき、アナログ入力端子１１、１２、１３、１４、１５、１６、１７は対象として選択されていないので変換結果格納レジスタ５１、５２、５３、５４、５５、５６、５７は変換ステータスを出力しない。そのため引き続きアナログ入力信号０の２回目の比較動作が開始される。
【００９１】
変換結果格納レジスタ５０は２回目の比較動作であることを示す変換ステータス信号１５０を制御回路１８に供給すると同時に、格納されている１回目の比較結果１０３（８０又は００）を逐次変換レジスタ７に格納する。
【００９２】
逐次変換レジスタ７に前回比較結果１０３が格納されると６ビット目が自動的にセットされてＣ０又は４０になり、これを受けて制御回路１８が分圧レベル生成部４に対して分圧レベル切替信号１０１を出力する。
【００９３】
ここで、分圧レベル切替信号１０１が、逐次変換レジスタ７がＣ０の場合、即ち１回目の比較結果で（１／２）×ＶＲＥＦ以上の場合は（３／４）×ＶＲＥＦを、逐次変換レジスタ７が４０の場合、即ち１回目の比較結果で（１／２）×ＶＲＥＦ未満の場合は（１／４）×ＶＲＥＦを分圧電圧１０２として出力させる。
【００９４】
また、制御回路１８が変換対象選択信号１４０を有効にし、サンプルホールド回路２０の保持しているアナログ入力信号０のレベルを電圧コンパレータ３に供給する。
【００９５】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号０のレベルと分圧電圧１０２の（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦとの比較を行なう。
【００９６】
アナログ入力信号０のレベルが（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦ以上の場合は逐次変換レジスタ７の６ビット目はセットされた状態を保持し、（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦ未満の場合は逐次変換レジスタ７の６ビット目はリセットされる。ここで、逐次変換レジスタ７の値はＣ０、８０、４０、００の何れかになる。なお、図４ではＧＧとして記載している。
【００９７】
以上が２回目の比較動作であり、逐次変換レジスタ７の内容が変換結果格納レジスタ５０に格納され、変換ステータス信号１５０は３回目になる。
【００９８】
引き続きアナログ入力端子１０に対する３回目以降の比較動作が行われるが、３回目以降の比較動作は１回目、２回目の動作と同様であるため、７回目の比較動作までの説明は省略する。Ａ／Ｄ変換器は８ビット分解能としたので、８回の比較動作が終了した時点でＡ／Ｄ変換結果が得られる。
【００９９】
７回目の比較動作が終了すると、アナログ入力端子１０に対する変換ステータス信号１５０は８回目になる。
【０１００】
変換結果格納レジスタ５０は８回目の比較動作であることを示す変換ステータス信号１５０を制御回路１８に供給すると同時に、格納されている７回目の比較結果１０３（図４ではＸＸとして記載している）を逐次変換レジスタ７に格納する。
【０１０１】
逐次変換レジスタ７に前回比較結果１０３が格納されると最下位ビットである０ビット目が自動的にセットされＹＹになり、これを受けて制御回路１８が分圧レベル生成部４に対して分圧レベル切替信号１０１を出力する。
【０１０２】
ここで分圧レベル切替信号１０１が、１回目から７回目までの比較結果に基く（ｘ／２５６）×ＶＲＥＦの分圧電圧１０２を出力させる。
【０１０３】
また、制御回路１８が変換対象選択信号１４０を有効にし、サンプルホールド回路２０の保持しているアナログ入力信号０のレベルを電圧コンパレータ３に供給する。
【０１０４】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号０のレベルと分圧電圧１０２の（ｘ／２５６）×ＶＲＥＦとの比較を行なう。
【０１０５】
アナログ入力信号０のレベルが（ｘ／２５６）×ＶＲＥＦ以上の場合は逐次変換レジスタ７の０ビット目はセットされた状態を保持し、（ｘ／２５６）×ＶＲＥＦ未満の場合は逐次変換レジスタ７の０ビット目はリセットされる。なお、図４ではＺＺとして記載している。
【０１０６】
以上が８回目の比較動作であり、逐次変換レジスタ７の内容が変換結果格納レジスタ５０に格納されると、Ａ／Ｄ変換動作が終了しＣＰＵに対して割込み信号１０４を発生し通知する。
【０１０７】
次に、複数のアナログ入力端子１０、１１を選択して同時にＡ／Ｄ変換を行なう場合について図５、図６に示すタイミングチャートを参照して説明する。
【０１０８】
Ａ／Ｄ変換を行なうにあたりＣＰＵはコントロールロジック９内の入力端子選択レジスタ１９に対して、どの端子のＡ／Ｄ変換を行なうかの設定を行なう。
【０１０９】
また、ＣＰＵはＡ／Ｄ変換動作の開始前に動作モードレジスタ２８に対して動作モードの設定、例えば変換スピードや割込み発生の制御などを行なう。
【０１１０】
これら各設定が完了した後、ＣＰＵはＡ／Ｄ変換動作の開始を動作モードレジスタ２８に設定する。
【０１１１】
Ａ／Ｄ変換動作を開始すると、先ず、アナログ入力端子１０に入力されているアナログ入力信号０が取り込まれてサンプルホールド回路２０に供給され、アナログ入力端子１１に入力されているアナログ入力信号１が取り込まれてサンプルホールド回路２１に供給される。
【０１１２】
このとき、アナログ入力端子１０、１１が選択されているので、入力セレクタ１からはアナログ入力端子１０、１１のアナログ入力信号０、１のみが内部に取り込まれ、制御回路１８からはサンプリング信号１２０、１２１のみが出力され、アナログ入力端子１０、１１から入力されるアナログ入力信号０、１のレベルがサンプルホールド回路２０、２１に同時にサンプリング保持され、サンプリング信号１２０、１２１の立下がりと同時にホールド状態となってＡ／Ｄ変換が終了するまでそのレベルを保持する。
【０１１３】
サンプルホールド回路２０、２１がアナログ入力信号０、１のレベルを保持すると、分圧レベル生成部４の出力する分圧電圧１０２との逐次比較動作が開始される。
【０１１４】
逐次比較動作が開始されると、アナログ入力端子１０、１１に対応する変換結果格納レジスタ５０、５１が１回目の比較動作であることを示す変換ステータス信号１５０、１５１を制御回路１８に供給すると同時に、変換結果格納レジスタ５０、５１の初期値である００を逐次変換レジスタ７に格納する。
【０１１５】
このとき、制御回路１８と逐次変換レジスタ７とは、入力端子選択レジスタ１９に設定された下位ビット側から順次変換を行なう制御を行う。即ち、変換結果格納レジスタ５０、５１から同時に変換ステータス信号１５０、１５１が出力された場合は、変換結果格納レジスタ５０の処理を先に行ない、変換結果格納レジスタ５１の処理を後に行なう。
【０１１６】
したがって、比較動作の開始直後は、制御回路１８及び逐次変換レジスタ７には変換結果格納レジスタ５０のデータが有効になっている。
【０１１７】
逐次変換レジスタ７に００が格納されると、７ビット目が自動的にセットされ８０になり、これを受けて制御回路１８が分圧レベル生成部４に対して（１／２）×ＶＲＥＦの分圧電圧１０２を出力するように分圧レベル切替信号１０１を出力する。
【０１１８】
また、制御回路１８が変換対象選択信号１４０を有効にし、サンプルホールド回路２０の保持しているアナログ入力信号０のレベルを電圧コンパレータ３に供給する。
【０１１９】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号０のレベルと分圧電圧１０２の（１／２）×ＶＲＥＦとの比較を行なう。
【０１２０】
アナログ入力信号０のレベルが（１／２）×ＶＲＥＦ以上の場合は、逐次変換レジスタ７の７ビット目はセットされた状態である８０を保持し、（１／２）×ＶＲＥＦ未満の場合は、逐次変換レジスタ７の７ビット目はリセットされ００となる。
【０１２１】
以上がアナログ入力信号０の１回目の比較動作であり、逐次変換レジスタ７の内容が変換結果格納レジスタ５０に格納され、変換結果格納レジスタ５０が出力する変換ステータス信号１５０は２回目になる。
【０１２２】
ここでは、複数のアナログ入力端子１０、１１が選択されており、アナログ入力信号１の１回目の比較動作が終了していないので、アナログ入力信号０の２回目の比較動作は保留され、アナログ入力信号１の１回目の比較動作を開始する。
【０１２３】
アナログ入力信号０の１回目の比較動作が終了すると、制御回路１８及び逐次変換レジスタ７には変換結果格納レジスタ５１のデータが有効になっている。
【０１２４】
逐次変換レジスタ７に００が格納されると、７ビット目が自動的にセットされ８０になり、これを受けて制御回路１８が分圧レベル生成部４に対して（１／２）×ＶＲＥＦの分圧電圧１０２を出力するように分圧レベル切替信号１０１を出力する。
【０１２５】
また、制御回路１８が変換対象選択信号１４１を有効にし、サンプルホールド回路２１の保持しているアナログ入力信号１のレベルを電圧コンパレータ３に供給する。
【０１２６】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号１のレベルと分圧電圧１０２の（１／２）×ＶＲＥＦとの比較を行なう。
【０１２７】
アナログ入力信号１のレベルが（１／２）×ＶＲＥＦ以上の場合は、逐次変換レジスタ７の７ビット目はセットされた状態である８０を保持し、（１／２）×ＶＲＥＦ未満の場合は、逐次変換レジスタ７の７ビット目はリセットされ００となる。
【０１２８】
以上がアナログ入力信号１の１回目の比較動作であり、逐次変換レジスタ７の内容が変換結果格納レジスタ５１に格納され、変換結果格納レジスタ５１が出力する変換ステータス信号１５１は２回目になる。
【０１２９】
ここでは、複数のアナログ入力端子１０、１１が選択されており、アナログ入力端子１２、１３、１４、１５、１６、１７は変換対象ではないので制御回路１８が引き続きアナログ入力信号０の２回目の比較動作が開始される。
【０１３０】
変換結果格納レジスタ５０は２回目の比較動作であることを示す変換ステータス信号１５０を制御回路１８に供給すると同時に、格納されている１回目の比較結果１０３（８０又は００）を逐次変換レジスタ７に格納する。
【０１３１】
逐次変換レジスタ７に前回比較結果１０３が格納されると６ビット目が自動的にセットされＣ０又は４０になり、これを受けて制御回路１８が分圧レベル生成部４に対して分圧レベル切替信号１０１を出力する。
【０１３２】
ここで、分圧レベル切替信号１０１が、逐次変換レジスタ７がＣ０の場合、即ち１回目の比較結果で（１／２）×ＶＲＥＦ以上の場合は（３／４）×ＶＲＥＦを、逐次変換レジスタ７が４０の場合、即ち１回目の比較結果で（１／２）×ＶＲＥＦ未満の場合は（１／４）×ＶＲＥＦを分圧電圧１０２として出力させる。
【０１３３】
また、制御回路１８が変換対象選択信号１４０を有効にし、サンプルホールド回路２０の保持しているアナログ入力信号０のレベルを電圧コンパレータ３に供給する。
【０１３４】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号０のレベルと分圧電圧１０２の（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦとの比較を行なう。
【０１３５】
アナログ入力信号０のレベルが（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦ以上の場合は逐次変換レジスタ７の６ビット目はセットされた状態を保持し、（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦ未満の場合は逐次変換レジスタ７の６ビット目はリセットされる。ここで、逐次変換レジスタ７の値はＣ０、８０、４０、００の何れかになる。なお、図５ではＧＧとして記載している。
【０１３６】
以上がアナログ入力信号０の２回目の比較動作であり、逐次変換レジスタ７の内容が変換結果格納レジスタ５０に格納され、変換ステータス信号１５０は３回目になる。
【０１３７】
ここで、アナログ入力信号１の２回目の比較動作が終了していないのでアナログ入力信号０の３回目の比較動作は保留され、アナログ入力信号１の２回目の比較動作を開始する。
【０１３８】
変換結果格納レジスタ５１は２回目の比較動作であることを示す変換ステータス信号１５１を制御回路１８に供給すると同時に、格納されている１回目の比較結果１０３（８０又は００）を逐次変換レジスタ７に格納する。
【０１３９】
逐次変換レジスタ７に前回比較結果１０３が格納されると６ビット目が自動的にセットされＣ０又は４０となり、これを受けて制御回路１８が分圧レベル生成部４に対して分圧レベル切替信号１０１を出力する。
【０１４０】
ここで、分圧レベル切替信号１０１が、逐次変換レジスタ７がＣ０の場合、即ち１回目の比較結果で（１／２）×ＶＲＥＦ以上の場合は（３／４）×ＶＲＥＦを、逐次変換レジスタ７が４０の場合、即ち１回目の比較結果で（１／２）×ＶＲＥＦ未満の場合は（１／４）×ＶＲＥＦを分圧電圧１０２として出力させる。
【０１４１】
また、制御回路１８が変換対象選択信号１４１を有効にし、サンプルホールド回路２１の保持しているアナログ入力信号１のレベルを電圧コンパレータ３に供給する。
【０１４２】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号１のレベルと分圧電圧１０２の（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦとの比較を行なう。
【０１４３】
アナログ入力信号１のレベルが（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦ以上の場合は逐次変換レジスタ７の６ビット目はセットされた状態を保持し、（３／４）×ＶＲＥＦ又は（１／４）×ＶＲＥＦ未満の場合は逐次変換レジスタ７の６ビット目はリセットされる。ここで、逐次変換レジスタ７の値はＣ０、８０、４０、００の何れかになる。なお、図５ではＧＧ’として記載している。
【０１４４】
以上がアナログ入力信号１の２回目の比較動作であり、逐次変換レジスタ７の内容が変換結果格納レジスタ５１に格納され、変換ステータス信号１５１は３回目になる。
【０１４５】
引き続きアナログ入力信号０の３回目以降及びアナログ入力信号１の３回目以降の比較動作が行われるが、３回目以降の比較動作は１回目、２回目の動作と同様であるため、７回目の比較動作までの説明は省略する。Ａ／Ｄ変換器は８ビット分解能としたので、アナログ入力信号０及びアナログ入力信号１の８回の比較動作が終了した時点でＡ／Ｄ変換結果が得られる。
【０１４６】
アナログ入力信号０の８回目の比較動作が開始されると、変換結果格納レジスタ５０の８回目の比較動作であることを示す変換ステータス信号１５０と変換結果格納レジスタ５０に格納されている７回目までの比較結果１０３（図６ではＸＸとして記載している）が有効になり、制御回路１８と逐次変換レジスタ７に供給される。
【０１４７】
逐次変換レジスタ７に前回比較結果１０３が格納されると０ビット目が自動的にセットされＹＹとなり、これを受けて制御回路１８が分圧レベル生成部４に対して分圧レベル切替信号１０１を出力する。
【０１４８】
ここで分圧レベル切替信号１０１が、１回目から７回目までの比較結果に基く（ｘ／２５６）×ＶＲＥＦの分圧電圧１０２を出力させる。
【０１４９】
また、制御回路１８が変換対象選択信号１４０を有効にし、サンプルホールド回路２０の保持しているアナログ入力信号０のレベルを電圧コンパレータ３に供給する。
【０１５０】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号０のレベルと分圧電圧１０２の（ｘ／２５６）×ＶＲＥＦとの比較を行なう。
【０１５１】
アナログ入力信号０のレベルが（ｘ／２５６）×ＶＲＥＦ以上の場合は逐次変換レジスタ７の０ビット目はセットされた状態を保持し、（ｘ／２５６）×ＶＲＥＦ未満の場合は逐次変換レジスタ７の０ビット目はリセットされる。なお、図６ではＺＺとして記載している。
【０１５２】
以上がアナログ入力信号０の８回目の比較動作であり、逐次変換レジスタ７の内容であるＺＺが変換結果格納レジスタ５０に格納されると、アナログ入力信号０のＡ／Ｄ変換動作が終了し、引き続きアナログ入力信号１の８回目の比較動作を開始する。
【０１５３】
アナログ入力信号１の８回目の比較動作が開始されると、変換結果格納レジスタ５１の８回目の比較動作であることを示す変換ステータス信号１５１と変換結果格納レジスタ５１に格納されている７回目までの比較結果１０３（図６ではＸＸ’として記載している）が有効になり、制御回路１８と逐次変換レジスタ７に供給される。
【０１５４】
逐次変換レジスタ７に前回比較結果１０３が格納されると０ビット目が自動的にセットされＹＹ’となり、これを受けて制御回路１８が分圧レベル生成部４に対して分圧レベル切替信号１０１を出力する。
【０１５５】
ここで分圧レベル切替信号１０１が、１回目から７回目までの比較結果に基く（ｘ’／２５６）×ＶＲＥＦの分圧電圧１０２を出力させる。
【０１５６】
また、制御回路１８が変換対象選択信号１４１を有効にし、サンプルホールド回路２１の保持しているアナログ入力信号１のレベルを電圧コンパレータ３に供給する。
【０１５７】
その後、制御回路１８がコンパレータ動作許可信号１００を有効にし、アナログ入力信号１のレベルと分圧電圧１０２の（ｘ’／２５６）×ＶＲＥＦとの比較を行なう。
【０１５８】
アナログ入力信号１のレベルが（ｘ’／２５６）×ＶＲＥＦ以上の場合は逐次変換レジスタ７の０ビット目はセットされた状態を保持し、（ｘ’／２５６）×ＶＲＥＦ未満の場合は逐次変換レジスタ７の０ビット目はリセットされる。なお、図６ではＺＺ’として記載している。
【０１５９】
以上がアナログ入力信号１の８回目の比較動作であり、逐次変換レジスタ７の内容であるＺＺ’が変換結果格納レジスタ５１に格納されると、アナログ入力信号０とアナログ入力信号１との両方のＡ／Ｄ変換動作が終了するので、ＣＰＵに対して割込み信号１０４を発生し通知する。
【０１６０】
このように、複数のアナログ入力信号の変換結果が、複数の変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７に格納される。
【０１６１】
図７は、従来例の図１０と同様の本実施の形態のアナログディジタル変換器の動作説明図である。アナログ入力信号０及びアナログ入力信号１の同時サンプリング直後のレベルをＡ（Ｖ）及びＢ（Ｖ）とし、アナログ入力信号０のサンプルホールド回路２０のリーク放電電圧をａ’（Ｖ）とし、アナログ入力信号１のサンプルホールド回路２１のリーク放電電圧をｂ’（Ｖ）とすれば、アナログ入力信号０のＡ／Ｄ変換動作とアナログ入力信号１のＡ／Ｄ変換動作とが、図７中の○印で示すように、複数回の逐次比較動作を交互に行って実行されるので、サンプルホールド回路２０及びサンプルホールド回路２１の保持レベルがリーク放電により低下したとしても、アナログ入力信号０及びアナログ入力信号１の相対的なレベルが保たれながら変換がなされるので、２つのアナログ入力信号間の相対的な関係を保った値を得ることができる。
【０１６２】
以上説明したように、本発明の第１の実施の形態のアナログディジタル変換器によれば、複数のアナログ入力端子１０、１１、１２、１３、１４、１５、１６、１７から入力セレクタ１を介して取り込まれる複数のアナログ入力信号レベルを同時に複数のサンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７で保持し、変換対象セレクタ２が、複数のアナログ入力信号レベルのＡ／Ｄ変換動作中における複数回の比較動作の度に、変換対象である複数のサンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７に保持したアナログ入力信号レベルを順次切替えて電圧コンパレータ３に供給し、分圧レベル生成部４で生成される比較基準電圧としての分圧電圧１０２と比較を行なって、その比較結果を逐次変換レジスタ７に設定し、逐次変換レジスタ７の変換結果を変換結果格納先セレクタ８を介して複数のアナログ入力信号に対応する複数の変換結果格納レジスタ５０、５１、５２、５３、５４、５５、５６、５７に格納する構成としたので、Ａ／Ｄ変換開始から変換結果の格納までの一連の動作を並行して行うことが可能となり、サンプルホールド回路２０、２１、２２、２３、２４、２５、２６、２７で同時に保持した複数のアナログ入力信号レベルがコンデンサ素子のリーク放電により時間経過とともに低下したとしても、それぞれが同様に低下したレベルを元にＡ／Ｄ変換が行なわれるので、複数のアナログ入力信号間の相対的な関係を保った値を得ることができるという効果が得られる。
【０１６３】
また、複数のアナログ入力信号を同時にサンプリングすることができる構成であるため、複数のアナログ入力信号に対する変換結果を得るまでの時間が短縮され、高速化することができるという効果が得られる。
【０１６４】
さらに、電圧コンパレータと逐次変換レジスタとをそれぞれ１つしか必要としないため回路規模を小さくすることができ、電圧コンパレータを複数備える必要がないため電圧コンパレータ間の特性ばらつきを考慮する必要がなくなるという効果が得られる。
【０１６５】
なお、本発明の第１の実施の形態のアナログディジタル変換器において、分圧レベル生成部として、２５６個の抵抗による直列抵抗ストリングをタップセレクタにより切替えて８ビット分解能の分圧電圧を生成する構成としたが、所要の分圧電圧を得ることができれば、どのような分圧回路であっても差し支えなく、分解能についても、逐次変換レジスタ及び変換結果格納レジスタのビット数を変更できることは言うまでもない。
【０１６６】
また、本発明の第１の実施の形態のアナログディジタル変換器において、最上位ビットから最下位ビットへ逐次比較を行なっているが、逆に最下位ビットから最上位ビットへの逐次比較も行うことができる。
【０１６７】
また、本発明の第１の実施の形態のアナログディジタル変換器において、複数のアナログ入力端子に１対１に対応して複数のサンプルホールド回路を設けているが、複数のアナログ入力端子のうちＡ／Ｄ変換可能な端子数を制限することにより、サンプルホールド回路数を減らすことができる。
【０１６８】
さらに、本発明の第１の実施の形態のアナログディジタル変換器において、複数のアナログ入力信号を変換する際に入力端子選択信号の下位にあたるアナログ入力信号から先に変換を行なっていたが、優先順位を決めるレジスタを追加することにより変換の順番を変更することができるようになる。
【０１６９】
【発明の効果】
本発明による効果は、複数のアナログ入力信号間の相対的な関係を保った値を得ることができるＡ／Ｄ変換器を実現することができることである。
【０１７０】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のアナログディジタル変換器の構成図である。
【図２】本発明の第１の実施の形態のアナログディジタル変換器のタイミングチャートである。
【図３】本発明の第１の実施の形態のアナログディジタル変換器のタイミングチャートである。
【図４】本発明の第１の実施の形態のアナログディジタル変換器のタイミングチャートである。
【図５】本発明の第１の実施の形態のアナログディジタル変換器のタイミングチャートである。
【図６】本発明の第１の実施の形態のアナログディジタル変換器のタイミングチャートである。
【図７】本発明の第１の実施の形態のアナログディジタル変換器の動作説明図である。
【図８】従来の一般的なアナログディジタル変換器により複数のアナログ入力信号を変換するときの動作説明図である。
【図９】従来例のアナログディジタル変換器の構成図である。
【図１０】従来例のアナログディジタル変換器の動作説明図である。
【符号の説明】
１　　入力セレクタ
２　　変換対象セレクタ
３　　電圧コンパレータ
４　　分圧レベル生成部
５　　直列抵抗ストリング
６　　タップセレクタ
７　　逐次変換レジスタ
８　　変換結果格納先セレクタ
９　　コントロールロジック
１０、１１、１２、１３、１４、１５、１６、１７　　アナログ入力端子
１８　　制御回路
１９　　入力端子選択レジスタ
２０、２１、２２、２３、２４、２５、２６、２７　　サンプルホールド回路
２８　　動作モードレジスタ
２９　　内部バス
３０、３１、３２、３３、３４、３５、３６、３７　　ボルテージホロア回路
４０、４１、４２、４３、４４、４５、４６、４７　　アナログスイッチ
５０、５１、５２、５３、５４、５５、５６、５７　　変換結果格納レジスタ
６０、６１、６２、６３、６４、６５、６６、６７　　アナログ入力端子
６８　　入力セレクタ
６９、７０　　サンプルホールド回路
７１、７２　　電圧コンパレータ
７３　　分圧レベル生成部
７４　　直列抵抗ストリング
７５　　タップセレクタ
７６　　逐次変換レジスタ
７７、７８　　変換結果格納レジスタ
７９　　コントロールロジック
８０　　内部バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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