(57)【要約】【課題】クロック信号の周波数が高くなった場合についても、クロック信号をマスクするためのクロックパルスの発生に高い時間精度を必要としないデータ同期方法及びデータ同期回路を提供する。【解決手段】クロック信号を一旦１／Ｎに分周してビットレートを１／Ｎに下げた状態で、クロック信号の１クロック分を取り除くようにしたもの。【選択図】                    図１
2004247771.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータから成る第１のデータを第１のクロック信号に同期させるのにあたり、
前記第１のクロック信号を１／Ｎに分周した状態でクロック信号の１クロック分を取り除くことを特徴とするデータ同期方法。
【請求項２】
複数のデータから成る第１のデータを第１のクロック信号に同期した第２のデータ信号に同期させるのにあたり、
前記第１のクロック信号を１／Ｎに分周した状態でクロック信号の１クロック分を取り除くことを特徴とするデータ同期方法。
【請求項３】
複数のデータから成る第１のデータを第１のクロック信号に同期させるデータ同期回路であって、
前記第１のクロック信号をＮ分周（Ｎは２以上の整数）してＮ分周クロック信号として出力するＮ分周器と、
前記Ｎ分周クロック信号を通過させるとともに、マスク制御信号に応答して前記Ｎ分周クロック信号から１つのクロックパルスをマスクして出力するマスク回路と、
前記第１のデータの各データが順次に振り分けられたＮ種類のパターン信号を前記マスク回路の出力にそれぞれ同期させて出力するパターン発生回路と、
前記Ｎ種類のパターン信号を時分割多重化し多重化パターン信号として出力する多重化回路とを備えることを特徴とするデータ同期回路。
【請求項４】
複数のデータから成る第１のデータを第１のクロック信号に同期した第２のデータ信号に同期させるデータ同期回路であって、
前記第１のデータから前記第１のクロック信号に同期した第１のデータ信号を生成し、該第１のデータ信号を所定の信号に応答して前記第１のクロック信号のＮクロックパルス数（Ｎは２以上の整数）だけずらして出力する第１データ信号生成回路と、
前記第２のデータ信号を前記第１のクロック信号のＮ以下の任意のクロックパルス数だけずらして出力する第２データ信号生成回路と、
前記第１データ信号生成回路の出力と前記第２データ信号生成回路の出力との間で相互にデータを比較する比較回路とを備えることを特徴とするデータ同期回路。
【請求項５】
前記第１データ信号生成回路は、
前記第１のクロック信号をＮ分周（Ｎは２以上の整数）してＮ分周クロック信号として出力するＮ分周器と、
前記Ｎ分周クロック信号を通過させるとともに前記所定の信号に応答して前記Ｎ分周クロック信号から１つのクロックパルスをマスクして出力するマスク回路と、
前記第１のデータの各データが順次に振り分けられたＮ種類のパターン信号を前記マスク回路の出力にそれぞれ同期させて出力するパターン発生回路と、
前記Ｎ種類のパターン信号を時分割多重化し多重化パターン信号として出力する多重化回路とを備えることを特徴とする請求項４に記載のデータ同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ同期方法及びデータ同期回路に関し、特に、入力データ信号を高い周波数のクロック信号下で同期させることが出来るデータ同期方法及びデータ同期回路に関する。
【０００２】
【従来の技術】
符号誤り率試験装置（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ  Ｔｅｓｔｅｒ：以下、ＢＥＲＴ装置とも呼ぶ）は、デジタル回路や装置がどの程度信号を誤りなくデータを送受信できるかを示す符号誤り率（ＢＥＲ：Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）を測定する。
【０００３】
ＢＥＲＴ装置は、一般に、データ信号及びクロック信号を送信する送信部ＰＰＧ（Ｐｕｌｓｅ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）と、受信した信号中に含まれる符号誤りを検出する受信部ＥＤ（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｏｒ）とからなる。送信部ＰＰＧが送信するデータ信号としてはさまざまなパルスパターンが採用されるが、一般的には、疑似ランダム信号（ＰＲＢＳ：Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）が採用される。以下では、説明の簡略化のため、送信部ＰＰＧがＰＲＢＳ信号を出力する例について説明する。
【０００４】
図４は、従来の同期回路を採用するＢＥＲＴ装置の構成の一例を示している。パルスパターン発生器（ＰＰＧ）１４は、被試験回路／装置ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に入力する原ＰＲＢＳ信号と、クロック信号Ｒとを出力する。被試験回路／装置ＤＵＴは、入力された原ＰＲＢＳ信号に対応する試験対象の出力信号（ＰＲＢＳ信号）Ｑを出力する。エラー検出器１５には、被試験回路／装置ＤＵＴからのＰＲＢＳ信号Ｑと、パルスパターン発生器１４からのクロック信号Ｒが入力される。
【０００５】
エラー検出器１５において、ＰＲＢＳ信号発生器１８は、パルスパターン発生器１４が出力する原ＰＲＢＳ信号に対応する比較データ信号Ｖを、クロック信号Ｒに同期して生成する。ＸＯＲ回路１９は、比較データ信号Ｖと、ＰＲＢＳ信号Ｑをフリップフロップ（ラッチ回路）１６でラッチしたラッチデータ信号Ｓとを比較し、その比較結果を出力する。双方の信号の比較結果によって、被試験回路／装置ＤＵＴからのＰＲＢＳ信号Ｑが、パルスパターン発生器１０１から出力された原ＰＲＢＳ信号に比べてどの程度誤っているのかが求められる。
【０００６】
図５は、図４のＢＥＲＴ装置の動作例を示すタイミングチャートである。ＢＥＲＴ装置では、被試験回路／装置ＤＵＴの符号誤り率の測定に際して、エラー検出器１５に入力されるＰＲＢＳ信号Ｑの位相（データ）と、エラー検出器１５のＰＲＢＳ信号発生器１８が出力する比較データ信号Ｖの位相（データ）とを同期させる。以下、図４及び図５を参照して、双方の位相を同期させる従来の手法について説明する。
【０００７】
エラー検出器１５に入力されたＰＲＢＳ信号Ｑとクロック信号Ｒとはフリップフロップ１６に入力され、フリップフロップ１６はクロック信号Ｒに同期してＰＲＢＳ信号Ｑをラッチし、ラッチデータ信号ＳとしてＸＯＲ回路１９の一方の入力端子に出力する。一方、クロック信号Ｒは制御回路２３の出力信号ＴとともにＡＮＤ回路１７に入力され、ＡＮＤ回路１７はクロック信号Ｒと制御回路２３の出力信号Ｔとの論理積を出力する。ＡＮＤ回路１７は、制御回路２３からの制御信号ＴがＨレベルであればクロック信号Ｒをそのまま出力し、制御信号ＴがＬレベルであれば出力をＬレベルに固定してクロック信号Ｒをマスクする。例えば、図４の時刻ｔ１０以前では、制御回路２３は「１」（Ｈレベル）の出力信号Ｔを出力しており、ＡＮＤ回路１７はクロック信号Ｒをそのまま出力する。
【０００８】
ＰＲＢＳ信号発生器１８にはＡＮＤ回路１７の出力信号Ｕが入力され、ＰＲＢＳ信号発生器１８はその出力信号Ｕに含まれるクロックパルスに同期した比較データ信号ＶをＸＯＲ回路１９の他方の入力端子に出力する。ＸＯＲ回路１９は、入力される比較データ信号Ｖのビットデータとラッチデータ信号Ｓのビットデータとを比較し、ビットデータが一致する場合にはＬレベル（０）の比較結果Ｗを出力し、一致しない（ビットエラー）場合にはＨレベル（１）の比較結果Ｗを出力する。
【０００９】
ＸＯＲ回路１９の比較結果Ｗはカウンタ２０に入力される。カウンタ２０は比較結果Ｗに含まれる「１」（ビットエラー）をカウントし、エラーカウント数Ｘを出力する。エラー表示器２１にはエラーカウント数Ｘが入力され、エラーカウント数Ｘがディスプレイ上に表示される。また、エラーカウント数Ｘは一定時間ごとに比較器２２に入力され、入力されたエラーカウント数Ｘと予め決めてある閾値Ｙとが比較される。比較器２２による比較の結果、エラーカウント数Ｘが閾値Ｙを超えるときには、ビットエラーがパルスパターン発生器１４とエラー検出器１５が同期していないことによって発生していると判断して、制御回路２３を活性化させるための信号Ｔを出力する。エラーカウント数Ｘが閾値Ｙを超えない場合には、パルスパターン発生器１４とエラー検出器１５は同期していると判断して、同期のための動作はここで完了する。
【００１０】
制御回路２３は、比較器２２から信号Ｔを受信するとＡＮＤ回路１７に負極性パルスを含む制御信号Ｔを送信し、クロック信号Ｒの１クロックパルスをマスクしてＰＲＢＳ信号発生器１８が出力する比較データ信号Ｖを１クロック分遅らせる。制御信号Ｔに含まれる負極性パルスは、クロック信号Ｒの立ち下がり後で次のクロックパルスが立ち上がる前に立ち下がり、次のクロックパルスが立ち下がった後でそのクロックパルスに後続するクロックパルスの立ち上がりの前に立ち上がるように制御される。負極性パルスの立ち下がり及び立ち上がりは、マスクするクロックパルスの前後でクロック信号ＲがＬレベルとなる期間内になるように制御される。
【００１１】
図４の例では、制御信号ＴのパルスＰ２０は、時刻ｔ１０以降でかつクロックパルスＰ１０が立ち上がる時刻よりも前に立ち下がり、クロックパルスＰ１０が立ち下がり時刻よりも後でかつ時刻ｔ１１よりも前に立ち上がるパルスとなる。クロック信号Ｒに同期してＰＲＢＳ信号Ｑが入力されるとき、ＡＮＤ回路１７の一方の入力である制御回路２３の制御信号ＴがＬレベルとなっている期間ではＡＮＤ回路１７の出力信号ＵがＬレベルに固定され、クロック信号Ｒの１クロックパルスがマスクされる。図４の例では、クロック信号ＲのクロックパルスＰ１０がマスクされ、ＰＲＢＳ信号発生器１８にはクロックパルスＰ１０が入力されない。
【００１２】
ＰＲＢＳ信号発生器１８は、制御信号ＴがＬレベルに立ち下がると１クロックパルス分がマスクされたクロック信号を入力し、１クロック分遅れた比較データ信号Ｖを生成する。図４の例では、ＰＲＢＳ信号発生器１８は、クロックパルスＰ１０がマスクされることで、時刻ｔ１１までのクロック信号Ｒの２周期分同じデータＸ−１を保持する。ＸＯＲ回路１９は位相が遅れた比較データ信号ＶとＰＲＢＳ信号Ｑとを比較し、比較器２２はエラーカウント数Ｘを閾値Ｙと比較してラッチデータ信号Ｓと比較データ信号Ｖとが同期しているか否かを判断する。図４の例では、時刻ｔ１１以降、ラッチデータ信号Ｓと比較データ信号Ｖとが同期する。
【００１３】
このように、ＰＲＢＳ信号発生器１８が生成する比較データ信号Ｖの位相の遅延を、ＸＯＲ回路１６に入力されるラッチデータ信号Ｓと比較データ信号Ｖとが同期するまで繰り返すことにより、パルスパターン発生器１４とエラー検出器１５とを同期させることができる。
【００１４】
【特許文献１】
特開平１１−６８６９０
【００１５】
特許文献１には、クロック信号を１／２分周回路を用いたフレーム同期回路に関する発明が開示されているが、本発明のように分周されたクロック信号から１クロック分を取り除くことについては記載がない。
【００１６】
【発明が解決しようとする課題】
しかし、上記従来の手法では、原ＰＲＢＳ信号のデータレートが高くなる、つまりクロック信号Ｒの周波数が高くなる（周期が短くなる）と、クロック信号Ｒをマスクする制御信号Ｔのパルスの生成が困難になるという問題がある。
【００１７】
また、制御信号Ｔに含まれるパルスの立ち下がり時刻及び立ち上がり時刻はクロック信号がＬレベルとなる期間に合わせる必要があり、クロック信号Ｒの周期が短くなるに従って、パルスＰ２０の立ち下がり時刻及び立ち上がり時刻には高い時間精度が要求される。このため、制御信号に含まれる負極性パルスの立ち下がり時刻及び立ち上がり時刻の制御が複雑になるという問題がある。
【００１８】
本発明は、上記問題を解消し、入力するデータ信号のデータレートが高くなった場合についても、比較データ信号の生成に複雑な時間制御が要求されないデータ同期方法及びデータ同期回路を提供することを目的とする。
【００１９】
また、本発明は、上記目的を達成したうえで、特に、クロック信号をマスクするためのクロックパルスの発生に、高い時間精度が要求されないデータ同期方法及びデータ同期回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成する請求項１の発明は、
複数のデータから成る第１のデータを第１のクロック信号に同期させるのにあたり、
前記第１のクロック信号を１／Ｎに分周した状態でクロック信号の１クロック分を取り除くことを特徴とするデータ同期方法である。
【００２１】
請求項２の発明は、
複数のデータから成る第１のデータを第１のクロック信号に同期した第２のデータ信号に同期させるのにあたり、
前記第１のクロック信号を１／Ｎに分周した状態でクロック信号の１クロック分を取り除くことを特徴とするデータ同期方法である。
【００２２】
これらにより、ビットレートが１／Ｎに下がってクロック信号の周期が長くなり、クロック信号をマスクするための制御が容易になる。
【００２３】
請求項３の発明は、
複数のデータから成る第１のデータを第１のクロック信号に同期させるデータ同期回路であって、
前記第１のクロック信号をＮ分周（Ｎは２以上の整数）してＮ分周クロック信号として出力するＮ分周器と、
前記Ｎ分周クロック信号を通過させるとともに、マスク制御信号に応答して前記Ｎ分周クロック信号から１つのクロックパルスをマスクして出力するマスク回路と、
前記第１のデータの各データが順次に振り分けられたＮ種類のパターン信号を前記マスク回路の出力にそれぞれ同期させて出力するパターン発生回路と、
前記Ｎ種類のパターン信号を時分割多重化し多重化パターン信号として出力する多重化回路とを備えることを特徴とするデータ同期回路である。
【００２４】
これにより、マスク制御信号を１回入力することによってＮ分周クロック信号の１クロックパルスずらした多重化パターン信号を生成できるため、マスク制御信号を所望の回数入力することにより第１のデータからＮ分周クロック信号の任意のクロックパルス数ずらした多重化パターン信号を容易に生成できる。
【００２５】
請求項４の発明は、
複数のデータから成る第１のデータを第１のクロック信号に同期した第２のデータ信号に同期させるデータ同期回路であって、
前記第１のデータから前記第１のクロック信号に同期した第１のデータ信号を生成し、該第１のデータ信号を所定の信号に応答して前記第１のクロック信号のＮクロックパルス数（Ｎは２以上の整数）だけずらして出力する第１データ信号生成回路と、
前記第２のデータ信号を前記第１のクロック信号のＮ以下の任意のクロックパルス数だけずらして出力する第２データ信号生成回路と、
前記第１データ信号生成回路の出力と前記第２データ信号生成回路の出力との間で相互にデータを比較する比較回路とを備えることを特徴とするデータ同期回路である。
【００２６】
これにより、第１データ信号生成回路が第１のデータ信号を第１のクロック信号のＮ（Ｎは２以上の整数）クロックパルス数だけずらして出力し、第２データ信号生成回路が第２のデータ信号をＮ以下の任意の数だけずらして出力するので、データ比較回路は第１のデータ信号と第２のデータ信号の間で全ての組合せについてデータ比較が可能になる。
【００２７】
請求項５の発明は、請求項４に記載のデータ同期回路において、
前記第１データ信号生成回路は、
前記第１のクロック信号をＮ分周（Ｎは２以上の整数）してＮ分周クロック信号として出力するＮ分周器と、
前記Ｎ分周クロック信号を通過させるとともに前記所定の信号に応答して前記Ｎ分周クロック信号から１つのクロックパルスをマスクして出力するマスク回路と、
前記第１のデータの各データが順次に振り分けられたＮ種類のパターン信号を前記マスク回路の出力にそれぞれ同期させて出力するパターン発生回路と、
前記Ｎ種類のパターン信号を時分割多重化し多重化パターン信号として出力する多重化回路とを備えることを特徴とする。
【００２８】
これにより、第１のクロック信号の周波数が高くなった場合であってもマスク回路に入力するマスク制御信号について高い時間精度が要求されることがなく、その生成が容易となる。
【００２９】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例のデータ同期回路を採用する符号誤り測定装置の構成の一例を示している。ＢＥＲＴ装置は、パルスパターン発生器１と、エラー検出器２とを備える。エラー検出器２は、２ビットシフトレジスタ３、セレクタ４、２分周器５、ＡＮＤ回路（マスク回路）６、２並列ＰＲＢＳ信号発生器７、マルチプレクサ（多重回路）８、ＸＯＲ回路９、カウンタ１０、エラー表示器１１、比較器１２及び制御回路１３を備える。
【００３０】
パルスパターン発生器１は、被試験回路／装置ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に入力する原ＰＲＢＳ信号とクロック信号Ｂとを出力する。被試験回路／装置ＤＵＴは、入力された原ＰＲＢＳ信号に対応する試験対象の出力信号（ＰＲＢＳ信号）Ａを出力する。
【００３１】
エラー検出器２には、被試験回路／装置ＤＵＴからのＰＲＢＳ信号Ａと、パルスパターン発生器１が出力するクロック信号Ｂとが入力される。エラー検出器２に入力されたＰＲＢＳ信号Ａは２ビットシフトレジスタ３のデータ端子に入力され、クロック信号Ｂは２ビットシフトレジスタ３のクロック端子と２分周器５とに分配されて入力される。
【００３２】
２ビットシフトレジスタ３は、第１及び第２のフリップフロップ（ラッチ回路）３Ａ、３Ｂで構成される。第１のフリップフロップ３Ａはクロック信号Ｂに同期してＰＲＢＳ信号Ａをラッチし、そのデータを第１ラッチデータＣとして保持する。第２のフリップフロップ３Ｂはクロック信号Ｂに同期して第１ラッチデータＣをラッチし、そのデータを第２ラッチデータＤとして保持する。
【００３３】
２ビットシフトレジスタ３では、第１ラッチデータＣが第２のフリップフロップ３Ｂのデータ端子に入力されるため、第２ラッチデータＤは第１ラッチデータＣに対してクロック信号Ｂの１周期分だけ遅れたデータとなる。
【００３４】
セレクタ４には第１及び第２ラッチデータＣ、Ｄが入力されるとともに制御回路１３から選択信号Ｅが入力され、選択信号Ｅに基づいて第１及び第２のデータ信号Ｃ、Ｄの何れか一方が選択されて選択データ信号ＦとしてＸＯＲ回路９の一方の入力端子に入力される。
【００３５】
２分周器５はクロック信号Ｂを２分周して分周クロック信号Ｇを生成し、生成した分周クロック信号ＧをＡＮＤ回路６及びマルチプレクサ８に入力する。
【００３６】
ＡＮＤ回路６は分周クロック信号Ｇと制御回路１３からの制御信号Ｈとの論理積をとり、制御信号Ｈの値が「１」であれば分周クロック信号Ｇのクロックパルスをそのまま出力し、制御信号Ｈの値が「０」であれば出力をＬレベルに固定して分周クロック信号Ｇのクロックパルスをマスクする。
【００３７】
ＡＮＤ回路６の出力信号Ｉは、２並列ＰＲＢＳ信号発生器７のクロック端子に入力される。２並列ＰＲＢＳ信号発生器７はＰＲＢＳ信号Ａに対応する比較データを記憶しており、その比較データを第１比較信号Ｊと第２比較信号Ｋとの２つの信号に２分割し、これら第１比較信号Ｊと第２比較信号ＫをＡＮＤ回路６の出力信号Ｉのクロックパルスに同期してマルチプレクサ（ＭＵＸ）８に出力する。
【００３８】
マルチプレクサ８は２：１のマルチプレクサとして構成され、分周クロック信号Ｇを選択信号として使用し、分周クロック信号ＧのＨレベル、Ｌレベルに応答して、第１比較信号Ｊと第２比較信号Ｋとを切り替えて出力する。つまり、マルチプレクサ８は、比較データが２分割されて含まれている第１比較信号Ｊと第２比較信号Ｋとを時分割多重し、比較データ信号Ｌを出力する。
【００３９】
２並列ＰＲＢＳ信号発生器７では、マルチプレクサ８で時分割多重された比較データ信号ＬがＰＲＢＳ信号Ａに対応するデータとなるように、第１比較信号Ｊの位相と第２比較信号Ｋの位相とが相互に調整される。
【００４０】
マルチプレクサ８からの比較データ信号Ｌは、ＸＯＲ回路９の他方の入力端子に入力される。ＸＯＲ回路９は選択データ信号Ｆの各ビットと比較データ信号Ｌの各ビットとを比較し、選択データ信号Ｆの各ビットと比較データ信号Ｌの各ビットとが一致するときにはＬレベル（０）の比較結果Ｍを出力し、各ビットが一致しないときにはＨレベル（１）の比較結果Ｍを出力する。
【００４１】
ＸＯＲ回路９が出力する比較結果Ｍに「１」が含まれる個数つまりビットエラーの発生数はカウンタ１０によってカウントされ、そのエラーカウント数Ｎはエラー表示器１１に表示されるとともに比較器１２に入力される。
【００４２】
比較器１２はエラーカウント数Ｎと予め定められた閾値Ｏとを比較し、エラーカウント数Ｎが閾値Ｏを超えると判断すると、選択データ信号Ｆと比較データ信号Ｌとが同期していないと認識して制御回路１３を活性化させるための信号Ｐを送信する。エラーカウント数Ｇが閾値Ｈを超えない場合は、選択データ信号Ｆと比較データ信号Ｌとが同期していると認識し、制御回路１３を活性化させるための信号Ｐを送信しない。
【００４３】
制御回路１３は、比較器９から信号Ｐを受信すると選択信号Ｅを反転してセレクタ４に入力し、負極性パルスが含まれる制御信号Ｈ（マスク制御信号）をＡＮＤ回路６入力し、或いは反転した選択信号Ｅをセレクタ４に入力し、かつ負極性パルスが含まれる制御信号ＨをＡＮＤ回路６に入力する。選択信号Ｅが反転されると、セレクタ４は選択データ信号Ｆを第１ラッチデータＣから第２ラッチデータＤへ切り替え、或いは第２ラッチデータＤから第１ラッチデータＣへ切り替える。制御信号Ｈに負極性パルスが含まれると、ＡＮＤ回路６は、負極性パルスがＬレベルの期間に、２並列ＰＲＢＳ信号発生器７に入力すべき分周クロック信号Ｇのクロックパルスをマスクする。
【００４４】
図２及び図３は図１のＢＥＲＴ装置の動作例を示すタイミングチャートである。ＢＥＲＴ装置では、被試験回路／装置ＤＵＴの符号誤り率の測定に際して、セレクタ４から出力される選択データ信号Ｆの位相（データ）とマルチプレクサ８から出力される比較データ信号Ｌの位相（データ）との双方を同期させる。以下、図１〜図３を参照して、双方の信号を同期させる手順について説明する。
【００４５】
２ビットシフトレジスタ３は、被試験回路／装置ＤＵＴから入力するＰＲＢＳ信号Ａとクロック信号Ｂとに基づいて第１及び第２ラッチデータＣ、Ｄを生成し、これらをセレクタ４に入力する。図２及び図３に示すように、第２ラッチデータＤは、第１ラッチデータＣに対してクロック信号Ｂの１クロック分遅れたデータとなる。セレクタ４は制御回路１３からの選択信号Ｅに基づいて第１ラッチデータＣ又は第２ラッチデータＤを選択し、これを選択データ信号Ｆとして出力する。例えば、図３の時刻ｔ１では、セレクタ４はＨレベルの選択信号Ｅに基づいて第１ラッチデータＣを選択データ信号Ｆとして選択する。
【００４６】
一方、パルスパターン発生器１からエラー検出器２に入力されたクロック信号Ｂは、２分周器５により２分周される。２分周器５が出力する分周クロック信号Ｇは、制御回路１３からの制御信号ＨとともにＡＮＤ回路６に入力される。
【００４７】
ＡＮＤ回路６は、制御信号ＨがＨレベルのとき、例えば図２の時刻ｔ１以前では、分周クロック信号Ｇのクロックパルスをそのまま通過させて２並列ＰＲＢＳ信号発生器７に入力する。２並列ＰＲＢＳ信号発生器７は、ＡＮＤ回路６が出力するクロックパルスに同期して第１比較信号Ｊと第２比較信号Ｋとを生成し、これらをマルチプレクサ８に入力する。
【００４８】
第１比較信号Ｊ及び第２比較信号Ｋの周期は、図２及び図３に示すように、分周クロック信号Ｇの周期、つまりクロック信号Ｂの２倍の周期となる。マルチプレクサ８は、分周クロック信号ＧのＨレベル、Ｌレベルに対応して、第１比較信号Ｊと第２比較信号Ｋとを交互に時分割多重して出力する。このとき、マルチプレクサ８が出力する比較データ信号Ｌの周期は、図２及び図３に示すように、第１比較信号Ｊ及び第２比較信号Ｋの１／２倍の周期、つまりクロック信号Ｂの周期と同じ周期となる。
【００４９】
セレクタ４から出力される選択データ信号Ｆとマルチプレクサ８から主力される比較データ信号ＬとはＸＯＲ回路９に入力され、ＸＯＲ回路９は選択データ信号Ｆの各ビットと比較データ信号Ｌの各ビットとを比較し、その比較結果Ｍを出力する。ＸＯＲ回路９から出力された比較結果Ｍはカウンタ１０に入力され、エラーカウント数Ｎが得られる。エラーカウント数Ｎは、一定時間ごとにエラー表示器１１及び比較器１２に入力される。
【００５０】
エラー表示器１１は、エラーカウント数Ｎをディスプレイ上に表示する。比較器１２は、エラーカウント数Ｎと予め定められている閾値Ｏとを比較する。例えば、図３の各時刻又は図３の時刻ｔ８以前では、選択データ信号Ｆの位相と比較データ信号Ｌの位相とがずれているため比較結果ＭがＬレベルに固定されず、エラーカウント数Ｎが閾値Ｏを超える。このような場合、比較器１２は制御回路１３を活性化させるための信号Ｐを送信する。エラーカウント数Ｎが閾値Ｏを超えない場合には、パルスパターン発生器１とエラー検出器２は同期していると判断され、同期のための動作はここで完了する。
【００５１】
制御回路１３は、比較器１２からの信号Ｐを受信すると選択信号Ｅを反転し、制御信号Ｈに負極性パルスを含ませる。図２の例では、制御回路１３は時刻ｔ２で選択信号ＥをＨレベルからＬレベルに反転する。また、分周クロック信号Ｇの立ち下がり時刻ｔ２から後続する分周クロック信号ＧのパルスＰ１の立ち上がり時刻ｔ４までの間の時刻ｔ３で立ち下がり、負極性パルスＰ１の立ち下がり時刻ｔ５からパルスＰ１に後続する分周クロック信号Ｇの立ち上がり時刻ｔ７までの間の時刻ｔ６で立ち上がるパルスＰ２、つまり時刻ｔ３から時刻ｔ６までがＬレベルとなるパルスＰ２を制御信号Ｈとして出力する。
【００５２】
セレクタ４は、選択信号Ｅが反転すると、選択データ信号Ｆを現在選択されている信号から選択されていなかった信号へと切り替える。図２の例では、時刻ｔ２の後に、選択信号Ｆが第１比較信号Ｊから第１比較信号Ｊに対してクロック信号Ｂの１クロックパルス分だけ位相が遅れている第２比較信号Ｋに切り替えられる。
【００５３】
ＡＮＤ回路６は、制御信号Ｈに含まれる負極性パルスによって２並列ＰＲＢＳ信号発生器７に入力すべき分周クロック信号Ｇのクロックパルスをマスクする。
【００５４】
図２の例では、制御信号ＨのパルスＰ２によって分周クロック信号ＧのクロックパルスＰ１がマスクされ、２並列ＰＲＢＳ信号発生器７に入力するクロックの位相が分周クロック信号Ｇの１クロック分だけ遅れる。時刻ｔ４から時刻ｔ５では２並列ＰＲＢＳ信号発生器７に入力されるべき分周クロックパルスＰ１がマスクされるため、第１及び第２比較信号Ｊ、Ｋの値は同じ値を保持する。また、マルチプレクサ８が出力する比較データ信号Ｌは、時刻ｔ１から時刻ｔ７にかけて、データＸ０、Ｘ１が順次に２回繰り返される。時刻ｔ７以降では、比較データ信号Ｌは、時刻ｔ１以前と比較して分周クロック信号Ｇの１クロック分だけ、つまりクロック信号Ｂの２クロック分だけ位相が遅れる。
【００５５】
図２の例では、選択信号を反転することで選択データ信号Ｆがクロック信号Ｂの１クロック分だけ遅れ、ＰＲＢＳ信号発生器７に入力する分周クロック信号Ｇの１クロックパルスをマスクすることで比較データ信号Ｌがクロック信号Ｂの２クロック分遅れることにより、時刻ｔ１以前では選択データ信号よりもクロック信号Ｂの２クロック分進んでいた比較データ信号Ｌが、時刻ｔ７以降では選択データ信号Ｆよりもクロック信号Ｂの１クロック分進んだデータとなる。選択データ信号Ｆと比較データ信号Ｌとが同期すれば、同期のための動作はここで完了する。
【００５６】
制御回路１３は、選択信号Ｅの反転及びＰＲＢＳ信号に入力する分周クロック信号Ｇの１クロックパルスのマスクをした後に、選択データ信号Ｆと比較データ信号Ｌとが同期していないことを示す比較器１２からの信号Ｐを受信すると、制御信号Ｈに負極性パルスを含めずに選択信号Ｅを反転してセレクタ４で選択される信号を切り替える。これにより、セレクタ４は、選択データＦを現在選択されている信号から選択されていなかった信号へと切り替えるが、マルチプレクサ８が出力する比較データ信号Ｌの位相は変化しない。
【００５７】
図３の例では、時刻ｔ８以前に選択されていた第２ラッチデータＤを、第１ラッチデータＣに切り替えている。これにより、時刻ｔ８以前の選択データ信号Ｆに対して選択データ信号Ｆがクロック信号Ｂの１クロック分進み、時刻ｔ８以前では選択データ信号Ｆよりもクロック信号Ｂの１クロック分進んでいた比較データ信号Ｌが、選択データ信号Ｆと同期した信号となる。選択信号Ｅの反転を行なって選択データ信号Ｆと比較データ信号Ｌとが同期すれば、同期のための動作はここで完了する。
【００５８】
制御回路１３は、選択データ信号Ｆと比較データ信号Ｌとが同期していないことを示す比較器１２からの信号Ｐを受信するたびに、選択信号Ｅの反転及びＰＲＢＳ信号に入力する分周クロック信号Ｇの１クロックパルスのマスクと選択信号Ｅの反転とを交互に実行させる。これにより、マスクされるクロックパルスの周期をクロック信号Ｂの２倍の周期にした場合であっても、選択データ信号Ｆと比較データ信号Ｌとを同期させることができる。
【００５９】
本実施形態例では、２並列ＰＲＢＳ信号発生器７に入力されるクロック信号の周期を２分周器５でエラー検出器２に入力されるクロック信号Ｂの２倍にし、２分周された分周クロック信号ＧのクロックパルスをＡＮＤ回路６でマスクして２並列ＰＲＢＳ信号発生器７から分割して出力し、マルチプレクサ８で多重化して出力される比較データ信号Ｌの位相を変化させる。このような構成を採用することで、マスクされるクロック信号の周期がクロック信号Ｂの周期の２倍となり、制御回路１３からＰＲＢＳ信号発生器７に入力されるクロックパルスをマスクするための制御信号Ｈの負極性パルスに高い時間精度が要求されない。このため、クロック信号Ｂの周波数が高い場合についても、制御信号Ｈの負極性パルスの生成が容易となる。
【００６０】
２並列ＰＲＢＳ信号発生器７に２分周した分周クロック信号Ｇを入力する場合、分周クロック信号Ｇのクロックパルスをマスクすると、比較データ信号Ｌのデータは分周クロック信号Ｇの１クロック分だけ遅れる。つまり、比較データ信号Ｌは、クロック信号Ｂの２クロック分を単位として位相が変化する。
【００６１】
２ビットシフトレジスタ３は現時刻のＰＲＢＳ信号Ａのデータと現時刻よりクロック信号Ｂの１クロック分だけ前のＰＲＢＳ信号Ａのデータとを保持し、セレクタ４はレジスタが保持する第１及び第２ラッチデータＣ、Ｄを切り替えて出力する。ＸＯＲ回路９は、クロック信号Ｂの１クロック分ずらした第１及び第２ラッチデータＣ、Ｄの双方とクロック信号Ｂの２クロック単位で位相が遅れる比較データ信号Ｌのデータとを比較することで、クロック信号Ｂの１クロック単位で双方のデータを比較することができる。
【００６２】
なお、上記実施形態例ではクロック信号Ｂを２分周する例について説明したが、クロック信号ＢをＮ（Ｎは３以上の自然数）分周した場合についても同様に適用できる。
【００６３】
この場合、エラー検出器２の２ビットシフトレジスタ３をＮビットシフトレジスタとし、セレクタ４をＮ入力−１出力のセレクタとし、２分周器５をＮ分周器とし、２並列ＰＲＢＳ信号発生器７をＮ並列ＰＲＢＳ信号発生器とし、２：１のマルチプレクサ８をＮ：１のマルチプレクサとして構成し、制御回路１３がセレクタ４での選択数に対応した選択信号を生成するように構成すればよい。
【００６４】
また、同期回路としてＢＥＲＴ装置を例に挙げて説明したが、クロックパルスをマスクすることで、入力信号とその入力信号に対応する信号とを同期させるその他の同期回路についても同様に適用することができる。
【００６５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の同期信号生成回路及びデータ同期回路は上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した同期信号生成回路及びデータ同期回路も本発明の範囲に含まれる。例えば、同期対象の信号はＰＲＢＳ信号でなくてもよい。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、入力するデータ信号のデータレートが高くなった場合についても、比較データ信号の生成に複雑な時間制御を必要としないデータ同期方法及びデータ同期回路が実現でき、符号誤り率試験装置などのデータ同期に好適である。
【図面の簡単な説明】
【図１】本発明の一実施形態例のデータ同期回路を採用する符号誤り率測定装置の構成を示すブロック図。
【図２】図１のエラー検出器における信号同期の様子の一例を示すタイムチャート。
【図３】図１のエラー検出器における信号同期の様子の別の例を示すタイムチャート。
【図４】従来のデータ同期回路を採用する符号誤り率測定装置の構成を示すブロック図。
【図５】図４のエラー検出器における信号同期の様子の別の例を示すタイムチャート。
【符号の説明】
１：パルスパターン発生器（ＰＰＧ）
２：エラー検出器（ＥＤ）
３：２ビットシフトレジスタ
４：セレクタ
５：２分周器
６：ＡＮＤ回路
７：２並列ＰＲＢＳ信号発生器
８：マルチプレクサ（２：１ＭＵＸ）
９：ＸＯＲ回路
１０：カウンタ
１１：エラー表示器
１２：比較器
１３：制御回路
【図１】
2004247771.tif 000003
【図２】
2004247771.tif 000004
【図３】
2004247771.tif 000005
【図４】
2004247771.tif 000006
【図５】
2004247771.tif 000007
【手続補正書】
【提出日】平成15年6月12日(2003.6.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】複数のデータから成る第１のデータ信号を第１のクロック信号に同期した第２のデータ信号に同期させるのにあたり、
前記第１のクロック信号を１／Ｎに分周した状態でクロック信号の１クロック分を取り除くことを特徴とするデータ同期方法。
【請求項２】複数のデータから成る第１のデータ信号を第１のクロック信号に同期した第２のデータ信号に同期させるデータ同期回路であって、
前記第１のデータ信号を所定の信号に応答して前記第１のクロック信号のＮ（Ｎは２以上の整数）未満の任意のクロックパルス数ずらして出力する第１データ信号生成回路と、
前記第２のデータ信号を前記第１のクロック信号のＮクロックパルス数の単位でずらして出力する第２データ信号生成回路と、
前記第１データ信号生成回路の出力と前記第２データ信号生成回路の出力との間で相互にデータを比較する比較回路とを備えることを特徴とするデータ同期回路。
【請求項３】前記第２データ信号生成回路は、
前記第１のクロック信号をＮ分周（Ｎは２以上の整数）してＮ分周クロック信号として出力するＮ分周器と、
前記所定の信号に応答して前記Ｎ分周クロック信号からクロックパルスをマスクして出力するマスク回路と、
Ｎ多重すると期待される入力信号と同種のパターン信号になるようなＮ並列パターン発生回路と、
前記Ｎ並列パターン発生回路出力信号を時分割多重化し多重化パターン信号として出力する多重化回路とを備えることを特徴とする請求項２に記載のデータ同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ同期方法及びデータ同期回路に関し、特に、入力データ信号を高い周波数のクロック信号下で同期させることが出来るデータ同期方法及びデータ同期回路に関する。
【０００２】
【従来の技術】
符号誤り率試験装置（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ  Ｔｅｓｔｅｒ：以下、ＢＥＲＴ装置とも呼ぶ）は、デジタル回路や装置がどの程度信号を誤りなくデータを送受信できるかを示す符号誤り率（ＢＥＲ：Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）を測定する。
【０００３】
ＢＥＲＴ装置は、一般に、データ信号及びクロック信号を送信する送信部ＰＰＧ（Ｐｕｌｓｅ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）と、受信した信号中に含まれる符号誤りを検出する受信部ＥＤ（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｏｒ）とからなる。送信部ＰＰＧが送信するデータ信号としてはさまざまなパルスパターンが採用されるが、一般的には、疑似ランダム信号（ＰＲＢＳ：Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）が採用される。以下では、説明の簡略化のため、送信部ＰＰＧがＰＲＢＳ信号を出力する例について説明する。
【０００４】
図４は、従来の同期回路を採用するＢＥＲＴ装置の構成の一例を示している。パルスパターン発生器（ＰＰＧ）１４は、被試験回路／装置ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に入力する原ＰＲＢＳ信号と、クロック信号Ｒとを出力する。被試験回路／装置ＤＵＴは、入力された原ＰＲＢＳ信号に対応する試験対象の出力信号（ＰＲＢＳ信号）Ｑを出力する。エラー検出器１５には、被試験回路／装置ＤＵＴからのＰＲＢＳ信号Ｑと、パルスパターン発生器１４からのクロック信号Ｒが入力される。
【０００５】
エラー検出器１５において、ＰＲＢＳ信号発生器１８は、パルスパターン発生器１４が出力する原ＰＲＢＳ信号に対応する比較データ信号Ｖを、クロック信号Ｒに同期して生成する。ＸＯＲ回路１９は、比較データ信号Ｖと、ＰＲＢＳ信号Ｑをフリップフロップ（ラッチ回路）１６でラッチしたラッチデータ信号Ｓとを比較し、その比較結果を出力する。双方の信号の比較結果によって、被試験回路／装置ＤＵＴからのＰＲＢＳ信号Ｑが、パルスパターン発生器１４から出力された原ＰＲＢＳ信号に比べてどの程度誤っているのかが求められる。
【０００６】
図５は、図４のＢＥＲＴ装置の動作例を示すタイミングチャートである。ＢＥＲＴ装置では、被試験回路／装置ＤＵＴの符号誤り率の測定に際して、エラー検出器１５に入力されるＰＲＢＳ信号Ｑの位相（データ）と、エラー検出器１５のＰＲＢＳ信号発生器１８が出力する比較データ信号Ｖの位相（データ）とを同期させる。以下、図４及び図５を参照して、双方の位相を同期させる従来の手法について説明する。
【０００７】
エラー検出器１５に入力されたＰＲＢＳ信号Ｑとクロック信号Ｒとはフリップフロップ１６に入力され、フリップフロップ１６はクロック信号Ｒに同期してＰＲＢＳ信号Ｑをラッチし、ラッチデータ信号ＳとしてＸＯＲ回路１９の一方の入力端子に出力する。一方、クロック信号Ｒは制御回路２３の出力信号ＴとともにＡＮＤ回路１７に入力され、ＡＮＤ回路１７はクロック信号Ｒと制御回路２３の出力信号Ｔとの論理積を出力する。ＡＮＤ回路１７は、制御回路２３からの制御信号ＴがＨレベルであればクロック信号Ｒをそのまま出力し、制御信号ＴがＬレベルであれば出力をＬレベルに固定してクロック信号Ｒをマスクする。例えば、図４の時刻ｔ１０以前では、制御回路２３は「１」（Ｈレベル）の出力信号Ｔを出力しており、ＡＮＤ回路１７はクロック信号Ｒをそのまま出力する。
【０００８】
ＰＲＢＳ信号発生器１８にはＡＮＤ回路１７の出力信号Ｕが入力され、ＰＲＢＳ信号発生器１８はその出力信号Ｕに含まれるクロックパルスに同期した比較データ信号ＶをＸＯＲ回路１９の他方の入力端子に出力する。ＸＯＲ回路１９は、入力される比較データ信号Ｖのビットデータとラッチデータ信号Ｓのビットデータとを比較し、ビットデータが一致する場合にはＬレベル（０）の比較結果Ｗを出力し、一致しない（ビットエラー）場合にはＨレベル（１）の比較結果Ｗを出力する。
【０００９】
ＸＯＲ回路１９の比較結果Ｗはカウンタ２０に入力される。カウンタ２０は比較結果Ｗに含まれる「１」（ビットエラー）をカウントし、エラーカウント数Ｘを出力する。エラー表示器２１にはエラーカウント数Ｘが入力され、エラーカウント数Ｘがディスプレイ上に表示される。また、エラーカウント数Ｘは一定時間ごとに比較器２２に入力され、入力されたエラーカウント数Ｘと予め決めてある閾値Ｙとが比較される。比較器２２による比較の結果、エラーカウント数Ｘが閾値Ｙを超えるときには、ビットエラーがパルスパターン発生器１４とエラー検出器１５が同期していないことによって発生していると判断して、制御回路２３を活性化させるための信号Ｚを出力する。エラーカウント数Ｘが閾値Ｙを超えない場合には、パルスパターン発生器１４とエラー検出器１５は同期していると判断して、同期のための動作はここで完了する。
【００１０】
制御回路２３は、比較器２２から信号Ｚを受信するとＡＮＤ回路１７に負極性パルスを含む制御信号Ｔを送信し、クロック信号Ｒの１クロックパルスをマスクしてＰＲＢＳ信号発生器１８が出力する比較データ信号Ｖを１クロック分遅らせる。制御信号Ｔに含まれる負極性パルスは、クロック信号Ｒの立ち下がり後で次のクロックパルスが立ち上がる前に立ち下がり、次のクロックパルスが立ち下がった後でそのクロックパルスに後続するクロックパルスの立ち上がりの前に立ち上がるように制御される。負極性パルスの立ち下がり及び立ち上がりは、マスクするクロックパルスの前後でクロック信号ＲがＬレベルとなる期間内になるように制御される。
【００１１】
図４の例では、制御信号ＴのパルスＰ２０は、時刻ｔ１０以降でかつクロックパルスＰ１０が立ち上がる時刻よりも前に立ち下がり、クロックパルスＰ１０が立ち下がる時刻よりも後でかつ時刻ｔ１１よりも前に立ち上がるパルスとなる。ＡＮＤ回路１７の一方の入力である制御回路２３の制御信号ＴがＬレベルとなっている期間ではＡＮＤ回路１７の出力信号ＵがＬレベルに固定され、クロック信号Ｒの１クロックパルスがマスクされる。図４の例では、クロック信号ＲのクロックパルスＰ１０がマスクされ、ＰＲＢＳ信号発生器１８にはクロックパルスＰ１０が入力されない。
【００１２】
制御信号ＴがＬレベルに立ち下がると、ＰＲＢＳ信号発生器１８には１クロックパルス分がマスクされたクロック信号が入力されて、１クロック分遅れた比較データ信号Ｖを生成する。図４の例では、ＰＲＢＳ信号発生器１８は、クロックパルスＰ１０がマスクされることで、時刻ｔ１１までのクロック信号Ｒの２周期分同じデータＸ−１を保持する。ＸＯＲ回路１９は位相が遅れた比較データ信号Ｖとラッチデータ信号Ｓとを比較し、比較器２２はエラーカウント数Ｘを閾値Ｙと比較してラッチデータ信号Ｓと比較データ信号Ｖとが同期しているか否かを判断する。図４の例では、時刻ｔ１１以降、ラッチデータ信号Ｓと比較データ信号Ｖとが同期する。
【００１３】
このように、ＰＲＢＳ信号発生器１８が生成する比較データ信号Ｖの位相の遅延を、ＸＯＲ回路１６に入力されるラッチデータ信号Ｓと比較データ信号Ｖとが同期するまで繰り返すことにより、パルスパターン発生器１４とエラー検出器１５とを同期させることができる。
【００１４】
【特許文献１】
特開平１１−６８６９０
【００１５】
特許文献１には、クロック信号を１／２に分周する回路を用いたフレーム同期回路に関する発明が開示されているが、本発明のように２つのデータ信号間の位相差を任意のクロックパルス数ずらすことについては記載がない。
【００１６】
【発明が解決しようとする課題】
しかし、上記従来の手法では、原ＰＲＢＳ信号のデータレートが高くなる、つまりクロック信号Ｒの周波数が高くなる（周期が短くなる）と、クロック信号Ｒをマスクする制御信号Ｔのパルスの生成が困難になるという問題がある。
【００１７】
また、制御信号Ｔに含まれるパルスの立ち下がり時刻及び立ち上がり時刻はクロック信号がＬレベルとなる期間に合わせる必要があり、クロック信号Ｒの周期が短くなるに従って、パルスＰ２０の立ち下がり時刻及び立ち上がり時刻には高い時間精度が要求される。このため、制御信号に含まれる負極性パルスの立ち下がり時刻及び立ち上がり時刻の制御が複雑になるという問題がある。
【００１８】
本発明は、上記問題を解消し、入力するデータ信号のデータレートが高くなった場合についても、比較データ信号の生成に複雑な時間制御が要求されないデータ同期方法及びデータ同期回路を提供することを目的とする。
【００１９】
また、本発明は、上記目的を達成したうえで、特に、クロック信号をマスクするためのクロックパルスの発生に、高い時間精度が要求されないデータ同期方法及びデータ同期回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成する請求項１の発明は、
複数のデータから成る第１のデータ信号を第１のクロック信号に同期した第２のデータ信号に同期させるのにあたり、
前記第１のクロック信号を１／Ｎに分周した状態でクロック信号の１クロック分を取り除くことを特徴とするデータ同期方法である。
【００２１】
これにより、ビットレートが１／Ｎに下がってクロック信号の周期が長くなり、クロック信号をマスクするための制御が容易になる。
【００２２】
請求項２の発明は、
複数のデータから成る第１のデータ信号を第１のクロック信号に同期した第２のデータ信号に同期させるデータ同期回路であって、
前記第１のデータ信号を所定の信号に応答して前記第１のクロック信号のＮ（Ｎは２以上の整数）未満の任意のクロックパルス数ずらして出力する第１データ信号生成回路と、
前記第２のデータ信号を前記第１のクロック信号のＮクロックパルス数の単位でずらして出力する第２データ信号生成回路と、
前記第１データ信号生成回路の出力と前記第２データ信号生成回路の出力との間で相互にデータを比較する比較回路とを備えることを特徴とするデータ同期回路である。
【００２３】
これにより、第１データ信号生成回路が第１のデータ信号を第１のクロック信号のＮ未満の任意のクロックパルス数ずらして出力し、第２データ信号生成回路が第２のデータ信号をＮクロックパルス数の単位でずらして出力するので、データ比較回路は第１のデータ信号と第２のデータ信号の間で全ての組合せについてデータ比較が可能になる。
【００２４】
請求項３の発明は、請求項２に記載のデータ同期回路において、
前記第２データ信号生成回路は、
前記第１のクロック信号をＮ分周（Ｎは２以上の整数）してＮ分周クロック信号として出力するＮ分周器と、
前記所定の信号に応答して前記Ｎ分周クロック信号から１つのクロックパルスをマスクして出力するマスク回路と、
Ｎ多重すると期待される入力信号と同種のパターン信号になるようなＮ並列パターン発生回路と、
前記Ｎ並列パターン発生回路出力信号を時分割多重化し多重化パターン信号として出力する多重化回路とを備えることを特徴とする。
【００２５】
これにより、第１のクロック信号の周波数が高くなった場合であってもマスク回路に入力するマスク制御信号について高い時間精度が要求されることがなく、その生成が容易となる。
【００２６】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例のデータ同期回路を採用する符号誤り測定装置の構成の一例を示している。ＢＥＲＴ装置は、パルスパターン発生器１と、エラー検出器２とを備える。エラー検出器２は、２ビットシフトレジスタ３、セレクタ４、２分周器５、ＡＮＤ回路（マスク回路）６、２並列ＰＲＢＳ信号発生器７、マルチプレクサ（多重回路）８、ＸＯＲ回路９、カウンタ１０、エラー表示器１１、比較器１２及び制御回路１３を備える。
【００２７】
パルスパターン発生器１は、被試験回路／装置ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に入力する原ＰＲＢＳ信号とクロック信号Ｂとを出力する。被試験回路／装置ＤＵＴは、入力された原ＰＲＢＳ信号に対応する試験対象の出力信号（ＰＲＢＳ信号）Ａを出力する。
【００２８】
エラー検出器２には、被試験回路／装置ＤＵＴからのＰＲＢＳ信号Ａと、パルスパターン発生器１が出力するクロック信号Ｂとが入力される。エラー検出器２に入力されたＰＲＢＳ信号Ａは２ビットシフトレジスタ３のデータ端子に入力され、クロック信号Ｂは２ビットシフトレジスタ３のクロック端子と２分周器５とに分配されて入力される。
【００２９】
２ビットシフトレジスタ３は、第１及び第２のフリップフロップ（ラッチ回路）３Ａ、３Ｂで構成される。第１のフリップフロップ３Ａはクロック信号Ｂに同期してＰＲＢＳ信号Ａをラッチし、そのデータを第１ラッチデータＣとして保持する。第２のフリップフロップ３Ｂはクロック信号Ｂに同期して第１ラッチデータＣをラッチし、そのデータを第２ラッチデータＤとして保持する。
【００３０】
２ビットシフトレジスタ３では、第１ラッチデータＣが第２のフリップフロップ３Ｂのデータ端子に入力されるため、第２ラッチデータＤは第１ラッチデータＣに対してクロック信号Ｂの１周期分だけ遅れたデータとなる。
【００３１】
セレクタ４には第１及び第２ラッチデータＣ、Ｄが入力されるとともに制御回路１３から選択信号Ｅが入力され、選択信号Ｅに基づいて第１及び第２のデータ信号Ｃ、Ｄの何れか一方が選択されて選択データ信号ＦとしてＸＯＲ回路９の一方の入力端子に入力される。
【００３２】
２分周器５はクロック信号Ｂを２分周して分周クロック信号Ｇを生成し、生成した分周クロック信号ＧをＡＮＤ回路６及びマルチプレクサ８に入力する。
【００３３】
ＡＮＤ回路６は分周クロック信号Ｇと制御回路１３からの制御信号Ｈとの論理積をとり、制御信号Ｈの値が「１」であれば分周クロック信号Ｇのクロックパルスをそのまま出力し、制御信号Ｈの値が「０」であれば出力をＬレベルに固定して分周クロック信号Ｇのクロックパルスをマスクする。
【００３４】
ＡＮＤ回路６の出力信号Ｉは、２並列ＰＲＢＳ信号発生器７のクロック端子に入力される。２並列ＰＲＢＳ信号発生器７はＰＲＢＳ信号Ａに対応する比較データを発生して、その比較データを第１比較信号Ｊと第２比較信号Ｋとの２つの信号に２分割し、これら第１比較信号Ｊと第２比較信号ＫをＡＮＤ回路６の出力信号Ｉのクロックパルスに同期してマルチプレクサ（ＭＵＸ）８に出力する。
【００３５】
マルチプレクサ８は２：１のマルチプレクサとして構成され、分周クロック信号Ｇを選択信号として使用し、分周クロック信号ＧのＨレベル、Ｌレベルに応答して、第１比較信号Ｊと第２比較信号Ｋとを切り替えて出力する。つまり、マルチプレクサ８は、比較データが２分割されて含まれている第１比較信号Ｊと第２比較信号Ｋとを時分割多重し、比較データ信号Ｌを出力する。
【００３６】
２並列ＰＲＢＳ信号発生器７は、マルチプレクサ８で時分割多重された比較データ信号ＬがＰＲＢＳ信号Ａに対応するデータとなるように、第１比較信号Ｊと第２比較信号Ｋを発生する。
【００３７】
マルチプレクサ８からの比較データ信号Ｌは、ＸＯＲ回路９の他方の入力端子に入力される。ＸＯＲ回路９は選択データ信号Ｆの各ビットと比較データ信号Ｌの各ビットとを比較し、選択データ信号Ｆの各ビットと比較データ信号Ｌの各ビットとが一致するときにはＬレベル（０）の比較結果Ｍを出力し、各ビットが一致しないときにはＨレベル（１）の比較結果Ｍを出力する。
【００３８】
ＸＯＲ回路９が出力する比較結果Ｍに「１」が含まれる個数つまりビットエラーの発生数はカウンタ１０によってカウントされ、そのエラーカウント数Ｎはエラー表示器１１に表示されるとともに比較器１２に入力される。
【００３９】
比較器１２はエラーカウント数Ｎと予め定められた閾値Ｏとを比較し、エラーカウント数Ｎが閾値Ｏを超えると判断すると、選択データ信号Ｆと比較データ信号Ｌとが同期していないと認識して制御回路１３を活性化させるための信号Ｐを送信する。エラーカウント数Ｎが閾値Ｈを超えない場合は、選択データ信号Ｆと比較データ信号Ｌとが同期していると認識し、制御回路１３を活性化させるための信号Ｐを送信しない。
【００４０】
比較器１２から信号Ｐを受信すると、制御回路１３は、選択信号ＥがＨレベルである場合には選択信号ＥをＬレベルに反転してセレクタ４に入力し、負極性パルスが含まれる制御信号Ｈ（マスク制御信号）をＡＮＤ回路６に入力し、或いは選択信号ＥがＬレベルである場合にはＨレベルに反転した選択信号Ｅをセレクタ４に入力する。選択信号Ｅが反転されると、セレクタ４は選択データ信号Ｆを第１ラッチデータＣから第２ラッチデータＤへ切り替え、或いは第２ラッチデータＤから第１ラッチデータＣへ切り替える。制御信号Ｈに負極性パルスが含まれると、ＡＮＤ回路６は、負極性パルスがＬレベルの期間に、２並列ＰＲＢＳ信号発生器７に入力すべき分周クロック信号Ｇのクロックパルスをマスクする。
【００４１】
図２及び図３は図１のＢＥＲＴ装置の動作例を示すタイミングチャートである。ＢＥＲＴ装置では、被試験回路／装置ＤＵＴの符号誤り率の測定に際して、セレクタ４から出力される選択データ信号Ｆの位相（データ）とマルチプレクサ８から出力される比較データ信号Ｌの位相（データ）との双方を同期させる。以下、図１〜図３を参照して、双方の信号を同期させる手順について説明する。
【００４２】
２ビットシフトレジスタ３は、被試験回路／装置ＤＵＴから入力するＰＲＢＳ信号Ａとクロック信号Ｂとに基づいて第１及び第２ラッチデータＣ、Ｄを生成し、これらをセレクタ４に入力する。図２及び図３に示すように、第２ラッチデータＤは、第１ラッチデータＣに対してクロック信号Ｂの１クロック分遅れたデータとなる。セレクタ４は制御回路１３からの選択信号Ｅに基づいて第１ラッチデータＣ又は第２ラッチデータＤを選択し、これを選択データ信号Ｆとして出力する。例えば、図３の時刻ｔ１では、セレクタ４はＨレベルの選択信号Ｅに基づいて第１ラッチデータＣを選択データ信号Ｆとして選択する。
【００４３】
一方、パルスパターン発生器１からエラー検出器２に入力されたクロック信号Ｂは、２分周器５により２分周される。２分周器５が出力する分周クロック信号Ｇは、制御回路１３からの制御信号ＨとともにＡＮＤ回路６に入力される。
【００４４】
ＡＮＤ回路６は、制御信号ＨがＨレベルのとき、例えば図２の時刻ｔ１以前では、分周クロック信号Ｇのクロックパルスをそのまま通過させて２並列ＰＲＢＳ信号発生器７に入力する。２並列ＰＲＢＳ信号発生器７は、ＡＮＤ回路６が出力するクロックパルスに同期して第１比較信号Ｊと第２比較信号Ｋとを生成し、これらをマルチプレクサ８に入力する。
【００４５】
第１比較信号Ｊ及び第２比較信号Ｋの周期は、図２及び図３に示すように、分周クロック信号Ｇの周期、つまりクロック信号Ｂの２倍の周期となる。マルチプレクサ８は、分周クロック信号ＧのＨレベル、Ｌレベルに対応して、第１比較信号Ｊと第２比較信号Ｋとを交互に時分割多重して出力する。このとき、マルチプレクサ８が出力する比較データ信号Ｌの周期は、図２及び図３に示すように、第１比較信号Ｊ及び第２比較信号Ｋの１／２倍の周期、つまりクロック信号Ｂの周期と同じ周期となる。
【００４６】
セレクタ４から出力される選択データ信号Ｆとマルチプレクサ８から主力される比較データ信号ＬとはＸＯＲ回路９に入力され、ＸＯＲ回路９は選択データ信号Ｆの各ビットと比較データ信号Ｌの各ビットとを比較し、その比較結果Ｍを出力する。ＸＯＲ回路９から出力された比較結果Ｍはカウンタ１０に入力され、エラーカウント数Ｎが得られる。エラーカウント数Ｎは、一定時間ごとにエラー表示器１１及び比較器１２に入力される。
【００４７】
エラー表示器１１は、エラーカウント数Ｎをディスプレイ上に表示する。比較器１２は、エラーカウント数Ｎと予め定められている閾値Ｏとを比較する。例えば、図２の各時刻又は図３の時刻ｔ８以前では、選択データ信号Ｆの位相と比較データ信号Ｌの位相とがずれているため比較結果ＭがＬレベルに固定されず、エラーカウント数Ｎが閾値Ｏを超える。このような場合、比較器１２は制御回路１３を活性化させるための信号Ｐを送信する。エラーカウント数Ｎが閾値Ｏを超えない場合には、パルスパターン発生器１とエラー検出器２は同期していると判断され、同期のための動作はここで完了する。
【００４８】
制御回路１３は、比較器１２からの信号Ｐを受信すると選択信号Ｅを反転し、制御信号Ｈに負極性パルスを含ませる。図２の例では、制御回路１３は時刻ｔ２で選択信号ＥをＨレベルからＬレベルに反転する。また、分周クロック信号Ｇの立ち下がり時刻ｔ２から後続する分周クロック信号ＧのパルスＰ１の立ち上がり時刻ｔ４までの間の時刻ｔ３で立ち下がり、負極性パルスＰ１の立ち下がり時刻ｔ５からパルスＰ１に後続する分周クロック信号Ｇの立ち上がり時刻ｔ７までの間の時刻ｔ６で立ち上がるパルスＰ２、つまり時刻ｔ３から時刻ｔ６までがＬレベルとなるパルスＰ２を制御信号Ｈとして出力する。
【００４９】
セレクタ４は、選択信号Ｅが反転すると、選択データ信号Ｆを現在選択されている信号から選択されていなかった信号へと切り替える。図２の例では、時刻ｔ２の後に、選択信号Ｆが第１ラッチデータＣから第１ラッチデータＣに対してクロック信号Ｂの１クロックパルス分だけ位相が遅れている第２ラッチデータＤに切り替えられる。
【００５０】
ＡＮＤ回路６は、制御信号Ｈに含まれる負極性パルスによって２並列ＰＲＢＳ信号発生器７に入力すべき分周クロック信号Ｇのクロックパルスをマスクする。
【００５１】
図２の例では、制御信号ＨのパルスＰ２によって分周クロック信号ＧのクロックパルスＰ１がマスクされ、２並列ＰＲＢＳ信号発生器７に入力するクロックの位相が分周クロック信号Ｇの１クロック分だけ遅れる。時刻ｔ４から時刻ｔ５では２並列ＰＲＢＳ信号発生器７に入力されるべき分周クロックパルスＰ１がマスクされるため、第１及び第２比較信号Ｊ、Ｋの値は同じ値を保持する。また、マルチプレクサ８が出力する比較データ信号Ｌは、時刻ｔ１から時刻ｔ７にかけて、データＸ０、Ｘ１が順次に２回繰り返される。時刻ｔ７以降では、比較データ信号Ｌは、時刻ｔ１以前と比較して分周クロック信号Ｇの１クロック分だけ、つまりクロック信号Ｂの２クロック分だけ位相が遅れる。
【００５２】
図２の例では、選択信号Ｅを反転することで選択データ信号Ｆがクロック信号Ｂの１クロック分だけ遅れ、ＰＲＢＳ信号発生器７に入力する分周クロック信号Ｇの１クロックパルスをマスクすることで比較データ信号Ｌがクロック信号Ｂの２クロック分遅れることにより、時刻ｔ１以前では選択データ信号Ｆよりもクロック信号Ｂの２クロック分進んでいた比較データ信号Ｌが、時刻ｔ７以降では選択データ信号Ｆよりもクロック信号Ｂの１クロック分進んだデータとなる。選択データ信号Ｆと比較データ信号Ｌとが同期すれば、同期のための動作はここで完了する。
【００５３】
制御回路１３は、選択信号Ｅの反転及びＰＲＢＳ信号に入力する分周クロック信号Ｇの１クロックパルスのマスクをした後に、選択データ信号Ｆと比較データ信号Ｌとが同期していないことを示す比較器１２からの信号Ｐを受信すると、制御信号Ｈに負極性パルスを含めずに選択信号Ｅを反転してセレクタ４で選択される信号を切り替える。これにより、セレクタ４は、選択データＦを現在選択されている信号から選択されていなかった信号へと切り替えるが、マルチプレクサ８が出力する比較データ信号Ｌの位相は変化しない。
【００５４】
図３の例では、時刻ｔ８以前に選択されていた第２ラッチデータＤを、第１ラッチデータＣに切り替えている。これにより、時刻ｔ８以前の選択データ信号Ｆに対して選択データ信号Ｆがクロック信号Ｂの１クロック分進み、時刻ｔ８以前では選択データ信号Ｆよりもクロック信号Ｂの１クロック分進んでいた比較データ信号Ｌが、選択データ信号Ｆと同期した信号となる。選択信号Ｅの反転を行なって選択データ信号Ｆと比較データ信号Ｌとが同期すれば、同期のための動作はここで完了する。
【００５５】
制御回路１３は、選択データ信号Ｆと比較データ信号Ｌとが同期していないことを示す比較器１２からの信号Ｐを受信するたびに、選択信号Ｅの反転及びＰＲＢＳ信号に入力する分周クロック信号Ｇの１クロックパルスのマスクと選択信号Ｅの反転とを交互に実行させる。これにより、マスクされるクロックパルスの周期をクロック信号Ｂの２倍の周期にした場合であっても、選択データ信号Ｆと比較データ信号Ｌとを同期させることができる。
【００５６】
本実施形態例では、２並列ＰＲＢＳ信号発生器７に入力されるクロック信号の周期を２分周器５でエラー検出器２に入力されるクロック信号Ｂの２倍にし、２分周された分周クロック信号ＧのクロックパルスをＡＮＤ回路６でマスクしてマルチプレクサ８で多重化して出力される比較データ信号Ｌの位相を変化させる。このような構成を採用することで、マスクされるクロック信号の周期がクロック信号Ｂの周期の２倍となり、制御回路１３からＰＲＢＳ信号発生器７に入力されるクロックパルスをマスクするための制御信号Ｈの負極性パルスに高い時間精度が要求されない。このため、クロック信号Ｂの周波数が高い場合についても、制御信号Ｈの負極性パルスの生成が容易となる。
【００５７】
２並列ＰＲＢＳ信号発生器７に２分周した分周クロック信号Ｇを入力する場合、分周クロック信号Ｇのクロックパルスをマスクすると、比較データ信号Ｌのデータは分周クロック信号Ｇの１クロック分だけ遅れる。つまり、比較データ信号Ｌは、クロック信号Ｂの２クロック分を単位として位相が変化する。
【００５８】
２ビットシフトレジスタ３は現時刻のＰＲＢＳ信号Ａのデータと現時刻よりクロック信号Ｂの１クロック分だけ前のＰＲＢＳ信号Ａのデータとを保持し、セレクタ４はレジスタが保持する第１及び第２ラッチデータＣ、Ｄを切り替えて出力する。ＸＯＲ回路９は、クロック信号Ｂの１クロック分ずらした第１及び第２ラッチデータＣ、Ｄの双方とクロック信号Ｂの２クロック単位で位相が遅れる比較データ信号Ｌのデータとを比較することで、クロック信号Ｂの１クロック単位で双方のデータを比較することができる。
【００５９】
なお、上記実施形態例ではクロック信号Ｂを２分周する例について説明したが、クロック信号ＢをＮ（Ｎは３以上の自然数）分周した場合についても同様に適用できる。
【００６０】
この場合、エラー検出器２の２ビットシフトレジスタ３をＮビットシフトレジスタとし、セレクタ４をＮ入力−１出力のセレクタとし、２分周器５をＮ分周器とし、２並列ＰＲＢＳ信号発生器７をＮ並列ＰＲＢＳ信号発生器とし、２：１のマルチプレクサ８をＮ：１のマルチプレクサとして構成し、制御回路１３がセレクタ４での選択数に対応した選択信号を生成するように構成すればよい。
【００６１】
また、同期回路としてＢＥＲＴ装置を例に挙げて説明したが、クロックパルスをマスクすることで、入力信号とその入力信号に対応する信号とを同期させるその他の同期回路についても同様に適用することができる。
【００６２】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の同期信号生成回路及びデータ同期回路は上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した同期信号生成回路及びデータ同期回路も本発明の範囲に含まれる。例えば、同期対象の信号はＰＲＢＳ信号でなくてもよい。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、入力するデータ信号のデータレートが高くなった場合についても、比較データ信号の生成に複雑な時間制御を必要としないデータ同期方法及びデータ同期回路が実現でき、符号誤り率試験装置などのデータ同期に好適である。
【図面の簡単な説明】
【図１】本発明の一実施形態例のデータ同期回路を採用する符号誤り率測定装置の構成を示すブロック図。
【図２】図１のエラー検出器における信号同期の様子の一例を示すタイムチャート。
【図３】図１のエラー検出器における信号同期の様子の別の例を示すタイムチャート。
【図４】従来のデータ同期回路を採用する符号誤り率測定装置の構成を示すブロック図。
【図５】図４のエラー検出器における信号同期の様子の一例を示すタイムチャート。
【符号の説明】
１：パルスパターン発生器（ＰＰＧ）
２：エラー検出器（ＥＤ）
３：２ビットシフトレジスタ
４：セレクタ
５：２分周器
６：ＡＮＤ回路
７：２並列ＰＲＢＳ信号発生器
８：マルチプレクサ（２：１ＭＵＸ）
９：ＸＯＲ回路
１０：カウンタ
１１：エラー表示器
１２：比較器
１３：制御回路