(57)【要約】【課題】薄膜キャパシタ素子において、電極層中への水素の進入を抑止して、樹脂硬化時において生じていた水→水素による酸化物誘電体薄膜の酸素欠損などの膜へのダメージをなくすこと。【解決手段】キャパシタ構造体の上が硬化樹脂からなる少なくとも１層の絶縁保護膜で被覆されているとともに、前記硬化樹脂が、熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体から形成されたものであるように構成する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
基板と，その基板の上に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子であって、
前記キャパシタ構造体の上部が硬化樹脂からなる少なくとも１層の絶縁保護膜で被覆されているとともに、前記硬化樹脂が、熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体から形成されたものであることを特徴とする薄膜キャパシタ素子。
【請求項２】
前記樹脂前駆体の硬化時、その樹脂前駆体から放出せしめられた水分の量が、当該樹脂前駆体の０．０１重量％以下であることを特徴とする請求項１に記載の薄膜キャパシタ素子。
【請求項３】
前記硬化樹脂が、エポキシ樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、ベンゾシクロブテン樹脂、アクリル樹脂及びジアリルフタレート樹脂からなる群から選ばれた少なくとも１種類の樹脂であることを特徴とする請求項１又は２に記載の薄膜キャパシタ素子。
【請求項４】
前記キャパシタ構造体において、前記誘電体層が、Ｓｒ，Ｂａ，Ｐｂ，Ｚｒ，Ｂｉ，Ｔａ，Ｔｉ，Ｍｇ及びＮｂからなる群から選ばれた少なくとも１種類の金属を含む複合金属酸化物からなることを特徴とする請求項１〜３のいずれか１項に記載の記載の薄膜キャパシタ素子。
【請求項５】
前記下部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする請求項１〜４のいずれか１項に記載の薄膜キャパシタ素子。
【請求項６】
前記上部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする請求項１〜５のいずれか１項に記載の薄膜キャパシタ素子。
【請求項７】
基板と，その基板の上に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、
基板上に前記キャパシタ構造体を形成した後、前記上部電極層の上に熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体を塗布し、さらにそれを硬化させて少なくとも１層の絶縁保護膜を形成することを特徴とする薄膜キャパシタ素子の製造方法。
【請求項８】
前記樹脂前駆体の硬化時、その樹脂前駆体から放出せしめられる水分の量を当該樹脂前駆体の０．０１重量％以下に抑えることを特徴とする請求項７に記載の薄膜キャパシタ素子の製造方法。
【請求項９】
前記絶縁保護膜を、エポキシ樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、ベンゾシクロブテン樹脂、アクリル樹脂及びジアリルフタレート樹脂からなる群から選ばれた少なくとも１種類の硬化樹脂から形成することを特徴とする請求項７又は８に記載の薄膜キャパシタ素子の製造方法。
【請求項１０】
少なくとも１個の電子素子及び少なくとも１個の、請求項１〜６のいずれか１項に記載の薄膜キャパシタ素子を含んでなることを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ素子に関し、さらに詳しく述べると、絶縁保護膜の改良を通じて、外部環境からの吸水や吸湿を防止できるとともに、電気特性の劣化や電極間のショートも防止できるようになった薄膜キャパシタ素子及びその製造方法に関する。本発明はまた、本発明の薄膜キャパシタ素子を搭載した電子装置に関する。
【０００２】
【従来の技術】
近年のＬＳＩの高速化により、デカップリングキャパシタの高周波追随性能の向上が望まれており，キャパシタ素子の低インダクタンス化のために微細加工性を容易にし，容量を増大するために誘電体層の厚さを薄くする技術を導入した薄膜キャパシタ素子が提案されている。薄膜キャパシタ素子は、シリコン基板などの支持基板上に金属及び金属酸化物を堆積させる薄膜プロセスにより製造されている。ここで、大容量のキャパシタ素子を実現するため、高い比誘電率をもつ複合酸化物誘電体材料を使用して誘電体層を形成することが行われている。さらに、電極層の形成のため、白金（Ｐｔ）やイリジウム（Ｉｒ）などの貴金属が電極材料として使用されている。これらの電極材料は、誘電体層の成膜時における比較的高温の環境に対応できる程度に耐酸化性に優れ、また、誘電体材料の結晶配向性を制御することができるからである。
【０００３】
従来の方法の場合、周知の通り、シリコン基板上に下部電極層、誘電体層、上部電極層を順に形成して薄膜キャパシタ素子を製造している。また、はんだバンプによるフリップチップ接続を想定して、下部電極層、誘電体層及び上部電極層からなるキャパシタ構造体の形成後、上部電極層及び下部電極層との電気的接続のためにはんだバンプを形成することが一般的に行われている。さらに、バンプ形成工程の前に、感光性ポリイミドなどの有機樹脂材料を使用して、キャパシタ構造体のための絶縁保護膜を形成することも一般的に行われている。
【０００４】
バンプ形成工程では、絶縁保護膜に予め定められたパターンでコンタクトホールを形成した後、はんだ濡れ性を向上させ、かつこの工程での熱による下地金属（キャパシタ電極）へのはんだ拡散とそれによる反応の発生を防止するために、Ｃｒ、Ｔｉ、Ｃｕ、Ｎｉのようなバリアメタルをコンタクトホールの内壁などに被覆する。その後、上部電極層及び下部電極層の引き出しプラグとしての役割を果たす金属材料（例えば、Ｃｕ）をめっきなどで成膜する。最後に、はんだをめっきによって成膜し、目的のはんだバンプを形成する。このとき、絶縁保護膜の樹脂材料は、キャパシタ電極へ伝播するバリアメタルの応力を緩和するために、電極に対してのバッファ層としても機能している。
【０００５】
しかし、このようにして作製された薄膜キャパシタ素子では、はんだリフロー工程で還元雰囲気下に曝されたり、外部環境からの吸水及び吸湿を伴うことがしばしばであるので、誘電体の電気特性が劣化を引き起こし、上部電極層と下部電極層の間でショートを誘発することが問題となっている。特に電極材料として白金（Ｐｔ）を使用する場合、Ｐｔが水素を容易に透過させ、また、水に対する触媒作用により水素を発生させるので、この問題が顕著である。
【０００６】
上述のような問題を回避する方法もすでに提案されている。例えばＦＲＡＭ（強誘電体メモリ）の場合、水素などの還元性気体の透過拡散を防止するために、アルミニウム、シリコンもしくはチタンの窒化物薄膜を保護膜としてキャパシタ表面に被覆することが提案されている（特許文献１）。また、吸水による特性劣化を防止する保護膜として、水と反応して硬化する金属有機化合物（シリコンアルコキシド類）を使用することが提案されている（特許文献２）。
【０００７】
上記したような従来の保護膜は，キャパシタ素子がＦＲＡＭのような半導体装置の内部に組み込まれる際には有効であるが、キャパシタ単体部品としてはんだバンプによるフリップチップ接続を行なうことを想定すると、はんだバンプからの応力の緩和を期待できず、特性が劣化してしまうという問題を避けることができない。
【０００８】
一方、フリップチップ接続を行なえる構造をもった薄膜キャパシタ素子において、例えば感光性ポリイミド樹脂のような有機樹脂材料を保護膜として使用することも提案されている（特許文献３）。しかし、感光性ポリイミド樹脂の場合、その熱硬化の際に酸無水物とジアミンが脱水縮重合反応し水を放出する。すなわち、出発物質として使用されるポリイミド前駆体は、例えば次式によって表されるように、酸無水物とジアミンがポリアミック酸となっている。
【０００９】
【化１】
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【００１０】
また、ポリイミド前駆体は、通常、溶剤に溶解させた液体の状態（ワニス）で市販されている。保護膜の形成のため、このワニスを基板の上にスピンコート法などにより塗布し、成膜する。次いで、ポリイミド前駆体の塗膜を例えば３５０〜４００℃の温度に加熱して熱硬化させる。この熱硬化反応によって、酸無水物とジアミンの間で脱水縮重合反応が発生し、閉環反応及び水（Ｈ２Ｏ）の放出を伴って、次式によって表される熱硬化したポリイミドが生成する。
【００１１】
【化２】
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【００１２】
しかし、このような保護膜形成反応で発生する水は、得られる薄膜キャパシタ素子の特性を劣化させるという重要な問題を抱えている。すなわち、保護膜形成中に放出された水が、その保護膜に隣接して形成された電極層（例えばＰｔ）と接触することが可能であるからである。水が電極層に接触した場合、Ｐｔの触媒作用により水の水素原子が電極層中に進入し、誘電体層と電極層との界面において誘電体酸化物に酸素欠損が生じる。酸素欠損は、得られる薄膜キャパシタ素子の誘電特性及びリーク（漏洩）電流特性に大きな影響を与えることが可能である。図１及び図２は、感光性ポリイミド樹脂を薄膜キャパシタの保護膜として使用した場合のこれらの問題点を説明するためのものであり、それぞれ、感光性ポリイミド樹脂で保護膜を成膜した前後のＣ−Ｖ（静電容量−印加電圧）特性及びＤ−Ｖ（誘電損失−印加電圧）特性をプロットしている。図中、曲線Ｉは、ポリイミド樹脂からなる保護膜を形成する前の特性曲線であり、曲線ＩＩは、ポリイミド樹脂からなる保護膜を形成した後の特性曲線である。なお、ここで特性評価のために作製した薄膜キャパシタ素子の場合、シリコン基板上に常法に従って白金（Ｐｔ）から下部電極層及び上部電極層を形成し、また、誘電体酸化物  （Ｂａ，Ｓｒ）ＴｉＯ３（以下、ＢＳＴともいう）から誘電体層を形成した。ポリイミド保護膜は、感光性ポリイミド樹脂のワニスを、例えば３０００ｒｐｍ  で３０秒間スピンコートを行ない、４μｍの膜厚で成膜することによって形成した。次いで、ポリイミド樹脂の塗膜を６０℃の温度で１０分間にわたって加熱（プリベーク）し、その後、露光、現像工程を経て、４００℃の温度で２時間にわたって加熱（本ベーク）を行なった。２μｍ厚のポリイミド樹脂からなる絶縁保護膜が得られた。図１及び図２から理解されるように、ポリイミド樹脂の成膜により保護膜を形成した後では、誘電体酸化物の変化に伴う明らかな特性異常が観察され、誘電損失が増加している。
【００１３】
【特許文献１】
特開平７−１１１３１８号公報（特許請求の範囲）
【特許文献２】
特開平７−２７３２９７号公報（特許請求の範囲）
【特許文献３】
特開２００２−２８０２６１号公報（特許請求の範囲）
【００１４】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術の問題点を解決することを目的とする。
【００１５】
本発明の目的は、保護膜形成のための樹脂硬化中に発生する水による特性劣化がなく、また、したがってバリア層の存在も必要としない薄膜キャパシタ素子を提供することにある。
【００１６】
また、本発明の目的は、外部環境からの吸水や吸湿を防止できるとともに、電気特性の劣化や電極間のショートも防止できる薄膜キャパシタ素子を提供することにある。
【００１７】
さらに、本発明の目的は、素子の吸水や吸湿を防止でき、特性劣化やショートの問題を有しない薄膜キャパシタ素子を高信頼性及び高歩留まりで製造できる方法を提供することにある。
【００１８】
さらにまた、本発明の目的は、素子の吸水や吸湿の問題、そして特性劣化やショートの問題がない薄膜キャパシタ素子を備えた高性能な電子装置を提供することにある。
【００１９】
本発明の上記したような目的やその他の目的は、以下の詳細な説明から容易に理解することができるであろう。
【００２０】
【課題を解決するための手段】
本発明は、その１つの面において、基板と，その基板の上に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子であって、
前記キャパシタ構造体の上部が硬化樹脂からなる少なくとも１層の絶縁保護膜で被覆されているとともに、前記硬化樹脂が、熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体から形成されたものであることを特徴とする薄膜キャパシタ素子にある。
【００２１】
また、本発明は、そのもう１つの面において、基板と，その基板の上に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、
基板上に前記キャパシタ構造体を形成した後、前記上部電極層の上に熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体を塗布し、さらにそれを硬化させて少なくとも１層の絶縁保護膜を形成することを特徴とする薄膜キャパシタ素子の製造方法にある。
【００２２】
さらに、本発明は、そのもう１つの面において、少なくとも１個の電子素子及び少なくとも１個の、本発明による薄膜キャパシタ素子を含んでなることを特徴とする電子装置にある。
【００２３】
上記説明及び以下において詳細に説明するように、本発明では、薄膜キャパシタ素子の中心をなすキャパシタ構造体の上に、吸水性及び吸湿性の面で問題をかかえたポリイミド樹脂やその他の被膜に代えて、特定の硬化樹脂を積層して絶縁保護膜を形成すること及び、その際、バリア層のような耐水性の被膜をキャパシタ構造体と絶縁保護膜の間に介在させないで、絶縁保護膜を直にキャパシタ構造体に積層すること、を特徴としている。本発明で絶縁保護膜の形成に使用する特定の硬化樹脂は、その硬化及び乾燥中に水を放出しないため、もしくは水発生量がきわめて少ないために、誘電体層を形成するＢＳＴなどのような誘電体酸化物の水素による還元劣化（酸素欠損の発生）を防止することができる。
【００２４】
図３は、先に参照した図１及び図２の特性曲線にならって、本発明の薄膜キャパシタ素子において特定のエポキシ樹脂を保護膜に使用した場合の、Ｃ−Ｖ（静電容量−印加電圧）特性及びＤ−Ｖ（誘電損失−印加電圧）特性をあわせてプロットしたグラフである。このグラフは、下記の実施例１の特性評価試験で得られた結果であり、図中、曲線Ｉ（Ｃ）及びＩＩ（Ｃ）は、それぞれ、エポキシ樹脂からなる保護膜を形成する前と後のＣ−Ｖ特性を表し、また、曲線Ｉ（Ｄ）及びＩＩ（Ｄ）は、それぞれ、エポキシ樹脂からなる保護膜を形成する前と後のＤ−Ｖ特性を表す。図３の４種類の曲線から理解するように、図１及び図２の場合とは対照的に、エポキシ樹脂を塗布した前後で、素子特性における変化がほとんど認められない。このような注目すべき結果から、次のようなことが考察される：エポキシ環は、高い歪みをもつため高反応性であり、求核種と容易に開環付加反応を起こし硬化（高分子量化と架橋の生成）する。この時、エポキシ樹脂は硬化中に水を発生しないので、水によるＰｔ電極での水素発生を抑制することができる。
【００２５】
本発明に従いこのような絶縁保護膜を薄膜キャパシタ素子で使用することで、電極／誘電体界面への水素の進入を防ぐことにより、誘電体材料の特性劣化を抑制し、薄膜キャパシタ素子の耐還元性及び耐湿性の向上に寄与することができる。
【００２６】
【発明の実施の形態】
以下、添付の図面を参照しながら、本発明をその好ましい実施の形態について説明する。なお。本発明は、下記の実施の形態に限定されるものではなく、本発明の範囲内でいろいろに改良もしくは変更することができる。
【００２７】
本発明によるキャパシタ素子は、薄膜タイプのキャパシタ素子であり、好ましくは、２つもしくはそれ以上のキャパシタ（キャパシタ素子）を一体化した製品の形で使用される。基本的に、本発明のキャパシタ素子は、基板と、その基板の上に形成されたキャパシタ構造体とを含んで構成され、また、キャパシタ構造体は、下部電極（下部電極層）、下部電極層上に形成された誘電体層及び誘電体層上に形成された上部電極（上部電極層）から構成される。本発明のキャパシタ素子は、そのキャパシタ構造体の上面をエポキシ樹脂等からなる絶縁保護膜で被覆したことを特徴とする。
【００２８】
本発明の好ましい１実施形態による薄膜キャパシタ素子の簡単な構成例は、図４に示す通りである。図示されるように、キャパシタ素子１０は、例えばシリコン基板のような基板１を有し、また、この基板１の上には、キャパシタ構造体１１が作り込まれている。キャパシタ構造体１１は、基板の側から順に、例えばＰｔ電極のような下部電極層２、例えば（Ｂａ，Ｓｒ）ＴｉＯ３層のような誘電体層３、そしてＰｔ電極のような上部電極層４を有している。
【００２９】
また、キャパシタ構造体１１の上面は、例えばエポキシ樹脂のような本発明による絶縁性硬化樹脂から形成された絶縁保護膜５で保護されている。絶縁保護膜５は、その成膜中、すなわち、硬化及び乾燥工程において水分を放出することが実質的になく、もしもあったとしても、高々０．０１重量％もしくはそれ以下のレベルである。したがって、図示のキャパシタ素子１０の場合、絶縁保護膜５とキャパシタ構造体１１の間に従来の技術で慣用の防湿性あるいは耐湿性のバリア層を設けることは不要である。すなわち、好ましいことに、本発明のキャパシタ素子の場合、キャパシタ構造体の上に絶縁保護膜を直に被覆することができる。
【００３０】
さらに、絶縁保護膜５にはコンタクトホール６及び１６が開口されており、それぞれのコンタクトホールには導体金属、例えば銅（Ｃｕ）が充填されている。
コンタクトホール６及び１６の最上面は、それぞれ、電極パッド６ａ及び１６ａを有している。電極パッド６ａ及び１６ａには、それぞれ、半導体素子（例えば、ＬＳＩチップ）２０のフリップチップ接続のためのはんだバンプ７及び１７が形成されている。また、ここでは図示しないけれども、キャパシタ素子は、もしも必要ならば、１層もしくはそれ以上の追加の層を任意の適当な位置に有していてもよい。
【００３１】
本発明の薄膜キャパシタ素子において、キャパシタ構造体の上には１層もしくは２層以上の絶縁保護膜が本発明に従い積層される。絶縁保護膜の形成に使用される硬化樹脂は、従来の薄膜キャパシタ素子のようにいずれであってもよいというわけではなく、
（１）熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体から形成されたものであること（熱可塑性樹脂の場合、通常、感光剤が併用されるであろう）、及び
（２）樹脂前駆体の硬化時、その樹脂前駆体から放出せしめられた水分の量が、実質的に測定されない程度にネグリジブルであるか、もしも放出されたとしても、当該樹脂前駆体の０．０１重量％以下の微量であること、が必要である。
【００３２】
また、本発明の薄膜キャパシタ素子をフリップチップ構造をもった半導体装置などの製造に利用することを考慮した場合、硬化樹脂は、はんだバンプからの応力を緩和できる機能をそなえていることが好ましい。
【００３３】
本発明の実施において、絶縁保護膜の形成に有用な硬化樹脂は、以下に列挙するものに限定されるわけではないけれども、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾシクロブテン（ＢＣＢ）樹脂、アクリル樹脂、ジアリルフタレート樹脂などを包含する。これらの樹脂は、単独で使用してもよく、２種以上を混合もしくは組み合わせて使用してもよい。
【００３４】
絶縁保護膜は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、絶縁保護膜の厚さは広い範囲で変更することができ、好ましくは、約０．０１〜１，０００μｍの範囲であり、さらに好ましくは、約０．０１〜１００μｍの範囲である。
【００３５】
キャパシタ構造体は、誘電体層を必須の構成要素として有する。本発明の実施において、誘電体層は、特に限定されるものではなく、公知の誘電体材料、好ましくは例えばＡＢＯ３型の複合金属酸化物から形成することができる。ここで使用する複合金属酸化物は、好ましくは、約１０〜１，０００のオーダーの誘電率を有している。また、誘電体層の形成に好適な複合金属酸化物は、Ｓｒ，Ｂａ，Ｐｂ，Ｚｒ，Ｂｉ，Ｔａ，Ｔｉ，Ｍｇ及びＮｂからなる群から選ばれた少なくとも１種類の金属を含む複合金属酸化物である。
【００３６】
誘電体層は、例えば、次式により表される複合金属酸化物：
ＢａｘＳｒ１−ｘＴｉＯ３
（式中、０＜ｘ＜１である）から有利に形成することができる。
【００３７】
また、誘電体層は、次式により表される複合金属酸化物からも有利に形成することができる。
【００３８】
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ
上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である。
【００３９】
さらに好ましくは、上式により表される複合金属酸化物は、次式：
（Ｂａ  ０．６８９Ｓｒ  ０．２９６Ｙ０．０１５）  Ｔｉ１＋ｚＯ３＋δ
（式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３である）あるいは次式：
（Ｂａ  ０．４９３Ｓｒ  ０．４９３Ｙ０．０１４）Ｔｉ１＋ｚＯ３＋δ
（式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３である）によって表すことができる。
【００４０】
誘電体層は、キャパシタ素子、電子装置などの構成やその他のファクタに応じていろいろな厚さを有することができる。誘電体層の厚さは、一般的には約１〜３，０００ｎｍの範囲であり、好ましくは約１０〜３００ｎｍの範囲である。
【００４１】
本発明のキャパシタ素子において、基板は、任意の適当な材料から形成することができる。基板は、電気絶縁性の材料から形成することが好ましい。適当な絶縁性の材料は、以下に列挙するものの限定されるわけではないけれども、ガラス、半導体材料、樹脂材料などを包含する。また、基板の厚さは、広い範囲で変更することができるけれども、好ましくは、約１〜１，０００μｍの範囲であり、さらに好ましくは、約１００〜５００μｍの範囲である。
【００４２】
本発明の実施に当たっては、特に半導体材料もしくはウエハを絶縁性の基板として有利に使用することができる。ここで、半導体材料もしくはウエハは、いろいろな材料から形成することができるが、Ｓｉ，  Ｇｅ，  ＳｉＧｅ，  ＧａＡｓ，  ＩｎＡｓ，  ＩｎＰ  及び周期律表の第ＩＩＩ族及び第Ｖ族の元素から誘導されたその他の化合物からなる群から選ばれる少なくとも１種類の材料を含むことが好ましい。
【００４３】
さらに、キャパシタ素子は、基板とキャパシタ構造体の間に密着層（接着層ともいう）をさらに含んでいてもよい。密着層には、基板とキャパシタ構造体の間の結合強度を増加させるなどの働きがある。密着層は、いろいろな材料から形成することができるけれども、貴金属、貴金属の合金、貴金属と非貴金属の合金、貴金属の導電性酸化物、絶縁性の金属酸化物、絶縁性の金属窒化物、導電性の金属窒化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料から形成するのが好ましい。密着層形成材料の適当な例は、以下に列挙するものに限定されるわけではないけれども、Ｐｔ，  Ｉｒ，  Ｚｒ，  Ｔｉ，  ＴｉＯｘ，  ＩｒＯｘ，  ＰｔＯｘ，  ＺｒＯｘ，  ＴｉＮ，  ＴｉＡｌＮ，  ＴａＮ，  ＴａＳｉＮなどを包含する。密着層は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、密着層の厚さは広い範囲で変更することができ、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００４４】
キャパシタ素子において、下部電極層は、いろいろな導電性材料から形成することができるけれども、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の導電性材料から形成することが好ましい。下部電極層形成材料の適当な例は、以下に列挙するものに限定されるわけではないけれども、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  Ｃｒ，  ＰｔＯｘ，  ＩｒＯｘ  及び  ＲｕＯｘ  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を包含する。下部電極層は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、下部電極層の厚さは広い範囲で変更することができ、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００４５】
また、上部電極層は、いろいろな導電性材料から形成することができるけれども、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の導電性材料から形成することが好ましい。上部電極層形成材料の適当な例は、以下に列挙するものに限定されるわけではないけれども、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  Ｃｒ，  ＰｔＯｘ，  ＩｒＯｘ，  ＲｕＯｘ，  ＳｒＲｕＯ３  及び  ＬａＮｉＯ３  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を包含する。上部電極層は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、上部電極層の厚さは広い範囲で変更することができ、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００４６】
以上の層の他に、キャパシタ素子は、もしも許容し得るのであるならば、その上部電極層の上にパッシベーション膜をさらに含むこともできる。パッシベーション膜の適当な例は、以下に列挙するものに限定されるわけではないけれども、窒化シリコン層、酸化シリコン（ＳｉＯ２）層、酸化アルミニウム（アルミナ）層などを包含する。窒化シリコン層を使用するのが好ましい。パッシベーション膜の厚さは広い範囲で変更することができるというものの、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００４７】
本発明のキャパシタ素子において、キャパシタ構造体は、キャパシタ素子の表面もしくは裏面の部分あるいはキャパシタ素子の内部に単独もしくは２個以上を組み合わせて作り込むことができる。キャパシタ構造体の作り込みの方法及び手段は特に限定されるものではなく、常用の方法及び手段を使用することができる。処理の高速化などに対応するため、２個以上のキャパシタ構造体を組み合わせて作り込むことが有利である。また、このような場合、複数個のキャパシタ構造体は、デバイスのデザインや所望とする効果などに応じて、直列に接続してもよく、さもなければ、並列に接続してもよい。もちろん、必要ならば、直列接続と並列接続を併用してもよい。
【００４８】
本発明は、上記した薄膜キャパシタ素子の他に、本発明による薄膜キャパシタ素子の製造方法にある。本発明による薄膜キャパシタ素子の製造方法は、「課題を解決するための手段」の項に記載したように、基板と，その基板の上に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、
基板上に前記キャパシタ構造体を形成した後、前記上部電極層の上に熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体を塗布し、さらにそれを硬化させて少なくとも１層の絶縁保護膜を形成することを特徴とする。
【００４９】
本発明による薄膜キャパシタ素子の製造方法は、上記した特定の絶縁保護膜の形成工程を除いて、キャパシタ素子及びその他のデバイスの製造においてよく知られ、一般的に使用されている方法をそのまま使用して、あるいは適宜変更した後、有利に実施することができる。適当な方法には、例えば、フォトリソグラフィ法、スパッタリング法、真空蒸着法、エッチング法などがある。よって、本発明方法の実施に用いられる各工程について、ここで詳細に説明することを省略し、成書や特許文献の参照に委ねることとする。
【００５０】
参考のために一例を示すと、図４に模式的に示した本発明の薄膜キャパシタ素子は、例えば図５及び図６に順を追って示す一連の工程（Ａ）〜（Ｈ）で有利に製造することができる。
【００５１】
まず、図５（Ａ）に示すように、支持基板としてのシリコン基板１を用意する。次いで、図４に参照番号１１で示すキャパシタ構造体を形成するため、図５（Ｂ）に示す白金からなる下部電極層２、図５（Ｃ）に示す複合酸化物からなる誘電体層３、図５（Ｄ）に示す白金Ｐｔからなる上部電極層４を順次形成する。ここで、誘電体層３の材料としては、小型でかつ大容量を実現するために、高い比誘電率をもつ金属酸化物が有利に使用される。本発明の実施に好適な金属酸化物は、前記した通りである。また、キャパシタ構造体１１の電極（下部電極層２及び上部電極層４）の材料としては、高温環境下における耐酸化性に優れ、かつ誘電体層３の形成時における良好な結晶配向制御が可能な、白金ＰｔやイリジウムＩｒ等の貴金属が有利に使用される。
【００５２】
これらの一連の製造工程は、具体的には以下のように行なうことができる。
【００５３】
図５（Ｂ）に示した下部電極層２の形成工程としては、先ず、シリコン基板１としてシリコンウェハを使用し、該シリコンウェハ上に、スパッタリング法を使用して、酸化チタンＴｉＯ２  （２０ｎｍ）及び白金Ｐｔ（１００ｎｍ）を順次成膜させる。酸化チタンＴｉＯ２  （２０ｎｍ）は、シリコンＳｉと白金Ｐｔとの密着層（接着層）としての役割を果たすことができる。
【００５４】
この時、酸化チタンＴｉＯ２  のスパッタ条件は、例えば、基板温度５００℃、ＲＦパワー２００Ｗ、誘導コイルパワー３０Ｗ、ガス圧力０．１Ｐａ、及びＡｒ／Ｏ２  比７／１である。
【００５５】
また、白金Ｐｔのスパッタ条件は、例えば、基板温度４００℃、ＤＣパワー１００Ｗ、誘導コイルパワー３０Ｗ、ガス圧力０．１Ｐａである。
【００５６】
図５（Ｃ）に示した誘電体層３の形成工程では、誘電材料としてバリウムＢａ、ストロンチウムＳｒ、イットリウムＹ及びチタンＴｉから構成される金属酸化物、Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δを使用し、ゾル・ゲル法により誘電体層３を形成する。
【００５７】
具体的には、先ず、アルコキシドからなる出発溶液をスピンコート法（例えば、２０００ｒｐｍ  ／３０秒）により成膜する。なお、このスピンコート条件では、１回のスピンコートにつき約１００ｎｍの膜厚が得られる。その後、例えば４００℃の温度で１０分間の仮焼成（プリベーク）、及び例えば７００℃の温度で１０分間の本焼成（本ベーク）を行なうことにより金属酸化物を結晶化させ、膜厚１００ｎｍ、比誘電率３００、及び誘電損失２％以下の誘電体層３を形成する。
【００５８】
図５（Ｄ）に示した上部電極層４の形成工程では、誘電体層３上に、下部電極層２の形成と同様にスパッタリング法を使用して、上部電極層４としての白金Ｐｔ層を膜厚１００ｎｍで成膜する。
【００５９】
再び図４を参照すると、キャパシタ構造体１１の側面は、図示されるように、下の層の端部が、上の層の端部よりも外側に張り出した、階段状に形成される。キャパシタ構造体１１にこのような階段状の張り出し部を設けると、製造過程で白金材の断片（パーティクル）が発生した場合、その張り出し部で断片を受け止め、断片が誘電体層の側面に付着し、電極間のショートを引き起こすことを防止できる。
【００６０】
次いで、図５（Ｅ）に示すように、下部電極層２からの電極引き出し用穴２１を形成する。具体的には、フォトリソグラフィ法によりレジストマスクを形成した後、アルゴンＡｒイオンミリング法により、上部電極層４を構成するＰｔ膜とその下の誘電体層３を順次ドライエッチングする。なお、従来の方法では、上記のようにして電極引き出し用穴２１を形成した後、キャパシタ構造体１１の上面及び側面を覆うように、窒化シリコンＳｉ３  Ｎ４  のスパッタリングなどによってバリア層を形成するのが一般的であるが、本発明では、そのような工数を増加させる処理工程は不要である。
【００６１】
引き続いて、図６（Ｆ）に示すように、キャパシタ構造体１１の上に、それを覆うようにして、本発明に従いエポキシ樹脂などからなる絶縁保護膜５を形成する。
【００６２】
具体的には、まず、感光性エポキシ樹脂のワニスを、例えば３０００ｒｐｍ  で３０秒間スピンコートを行ない、４μｍの膜厚で成膜する。次いで、６０℃の温度で１０分間、加熱（プリベーク）し、その後、露光、現像工程を経て、２００℃の温度で１時間、加熱（本ベーク）を行なう。２μｍ厚のエポキシ樹脂膜からなる絶縁保護膜５が得られる。
【００６３】
次いで、絶縁保護膜５の所定の部位に、図示されるようなコンタクトホール２２を選択的に形成する。具体的には、フォトリソグラフィ法により図示しないレジストマスクを形成した後、アルゴンＡｒイオンミリング法によりドライエッチングすることにより、絶縁保護膜５の不要部分を選択的に除去し、下部電極層２を露出させる。
【００６４】
引き続いて、電極パッド及びバンプの形成工程に移行する。
【００６５】
図６（Ｇ）に示すように、コンタクトホール２２に銅（Ｃｕ）をめっきにより埋め込み、Ｃｕ埋め込み配線層６及び１６を形成する。さらに、Ｃｕ埋め込み配線層６及び１６の上に、キャパシタ構造体１１の各電極層とバンプとを接続するアンダーバンプメタル（ＵＢＭ）として電極パッド６ａ及び１６ａを、それぞれスパッタリング法及びめっきにより形成する。
【００６６】
最後に、図６（Ｈ）に示すように、形成した電極パッド６及び１６の上に、それぞれ、回路基板と電気的な接続を行なう端子としてのバンプ７及び１７を形成する。なお、バンプ７及び１７の材料としては、一般にはんだが使用されるが、はんだ材料が電極パッド中に拡散して、電極層を構成する白金Ｐｔと反応し、該白金の抵抗値を変えてしまう等の問題が起こり得る。そのため、電極パッドの材料としては、上記のようなはんだ侵食の回避、はんだ濡れ性の向上等を考慮して、クロムＣｒ、チタンＴｉ、銅Ｃｕ、ニッケルＮｉ等を使用することが望ましい。
【００６７】
以上の製造工程により、図４に示した薄膜キャパシタ素子１０を製造することができる。この薄膜キャパシタ素子１０の場合、絶縁保護膜５が吸水性、吸湿性を有しないので、ポリイミド樹脂を絶縁保護膜に使用した場合の問題点（ポリイミド樹脂から放出された水分がイオン化されていない状態で、触媒作用を有するＰｔ電極部に到達し、上部電極層４と誘電体層３との界面で、誘電体層３を構成する金属酸化物が還元され、素子の特性が劣化するという問題点）を解決することができる。このような構成を採用すると、優れた高周波追随特性が得られるとともに、特性劣化の少ない薄膜キャパシタ素子１０を提供することが可能となる。
【００６８】
さらに加えて、本発明は、上述のような本発明による薄膜キャパシタ素子を搭載した電子装置にある。ここで、薄膜キャパシタ素子の搭載方法や搭載部位は特に限定されるものではなく、例えば、本発明のキャパシタ素子をデバイスの上部及び（又は）内部に搭載することができる。すなわち、本発明の電子装置は、少なくとも１個の電子素子及び少なくとも１個の本発明の薄膜キャパシタ素子を含んでなることを特徴とする。
【００６９】
本発明による電子装置において、それに搭載されるべき電子素子は、特に限定されるものではない。本発明の実施に好適な電子素子の例は、以下に列挙するものに限定されるわけではないけれども、電子装置で常用の素子、例えばキャパシタ、レジスタ、インダクタ、半導体素子、例えばＬＳＩチップ、ＶＬＳＩチップ等、配線、電極などを包含する。また、したがって、本発明の電子装置は、広範囲の電子装置、例えば半導体装置などを包含する。電子装置の典型的な例は、以下に列挙するものに限定されるわけではないけれども、マイクロ波及びＲＦデバイス、デカップリングキャパシタ用の電荷蓄積デバイス、ＤＲＡＭデバイス、その他を包含する。
【００７０】
前記した通り、本発明の薄膜キャパシタ素子は、複数個を組み合わせて電子装置に搭載する場合、直列もしくは並列のいずれにも接続することができる。
【００７１】
【実施例】
引き続いて、本発明をその実施例を参照して説明する。なお、本発明は、これらの実施例によって限定されるものでないことは言うまでもない。
実施例１
本例では、先に図４を参照して説明した層構成をもった薄膜キャパシタ素子を製造した。すなわち、本例の薄膜キャパシタ素子は、シリコンウエハの加工によって形成されたシリコン基板の上に、下部電極層、誘電体層及び上部電極層からなるキャパシタ構造体を備え、そのキャパシタ構造体の上面を本発明による絶縁保護膜が被覆している。
【００７２】
シリコン基板を熱酸化してその表面にシリコン酸化膜（ＳｉＯ２）を形成した後、そのＳｉＯ２膜の上にＲＦマグネトロンスパッタ法を使用してＴｉＯ２からなる密着層を膜厚２０ｎｍで形成した。このとき、ＴｉＯ２膜のスパッタリング条件は、基板温度：５００℃、ＲＦパワー：２００Ｗ、ガス圧力：０．１Ｐａ、Ａｒ／Ｏ２比：７／２であった。
【００７３】
次いで、下部電極層を形成するため、白金（Ｐｔ）をＤＣマグネトロンスパッタ法で成膜した。膜厚１００ｎｍの下部電極層が得られた。なお、Ｐｔ膜のスパッタリング条件は、基板温度：４００℃、ＤＣパワー：１００Ｗ、Ａｒガス圧力：０．１Ｐａであった。
【００７４】
下部電極層の形成後、バリウムストロンチウムチタネート（Ｂａ０．７Ｓｒ０．３）ＴｉＯ３（ＢＳＴ）を出発物質として使用して、ゾル−ゲル法によって誘電体層を成膜した。本例で使用したＢＳＴは、比較的大きな比誘電率（バルクでは約１，５００）を持ち，小型で大容量のキャパシタ素子を実現するのに有効な材料である。具体的には、アルコキシドからなる出発溶液をスピンコート法（２，０００ｒｐｍ／３０秒）で成膜した。１回のスピンコートで、約１００ｎｍの膜厚が得られた。次いで、仮焼成（４００℃／１０分）及び本焼成（７００℃／１０分）を順次実施し、ＢＳＴを結晶化させた。膜厚１００ｎｍ、比誘電率３００及び誘電損失２％以下のＢＳＴ薄膜からなる誘電体層が得られた。
【００７５】
その後、下部電極層の形成の場合と同様な手法に従って、白金（Ｐｔ）をＤＣマグネトロンスパッタ法で成膜して膜厚１００ｎｍの上部電極層を形成した。
【００７６】
さらに続けて、上部電極層、誘電体層（ＢＳＴ薄膜）及び下部電極層を順次エッチングしてコンタクトホールを選択的に形成した。
【００７７】
コンタクトホールの形成のため、上部電極層の上にフォトレジスト（商品名「ＡＺＰ４６２０」、クラリアントジャパン社製）を塗布して硬化させ、さらにそのレジスト膜をパターニングしてレジストマスクを形成した。次いで、レジストマスクの存在下、下地の上部電極層及び誘電体層をＡｒイオンミリング法により順次ドライエッチングした。所望のコンタクトホールが形成され、下部電極層が露出した。
【００７８】
次いで、エポキシ樹脂を使用して絶縁保護膜を形成した。感光性エポキシ樹脂のワニス（商品名「ＷＰＲ−１０」、ＪＳＲ社製）をスピンコート法（３，０００ｒｐｍ／３０秒）で４μｍの厚さで成膜した。次いで、プリベーク（６０℃／１０分）後に露光・現像工程を経て本ベーク（２００℃／１時間）を行った。膜厚２μｍのエポキシ樹脂膜からなる絶縁保護膜が得られた。
【００７９】
上記のようにして絶縁保護膜を形成した後、コンタクトホールの部分に銅（Ｃｕ）をめっきにより充填してＣｕ埋め込み配線層を形成し、さらにそのＣｕ埋め込み配線層の上面にアンダーバンプメタル（ＵＢＭ）としての電極パッドをＣｕめっきによって形成した。
【００８０】
最後に、形成した電極パッドの上に回路基板と電気的な接続を行なう端子としてのはんだバンプを形成した。図４に示したような薄膜キャパシタ素子が完成した。
【００８１】
得られた薄膜キャパシタ素子について、その静電容量及び誘電損失の電圧追従性を測定したところ、図３にプロットしたようなグラフが得られた。図中、曲線Ｉ（Ｃ）及びＩＩ（Ｃ）は、それぞれ、エポキシ樹脂からなる保護膜を形成する前と後のＣ−Ｖ特性を表し、また、曲線Ｉ（Ｄ）及びＩＩ（Ｄ）は、それぞれ、エポキシ樹脂からなる保護膜を形成する前と後のＤ−Ｖ特性を表す。図３のグラフから理解されるように、本発明に従って薄膜キャパシタ素子の絶縁保護膜を形成した場合、誘電体層に対する水分の悪影響を阻止できる結果、静電容量及び誘電損失の両方を安定に保持することができ、素子特性の劣化を防止できる。
実施例２
前記実施例１に記載の手法を繰り返したが、本例では、絶縁保護膜の材料として、エポキシ樹脂に代えてベンゾシクロブテン（ＢＣＢ）樹脂を使用した。
【００８２】
シリコン基板上に形成したＳｉＯ２膜の上にＲＦマグネトロンスパッタ法を使用してＴｉＯ２からなる密着層を膜厚２０ｎｍで形成した。
【００８３】
次いで、白金（Ｐｔ）をＤＣマグネトロンスパッタ法で成膜して下部電極層を膜厚１００ｎｍで形成した。また、本例の場合、参考のために、Ｐｔ膜に代えてイリジウム（Ｉｒ）膜からも下部電極層及び以下に説明する上部電極層を形成したが、得られた薄膜キャパシタ素子の特性は、比較可能に良好であった。
【００８４】
下部電極層の形成後、バリウムストロンチウムチタネート（Ｂａ０．７Ｓｒ０．３）ＴｉＯ３（ＢＳＴ）を出発物質として使用して、ＲＦマグネトロンスパッタ法を使用して誘電体層を形成した。このとき、ＢＳＴ膜のスパッタリング条件は、基板温度：６００℃、ＲＦパワー：８００Ｗ、ガス圧力：０．４Ｐａ、Ａｒ／Ｏ２比：８／１であった。膜厚１００ｎｍ、比誘電率４００及び誘電損失１％以下のＢＳＴ薄膜からなる誘電体層が得られた。
【００８５】
その後、下部電極層の形成の場合と同様な手法に従って、白金（Ｐｔ）又はイリジウム（Ｉｒ）をＤＣマグネトロンスパッタ法で成膜して膜厚１００ｎｍの上部電極層を形成した。
【００８６】
さらに続けて、上部電極層、誘電体層（ＢＳＴ薄膜）及び下部電極層を順次エッチングしてコンタクトホールを選択的に形成した。
【００８７】
コンタクトホールの形成のため、上部電極層の上にフォトレジスト（商品名「ＡＺＰ４６２０」、クラリアントジャパン社製）を塗布して硬化させ、さらにそのレジスト膜をパターニングしてレジストマスクを形成した。次いで、レジストマスクの存在下、下地の上部電極層及び誘電体層をＡｒイオンミリング法により順次ドライエッチングした。所望のコンタクトホールが形成され、下部電極層が露出した。
【００８８】
次いで、ＢＣＢ樹脂を使用して絶縁保護膜を形成した。ＢＣＢ樹脂のワニス（商品名「ＣＹＣＬＯＴＥＮＥ４０２４」、ダウケミカル（日本）社製）をスピンコート法（２，０００ｒｐｍ／３０秒）で４。５μｍの厚さで成膜した。次いで、プリベーク（７０℃／２０分）後に露光・現像工程を経て本ベーク（２５０℃／１時間）を行った。膜厚３μｍのＢＣＢ樹脂膜からなる絶縁保護膜が得られた。
【００８９】
上記のようにして絶縁保護膜を形成した後、コンタクトホールの部分に銅（Ｃｕ）をめっきにより充填してＣｕ埋め込み配線層を形成し、さらにそのＣｕ埋め込み配線層の上面にアンダーバンプメタル（ＵＢＭ）としての電極パッドをＣｕめっきによって形成した。最後に、形成した電極パッドの上に回路基板と電気的な接続を行なう端子としてのはんだバンプを形成した。
【００９０】
得られた薄膜キャパシタ素子について、その静電容量及び誘電損失の電圧追従性を測定したところ、前記実施例１の場合と同様、両特性とも安定に保持でき、素子特性に劣化がないことが確認された。
【００９１】
以上、本発明をその実施の形態及び実施例について詳細に説明した。最後に、本発明の好ましい態様を整理すると、以下に付記する通りである。
【００９２】
（付記１）  基板と，その基板の上に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子であって、
前記キャパシタ構造体の上部が硬化樹脂からなる少なくとも１層の絶縁保護膜で被覆されているとともに、前記硬化樹脂が、熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体から形成されたものであることを特徴とする薄膜キャパシタ素子。
【００９３】
（付記２）  前記樹脂前駆体の硬化時、その樹脂前駆体から放出せしめられた水分の量が、当該樹脂前駆体の０．０１重量％以下であることを特徴とする付記１に記載の薄膜キャパシタ素子。
【００９４】
（付記３）  前記硬化樹脂が、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾシクロブテン（ＢＣＢ）樹脂、アクリル樹脂及びジアリルフタレート樹脂からなる群から選ばれた少なくとも１種類の樹脂であることを特徴とする付記１又は２に記載の薄膜キャパシタ素子。
【００９５】
（付記４）  前記絶縁保護膜が多層構造を有していることを特徴とする付記１〜３のいずれか１項に記載の薄膜キャパシタ素子。
【００９６】
（付記５）  前記キャパシタ構造体の上部に前記絶縁保護膜が直に被覆されていることを特徴とする付記１〜４のいずれか１項に記載の薄膜キャパシタ素子。
【００９７】
（付記６）  前記キャパシタ構造体において、前記誘電体層が、Ｓｒ，Ｂａ，Ｐｂ，Ｚｒ，Ｂｉ，Ｔａ，Ｔｉ，Ｍｇ及びＮｂからなる群から選ばれた少なくとも１種類の金属を含む複合金属酸化物からなることを特徴とする付記１〜５のいずれか１項に記載の薄膜キャパシタ素子。
【００９８】
（付記７）  前記キャパシタ構造体において、前記誘電体層が、次式により表される複合金属酸化物：
ＢａｘＳｒ１−ｘＴｉＯ３
（式中、ｘは、正の整数である）からなることを特徴とする付記１〜５のいずれか１項に記載の薄膜キャパシタ素子。
【００９９】
（付記８）  前記キャパシタ構造体において、前記誘電体層が、次式により表される複合金属酸化物：
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ
（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）からなることを特徴とする付記１〜５のいずれか１項に記載の薄膜キャパシタ素子。
【０１００】
（付記９）  前記複合金属酸化物が、次式：
（Ｂａ  ０．６８９Ｓｒ  ０．２９６Ｙ０．０１５）  Ｔｉ１＋ｚＯ３＋δ
によって表され、式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３であることを特徴とする付記８に記載の薄膜キャパシタ素子。
【０１０１】
（付記１０）  前記複合金属酸化物が、次式：
（Ｂａ  ０．４９３Ｓｒ  ０．４９３Ｙ０．０１４）Ｔｉ１＋ｚＯ３＋δ
によって表され、式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３であることを特徴とする付記８に記載の薄膜キャパシタ素子。
【０１０２】
（付記１１）  前記誘電体層が、１〜３，０００ｎｍの厚さを有することを特徴とする付記１〜１０のいずれか１項に記載の薄膜キャパシタ素子。
【０１０３】
（付記１２）  前記基板が、ガラス、半導体材料及び樹脂材料からなる群から選ばれた絶縁材料からなることを特徴とする付記１〜１１のいずれか１項に記載の薄膜キャパシタ素子。
【０１０４】
（付記１３）  前記基板が、半導体材料もしくはウエハからなることを特徴とする付記１〜１２のいずれか１項に記載の薄膜キャパシタ素子。
【０１０５】
（付記１４）  前記半導体材料もしくはウエハが、Ｓｉ，  Ｇｅ，  ＳｉＧｅ，  ＧａＡｓ，  ＩｎＡｓ，  ＩｎＰ  及び周期律表の第ＩＩＩ族及び第Ｖ族の元素から誘導されたその他の化合物からなることを特徴とする付記１３に記載の薄膜キャパシタ素子。
【０１０６】
（付記１５）  前記基板と前記キャパシタ構造体の間に密着層をさらに含むことを特徴とする付記１〜１４のいずれか１項に記載の薄膜キャパシタ素子。
【０１０７】
（付記１６）  前記密着層が、貴金属、貴金属の合金、貴金属と非貴金属の合金、貴金属の導電性酸化物、絶縁性の金属酸化物、絶縁性の金属窒化物、導電性の金属窒化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１５に記載の薄膜キャパシタ素子。
【０１０８】
（付記１７）  前記密着層が、Ｐｔ，  Ｉｒ，  Ｚｒ，  Ｔｉ，  ＴｉＯｘ，  ＩｒＯｘ，  ＰｔＯｘ，  ＺｒＯｘ，  ＴｉＮ，  ＴｉＡｌＮ，  ＴａＮ  及び  ＴａＳｉＮからなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１５又は１６に記載の薄膜キャパシタ素子。
【０１０９】
（付記１８）  前記密着層が多層構造を有していることを特徴とする付記１５〜１７のいずれか１項に記載の薄膜キャパシタ素子。
【０１１０】
（付記１９）  前記下部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜１８のいずれか１項に記載の薄膜キャパシタ素子。
【０１１１】
（付記２０）  前記下部電極層が、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  Ｃｒ，  ＰｔＯｘ，  ＩｒＯｘ  及び  ＲｕＯｘ  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜１９のいずれか１項に記載の薄膜キャパシタ素子。
【０１１２】
（付記２１）  前記下部電極層が多層構造を有していることを特徴とする付記１〜２０のいずれか１項に記載の薄膜キャパシタ素子。
【０１１３】
（付記２２）  前記上部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜２１のいずれか１項に記載の薄膜キャパシタ素子。
【０１１４】
（付記２３）  前記上部電極層が、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  Ｃｒ，  ＰｔＯｘ，  ＩｒＯｘ，  ＲｕＯｘ，  ＳｒＲｕＯ３  及び  ＬａＮｉＯ３  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜２２のいずれか１項に記載の薄膜キャパシタ素子。
【０１１５】
（付記２４）  前記上部電極層が多層構造を有していることを特徴とする付記１〜２３のいずれか１項に記載の薄膜キャパシタ素子。
【０１１６】
（付記２５）  前記上部電極層の上に、パッシベーション膜をさらに含むことを特徴とする付記１〜２４のいずれか１項に記載の薄膜キャパシタ素子。
【０１１７】
（付記２６）  前記パッシベーション膜が、窒化シリコン層を含むことを特徴とする付記２５に記載の薄膜キャパシタ素子。
【０１１８】
（付記２７）  基板と，その基板の上に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、
基板上に前記キャパシタ構造体を形成した後、前記上部電極層の上に熱硬化性樹脂、光硬化性樹脂及び熱可塑性樹脂からなる群から選ばれた少なくとも１種類の樹脂前駆体を塗布し、さらにそれを硬化させて少なくとも１層の絶縁保護膜を形成することを特徴とする薄膜キャパシタ素子の製造方法。
【０１１９】
（付記２８）  前記樹脂前駆体の硬化時、その樹脂前駆体から放出せしめられる水分の量を当該樹脂前駆体の０．０１重量％以下に抑えることを特徴とする付記２７に記載の薄膜キャパシタ素子の製造方法。
【０１２０】
（付記２９）  前記絶縁保護膜を、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾシクロブテン（ＢＣＢ）樹脂、アクリル樹脂及びジアリルフタレート樹脂からなる群から選ばれた少なくとも１種類の硬化樹脂から形成することを特徴とする付記２７又は２８に記載の薄膜キャパシタ素子の製造方法。
【０１２１】
（付記３０）  前記キャパシタ構造体の上に前記絶縁保護膜を直に形成することを特徴とする付記２７〜２９のいずれか１項に記載の薄膜キャパシタ素子の製造方法。
【０１２２】
（付記３１）  前記基板と前記キャパシタ構造体の下部電極層の間に密着層を形成する工程をさらに含むことを特徴とする付記２７〜３０のいずれか１項に記載の薄膜キャパシタ素子の製造方法。
【０１２３】
（付記３２）  少なくとも１個の電子素子及び少なくとも１個の、付記１〜２６のいずれか１項に記載の薄膜キャパシタ素子を含んでなることを特徴とする電子装置。
【０１２４】
（付記３３）  前記電子素子が、常用タイプのキャパシタ、レジスタ、インダクタ、半導体素子、配線層及び電極層からなる群から選ばれることを特徴とする付記３２に記載の電子装置。
【０１２５】
【発明の効果】
以上に詳細に説明したように、本発明によれば、薄膜キャパシタ素子のキャパシタ構造体の上に特定の絶縁保護膜を被覆したので、電極層中への水素の進入を抑止することができるようになり、従来の方法において樹脂硬化時において生じていた水→水素による酸化物誘電体薄膜の酸素欠損などの膜へのダメージをなくすことができ、よって、薄膜キャパシタ素子及びひいては電子装置の信頼性の向上及び特性寿命を延伸させることが可能となる。
【図面の簡単な説明】
【図１】
従来の薄膜キャパシタ素子においてポリイミド樹脂を保護膜に使用した場合のＣ−Ｖ（静電容量−印加電圧）特性をプロットしたグラフである。
【図２】
従来の薄膜キャパシタ素子においてポリイミド樹脂を保護膜に使用した場合のＤ−Ｖ（誘電損失−印加電圧）特性をプロットしたグラフである。
【図３】
本発明の薄膜キャパシタ素子において特定の硬化樹脂を保護膜に使用した場合の、Ｃ−Ｖ（静電容量−印加電圧）特性及びＤ−Ｖ（誘電損失−印加電圧）特性をあわせてプロットしたグラフである。
【図４】
本発明による薄膜キャパシタ素子の好ましい１実施形態を模式的に示した断面図である。
【図５】
図４に示した薄膜キャパシタ素子の製造方法の前半を順に示した断面図である。
【図６】
図４に示した薄膜キャパシタ素子の製造方法の後半を順に示した断面図である。
【符号の説明】
１…基板
２…下部電極層
３…誘電体層
４…上部電極層
５…絶縁保護膜
６…銅埋め込み配線層
６ａ…電極パッド
７…はんだバンプ
１０…薄膜キャパシタ素子
１１…キャパシタ構造体
２０…半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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