(57)【要約】【課題】負荷が軽い場合には、ＮＭＯＳの駆動を停止し、消費電流の低減を図ることができる電源回路を提供すること。【解決手段】ＰＭＯＳ（ＱＰ１）とＮＭＯＳ（ＱＮ１）を有し、ＰＷＭ信号にて交互にオンして、ＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路（ＱＰ１，ＱＮ１，Ｌ１，Ｃ０）と、前記ＤＣ−ＤＣ変換回路の出力を基準電圧値と比較しエラー信号を得るエラーアンフ゜４０と、前記エラー信号によってハ゜ルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ケ゛ートに供給するＰＷＭ回路手段（３１，３２）とを具備し、前記ＰＷＭ回路手段は、前記ＰＭＯＳ（ＱＰ１）のケ゛ートに供給するＰＷＭ信号のテ゛ューティ比の大小を基準値にて判定するテ゛ューティ比判定手段を有し、前記テ゛ューティ比が基準値より小さい（負荷が軽い）ときは、ＮＭＯＳ（ＱＮ１）の駆動を停止させる。軽負荷時に、ＮＭＯＳ（ＱＮ１）の消費電流を低減できる。更に基準値を２つ設けてＮＭＯＳ（ＱＮ１）の駆動制御にヒステリシスを持たせることにより、低周波リッフ゜ルの発生を防ぐことができる。【選択図】　　図１
2004088820.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記上位トランジスタのゲートに供給するＰＷＭ信号のデューティ比の大小を、基準値を用いて判定するデューティ比判定手段を有し、前記デューティ比が基準値より小さいときは、前記下位トランジスタの駆動をオフさせる回路手段と、
を具備したことを特徴とする電源回路。
【請求項２】
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、
前記誤差量によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記上位トランジスタのゲートに供給するＰＷＭ信号のデューティ比の大小を、基準値を用いて判定するデューティ比判定手段を有し、前記デューティ比が基準値より小さいときは、前記下位トランジスタの駆動をオフさせる回路手段と、
を具備したことを特徴とする電源回路。
【請求項３】
前記デューティ比判定手段は、
前記電源電圧のラインに接続した第１の定電流源と、
前記基準電位のラインに接続し、前記第１の定電流源より電流供給能力の大きい第２の定電流源と、
前記第１の定電流源と前記基準電位のラインとの間に接続された積分回路と、
前記第１の定電流源と前記積分回路の接続点と、前記第２の定電流源との間に直列に接続され、前記上位トランジスタのゲートに供給するＰＷＭ信号のアクティブなパルス期間にてオンして前記積分回路の充電電荷を放電可能とし、前記パルス期間以外の期間にはオフして前記第１の定電流源にて前記積分回路を充電可能とするトランジスタと、
前記積分回路に充電される電圧の大小を判定することで、前記下位トランジスタの駆動をオンオフする信号を出力する制御信号生成手段と、
を具備したことを特徴とする請求項１または２記載の電源回路。
【請求項４】
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のデューティー比の大小を、第１，第２の基準値（第２の基準値は第１の基準値より大きい）を用いて判定するデューティ比判定手段を有し、前記デューティ比が第１の基準値未満の場合は、前記下位トランジスタの駆動をオフさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオフの場合は、前記下位トランジスタの駆動はオフを維持させ、前記デューティ比が第２の基準値以上の場合は、前記下位トランジスタの駆動をオンさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオンの場合は、前記下位トランジスタの駆動はオンを維持させる回路手段と、
を具備したことを特徴とする電源回路。
【請求項５】
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、
前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、
前記誤差量によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のデューティー比の大小を、第１、第２の基準値（第２の基準値は第１の基準値より大きい）を用いて判定するデューティ比判定手段を有し、前記デューティ比が第１の基準値未満の場合は、前記下位トランジスタの駆動をオフさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオフの場合は、前記下位トランジスタの駆動はオフを維持させ、前記デューティ比が第２の基準値以上の場合は、前記下位トランジスタの駆動をオンさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオンの場合は、前記下位トランジスタの駆動はオンを維持させる回路手段と、
を具備したことを特徴とする電源回路。
【請求項６】
前記デューティ比判定手段は、
前記電源電圧のラインに接続した第１の定電流源と、
前記基準電位のラインに接続し、前記第１の定電流源より電流供給能力の大きい第２の定電流源と、
前記第１の定電流源と前記基準電位のラインとの間に接続された積分回路と、
前記第１の定電流源と前記積分回路の接続点と、前記第２の定電流源との間に直列に接続され、前記上位トランジスタのゲートに供給するＰＷＭ信号のアクティブなパルス期間にてオンして前記積分回路の充電電荷を放電可能とし、前記パルス期間以外の期間にはオフして前記第１の定電流源にて前記積分回路を充電可能とする第１のトランジスタと、
前記積分回路に充電される電圧の大小を判定することで、前記下位トランジスタの駆動をオンオフする信号を出力する制御信号生成手段と、
前記第２の定電流源と同等の能力を有し、該第２の定電流源に並列に接続可能な第３の定電流源と、
前記制御信号生成手段の判定結果に基づいてオンオフして、前記第２の定電流源に対して前記第３の定電流源を並列に接続したり切り離したりするための第２のトランジスタと、
を具備したことを特徴とする請求項３記載の電源回路。
【請求項７】
前記上位トランジスタのオフ期間で前記下位トランジスタがオンした時に、前記上位トランジスタと前記下位トランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが戻って該基準電位を越える状態になったことを示す検出信号を出力する検出回路をさらに具備し、
前記回路手段は、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記下位トランジスタのゲートに供給するＰＷＭ信号のパルス幅を前記検出回路の検出信号により制御して、前記下位トランジスタのオン状態をオフさせる機能をさらに有したことを特徴とする請求項１，２，４，５のいずれか１つに記載の電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路に関し、特に、同期整流型電源回路などにおいて、消費電流の低減を図った電源回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図１４に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図１４において、電源回路は、入力電圧ＶＩＮと基準電位ＶＳＳとの間にハイサイド側のＰＭＯＳ（以下、上位トランジスタという）（ＱＰ１）とローサイド側のＮＭＯＳ（以下、下位トランジスタという）（ＱＮ１）を有し、これらのトランジスタをＰＷＭ信号を用いて交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のスイッチングレギュレータ回路と、このスイッチングレギュレータ回路の出力電圧を基準電圧源Ｅの電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記スイッチングレギュレータ回路の出力を一定となるよう制御するＰＷＭ回路３０と、を有して構成されている。
【０００８】
スイッチングレギュレータ回路は、入力電圧である直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子１と基準電位ＶＳＳ（＝グランド電位ＧＮＤ、例えば０Ｖ）が与えられた端子２との間に、上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されている。上位トランジスタ（ＱＰ１）のソースＳは端子１に接続し、下位トランジスタ（ＱＮ１）のソースＳは端子２に接続している。
【０００９】
上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各ゲートには、ＰＷＭ回路３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各トランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００１０】
なお、図１５（ａ），（ｂ）に示すように下位トランジスタ（ＱＮ１）のゲートパルスＳＬは、上位トランジスタ（ＱＰ１）のゲートパルスＳＨとほぼ同期にしているが、ゲートパルスＳＬのハイレベルとなる期間は、ゲートパルスＳＨのハイレベルとなる期間より狭い幅となるように形成されており、ＰＭＯＳ及びＮＭＯＳが同時にオンしないようにすることによって電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れるのを防いでいる。また、下位トランジスタ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ローサイドトランジスタのオフ時におけるローサイドトランジスタへの過電圧防止と電力供給バックアップを行う。
【００１１】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶＳＳが与えられる端子２との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子２７に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴ（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００１２】
そして、出力の直流電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶＳＳが与えられる端子５に接続した基準電圧源Ｅの電圧値と比較される。
【００１３】
エラーアンプ４０の比較結果である誤差（エラー）電圧ＶｂはＰＷＭ回路３０に供給され、該誤差電圧にてＰＷＭ回路３３が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶＯＵＴ（例えば１．５Ｖ）が一定となるように制御されるようになっている。
【００１４】
上記の構成においては、ＰＷＭ回路３０は、互いにほぼ同期した適宜のパルス幅を有する高周波（例えば１ＭＨｚ）パルスＳＨ，ＳＬをＰＷＭ信号として出力し、上位トランジスタ（ＱＰ１）と下位トランジスタ（ＱＮ１）の各ゲートに印加する。高周波パルスＳＨ，ＳＬは図１５（ａ），（ｂ）に示すようなパルスである。上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各トランジスタが上記のほぼ同期した高周波パルスＳＨ，ＳＬにて交互にオン，オフすることにより、接続点である中間ノードＫに図１５（ｃ）に示すような交流電圧ＶＭＡを発生する。この交流電圧ＶＭＡに基づいて電流がコイルＬ１を通り安定化容量Ｃ０に充電されることによって、出力端子４には出力電圧ＶＯＵＴとしての直流電圧が得られる。
【００１５】
【発明が解決しようとする課題】
ところで、図１４の回路において、負荷電流の変化により、上位トランジスタ（ＱＰ１）を駆動するためのＰＷＭ信号ＳＨの波形は、図１６のように変化する。軽い負荷の場合、パルス幅が狭くなり、大負荷の場合、パルス幅は広くなる（但しローアクティブのためローレベル期間のパルスについて述べている）。図１６の最下段のように、負荷が軽い場合、負荷によってパルス信号ＳＨは間引きされることになる。このような状況で、１ＭＨｚ程度の高速スイッチング周波数の場合、軽い負荷の場合（例えば１０ｍＡ以下の時）には、下位トランジスタ（ＱＮ１）を駆動（オン）すると、その駆動電流により、かえって効率の低下を招くことになる。ＮＭＯＳのゲート容量は数百ｐＦ（例えば５００ｐＦ）あり、その駆動電流（約２ｍＡ）が無駄となる。
【００１６】
そこで、本発明は、上記の問題に鑑み、負荷が軽い場合には、ＮＭＯＳの駆動を停止し、消費電流の低減を図ることができる電源回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記上位トランジスタのゲートに供給するＰＷＭ信号のデューティ比の大小を、基準値を用いて判定するデューティ比判定手段を有し、前記デューティ比が基準値より小さいときは、前記下位トランジスタの駆動をオフさせる回路手段と、を具備したものである。
【００１８】
本発明のこのような構成によれば、前記上位トランジスタのゲートに入力するアクティブパルスのデューティ比が、予め定めた基準値より小さくなる（即ち負荷が軽くなる）と、下位トランジスタの駆動を停止（オフ）にすることにより、軽負荷時に、下位トランジスタの消費電流を低減させることができ、下位トランジスタの駆動電流により効率の低下を招いていた不具合を無くすことができる。これにより、動作静止時（無負荷時）から最大動作時（最大負荷時）までより良い効率での電源供給が可能となる。
【００１９】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、前記誤差量によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記上位トランジスタのゲートに供給するＰＷＭ信号のデューティ比の大小を、基準値を用いて判定するデューティ比判定手段を有し、前記デューティ比が基準値より小さいときは、前記下位トランジスタの駆動をオフさせる回路手段と、を具備したものである。
【００２０】
本発明のこのような構成によれば、前記上位トランジスタのゲートに入力するアクティブパルスのデューティ比が、予め定めた基準値より小さくなる（即ち負荷が軽くなる）と、下位トランジスタの駆動を停止（オフ）にすることにより、軽負荷時に、下位トランジスタの消費電流を低減させることができ、下位トランジスタの駆動電流により効率の低下を招いていた不具合を無くすことができる。これにより、動作静止時（無負荷時）から最大動作時（最大負荷時）までより良い効率での電源供給が可能となる。
【００２１】
また、本発明において、前記デューティ比判定手段は、前記電源電圧のラインに接続した第１の定電流源と、前記基準電位のラインに接続し、前記第１の定電流源より電流供給能力の大きい第２の定電流源と、前記第１の定電流源と前記基準電位のラインとの間に接続された積分回路と、前記第１の定電流源と前記積分回路の接続点と、前記第２の定電流源との間に直列に接続され、前記上位トランジスタのゲートに供給するＰＷＭ信号のアクティブなパルス期間にてオンして前記積分回路の充電電荷を放電可能とし、前記パルス期間以外の期間にはオフして前記第１の定電流源にて前記積分回路を充電可能とするトランジスタと、前記積分回路に充電される電圧の大小を判定することで、前記下位トランジスタの駆動をオンオフする信号を出力する制御信号生成手段と、を具備することが好ましい。
【００２２】
このような構成によれば、上位トランジスタのゲートに供給するＰＷＭ信号のアクティブなパルス期間の大小を判定するデューティ比判定手段を、第１，第２の定電流源と、積分回路と、トランジスタと、制御信号生成手段とでＬＳＩ化して構成することができる。
【００２３】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のデューティー比の大小を、第１，第２の基準値（第２の基準値は第１の基準値より大きい）を用いて判定するデューティ比判定手段を有し、前記デューティ比が第１の基準値未満の場合は、前記下位トランジスタの駆動をオフさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオフの場合は、前記下位トランジスタの駆動はオフを維持させ、前記デューティ比が第２の基準値以上の場合は、前記下位トランジスタの駆動をオンさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオンの場合は、前記下位トランジスタの駆動はオンを維持させる回路手段と、を具備したものである。
【００２４】
本発明のこのような構成によれば、第１，第２の２つの基準値を設けて、下位トランジスタの駆動制御にヒステリシス特性を持たせることによって、ＤＣ−ＤＣ変換回路の出力電圧にリップル（振幅０．１Ｖ，２２ＫＨｚ等の低周波の発振）を発生するのを防止することができる。基準値が１つの場合には、負荷電流が変動した場合、その基準値前後で下位トランジスタがオンしたりオフしたりして、ＤＣ−ＤＣ変換回路の出力に前記リップルが発生する虞れがあったのを、解消することができる。
【００２５】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、各トランジスタを各ＰＷＭ信号にて制御し、出力としてＰＷＭ制御された直流出力電圧を得るＤＣ−ＤＣ変換回路と、前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差量を得る誤差検出手段と、前記誤差量によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のデューティー比の大小を、第１、第２の基準値（第２の基準値は第１の基準値より大きい）を用いて判定するデューティ比判定手段を有し、前記デューティ比が第１の基準値未満の場合は、前記下位トランジスタの駆動をオフさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオフの場合は、前記下位トランジスタの駆動はオフを維持させ、前記デューティ比が第２の基準値以上の場合は、前記下位トランジスタの駆動をオンさせ、前記デューティ比が第１の基準値以上第２の基準値未満かつ前記下位トランジスタの駆動がオンの場合は、前記下位トランジスタの駆動はオンを維持させる回路手段と、を具備したものである。
【００２６】
本発明のこのような構成によれば、第１，第２の２つの基準値を設けて、下位トランジスタの駆動制御にヒステリシス特性を持たせることによって、ＤＣ−ＤＣ変換回路の出力電圧にリップル（振幅０．１Ｖ，２２ＫＨｚ等の低周波の発振）を発生するのを防止することができる。基準値が１つの場合には、負荷電流が変動した場合、その基準値前後で下位トランジスタがオンしたりオフしたりして、ＤＣ−ＤＣ変換回路の出力に前記リップルが発生する虞れがあったのを、解消することができる。
【００２７】
また、本発明において、前記デューティ比判定手段は、前記電源電圧のラインに接続した第１の定電流源と、前記基準電位のラインに接続し、前記第１の定電流源より電流供給能力の大きい第２の定電流源と、前記第１の定電流源と前記基準電位のラインとの間に接続された積分回路と、前記第１の定電流源と前記積分回路の接続点と、前記第２の定電流源との間に直列に接続され、前記上位トランジスタのゲートに供給するＰＷＭ信号のアクティブなパルス期間にてオンして前記積分回路の充電電荷を放電可能とし、前記パルス期間以外の期間にはオフして前記第１の定電流源にて前記積分回路を充電可能とする第１のトランジスタと、前記積分回路に充電される電圧の大小を判定することで、前記下位トランジスタの駆動をオンオフする信号を出力する制御信号生成手段と、前記第２の定電流源と同等の能力を有し、該第２の定電流源に並列に接続可能な第３の定電流源と、前記制御信号生成手段の判定結果に基づいてオンオフして、前記第２の定電流源に対して前記第３の定電流源を並列に接続したり切り離したりするための第２のトランジスタと、を具備することが好ましい。
【００２８】
このような構成によれば、上位トランジスタのゲートに供給するＰＷＭ信号のアクティブなパルス期間の大小を判定するデューティ比判定手段を、第１，第２，第３の定電流源と、積分回路と、制御信号生成手段と、第１，第２のトランジスタとでＬＳＩ化して構成することができる。
【００２９】
さらに、本発明による電源回路は、前記上位トランジスタのオフ期間で前記下位トランジスタがオンした時に、前記上位トランジスタと前記下位トランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが戻って該基準電位を越える状態になったことを示す検出信号を出力する検出回路をさらに具備し、前記回路手段は、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記下位トランジスタのゲートに供給するＰＷＭ信号のパルス幅を前記検出回路の検出信号により制御して、前記下位トランジスタのオン状態をオフさせる機能をさらに有することが好ましい。
【００３０】
このような構成によれば、軽負荷時の下位トランジスタの駆動オフに加えて、それより重い負荷の時において下位トランジスタがオンしているときに、中間ノードから基準電位側に流れる電流を止めることが可能となり、より多くの消費電力を低減することができる。
【００３１】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００３２】
図１は本発明の第１の実施の形態の電源回路の構成を示している。本実施の形態は、効率の良い安定化直流電源として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【００３３】
図１において、電源回路は、上位トランジスタ（ＱＰ１）と下位トランジスタ（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のスイッチングレギュレータであるＤＣ−ＤＣ変換回路と、このＤＣ−ＤＣ変換回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＤＣ−ＤＣ変換回路の出力を一定となるよう制御するＰＷＭ回路３２と、このＰＷＭ回路３２のＰＷＭ信号を入力し、前記ＤＣ−ＤＣ変換回路の上位トランジスタ（ＱＰ１）と下位トランジスタ（ＱＮ１）に供給するゲートパルスＳＨ，ＳＬを作成するもので、負荷が軽い場合（例えば間引き動作状態となっている時、図１６の最下段のＳＨ参照）は下位トランジスタ（ＱＮ１）の駆動を停止させるよう制御する出力ドライバ３１と、を有して構成されている。出力ドライバ３１は、例えばＰＷＭ信号ＳＨのローレベル期間のパルス幅を検定し、パルス幅のデューティ比が所定値（基準値）より小さい時に負荷が軽いと判定し、下位トランジスタ（ＱＮ１）の駆動を停止させるよう制御する。なお、ＰＷＭ回路３２と出力ドライバ３１とは、ＰＷＭの回路手段を構成している。
【００３４】
ＤＣ−ＤＣ変換回路は、入力電圧である直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子１と基準電位ＶＳＳ（＝グランド電位ＧＮＤ、例えば０Ｖ）が与えられた端子２との間に、上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されている。上位トランジスタ（ＱＰ１）のソースＳは端子１に接続し、下位トランジスタ（ＱＮ１）のソースＳは端子２に接続している。
【００３５】
上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各ゲートには、ＰＷＭの回路手段からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各トランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００３６】
なお、下位トランジスタ（ＱＮ１）のゲートパルスＳＬは、上位トランジスタ（ＱＰ１）のゲートパルスＳＨとほぼ同期にしているが、ゲートパルスＳＬのハイレベルとなる期間は、ゲートパルスＳＨのハイレベルとなる期間より若干狭い幅となるように形成されており、ＰＭＯＳ及びＮＭＯＳが同時にオンしないようにすることによって電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れるのを防いでいる。また、下位トランジスタ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ローサイドトランジスタのオフ時におけるローサイドトランジスタへの過電圧防止と電力供給バックアップを行う。
【００３７】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶＳＳが与えられる端子２との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴ（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００３８】
そして、出力の直流電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶＳＳが与えられる端子５に接続した基準電圧源Ｅの基準電圧値と比較される。
【００３９】
エラーアンプ４０の比較結果である誤差（エラー）電圧はＰＷＭ回路３２に供給され、該誤差電圧にてＰＷＭ回路３２が生成するＰＷＭ信号のパルス幅が制御される。
【００４０】
図２は、上記出力ドライバ３１の構成例を示す回路図を示している。
【００４１】
図２において、出力ドライバ３１は、ＰＷＭ回路３２からのＰＷＭ信号（ＳＨ信号とは反転関係にある）が入力される入力端子６と、制御部３１１と、２入力のナンドゲート３１２と、２入力のナンドゲート３１５と、インバータ３１３，３１４，３１６，３１７と、上位トランジスタ（ＱＰ１）のゲート信号となる高周波パルスＳＨを出力する出力端子７と、下位トランジスタ（ＱＮ１）のゲート信号となる高周波パルスＳＬを出力する出力端子８と、を有して構成されている。
【００４２】
上記制御部３１１は、高周波パルスＳＨを反転した／ＳＨと前記端子６からのＰＷＭ信号を入力し、前記の／ＳＨのパルス幅（但し反転しているのでハイレベル期間のパルス幅）のデューティ比が所定の基準値（例えば２０％）より大きいか小さいかを判定し、大きければ判定信号ＰＷＭ２としてハイレベルを出力し、小さければ判定信号ＰＷＭ２としてローレベルを出力する。
【００４３】
従って、制御部３１１では、上位トランジスタ（ＱＰ１）のゲートパルスＳＨのパルス幅（ローアクティブ）がデューティ比の前記基準値よりも小さければ、判定信号ＰＷＭ２としてローレベルが出力され、下位トランジスタ（ＱＮ１）の駆動を制御するための２入力ナンドゲート３１５に入力され、ナンドゲート３１５出力はハイレベルとなる。そして、インバータ３１６で反転されてローレベルとなりＳＬ出力端子８に出力される。その結果、ゲートパルスＳＬの出力端子８は、ゲートパルスＳＨのデューティ比が基準値よりも小さい期間に、ローレベルに設定されることになり、下位トランジスタ（ＱＮ１）の駆動が停止（オフ）されることになる。
【００４４】
なお、下位トランジスタ（ＱＮ１）の駆動を停止させた後の中間ノードＫの電位変化に基づく、下位トランジスタ（ＱＮ１）のソース（即ち基準電位ＶＳＳの端子２）からドレイン（即ち中間ノードＫ）への電流供給はショットキーダイオードＳＤ（Ｓｈｏｔｔｏｋｙ　Ｄｉｏｄｅ）で対応することになる。
【００４５】
図３は、ゲートパルスＳＨのパルス幅の大小を判定する上記制御部３１１の構成例を示している。
【００４６】
図３に示す回路３１１は、ＰＷＭ回路３２からのＰＷＭ信号を入力する入力端子９と、直流電圧ＶＩＮ（＝電源電圧ＶＤＤ）が供給される入力端子１０と、図２の出力ドライバ３１からのＳＨ信号を反転した／ＳＨ信号を入力する入力端子１１と、基準電位ＶＳＳが供給される入力端子１２と、定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ２），ＰＭＯＳ（ＱＰ３）と、ＰＭＯＳ（ＱＰ２）と共に定電流回路（カレントミラー）を構成する第１の定電流源としてのＰＭＯＳ（ＱＰ４）と、定電流源Ｑ０と、定電流回路（カレントミラー）を構成するＮＭＯＳ（ＱＮ２），ＮＭＯＳ（ＱＮ４）〔但し同じゲート電圧に対する能力がＮＭＯＳ（ＱＮ４）の方が大きい〕と、第２の定電流源としての上記ＰＭＯＳ（ＱＰ４）と第１の定電流源である上記ＮＭＯＳ（ＱＮ４）との間にドレイン・ソースが直列に接続されたＮＭＯＳ（ＱＮ３）と、前記ＰＭＯＳ（ＱＰ４）のドレインとＶＳＳライン間に接続された抵抗Ｒ，コンデンサＣから成る積分回路と、この積分回路の出力を入力とし、ＶＩＮラインとＶＳＳライン間に直列に接続されたＰＭＯＳ（ＱＰ５）とＮＭＯＳ（ＱＮ７）で形成された第１のＣＭＯＳインバータと、この第１のＣＭＯＳインバータの出力を入力とし、ＶＩＮラインとＶＳＳライン間に直列に接続されたＰＭＯＳ（ＱＰ６）とＮＭＯＳ（ＱＮ８）で形成された第２のＣＭＯＳインバータと、前記入力端子９からのＰＷＭ信号と前記第２のＣＭＯＳインバータの出力とを入力し、前記積分回路（Ｒ，Ｃ）の出力の高低（即ちＳＨパルスのデューティ比の小大）に対応したＳＨパルス幅判定信号ＰＷＭ２を出力する２入力ナンドゲート３２０と、ＳＨパルス幅判定信号ＰＷＭ２を出力する出力端子１３と、を備えて構成されている。このＳＨパルス幅判定信号ＰＷＭ２は、下位トランジスタ（ＱＮ１）の駆動を制御するための図２の２入力ナンドゲート３１５の一方の入力端子に供給される。
【００４７】
上記のＮＭＯＳ（ＱＮ４）に関して、‘但し同じゲート電圧に対する能力がＮＭＯＳ（ＱＮ４）の方が大きい’とあるのは、ＮＭＯＳ（ＱＮ４）のチャンネル幅などのサイズがＮＭＯＳ（ＱＮ２）のそれよりも例えば５倍程度大きく設計されており、ＮＭＯＳ（ＱＮ２），ＮＭＯＳ（ＱＮ４）に同じゲート電圧を加えても、ＮＭＯＳ（ＱＮ４）に流れるドレイン電流の方がＮＭＯＳ（ＱＮ２）に流れるドレイン電流に比べて５倍程度大きい（即ち５倍程度電力供給能力がある）ことを意味している。
【００４８】
上記の図３の構成では、例えば１ＭＨｚのＰＷＭパルスＳＨを反転した／ＳＨのハイレベル期間がデューティ比２０％を越えている場合（即ち負荷が重い場合）は、ＮＭＯＳ（ＱＮ３）がオフする期間が積分回路（Ｒ，Ｃ）を充電するのに十分に長くないために、そのオフ期間に充電される積分回路（Ｒ，Ｃ）の電圧（即ちコンデンサＣの出力電圧）は、次段の第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）のしきい値を越えることができずローレベルのままであるので、第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）の出力はハイレベル、第２のＣＭＯＳインバータ（ＱＰ６，ＱＮ８）の出力はローレベルとなり、２入力ナンドゲート３２０の出力ＰＷＭ２はハイレベル、図２の出力ドライバ３１のＳＬ出力はハイレベルとなり、図１の下位トランジスタ（ＱＮ１）は駆動（オン）される。
【００４９】
一方、前記の反転パルス／ＳＨのハイレベル期間がデューティ比２０％を切った場合（即ち負荷が軽くなった場合）は、ＮＭＯＳ（ＱＮ３）がオフする期間が積分回路（Ｒ，Ｃ）を充電するのに必要なだけ長くなるために、そのオフ期間に充電される積分回路（Ｒ，Ｃ）の電圧（即ちコンデンサＣの出力電圧）は、次段の第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）のしきい値を越えることができハイレベルとなるので、第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）の出力はローレベル、第２のＣＭＯＳインバータ（ＱＰ６，ＱＮ８）の出力はハイレベルとなり、２入力ナンドゲート３２０の出力ＰＷＭ２はローレベル、図２の出力ドライバ３１のＳＬ出力はローレベルとなり、図１の下位トランジスタ（ＱＮ１）の駆動は停止（オフ）される。従って、負荷が軽くなり、ＰＷＭパルスＳＨのパルス幅のデューティ比が２０％を下回ると、下位トランジスタ（ＱＮ１）の駆動は停止し、上位トランジスタ（ＱＰ１）側のみの駆動となる。また、負荷が重くなり、ＰＷＭパルスＳＨのパルス幅のデューティ比が２０％を上回ると、下位トランジスタ（ＱＮ１），上位トランジスタ（ＱＰ１）ともに通常の駆動状態となる。
【００５０】
ところで、図３に示すような出力ドライバ３１の制御部３１１の構成では、負荷の軽重（即ち負荷電流の多少）が、予め定めたデューティ比の基準値（例えば２０％）を境に変化した場合、負荷電流によっては下位トランジスタ（ＱＮ１）がオンしたりオフしたりといったことを繰り返し、言わば発振状態に至る。従って、下位トランジスタ（ＱＮ１）の駆動有無により、出力電圧ＶＯＵＴは２２ＫＨｚ等の周波数で変動し（即ち出力電圧ＶＯＵＴに例えば０．１Ｖ程度の振幅の低周波リップルを生じ）、電力供給能力が変化する。これは、例えば携帯情報端末（ＰＤＡ）などの携帯機器では、一般的に動作静止時（無負荷時）から最大動作時（最大負荷時）まで負荷変動が大きく、負荷電流によっては発振し易いところができてしまうことを意味している。
【００５１】
次に、上記のような発振を防止するための出力ドライバ３１の制御部３１１の構成について説明する。
【００５２】
図４は、ゲートパルスＳＨのパルス幅の大小を判定する上記制御部３１１の他の構成例を示している。
【００５３】
図４に示す回路３１１で、図３の回路構成と異なる点は、定電流回路（カレントミラー）を構成するＮＭＯＳ（ＱＮ２），ＮＭＯＳ（ＱＮ４）〔但し同じゲート電圧に対する能力がＮＭＯＳ（ＱＮ４）の方が大きい〕のうち、ＮＭＯＳ（ＱＮ４）に対して、これと同じ能力のＮＭＯＳ（ＱＮ６）をスイッチ用のＮＭＯＳ（ＱＮ５）を介して並列接続できるように構成したことである。即ち、ＮＭＯＳ（ＱＮ５）がオンした時には、ＮＭＯＳ（ＱＮ４）に並列にＮＭＯＳ（ＱＮ６）が接続されるようになっている。図中の符号▲１▼，▲２▼に関しては、同一バイアス電圧に対する電流源Ｑ０の電流量Ｉｂｉａｓを▲１▼とした場合に、▲５▼は同一バイアス電圧に対してＩｂｉａｓ×５の電流を流す能力があることを意味している。従って、ＮＭＯＳ（ＱＮ４）とＮＭＯＳ（ＱＮ６）が並列接続された時には、同一バイアス電圧に対してＩｂｉａｓ×１０の電流を流す能力が生ずることを意味している。その他の構成は図３と同様であるので説明を省略する。
【００５４】
この図４の回路では、ＳＨのパルス幅の判定にヒステリシスを持たせた構成とすることで、例えばデューティ比の基準値（例えば１０％）を下回ったことを検知したら下位トランジスタ（ＱＮ１）の駆動を停止し、負荷が変化して、次にデューティ比が２０％になるまでは下位トランジスタ（ＱＮ１）の駆動を停止しておき、負荷が重くなってデューティ比が２０％を越えたら下位トランジスタ（ＱＮ１）の駆動を行い、再び負荷が変動し軽くなった場合にデューティ比が１０％を切る状態となって初めて、下位トランジスタ（ＱＮ１）の駆動を停止させる。これにより、１つのデューティ比の基準値を境にパルス幅が変動（即ち負荷電流が変動）しても、下位トランジスタ（ＱＮ１）がオンしたりオフしたりといったことを繰り返す前述の発振状態に至ることを防ぐことができる。
【００５５】
上記の図４の回路の動作を、図５を参照して説明する。図５（ａ）はＰＷＭ信号ＳＨのローレベル期間のパルス幅のデューティ比（ローアクティブ）を示すもので、デューティ比が１０〜２０％の範囲で変わる例を示している。図５（ｂ），（ｃ）はＳＨのパルス幅の判定にヒステリシスを持たせた場合（図４の回路の場合）のＳＨパルスのデューティ比の変化に伴う、下位トランジスタ（ＱＮ１）の駆動の有無（オン又はオフ）を示している。
【００５６】
上記の図４の構成について、図５（ｂ）の時間経過に沿って説明する。例えば１ＭＨｚのＰＷＭパルスＳＨを反転した／ＳＨのハイレベル期間がデューティ比１０％を下回った場合（即ち負荷が軽い場合）は、ＮＭＯＳ（ＱＮ３）がオンする時間が短くオフする期間が長いため積分回路（Ｒ，Ｃ）が十分に充電され、その充電電圧が次段の第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）のしきい値を越えるハイレベルとなるので、第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）の出力はローレベル、第２のＣＭＯＳインバータ（ＱＰ６，ＱＮ８）の出力はハイレベルとなり、２入力ナンドゲート３２０の出力ＰＷＭ２はローレベル、図２の出力ドライバ３１のＳＬ出力はローレベルとなり、図１の下位トランジスタ（ＱＮ１）の駆動は停止（オフ）状態となる。
【００５７】
一方、前記の反転パルス／ＳＨのハイレベル期間がデューティ比１０％を越えて１０〜２０％の間にある場合（即ち負荷が若干軽くなってきた場合）では、ＮＭＯＳ（ＱＮ３）がオンする期間は若干長くなるがＮＭＯＳ（ＱＮ３）に直列接続したＮＭＯＳ（ＱＮ４）の能力は変わらない〔即ちこの時点ではＮＭＯＳ（ＱＮ６）が並列接続されていない〕ので、ＮＭＯＳ（ＱＮ３）のオフ期間に積分回路（Ｒ，Ｃ）に充電される電圧は上記ハイレベルのままであり、デューティ比が１０％を下回っていた上述の状態と同様、図１の下位トランジスタ（ＱＮ１）の駆動は停止（オフ）状態を維持する。
【００５８】
そして、前記の反転パルス／ＳＨのハイレベル期間がデューティ比が２０％を越えた場合（即ち負荷が重くなった場合）では、ＮＭＯＳ（ＱＮ３）のオフ期間即ち積分回路（Ｒ，Ｃ）の充電期間は短くなり積分回路（Ｒ，Ｃ）の出力電圧は次段の第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）のしきい値を越えることができずローレベルとなるので、第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）の出力はハイレベル、第２のＣＭＯＳインバータ（ＱＰ６，ＱＮ８）の出力はローレベルとなり、２入力ナンドゲート３２０の出力ＰＷＭ２はハイレベル、図２の出力ドライバ３１のＳＬ出力はハイレベルとなり、図１の下位トランジスタ（ＱＮ１）は駆動（オン）状態となる。この場合は、第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）の出力はハイレベルとなるので、ＮＭＯＳ（ＱＮ５）のゲートがハイレベルとされてＮＭＯＳ（ＱＮ５）がオンする結果、ＮＭＯＳ（ＱＮ４）に対してＮＭＯＳ（ＱＮ６）が並列に接続されて、ＮＭＯＳ（ＱＮ３）に直列接続したＮＭＯＳの能力は倍増する〔ＮＭＯＳ（ＱＮ２）などの▲１▼と記したドレイン電流値に比して、▲５▼×２即ち１０倍となる〕ので、ＮＭＯＳ（ＱＮ３）のオン期間にＮＭＯＳ（ＱＮ３）を通してＶＳＳ側へ吸い取られる積分回路（Ｒ，Ｃ）の充電電荷は倍増する。つまり、ＮＭＯＳ（ＱＮ３）の長くなったオン期間に積分回路（Ｒ，Ｃ）の充電電荷が十分に放電されることになる。
【００５９】
このようにＮＭＯＳ（ＱＮ４）に対してＮＭＯＳ（ＱＮ６）が並列接続された状態では、負荷が変化して軽くなり、／ＳＨのデューティ比が２０％を下回り２０〜１０％となった場合、ＮＭＯＳ（ＱＮ３）のオフ期間〔即ち積分回路（Ｒ，Ｃ）の充電期間〕は若干長くなりそのオフ期間に積分回路（Ｒ，Ｃ）に充電される電荷は増えるが、ＮＭＯＳ（ＱＮ３）のオン期間における積分回路（Ｒ，Ｃ）の充電電荷放出能力が高い状態に維持されたままなので、積分回路（Ｒ，Ｃ）の充電電圧は第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）のしきい値を越えることができずローレベルを維持する。
【００６０】
そして、さらに負荷が軽くなり、／ＳＨのデューティ比が１０％を下回った場合、ＮＭＯＳ（ＱＮ３）がオフする期間が長いため積分回路（Ｒ，Ｃ）に充電される電圧は次段の第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）のしきい値を越えるハイレベルとなるので、第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）の出力はローレベル、第２のＣＭＯＳインバータ（ＱＰ６，ＱＮ８）の出力はハイレベルとなり、２入力ナンドゲート３２０の出力ＰＷＭ２はローレベル、図２の出力ドライバ３１のＳＬ出力はローレベルとなり、図１の下位トランジスタ（ＱＮ１）の駆動は停止（オフ）状態となる。このとき、第１のＣＭＯＳインバータ（ＱＰ５，ＱＮ７）の出力はローレベルとなるので、切換え用ＮＭＯＳ（ＱＮ５）はオフとなり、積分回路（Ｒ，Ｃ）の充電電荷放出能力が低い状態〔ＮＭＯＳ（ＱＮ２）などの▲１▼と記したドレイン電流値に比して、▲５▼×１即ち５倍となる〕に切り換えられることになる。
【００６１】
以上述べた第１の実施の形態によれば、上位トランジスタ（ＱＰ１）のゲートに入力するアクティブなパルスのデューティ比が、予め定めた基準値より小さくなると、下位トランジスタ（ＱＮ１）の駆動を停止（オフ）にすることにより、軽い負荷の場合、下位トランジスタの駆動電流により、かえって効率の低下を招くことが無くなる。
【００６２】
更に、第１，第２の２つの基準値を設けて、下位トランジスタ（ＱＮ１）の駆動（オンオフ）制御にヒステリシス特性を持たせることによって、ＤＣ−ＤＣ変換回路の出力電圧にリップル（振幅０．１Ｖ，２２ＫＨｚ等の低周波の発振）を発生するのを防止することができる。基準値が１つの場合には、負荷電流が変動した場合、その変動によって基準値前後で下位トランジスタ（ＱＮ１）の駆動がオンしたりオフしたりして、ＤＣ−ＤＣ変換回路の出力に前記リップルが発生する虞れがあったのを、解消することができる。
【００６３】
図６は本発明の第２の実施の形態の電源回路の構成を示している。本実施の形態で図１と同一部分には同一符号を付して説明する。
【００６４】
図６に示す電源回路において、図１の電源回路と異なる点は、上位トランジスタ（ＱＰ１）がオフしている期間で下位トランジスタ（ＱＮ１）がオンしている時に、中間ノードＫの電位ＶＭＡがＶＳＳレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってＶＳＳレベルに達し更に上昇したことを検出して、検出信号ＮＯＦＦを出力する検出回路３３を設けた構成とし、かつ出力ドライバ３１Ａとしては、前記ＰＷＭ回路３２のＰＷＭ信号を入力し、前記ＤＣ−ＤＣ変換回路の上位トランジスタ（ＱＰ１）と下位トランジスタ（ＱＮ１）に供給するゲートパルスＳＨ，ＳＬを作成するもので、負荷が軽い場合（例えば間引き動作時、図１６の最下段のＳＨ参照）は下位トランジスタ（ＱＮ１）の駆動を停止させるよう制御する第１の機能を有する一方、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号ＳＨ，ＳＬのうち、下位トランジスタ（ＱＮ１）のオン，オフに係わるＰＷＭ信号ＳＬのハイレベル期間のパルス幅を前記検出信号ＮＯＦＦにより制御して、上位トランジスタ（ＱＰ１）のオフ期間で下位トランジスタ（ＱＮ１）がオンしている時に、下位トランジスタ（ＱＮ１）のオン状態をオフさせる制御を行う第２の機能とを有して構成されている。なお、ＰＷＭ回路３２と出力ドライバ３１Ａとは、ＰＷＭの回路手段を構成している。
【００６５】
出力ドライバ３１Ａの上記の第１の機能は、具体的には、例えばＰＷＭ信号ＳＨのローレベル期間のパルス幅を検定し、パルス幅のデューティ比が所定値（基準値）より小さい時に負荷が軽いと判定し、下位トランジスタ（ＱＮ１）の駆動を停止させるよう制御するものである。
【００６６】
出力ドライバ３１Ａの上記の第２の機能は、図７（ａ）〜（ｃ）に示されるように上位トランジスタ（ＱＰ１）がオフしている期間で下位トランジスタ（ＱＮ１）がオンしている時に、中間ノード電位ＶＭＡがＶＳＳレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってＶＳＳレベルに達し更に上昇した場合には、下位トランジスタ（ＱＮ１）のオン状態を強制的にオフにすることで、中間ノード電位ＶＭＡがＶＳＳレベルより高くなり中間ノードＫ側からＶＳＳ側へ電流が流れて電力消費するのを防ぐためのものである。
【００６７】
図７は、図６における出力ドライバ３１Ａの構成例を示している。図２に示した出力ドライバ３１の２入力ナンドゲート３１５を、３入力ナンドゲート３１５ａとしたものである。即ち、図２のナンドゲート３１５に、もう１つの検出信号ＮＯＦＦを入力するための入力端子１９を設けて、３入力ナンドゲート３１５ａとしたものである。制御部３１１は、図３又は図４で説明したものと同様である。その他の構成は図２と同様であるので、説明を省略する。
【００６８】
図７の構成によって、出力ドライバ３１Ａに、上述した第１，第２の機能を持たせることができる。
【００６９】
この出力ドライバ３１Ａの第２の機能、及び検出信号ＮＯＦＦを発生する検出回路３３について、図８〜図１３を参照して説明する。
【００７０】
図８は図６におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャートであり、（ａ）はＰＷＭ信号ＳＨ、（ｂ）はＰＷＭ信号ＳＬ、（ｃ）は中間ノード電位ＶＭＡをそれぞれ示している。図９は図８（ｃ）を拡大して示す拡大図である。図１０は基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路３３の検出信号ＮＯＦＦとの関係を示すタイミングチャートであり、（ａ）はＰＭＯＳがオフしている期間でＮＭＯＳがオンの時の、基準電位ＶＳＳに対する中間ノード電位ＶＭＡの変化状態（軽負荷時）を示し、（ｂ）はＶＭＡとＶＳＳに基づいて検出回路３３で生成される検出信号ＮＯＦＦを示している。
【００７１】
上位トランジスタ（ＱＰ１），下位トランジスタ（ＱＮ１）の各ゲートには、ＰＷＭの回路手段からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各ＭＯＳトランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされる。図８（ｃ）に示すように上位トランジスタ（ＱＰ１）がオンし、下位トランジスタ（ＱＮ１）がオフしている期間には、電源からの直流電圧ＶＩＮ（＝ＶＤＤ）に基づいた電流がコイルＬ１を介して安定化容量Ｃ０に充電されるので、中間ノード電位ＶＭＡは直流電圧ＶＩＮ（＝ＶＤＤ）となり、上位トランジスタ（ＱＰ１）がオフし下位トランジスタ（ＱＮ１）がオンすると、中間ノード電位ＶＭＡは基準電位ＶＳＳ（＝ＧＮＤ）より若干低いレベルにまで降下した後上昇し、ＶＳＳレベルとＰ点にて交差し、更に直線的に上昇してＶＳＳ（＝ＧＮＤ）より高いレベルにまで上昇する。
【００７２】
上位トランジスタ（ＱＰ１）のオフ期間におけるＶＭＡの電圧変化は、図９に示すようになっており、上位トランジスタ（ＱＰ１）のオフ期間に下位トランジスタ（ＱＮ１）がオンした後の期間Ｔ２においてＶＳＳレベルより低い電位にアンダーシュートしそのアンダーシュートが戻った後ＮＭＯＳ（ＱＮ１）がオフするのでＶＭＡの電圧は急激に上昇する。そして、上位トランジスタ（ＱＰ１）がオンしている期間Ｔ１においては、中間ノード電圧ＶＭＡはＶＩＮ（＝ＶＤＤ）一定を保持している。
【００７３】
検出回路３３は、その検出信号ＮＯＦＦとして、図１０（ａ），（ｂ）に示すように、上記期間Ｔ２において中間ノード電位ＶＭＡが基準電位ＶＳＳレベルより低いときはハイレベル信号（Ｈ）を出力し、ＶＳＳレベルより上昇したときはローレベル信号（Ｌ）を出力する。
【００７４】
出力ドライバ３１Ａは、期間Ｔ２において、図１０（ｂ）の検出信号ＮＯＦＦを受けると、図８（ｂ）のパルスＳＬの２点鎖線にて示すパルス幅をＰ点のタイミングでローレベルに落とし、結果として実線にて示すパルス幅に変化させる。これにより下位トランジスタ（ＱＮ１）のオンする期間は短くなるが、図示しない負荷に供給する出力電圧ＶＯＵＴは主に上位トランジスタ（ＱＰ１）のオン期間に安定化容量Ｃ０に蓄積される充電電圧によって決まるので下位トランジスタ（ＱＮ１）のオン期間の多少は殆んど影響しない。寧ろ、下位トランジスタ（ＱＮ１）のオン期間に中間ノードＫ（従って安定化容量Ｃ０）から基準電位ＶＳＳ側に流れる電流によって発生する電力損失を防止できる効果の方が大きい。
【００７５】
図１１は上記検出回路３３の構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ３の切換えタイミングを示す図である。ここでは、一段のインバータ（３３１）を用いた例を示している。
【００７６】
検出回路３３は、中間ノード電位ＶＭＡの入力端１４と、スイッチＳ１，Ｓ２と、結合コンデンサＣ１と、インバータ３３１と、スイッチＳ３と、２入力ナンドゲート３３４と、インバータ３３５と、検出信号ＮＯＦＦの出力端１８と、を有して構成されている。インバータ３３１は、前記電源電圧ＶＩＮ（＝ＶＤＤ）と前記基準電位ＶＳＳと同じ電圧を用いて駆動される。スイッチＳ１，Ｓ２はそれぞれ入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３はオンオフ切換えスイッチであってインバータ３３１の入出力端間に並列に接続されている。
【００７７】
入力端１４には中間ノード電位ＶＭＡが入力され、期間Ｔ２においてはスイッチＳ１，Ｓ２を介し、更に結合コンデンサＣ１を介してインバータ３３１の入力点ａに供給される。このときスイッチＳ３は開放であるので、入力点ａの信号は反転されてナンド（ＮＡＮＤ）ゲート３３４の一方の入力端に入力し、もう一方の入力端１７に与えられている期間Ｔ２を示すハイレベル信号との間でナンド（ＮＡＮＤ）がとられ、さらにインバータ３３５を介して出力端１８に検出信号ＮＯＦＦとして出力される。また、期間Ｔ１においては、結合コンデンサＣ１の入力端はＶＳＳレベルにされ、上記スイッチＳ３はショートされる。
【００７８】
なお、スイッチＳ１は、期間Ｔ１において入力電圧ＶＭＡがＶＩＮ（＝ＶＤＤ）になったときにスイッチＳ１の出力端を介して後段に電源電圧ＶＩＮの影響が及ばないようにスイッチＳ１の出力端をＶＳＳレベル側にしておくために設けてある。
【００７９】
また、上記のナンドゲート３３４，インバータ３３５は、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３３１で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００８０】
端子１４に入力される上記中間ノード電位ＶＭＡと、端子１５，１６に与えられる基準電位ＶＳＳとの一方が、期間Ｔ２，Ｔ１に対応したスイッチＳ１，Ｓ２の切換えに応じて入力され、結合コンデンサＣ１の入力端に加えられることになる。
【００８１】
従って、まず、期間Ｔ１においては、ＶＳＳが入力とされ、インバータ３３１の入出力はショートしているので、インバータ３３１の入力点ａの実行レベルはＶＩＮ／２（＝Ｖｒｅｆ）に収まっている。この状態に設定して、次に図１２に示すように期間Ｔ２のタイミングで、下位トランジスタ（ＱＮ１）がオンしたところでＶＭＡはアンダーシュートしてＶＳＳより少し低い電圧になる。これがコンデンサＣ１による容量カップリングにてインバータ３３１の入力点ａに伝送されるので、このときのインバータ３３１の入力点ａではしきい値Ｖｒｅｆ（＝ＶＩＮ／２）より低い入力レベルとなり、インバータ３３１の反転出力はハイ（Ｈ）レベル、その後、ＶＭＡがＶｒｅｆより高くなると、インバータ３３１の反転出力はロー（Ｌ）レベルになる。
【００８２】
即ち、期間Ｔ２において、出力端子１８に得られる検出信号ＮＯＦＦは、ＶＳＳレベルに対するＶＭＡの変化に応じて、Ｈレベル→Ｌレベルの変化となって出力される。
【００８３】
図１３は上記検出回路３３のもう一つの構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ４の切換えタイミングを示す図である。ここでは、二段のインバータ（３３１，３３２）を用いた例を示している。スイッチＳ１，Ｓ２は入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３，Ｓ４はオンオフ切換えスイッチである。
【００８４】
図１３の例では、図１１におけるインバータ３３１の後段に、結合コンデンサＣ２及びインバータ３３２と、インバータ３３３をさらに追加したものであり、インバータ３３２の入出力間にはスイッチＳ４を並列に接続している。インバータ３３２は、インバータ３３１と同様に、前記電源電圧ＶＩＮ（＝ＶＤＤ）と前記基準電位ＶＳＳと同じ電圧を用いて駆動される。インバータ３３２と前述のナンドゲート３３４との間に接続されたインバータ３３３は、図１１の回路と信号極性の整合とるべくを挿入されている。なお、前述のナンドゲート３３４，インバータ３３５については、図１１の場合と同様に、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３３１，３３２で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００８５】
従って、図１３の回路は、インバータ構成を２段としてゲインを稼いだものであり、動作は図１１と同様である。
【００８６】
以上述べた第２の実施の形態によれば、第１の実施の形態における消費電流低減（軽負荷時の下位トランジスタ駆動の停止）に加えて、下位トランジスタ駆動時の無駄な消費電力を低減することができ、より一層の電力消費の低減を図ることが可能となる。
【００８７】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００８８】
【発明の効果】
以上述べたように本発明による電源回路によれば、負荷が軽い場合には、下位トランジスタの駆動を停止し、消費電流の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電源回路の構成を示す図。
【図２】図１における出力ドライバの構成例を示す回路図。
【図３】図２における制御部の構成例を示す回路図。
【図４】図２における制御部の他の構成例を示す回路図。
【図５】図４の回路の動作を説明する図。
【図６】本発明の第２の実施の形態の電源回路の構成を示す図。
【図７】図６における出力ドライバの構成例を示す図。
【図８】図６におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図９】図８（ｃ）を拡大して示す拡大図。
【図１０】基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路の検出信号ＮＯＦＦとの関係を示すタイミングチャート。
【図１１】図６における検出回路の構成例を示すもので、その回路図、及びスイッチＳ１〜Ｓ３の切換えタイミングを示す図。
【図１２】図１１における検出信号ＮＯＦＦを示す図。
【図１３】図６における検出回路のもう一つの構成例を示すもので、その回路図、及びスイッチＳ１〜Ｓ４の切換えタイミングを示す図。
【図１４】ＣＭＯＳ集積回路を用いた従来の同期整流型スイッチングレギュレータの構成を示す図。
【図１５】図１４の電源回路のスイッチングレギュレータ回路におけるＰＷＭ信号ＳＨ，ＳＬと中間ノード電位ＶＭＡの関係を示すタイミングチャート。
【図１６】負荷の変化に伴って生ずる、ＰＷＭ信号ＳＨのパルス幅の変化を示す図。
【符号の説明】
１…電源入力端子
２…基準電位入力端子
４…出力端子
３１…出力ドライバ
３２…ＰＷＭ回路
３３…検出回路
４０…エラーアンプ（誤差検出手段）
ＱＰ１…ＰＭＯＳ（上位トランジスタ）
ＱＮ１…ＮＭＯＳ（下位トランジスタ）
Ｌ１…整流用コイル
Ｃ０…安定化容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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