(57)【要約】【課題】半導体の製造において高誘電率ゲート絶縁膜（４２４）として使用するのに適した高品質な超薄膜界面酸化物層（４１８）を形成する方法。【解決方法】酸素および還元剤を含有する酸化剤雰囲気を高温で用いて当該界面酸化物層（４１８）を成長させる。本方法では当該酸素は当該酸化物層（４１８）を成長させ、同時に当該還元剤はこの成長を低下させる。当該酸化物層（４１８）の成長速度は気体相中の還元剤の割合と全圧を掛けて求められる分圧を調整することで制御できる。当該酸化物層（４１８）の成長速度を制御して遅くすると約１０オングストローム以下の厚みの層が容易にできるようになる。高温度で当該酸化物層（４１８）を成長させると、より良い結合状態および高品質な層が生産でき、より優れた性能でより高信頼性のある製品を生じる。【選択図】図６
2004247736.tif 000002
【特許請求の範囲】
【請求項１】
還元剤および酸素を含む酸化剤を半導体本体に導入し；
当該酸化剤で当該半導体本体上に酸化物層を成長させ；そして
共に同時進行的に当該還元剤で当該酸化物層を還元させ、
しかも、当該同時進行で行う成長と還元が、酸化物層を制御した速度で成長させることを促進すること：を含む、
半導体デバイス中の高−ｋ誘電体と下層基板との間に界面酸化物層として使用するのに適した高品質の酸化物層を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的には半導体プロセシング、更に詳しくは半導体デバイス類の製造において高−ｋゲート誘電体（高誘電率ゲート絶縁膜）での使用に適した高品質、極薄膜界面層を構築する方法論に関する。
【背景技術】
【０００２】
電界効果トランジスター類（ＦＥＴｓ）は電子産業において、アナログおよびデジタル電子信号の両方に関するスイッチ、増幅、フィルター処理および他のタスク用に広く用いられている。それらの中で特に普遍的なものは金属酸化膜半導体電界効果トランジスター類（ＭＯＳＦＥＴｓ）で、そこでは金属またはポリシリコンゲートコンタクトがエネルギーを与えられて半導体本体のチャネル領域において電場を生成し、それにより電流が半導体本体のソース領域およびドレイン領域の間を流れる。当該ソースおよびドレイン領域は典型的には半導体基板におけるチャンネル領域の何れかの側における標的領域にドーパントを添加することで生成される。二酸化シリコン（ＳｉＯ2）のようなゲート誘電体を当該チャンネル領域の上を覆って形成し、ゲートコンタクト（例えば、金属またはドープしたポリシリコン）は当該ゲート誘電体の上を覆って形成されるが、当該ゲート誘電体およびゲートコンタクト材料はパターン化されて当該基板のチャンネル領域を覆うゲート構造を形成する。
【０００３】
当該ゲート誘電体は絶縁材料で、当該ゲートコンタクトに電圧を加えるときそれが当該ゲートから当該チャンネルへの大電流の流入を防ぎ、当該チャンネル領域において制御可能な方法にて当該適用ゲート電圧が電場を確立するのを可能とする。半導体製品の製造において引き続いている傾向は、デバイススイッチ速度、電力消費量および信頼性に関するデバイス性能の改良と共に電気デバイス形体サイズ（スケーリング）の絶え間ない縮小に向かっている。より小さなデバイス形体にパターン形成を行い、蝕刻する性能を含めデバイススケーリングに適応させるために、シリコン処理技術において新規材料および新規処理が開発され、採用されてきた。しかしながら最近では、ＳｉＯ2のゲート誘電体の厚みは電気的および物理的には限界に達してしまった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例として、図１Ａではシリコン基板８の中または上に形成させたＰＭＯＳ（Ｐ型金属酸化膜半導体）およびＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスターデバイス（それぞれ４および６）、従来型の相補型金属酸化膜半導体（ＣＭＯＳ）デバイス２を説明する。分離構造１０を形成させて分離を行い、個々のデバイス４および６を他のデバイス類およびお互いに対しての電気的分離を施す。当該基板８は、ＰＭＯＳトランジスター４の下側に形成したｎ型ウェル１２を伴った軽くドープしたｐ型シリコンである。当該ＰＭＯＳデバイス４には、隣接の隔てられた二つのｐドープしたソース／ドレイン領域の１４ａおよび１４ｂが含まれ、その間に位置するチャンネル領域１６をｎ型ウエル１２の中に伴っている。ゲートを、当該チャンネル１６を覆っているＳｉＯ2ゲート誘電体２０を含む当該チャネル領域１６の上を覆って形成させ、導電性ポリシリコンゲートコンタクト構造２２を当該ゲート誘電体２０の上を覆って形成させる。当該ＮＭＯＳデバイス６には、ＳｉＯ2ゲート誘電体層３０およびポリシリコンゲートコンタクト３２を含むチャンネル領域２６の上に覆って形成させたゲートを伴った基板８（またはその代わりとしてｐウエル領域（示していない））中にあるチャンネル領域２６から離れて、間隔を開けて隣接した２つのｎドープしたソース／ドレイン領域２４ａおよび２４ｂが含まれており、当該ゲート誘電体２０および３０は同じ酸化物層からパターン形成されることができる。
【０００５】
当該ＮＭＯＳデバイス６に関して、当該チャネル２６の抵抗率は当該ゲートコンタクト３２に適用される電圧で制御でき、それによりゲート電圧を変化させてチャンネル２６を通る電流量を変化させる。当該ゲートコンタクト３２および当該チャンネル２６は絶縁体であるＳｉＯ2ゲート誘電体３０により分離されている。そこで、当該ゲートコンタクト３２と当該チャンネル２６の間には、薄膜誘電体につき“トンネリング現象”電流は見られるが電流は微量か、または流れない。しかしながら、当該ゲート誘電体３０は当該コンタクト３２におけるゲート電圧で当該チャンネル２６に電場を誘導することができるので、それにより当該チャンネル抵抗は当該適用ゲート電圧で制御できる。
【０００６】
ＭＯＳＦＥＴデバイスは当該チャンネルの長さに対する厚さの比率に比例する出力電流を生じるが、そのチャンネル長さとは当該ソース／ドレイン領域間の物理的距離（例えば、当該デバイス６中の領域２４ａおよび２４ｂ間）であり、当該厚さとは当該長さに対して垂直の広がりである（例えば、図１Ａにおいて紙面に対し垂直）。こうして当該ＮＭＯＳデバイス６の厚さをより薄くするようにスケーリングすると、当該デバイスの出力電流を減少できる。これまでは、本特徴はゲート誘電体３０の厚さを薄くすることにより調整していたので、図１Ａのデバイス６では当該ゲートコンタクト３２をチャンネル２６により接近させることになる。しかしながら。当該ゲート誘電体層３０を薄くすることは、特に当該ゲート誘電体３０がＳｉＯ2である場合、性能の二律相反性に導く他の効果が生じる。
【０００７】
薄膜ＳｉＯ2ゲート誘電体３０の一つの欠点は当該酸化物３０を通しての直接トンネル現象による大きなゲートトンネルリーク電流である。この問題は均一な厚みの薄膜を堆積または成長させる能力における従来法の限界により悪化している。同時に、薄膜ＳｉＯ2ゲート誘電体層３０では、例えばソース／ドレイン領域２４ａおよび２４ｂの製作において下層チャンネル領域２６への多量のホウ素ドーパント透過を起こすような、ドーパント類に対し弱い拡散障壁を供する。
【０００８】
結局、ＭＯＳＦＥＴデバイススケーリングを包含する最近の努力は微細化二酸化シリコン層よりも薄く生成でき、それでいて同等の電界効果性能を生み出せる代替の誘電材料に焦点が向けられている。これらの材料の誘電率はしばしばＳｉＯ2の誘電率より大きいので高誘電率（ｈｉｇｈ−ｋ）材料と称せられている。代替材料層はより厚くてもＳｉＯ2の相当薄い層と同等の電気効果を備えていることから、当該高誘電率材料の相対的性能は実効酸化膜厚み（ＥＯＴ）としてしばしば表される。
【０００９】
一つの方法では、当該高誘電体を典型的には直接シリコン基板の上に堆積させて約５０オングストロームのゲート誘電体層を形成させる。しかしながら、得られたトランジスター類の性能および信頼性は高誘電率材料および下層シリコンとの間にある界面の品質に依存する。
【００１０】
図１Ｂにおいては、考案した一つの代替構造を図で示すが、そこでは高誘電体ゲート絶縁膜材料３０ａを用いてＮＭＯＳデバイス６’におけるゲート誘電体層３０’を形成する。導電性ポリシリコンゲートコンタクト構造３２’を、その後高誘電体層３０ａの上に覆って形成させる。しかしながら、これまで探索された代替ゲート誘電体材料は典型的には酸素成分を含み、しばしば酸化性反応体を使用する化学気相成長法（ＣＶＤ），原子層成長法（ＡＬＤ）または物理的気相成長法（ＰＶＤ）のような堆積手法を用いて堆積させる。
【００１１】
そこで、高誘電体層３０ａを形成する際に、当該シリコン基板８の上層表面は当該基板８および当該高誘電率材料３０ａの間にある低誘電率酸化物層３０ｂを酸化して意図しない低品質物が形成する。この界面酸化物層３０ｂの存在は実効酸化物厚みを増加させ、代替ゲート誘電体法の有効性を低減する。加えて、当該界面３０ｂは界面荷電中心として作用する不満足な結合を一般的に有しながら、界面状態を生じる。当該低品質酸化物３０ｂにおけるこのような高密度の界面状態はトランジスター６’を作動する際にキャリアー移動度の低下を生じ、当該界面状態の密度がより高くなるほど得られる移動度の低下はより著しくなる。加えて、低品質酸化物は中でも電荷散失、電荷捕獲、固定電荷、界面状態の密度（Ｄｉｔ），キャリアー移動度などに関連する問題に悩まされる。例えば、低電荷散失は酸化物の高移動度型に関連するであろう。例えば低電荷散逸のゲート酸化物で生成するチャンネル中のキャリアーは高移動度を有するだろう。
【００１２】
他の方法は、移動度低下問題を低減する試みとして高誘電率材料３０ａを堆積させる前に非熱的方法（例えば、ＵＶ−オゾン酸化物、ＵＶ−Ｏ3または化学的酸化物）により酸化物を形成させるものを包含する。そのような非熱的酸化物は典型的に低温度で成長する。これらの非熱的酸化物は一般的に高誘電率体成長（例えば、図１Ｂでの層３０ｂ）の間に形成される意図しない熱的酸化物より良好であるが、非熱的酸化物類で達成できる移動度より良好な移動度を必要とする。より高い温度で成長した酸化物類は高品質酸化物類を生産するが、当該酸化物成長速度は、当該酸化が高温で急速に起こるので制御するのが困難である。酸化物成長速度の制御における困難さが、非均一酸化物、厚すぎる酸化物類または他の好ましからざる結果を導く。そこで、当該下層にあるシリコンおよび堆積した高誘電体類の間に高品質の界面を作ることができる改良ゲート製造手法に関する必要性が存在する。
【課題を解決するための手段】
【００１３】
本発明の概要
以下では本発明の一つ以上の態様について基本的な理解を供するために簡易化した概要を示す。本概要は本発明の詳しい総覧ではなく、本発明の主要または重要な要素を確定する意図はなく、その範囲を描く積もりもない。むしろ当該概要の主な目的は、後に示すより詳細な説明の序章として簡易な形式で本発明の幾つかの概念を提示することにある。
【００１４】
本発明は、半導体デバイスの製造において高誘電率ゲート絶縁膜として用いるのに適した高品質な薄膜界面酸化物層を形成させる方法に関する。当該層は約８５０℃より以上の温度にて約１０オングストローム以下の厚さに成長させることができる。当該界面酸化物層の成長速度は当該層をより高い温度で成長させる際に制御可能であり、言い換えればより高品質層の生産を容易にするということである。当該成長速度は、当該酸化または当該層の成長を同時に阻害する還元剤の分圧を管理して制御する。当該分圧とは作用物質の割合に全圧をかけたものである。
【００１５】
本発明の一つの態様により、半導体デバイス中のトランジスターゲート構造を製作する方法が提供されている。当該方法には半導体本体の上を覆って約１０オングストローム以下の厚さで界面酸化物層を成長させることが含まれる。当該層は還元剤および酸素を含む周囲にある酸化剤を用いて成長する。適切な混合物とした酸化剤および還元剤の存在は同時進行的に当該酸化物を酸化および還元することになり、当該酸化物は約８５０℃以上の温度において１分間当たり２０から５５オングストロームの速度で成長する。当該方法には、同様に当該界面酸化物層の上を覆う高誘電体層の形成、当該高誘電体層の上を覆ったゲートコンタクト層の形成、そしてその後当該ゲートコンタクト層、当該高誘電体層および界面酸化物層をパターン化してトランジスターゲート構造を形成することが含まれる。
【００１６】
本発明の他の態様によると、半導体デバイスにおける実装に適したトランジスターゲートを提供する。当該構造には半導体の上に覆って形成した界面酸化物層；当該界面酸化物層の上に覆って形成された高誘電体層および高誘電体層の上に覆って形成されたゲートコンタクト層が含まれる。当該ゲートコンタクト層、当該高誘電体層および当該界面酸化物層はパターン化されてトランジスター構造を形成する。還元剤および酸素含有分子を含む酸化剤を用いて当該界面酸化物層を約１０オングストローム以下の厚みに成長させる。還元剤および酸化剤が適切な混合物で存在する酸化剤は約８５０℃以上の温度にて１分間当たり約２０から５５オングストロームの間の速度に導く。
【００１７】
前述および関連した目的の遂行には、以下の説明および添付した図が本発明のある例示的態様および実装を詳細に示す。これらは本発明の原理が採用されている方法を示しているが、種々の方法の僅かしか示していない。本発明の他の態様、利点および新規形体は、本発明に関する以下の詳細な説明を当該図と組み合わせて考察すれば明らかになるであろう。
【００１８】
本発明の詳細な説明
本発明の一つ以上の実装につき、当該添付図を参照しながら実際に説明するが、同じ参照番号はいつでも同じ素子を称するのに用いる。本発明は半導体デバイス類におけるゲート構造に実装するのに適した超薄膜界面酸化物類の形成、より詳しくは当該酸化物類の成長速度を制御しながら高温における界面酸化物類の成長（これまでは成長速度を高める）に関する。
【００１９】
本発明は半導体デバイス類の製造において高誘電率ゲート絶縁膜を使用する際に適した高品質な薄膜界面酸化物層類を形成する方法に関連する。当該層を約８５０℃以上の比較的高温度において約１０オングストローム以下の厚みに成長させることができる。当該層の成長速度はより高い温度において当該層を成長させる際に制御でき、より高い品質の層の生産を容易にする。当該のより高品質な層は、得られるデバイスをより良い性能で、より信頼性あるものとする。当該成長速度は当該層の酸化または成長を同時進行的に弱める還元剤の分圧を管理することで制御され、当該層は当該還元剤も含む酸化剤内に含有された酸素に暴露されることで成長する。
【００２０】
図２に付き最初に述べると、作業工程表は本発明に従ったトランジスターゲート構造の製作を含んだ半導体デバイスプロセシングに関する例示的方法２００を示している。当該方法２００は行為および事象の連続として本明細書に示され、説明されているが、本発明は当該行為および事象の示した順序に制限されないことは理解されたい。例えば、本発明に従えば幾つかの行為は異なった順序および／または本明細書に示すものおよび／または説明するものと異なる他の行為または事象と同時に生じても良い。加えて、示した工程につき本発明に基づいた方法論を実施するのに全ては必要でないかもしれない。加えて、本発明による方法は本明細書で示し、説明した構造とともに本説明書で示していない他の構造の形成および／またはプロセシングに関連させて実施してもよい。
【００２１】
当該方法２００は２０２で始まり、半導体本体においてＳＴＩまたはＬＯＣＯＳ酸化物素子分離構造のような２０４での素子分離構造の形成を含む。２０６では、一つ以上のウエル（例えば、ｎ−ウエルおよび／またはｐ−ウエル）を既知の打ち込みおよび／または拡散手法により当該半導体本体に選択的に形成できる。２０８でゲート製作が開始されるが、湿式洗浄またはＨＦでの除釉を高品質界面酸化物層が成長する前に半導体本体の最表面を洗浄するために場合により２１０で実施してもよい。２１０での前洗浄はシリコン本体から酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）または酸窒化シリコン（ＳｉＯＮ）などの全ての薄膜誘電体層を除去するのに採用できる。ＳｉＯを除去するには、２１０で湿式洗浄操作が実施できるが、或いは希ＨＦ溶液を半導体本体の除釉をするのに採用してもよい。そのようなＨＦによる除釉の一例には、当該半導体を４９％ＨＦの１：１００容量希釈液中に室温で表面からＳｉＯを完全に除去するのに充分な期間浸漬することが含まれる。他の例では、ＳｉＯを除去するのに無水ＨＦおよびイソプロピルアルコールの混合物を含む乾式工程を用いる。
【００２２】
２１２では、高品質超薄膜（例えば、１０オングストローム以下）界面酸化物層を酸素および還元剤を含む酸化剤を用いて半導体本体の上に成長させる。当該半導体本体は一般的にはシリコンを含み、当該酸素は当該シリコンと反応して酸化物界面層を形成する（例えば、二酸化シリコン（ＳｉＯ2））。当該還元剤は層が成長する（例えば、周囲の酸化剤中の酸素の存在により）ときに当該酸化物界面層を同時に蝕刻する。当該同時進行の酸化物界面層の酸化と還元は当該層の生じる実効成長速度を遅らせ、制御可能な方法にて成長させることができる（例えば、望ましい厚みおよび／または望ましい均一性レベルを達成する）。当該同時進行の酸化および還元は同様により高い温度にて当該層を形成させることができる（例えば、約８５０℃以上）。より高い温度で当該酸化物界面層を成長させると、より高品質の酸化物が産出され、言い換えればより良いそしてより信頼性のある製品の製造を促進する。
【００２３】
いかなる特定の理論にも拘泥することはないが、より高い温度では原子（例えば酸素の）はより大きなエネルギーを有し、より容易に動き回りそしてより簡単に反応ができて酸化物層を形成するための安定な位置をとる。結局、当該酸化物がより高品質であれば当該界面においてより少ない未結合手を有する（例えば、それらは酸素では実現しない）。より低い温度であればあるほど（例えば、従来の約８５０℃未満）、より多くの“凍結”欠点が生じるより低度の原子移動度であるので、より多くの欠点が作られる。
【００２４】
図３に簡単に触れると、当該酸化物界面層の成長速度（ｙ軸）に対する気相中の当該還元剤の分圧（ｘ軸）の曲線３００が描かれている。当該分圧は気相中の還元剤の割合に当該全圧を掛けたものである（例えば、当該気体類を含有するプロセシング室における）。示した実施例では、当該還元剤は水素であり、そして適当量の亜酸化窒素（Ｎ2Ｏ）が同時に存在する。本発明の目的のために、水素が還元剤として表されているが、例えば当該還元剤には酸化物の成長を抑えて酸化を緩和させる塩酸（ＨＣｌ）のようなものを単独または組み合わせて、いずれか適当な数の成分を含ませることができることは理解されるであろう。本発明の目的のためには酸化剤として使用する亜酸化窒素が使用できるが、当該酸化剤にシリコンを酸化できる酸素または酸化窒素のような成分或いは分子のいずれか適当な数を単独または組み合わせて使用できることは理解されるであろう。
【００２５】
水素の分圧が約２トール（例えば、約１と２トールより僅かに大きな間）より少ない３０２の曲線に沿っていくと、当該酸化物界面層の成長速度は急速に約３５から約５５オングストローム／分に増加することが分かる。当該曲線３０２のこの部分の間では、水素は酸素と反応して水蒸気（Ｈ2Ｏ）を形成し、当該酸化速度を増加させる。この“湿式”酸化は、例えば当該水素が約６トールより少ない場合がよい。水素の分圧が約６トールを超えると、当該水素は当該酸素と結合するのが段々減少し、過剰分の水素は蝕刻剤として作用して当該酸化物界面層の成長速度を低下させる。これについては３０４の曲線に沿って示され、これは水素分圧が増加するに従って、結果として過剰な水素量が増加して当該酸化物層の成長速度は段々と減少する。
【００２６】
例示した例では、二酸化シリコン（ＳｉＯ2）の層は約１２．５トールの全圧、約１０５０℃の温度にて生成された。しかしながら、異なる結果を達成するにはこれらのパラメータを変化させればいいことは理解されるであろう。例えば、当該ＳｉＯ2酸化物界面層は約１ミリトールから１００トールの間の圧力で成長させることができ、そこでは低圧（＜１ミリトールでさえ）が成長速度を低下させるのに有利である。
【００２７】
それゆえ、水素を還元剤として使用すると予想外の結果が生じる。典型的には水素は酸化を促進するのに用いられ、より速い酸化物成長速度が得られる。しかしながら、本発明の発見者達は高温度で水素の分圧を上昇させると当該酸化物成長速度が減少することを発見した。結局、本発明は高温度の利点（例えば、高品質の酸化物成長）を提供する一方で当該成長速度を制限する。ゆっくりとした成長速度で高品質の酸化物が形成でき、例えば高誘電体トランジスターにおける界面酸化物のような種々の応用面で使用できる。高品質酸化物は５Ｅ１０ｃｍ-2以下の界面捕獲密度（Ｄit）を有する酸化物として定義できる。
【００２８】
図２に戻ると、２１２で当該界面酸化物層が成長した後、当該方法は２１４に進み当該界面酸化物層の上に覆って高誘電体層が形成される。２１２で形成された界面酸化物層は２１４で高誘電率堆積物用の高品質核形成層として作動する。当該高誘電体材料は、例えばスピンオン手法、スパタリング手法（例えば、マグネトロンまたはイオンビームスパタリング）、化学気相堆積法（ＣＶＤ）或いは原子層堆積法（ＡＬＤ）のような成長および／または堆積手法の如きいずれの適した方法で塗布できる。当該高誘電体材料は約１ナノメートル以上の厚みで形成でき、例えば１ナノメーター以下の実効酸化膜厚み（ＥＯＴ）を有することができる。当該高誘電体材料は一般的に約３．９より高い誘電率（例えば、二酸化シリコン（ＳｉＯ2）より高い）を有する材料を含む。
【００２９】
高誘電体材料の例には、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化チタン（ＴｉＯ2）を含む二成分系金属酸化物類と共にそれらのケイ酸塩およびアルミン酸塩；酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ランタン（ＬａＯＮ）、酸窒化イットリウム（ＹＯＮ）のような酸窒化金属類と共にＺｒＳｉＯＮ、ＨｆＳｉＯＮ、ＬａＳｉＯＮ、ＹＳｉＯＮなどのようなそれらのケイ酸塩およびアルミン酸塩；およびチタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸鉛、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、チタン酸バリウムランタン、チタン酸バリウムジルコニウムのようなチタン酸塩系材料；ニオブ酸鉛マグネシウム、ニオブ酸リチウム、タンタル酸リチウム、ニオブ酸カリウム、タンタル酸ストロンチウムアルミニウムおよびニオブ酸カリウムタンタルのようなニオブ酸塩またはタンタル酸塩系材料；ニオブ酸バリウムストロンチウム、ニオブ酸鉛バリウム、ニオブ酸バリウムチタンのようなタングステン−青銅系材料；およびタンタル酸ストロンチウムビスマスおよびチタン酸ビスマスのようなビスマス層ペロブスカイト系材料などを含むペロブスカイト型酸化物等々が含まれるが、これらに限られることはない。当該高誘電体のバルク欠陥を修復および／またはその化学量論を完結させるために、堆積後にアニールすることができることは理解されるであろう。
【００３０】
導電性金属または多結晶シリコン（ポリシリコン）ゲートコンタクト層は、この後２１６にて高誘電体層の上に覆って作成される（即ち、スパッタリング、堆積、成長手法などにより）。当該ゲート電極層には一般的にポリシリコンが含まれ、例えば約１００ナノメートの厚みにまで形成することができる。当該ゲート電極層は最終的にはトランジスターに電圧を与えたり、または別のやり方でトランジスターにバイアスをかけるための構造を提供するコンタクトを生じる。
【００３１】
当該ゲートコンタクト層、当該高誘電体層および当該界面酸化物層はその後にパターン化され、２１８でゲート構造を形成する。当該トランジスターゲート構造はこうしてゲート電極、高誘電率ゲート絶縁膜および薄膜界面酸化物層を含むようになる。当該層は例えば蝕刻法のようないずれかの適した方法でパターン化でき、当該ゲート構造を形成する。当該ゲート製作はその後２２０で終了する。２２２では当該半導体本体のソース／ドレイン領域に、打ち込み法または拡散法にて適切なｎ型またはｐ型ドーパントが供与され、方法２００が２２６で終了する前に既知の相互接続手法により２２４で相互接続加工が行われる。それに代わる方法では、当該ポリシリコンゲートコンタクト層は当該ゲート誘電体および界面層をパターン形成することなしに最初にパターン形成され、当該ソース／ドレイン領域は当該ゲート誘電体および界面層を通して打ち込まれ、そしてその後に当該高誘電体および界面酸化物層がパターン形成される。
【００３２】
図４〜９に関してはその中で、本発明の種々な態様に従い、トランジスターゲートを製作する例示的半導体デバイス４００のプロセシングを製造の様々な段階につき示している。当該デバイス４００は、シリコン基板または他の半導体基板のような半導体本体４０２、或いはシリコンの層またはＳＯＩデバイスウェーハ中の絶縁体を覆って堆積させた他のトランジスターを有するウェーハを含む。示した例では、当該半導体本体４０２は軽くドープしたｐ型シリコン基板である。本明細書で使用する用語“半導体本体”にはベース半導体ウェーハといずれのエピタキシアル層或いはそれに覆い、またはそれと結合させた他の型の半導体層を含むことができることは理解されるべきことである。更に、本明細書に示した素子類および簡易で理解しやすいようにお互いに図で対比して示した個々の寸法（例えば、層と層の寸法および／または方向）および当該素子類の実際の寸法が本明細書で示し説明したのとは異なるのは理解されるべきことである。
【００３３】
図４および５においては、単離構造（例えば、ＳｉＯ2フィールド酸化膜（ＦＯＸ）または浅溝素子分離（ＳＴＩ）構造）を最初に本体４０２に形成して分離し、本体４０２における活性領域間に電気的分離を供する。分離マスク４０４を図４におけるデバイス４００の上に覆うように形成させ、トレンチ蝕刻処理４０６を行って分離トレンチ４０８を当該半導体本体４０２の分離領域に形成させる。当該トレンチ群４０８はその後図５の如く堆積法４１０により誘電体材料で詰め、当該デバイス４００はＣＭＰプロセス（示していない）により平坦化してＳＴＩ型誘電体分離構造４１４、例えばＳｉＯ2とする。一つ以上のｐおよび／またはｎ型ウエルをそれから図５に示したようなｎ型ウエルを含む半導体本体４０２中に形成させ、場合により湿式またはＨＦ除釉操作（表示なし）を実施して当該半導体本体４０２の最表面を洗浄する。
【００３４】
図６において、ゲート製作プロセッシングは高温酸化処理４２０により当該半導体本体４０２を覆う超薄膜高品質界面酸化物層４１８の成長で開始する。当該酸化物界面層４１８は約１０オングストローム以下の厚み４２２まで成長するが、一般的にはシリコン（例えば、ＳｉＯ2）を含む。当該酸化処理４２０の期間は使用する装置および／または道具により変動する。当該界面酸化物層４１８の成長速度は当該本体４０２が暴露される還元剤の分圧を制御することで調節される。当該分圧は全圧に関する作用物質の割合である（例えば、これらの反応気体および当該本体を容れるプロセシング容器における）。
【００３５】
当該界面層４１８は当該半導体本体４０２を酸素および還元剤を含有する酸化剤混合物に曝すことにより成長する。当該酸素は当該本体４０２と反応して当該本体を酸化し、酸化物界面層４１８を構築する。当該還元剤は当該酸化物界面層４１８が成長するときに同時進行的に当該層を蝕刻する。当該同時進行的な当該酸化物界面層の酸化および還元は当該層４１８の成長速度を緩やかにし、制御可能な方法にて成長させることができる（例えば、望ましい厚みおよび／または均一性レベルを達成させる）。当該還元剤は、例えば水素および／または塩酸（ＨＣｌ）のような他の適した成分を、例えば単独または組み合わせが可能で、当該酸化処理を抑えて酸化物の成長速度を緩やかにする。
【００３６】
実例としては、約１ミリトールから１００トールの周囲圧力、約８５０℃以上の温度にて、気体相中の水素が約２トールより低い（例えば、約１および２トールの間）場合、当該水素は当該酸素と反応して水蒸気（Ｈ2Ｏ）を形成し、約３５から約５５オングストローム／分に酸化速度の増加を促進する。水素の分圧が約６トールを超すと、当該水素は当該酸素と結合するのがより少なくなり、当該“湿式”酸化が終息して過剰の水素は蝕刻剤として作用し、当該酸化物界面層４１８の成長速度を低下させる。当該水素の分圧が増加するに従って（例えば、約６から約１２トール）、結果として過剰の水素量が増加して、当該酸化物層の成長速度は更に低下する（例えば、約５５から約２０オングストローム／分）。異なるパラメータ（例えば、温度、圧力）につき本明細書では個別の値で検討したが、これらの値は異なる結果を達成する際には変化させることができることは、理解されるであろう。
【００３７】
成長速度の制御を強めることで、当該同時に起こる酸化および還元により当該界面層４１８をより高温度で形成することができる。より高温で当該酸化物界面層４１８を成長させればより高品質の酸化物類を生じ、このことは言い換えればより優れた、より信頼性の高い製品の製造を可能とする。いずれの特定な理論に拘泥する訳ではないが、より高い温度では原子類（例えば、酸素）はより大きなエネルギーを持ち、より容易に動き回り、そして容易に反応して酸化物層を形成するのに安定した位置をとる。結局、当該より高い品質の酸化物は酸化物界面層４１８を伴う本体４０２の界面において、より少ない未結合手（例えば、それは酸素では実現しない）を有することである。より低い温度（例えば、従来の約８５０℃未満）では、より低い原子移動度が“凍結”欠陥をもたらすのでより多い欠陥が生じる。
【００３８】
図７において、堆積処理４２６（例えば、ＣＶＤ，ＡＬＤまたはスパッタリング）により当該界面酸化物相４１８の上を覆って高誘電体４２４が形成される。当該４２４を形成するには、いずれか一つ以上の高誘電体材料を単独または組み合わせて使用できることは理解されるべきである。適した高誘電体材料の幾つかの例は以下の表１に示してある。
【００３９】
【表１】
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【００４０】
表１が高誘電体材料の包括的なリストではなく、他の高誘電率材料も利用することができることは理解されるだろう。更に標準誘電率および高誘電率材料についてのｋ値は誘電体材料の厳密な性質にある程度依存して変化することも理解されるであろう。それゆえ、例えば純度、結晶化度および化学量論における違いで全ての個々の誘電体材料について測定される正確なｋ値に差が生じる。
【００４１】
本明細書で使用するとき、材料を特定の化学名または式で述べる場合、当該材料には当該化学名で同定される化学量的に正確な式の非化学量論的変種を含むことができる。例えば酸化タンタルは化学量論的な正確さではＴａ2Ｏ5の化学式を有するが、ＴａxＯyと称されｘまたはｙのどちらかが僅かに変化する化学量論的Ｔａ2Ｏ5の変種を含むことができる。例えば、一つの実施形態では、ｘは１．５から２．５まで変化してもよく、ｙは約４．５から約５．５まで変化してもよい。他の実施形態では、ｘは約１．７５から２．２５まで変化してもよく、ｙは約４から約６まで変化してもよい。正確な化学量論的式からのそのような変動は酸化タンタルの定義内に入る。本明細書で用いる全ての化学名または化学式に関する正確な化学量論からの同じような変動は本発明の範囲内に入れる。例えば再度酸化タンタルを用いると、式Ｔａ2Ｏ5を使用するとき、ＴａxＯyはその意味する範囲に入る。そこで、本発明では明確に示さない限り正確な化学量論は意図しない。当技術分野の当事者には理解されるように、当該変動は自然に生じるかまたは求められ、そして材料が形成される条件の選択および制御で調整される。
【００４２】
図８について、ポリシリコン（または金属、窒化金属およびケイ化金属など他の導電ゲ−ト電極）のようなゲートコンタクト層４２８を、その後堆積処理４３０により当該高誘電率材料４２４の上に堆積させる。図９では、当該ゲートコンタクト層４２８、当該高誘電体層４２４および当該界面酸化物層４１８はパターン化されてトランジスターゲート構造４３２を形成する。ソース／ドレイン領域４３４は半導体本体４０２中のチャネル領域４３６の片側をｐ型不純物でドープされ、側壁スペーサ４３８は図９に示すパターン化した層４１８，４２４および４２８の側面に沿って形成される。その後、相互接続プロセシング（表示していない）を実施し、示したＭＯＳ型トランジスターと当該デバイス４００中の他の電気的構成要素を相互接続する。
【００４３】
本発明は一つ以上の実装につき示してきたし、説明してきたが、当技術分野の当事者であれば同等の変更および修正は本明細書および添付の図を読んで理解すれば思いつくであろう。特に上で説明した構成要素（組立物類、デバイス類、回路類、システム類など）により実施する種々な機能に関し、当該構成要素を説明する際に使用する用語（“方法”の参照を含んで）は、他に示さない場合は説明した構成要素の特定の機能を実施するいずれの構成要素（例えば、機能的に同等なもの）にも相当させるつもりであり、本発明の本明細書で示した例示的実装での機能を実施する公開された構造に同等な構造でなくてもよい。加えて、本発明のある特定の形体は数種類の実装の内の一つだけに関して開示したが、当該形体は他の実装において与えられた、または特定な応用のいずれかに関して望ましく有利とされる他の実装における他の形体の一つ以上と組み合わせることができる。更に、用語“含有している”、“含有する”、“有している”、“有する”、“伴う”またはそれらの変形を当該詳細な説明および請求項のどちらかで用いる限り、当該用語は用語“含んでいる”と同様な意味に含ませるつもりである。
【００４４】
以上の説明に関して更に以下の項を開示する。
（１）還元剤および酸素を含む酸化剤を半導体本体に導入し；当該酸化剤で当該半導体本体上に酸化物層を成長させ；そして共に同時進行的に当該還元剤で当該酸化物層を還元させ、しかも、当該同時進行で行う成長と還元が、酸化物層を制御した速度で成長させることを促進すること：を含む、半導体デバイス中の高−ｋ誘電体と下層基板との間に界面酸化物層として使用するのに適した高品質の酸化物層を形成する方法。
（２）当該成長速度を約８５０℃以上の温度にて毎分当たり約２０〜５５オングストロームの間で制御する、第１項の方法。
（３）当該還元剤は水素を含む、第１項の方法。
（４）当該還元剤は約６および１２トールの間の分圧を有する、第１項の方法。
（５）当該還元剤が当該酸化層を蝕刻（エッチング）して成長速度を低下させる、第１項の方法。
（６）当該成長が約１ミリトールから１００トールの間の圧力下で生じる、第１項の方法。
（７）当該還元剤は塩酸（ＨＣｌ）を含む、第１項の方法。
（８）当該酸化剤は更に亜酸化窒素（Ｎ2Ｏ）、酸素（Ｏ2）、一酸化炭素（ＣＯ）および二酸化炭素（ＣＯ２）の少なくとも一つを含む、第３項の方法。
（９）当該成長が約８５０から約１１５０℃の温度において起こる、第１項の方法。
（１０）半導体本体の上に覆って形成される界面酸化物層；当該界面酸化物層の上に覆って形成される高誘電体層；および当該高誘電体層の上に覆って形成されるゲートコンタクト層；を含み、
当該ゲートコンタクト層、当該高誘電体層および当該界面酸化物層はパターン化されて当該トランジスターゲート構造を形成し、
当該界面酸化物層は還元剤および酸素を含む酸化剤を用いて約１０オングストローム以下の厚みまで成長し、しかも、当該酸化剤は当該酸化物の還元剤および酸素を同時進行するのを促進して制御された速度で当該酸化物を成長させる、半導体デバイス中に実装するのに適したトランジスターゲート構造。
（１１）半導体の製造において高誘電率ゲート絶縁膜（４２４）として使用するのに適した高品質な超薄膜界面酸化物層（４１８）を形成する方法。酸素および還元剤を含有する酸化剤雰囲気を高温で用いて当該界面酸化物層（４１８）を成長させる。本方法では当該酸素は当該酸化物層（４１８）を成長させ、同時に当該還元剤はこの成長を低下させる。当該酸化物層（４１８）の成長速度は気体相中の還元剤の割合と全圧を掛けて求められる分圧を調整することで制御できる。当該酸化物層（４１８）の成長速度を制御して遅くすると約１０オングストローム以下の厚みの層が容易にできるようになる。高温度で当該酸化物層（４１８）を成長させると、より良い結合状態および高品質な層が生産でき、より優れた性能でより高信頼性のある製品を生じる。
【図面の簡単な説明】
【００４５】
【図１Ａ】図１Ａは、ＮＭＯＳおよびＰＭＯＳトランジスター類を有する従来型半導体デバイスを示している断面の部分的側立面図である；
【図１Ｂ】図１Ｂは、提案したゲート構造での意図しない低品質界面層を示している断面の部分的側立面図である；
【図２】図２は、本発明に従った例示的方法を示している作業工程表である；
【図３】図３は、気体相における還元剤の分圧を関数として界面酸化物層成長速度を表したグラフであり；そして
【図４】本発明の種々な態様のとおりに製造の種々な段階において処理される例示的半導体デバイスを示している断面の部分的側立面図である。
【図５】本発明の種々な態様のとおりに製造の種々な段階において処理される例示的半導体デバイスを示している断面の部分的側立面図である。
【図６】本発明の種々な態様のとおりに製造の種々な段階において処理される例示的半導体デバイスを示している断面の部分的側立面図である。
【図７】本発明の種々な態様のとおりに製造の種々な段階において処理される例示的半導体デバイスを示している断面の部分的側立面図である。
【図８】本発明の種々な態様のとおりに製造の種々な段階において処理される例示的半導体デバイスを示している断面の部分的側立面図である。
【図９】本発明の種々な態様のとおりに製造の種々な段階において処理される例示的半導体デバイスを示している断面の部分的側立面図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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