(57)【要約】【課題】本発明は、データマスク機能とデータ線シフトリダンダンシ機能とを備えるＤＲＡＭにおいて、配線層数の削減が可能で、消費電力が増大するのを抑制できるようにすることを最も主要な特徴としている。【解決手段】たとえば、内部データマスク線ＤＭＮ［０］〜［１５］が接続されるセンスアンプ書き込み回路１３のうち、リダンダンシによりデータ線をシフトした際に、シフト前と異なるデータマスク信号線ＤＭ［０］，［１］につながるうセンスアンプ書き込み回路１３に対しては、シフトスイッチ回路ブロック１１ａ，１１ｂ，１１ｃを介して、シフト前と同じデータマスク信号線ＤＭ［０］，［１］につながるセンスアンプ書き込み回路１３に対しては、シフトスイッチ回路ブロック１１ａ，１１ｂ，１１ｃを介さずに、それぞれマスク信号を供給する構成となっている。【選択図】    図１
2004310814.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との間にそれぞれ接続された、セルデータを蓄える複数のメモリセルと、
前記複数のメモリセルと個々に接続され、各メモリセルに対するセルデータの読み書きを行う複数のセンスアンプと、
前記複数のセンスアンプにそれぞれ接続され、各センスアンプにそれぞれセルデータを書き込むための複数のセンスアンプ書き込み回路と、
前記複数のセンスアンプ書き込み回路にそれぞれ接続され、各センスアンプにそれぞれ書き込むべきセルデータが書き込まれる複数のデータ線と、
前記複数のデータ線のうち、不良のデータ線をシフトして隣接のデータ線と置き換えるデータ線シフト回路と、
前記複数のセンスアンプ書き込み回路にそれぞれ接続された複数のデータマスク線と、
前記複数のデータマスク線のうち、所定数のデータマスク線ごとにそれぞれ設けられ、前記所定数のデータマスク線にそれぞれ接続された前記センスアンプ書き込み回路に対し、対応する所定数のデータ線に対する前記セルデータの書き込みを無効にするためのマスク信号を供給する複数のマスク回路と
を具備した半導体記憶装置であって、
前記複数のマスク回路は、少なくとも１つのシフトスイッチ回路をそれぞれ有し、前記データ線シフト回路によってデータ線をシフトした際に、シフト前と異なるマスク回路に接続されるセンスアンプ書き込み回路に対しては、前記シフトスイッチ回路を介して、シフト前と同じマスク回路に接続されるセンスアンプ書き込み回路に対しては、前記シフトスイッチ回路を介さずに、それぞれ前記マスク信号を供給することを特徴とする半導体記憶装置。
【請求項２】
前記複数のマスク回路は少なくとも１つのマスク信号線をそれぞれ有し、それぞれ、シフト前と同じマスク回路に接続されるセンスアンプ書き込み回路に対しては、各センスアンプ書き込み回路の直前にて、前記マスク信号線がそれぞれのデータマスク線と接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のマスク回路は少なくとも１つのバッファ回路をそれぞれ有し、前記バッファ回路をそれぞれ介して、前記マスク信号線がそれぞれのデータマスク線と接続されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
複数個のメモリセルのうち、所定個のメモリセルによりそれぞれ構成される、少なくとも第１，第２のセルアレイと、
前記第１，第２のセルアレイの近傍にそれぞれ設けられた、第１，第２の複数のセンスアンプ書き込み回路と
をさらに含み、
前記第２の複数のセンスアンプ書き込み回路に対しては、少なくとも前記第１の複数のセンスアンプ書き込み回路につながる前記マスク信号線が、前記第１のセルアレイの上方を通過して結線されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１，第２の複数のセンスアンプ書き込み回路は、それぞれ、共通のデータ入力線に選択的に接続されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記複数のデータ線は、それぞれ、相補の信号線を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記複数のビット線は、それぞれ、相補の信号線を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記データ線シフト回路は、不良のデータ線をシフトして隣接のデータ線と置き換えることにより不良のメモリセルを救済する、データ線シフトリダンダンシ機能を実現するものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
複数のビット線と複数のワード線との間にそれぞれ接続された、セルデータを蓄える複数のメモリセルと、
前記複数のメモリセルと個々に接続され、各メモリセルに対するセルデータの読み書きを行う複数のセンスアンプと、
前記複数のセンスアンプにそれぞれ接続され、各センスアンプにそれぞれセルデータを書き込むための複数のセンスアンプ書き込み回路と、
前記複数のセンスアンプ書き込み回路にそれぞれ接続され、各センスアンプにそれぞれ書き込むべきセルデータが書き込まれる複数のデータ線と、
前記複数のデータ線のうち、不良のデータ線をシフトして隣接のデータ線と置き換えるデータ線シフト回路と、
前記複数のデータ線をそれぞれ活性化させるための複数の選択トランジスタと、
前記複数の選択トランジスタをそれぞれ制御する複数のゲート回路と、
前記複数のゲート回路の一方の入力端にそれぞれ接続された複数のデータマスク線と、
前記複数のデータマスク線のうち、所定数のデータマスク線ごとにそれぞれ設けられ、前記所定数のデータマスク線にそれぞれ接続された前記ゲート回路に対し、対応する前記センスアンプに対する前記セルデータの書き込みを無効にするためのマスク信号を供給する複数のマスク回路と
を具備し、
書き込み動作時には、所定のセンスアンプにセルデータを書き込んだ後に、アクセスする前記メモリセルのワード線を活性化させることを特徴とする半導体記憶装置。
【請求項１０】
前記複数のマスク回路は少なくとも１つのマスク信号線をそれぞれ有し、それぞれ、シフト前と同じマスク回路に接続されるセンスアンプ書き込み回路に対しては、各センスアンプ書き込み回路の直前にて、前記マスク信号線がそれぞれのデータマスク線と接続されていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記複数のマスク回路は少なくとも１つのバッファ回路をそれぞれ有し、前記バッファ回路をそれぞれ介して、前記マスク信号線がそれぞれのデータマスク線と接続されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記複数のデータ線は、それぞれ、相補の信号線を含むことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１３】
前記複数のビット線は、それぞれ、相補の信号線を含むことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１４】
前記複数のゲート回路の他方の入力端には、それぞれ、カラム選択のための信号線が接続されていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１５】
前記データ線シフト回路は、不良のデータ線をシフトして隣接のデータ線と置き換えることにより不良のメモリセルを救済する、データ線シフトリダンダンシ機能を実現するものであることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１６】
前記複数のマスク回路は、少なくとも１つのシフトスイッチ回路をそれぞれ有し、前記データ線シフト回路によってデータ線をシフトした際に、シフト前と異なるマスク回路に接続されるゲート回路に対しては、前記シフトスイッチ回路を介して、シフト前と同じマスク回路に接続されるゲート回路に対しては、前記シフトスイッチ回路を介さずに、それぞれ前記マスク信号を供給することを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するもので、特に、データマスク機能とデータ線シフトリダンダンシ機能とを備える半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、高集積の半導体記憶装置においては、不良セルを冗長セルにより置き換えるリダンダンシ技術の採用が不可欠となっている。特に、混載型ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、不良の内部データ線を隣接の内部データ線により置き換えることによって不良セルを救済する、データ線シフトリダンダンシという技術が採用されている（たとえば、非特許文献１参照）。
【０００３】
図５は、上記したデータ線シフトリダンダンシ機能を説明するために、ＤＲＡＭの要部の構成を示すものである。なお、説明を簡単化するために、ここでは１セルアレイ当たり１６本の入・出力データ線が設けられている場合を例に説明する。また、入・出力データ線のうち、入力データ線ＤＩ［ｉ］（ｉ＝０，１，２，…，１５）のみを示し、出力データ線については入力データ線ＤＩ［ｉ］と同様の接続となるために省略している。
【０００４】
同図（ａ）において、あるセルアレイ１００の入力データ線ＤＩ［０］〜［１５］は、それぞれ、シフトスイッチ回路ブロック（データ線シフト回路）１０１を介して、センスアンプ書き込み回路（ＳＡ書き込み回路）１０２に接続されている。各ＳＡ書き込み回路１０２は、書き込み信号ＷＥが活性化されると、入力データ線ＤＩ［０］〜［１５］の各データ（”Ｈ／Ｌ”）を、相補の信号線である内部データ線ＤＱｔ／ｃ［ｐ］（ｐ＝０，１，２，…，１５）に書き込む。このように、「不良データ線なし」の場合、各入力データ線ＤＩ［０］〜［１５］は、対応する内部データ線ＤＱｔ／ｃ［０］〜［１５］にそれぞれ接続されるようになっている。
【０００５】
これに対し、たとえば同図（ｂ）に示すように、内部データ線ＤＱｔ／ｃ［２］に不良（図中の×印）がある場合、そこに接続されるべき入力データ線ＤＩ［２］は、シフトスイッチ回路ブロック１０１により、内部データ線ＤＱｔ／ｃ［１］に接続される。その隣りの入力データ線ＤＩ［１］は内部データ線ＤＱｔ／ｃ［０］に接続され、また、その隣りの入力データ線ＤＩ［０］は隣接する別のセルアレイ１００−１の内部データ線ＤＱｔ／ｃ［１５（−１）］に接続される。このように、入力データ線ＤＩ［０］〜［２］は、シフトスイッチ回路ブロック１０１により１つずつシフトされて、内部データ線ＤＱｔ／ｃ［ｐ−１］にそれぞれ接続される。
【０００６】
また、内部データ線ＤＱｔ／ｃ［９］に不良がある場合には、そこに接続されるべき入力データ線ＤＩ［９］は、シフトスイッチ回路ブロック１０１により、内部データ線ＤＱｔ／ｃ［１０］に接続される。その隣りの入力データ線ＤＩ［１０］は内部データ線ＤＱｔ／ｃ［１１］に接続され、…、その隣りの入力データ線ＤＩ［１５］は隣接する別のセルアレイ１００＋１の内部データ線ＤＱｔ／ｃ［０（＋１）］に接続される。このように、入力データ線ＤＩ［９］〜［１５］は、シフトスイッチ回路ブロック１０１により１つずつシフトされて、内部データ線ＤＱｔ／ｃ［ｐ＋１］にそれぞれ接続される。
【０００７】
こうして、入力データ線ＤＩ［ｉ］は、不良した内部データ線ＤＱｔ／ｃ［ｐ］の、その隣りの正常な内部データ線ＤＱｔ／ｃ［ｐ＋１］またはＤＱｔ／ｃ［ｐ−１］にそれぞれ接続されるように、シフトスイッチ回路ブロック１０１によってシフトされ、これにより、不良した内部データ線の置き換えによる不良セルの救済（データ線シフトリダンダンシ）が実現されている。
【０００８】
図６は、上記したデータマスク機能を説明するために、ＤＲＡＭセルの周辺部の構成を示すものである。なお、説明を簡単化するために、ここでは１つのＤＲＡＭセルを例に説明する。
【０００９】
入・出力データ線（入力データ線ＤＩ［ｉ］／出力データ線ＤＯ［ｉ］）は、上記シフトスイッチ回路ブロック１０１を介して、ＳＡ書き込み回路１０２に接続されている。ＳＡ書き込み回路１０２には、書き込み信号ＷＥおよび読み出し信号ＲＥが供給されるようになっている。また、ＳＡ書き込み回路１０２には、相補の信号線である内部データ線ＤＱｔ／ｃ［ｐ］が接続されている。書き込み信号ＷＥが活性化されることにより、入力データ線ＤＩ［ｉ］のデータ（”Ｈ／Ｌ”）が、内部データ線ＤＱｔ／ｃ［ｐ］に書き込まれる。また、読み出し信号ＲＥが活性化されることにより、内部データ線ＤＱｔ／ｃ［ｐ］のデータ（”Ｈ／Ｌ”）が、出力データ線ＤＯ［ｉ］に書き込まれる。
【００１０】
内部データ線ＤＱｔ／ｃ［ｐ］には、カラム選択トランジスタ２０１，２０１を介して、相補の信号線であるビット線ＢＬｔ／ｃ［ｋ］が接続されている。カラム選択トランジスタ２０１，２０１の各ゲートには、カラム選択信号線ＣＳＬ［ｊ］が接続されている。カラム選択信号線ＣＳＬ［ｊ］が活性化されることにより、内部データ線ＤＱｔ／ｃ［ｐ］とビット線ＢＬｔ／ｃ［ｋ］とが電気的に接続される。ビット線ＢＬｔ／ｃ［ｋ］には、センスアンプ（ＳＡ）２０２が接続されている。センスアンプ２０２は、メモリセル（ＤＲＡＭセル）２０３から読み出したデータを増幅したり、メモリセル２０３に書き込むためのデータを増幅したりする役目を持つ。
【００１１】
メモリセル２０３は、メモリセルトランジスタ２０３ａとメモリセルキャパシタ２０３ｂとからなる。メモリセルトランジスタ２０３ａのソースは、ビット線ＢＬｔ／ｃ［ｋ］のどちらか一方に接続されている。この例では、メモリセルトランジスタ２０３ａのソースが、ビット線ＢＬｔ［ｋ］に接続されている場合を例に示している。メモリセルトランジスタ２０３ａのドレインは、メモリセルキャパシタ２０３ｂの一方のノード（ストレージノード）に接続されている。メモリセルトランジスタ２０３ａのゲートは、ワード線ＷＬ［ｍ］に接続されている。ワード線ＷＬ［ｍ］が活性化されることにより、そのワード線ＷＬ［ｍ］に接続されたセル２０３が選択（アクセス）される。こうして、選択セル２０３がＳＡ２０２に接続されて、データの読み出しおよび書き込みが行われる。なお、メモリセルキャパシタ２０３ｂのもう一方のノードは、ＶＰＬという電位につながっている。
【００１２】
ここで、上記ＳＡ書き込み回路１０２に接続されたデータマスク信号線ＤＭ［ｎ］は、データマスク機能を実現する、つまり、内部データ線ＤＱｔ／ｃ［ｐ］に対するデータの書き込みを制限するものである。たとえば、データライト時に書き込み信号ＷＥが活性化されても、データマスク信号線ＤＭ［ｎ］が活性化されているＳＡ書き込み回路１０２においては、内部データ線ＤＱｔ／ｃ［ｐ］に対するデータの書き込みを無効にするようになっている。なお、上記のデータマスク機能においては、複数本（たとえば、８本）の入力データ線ＤＩ［ｉ］に対して、１本のデータマスク信号線ＤＭ［ｎ］が割り当てられることが多い。
【００１３】
【非特許文献１】
”Ｄｙｎａｍｉｃａｌｌｙ  ｓｈｉｆｔ−ｓｗｉｔｃｈｅｄ  ｄａｔａｌｉｎｅ  ｒｅｄｕｎｄａｎｃｙ  ｓｕｉｔａｂｌｅ  ｆｏｒ  ＤＲＡＭ  ｍａｃｒｏｗｉｔｈ  ｗｉｄｅ  ｄａｔａ  ｂｕｓ”，Ｎａｍｅｋａｗａ，Ｔ  ｅｔ  ａｌ，１９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ．Ｄｉｇｅｓｔ  ｏｆ  Ｐａｐｅｒｓ，Ｐ．Ｐ．１４９−５２
【００１４】
【発明が解決しようとする課題】
ところで、上述したデータ線シフトリダンダンシ機能に追加して、上記データマスク機能を設けるとき、データ線シフトリダンダンシ機能の仕様によっては、ＳＡ書き込み回路１０２を異なるデータマスク信号線ＤＭ［ｎ］に対応させる必要がある。そのため、たとえば図７に示すように、データマスク信号線ＤＭ［ｎ］（ｎ＝０，１）に対しても、データマスク（ＤＭ）用シフトスイッチ回路ブロック３０１を設けるとともに、入力データ線ＤＩ［ｉ］と同数の内部データマスク線ＤＭＮ［ｒ］（この例の場合、ｒ＝［０］〜［１５］）を用意しなければならなかった。
【００１５】
ＤＲＡＭにおいて、特に、入・出力データ線ＤＩ［ｉ］／ＤＯ［ｉ］の本数が多い場合、同数の内部データマスク線ＤＭＮ［ｒ］を設けることは配線層数の削減の妨げになったり、消費電力を増大させる要因になるという問題があった。
【００１６】
そこで、この発明は、データマスク機能およびデータ線シフトリダンダンシ機能を設けた場合にも、配線層数の削減が可能で、消費電力が増大するのを抑制できる半導体記憶装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
本願発明の一態様によれば、複数のビット線と複数のワード線との間にそれぞれ接続された、セルデータを蓄える複数のメモリセルと、前記複数のメモリセルと個々に接続され、各メモリセルに対するセルデータの読み書きを行う複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続され、各センスアンプにそれぞれセルデータを書き込むための複数のセンスアンプ書き込み回路と、前記複数のセンスアンプ書き込み回路にそれぞれ接続され、各センスアンプにそれぞれ書き込むべきセルデータが書き込まれる複数のデータ線と、前記複数のデータ線のうち、不良のデータ線をシフトして隣接のデータ線と置き換えるデータ線シフト回路と、前記複数のセンスアンプ書き込み回路にそれぞれ接続された複数のデータマスク線と、前記複数のデータマスク線のうち、所定数のデータマスク線ごとにそれぞれ設けられ、前記所定数のデータマスク線にそれぞれ接続された前記センスアンプ書き込み回路に対し、対応する所定数のデータ線に対する前記セルデータの書き込みを無効にするためのマスク信号を供給する複数のマスク回路とを具備した半導体記憶装置であって、前記複数のマスク回路は、少なくとも１つのシフトスイッチ回路をそれぞれ有し、前記データ線シフト回路によってデータ線をシフトした際に、シフト前と異なるマスク回路に接続されるセンスアンプ書き込み回路に対しては、前記シフトスイッチ回路を介して、シフト前と同じマスク回路に接続されるセンスアンプ書き込み回路に対しては、前記シフトスイッチ回路を介さずに、それぞれ前記マスク信号を供給することを特徴とする半導体記憶装置が提供される。
【００１８】
また、本願発明の一態様によれば、複数のビット線と複数のワード線との間にそれぞれ接続された、セルデータを蓄える複数のメモリセルと、前記複数のメモリセルと個々に接続され、各メモリセルに対するセルデータの読み書きを行う複数のセンスアンプと、前記複数のセンスアンプにそれぞれ接続され、各センスアンプにそれぞれセルデータを書き込むための複数のセンスアンプ書き込み回路と、前記複数のセンスアンプ書き込み回路にそれぞれ接続され、各センスアンプにそれぞれ書き込むべきセルデータが書き込まれる複数のデータ線と、前記複数のデータ線のうち、不良のデータ線をシフトして隣接のデータ線と置き換えるデータ線シフト回路と、前記複数のデータ線をそれぞれ活性化させるための複数の選択トランジスタと、前記複数の選択トランジスタをそれぞれ制御する複数のゲート回路と、前記複数のゲート回路の一方の入力端にそれぞれ接続された複数のデータマスク線と、前記複数のデータマスク線のうち、所定数のデータマスク線ごとにそれぞれ設けられ、前記所定数のデータマスク線にそれぞれ接続された前記ゲート回路に対し、対応する前記センスアンプに対する前記セルデータの書き込みを無効にするためのマスク信号を供給する複数のマスク回路とを具備し、書き込み動作時には、所定のセンスアンプにセルデータを書き込んだ後に、アクセスする前記メモリセルのワード線を活性化させることを特徴とする半導体記憶装置が提供される。
【００１９】
上記した構成によれば、マスク回路とデータマスク線との間を効率よく接続できるようになる。これにより、マスク回路とデータマスク線との間を接続する信号線の本数を大幅に削減することが可能となるものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかる半導体記憶装置の要部の構成を示すものである。ここでは、データ線シフトリダンダンシ機能を備えたＤＲＡＭにおいて、データマスク機能の付加にともなう配線の布設例を示している。なお、説明を簡単化するために、１セルアレイ当たりに設けられる入・出力データ線の本数を「１６」とした場合について説明する（入力データ線ＤＩ［ｉ］の布設については、たとえば図５（ａ），（ｂ）参照）。
【００２２】
本実施形態の場合、１つのセルアレイ１０に対して、２本のデータマスク信号線ＤＭ［ｎ］（ｎ＝０，１）が設けられている。また、データマスク信号線ＤＭ［０］に対応して、８本の内部データマスク線ＤＭＮ［ｒ（ａ）］（ｒ（ａ）＝ｒ−ｒ（ｂ）＝０，１，２，…，７）が設けられている。内部データマスク線ＤＭＮ［０］〜［７］のうち、内部データマスク線ＤＭＮ［０］はＤＭ用シフトスイッチ回路ブロック１１ａを介して、内部データマスク線ＤＭＮ［１］〜［６］はバッファ１２ａを介して、内部データマスク線ＤＭＮ［７］はＤＭ用シフトスイッチ回路ブロック１１ｂを介して、それぞれデータマスク信号線ＤＭ［０］に接続されている。
【００２３】
同様に、データマスク信号線ＤＭ［１］に対応して、８本の内部データマスク線ＤＭＮ［ｒ（ｂ）］（ｒ（ｂ）＝ｒ−ｒ（ａ）＝８，９，１０，…，１５）が設けられている。内部データマスク線ＤＭＮ［８］〜［１５］のうち、内部データマスク線ＤＭＮ［８］は上記ＤＭ用シフトスイッチ回路ブロック１１ｂを介して、内部データマスク線ＤＭＮ［９］〜［１４］はバッファ１２ｂを介して、内部データマスク線ＤＭＮ［１５］はＤＭ用シフトスイッチ回路ブロック１１ｃを介して、それぞれデータマスク信号線ＤＭ［１］に接続されている。
【００２４】
なお、上記ＤＭ用シフトスイッチ回路ブロック１１ａには、隣接するセルアレイ１０−１のための内部データマスク線ＤＭＮ［１５−１］が、上記ＤＭ用シフトスイッチ回路ブロック１１ｃには、隣接するセルアレイ１０＋１のための内部データマスク線ＤＭＮ［０＋１］が、それぞれ接続されている。
【００２５】
各内部データマスク線ＤＭＮ［０］〜［１５］は、ＳＡ書き込み回路１３にそれぞれ接続されている。各ＳＡ書き込み回路１３には、相補の信号線である内部データ線ＤＱｔ／ｃ［ｐ］（ｐ＝０，１，２，…，１５）が接続されている。また、各ＳＡ書き込み回路１３には、書き込み信号ＷＥが供給されるようになっている。この書き込み信号ＷＥは、ライトコマンドの入力によるデータライト時に活性化される。なお、ＳＡ書き込み回路１３には読み出し信号ＲＥも供給されるようになっているが、読み出し信号ＲＥはデータマスク機能に関係しないので省略している。
【００２６】
ここで、ＤＭ用シフトスイッチ回路ブロック１１ａ，１１ｂ，１１ｃは、上述したデータ線シフトリダンダンシの状況に応じて、その切り替えが制御される。つまり、ＤＭ用シフトスイッチ回路ブロック１１ｂにつながる上記内部データマスク線ＤＭＮ［７］，［８］は、データ線シフトリダンダンシの状況によって、セルアレイ１０の、データマスク信号線ＤＭ［０］が有効になるか、データマスク信号線ＤＭ［１］が有効になる。ＤＭ用シフトスイッチ回路ブロック１１ａにつながる上記内部データマスク線ＤＭＮ［１５−１］は、データ線シフトリダンダンシの状況によって、セルアレイ１０の、データマスク信号線ＤＭ［０］が有効になるか、セルアレイ１０−１の、データマスク信号線ＤＭ［１］が有効になる。ＤＭ用シフトスイッチ回路ブロック１１ｃにつながる上記内部データマスク線ＤＭＮ［０＋１］は、データ線シフトリダンダンシの状況によって、セルアレイ１０の、データマスク信号線ＤＭ［１］が有効になるか、セルアレイ１０＋１の、データマスク信号線ＤＭ［０］が有効になる。
【００２７】
図１に示すように、たとえば、内部データ線ＤＱｔ／ｃ［２］，［９］に不良（図中の×印）があるような場合、セルアレイ１０−１の、内部データマスク線ＤＭＮ［１５−１］、および、セルアレイ１０の、内部データマスク線ＤＭＮ［７］に対しては、セルアレイ１０の、データマスク信号線ＤＭ［０］が有効になる。また、セルアレイ１０の、内部データマスク線ＤＭＮ［８］、および、セルアレイ１０＋１の、内部データマスク線ＤＭＮ［０＋１］に対しては、セルアレイ１０の、データマスク信号線ＤＭ［１］が有効になる。
【００２８】
一方、バッファ１２ａ，１２ｂにつながる上記内部データマスク線ＤＭＮ［１］〜［６］，［９］〜［１４］は、データ線シフトリダンダンシの状況によらず、有効となるデータマスク信号線ＤＭ［０］，［１］が決まっている。つまり、内部データマスク線ＤＭＮ［１］〜［６］に対してはデータマスク信号線ＤＭ［０］が、内部データマスク線ＤＭＮ［９］〜［１４］に対してはデータマスク信号線ＤＭ［１］が、常に有効になる。なお、上記バッファ１２ａ，１２ｂは、１つのデータマスク信号を複数のＳＡ書き込み回路１３に配分する際の、Ｆ．０．（ファンアウト）を減らす目的で設けられている。
【００２９】
上記した構成において、ＳＡ書き込み回路１３のそれぞれは、書き込み信号ＷＥが活性化されると、入力データ線ＤＩ［ｉ］のデータ（”Ｈ／Ｌ”）を、内部データ線ＤＱｔ／ｃ［ｐ］に書き込む。その際、対応する内部データマスク線ＤＭＮ［ｒ（ａ），ｒ（ｂ）］が活性化されているＳＡ書き込み回路１３は、内部データ線ＤＱｔ／ｃ［ｐ］に対するデータの書き込み動作を行わない。たとえば、データマスク信号線ＤＭ［０］が活性化されていて、データマスク信号線ＤＭ［１］が非活性化されている状態において、書き込み信号ＷＥが入力されると、内部データ線ＤＱｔ／ｃ［１５−１］，［０］〜［７］に対するデータの書き込みは無効とされ、内部データ線ＤＱｔ／ｃ［８］〜［１５］，［０＋１］に対するデータの書き込みは有効とされる。これにより、内部データ線ＤＱｔ／ｃ［ｐ］に対するデータの書き込みを無効にする、データマスク機能が実現されている。
【００３０】
上記のような構成とした場合、内部データマスク線ＤＭＮ［１］〜［６］，［９］〜［１４］は、ＳＡ書き込み回路１３の近傍で展開（分岐）すればよく、実質上、内部データマスク線ＤＭＮ［ｒ］につながる信号線の本数やシフトスイッチ回路の個数を削減できる。これにより、レイアウト層数の削減が可能となり、また、消費電力が増大するのを抑制できるようになる。特に、ＳＡ書き込み回路１３までの距離が長い場合、たとえばＳＡ書き込み回路１３がセルアレイやセンスアンプの近傍にあり、内部データマスク線ＤＭＮ［ｒ］を、セルアレイの上方を通過させなければならないような場合に、本実施形態の構成は効果的である。
【００３１】
なお、本実施形態においては、８本の入力データ線ＤＩ［ｉ］に対して、１本のデータマスク信号線ＤＭ［ｎ］を設けるようにした場合について説明した。これに限らず、たとえば１本のデータマスク信号線ＤＭ［ｎ］に対応する入力データ線ＤＩ［ｉ］の本数が増えれば増えるほど、データ線シフトリダンダンシによりシフトする必要のない入力データ線ＤＩ［ｉ］の本数が増えるため、効果が大きい。
【００３２】
また、説明を簡単にするために、１つの入力データ線ＤＩ［ｉ］に対して１つのＳＡ書き込み回路１３が設けられた場合を例に説明した。これに限らず、たとえばセルアレイごとにＳＡ書き込み回路を設け、ＳＡ書き込み回路のそれぞれが共通の入力データ線ＤＩ［ｉ］に選択的に接続されるように構成されたものにも同様に適用できる。
【００３３】
（第２の実施形態）
図２は、この発明の第２の実施形態にかかる半導体記憶装置の要部の構成を示すものである。ここでは、本実施形態にかかる装置（同図（ａ））と従来装置（同図（ｂ））とを対比して示している。また、セルアレイごとに設けられるＳＡ書き込み回路のそれぞれが、選択信号によって共通の入力データ線（データ入力線）に選択的に接続されるように構成されたＤＲＡＭにおいて、データマスク機能の付加にともなう配線（データマスク信号線および内部データマスク線）の布設例を示している。なお、図１または図７と同一部分には同一符号を付し、詳細な説明は割愛する。
【００３４】
図２（ｂ）に示すように、従来、内部データマスク線ＤＭＮ［ｒ］を、セルアレイ１００ごとにそれぞれ設けられるＳＡ書き込み回路１０２に共通に接続する場合、すべての内部データマスク線ＤＭＮ［ｒ］を、セルアレイ１００上を通過させる必要があった。
【００３５】
これに対し、たとえば図１に示したように、内部データマスク線ＤＭＮ［１］〜［６］，［９］〜［１４］を、ＳＡ書き込み回路１３の近傍で展開できるようにした場合には、図２（ａ）に示すように、セルアレイ１０上を通過する内部データマスク線ＤＭＮ［ｒ］の本数を大幅に削減できる。その結果、配線ピッチの拡大や配線層数の削減が可能となる。また、内部データマスク線ＤＭＮ［ｒ］の本数が少ない分、消費電力も削減できる。
【００３６】
（第３の実施形態）
図３は、この発明の第３の実施形態にかかる半導体記憶装置の要部の構成を示すものである。ここでは、データライト時において、センスアンプにデータを書き込んだ後に、アクセスするセルのワード線を活性化するように構成されたＤＲＡＭの、セルの周辺部の構成を示している。なお、説明を簡単化するために、１つのＤＲＡＭセルを例に説明する。また、１つのセルアレイに対する、入力データ線ＤＩ［ｉ］の布設については、たとえば図５（ａ），（ｂ）に、データマスク信号線ＤＭ［ｎ］および内部データマスク線ＤＭＮ［ｒ］の布設については、たとえば図１に、それぞれ示した通りである。
【００３７】
図３に示すように、入・出力データ線ＤＩ［ｉ］／ＤＯ［ｉ］は、ＳＡ書き込み回路１３ａおよびＳＡ読み出し回路１３ｂを介して、相補の信号線である内部データ線ＤＱｔ／ｃ［ｐ］に接続されている。ＳＡ書き込み回路１３ａは、書き込み信号ＷＥが活性化されると、入力データ線ＤＩ［ｉ］のデータ（”Ｈ／Ｌ”）を、内部データ線ＤＱｔ／ｃ［ｐ］に書き込む。また、ＳＡ読み出し回路１３ｂは、読み出し信号ＲＥが活性化されると、内部データ線ＤＱｔ／ｃ［ｐ］のデータ（”Ｈ／Ｌ”）を、出力データ線ＤＯ［ｉ］に書き込む。この例の場合、上記ＳＡ書き込み回路１３ａは、それ自身、データマスク機能を有していない。
【００３８】
上述したＳＡ書き込み回路１３と同等のデータマスク機能をもたせるために、アンドゲート（ゲート回路）２１が設けられている。このアンドゲート２１の一方の入力端にはカラム選択線ＣＳＬｘ［ｊ］が接続され、他方の入力端には内部データマスク線ＤＭＮ［ｒ］が接続されている。そのアンドゲート２１の出力端は、カラム選択トランジスタ２２，２２の各ゲートにつながるカラム選択信号線ＣＳＬ［ｊ］に接続されている。
【００３９】
内部データ線ＤＱｔ／ｃ［ｐ］には、カラム選択トランジスタ２２，２２を介して、相補の信号線であるビット線ＢＬｔ／ｃ［ｋ］が接続されている。ビット線ＢＬｔ／ｃ［ｋ］には、センスアンプ（ＳＡ）２３が接続されている。センスアンプ２３は、メモリセル（ＤＲＡＭセル）２４から読み出したデータを増幅したり、メモリセル２４に書き込むためのデータを増幅したりする役目を持つ。
【００４０】
メモリセル２４は、メモリセルトランジスタ２４ａとメモリセルキャパシタ２４ｂとからなる。メモリセルトランジスタ２４ａのソースは、ビット線ＢＬｔ／ｃ［ｋ］のどちらか一方に接続されている。この例では、メモリセルトランジスタ２４ａのソースが、ビット線ＢＬｔ［ｋ］に接続されている場合を例に示している。メモリセルトランジスタ２４ａのドレインは、メモリセルキャパシタ２４ｂの一方のノード（ストレージノード）に接続されている。メモリセルトランジスタ２４ａのゲートは、ワード線ＷＬ［ｍ］に接続されている。ワード線ＷＬ［ｍ］が活性化されることにより、そのワード線ＷＬ［ｍ］に接続されたセル２４が選択（アクセス）される。これにより、選択セル２４がセンスアンプ２３に接続されて、データの読み出しおよび書き込みが行われる。なお、メモリセルキャパシタ２４ｂのもう一方のノードは、ＶＰＬという電位につながっている。
【００４１】
内部データマスク線ＤＭＮ［ｒ］が活性化されると、内部データ線ＤＱｔ／ｃ［ｐ］に対するデータの書き込みが無効となる。より具体的には、カラム選択線ＣＳＬｘ［ｊ］が活性化されている状態において、内部データマスク線ＤＭＮ［ｒ］が活性化されると、カラム選択信号線ＣＳＬ［ｊ］が非活性化の状態となる。これにより、たとえデータライト時に書き込み信号ＷＥが活性化されても、データマスク信号線ＤＭ［ｎ］が活性化されているセンスアンプ２３に関しては、ビット線ＢＬｔ／ｃ［ｋ］に対するデータの書き込みが禁止される。
【００４２】
このような構成とした場合、内部データマスク線ＤＭＮ［ｒ］は、結果的に、よりセルアレイに近いところまで引き回される。したがって、内部データマスク線ＤＭＮ［ｒ］を、たとえば図１に示したような、ＳＡ書き込み回路１３の近傍での展開が可能な構成とすることにより、内部データマスク線ＤＭＮ［ｒ］につながる信号線の本数やシフトスイッチ回路の個数を効果的に削減することが可能となる。
【００４３】
図４は、図３に示したＤＲＡＭのデータライト時の動作波形（同図（ａ）参照）を、従来装置のそれ（同図（ｂ）参照）と対比して示すものである。図４（ａ）からも明らかなように、データライト時において、センスアンプ２３にデータを書き込んだ後に、アクセスするセル２４のワード線ＷＬ［ｍ］を活性化するようにした場合、リード動作の場合と同様にして、ライト動作を実行できるようになる。その結果、センスアンプ２３のデータをひっくり返す時間的余裕をみる必要がなくなる、ライト動作時のノイズの影響を考慮する必要がなくなる、といった利点がある。
【００４４】
具体的に説明すると、図４（ｂ）において、ＣＬＫは動作用のクロック信号である。ＣＯＭは、装置の外部から供給されるコマンド信号で、あるタイミングでリード（Ｒ）またはライト（Ｗ）の命令が入力される。ここでは、ライト命令が１回だけ入力された場合について考える。活性化するロウアドレスについては、省略している。
【００４５】
従来装置（たとえば、図６参照）の場合、たとえば図４（ｂ）に示すように、データライト時においては、コマンド信号ＣＯＭが入力されたのを受けて、対応するワード線ＷＬ［ｍ］が活性化される。また、カラム選択信号線ＣＳＬ［ｊ］の活性化にともなって、装置の外部からのデータが、センスアンプ２０２に書き込まれる。そして、センスアンプ２０２が活性化されることにより、そのデータが増幅される。増幅されたデータはセル２０３に送られ、そこに蓄えられる（ＢＬｔ／ｃ［ｋ］には、逆データを書き込んだ際の波形を示している）。その後、ワード線ＷＬ［ｍ］が非活性化されることにより、ビット線ＢＬｔ／ｃ［ｋ］の電位がイコライズされて、初期レベルに戻される。
【００４６】
一方、図４（ａ）に示すように、図３に示した構成のＤＲＡＭの場合、ライト動作は以下のようにして行われる。なお、ここでは、ライト命令が２回入力された場合を例に考える。最初のライト動作は、内部データマスク線ＤＭＮ［ｒ］＝“Ｈｉｇｈ（非活性状態）”であり、２回目のライト動作は、内部データマスク線ＤＭＮ［ｒ］＝“Ｌｏｗ（活性状態）”である。
【００４７】
つまり、データライト時においては、コマンド信号ＣＯＭが入力されたのを受けて、まず、カラム選択線ＣＳＬｘ［ｊ］が活性化される。その際（１回目のライト動作）、内部データマスク線ＤＭＮ［ｒ］が非活性化されていると、カラム選択信号線ＣＳＬ［ｊ］が活性化される。これにより、装置の外部からのデータが、カラム選択トランジスタ２２，２２を通って、ビット線ＢＬｔ／ｃ［ｋ］に書き込まれる。そして、センスアンプ２３を活性化する前に、対応するワード線ＷＬ［ｍ］が活性化される。この後、センスアンプ２３が活性化されることによって、増幅されたデータがセル２４に蓄えられる。その後、ワード線ＷＬ［ｍ］が非活性化されることにより、ビット線ＢＬｔ／ｃ［ｋ］の電位がイコライズされて、初期レベルに戻される。
【００４８】
２回目のライト動作では、すでに内部データマスク線ＤＭＮ［ｒ］が活性化されている。この場合、ワード線ＷＬ［ｍ］が活性化されるまでは、１回目のライト動作の場合と同様である。しかし、内部データマスク線ＤＭＮ［ｒ］は、すでに活性化の状態にある。そのため、カラム選択線ＣＳＬｘ［ｊ］は活性化されるが、カラム選択信号線ＣＳＬ［ｊ］は活性化されず、結果的に、内部データ線ＤＱｔ／ｃ［ｐ］のデータは、ビット線ＢＬｔ／ｃ［ｋ］には伝えられない。
【００４９】
このとき、ビット線ＢＬｔ／ｃ［ｋ］には、通常のリード動作の場合と同様に、データが読み出される（ただし、内部データ線ＤＱｔ／ｃ［ｐ］にはデータは読み出されず、ただリフレッシュされるだけである）。なお、ワード線ＷＬ［ｍ］が非活性化された後の動作は、１回目のライト動作の場合と同様となる。
【００５０】
このように、センスアンプ２３にデータを書き込んだ後に、アクセスするセル２４のワード線ＷＬ［ｍ］を活性化するように構成されたＤＲＡＭにおいて、データマスク機能とデータ線シフトリダンダンシ機能とを実現する場合、センスアンプ２３を選択するためのカラム選択信号線ＣＳＬ［ｊ］を、内部データマスク線ＤＭＮ［ｒ］により制御する必要があるため、内部データマスク線ＤＭＮ［ｒ］がより深くセルアレイ内に配線されることになる。したがって、先に説明した通り、本実施形態によれば、内部データマスク線ＤＭＮ［ｒ］につながる信号線本数を効果的に削減できる。
【００５１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００５２】
【発明の効果】
以上、詳述したようにこの発明によれば、データマスク機能およびデータ線シフトリダンダンシ機能を設けた場合にも、配線層数の削減が可能で、消費電力が増大するのを抑制できる半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＤＲＡＭの要部を示す構成図。
【図２】本発明の第２の実施形態にかかるＤＲＡＭの要部の構成を、従来装置と対比して示す図。
【図３】本発明の第３の実施形態にかかるＤＲＡＭの、セルの周辺部を示す構成図。
【図４】図３のＤＲＡＭにおいて、データライト時の動作を説明するために示すタイミングチャート。
【図５】従来技術とその問題点を説明するために、ＤＲＡＭにおける入力データ線の布設例を示す構成図。
【図６】従来のＤＲＡＭにおけるセルの周辺部を示す構成図。
【図７】従来のＤＲＡＭにおけるデータマスク信号線の布設例を示す構成図。
【符号の説明】
１０，１０−１，１０＋１…セルアレイ、１１ａ，１１ｂ，１１ｃ…ＤＭ用シフトスイッチ回路ブロック、１２ａ，１２ｂ…バッファ、１３，１３ａ…ＳＡ書き込み回路、１３ｂ…ＳＡ読み出し回路、２１…アンドゲート、２２…カラム選択トランジスタ、２３…センスアンプ（ＳＡ）、２４…メモリセル、２４ａ…メモリセルトランジスタ、２４ｂ…メモリセルキャパシタ、ＤＩ［ｉ］／ＤＯ［ｉ］…入・出力データ線、ＤＩ［ｉ］…入力データ線、ＤＯ［ｉ］…出力データ線、ＢＬｔ／ｃ［ｋ］…ビット線、ＷＬ［ｍ］…ワード線、ＤＱｔ／ｃ［ｐ］…内部データ線、ＣＳＬ［ｊ］…カラム選択信号線、ＣＳＬｘ［ｊ］…カラム選択線、ＤＭ［ｎ］…データマスク信号線、ＤＭＮ［ｒ］，ＤＭＮ［ｒ（ａ）］，ＤＭＮ［ｒ（ｂ）］…内部データマスク線、ＷＥ…書き込み信号、ＲＥ…読み出し信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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