(57)【要約】【課題】システムインパッケージ用の半導体装置において通常動作モード時およびテスト動作モード時において最適な駆動力で、出力パッドを駆動することのできる出力バッファ回路を実現する。【解決手段】出力パッド（ＯＰＤ０−ＯＰＤｎ）それぞれに対応して配置される出力バッファ回路（ＯＫＴ０−ＯＫＴｎ）各々において、通常動作モード用の電流駆動能力の小さな第１の出力バッファ（８）と、テスト動作モード時用の電流駆動能力の大きな第２の出力バッファ（１０）を並列に配置する。モード指示信号（ＭＯＤ）に従って、択一的に、これらの第１および第２の出力バッファの一方を能動化し、他方を出力ハイインピーダンス状態に設定する。【選択図】　　　　図２
2004085526.tif 000002
【特許請求の範囲】
【請求項１】
出力パッドに結合され、通常動作モード時に能動化されかつテスト動作モード時においては出力ハイインピーダンス状態に設定され、能動化時、内部信号に従って第１の駆動力で前記出力パッドを駆動する第１の出力バッファ、および
前記出力パッドに結合され、前記テスト動作モード時に能動化されかつ前記通常動作モード時においては出力ハイインピーダンス状態に設定され、能動化時、前記内部信号に従って前記第１の駆動力よりも大きな第２の駆動力で前記出力パッドを駆動する第２の出力バッファを備える、半導体装置。
【請求項２】
前記半導体装置は、パッケージ実装時同一パッケージに実装される複数の半導体チップの第１の半導体チップに形成され、
前記第１および第２の出力回路は、前記第１の半導体チップに形成され、
前記出力パッドは、前記複数の半導体チップの第２の半導体チップに形成された入力ノードに結合される、請求項１記載の半導体装置。
【請求項３】
前記第１および第２の出力バッファを選択的に活性化するためのモード指示信号を生成するためのモード指示信号発生回路をさらに備え、前記モード指示信号発生回路は、前記出力パッドと異なる特定のパッドに結合され、前記特定のパッドが所定電圧レベルに設定されると、前記第２の出力バッファを活性化し、かつ前記特定のパッドがオープン状態とされたときには前記第１の出力バッファを活性化するように前記モード指示信号を発生する、請求項１記載の半導体装置。
【請求項４】
前記第１の出力バッファは、能動化時、相補的に前記内部信号に従って導通する第１および第２の電界効果トランジスタを含み、
前記第２の出力バッファは、前記第１および第２の電界効果トランジスタが形成される半導体基板領域と電気的に分離された半導体基板領域に形成され、前記第２の出力バッファの能動化時、前記内部信号に従って相補的に導通する第３および第４の電界効果型トランジスタを含む、請求項１記載の半導体装置。
【請求項５】
前記第２の出力バッファは、
前記通常動作モード時、前記テスト動作モード時に比べて、バックゲートバイアスが深くされる第１および第２の電界効果型トランジスタを含み、前記第１および第２の電界効果型トランジスタは、前記第２の出力バッファの能動化時、前記内部信号に従って相補的に導通して前記出力パッドを駆動する、請求項１記載の半導体装置。
【請求項６】
前記第２の出力バッファは、
前記第２の出力バッファの能動化時、前記内部信号に従って前記出力パッドをを前記第１の電源電圧レベルに駆動する第１の電界効果型トランジスタと、
前記第２の出力バッファの能動化時、前記内部信号に従って前記出力パッドを前記第１の電源電圧レベルと極性の異なる第２の電源電圧レベルに駆動する第２の電界効果型トランジスタを含み、
前記半導体装置は、さらに、
前記モード指示信号に従って、前記第１および第２の電界効果型トランジスタのバックゲート電圧を設定するためのバックゲート電圧設定回路を備え、前記バックゲート電圧設定回路は、前記通常動作モード時に前記第１および第２の電界効果型トランジスタのバックゲートバイアスを前記テストモード時に比べて深くする、請求項１記載の半導体装置。
【請求項７】
前記バックゲート電圧設定回路は、
第１の基準電圧と前記第１の基準電圧よりも絶対値の大きな第２の基準電圧の一方を前記モード指示信号に従って選択して前記第１の電界効果型トランジスタのバックゲートへ与える第１の選択回路と、
前記第１の基準電圧と極性の異なる第３の基準電圧と前記第３の基準電圧よりも絶対値の大きな第４の基準電圧の一方を前記モード指示信号に従って選択して前記第２の電界効果型トランジスタのバックゲートに与える第２の選択回路を備える、請求項６記載の半導体装置。
【請求項８】
前記バイアス電圧設定回路は、
前記モード指示信号が前記テスト動作モードを示すとき、第１の電圧レベルの電圧を発生しかつ前記モード指示信号が前記通常動作モードを示すとき前記第１の電圧レベルよりも高い電圧を生成して前記第１の電界効果型トランジスタのバックゲートに与える第１のバイアス電圧発生回路と、
前記モード指示信号が前記テスト動作モードを示すとき、前記第１の電圧レベルと極性の異なる第３の電圧レベルの電圧を発生しかつ前記モード指示信号が前記通常動作モードを示すとき前記第３の電圧レベルよりも低い第４の電圧を生成して前記第２の電界効果型トランジスタのバックゲートに与える第２のバイアス電圧発生回路を備える、請求項６記載の半導体装置。
【請求項９】
前記第２の出力バッファは、能動化時、前記内部信号に従って相補的に導通する第１および第２の電界効果型トランジスタを含み、前記第１および第２の電界効果型トランジスタはそれぞれ、第１および第２の電圧を受けるソースと、バックゲートとを有し、
前記半導体装置はさらに、
前記モード指示信号に従って、前記第１および第２の電界効果型トランジスタのバックゲートにバイアス電圧を供給するバックゲート電圧設定回路を含み、前記バックゲート電圧設定回路は、前記テスト動作モード時には、前記第１および第２の電界効果型トランジスタのバックゲートにそれぞれのソースに与えられた前記第１および第２の電圧と同じ電圧レベルの電圧を供給しかつ前記通常動作モード時には、前記第１および第２の電圧それぞれよりも絶対値の大きな第３および第４の電圧を前記第１および第２の電界効果型トランジスタのバックゲートへ与える、請求項１記載の半導体装置。
【請求項１０】
出力パッドに結合され、通常動作モード時に能動化されかつテスト動作モード時に出力ハイインピーダンス状態に設定され、能動化時、内部信号に従って第１の駆動力で前記出力パッドを駆動する第１の出力バッファ、前記出力パッドに結合され、前記テスト動作モード時に能動化され、かつ前記通常動作モード時に出力ハイインピーダンス状態に設定され、能動化時、前記内部信号に従って前記第１の駆動力よりも大きな第２の駆動力で前記出力パッドを駆動する第２の出力バッファを備え、前記第２の出力バッファは、前記出力パッドに結合され、能動化時、前記内部信号に従って相補的に導通し、前記出力パッドを、導通時、駆動する第１および第２の絶縁ゲート型電界効果トランジスタを備え、
動作モード指示信号に従って選択的に活性化され、活性化時、前記第１および第２の絶縁ゲート型電界効果トランジスタの少なくとも一方のバックゲートへ与えられるバイアス電圧を生成するバックゲート電圧発生回路を備え、
前記バックゲート電圧発生回路は、
活性化時、ポンプクロック信号を発生するクロック発生回路と、
前記ポンプクロック信号に従ってキャパシタのチャージポンプ動作により前記バイアス電圧を生成するポンプ回路と、
前記ポンプ回路の出力電圧のレベルを検出し、該検出結果に従って前記クロック発生回路のポンプクロック発生動作を選択的に活性化する検出回路とを備える、半導体装置。
【請求項１１】
前記検出回路は、前記動作モード指示信号が前記テスト動作モードを指示するとき非活性化されて前記検出動作を停止する、請求項１０記載の半導体装置。
【請求項１２】
前記クロック発生回路は、さらに、前記動作モード指示信号に応答し、前記動作モード指示信号が前記テスト動作モードを指示するときには、前記検出回路の検出結果にかかわらず非活性化されて前記ポンプクロック信号の発生を停止する、請求項１０記載の半導体装置。
【請求項１３】
前記検出回路は、前記バイアス電圧の検出レベルを調整するためのチューニング回路を備える、請求項１０記載の半導体装置。
【請求項１４】
前記第１のトランジスタは、導通時、前記出力パッドを高電位レベルに駆動し、前記第２のトランジスタは導通時、前記出力パッドを低電位レベルに駆動し、
前記バックゲート電圧発生回路は、前記バイアス電圧として前記第２のトランジスタのバックゲートへ与えられる電圧を生成し、
前記半導体装置は、さらに、
前記動作モード指示信号に従って、前記第１の絶縁ゲート型電界効果トランジスタのバックゲートに対しては、出力電源電圧を選択的に印加する選択回路を備え、前記出力電源電圧は、少なくとも前記第１および第２の出力バッファの動作電源電圧として与えられる、請求項１０記載の半導体装置。
【請求項１５】
出力パッドに結合され、内部信号に従って前記出力パッドを駆動する出力バッファを備え、前記出力バッファは、前記内部信号に従って前記出力パッドを駆動する絶縁ゲート型の出力トランジスタを含み、
動作モードに応じて、前記出力トランジスタのバックゲートの電圧を変更するバックゲート電圧設定回路を備え、前記バックゲート電圧設定回路は、前記動作モードがテストモードのときには、前記出力トランジスタの駆動力を通常動作モード時よりも大きくするように前記バックゲート電圧の電圧レベルを設定する、半導体装置。
【請求項１６】
前記バックゲート電圧設定回路は、
通常動作モード時には、前記バックゲート電圧を、前記出力トランジスタのソースと同一電圧に設定し、かつ前記テスト動作モード時には、前記バックゲート電圧を、前記バックゲートとソースとが順方向にバイアスされる電圧レベルに設定する、請求項１５記載の半導体装置。
【請求項１７】
前記テスト動作時に前記出力トランジスタのバックゲートに印加されるバックゲート電圧は、前記出力トランジスタのバックゲート−ソース間電圧が、前記バックゲートとソースとの間のＰＮ接合のビルトイン電圧よりも絶対値が小さくなる電圧レベルに設定される、請求項１６記載の半導体装置。
【請求項１８】
前記バックゲート電圧設定回路は、
前記出力パッドと異なる特定のパッドに結合され、前記テスト動作モード時には前記特定のパッドの電圧を前記バックゲート電圧として伝達する配線と、
前記配線に結合され、前記通常動作モード時に前記配線を前記出力トランジスタのソース電圧と同一電圧レベルに設定する素子とを備える、請求項１５記載の半導体装置。
【請求項１９】
前記素子は、前記動作モードを指定する動作モード指示信号に応答して選択的に導通または非導通状態に設定される、請求項１８記載の半導体装置。
【請求項２０】
前記バックゲート電圧設定回路は、
前記出力パッドと異なる特定のパッドの電圧を前記通常動作モード時および前記テスト動作モード時に前記バックゲート電圧として伝達する、請求項１５記載の半導体装置。
【請求項２１】
パッドに結合され、能動化時、内部信号に従って前記パッドを駆動する第１の出力バッファ回路、および
前記パッドに結合され、能動化時、前記に部信号に従って前記パッドを駆動する第２の出力バッファを備え、前記第２の出力バッファ回路は、能動化時、前記内部信号に従って前記パッドを第１の電圧レベルに駆動する出力トランジスタを含み、前記出力トランジスタは、前記パッドに結合される第１の不純物領域と、前記第１の電圧を受ける第２の不純物領域と、バックゲートとを含み、
動作モードに応じて、前記出力トランジスタのバックゲート電圧を調整するバックゲート電圧調整回路を備え、前記バックゲート電圧調整回路は、前記動作モードがテストモードのときには、前記バックゲートと前記第１および第２の不純物領域と前記バックゲートとの間が順方向にバイアスされる電圧レベルの電圧を印加しかつ前記動作モードが通常動作モードのときには前記バックゲートへ前記第１の電圧レベルの電圧を印加する、半導体装置。
【請求項２２】
前記バックゲート電圧設定回路は、前記動作モードを指定する動作モード指示信号に従って前記出力トランジスタのバックゲート電圧の電圧レベルを設定する、請求項２１記載の半導体装置。
【請求項２３】
前記第１の出力バッファ回路は、前記動作モード指示信号が前記テストモードを指定するときには、出力ハイインピーダンス状態に設定される、請求項２２記載の半導体装置。
【請求項２４】
前記第１の出力バッファ回路は、前記動作モード指示信号が前記通常動作モードを指定するときに能動化されかつ前記動作モード指示信号が前記テスト動作モード指示信号が前記テストモードを指定するときには、出力ハイインピーダンス状態に設定され、
前記第２の出力バッファ回路は、前記動作モード指示信号が前記通常動作モードを指定するときには、出力ハイインピーダンス状態に設定され、前記テストモードを指定するときには能動化される、請求項２２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、１つのパッケージ内に複数の半導体チップが積層して配置されるシステムインパッケージ（ＳＩＰ）に関する。より特定的には、この発明は、ＳＩＰに実装される半導体チップに形成される信号出力部の構成に関する。
【０００２】
【従来の技術】
データ／信号を処理するシステムの小型化、高速および低消費電力化のために、１つの半導体チップに所定の処理を行なうロジックと、このロジックに必要なデータを格納するメモリとを集積化するシステムＬＳＩが用いられている。システムＬＳＩにおいては、ロジックとメモリとがチップ上配線により相互接続されるため、信号線の負荷が小さく、高速で信号を転送することができる。また、ロジックとメモリとの間においては、ピン端子が存在しないため、ピン端子のピッチの制約を受けることなく、内部配線のピッチ条件で、ロジックとメモリとを相互接続することができ、データビット数を増大させることができ、高速のデータ転送が実現される。
【０００３】
このシステムＬＳＩにおいては、ロジック、メモリおよびアナログ回路等を、同一半導体チップ上に形成するため、これらのロジック、メモリおよびアナログ回路を同一製造工程でできるだけ作製することが要求される。ロジックにおいては、その構成要素であるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）は、スケーリング則に従って微細化を行なうことができ、また電源電圧も低下させることができる。
【０００４】
一方、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、データの記憶はメモリセルのキャパシタを利用して行なわれており、通常、このメモリセルキャパシタとしては、半導体基板表面上にストレージノードおよびセルプレート電極が形成されるスタック構造のキャパシタが用いられる。したがって、このメモリセルキャパシタは、半導体基板表面上に形成されるために、ロジックとＤＲＡＭにおいて段差が生じる。このような段差を低減するため、スタック構造のキャパシタの高さを低くし、メモリセルキャパシタの容量値を低減するなどの処置が行なわれる。
【０００５】
また、ＤＲＡＭセルにおいては、メモリセルキャパシタに、十分な量の電荷を蓄積するために、ロジックに比べて比較的高い電圧を使用する必要があり、このＤＲＡＭセルのアクセス用のトランジスタのゲート絶縁膜は、ロジックのＭＯＳトランジスタのゲート絶縁膜に比べて厚くされる。このため、ＤＲＡＭセルの製造工程におけるさまざまな熱処理工程が、ロジックのＭＯＳトランジスタに悪影響を及ぼさないように、熱処理工程においていわゆる「サーマルバジェット」を小さくし、ＤＲＡＭ単体の製造工程に比べて、その熱処理時間が短くされる。
【０００６】
したがって、このようなシステムＬＳＩにおいて、ロジックとＤＲＡＭとを同一半導体チップに集積化する場合、ＤＲＡＭの性能を幾分か犠牲にされる。
【０００７】
また、アナログ回路および不揮発性半導体記憶装置などにおいても、その電源電圧は、アナログ信号の正確な処理および転送とデータの書込／消去などのために、ロジックよりも高くする必要がある。
【０００８】
したがって、１つの半導体チップにおいて、アナログ回路およびＤＲＡＭなどのメモリは、ロジック回路ほど微細化を進めることができず、システムＬＳＩのチップサイズを低減することができなくなる。システムＬＳＩにおいては、スケーリング則に沿って素子の微細化を行なうことができない回路部分が存在する場合、チップサイズを低減することができず、小型化の障害となる。
【０００９】
また、高速動作のための高周波回路および超高速インターフェイス回路などにおいては、インダクタンス、容量およびフィルタなど、半導体チップ上に搭載するには困難なものが必要不可欠となる。したがって、このような超高速動作環境においては、同一半導体チップ上に、システムに不可欠なそれぞれの機能を全て搭載することが困難になる。
【００１０】
上述のようなシステムＬＳＩの問題から、システムを構成する機能それぞれを半導体チップに個別に形成し、複数のチップを、３次元的に実装するシステムインパッケージ（ＳＩＰ）が利用され始めている。このＳＩＰにおいては、各機能それぞれは、半導体チップに個別に形成するため、各機能ごとに、その機能を構成する回路ブロックを最適設計することができ、また、混載プロセスを用いる必要がないため、製造工程も最適化することができる。
【００１１】
また、各機能を、個別に形成することにより、用途に応じて最適な機能の半導体チップを選択して３次元実装してシステムを構成することができ、用途に応じたシステムを短期間で製造することができ、また各機能ごとにそれぞれ別々に形成されるため、システム内の各機能を最適化することができる。
【００１２】
図５６は、ＳＩＰの断面構造を概略的に示す図である。図５６において、パッケージＰＫ内に、半導体チップＣＨ１およびＣＨ２が積層して配置される。半導体チップＣＨ１およびＣＨ２にはそれぞれ所定の機能を実現する半導体回路が形成される。半導体チップＣＨ１およびＣＨ２の周辺には、パッドＰＤ１およびＰＤ２がそれぞれ形成される。図５６においては、半導体チップＣＨ２のパッドＰＤ２が、半導体チップＣＨ１のパッドＰＤ１に接続され、このパッドＰＤ１がまたボンディングワイヤにより外部端子に接続される状態を一例として示す。パッドＰＤ１を中間パッドとして利用することにより、ワイアリングの高さを低くする。パッドＰＤ１に接続されるワイアリングは図示しないリードに接続される。
【００１３】
このパッケージＰＫ裏面には、リードに接続されるバンプ球ＢＰが形成され、ボード実装時の外部接続端子としてバンプ球ＢＰが用いられる。
【００１４】
図５７は、図５６に示すＳＩＰの半導体チップの平面配置を概略的に示す図である。図５７において、半導体チップＣＨ１周辺に、パッドＰＤ１が配置される。これらのパッドＰＤ１の所定パッドが、ボンディングワイヤＷＩＲ１を介して接続端子（バンプ球）に接続される。半導体チップＣＨ２は、その両長辺側にパッドＰＤ２が配置される。半導体チップＣＨ２の所定のパッドＰＤ２が半導体チップＣＨ１のパッドにボンディングワイヤＷＩＲ２を介して接続され、またパッドＰＤ２の別の所定のパッドが、ボンディングワイヤＷＩＲ３を介して外部端子に接続される。
【００１５】
これらの図５６および図５７に示すＳＩＰの構成においては、半導体チップＣＨ１およびＣＨ２の間で信号／データの送受をボンディングワイヤを介して行なうことができ、またこれらの半導体チップＣＨ１およびＣＨ２は、外部装置と信号／データの送受を行なうこともできる。
【００１６】
また、半導体チップＣＨ１およびＣＨ２が、パッケージ内でのワイヤＷＩＲ２により相互接続されて、これらのチップ間で信号／データの送受が行なわれており、これらのチップ間配線長を短くすることができ、高速で信号／データの転送を行なうことができる。
【００１７】
図５８は、ＳＩＰの他の断面構造を概略的に示す図である。図５８に示すＳＩＰにおいては、半導体チップＣＨ４が、フェースダウン態様で、半導体チップＣＨ３上に搭載される。この半導体チップＣＨ４は、パッド領域に形成されたマイクロバンプＭＢＰを介して半導体チップＣＨ３に接続される。
【００１８】
半導体チップＣＨ３は、その周辺領域にパッドＰＤ３が配置され、パッドＰＤ３に対して形成されるボンディングワイヤＷＩＲ４により、リードを介して外部端子（バンプ球）に電気的に接続される。
【００１９】
このパッケージＰＫＡにおいても、外部装置と接続するためのバンプ球ＢＰが、パッケージＰＫＡの下面に形成される。
【００２０】
この図５８に示すＳＩＰにおいては、マイクロバンプＭＢＰを介して半導体チップＣＨ３の内部ノードに半導体チップＣＨ４が接続される。マイクロバンプＭＢＰは、そのパッド容量はオンチップ配線と同程度であり、半導体チップＣＨ３およびＣＨ４間で高速で信号／データの転送を行なうことができる。特に、半導体チップＣＨ４がフェースダウン態様で半導体チップＣＨ３上に搭載され、マイクロバンプＭＢＰを介して相互接続されるため、この半導体チップＣＨ３およびＣＨ４の間の配線距離を短くすることができ、また、これらのチップ間の配線長を等しくすることができ、高速で信号／データの転送を行なうことができる。
【００２１】
なお、マイクロバンプＭＢＰを用いて半導体チップＣＨ３およびＣＨ４を直接接続する場合、半導体チップＣＨ３およびＣＨ４のパッド領域の再配置が、通常、設計段階において行なわれる。既存の半導体チップを利用する場合、半導体チップＣＨ３およびＣＨ４の間に、インターポーザと呼ばれる中間層を配置し、このインターポーザにおいて、配線経路を変更する再配線が行なわれる。
【００２２】
図５９は、図５８に示すＳＩＰの平面チップレイアウトを概略的に示す図である。図５８において、半導体チップＣＨ３上に、裏面を上に向けるフェースダウン態様で半導体チップＣＨ４が配置される。この半導体チップＣＨ４に形成されたパッドＰＤ４が、半導体チップＣＨ３に形成されたパッド領域に、図５８に示すマイクロバンプＭＢＰを介して直接接続される。半導体チップＣＨ３の周辺に形成されるパッドＰＤ３は、ボンディングワイヤＷＩＲ４および図示しないリードを介して外部端子（バンプ球）に電気的に接続される。
【００２３】
したがって、この半導体チップＣＨ３およびＣＨ４の相互接続が、マイクロバンプを介して行なわれるため、半導体チップＣＨ３およびＣＨ４の配線高さを均一にすることができ、かつその配線長も最短にでき、高速で信号／データの転送を行なうことができる。チップ間接続が、マイクロバンプを用いて行なわれるため、チップ間の接続のためのワイヤは配設されず、ワイヤは全て外部接続のために形成される。
【００２４】
図５９に示すように、半導体チップＣＨ４は、半導体チップＣＨ３にパッドＰＤ４を介して電気的に接続される。半導体チップＣＨ３の周辺に配置されるパッドＰＤ３は、外部装置と信号／データの送受を行なう。したがって、この半導体チップＣＨ４は、外部装置と直接信号／データの転送は行なわない。
【００２５】
図６０は、図５８および図５９に示すシステムインパッケージが実現するシステムの構成を概略的に示す図である。図６０に示すシステムにおいて、システムロジックＬＳＩ　ＬＧ１とメモリＬＳＩ　ＭＬが設けられる。システムロジックＬＳＩ　ＬＧ１は、メモリＬＳＩ　ＭＬと内部配線ＩＬを介して相互接続され、個の内部配線ＩＬを介して制御信号およびデータを転送する。
【００２６】
このシステムロジックＬＳＩ　ＬＧ１は、外部配線ＯＬを介して制御信号およびデータを外部装置との間で転送する。メモリＬＳＩ　ＭＬは、内部配線ＩＬを介してシステムロジックＬＳＩ　ＬＧ１と制御信号およびデータを転送することができるだけである。この図２７に示すシステムＬＳＩ　ＳＹＳ１は、メモリ混載ロジックであり、従来、システムＬＳＩの代表例として広く用いられている。
【００２７】
この図６０に示すシステムＳＹＳ１においては、データは、システムロジックＬＳＩ　ＬＧ１とＩＯ分離態様で書込みデータと読出データとが別々のバスを介して転送されている。しかしながら、このシステムロジックＬＳＩとメモリＬＳＩの間では、データが共通ＩＯデータバスを介して双方向に転送されてもよい。
【００２８】
図６１は、図５８および図５９に示すＳＩＰの他の構成を機能的に示す図である。図５９に示すシステムＳＹＳ２においては、システムロジックＬＳＩ　ＧＬ２とアナログＬＳＩ　ＡＬが内部配線ＩＮＬを介して相互接続される。このシステムロジックＬＳＩ　ＬＧ２は、外部配線ＯＵＬを介して外部装置と制御信号およびデータの転送を行なう。
【００２９】
アナログＬＳＩ　ＡＬは、デジタル／アナログ変換器およびアナログ／デジタル変換器を含み、アナログ信号を処理する。このアナログＬＳＩ　ＡＬにおいては、アナログ信号の演算処理が行なわれ、たとえば、神経回路網におけるニュウロンの発火条件を示す信号に対するシグモイド関数演算を行なう。
【００３０】
このアナログＬＳＩ　ＡＬは、また、図５６および図５７示すＳＩＰ構成を有し、アナログＬＳＩ　ＡＬが外部装置と信号の送受を行なう構成が用いられてもよい。例えば、アナログＬＳＩ　ＡＬにおいては、外部からのアナログ画像信号をデジタル信号に変換してシステムロジックＬＳＩ　ＬＧ２に転送する。この場合においても、システムロジックＬＳＩとアナログＬＳＩの間の信号／データの転送は、内部配線ＩＮＬを介して実行される。
【００３１】
上述のＳＩＰについての一般的な解説が、非特許文献１（日経エレクトロニクス、２００２年、２月１１日号、ｐｐ．１１８から１２３）において記載されている。
【００３２】
また、後に説明する外部負荷の変化によるインピーダンス不整合の問題を解決することを意図して、出力バッファ回路を切替えてインピーダンス整合を取る構成が、特許文献１（特開平７−２７３６３２号）に開示されている。
【００３３】
【特許文献１】
特開平７−２７３６３２号公報
【００３４】
【非特許文献１】
日経エレクトロニクス，２００２年２月１１日号，ｐｐ．１１８から１２３
【００３５】
【発明が解決しようとする課題】
このようなＳＩＰにおいては、半導体チップ個々に、予め定められた機能を実現する回路が形成される。したがって、半導体チップ個々にインターフェイス回路（信号／データ入出力回路）が最適設定される。
【００３６】
図６２は、半導体チップＣＨＡの１つの信号出力部を示す図である。図６２において、半導体チップＣＨＡに配置されるパッドＰＤａが、出力バッファＯＢＦにより駆動される。このパッドＰＤａは、パッケージ実装時においては、ワイヤまたはマイクロバンプである内部配線ＩＬａを介して別の半導体チップに接続される。この内部配線ＩＬａには、配線容量およびパッドの容量を含む寄生容量Ｃａが存在する。
【００３７】
出力バッファＯＢＦは、この寄生容量Ｃａを含む出力負荷を高速で駆動するように、その駆動能力および出力インピーダンスが最適設計される。前述のごとく、内部配線ＩＬａがマイクロバンプなどの内部配線で形成され、内部配線ＩＬａの寄生容量Ｃａおよび寄生抵抗は、十分小さいため、出力バッファＯＢＦもその出力駆動力は小さくされる。出力バッファＯＢＦの出力駆動力が大きい場合、リンギングが発生し、また出力バッファＯＢＦと内部配線ＩＬａのインピーダンス不整合による反射波が発生するためである。
【００３８】
ＳＩＰにおいては、ウェハレベルで半導体チップのテストを行ない、ＫＧＤ（ＫＮＯＷＮ・ＧＯＯＤ・ＤＩＥ）を抽出し、良品チップ（ＫＧＤ）のみを用いることができる。これにより、同一半導体チップ上に複数の機能ブロックが同時に形成される混載装置に比べて、歩留まりを改善することができる。
【００３９】
半導体チップのウェハレベルでのテストの場合、図６３に示すように、半導体チップＣＨＡのパッドＰＤａには、テストプローブＴＰＲが接触される。このテストプローブＴＰＲを介して外部テスタにより、各種信号／データの送受が行なわれ、この半導体チップＣＨＡに形成された半導体回路装置の良／不良が判定される。
【００４０】
図６３に示すように、パッドＰＤａに、テストプローブＴＰＲを接触する場合、このテストプローブＴＰＲの負荷Ｃｐは、図６２に示す内部配線ＩＬａの寄生容量Ｃａに比べて極めて大きい。これは、テストプローブＴＰＲは、外部配線の配線幅を有し、また、このテストプローブＴＰＲが、外部のテスタに接続されるため、テストプローブＴＰＲと外部テスタとの間に接続される信号線の配線長も大きく、また外部テスタの入力回路の入力容量も、システム実装時の外部装置の入力回路のそれと同程度であるためである。
【００４１】
したがって、内部配線ＩＬａに接続する負荷（寄生容量Ｃａ）を駆動するように最適設計された出力バッファＯＢＦが、このような大きな負荷を有するテストプローブＴＰＲを介して外部テスタに信号を送出する場合、出力バッファＯＢＦの駆動力は小さいため、高速でテストプローブＴＰＲを駆動することができず、正確な信号波形をテスタに伝達することができなくなる。また、この出力バッファＯＢＦは、高速でテストプローブＴＰＲを介して信号を転送することができない。このため、このようなＳＩＰ用の半導体チップＣＨＡのテストをウェハレベルで行なう場合、正確なテストを行なうことができなくなるという問題が生じる。
【００４２】
前述の特許文献１においては、外部負荷に応じて内部の出力バッファ回路を切替えて、テスト動作モードおよび通常動作モード時に正確に動作させることを図る。しかしながら、この特許文献１の構成においては、内部に外部負荷検出回路をも受け、この外部負荷検出回路の出力信号に従って出力バッファを切替えている。この出力バッファの切替えには、トランスミッションゲートが用いられている。このため、出力パッドが、トランスミッションゲートを介して出力バッファにより駆動され、出力駆動力が、このトランスミッションゲートにより制限されるという問題が生じる。
【００４３】
また、外部負荷検出回路を装置内部に配置しており、出力回路全体のレイアウト面積が増大するという問題が生じる。また、複数の出力バッファを並列にも受け、外部負荷に応じたこれらの出力バッファの活性／非活性の制御は行なわれておらず、複数の出力バッファが並行して動作し、消費電流が増大するという問題が生じる。
【００４４】
それゆえ、この発明の目的は、ウェハレベルで正確にテストを行なうことのできるＳＩＰに適した半導体装置を提供することである。
【００４５】
この発明の他の目的は、ＳＩＰ実装時の動作に悪影響を及ぼすことなく正確にウェハレベルでテストを行なうことのできるＳＩＰに適した半導体装置を提供することである。
【００４６】
この発明のさらに他の目的は、チップ面積の増大を抑制してＳＩＰ実装時の動作およびテスト動作に影響を及ぼすことのないＳＩＰに適した半導体装置を提供することである。
【００４７】
【課題を解決するための手段】
この発明の第１観点に係る半導体装置は、出力パッドに結合され、能動化時内部信号に従って第１の駆動力でこの出力パッドを駆動する第１の出力バッファと、この出力パッドに結合され、能動化時内部信号に従って第１の駆動力よりも大きな第２の駆動力で出力パッドを駆動する第２の出力バッファを含む。第１の出力バッファは、通常動作モード時に能動化されかつテスト動作モード時においては出力ハイインピーダンス状態に設定される。第２の出力バッファは、テスト動作モード時に能動化されかつ通常動作モード時においては出力ハイインピーダンス状態に設定される。
【００４８】
この発明の第２の観点に係る半導体装置は、出力パッドに結合され通常動作モード時に能動化されかつテスト動作モード時に出力ハイインピーダンス状態に設定され、能動化時、内部信号に従って第１の駆動力で出力パッドを駆動する第１の出力バッファと、この出力パッドに結合され、テスト動作モード時に能動化され、かつ通常動作モード時に出力ハイインピーダンス状態に設定され、能動化時、内部信号に従って第１の駆動力よりも大きな第２の駆動力で出力パッドを駆動する第２の出力バッファとを含む。この第２の出力バッファは、出力パッドに結合され、能動化時、内部信号に従って相補的に導通し、出力パッドを導通時駆動する第１および第２の絶縁ゲート型電界効果トランジスタを含む。
【００４９】
この発明の第２の観点に係る半導体装置は、さらに、動作モード指示信号に従って選択的に活性化され、活性化時、第１および第２の絶縁ゲート型電界効果トランジスタの少なくとも一方のバックゲートへ与えられるバイアス電圧を生成するバックゲート電圧発生回路を含む。このバックゲート電圧発生回路は、活性化時、ポンプクロック信号を発生するクロック発生回路と、このポンプクロック信号に従ってキャパシタのチャージポンプ動作によりバイアス電圧を生成するポンプ回路と、このポンプ回路の出力電圧のレベルを検出し、該検出結果に従ってクロック発生回路のポンプクロック発生動作を選択的に活性化する検出回路とを含む。
【００５０】
この発明の第３の観点に係る半導体装置は、出力パッドに結合され、内部信号に従って出力パッドを駆動する出力トランジスタを含む出力バッファと、動作モードに応じて出力トランジスタのバックゲートの電圧を変更するバックゲート電圧設定回路とを含む。このバックゲート電圧設定回路は、動作モードがテストモードのときには、出力トランジスタの駆動力を通常動作モード時よりも大きくするようにバックゲート電圧の電圧レベルを設定する。
【００５１】
この発明の第４の観点に係る半導体装置は、能動化時、内部信号に従ってパッドを駆動する第１の出力バッファ回路と、能動化時、この内部信号に従ってパッドを駆動する第２の出力バッファ回路とを備える。第２の出力バッファ回路は、内部信号にしたがってパッドを第１の電圧レベルに駆動する出力トランジスタを含む。この出力トランジスタは、パッドに結合される第１の不純物領域と、第１の電圧を受ける第２の不純物領域と、バックゲートとを含む。
【００５２】
この発明の第４の観点に係る半導体装置は、さらに、動作モードに応じて、出力トランジスタのバックゲート電圧を設定する電圧設定回路を含む。この電圧設定回路は、動作モードが通常動作モードのときには、出力トランジスタのバックゲートと第１および第２の不純物領域との間を順方向にバイアスする電圧をバックゲートに印加しかつ通常動作モード時においては第１の電圧レベルの電圧をバックゲートに印加する。
【００５３】
出力パッドに対し、通常動作モード時に動作する第１の出力バッファとテスト動作モード時に動作する駆動力の大きな第２の出力バッファを設ける。テスト動作モード時において、出力パッドに負荷の大きなテストプローブが接触される場合においても、第２の出力バッファは、駆動力が大きいため、正確な信号波形の信号を内部信号に従って生成して、高速でテストプローブを駆動することができ、正確に半導体装置のテストを行なうことができる。
【００５４】
通常動作モード時においては、この出力パッドが、別の半導体チップの入力ノードに結合される。この通常動作モード時においては、出力パッドの通常動作時の負荷に応じた駆動力を有する第１の出力バッファを能動化して、内部信号に従って出力パッドを駆動する。これにより、通常動作モード時には、この出力パッドの負荷に応じた最適な駆動力で内部信号に従って出力パッドを駆動することができ、高速でチップ間で信号／データを転送することができる。通常動作モード時においては、第２の出力バッファは、出力ハイインピーダンス状態に設定されるため、この通常動作時のチップ間信号転送に対しては悪影響を及ぼさない。
【００５５】
また、テスト時に動作するテスト用出力バッファのトランジスタのバックゲート電圧を調整することにより、テスト用出力トランジスタのサイズを小さくして、容易にテスト時にそのテスト出力トランジスタの駆動力を大きくすることができる。また、通常動作モード時においては、このテスト用出力トランジスタが小サイズであり、出力パッドに対する負荷を低減することができ、通常動作時においては出力パッドを内部信号に応じて高速で駆動することができる。
【００５６】
また、このバックゲートバイアス電圧をチャージポンプ回路を用いて生成し、かつこのバックゲートバイアス電圧のレベルを検出してポンプ動作を制御することにより、所望の電圧レベルのバックゲート電圧を正確に内部で生成することができ、必要な動作特性を有するテスト用出力バッファを容易に実現することができる。
【００５７】
また、出力バッファを、テスト時と通常動作時において共通とし、そのバックゲート電圧を動作モード時に応じて調整することにより、出力負荷および出力負荷駆動力を通常動作モード時に小さくすることができ、またテスト動作モード時においては駆動力を大きくしてテスト結果をテスタに転送することができる。
【００５８】
また、テスト専用に出力バッファを配置する必要がなく、出力回路の占有面積を低減することができる。
【００５９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体構成を概略的に示す図である。図１において、半導体装置は、半導体チップ１上に形成される。この半導体装置は、モード指示信号発生部２からのモード指示信号ＭＯＤに従って出力駆動力が変更され、設定された出力駆動力に従って内部回路４からの内部信号をバッファ処理して出力パッド群５に伝達する出力回路３を含む。
【００６０】
モード指示信号ＭＯＤは、この半導体装置のテスト動作モードと、半導体チップ１がＳＩＰにアセンブリ（実装）されて、チップ間信号転送を行なう通常動作モードのいずれかを設定する。
【００６１】
出力回路３は、このモード指示信号ＭＯＤがテスト動作モードを指定するときには、その出力駆動能力が大きくされ、一方、モード指示信号ＭＯＤが通常動作モードを指定するときには、出力回路３の駆動力は、パッド群５のパッドに接続する内部配線負荷を駆動するのに十分な駆動力に設定される。
【００６２】
したがって、この出力回路３において、モード指示信号ＭＯＤに従って出力駆動能力を変更することにより、この半導体チップ１がＳＩＰに実装された場合においても正確にチップ間信号／データ転送を行なうことができ、また半導体チップ１のウェハレベルでのテスト時においては、出力回路３の駆動力が大きくされるため、出力パッド群５に接続されるテストプローブを大きな出力駆動力で駆動して、正確な波形の信号をテスタへ伝達することができ、正確なテストを行なうことができる。
【００６３】
図２は、図１に示す出力回路３および出力パッド群５の構成を概略的に示す図である。図１において、出力パッド群５が、出力パッドＯＰＤ０−ＯＰＤｎを含む。
【００６４】
出力回路３は、これらの出力パッドＯＰＤ０−ＯＰＤｎそれぞれに対応して配置される出力バッファ回路ＯＫＴ０−ＯＫＴｎを含む。これらの出力バッファ回路ＯＫＴ０−ＯＫＴｎは、モード指示信号ＭＯＤに従ってその駆動力が設定され、それぞれ図１に示す内部回路４からの内部信号ＲＤ０−ＲＤｎをバッファ処理して対応の出力パッドＯＰＤ０−ＯＰＤｎを駆動する。
【００６５】
これらの出力バッファ回路ＯＫＴ０−ＯＫＴｎは、同一構成を有するため、図２においては、出力バッファ回路ＯＫＴ０の構成を代表的に示す。出力バッファ回路ＯＫＴ０は、モード指示信号ＭＯＤが通常動作モードを指定するときに能動化され、能動化時、内部信号ＲＤ０をバッファ処理して出力パッドＯＰＤ０に伝達する第１の出力バッファ８と、モード指示信号ＭＯＤがテスト動作モードを指定するとき能動化され、能動化時、内部信号ＲＤ０に従って出力パッドＯＰＤ０を駆動する第２の出力バッファ１０を含む。これらの出力バッファ８および１０は、非活性化時出力ハイインピーダンス状態に設定される。
【００６６】
第１の出力バッファ８の出力駆動能力は、第２の出力バッファ１０の出力駆動能力よりも小さくされる。すなわち、第１の出力バッファ８は、出力パッドＯＰＤ０に接続する内部配線負荷に対して最適設定される。一方、第２の出力バッファ１０は、第１の出力バッファ８よりも十分大きな出力駆動能力を有し、この出力パッドＯＰＤ０にテストプローブが接続された場合においても、そのテストプローブに付随する負荷を高速で駆動する。この第２の出力バッファ１０は、その出力駆動能力が、テストプローブに付随する負荷に対して最適設計されても良い。
【００６７】
この図２に示すように、出力パッドＯＰＤ０−ＯＰＤｎそれぞれに対して、通常動作モード用の第１の出力バッファ８とテスト動作モード用の第２の出力バッファ１０の対を配置することにより、各動作モードに応じて最適な駆動能力で、対応の出力パッドＯＰＤ０−ＯＰＤｎを内部信号ＲＤ０−ＲＤｎに従って駆動することができ、通常動作モードの動作に悪影響を及ぼすことなく、ウェハレベルで、正確なテストを行なうことができる。
【００６８】
図３は、図２に示す第１の出力バッファ８の構成の一例を示す図である。この第１の出力バッファ８は、出力バッファ回路ＯＫＴ０−ＯＫＴｎそれぞれにおいて用いられるため、出力パッドＯＰＤおよび内部読出信号ＲＤを総称的に示す。
【００６９】
図３において、第１の出力バッファ８は、モード指示信号ＭＯＤを受けるインバータ１１と、インバータ１１の出力信号と内部信号ＲＤを受けるＮＡＮＤ回路１２と、モード指示信号ＭＯＤと内部信号ＲＤを受けるＮＯＲ回路１３と、ＮＡＮＤ回路１２の出力信号に従って、出力ノード１６を電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１４と、ＮＯＲ回路１３の出力信号に従って出力ノード１６を接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ１５を含む。出力ノード１６が、出力パッドＯＰＤに接続される。
【００７０】
ＭＯＳトランジスタ１４および１５のサイズ（チャネル長Ｌとチャネル幅Ｗの比、Ｗ／Ｌ）は、出力パッドＯＰＤに通常動作モード時付随する負荷に対して最適設計される。
【００７１】
この図３に示す第１の出力バッファ８において、モード指示信号ＭＯＤがＨレベルであり、テスト動作モードを指定するときには、インバータ１１の出力信号がＬレベルとなり、ＮＡＮＤ回路１２の出力信号がＨレベルとなる。一方、ＮＯＲ回路１３の出力信号はＬレベルとなる。したがって、テスト動作モード時においては、ＭＯＳトランジスタ１４および１５はともに非導通状態となり、この第１の出力バッファ８は、出力ハイインピーダンス状態に設定される。
【００７２】
一方、通常動作モード時においては、モード指示信号ＭＯＤがＬレベルに設定され、インバータ１１の出力信号がＨレベルとなる。この状態においては、ＮＡＮＤ回路１２およびＮＯＲ回路１３がともにインバータとして動作し、ＭＯＳトランジスタ１４および１５が、内部信号ＲＤに従って選択的に導通状態に設定される。
【００７３】
したがって、この第１の出力バッファ８は、テスト動作モード時においては、出力ハイインピーダンス状態に設定されており、出力パッドＯＰＤに対する第２の出力バッファ１０の駆動動作に対しては何ら悪影響は及ぼさない。また、通常動作モード時においては、以下に詳細に説明するように、第２の出力バッファ１０が出力ハイインピーダンス状態に設定されるため、この第１の出力バッファ８は、内部信号ＲＤに従って最適な駆動能力で、出力パッドＯＰＤを駆動することができる。これにより、パッケージ実装後、通常動作モード時、最適な出力駆動力で出力パッドＯＰＤを駆動することができ、必要以上に大きな駆動能力をこの第１の出力バッファ８に持たせる必要がなく、消費電流を低減することができる。
【００７４】
また、出力パッドＯＰＤが、最適な駆動力で駆動されるため、オーバドライブされることがなく、リンギングの発生を抑制することができ、高速で正確に信号／データを転送することができる。
【００７５】
図４は、図２に示す第２の出力バッファ１０の構成の一例を示す図である。図４においても、この第２の出力バッファ１０は、出力バッファ回路ＯＫＴ０−ＯＫＴｎそれぞれにおいて用いられるため、出力パッドＯＰＤおよび内部読出信号ＲＤを総称的に示す。
【００７６】
図４において、第２の出力バッファ１０は、モード指示信号ＭＯＤを受けるインバータ２１と、モード指示信号ＭＯＤと内部信号ＲＤを受けるＮＡＮＤ回路２２と、インバータ２１の出力信号と内部信号ＲＤを受けるＮＯＲ回路２３と、ＮＡＮＤ回路２２の出力信号に従って選択的に導通し、導通時、出力ノード２６を電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタ２４と、ＮＯＲ回路２３の出力信号に従って選択的に導通し、導通時、出力ノード２６を接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ２５を含む。
【００７７】
これらのＭＯＳトランジスタ２４および２５のサイズ（チャネル幅Ｗとチャネル長Ｌの比、Ｗ／Ｌ）は、十分大きくされ、出力パッドＯＰＤにテストプローブが接触された場合の大きな負荷を高速で駆動する。
【００７８】
この図４に示す第２の出力バッファ１０において、モード指示信号ＭＯＤがＨレベルであり、テスト動作モードを指定するときには、インバータ２１の出力信号がＬレベルであり、応じてＮＡＮＤ回路２２およびＮＯＲ回路２３がともにインバータとして動作する。したがって、これらのＭＯＳトランジスタ２４および２５は、内部信号ＲＤに従って選択的に導通状態に設定される。たとえば、内部信号ＲＤがＨレベルのときには、ＮＡＮＤ回路２２の出力信号がＬレベルとなり、一方、ＮＯＲ回路２３の出力信号がＬレベルとなり、ＭＯＳトランジスタ２４が導通し出力ノード２６を電源電圧レベルに駆動する。
【００７９】
一方、モード指示信号ＭＯＤがＬレベルであり、通常動作モードを指定するときには、ＮＡＮＤ回路２２の出力信号がＨレベル、ＮＯＲ回路２３の出力信号がＬレベルとなり、ＭＯＳトランジスタ２４および２５はともに非導通状態となり、この第２の出力バッファ１０が出力ハイインピーダンス状態に設定される。したがって、通常動作モード時においては、図３に示す第１の出力バッファ８の出力信号に対し何ら第２の出力バッファ１０は、悪影響を及ぼさない。
【００８０】
また、この第２の出力バッファ１０のＭＯＳトランジスタ２４および２５のドレイン接合容量が、第１の出力バッファ８の出力負荷として内部配線負荷に追加されるだけであり、このような第２の出力バッファ１０の寄生容量（基板／不純物領域間のドレイン接合容量）を考慮して、第１の出力バッファ８の電流駆動力を調整することにより、通常動作モード時に第２の出力バッファ１０が及ぼす影響を抑制することができる。
【００８１】
また、通常動作モード時およびテスト動作モード時において共通の出力パッドを用いて信号／データの転送を行なうことができ、チップ間接続用のパッドとテスト動作モード専用のパッドを別々に設ける必要がなく、パッドのレイアウト面積を低減することができる。第２の出力バッファ回路が追加されるものの、その占有面積はテスト専用のパッドを配置する場合に比べて十分に小さくすることができる（パッドは、テストプローブのピッチに応じてそのピッチを小さくすることができず、パッドの合計占有面積は、トランジスタの合計占有面積よりも大きくなる）。
【００８２】
以上のように、この発明の実施の形態１に従えば、通常動作モードおよびテスト動作モード時において共通のパッドを介して信号の転送を行なっており、チップサイズを低減することができる。また、共通の出力パッドに対し駆動能力の異なる出力バッファを並列に配置し、動作モードに応じて択一的にこれらの出力バッファを能動化しており、動作モードに応じて最適な駆動能力で出力パッドを駆動することができ、正確な信号転送を各動作モード時において行なうことができる。
【００８３】
また、パッケージ実装後の通常動作モード時においては、駆動能力の小さな出力バッファを動作させるだけであり、駆動能力の小さな出力バッファを、その通常動作モード時の出力負荷に応じて最適化することにより、信号出力時の消費電流を低減することができる。
【００８４】
［実施の形態２］
図５は、この発明の実施の形態２に従う第２の出力バッファの構成を概略的に示す図である。図５において、第２の出力バッファ１０は、ＮＡＮＤ回路２２の出力信号に応答して出力ノード２６を電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタ２７と、ＮＯＲ回路３３の出力信号に応答して出力ノード２６を接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ２８を含む。
【００８５】
これらのＭＯＳトランジスタ２７および２８のバックゲート領域は、他の回路の基板領域（ウェル領域）から分離される。このＭＯＳトランジスタ２７のバックゲートへは、バイアス電圧ＶＮＷが与えられ、ＭＯＳトランジスタ２８のバックゲートには、バイアス電圧ＶＰＷが与えられる。図５に示す第２の出力バッファ１０の他の構成は、図４に示す出力バッファの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８６】
ここで、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）２７は、バックゲートがＮウェル領域で構成され、ＮチャネルＭＯＳトランジスタ２８は、バックゲートがＰウェル領域で構成される。バイアス電圧ＶＮＷがＮウェル領域に印加され、バイアス電圧ＶＰＷが、Ｐウェル領域に印加される。
【００８７】
図６は、図５に示すバイアス電圧ＶＮＷおよびＶＰＷの各動作モードにおける電圧レベルを示す図である。
【００８８】
ウェハレベルでのテスト（ＷＴテスト）を行なうテスト動作モード時においては、モード指示信号ＭＯＤに従って、バイアス電圧ＶＮＷおよびＶＰＷがそれぞれ、電源電圧ＶＤＤおよび接地電圧ＧＮＤレベルに設定される。ＭＯＳトランジスタ２７および２８は、したがって、このテスト動作モード時においては、バックゲートおよびソースが同一電圧レベルに設定され、基板バイアス効果をなくし、しきい値電圧の絶対値を小さくする。この場合、たとえば電源電圧ＶＤＤは１．５Ｖであり、接地電圧ＧＮＤはたとえば０Ｖである。
【００８９】
テスト動作モード時においては、ＭＯＳトランジスタ２７および２８は、しきい値電圧の絶対値が小さく、内部信号ＲＤに従って、出力パッドＯＰＤに接触されるテストプローブを高速で駆動する。
【００９０】
一方、パッケージ実装時（ＳＩＰアセンブリ時）においては、バイアス電圧ＶＮＷが、モード指示信号ＭＯＤに従って、電源電圧ＶＤＤよりも高い高電圧Ｖｐｐレベルに設定され、一方、バイアス電圧ＶＰＷが、接地電圧ＧＮＤよりも低い負電圧Ｖｂｂレベルに設定される。電源電圧ＶＤＤがたとえば１．５Ｖの場合には、高電圧Ｖｐｐは２．５Ｖであり、負電圧Ｖｂｂが−１．０Ｖである。
【００９１】
このバイアス電圧ＶＮＷおよびＶＰＷとして高電圧Ｖｐｐおよび負電圧Ｖｂｂが与えられたときには、ＭＯＳトランジスタ２７および２８のバックゲートバイアスが深くなり、それぞれのしきい値電圧の絶対値が大きくなる。また、この基板バイアスが深くなるため、接合容量が低減され、出力ノード２６の寄生容量が低減される。これにより、ＳＩＰアセンブリ後のチップ間信号転送を行なう通常動作モード時において、第１の出力バッファ（図３に示す出力バッファ８）が動作する場合、その出力負荷を低減することができる。通常動作モード時において、第１の出力バッファ８の出力駆動負荷が低減され、高速動作を実現することができ、また第１の出力バッファ８の出力電流を低減することができる。
【００９２】
また、このバイアス電圧ＶＮＷおよびＶＰＷは、ＳＩＰアセンブリ後の通常動作モード時に、それらの絶対値をテスト動作モード時よりも大きくすることにより、ＭＯＳトランジスタ２７および２８のしきい値電圧の絶対値が、テスト動作モード時よりも大きくなり、これらのＭＯＳトランジスタ２７および２８のサブスレッショルド電流を低減でき、消費電力をより低減することができる。
【００９３】
図７（Ａ）は、第１および第２の出力バッファの断面構造を概略的に示す図である。第１の出力バッファ８は、Ｐ型半導体基板３４上に形成されるＰ型基板領域３１内に形成される。一方、第２の出力バッファ１０は、Ｐ型半導体基板３０の表面に形成されるＮ型ウェル４１内に形成される。
【００９４】
第１の出力バッファ８は、このＰ型基板領域（ウェル領域）３１上に形成されるＮ型ウェル領域３２に形成されるＰチャネルＭＯＳトランジスタと、Ｐ型半導体基板領域（ウェル領域）３１表面に形成されるＮチャネルＭＯＳトランジスタを含む。ＰチャネルＭＯＳトランジスタは、このＮ型ウェル領域３２表面に間をおいて形成されるＰ型不純物領域３３ａおよび３３ｂと、これらの不純物領域３３ａおよび３３ｂの間の基板領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極３４を含む。
【００９５】
Ｎ型ウェル領域３２は、Ｎ型不純物領域３５により、電源電圧ＶＤＤレベルにバイアスされる。不純物領域３３ａは電源電圧ＶＤＤを供給する電源ノードに結合され、ＰチャネルＭＯＳトランジスタのバックゲートとソースの電圧が等しくされる。
【００９６】
この第１の出力バッファ８のＮチャネルＭＯＳトランジスタは、Ｐ型半導体基板領域（ウェル領域）３１表面に間をおいて形成されるＮ型不純物領域３６ａおよび３６ｂと、これらの不純物領域３６ａおよび３６ｂの間の基板領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極３７を含む。
【００９７】
Ｐ型基板領域３１が、Ｐ型不純物領域３８により、接地電圧レベルにバイアスされる。不純物領域３６ｂが接地ノードに接続され、ＮチャネルＭＯＳトランジスタのソースとバックゲートの電圧が互いに等しくされる。
【００９８】
不純物領域３３ｂおよび３６ａが相互接続され、ゲート電極３４および３７が相互接続される。これらの不純物領域３３ｂおよび３６ａが対応の出力パッドＯＰＤに結合され、ゲート電極３４および３７へ対応の内部信号ＲＤが与えられる。
【００９９】
第２の出力バッファ１０は、Ｎ型ウェル領域４１表面に形成されるＰチャネルＭＯＳトランジスタと、Ｎ型ウェル４１に形成されるＰ型ウェル領域４２に形成されるＮチャネルＭＯＳトランジスタを含む。第２の出力バッファ１０のＰチャネルＭＯＳトランジスタは、Ｎ型ウェル領域４１表面に間をおいて形成されるＰ型不純物領域４３ａおよび４３ｂと、これらの不純物領域４３ａおよび４３ｂの間のウェル領域表面に図示しないゲート絶縁膜を介して形成されるゲート電極４４を含む。
【０１００】
このＮ型ウェル領域４１は、Ｎ型不純物領域４５により、バイアス電圧ＶＮＷにバイアスされる。不純物領域４３ａは、電源ノードに結合される。
【０１０１】
第２の出力バッファ１０のＮチャネルＭＯＳトランジスタは、Ｎ型ウェル領域４２表面に間をおいて形成されるＮ型不純物領域４６ａおよび４６ｂと、これらの不純物領域４６ａおよび４６ｂの間のウェル領域表面に図示しないゲート絶縁膜を介して形成されるゲート電極４７を含む。
【０１０２】
このＰ型ウェル領域４２には、Ｐ型不純物領域４８によりバイアス電圧ＶＰＷが与えられる。不純物領域４６ｂは接地ノードに接続される。
【０１０３】
不純物領域４３ｂおよび４６ａが相互接続されて、対応の出力パッドＯＰＤに結合される。ゲート電極４４および４７が相互接続されて対応の内部信号ＲＤを受ける。
【０１０４】
図７（Ａ）に示すように、第１の出力バッファ８と第２の出力バッファ１０は、別々の基板領域（ウェル領域）に形成している。ウェル領域３２が第１の出力バッファ８のＰチャネルＭＯＳトランジスタのバックゲートを構成し、半導体基板領域３１が第１の出力バッファ８のＮチャネルＭＯＳトランジスタのバックゲートを構成する。
【０１０５】
ウェル領域４１が第２の出力バッファ１０のＰチャネルＭＯＳトランジスタのバックゲートを構成し、ウェル領域４２が第２の出力バッファ１０のＮチャネルＭＯＳトランジスタのバックゲートを構成する。基板領域３１とＮウェル領域４１とは電気的に分離される。したがって、これらのＰ型半導体基板領域３１とＮ型ウェル領域４１を、互いに電気的に分離することにより、第２の出力バッファ１０のＭＯＳトランジスタのバックゲートへ、第１の出力バッファ８のＭＯＳトランジスタのバックゲートと異なる電圧レベルのバイアス電圧を印加することができる。
【０１０６】
Ｐ型半導体基板領域３１は、この領域に、第１の出力バッファ８のＮチャネルＭＯＳトランジスタを形成するため、半導体基板３０とその不純物濃度が異なっているだけであり、Ｐ型半導体基板領域３１は、ウェル領域でなく、エピタキシャル層であってもよい。
【０１０７】
また、通常、半導体基板３０は、裏面から接地電圧レベルに強制的に設定される。
【０１０８】
図７（Ｂ）は、第１および第２の出力バッファの基板領域（バックゲート領域）の平面レイアウトを概略的に示す図である。第１の出力バッファのＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）は、Ｎ型領域５０に形成され、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）は、Ｐ型領域５１に形成される。このＮ型領域５０が、図７（Ａ）に示すウェル領域３２に対応し、Ｐ型領域５１が、図７（Ａ）に示すＰ型半導体基板領域３１に対応する。
【０１０９】
Ｎ型領域５０に、電源電圧ＶＤＤが供給され、Ｐ型領域５１に、接地電圧が供給される。Ｎ型領域５０は、ＰチャネルＭＯＳトランジスタのバックゲート領域として機能し、Ｐ型領域５１は、ＮチャネルＭＯＳトランジスタのバックゲート領域として機能する。したがって、第１の出力バッファにおいては、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタはともにそのソースおよびバックゲートの電圧が等しくされる。
【０１１０】
第２の出力バッファは、ＰチャネルＭＯＳトランジスタがＮ型領域５２に形成され、ＮチャネルＭＯＳトランジスタがＰ型領域５３に形成される。このＮ型領域５２が図７（Ａ）に示すＮ型ウェル領域４１に対応し、Ｐ型領域５３が、Ｐ型ウェル領域４２に対応する。Ｎ型領域５２にバイアス電圧ＶＮＷが供給され、Ｐ型領域５３にバイアス電圧ＶＰＷが供給される。
【０１１１】
これらの半導体領域５０−５３において、出力パッド群の出力パッドそれぞれに対応して設けられる出力バッファのＭＯＳトランジスタが共通に形成される。Ｎ型領域５０およびＰ型領域５１が、通常動作モード時動作する第１の出力バッファ共通のバックゲート領域として用いられ、Ｎ型領域５２およびＰ型領域５３がテスト動作時動作する第２の出力バッファそれぞれに対する共通の基板領域として用いられる。
【０１１２】
したがって、図７（Ａ）において、Ｐ型基板領域３１およびＮ型ウェル領域４１が、それぞれ、複数のＭＯＳトランジスタに共通に設けられ、またＮ型ウェル領域３２およびＰ型ウェル領域４２も、複数のＭＯＳトランジスタに共通に設けられる。出力バッファ間のＭＯＳトランジスタの分離は、たとえばフィールド絶縁膜により行なわれる。
【０１１３】
［バイアス電圧発生部の構成１］
図８は、第２の出力バッファ１０のウェル（バックゲート）バイアスを供給する部分の構成を概略的に示す図である。図８において、ウェルバイアス電圧供給部は、モード指示信号ＭＯＤを、高電圧Ｖｐｐと接地電圧の間で変化する信号に変換するレベル変換回路６０と、レベル変換回路６０の出力信号に従って高電圧Ｖｐｐと電源電圧ＶＤＤの一方を選択して、ＭＯＳトランジスタ２５のバックゲートに対するバイアス電圧ＶＮＷを生成する選択回路６１と、モード指示信号ＭＯＤを電源電圧ＶＤＤと負電圧Ｖｂｂの間で変化する信号に変換するレベル変換回路６２と、レベル変換回路６２の出力信号に従って接地電圧と負電圧Ｖｂｂの一方を選択してＭＯＳトランジスタ２７に対するバイアス電圧ＶＰＷを生成する選択回路６３を含む。
【０１１４】
モード指示信号ＭＯＤは、その発生態様は後に詳細に説明するが、電源電圧ＶＤＤと接地電圧レベルの間で変化する信号である。この電源電圧ＶＤＤが、出力回路専用に使用される出力電源電圧の場合、モード指示信号ＭＯＤは、内部電源電圧ＶＣＣと接地電圧レベルの間で変化する信号であっても良い。内部電源電圧ＶＣＣは、内部回路の動作電源電圧として利用される。この半導体装置がたとえばＤＲＡＭの場合、内部電源電圧ＶＣＣは、メモリセル選択を行なう周辺回路の電源電圧として使用される。この内部電源電圧ＶＣＣは、外部から出力電源電圧ＶＤＤと別に与えられても良い。
【０１１５】
レベル変換回路６０により、この振幅ＶＤＤまたはＶＣＣのモード指示信号ＭＯＤを、高電圧Ｖｐｐと接地電圧の間で変化する信号ＭＯＤｐにレベル変換することにより、電源電圧ＶＤＤおよび高電圧Ｖｐｐの一方を選択してバイアス電圧ＶＮＷを確実に生成することができる。
【０１１６】
この選択回路６１は、たとえばＣＭＯＳトランスミッションゲートで構成され、電源電圧ＶＤＤおよび高電圧Ｖｐｐそれぞれに対して設けられたＣＭＯＳトランスミッションゲートの一方が、レベル変換回路６０の出力信号に従って択一的に導通状態に設定され、他方は非導通状態に設定される。
【０１１７】
レベル変換回路６２は、振幅ＶＤＤのモード指示信号ＭＯＤを電源電圧ＶＤＤと負電圧Ｖｂｂの間で変化する信号ＭＯＤｂに変換する。この選択回路６３は、選択回路６１と同様、たとえばＣＭＯＳトランスミッションゲートで構成され、このレベル変換回路６２の出力信号ＭＯＤｂに従って、接地電圧に対して設けられるＣＭＯＳトランスミッションゲートおよび負電圧Ｖｂｂに対して設けられるＣＭＯＳトランスミッションゲートの一方が択一的に導通状態に設定され、他方が非導通状態に設定される。
【０１１８】
テスト動作モード時においては、選択回路６１は、電源電圧ＶＤＤを選択してバイアス電圧ＶＮＷを発生し、選択回路６３は、接地電圧ＧＮＤを選択して、バイアス電圧ＶＰＷを生成する。
【０１１９】
一方、通常動作モード時、すなわちＳＩＰ実装後においては、選択回路６１が、高電圧Ｖｐｐを選択し、選択回路６３が負電圧Ｖｂｂを選択する。したがってこの図８に示すように、テスト動作モード時、第２の出力バッファ１０のウェルバイアス電圧を発生するための回路を別に設け、選択回路６１および６３によりウェルバイアス電圧を切換えることにより、簡易な回路構成で容易に、動作モードに応じて第２の出力バッファ１０のバックゲートバイアス電圧を変更することができる。
【０１２０】
図９は、第２の出力バッファ回路群に対するバイアス電圧発生部の構成を概略的に示す図である。図９において、選択回路６１は、レベル変換後のモード指示信号ＭＯＤｐに従って電源電圧ＶＤＤとＶｐｐ発生回路６５からの高電圧Ｖｐｐの一方を選択してウェルバイアス電圧ＶＮＷを発生する。選択回路６３が、接地電圧とＶｂｂ発生回路６６からの負電圧Ｖｂｂの一方をレベル変換後のモード指示信号ＭＯＤｂに従って選択してウェルバイアス電圧ＶＰＷを生成する。選択回路６１および６３は第２の出力バッファ群の第２の出力バッファに共通に設けられる。
【０１２１】
第２の出力バッファ群７０は、出力パッドＯＰＢ０−ＯＰＢｎそれぞれに対応して配置される第２の出力バッファ（１０）を含む。バイアス電圧ＶＮＷが、第２の出力バッファ群７０に含まれる第２の出力バッファのＰチャネルＭＯＳトランジスタのバックゲートに共通に与えられる。バイアス電圧ＶＰＷが、この第２の出力バッファ群７０に含まれるＮチャネルＭＯＳトランジスタ（２７）のバックゲートへ共通に与えられる。
【０１２２】
Ｖｐｐ発生回路６５およびＶｂｂ発生回路６６は、第２の出力バッファのウェルバイアス切換のために専用に設けられてもよい。また、これに代えて、内部回路において、高電圧Ｖｐｐおよび負電圧Ｖｂｂを発生する回路が設けられている場合には、この内部回路に配置されたＶｐｐ発生回路およびＶｂｂ発生回路の出力電圧ＶｐｐおよびＶｂｂを、この第２の出力バッファのウェルバイアス切換のために用いてもよい。
【０１２３】
特に、この半導体装置が、ＤＲＡＭの場合、通常、選択ワード線を駆動するために高電圧Ｖｐｐが使用されており、また、メモリセルアレイ領域の基板領域をバイアスするために負電圧Ｖｂｂが用いられる。したがって、このような場合には、この内部のワード線駆動用のＶｐｐ発生回路および基板バイアス用のＶｂｂ発生回路を第２の出力バッファ１０のバックゲート電圧発生回路として利用することができる。内部に配置されている回路を利用することにより、出力バッファのバックゲートバイアス専用に回路を配置する必要がなく、回路占有面積を低減することができる。
【０１２４】
なお、Ｖｐｐ発生回路６０およびＶｂｂ発生回路６６は、キャパシタのチャージポンプ動作を利用するポンプ回路を用いて容易に実現することができる。
【０１２５】
また、第２の出力バッファ群７０に対し、専用にこれらのＶｐｐ発生回路６５およびＶｂｂ発生回路６６が用いられる場合においても、この通常動作モード時に、非動作状態に設定される第２の出力バッファのバックゲートの電圧レベルを一定に保持するだけであり、その消費電力は、十分小さくすることができ、通常動作モード時の消費電力の増大を抑制することができる。
【０１２６】
［バイアス電圧発生部の構成２］
図１０は、この発明の実施の形態２におけるバイアス電圧発生部の他の構成を概略的に示す図である。図１０において、出力バッファ１０は、先の図８に示す第２の出力バッファ１０と同一構成を有する。プルアップ用のＰチャネルＭＯＳトランジスタ２７のバックゲートへは、モード指示信号ＭＯＤに従ってその発生電圧レベルが変更されるバイアス発生回路７２からのバイアス電圧ＶＮＷが与えられる。一方、プルダウン用のＮチャネルＭＯＳトランジスタ２８のバックゲートに対しては、モード指示信号ＭＯＤに従ってその発生電圧レベルが接地電圧と負電圧の間で変更されるバイアス発生回路７４からのバイアス電圧ＶＰＷが与えられる。
【０１２７】
この図１０に示すウェルバイアス電圧発生部の構成に従えば、モード指示信号ＭＯＤが通常動作モードを示す場合には、バイアス発生回路７２および７４は、それぞれ、高電圧Ｖｐｐおよび負電圧Ｖｂｂを発生して、バイアス電圧ＶＮＷおよびＶＰＷとして出力する。一方、モード指示信号ＭＯＤが、テスト動作モードを示すときには、バイアス発生回路７２が、バイアス電圧ＶＮＷとして、電源電圧ＶＤＤレベルの電圧を発生し、一方、バイアス発生回路７４は、バイアス電圧ＶＰＷとして、接地電圧ＧＮＤレベルの電圧を発生する。
【０１２８】
このバイアス発生回路７２および７４の構成において、テスト動作モード時において、電源電圧ＶＤＤおよび接地電圧ＧＮＤと電圧レベルの等しい電圧が、バックゲートバイアス電圧として生成されなくてもよい。すなわち、これらの電圧ＶＤＤおよびＧＮＤと異なる電圧レベルのバックゲートバイアス電圧が、テスト動作モード時に生成されても良い。具体的に、テスト動作モード時において、ＭＯＳトランジスタ２７および２８のバックゲートおよびソースの電圧レベルが異なっていても良い。
【０１２９】
これらのバイアス発生回路７２および７４が、第２の出力バッファ群７０に示される第２の出力バッファ１０に共通に設けられる。
【０１３０】
この図１０に示すバイアス発生回路７２および７４が、モード指示信号ＭＯＤに従って、それぞれの発生電圧レベルを変更しており、バイアス電圧を切換えるための切換回路（選択回路）が不要となり、また、この第２の出力バッファ群に対し、高電圧Ｖｐｐおよび電源電圧ＶＤＤならびに接地電圧ＧＮＤおよび負電圧Ｖｂｂをそれぞれ与えるために配線が不要となり、レイアウト面積を低減することができる。
【０１３１】
［バイアス電圧発生回路の具体的構成１］
図１１は、図１０に示すバイアス発生回路７２の具体的構成の一例を示す図である。図１１において、バイアス発生回路７２は、クロック信号ＣＬＫとモード指示信号ＭＯＤを受けるＮＯＲゲート７２ａと、ＮＯＲゲート７２ａの出力信号を受けるインバータ７２ｂと、インバータ７２ｂの出力信号に従ってノードＮＤ１に電荷を供給する容量素子７２ｃと、クロック信号ＣＬＫを受けるインバータ７２ｈと、インバータ７２ｈの出力信号に従ってノードＮＤ２に電荷を供給する容量素子７２ｉと、クロック信号ＣＬＫを受ける２段の縦続接続されるインバータ７２ｆおよび７２ｄと、インバータ７２ｄの出力信号に従ってノードＮＤ３に電荷を供給する容量素子７２ｅと、ノードＮＤ２の下限電圧レベルを電圧ＶＤＤ−Ｖｔｈの電圧レベルにクランプするダイオード接続されたＮチャネルＭＯＳトランジスタ７２ｇと、ノードＮＤ２の電圧レベルに従って選択的に導通し、導通時、電源ノードの電圧ＶＤＤをノードＮＤ１に伝達するＮチャネルＭＯＳトランジスタ７２ｊと、ノードＮＤ２の電圧レベルに従って選択的に導通し、導通時、ノードＮＤ３に電源電圧ＶＤＤを伝達するＮチャネルＭＯＳトランジスタ７２ｍと、ノードＮＤ３の電圧レベルに従って選択的に導通し、導通時ノードＮＤ１と出力ノードＮＤ４を電気的に接続して出力ノードＮＤ４にバイアス電圧ＶＮＷを生成するＮチャネルＭＯＳトランジスタ７２ｋを含む。ここで、電圧Ｖｔｈは、ＭＯＳトランジスタ７２ｇのしきい値電圧を示す。
【０１３２】
容量素子７２ｃ、７２ｅおよび７２ｉは、ＰチャネルＭＯＳトランジスタで構成され、そのバックゲートおよびソースが相互接続され、その容量値ができるだけ大きくされ、またゲートの電圧レベルがＨレベルのときにも、確実に、容量を形成する。以下、この図１１に示すバイアス発生回路７２の動作を図１２および図１３に示す信号波形図を参照して説明する。
【０１３３】
まず、図１２を参照して、ウェハレベルでのテスト時において、モード指示信号ＭＯＤがＨレベルに設定された場合の動作について説明する。モード指示信号ＭＯＤがＨレベルのときには、インバータ７２ｂの出力信号がＨレベルに固定される。インバータ７２ｆおよび７２ｄにより、クロック信号ＣＬＫが容量素子７２ｅへ与えられる。したがって、この容量素子７２ｅは、そのチャージポンプ動作により、クロック信号ＣＬＫが立上がると、ノードＮＤ３へ電荷を供給し、クロック信号ＣＬＫが立下がると、ノードＮＤ３から電荷を引き抜く。
【０１３４】
一方、容量素子７２ｉは、インバータ７２ｈからの反転クロック信号に従ってチャージポンプ動作を行なう。このノードＮＤ２には、クランプ用のＭＯＳトランジスタ７２ｇが接続されている。したがって、ノードＮＤ２の電圧は、クロック信号ＣＬＫの立上がりに応答して電圧２・ＶＤＤ−Ｖｔｈの電圧レベルに上昇し、クロック信号ＣＬＫの立下りに応答して電圧ＶＤＤ−Ｖｔｈの電圧レベルに低下する。ここで、このバイアス発生回路７２の各構成要素の動作電源電圧は、電源電圧ＶＤＤと想定している。
【０１３５】
したがって、ノードＮＤ２が電圧ＶＤＤ−Ｖｔｈのときには、ＭＯＳトランジスタ７２ｊはオフ状態であり、このときにはノードＮＤ１には容量素子７２ｃにより電荷が維持される。容量素子７２ｃはインバータ７２ｂの出力信号がＨレベルであり、ノードＮＤ１の電圧を安定化させるための容量として機能する。
【０１３６】
クロック信号ＣＬＫがＬレベルに立ち下がると、ＭＯＳトランジスタ７２ｊが導通し、ノードＮＤ１には電源電圧ＶＤＤが伝達される。したがって、ノードＮＤ１は、このＭＯＳトランジスタ７２ｊにより、電圧ＶＤＤの電圧レベルに維持される。
【０１３７】
また、ＭＯＳトランジスタ７２ｍが、ＭＯＳトランジスタ７２ｊと同相で動作し、クロック信号ＣＬＫの立下りに応答して、導通し、ノードＮＤ３に電源電圧ＶＤＤを伝達する。
【０１３８】
容量素子７２ｅが、クロック信号ＣＬＫの立上がりに応答して電荷をノードＮＤ３に供給し、クロック信号ＣＬＫの立下りに応答して、ノードＮＤ３から電荷を引き抜く。この容量素子７２ｅの電荷供給動作とＭＯＳトランジスタ７２ｍの電圧伝達動作が逆相で行なわれるため、ノードＮＤ３の電圧レベルは、電圧ＶＤＤと電圧２ＶＤＤの間で変化する。
【０１３９】
ノードＮＤ１の電圧レベルが電源電圧ＶＤＤであり、ＭＯＳトランジスタ７２ｋは、ノードＮＤ３の電圧レベルがクロック信号ＣＬＫの立上がりに応答して電圧２ＶＤＤとなると導通し、ノードＮＤ１からノードＮＤ４へ電荷を供給する。
【０１４０】
ノードＮＤ３の電圧レベルが、クロック信号ＣＬＫの立下りに応答して電源電圧ＶＤＤレベルに低下すると、ノードＮＤ４の電圧ＶＮＷが、電圧ＶＤＤ−Ｖｔｈ以上のときには、ＭＯＳトランジスタ７２ｋが非導通状態となる。ここでＭＯＳトランジスタ７２ｋのしきい値電圧は、ＭＯＳトランジスタ７２ｅのしきい値電圧と等しいとしている。
【０１４１】
クロック信号ＣＬＫの立上がりに応答して、ノードＮＤ３の電圧が２ＶＤＤレベルとなり、ＭＯＳトランジスタ７２ｋが導通し、ノードＮＤ１とＮＤ４とが電気的に接続される。したがって、ノードＮＤ４の電圧ＶＮＷは、定常状態時においては、電源電圧ＶＤＤレベルに保持される。
【０１４２】
すなわち、このバイアス電圧発生回路７２は、テスト動作モード時においては、バイアス電圧ＶＮＷとして、電源電圧ＶＤＤのレベルの電圧を生成する。
【０１４３】
この場合、テスト動作モード時において、ＭＯＳトランジスタ２７のバックゲートとソース領域の電圧が、同一電圧レベルとなり、バックゲートバイアス効果（基板効果）を生じさせることなく、そのしきい値電圧を小さくして、高速で信号／データを外部テスタに伝達することができる。
【０１４４】
なお、この半導体装置において、電源電圧として、出力回路専用電源電圧ＶＤＤと内部回路動作用の電源電圧ＶＣＣが別々に与えられ、この内部回路動作用の電源電圧ＶＣＣの電圧レベルが、出力回路用の電源電圧ＶＤＤよりも高い場合には、その内部回路用電源電圧ＶＣＣが、バイアス発生回路７２の動作電源電圧として利用されても良い。このバイアス電圧ＶＮＷを、電源電圧ＶＤＤよりも高い電圧レベルに設定することにより、テスト用の出力ＭＯＳトランジスタのしきい値電圧をより小さくすることができる。ただし、テスト用の出力ＭＯＳトランジスタの基板領域と不純物領域の間のＰＮ接合がオフ状態を維持することが要求される。
【０１４５】
次に、図１３を参照して、パッケージ実装後のバイアス発生回路７２の動作について説明する。パッケージ実装後においては、通常動作モードが設定され、モード指示信号ＭＯＤが、Ｌレベルに設定される。この状態において、ＮＯＲ回路７２ａがインバータとして動作し、インバータ７２ｂの出力信号はクロック信号ＣＬＫと同相で変化する。クロック信号ＣＬＫが立上がると、容量素子７２ｃのチャージポンプ動作に応じてノードＮＤ１に電荷が供給され、その電圧レベルが上昇する。
【０１４６】
クロック信号ＣＬＫがＬレベルのときには、インバータ７２ｈの出力信号はＨレベルであり、容量素子７２ｉによりノードＮＤ２の電圧レベルが上昇しており、ノードＮＤ１は、このクロック信号ＣＬＫがＬレベルの期間に、ＭＯＳトランジスタ７２ｊにより電源電圧ＶＤＤレベルにプリチャージされる。したがって、ノードＮＤ１の電圧レベルは、クロック信号ＣＬＫがＨレベルに立上がると、２・ＶＤＤレベルに上昇し、クロック信号ＣＬＫがＬレベルに低下すると、ノードＮＤ１の電圧レベルが、ＭＯＳトランジスタ７２ｊにより、電圧ＶＤＤレベルにプリチャージされる。
【０１４７】
一方、容量素子７２ｅが、容量素子７２ｃと同相でチャージポンプ動作を行なっており、ノードＮＤ３の電圧レベルが、プリチャージ用のＭＯＳトランジスタ７２ｍのプリチャージ動作により、電圧ＶＤＤと電圧２・ＶＤＤの間で変化する。したがって、クロック信号ＣＬＫがＨレベルのときには、ノードＮＤ３の電圧レベルが２・ＶＤＤとなり、ノードＮＤ１の電圧２・ＶＤＤと同一の電圧レベルとなり、ノードＮＤ４の電圧レベルが、ノードＮＤ１の電圧レベルよりも低いときに、ノードＮＤ１からノードＮＤ４に電荷が伝達される。したがって、安定状態においては、ＭＯＳトランジスタ７２ｋのしきい値電圧が存在するため、バイアス電圧ＶＮＷとして、最大２・ＶＤＤ−Ｖｔｈの電圧を高電圧Ｖｐｐとして生成することができる。バイアス電圧ＶＮＷの最大電圧レベルは、電圧２・ＶＤＤ−Ｖｔｈレベルであり、図示しないレベル検出器および制御回路により、このバイアス電圧ＶＮＷの通常動作モード時の高電圧レベルのレベルが最適値に設定される。
【０１４８】
なお、クロック信号ＣＬＫとしては、リングオシレータで構成される発振器により、このクロック信号ＣＬＫが発生されてもよい。また、この半導体装置が、クロック信号に同期して動作する同期型半導体装置の場合、この同期動作のために外部から与えられるクロック信号を、チャージポンプ用のクロック信号ＣＬＫとして利用してもよい。この場合、チャージポンプ動作用に、特に新たにクロック信号ＣＬＫを発生するための回路を設ける必要がなくなり、回路占有面積を低減することができる。
【０１４９】
図１４は、図１０に示すバイアス発生回路７４の構成の一例を示す図である。図１４において、バイアス発生回路７４は、モード指示信号ＭＯＤとクロック信号ＣＬＫを受けるＮＯＲゲート７４ａと、ＮＯＲゲート７４ａの出力信号を受けるインバータ７４ｂと、インバータ７４ｂの出力信号に従ってノードＮＤ５から電荷を引抜く容量素子７４ｃと、クロック信号ＣＬＫを受ける２段の縦続接続されるインバータ７４ｆおよび７４ｄと、インバータ７４ｄの出力信号に従ってノードＮＤ７から電荷を引抜く容量素子７４ｅと、クロック信号ＣＬＫを受けるインバータ７４ｈと、インバータ７４ｈの出力信号に従ってノードＮＤ６から電荷を引抜く容量素子７４ｉと、ノードＮＤ６の上限電圧レベルを、所定電圧レベルにクランプするＰチャネルＭＯＳトランジスタ７４ｊと、ノードＮＤ６の電圧レベルに従って選択的に導通し、導通時、ノードＮＤ５を接地電圧レベルに設定するＰチャネルＭＯＳトランジスタ７４ｎと、ノードＮＤ６の電圧レベルに従って選択的に導通し、導通時ノードＮＤ７を接地電圧レベルに設定するＰチャネルＭＯＳトランジスタ７４ｍと、ノードＮＤ７の電圧レベルに従って選択的に導通し、導通時、ノードＮＤ５およびＮＤ８を電気的に接続するＰチャネルＭＯＳトランジスタ７４ｋを含む。ノードＮＤ８に、バイアス電圧ＶＰＷが生成される。
【０１５０】
容量素子７４ｃ、７４ｅおよび７４ｉは、ＰチャネルＭＯＳトランジスタで構成され、そのソース、ドレインおよびバックゲートが相互接続される。
【０１５１】
ＭＯＳトランジスタ７４ｊは、ゲートとドレインとが相互接続され、ダイオードとして機能し、ノードＮＤ６の上限電圧をそのしきい値電圧の絶対値Ｖｔｈｐにクランプする。次に、この図１４に示すバイアス発生回路７４の動作を、図１５および図１６を参照して説明する。
【０１５２】
まず、図１５を参照して、モード指示信号ＭＯＤがＨレベルに設定された場合の動作について説明する。このテスト動作モード時において、モード指示信号ＭＯＤがＨレベルであり、インバータ７４ｂの出力信号はＨレベルに固定される。インバータ７４ｈの出力信号が、クロック信号ＣＬＫと逆相で変化し、容量素子７４ｉが、チャージポンプ動作により、ノードＮＤ６の電圧レベルを変化させる。ノードＮＤ６にはＭＯＳトランジスタ７４ｊが接続されており、ノードＮＤの６の上限電圧レベルは、ＭＯＳトランジスタ７４ｊのしきい値電圧の絶対値に等しい電圧Ｖｔｈｐである。したがって、ノードＮＤ６の電圧レベルは、クロック信号ＣＬＫのＨレベルへの立上がりに応答して電圧Ｖｔｈｐ−ＶＤＤに低下し、クロック信号ＣＬＫの立下りに応答して電圧Ｖｔｈｐレベルとなる。
【０１５３】
ノードＮＤ６が、クロック信号ＣＬＫがＨレベルのときに、容量素子７４ｉにより負電圧Ｖｔｈｐ−ＶＤＤレベルに駆動されると、ＭＯＳトランジスタ７４ｎが導通し、ノードＮＤ５が接地電圧レベルにプリチャージされる。
【０１５４】
ＭＯＳトランジスタ７４ｍが、ＭＯＳトランジスタ７４ｎと同相で動作し、クロック信号ＣＬＫがＨレベルのときに導通して、ノードＮＤ７を接地電圧レベルにプリチャージする。ノードＮＤ５およびＮＤ７の電圧レベルがともに接地電圧レベルであり、ノードＮＤ８の電圧レベルが、ＭＯＳトランジスタ７４ｋのしきい値電圧の絶対値よりも低い場合には、ＭＯＳトランジスタ７４ｋは、非導通状態を維持する。
【０１５５】
クロック信号ＣＬＫがＨレベルに立上がると、ノードＮＤ７は、容量素子７４ｅにより電荷が供給される。しかしながら、このときには、ＭＯＳトランジスタ７４ｍが導通状態にありノードＮＤは接地電圧レベルに保持される。
【０１５６】
クロック信号ＣＬＫが、Ｌレベルに立下がると、インバータ７４ｈの出力信号がＨレベルに立上り、ノードＮＤ６は、その電圧レベルが上昇し、ＭＯＳトランジスタ７４ｊにより、電圧Ｖｔｈｐレベルにクランプされる。応じて、ＭＯＳトランジスタ７４ｍおよび７４ｎがともに非導通状態となり、ノードＮＤ７およびＮＤ５に対するプリチャージ動作が停止される。
【０１５７】
一方、インバータ７４ｄの出力信号がＬレベルに低下し、容量素子７４ｅがノードＮＤ７から電荷を引き抜き、その電圧レベルを低下させる。このときには、ＭＯＳトランジスタ７４ｍは非導通状態にあり、この容量素子７４ｅのチャージポンプ動作により、ノードＮＤ７の電圧レベルが接地電圧レベルから負電圧−ＶＤＤに低下し、ＭＯＳトランジスタ７４ｋが導通し、ノードＮＤ５とノードＮＤ８を電気的に接続し、ノードＮＤ８の電圧レベルは、ノードＮＤ５の電圧レベルの接地電圧レベルに設定される。
【０１５８】
以降、この動作が繰り返され、ノードＮＤ８の電圧ＶＰＷは、接地電圧レベルに維持される。
【０１５９】
したがって、このテスト動作モード時においては、Ｐウェルに対するバイアス電圧ＶＰＷは、接地電圧レベルに保持される。この場合、第２の出力バッファにおいて、ＮチャネルＭＯＳトランジスタ２８のソース／ドレイン領域とバックゲートの電圧差は無いため、基板効果が無く、高速で、信号／データを転送することができる。
【０１６０】
次に、図１６を参照して、パッケージ実装後のバイアス発生回路７４の動作について説明する。このパッケージ実装後においては、モード指示信号ＭＯＤは、Ｌレベルに設定され、ＮＯＲゲート７４ａが、インバータとして動作する。したがって、ノードＮＤ５は、このクロック信号ＣＬＫと同相でその電圧レベルが変化する。
【０１６１】
ノードＮＤ６の電圧レベルは、先のテスト動作モード時と同様、クロック信号ＣＬＫと逆相で、電圧Ｖｔｈｐと負電圧Ｖｔｈｐ−ＶＤＤの間で変化している。したがって、クロック信号ＣＬＫがＨレベルのときには、ノードＮＤ５は、ＭＯＳトランジスタ７４ｎにより、接地電圧レベルに設定され、クロック信号ＣＬＫがＬレベルとなると、ＭＯＳトランジスタ７４ｎが非導通状態となり、容量素子７４ｃの電荷引き抜き動作により負電圧−ＶＤＤレベルに設定される。
【０１６２】
ノードＮＤ７は、テスト動作モード時と同様、クロック信号ＣＬＫに同期して、接地電圧と電圧−ＶＤＤの間で変化する。したがってクロック信号ＣＬＫがＨレベルのときには、ノードＮＤ５およびＮＤ７は、ともに接地電圧レベルであり、ノードＮＤ８の電圧レベルよりも高いため、このノードＮＤ５が、ＭＯＳトランジスタ７０ｋのソースとして作用し、ＭＯＳトランジスタ７４ｋは非導通状態を維持する。
【０１６３】
一方、クロック信号ＣＬＫがＬレベルのときには、ノードＮＤ５およびＮＤ７の電圧が、負電圧−ＶＤＤレベルに低下する。この場合、ノードＮＤ５は、負電圧レベルであり、ノードＮＤ８の電圧レベルよりも低い場合には、ノードＮＤ８が、ＭＯＳトランジスタ７４ｋのソースとして機能し、ノードＮＤ８からノードＮＤ５へ電荷（正の電荷）が流入し、バイアス電圧ＶＰＷの電圧レベルが低下する。ＭＯＳトランジスタ７４ｋのしきい値電圧損失が存在するため、バイアス電圧ＶＰＷは、最終的に、Ｖｔｈｐ−ＶＤＤレベルにまで到達することができる。
【０１６４】
このウェルバイアス電圧ＶＰＷの実際の電圧レベルは、レベル検出回路と、このレベル検出回路の出力信号に従ってチャージポンプ動作を選択的に活性化する回路により、適当な電圧レベルに設定される。
【０１６５】
図１１および図１４に示すように、バイアス発生回路７２および７４を利用することにより、モード指示信号ＭＯＤの論理レベルの設定により、テスト動作モード時においては、ウェルバイアス電圧ＶＮＷおよびＶＰＷとして、出力ＭＯＳトランジスタのそれぞれのソース電圧と同一電圧レベルのバックゲートバイアス電圧を供給することができ、出力バッファのＭＯＳトランジスタのしきい値電圧の絶対値を十分小さくして高速動作をさせることができる。
【０１６６】
また、通常動作モード時においては、これらは、ウェルバイアス電圧ＶＮＷおよびＶＰＷは、それぞれ、所定の高電圧および負電圧レベルに設定することができる。
【０１６７】
［バイアス電圧発生回路の具体的構成２］
図１７は、図１０に示すバイアス発生回路７２の変更例を示す図である。この図１７に示すバイアス発生回路７２は、クロック信号ＣＬＫの立下がりに同期してワンショットのパルス信号ＰＵＰを発生するワンショットパルス発生回路７２ｑと、ワンショットパルス発生回路７２ｑの出力パルス信号ＰＵＰに従って、電源ノードをノードＮＤ２に結合するＮチャネルＭＯＳトランジスタ７２ｓと、クロック信号ＣＬＫがＨレベルのときにノードＮＤ２を接地電圧レベルに放電するＮチャネルＭＯＳトランジスタ７２ｎとを含む。
【０１６８】
また、容量素子７２ｅへは、ワンショットパルス発生回路７２ｑの出力信号とクロック信号とを受けるＮＯＲゲート７２ｐの出力信号が与えられる。この容量素子７２ｅによりノードＮＤ２に電荷が供給され、ＭＯＳトランジスタ７２ｊが選択的に導通する。
【０１６９】
また、容量素子７２ｉへは、２段の縦続接続されるインバータ７２ｒおよび７２ｈを介して、クロック信号が伝達される。この容量素子７２ｉは、ＭＯＳトランジスタ７２ｋのゲートノードＮＤ３へ電荷を供給する。ノードＮＤ３は、ダイオード接続されたＭＯＳトランジスタ７２ｔにより、その下限電圧が電圧ＶＤＤ−Ｖｔｈにクランプされる。
【０１７０】
ノードＮＤ１に対しては、図１１に示す構成と同様、モード指示信号ＭＯＤとクロック信号ＣＬＫとを受けるＮＯＲゲート７２ａと、ＮＯＲゲート７２ａの出力信号を受けるインバータ７２ｂと、インバータ７２ｂの出力信号に従って、ノードＮＤ１へ電荷を供給する容量素子７２ｃが設けられる。
【０１７１】
ノードＮＤ１は、ＭＯＳトランジスタ７２ｋを介してノードＮＤ４に結合される。
【０１７２】
この図１７に示す構成においては、ノードＮＤ３がＭＯＳトランジスタ７２ｔによりその下限電圧レベルが、電圧ＶＤＤ−Ｖｔｈにクランプされており、容量素子７２ｉのチャージポンプ動作により、ノードＮＤ３の電圧レベルは、電圧２ＶＤＤ−Ｖｔｈと電圧ＶＤＤ−Ｖｔｈの間でクロック信号ＣＬＫに同期して変化する。従って、ＭＯＳトランジスタ７２ｋは、しきい値電圧Ｖｔｈの損失があるため、最大、電圧２ＶＤＤ−２Ｖｔｈの電圧を伝達することができる。このノードＮＤ３の電圧レベルが、先の図１１に示す構成と異なる。
【０１７３】
図１８は、図１７に示すバイアス発生回路７２のノードＮＤ２の電圧変化を示す信号波形図である。以下図１８を参照して、図１７に示すバイアス発生回路７２のノードＮＤ２の電圧変化について説明する。
【０１７４】
クロック信号ＣＬＫがＨレベルのときには、ＮＯＲゲート７２ｐの出力信号はＬレベルであり、クロック信号ＣＬＫがＨレベルのときには、ＭＯＳトランジスタ７２ｎがオン状態であり、ノードＮＤ２は、接地電圧レベルに保持される。この状態においては、ＭＯＳトランジスタ７２ｊが非導通状態にあり、ノードＮＤ１はフローティング状態にある。
【０１７５】
クロック信号ＣＬＫがＬレベルに立下がると、ワンショットパルス発生回路７２ｑがワンショットのパルス信号ＰＵＰを発生し、ＭＯＳトランジスタ７２ｓが導通し、ノードＮＤ２を電圧ＶＤＤ−Ｖｔｈレベルに充電する。ワンショットパルスＰＵＰが発生されている間、ＮＯＲ回路７２ｐの出力信号はＬレベルであり、容量素子７２ｅのチャージポンプ動作は停止されている。このワンショットパルスＰＵＰがＬレベルとなると、ＭＯＳトランジスタ７２ｓが非導通状態となり、ノードＮＤ２に対するプリチャージ動作が完了する。
【０１７６】
このワンショットパルス信号ＰＵＰがＬレベルに立ち下がると、ＮＯＲゲート７２ｐは、その入力信号がともにＬレベルとなり、Ｈレベルの信号を出力する。この状態において、ＭＯＳトランジスタ７２ｓおよび７２ｎがともに非導通状態であり、ノードＮＤ２がフローティング状態であるため、容量素子７２ｅのチャージポンプ動作により、ノードＮＤ２の電圧レベルが、さらに上昇し、電圧２・ＶＤＤ−Ｖｔｈレベルにまで上昇する。
【０１７７】
このノードＮＤ２の電圧レベルに従って、ＭＯＳトランジスタ７２ｊが導通し、ノードＮＤ１へは、電源電圧ＶＤＤを伝達することができる。したがって、テスト動作モード時において、バイアス電圧ＶＮＷとして電源電圧ＶＤＤを発生することができる。
【０１７８】
通常動作モード時においては、ノードＮＤ１はＭＯＳトランジスタ７２ｊにより電源電圧ＶＤＤレベルにプリチャージされるため、ノードＮＤ１の電圧レベルは、クロック信号ＣＬＫに従って、接地電圧レベルと、２・ＶＤＤの間で変化する。この場合においては、ＭＯＳトランジスタ７２ｋのしきい値電圧損失により、最大２・（ＶＤＤ−Ｖｔｈ）の電圧レベルの高電圧Ｖｐｐを発生することができる。
【０１７９】
この図１７に示すバイアス発生回路７２の構成の場合、通常動作モード時においては、不必要に、ノードＮＤ１の電圧レベルが高くされる。この場合、通常動作モード時において、モード指示信号ＭＯＤとクロック信号を受けるＡＮＤゲートの出力信号を、それぞれＭＯＳトランジスタ７２ｎのゲートおよびワンショットパルス発生回路７２ｑの入力へ与えることにより、通常動作モード時においても、ノードＮＤ２の電圧レベルを、電源電圧ＶＤＤと接地電圧の間で変化させて、ノードＮＤ１の電圧レベルを、ＶＤＤ−Ｖｔｈと２・ＶＤＤ−Ｖｔｈの間で変化させることができる。
【０１８０】
したがって、この図１７に示すバイアス発生回路７２を利用しても、テスト動作モード時において、電源電圧ＶＤＤレベルのバックゲートバイアス電圧を生成することができ、第２のバッファのＭＯＳトランジスタのバックゲートの電圧レベルをソースノードの電圧と等しくすることができる。
【０１８１】
また、通常動作モード時において第２の出力バッファのＰチャネルＭＯＳトランジスタのバックゲートバイアスを十分に深くすることができ、この第２の出力バッファのＰチャネルＭＯＳトランジスタの出力パッドに対する寄生容量を十分に小さくすることができる。
【０１８２】
図１９は、図１０に示すバイアス発生回路７４の変更例を示す図である。この図１９に示すバイアス発生回路７４においては、ノードＮＤ６に対し、クロック信号ＣＬＫがＬレベルのとき導通するＰチャネルＭＯＳトランジスタ７４ｓと、クロック信号ＣＬＫの立上がりに応答してワンショットのパルス信号ＰＵＢを発生するワンショットパルス発生回路７４ｑと、ワンショットパルス発生回路７４ｑの出力パルス信号ＰＵＢに従って導通するＰチャネルＭＯＳトランジスタ７４ｕが設けられる。ＭＯＳトランジスタ７４ｓは、導通時、ノードＮＤ６へ電源電圧ＶＤＤを伝達する。ＭＯＳトランジスタ７４ｕは、導通時、ノードＮＤ６を、そのしきい値電圧の絶対値Ｖｔｈｐの電圧レベルにまで放電する。このノードＮＤ６の電圧レベルに従ってＭＯＳトランジスタ７２ｊが選択的に導通し、導通時、ノードＮＤ５を接地電圧レベルに充電する。
【０１８３】
バイアス発生回路７４は、さらに、ワンショットパルス発生回路７４ｑの出力パルス信号ＰＵＢとクロック信号ＣＬＫを受けるＮＡＮＤゲート７４ｐを含む。このＮＡＮＤゲート７４ｐの出力信号が容量素子７４ｅへ与えられる。容量素子７４ｅによりノードＮＤ６に電荷が供給される。
【０１８４】
パルス信号ＰＵＢは活性化時Ｌレベル、非活性化時Ｈレベルである。
バイアス発生回路７４は、さらに、ノードＮＤ７の上限電圧を自身のしきい値電圧の絶対値Ｖｔｈｐにクランプするダイオード接続されたＰチャネルＭＯＳトランジスタ７４ｔと、クロック信号ＣＬＫを受ける２段の縦続接続されるインバータ７４ｒおよび７４ｈと、インバータ７４ｈの出力信号に従ってノードＮＤ１から電荷を引き抜く容量素子７４ｉを含む。
【０１８５】
この図１９に示す構成においては、ノードＮＤ７は、電圧ＶＤＤ＋Ｖｔｈｐと電圧Ｖｔｈｐの間で変化する。
【０１８６】
以下、この図１９に示すバイアス発生回路７４の動作を、図２０に示す信号波形図を参照して、ノードＮＤ６に焦点を合わせて説明する。
【０１８７】
クロック信号ＣＬＫがＬレベルのときには、ＭＯＳトランジスタ７４ｓが導通状態にあり、ノードＮＤ６は、電源電圧ＶＤＤレベルにプリチャージされ、ＭＯＳトランジスタ７４ｎは非導通状態にある。モード指示信号ＭＯＤがＬレベルのときには、クロック信号ＣＬＫのＬレベルの立下がりに応答して、ノードＮＤ５から、容量素子７４ｃのチャージポンプ動作により電荷が引抜かれる。
【０１８８】
クロック信号ＣＬＫがＨレベルに立上がると、ＭＯＳトランジスタ７４ｓが非導通状態となる。このクロック信号ＣＬＫの立上がりに応答してワンショットパルス発生回路７４ｑがＬレベルのパルス信号ＰＵＢを発生する。応じて、ＭＯＳトランジスタ７４ｕがオン状態となり、ノードＮＤ６の電圧レベルを、そのしきい値電圧の絶対値Ｖｔｈｐレベルにまで低下させる。このワンショットパルス発生回路７４ｑの出力パルス信号ＰＵＢが活性状態の間、ＮＡＮＤゲート７４ｐの出力信号はＨレベルであり、クロック信号ＣＬＫがＬレベルのときとその出力信号の論理レベルは変化しない。
【０１８９】
パルス信号ＰＵＢが非活性化されＨレベルとなると、ＭＯＳトランジスタ７４ｕが非導通状態となり、ノードＮＤ６がフローティング状態となる。ＮＡＮＤゲート７４ｐは、その両入力がＨレベルの信号となり、応じて、Ｌレベルの信号を出力する。このＮＡＮＤゲート７４ｐの出力信号の立下りに応答して、ノードＮＤ６から、容量素子７４ｅのチャージポンプ動作により電荷が引抜かれ、このノードＮＤ６の電圧レベルは、Ｖｔｈｐ−ＶＤＤレベルにまで低下する。このノードＮＤ６の電圧レベルに応じて、ＭＯＳトランジスタ７４ｎが導通し、ノードＮＤ５を接地電圧レベルにまで放電する。
【０１９０】
次いで、クロック信号ＣＬＫが立上がると、ワンショットパルス発生回路７４ｑがワンショットのパルス信号ＰＵＢを発生し、ＭＯＳトランジスタ７４ｕが導通し、ノードＮＤ６を電圧Ｖｔｈｐのレベルにまで放電する。以降、上述の動作が繰り返される。
【０１９１】
したがって、通常動作モード時においては、ノードＮＤ５の電圧レベルは、ＭＯＳトランジスタ７４ｎにより設置電圧れるにプリチャージされるため、クロック信号ＣＬＫの立下りに従って、電圧−ＶＤＤレベルにまで低下する。ノードＮＤ７の電圧レベルは、先の図１４に示すバイアス発生回路７４の構成の場合と異なり、電圧ＶＤＤ＋Ｖｔｈｐと電圧Ｖｔｈｐの間で変化する。バイアス電圧ＶＰＷとしては、通常動作モード時において、ＭＯＳトランジスタ７４ｋのしきい値電圧の損失が生じるため、２・Ｖｔｈｐ−ＶＤＤレベルの電圧を発生することができる。
【０１９２】
一方、テスト動作モードにおいては、モード指示信号ＭＯＤがＨレベルに設定され、容量素子７４ｃのチャージポンプ動作は停止される。ノードＮＤ６およびＮＤ７の電圧レベルは通常動作モード時と同じ変化をする。従って、テスト動作モード時においては、ノードＮＤ５は、ＭＯＳトランジスタ７４ｎにより接地電圧レベルにプリチャージされ、ＭＯＳトランジスタ７４ｋがゲートに電圧Ｖｔｈｐ−ＶＤＤを受けるため、ウェルバイアス電圧ＶＰＷとして接地電圧レベルの電圧を生成することができる。
【０１９３】
この図１９に示すバイアス発生回路７４の構成の場合でも、テスト動作モード時においては、ノードＮＤ５が接地電圧レベルに放電されるため、テスト動作モード時において、第２の出力バッファのＮチャネルＭＯＳトランジスタのバックゲート電圧およびソース電圧を互いに等しくすることができる。
【０１９４】
ワンショットパルス発生回路７４ｑからのパルス信号ＰＵＢが活性状態のときには、ノードＮＤ６がしきい値電圧の絶対値Ｖｔｈｐの電圧レベルであり、ＭＯＳトランジスタ７４ｎは、オフ状態を維持しており、このクロック信号ＣＬＫがＨレベルの期間でかつワンショットパルス発生回路７４ｑの出力パルス信号ＰＵＢが非活性化されたときに、ＭＯＳトランジスタ７４ｎが、そのゲート電圧が負電圧レベルとなり、導通し、ノードＮＤ５が接地電圧レベルに駆動される。
【０１９５】
この図１９に示す構成においても、通常動作モード時においては、ノードＮＤ５の負電圧レベルが、−ＶＤＤレベルであり、発生可能な負電圧Ｖｂｂの電圧レベル２・Ｖｔｈｐ‐ＶＤＤに比べて、このノードＮＤ５がより深く駆動される。この場合、ＭＯＳトランジスタ７４ｎおよび７４ｍは、モード指示信号ＭＯＤがＨレベルのときに、それぞれクロック信号ＣＬＫおよびパルス信号ＰＵＢに従って導通／非導通状態に設定されるように構成されてもよい。この場合、単にモード指示信号ＭＯＤの反転信号とクロック信号ＣＬＫの反転信号をＭＯＳトランジスタ７４ｓのゲートおよびワンショットパルス発生回路７４ｑの入力へ与える。これにより、通常動作モード時においては、必要最小限の消費電力で、必要な電圧レベルの負電圧Ｖｂｂを発生することができる。
【０１９６】
以上のようなバイアス発生回路を利用することにより、動作モードに応じて最適な電圧レベルのウェルバイアス電圧を発生することができ、電源供給系統を、ウェルバイアス電圧を動作モードに応じて変更するために別々に設ける必要がなく、またバイアス電圧を選択するための選択回路も不要となり、レイアウト面積を低減することができる。
【０１９７】
［バイアス発生部の構成３］
図２１は、図１０に示すバイアス発生回路７２および７４のさらに他の構成を概略的に示す図である。図２１において、バイアス発生回路（７２，７４）は、活性化時クロック信号ＣＬＫを生成するクロック生成回路１００と、クロック生成回路１００からのクロック信号ＣＬＫに従ってポンプ動作を行なってバイアス電圧ＶＢＩＡＳを生成するポンプ回路１０２と、ポンプ回路１０２の生成するバイアス電圧ＶＢＩＡＳのレベルを検出し、該検出結果を示す検出信号ＤＥＴを生成してクロック生成回路１００へ与えるレベル検知回路１０４を含む。
【０１９８】
クロック生成回路１００は、このレベル検知回路１００からの検出信号ＤＥＴに従ってクロック信号ＣＬＫの発生動作を選択的に実行する。ポンプ回路１０２は、その構成は、例えば、図１０、図１１、図１４、図１７および図１９に示す回路と同様の構成を備え、モード指示信号ＭＯＤの非活性化時、すなわち通常動作モード（パッケージ実装）時においては、クロック生成回路１００からのクロック信号ＣＬＫに従ってポンプ動作を行なって、バイアス電圧ＶＢＩＡＳをテスト動作モード時よりもバイアスが深い状態（絶対値が大きい状態）に設定する。
【０１９９】
このバイアス電圧ＶＢＩＡＳは、バイアス電圧ＶＰＷおよびＶＮＷに対応する。テスト動作モード時には、バイアス電圧ＶＮＷは、たとえば１．５Ｖであり、通常動作モード時には、２．５Ｖに設定される。また、バイアス電圧ＶＰＷは、テスト動作モード時には接地電圧レベルであり、通常動作モード時においては、たとえば−１．０Ｖである。また、ＭＯＳトランジスタ１０４ｃのゲートに印加される電源電圧ＶＤＤは、通常動作モードおよびテスト動作モード両者において、１．５Ｖである。
【０２００】
レベル検知回路１０４は、バイアス電圧ＶＢＩＡＳが、所定の電圧レベルよりもバイアスが深い状態のときには、クロック生成回路１００のクロック発生動作を、その検出信号ＤＥＴに従って停止させる。それにより、不必要な消費電流が生じるのを防止し、また、出力バッファ１０のバックゲートバイアスを所定電圧レベルに維持して正確に試験を行なう。
【０２０１】
図２２は、図２１に示すレベル検知回路１０４の構成の一例を示す図である。図２２に示すレベル検知回路１０４Ｎは、バイアス電圧ＶＰＷのレベルを検出し、その検出結果に従って検出信号ＤＥＴＮを生成する。
【０２０２】
図２２において、レベル検知回路１０４Ｎは、バイアス電圧入力ノードＮＤ１０とノードＮＤ１１の間に直列に接続されるＰチャネルＭＯＳトランジスタ１０４ａ−１０４ｃと、ノードＮＤ１１と接地ノードの間に接続される高抵抗抵抗素子１０４ｄと、ノードＮＤ１１の電圧信号を反転して検出信号ＤＥＴＮを生成するインバータ１０４ｅを含む。
【０２０３】
ＭＯＳトランジスタ１０４ａおよび１０４ｂは、それぞれ、ゲートおよびドレインが相互接続されて、ダイオードモードで動作し、導通時、しきい値電圧の絶対値Ｖｔｈｐの電圧降下を生じさせる。ＭＯＳトランジスタ１０４ｃは、そのゲートに電源電圧ＶＤＤを受ける。インバータ１０４ｅは、その動作電源電圧として、電源電圧ＶＤＤを受ける。これは、クロック生成回路１００およびポンプ回路１０２が、出力回路専用に与えられる出力専用電源電圧ＶＤＤを動作電源電圧として受けるためである。しかしながら、これらのクロック生成回路１００およびポンプ回路１０２が電源電圧ＶＣＣを動作電源電圧として受ける場合には、インバータ１０４ｅは、動作電源電圧として、電源電圧ＶＣＣを受けてもよい。
【０２０４】
この図２２に示すレベル検知回路１０４の構成において、バイアス電圧入力ノードＮＤ１０に与えられるバイアス電圧ＶＮＷが、電圧ＶＤＤ＋３・Ｖｔｈｐの以上の電圧レベルのときには、ＭＯＳトランジスタ１０４ａ−１０４ｃがすべて導通し、ノードＮＤ１１の電圧レベルは、高抵抗の抵抗素子１０４ｄの抵抗による電圧降下のため、ハイレベルとなり、インバータ１０４ｅからの検出信号ＤＥＴＮがＬレベルとなり、クロック生成回路１００のクロック生成動作が停止される。
【０２０５】
一方、このバイアス電圧ＶＮＷが、電圧ＶＤＤ＋３・Ｖｔｈｐ以下のときには、ＭＯＳトランジスタ１０４ｃのソース−ゲート間電圧が、しきい値電圧の絶対値Ｖｔｈｐ以下となり、このＭＯＳトランジスタ１０４ｃが非導通状態となり、バイアス電圧入力ノードＮＤ１０からノードＮＤ１１への充電電流が流れる経路が遮断される。ノードＮＤ１１は、抵抗素子１０４ｄにより、接地電圧レベルに駆動される。応じて、インバータ１０４ｅからの検出信号ＤＥＴＮがＨレベルとなり、クロック生成回路１０のクロック生成動作が起動される。
【０２０６】
したがって、この図２２に示すレベル検知回路１０４Ｎを用いた場合、Ｎウェル領域に印加されるバイアス電圧ＶＮＷの電圧レベルは、ＶＤＤ＋３・Ｖｔｈｐの電圧レベルに設定される。
【０２０７】
図２３は、レベル検知回路１０４の、Ｐウェル領域に印加されるバイアス電圧ＶＰＷに対する構成を示す図である。図２３において、レベル検知回路１０４Ｐ（１０４）は、バイアス電圧入力ノードＮＤ１２と内部ノードＮＤ１３の間に直列に接続されるＮチャネルＭＯＳトランジスタ１０４ｅ−１０４ｇと、電源ノードと内部ノードＮＤ１３の間に接続される高抵抗の抵抗素子１０４ｈと、内部ノードＮＤ１３の電圧レベルを反転するインバータ１０４ｉと、インバータ１０４ｉの出力信号を反転して検出信号ＤＥＴＰを生成するインバータ１０４ｊを含む。バイアス入力ノードＮＤ１２に、バイアス電圧ＶＰＷが与えられる。
【０２０８】
ＭＯＳトランジスタ１０４ｅは、ゲートに接地電圧を受け、またＭＯＳトランジスタ１０４ｆおよび１０４ｇの各々は、ゲートおよびドレインが相互接続されてダイオードモードで動作する。ＭＯＳトランジスタ１０４ｆおよび１０４ｇは、導通時、しきい値電圧Ｖｔｈｎの電圧降下を生じさせる。ＭＯＳトランジスタ１０４ｅは、そのソース電圧が、−Ｖｔｈｎとなると導通する。ここで、ＭＯＳトランジスタ１０４ｅ−１０４ｇのしきい値電圧はすべて等しいと想定している。
【０２０９】
この図２３に示すレベル検知回路１０４Ｐの構成において、バイアス電圧ＶＰＷが、−３・Ｖｔｈｎ以下のときには、ＭＯＳトランジスタ１０４ｅのゲート−ソース間電圧が、電圧Ｖｔｈｎ以上となり、ＭＯＳトランジスタ１０４ｅ−１０４ｇが導通し、ノードＮＤ１３は、負電圧レベルに駆動される。応じて、インバータ１０４ｊからの検出信号ＤＥＴＰが、Ｌレベルとなり、対応のクロック生成回路のクロック発生動作が停止され、バイアス電圧ＶＰＷを生成するポンプ回路１０２のポンプ動作が停止される。
【０２１０】
一方、バイアス電圧ＶＰＷが、電圧−３・Ｖｔｈｎよりも高い電圧レベルとなると、ＭＯＳトランジスタ１０４ｅのゲート−ソース間電圧は、しきい値電圧Ｖｔｈｎ以下となり、ＭＯＳトランジスタ１０４ｅがオフ状態となる。応じてノードＮＤ１３が、高抵抗抵抗素子１０４ｈにより、プルアップされてＨレベルとなり、インバータ１０４ｊからの検出信号ＤＥＴＰがＨレベルとなる。応じて、クロック生成回路１００からのクロック信号が生成されてポンプ回路１０２がポンプ動作を行なってバイアス電圧ＶＰＷの電圧レベルを低下させる。
【０２１１】
したがって、この図２３に示すレベル検知回路１０４Ｐを利用する場合、バイアス電圧ＶＰＷの電圧レベルは、−３・Ｖｔｈｎの電圧レベルに維持される。
【０２１２】
図２４は、図２１に示すクロック生成回路１００の構成の一例を示す図である。図２４において、クロック生成回路１００は、検出信号ＤＥＴとクロック信号ＣＬＫを受ける２入力ＮＡＮＤゲート１００ａと、ＮＡＮＤゲート１００ａの出力信号を受ける偶数段の縦続接続されるインバータ１００ｂ−１００ｇを含む。最終段のインバータ１００ｇから、クロック信号ＣＬＫが生成される。
【０２１３】
この検出信号ＤＥＴは、図２２に示す検出信号ＤＥＴＮまたは、図２３に示す検出信号ＤＥＴＰに対応する。
【０２１４】
図２４に示すクロック生成回路１００の構成において、検出信号ＤＥＴがＬレベルのときには、ＮＡＮＤゲート１００ａの出力信号はＨレベルに固定され、応じてクロック信号ＣＬＫは、Ｈレベルに固定される。検出信号ＤＥＴがＨレベルのときには、ＮＡＮＤゲート１００ａが、インバータとして動作し、ＮＡＮＤゲート１００ａとインバータ１００ｂ−１００ｇとにより、奇数段のインバータがリング状に接続されてリング発振器が形成され、クロック生成回路１００が発振動作を行ない、クロック信号ＣＬＫが所定の周期で変化する。このクロック信号ＣＬＫの発振周期は、ＮＡＮＤゲート１００ａおよびインバータ１００ｂ−１００ｇのゲート遅延により決定される。
【０２１５】
したがって、図２２および図２３に示すレベル検知回路１０４Ｎおよび１０４Ｐにおいて、バイアス電圧ＶＮＷおよびＶＰＷの、バイアスが深くなった場合（所定電圧レベルよりそのバイアス電圧の絶対値が大きくなった場合）、検出信号ＤＥＴがＬレベルとなり、クロック発生動作が停止される。
【０２１６】
［クロック生成回路の変更例］
図２５は、図２１に示すクロック生成回路１００の変更例の構成を示す図である。図２５において、クロック生成回路１００は、図２４に示すクロック信号ＣＬＫを発生する部分に加えて、さらに、クロック信号ＣＬＫに従って３相のポンプ制御信号ＰＨＩ１、ＰＨＩ２、およびＰＨＩ３を生成するポンプ制御信号発生部を含む。
【０２１７】
図２５において、ポンプ制御信号発生部は、クロック信号ＣＬＫを反転するインバータ１１０と、インバータ１１０の出力信号ＰＨ１を所定時間遅延する遅延回路１１１と、遅延回路１１１の出力信号ＰＨ２を所定時間遅延する遅延回路１１２と、インバータ１１０の出力信号ＰＨ１と遅延回路１１２の出力信号ＰＨ３とを受けてポンプ制御信号ＰＨＩ１を生成するＮＡＮＤ回路１１３と、インバータ１１０の出力信号ＰＨ１と遅延回路１１２の出力信号ＰＨ３とを受けてポンプ制御信号ＰＨＩ２を生成するＮＯＲ回路１１４と、遅延回路１１１の出力信号ＰＨ２と遅延回路１１２の出力信号ＰＨ３とを受けてポンプ制御信号ＰＨ３を生成するＮＡＮＤ回路１１５を含む。
【０２１８】
ＮＡＮＤ回路１１３は、ＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号を受ける２段の縦続接続されるインバータとを含む。ＮＯＲ回路１１４は、ＮＯＲゲートと、このＮＯＲゲートの出力信号を受ける２段の縦続接続されるインバータを含む。ＮＡＮＤ回路１１５は、ＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号を受ける２段の縦続接続されるインバータを含む。
【０２１９】
図２６は、図２５に示すポンプ制御信号発生部の動作を示すタイミング図である。以下、図２６を参照して、図２５に示すポンプ制御信号発生部の動作について説明する。
【０２２０】
インバータ１１０の出力信号ＰＨ１は、クロック信号ＣＬＫと相補な信号である。遅延回路１１１の出力信号ＰＨ２は、インバータ１１０の出力信号ＰＨ１に対して所定時間の遅延を有する信号である。また、遅延回路１１２の出力信号は、遅延回路１１１の出力信号ＰＨ２に対し所定の遅延時間を有する。
【０２２１】
ＮＡＮＤ回路１１３は、信号ＰＨ１およびＰＨ３がともにＨレベルのときに、ポンプ制御信号ＰＨＩ１を、Ｌレベルに設定する。したがって、このポンプ制御信号ＰＨＩ１は、インバータ１１０の出力信号ＰＨ１の立下がりに応答してＨレベルとなり、また、遅延回路１１２の出力信号ＰＨ３の立上がりに応答してＬレベルに立下がる。
【０２２２】
ＮＯＲ回路１１４は、信号ＰＨ１およびＰＨ３がともにＬレベルのときに、ポンプ制御信号ＰＨＩ２をＨレベルに設定する。したがって、このポンプ制御信号ＰＨＩ２は、遅延回路１１２の出力信号ＰＨ３の立下がりに応答してＨレベルに立上がり、またインバータ１１０の出力信号ＰＨ１の立上がりに応答してＬレベルに立下がる。
【０２２３】
ＮＡＮＤ回路１１５は、信号ＰＨ２およびＰＨ３がともにＨレベルのときに、ポンプ制御信号ＰＨＩ３をＬレベルに設定する。したがって、このポンプ制御信号ＰＨＩ３は、遅延回路１１１の出力信号ＰＨ２の立下がりに応答してＨレベルに立上がり、遅延回路１１２の出力信号ＰＨ３の立上がりに応答してＬレベルに立下がる。
【０２２４】
これらの３相のポンプ制御信号ＰＨＩ１−ＰＨＩ３を用いて、ポンプ回路１０２におけるチャージポンプ動作を制御する。
【０２２５】
図２７は、図２５に示すポンプ制御信号ＰＨＩ１−ＰＨＩ３に従ってチャージポンプ動作を行なうポンプ回路の構成の一例を示す図である。図２７においては、通常動作モード時に高電圧Ｖｐｐレベルに設定されるバイアス電圧ＶＮＷを発生するポンプ回路の構成を示す。
【０２２６】
図２７において、ポンプ回路１０２は、ポンプ制御信号ＰＨＩ１を受けるインバータ１２０と、ポンプ制御信号ＰＨＩ２を受ける２段の縦続接続されるインバータで構成されるバッファ回路１２１と、ポンプ制御信号ＰＨＩ３とモード指示信号ＭＯＤを受けるＯＲ回路１２２と、インバータ１２０の出力信号に従ってそのポンプ動作により（容量結合を介して）ノードＮＤ２０の電圧レベルを設定するＭＯＳキャパシタ１２４と、バッファ回路１２１の出力信号に従ってポンプ動作を行なってノードＮＤ２１の電圧レベルを設定するＭＯＳキャパシタ１２５と、ＮＯＲ回路１２２の出力信号に従ってポンプ動作を行なってノードＮＤ２２の電圧レベルを設定するＭＯＳキャパシタ１２６と、ノードＮＤ２０を、電圧ＶＤＤ−Ｖｔｈｎレベルにプリチャージするダイオード接続されるＮチャネルＭＯＳトランジスタ１２３と、ノードＮＤ２０の電圧レベルに従って選択的に導通し、導通時ノードＮＤ２２を電源電圧ＶＤＤレベルにプリチャージするＮチャネルＭＯＳトランジスタ１２７と、ノードＮＤ２０の電圧レベルに従って選択的に導通し、導通時ノードＮＤ２１を電圧ＶＤＤレベルにプリチャージするＮチャネルＭＯＳトランジスタ１２８と、ノードＮＤ２１の電圧レベルに従って選択的に導通し、導通時ノードＮＤ２２の電荷を出力ノードへ伝達してバイアス電圧ＶＮＷを生成するＮチャネルＭＯＳトランジスタ１２９を含む。
【０２２７】
ＭＯＳキャパシタ１２４−１２６の各々は、ＰチャネルＭＯＳトランジスタで形成される。
【０２２８】
この図２７に示すポンプ回路１０２の構成は図１１に示すポンプ回路の構成と等価であり、単相のクロック信号ＣＬＫに代えて３相のポンプ制御信号ＰＨＩ１−ＰＨＩ３が用いられる。
【０２２９】
図２８は、図２７に示すポンプ回路の動作を示すタイミング図である。以下、図２８を参照して、図２７に示すポンプ回路の動作について説明する。
【０２３０】
通常動作モード時においては、モード指示信号ＭＯＤはＬレベルに維持される。ノードＮＤ２０は、ＭＯＳトランジスタ１２３により、その下限が、電圧ＶＤＤ−Ｖｔｈｎレベルにクランプされる。
【０２３１】
ポンプ制御信号ＰＨＩ１が、Ｈレベルに立上がると、インバータ１２０の出力信号がＬレベルに立下がり、ＭＯＳキャパシタ１２４の容量結合（ポンプ動作）により、ノードＮＤ２０の電圧レベルが低下し、ノードＮＤ２０の電圧レベルが、ＭＯＳトランジスタ１２３により電圧ＶＤＤ−Ｖｔｈｎにクランプされる。応じて、ＭＯＳトランジスタ１２７および１２８が非導通状態となる。ノードＮＤ２２およびＮＤ２１が、電源ノードから分離され、これらのノードＮＤ２２およびＮＤ２１の電源電圧ＶＤＤレベルへのプリチャージ動作が完了する。
【０２３２】
次いで、ポンプ制御信号ＰＨＩ３が、Ｈレベルに立上がる。モード指示信号ＭＯＤは、Ｌレベルに設定されており、ＯＲ回路１２２の出力信号がＨレベルに立上がる。応じて、ノードＮＤ２２の電圧レベルが、ＭＯＳキャパシタ１２６のポンプ動作により、そのプリチャージ電圧ＶＤＤレベルからさらに電圧ＶＤＤ上昇し、２・ＶＤＤレベルに設定される。ノードＮＤ２０の電圧レベルは、ＶＤＤ−Ｖｔｈｎの電圧レベルであり、ノードＮＤ２２の電圧２・ＶＤＤよりも低いため、ＭＯＳトランジスタ１２７は非導通状態を維持する。
【０２３３】
次いで、ポンプ制御信号ＰＨＩ２が、Ｈレベルに立上がり、バッファ回路１２１の出力信号がＨレベルとなり、応じてノードＮＤ２１の電圧レベルがＭＯＳキャパシタ１２５の容量結合（ポンプ動作）により、２・ＶＤＤの電圧レベルまで上昇し、応じてＭＯＳトランジスタ１２９が導通する。この場合においても、ノードＮＤ２１の電圧レベルは、２・ＶＤＤであり、ノードＮＤ２０の電圧レベルよりも高いため、ＭＯＳトランジスタ１２８は、ＭＯＳトランジスタ１２７と同様、非導通状態を維持する。
【０２３４】
ＭＯＳトランジスタ１２９は、バイアス電圧ＶＮＷが、ノードＮＤ２２の電圧２・ＶＤＤよりもＶｔｈｎ以上低い場合には導通し、ノードＮＤ２２から出力ノードへ正電荷を供給し、バイアス電圧ＶＮＷの電圧レベルを上昇させる。実際には、図２２に示すレベル検知回路１０４により、バイアス電圧ＶＮＷの上限電圧レベルが設定される（たとえば、ＶＤＤ＋３・Ｖｔｈｎ）。
【０２３５】
ポンプ制御信号ＰＨＩ２が、Ｌレベルに立下がると、ノードＮＤ２１の電圧レベルが、電源電圧ＶＤＤレベルに低下し、ＭＯＳトランジスタ１２９が、非導通状態となり（バイアス電圧ＶＮＷが、電源電圧ＶＤＤよりも高い場合）、正電荷の供給動作が完了する。
【０２３６】
次いで、ポンプ制御信号ＰＨＩ１が、ＨレベルからＬレベルに立下がり、インバータ１２０の出力信号がＨレベルとなり、ノードＮＤ２０の電圧レベルが、上昇し、ＭＯＳトランジスタ１２３のクランプ電圧ＶＤＤ−Ｖｔｈｎレベルから電圧２・ＶＤＤレベルとなる。ノードＮＤ２１の電圧レベルは、ポンプ制御信号ＰＨＩ２の立下がりに応答して、電源電圧ＶＤＤレベルに低下しており、ＭＯＳトランジスタ１２８がオン状態となり、ノードＮＤ２１が電源電圧ＶＤＤレベルに再びプリチャージされる。
【０２３７】
また、ポンプ制御信号ＰＨＩ１の立下りとほぼ同一タイミングでポンプ制御信号ＰＨＩ３がＬレベルに立下り、ノードＮＤ２２の電圧レベルは、充電電圧レベルから低下する。しかしながら、ＭＯＳトランジスタ１２７が、ノードＮＤ２０のプリチャージにより導通し、ノードＮＤ２２は、電源電圧ＶＤＤレベルにプリチャージされる。
【０２３８】
以降、上述のプリチャージおよび正電荷の供給動作が繰り返し行なわれる。３相のポンプ制御信号ＰＨＩ１、ＰＨＩ２およびＰＨＩ３に従って、ＭＯＳキャパシタ１２４−１２６によるポンプ動作が行なわれ、バイアス電圧ＶＮＷが、レベル検知回路の設定する電圧レベルに維持される。
【０２３９】
３相のポンプ制御信号ＰＨＩ１−ＰＨＩ３を利用することにより、内部ノードのプリチャージ動作と電荷のポンプ動作とが交互に行なわれ、電荷の電源ノードへの流出等を確実に防止することができ、ノードＮＤ２２に供給された電荷をバイアス電圧ＶＮＷ生成のために全て利用することができ、ポンプ効率を改善することができる。
【０２４０】
モード指示信号ＭＯＤがＨレベルに設定されたときには、ＯＲ回路１２２の出力信号がＨレベルとなり、ノードＮＤ２２は、ポンプ制御信号ＰＨＩ１に従って、ＭＯＳトランジスタ１２７を介して電源電圧ＶＤＤレベルに設定される。ノードＮＤ２１が、ポンプ制御信号ＰＨＩ２に従って、電源電圧ＶＤＤと電圧２・ＶＤＤの間で変化するため、ＭＯＳトランジスタ１２９が確実に導通して、ノードＮＤ２２の電圧を出力ノードに伝達する。従って、バイアス電圧ＶＮＷは、テスト動作モードにおいては、電源電圧ＶＤＤレベルに維持される。
【０２４１】
この図２７に示すポンプ回路を用い、３相のポンプ制御信号を利用することにより、ノードＮＤ２２またはバイアす電圧ＶＮＷの出力ノードからの電荷の逆流を防止することができ、効率的にポンプ動作を行なってバイアス電圧ＶＮＷを生成することができる。
【０２４２】
図２９は、バイアス電圧ＶＰＷを生成するポンプ回路１０２の構成の一例を示す図である。ポンプ回路１０２へは、図２５に示すポンプ制御信号ＰＨＩ−ＰＨＩ３の反転信号ＺＰＨＩ１、ＺＰＨＩ２およびＺＨＩ３が、ポンプ制御信号として与えられる。これらのポンプ制御信号ＺＰＨＩ１−ＺＰＨＩ３は、単にインバータを用いてポンプ制御信号ＰＨＩ１−ＰＨＩ３から生成することができる。
【０２４３】
図２９において、ポンプ回路１０２は、補のポンプ制御信号ＺＰＨＩ１を受けるインバータ１３０と、補のポンプ制御信号ＺＰＨＩ２を受けるバッファ回路１３１と、モード指示信号ＭＯＤと補のポンプ制御信号ＺＰＨＩ３を受けるＯＲ回路１３２と、インバータ１３０の出力信号に従ってポンプ動作によりノードＮＤ３０の電位レベルを設定するＭＯＳキャパシタ１３４と、バッファ回路１３１の出力信号に従ってノードＮＤ３１へポンプ動作により電荷を供給するＭＯＳキャパシタ１３５と、ＯＲ回路１３２の出力信号に従ってノードＮＤ３２へポンプ動作により電荷を供給するＭＯＳキャパシタ１３６と、ノードＮＤ３０の上限電圧レベルを、しきい値電圧の絶対値ＶｔｈｐレベルにクランプするＰチャネルＭＯＳトランジスタ１３３と、ノードＮＤ３０の電圧レベルに従って導通し、導通時ノードＮＤ３２を、接地電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタ１３７と、ノードＮＤ３０の電圧レベルに従って選択的に導通し、導通時ノードＮＤ３１を、接地電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタ１３８と、ノードＮＤ３１の電圧レベルに従って選択的に導通し、導通時出力ノードからノードＮＤ３２へ正の電荷を伝達するＰチャネルＭＯＳトランジスタ１３９を含む。
【０２４４】
この図２９に示すポンプ回路１０２の構成は、図２７に示すバイアス電圧ＶＮＷを生成するポンプ回路と、ＭＯＳトランジスタの極性および電源極性がすべて反転されている。したがって、図２９に示すポンプ回路も、図２７に示すポンプ回路と同様のポンプ動作を実行する。
【０２４５】
図３０は、図２９に示すポンプ回路１０２の動作を示すタイミング図である。以下、図３０を参照して、図２９に示すポンプ回路の動作について説明する。
【０２４６】
いま、モード指示信号ＭＯＤはＬレベルに設定されて、通常動作モードが指定されているとする。
【０２４７】
ポンプ制御信号ＺＰＨＩ１がＬレベルに低下すると、インバータ１３０の出力信号が立上り、ノードＮＤ３０の電圧レベルはＭＯＳキャパシタのポンプ動作により、電圧レベルが上昇する。ノードＮＤ３０の電圧上昇に応じてＭＯＳトランジスタ１３３が導通し、このノードＮＤ３０の電圧レベルは、ＭＯＳトランジスタ１３３により、電圧Ｖｔｈｐレベルにクランプされる。
【０２４８】
補のポンプ制御信号ＰＨＩ１が、Ｈレベルに立上がると、インバータ１３０の出力信号がＬレベルとなり、ＭＯＳキャパシタ１３４により、ノードＮＤ３０の電圧レベルが低下する。したがって、補のポンプ制御信号ＺＰＨＩ１の立上がりに応答してノードＮＤ３０の電圧レベルが、電圧Ｖｔｈｐ−ＶＤＤレベルに低下する。応じて、ＭＯＳトランジスタ１３７および１３８が導通し、ノードＮＤ３２およびＮＤ３１が、それぞれ、接地電圧レベルにプリチャージされる。
【０２４９】
補のポンプ制御信号ＺＰＨＩ１によるプリチャージ動作が完了すると、補のポンプ制御信号ＺＰＨＩ１がＬレベルに立下り、インバータ１３０の出力信号がＨレベルに立上り、応じてノードＮＤの３０の電圧が上昇し、ＭＯＳトランジスタ１３７および１３８が非導通状態となる。
【０２５０】
次いで、補のポンプ制御信号ＺＰＨＩ３が、Ｌレベルに立下がり、ＯＲ回路１３２の出力信号がＬレベルとなる（モード信号ＭＯＤは、Ｌレベルに設定されている）。応じて、ＭＯＳキャパシタ１３６のポンプ動作により、ノードＮＤ３２の電圧レベルが接地電圧ＧＮＤレベルから−ＶＤＤレベルに低下する。この状態においては、ノードＮＤ３２の電圧レベルが−ＶＤＤに低下したとき、ノードＮＤ３０の電圧レベルは、電圧Ｖｔｈｐであり、ＭＯＳトランジスタ１３７は、非導通状態を維持する。ノードＮＤ３２は、接地ノードから分離され、ノードＮＤ３２は、負電圧−ＶＤＤレベルに維持される。
【０２５１】
次いで、補のポンプ制御信号ＺＰＨＩ２が、Ｌレベルに立下がり、応じてバッファ回路１３１の出力信号がＬレベルとなり、ノードＮＤ３１がＭＯＳキャパシタ１３５のポンプ動作により、電圧−ＶＤＤレベルに低下する。ノードＮＤ３１の電圧レベルの低下に従って、ＭＯＳトランジスタ１３９が導通し、ノードＮＤ３２の電圧−ＶＤＤに従ってバイアス電圧ＶＰＷの電圧レベルを低下させる。
【０２５２】
この場合、バイアス電圧ＶＰＷの、最低到達電圧は、ＭＯＳトランジスタ１３９のしきい値電圧の絶対値をＶｔｈｐとすると、電圧Ｖｔｈｐ−ＶＤＤレベルとなる。
【０２５３】
補のポンプ制御信号ＺＰＨＩ２がＨレベルに立上がると、ノードＮＤ３１が接地電圧レベルに上昇し、応じてＭＯＳトランジスタ１３９が非導通状態となり、バイアス電圧ＶＰＷからのノードＮＤ３２への電荷の転送が停止される。
【０２５４】
次いで、補のポンプ制御信号ＺＰＨＩ１がＨレベルに立上がり、応じてインバータ１３０の出力信号がＬレベルとなり、ノードＮＤ３０が、負電圧レベルに再び駆動され、ＭＯＳトランジスタ１３７および１３８が導通し、ノードＮＤ３２およびＮＤ３１が接地電圧レベルにプリチャージされる。
【０２５５】
この補のポンプ制御信号ＺＰＨＩ１の立上りとほぼ同じタイミングで補のポンプ制御信号ＺＰＨＩ３がＨレベルとなり、ノードＮＤ３２へ正電荷が供給されその電圧レベルが上昇し、ノードＮＤ３２は、ＭＯＳトランジスタ１３７により接地電圧レベルに維持される。
【０２５６】
以降、上述の動作が繰り返し実行され、ノードＮＤ３２から出力ノードに負電荷が供給され、バイアス電圧ＶＰＷの電圧レベルが低下する。このバイアス電圧ＶＰＷの電圧レベルは、図２３に示すレベル検出回路により所定電圧レベルに維持される。
【０２５７】
したがって、この図２９に示すポンプ回路を用いても、ノードＮＤ３２のプリチャージ動作およびポンプ動作を交互に行なうことができ、効率的に負電荷をノードＮＤ３２から出力ノードへ伝達して、バイアス電圧ＶＰＷの電圧レベルを低下させることができる。
【０２５８】
モード指示信号ＭＯＤがＨレベルに設定されたときには、ＯＲ回路１３２の出力信号がＨレベルとなり、ＭＯＳキャパシタ１３６のポンプ動作は停止される。その場合には、ＭＯＳトランジスタ１３７および１３８により、補のポンプ制御信号ＺＰＨＩ１およびＺＰＨＩ２に従って、ノードＮＤ３２が接地電圧レベルに設定され、また、ノードＮＤ３１が電圧−ＶＤＤと接地電圧の間で変化し、バイアス電圧ＶＰＷが、ＭＯＳトランジスタ１３９により接地電圧ＧＮＤレベルに維持される。
【０２５９】
したがって、内部で、ウェルバイアス電圧ＶＰＷおよびＶＮＷをポンプ回路を用いて生成し、またレベル検知回路を用いてこのウェルバイアス電圧ＶＰＷおよびＶＮＷの電圧レベルを所望の電圧レベルに設定することができ、ＳＩＰ実装時におけるテスト用の出力バッファ回路の出力容量を十分に小さくすることができる（出力トランジスタのＰＮ接合容量を十分低減することができる）。
【０２６０】
また、このテスト用の出力バッファの出力トランジスタのウェルバイアスをＳＩＰ実装時十分深くすることにより、このテスト用出力バッファ回路のリーク電流（サブスレッショルド電流）を低減することができる（しきい値電圧の絶対値が、ウェルバイアスが深くなるにつれて、大きくなるため）。
【０２６１】
［レベル検知回路の構成２］
図３１は、図２１に示すレベル検知回路１０４の他の構成を示す図である。図３１においては、バイアス電圧ＶＮＷのレベルを検出するレベル検知回路１０４Ｎの構成を示す。図３１において、レベル検知回路１０４Ｎは、バイアス電圧入力ノードと接地ノードの間に直列接続される高抵抗の抵抗素子１４０および１４１と、基準電圧ＶＲＥＦＮとノードＮＤ４０の電圧レベルを比較する比較回路１４２と、比較回路１４２の出力信号を反転して検出信号ＤＥＴＮを生成するインバータバッファ１４３を含む。
【０２６２】
抵抗素子１４０および１４１は、その抵抗値により、バイアス電圧ＶＮＷを抵抗分割した電圧をノードＮＤ４０に生成する。これらの抵抗素子１４０および１４１は、十分大きな抵抗値を有しており、この分圧回路における消費電流は十分に小さくされる。抵抗素子１４０および１４１として、サイズが十分小さくされた抵抗接続されたＭＯＳトランジスタが用いられても良い。それらのチャネル抵抗によりバイアス電圧ＶＮＷを分圧する。
【０２６３】
比較回路１４２は、ノードＮＤ４０の電圧レベルが基準電圧ＶＲＥＦＮよりも高いときにはハイレベルの信号を出力し、ノードＮＤ４０の電圧レベルが基準電圧ＶＲＥＦＮよりも低いときにはローレベルの信号を出力する。
【０２６４】
インバータバッファ１４３は、この比較回路１４２の（アナログ）出力信号をバッファ処理して、（デジタル）検出信号ＤＥＴＮを、ＨレベルまたはＬレベルに設定する。
【０２６５】
この図３１に示すレベル検知回路１０４Ｎを利用する場合、抵抗素子１４０および１４１により、ノードＮＤ４０に、電源電圧ＶＤＤよりも低い電圧を比較電圧として生成することができる。この図３１に示すレベル検知回路を用いた場合、バイアス電圧ＶＮＷの電圧レベルは、抵抗素子１４０および１４１の抵抗値をＲ１４０およびＲ１４１とすると、次式で表わされる。
【０２６６】
ＶＮＷ＝ＶＲＥＦＮ・（Ｒ１４０＋Ｒ１４１）／Ｒ１４１
この比較回路１４２を利用することにより、正確に、バイアス電圧ＶＮＷの電圧レベルを検出して、検出信号ＤＥＴＮを生成することができる。また、分圧回路により、この比較回路１４２の最も感度の良い領域で比較回路１４２を動作させることができ、正確にバイアス電圧ＶＮＷの電圧レベルを所望の電圧レベルに設定することができる。
【０２６７】
図３２は、図２１に示すレベル検知回路１０４の、バイアス電圧ＶＰＷの電圧レベルを検出する回路１０４Ｐの構成を示す図である。
【０２６８】
図３２において、レベル検知回路１０４Ｐは、電源ノードとバイアス電圧入力ノードの間に直列に接続される抵抗素子１４５および１４６と、ノードＮＤ４２上の電圧と基準電圧ＶＲＥＦＰとを比較する比較回路１４７と、比較回路１４７の出力信号をバッファ処理して検出信号ＤＥＴＰを生成するインバータバッファ１４８を含む。
【０２６９】
ノードＮＤ４２に、電圧ＶＤＤ−ＶＰＷを抵抗素子１４５および１４６により抵抗分割した電圧が現われる。
【０２７０】
比較回路１４７は、ノードＮＤ４２の電圧レベルが基準電圧ＶＲＥＦＰよりも低い場合にはハイレベルの信号を出力し、ノードＮＤ４２の電圧が、基準電圧ＶＲＥＦＰよりも高い場合には、ローレベルの信号を出力する。
【０２７１】
インバータバッファ１４８は、この比較回路１４７の（アナログ）出力信号をバッファ処理して、２値の検出信号ＤＥＴＰを生成する。
【０２７２】
したがって、この図３２に示すレベル検知回路１０４Ｐにより、バイアス電圧ＶＰＷは、次式で表わされる電圧レベルに設定される。
【０２７３】
ＶＰＷ＝ＶＤＤ−ＶＲＥＦＰ・（Ｒ１４５＋Ｒ１４６）／Ｒ１４６
ここで、Ｒ１４５およびＲ１４６は、抵抗素子１４５および１４６の抵抗値を示す。
【０２７４】
したがって、抵抗素子１４５および１４６による抵抗分割を利用することにより、ノードＮＤ４２に、接地電圧レベルより高い電圧を生成することができ、比較回路１４７の最も感度の良い領域で、正確に比較動作を行なうことができ、バイアス電圧ＶＰＷの電圧レベルを所望の電圧レベルに正確に設定することができる。
【０２７５】
なお、抵抗素子１４５および１４６は、抵抗接続されたＭＯＳトランジスタで構成されてもよい。分圧回路の消費電流を、ＭＯＳトランジスタのサイズを調整して、それらの電流駆動力を十分に小さくすることにより、低減することができる。
【０２７６】
以上のように、このバイアス発生回路において、ポンプ回路のポンプ動作を、レベル検知回路の出力信号に従って選択的に活性化することにより、不必要にバイアス電圧が深いバイアス状態に設定されるのを防止することができ、消費電流を低減することができる。特に、基準電圧とバイアス電圧の分圧電圧とを比較することにより、比較回路の最も感度の良い領域で比較動作を行なうことができ、正確にバイアス電圧のレベル検出を行なうことができる。
【０２７７】
また、所望の電圧レベルにバイアス電圧を正確に設定することができ、テスト用出力バッファの出力容量を十分に小さくすることができる。
【０２７８】
また、このテスト用出力バッファのＳＩＰ実装時のリーク電流を低減することができる。
【０２７９】
［レベル検知回路の構成３］
図３３は、図２１に示すレベル検知回路１０４の第３の変更例を示す図である。図３３においては、バイアス電圧ＶＮＷのレベルを検出する検知回路１０４Ｎの構成を示す。図３３に示すレベル検知回路１０４Ｎにおいては、図３１に示すレベル検知回路１０４Ｎにおいて、以下の構成が付加される。すなわち、比較回路１４２に対し、電流源トランジスタ１５０および１５１が設けられ、またインバータバッファ１４３に対し、電流源トランジスタ１５２が設けられる。
【０２８０】
電流源トランジスタ１５０は、導通時、電源ノードから、比較回路１４２へ動作電流を供給し、電源トランジスタ１５１は、導通時，比較回路１４２から接地ノードへ電流を放電する。電流源トランジスタ１５２は導通時、インバータバッファ１４３の動作電流を接地ノードへ放電する。
【０２８１】
電流源トランジスタ１５０は、ＰチャネルＭＯＳトランジスタで構成され、このゲートに、モード指示信号ＭＯＤが与えられる。電流源トランジスタ１５１および１５２は、それぞれ、ＮチャネルＭＯＳトランジスタで構成され、そのゲートに、補のモード指示信号ＺＭＯＤが与えられる。
【０２８２】
この図３３に示すレベル検知回路１０４Ｎの他の構成は、図３１に示すレベル検知回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８３】
テスト動作モード時においては、モード指示信号ＭＯＤがＨレベル、補のモード指示信号ＺＭＯＤがＬレベルに設定される。したがって、この状態においては、バイアス電圧ＶＮＷは、電源電圧ＶＤＤレベルであり、ポンプ動作は行なわれない。このテスト動作時においては、電流源トランジスタ１５０、１５１および１５２がすべて非導通状態となり、比較回路１４２およびインバータバッファ１４３の動作電流の経路が遮断される。これにより、テスト動作時におけるレベル検知回路の消費電流を低減することができる。この消費電流低減により、たとえば、この半導体回路装置が半導体記憶装置のときのスタンバイ状態時の消費電流、および動作電流などを正確に試験することができる。
【０２８４】
なお、この図３３に示すレベル検知回路１０４Ｎの構成において、インバータバッファ１４３および電流源トランジスタ１５２に代えて、モード指示信号ＭＯＤと比較回路１４２の出力信号を受けるＮＯＲ回路が設けられてもよい。この場合、検出信号ＤＥＴＮがハイインピーダンス状態となるのを防止でき、確実に、Ｌレベルに固定することができ、この検出信号ＤＥＴＮのフローティング状態による誤動作を防止することができる。
【０２８５】
また、比較回路１４２は非活性化時Ｈレベルの信号を出力するように、その出力ノードにモード指示信号ＺＭＯＤに応答して選択的に導通するＰチャネルＭＯＳトランジスタが配置されても良い。この場合、インバータバッファ１４３において、放電経路を遮断する電流源トランジスタ１５２は配置しない。これにより、検出信号ＤＥＴＮをＬレベルに固定することができる。また、この場合、インバータバッファ１５２において電流源トランジスタを電源ノード側に配置しても良い。確実に検出信号ＤＥＴＮをＬレベルに固定することができる。
【０２８６】
図３４は、バイアス電圧ＶＰＷのレベルを検出するレベル検知回路１０４Ｐの構成を示す図である。この図３４示すレベル検知回路１０４Ｐにおいては、図３２に示すレベル検知回路の構成において、比較回路１４７に対し、電流源トランジスタ１５５および１５６が設けられ、インバータバッファ１４８に対し電流源トランジスタ１５７が設けられる。
【０２８７】
電流源トランジスタ１５５が、ＰチャネルＭＯＳトランジスタで構成され、そのゲートにモード指示信号ＭＯＤが与えられ、電流源トランジスタ１５６および１５７が、ＮチャネルＭＯＳトランジスタで構成され、そのゲートに補のモード信号ＺＭＯＤが与えられる。
【０２８８】
したがって、この図３４に示すバイアス電圧ＶＰＷのレベルを検出する検知回路１０４Ｐにおいても、テストモード時においては、電流源トランジスタ１５５−１５７が、すべてオフ状態となり、比較回路１４７およびインバータバッファ１４８の消費電流を低減することができる。
【０２８９】
なお、図３３に示すレベル検知回路１０４Ｎにおいて、接地ノードと抵抗素子１４１の間に、モード指示信号ＺＭＯＤに従って選択的に導通するＮチャネルＭＯＳトランジスタが接続されてもよい。テストモード時においてバイアス電圧ＶＮＷ（電源電圧ＶＤＤレベル）入力ノードから接地ノードへ電流が流れる経路を遮断でき、より消費電流を低減することができる。
【０２９０】
また、図３４に示すレベル検知回路１０４Ｐにおいても、電源ノードと抵抗素子１４５の間にモード指示信号ＭＯＤに従って選択的に導通するＰチャネルＭＯＳトランジスタが接続されてもよい。同様、テストモード時において、接地電圧レベルに設定されるバイアス電圧ＶＰＷ入力ノードと電源ノードとの間の電流経路を遮断でき、このレベル検知回路の消費電流を低減することができる。
【０２９１】
［レベル検知回路の構成４］
図３５は、図２１に示すレベル検知回路の第４の構成を示す図である。この図３５に示すレベル検知回路１０４Ｎの構成は、図２２に示すレベル検知回路の構成と以下の点が異なっている。すなわち、図２２に示すインバータ１０４ｅに代えて、モード指示信号ＭＯＤとノードＮＤ１１の電圧を受けて検出信号ＤＥＴＮを生成するＮＯＲ回路１６０が設けられる。図３５に示すレベル検知回路の他の構成は、図２２に示すレベル検知回路１０４Ｎの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２９２】
この図３５に示すレベル検知回路１０４Ｎの構成においては、モード指示信号ＭＯＤがＨレベルのときには、検出信号ＤＥＴＮが、Ｌレベルに固定され、次段のクロック回路を非活性化する。したがって、テスト動作モード時においては、次段のポンプ動作制御用のクロック信号の発生を停止して、ポンプ動作を禁止することにより、テストモード時においてバイアス発生回路の消費電流を低減することができる。
【０２９３】
ＳＩＰ実装時においては、モード指示信号ＭＯＤがＬレベルに設定されるため、ＮＯＲ回路１６０がインバータとして動作し、バイアス電圧ＶＮＷの電圧レベルに従って、検出信号ＤＥＴＮがＨレベルまたはＬレベルに設定される。
【０２９４】
なお、テスト動作時においてポンプ動作制御用のクロック信号の発生を停止させる場合、ポンプ回路が電源電圧をテスト動作モード時に安定に生成することができなくなることが考えられる。この場合、ポンプ回路の出力ノードに、モード指示信号ＺＭＯＤにしたがって電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタを配置することにより、バイアス電圧ＶＮＷをテスト動作時電源電圧レベルに設定することができる。
【０２９５】
図３６は、バイアス電圧ＶＰＷのレベルを検出するレベル検知回路１０４Ｐの構成を示す図である。図３６に示すレベル検知回路１０４Ｐは、図２３に示すレベル検知回路と以下の点で、その構成が異なっている。すなわち、図２３に示すインバータ１０４ｉに代えて、モード指示信号ＭＯＤとノードＮＤ１３の信号を受けるゲート回路１６２が設けられる。このゲート回路１６２の出力信号が、次段の検出信号ＤＥＴＰを生成するインバータ１０４ｊへ与えられる。
【０２９６】
このゲート回路１６２は、モード指示信号ＭＯＤがＨレベルのときにＨレベルの信号を出力する。モード指示信号ＭＯＤがＬレベルのときには、このゲート回路１６２は、ノードＮＤ１３の電圧信号を反転するインバータとして機能する。
【０２９７】
図３６に示すレベル検出回路１０４Ｐの他の構成は図２３に示すレベル検出回路の構成と同様であり、対応する部分には同一参照番号を付し、それらの詳細説明は省略する。
【０２９８】
したがって、この図３６に示すレベル検知回路１０４Ｐの構成の場合、モード指示信号ＭＯＤがＨレベルであり、テストが行なわれるときには、このゲート回路１６２の出力信号がＨレベルに設定される。応じて、インバータ１０４ｊからの検出信号ＤＥＴＰがＬレベルとなり、次段のクロック発生回路におけるクロック発生動作が停止される。
【０２９９】
ＳＩＰ実装時においては、モード指示信号ＭＯＤはＬレベルであり、ゲート回路１６２がインバータとして動作し、バイアス電圧ＶＰＷの電圧レベルに従って検出信号ＤＥＴＰがＨレベルまたはＬレベルに設定される。
【０３００】
この図３６に示すレベル検知回路１０４Ｐの構成においても、テスト動作時においてはモード指示信号ＭＯＤがＨレベルに固定され、ゲート回路１６２および１０４ｊの出力信号の電圧レベルを固定し、これらの回路部分における消費電流を低減する。また、次段のクロック信号の発生動作を停止させ、バイアス電圧ＶＰＷに対するブースト動作を停止させて、テスト動作モード時の消費電流を低減する。
【０３０１】
この図３６に示すレベル検知回路１０４Ｐの構成においてもレベル検出動作を停止してポンプ動作制御用のポンプクロック信号の発生を停止させており、テスト動作モード時に、ポンプ回路が安定に接地電圧を供給することができなくなることが考えられる。この場合、モード指示信号ＭＯＤに応答するＮチャネルＭＯＳトランジスタをポンプ回路の出力ノードに接続し、テスト動作モード時においては、ポンプ回路の出力ノードを接地電圧レベルに固定する。これにより、テスト動作モード時においてバイアス電圧ＶＰＷを接地電圧レベルに固定することができる。
【０３０２】
以上のように、この図３５および図３６に示すレベル検知回路の構成に従えば、テスト動作モード時には、レベル検知回路のレベル検出動作を停止させており、テスト動作時の消費電力を低減することができる。
【０３０３】
また、レベル検出回路の出力信号を非活性状態としてポンプ動作を停止させており、ポンプ回路およびポンプクロック発生回路の消費電流をも削減することができる。
【０３０４】
［レベル検知回路の構成５］
図３７は、図２１に示すレベル検知回路１０４の第５の構成を示す図である。この図３７においては、図２２または図３５に示すレベル検知回路に対応するバイアス電圧ＶＮＷのレベルを検出するレベル検知回路１０４Ｎの構成を示す。
【０３０５】
この図３７に示すレベル検知回路１０４Ｎにおいては、図２２または図３５に示す構成において、ノードＮＤ１１と接地ノードの間に、抵抗素子１０４ｄとして、抵抗素子１０４ｄａ、１０４ｄｂおよび１０４ｄｃが直列に接続される。抵抗素子１０４ｄａおよび１０４ｄｂそれぞれと並列に、溶断可能なリンク素子（ヒューズ素子）１６５ａおよび１６５ｂが接続される。
【０３０６】
ノードＮＤ１１の出力信号は、図２２に示すインバータ１０４ｅへ与えられてもよく、またノードＮＤ１１には図３５に示すＮＯＲゲート１６０が接続されてもよい。
【０３０７】
この図３７に示すレベル検知回路１０４Ｎの構成においては、リンク素子１６５ａおよび１６５ｂを選択的に溶断／非溶断状態に設定することにより、ノードＮＤ１１と接地ノードの間の抵抗値を調整することができ、応じてノードＮＤ１１の電圧レベルを調整することができる。すなわち、ＭＯＳトランジスタ１０４ａ−１０４ｃがすべて導通状態となったとき、バイアス電圧入力ノードＮＤ１０からノードＮＤ１１へ電流が流れる。このノードＮＤ１１の電圧レベルを、次段回路においてＨレベル／Ｌレベルと判定する場合、抵抗素子１０４ｄａ−１０４ｄｃの合成抵抗値を調整することにより、バイアス電圧ＶＮＷの検出レベルを調整することができる。すなわち、バイアス電圧ＶＮＷが十分高くなると、これらのＭＯＳトランジスタ１０４ａ−１０４ｃを介して流れる電流が大きくなる（ＭＯＳトランジスタ１０４ｃのソース−ゲート間電圧差が大きくなるため）。ＭＯＳトランジスタ１０４ｃのドレイン電流が、抵抗素子１０４ｄａ−１０４ｄｃの合成抵抗値により、電圧に変換される。したがって、抵抗素子１０４ｄａ−１０４ｄｃの合成抵抗値を調整することにより、次段回路でＨレベルと判定される電圧レベル（入力論理しきい値）を生成するのに必要とされるＭＯＳトランジスタ１０４ｃのドレイン電流の大きさを調整することができ、応じてドレイン電流を供給するウェルバイアス電圧ＶＮＷの電圧レベルを調整することができる。これにより、リンク素子１６５ａおよび１６５ｂの選択的溶断により、ウェルバイアス電圧ＶＮＷの電圧レベルを調整することができる。
【０３０８】
なお、バイアス電圧ＶＰＷの検出レベルをチューニングする場合には、図２３および図３６に示す抵抗素子１０４ｈを、リンク素子によりその抵抗値をチューニング可能な構成にする。
【０３０９】
以上のように、この図３７に示すレベル検知回路の構成に従えば、電流を電圧信号に変換する抵抗素子の抵抗値をリンク素子によりチューニング可能に設定しており、バイアス電圧の検出電圧レベルを所望の電圧レベルに設定することができる。
【０３１０】
［レベル検知回路の構成６］
図３８は、図２１に示すレベル検知回路の第６の構成を示す図である。この図３８においてはバイアス電圧ＶＮＷの電圧レベルを検出するレベル検知回路１０４Ｎの構成を示す。ノードＮＤ１１の次段には、図２２に示すインバータ１０４ｅおよび図３５に示すＮＯＲ回路１６０のいずれが接続されてもよい。
【０３１１】
この図３８に示すレベル検知回路１０４Ｎにおいては、導通時、しきい値電圧分の電圧降下を生じさせるＭＯＳトランジスタ１０４ａおよび１０４ｂと並列に、溶断可能なリンク素子１６６ａおよび１６６ｂが接続される。このレベル検知回路１０４Ｎの他の構成は、図２２および図３５に示すレベル検知回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３１２】
抵抗素子１４４の抵抗値は十分大きくされ、ＭＯＳトランジスタ１０４ａおよび１４０ｂはダイオードモードで動作する。リンク素子１６６ａおよび１６６ｂの選択的溶断により、ノードＮＤ１０とＭＯＳトランジスタ１０４ｃのソースの間の降下電圧を、０・Ｖｔｈｐ、１・Ｖｔｈｐおよび２・Ｖｔｈｐのいずれかに設定することができる。
【０３１３】
したがって、このバイアス電圧ＶＮＷの検出電圧レベルとして、ＶＤＤ＋Ｖｔｈｐ、ＶＤＤ＋２・ＶｔｈｐおよびＶＤＤ＋３・Ｖｔｈｐのいずれかに設定することができる。すなわち、ＭＯＳトランジスタ１０４ａおよび１０４ｂのしきい値電圧の絶対値のステップで、ウェルバイアス電圧ＶＮＷの電圧レベルを設定することができ、ウェルバイアスを最適値に設定することができる。
【０３１４】
また、このレベル検知回路１０４Ｎにおいては、抵抗素子１４４の抵抗値を十分大きく設定することができ、レベル検知回路全体としての消費電流を低減することができ、ウェルバイアス電圧ＶＮＷのレベル検出動作が、バイアス電圧ＶＮＷの電圧レベルに悪影響を及ぼすのを防止することができる。
【０３１５】
また、バイアス電圧ＶＰＷのレベルを検出するレベル検知回路１０４Ｐに対しては、たとえば図３６に示すＭＯＳトランジスタ１０４ｆおよび１０４ｅと並列にリンク素子を接続し、これらのリンク素子を選択的に溶断する。
【０３１６】
以上のように、このレベル検知回路の第６の構成に従えば、バイアス電圧のレベルシフト用のＭＯＳトランジスタをリンク素子により選択的に短絡しており、ウェルバイアス電圧レベルを最適値に設定することができる。
【０３１７】
［バイアス電圧発生部の構成４］
図３９は、この発明に従うウェルバイアス電圧発生部の第４の構成を示す図である。この図３９に示すウェルバイアス電圧発生部においては、第２の出力バッファ１０の出力トランジスタ２８のウェルバイアスを発生するバイアス発生回路７４が設けられる。このバイアス発生回路７４は、図１０に示す構成と同様、テスト動作モード時に接地電圧ＧＮＤを生成し、ＳＩＰ実装時においては負電圧Ｖｂｂを生成して出力トランジスタ２８のバックゲートへ与える。
【０３１８】
第２の出力バッファ１０のプルアップ用のＰチャネルＭＯＳトランジスタ２７のバックゲートが、電源ノードに接続される。この第２の出力バッファ１０のプルアップ用の出力トランジスタ２７の電源ノードへは、出力回路専用の出力専用電源電圧ＶＤＤが与えられる。したがって、図１０に示すＮウェルバイアス電圧ＶＮＷを発生するためのバイアス発生回路７２は設けられない。図３９に示す第２の出力バッファ回路１０の構成は、図１０に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３１９】
この図３９に示すバイアス電圧発生部においては、ウェルバイアス電圧ＶＰＷを発生するバイアス発生回路７４が配置されるだけであり、バイアス電圧ＶＮＷを発生することは要求されない。したがって、バイアス電圧発生部の回路レイアウト面積を低減することができる。
【０３２０】
ＳＩＰ実装時において、プルアップ用のＭＯＳトランジスタ２７のドレイン接合容量が、出力パッドＯＰＤに結合される。しかしながら、出力プルダウン用のＭＯＳトランジスタ２８のバックゲートへは、ＳＩＰ実装時には負電圧Ｖｂｂが与えられており、その接合容量は十分に小さくされる。したがって、これらの出力トランジスタ２７および２８両者のドレイン接合容量が出力パッドに接続される構成に比べて、出力パッドＯＰＤに対する第２の出力バッファ１０の出力容量を低減することができ、通常動作モード時に対する影響を十分に抑制することができる。
【０３２１】
なお、上述の構成においては、プルダウン用のＮチャネルＭＯＳトランジスタ２８に対してバックゲートバイアスを切替える回路が配置されている。しかしながら、出力プルアップ用のＰチャネルＭＯＳトランジスタ２７に対してバックゲートバイアス電圧ＶＮＷを発生する回路が配置され、出力プルダウン用のＮチャネルＭＯＳトランジスタ２８のゲートが接地電圧レベルに接続されてもよい。通常、ＰチャネルＭＯＳトランジスタは、多数キャリアが、正孔であり、ＮチャネルＭＯＳトランジスタの多数キャリアの電子に較べて移動度が小さく、ＰチャネルＭＯＳトランジスタの電流駆動力は、ＮチャネルＭＯＳトランジスタに較べて小さい。そのため、ＮチャネルＭＯＳトランジスタと同程度の電流駆動力を得るためにＰチャネルＭＯＳトランジスタは、チャネル幅Ｗが、ＮチャネルＭＯＳトランジスタに較べて大きくされ、その占有面積が大きくなる。従って、出力プルアップ用のＰチャネルＭＯＳトランジスタに対して、動作モードに応じてバイアス電圧ＶＮＷの電圧レベルを切替えることにより、ＰチャネルＭＯＳトランジスタの接合容量を通常動作時に小さくすることができ、ＮチャネルＭＯＳトランジスタ２８に対してのみバイアス電圧発生回路７４を配置する構成に較べて、ＰチャネルＭＯＳトランジスタ２７に対してのみバイアス電圧発生回路を配置する場合、より効果的に通常動作時の出力パッドの寄生容量を低減することができる。
【０３２２】
［実施の形態３］
図４０は、この発明の実施の形態３に従う出力バッファの構成を概略的に示す図である。この図４０に示す出力バッファは、図２に示す出力バッファ回路ＯＫＴに配置される。図４０において、出力パッドＯＰＤに対し、１つの出力バッファ回路ＯＫＴ内において１つの出力バッファ２００が設けられる。この出力バッファ２００は、ＳＩＰ実装時およびテスト動作モード時共通に用いられ、内部信号ＲＤに従って出力パッドＯＰＤを駆動する。
この出力バッファ２００に対し、この出力バッファ２００に設けられるプルアップ用の出力トランジスタのバックゲート電圧を電源電圧ＶＤＤとフォワード電圧ＶＦＲＮの一方に設定するスイッチ回路２０２と、この出力バッファ２００に含まれるプルダウン用出力トランジスタのバックゲート電圧を、モード指示信号ＭＯＤに従って接地電圧およびフォワード電圧ＶＦＲＰの一方に設定するスイッチ回路２０４が設けられる。
【０３２３】
フォワード電圧ＶＦＲＮは、好ましくは、電源電圧ＶＤＤよりも低い電圧レベルであり、この出力バッファ２００のプルアップ用出力トランジスタのソース／基板（バックゲート）間のＰＮ接合が、オン状態とならない電圧レベルに設定される。
【０３２４】
また、フォワード電圧ＶＦＲＰは、好ましくは、接地電圧よりも高い電圧レベルであり、かつ出力バッファ２００のプルダウン用出力トランジスタのソース／基板（バックゲート）間のＰＮ接合のビルトイン電圧よりも低い電圧レベルである。
【０３２５】
しかしながら、これらのフォワード電圧ＶＦＲＮおよびＶＦＲＰは、出力トランジスタを、通常動作モード時に較べて、テスト動作モード時に電流駆動力を大きくすることができる電圧レベルであれば良い。すなわち、テスト動作モード時において、出力トランジスタのバックゲートバイアスが、通常動作モード時に較べて浅くされる電圧であれば、これらのフォワード電圧ＶＦＲＮおよびＶＦＲＰとして利用することができる。
【０３２６】
スイッチ回路２０２および２０４は、好ましくは、モード指示信号ＭＯＤが、テスト動作モードを指定するときには、フォワード電圧ＶＦＲＮおよびＶＦＲＰを選択する。したがって、この出力バッファ２００の出力トランジスタのバックゲートバイアスが、より浅くなり、高速で内部読出データＲＤに従って出力パッドＯＰＤを駆動する。
【０３２７】
ＳＩＰ実装時においては、スイッチ回路２０２および２０４は、それぞれ、電源電圧ＶＤＤおよび接地電圧ＧＮＤを選択する。これにより、出力バッファ２００の出力トランジスタは、テスト動作モード時よりも、その電流駆動力が小さくされ、かつバックゲート効果（基板効果）の影響を受けることなく内部読出データＲＤに従って高速で出力パッドＯＰＤを駆動する。
【０３２８】
図４１は、図４０に示す出力バッファ２００の構成をより具体的に示す図である。図４１において、出力バッファ２００へは、前処理内部信号として読出データＲＤＦを受けるリードドライブ回路２１０により内部信号ＲＤが与えられる。リードドライブ回路２１０は、図４１においては、２段の縦続接続されるインバータで構成されるように示す。このリードドライブ回路２１０は、この半導体装置が半導体記憶装置の場合、内部読出データ転送指示信号に従って内部読出データＲＤＦをバッファ処理して内部信号ＲＤを生成する。
【０３２９】
半導体記憶装置と異なる半導体装置の場合、リードドライブ回路２１０は、出力回路前段のバッファ回路であっても良く、また、所定の論理処理を行なうロジック回路であっても良い。
【０３３０】
出力バッファ２００は、内部信号ＲＤに従って、出力パッドＯＰＤを電源電圧ＶＤＤレベルに駆動するプルアップ用出力トランジスタ２００ａと、内部信号ＲＤに従って出力パッドＯＰＤを接地電圧レベルに駆動するプルダウン用出力トランジスタ２００ｂを含む。
【０３３１】
出力トランジスタ２００ａのバックゲート（Ｎウェル）へは、スイッチ回路２０２により、ウェル電圧（バイアス電圧）ＶＮＷが与えられる。出力トランジスタ２００ｂのバックゲート（Ｐウェル）へは、スイッチ回路２０４により、バイアス電圧ＶＰＷが与えられる。
【０３３２】
スイッチ回路２０２は、好ましくは、モード指示信号ＭＯＤがテストモードを指示するときには、フォワード電圧ＶＦＲＮを選択し、通常動作モード時においては、電源電圧ＶＤＤを選択する。スイッチ回路２０４は、好ましくは、モード指示信号ＭＯＤがテスト動作モードを示すときには、フォワード電圧ＶＦＲＰを選択し、このモード指示信号ＭＯＤが通常動作モードを指示するときには、接地電圧を選択する。
【０３３３】
本実施の形態３においては、図４１に示すように、出力パッドＯＰＤには、出力トランジスタ２００ａおよび２００ｂが接続されるだけである。このスイッチ回路２０２および２０４により、動作モードに応じて、選択的にバイアス電圧ＶＮＷおよびＶＰＷの電圧レベルを切換えることにより、出力トランジスタ２００ａおよび２００ｂのしきい値電圧を調整して、その駆動力を調整する。
【０３３４】
なお、出力トランジスタ２００ａおよび２００ｂのバックゲートは、他の回路のバックゲート（ウェル領域）より分離されており、スイッチ回路２０２および２０４のバイアス電圧ＶＮＷおよびＶＰＷが、動作モードに応じて個々に与えられる（図７に示す第２出力バッファ領域のウェル領域参照）。
【０３３５】
なお、この図４０および図４１に示す構成において、通常動作モード時には、バイアス電圧ＶＮＷおよびＶＰＷとして、電源電圧ＶＤＤおよび接地電圧ＧＮＤがそれぞれ選択され、テスト動作モード時にはフォワード電圧ＶＦＲＮおよびＶＦＲＰが選択されている。しかしながら、スイッチ回路２０２は、通常動作モード時には高電圧Ｖｐｐを選択し、テスト動作モード時には、電源電圧ＶＤＤを選択するように構成されてもよい。また、スイッチ回路２０４も、通常動作モード時には、負電圧Ｖｂｂを選択し、テスト動作モード時には、接地電圧を選択するように構成されてもよい。
【０３３６】
この出力バッファ２００において、出力トランジスタ２００ａおよび２００ｂのウェル領域を他の回路のウェル領域から分離し、動作モード時に応じてそのバックゲート電圧レベルを変更する。通常動作モード時には、その電流駆動力をテスト動作モード時に比べて小さくする、すなわち通常動作モード時には、テストモード動作時に比べてウェルバイアスを深くする。これにより、１つの出力バッファ２００を用いて、通常動作モード時には最適な駆動力で出力パッドＯＰＤを内部信号ＲＤに従って駆動し、またテスト動作モード時には大きな駆動力で、出力パッドＯＰＤを介してテストプローブを駆動することができる。
【０３３７】
なお、出力回路の全体の構成は、図２および図９に示す構成と同様であり、１つの出力バッファ回路ＯＫＴにおいて１つの出力バッファ２００が配置される。これにより、出力回路領域のレイアウト面積を低減することができる。
【０３３８】
以上のように、この発明の実施の形態３に従えば、出力バッファを、テスト時および通常動作時で共通に用い、テスト動作モード時には通常動作モード時よりも、この出力バッファの電流駆動力をウェルバイアスを浅くして、電流駆動力を大きくしており、出力回路領域のレイアウト面積を低減することができる。
【０３３９】
［実施の形態４］
図４２（Ａ）は、図４１に示す出力ドライブトランジスタ２００ａの断面構造を概略的に示す図である。図４２（Ａ）において、出力ドライブトランジスタ２００ａは、Ｎウェル２１０表面に間をおいて形成されるＰ型不純物領域２１１および２１２と、これらの不純物領域２１１および２１２の間のＮウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極１１３を含む。
【０３４０】
このＮウェル２１０は、他の回路素子のウェル領域から分離される。Ｎウェル２１０へは、Ｎ型不純物領域２１４を介してバイアス電圧ＶＮＷが与えられる。この不純物領域２１１には電源電圧ＶＤＤが与えられ、不純物領域２１２は、図４０に示す出力パッドＯＰＤに結合される。
【０３４１】
この出力トランジスタ２００ａにおいて、バックゲート−ソース間電圧Ｖｂｓを、ソース電圧（ＶＤＤ）を基準とするＮウェル２１０の電圧レベルと規定する。
【０３４２】
図４２（Ｂ）は、ＰチャネルＭＯＳトランジスタのバックゲート−ソース間電圧Ｖｂｓとしきい値電圧の絶対値Ｖｔｈｐの関係を示す図である。図４２（Ｂ）に示すように、バックゲート−ソース間電圧Ｖｂｓが０Ｖであり、ソース電圧（ＶＤＤ）とバックゲート電圧（ＶＮＷ）が等しい場合には、しきい値電圧の絶対値Ｖｔｈｐは、電圧Ｖ０で与えられる。
【０３４３】
一方、このバックゲート−ソース間電圧Ｖｂｓを負電圧レベルに駆動し、すなわちＮウェル２１０へ与えられるバイアス電圧ＶＮＷを、電源電圧ＶＤＤよりも低い電圧レベルに設定すると、このしきい値電圧を絶対値Ｖｔｈｐが急激に低下する。たとえば、バックゲート−ソース間電圧Ｖｂｓが−０．５Ｖのときのしきい値電圧の絶対値は、電圧Ｖ１で与えられる。このバックゲート−ソース間電圧Ｖｂｓは、ソース不純物領域２０１とＮウェル２１０の間のＰＮ接合のビルトイン電圧以下の電圧レベルに設定される。図４１（Ｂ）においては、このＰＮ接合のビルトイン電圧を−０．６Ｖで示す。バックゲート−ソース間電圧Ｖｂｓが、ビルトイン電圧を超えると、ＰＮ接合が導通し、不純物領域２１１からＮウェル２１０へ電流が流れ応じて、このＮ型不純物領域２１４を介して電源ノードから、バックゲートバイアス印加ノードへ電流が流れ、大電流が流れることになる。
【０３４４】
フォワード電圧ＶＦＲＮとして、バックゲート−ソース間電圧Ｖｂｓが、たとえば０．５Ｖとなる電圧レベルに設定する。すなわち、フォワード電圧ＶＦＲＮを、ＶＤＤ−０．５Ｖの電圧レベルに設定する。これにより、テストモード時に、出力トランジスタ２００ａのしきい値電圧の絶対値を十分小さくすることができ、その電流駆動力を大きくすることができる。
【０３４５】
このフォワード電圧ＶＦＲＮとしては、電源電圧よりも低くかつ電源電圧からビルトイン電圧低い電圧の間の電圧であれば良い。
【０３４６】
図４３（Ａ）は、図４１に示す出力トランジスタ２００ｂの断面構造を概略的に示す図である。図４３（Ａ）において、出力トランジスタ２００ｂは、Ｐウェル２２０表面に、間をおいて形成されるＮ型不純物領域２２１および２２２と、これらの不純物領域２２１および２２２間のウェル領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極２２３を含む。
【０３４７】
Ｐウェル２２０へは、Ｐ型不純物領域２２４を介してバイアス電圧ＶＰＷが与えられる。この出力トランジスタ２００ｂのバックゲート−ソース間電圧Ｖｂｓは、不純物領域２２１に与える電圧（接地電圧）を基準とするＰウェル２２０の電圧と規定する。
【０３４８】
図４３（Ｂ）は、ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎとバックゲート−ソース間電圧Ｖｂｓの関係を示す図である。図４３（Ｂ）に示すように、ＮチャネルＭＯＳトランジスタにおいて、バックゲート−ソース間電圧Ｖｂｓが、負電圧レベルとなると、すなわち、Ｐウェル２２０の電圧レベルが負電圧レベルとなると、そのしきい値電圧Ｖｔｈｎが上昇する。一方、このバックゲート−ソース間電圧Ｖｂｓが正の電圧レベルとなり、Ｐウェル２２０のバイアス電圧が、接地電圧レベルよりも高くなるとそのしきい値電圧Ｖｔｈｎが急激に低下する。
【０３４９】
図４３（Ｂ）において、バックゲート−ソース間電圧Ｖｂｓが０Ｖであり、Ｐウェル２２０の電圧レベルが接地電圧レベルのときのしきい値電圧Ｖｔｈｎが電圧Ｖ２である。一方、バックゲート−ソース間電圧Ｖｂｓが０．５Ｖの場合には、しきい値電圧Ｖｔｈｎは電圧Ｖ３となる。バックゲート−ソース間電圧Ｖｂｓが、Ｐウェル２２０とソースＮ型不純物領域２２１の間のＰＮ接合のビルトイン電圧を超えると、ＰＮ接合が導通し、Ｐウェル２２０から接地ノードへ電流が流れる。したがって、このフォワード電圧ＶＦＲＰとしては、正の電圧でありかつこのＰＮ接合のビルトイン電圧を０．６Ｖよりも低い電圧レベルに設定される。図４３（Ｂ）においては、フォワード電圧ＶＦＲＰが、０．５Ｖに設定される場合を一例として示す。
【０３５０】
図４２（Ｂ）および図４３（Ｂ）に示すように、バックゲート−ソース間電圧を、そのソース領域とバックゲートの間のＰＮ接合を順方向にバイアスしかつＰＮ接合のビルトイン電圧以下の電圧レベルに設定することにより、しきい値電圧の絶対値を十分に小さくすることができる。この場合、図４４に示すように、ＭＯＳトランジスタのドレイン電流Ｉｄｓは、同じドレイン−ソース間電圧Ｖｄｓが与えられても、大きく変化する。この図４４に示すドレイン電流の変化は、ＭＯＳトランジスタを飽和領域で動作させる場合の、以下のドレイン電流Ｉｄｓの関係式から求められる。
【０３５１】
Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）・（Ｖｇｓ−Ｖｔｈ）
ここで、βは、ＭＯＳトランジスタの構造により決定される定数であり、通常次式で表わされる。
【０３５２】
β＝μ・Ｃｏｘ・Ｗ／２・Ｌ
ここで、μは、多数キャリアの実効移動度を示し、Ｃｏｘは単位面積当りのゲート容量を示し、Ｗはチャネル幅を示し、Ｌはチャネル長を示す。Ｖｇｓはゲート−ソース間電圧を示し、Ｖｔｈはしきい値電圧を示す。
【０３５３】
したがって、バイアス電圧ＶＮＷおよびＶＰＷは、テスト動作時バイアスを浅くし、かつＰＮ接合を順方向にバイアスする電圧レベルに設定することにより、ドレイン電流Ｉｄｓを通常動作モード時（ＳＩＰアセンブリ時）に比べてテスト動作モード時十分大きくすることができ、大きな電流駆動力で、出力パッドＯＰＤを駆動することができる。
【０３５４】
したがって、出力バッファとして、１つの出力バッファをテスト動作モード時および通常動作モード時に用いても、このウェルバイアス電圧レベルを切換えることにより、出力バッファの駆動能力を切換えることができる。出力バッファの１つが、出力パッドに接続されるだけであり、出力パッドＯＰＤの寄生容量を低減することができ、通常動作モード時において、高速で、駆動することができる。
【０３５５】
なお、この出力トランジスタ２００ａの電圧は、高電圧ＶＰＰと電源電圧ＶＤＤの間で切換えられてもよく、また出力トランジスタ２００ｂのバイアス電圧ＶＢＷは、接地電圧と負電圧の間で切換えられてもよい。いずれにおいても、バックゲート−ソース間電圧Ｖｂｓは、図４２（Ｂ）および図４３（Ｂ）に示す関係にしたがって、テスト動作モード時そのウェルバイアスを十分浅くして、そのしきい値電圧の絶対値を小さくすることができる。
【０３５６】
図４５は、このウェルバイアスの各動作モードにおける具体的電圧を示す図である。図４５において、テストモード時（ウェハテスト（ＷＴ））においては、バイアス電圧ＶＮＷが１．０Ｖに設定され、バイアス電圧ＶＰＷが０．５Ｖに設定される。ここで、電源電圧ＶＤＤは１．５Ｖを想定している。したがって、この動作モード時（ＷＤテスト時）においては、バックゲート−ソース間電圧Ｖｂｓの絶対値は、０．５Ｖとなり、図４２（Ｂ）および図４３（Ｂ）に示すグラフから、しきい値電圧の絶対値ＶｔｈｐおよびＶｔｈｎを十分小さくして、出力バッファを高速で動作させる。
【０３５７】
一方、ＳＩＰアセンブリ時においては、バイアス電圧ＶＮＷおよびＶＰＷが、それぞれ電源電圧ＶＤＤおよび接地電圧ＧＮＤレベルに設定される。この場合、バックゲート−ソース間電圧Ｖｂｓは、０Ｖであり、基板効果の影響を受けることなく、出力バッファの出力トランジスタ２００ａおよび２００ｂが通常動作に対して最適設計された特性で、動作する。
【０３５８】
このテスト動作モード時のウェルバイアス電圧を、トランジスタ２００ａおよび２００ｂのウェル／ソース間のＰＮ接合のビルトイン電圧を超えない電圧レベルに設定することにより、貫通電流が流れるのを抑制して、しきい値電圧の絶対値を十分に小さくして、出力トランジスタ２００ａおよび２０ｂの電流駆動力をテスト動作モード時に十分大きくすることができる。
【０３５９】
［実施の形態５］
図４６は、この発明の実施の形態５に従うバイアス電圧発生部の構成を概略的に示す図である。図４６においては、バイアス電圧ＶＮＷは、パッドＰＤ０の電圧レベルにより設定され、またバイアス電圧ＶＰＷが、パッドＰＤ１の電圧レベルにより設定される。パッドＰＤ０には、電源ノードとパッドＰＤ０の間に接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＴＲ０が接続され、パッドＰＤ１に対しては、パッドＰＤ１と接地ノードの間に接続されかつそのゲートが電源ノードに接続されるＮチャネルＭＯＳトランジスタＴＲ１が設けられる。これらのＭＯＳトランジスタＴＲ０およびＴＲ１は、チャネル長Ｌが十分長く、チャネル幅Ｗが十分小さいＭＯＳトランジスタで構成され、その電流駆動力場十分小さくされる。
【０３６０】
パッドＰＤ０およびＰＤ１は、通常動作モード時においては使用されないパッドであり、出力パッドＯＰＤとは別に設けられたパッドである。テスト動作モード時においては、ウェハレベルでのテストが行なわれ、パッドＰＤ０およびＰＤ１へは、テスタからプローブを介して電圧を印加することができる。したがって、テスト動作モード時には、これらのパッドＰＤ０およびＰＤ１へ、フォワード電圧ＶＦＲＮおよびＶＦＲＰを伝達して、バッファ電圧ＶＮＷおよびＶＰＷの電圧レベルを設定する。これにより、出力バッファ２００において、図４１に示す出力トランジスタ２００ａおよび２００ｂのウェルバイアス電圧を、このしきい値電圧の絶対値が、十分に小さい電圧レベルに設定する。
【０３６１】
一方、ＳＩＰ実装時においては、パッドＰＤ０およびＰＤ１は、オープン状態に設定される。したがって、この状態においては、ＭＯＳトランジスタＴＲ０およびＴＲ１より、バイアス電圧ＶＮＷが電源電圧ＶＤＤレベル、バイアス電圧ＶＤＷが、接地電圧レベルに設定される。
【０３６２】
ＭＯＳトランジスタＴＲ０およびＴＲ１は、出力バッファに対応して配置されてもよい。この場合、ＭＯＳトランジスタＴＲ０およびＴＲ１の電流駆動力が小さい場合においても、確実に、対応の出力バッファの出力トランジスタのバイアス電圧レベルを、電源電圧および接地電圧レベルに設定することができる。
【０３６３】
また、このＭＯＳトランジスタＴＲ０およびＴＲ１が、出力バッファ群に共通に設けられ、バイアス電圧ＶＮＷおよびＶＰＷが共通に、出力バッファ群に与えられてもよい。また、この場合、ＭＯＳトランジスタＴＲ０およびＴＲ１の電流駆動力が小さく、バイアス電圧ＶＮＷおよびＶＰＷが通常動作モード時において不安定となるおそれがある場合には、このバイアス電圧ＶＮＷおよびＶＰＷそれぞれに対して、ボルテージフォロアを設け、このボルテージフォロアにより、バイアス電圧ＶＮＷおよびＶＰＷを生成してもよい。このボルテージフォロアとして、比較回路を用いて、比較回路出力を、比較入力へ与え、この比較入力段において出力電圧とバイアス電圧ＶＮＷ／ＶＰＷを比較する。これにより、大きな駆動力をもって確実に、バイアス電圧ＶＮＷおよびＶＰＷを、テスト動作モード時および通常動作モード時において複数の出力バッファへ共通に与えることができる。
【０３６４】
［変更例］
図４７は、この発明の実施の形態５の変更例を示す図である。図４７に示す構成においては、図４６に示すＭＯＳトランジスタＴＲ０およびＴＲ１に代えて、高抵抗の抵抗素子ＲＲ０およびＲＲ１が設けられる。これらの抵抗素子ＲＲ０およびＲＲ１は、抵抗値は十分大きく、その電流駆動力は十分小さくされる。
【０３６５】
テスト動作モード時においては、パッドＰＤ０およびＰＤ１に、テスタからフォワード電圧ＶＦＲＮおよびＶＦＲＰがそれぞれ与えられる。ＳＩＰアセンブリ時においては、パッドＰＤ０およびＰＤ１が、オープン状態に設定される。この状態においては、バイアス電圧ＶＮＷおよびＶＰＷは、抵抗素子ＲＲ０およびＲＲ１により、それぞれ電源電圧ＶＤＤおよび接地電圧レベルに維持される。
【０３６６】
これらの図４６および図４７に示すように、テスト動作モード時、特定のパッドＰＤ０およびＰＤ１に、テスタからフォワード電圧ＶＦＲＮおよびＶＦＲＰを与え、通常動作モード時には、これらの特定パッドをオーブン状態に設定し、高抵抗の電流駆動力の小さな素子により、それぞれ電圧ＶＤＤおよび接地電圧レベルに駆動することにより、出力トランジスタのバイアス電圧を切換えるためのスイッチ回路が不要となり、回路レイアウト面積を低減することができる。また、テスタにより、所望の電圧レベルのフォワード電圧ＶＦＲＮおよびＶＦＲＰを正確に設定することができる。
【０３６７】
［実施の形態６］
図４８は、この発明の実施の形態６に従うスイッチ回路の構成を有する図である。図４８において、バイアス電圧ＶＮＷを生成するスイッチ回路２０２は、モード指示信号ＭＯＤに従って電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタ２０２ａと、モード指示信号ＭＯＤおよびＺＭＯＤに従って選択的に導通し、導通時、フォワード電圧ＶＦＲＮを伝達するＣＭＯＳトランスミッション２０２ｂを含む。ＭＯＳトランジスタ２０２ａとＣＭＯＳトランスミッションゲート２０２ｂは、互いに相補的に導通状態となり、導通時、それぞれ電源電圧ＶＤＤおよびフォワード電圧ＶＦＲＮを出力トランジスタ２００ａのバックゲートへ伝達する。
【０３６８】
スイッチ回路２０４は、補のモード指示信号ＺＭＯＤに応答して選択的に導通し、導通時、接地電圧をバイアス電圧ＶＰＷとして伝達するＮチャネルＭＯＳトランジスタ２０４ａと、相補モード指示信号ＺＭＯＤおよびＭＯＤに選択的に従って導通し、導通時、フォワード電圧ＶＦＲＰをバイアス電圧ＶＰＷとして伝達するＣＭＯＳトランスミッションゲート２０４ｂを含む。
【０３６９】
テスト動作モード時においては、モード指示信号ＭＯＤがＨレベルであり、補のモード指示信号ＺＭＯＤはＬレベルである。したがって、ＭＯＳトランジスタ２０２ａおよび２０４ａは非導通状態であり、ＣＭＯＳトランスミッションゲート２０２ｂおよび２０４ｂが導通状態にある。これらのフォワード電圧ＶＦＲＮおよびＶＦＲＰは、電源電圧ＶＤＤおよび接地電圧ＧＮＤと異なる電圧レベルであり、中間電圧レベルである。しかしながら、ＣＭＯＳトランスミッションゲート２０２ｂおよび２０４ｂを利用することにより、正確に、しきい値電圧損失を生じさせることなく、これらの中間電圧レベルのフォワード電圧ＶＦＲＮおよびＶＦＲＰを、バイアス電圧ＶＮＷおよびＶＢＷとして伝達することができる。
【０３７０】
通常動作モード時（ＳＩＰアセンブリ時）においては、モード指示信号ＭＯＤがＬレベル、補のモード指示信号ＺＭＯＤがＨレベルである。したがって、ＣＭＯＳトランスミッションゲート２０２ｂおよび２０４ｂが非導通状態、ＭＯＳトランジスタ２０２ａおよび２０４ｂが導通状態となる。この場合には、ＭＯＳトランジスタで構成されるトランスファーゲート２０２ａおよび２０４ａにより、そのしきい値電圧の影響を受けることなく電源電圧ＶＤＤおよび接地電圧ＧＮＤを、バイアス電圧ＶＮＷおよびＶＰＷとして伝達することができる。
【０３７１】
図４９（Ａ）および（Ｂ）は、フォワード電圧ＶＦＲＮおよびＶＦＲＰを生成する回路の構成の一例を示す図である。図４９（Ａ）において、フォワード電圧ＶＦＲＮを発生する回路は、電源ノードに接続されかつダイオード接続されるＮチャネルＭＯＳトランジスタ２３０と、ＭＯＳトランジスタ２３０と接地ノードとの間に接続される高抵抗の抵抗素子Ｒａとを含む。ＭＯＳトランジスタ２３０は、そのしきい値電圧Ｖｔｈｎの電圧降下を生じさせる。したがって、ＭＯＳトランジスタ２３０のドレインに発生するフォワード電圧ＶＦＲＮは、電圧ＶＤＤ−Ｖｔｈｎの電圧レベルとなる。
【０３７２】
図４９（Ｂ）において、フォワード電圧ＶＦＲＰを発生する回路は、接地ノードに結合されかつダイオード接続されるＰチャネルＭＯＳトランジスタ２３２とＭＯＳトランジスタ２３２と電源ノードとの間に接続される高抵抗の抵抗素子Ｒｂとを含む。このＭＯＳトランジスタ２３２のソースノードにフォワード電圧ＶＦＲＰが生成する。ＭＯＳトランジスタ２３２はゲートおよびドレインが接地ノードに接続されており、ダイオードモードで動作し、フォワード電圧ＶＦＲＰは、このＭＯＳトランジスタ２３２のしきい値電圧の絶対値Ｖｔｈｐの電圧レベルとなる。
【０３７３】
なお、これらのフォワード電圧ＶＦＲＮおよびＶＦＲＰは、それぞれ専用の基準電圧発生回路を用いて生成されてもよい。
【０３７４】
また、これらのＭＯＳトランジスタ２３０および２３２に代えて、ショットキーダイオードが用いられても良い。
【０３７５】
以上のように、この発明の実施の形態６に従えば、テスト動作モード時にバイアス電圧としてフォワード電圧を伝達する転送回路としてＣＭＯＳトランスミッションゲートを用いており、正確に中間電圧レベルのフォワード電圧を出力トランジスタのバックゲートへ転送することができる。
【０３７６】
［実施の形態７］
図５０は、この発明の実施の形態７に従うバイアス電圧発生部の構成を示す図である。図５０に示す構成においては、出力パッドＯＰＤと別に設けられたパッドＰＤ０に対し、補のモード指示信号ＺＭＯＤに応答するＰチャネルＭＯＳトランジスタ２５０が接続される。パッドＰＤ０が、出力トランジスタ２００ａのバックゲートに接続される。
【０３７７】
また、出力パッドＯＰＤと別に設けられるパッドＰＤ１に対し、モード指示信号ＭＯＤに応答するＮチャネルＭＯＳトランジスタ２５２が設けられる。パッドＰＤ１が出力トランジスタ２００ｂのバックゲートに接続される。
【０３７８】
ＭＯＳトランジスタ２５０は導通時、電源電圧ＶＤＤをパッドＰＤ０および出力トランジスタ２００ａのバックゲートに与え、ＭＯＳトランジスタ２５２は、導通時、接地電圧を、パッドＰＤ１および出力トランジスタ２００ｂのバックゲートに与える。
【０３７９】
テスト動作モード時においては、モード指示信号ＭＯＤがＨレベル、補のモード指示信号ＺＭＯＤがＬレベルに設定される。この状態においては、ＭＯＳトランジスタ２５０および２５２はともに非導通状態である。ウェファーレベルでのテストが行なわれるテスト動作時においては、パッドＰＤ０およびＰＤ１に、テスタから、フォワード電圧ＶＦＲＮおよびＶＦＲＰが与えられ、それぞれ、ウェルバイアスＶＮＷおよびＶＰＷとして、出力トランジスタ２００ａおよび２００ｂのバックゲートへ与えられる。
【０３８０】
一方、ＳＩＰアセンブリ時においては、モード指示信号ＭＯＤがＬレベル、補のモード指示信号ＺＭＯＤがＨレベルに設定される。パッケージ実装時においてはパッドＰＤ０およびＰＤ１は、オープン状態に維持される。ＭＯＳトランジスタ２５０および２５２が、それぞれ導通し、バイアス電圧ＶＮＷおよびＶＰＷが、それぞれ電源電圧ＶＤＤおよび接地電圧レベルに維持される。
【０３８１】
この図５０に示す構成の場合、単にＭＯＳトランジスタ２５０および２５２を用いて、パッケージ実装後のバイアス電圧ＶＮＷおよびＶＰＷの電圧レベルを設定し、テスト時においては外部のテスタからバイアス電圧ＶＮＷおよびＶＰＷを与えている。したがって、スイッチ回路の構成が簡略化され、出力回路のレイアウト面積を低減することができる。
【０３８２】
なお、ＭＯＳトランジスタ２５０および２５２、すなわち、パッドＰＤ０およびＰＤ１は、出力回路に含まれる出力バッファに共通に設けられる。しかしながら、出力回路が、半導体記憶装置のように、分散して配置され、各出力バッファ群に対して出力電源電圧が与えられる場合、これらのまとめて配置される出力バッファ群毎にパッドＰＤ０およびＰＤ１の対が配置されても良い。
【０３８３】
［変更例］
図５１は、この発明の実施の形態７の変更例の構成を概略的に示す図である。図５１においては、出力パッドＯＰＤと別に設けられたパッドＰＤ０およびＰＤ１が、出力トランジスタ２００ａおよび２００ｂのバックゲートにそれぞれ接続される。パッドＰＤ０およびＰＤ１に対してはテスト時、テスタから、フォワード電圧ＶＦＲＮおよびＶＦＲＰがそれぞれ与えられる。ＳＩＰアセンブリ時においては、それらのパッドＰＤ０およびＰＤ１が、それぞれ電源端子および接地端子にボンディングされる。パッドＰＤ０およびＰＤ１が、出力回路の出力バッファに共通に設けられる。
【０３８４】
これらのパッドＰＤ０およびＰＤ１は、それぞれ、出力回路専用の電源パッドおよび接地パッド近傍に配置することにより、容易にこれらのパッドＰＤ０およびＰＤ１を、パッケージ実装時、それぞれ電源電圧ＶＤＤおよび接地電圧ＧＮＤレベルにボンディングにより固定することができる。
【０３８５】
この図５１に示す構成の場合、バイアス電圧ＶＮＷおよびＶＰＷは、パッドＰＤ０およびＰＤ１の電圧レベルにより設定され、動作モードに応じてバイアス電圧ＶＮＷおよびＶＰＷの電圧レベルを切換えるためのスイッチ回路は不要となり、応じて回路レイアウト面積を低減することができる。
【０３８６】
なお、この変更例においても出力回路が、半導体記憶装置のように分散して配置される場合、各出力回路領域毎にこれらのパッドＰＤ０およびＰＤ１が配置されても良い。また、パッドＰＤ０およびＰＤ１の対が出力専用電源電圧・接地電圧の組毎に配置され、それぞれ対応の出力バッファの出力トランジスタに対してバイアス電圧を与える構成が用いられても良い。
【０３８７】
以上のように、この発明の実施の形態７に従えば、特定のパッドの電圧に従って出力トランジスタのバイアス電圧を生成して出力トランジスタに供給しており、動作モードに応じてバイアス電圧の電圧レベルを切り替える回路が不要となり、また、バイアス電圧を発生する回路が不要となり、回路レイアウト面積を低減することができ、また、消費電流を低減することができる。
【０３８８】
［モード指示信号発生部の構成］
図５２は、図１に示すモード指示信号発生部２の構成を概略的に示す図である。図５２において、モード指示信号発生部２は、出力パッドと異なる特定のパッド８０に接続される内部ノード８２と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタ８４と、内部ノード８２の信号をバッファ処理してモード指示信号ＭＯＤを発生するバッファ回路８６を含む。
【０３８９】
このＭＯＳトランジスタ８４は、そのゲートが電源ノードに接続され、常時導通状態となる。しかしながら、このＭＯＳトランジスタは、そのチャネル幅Ｗが小さくかつチャネル長Ｌが大きくされ、その電流駆動能力が十分小さくされる。したがって、このＭＯＳトランジスタ８４は、微小電流を駆動するプルダウン高抵抗素子として機能する。
【０３９０】
テスト動作時においては、パッド８０へは、テストプローブカードなどからのプローブが特定のパッド８０にＨレベルの信号を与える。したがって、この状態においては、バッファ回路８６からのモード指示信号ＭＯＤがＨレベルとなり、テスト動作モードが指定される。実施の形態１および２に示す構成においては、電流駆動力の小さな第１の出力バッファ群が非能動化され、電流駆動能力の大きな第２の出力バッファが能動化される。実施の形態３に従う構成においては出力バッファの電流駆動力が大きくされる。
【０３９１】
一方、このテスト動作完了後のパッケージ実装時においては、特定のパッド８０は、オープン状態（開放状態）に保持される。この状態においては、内部ノード８２は、ＭＯＳトランジスタ８４により放電され、接地電圧レベルに固定される。応じて、バッファ回路８６からのモード指示信号ＭＯＤが、Ｌレベルに固定される。従って、実施の形態１および２の構成においては、通常動作用の電流駆動力の小さな第１の出力バッファ群が能動化され、一方、電流駆動能力の大きな第２の出力バッファが非能動化される。実施の形態３に従う構成においては、出力バッファの電流駆動力が、テスト動作モード時に較べて小さくされる。
【０３９２】
したがって、この特定のパッド８０を用いて、テスト動作時においては、このテストプローブによりパッドの電圧を設定し、パッケージ実装時においてはこのパッド８０を、オープン状態に設定することにより、通常動作に不要なワイヤリングを施す必要がなく、容易に動作モードを切換えることができ、フェイスダウン方式のパッケージ実装時においても、チップ間接続のためのパッドの配置に悪影響を及ぼすことなく、容易にモードを切換えることができる（通常、フェイスダウン方式の場合、エリアアレイと呼ばれる領域にチップ間接続のためのパッドが再配置される）。
【０３９３】
［モード指示信号発生部の変更例］
図５３は、モード指示信号発生部の変更例の構成を概略的に示す図である。図５３において、モード指示信号発生部２は、内部ノード８２と接地ノードの間に接続される高抵抗の抵抗素子８８を含む。特定のパッド８０が内部ノード８２を介してバッファ回路８６に結合される。この特定のパッド８０は、出力パッドと異なるパッドである。
【０３９４】
この図５３に示すモード指示信号発生部２の構成においては、単に、ＭＯＳトランジスタに代えて高抵抗の抵抗素子８８が用いられているだけである。したがって、この高抵抗の抵抗素子は、プルダウン抵抗として機能し、微小電流を内部ノード８２と接地ノードの間で流す。
【０３９５】
特定のパッド８０は、図２１に示す構成と同様、テスト動作時には、テストプローブによりＨレベルに設定され、パッケージ実装時においては、このパッド８０は、オープン状態に保持される。したがって、このようなＭＯＳトランジスタに代えて高抵抗の抵抗素子８８を用いても、同様、パッド８０に対しワイヤリングを施すことなく動作モードの切換を行なうことができ、チップ間接続のためのパッド再配置を、この特定のパッドに対して行なう必要がなく、パッドのレイアウトが容易となり、またチップ間接続が容易となる。
【０３９６】
図５２および図５３に示す構成において、バッファ回路８６が、インバータで構成される場合には、プルダウン素子に代えて、電流駆動力の小さい高抵抗素子として機能するプルアップ素子が電源ノードと内部ノード８２の間に接続される。しかしながら、内部ノード８２を通常動作モード時において接地電圧レベルに保持することにより、通常動作モード時において、内部ノード８２を充電する必要がなく、モード指示信号ＭＯＤを発生する部分の消費電流を低減することができる。
【０３９７】
なお、図５２および５３に示す構成において、電源投入検出信号などのリセット信号に応答するＭＯＳトランジスタをパッド８０と接地ノードの間に接続しても良い。通常動作モード時において電源投入の初期化時において、パッド８０を確実に接地電圧レベルに高速で設定することができる。
【０３９８】
［実施の形態８］
図５４は、この発明の実施の形態８に従う出力回路３の構成を概略的に示す図である。図５４に示す構成においては、出力バッファ回路ＯＫＴ０からＯＫＴｎが、出力パッド群５に含まれるパッドＯＰＤ０からＯＰＤｎにそれぞれ対応して配置され、また、各々が、ウェルバイアス電圧ＶＮＷおよびＶＰＷを受ける。これらのウェルバイアス電圧ＶＮＷおよびＶＰＷは、動作モードに応じて、それぞれ電源電圧（ソース電圧）とフォアード電圧との間で切替えられる。
【０３９９】
出力バッファ回路ＯＫＴ０からＯＫＴｎは、それぞれ同一構成を有しており、図５４においては、出力バッファ回路ＯＫＴ０の具体的構成を代表的に示す。出力バッファ回路ＯＫＴ０からＯＫＴｎは、各々、通常動作用の駆動力の比較的小さな出力バッファ８と、テスト動作用の駆動力の比較的大きな出力バッファ３００とを含む。
【０４００】
出力バッファ８は、そのサイズが比較的小さくされ、実施の形態１から４と同様、モード指示信号に従って活性化されると、対応のパッドＯＰＤｉ（ｉ＝０からｎ）を、対応の内部信号ＲＤｉに従って比較的小さな駆動力で駆動する。
【０４０１】
モード指示信号ＭＯＤは、この半導体装置のパッケージ実装時に出力バッファ８を能動化し（イネーブルし）、テスト動作モード時には、出力バッファ３００をイネーブルする。出力バッファ３００は、テスト動作モード時、フォワード電圧ＶＦＲＮおよびＶＦＲＰをウェルバイアス電圧として受け、大きな駆動力で対応のパッドＰＡＤｉを対応の内部信号ＲＤｉに従って駆動する。出力バッファ３００は、フォワード電圧ＶＦＲＮおよびＶＦＲＰをウェルバイアス電圧として受けており、テスト動作モード時に電源電圧（ソース電圧）ＶＤＤおよびＧＮＤをウェルバイアス電圧として受ける構成に較べて、出力バッファ３００のサイズを小さくすることができる。
【０４０２】
出力バッファ８は、先の図３に示す実施の形態１と同様の構成を有し、ＳＩＰの用途にそれぞれ最適化されたプルアップトランジスタおよびプルダウントランジスタを含む。出力バッファ８の動作特性および構成は、例えば図３に示すような先の実施の形態における出力バッファと構成は同じであり、その詳細説明は省略する。
【０４０３】
図５５は、図５４に示す出力バッファ３００の具体的構成の一例を示す図である。図５５において、出力バッファ３００は、モード指示信号ＭＯＤを受けるインバータ３２１と、モード指示信号ＭＯＤと内部信号ＲＤとを受けるＮＡＮＤゲート３２２と、インバータ３２１の出力信号と内部信号ＲＤとを受けるＮＯＲゲート３２３とを含む。内部信号ＲＤは、この出力回路３を含む半導体装置が例えば、メモリ装置の場合には、内部読出データである。
【０４０４】
出力バッファ３００は、さらに、導通時、出力ノード３２６をハイ側電源電圧（以下端に電源電圧と称す）ＶＤＤレベルのプルアップするＰチャネルＭＯＳトランジスタ３２７と、導通時、出力ノード３２６をロー側電源電圧（以下接地電圧と称す）レベルにプルダウンするＮチャネルＭＯＳトランジスタ３６３とを含む。出力ノード３２６は、対応のパッドＯＰＤに結合される。
【０４０５】
プルアップトランジスタ３２７は、ゲートにＮＡＮＤゲート３２２の出力信号を受け、ソース領域に電源電圧ＶＤＤを受け、ドレイン領域が出力ノード３２６に結合され、バックゲート（ウェル領域）にＮウェルバイアス電圧ＶＮＷを受ける。
【０４０６】
プルダウントランジスタ３２８は、ゲートにＮＯＲゲート３２３の出力信号を受け、ソース領域に接地電圧を受け、ドレイン領域が出力ノード３２６に結合され、バックゲート（ウェル領域）にＰウェルバイアス電圧を受ける。
【０４０７】
Ｎウェルバイアス電圧ＶＮＷは、モード指示信号ＭＯＤに応答して供給電圧を切替えるスイッチ回路３６１を介して供給され、Ｐウェルバイアス電圧ＶＰＷは、モード指示信号ＭＯＤに応答するスイッチ回路３６３を介して供給される。
【０４０８】
スイッチ回路３６１は、モード指示信号がパッケージ実装を指示するときには電源電圧ＶＤＤを選択し、モード指示信号ＭＯＤがテスト動作モードを指示するときには、フォワード電圧ＶＦＲＮを選択する。フォワード電圧ＶＦＲＮは、電源電圧ＶＤＤよりも低く、かつプルアップトランジスタ３２７のバックゲート（Ｎ型基板領域；ウェル領域）とＰ型不純物領域（ソース／ドレイン領域）の間のＰＮ接合を導通状態にバイアスする電圧より高い電圧レベルである。
【０４０９】
スイッチ回路３６３は、モード指示信号ＭＯＤが通常動作モードを指示するときすなわちパッケージ実装時、接地電圧を選択し、モード指示信号ＭＯＤがテスト動作モードを指示するときには、フォワード電圧ＶＦＲＰを選択する。このフォワード電圧ＶＦＲＰは、接地電圧よりも高くかつプルダウントランジスタ３２８のバックゲート（Ｐ型基板領域；ウェル領域）とＮ型不純物領域（ソース／ドレイン領域）との間のＰＮ接合の順方向降下電圧よりも低い電圧である。
【０４１０】
テスト動作モード時においては、スイッチ回路３６１および３６３によりフォワード電圧ＶＦＲＮおよびＶＦＲＰが選択され、プルアップトランジスタ３２７およびプルダウントランジスタ３２８のバックゲートバイアスが浅くされ、そのしきい値電圧の絶対値が小さくされる。従って、プルアップおよびプルダウントランジスタ３２７および３２８は、そのサイズ（チャネル幅とチャネル長との比）が小さくされても、動作時においては、バックゲートバイアス電圧がソース電圧と同一電圧の場合と較べて、電流駆動力が大きくされ、その大きくされた電流駆動力で出力ノード３２６を駆動することができる。従って、プルアップおよびプルダウントランジスタ３２７および３２８のサイズを低減することができ、応じて、それらの接合容量などによる出力ノード３２６の寄生容量を低減することができる。
【０４１１】
パッケージ実装後は、スイッチ回路３６１および３６３は、それぞれ、電源電圧ＶＤＤおよび接地電圧を選択する。プルアップおよびプルダウントランジスタ３２７および３２８は、各々、バックゲートとソースとが同一電圧レベルとなり、バックゲートバイアス効果が発生せず、テスト動作モード時よりも、それらのしきい値電圧の絶対値が大きくなる。これらのトランジスタ３２７および３２８の接合容量が、バックゲートバイアスが深くなった分低減され、応じて、出力ノード３２６の寄生容量を低減することができる。また、それらのバックゲートバイアスが深くされたため、リーク電流を低減することができる。これにより、サイズの小さな出力バッファ８を高速で動作させて対応の出力パッドＯＰＤを駆動することができる。
【０４１２】
通常動作モード時、すなわちパッケージ実装後においては、プルアップトランジスタ３２７およびプルダウントランジスタ３２８は、モード指示信号ＭＯＤに従って非導通状態に維持される。従って、出力バッファ３００は、出力ハイインピーダンス状態にあり、出力バッファ８の動作に対して何ら悪影響は及ぼさない。テストモード時においては、出力バッファ８がモード指示信号ＭＯＤにより出力ハイインピーダンス状態に設定される。
【０４１３】
この図５４および図５５に示す構成は、実質的に図２および４０に示す構成を組合せたものと等価である。従って、図２および４０に示す構成と、単一の出力バッファが配置されるという効果を除けば、同様の効果を得ることができる。
【０４１４】
フォワード電圧ＶＦＲＮおよびＶＦＲＰを利用することにより、プルアップおよびプルダウントランジスタ３２７および３２８のサイズを低減することができ、出力バッファ３００のレイアウト面積を低減することができる。これにより出力バッファ３００の出力パッドＯＰＤに対する寄生容量を低減することができ、出力バッファ８を高速で、かつ最適な出力駆動力で動作させることができる。
【０４１５】
さらに、プルアップトランジスタ３２７およびプルダウントランジスタ３２８を、各々、テスト動作モード時にバックゲートを順方向にバイアスして動作させており、テストプローブの重い負荷を、小さなサイズで高速で駆動することができる。
【０４１６】
さらに、パッケージ実装後の通常動作モード時においては、電源電圧ＶＤＤと接地電圧とが、プルアップトランジスタ３２７およびプルダウントランジスタ３２８のバックゲートへそれぞれ与えられている。従って、これらのプルアップトランジスタ３２７およびプルダウントランジスタ３２８のバックゲートをバイアスするための高電圧Ｖｐｐおよび負電圧Ｖｂｂを生成する必要がなく、通常動作モード時の電力消費を低減することができる。
【０４１７】
これらのフォワード電圧ＶＦＲＮおよびＶＦＲＰは、図４０に示す構成の場合と同様にして発生され、内部で生成されてもよくまた外部からテスタが印加してもよい。なお、当然ながら、これらのフォワード電圧は、ＶＦＲＮが、ＶＤＤ−｜Ｖｔｈｐ｜と電源電圧ＶＤＤの間の電圧であり、ＶＦＲＰが、接地電圧とＶｔｈｎとの間の電圧である。ＶｔｈｐおよびＶｔｈｎは、それぞれ、プルアップトランジスタ３２７およびプルダウントランジスタ３２８のしきい値電圧を示す。
【０４１８】
なお、高電圧Ｖｐｐおよび負電圧Ｖｂｂをこれらのプルアップおよびプルダウントランジスタ３２７および３２８をバックゲートを通常動作モード時にバイアスするために用いられてもよい。これらの高電圧Ｖｐｐおよび負電圧Ｖｂｂを用いた場合、プルアップおよびプルダウントランジスタ３２７および３２８の接合容量をさらに低減することができ、出力ノード３２６の寄生容量をさらに低減することができる。この半導体装置が、例えば、ダイナミック・ランダム・アクセス・メモリの場合、通常、ワード線駆動用の高電圧およびメモリアレイの基板領域をバイアスするための負電圧が内部で生成される。これらの内部で発生される高電圧および負電圧をプルアップおよびプルダウントランジスタのバックゲートバイアスに利用することにより、専用の回路を設ける必要がなく、回路レイアウト面積の増大を抑制することができる。
【０４１９】
また、図５５に示す構成において、スイッチ回路３６１および３６３は、出力回路３において、出力バッファ回路ＯＫＴ０からＯＫＴｎに対して共通に配置されてもよく、また、出力バッファ回路ＯＫＴ０からＯＫＴｎそれぞれに対して設けられてもよく、また、所定数の出力バッファ回路毎に配置されてもよい。
【０４２０】
さらに、上述の構成においては、スイッチ回路３６１および３６３の一方のみが設けられ、プルアップトランジスタ３２７およびプルダウントランジスタ３２８の一方のみが、バックゲートにフォワード電圧を受けるように構成されてもよい。図３９に示す構成と同様、プルアップトランジスタ３２７およびプルダウントランジスタ３２８の実際の駆動力と占有面積とに応じて適当に、このフォワード電圧をバックゲートに受けるトランジスタが定められればよい。
【０４２１】
以上のように、この発明の実施の形態８に従えば、通常動作モード時に動作する小サイズの通常モード出力バッファ回路と、テストモード時に動作する比較的小サイズでかつ通常モード出力バッファ回路よりもサイズの大きいテストモード出力バッファ回路とを配置し、テストモード出力バッファ回路の出力トランジスタにはテストモード時にフォワード電圧をバックゲートに印加している。従って、消費電力およびチップ占有面積を増大させることなく、通常動作モードおよびテスト動作モード両者において最適な駆動力で出力パッドを駆動することのできる出力バッファ回路を実現することができる。
【０４２２】
なお、この半導体装置は、システムインパッケージに実装される半導体装置であればよく、ロジック回路およびメモリのいずれであってもよい。
【０４２３】
また、出力バッファ回路の構成は、各半導体装置の構成に応じて定められる。たとえばメモリの場合、出力許可信号に従って、内部データに従って内部読出信号が生成される。したがって、パッドに接続される最終段の出力バッファが、このモード指示信号により選択的に能動化されればよく、その前段の回路は、通常動作モード時およびテスト動作モード時において動作する回路であってもよい。
【０４２４】
【発明の効果】
以上のように、この発明の１つの観点に従えば、通常動作モード用の出力バッファとテスト動作モード用の出力バッファの組を各パッドに配置しており、半導体チップの通常動作モード時の動作特性に合わせて出力バッファを最適設計することができ、通常動作モード時の動作特性および消費電力を損なうことなく確実に、半導体装置のテストを行なうことができる。
【０４２５】
また、この発明の別の観点に従えば、出力バッファの出力トランジスタのバックゲートバイアスを動作モードに応じて変更し、特にテスト動作モード時に波バックゲートバイアスを順方向に印加しており、出力バッファの電流駆動力を動作モードに応じて最適化することができ、出力回路の占有面積を低減することができる。
【図面の簡単な説明】
【図１】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す出力回路および出力パッド群の構成を概略的に示す図である。
【図３】図２に示す通常動作モード用出力バッファの構成の一例を示す図である。
【図４】図２に示すテスト動作用出力バッファの構成の一例を示す図である。
【図５】この発明の実施の形態２に従うテスト用出力バッファの構成を概略的に示す図である。
【図６】図５に示すバックゲートバイアス電圧の各動作モードにおける電圧レベルを示す図である。
【図７】（Ａ）は、この発明の実施の形態２における通常動作モード用出力バッファおよびテスト動作用出力バッファの断面構造を概略的に示す図であり、（Ｂ）は、これらの出力バッファの基板領域を概略的に示す図である。
【図８】この発明に従うバックゲートバイアス発生部の構成を概略的に示す図である。
【図９】この発明に従うバックゲートバイアス発生部の全体の構成を概略的に示す図である。
【図１０】この発明に従うバックゲートバイアス発生部の構成を概略的に示す図である。
【図１１】図１０に示すＮウェルに対するバイアス電圧を発生するバイアス発生回路の構成の一例を示す図である。
【図１２】図１１に示すバイアス発生回路のテスト動作モード時の動作を示す信号波形図である。
【図１３】図１１に示すバイアス発生回路の通常動作モード時の動作を示す信号波形図である。
【図１４】図１０に示すＰウェルに対するバックゲートバイアス電圧を発生するバイアス発生回路の構成の一例を示す図である。
【図１５】図１４に示すバイアス発生回路のテスト動作モード時の動作を示す信号波形図である。
【図１６】図１４に示すバイアス発生回路の通常動作モード時の動作を示す信号波形図である。
【図１７】図１１に示すバイアス発生回路の変更例を示す図である。
【図１８】図１７に示すバイアス発生回路の動作を示す信号波形図である。
【図１９】図１４に示すバイアス発生回路の変更例を示す図である。
【図２０】図１９に示すバイアス発生回路の動作を示す信号波形図である。
【図２１】バイアス電圧発生回路のさらに他の構成を示す図である。
【図２２】図２１に示すレベル検知回路のＮウェルバイアス電圧のレベル検出回路の構成を示す図である。
【図２３】図２１に示すレベル検知回路のＰウェルバイアス電圧のレベル検出回路の構成を示す図である。
【図２４】図２１に示すクロック生成回路の構成を示す図である。
【図２５】図２１に示すクロック生成回路の変更例を示す図である。
【図２６】図２５に示すクロック生成回路の動作を示すタイミング図である。
【図２７】図２１に示すポンプ回路の構成の一例を示す図である。
【図２８】図２７に示すポンプ回路の動作を示すタイミング図である。
【図２９】図２１に示すポンプ回路のＰウェルバイアス電圧発生部の構成を示す図である。
【図３０】図２９に示すポンプ回路の動作を示すタイミング図である。
【図３１】図２１に示すレベル検知回路の変更例を示す図である。
【図３２】図２１に示すレベル検知回路の変更例を示す図である。
【図３３】図２１に示すレベル検知回路のさらに他の変更例を示す図である。
【図３４】図２１に示すレベル検知回路のさらに他の構成を示す図である。
【図３５】図２１に示すレベル検知回路のさらに他の構成を示す図である。
【図３６】図２１に示すレベル検知回路のさらに他の構成を示す図である。
【図３７】図２１に示すレベル検知回路のさらに他の構成を示す図である。
【図３８】図２１に示すレベル検知回路のさらに他の構成を示す図である。
【図３９】この発明の実施の形態２に従うバイアス電圧発生部のさらに他の構成を示す図である。
【図４０】この発明の実施の形態３に従う出力回路の構成を概略的に示す図である。
【図４１】図４０に示す出力バッファの構成を具体的に示す図である。
【図４２】（Ａ）は、図４１に示すプルアップ用出力ドライブトランジスタの断面構造を概略的に示し、（Ｂ）は、プルアップ出力トランジスタのバックゲート−ソース間電圧としきい値電圧の絶対値の関係を示す図である。
【図４３】（Ａ）は、図４１に示すプルダウン用ＭＯＳトランジスタの断面構造を概略的に示し、（Ｂ）は、プルダウン用出力トランジスタのバックゲート−ソース間電圧としきい値電圧との関係を示す図である。
【図４４】ＭＯＳトランジスタのドレイン電流の接地電圧依存性を示す図である。
【図４５】この発明の実施の形態４におけるウェルバイアス電圧の電圧レベルを示す図である。
【図４６】この発明の実施の形態５に従うバイアス電圧発生部の構成を示す図である。
【図４７】この発明の実施の形態５の変更例のバイアス電圧発生部の構成を示す図である。
【図４８】この発明の実施の形態６に従うウェルバイアス電圧発生部の構成を示す図である。
【図４９】（Ａ）および（Ｂ）は、図４８に示すフォワード電圧を発生する部分の構成を示す図である。
【図５０】この発明の実施の形態７に従うバイアス電圧発生部の構成を概略的に示す図である。
【図５１】この発明の実施の形態７に従うバイアス電圧発生部の変更例の構成を概略的に示す図である。
【図５２】この発明に従うモード指示信号発生部の構成の一例を示す図である。
【図５３】この発明におけるモード指示信号発生部の変更例を示す図である。
【図５４】この発明の実施の形態８に従う半導体装置の出力回路の構成を概略的に示す図である。
【図５５】図５４に示す出力バッファ回路の構成を概略的に示す図である。
【図５６】従来のシステムインパッケージの断面構造を概略的に示す図である。
【図５７】図５６に示すシステムインパッケージのチップの平面配置を概略的に示す図である。
【図５８】従来のシステムインパッケージの断面構造を概略的に示す図である。
【図５９】図５８に示すシステムインパッケージの半導体チップの平面配置を概略的に示す図である。
【図６０】図５８および図５９に示すシステムインパッケージの機能的構成を概略的に示す図である。
【図６１】図５８および図５９に示すシステムインパッケージの機能的構成の他の例を概略的に示す図である。
【図６２】従来のシステムインパッケージの最終段出力バッファの部分の構成を概略的に示す図である。
【図６３】図６２に示す最終段出力バッファのテスト時の配置を概略的に示す図である。
【符号の説明】
１　半導体チップ、２　モード指示信号発生部、３　出力回路、４　内部回路、５　出力パッド群、ＯＫＴ０−ＯＫＴｎ　出力バッファ回路、８　第１の出力バッファ、１０　第２の出力バッファ、ＯＰＤ０−ＯＰＤｎ　パッド、１４，１５，２４，２５，２７，２８　ＭＯＳトランジスタ、３１，３２，４１，４２，５０，５１，５２，５３　ウェル領域、６０，６２　レベル変換回路、６１，６３　選択回路、７０　第２の出力バッファ群、７２，７４　バイアス発生回路、７２ｉ，７２ｅ，７２ｃ，７４ｃ，７４ｅ，７４ｉ　容量素子、７２ｆ，７２ｊ，７２ｋ，７４ｆ，７４ｊ，７４ｋ　ＭＯＳトランジスタ、８０　パッド、８２内部ノード、８４　ＭＯＳトランジスタ、８８　抵抗素子、１００　クロック生成回路、１０２　ポンプ回路、１０４　レベル検知回路、１４２，１４７　比較回路、１４３，１４８　インバータバッファ、１５０，１５１，１５２，１５５，１５６，１５７　電流源トランジスタ、１０４ｄａ，１０４ｄｂ，１０４ｄｃ　抵抗素子、１６５ａ，１６５ｂ，１６６ａ，１６６ｂ　リンク素子、１０４ａ，１０４ｂ　ＭＯＳトランジスタ、２００　出力バッファ、２０２，２０４　スイッチ回路、２００ａ，２００ｂ　出力トランジスタ、ＰＤ０，ＰＤ１　パッド、ＴＲ０，ＴＲ１　ＭＯＳトランジスタ、ＲＲ０，ＲＲ１　抵抗素子、２０２ｂ，２０４ｂ　ＣＭＯＳトランスミッションゲート、２５０，２５２　ＭＯＳトランジスタ、３００　出力バッファ、３２７　プルアップトランジスタ、３２８
プルダウントランジスタ、３６１，３６２　スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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