(57)【要約】      （修正有）【課題】受光ダイオードの感度ばらつきを抑制し、アライメントずれに対して十分なマージンを確保して量産性に優れた固体撮像素子の製造方法を提供する。【解決手段】ｐ型基板１４上に設けられたｎ型層１５上にｐ型ウェル領域１６が設けられ、ｐ型ウェル領域１６内に受光ダイオード１１の受光領域とＭＯＳトランジスタ１２の電荷蓄積領域１７とを有した単位画素部１０Ａが複数設けられた固体撮像素子の製造方法において、ｐ型ウェル領域１６を、受光ダイオード１１の形成領域およびＭＯＳトランジスタ１２の形成領域にわたって、同じ不純物導入工程により同時に形成する。【選択図】  図２
2004247407.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型基板の第２導電型半導体層上に設けられた第１導電型ウェル領域内に、光照射により電荷を発生する受光領域と、該受光領域からの電荷を蓄積する電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とするトランジスタ手段を備えた単位画素部が複数設けられた固体撮像素子の製造方法において、
該第１導電型ウェル領域を、該受光領域と該トランジスタ手段側の領域とにわたって、同じ不純物導入工程により同時に形成する工程を含む固体撮像素子の製造方法。
【請求項２】
前記第１導電型ウェル領域の形成工程後に、前記トランジスタ手段側の第１導電型ウェル領域内に、前記電荷蓄積領域として、該第１導電型ウェル領域よりも不純物濃度が高い領域を形成する工程を更に含む固体撮像素子の製造方法。
【請求項３】
前記複数の単位画素部が行方向および列方向にマトリクス状に配置されている場合に、隣接する単位画素部間の行方向および列方向の少なくとも一方の境界領域にマスクパターン膜を設けない状態で、複数の単位画素部にわたって前記第１導電型ウェル領域に第１導電型不純物を導入し、該境界領域に第２導電型不純物を導入してウェル分離領域を形成することにより、隣接する各単位画素部の該第１導電型ウェル領域を規定する請求項１または２記載の固体撮像素子の製造方法。
【請求項４】
前記複数の単位画素が行方向および列方向に配置されている場合に、隣接する単位画素間の行方向および列方向の少なくとも一方の境界領域にマスクパターン膜を設けない状態で、複数の単位画素にわたって前記第１導電型ウェル領域に第１導電型不純物を導入し、熱酸化によりフィールド絶縁膜を形成してウェル分離領域を形成することにより、隣接する各単位画素部の該第１導電型ウェル領域を規定する請求項１または２記載の固体撮像素子の製造方法。
【請求項５】
前記複数の単位画素部が行方向および列方向にマトリクス状に配置されている場合に、隣接する単位画素部間の行方向および列方向の少なくとも一方の境界領域にマスクパターン膜を設けた状態で複数の単位画素部にわたって前記第１導電型ウェル領域に第１導電型不純物を導入して、隣接する各単位画素部の該第１導電型ウェル領域を規定する請求項１または２記載の固体撮像素子の製造方法。
【請求項６】
請求項１〜５の何れかに記載の固体撮像素子の製造方法により製造された固体撮像素子。
【請求項７】
第１導電型基板の第２導電型半導体層上に設けられた第１導電型ウェル領域内に、光照射により電荷を発生する受光領域と、該受光領域からの電荷を蓄積する電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とするトランジスタ手段を備えた単位画素部が複数設けられた固体撮像素子において、
該第１導電型ウェル領域は、該受光領域から該電荷蓄積領域までの領域にわたって均一な不純物濃度を有した固体撮像素子。
【請求項８】
請求項６または７記載の固体撮像素子からの撮像信号を画像処理する携帯型電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばビデオカメラ、デジタルカメラ、カメラ付き携帯電話器などに用いられ、例えば閾値電圧変調方式のＭＯＳ型イメージセンサなどの固体撮像素子およびその製造方法、これを用いた携帯型電子機器に関する。
【０００２】
【従来の技術】
従来、例えばＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは、量産性に優れているため、ビデオカメラ、デジタルカメラ、カメラ付き携帯電話器などの携帯型電子機器において画像入力デバイスとして利用されている。このような携帯型電子機器では、電池駆動のため駆動電力の低電圧化、低消費電力化が重要であり、さらに、低コスト化、モジュールサイズの縮小化が重要である。このため、この分野において、ＭＯＳ型イメージセンサは、ＣＣＤ型イメージセンサに比べて、消費電力が少なく、従来のＣＭＯＳプロセス技術を利用することにより低コスト化が可能で、センサ素子と周辺回路素子とを同一チップ上に作製することによりモジュールサイズの縮小化が可能となることから、ＭＯＳ型イメージセンサが見直されている。
【０００３】
このようなＭＯＳ型イメージセンサとして、例えば特許文献１〜３には、閾値電圧変調方式のＭＯＳ型イメージセンサが開示されている。これを図４および図５に示している。
【０００４】
図４は、従来の閾値電圧変調方式のＭＯＳ型イメージセンサにおける単位画素部のレイアウトの一例を示す平面図であり、図５は、図４の単位画素部のＡＡ’線断面図である。なお、ここでは図示していないが、このＭＯＳ型イメージセンサは、複数の単位画素部が行方向および列方向にマトリックス状に配置されている。
【０００５】
図４および図５において、単位画素部１０には、受光ダイオード１１と光信号検出用のＭＯＳトランジスタ１２とが隣接して設けられている。行方向に隣接する単位画素部１０間には、例えば特許文献４に開示されているように、ゲート電極形成時に同時に作製される画素部間分離電極１３ａ，１３ｂによって分離されている。
【０００６】
シリコン基板またはシリコン基板上のエピタキシャル半導体層１４（以下、ｐ型基板１４という）内には、受光ダイオード１１の形成領域および光信号検出用のＭＯＳトランジスタ１２の形成領域にわたってｎ型層１５が設けられている。このｎ型層１５上において、受光ダイオード１１の形成領域にはｐ型ウェル領域１６ａが設けられ、また、光信号検出用のＭＯＳトランジスタ１２の形成領域にはｐ型ウェル領域１６ｂが別々の製造工程により設けられている。
【０００７】
受光ダイオード１１のｐ型ウェル領域１６ａによって、光照射による電荷発生領域の一部（受光領域）が構成されている。また、光信号検出用のＭＯＳトランジスタ１２のｐ型ウェル領域１６ｂによって、このｐ型ウェル領域１６ｂ内に形成されるキャリアポケット領域１７に蓄積される電荷に比例したポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域が構成されている。また、ｎ型層１５下の受光ダイオード１１の形成領域にはｎ型層１８が設けられ、ｎ型層１５下の光信号検出用のＭＯＳトランジスタ１２の形成領域にはｐ型埋め込み層１９が設けられている。
【０００８】
受光ダイオード１１では、ｐ型ウェル領域１６ａの表面側層としてｎ型不純物領域２０が設けられ、これによって光発生電荷に対する埋め込み構造が形成されている。
【０００９】
また、ＭＯＳトランジスタ１２では、ｐ型ウェル領域１６ｂの上方にゲート絶縁膜２１を介してリング状のゲート電極２２が設けられている。この環状のゲート電極２２の内側に対応するウェル領域１６ｂの表面部側にｎ型のソース領域２３が設けられている。
【００１０】
さらに、ｐ型ウェル領域１６ａ，１６ｂの外側を取り囲むようにｎ型のドレイン領域２４が設けられている。ソース領域２３はコンタクトホール２６ａを介してソース電極２６と接続され、ドレイン領域２４はコンタクトホール２７ａを介してドレイン電極２７と接続されている。また、ゲート電極２２はコンタクトホール２８ａを介してゲート配線（図示せず）と接続されている。
【００１１】
ドレイン領域２４下にはウェル分離領域２９が設けられており、ドレイン領域２４はウェル分離領域２９を介してｎ型層１５と接続されている。また、ゲート電極２２下にはゲート絶縁膜２１を介してｎ型のチャネルドープ層３０が設けられており、チャネルドープ層３０によりチャネル領域が形成される。そのチャネル領域下であって、ソース領域２３側の近傍のｐ型ウェル領域１６ｂ内には、キャリアポケット領域１７（電荷蓄積領域；例えばホールポケット領域）が設けられている。このホールポケット領域１７に、受光ダイオード１１で光照射により発生した正孔（ホール；光信号キャリア）が蓄積され、このホールポケット領域１７内の光信号キャリアの蓄積量に比例してＭＯＳトランジスタ１２の閾値が変化するようになっている。
【００１２】
上記構成により、以下、その動作を簡単に説明する。
【００１３】
ＭＯＳ型イメージセンサにおいて、初期化動作（リセット動作）−電荷蓄積動作−信号読み出し動作という一連の動作が繰り返して行われる。
【００１４】
まず、初期化動作期間では、ゲート電極２２、ソース電極２６およびドレイン電極２７に正の高電圧が印加されてホールポケット領域１７に残存する光信号キャリアが基板１４側に排出される。
【００１５】
次に、電荷蓄積動作期間では、受光ダイオード１１への光照射により発生した光信号キャリアである正孔（ホール）がホールポケット領域１７内に蓄積される。
【００１６】
さらに、信号読み出し動作期間では、ホールポケット領域１７への光信号キャリアの蓄積量に比例した信号がソース領域２３から出力されて検出される。
【００１７】
ここで、上記ＭＯＳ型イメージセンサの製造方法について、図６Ａおよび図６Ｂを参照しながら説明する。
【００１８】
図６Ａおよび図６Ｂは、図４および図５のＭＯＳ型イメージセンサの製造工程を順次示す断面図である。なお、この断面は図４のＡＡ’線断面に対応している。
【００１９】
まず、図６Ａ（ａ）に示すように、受光ダイオード１１の形成領域を開口させたマスクパターン膜３１を用いて、ｐ型半導体基板または半導体基板上のｐ型エピタキシャル成長半導体層１４Ａ（以下、基板１４Ａという）に不純物を導入して、受光ダイオード１１の形成領域にｎ型層１８さらにｐ型ウェル領域１６ａを形成する。
【００２０】
次に、図６Ａ（ｂ）に示すように、マスクパターン膜３１を除去して、単位画素部１０の領域全体にわたってｎ型不純物を導入することにより、受光ダイオード１１のｎ型層１８とｐ型ウェル領域１６ａ間にあってこれらに接続されるようにｎ型層１５を形成する。
【００２１】
さらに、図６Ａ（ｃ）に示すように、光信号検出用のＭＯＳトランジスタ１２の形成領域を開口させたマスクパターン膜３２を用いて、ｎ型不純物層１５下に基板電位固定のためにｐ型不純物を導入して、ｎ型不純物層１５よりも不純物濃度が高いｐ型埋込層１９を、ｎ型層１８に隣接させて形成する。また、このマスクパターン膜３２を用いてｐ型不純物を導入して、ｎ型不純物層１５の上方に、受光ダイオード１１のｐ型ウェル領域１６ａと位置整合させるように接続するＭＯＳトランジスタのｐ型ウェル領域１６ｂを形成する。
【００２２】
さらに、図６Ａ（ｄ）に示すように、受光ダイオード１１およびＭＯＳトランジスタ１２の両形成領域よりも十分広い開口部を有するマスクパターン膜３３を用いて、受光ダイオード１１のｐ型ウェル領域１６ａおよび光信号検出用のＭＯＳトランジスタ１２のｐ型ウェル領域１６ｂ側の表面層にｎ型不純物を導入して、チャネル領域のｎ型チャネルドープ層３０を形成する。
【００２３】
さらに、図６Ｂ（ｅ）に示すように、ｐ型ウェル領域１６ａおよび１６ｂの周囲を開口させたマスクパターン膜３４を用いて、受光ダイオード１１のｐ型ウェル領域１６ａおよびＭＯＳトランジスタ１２のｐ型ウェル領域１６ｂを取り囲むようにｎ型不純物を導入して、ウェル分離領域２９を形成する。
【００２４】
さらに、図６Ｂ（ｆ）に示すように、光信号検出用のＭＯＳトランジスタ１２のホールポケット領域１７の部分を開口させたマスクパターン膜３５を用いて、光信号検出用のＭＯＳトランジスタ１２のｐ型ウェル領域１６ｂ内にｐ型不純物を導入して、ｐ型ウェル領域１６ｂよりも不純物濃度が高いリング状のホールポケット領域１７を形成する。
【００２５】
さらに、マスクパターン膜３５を除去した後、図示は省略するが、半導体基板表面を熱酸化してゲート絶縁膜２１を形成する。
【００２６】
さらに、図６Ｂ（ｇ）に示すように、ホールポケット領域１７を覆い、かつ、ホールポケット領域１７がソース領域２３側に近接して配置されるように、ゲート絶縁膜２１上にリング状のゲート電極２２を形成する。
【００２７】
さらに、図６Ｂ（ｈ）に示すように、環状のゲート電極２２の内側にソース領域２３を形成し、ゲート電極２２の外側を取り囲むようにドレイン領域２４を形成すると共に、受光ダイオード１１の表面側層にｎ型不純物領域２０を形成する。
【００２８】
【特許文献１】
特開平１１−１９５７７８号公報
【特許文献２】
特開２００１−１６０６２０号公報
【特許文献３】
特開２００１−１７７０８５号公報
【特許文献４】
特開２００２−５０７５３号公報
【００２９】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳ型イメージセンサの製造方法では、受光ダイオード１１の第１導電型ウェル領域１６ａと、光信号検出用のＭＯＳトランジスタ１２の第１導電型ウェル領域１６ｂとが独立したレジストマスクのマスクパターン膜３１とマスクパターン膜３２によってそれぞれ形成されるため、それぞれのフォトリソグラフィ工程におけるアライメントずれによって、受光ダイオード１１のウェル領域１６ａとＭＯＳトランジスタ１２のウェル領域１６ｂとの重なり具合が変化し、この重なった部分の不純物濃度分布が安定しない。これによって、受光ダイオード１１で発生した光信号キャリアのキャリアポケット領域１７への電荷転送特性において重大なばらつきが発生し、これが感度ばらつきの原因となる。
【００３０】
また、上記特許文献３では、受光ダイオード１１のウェル領域１６ａと光信号検出用のＭＯＳトランジスタ１２のウェル領域１６ｂとが重なった部分が両ウェル領域１６ａ，１６ｂよりも高い濃度分布を有することになり、受光ダイオード１１のウェル領域１６ａで発生した光信号キャリアのＭＯＳトランジスタ１２のウェル領域１６ｂへの移動が促進されるため、光信号キャリアがキャリアポケット領域１７に移動し易くなるとされているが、上記従来のＭＯＳ型イメージセンサの製造方法では、上述したように受光ダイオード１１のウェル領域１６ａとＭＯＳトランジスタ１２のウェル領域１６ｂとの重なり具合を一定にコントロールすることが必要であり、ＭＯＳ型イメージセンサをこの重なり具合が安定した状態で量産することは容易ではない。本願発明者らがＭＯＳ型イメージセンサを試作したところ、上記特許文献３に記載されているような光信号キャリアの移動促進効果よりも、両ウェル領域１６ａ，１６ｂが重なった部分にキャリアが残って残像となる場合や、アライメントずれによって両ウェル領域１６ａ，１６ｂがほとんど重ならず、各ウェル領域１６ａ，１６ｂよりもキャリア濃度が低い部分が形成されてしまったり、受光ダイオード１１に光信号キャリアが残って感度が不安定となる場合が見られた。
【００３１】
さらに、受光ダイオード１１の形成領域を決定するマスクパターン膜３１と、隣接画素部１０間のウェル分離領域２９を形成するための第２導電型不純物導入領域を決定するマスクパターン膜３４についても、アライメントずれの問題があり、受光ダイオード１１の面積変化による感度特性のばらつき、受光ダイオード１１と第２導電型ウェル分離領域２９との半導体接合プロファイルのばらつきによる暗電流発生量のばらつきなどの問題がある。
【００３２】
本発明は、上記従来の問題を解決するもので、受光ダイオードの感度ばらつきを抑制し、アライメントずれに対して十分なマージンを確保して量産性に優れた固体撮像素子およびその製造方法、これを用いた携帯型電子機器を提供することを目的とする。
【００３３】
【課題を解決するための手段】
本発明の固体撮像素子の製造方法は、第１導電型基板の第２導電型半導体層上に設けられた第１導電型ウェル領域内に、光照射により電荷を発生する受光領域と、該受光領域からの電荷を蓄積する電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出しを可能とするトランジスタ手段を備えた単位画素部が複数設けられた固体撮像素子の製造方法において、該第１導電型ウェル領域を、該受光領域と該トランジスタ手段側の領域とにわたって、同じ不純物導入工程により同時に形成する工程を含んでおり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の固体撮像素子の製造方法における第１導電型ウェル領域の形成工程後に、前記トランジスタ手段側の第１導電型ウェル領域内に、前記電荷蓄積領域として、該第１導電型ウェル領域よりも不純物濃度が高い領域を形成する工程を更に含む。
【００３５】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、複数の単位画素部が行方向および列方向にマトリクス状に配置されている場合に、隣接する単位画素部間の行方向および列方向の少なくとも一方の境界領域にマスクパターン膜を設けない状態で、複数の単位画素部にわたって前記第１導電型ウェル領域に第１導電型不純物を導入し、該境界領域に第２導電型不純物を導入してウェル分離領域を形成することにより、隣接する各単位画素部の該第１導電型ウェル領域を規定する。
【００３６】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、複数の単位画素が行方向および列方向に配置されている場合に、隣接する単位画素間の行方向および列方向の少なくとも一方の境界領域にマスクパターン膜を設けない状態で、複数の単位画素にわたって前記第１導電型ウェル領域に第１導電型不純物を導入し、熱酸化によりフィールド絶縁膜を形成してウェル分離領域を形成することにより、隣接する各単位画素部の該第１導電型ウェル領域を規定する。
【００３７】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、複数の単位画素部が行方向および列方向にマトリクス状に配置されている場合に、隣接する単位画素部間の行方向および列方向の少なくとも一方の境界領域にマスクパターン膜を設けた状態で複数の単位画素部にわたって前記第１導電型ウェル領域に第１導電型不純物を導入して、隣接する各単位画素部の該第１導電型ウェル領域を規定する。
【００３８】
本発明の固体撮像素子は、請求項１〜５の何れかに記載の固体撮像素子の製造方法により製造され、そのことにより上記目的が達成される。
【００３９】
本発明の固体撮像素子は、第１導電型基板の第２導電型半導体層上に設けられた第１導電型ウェル領域内に、光照射により電荷を発生する受光領域と、該受光領域からの電荷を蓄積する電荷蓄積領域とを有し、該電荷蓄積領域の蓄積電荷量に応じた信号読み出し可能とするトランジスタ手段を備えた単位画素部が複数設けられた固体撮像素子において、該第１導電型ウェル領域は、該受光領域から該電荷蓄積領域までの領域にわたって均一な不純物濃度を有したものであり、そのことにより上記目的が達成される。
【００４０】
本発明の携帯型電子機器は、請求項６または７記載の固体撮像素子からの撮像信号を画像処理するものであり、そのことにより上記目的が達成される。
【００４１】
上記構成により、以下に、本発明の作用について説明する。
【００４２】
本発明においては、受光領域であるウェル領域と光信号検出用のトランジスタ手段のウェル領域とを同一の不純物導入工程により同時に製造することによって、受光領域のウェル領域と光信号検出用のトランジスタ手段のウェル領域とを別々のマスクを用いて形成する従来技術のようにアライメントずれによって両ウェル領域の重なり具合がばらつくことなく、均一な濃度プロファイルを有するウェル領域を形成することができる。これによって、受光領域で発生した光信号キャリアを残留させたり減衰させることなく、トランジスタ手段の電荷蓄積領域に転送させる構造を、安定して製造することができる。
【００４３】
また、本発明においては、行方向および列方向の少なくとも一方に隣接する単位画素部の境界領域にマスクパターン膜を設けることなく、ウェル領域を複数画素部間にわたって形成し、境界領域にウェル分離領域を形成することによって、隣接する各単位画素部のウェル領域を規定することができる。これによって、従来技術のように、ウェル領域形成用マスクパターン膜とウェル分離領域形成用マスクパターン膜とのアライメントずれが生じることなく、電荷注入領域の重ね合せによる不純物濃度プロファイルの変化を回避することができる。
【００４４】
【発明の実施の形態】
以下に、本発明の固体撮像素子の実施形態を閾値電圧変調方式のＭＯＳ型イメージセンサに適用させた場合について、図面を参照しながら説明する。
【００４５】
図１は、本発明の一実施形態である閾値電圧変調方式のＭＯＳ型イメージセンサにおける単位画素部のレイアウトの一例を示す平面図であり、図２（ａ）は図１のＡＡ’線断面図であり、図２（ｂ）は図１のＢＢ’線断面図である。なお、本発明の単位画素部１０Ａのレイアウトは図４および図５の従来の単位画素部１０と同様であり、ここでは図示していないが、本発明のＭＯＳ型イメージセンサ（固体撮像素子）は、複数の単位画素部１０Ａが行方向および列方向にマトリックス状に配置されている。各画素部１０Ａ内にはそれぞれ、受光ダイオード１１と光信号検出用のＭＯＳトランジスタ１２とが隣接して設けられている。また、行方向に隣接する各画素部１０Ａ間には、例えば特許文献４にも開示されているように、ゲート電極２２の形成時に同時に形成された各画素部１０Ａ間の分離電極１３ａ，１３ｂによって分離されている。
【００４６】
図１および図２において、シリコン基板またはシリコン基板上のエピタキシャル半導体層１４（以下、ｐ型基板１４という）には、受光ダイオード１１の形成領域と光信号検出用のＭＯＳトランジスタ１２の形成領域とにわたってｎ型層１５が設けられており、そのｎ型層１５の上表面側には、受光ダイオード１１の形成領域および光信号検出用のＭＯＳトランジスタ１２の形成領域にわたって、共通のｐ型ウェル領域１６が設けられている。ｐ型ウェル領域１６は、同じマスクパターン膜を用いて、同じ不純物導入工程により同時に形成することにより、受光領域とキャリアポケット領域１７との両領域にわたって均一な不純物濃度となる。
【００４７】
この共通のｐ型ウェル領域１６は、ウェル分離領域２９によって取り囲まれており、このウェル分離領域２９によってｐ型ウェル領域１６の形成範囲が規定されている。受光ダイオード１１のｐ型ウェル領域１６によって、光照射による電荷発生領域（受光領域）の一部が構成されている。また、光信号検出用のＭＯＳトランジスタ１２のｐ型ウェル領域１６によって、このｐ型ウェル領域１６内に形成されるキャリアポケット領域１７に蓄積される電荷に比例したポテンシャルによってチャネルの閾値電圧を変化させることができるゲート領域が構成されている。さらに、ｎ型層１５の下側において、受光ダイオード１１の形成領域にはｎ型層１８が設けられ、また、光信号検出用のＭＯＳトランジスタ１２の形成領域にはｐ型埋め込み層１９が設けられている。
【００４８】
受光ダイオード１１は、ｐ型ウェル領域１６の上表面側（上側）にｎ型不純物領域２０が設けられ、これは光発生電荷に対する埋め込み構造となっている。
【００４９】
ＭＯＳトランジスタ１２は、ｐ型ウェル領域１６上にゲート絶縁膜２１を介してリング状のゲート電極２２が設けられ、このゲート電極２２の内側に位置するウェル領域１６内にｎ型のソース領域２３が設けられている。このソース領域２３はコンタクトホール２６ａを介してソース電極２６に接続されている。また、ウェル領域１６の外側を取り囲むようにｎ型のドレイン領域２４が設けられている。このドレイン領域２４はコンタクトホール２７ａを介してドレイン電極２７と接続されている。また、ゲート電極２２はコンタクトホール２８ａを介してゲート配線２８に接続されている。
【００５０】
ドレイン領域２４の下側にはウェル分離領域２９が設けられており、ドレイン領域２４はウェル分離領域２９を介してｎ型層１５と接続されている。ゲート電極２２の下側にはゲート絶縁膜２１を介してｎ型のチャネルドープ層３０が設けられ、チャネルドープ層３０によりチャネル領域が形成されている。そのチャネル領域下にあって、ソース領域２３側の近傍のｐ型ウェル領域１６内には、環状のキャリアポケット領域１７（電荷蓄積領域；ホールポケット領域）が設けられている。このホールポケット領域１７内に、受光ダイオード１１で光照射により発生した光信号キャリアである正孔（ホール）が蓄積される。このホールポケット領域１７内の光信号キャリアの蓄積量に比例してＭＯＳトランジスタ１２の閾値が変化する。
【００５１】
このように、複数の画素部１０Ａを行方向および列方向にマトリクス状に配置して固体撮像素子１を形成し、撮像動作を行わせる場合には、行方向または列方向に隣接する画素部１０Ａのドレイン電圧を独立して制御する必要がある。このため、本実施形態では、特許文献４に開示されているように、ＭＯＳトランジスタ１２のゲート電極２２の形成時に画素部１０Ａ間の分離電極１３ａ，１３ｂを形成して各画素部１０Ａを分離している。なお、通常のＭＯＳプロセスで使用されるＬＯＣＯＳ素子分離構造によって単位画素部１０Ａをそれぞれ分離することも可能である。
【００５２】
画素部１０Ａの両端部分には画素部１０Ａ間の分離領域１３０ａ，１３０ｂが形成されており、隣接画素部１０Ａとは独立してドレイン電圧を設定することができるようになっている。画素部間分離領域１３０ａ，１３０ｂは、画素部領域全体にわたってｎ型層１５およびウェル分離領域２９よりも高いｐ型不純物濃度で形成された画素部間分離領域４０ａ，４０ｂが形成されており、画素部間分離領域４０ａ，４０ｂはそれぞれゲート酸化膜２１の下面部から基板方向に伸びて、ｐ型基板１４に接続されている。画素部間分離領域４０ａ，４０ｂ上には、ゲート絶縁膜２１を介して画素間分離電極１３ａ，１３ｂが形成されている。ここで、画素部間分離電極１３ａ，１３ｂを接地電位に保つことにより、隣接する画素部１０Ａ間のドレイン電圧を独立して設定することが可能となる。
【００５３】
上記構成により、以下、その動作を説明する。
【００５４】
本実施形態のＭＯＳ型イメージセンサ（固体撮像素子１）において、初期化動作（リセット動作）−電荷蓄積動作−信号読み出し動作という一連の各動作が繰り返して行われる。
【００５５】
まず、初期化動作期間では、ゲート電極２２、ソース電極２３およびドレイン電極２４に例えば７Ｖ〜８Ｖという正の高電圧が印加されてホールポケット領域１７に残存する光信号キャリアが基板１４側に排出される。
【００５６】
次に、電荷蓄積動作期間では、受光ダイオード１１の受光領域への光照射により発生した光信号キャリアである正孔（ホール）がｐ型ウェル領域１６を介してゲート電極２２下のホールポケット領域１７内に蓄積される。
【００５７】
さらに、信号読み出し動作期間では、ホールポケット領域１７への光信号キャリアの蓄積量に比例した信号がソース電極２３から出力されて信号検出される。
【００５８】
ここで、本実施形態のＭＯＳ型イメージセンサの製造方法について、図３Ａおよび図３Ｂを参照しながら説明する。
【００５９】
図３Ａおよび図３Ｂは、図１および図２のＭＯＳ型イメージセンサの製造工程を順次示す断面図である。なお、この断面は図１のＡＡ’線断面に対応している。
【００６０】
まず、図３Ａ（ａ）に示すように、受光ダイオード１１の形成領域を開口させたマスクパターン膜４１を用いて、不純物濃度約１×１０１５ｃｍ−３のｐ型基板１４（ｐ型半導体基板または半導体基板上のｐ型エピタキシャル成長半導体層）に不純物を導入して、受光ダイオード１１の形成領域にピーク位置約１．５μｍと、ピーク不純物濃度約１×１０１７ｃｍ−３のｎ型層１８を形成する。
【００６１】
次に、図３Ａ（ｂ）に示すように、各画素部領域全体にわたってｎ型不純物を導入して、受光ダイオード１１のｎ型層１８の上部に接続されるように、ピーク位置約０．７μｍ、ピーク不純物濃度約３×１０１６ｃｍ−３のｎ型層１５を形成する。
【００６２】
さらに、図２（ｂ）に示す画素部間分離領域１３０ａ，１３０ｂにおいて、厚膜の酸化膜（図示せず）を利用するＬＯＣＯＳ素子分離方法を用いて分離を行う場合には、図３Ａ（ｂ）に示すように、各画素部領域全体にわたってｐ型不純物を導入して、ｎ型層１５の上部に接続されるように、ピーク位置約０．４μｍ、ピーク不純物濃度約６×１０１６ｃｍ−３のｐ型層１６を形成し、このｐ型層１６の上表面に対してピーク不純物濃度約２×１０１７ｃｍ−３のｎ型不純物を導入してｎ型のチャネルドープ層３０を形成する。この場合、ｎ型不純物は表面付近のみに導入されるため、画素部間分離領域１３０ａ，１３０ｂでは酸化膜中のみに対して導入され、基板表面に反転層が形成されないようにすることが十分可能である。この場合、従来技術に対してチャネルドープ層３０形成用のマスクパターン膜４３を削減することが可能となり、固体撮像素子１の特性を損なうことなく、製造工程を簡略化することが可能となる。
【００６３】
一方、画素部間分離領域１３０ａ，１３０ｂにおいて、図２（ｂ）に示すようにゲート電極２２と同時に形成された画素部間分離電極１３ａ，１３ｂを用いて画素部間分離を行う場合には、ここでは図示は省略するが、図２（ｂ）に示す画素部間分離領域４０ａ，４０ｂ形成領域上にマスクパターンを設けた状態でｐ型不純物を導入して、ｎ型層１５の上部に接続されるようにｐ型層１６を形成し、そのｐ型層１６の表面層側にｎ型不純物を導入してｎ型のチャネルドープ層３０を形成する。
【００６４】
なお、画素部間分離領域１３０ａ，１３０ｂにおいて、ｐ型不純物領域４０ａ，４０ｂの表面側層部分の濃度がｎ型のチャネルドープ層３０よりも十分高い場合には、ＬＯＣＯＳ素子分離を行う場合と同様に、図３Ａ（ｂ）に示す各画素部領域全体にわたってｎ型層１５を形成する工程でｐ型層１６およびｎ型チャネルドープ層３０を形成することが可能となる。この場合にも、従来技術に対してチャネルドープ層３０形成用のマスクパターン４３を削減することが可能となり、固体撮像素子の特性を損なうことなく、製造工程を簡略化することが可能となる。
【００６５】
さらに、図３Ａ（ｃ）に示すように、光信号検出用のＭＯＳトランジスタ１２の形成領域を開口させたマスクパターン膜４２を用いて、ｎ型層１５下に基板電位固定のためにｐ型不純物を導入して、ｎ型層１５よりも不純物濃度が高く、ピーク位置約１．２μｍ、ピーク不純物濃度約５×１０１６ｃｍ−３のｐ型埋込層１９を形成する。ここで、ｐ型埋込層１９の役割は、撮像動作の初期化動作期間において、キャリアポケット領域１７に蓄積された光信号キャリアをｐ型基板１４に排出させるためにｎ型層１５の下部を基板電位に固定することである。そのため、ｐ型埋込層１９の大きさとしては、キャリアポケット領域１７を覆う領域を確保すれば十分である。
【００６６】
図６Ａ（ｃ）に示す従来技術においては、ＭＯＳトランジスタ１２のｐ型ウェル領域１６ｂを受光ダイオード１１のｐ型ウェル領域１６ａとの接続部分で重なり合わせるため、マスクパターン膜３２を、ＭＯＳトランジスタ１２のゲート電極２２よりも大きいパターンで開口させる必要があった。そのため、受光ダイオード１１におけるＭＯＳトランジスタ１２側のｎ型層１５の不純物濃度が必要以上に低くなり、基板部分での熱励起によって発生したホールが、初期化動作後に完全空乏化されることにより基板電位よりもポテンシャルが低くなった受光ダイオード１１のｐ型ウェル領域１６ａへ電荷注入されて、暗時ノイズの原因となる場合があった。
【００６７】
これに対して、本実施形態では、マスクパターン膜４２をｐ型埋込層１９に対して最適なパターンとすることが可能になり、上述したような暗時ノイズを低減することが可能となる。
【００６８】
さらに、図３Ｂ（ｄ）に示すように、ｐ型ウェル領域１６の周囲を開口させたマスクパターン膜４３を用いて、ｐ型ウェル領域１６を取り囲むようにｎ型不純物を導入して、ピーク位置約０．７μｍ、ピーク不純物濃度約８×１０１６ｃｍ−３のウェル分離領域２９を形成する。これによって、ｐ型ウェル領域１６が各単位画素部１０Ａのウェル領域に分離されると共に、光信号に対する感度を決定する受光ダイオード１１の大きさが所定面積に規定される。
【００６９】
さらに、図３Ｂ（ｅ）に示すように、光信号検出用のＭＯＳトランジスタ１２のホールポケット領域１７の部分を開口させたマスクパターン膜４４を用いて、ＭＯＳトランジスタ１２の形成領域のｐ型ウェル領域１６内にｐ型不純物を導入して、ｐ型ウェル領域１６よりも不純物濃度が高いピーク位置約０．１５μｍ、ピーク不純物濃度約１．４×１０１７ｃｍ−３のリング状のホールポケット領域１７を形成する。
【００７０】
さらに、ここで図示は省略するが、半導体基板表面を熱酸化してゲート絶縁膜２１を形成する。図３Ｂ（ｆ）に示すように、ホールポケット領域１７を覆うように、かつ、ホールポケット領域１７がソース領域２３側に近接して配置されるように、ゲート絶縁膜２１上にリング状のゲート電極２２を形成する。
【００７１】
次に、図３Ｂ（ｇ）に示すように、環状のゲート電極２２の内側のＭＯＳトランジスタ１２の形成領域のウェル領域１６内の表面側層としてｎ型のソース領域２３を形成し、ゲート電極２２の外側および受光ダイオード１１の外側を取り囲むようにＭＯＳトランジスタ１２の形成領域のウェル領域１６の表面側層にドレイン領域２４を形成すると共に、受光ダイオード１１の表面側層にｎ型不純物領域２０を形成する。
【００７２】
以上により、本実施形態によれば、受光ダイオード１１のｐ型ウェル領域１６と光信号検出用のＭＯＳトランジスタ１２のｐ型ウェル領域１６とが同じ不純物導入工程より同時に形成されているため、ｐ型ウェル領域１６は、光電変換する受光領域からキャリアポケット領域１７（電荷蓄積領域）までの領域にわたって均一な不純物濃度を有することになり、ｐ型ウェル領域１６には従来技術のように不均一な不純物濃度プロファイルが発生しない。よって、受光ダイオード１１で発生した光信号キャリアがＭＯＳトランジスタ１２のｐ型ウェル領域１６内に形成されたキャリアポケット領域１７内に転送される場合に、従来技術のように不均一な不純物濃度プロファイルが原因となって生じる残像や感度むらなどの発生を抑制することが可能となる。
【００７３】
また、本実施形態によれば、ウェル分離領域２９を形成するマスクパタ−ン膜４３を作製する単一のフォトリソグラフィ工程によりｐ型ウェル領域１６を決定することができるため、従来技術のように複数のマスクパターンの重ね合わせにより生じるパターンずれ、注入領域の重ね合わせによる不純物濃度プロファイルの変化を容易に回避することが可能となって、量産性に優れている。
【００７４】
なお、上記実施形態では特に説明しなかったが、図７に示すように上記実施形態の固体撮像素子１を用いて、固体撮像素子１から得られた撮像信号を画像処理部２にて各種画像処理し、操作部３による入力操作指令に基づいて、撮像画像を表示部６にて画像表示させたり、図示しない通信部によって画像通信したりすることができる。これらの制御は、制御部（ＣＰＵ；中央演算処理装置）がＲＯＭ５（プログラムメモリ）およびＲＡＭ４（ワークメモリ）内の制御プログラムおよびそのデータに基づいて行われる。以上により、携帯電話器などの携帯型電子機器８が構成される。
【００７５】
【発明の効果】
以上により、本発明によれば、各単位画素部内において、受光領域側のウェル領域と、電荷蓄積領域側のウェル領域とが同じ不純物導入工程によって同時に形成されるため、ウェル領域に均一な濃度プロファイルを形成することが可能となる。これにより、受光領域周辺のドレイン領域と、トランジスタ手段のソース領域に近い部分に形成された高濃度キャリア蓄積領域（電荷蓄積領域）との間の電位差によって、ウェル領域内に受光領域側からトランジスタ手段側の電荷蓄積領域にキャリアを移動させるスムーズなポテンシャル勾配が形成される。したがって、従来のように受光領域で発生した光信号キャリアを途中で滞ることなくキャリアポケット領域（電荷蓄積領域）にスムーズに転送させることが可能となり、受光領域で発生した光発生キャリアは、受光領域から電荷蓄積領域に至る途中で残留することなく信号検出に寄与することができる。このため、特に、キャリア発生量が少ない低照度状態において、画素部間の感度ばらつきを抑えることが可能となって、固体撮像素子の特性向上を図ることができる。
【００７６】
また、本発明によれば、従来技術のように受光領域のｎ型層とｐ型ウェル領域とを同じマスクで形成する場合にトランジスタ手段のチャネルドープ層を形成するために必要とされていたマスクパターン膜が不要となり、製造工程を削減することが可能となる。
【００７７】
さらに、本発明によれば、受光領域のウェル領域と電荷蓄積領域のウェル領域とが同じマスクパターン膜を用いて同時に形成されるため、従来技術のように各ウェル領域を別々のマスクパターン膜を用いて形成した場合にアライメントずれによって発生するポテンシャル障壁や、ポテンシャルの落ち込みを抑制することができる。また、単位画素部間の境界領域にマスクパターン膜を設けずに複数の画素部間にわたってウェル領域を形成し、ウェル分離領域形成時に各単位画素部のウェル領域を規定することによって、マスクパターン膜の枚数を減らすことができる。したがって、製造工程のばらつきによる特性ばらつきを抑制し、製造工程において厳しい工程管理を必要とすることなく安定した特性の固体撮像素子を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明のＭＯＳ型イメージセンサの一実施形態における単位画素部のレイアウトの一例を示す平面図である。
【図２】（ａ）は図１のＡＡ’線断面図であり、（ｂ）は図１のＢＢ’線断面図である。
【図３Ａ】（ａ）〜（ｃ）は、図１および図２のＭＯＳ型イメージセンサの製造工程（その１）を順次示す要部断面図である。
【図３Ｂ】（ｄ）〜（ｇ）は、図１および図２のＭＯＳ型イメージセンサの製造工程（その２）を順次示す要部断面図である。
【図４】従来のＭＯＳ型イメージセンサにおける単位画素部のレイアウトの一例を示す平面図である。
【図５】図４の単位画素部のＡＡ’線断面図である。
【図６Ａ】（ａ）〜（ｄ）は、図４および図５のＭＯＳ型イメージセンサの製造工程（その１）を順次示す要部断面図である。
【図６Ｂ】（ｅ）〜（ｈ）は、図４および図５のＭＯＳ型イメージセンサの製造工程（その２）を順次示す要部断面図である。
【図７】ブロック図である。
【符号の説明】
１  固体撮像素子
２  画像処理部
３  操作部
４  ＲＡＭ（ワークメモリ）
５  ＲＯＭ（プログラムメモリ）
６  表示部
７  制御部（ＣＰＵ）
８  携帯型電子機器
１０Ａ    単位画素部
１１    受光ダイオード（受光領域）
１２    光信号検出用のＭＯＳトランジスタ（トランジスタ手段）
１３ａ、１３ｂ    画素部間分離電極
１３０ａ、１３０ｂ    画素部間の分離領域
１４    ｐ型基板
１５    単位画素部領域全体にわたるｎ型層
１６    ｐ型ウェル領域
１７    キャリアポケット領域（電荷蓄積領域、例えばホールポケット領域）
１８    受光ダイオードのｎ型層
１９    ＭＯＳトランジスタのｐ型埋込層
２０    受光ダイオード上表面側層のｎ型不純物領域
２１    ゲート絶縁膜
２２    ゲート電極
２３    ｎ型ソース領域
２４    ｎ型ドレイン領域
２６    ソース電極
２６ａ，２７ａ，２８ａ    コンタクトホール
２７    ドレイン電極
２８    ゲート配線
２９    ウェル分離領域
３０    ｎ型チャネルドープ層
３１〜３５    マスクパターン
４０ａ、４０ｂ    ｐ型高濃度画素間分離領域
４１〜４４    マスクパターン
【図１】
2004247407.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
2004247407.tif 000009
【図６Ｂ】
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【図７】
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