(57)【要約】  【課題】強誘電体ゲートキャパシタを用いた従来の不揮発性ラッチ回路では、ｎ型ＭＯＳトランジスタのオン・オフに拘わらず、出力端子ＯＧには常に論理値”Ｈ”が出力されてしまうこと。  【解決手段】本発明に係る不揮発性ラッチ回路は、強誘電体キャパシタ１と、ｎ型ＭＯＳトランジスタ３と、ｐ型ＭＯＳトランジスタ４とを備えており、ｎ型ＭＯＳトランジスタ３をオンにした後、ｐ型ＭＯＳトランジスタ４のゲートに接続された第２の入力端子ＲＧに、ｐ型ＭＯＳトランジスタ４を完全にオンにする第２の電圧Ｖｄｄよりも小さい第３の電圧Ｖｒｅｄ１を印加する。【選択図】  図４
2004273099.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性ラッチの駆動方法であって、
前記不揮発性ラッチは、
強誘電体キャパシタと、
ｎ型ＭＯＳトランジスタと、
ｐ型ＭＯＳトランジスタとを備えており、
前記強誘電体キャパシタの一端は第１の入力端子に接続されており、
前記強誘電体キャパシタの他端は、前記ｎ型ＭＯＳトランジスタのゲートに接続されており、
前記ｎ型ＭＯＳトランジスタのソースは接地されており、
前記ｎ型ＭＯＳトランジスタのドレインと前記ｐ型ＭＯＳトランジスタのドレインとに出力端子が接続されており、
前記ｐ型ＭＯＳトランジスタのゲートに第２の入力端子が接続されており、
前記ｐ型ＭＯＳトランジスタのソースに正電圧が入力され、
前記不揮発性ラッチの駆動方法は、第１のステップ、第２のステップ、第３のステップ、および第４のステップを順に有しており、
前記第１のステップにおいて、前記第１の入力端子に第１の電圧を印加して前記ｎ型ＭＯＳトランジスタをオンにすると共に、前記ｐ型ＭＯＳトランジスタがオフとなるように前記第２の入力端子に第２の電圧を印加し、
前記第２のステップにおいて、前記第１の入力端子に接地電圧を印加して前記ｎ型ＭＯＳトランジスタのオン状態を維持すると共に、前記第２の入力端子に前記第２の電圧よりも小さい第３の電圧を印加し、
前記第３のステップにおいて、前記第１の入力端子に前記第１の電圧とは極性が逆の第４の電圧を印加して前記ｎ型ＭＯＳトランジスタをオフすると共に、前記ｐ型ＭＯＳトランジスタがオフとなるように前記第２の入力端子に第５の電圧を印加し、
前記第４のステップにおいて、前記第１の入力端子に接地電圧を印加して前記ｎ型ＭＯＳトランジスタのオフ状態を維持すると共に、前記第２の入力端子に前記第２の電圧よりも小さい第６の電圧を印加する。
【請求項２】
前記ｎ型電解効果型トランジスタがオフの際に前記ｎ型電解効果型トランジスタが有する抵抗値よりも、前記第３の電圧が印加された際に前記ｐ型電解効果型トランジスタが有する抵抗値のいずれもが小さく、
前記ｎ型電解効果型トランジスタがオンの際に前記ｎ型電解効果型トランジスタが有する抵抗値よりも、前記第３の電圧が印加された際に前記ｐ型電解効果型トランジスタが有する抵抗値が大きくなるように、前記第３の電圧が設定されている、請求項１に記載の不揮発性ラッチの駆動方法。
【請求項３】
前記第３の電圧が印加された際に前記ｐ型電解効果型トランジスタが有する抵抗値が、前記ｎ型電解効果型トランジスタがオフの際に前記ｎ型電解効果型トランジスタが有する抵抗値と前記ｎ型電解効果型トランジスタがオンの際に前記ｎ型電解効果型トランジスタが有する抵抗値との間の中間値に設定されている、請求項２に記載の不揮発性ラッチの駆動方法。
【請求項４】
前記第３の電圧および前記第６の電圧が同電位の電圧である、請求項１から３までのいずれかに記載の不揮発性ラッチの駆動方法。
【請求項５】
前記第１の電圧の絶対値と前記第４の電圧の絶対値とが同じである、請求項１から４までのいずれかに記載の不揮発性ラッチの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性ラッチの駆動方法に関し、特に強誘電体ゲートデバイスを用いた不揮発性ラッチの駆動方法に関する。
【背景技術】
【０００２】
半導体技術は非常に急激な速度で発達し、トランジスタの微細化および回路の大規模化が進んでいる。しかし、大規模集積回路における微細トランジスタのリーク電流の増加によって、消費電力が増加してしまうことが問題となっている。
【０００３】
このため、電源を切っても情報が保持される不揮発メモリーが注目されている。不揮発性メモリーを用いることで、ＳＲＡＭやＤＲＡＭなどの揮発性メモリーに比べ、消費電力を低減することが可能となる。特に、ＭＦＭＩＳ（Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造をもつ強誘電体ゲートデバイスは、１トランジスタで構成されるため、究極のメモリーとして期待されている。
【０００４】
強誘電体ゲートデバイスは、フローティングゲート型トランジスタにおいて、そのトランジスタのフローティングゲート電極とその上部電極であるコントロール電極との間に、絶縁膜として強誘電体薄膜を形成した構造である。強誘電体薄膜に生じる自発分極によって、トランジスタのしきい値が実効的に変化する。この現象を利用することで、情報の読み出しを行なう。
【０００５】
強誘電体ゲートデバイスを利用した不揮発性ラッチ回路が、特許文献１において提案されている。この回路の模式図を図８に示す。強誘電体キャパシタ１０１とｎ型ＭＯＳトランジスタ１０４、強誘電体キャパシタ１０２とｐ型ＭＯＳトランジスタ１０３によってそれぞれ構成された強誘電体ゲートデバイスがインバータを構成している。
【０００６】
入力ＩＮと出力ＯＵＴの関係を図９に示す。強誘電体ゲートデバイスがインバータを構成しているので、入力値が“Ｌ”であれば、出力値は“Ｈ”である。また、入力値が“Ｈ”であれば、出力値は“Ｌ”である。さらに、強誘電体の自発分極により、電源を切っても情報は保持されている。
【０００７】
このように、強誘電体ゲートデバイスを用いた不揮発性ラッチ回路は、入力値によってある出力値が出力される。電源を切っても、情報が保持され、不揮発性を有する。その他、本願に関連する先行技術として、特許文献２〜８を挙げることができる。特許文献２〜４は不揮発性ラッチの基本的な構成を開示しており、特許文献５〜８はフローティングゲートと制御電極との間に強誘電体を挟むことによる不揮発化を開示している。
【特許文献１】特開２０００−７７９８６号公報
【特許文献２】特開平２−１９９６９８号公報（特に第１図）
【特許文献３】特公平４−６２１５９号公報（特に第３図及び第５図）
【特許文献４】特表平１０−５１０１２４号公報（特にフロントページ）
【特許文献５】特開平１１−５４６３６号公報（特にフロントページ）
【特許文献６】特開平１１−８３６２号公報（特にフロントページ）
【特許文献７】特開平１０−２７８５６号公報（特にフロントページ）
【特許文献８】特開２００２−３５８７７６号公報（特にフロントページ）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような従来の不揮発性ラッチ回路には、次のような問題点があった。
【０００９】
第一に、強誘電体に印加される電圧が入力に正の電圧を印加した場合と負の電圧を印加した場合とで電圧の大きさが異なってしまうことである。強誘電体キャパシタに印加される電圧をフローティング端子の電圧の基準とする。入力の論理値が“Ｈ”の場合、強誘電体キャパシタとＭＯＳトランジスタのゲート酸化膜の容量Ｃｏｘのカップリング比で決まる正の電圧ＶＦＨが強誘電体キャパシタに印加される。また、入力の論理値が“Ｌ”の場合、強誘電体キャパシタとＭＯＳトランジスタのゲート・ソース間の容量Ｃｇｓとのカップリング比で決まる負の電圧ＶＦＬが強誘電体キャパシタに印加される。ＣｇｓはＣｏｘに比べ、非常に小さいので、ＶＦＬの大きさはＶＦＨの大きさに比べ大きくなる。したがって、強誘電体キャパシタの分極は、入力の論理値“Ｌ”は保持しやすくなるが、入力の論理値“Ｈ”は保持しにくくなる。
【００１０】
第二に、信号の遅延が大きいことである。通常のＭＯＳトランジスタのゲート容量に強誘電体キャパシタを付加している。ＭＯＳトランジスタのゲート容量が実効的に増加してしまうため、ある入力値が入力されてから、出力値が出力されるまでの信号の遅延が大きくなってしまう。
【００１１】
そこで、本発明者らは、まず以下のような不揮発性ラッチ回路を考案した。
【００１２】
図１は、この不揮発性ラッチ回路を示す回路図である。図１において、１は強誘電体キャパシタ、２は抵抗素子、３は第一のＭＯＳトランジスタであるｎ型ＭＯＳトランジスタである。
【００１３】
図１に示すように、第一の端子である第１の入力端子ＣＧを備えた強誘電体キャパシタ１をｎ型ＭＯＳトランジスタ３のゲートであるフローティングゲートＦＧに接続する。抵抗素子２をｎ型ＭＯＳトランジスタ３のドレインに接続し、その接続端子を出力端子ＯＧとする。ｎ型ＭＯＳトランジスタ３のソースを接地し、抵抗素子２の出力端子ＯＧでない端子を電源に接続する。
【００１４】
第１の入力端子ＣＧに、第一の電圧である正の電圧Ｖｐｐ、または第二の電圧である負の電圧−Ｖｐｐを印加することで、強誘電体キャパシタ１の分極を反転させ、強誘電体キャパシタ１に情報を書き込む。図２を用いて、この動作原理を説明する。
【００１５】
図２（ａ）は、強誘電体キャパシタ１とｎ型ＭＯＳトランジスタ３とを等価回路で表している。強誘電体キャパシタ１とｎ型ＭＯＳトランジスタ３のゲート容量３ｃとが直列で接続されている。図２（ａ）に示すように、強誘電体キャパシタ１に印加される電圧Ｖｆは、フローティングゲートＦＧを基準とし、ゲート容量（Ｃｏｘ）３ｃに印加される電圧Ｖｏｘは、接地端子を基準とする。また、強誘電体キャパシタ１に誘起される電荷をＱｆ、ゲート容量３ｃに誘起される電荷をＱｏｘとする。
【００１６】
いま、第１の入力端子ＣＧに電圧Ｖｐｐを印加したとすると、
Ｖｐｐ＝Ｖｆ＋Ｖｏｘ                                    （式１）
となる。強誘電体キャパシタ１の下部電極１ｂとゲート容量３ｃの上部電極３ａに誘起される電荷は、電荷保存則から、
Ｑｏｘ−Ｑｆ＝０                                          （式２）
となる。ゲート容量３ｃに誘起される電荷Ｑｏｘは、
Ｑｏｘ＝ＣｏｘＶｏｘ                                      （式３）
となる。ここで、（式１）と（式２）を（式３）に代入すると、
Ｑｆ＝Ｃｏｘ（Ｖｐｐ−Ｖｆ）                        （式４）
となり、図２（ｂ）中の直線ＯＸ１に相当する。
【００１７】
一方、強誘電体キャパシタ１の電荷Ｑｆと電圧Ｖｆとの関係は、図２（ｂ）中の曲線Ｆｅｒｒｏのようなヒステリシス特性を示す。直線ＯＸ１と曲線Ｆｅｒｒｏとの交点Ａが、第１の入力端子ＣＧに電圧Ｖｐｐを印加した時における、強誘電体の電荷Ｑｆと電圧Ｖｆである。この状態から、第１の入力端子ＣＧの電圧を接地に戻すと、ゲート容量を表す直線は、図２（ｂ）中の直線ＯＸ２になる。直線ＯＸ２と曲線Ｆｅｒｒｏとの交点Ｂが、第１の入力端子ＣＧに電圧Ｖｐｐを加えてから接地に戻した時における、強誘電体の電荷Ｑｆと電圧Ｖｆである。図２（ｂ）から、この時の電圧Ｖｆは−Ｖｈであることが分かる。しかし、電圧ＶｆはフローティングゲートＦＧを基準としているので、接地を基準にすると、フローティングゲートＦＧの電圧はＶｈとなる。
【００１８】
このように、第１の入力端子ＣＧに正の電圧Ｖｐｐを印加した後、接地に戻すと、強誘電体の分極と電圧のヒステリシス特性により、フローティングゲートＦＧに正の電圧Ｖｈが保持される。図２（ｂ）から分かるように、この保持電圧Ｖｈの大きさは曲線Ｆｅｒｒｏの形状すなわち角型比、直線Ｏｘの傾きすなわちゲート容量、および第１の入力端子ＣＧに印加する電圧の大きさによって変化する。また、同様に、第１の入力端子ＣＧに負の電圧−Ｖｐｐを印加した後、接地に戻すと、フローティングゲートＦＧに負の電圧−Ｖｈが保持される。
【００１９】
第１の入力端子ＣＧに正の電圧Ｖｐｐを印加し、次いで接地に戻した後、フローティングゲートＦＧに保持される電圧Ｖｈがｎ型ＭＯＳトランジスタ３のしきい値Ｖｔｎより大きくなるように設定しなければならない。強誘電体キャパシタ１の材料、面積、膜厚、およびｎ型ＭＯＳトランジスタのゲート容量すなわちゲート面積、ゲート酸化膜、および電圧Ｖｐｐの大きさを適切に決定することで、上記設定を達成することが可能である。本実施形態では、一例として、強誘電体キャパシタの材料としてタンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9）を用い、その面積を３０［μｍ２］とし、その膜厚を３００［ｎｍ］とした。ｎ型ＭＯＳトランジスタのゲート面積を５００［μｍ２］、ゲート酸化膜を９［ｎｍ］とし、そのしきい値Ｖｔｎは０．２［Ｖ］とした。また、印加電圧Ｖｐｐを５［Ｖ］とした。このときの保持電圧Ｖｈは約０．７［Ｖ］となる。
【００２０】
なお、ここでは、Ｖｐｐを５［Ｖ］としたが、強誘電体の分極を飽和させる理由から、制御端子に印加する電圧Ｖｐｐの絶対値は、正電圧である電源電圧Ｖｄｄ以上であることが望ましい。一例として、電源電圧Ｖｄｄは３．３［Ｖ］とした。
【００２１】
図３は、このような不揮発性ラッチ回路の回路動作のタイミングチャートである。第一のステップである時間ｔ１において、第１の入力端子ＣＧに正の電圧Ｖｐｐを印加する。時間ｔ１の後の第二ステップである時間ｔ２において、第１の入力端子ＣＧの電圧を接地に戻す。本実施形態では、一例として、０［Ｖ］とした。このとき、フローティングゲートＦＧの電圧は、Ｖｈが保持されている。したがって、ｎ型ＭＯＳトランジスタ３は、オン状態になり、約２５［μＡ］の電流が流れる。抵抗素子２の抵抗値を適切に設定することで、出力端子ＯＧの論理値は“Ｌ”になる。本実施形態では、一例として、１［ＭΩ］とした。時間ｔ２のおける出力端子ＯＧの論理値“Ｌ”は、強誘電体キャパシタ１の分極によって保持されているので、電源を遮断しても元の状態に復帰することが可能である。
【００２２】
時間ｔ２の後の第三ステップである時間ｔ３において、第１の入力端子ＣＧに負の電圧‐Ｖｐｐを印加する。時間ｔ４の後の第四ステップである時間ｔ４において、第１の入力端子ＣＧの電圧を再び、接地、すなわち０［Ｖ］に戻す。このとき、フローティングゲートＦＧの電圧は、‐Ｖｈが保持されている。したがって、ｎ型ＭＯＳトランジスタ３は、オフ状態になる。出力端子ＯＧの論理値は“Ｈ”になる。時間ｔ４における出力端子ＯＧの論理値“Ｈ”も、同様に電源を遮断しても元の状態に復帰することが可能である。
【００２３】
なお、ここでは、抵抗素子の抵抗値を１［ＭΩ］としたが、抵抗値は、ｎ型ＭＯＳトランジスタのオン状態におけるチャネル抵抗値とオフ状態におけるチャネル抵抗値の間であることが好ましい。ここでいうオン状態は、フローティングゲートＦＧにＶｈの電圧が保持されている状態であり、また、オフ状態はフローティングゲートＦＧに‐Ｖｈの電圧が保持されている状態である。
【００２４】
以上のように、この不揮発性ラッチ回路は、第１の入力端子ＣＧに正または負の電圧を加えた後、接地に戻すことで、フローティングゲートＦＧの電圧が発生し、ＭＯＳトランジスタを制御し、そのトランジスタのオン、オフ状態に応じて論理値“Ｌ”、“Ｈ”が出力されるはずである。この出力値は、強誘電体の分極を利用しているため、電源を遮断してもその情報は保持される。
【００２５】
また、特許文献１では、強誘電体キャパシタに印加される正と負の電圧の大きさが異なっていたが、この回路動作では、第１の入力端子ＣＧに正と負の電圧を加えるので、強誘電体キャパシタに印加される正と負の電圧の大きさは等しい。さらに、第１の入力端子ＣＧに正または負の電圧を加えた後、接地に戻した時の情報の読み出しにおいて、第１の入力端子ＣＧに電圧を加えないため、従来例より消費電力を低減させることができる。
【００２６】
しかし、図１に記載の不揮発性ラッチ回路では、以下のような新たな課題が生じた。
【００２７】
ｎ型ＭＯＳトランジスタ３をオンにすべく第１の入力端子ＣＧに電圧Ｖｐｐを印加しても、強誘電体ゲートデバイスにおいては、オン／オフ比を大きく取ることができず、結果として出力端子ＯＧには電圧Ｖｄｄが常に出力される、すなわち論理値”Ｈ”が常に出力されてしまう。
【００２８】
一例を挙げて具体的にこの課題を説明する。ｎ型ＭＯＳトランジスタ３をオフにした際のｎ型ＭＯＳトランジスタ３の抵抗の大きさは、抵抗素子２の抵抗の大きさの約１００倍であると仮定する。この場合、抵抗素子２：ｎ型ＭＯＳトランジスタ３＝１：１００という抵抗比が生じるため、電源電圧Ｖｄｄは出力端子ＯＧに向かうので、出力端子ＯＧには論理値”Ｈ”として高電圧Ｖｄｄが出力される。
【００２９】
一方、ｎ型ＭＯＳトランジスタ３をオンにした際のｎ型ＭＯＳトランジスタ３の抵抗の大きさは、抵抗素子２の抵抗の大きさの約１０倍くらいにし低下しない。すなわち、上記の仮定の下では、オフ時のｎ型ＭＯＳトランジスタ３の抵抗は１０ということになる。一般的なＭＯＳトランジスタで有れば、オン時の抵抗は、オフ時の抵抗よりもずっと小さいのでこのような問題は生じないが、強誘電体ゲートデバイスでは、このようなオン／オフ比を大きく取ることができない。
【００３０】
ｎ型ＭＯＳトランジスタ３をオンにする、ということは、本来、電源電圧を抵抗素子２およびｎ型ＭＯＳトランジスタ３を介して接地に逃がすことにより、出力端子に論理値”Ｌ”として低電圧を出力するということであるが、上記の通り、抵抗素子２：ｎ型ＭＯＳトランジスタ３＝１：１０という抵抗比が生じるため、電源電圧Ｖｄｄは出力端子ＯＧに向かうことになる。この結果、ｎ型ＭＯＳトランジスタのオン・オフに拘わらず、出力端子ＯＧには常に高電圧である電源電圧Ｖｄｄが出力され、結果として常に論理値”Ｈ”が出力されることになる。
【００３１】
本発明者らは、このような強誘電体ゲートデバイスに固有の課題を見出し、この課題を解決すべく、本発明を完成させた。
【課題を解決するための手段】
【００３２】
上記課題を解決する本発明は、不揮発性ラッチの駆動方法であって、
この不揮発性ラッチは、
強誘電体キャパシタ１と、
ｎ型ＭＯＳトランジスタ３と、
ｐ型ＭＯＳトランジスタ４とを備えており、
強誘電体キャパシタ１の一端は第１の入力端子ＣＧに接続されており、
強誘電体キャパシタ１の他端は、ｎ型ＭＯＳトランジスタ３のゲートに接続されており、
ｎ型ＭＯＳトランジスタ３のソースは接地されており、
ｎ型ＭＯＳトランジスタ３のドレインとｐ型ＭＯＳトランジスタ４のドレインとに出力端子ＯＧが接続されており、
ｐ型ＭＯＳトランジスタ４のゲートに第２の入力端子ＲＧが接続されており、
ｐ型ＭＯＳトランジスタ４のソースに正電圧Ｖｄｄが入力され、
本発明に係る不揮発性ラッチの駆動方法は、以下の第１のステップｔ５、第２のステップｔ６、第３のステップｔ７、および第４のステップｔ８を順に有しており、
第１のステップｔ５において、第１の入力端子ＣＧに第１の電圧Ｖｐｐを印加してｎ型ＭＯＳトランジスタ３をオンにすると共に、ｐ型ＭＯＳトランジスタ４がオフとなるように第２の入力端子ＲＧに第２の電圧Ｖｄｄを印加し、
第２のステップｔ６において、第１の入力端子ＣＧに接地電圧を印加してｎ型ＭＯＳトランジスタ３のオン状態を維持すると共に、第２の入力端子ＲＧに第２の電圧Ｖｄｄよりも小さい第３の電圧Ｖｒｅｄ１を印加し、
第３のステップｔ７において、第１の入力端子ＣＧに第１の電圧Ｖｐｐとは極性が逆の第４の電圧−Ｖｐｐを印加してｎ型ＭＯＳトランジスタ３をオフすると共に、ｐ型ＭＯＳトランジスタ４がオフとなるように第２の入力端子ＲＧに第５の電圧Ｖｄｄを印加し、
第４のステップｔ８において、第１の入力端子ＣＧに接地電圧を印加してｎ型ＭＯＳトランジスタ３のオフ状態を維持すると共に、第２の入力端子ＲＧに第２の電圧Ｖｄｄよりも小さい第６の電圧Ｖｒｅｄ２を印加する。
【００３３】
ｎ型電解効果型トランジスタ３がオフの際にｎ型電解効果型トランジスタ３が有する抵抗値約１００と仮定よりも、第３の電圧Ｖｒｅｄ１が印加された際にｐ型電解効果型トランジスタ４が有する抵抗値のいずれもが小さく、ｎ型電解効果型トランジスタ３がオンの際にｎ型電解効果型トランジスタ３が有する抵抗値約１０と仮定よりも、第３の電圧Ｖｒｅｄ１が印加された際にｐ型電解効果型トランジスタ４が有する抵抗値が大きくなるように、第３の電圧Ｖｒｅｄ１が設定されていることが好ましい。
【００３４】
第３の電圧Ｖｒｅｄ１が印加された際にｐ型電解効果型トランジスタ４が有する抵抗値が、ｎ型電解効果型トランジスタ３がオフの際にｎ型電解効果型トランジスタ３が有する抵抗値とｎ型電解効果型トランジスタ３がオンの際にｎ型電解効果型トランジスタ３が有する抵抗値との間の中間値に設定されていることが好ましい。
【００３５】
第３の電圧Ｖｒｅｄ１および第６の電圧Ｖｒｅｄ２が同電位の電圧であることが好ましい。
【００３６】
第１の電圧Ｖｐｐの絶対値と第４の電圧−Ｖｐｐの絶対値とが同じであることが好ましい。
【発明の効果】
【００３７】
本発明に係る不揮発性ラッチ回路の駆動方法においては、ｎ型ＭＯＳトランジスタ３がオンになっている第２のステップｔ６において、第２の入力端子ＲＧに第２の電圧Ｖｄｄよりも小さい電圧を印加することにより、ｐ型ＭＯＳトランジスタ４の抵抗値を適切な値に設定することができる。これにより、ｐ型ＭＯＳトランジスタ４とｎ型ＭＯＳトランジスタ３との抵抗比を適切な比にすることができるため、ｎ型ＭＯＳトランジスタ３がオンになっている際に、電源電圧をｐ型ＭＯＳトランジスタ４およびｎ型ＭＯＳトランジスタ３を介して接地に逃がすことにより、出力端子ＯＧに論理値”Ｌ”として低電圧を出力することができる。
【００３８】
本発明の不揮発性ラッチ回路の駆動方法では、第１のステップｔ５および第３のステップｔ７において第１の入力端子ＣＧに正または負の電圧を加えた後、第２のステップｔ６および第４のステップｔ８において接地に戻すことで、フローティングゲートＦＧの電圧が発生し、ｎ型ＭＯＳトランジスタ３を制御し、このｎ型ＭＯＳトランジスタ３のオン、オフ状態に応じて論理値“Ｌ”、“Ｈ”が出力される。この出力値は、強誘電体キャパシタ１の分極を利用しているため、電源を遮断してもその情報は保持される。
【００３９】
特許文献１では、強誘電体キャパシタに印加される正と負の電圧の大きさが異なっていたが、本発明の回路動作では、第１の入力端子ＣＧに正と負の電圧を加えるので、強誘電体キャパシタ１に印加される正と負の電圧の大きさは等しい。
【００４０】
第１の入力端子ＣＧに正または負の電圧を加える時、ｐ型ＭＯＳトランジスタ４をオフ状態にするので、消費電流を低減できる。さらに、第１のステップｔ５および第３のステップｔ７において第１の入力端子ＣＧに正または負の電圧を加えた後、第２のステップｔ６および第４のステップｔ８において接地に戻した時の情報の読み出しにおいて、第１の入力端子ＣＧに電圧を加えないため、従来例より消費電力を低減させることができる。
【発明を実施するための最良の形態】
【００４１】
（不揮発性ラッチ回路の構成）
図４は、本発明の実施形態の不揮発性ラッチ回路を示す回路図である。図４において、１は強誘電体キャパシタ、３はｎ型ＭＯＳトランジスタ、４はｐ型ＭＯＳトランジスタである。強誘電体キャパシタ１の一端（図４の左側）は第１の入力端子ＣＧに接続されている。強誘電体キャパシタ１の他端（図４の右側）は、フローティングゲートＦＧを介してｎ型ＭＯＳトランジスタ３のゲートに接続されている。ｎ型ＭＯＳトランジスタ３のソースは接地されている。ｎ型ＭＯＳトランジスタ３のドレインとｐ型ＭＯＳトランジスタ４のドレインとに出力端子ＯＧが接続されている。ｐ型ＭＯＳトランジスタ４のゲートに第２の入力端子ＲＧが接続されている。ｐ型ＭＯＳトランジスタ４のソースに正電圧Ｖｄｄが入力されている。
【００４２】
以上のように、本実施形態の回路は、図１の回路とほぼ同じである。異なる点は、図１では抵抗素子２の代わりに、本実施形態ではｐ型ＭＯＳトランジスタ４を用いたことである。ｐ型ＭＯＳトランジスタ４を用いることで、消費電流を低減できる。第１の入力端子ＣＧに正の電圧を印加し、強誘電体キャパシタ１に情報を書き込む際、図１では、フローティングゲートＦＧが正の電圧になるため、抵抗素子２に電流が流れてしまう。しかし、本実施形態の回路では、第１の入力端子ＣＧに正の電圧を印加する際、ｐ型ＭＯＳトランジスタ４をオフ状態にすることで、書き込み時の消費電流を低減できることが本実施形態の１つの特徴である。
（不揮発性ラッチ回路の駆動方法）
図５は、本発明の実施形態による不揮発性ラッチ回路の回路動作のタイミングチャートである。本実施形態１に係る不揮発性ラッチ回路の駆動方法は、第１のステップｔ５、第２のステップｔ６、第３のステップｔ７、および第４のステップｔ８を順に有している。
（第１および第２のステップについて）
第１のステップｔ５（時間ｔ５）においては、第１の入力端子ＣＧに第１の電圧Ｖｐｐを印加してｎ型ＭＯＳトランジスタ３をオンにすると共に、ｐ型ＭＯＳトランジスタ４がオフとなるように第２の入力端子ＲＧに第２の電圧Ｖｄｄを印加する。その後、第２のステップｔ６（時間ｔ６）において、第１の入力端子ＣＧに接地電圧を印加してｎ型ＭＯＳトランジスタ３のオン状態を維持すると共に、第２の入力端子ＲＧに第２の電圧Ｖｄｄよりも小さい第３の電圧Ｖｒｅｄ１を印加する。
【００４３】
より具体的に説明すると、第１のステップである時間ｔ５において、第２の入力端子ＲＧの電圧を第２の電圧である電源電圧Ｖｄｄにすることによりｐ型ＭＯＳトランジスタ４をオフ状態にしておくと共に、第１の入力端子ＣＧに正の電圧Ｖｐｐを印加することによりｎ型ＭＯＳトランジスタ３をオンにする。時間ｔ５の後の第２ステップである時間ｔ６において、第１の入力端子ＣＧの電圧を接地に戻す。本実施形態では、一例として、Ｖｐｐを５［Ｖ］、Ｖｄｄを３．３［Ｖ］、接地電圧を０［Ｖ］とした。
【００４４】
時間ｔ６においては、強誘電体キャパシタ１が存在するため、第１の入力端子ＣＧの電圧が接地に戻った後であっても、フローティングゲートＦＧの電圧はＶｈ（一例として２〜３［Ｖ］程度）に保持されている。したがって、ｎ型ＭＯＳトランジスタ３は、オン状態を維持することになり、上記の一例では約２５［μＡ］の電流が流れることになる。このとき、ｐ型ＭＯＳトランジスタ４の第２の入力端子ＲＧの電圧を第３の電圧であるＶｒｅｄ１にする。このＶｒｅｄ１を適切に設定する、すなわちｐ型ＭＯＳトランジスタ４のチャネル抵抗値を適切に設定することで、出力端子ＯＧの論理値は“Ｌ”になる。
【００４５】
これについて詳細に説明すると、この時間ｔ６においては、ｐ型ＭＯＳトランジスタ４を完全にオンにするのではなく、そのチャネル抵抗値が、ｎ型ＭＯＳトランジスタ３をオンにしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値と、ｎ型ＭＯＳトランジスタ３をオフ時にしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値との間の値（好ましくはその中間値付近、より好ましくは中間値（すなわち、平均値））になるようにＶｒｅｄ１を設定する。時間ｔ６においては、ｎ型ＭＯＳトランジスタ３はオン状態であるから、電源電圧Ｖｄｄからの電流はｐ型ＭＯＳトランジスタ４（厳密にはｐ型ＭＯＳトランジスタ４のチャネル）およびｎ型ＭＯＳトランジスタ３（厳密にはｎ型ＭＯＳトランジスタ３のチャネル）を流れていく。そのため、出力端子ＯＧには論理値“Ｌ”が出力されることになる。
【００４６】
もう少し具体的に例を挙げて説明する。時間ｔ６においては、ｎ型ＭＯＳトランジスタ３をオンにしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値を１０と仮定し、ｎ型ＭＯＳトランジスタ３をオフ時にしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値１００と仮定する。この場合、この時間ｔ６におけるｐ型ＭＯＳトランジスタ４のチャネル抵抗値が１０を超えて１００未満となるように（好ましくはその中間値付近である約５０に、より好ましくは中間値（すなわち、平均値である５０）に）第３の電圧Ｖｒｅｄ１を設定する。
【００４７】
このようにすれば、ｐ型ＭＯＳトランジスタ４とｎ型ＭＯＳトランジスタ３との抵抗比を適切な比（上記のより好ましい例では、ｐ型ＭＯＳトランジスタ４の抵抗値：ｎ型ＭＯＳトランジスタ３の抵抗値＝５０：１０）にすることができるため、ｎ型ＭＯＳトランジスタ３がオンになっている際に、電源電圧をｐ型ＭＯＳトランジスタ４およびｎ型ＭＯＳトランジスタ３を介して接地に逃がすことにより、出力端子に論理値”Ｌ”として低電圧を出力することができる。
【００４８】
本実施形態では、一例として、Ｖｒｅｄ１の値として２．５［Ｖ］とした。時間ｔ６のおける出力端子ＯＧの論理値“Ｌ”は、強誘電体キャパシタ１の分極によって保持されているので、電源を遮断しても元の状態に復帰することが可能である。
（第３および第４のステップについて）
第３のステップｔ７においては、第１の入力端子ＣＧに第１の電圧Ｖｐｐとは極性が逆の第４の電圧−Ｖｐｐを印加してｎ型ＭＯＳトランジスタ３をオフにすると共に、ｐ型ＭＯＳトランジスタ４がオフとなるように第２の入力端子ＲＧに第５の電圧Ｖｄｄを印加する。
【００４９】
第４のステップｔ８においては、第１の入力端子ＣＧに接地電圧を印加してｎ型ＭＯＳトランジスタ３のオフ状態を維持すると共に、第２の入力端子ＲＧに第２の電圧Ｖｄｄよりも小さい第６の電圧Ｖｒｅｄ２を印加する。
【００５０】
時間ｔ６の後の第３ステップである時間ｔ７において、第２の入力端子ＲＧの電圧を再び、電源電圧Ｖｄｄにし、ｐ型トランジスタ４をオフ状態にしてから、第１の入力端子ＣＧに第４の電圧として負の電圧‐Ｖｐｐを印加する。なお、ここでは、第４の電圧の絶対値（Ｖｐｐ）と第１の電圧の絶対値（Ｖｐｐ）とは同じ値としているが、第１の電圧は、時間ｔ５においてｎ型ＭＯＳトランジスタ３をオンにすると共に、それに続き第１の入力端子ＣＧに接地電圧が印加される時間ｔ６においてもｎ型ＭＯＳトランジスタ３がオンとなっている状態を強誘電体キャパシタ１が維持できる値であればよい。同様に、第４の電圧は、時間ｔ７においてｎ型ＭＯＳトランジスタ３をオフにすると共に、それに続き第１の入力端子ＣＧに接地電圧が印加される時間ｔ８においてもそのオフとなっている状態を維持できる値であればよい。従って、必ずしも第１の電圧の絶対値と第４の電圧の絶対値を同じにする必要はない。ただし強誘電体キャパシタ１に同じ極性の電圧を印加した場合には次第に分極が確実に生じなくなり、結果としてその寿命が短くなってしまう。そのため、常に分極を確実に生じさせ、寿命を延ばすという観点からは、第４の電圧の絶対値（Ｖｐｐ）と第１の電圧の絶対値（Ｖｐｐ）とは同じ値とすることが好ましい。
【００５１】
時間ｔ７の後の第４ステップである時間ｔ８において、第１の入力端子ＣＧの電圧を再び、接地、すなわち０［Ｖ］に戻す。このとき、強誘電体キャパシタ１が存在するため、フローティングゲートＦＧの電圧は、‐Ｖｈとなる。したがって、ｎ型ＭＯＳトランジスタ３は、オフ状態を維持することになる。従って、出力端子ＯＧの論理値は“Ｈ”になる。
【００５２】
これについて詳細に説明すると、この時間ｔ８においても、時間ｔ６と同様、ｐ型ＭＯＳトランジスタ４を完全にオンにせず、そのチャネル抵抗値が、ｎ型ＭＯＳトランジスタ３をオン時にしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値と、ｎ型ＭＯＳトランジスタ３をオフ時にしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値との間の値（好ましくは中間値付近（より好ましくは中間値））になるように、Ｖｒｅｄ２がｐ型ＭＯＳトランジスタ４のゲートに入力されている。時間ｔ８においては、ｎ型ＭＯＳトランジスタ３はオフ状態であるから、ｐ型ＭＯＳトランジスタ４と比較して高抵抗となる。従って、Ｖｄｄからの電源電圧はｐ型ＭＯＳトランジスタ４（厳密にはｐ型ＭＯＳトランジスタ４のチャネル）から出力端子ＯＧに向けて流れようとする。そのため、出力端子ＯＧには“Ｈ”が出力されることになる。
【００５３】
なお、ｎ型ＭＯＳトランジスタ３がオフである場合には、必ずしも上記のように、ｎ型ＭＯＳトランジスタ３の抵抗値を設定する必要はない。なぜなら、ｐ型ＭＯＳトランジスタ４を完全にオンにせず、ある程度の電流がｎ型ＭＯＳトランジスタ３を流れずに電源端子から出力端子ＯＧに流れるようにすることにより、論理値”Ｈ”が出力端子ＯＧに出力される。このようになっている限り、時間ｔ８においてオフとなっているｐ型ＭＯＳトランジスタ４の抵抗値（厳密にはチャネル抵抗値）はオンとなっているｐ型ＭＯＳトランジスタ４の抵抗値よりも大きければよいからである。
【００５４】
ただし、時間ｔ８において論理値”Ｈ”を確実に出力端子ＯＧに出力することや、回路構成を容易にすると言う観点からは、上記のように、時間ｔ８においても時間ｔ６と同様、ｐ型ＭＯＳトランジスタ４のチャネル抵抗値が、ｎ型ＭＯＳトランジスタ３をオン時にしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値と、ｎ型ＭＯＳトランジスタ３をオフ時にしたときにおけるｎ型ＭＯＳトランジスタ３のチャネル抵抗値との間の値（好ましくは中間値付近（より好ましくは中間値））になるように、Ｖｒｅｄ２がｐ型ＭＯＳトランジスタ４のゲートに入力することが好ましい。この場合、第３の電圧Ｖｒｅｄ１と第６の電圧Ｖｒｅｄ２とは図５にＶｒｅｄとして示すように、同じ電圧になる。
【００５５】
時間ｔ８のおける出力端子ＯＧの論理値“Ｈ”も、同様に電源を遮断しても元の状態に復帰することが可能である。なお、本明細書において用いられる用語「オン状態」は、フローティングゲートＦＧにＶｈの電圧が保持されていることによりｎ型ＭＯＳトランジスタ３（のチャネル）が低抵抗になっている状態を指す。同様に、「オフ状態」はフローティングゲートＦＧに‐Ｖｈの電圧が保持されていることによりｎ型ＭＯＳトランジスタ３（のチャネル）が高抵抗になっている状態を指す。
【００５６】
以上のように、本発明の実施形態の不揮発性ラッチ回路は、ｐ型ＭＯＳトランジスタ４を用い、時間ｔ６（好ましくは時間ｔ６および時間ｔ８）にこのｐ型ＭＯＳトランジスタ４が完全にオンとならないように制御することにより、ｎ型ＭＯＳトランジスタ３のオンの時に確実に論理値”Ｌ”を出力端子ＯＧに出力することができる。論理値”Ｈ”が出力端子に出力されていることを含め、これらの出力端子ＯＧに出力される論理値”Ｈ”および”Ｌ”は、強誘電体キャパシタ１の分極を利用しているため、電源を遮断してもその情報は保持される。また、従来例では、強誘電体キャパシタに印加される正と負の電圧の大きさが異なっていたが、本実施形態の回路動作では、第１の入力端子ＣＧに正と負の電圧を加えるので、強誘電体キャパシタ１に印加される正と負の電圧の大きさは等しい。
【００５７】
また、第１の入力端子ＣＧに正または負の電圧を加える時、ｐ型ＭＯＳトランジスタ４をオフ状態にするので、消費電流を低減できる。さらに、第１の入力端子ＣＧに正または負の電圧を加えた後、接地に戻した時の情報の読み出しにおいて、第１の入力端子ＣＧに電圧を加えないため、従来例より消費電力を低減させることができる。
【００５８】
なお、本実施形態では、ＭＯＳトランジスタとしてＭＯＳトランジスタを用いたが、電圧によって制御するトランジスタであれば、本実施形態の回路動作が得られることは言うまでもない。例えば、接合型ＭＯＳトランジスタ（ＪＦＥＴ）などでも動作可能である。本実施形態では、抵抗素子を用いたが、相変化材料などを用いた抵抗変化素子を用いてもよい。
【００５９】
（本発明の応用例）
図６は、本発明の応用例の半導体回路を示す回路図である。５はパストランジスタ、６は第一の論理回路、７は第二の論理回路である。
【００６０】
図６に示すように、パストランジスタ５の入力端子ＩＮに第一の論理回路６の出力を、パストランジスタ５の出力端子ＯＵＴに第二の論理回路７の入力を接続させる。また、パストランジスタ５のゲートに本発明の図１の不揮発性ラッチ回路の出力端子ＯＧを接続させ、不揮発性ラッチ回路によって、論理回路の信号を制御する。
【００６１】
不揮発性ラッチ回路の出力が“Ｌ”の場合、論理回路間は切断されており、論理信号は伝達されない。不揮発性ラッチ回路の出力が“Ｈ”の場合、論理回路間は接続されており、論理信号は伝達される。不揮発性ラッチ回路に書き込まれた情報は、不揮発性を有するため、電源が遮断されても保持される。
【００６２】
図７に示すように、図１の不揮発性ラッチ回路ではなく、図４に示す不揮発性ラッチ回路を用いることもできる。これにより、書き込み時の消費電流がさらに低減できる。
【００６３】
以上のように、本実施形態では、パストランジスタによって論理信号を制御し、その制御情報は、不揮発性ラッチ回路に保持されるので、電源が遮断されても、復帰可能である。また、論理信号と不揮発性ラッチ回路を制御する信号を分離したので、従来例のように、論理信号に遅延を生じることはなく、高速にすることが可能である。
【００６４】
なお、本実施形態では、論理信号を制御する素子として、パストランジスタを用いたが、これに限定するものではない。不揮発性ラッチ回路の出力に接続する素子は、論理信号を制御する半導体素子であれば、どのようなもので構わない。例えば、不揮発性ラッチ回路の出力にインバータであるバッファを接続してもよい。
【産業上の利用可能性】
【００６５】
上記の通り、本発明によれば、論理値”Ｈ”だけでなく、確実に論理値”Ｌ”も出力することができる強誘電体ゲートデバイスを備えた不揮発性ラッチ回路の駆動方法が提供される。
【図面の簡単な説明】
【００６６】
【図１】本発明者らによってまず考案された不揮発性ラッチ回路を示す図
【図２】本発明の動作原理を説明するための図（ａ）強誘電体キャパシタとＮ型ＭＯＳトランジスタとの等価回路を示す図（ｂ）強誘電体キャパシタＦｅｒｒｏおよびゲート容Ｏｘの電荷量−電圧特性を示す図
【図３】図１に示す不揮発性ラッチ回路の各端子の電圧のタイミングチャート
【図４】本発明の実施形態の回路を示す図
【図５】本発明の実施形態の回路の各端子の電圧のタイミングチャート
【図６】本発明の応用例の回路を示す図
【図７】本発明の応用例の回路を示す図
【図８】従来技術の回路を示す図
【図９】従来技術の回路の各端子の電圧のタイミングチャート
【符号の説明】
【００６７】
１：強誘電体キャパシタ
３：ｎ型ＭＯＳトランジスタ
４：ｐ型ＭＯＳトランジスタ
ＣＧ：第１の入力端子
ＲＧ：第２の入力端子
ＯＧ：出力端子
ｔ５：第１のステップ（時間ｔ５）
ｔ６：第２のステップ（時間ｔ６）
ｔ７：第２のステップ（時間ｔ７）
ｔ８：第２のステップ（時間ｔ８）
Ｖｐｐ：第１の電圧
Ｖｄｄ：第２の電圧、第５の電圧、正電圧（電源電圧）
Ｖｒｅｄ１：第３の電圧
−Ｖｐｐ：第４の電圧
Ｖｒｅｄ２：第６の電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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