(57)【要約】【課題】出力端子数の増大を防止したメモリ装置を提供すること。【解決手段】本発明では、複数のデータ記憶領域を有し、全てのデータ記憶領域について一括してテストを行う一括テストモードと、各データ記憶領域について個別にテストを行う個別テストモードとを有するメモリ装置において、各データ記憶領域の出力部を複数の出力ブロックに区画して、一括テストモードでは、各出力ブロックのデータの論理和を各出力ブロックごとに設けた第１の出力線から出力し、個別テストモードでは、各出力ブロックのデータを各出力ブロックに共通に接続したセレクターを用いて第２の出力線から各出力ブロックごとに出力することにした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のデータ記憶領域を有し、全てのデータ記憶領域について一括してテストを行う一括テストモードと、各データ記憶領域について個別にテストを行う個別テストモードとを有するメモリ装置において、
各データ記憶領域の出力部を複数の出力ブロックに区画して、一括テストモードでは、各出力ブロックのデータの論理和を各出力ブロックごとに設けた第１の出力線から出力し、個別テストモードでは、各出力ブロックのデータを各出力ブロックに共通に接続したセレクターを用いて第２の出力線から各出力ブロックごとに出力することを特徴とするメモリ装置。
【請求項２】
前記第１の出力線の本数と前記第２の出力線の本数とを等しくして、前記第１の出力線と前記第２の出力線とを共通の出力端子に接続したことを特徴とする請求項１記載のメモリ装置。
【請求項３】
前記データ記憶領域の入力部を複数の入力ブロックに区画し、各入力ブロックに共通の入力端子を接続したことを特徴とする請求項１又は請求項２記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関するものである。
【０００２】
【従来の技術】
従来より、各種電子機器には、プログラムやデータを記憶するためにメモリ装置が広く使用されている。特に、近年では、複雑な制御を行うプログラムや画像データなどを記憶する必要からメモリ装置の大容量化が進んでおり、１個のメモリ装置に複数のデータ記憶領域を形成したものが開発されている。
【０００３】
かかる複数のデータ記憶領域を有するメモリ装置では、製造時の不良品を除去するためにテストを行えるようになっており、主に良品・不良品の選別を行うために全てのデータ記憶領域について一括してテストを行う一括テストモードと、主に不良個所の解析を行うために各データ記憶領域について個別にテストを行う個別テストモードとを有している。
【０００４】
そして、従来のメモリ装置は、各データ記憶領域の入力部を複数の入力ブロックに区画し、各入力ブロックごとに入力端子を接続する一方、各データ記憶領域の出力部を複数の出力ブロックに区画して、一括テストモードでは、各出力ブロックのデータの論理和を各出力ブロックごとに設けた第１の出力端子から出力し、個別テストモードでは、出力部のデータを各出力部に設けた第２の出力端子から出力するようにしていた。
【０００５】
【発明が解決しようとする課題】
ところが、メモリ容量の増大に伴って各データ記憶領域のビット数が増大しており、それに伴って、出力端子の数も増大しているため、従来から使用していた試験装置ではピン数の制限を受けて試験が行えなくなるおそれがあった。
【０００６】
また、出力端子数の増大に伴って試験装置や試験用プログラムも新規に開発すると、開発のために多大な労力や時間を要し、また、出力端子数の増大によって試験作業のために多大な労力や時間を要するおそれがあった。
【０００７】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、複数のデータ記憶領域を有し、全てのデータ記憶領域について一括してテストを行う一括テストモードと、各データ記憶領域について個別にテストを行う個別テストモードとを有するメモリ装置において、各データ記憶領域の出力部を複数の出力ブロックに区画して、一括テストモードでは、各出力ブロックのデータの論理和を各出力ブロックごとに設けた第１の出力線から出力し、個別テストモードでは、各出力ブロックのデータを各出力ブロックに共通に接続したセレクターを用いて第２の出力線から各出力ブロックごとに出力することにした。
【０００８】
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記第１の出力線の本数と前記第２の出力線の本数とを等しくして、前記第１の出力線と前記第２の出力線とを共通の出力端子に接続することにした。
【０００９】
また、請求項３に係る本発明では、前記請求項１又は請求項２に係る本発明において、前記データ記憶領域の入力部を複数の入力ブロックに区画し、各入力ブロックに共通の入力端子を接続することにした。
【００１０】
【発明の実施の形態】
本発明に係るメモリ装置は、異なるアドレスで選択される複数個のメモリセルからなるデータ記憶領域を複数個有しており、製造時に行われるテストとして全てのデータ記憶領域について一括してテストを行う一括テストモードと、各データ記憶領域について個別にテストを行う個別テストモードとを有するものである。
【００１１】
しかも、各データ記憶領域の入力部は、複数の入力ブロックに区画されており、各入力ブロックに共通の入力端子が接続されている。また、各データ記憶領域の出力部は、複数の出力ブロックに区画されている。
【００１２】
そして、一括テストモードでは、各出力ブロックのデータの論理和を各出力ブロックごとに設けた第１の出力線から出力するようになっている。一方、個別テストモードでは、各出力ブロックのデータを各出力ブロックに共通に接続したセレクターを用いて第２の出力線から各出力ブロックごとに出力するようになっている。しかも、第１の出力線の本数と第２の出力線の本数とを同じ本数にしており、第１の出力線と第２の出力線とを共通の出力端子に接続している。
【００１３】
このように、本発明に係るメモリ装置では、個別テストモード時に各出力ブロックのデータを各出力ブロックに共通に接続したセレクターを用いて各出力ブロックごとに出力するように構成しているため、全ての出力部のデータを同時に出力するのではなく、各出力ブロックごとに出力することができ、データ記憶領域のビット数が増大しても、出力端子数を削減することができて、メモリ装置の小型化を図ることができる。これにより、従来から使用していた試験装置をそのまま継続して使用することが可能となり、新規に試験装置や試験用プログラムを開発する必要がなくなり、開発のために要する労力や時間を省略することができるとともに、出力端子数の増大による試験作業の労力や時間の増大を未然に防止することができる。
【００１４】
特に、第１の出力線の本数と第２の出力線の本数とを等しくして、第１の出力線と第２の出力線とを共通の出力端子に接続した場合には、第１の出力線と第２の出力線とを別個の出力端子に接続した場合に比較して大幅に出力端子数を削減することができる。
【００１５】
また、データ記憶領域の入力部を複数の入力ブロックに区画し、各入力ブロックに共通の入力端子を接続した場合には、入力端子数も削減することができ、全体の端子数を削減することができる。
【００１６】
以下に、本発明に係るメモリ装置の具体的な構成について、図面を参照しながら説明する。なお、以下の説明では、理解を容易なものとするために、アドレス信号や電源、その他の制御信号については説明を省略している。
【００１７】
メモリ装置１は、図１に示すように、異なるアドレスで選択される複数個の１６ビットのメモリセルからなる４個のデータ記憶領域２，３，４，５を内蔵している。
【００１８】
データ記憶領域２，３，４，５の入力側の構成について説明すると、各データ記憶領域２，３，４，５は、図２に模式的に示すように、１６ビット幅の入力部６を上位８ビットからなる上位入力ブロック７と下位８ビットからなる下位入力ブロック８とに区画しており、各データ記憶領域２，３，４，５の上位入力ブロック７同士と上位側入力端子９とを上位側入力信号線１０で接続するとともに、各データ記憶領域２，３，４，５の下位入力ブロック８同士と下位側入力端子１１とを下位側入力信号線１２で接続している。
【００１９】
このように、メモリ装置１は、各データ記憶領域２，３，４，５の入力部６を２個の入力ブロック（上位入力ブロック７、下位入力ブロック８）に区画しており、各入力ブロックに共通の入力端子（上位側入力端子９、下位側入力端子１１）を接続している。
【００２０】
また、データ記憶領域２，３，４，５の出力側の構成について説明すると、各データ記憶領域２，３，４，５は、図２に模式的に示すように、１６ビット幅の出力部１３を上位８ビットからなる上位出力ブロック１４と下位８ビットからなる下位出力ブロック１５とに区画している。
【００２１】
このように、メモリ装置１は、各データ記憶領域２，３，４，５の出力部１３を２個の出力ブロック（上位出力ブロック１４、下位出力ブロック１５）に区画している。
【００２２】
そして、各データ記憶領域２，３，４，５は、上位出力ブロック１４に切替器１６を上位側出力信号線１７を介して接続するとともに、下位出力ブロック１５に切替器１８を下位側出力信号線１９を介して接続している。
【００２３】
上位側の切替器１６には、上位側一括テスト信号線２０と上位側個別テスト信号線２１とを接続し、下位側の切替器１８には、下位側一括テスト信号線２２と下位側個別テスト信号線２３とを接続している。そして、切替器１６，１８は、テストモード端子２４から入力されるテストモード信号がテストモード信号線２５を介して入力され、かかるテストモード信号が「Ｈ」レベルの場合には、上位側出力信号線１７と上位側一括テスト信号線２０とを接続するとともに、下位側出力信号線１９と下位側一括テスト信号線２２とを接続し、一方、テストモード信号が「Ｌ」レベルの場合には、上位側出力信号線１７と上位側個別テスト信号線２１とを接続するとともに、下位側出力信号線１９と下位側個別テスト信号線２３とを接続するように構成している。
【００２４】
上位側一括テスト信号線２０及び下位側一括テスト信号線２２には、８入力１出力型の論理加算器２６が接続されており、各論理加算器２６には、第１の出力線２７が接続されている。
【００２５】
一方、上位側個別テスト信号線２１及び下位側個別テスト信号線２３には、１６入力８出力型のセレクター２８が接続されており、同セレクター２８には、第２の出力線２９が接続されている。
【００２６】
そして、セレクター２８は、セレクト端子３０から入力されるセレクト信号がセレクト信号線３１を介して入力され、かかるセレクト信号が「Ｈ」レベルの場合には、上位側個別テスト信号線２１と第２の出力線２９とを接続し、一方、セレクト信号が「Ｌ」レベルの場合には、下位側個別テスト信号線２３と第２の出力線２９とを接続するように構成している。
【００２７】
ここで、第１の出力線２７の本数は８本であり、また、第２の出力線２９の本数も８本であり、これら第１の出力線２７と第２の出力線２９とは、共通の８個の出力端子３２に接続されている。
【００２８】
また、メモリ装置１は、２個の領域指定端子３３からデコーダ３４に領域指定信号線３５を介して領域指定信号を入力するとともに、デコーダ３４で生成したデコード信号を各データ記憶領域２，３，４，５にデコード信号線３６を介して入力しており、かかるデコード信号が「Ｈ」レベルの場合には、データ記憶領域２，３，４，５が動作し、一方、デコード信号が「Ｌ」レベルの場合には、データ記憶領域２，３，４，５が動作しないようにしている。
【００２９】
メモリ装置１は、以上に説明したような構成となっており、一括テストモード時又は個別テストモード時での動作を以下に説明する。
【００３０】
なお、テストを行う際には、各データ記憶領域２，３，４，５に上位側入力端子９及び下位側入力端子１１から所定の入力データを記憶させておく。
【００３１】
そして、一括テストモードでは、全てのデコード信号を「Ｈ」レベルとして、全てのデータ記憶領域２，３，４，５を動作状態とするとともに、テストモード信号を「Ｈ」レベルとして、上位側出力信号線１７と上位側一括テスト信号線２０及び下位側出力信号線１９と下位側一括テスト信号線２２とを接続した状態とする。
【００３２】
これにより、一括テストモードでは、図３に模式的に示すように、論理加算器２６で全てのデータ記憶領域２，３，４，５の各出力ブロック（上位出力ブロック１４、下位出力ブロック１５）のデータの論理和をとり、その結果を各出力ブロック（上位出力ブロック１４、下位出力ブロック１５）ごとに設けた第１の出力線２７を介して出力端子３２から出力する。
【００３３】
一方、個別テストモードでは、いずれか一つのデコード信号のみを「Ｈ」レベルとして、テスト対象となるいずれかのデータ記憶領域２，３，４，５のみを動作状態とするとともに、テストモード信号を「Ｌ」レベルとして、上位側出力信号線１７と上位側個別テスト信号線２１とを接続するとともに、下位側出力信号線１９と下位側個別テスト信号線２３とを接続した状態とする。
【００３４】
そして、セレクト信号を「Ｈ」レベルとして、上位側個別テスト信号線２１と第２の出力線２９とを接続して、テスト対象のデータ記憶領域２，３，４，５の上位出力ブロック１４のデータを第２の出力線２９を介して出力端子３２から出力し、その後、セレクト信号を「Ｌ」レベルとして、下位側個別テスト信号線２３と第２の出力線２９とを接続して、テスト対象のデータ記憶領域２，３，４，５の下位ブロック１５のデータを第２の出力線２９を介して出力端子３２から出力する。
【００３５】
これにより、個別テストモードでは、図４に模式的に示すように、各出力ブロック（上位出力ブロック１４、下位出力ブロック１５）のデータを各出力ブロック（上位出力ブロック１４、下位出力ブロック１５）に共通に接続したセレクター２８を用いて第２の出力線２９から各出力ブロック（上位出力ブロック１４、下位出力ブロック１５）ごとに出力する。
【００３６】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００３７】
すなわち、請求項１に係る本発明では、複数のデータ記憶領域を有し、全てのデータ記憶領域について一括してテストを行う一括テストモードと、各データ記憶領域について個別にテストを行う個別テストモードとを有するメモリ装置において、各データ記憶領域の出力部を複数の出力ブロックに区画して、一括テストモードでは、各出力ブロックのデータの論理和を各出力ブロックごとに設けた第１の出力線から出力し、個別テストモードでは、各出力ブロックのデータを各出力ブロックに共通に接続したセレクターを用いて第２の出力線から各出力ブロックごとに出力するようにしているため、出力端子数を削減させることができ、メモリ装置の小型化を図ることができる。
【００３８】
また、請求項２に係る本発明では、第１の出力線の本数と第２の出力線の本数とを等しくして、第１の出力線と第２の出力線とを共通の出力端子に接続しているため、第１の出力線と第２の出力線とを別個の出力端子に接続した場合と比較して大幅に出力端子数を削減することができる。
【００３９】
また、請求項３に係る本発明では、データ記憶領域の入力部を複数の入力ブロックに区画し、各入力ブロックに共通の入力端子を接続しているため、入力端子数も削減することができ、全体の端子数を削減することができる。
【図面の簡単な説明】
【図１】本発明に係るメモリ装置を示す説明図。
【図２】データ記憶領域の入出力ブロックを示す説明図。
【図３】一括テストモードでのメモリ装置を示す模式図。
【図４】個別テストモードでのメモリ装置を示す模式図。
【符号の説明】
１  メモリ装置
２，３，４，５    データ記憶領域
６  入力部
７  上位入力ブロック
８  下位入力ブロック
９  上位側入力端子
１０  上位側入力信号線
１１  下位側入力端子
１２  下位側入力信号線
１３  出力部
１４  上位出力ブロック
１５  下位出力ブロック
１６，１８    切替器
２４  テストモード端子
２６  論理加算器
２７  第１の出力線
２８  セレクター
２９  第２の出力線
３０  セレクト端子
３２  出力端子
３３  領域指定端子
３４  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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