(57)【要約】【課題】電圧発生回路として従来はＢＧＲ回路が一般的に用いられている。この回路は外部条件の影響を受けず、安定な電圧を発生する。しかし、負荷となる回路の動作条件の変動に合わせて電圧供給側も変動することが要求されるようになり、このため温度とダイオード特性を有する素子の閾値電圧変動に対してのみ出力電圧は変化し、それ以外の要因に対しては安定な電圧発生回路の実現が課題となっていた。【解決手段】ＢＧＲ回路の出力側に抵抗素子と、ダイオード接続したＮＭＯＳトランジスタとを並列接続することを基本構成とした。この構成の実用性を高めるため、ダイオード接続したＮＭＯＳトランジスタを複数個直列接続する構成、さらに特性向上のためダイオード接続したＮＭＯＳトランジスタに抵抗素子を直列接続する構成とした。【選択図】図１
2004310444.tif 000002
【特許請求の範囲】
【請求項１】
電流帰還形定電流源を有し、電源電圧を降圧して電源電圧とは異なる電圧を発生するバンドギャップ・リファレンス回路を用いた電圧発生回路において、
該バンドギャップ・リファレンス回路の出力側に第１の抵抗素子とＰＮ接合特性を有する素子とを並列接続した回路を接続することを特徴とした電圧発生回路。
【請求項２】
請求項１の電圧発生回路において、上記電流帰還形定電流源の電流出力端子を並列接続した第１の抵抗素子とＮチャネルＭＯＳトランジスタとに接続し、該接続点を電圧発生回路の出力端子とすることを特徴とした電圧発生回路。
【請求項３】
請求項２の電圧発生回路において、上記ＮＭＯＳトランジスタのゲート端子とドレイン端子とを結合することによりダイオード接続としたことを特徴とした電圧発生回路。
【請求項４】
請求項３の電圧発生回路において、上記ダイオード接続したＮＭＯＳトランジスタを多段にカスコード接続することを特徴とした電圧発生回路。
【請求項５】
請求項４の電圧発生回路において、多段にカスコード接続した上記ダイオード接続のＮＭＯＳトランジスタの代りに、第２の抵抗素子と上記ダイオード接続のＮＭＯＳトランジスタとを直列に接続したことを特徴としたことを特徴とする電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるアナログ回路に関連し、基準電圧発生回路に関する。
【０００２】
【従来の技術】
【非特許文献１】Ｇ．  Ａ．  Ｒｉｎｃｏｎ−Ｍｏｒａ  ”Ｖｏｌｔａｇｅ  Ｒｅｆｅｒｅｎｃｅｓ−ｆｒｏｍ  Ｄｉｏｄｅｓ  ｔｏ  Ｐｒｅｃｉｓｉｏｎ  Ｈｉｇｈ−Ｏｒｄｅｒ  Ｂａｎｄｇａｐ  Ｃｉｒｃｕｉｔｓ−，”  ＩＥＥＥ  Ｐｒｅｓｓ，  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ  Ｉｎｃ．，  ｐ．２８，  ２００２
上記非特許文献１に記載の従来技術による電圧発生回路の例を図８に示す。図８における電圧発生回路は、ＰＮ接合のバンドギャップ電圧を利用した絶対温度に比例する電流を発生する回路（ＰＴＡＴ［Ｐｒｏｐｏｒｔｉｏｎａｌ  ＴＯ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ］電流源回路と呼ぶ）である。図８においてＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと記載）ｍｐ０１，ｍｐ０２，ｍｐ０３を流れる電流はミラー効果によりそれぞれ等しくなる。また、演算増幅器ＯＰＡＭＰの入力電圧は非反転入力側（＋）と反転入力側（−）で同電位となるため、図８に示した従来のＰＴＡＴ電流（電圧）発生回路では、ＰＭＯＳトランジスタｍｐ０３を流れる出力電流Ｉは、以下の式（１）で表すことができる。
【０００３】
Ｉ＝（１／Ｒ１）×ｌｎ（ｍ）×Ｋ×Ｔ              （１）
ここで、ｍはダイオードＤ０１とＤ０２との数の比、ｌｎ（ｍ）はｍの自然対数を示し、Ｋ×Ｔは熱電位ｋＴ／ｑ（すなわちＫ＝ｋ／ｑ）であり、ｋおよびｑはそれぞれボルツマン定数と単位電荷であり、Ｔは絶対温度である。この出力電流Ｉを図８で示したＰＭＯＳトランジスタｍｐ０３のソース側に接続された抵抗Ｒ２に通電すると、ｌｎ（ｍ）×Ｋ＝Ｇとして、出力電圧Ｖｒｅｆは、
Ｖｒｅｆ＝（Ｒ２／Ｒ１）×Ｇ×Ｔ                （２）
となる。すなわち、出力電圧Ｖｒｅｆは絶対温度Ｔに比例する電圧となる。上記非特許文献１に示したように、このような特性の電圧発生回路は以前から知られており、図８で示したような演算増幅器ＯＰＡＭＰを用いる回路以外に、カレントミラー回路や、ダイオードの代わりにサブスレッショルド領域で動作するＮＭＯＳトランジスタを用いて、バンドギャップ電圧の代わりに閾値電圧差を利用するものもある。また、ｍ個並列接続したダイオードを取り去り、抵抗素子Ｒ１のみに電流を流すようにすれば、出力電流Ｉは温度に反比例する。すなわち、温度に比例する電流と反比例する電流との和によって、温度無依存の電圧を発生する回路であるバンドギャップ・リファレンス（ＢＧＲ）回路を基準電圧源として使用するのが一般的であった。このように演算増幅器ＯＰＡＭＰを利用した回路のほかに、カレントミラーを利用した回路も知られている。ＰＮ接合ダイオードに流れる電流が一定のとき、アノード／カソード間電圧が温度に反比例する特性を利用した、いわゆるバンドギャップ基準電圧発生回路が基本となっている。
【０００４】
従来のＢＧＲ回路は、温度変動、電源電圧変動、プロセス変動の影響等に対して連動せず、常に一定の電圧を発生する。電源回路やデジタル／アナログ変換回路など、基準となる電圧が必要な回路に多用されてきた。このＢＧＲ回路は、常に一定の出力が求められる場合には必須技術であるが、他方、例えば温度上昇に応じて出力が上昇する電源回路等に適用するには不向きである。近年のＬＳＩにおいては、外部から供給される電源電圧を降圧もしくは昇圧し、内部回路に複数電圧の電源供給をすることで、ＬＳＩへ供給する外部電源電圧の単一化や、低ノイズ化を実現している。この場合、内部に供給される「変換された」電源電圧は、常に一定である必要はなく、むしろ回路パフォーマンスに応じて変化することが望ましい場合がある。例えば、高速アナログＣＭＯＳ回路で多用されるＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）回路では、温度上昇や閾値電圧の変動によって回路電流が著しく変化するため完全に安定な電圧では動作能力に深刻な影響を与える場合がある。また、電源電圧とは別に、ＣＭＬ回路内の電流源トランジスタヘ与えるゲート電圧（ＶＣＳと呼ぶ）もＣＭＬ回路電流に大きく影響するため、このゲート電圧ＶＣＳを適切に制御する必要がある。
【０００５】
【発明が解決しようとする課題】
一方、外部から供給される電源電圧、例えば図８における電源電圧ＶＤＤの変動、ノイズ等は、内部回路へのノイズ源となるため好ましくない。したがって、このような場合、電源電圧ＶＤＤ変動には影響されず、かつ温度とＮＭＯＳトランジスタの閾値電圧の増減にのみ連動する電圧発生回路が求められる。ここで、ＮＭＯＳトランジスタに限定したのは、高速動作するＣＭＬ回路がＮＭＯＳトランジスタで構成され、特に、上記のゲート電圧ＶＣＳを受ける電流源トランジスタがＮＭＯＳトランジスタであるからである。温度変化に連動する電圧発生回路は図８に示したとおり、絶対温度に比例する電流と電圧を発生する回路が知られている。しかし、この回路では、ＮＭＯＳトランジスタの閾値の変化には影響されない。
【０００６】
本発明は、上記のような場合に対応可能な温度とＮＭＯＳトランジスタ閾値電圧との変化に連動するもので、温度上昇に伴って出力が増加し、また、閾値電圧増加にともなって出力が増加し、電源電圧や抵抗素子の抵抗値、およびＰＭＯＳトランジスタの閾値電圧の変動に対してはほとんど変化しない電圧発生を実現するものであり、従来回路では不可能であった柔軟な基準電圧の供給に寄与し得る電圧発生回路の実現を目的としている。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明においては従来のＢＧＲ回路の出力側に温度依存性を示す抵抗素子とダイオード接続したＮＭＯＳトランジスタとを並列接続した回路を設置した。すなわち、
請求項１においては、電流帰還形定電流源を有し、電源電圧を降圧して電源電圧とは異なる電圧を発生するバンドギャップ・リファレンス回路を用いた電圧発生回路において、該バンドギャップ・リファレンス回路の出力側に温度依存性のある素子とＰＮ接合特性を有する素子とを並列接続した回路を接続した電圧発生回路を規定している。
請求項２においては、請求項１の電圧発生回路において、温度に比例する電流を発生する電流源回路の電流出力端子を並列接続した第１の抵抗素子とＮチャネルＭＯＳトランジスタとに接続し、該接続点を電圧発生回路の出力端子とした電圧発生回路について規定している
請求項３においては、請求項２の電圧発生回路において、上記ＮＭＯＳトランジスタのゲート端子とドレイン端子とを結合することによりダイオード接続として使用することについて規定している。
請求項４においては、請求項３の電圧発生回路において、上記ダイオード接続したＮＭＯＳトランジスタを多段にカスコード接続する構成について規定している。
請求項５においては、請求項４の電圧発生回路において、多段にカスコード接続した上記ダイオード接続のＮＭＯＳトランジスタの代りに、第２の抵抗素子と上記ダイオード接続のＮＭＯＳトランジスタとを直列に接続した構成について規定している。
【０００８】
【発明の実施の形態】
本発明の電圧発生回路は、バンドギャップ電圧を利用したＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流を、抵抗素子とダイード接続したＮＭＯＳトランジスタとを並列接続した回路に流すことで、温度上昇と共に増加する出力電圧を得ている。これと同時にＮＭＯＳトランジスタの閾値電圧の変動にも連動して、すなわちＮＭＯＳトランジスタの閾値電圧の増加と共に増加する出力電圧を得ることを特徴とし、電源電圧やＰＭＯＳトランジスタの閾値電圧の変動にはほとんど影響されず、抵抗素子の抵抗値変動の影響も軽微であることを特徴とした電圧発生回路である。この点において、電源電圧、温度、抵抗値、ＭＯＳトランジスタの閾値電圧などにはほとんど影響されない従来のバンドギャップ・リファレンス回路や、温度変化のみに比例する出力を得る従来のＰＴＡＴ電圧発生回路あるいはこれに類似した温度変化のみに連動する従来の基準電圧発生回路とは異なる。
【０００９】
以下、本発明の基本的な構成について、図１を用いて説明する。本発明においては、図８に示したＰＴＡＴ回路の出力電流端子を、抵抗素子Ｒ２とダイオード接続したＮＭＯＳトランジスタｍｎ０１に接続する。このとき、抵抗素子の抵抗値とダイオード接続したＮＭＯＳトランジスタｍｎ０１の擬似的なオン抵抗との比を調整することで、温度とＮＭＯＳトランジスタの閾値電圧の増減に連動した電圧を出力電圧として得る回路である。ＮＭＯＳトランジスタの抵抗成分はゲート長、ゲート幅、直列に接続する個数等を変えて決定する。本発明の電圧発生回路では、ＰＴＡＴ電流を抵抗素子Ｒ２と並列に接続したダイオード接続のＮＭＯＳトランジスタｍｎ０１に流す。温度が上昇すると、ＰＴＡＴ電流は温度上昇に比例して増加し、ダイオード接続したＮＭＯＳトランジスタｍｎ０１のオン抵抗も温度上昇によって増加するため、出力電圧Ｖｒｅｆも温度上昇とともに増加する。仮にプロセス変動によってＮＭＯＳトランジスタの閾値電圧が、プロセスで目標とする中心の値よりずれて高くなったとすると、ダイオード接続したＮＭＯＳトランジスタｍｎ０１のオン抵抗も増加するため、抵抗素子Ｒ２との合成抵抗が増加し、結果的にＶｒｅｆが高くなる。
【００１０】
温度が低下する場合や閾値電圧が低下した場合は上記の逆の効果を得る。また、これら２つの変化要因は互いに独立しているため、温度変化の影響と閾値変動の影響は直列モデル（すなわち足し算）である。一方、ＰＭＯＳトランジスタｍｐ０１，ｍｐ０２，ｍｐ０３の閾値が変動しても、式（１）から出力電流Ｉには影響しないため、出力電圧Ｖｒｅｆは変化しない。また、電源電圧ＶＤＤの変動に対しても、ＰＭＯＳトランジスタｍｐ０１，ｍｐ０２ｍｐ０３が充分な飽和領域で動作するようにＰＭＯＳトランジスタのサイズを決めれば、ほとんど影響しない。このように、本発明の電圧発生回路は、温度とＮＭＯＳトランジスタの閾値電圧に連動し、これ以外の変動要因に対してはほとんど影響を受けない。
通常ＭＯＳトランジスタの閾値電圧以外にプロセス変動の影響が大きな素子は、ポリシリコンを用いた抵抗素子である。一般的にポリシリコン抵抗体のシート抵抗は１０〜１５％程度変動する。しかし、図８に示した従来技術のＰＴＡＴ電圧発生回路出力は、式（１）に示した抵抗素子Ｒ２とＲ１との比が出力電圧Ｖｒｅｆに影響するため、上記シート抵抗の変動の影響は受けない。一方、本発明の電圧発生回路では、ダイオード接続したＮＭＯＳトランジスタｍｎ０１のオン抵抗が存在するためこの関係が成立せず、若干の影響を受ける。
このようなオン抵抗の影響を低下せしめる手段を以下に述べる。すなわち、ダイオード接続したＮＭＯＳトランジスタｍｎ０１は、オーミックな抵抗素子として扱うことは出来ないが、出力電圧Ｖｒｅｆの変化が極めて小さいと仮定して、このダイオード接続したＮＭＯＳトランジスタｍｎ０１のオン抵抗をＲＭとし、出力電圧Ｖｒｅｆの小さな変化に対しては一定であるとする。また、このとき抵抗素子Ｒ２に流れる電流をＩ１とし、ダイオード接続したＮＭＯＳトランジスタｍｎ０１に流れる電流をＩ２とすると、
Ｉ＝Ｉ１＋Ｉ２                                        （３）
Ｒ２×Ｉ１＝ＲＭ×Ｉ２＝Ｖｒｅｆ                      （４）
Ｖｒｅｆ＝（（Ｒ２×ＲＭ）×Ｉ）／（Ｒ２＋ＲＭ）
また、ＩはＰＴＡＴ電流であるから、抵抗素子Ｒ１とＲ２のプロセス変動による変化率をαとすれば、プロセス変動によるＩの変化率δは、
δ＝１／α                                            （５）
となる。温度による抵抗値変動によって抵抗素子Ｒ２もα×Ｒ２に変化するので、抵抗変動による出力電圧Ｖｒｅｆの変化率γは、
γ＝（ＲＭ＋Ｒ２）／（ＲＭ＋αＲ２）                  （６）
である。ここで、ダイオード接続したＮＭＯＳトランジスタｍｎ０１のオン抵抗ＲＭと抵抗素子Ｒ２の比、すなわちＲＭ／Ｒ２＝βとすると、
γ＝（１＋β）／（α＋β）                            （７）
となる。αは通常０．８５〜１．１５であるから、例えばβ＝６とすれば、α＝１．１５、すなわち＋１５％の抵抗変動による出力電圧Ｖｒｅｆの変化率γを計算すると、出力電圧Ｖｒｅｆは約２％しか変化しないことがわかる。このように、抵抗素子Ｒ２に流れる電流とダイオード接続したＮＭＯＳトランジスタｍｎ０１に流れる電流の比を最適化することで、抵抗値変動による出力電圧変動を抑制することができる。
【００１１】
ただし、抵抗比βを大きくすると、ＮＭＯＳトランジスタｍｎ０１の閾値電圧の変動による出力電圧への影響は小さくなる。また、抵抗変動を抑制する手段としては、図４に示すようにダイオード接続したＮＭＯＳトランジスタｍｎ０１と出力電圧Ｖｒｅｆ端子の間に抵抗素子を直列挿入する方法も有効である。すなわち、Ｖｒｅｆ端子と接地端子の間の抵抗成分が、なるべく抵抗素子の変動に依存しないように、抵抗値とダイオード接続したＮＭＯＳトランジスタｍｎ０１のサイズを決定すればよい。
【００１２】
次に図２を用いて本発明による第１の実施の形態を説明する。本実施の形態ではＮＰＮバイポーラトランジスタをダイオード接続した素子をダイオードＤ０１，Ｄ０２として用いている。ＣＭＯＳプロセスでは一般に少なくとも一種類以上のバイポーラデバイスが用意されている。バイポーラトランジスタはパターンレイアウトも含めて「部品」として用意されるため、シミュレーション用のデバイスパラメータと、実デバイス特性との整合性が良く、設計者にとって扱い易い利点がある。本実施の形態ではダイオードＤ０１とＤ０２の比を１４とし、また抵抗素子Ｒ１とＲ２の比であるＲ２／Ｒ１は１１である。ＰＴＡＴ電流Ｉは約３０μＡとした。本実施の形態ではダイオード接続したＮＭＯＳトランジスタを２段のカスコード接続としている。ＮＭＯＳトランジスタ１個のゲート長、ゲート幅の調整では、このダイオード接続したＮＭＯＳトランジスタに流れる電流を低減できない場合に、このような多段カスコード接続が有効である。一般に、このような演算増幅器ＯＰＡＭＰ出力を帰還して制御する電圧発生回路では、起動回路が必要であるが、図２では記載を省略している。このようにダイオード接続したＮＭＯＳトランジスタを２段のカスコード構造とすることでこの部分のオン抵抗を調整し、抵抗値の変動による出力電圧の変動を抑制している。また、本発明の実施の形態においては、ＰＮ接合ダイオードとして、ＮＰＮバイポーラトランジスタのダイオード接続により代用している。
【００１３】
図３に本実施の形態の電圧発生回路における回路シミュレーション結果を示す。基準となる条件として、接合温度Ｔｊ＝６０℃、電源電圧ＶＤＤ＝２．５Ｖとした。これに対し、Ｔｊを０℃から１２０℃まで、２０℃毎に出力電圧Ｖｒｅｆをプロットした。出力電圧とＴｊとの関係は、完全な比例関係とはなっていないが、ほぼ温度に比例する特徴が得られている。従来回路と比較すると、温度に対する出力電圧の比例関係が損なわれているが、実使用環境となる範囲では温度に対する増加関数関係を維持している。このような特性は抵抗値やダイオード接続したＮＭＯＳトランジスタのサイズ、ＰＮ接合ダイオードのサイズなどで調整可能である。
【００１４】
その他の変動要因に対する出力変化を表１に示した。
【表１】
2004310444.tif 000003
この場合、接合温度Ｔｊはすべて６０℃とした。本実施の形態では、出力変化は、ＮＭＯＳトランジスタの閾値電圧が増加する場合に比べ減少する場合の方が大きい。抵抗値の変動±２０％に対して、出力変化は約±１％に抑制されている。電源ノイズ抑圧比（ＰＳＲＲ：Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  ｎｏｉｓｅ  Ｒｅｄｕｃｔｉｏｎ  Ｒａｔｉｏ）は−７０ｄＢを超える優秀な値を得ている。このように表１は、第１の実施の形態における出力特性につき、変動要因となる抵抗値、閾値電圧、電源電圧について変動特性をまとめた表である。この表からＮＭＯＳトランジスタの閾値電圧にのみ強く依存し、他の変動要因にはほとんど影響されないことがわかる。
【００１５】
図４に、本発明第２の実施の形態を示す。第１の実施の形態では、抵抗素子Ｒ２に並列接続する抵抗成分として２個のダイオード接続したＮＭＯＳトランジスタのカスコード接続を用いたが、本実施の形態では、抵抗素子Ｒ３とダイオード接続したＮＭＯＳトランジスタｍｎ０１とを直列に接続した回路を抵抗素子Ｒ２と並列に接続し、ＮＭＯＳトランジスタの閾値変動と出力変化の関係ができるだけ比例関係に近づくようにした。本実施の形態では、抵抗素子Ｒ１とＲ２の比を２：２５とし、抵抗素子Ｒ２＝Ｒ３とした。このように図４の回路構成を採用することにより第１の実施の形態において、ダイオード接続したＮＭＯＳトランジスタのカスコード接続回路の代わりに、抵抗素子とダイオード接続したＮＭＯＳトランジスタを直列接続した回路を適用している。これにより第１の実施の形態における回路に比べ、ＮＭＯＳトランジスタの閾値電圧変動に対する出力電圧の変化の直線性が改善されている。
【００１６】
表２は、実施の形態２における電圧発生回路の回路シミュレーション結果につき、環境およびデバイス変動に対する出力変化を整理したものである。
【表２】
2004310444.tif 000004
表２においても接合温度Ｔｊは６０℃とした。実施の形態１では、ＮＭＯＳトランジスタの閾値電圧が増加する場合の出力変化量が、閾値電圧が減少する場合の出力変化量に比べて１／２以下と小さかったが、実施の形態２の電圧発生回路では、ほぼ同程度となっている。その他の特性については大きな差がなく、温度とＮＭＯＳトランジスタの閾値電圧の変動に回路出力が連動する特性を実現している。すなわち、本実施の形態の回路特性においても、温度とＮＭＯＳトランジスタの閾値電圧以外の変動要因にはほとんど影響されない。
【００１７】
図５に、本発明における第３の実施の形態として、本発明の電圧発生回路の応用例を示す。第２の実施の形態で示した電圧発生回路出力を基準電圧とするシリーズレギュレータ（ＳＲ）回路の例を示す。本第３の実施の形態では、本発明による電圧発生回路出力を基準電圧Ｖｒｅｆとするため、ＳＲ回路の出力も本発明による電圧発生回路の特性に連動して変化するようになっている。なお、ここでキャパシタＣ０１および抵抗素子Ｒ０６の時定数回路は出力に含まれる雑音成分を除去し出力を安定化させるためのためのフィルタである。
出力電圧Ｖｏｕｔは抵抗素子Ｒ０４とＲ０５の比により決定されるので、例えば、本ＳＲ回路入力である上記実施の第２の形態における出力電圧Ｖｒｅｆの変化率をｋとすると、本第３の実施の形態における出力電圧Ｖｏｕｔの変化率もｋとなる。したがって、出力電圧Ｖｏｕｔは図４における基準電圧出力Ｖｒｅｆの温度特性に比例した出力となる。ＮＭＯＳトランジスタｍｎ０１の閾値変化についても同様である。このように、シリーズレギュレータ（ＳＲ）回路に適用すれば、温度やＮＭＯＳトランジスタの閾値電圧が高くなると、出力電圧も上昇する電源回路を得ることができる。
温度と閾値電圧の効果は互いに独立したパラメータであるので、これら２つが両方とも増加した場合は、２つの変動の効果が合計されて出力される。また、ＳＲ回路の構成を用いることで、本発明の電圧発生回路出力を異なる電圧レベルに変換することができる。例えばＰＴＡＴ電流を小さくした場合は、出力電圧も低下するが、本発明回路の特性を維持したまま、より高い電圧レベルに変換し、希望の電圧レベルを得ることができる。すなわち、本発明の電圧発生回路の変化率と同変化率の出力電圧（Ｖｏｕｔ）を得る。また、本発明の電圧発生回路出力が、希望とする電圧レベルより低い場合に、本構成を用いることで、出力変動特性を維持したまま電圧レベルを希望の電圧レベル迄高くすることができる。
【００１８】
図６に、本発明における第４の実施の形態を示す。第２および第３の実施の形態で示した電圧発生回路とＳＲ回路とを、ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）論理回路に適用する事例についてＣＭＬバッファ回路を例に述べる。図６において、左側の回路はＣＭＬ論理回路となるＣＭＬバッファ回路であり、右側の回路はＣＭＬソースフォロア回路である。これら両回路の基準電圧ＶＣＳ（＝Ｖｒｅｆ）は図４に示したＳＲ回路出力から供給されるものであり、電源電圧ＶＤＭも同じくＳＲ回路から供給されている。
すなわち、図６のように、ＣＭＬバッファ回路の電源電圧ＶＤＭの供給源として、図５における本発明の電圧発生回路出力Ｖｏｕｔを使用し、また同時にＣＭＬバッファ回路の電流源となっているＮＭＯＳトランジスタｍｎ３のゲート電圧ＶＣＳとして図４に示した本発明の電圧発生回路出力電圧Ｖｒｅｆを与える。したがって、温度やＮＭＯＳトランジスタの閾値電圧が上昇すると、図５におけるＳＲ回路の出力電圧ＶｏｕｔであるＣＭＬバッファ回路の電源電圧ＶＤＭと、同じくＳＲ回路の入力側の電圧Ｖｒｅｆすなわち電流調整電圧ＶＣＳが共に上昇する。このように、ＣＭＬバッファ回路の電源をＳＲ回路出力によって与え、ＣＭＬバッファ回路の電流源ＮＭＯＳの電流調整電圧（ＶＣＳ）を本発明の電圧発生回路より与える。これはＣＭＬバッファ回路だけでなく、ソースフォロア回路（レベル変換回路）や他の論理回路にも同様に適用できる。
【００１９】
図７は、図６に示したＣＭＬバッファ回路のＡＣ特性をシミュレーションした例である。バッファ回路出力に負荷としてソースフォロア回路を接続し、ソースフォロア回路の出力にはバッファ回路を２つ接続した。図６におけるバッファ回路の入力端子ＩＮＰとＩＮＮに差動の交流信号を入力した。接合温度Ｔｊ＝６０℃を基準（特性［ａ］）とし、Ｔｊ＝１２０℃で、かつＮＭＯＳトランジスタの閾値電圧が高くなった場合について、本発明の電圧発生回路を適用しない場合、すなわち図６におけるＣＭＬ回路の電源電圧ＶＤＭと電流源トランジスタｍｎ３のゲート電圧ＶＣＳとが一定（特性［ｂ］）である場合と、本発明を適用した場合（特性［ｃ］）とを比較した。基準となる特性［ａ］に比べて、特性［ｂ］は直流利得、帯域ともに大きく減少し、約９．５ＧＨｚで利得が０となるが、本発明を適用した場合の特性［ｃ］では、利得が０となる周波数が１２ＧＨｚまで回復する。このように、本発明の電圧発生回路は、温度やデバイス特性の変動に連動した電圧を出力することで、回路の動作能力を安定化することができる。すなわち、ＣＭＬバッファ回路の出力負荷として、ＣＭＬ論理回路のソースフォロア回路（ＳＦ）を接続し、このＳＦ回路出力に２つの並列接続したＣＭＬバッファ回路を接続した。いずれの回路の電源およびゲート電圧ＶＣＳも図６と同様の接続とした。電源電圧とゲート電圧ＶＣＳが温度とＮＭＯＳトランジスタの閾値電圧に依存しない場合は、動作帯域が大きく劣化する（特性［ｂ］）のに比べ、本発明を適用すると、動作性能の劣化を抑制できる（特性［ｃ］）。
【００２０】
【発明の効果】
本発明の第１および第２の実施の形態によれば、ＰＴＡＴ電流を並列接続した抵抗とダイオード接続したＮＭＯＳトランジスタに流すことで、温度変化にほぼ比例し、かつＮＭＯＳトランジスタの閾値電圧の増減に呼応した電圧出力を得、従来の温度変化にのみ連動する電圧だけでなく、温度とＮＭＯＳトランジスタの閾値電圧の変化に依存する電圧出力を得ることができる。抵抗素子の抵抗値変動やＰＭＯＳトランジスタの閾値電圧や電源電圧変動に対してはほとんど影響を受けないため、従来の基準電圧発生回路に置き換えることができ、従来とは異なった基準電圧の特性を得ることができる。本発明の第３の実施の形態によれば、電源回路の基準電圧供給源として本発明の電圧発生回路を適用することで、デバイス温度と内部回路のＮＭＯＳトランジスタの閾値電圧変動に応じて出力電圧が変化する電源回路を実現できる。この回路を特に高速動作が必要な内部回路の電源とすることで、環境変化とプロセス変動に強いＬＳＩを実現し得る。
【００２１】
本発明の第４の実施の形態によれば、ＣＭＯＳデバイスにおけるＣＭＬ回路に本発明の電圧発生回路を適用することで、温度とＮＭＯＳトランジスタの閾値電圧変動が生じても、動作能力が低下しないＣＭＬ回路の実現が可能となる。またＣＭＬ回路のような高速動作を求められる回路においては、温度とＮＭＯＳトランジスタの閾値電圧の変動に回路パフォーマンスが強く依存するため、従来の設計手法では、最も動作能力が低下する条件下で回路定数を決定していた。すなわち、温度や閾値電圧が低い場合では、過剰設計となり、消費電力や回路面積の増大に繋がっていた。
【００２２】
本発明の適用により、最も標準的な条件、例えば動作環境温度の中央値、閾値電圧や抵抗値等のプロセスでの目標中央値において要求性能を満足する定数で設計すれば、温度や閾値電圧の変動が生じても、このような変化に連動してＣＭＬ回路能力を調整するため、回路能力の変動を最小限に低減できる。すなわち、過剰な消費電流、論理ゲート数、回路面積を大幅に削減することができ、ＣＭＯＳデバイスの最も魅力的な特徴である低消費電力と高集積度の維持、発展に貢献できる。とりわけ、光通信を代表とする高速アナログ／デジタル混載ＬＳＩにおいては、ＣＭＯＳデバイスの適用領域の拡大につながり、通信デバイスの高機能化、低価格化、さらには通信コストの低廉化と通信速度の高速化に大きく貢献できる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す回路図。
【図２】第１の実施の形態を示す回路図。
【図３】第１の実施の形態における回路出力電圧の温度依存性ｎｉ関するシミュレーション結果を示す温度・出力電圧関係図。
【図４】第２の実施の形態を示す回路図。
【図５】第２の実施の形態をシリーズレギュレータ回路に適用した場合の回路図。
【図６】図５に示したＳＲ回路と、図４に示した電圧発生回路とをＣＭＬ論理回路に適用した場合の回路図。
【図７】図６に示したＣＭＬバッファ回路のＡＣ特性をシミュレーションした結果を示す利得／周波数特性図。
【図８】従来の電圧発生回路の例を示す回路図。
【符号の説明】
Ｃ０１                            ：キャパシタ
Ｄ０１、Ｄ０２                    ：ダイオード
ＩＮＮ                            ：反転入力
ＩＮＰ                            ：非反転入力
ｍｎ０１、ｍｎ０２                ：ＮＭＯＳトランジスタ
ｍｎ１、ｍｎ２、ｍｎ３            ：ＮＭＯＳトランジスタ
ｍｐ０１、ｍｐ０２、ｍｐ０３      ：ＰＭＯＳトランジスタ
ＯＰＡＭＰ                        ：演算増幅器
ＯＵＴＮ                          ：反転出力
ＯＵＴＰ                          ：非反転出力
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５      ：抵抗素子
ＲＬ１、ＲＬ２                    ：抵抗素子
ＳＲ                              ：シリーズレギュレータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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