(57)【要約】【課題】ＭＯＳＦＥＴの実測サイズ（ゲート長／ゲート幅）に基づいて、所望のサイズを有するＭＯＳＦＥＴの電気特性を精度高く予測する。【解決手段】複数のトランジスタを含む回路の電気特性のシミュレーションを行う回路シミュレータ等を提供する。回路シミュレータは、複数のトランジスタのサイズと位置に基づいて構築されたモデルを格子状に配置したパターン、および、一部のトランジスタの電気特性を測定した測定データを格納した記憶装置と、補間規則に基づいてパターン内で他のトランジスタを特定し、測定データに基づいて他のトランジスタの電気特性を補間した補間データを取得する処理部とを有する。処理部は、パターン内の任意の位置を特定して、その位置の周囲４つのトランジスタの測定データおよび／または補間データに基づいて、その位置における電気特性のデータを補間して出力する。【選択図】        図２
2004273903.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを含む回路の電気特性のシミュレーションを行う回路シミュレータであって、
前記複数のトランジスタのサイズおよび位置に基づいて構築されたモデルを格子状に配置したパターン、および、前記複数のトランジスタのうち、２以上の第１のトランジスタの電気特性を測定した測定データを格納した記憶装置と、
所定の補間規則に基づいて、前記パターン内で前記第１のトランジスタとは異なる第２のトランジスタを特定し、前記測定データに基づいて前記第２のトランジスタの電気特性を補間した補間データを取得する処理部と
を備え、前記処理部は、前記パターン内の任意の位置を特定して、該データ補間位置の周囲４つのトランジスタの前記測定データおよび前記補間データの少なくとも一方に基づいて、該任意の位置における電気特性のデータを補間して出力する、回路シミュレータ。
【請求項２】
前記所定の補間規則は、前記複数のトランジスタのゲート長およびゲート幅で２次元化した関数に基づいて規定されている、請求項１に記載の回路シミュレータ。
【請求項３】
前記所定の補間規則は、前記複数のトランジスタのゲート電圧に対して、そのしきい値電圧を考慮した関数に基づいて規定されている、請求項１または２に記載の回路シミュレータ。
【請求項４】
請求項１〜３のいずれかに記載の回路シミューレータと、
前記回路シミューレータの出力結果に基づいて、電気特性の検証を行う検証部とを備えたシミュレーションシステムであって、
前記回路シミューレータにおいて、前記記憶装置は、前記複数のトランジスタの動作特性を表すパラメータをさらに格納し、前記処理部は、前記パラメータに基づいて、前記回路の電気特性をシミュレートしてシミュレーション結果を前記記憶装置に格納し、
前記検証部は、前記補間値と、前記シミュレーション結果との誤差を計算する、シミュレーションシステム。
【請求項５】
請求項１〜３のいずれかに記載の回路シミューレータと、
前記回路シミューレータの出力結果に基づいて、電気特性の検証を行う検証部とを備えたシミュレーションシステムであって、
前記回路シミューレータにおいて、前記記憶装置は、前記測定値および前記補間値を用いて生成されたテーブルを格納し、前記処理部は、前記テーブルを参照して前記回路の電気特性をシミュレートし、シミュレーション結果を前記記憶装置に格納し、
前記検証部は、前記補間値と、前記シミュレーション結果との誤差を計算する、シミュレーションシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴの測定サイズ（ゲート長／ゲート幅）にないサイズのＭＯＳＦＥＴの電気特性を予測する技術に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの回路設計シミュレーションに際しては、通常は、複数のＭＯＳトランジスタのチャネル長／幅寸法を規定したモデルパラメータセットを用意し、回路設計で使用する個々のトランジスタのチャネル長／幅寸法に対して最適と考えられるモデルパラメータセットを選択する。そしてその選択したモデルパラメータセットを用いて、回路シミュレーションを行っている（例えば、特許文献１参照）。また回路シミュレーションのテーブルモデルにおいても、同様に有限個のデバイスの電気特性を測定して測定値のテーブルを生成し、そのテーブルを参照して計算を行っている。
【０００３】
上述の手法では、ウェハ上面積の制限やプロセス上の仕上がり形状などのため、設計時に使用されるサイズと等しいサイズの測定デバイスは存在するとは限らない。上述の特許文献１をはじめとして、従来は、モデルパラメータを最適化することによって、より好ましいモデルパラメータセットを特定していた。
【０００４】
ＭＯＳトランジスタの直流電気特性がチャネル長／幅寸法に依存して変化することに鑑みると、より正確なシミュレーションを行うためには、実デバイスのサイズとは異なるサイズでの電気特性を得る必要がある。そこで、必要となるサイズの実デバイスが存在しない場合には、回路シミュレーションモデルの形状に依存した予測により電気特性のシミュレーションを行う手法が考えられる。
【０００５】
【特許文献１】
特開平１０−６５１５９号公報（
【０００３】段落）
【発明が解決しようとする課題】
しかし、予測を用いた手法によるシミュレーションの精度は、モデルの形状に依存した電気特性の予測結果に依るところが大きい。抽出したパラメータの値によっては、実測点では必要な精度を満足していても実測点以外の点では事実上存在し得ない特性をシミュレートすることがある。これを防ぐためには、最適化対象となる実測サイズをさらに増やし、回路シミュレーションモデルのパラメータ抽出時の束縛条件を増やす必要がある。また、個々のサイズに対して実測値を用いる回路シミュレーションのテーブルモデルに関しても、実測サイズ以外のサイズをシミュレーションするためには、ある実測サイズのテーブルデータから如何にして予測精度を上げるかが問題となる。
【０００６】
本発明の目的は、ＭＯＳＦＥＴの実測サイズ（ゲート長／ゲート幅）に基づいて、所望のサイズを有するＭＯＳＦＥＴの電気特性を精度高く予測することである。
【０００７】
【課題を解決するための手段】
本発明の回路シミュレータは、複数のトランジスタを含む回路の電気特性のシミュレーションを行う。回路シミュレータは、前記複数のトランジスタのサイズおよび位置に基づいて構築されたモデルを格子状に配置したパターン、および、前記複数のトランジスタのうち、２以上の第１のトランジスタの電気特性を測定した測定データを格納した記憶装置と、所定の補間規則に基づいて、前記パターン内で前記第１のトランジスタとは異なる第２のトランジスタを特定し、前記測定データに基づいて前記第２のトランジスタの電気特性を補間した補間データを取得する処理部とを備えている。前記処理部は、前記パターン内の任意の位置を特定して、該任意の位置の周囲４つのトランジスタの前記測定データおよび前記補間データの少なくとも一方に基づいて、該任意の位置における電気特性のデータを補間して出力する。
【０００８】
本発明のシミュレーションシステムは、上述の回路シミューレータと、前記回路シミューレータの出力結果に基づいて、電気特性の検証を行う検証部とを備えている。前記回路シミューレータにおいては、前記記憶装置は、前記複数のトランジスタの動作特性を表すパラメータをさらに格納し、前記処理部は、前記パラメータに基づいて、前記回路の電気特性をシミュレートしてシミュレーション結果を前記記憶装置に格納する。前記検証部は、前記補間値と、前記シミュレーション結果との誤差を計算する。シミュレーションシステムでは、前記記憶装置は、前記測定値および前記補間値を用いて生成されたテーブルを格納し、前記処理部は、前記テーブルを参照して前記回路の電気特性をシミュレートしてもよい。
【０００９】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。
【００１０】
（実施の形態１）
図１は、実施の形態１によるシミュレーションシステム１０の構成を示すブロック図である。シミュレーションシステム１０は、入力ファイル２と、回路シミュレータ４と、検証システム６と、出力ファイル８とを備えている。シミュレーションシステム１０は、設計された酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）回路の電気特性をシミュレートする際に利用され、主としてコンピュータを利用して構築される。すなわち、回路シミュレータ４および検証システム６は、後述する処理フローに従った処理を行うコンピュータの中央処理ユニット（ＣＰＵ）（図示せず）により実現される。入力ファイル２および検証システム６は、コンピュータの２次記憶装置（ハードディスクドライブ等）に格納されている。なお入力ファイル２および出力ファイル８は、各１つのファイルとして示されているが、必ずしも各１つでなくてもよい。入力ファイル２は、検証システム６により生成され、回路シミュレータ４に読み込まれるファイルの総称であり、また出力ファイル８は、回路シミュレータ４により生成され、検証システム６に読み込まれるファイルの総称である。
【００１１】
各構成要素を説明する。回路シミュレータ４は、入力ファイル２を読み込んで、所定の条件を設定してシミュレーションを行い、結果を出力ファイル８として出力する。このとき、回路シミュレータ４は検証システム６と通信を行い、例えば回路シミュレータ４が処理を終了したこと等を検証システム６に連絡する。回路シミュレータ４から連絡を受けた検証システム６は、回路シミュレータ４の出力結果である出力ファイル８を読み込み、次は検証システム６で処理を行う。検証システム６は、処理結果を入力ファイル２として生成する。
【００１２】
次に図２を参照して、シミュレーションシステム１０（図１）の具体的な処理を説明する。図２は、シミュレーションシステム１０（図１）の処理の流れを示すフローチャートである。この図では、例えば条件ファイル２１、測定データ２３、ＳＰＩＣＥパラメータ２４が、入力ファイル２（図１）に相当する。なお、以下説明する各ステップの出力は、出力ファイル８の一部として、ハードディスクドライブ等の記憶装置に一時的に格納される。
【００１３】
まず回路シミュレータ４（図１）は、検証を行う条件を記述した条件ファイル２１を読み出して、条件ファイル２１に規定された条件データを読み込み、条件構造体２２に格納する（ステップＳ２０１）。条件ファイルは、検証を行うＭＯＳのゲートサイズの生成ルールや、バイアス条件等が記述されたファイルである（フォーマットについては後述する）。条件構造体２２は、ＣＰＵが必要な条件データを参照できるデータ構造で構築されている。次に条件構造体２２および測定データ２３を用いて、検証に用いるＭＯＳトランジスタのチャネル長／幅（以下、それぞれ「Ｌ」および「Ｗ」と称する）を、それぞれ補間Ｌ’、Ｗ’として生成する（ステップＳ２０２）。測定データは、予め測定されたＭＯＳ  ＦＥＴの電気特性（ここでは電流値）に関して記述されたデータであり、検証を行う際のレファレンスとなる。測定データはＳＰＩＣＥパラメータ抽出ツールに入力される。補間Ｌ’／Ｗ’については、図３等を参照して後述する。生成したＬ’、Ｗ’は、Ｌ’／Ｗ’構造体２６に格納されシミュレーションに用いられる。
【００１４】
さらに回路シミュレータ４（図１）は、条件構造体２２および測定データ２３に基づいて、指定されたデータを測定データから抜き出す（ステップＳ２０３）。そして抜き出した実測データと、ステップＳ２０２において生成された補間Ｌ’／Ｗ’に基づいて、電流データ（Ｉｄｓ）の補間を行い、補間値を予測する（ステップＳ２０４）。補間に際しては、補間関数２５−１を呼び出し、その関数に基づいて演算を行う。補間関数２５−１は、以下説明する数１〜５の関数である。補間関数２５−１は、入力ファイル２（図１）に格納されていてもよいし、回路シミュレータ４（図１）が保持していてもよい。予測された補間値は、Ｌ’／Ｗ’構造体２６の一部に取り込まれる。
【００１５】
ステップＳ２０３以降の処理と並行して、回路シミュレータ４（図１）はさらに別の処理を行う。すなわち回路シミュレータ４（図１）は、モデルパラメータであるＳＰＩＣＥパラメータ２４に基づいて、Ｌ／Ｗの有効範囲を判別する（ステップＳ２０５）。ＳＰＩＣＥパラメータとは、ＭＯＳトランジスタ等の非線形デバイスの動作特性を表現するモデルに与えられるパラメータであり、例えば、物理的サイズ、トランジスタ基本特性値であり、検証を行うのに必要なパラメータである。次に、条件構造体２２、Ｌ’／Ｗ’構造体、モデルパラメータファイル、および、ステップＳ２０５の判別結果に基づいて、検証サイズに応じてモデル等を選択し、ネットリストを生成する。ネットリストは、一般に回路シミュレータ入力ファイル（ｔｍｐ＿ｎｅｔｌｉｓｔ）に格納された周知のフォーマットのデータである。回路シミュレータ４（図１）は、上述のネットリストに基づいて、回路の電気特性に関するシミュレーションを実行し、回路シミュレータ出力ファイルを出力する（ステップＳ２０７）。回路シミュレータ４（図１）は、出力した回路シミュレータ出力ファイルに基づいて、検証対象となるＬ’／Ｗ’に対応した電流値をＬ’／Ｗ’構造体２６に取り込む（ステップＳ２０８）。
【００１６】
次に処理は検証システム６（図１）に移る。検証システム６（図１）は、Ｌ’／Ｗ’構造体２６に基づいて、補間値とシミュレーション値との間で誤差の検証・判定を行う（ステップＳ２０９）。誤差の判定に際しては、誤差関数２５−２に基づいて演算を行ってもよい。誤差関数２５−２は、入力ファイル２（図１）に格納されていてもよいし、回路シミュレータ４（図１）が保持していてもよい。そして検証結果、シミュレーション結果、および、補間Ｉｄｓをそれぞれテーブル化し、Ｌ’／Ｗ’のマトリクスのファイルとして出力する（ステップＳ２１０）。
【００１７】
ステップＳ２１０により得られる各テーブルを説明する。検証結果に対しては検証テーブル２７が出力される。ファイル検証テーブル２７には、シミュレーション結果および測定値から求めた補間値との間の誤差が列記されている。シミュレーション結果に対しては、ｓｉｍテーブル２８が出力される。ｓｉｍテーブル２８には、回路シミュレータでのシミュレーション結果が示されている。補間Ｉｄｓに対しては、補間Ｉｄｓテーブル２９が出力される。補間Ｉｄｓテーブル２９には、実測値から求めた補間Ｉｄｓ値が記されている。これら三つのファイルは、ＭＯＳゲート長（Ｌ）とゲート幅（Ｗ）に関してマトリクス上に配置されたテキスト形式で出力され、出力ファイル８（図１）として格納される。表１は、補間Ｉｄｓテーブル２９の例を示す。
【００１８】
【表１】
2004273903.tif 000003
【００１９】
次に、本実施の形態の主要な特徴の１つである、データを補間する処理（ステップＳ２０４）をより詳しく説明する。本実施の形態では、電流の測定値が存在するサイズの当該測定値に基づいて、目的のサイズ（または位置）の電流値データ（Ｉｄｓ）を求める。そのため、以下の２段階の補間（１）および（２）を行う。具体的には、
（１）ＴＥＧを格子状に見たとき、電流の測定値が存在するサイズのその測定値に基づいて、シミュレーションの対象となる電流測定値のないサイズの補間電流値（Ｉｄｓ）を求める。
（２）実測値と補間値を含む格子状に配列されたデータに基づいて、任意の位置の位置の補間値を求める。である。
【００２０】
本実施の形態では、いわゆるＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を利用して説明する。「ＴＥＧ」とは、実際のデバイスのパターンではテストが困難な場合に、ある一部分を切り出して着目する特性や形状を評価できるように設計したテストパターンをいう。
【００２１】
図３は、データの補間処理の第１段階の手順を具体的に示す図である。ここで記号「○」および「●」は、いずれもトランジスタを表すモデルパターンである。このようなモデルパターンは、上述したコンピュータの２次記憶装置（図示せず）に格納されている。各別に説明すると、記号「○」は、ＴＥＧを格子状のデータ配列として見たときの測定値が存在しないサイズを表す（以下、「無ＴＥＧサイズ」という）。一方記号「●」は、ＴＥＧを格子状のデータ配列として見たときの測定値が存在するサイズを表す（以下、「有ＴＥＧサイズ」という）。
【００２２】
図３を参照して、まずステップ（Ｉ）において、格子状の測定データ配列を仮定して、Ｌ方向およびＷ方向で特定される各位置に、有ＴＥＧサイズの測定値を入力する。ステップ（ＩＩ）に示すように、Ｌ方向またはＷ方向で実測値をもつ有ＴＥＧサイズに挟まれた無ＴＥＧサイズ（ここでは無ＴＥＧサイズＡ〜Ｄ）を特定する。そしてステップ（ＩＩＩ）に示すように、特定された無ＴＥＧサイズＡ〜Ｄの補間を実行する。
【００２３】
ここで図４を参照して、Ｌ方向の補間を説明する。図４は、所定の無ＴＥＧサイズの補間値を得るために必要な有ＴＥＧサイズを示す図である。Ｌ方向の補間は、無ＴＥＧサイズＢおよびＤが対象となる。図では無ＴＥＧサイズＢのみを示しており、この無ＴＥＧサイズＢを例に説明する。まず無ＴＥＧサイズＢのＬ／ＷのサイズをそれぞれＬｂ／Ｗｂとする。また有ＴＥＧサイズ１の電流値をＩ１、有ＴＥＧサイズ２の電流値をＩ２とする。無ＴＥＧサイズＢの補間電流値（Ｉｄｓ）は数１に基づいて得られる。
【００２４】
【数１】
2004273903.tif 000004
【００２５】
無ＴＥＧサイズＤについても同様に得ることができる。
【００２６】
一方、Ｗ方向の補間は、無ＴＥＧサイズＡおよびＣが対象となる。図では無ＴＥＧサイズＣのみを示しており、この無ＴＥＧサイズＣを例に説明する。無ＴＥＧサイズＣのＬ／ＷサイズをそれぞれＬｃ／Ｗｃとする。また有ＴＥＧサイズ３の電流値をＩ３とする。すると、無ＴＥＧサイズＣの補間電流値（Ｉｄｓ）は数２に基づいて得られる。
【００２７】
【数２】
2004273903.tif 000005
【００２８】
無ＴＥＧサイズＡについても同様に得ることができる。
【００２９】
再び図３を参照して、このようにしてステップ（ＩＩＩ）において無ＴＥＧサイズＡ〜Ｄの電流値が補間され、補間されたＴＥＧサイズは、これ以降、有ＴＥＧサイズＡ〜Ｄとして振舞う。図では、補間された有ＴＥＧサイズをハッチングで示している。
【００３０】
次にステップ（ＩＶ）で示すように、新たな有ＴＥＧサイズＡ〜Ｄも含め、さらにＬ方向またはＷ方向において、有ＴＥＧサイズに挟まれた無ＴＥＧサイズを特定する。ここでは無ＴＥＧサイズＥが対象となる。無ＴＥＧサイズＥについては、Ｗ方向およびＬ方向のいずれに基づいて補間することもできる。
【００３１】
次に３つの有ＴＥＧサイズに隣接する無ＴＥＧサイズの電流値を補間する。そのために、ステップ（Ｖ）において、３つの有ＴＥＧサイズに隣接する無ＴＥＧサイズを特定する。ここでは、無ＴＥＧサイズＦ、Ｇ、Ｈが対象となる。そして、ステップ（ＶＩ）に示すように、これらの無ＴＥＧサイズに対して補間を実行する。
【００３２】
図５を参照して、無ＴＥＧサイズＦにおける電流値（Ｉｄｓ）の補間を説明する。図５は、３方向の有ＴＥＧサイズの測定値に基づいて、隣接する無ＴＥＧサイズの補間値を得る様子を説明する図である。有ＴＥＧサイズ１の電流値をＩ１、有ＴＥＧサイズ２の電流値をＩ２、有ＴＥＧサイズ３の電流値をＩ３とする。求める無ＴＥＧサイズＦの補間値Ｉｄｓは、数３に基づいて得られる。
【００３３】
【数３】
2004273903.tif 000006
【００３４】
無ＴＥＧサイズＧおよびＨについても、同様に得ることができる。無ＴＥＧサイズＦ〜Ｈの電流値が補間されると、補間されたＴＥＧサイズは、これ以降、有ＴＥＧサイズＦ〜Ｈとして振舞う。
【００３５】
再び図３を参照して、以上説明したように、ステップ（ＶＩ）により、３つの有ＴＥＧサイズに隣接する無ＴＥＧサイズについて、補間が終了する。この後、上述の補間規則に基づいて、ステップ（Ｉ）〜（ＶＩ）の処理を反復する（ステップ（ＶＩＩ））。すなわち２つの有ＴＥＧサイズに挟まれた無ＴＥＧサイズ、および、３つの有ＴＥＧサイズに隣接する無ＴＥＧサイズについて補間を繰り返す。これにより、全ての無ＴＥＧサイズの測定値が得られる。よって有ＴＥＧサイズに基づいて、格子全体の無ＴＥＧサイズを補間して、有ＴＥＧサイズとして扱うことができる。
【００３６】
図３で説明した処理により、全てのＴＥＧサイズの電流値が特定された。次に、図６を参照して、各ＴＥＧサイズを頂点としたときの頂点間の補間値をどのように得るかを説明する。図６は、得られた頂点の値から頂点間の補間値を生成する手法を説明する図である。例えば、今、図６で示す「■」の点の電流値（Ｉｄｓ）を求めたいとする。電流値（Ｉｄｓ）は、数４に示すように、ゲート長（Ｌ）およびゲート幅（Ｗ）を用いて正規化されたｆ（Ｌ，Ｗ）を用いて定義される。このｆ（Ｌ，Ｗ）は、数５により定義される。数５では、電流値が必要となる「■」の点を囲むＴＥＧのサイズの測定値または補間値ＩｄｓをＬ／Ｗで正規化し、その結果得られた値（ｆ０、ｆ１、ｆ２、ｆ３）を用いている。
【００３７】
【数４】
2004273903.tif 000007
【００３８】
【数５】
2004273903.tif 000008
【００３９】
このｆに数４のようにＷ／Ｌを乗算することにより、「■」の点の電流値（Ｉｄｓ）が得られる。ただし、この場合、ＴＥＧで囲まれた領域ではｆは、Ｌ，Ｗに対して線形に変化していると仮定している。
【００４０】
以上説明したように、本実施の形態によれば、無ＴＥＧサイズのデバイスの電気特性（この例では電流値）を補間により予測できる。よって、ＴＥＧ設計時、多数のデバイスサイズのバリエーションが必要な場合に、チップ面積の占有等を回避した設計を実現できる。また、予測精度を問題にしない場合は高速に所望の値を得ることができる。
【００４１】
さらに、補間値とシミュレーション値との間で誤差の検証・判定を行うので、シミュレーション値の異常がないこと等を確認できる。この確認はコンピュータを用いた処理により自動化することができる。よって回路シミュレーションモデルのパラメータを抽出した場合に、ＴＥＧにサイズがないデバイスでの電流特性の挙動を考察できる。
【００４２】
さらに、上述の手順で得られた頂点および頂点間の補間値を実測値として取り扱い、回路シミュレーションモデルのパラメータを抽出することができる。これは、回路設計で使用する個々のトランジスタのチャネル長／幅寸法に対して、そのチャネル長／幅寸法のモデルパラメータセットを得られることを意味する。ＴＥＧにないサイズの領域まで予測したパラメータを抽出できるので、フィッティングパラメータの決定が容易になるとともに、パラメータの計算値が異常値をとることを防止できる。ローカルビンニングを行う場合には、例えば、ビンの頂点の不足がある場合に仮想測定点を置くことで、各パラメータのサイズ依存性をもつパラメータについて完全に計算値を得ることができる。
【００４３】
（実施の形態２）
回路シミュレーションにおいては、解析モデルを使わずに事前に測定した特性のテーブルを参照するようにしてシミュレーションを行うことができる。このようなテーブルを用いた回路シミュレーションモデルを、テーブルモデルという。
テーブルサイズ以外のサイズをシミュレーションする場合、実施の形態１の方法によって、あらかじめ入力された複数のテーブルデータから電流値を予測することができる。
【００４４】
図７は、テーブルモデルを用いた回路シミュレーションの例を示す図である。
図ではシミュレーションの対象となるサイズを、（Ｌ１，Ｗ１）におけるハッチングを付した矩形で示す。まず複数のサイズで測定した電流値を用意する。この「測定した電流値」は、実施の形態１で説明した補間方法により得られた補間値を含めてもよい。それらを用いて、数５に示す補間式により、対象サイズの位置における電流値を計算する。図では位置（Ｌ，Ｗ）＝（Ｌ１，Ｗ１）における電気特性を得る場合には、その周囲４つのサイズ（図７におけるサイズ１〜４）のデータから（Ｌ１、Ｗ１）のデータを予測（補間）することになる。目的のサイズのデータを得るために複数のサイズのテーブルから予測することにより、計算値の精度を上げることができる。
【００４５】
さらに本実施の形態では、複数のサイズによる測定テーブルを指定してシミュレーションを行うのに代えて、実施の形態１で言及したサイズマトリクスとなるテーブルセットを用意し、そのテーブルセットから計算するサイズの電流値を補間値として得ることもできる。このとき実施の形態１で説明したように、テーブルセット作成時に欠落した頂点を補う。これにより、従来のようにＭＯＳＦＥＴを個別にモデル指定する必要がなく、各デバイスサイズに対応したＭＯＳＦＥＴの特性データをシミュレータが選択できる。
【００４６】
またこの方法を用いれば、応答曲面で少数データから任意のサイズのデータを予測してシミュレーションを行うことができる。図８は、複数の測定点から得られるゲートサイズＬ／Ｗの関数ｇを説明する図である。このような関数ｇは、ｇ＝ｆ（Ｌ，Ｗ）として定義される。関数ｇにより目的のサイズ（Ｌ１、Ｗ１）における値を得ることができる。Ｌ−Ｗ平面の多次曲面における関数ｇを定義することで、測定するサイズを減少させることができる。また、複数の測定値から曲面を決定することで、測定での誤差やデバイ特性のばらつきの補間値への影響を減少させることができる。また、Ｌ−Ｗ平面の多次曲面における関数ｇを定義してパラメータを抽出することにより、抽出パラメータへの測定誤差やデバイス特性のばらつきの含みを減少させることができる。
【００４７】
以上本発明の実施の形態１および２を説明した。
【００４８】
上述の実施の形態１の説明では、補間値の生成に際して数１〜５を利用した。
しかし、これらの式を変更することによりさらに補間の精度（予測精度）を向上できる。以下、実測値を利用して得られた補間値の精度を向上する例を説明する。
【００４９】
ＭＯＳＦＥＴのゲート電圧Ｖｔｈは、ＭＯＳＦＥＴの形状に依存するため、目的のゲート電圧を各サイズで補正して元になるデータを選択する。予め測定しているサイズのテーブルからしきい値電圧を計算し、最大ゲート幅と最大ゲート長をもつデバイス（または、補間の基礎となるデータ群のうちの１つを参照デバイスとしたときのその参照デバイス）のしきい値からのシフト量を差し引いた修正ゲート電圧Ｖｇｓ’における電流値を基礎として補間を行う。補間後、この値は修正前のゲート電圧での電流値としてテーブルに格納される。
【００５０】
以下、簡易的な計算モデルを用いて説明する。ＭＯＳＦＥＴのドレイン電流は線形領域で数６に示す式により定義され、飽和領域で数７に示す式により定義される。これらの式では、修正前のゲート電圧は”Ｖｇｓ”として表している。
【００５１】
【数６】
2004273903.tif 000009
【００５２】
【数７】
2004273903.tif 000010
【００５３】
しきい値電圧Ｖｔｈは形状に依存する値であるため、この項を予め参照デバイスからのシフト分ＶｔｈだけＶｇｓからシフトする。その結果、ゲート電圧はＶｇｓ−Ｖｔｈ＝Ｖｇｓ’となる。このＶｇｓ’が等しいもの同士を補間することにより、Ｖｔｈに含まれるＬ依存性の補間に及ぼす誤差を削除して所望のＩｄｓ補間値を得ることができる。すなわち補間関数を変更することにより、物理的により信頼性の高い補間値を得ることができる。いうまでもなく、シミュレーションシステム１０（図１、図２）にあっては、この補間値を用いて検証および判定を行うことができる。複数の補間値をＬ−Ｗ平面の多次曲面で定義することで、測定するサイズを減少させることができる。また、複数の測定値から曲面を決定することで、測定での誤差やデバイス特性のばらつきの補間値への影響を減少させることができる。このことは、シミュレーション値対実測の測定誤差やばらつきによる検証への誤認要因を減少させることができる。
【００５４】
これまでの説明では、ＭＯＳ  ＦＥＴの電流値、すなわちドレイン電流を例として説明した。しかし回路シミュレーションで計算可能な特性であれば、ドレイン電流以外であっても、測定データの補間を行いその値を予測できる。例えば、電流値に代えて、しきい値電圧を用いて補間してもよい。ドレイン電流以外のパラメータの値を用いた場合でも、補間値を得た後は、その補間値を用いるシミュレーションシステム１０（図１）と同様のシステムを構築して、検証および判定（図１、図２）ができる。また実施の形態１で説明したパラメータの抽出、実施の形態２で説明したテーブルモデルを用いた回路シミュレーションも可能である。これにより、実施の形態で説明した効果と同じ効果を得ることができる。また上述の変形例を組み合わせることにより、予測精度が向上し、検証の正確さおよび信頼性をより高めることができる。
【００５５】
【発明の効果】
本発明によれば、一部のトランジスタについて測定した電気特性のデータに基づいて、測定していないトランジスタの電気特性を補間し、補間後のデータおよび測定データの少なくとも一方を利用して任意の位置の電気特性のデータを補間して出力する。電気特性が測定されていないトランジスタの電気特性を予測できるので、設計時の多数のデバイスサイズのバリエーションが必要な場合のチップ面積の占有等を回避できる。
【図面の簡単な説明】
【図１】実施の形態１によるシミュレーションシステムの構成を示すブロック図である。
【図２】シミュレーションシステムの処理の流れを示すフローチャートである。
【図３】データの補間処理の第１段階の手順を具体的に示す図である。
【図４】所定の無ＴＥＧサイズの補間値を得るために必要な有ＴＥＧサイズを示す図である。
【図５】３方向の有ＴＥＧサイズの測定値に基づいて、隣接する無ＴＥＧサイズの補間値を得る様子を説明する図である。
【図６】得られた頂点の値から頂点間の補間値を生成する手法を説明する図である。
【図７】テーブルモデルを用いた回路シミュレーションの例を示す図である。
【図８】複数の測定点から得られるゲートサイズＬ／Ｗの関数ｇを説明する図である。
【符号の説明】
２  入力ファイル、  ４  回路シミュレータ、  ６  検証システム、  ８  出力ファイル、  １０  シミュレーションシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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