(57)【要約】【課題】処理能力の向上を図ることができるプリンタコントローラを提供する。【解決手段】少なくとも１つ以上のメモリコントローラを内蔵するＣＰＵ１０１と、少なくとも１つ以上のメモリコントローラを内蔵するＡＳＩＣ１０３とが汎用の高速シリアルバス１１３で接続されたプリンタコントローラにおいて、ＡＳＩＣ１０３に接続される高速シリアルバスを少なくとも２つ以上（第１の高速シリアルバス１１３、第２の高速シリアルバス１１４）有し、ＡＳＩＣ１０３に少なくとも２つ以上のＣＰＵ（第１のＣＰＵ１０１、第２のＣＰＵ１１２）を接続することを可能とした。【選択図】        図１
2004160749.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つ以上のメモリコントローラを内蔵するＣＰＵと、少なくとも１つ以上のメモリコントローラを内蔵するＡＳＩＣとが汎用の高速シリアルバスで接続されたプリンタコントローラにおいて、ＡＳＩＣに接続される高速シリアルバスを少なくとも２つ以上有し、ＡＳＩＣに少なくとも２つ以上のＣＰＵを接続することを可能としたことを特徴とするプリンタコントローラ。
【請求項２】
請求項１記載のプリンタコントローラであって、２つ以上のＣＰＵが接続された場合にオペレーションシステムのメモリ管理やタスク管理を含む基本機能を実現するカーネルをマルチプロセッシング対応にするマルチプロセッシング対応手段を有することを特徴とするプリンタコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリンタ装置をコントロールするプリンタコントローラに関するものである。
【０００２】
【従来の技術】
少なくとも１つ以上のメモリコントローラを内蔵するＣＰＵと、少なくとも１つ以上のメモリコントローラを内蔵するＡＳＩＣとが汎用の高速シリアルバスで接続されたプリンタコントローラにおける従来技術では、メモリ容量の削減を図り余裕のできたメモリによって処理能力を向上させる提案がなされている（特許文献１参照）。
【０００３】
【特許文献１】
特開平０７−２００１９５号公報
【０００４】
【発明が解決しようとする課題】
しかし従来技術のメモリコントローラにおいては、もともと搭載されているメモリ自体の記憶容量が小さいと、大きな処理能力の向上は期待することができないという不具合がある。
【０００５】
そこで本発明は、処理能力の向上を図ることができるプリンタコントローラを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、少なくとも１つ以上のメモリコントローラを内蔵するＣＰＵと、少なくとも１つ以上のメモリコントローラを内蔵するＡＳＩＣとが汎用の高速シリアルバスで接続されたプリンタコントローラにおいて、ＡＳＩＣに接続される高速シリアルバスを少なくとも２つ以上有し、ＡＳＩＣに少なくとも２つ以上のＣＰＵを接続することを可能としたプリンタコントローラを最も主要な特徴とする。
【０００７】
請求項２記載の発明は、請求項１記載のプリンタコントローラであって、２つ以上のＣＰＵが接続された場合にオペレーションシステムのメモリ管理やタスク管理を含む基本機能を実現するカーネルをマルチプロセッシング対応にするマルチプロセッシング対応手段を有するプリンタコントローラを主要な特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図１は本発明の実施の形態に係るプリンタコントローラの機能ブロック図である。第１のＣＰＵ（中央演算処理装置）１０１は、内部に第１のメモリ１０２とのＩ／Ｆの制御を行うメモリコントローラを有し、ＡＳＩＣ１０３（特定用途向けＩＣ）とは例えばＨｙｐｅｒ  Ｔｒａｎｓｐｏｒｔや現在仕様策定中であるＰＣＩ  Ｅｘｐｒｅｓｓ等の第１の高速シリアルバス１１３で接続される。
【０００９】
ＡＳＩＣ１０３は、メモリコントローラを有し第２のメモリ１１０とのＩ／Ｆの制御を行い、また第１の高速シリアルバス１１３とは別チャネルの第２の高速シリアルバス１１４がＩ／Ｆコネクタ１１１と接続されることで、ＡＳＩＣ１０３は第２のＣＰＵ１１２との接続が可能になる。即ちＡＳＩＣ１０３は、２つのＣＰＵ１０１、１１２と接続される。ＡＳＩＣ１０３と接続され、複数のＣＰＵ１０１、１１２の接続を検出する検出手段１１５は、マルチプロセッシング（ＭＰ）システムの構成をとる。
【００１０】
またＡＳＩＣ１０３は、不揮発性メモリ１０４、ネットワークコントローラ１０５、操作パネル１０６、フラッシュメモリ１０７、Ｉ／Ｏコントローラ１０８、エンジンＩ／Ｆ１０９と接続されている。
【００１１】
本構成によれば、上位装置（ホスト）からの印刷要求データの処理、コマンドの解釈や印刷ページの複数ラインからなるバンド毎にイメージを展開するバンド処理を第１のＣＰＵ１０１から接続される第１のメモリ１０２で行い、ページのイメージデータをＡＳＩＣ１０３を介し第２のメモリ１１０に生成する。
【００１２】
このようにバンド処理とページの生成を別々のメモリ１０２、１１０で行うことにより処理が平行に行われ、また第１の高速シリアルバス１１３により第１のＣＰＵ１０１とＡＳＩＣ１０３間のデータ処理が高速に行われる。
【００１３】
上述したＭＰシステムは、ひとつのプロセス（プログラム）を複数のスレッドに分けて各々を平行して動作させることが可能になる。例えばネットワークコントローラ１０５やＩ／Ｏコントローラ１０８によるホストとのデータ処理とページのイメージデータの生成を各々のＣＰＵ１０１、１１２によって並行処理したり、またイメージデータの生成というプロセスそのものを複数のスレッドに分けることによって、イメージデータの生成そのものを並列処理することができる。
【００１４】
図２は本発明のプリンタコントローラによる処理例を示すフローチャートである。Ｓ１は開始処理スタートである。ＣＰＵが複数（第１のＣＰＵ１０１、第２のＣＰＵ１１２）で構成されているかを検出手段１１５により検出処理し（Ｓ２）、ＣＰＵが複数で構成されているかの判断（Ｓ３）においてＣＰＵが１つの構成であれば処理を終了する（Ｓ７）。
【００１５】
一方ＣＰＵが複数構成であれば、現在のカーネルがＭＰ対応であるかの判断処理を行い（Ｓ４）、ＭＰ対応であれば処理を終了し（Ｓ７）、現在のカーネルがＭＰ対応でなければＭＰ対応カーネルの選択を行い（Ｓ５）、リブート処理を行って（Ｓ６）処理を終了する（Ｓ７）。
【００１６】
【発明の効果】
以上説明したように、請求項１によれば、ホスト装置からのデータの処理やバンド処理とイメージデータのページ生成などの処理を並列かつ高速に行うことが可能になるので、プリンタコントローラの処理能力の向上を図ることができる。
【００１７】
請求項２によれば、マルチプロセッシング処理が可能になり、さらにプリンタコントローラの処理能力の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るプリンタコントローラの機能ブロック図である。
【図２】本発明のプリンタコントローラによる処理例を示すフローチャートである。
【符号の説明】
１０１  第１のＣＰＵ
１０３  ＡＳＩＣ
１１２  第２のＣＰＵ
１１３  第１の高速シリアルバス
１１４  第２の高速シリアルバス
１１５  検出手段（マルチプロセッシング対応手段）
【図１】
2004160749.tif 000003
【図２】
2004160749.tif 000004