(57)【要約】【課題】互いに異なる基準クロックに従って動作する送信機器及び受信機器の間であっても、正しくデータを送受信できるようにする。【解決手段】送信ＵＡＲＴ部３２は、特定の値が連続する同期用データを生成する同期用データ生成回路３３３と、送信周期を決定する送信タイミング制御回路１２２と、を備え、同期用データＳＤを送信周期に応じて出力する。受信ＵＡＲＴ部４２は、第２サンプリングパルスＳＰ２に応答して同期用データＳＤを検出する検出回路４４１と、同期用データＳＤを第２サンプリングパルスＳＰ２に応答してカウントするカウンタ回路４４５と、第１サンプリングパルスＳＰ１を生成する受信タイミング制御回路４４６と、を備える。【選択図】  図１
2004247856.tif 000002
【特許請求の範囲】
【請求項１】
決められた期間で一定レベルを維持する同期用データと所定ビット数のデジタルデータとを含む入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、
第１サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出すると共に、第２サンプリングパルスに応答して前記入力信号から前記同期用データの期間を検出する検出回路と、
前記検出回路で検出された前記同期データの期間を測定し、測定値を前記決められた期間に対応する基準値と比較する測定回路と、
前記測定回路の比較結果に応じて前記第１サンプリングパルスの周期を調整するサンプリングパルス調整回路と、を備え、
前記検出回路は、周期の調整された前記第１サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出することを特徴とするデータ受信装置。
【請求項２】
請求項１に記載のデータ受信装置において、
前記入力信号が前記デジタルデータの先頭に第１のレベルを示すスタートビットが付与されると共に、前記スタートビットより多ビットで前記第１のレベルとは異なる第２のレベルが連続する起動用データを含み、
前記検出回路は、前記第２サンプリングパルスよりも周期の長い第３サンプリングパルスで前記入力信号をサンプリングして前記起動用データを検出し、
前記サンプリングパルス調整回路は、前記起動用データの検出に応答して前記第３サンプリングパルスから前記第２サンプリングパルスに切り替えることを特徴とするデータ受信装置。
【請求項３】
所定ビット数のデジタルデータの先頭に第１レベルを示すスタートビットが付されると共に、前記スタートビットより多ビットで前記第１レベルとは異なる第２レベルが連続する起動用データが前記デジタルデータ及び前記スタートビットと共に含まれる入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、
前記入力信号を第１周期のサンプリングパルスでサンプリングし、前記入力信号から前記起動用データを検出する検出回路と、
前記起動用データの検出に応答して、前記第１周期のサンプリングパルスから前記第１周期より周期の短い第２周期のサンプリングパルスに切り替えるサンプリングパルス調整回路と、を備え、
前記検出回路は、前記第２周期のサンプリングパルスに従って前記入力信号から前記デジタルデータを取り出すことを特徴とするデータ受信装置。
【請求項４】
所定ビット数のデジタルデータの重畳された出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、
前記デジタルデータの送信に先立ち、決められた期間で前記出力信号を一定レベルに固定させる同期用データを送信するステップと、
前記出力信号をサンプリングし、前記同期用データが前記出力信号に含まれる期間を測定するステップと、
前記測定ステップの測定値を前記決められた期間に対応する基準値と比較し、前記測定値と前記基準値とのずれに応じてサンプリングパルスの周期を調整するステップと、
周期の調整されたサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とするデータ送受信方法。
【請求項５】
請求項４に記載のデータ送受信方法において、
前記出力信号が前記所定ビット数のデジタルデータの先頭に第１レベルを示すスタートビットを付され、
前記スタートビットの送信に先立ち、前記スタートビットより長い期間で前記第１レベルとは異なる第２レベルを示す起動用データを送信するステップと、
第１周期のサンプリングパルスで前記出力信号をサンプリングし、前記出力信号から前記起動用データを検出するステップと、
前記起動用データの検出に応答して、前記第１周期のサンプリングパルスから前記第１周期より周期の短い第２周期のサンプリングパルスに切り替えるステップと、を更に備えることを特徴とするデータ送受信方法。
【請求項６】
所定ビット数のデジタルデータの先頭に付与されて第１レベルを示すスタートビットが前記デジタルデータと共に含まれる出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、
前記スタートビットの送信に先立ち、前記スタートビットより長い期間で前記第１レベルとは異なる第２レベルを示す起動用データを送信するステップと、
第１周期のサンプリングパルスに応答して前記出力信号から前記起動用データを検出するステップと、
前記起動用データの検出に応答して、前記第１周期のサンプリングパルスから前記第１周期より周期の短い第２周期のサンプリングパルスに切り替えるステップと、
前記第２周期のサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とするデータ送受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、送信機器と受信機器との間でデジタルデータを送受信するデータ受信装置及びデータ送受信方法に関する。
【０００２】
【従来の技術】
従来より、２つの装置間でデジタルデータの通信を行う方法の１つとして調歩同期式通信（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ：以下ＵＡＲＴ）がある。このＵＡＲＴは、送信装置及び受信装置の間に同期用の信号線を設けることなく、各装置間の取り決めによってデータ送信とデータ受信とを行うものであり、データ通信の分野で広く用いられており、例えば、特開平１０−６５７５７号公報に開示されている。このようなＵＡＲＴで用いられる各装置間の取り決めとしては、（１）シリアルポートの速度（ＢＰＳ）、（２）１バイトのビット数、（３）パリティの有無、（４）スタートビット／ストップビット等があり、これら条件を送受信装置の両方で共有することにより、各装置間の同期が図られ、データ通信を円滑に行うことができる。
【０００３】
図６は、従来のデータ通信システムを示すブロック図である。この図においては、機器Ａからデータを送信し、この送信データを機器Ｂで受信するものとする。機器Ａは、データバス１３に接続される第１マイクロコンピュータ１１及び送信側ＵＡＲＴ部１２を備え、第１マイクロコンピュータ１１から出力されるデータを送信側ＵＡＲＴ部１２に受け、送信側ＵＡＲＴ１２からシリアル回線を通じて機器Ｂに送信する。一方、機器Ｂは、データバス２３に接続される第２マイクロコンピュータ２１及び受信側ＵＡＲＴ部２２を備え、受信側ＵＡＲＴ部２２で送信データを受け取り、データバス２３を介して第２マイクロコンピュータ２１へ取り込まれる。
【０００４】
図７は、送信側ＵＡＲＴ部１２及び受信側ＵＡＲＴ２２の構成を示すブロック図である。送信側ＵＡＲＴ部１２は、送信シフトレジスタ１２１、送信タイミング制御回路１２２及び出力回路１２３を備える。送信シフトレジスタ１２１は、例えば、１０ビットのシフトレジスタで構成され、データバス１３から８ビットの送信対象データＤＴ（以下、メインデータと称する）を受け取り、このメインデータの先頭に値「０」（Ｌレベル）を示す１ビットのスタートビットＴＢ及び末尾に値「１」（Ｈレベル）を示す１ビットのストップビットＰＢを付与する。そして、メインデータＤＴ、スタートビットＴＢ及びストップビットＰＢからなる１０ビットのデータを送信クロックＴＣＫに応答して順次シフトして出力回路１２３へ出力する。送信タイミング制御回１２２は、第１基準クロックＣＫ１をカウントする複数のカウンタから構成され、第１基準クロックＣＫ１に基づいて送信クロックＴＣＫを生成する。尚、第１基準クロックＣＫ１は、機器Ａ内で使用されるシステムクロックである。出力回路１２３は、送信シフトレジスタ１２１の出力に応じてＨレベル、Ｌレベルを繰り返す出力信号ＯＰを出力する。また、出力回路１２３は、送信シフトレジスタ１２１からデータの出力がなされないときには、出力信号ＯＰとしてＨレベルを出力する。
【０００５】
受信側ＵＡＲＴ部２２は、検出回路２２１、受信シフトレジスタ２２２及び受信タイミング制御回路２２３を備える。検出回路２２１は、送信側ＵＡＲＴ部１２から送信される出力信号ＯＰを取り込む。そして、出力信号ＯＰをサンプリングパルスＳＰに応答してサンプリングし、出力信号ＯＰからメインデータＤＴを取り出す。受信シフトレジスタ２２２は、８ビットのシフトレジスタから構成され、検出回路２２１で取り出されたメインデータＤＴを受信クロックＲＣＫに応答して順次シフトしながら取り込む。これにより、シリアルで送信されてきたメインデータＤＴがパラレルに変換されてデータバス２３に出力される。受信タイミング制御回路２２３は、第２基準クロックＣＫ２をカウントする複数のカウンタから構成され、第２基準クロックＣＫ２に基づいてサンプリングパルスＳＰ及び受信クロックＲＣＫを生成する。尚、第２基準クロックＣＫ２は、機器Ｂ内で使用されるシステムクロックである。
【０００６】
図８は、図７の動作を説明するタイミング図であり、この図を参照しながら動作説明を行う。尚、ここでは、送信ＵＡＲＴ部１２から１２００ＢＰＳ（ビットレート０．８ｍｓｅｃ）でメインデータＤＴが送信されるものとする。
【０００７】
タイミングｔ０〜ｔ１では、送信ＵＡＲＴ部１２からメインデータＤＴの送信が行われておらず、出力信号ＯＰがＨレベルを示す。このとき、受信ＵＡＲＴ部２２では、サンプリングパルスＳＰのサンプリング周期を０．８ｍｓｅｃの１／１６の０．０５ｍｓｅｃに設定し、送信ＵＡＲＴ部１２からのメインデータＤＴの送信に備えている。
【０００８】
タイミングｔ２では、送信ＵＡＲＴ部１２から出力信号ＯＰとしてスタートビットＴＢが送信され、これを受信ＵＡＲＴ部２２で出力信号ＯＰのレベル変化として検出すると、受信ＵＡＲＴ部２２がメインデータの送信開始を認識し、スタートビットＴＢの１／２周期のところでサンプリング周期をデータ送信周期に対応する０．８ｍｓｅｃに切り替える。
【０００９】
タイミングｔ３〜ｔ４では、送信ＵＡＲＴ１２がメインデータＤＴを出力信号ＯＰとして送信し、これを受信ＵＡＲＴ部２２が１ビット単位でサンプリングして出力信号ＯＰからメインデータＤＴを取り出す。
【００１０】
タイミングｔ５では、送信ＵＡＲＴ部１２がメインデータＤＴに続いてストップビットＰＢを出力信号ＯＰとして送信し、これを受信ＵＡＲＴ部２２が出力信号ＯＰのＨレベルとして検出する。これにより、受信ＵＡＲＴ部２２が１フレーム分のデータの送信が完了したことを認識する。
【００１１】
タイミングｔ６以降、タイミングｔ１〜タイミングｔ５の処理と同等の処理を繰り返すことにより、送信ＵＡＲＴ部１２と受信ＵＡＲＴ部２２との間でデータ通信処理が行われる。
【００１２】
【特許文献１】
特開平１０−６５７５７号公報
【００１３】
【発明が解決しようとする課題】
上述のデータ送受信システムにおいては、送信ＵＡＲＴ部１２を含む送信側機器Ａと、受信ＵＡＲＴ部２２を含む受信側機器Ｂとが、各機器で保有するクロック発生器からの出力クロック（第１基準クロックＣＫ１、第２基準クロックＣＫ２）に従って動作する。このため、送信ＵＡＲＴ部１２、受信ＵＡＲＴ部２２では、送信クロックＴＣＫ、受信クロックＲＣＫを、互い異なる基準クロックに基づいて生成している。
【００１４】
このような状況のもと、送信機器及び受信機器で用いられる各クロック発生器の精度が悪く、基準クロックのタイムベースが各機器間で相違すると、正しくデータ通信を行えないおそれがある。例えば、送信機器及び受信機器の少なくとも一方のクロック発生器の精度が低い場合には、第１基準クロックＣＫ１を基に規定される送信ビットレート０．８ｍｓｅｃと第２基準クロックＣＫ２を基に規定される受信用のサンプリング周期０．８ｓｅｃとが、必ずしも一致するとは限らない。このような場合、送信されたメインデータＤＴを適切なタイミングでサンプリングすることができず、データの誤検出等の不具合が発生する。これを解決するための１つの手段として、送信機器及び受信機器で精度の高いクロック発生器を採用することが考えられるが、この方法では、コストの増大を招くといった問題がある。
【００１５】
そこで、本発明は、互いに異なる基準クロックに従って動作する送信機器及び受信機器の間であっても、正しくデータを送受信することのできるデータ受信装置及びデータ送受信方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、上述の課題を解決するべくなされたものであり、その特徴とするところは、決められた期間で一定レベルを維持する同期用データと所定ビット数のデジタルデータとを含む入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、第１サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出すると共に、第２サンプリングパルスに応答して前記入力信号から前記同期用データの期間を検出する検出回路と、前記検出回路で検出された前記同期データの期間を測定し、測定値を前記決められた期間に対応する基準値と比較する測定回路と、前記測定回路の比較結果に応じて前記第１サンプリングパルスの周期を調整するサンプリングパルス調整回路と、を備え、前記検出回路は、周期の調整された前記第１サンプリングパルスに応答して前記入力信号から前記デジタルデータを検出することにある。
【００１７】
また、本発明の他の態様として、所定ビット数のデジタルデータの先頭に第１レベルを示すスタートビットが付されると共に、前記スタートビットより多ビットで前記第１レベルとは異なる第２レベルが連続する起動用データが前記デジタルデータ及び前記スタートビットと共に含まれる入力信号をサンプリングし、前記入力信号から前記デジタルデータを取り出すデータ受信装置において、前記入力信号を第１周期のサンプリングパルスでサンプリングし、前記入力信号から前記起動用データを検出する検出回路と、前記起動用データの検出に応答して、前記第１周期のサンプリングパルスから前記第１周期より周期の短い第２周期のサンプリングパルスに切り替えるサンプリングパルス調整回路と、を備え、前記検出回路は、前記第２周期のサンプリングパルスに従って前記入力信号から前記デジタルデータを取り出すことを特徴とする。
【００１８】
更に別の本発明の態様として、所定ビット数のデジタルデータの重畳された出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、前記デジタルデータの送信に先立ち、決められた期間で前記出力信号を一定レベルに固定させる同期用データを送信するステップと、前記出力信号をサンプリングし、前記同期用データが前記出力信号に含まれる期間を測定するステップと、前記測定ステップの測定値を前記決められた期間に対応する基準値と比較し、前記測定値と前記基準値とのずれに応じてサンプリングパルスの周期を調整するステップと、周期の調整されたサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とする。
【００１９】
更に別の本発明の態様として、所定ビット数のデジタルデータの先頭に付与されて第１レベルを示すスタートビットが前記デジタルデータと共に含まれる出力信号を送信し、送信周期に応じたサンプリングパルスに応答して前記出力信号から前記デジタルデータを取り出すデータ送受信方法において、前記スタートビットの送信に先立ち、前記スタートビットより長い期間で前記第１レベルとは異なる第２レベルを示す起動用データを送信するステップと、第１周期のサンプリングパルスに応答して前記出力信号から前記起動用データを検出するステップと、前記起動用データの検出に応答して、前記第１周期のサンプリングパルスから前記第１周期より周期の短い第２周期のサンプリングパルスに切り替えるステップと、前記第２周期のサンプリングパルスに従って前記出力信号から前記デジタルデータを取り出すステップと、を備えることを特徴とする。
【００２０】
【発明の実施の形態】
図１は、本発明の実施形態を示すブロック図であり、図１（ａ）が送信側ＵＲＡＴ部の構成を示し、図１（ｂ）が受信ＵＡＲＴ部の構成を示すものである。尚、これらの図において、先の図７と同一の構成については、同じ符号が付してある。
【００２１】
送信側ＵＡＲＴ部３２は、送信シフトレジスタ１２１、送信タイミング制御回路１２２、起動用データ生成回路３３２、同期用データ生成回路３３３、制御回路３３４及び出力回路１２３を備える。
【００２２】
送信シフトレジスタ１２１は、データバス１３から取り込んだ８ビットのメインデータＤＴに対して各１ビットのスタートビットＴＢ及びストップビットＰＢを付与し、これら１０ビットのデータを送信クロックＴＣＫに応答して順次シフトする。
【００２３】
送信タイミング制御回路１２２は、送信機器内でシステムクロックとして用いられる第１基準クロックＣＫ１をカウントする複数のカウンタから構成され、第１基準クロックＣＫ１に基づいて送信クロックＴＣＫを生成する。
【００２４】
起動用データ生成回路３３２は、制御回路３３４の指示に応答して、出力信号ＯＰを所定期間特定レベルに固定させる起動用データＢＤを生成し、送信シフトレジスタ１２１に出力する。本実施形態においては、起動用データＢＤとして「０ｘ００」を採用し、出力信号ＯＰをステートビットも含めた９ビット分の期間（０．８ｍｓｅｃ×９＝７．２ｍｓｅｃ）で出力信号ＯＰをＬレベルに固定する。同期用データ生成回路３３３は、制御回路３３４の指示に応答して、出力信号ＯＰを所定期間特定レベルに固定させる同期用データＳＤを生成し、送信シフトレジスタ１２１に出力する。本実施形態では、同期用データＳＤにおいても、起動用データＢＤと同様に「０ｘ００」とする。制御回路３３４は、送信ＵＡＲＴ部３２内の各回路へ制御信号を与えて、送信ＵＡＲＴ部３２全体の動作を統括的に制御する。
【００２５】
出力回路１２３は、送信シフトレジスタ１２１の出力に応じてＨレベル、Ｌレベルを繰り返す出力信号ＯＰを出力すると共に、メインデータＤＴ、同期用データＢＤ及び起動用データＳＤの出力が行われていないとき、出力信号ＯＰをＨレベルに固定する。
【００２６】
受信ＵＡＲＴ部４２は、検出回路４４１、受信シフトレジスタ２２２、タイミング同期用カウンタ４４５及び受信タイミング制御回路４４６を備える。
【００２７】
検出回路４４１は、データ検出部４４２、同期用データ検出部４４３及び起動用データ検出部４４４を備えて構成される。データ検出部４４２は、第１サンプリングパルスＳＰ１に応答して出力信号ＯＰをサンプリングし、出力信号ＯＰからメインデータＤＴを取り出す。同期用データ検出部４４３は、第２サンプリングパルスＳＰ２に応答して出力信号ＯＰをサンプリングし、出力信号ＯＰから同期用データＳＤを検出する。起動用データ検出部４４４は、第３サンプリングパルスＳＰ３に応答して出力信号ＯＰをサンプリングし、出力信号Ｏから起動用データＢＤを検出して検出信号ＦＳを出力する。
【００２８】
受信シフトレジスタ２２２は、データ検出部４４２で取り出された８ビットのメインデータを受信クロックＲＣＫに応答して順次シフトしながら取り込み、取り込んだデータをデータバス２３へパラレルに出力する。タイミング同期用カウンタ４４５は、出力信号ＯＰ中に同期用データＳＤが含まれる期間を第２サンプリングパルスＳＰ２に応答してカウントし、カウント値を受信タイミング制御回路４４６へ出力する。
【００２９】
受信タイミング制御回路４４６は、第１サンプリングパルス生成部４４７、第２サンプリングパルス生成部４４８及び第３サンプリングパルス生成部４４９を備えて構成され、各サンプリングパルス生成部で生成されるサンプリングパルスを制御回路４５０から供給される選択信号ＳＳに応じて切り替えて出力する。第１サンプリングパルス生成部４４７は、受信機器内でシステムクロックとして用いられる第２基準クロックＣＫ２に応じて送信ビットレート０．８ｍｓｅｃに対応する第１サンプリングパルスＳＰ１を生成すると共に、タイミング同期用カウンタ４４５のカウント出力に応じて第１サンプリングパルスＳＰ１の周期を微調整する。第２サンプリングパルス生成部４４８は、第２基準クロックＣＫ２に応答して第１サンプリングパルスＳＰ１よりも周期の短い第２サンプリングパルスＳＰ２を生成する。第３サンプリングパルス生成部４４９は、第２基準クロックＣＫ２に応答して第１サンプリングパルスＳＰ１よりも周期の長い第１サンプリングパルスＳＰ１を生成する。
【００３０】
制御回路４５０は、起動用データ検出部４４４から出力される検出信号ＦＳに応じて選択信号ＳＳを生成すると共に、送信ＵＡＲＴ部３２内の各回路へ制御信号を与えて送信ＵＡＲＴ部３２全体の動作を統括的に制御する。
【００３１】
図２は、同期用データ検出部４４３及びタイミング同期用カウンタ４４５の構成を示すブロック図である。同期用データ検出部４４３は、立ち下がり検出部４６１及び立ち上がり検出部４６２を備え、タイミング同期用カウンタ４４５は、カウンタ４７１及びサンプリングレート制御部４７２を備える。立ち下がり検出部４６１は、第２サンプリングパルスＳＰ２に応答して出力信号ＯＰの立ち下がりを検出し、立ち下がり検出信号ＦＤを出力する。立ち上がり検出部４６２は、第２サンプリングパルスＳＰ２に応答して出力信号ＯＰの立ち上がりを検出し、立ち上がり検出信号ＦＵを出力する。カウンタ４７１は、スタート端子Ｔに立ち下がり検出信号ＦＤを受けると共に、ストップ端子Ｐに立ち上がり検出信号ＦＵを受けるように構成され、立ち下がり検出信号ＦＤが入力されてから立ち上がり検出信号ＦＵが入力されるまでの期間を第２サンプリングパルスＳＰ２に応答してカウントする。サンプリングレート制御部４７２は、カウンタ４７１のカウント出力を取り込んで、予め保持している基準値と比較し、比較結果に基づいて第１基準クロックＣＫ１と第２基準クロックＣＫ２との時間的なずれを補正するための制御信号を生成する。即ち、サンプリングレート制御部４７２では、同期用データＳＤが出力信号ＯＰに含まれる期間に第２サンプリングパルスＳＰ２が本来立ち上げられるべき回数を基準値として保持しており、この基準値とカウント出力とが一致しないときに第１サンプリングパルスＳＰ１の周期を調整するように第１サンプリングパルス生成部４４７へ指示を与える。
【００３２】
図３乃至図５は、図１及び図２の動作を説明するタイミング図及びフローチャートであり、これらの図を参照して動作説明を行う。
【００３３】
先ず、メインデータＤＴの送信開始が実行されていないタイミングｔ０においては、送信ＵＡＲＴ部３２で出力信号ＯＰがＨレベルに固定されると共に、この出力信号ＯＰが受信ＵＡＲＴ部４２の検出回路４４１で第３サンプリングパルスＳＰ３にてサンプリングされる（ステップＳ１ｒ）。この第３サンプリングパルスＳＰ３の周期は、出力信号ＯＰからメインデータＤＴを取り出すための第１サンプリングパルスＳＰ１よりも十分に長く設定され、本実施形態においては、第１サンプリングパルスＳＰ１の４倍の周期の３．２ｍｓｅｃに設定される。
【００３４】
タイミングｔ１においては、送信ＵＡＲＴ部４２の起動用データ生成回路３３２から起動用データＢＤが出力され、出力回路１２３から起動用データＢＤに対応する出力信号ＯＰの送信が開始される（ステップＳ１ｔ）。これにより、出力信号ＯＰが所定期間に亘ってＬレベルに立ち下げられる。本実施形態においては、起動用データＢＤとして「０ｘ００」を採用しているため、９ビット分の期間７．２ｍｓｅｃで出力信号ＯＰがＬレベルに固定される。
【００３５】
タイミングｔ２においては、受信ＵＡＲＴ部４２の検出回路４４１で出力信号ＯＰの立ち下がりが第３サンプリングパルスＳＰ３によって検出され（ステップＳ２ｒ）、これを示す検出信号ＦＳが起動用データ検出部４４４から制御回路４５０へ出力される。
【００３６】
タイミングｔ３においては、受信ＵＡＲＴ部４２の受信タイミング制御回路４４６へ選択信号ＳＳが供給され、これに応答してサンプリングパルスが第３サンプリングパルスＳＰ３から第２サンプリングパルスＳＰ２へ切り替えられる（ステップＳ３ｒ）。この第２サンプリングパルスＳＰ２は、第１サンプリングパルスＳＰ１よりも短い周期を有し、本実施形態においては、図４に示すように、１ビットレートの間に１６パルス分立ち上げられるようにサンプリング周期が０．０５ｍｓｅｃに設定される。ここで、第２サンプリングパルスＳＰ２のサンプリング周期０．０５ｍｓｅｃは、第２基準クロックＣＫ２を発生するクロック発生器の時間的精度に依存するものである。
【００３７】
タイミングｔ４において、起動用データＢＤに対応する出力信号ＯＰの送信を開始してから７．２ｍｓｅｃが経過すると、出力信号ＯＰがＨレベルに立ち上げられる。
【００３８】
タイミングｔ５において、タイミングｔ４から所定期間経過した後、送信ＵＡＲＴ部３２の同期用データ検出部３３３から同期用データＳＤが出力され、出力回路１２３から同期用データＳＤに対応する出力信号ＯＰの送信が開始される（ステップＳ２ｔ）。これにより、出力信号ＯＰが再度所定期間に亘ってＬレベルに立ち下げられる。同期用データＳＤとしては、起動用データＢＤと同様に、「０ｘ００」を採用しているため、９ビット分の期間（７．２ｓｅｃ）に亘って出力信号ＯＰがＬレベルに固定される。ここで、同期データＳＤに対応する出力信号ＯＰがＬレベルを示す期間７．２ｍｓｅｃは、第１基準クロックＣＫ１を発生するクロック発生器の時間的精度に依存するものである。
【００３９】
一方、受信ＵＡＲＴ部４２では、立ち下がり検出部４６１で出力信号ＯＰの立ち下がりが検出され（ステップＳ４ｒ）、これに応答してカウンタ４７１のリセット及びカウント動作の開始が実行される（ステップ５ｒ）。
【００４０】
タイミングｔ６において、同期用データＳＤに対応する出力信号ＯＰの送信を開始してから７．２ｍｓｅｃが経過すると、出力信号ＯＰがＨレベルに立ち上げられる。この出力信号ＯＰの立ち上がりが受信ＵＡＲＴ部４２の立ち上がり検出部４６２で検出されると（ステップＳ６ｒ）、これに応答してカウンタ４７１のカウント動作が停止され（ステップＳ７ｒ）、カウント出力がサンプリングレート制御部４７２へ出力される。次いで、サンプリングレート制御部４７２でカウント出力と基準値とが比較され（ステップＳ８ｒ）、第１基準クロックＣＫ１と第２基準クロックＣＫ２との時間的精度のずれ量が検出される。即ち、第１基準クロックＣＫ１と第２基準クロックＣＫ２との間に時間的精度のずれがなければ、出力信号ＯＰがＬレベルに立ち下げられる７．２ｍｓｅｃの期間に第２サンプリングパルスＳＰ２が立ち上げられる回数が１４４回になるはずである。したがって、この１４４回に対応する値「１４３」を基準値としてカウント出力と比較することにより、基準値とカウント出力との相違量から第１基準クロックＣＫ１に対する第２基準クロックＣＫ２の時間的精度のずれ量を把握することができる。そして、把握されたずれ量に応じて第１サンプリングパルスＳＰ１の周期を調整するための制御信号が生成され、第１サンプリングパルス生成部４４７で第１サンプリングパルスＳＰ１の周期が調整される（ステップＳ９ｒ）。これにより、送信周期０．８ｍｓｅｃと受信周期（第１サンプリングパルスＳＰ１の周期）０．８ｍｓｅｃとを一致させることができる。
【００４１】
タイミングｔ７において、送信ＵＡＲＴ部３２からスタートビットＴＢに対応する出力信号ＯＰが出力され、出力信号ＯＰが再度Ｌレベルに立ち下げられる。受信ＵＡＲＴ部４２の検出回路４４３で出力信号ＯＰの立ち下がりが検出されると、これを示す検出信号ＦＳが制御回路４５０へ出力され、これに応答して第２サンプリングパルスＳＰ２から第１サンプリングパルスＳＰ１へ切り替えられる（ステップＳ１０ｒ）。
【００４２】
タイミングｔ８において、送信ＵＡＲＴ部３２からメインデータＤＴに対応する出力信号ＯＰの送信が開始される（ステップＳ３ｔ）。そして、出力信号ＯＰが受信ＵＡＲＴ部４２のデータ検出部４４２で第１サンプリングパルスＳＰ１にてサンプリングされ、出力信号ＯＰからメインデータＤＴが取り出される（ステップＳ１１ｒ）。
【００４３】
以上のように、送信ＵＡＲＴ部３２において所定期間で出力信号ＯＰを特定レベルに固定し、この期間を受信ＵＡＲＴ部４２において第２サンプリングパルスＳＰ２でカウントしたカウント値を得ることにより、送信ＵＡＲＴ部３２で用いられる第１基準クロックＣＫ１と受信ＵＡＲＴ部４２で用いられる第２基準クロックＣＫ２との時間的精度のずれ量を検出することができる。そして、このずれ量に合わせて第１サンプリングパルスＳＰ１の周期を調整することにより、送信周期と受信周期とを確実に一致させることができる。このため、送信されたデータを正確に受信することができ、データ値の誤検出といった不具合を確実に防止することができる。
【００４４】
また、送信ＵＡＲＴ部３２で起動用データＳＤを生成し、メインデータＤＴの送信に先立って起動用データＳＤを送信することで、受信ＵＡＲＴ部４２のサンプリング周期を低く設定しておくことができる。即ち、従来構成の場合は、メインデータＤＴの送信開始に備えて受信ＵＡＲＴ部３２で周期の短いサンプリングパルスを発生させていたが、これを回避することができ、メインデータＤＴの送信が停止される期間で受信ＵＡＲＴ部４２が積極的に動作することがなく、消費電力の削減を図ることができる。
【００４５】
以上図１乃至図５を参照して本発明の実施形態を説明した。尚、本実施形態においては、送信ＵＡＲＴ部３２の送信ビットレート、受信ＵＡＲＴ部４２のサンプリング周波数等の具体的な数値を列挙しているが、これら数値は、あくまでも一例であり、状況に応じて適宜変更可能なものである。特に、同期用データＳＤ及び起動用データＢＤについては、その値をそれぞれ「０ｘ００」としているが、これに限定されるものでなく、本発明の主旨を逸脱しない範囲で適宜変更できるものである。
【００４６】
また、同期用データＢＤ、起動用データＳＤを送信シフトレジスタ１２１に取り込むように構成しているが、これに限られるものではなく、同期用データＢＤ、起動用データＳＤを直接出力回路１２３へ出力するように構成しても良い。即ち、同期用データＢＤ、起動用データＳＤを送信シフトレジスタ１２１へ出力する場合、出力信号ＯＰをＬレベルに固定できる期間が送信シフトレジスタ１２１のビット数に制限されるため、同期用データＢＤ、起動用データＳＤを出力回路へ出力することで、８ビット分の「０」を示す「０ｘ００」だけでなく、より多ビットで「０」を示すデータを同期用データＢＤ、または起動用データＳＤとして採用することができる。
【００４７】
また、これら同期用データＳＤ及び起動用データＢＤは、本実施形態において、同じ値を採用しているが、これについても限定されるものでなく、互いに異なる値に設定しても良い。
【００４８】
【発明の効果】
本発明によれば、互いに異なる基準クロックに従って動作する送信機器及び受信機器の間でデジタルデータの送受信を行った場合であっても、送信周期に確実に対応した受信周期で受信することができ、送信されたデータを正確に受信することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】同期データ用検出部４４３及びタイミング同期用カウンタ４４５の構成を示すブロック図である。
【図３】図１及び図２の動作を説明するタイミング図である。
【図４】第２サンプリングパルスＳＰ２の一部を拡大した図である。
【図５】図１及び図２の動作を説明するフローチャートである。
【図６】従来のデータ送受信システムの概略構成を示すブロック図である。
【図７】従来の送信ＵＡＲＴ部及び受信ＵＡＲＴ部の構成を示すブロック図である。
【図８】図７の動作を説明するタイミング図である。
【符号の説明】
１２、３２：送信ＵＡＲＴ部、１３：データバス、１２１：送信シフトレジスタ、１２２：送信タイミング制御回路、１２３：出力回路、２２：受信ＵＡＲＴ部、２３：データバス、２２１、４４１：検出回路、２２２：受信シフトレジスタ、２２３、４４６：受信タイミング制御回路、３３２：起動用データ生成回路、３３３：同期用データ生成回路、３３４：制御回路、４４２：データ検出部、４４３：同期用データ検出部、４４４：起動用データ検出部、４４５：タイミング同期用カウンタ、４４７：第１サンプリングパルス生成部、４４８：第２サンプリングパルス生成部、４４９：第３サンプリングパルス生成部、４５０：制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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