(57)【要約】【課題】ＳＯＩ基板のシリコン活性層を抵抗体として利用する場合、埋込絶縁膜があるため抵抗体の下部の半導体支持基板部分にウェルをこまめに形成し、さらにこのウェルの電位分割の制御が困難であるため、電位変動による抵抗値変動を招くという問題を有している。【解決手段】エッチングにより形成した島状のシリコン活性層および埋込絶縁膜と半導体支持基板との段差部側壁に多結晶シリコンからなるサイドスペーサーを形成し、このサイドスペーサーの電位を制御することで、半導体支持基板と抵抗体との電位差変動による抵抗値変動を抑制することが可能であり、また各々の抵抗体による高精度な電位分割も容易となる。【選択図】　　図１
2004088064.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板と前記半導体支持基板上に形成された埋込絶縁膜と前記埋込絶縁膜上に形成されたシリコン活性層からなるＳＯＩ基板上に構成される半導体装置において、前記シリコン活性層の一部分および前記埋込絶縁膜の一部分を除去し、前記半導体支持基板上に島状に形成された前記シリコン活性層および前期埋込絶縁膜が存在し、前記島状シリコン活性層を単結晶シリコン抵抗体として抵抗回路が構成されていることを特徴とする半導体装置。
【請求項２】
前記単結晶シリコン抵抗体となる前記シリコン活性層および前記埋込絶縁膜と、前記半導体支持基板との段差部側壁に絶縁膜を介し第一の多結晶シリコンからなるサイドスペーサーが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記単結晶シリコン抵抗体となる前記シリコン活性層厚が０．１μｍから０．５μｍであることを特徴とする請求項１および２記載の半導体装置。
【請求項４】
前記埋込絶縁膜厚が０．１μｍから０．５μｍであることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記シリコン活性層と前記半導体支持基板との段差部側壁に形成された前記サイドスペーサーが金属配線で接続され、前記サイドスペーサーの電位制御が可能であることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記単結晶シリコン抵抗体の上部に酸化膜絶縁膜を介してＭＯＳトランジスタのゲート電極材と同じである第２の多結晶シリコン層が配置され、前記第２の多結晶シリコンが金属配線で接続され、前記第２の多結晶シリコンの電位制御が可能であること特徴とする請求項１および２記載の半導体装置。
【請求項７】
前記単結晶シリコン抵抗体の上部に配置された前記第２の多結晶シリコンの上部に層間絶縁膜を介して金属配線層が配置され、前記金属配線層の電位制御が可能であることを特徴とする請求項２記載の半導体装置。
【請求項８】
前記島状シリコン活性層からなる抵抗回路が、第１導電型の単結晶シリコン抵抗体および第２導電型の単結晶シリコン抵抗体から構成されていること特徴とする請求項２記載の半導体装置。
【請求項９】
半導体支持基板と、前記半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成されたシリコン活性層からなるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上に構成される半導体装置において、単結晶シリコン抵抗体を形成すべく前記シリコン活性層上にパターニングを施す工程と、前記シリコン活性層の一部の領域および前記埋込絶縁膜の一部の領域をエッチングにより除去し島状であるシリコン活性層および埋込絶縁膜を前記半導体支持基板上に形成することで単結晶シリコン抵抗体を形成する工程と、熱酸化による絶縁膜を０．０１μｍから０．０４μｍの厚さで形成する工程と、第１の多結晶シリコンを前記シリコン活性層から前記半導体支持基板表面部までの深さと同程度の厚さで堆積する工程と、異方性ドライエッチで前記第１の多結晶シリコンを前記絶縁膜表面が露出するまでエッチングを行い、島状の前記シリコン活性層および前記埋込絶縁膜と前記半導体支持基板の段差部側壁に前記絶縁膜を介しサイドスペーサーを形成する工程と、前記単結晶シリコン抵抗体の全域ないしは第１の領域に第１の導電型の不純物を１×１０１４〜９×１０１８ａｔｏｍｓ／ｃｍ３ドーピングする工程と、前記単結晶シリコン抵抗体の第２の領域に第２の導電型の不純物を１×１０１４〜９×１０１８ａｔｏｍｓ／ｃｍ３ドーピングする工程と、前記単結晶シリコン抵抗体にゲート絶縁膜を形成しゲート電極となる第２の多結晶シリコンを堆積する工程と、前記第２の多結晶シリコンをパターニング、エッチングを行い前記単結晶シリコン抵抗体上に一部にゲート電極を形成する工程と、前記単結晶シリコン抵抗体の第１の領域の一部ないし全域に１×１０１９ａｔｏｍｓ／ｃｍ３以上の第１の導電型の不純物をドーピングする工程と、前記単結晶シリコン抵抗体の第２の領域の一部ないし全域に１×１０１９ａｔｏｍｓ／ｃｍ３以上の第２の導電型の不純物をドーピングする工程と、前記ＳＯＩ基板上に中間絶縁膜を形成する工程と、前記ＳＯＩ基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、前記コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程を経ることで形成される半導体装置の製造方法。
【請求項１０】
前記シリコン活性層の除去後、前記埋込絶縁膜の除去に等方性ウェットエッチを用いることを特徴とする、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記シリコン活性層の除去後、前記埋込絶縁膜の除去に異方性ドライエッチを用いることを特徴とする、請求項９記載の半導体装置の製造方法。
【請求項１２】
前記シリコン活性層の除去後、前記埋込絶縁膜を異方性ドライエッチで途中までエッチングし、残りの前記埋込絶縁膜を等方性ウェットエッチすることで、前記埋込絶縁膜を除去することを特徴とする、請求項９記載の半導体装置の製造方法。
【請求項１３】
前記単結晶シリコン抵抗体の第１の領域の一部及び全域への１×１０１９ａｔｏｍｓ／ｃｍ３以上の第１の導電型の不純物ドーピングが第１の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であり、前記単結晶シリコン抵抗体の第２の領域の一部及び全域への１×１０１９ａｔｏｍｓ／ｃｍ３以上の第２の導電型の不純物ドーピングが第２の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上に構成された抵抗回路を有する相補型ＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】
従来より抵抗回路を有する相補型ＭＯＳ（ＣＭＯＳ）半導体集積回路装置は数多く使用されている。
この抵抗回路には電圧を分圧するためのブリーダー分圧回路もしくは時定数を設定するＣＲ回路などに用いられる抵抗体などがあるが、コンパレーターやオペアンプなどのアナログ半導体装置や、電圧検出器や定電圧レギュレーターやスイッチングレギュレーターなどのパワーマネージメント半導体装置などにおいて、特にアナログ回路ではブリーダー分圧回路によって電圧を精度よく分割する必要がある。よってブリーダー抵抗体に要求される特性として抵抗比精度が高いことが挙げられる。例えば電圧検出器（ボルテージディテクター；ＶＤ）などはそのチップ面積に対する抵抗回路の面積の割合が非常に大きいため、精度よくかつ抵抗素子の面積を縮小が図れれば、それがチップ面積の縮小につながりコストを下げることが可能となる。
【０００３】
この抵抗素子の材料として一般的には多結晶シリコンが用いられるが、多結晶シリコンを抵抗体として利用する場合、抵抗値は多結晶シリコンの結晶粒径、粒界そして膜厚に大きく依存する。そのため多結晶シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法に堆積させる製造装置の状態により抵抗値が変動してしまう。さらに多結晶シリコンをパターニング・エッチングし抵抗体を形成するが、抵抗体の面積を縮小していくとエッチングのばらつきによる抵抗値のばらつきが顕著に現れ、抵抗回路の抵抗比精度を保つのが困難となってくる。
【０００４】
この抵抗体を単結晶シリコンであるＳＯＩ基板のシリコン活性層を利用して形成した場合、抵抗体に結晶粒界が存在しないため粒界に依存する抵抗のばらつきが皆無であり、抵抗体の高抵抗化かつ面積縮小も可能であるため抵抗体として利用するには非常に有効である。さらに、単結晶シリコン抵抗体のパターニングをＬＯＣＯＳ分離ではなくシリコンエッチングを用いた場合、多結晶シリコンに比べ単結晶シリコンの加工精度がよいためエッチングばらつきを低減できる。よって単結晶シリコンは抵抗体として利用するのに有利である。
【０００５】
（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開２００１−１４４２５４号公報（第１図）
【０００７】
【発明が解決しようとする課題】
アナログ回路で使用される抵抗体に要求される特性として、高精度な分圧比、つまり高い抵抗比精度が求められる。そのため抵抗体にかかる電位の変動による抵抗値変動を極力抑制することが必要となる。そのためバルクＣＭＯＳプロセスにおいては抵抗体下部に電位固定用のウェルを形成するといったことが施される。
しかしながらＳＯＩ基板のシリコン活性層を抵抗体として利用する場合、埋込絶縁膜があるため抵抗体の下部の半導体支持基板部分にウェルをこまめに形成し、さらにこのウェルの電位分割の制御が困難であるため、電位変動による抵抗値変動を招くという問題を有している。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００９】
（１）半導体支持基板と、半導体支持基板上に形成された絶縁膜である埋込絶縁膜と、埋込絶縁膜上に形成されたシリコン活性層からなるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上に構成される半導体装置において、シリコン活性層の一部分および埋込絶縁膜の一部分を除去し、半導体支持基板上に島状に形成されたシリコン活性層および埋込絶縁膜が存在し、島状シリコン活性層を単結晶シリコン抵抗体として抵抗回路が構成されていることを特徴とする半導体装置とした。
【００１０】
（２）単結晶シリコン抵抗体となるシリコン活性層および埋込絶縁膜と、半導体支持基板との段差部側壁に絶縁膜を介し第一の多結晶シリコンからなるサイドスペーサーが形成されていることを特徴とする半導体装置とした。
【００１１】
（３）単結晶シリコン抵抗体となるシリコン活性層厚が０．１μｍから０．５μｍであることを特徴とする半導体装置とした。
【００１２】
（４）埋込絶縁膜厚が０．１μｍから０．５μｍであることを特徴とする半導体装置とした。
【００１３】
（５）シリコン活性層と半導体支持基板との段差部側壁に形成されたサイドスペーサーが金属配線で接続され、サイドスペーサーの電位制御が可能であることを特徴とする半導体装置とした。
【００１４】
（６）単結晶シリコン抵抗体の上部に酸化膜絶縁膜を介してＭＯＳトランジスタのゲート電極材と同じである第２の多結晶シリコン層が配置され、第２の多結晶シリコンが金属配線で接続され、第２の多結晶シリコンの電位制御が可能であること特徴とする導体装置とした。
【００１５】
（７）単結晶シリコン抵抗体の上部に配置された第２の多結晶シリコンの上部に層間絶縁膜を介して金属配線層が配置され、金属配線層の電位制御が可能であることを特徴とする半導体装置とした。
【００１６】
（８）島状シリコン活性層からなる抵抗回路が、第１導電型の単結晶シリコン抵抗体および第２導電型の単結晶シリコン抵抗体から構成されていること特徴とする半導体装置とした。
【００１７】
（９）半導体支持基板と、半導体支持基板上に形成された埋込絶縁膜と、埋込絶縁膜上に形成されたシリコン活性層からなるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上に構成される半導体装置において、単結晶シリコン抵抗体を形成すべくシリコン活性層上にパターニングを施す工程と、シリコン活性層の一部の領域および埋込絶縁膜の一部の領域をエッチングにより除去し島状であるシリコン活性層および埋込絶縁膜を半導体支持基板上に形成することで単結晶シリコン抵抗体を形成する工程と、熱酸化による絶縁膜を０．０１μｍから０．０４μｍの厚さで形成する工程と、第１の多結晶シリコンをシリコン活性層から半導体支持基板表面部までの深さと同程度の厚さで堆積する工程と、異方性ドライエッチで第１の多結晶シリコンを絶縁膜表面が露出するまでエッチングを行い、島状のシリコン活性層および埋込絶縁膜と半導体支持基板の段差部側壁に絶縁膜を介しサイドスペーサーを形成する工程と、単結晶シリコン抵抗体の全域ないしは第１の領域に第１の導電型の不純物を１×１０１４〜９×１０１８ａｔｏｍｓ／ｃｍ３ドーピングする工程と、単結晶シリコン抵抗体の第２の領域に第２の導電型の不純物を１×１０１４〜９×１０１８ａｔｏｍｓ／ｃｍ３ドーピングする工程と、単結晶シリコン抵抗体にゲート絶縁膜を形成しゲート電極となる第２の多結晶シリコンを堆積する工程と、第２の多結晶シリコンをパターニング、エッチングを行い単結晶シリコン抵抗体上に一部にゲート電極を形成する工程と、単結晶シリコン抵抗体の第１の領域の一部ないし全域に１×１０１９ａｔｏｍｓ／ｃｍ３以上の第１の導電型の不純物をドーピングする工程と、単結晶シリコン抵抗体の第２の領域の一部ないし全域に１×１０１９ａｔｏｍｓ／ｃｍ３以上の第２の導電型の不純物をドーピングする工程と、ＳＯＩ基板上に中間絶縁膜を形成する工程と、ＳＯＩ基板上の中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程を経ることで形成される半導体装置の製造方法とした。
【００１８】
（１０）シリコン活性層の除去後、埋込絶縁膜の除去に等方性ウェットエッチを用いることを特徴とする半導体装置の製造方法とした。
【００１９】
（１１）シリコン活性層の除去後、埋込絶縁膜の除去に異方性ドライエッチを用いることを特徴とする半導体装置の製造方法とした。
【００２０】
（１２）シリコン活性層の除去後、埋込絶縁膜を異方性ドライエッチで途中までエッチングし、残りの埋込絶縁膜を等方性ウェットエッチすることで、埋込絶縁膜を除去することを特徴とする半導体装置の製造方法とした。
【００２１】
（１３）単結晶シリコン抵抗体の第１の領域の一部及び全域への１×１０１９ａｔｏｍｓ／ｃｍ３以上の第１の導電型の不純物ドーピングが第１の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であり、単結晶シリコン抵抗体の第２の領域の一部及び全域への１×１０１９ａｔｏｍｓ／ｃｍ３以上の第２の導電型の不純物ドーピングが第２の導電型のＭＯＳトランジスタの拡散領域ドーピングと同時であることを特徴とする半導体装置の製造方法とした。
【００２２】
【発明の実施の形態】
以下、本発明の実施例を、図面を用いて詳細に説明する。図１は本発明の一実施例である単結晶シリコン活性層の抵抗体の断面図である。
【００２３】
本実施例では抵抗体をＮ−抵抗体を例として示している。Ｐ型半導体支持基板１０１、主に酸化膜からなる埋込絶縁膜１０２、Ｐ型シリコン活性層１０３から構成されるＳＯＩ基板において、シリコン活性層１０３をエッチングによりパターニングした単結晶シリコンの両端に金属配線材と十分なコンタクトを取るための高濃度不純物領域であるＮ＋単結晶シリコン領域１０８と、高抵抗なＮ−単結晶シリコン領域１０９を有したＮ−抵抗体１２１を形成している。この高抵抗なＮ−単結晶シリコン領域１０９の不純物濃度をイオン注入で制御し、所望の抵抗値を有する抵抗体を形成する。そしてこのＮ−抵抗体１２１の側壁に酸化膜からなる絶縁膜１０４を介して第１の多結晶シリコンからなるサイドスペーサー１０５を形成し、このサイドスペーサーで電位固定する構造となっている。さらに単結晶シリコンのＮ‐抵抗体１２１の上部にもゲート電極１０６をゲート絶縁膜１０７を介して配置している。尚、ここでは金属配線は省略している。
【００２４】
またここではＮ−抵抗体で説明しているが、抵抗体の導電型をＰ型としたＰ−抵抗体で抵抗回路を構成しても構わない。このときもＮ型と同様にＰ−抵抗体にも高抵抗領域と高濃度不純物領域を有し、高抵抗領域の不純物濃度により抵抗値を設定する。また図１にはＮ−抵抗体１２１のみを示しているが、それらの抵抗体の特徴と製品に要求される特性とを考慮しＮ−抵抗体およびＰ−抵抗体の両方をする場合もある。
【００２５】
多結晶シリコンを抵抗体に利用した際に問題となる、結晶粒径のばらつきなどに起因する抵抗値のばらつきは、単結晶シリコンのシリコン活性層を利用することで回避することができる。また多結晶シリコン抵抗体の場合通常５ｋΩ／□から２０ｋΩ／□のシート抵抗値のものが用いられるが、イオン注入による不純物導入のドーズ量と抵抗値の関係が指数関数的に変化するため抵抗値を数十ｋΩ／□程度から数百ｋΩ／□までの高抵抗にする場合、少量のドーズ量の変動により抵抗値が大きく変わってしまう。よってイオン注入工程のバラツキによる抵抗バラツキが顕著となるため多結晶シリコンでは高抵抗化が困難である。これに対し単結晶シリコンで形成する抵抗体の場合、ドーズ量と抵抗値の相関関係は直線関係であるため高抵抗側でも抵抗値制御が容易となり、抵抗体の高抵抗化が可能となる。これにより抵抗回路の面積縮小につながるため単結晶シリコン抵抗体は非常に有効となる。尚、埋込絶縁膜１０２までエッチングしていることで、Ｐ型半導体支持基板１０１に素子を形成することも可能となっている。
【００２６】
図２は単結晶シリコンであるＰ型シリコン活性層１０３を利用したＮ−抵抗体の平面図の一実施例を示したものである。この図では抵抗体を２つ並べている。尚、図２のＡ−Ａ’間で切った断面図が図１に相当する。またＢ−Ｂ’間で切った断面図を図３に示す。
【００２７】
Ｎ−抵抗体１２１の側壁に形成された多結晶シリコンからなるサイドスペーサー１０５はコンタクトホール２０２を介して金属配線が接続され任意の電位固定が可能となっている。そしてこの単結晶シリコンのＮ−抵抗体１２１の周囲をサイドスペーサー１０５でぐるりと囲み、サイドスペーサーによる電位固定によってＮ−抵抗体１２１がＰ型半導体支持基板１０１からの電位変動の影響を受けにくくする構造としている。とくにＮ−抵抗体１２１の下部には埋込絶縁膜１０２があるため、さらにその下部のＰ型半導体支持基板１０１にウェルを精度よく形成することが困難であり、半導体支持基板―単結晶シリコン抵抗体間の電位差変動による抵抗値変動が懸念されるが、サイドスペーサーを形成することで抵抗体との電位差変動による抵抗値変動を抑制することが可能であり、また各々の抵抗体のサイドスペーサーの電位分割も容易となる。埋込絶縁膜厚が０．１μｍ〜０．５μｍであるのに対し、単結晶シリコン抵抗体とサイドスペーサー間の酸化膜絶縁膜の膜厚を例えば０．０１μｍ〜０．０４μｍ程度とすることで半導体支持基板間電位変動があっても、サイドスペーサーの電位固定で抵抗値の変動を抑えることが可能となる。尚、コンタクト２０２は金属配線がサイドスペーサーと接合するのであれば、任意の位置に配置してよい。
【００２８】
またこの構造によりＰ型シリコン活性層１０３、埋込絶縁膜１０２が厚くなりエッチングにより段差が生じても、サイドスペーサー１０５で段差緩和を図ることができ、フォトレジストのコーティングにおけるコートムラ防止が可能となる。
さらにＮ−抵抗体１２１の電位固定を図るために、第２の多結晶シリコンからなるゲート電極１０６をＮ−抵抗体１２１の上部にも配置している。図４には図２のＣ−Ｃ’間で切った断面図を示しており、Ｎ‐抵抗体の上部にゲート電極となる多結晶シリコン４０１を積層している。これによりＮ−抵抗体１２１の上下で電位固定が可能となる。そして層間絶縁膜を介してさらに金属配線層を配置してさらに電位固定を図っている。
【００２９】
尚、本発明である図１ではＰ型シリコン活性層１０３と埋込絶縁膜１０２を共にエッチングし抵抗体を形成しているが、図７で示すように埋込絶縁膜１０２はエッチングせず、Ｐ型シリコン活性層１０３のみをエッチングし抵抗体を形成し、抵抗体の側壁にサイドスペーサーを形成する構造も可能である。
【００３０】
次に図１の半導体装置を、製造工程例である図５を用いてより詳しく説明する。
Ｐ型導電型であるＰ型半導体支持基板１０１上に膜厚が０．１μｍから０．５μｍである埋込絶縁膜１０２が形成され、さらにこの埋込絶縁膜１０２の上に膜厚が０．１μｍから０．５μｍのＰ型導電型のＰ型シリコン活性層１０３を有する、貼り合わせＳＯＩ基板を用意する。このＳＯＩ基板の埋込絶縁膜１０２の厚さ、およびＰ型シリコン活性層１０３の厚さはシリコン活性層上に形成するＣＭＯＳデバイスが必要とする特性により決まる。また半導体支持基板とシリコン活性層　の濃度が異なるＳＯＩ基板や、半導体支持基板とシリコン活性層の導電型が異なるＳＯＩ基板を用いても構わない。さらにシリコン活性層と半導体支持基板が同導電型で基板濃度も等しい場合はＳＩＭＯＸ基板を用いても構わない。
【００３１】
このＳＯＩ基板にフォトレジスト５０１をコートし、Ｐ型シリコン活性層１０３上に形成する抵抗体のパターニングを施す（図５（ａ））。このレジストパターン５０１をマスク材としてＲＩＥ異方性ドライエッチでＰ型シリコン活性層１０３を埋込絶縁膜１０２が露出するまでエッチングする（図５（ｂ））。さらにフォトレジスト５０１をマスク材として、埋込絶縁膜１０２をウェットエッチでエッチングする（図５（ｃ））。ウェットエッチは等方性にエッチングが進むため埋込絶縁膜１０２にサイドエッチが入るが、その後ＣＶＤ法で堆積させる多結晶シリコン５０２は成膜時のカバレッジが良い為，サイドエッチ部分まで多結晶シリコンがまわり込んで堆積する。これにより形成した抵抗体へのサイドスペーサーの電位固定効果が側部のみならず、抵抗体下部の一部分にまで発揮することができる。また本実施例では埋込絶縁膜除去をウェットエッチで説明しているが、ＲＩＥ異方性ドライエッチを用いても構わない。またドライエッチを途中で止め、残りの埋込絶縁膜をウェットエッチングで除去しても構わない。埋込絶縁膜１０２の除去に等方性ウェットエッチを用いることで、Ｐ型半導体支持基板１０１にダメージを与えることもないため、このＰ型半導体支持基板１０１に素子を形成することも可能となる。
【００３２】
次に熱酸化を行い、Ｐ型シリコン活性層１０３及びＰ型半導体支持基板１０１間に絶縁膜１０４を形成する。この熱酸化による絶縁膜の膜厚はおよそ０．０１μｍから０．０４μｍである。この絶縁膜上に、減圧ＣＶＤ法で第１の多結晶シリコン５０１を堆積させる（図５（ｄ））。この時多結晶シリコンは、ウェットエッチングによる埋込絶縁膜１０２の横方向エッチで形成された庇形状部分にも回り込んで堆積する。この多結晶シリコン５０１の膜厚は、シリコン活性層から半導体支持基板までの深さと同等とする。その後ＲＩＥ異方性ドライエッチで多結晶シリコン膜５０１をその下の絶縁膜１０４が露出するまでエッチングすることで、Ｐ型シリコン活性層１０３とＰ型半導体支持基板１０１の段差部側壁に多結晶シリコンのサイドスペーサー１０５を形成する（図５（ｅ　））。これらの工程により半導体支持基板開口部形成で生じた段差形状を改善する効果も期待できる。
【００３３】
上記の工程のあと、ＣＭＯＳ半導体装置の形成に付随して抵抗体の形成を行う。本実施例である単結晶シリコンからなるＮ−抵抗体の製造工程例を図６に示す。
【００３４】
Ｐ型シリコン活性層１０３に例えばリンをイオン注入し、１０００〜１１７５℃で３０分から５時間アニールを行いリンを拡散させ、例えば不純物濃度が１×１０１６〜１×１０１７ａｔｏｍｓ／ｃｍ３程度となるようなＮウェル拡散層６０１を形成する。この時Ｎ−抵抗体のＮ−単結晶シリコン領域１０９の形成をこのＮウェル形成のイオン注入で代用してもよい。その後図６（ａ）で示す様にＬＯＣＯＳ法によりフィールド絶縁膜６０２を埋込絶縁膜１０２に到達する厚さで形成する。ここではＮウェル６０１形成後にフィールド絶縁膜６０２を形成したが、フィールド絶縁膜形成後にＮウェルを形成しても構わない。
【００３５】
また、抵抗体領域への不純物導入法として、フォトレジストでパターニングしマスクで選択的にＮ型不純物およびＰ型不純物をイオン注入しＮ−抵抗体およびＰ−抵抗体をそれぞれ作り分ける方法も可能である。この時Ｎ−単結晶シリコン領域への不純物導入は１×１０１４〜９×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度で、イオン注入をリンの代わりに砒素を用いても構わない。またＰ−単結晶シリコン領域への不純物導入は１×１０１４〜９×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度で、イオン注入にはボロンまたはＢＦ２を用いても構わない。さらに低濃度の抵抗体領域形成を、しきい値電圧調整用のイオン注入を利用することで所望の抵抗値を得ることも可能としている。
【００３６】
その後、熱酸化によるゲート絶縁膜１０７を膜厚が１００〜３００Åほど形成し、所望のしきい値電圧を得るためイオン注入したのち、減圧ＣＶＤ法でゲート電極となる第２の多結晶シリコ６０３を例えば２０００Åから４０００Åほど堆積させる（図６（ｂ））。その後フォトレジストでパターニングを施しゲート電極１０６を形成する。
そしてこのとき低濃度不純物濃度である抵抗体の高抵抗領域上部にもゲート電極を形成する。このようにすることで後の工程で行う抵抗体の高濃度拡散電極領域を自己整合的に形成することができ、抵抗体の長さの精度を良くすることが可能となる。また必要でなければ抵抗体上部にゲート電極を形成しないでもよい。
【００３７】
その後フォトレジストでパターニングおよびイオン注入を行いＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのソース・ドレインとなる高濃度不純物拡散層を形成する。図６（ｃ）ではＮ−抵抗体の高濃度拡散電極を形成するために、ＮＭＯＳトランジスタの高濃度不純物拡散層６０５形成のイオン注入と同時に行い、Ｎ＋単結晶シリコン１０８を形成している。同様にＰ型抵抗体であればＰＭＯＳトランジスタの高濃度不純物導入と同時に、Ｐ型抵抗体の高濃度拡散電極の形成を行う。
【００３８】
その後図示はしないが従来の半導体プロセスと同様に、中間絶縁膜の形成、コンタクトホール形成、アルミニウム配線パターンの形成を行う。この時、多結晶シリコンのサイドスペーサー部にもコンタクトホールを形成しサイドスペーサーの電位を制御できるようにする。またアルミニウム配線層も抵抗体上部に形成する。
【００３９】
そして保護膜の形成とそのパターニングを経て、単結晶シリコン抵抗体を有する相補型ＭＯＳ半導体装置が形成される。
【００４０】
以上本発明の実施の形態をＰ型半導体基板を用いた実施例により説明してきたが、基板の極性を逆にしてＮ型の半導体基板を用いたＮ基板Ｐウェル型の場合も同様な効果が得られる。
【００４１】
【発明の効果】
本発明はＣＭＯＳと抵抗回路を含む半導体装置において、抵抗体を単結晶シリコンで構成することで、高抵抗で消費電力を抑えつつ面積を縮小したブリーダー抵抗回路を提供することができ、また抵抗体の側壁に絶縁膜を介し第１の多結晶シリコンからなるサイドスペーサーと抵抗体の上部にゲート絶縁膜を介し第２の多結晶シリコンからなるゲート電極が設置された構造とすることで、基板間電位差変動による抵抗値変動を抑制し、高精度な電位分割が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す断面図である。
【図２】本発明の半導体装置の一実施例を示す平面図である。
【図３】本発明の図３のＢ−Ｂ部分を切った断面図である。
【図４】本発明の図３のＣ−Ｃ部分を切った断面図である。
【図５】本発明の半導体装置における抵抗体の製造方法の一実施例を示す工程断面図である。
【図６】本発明の、図５以降の製造方法の一実施例を示す工程断面図である。
【図７】本発明の半導体装置の他の一実施例を示す断面図である。
【符号の説明】
１０１　　　Ｐ型半導体支持基板
１０２　　　埋込絶縁膜
１０３　　　Ｐ型シリコン活性層
１０４　　　絶縁膜
１０５　　　サイドスペーサー
１０６　　　ゲート電極
１０７　　　ゲート絶縁膜
１０８　　　Ｎ＋単結晶シリコン
１０９　　　Ｎ−単結晶シリコン
１２１　　　Ｎ‐抵抗体
２０１　　　コンタクトホール
２０２　　　コンタクトホール
２０３　　　コンタクトホール
３０１　　　金属配線
３０２　　　層間絶縁膜
４０１　　　ゲート電極となる多結晶シリコン
４０２　　　金属配線
５０１　　　フォトレジスト
５０２　　　多結晶シリコン
６０１　　　フィールド絶縁膜
６０２　　　Ｎウェル領域
６０３　　　多結晶シリコン
６０４　　　フォトレジスト
６０５　　　Ｎ＋高濃度不純物拡散層
６０６　　　Ｐ＋高濃度不純物拡散層
６１１　　　ＮＭＯＳ
６１２　　　ＰＭＯＳ
【図１】
2004088064.tif 000003
【図２】
2004088064.tif 000004
【図３】
2004088064.tif 000005
【図４】
2004088064.tif 000006
【図５】
2004088064.tif 000007
【図６】
2004088064.tif 000008
【図７】
2004088064.tif 000009