(57)【要約】【課題】電気的特性及び信頼性の高いソース・ベース短絡構造を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１は、ソース領域を構成するｎ＋型半導体領域１３と、ソース領域を囲繞するベース領域を構成するｐ型半導体領域１２と、当該ソース領域に配置されｐ型半導体領域１２とｎ＋型半導体領域１３とに接触するソース電極２１と、を備える。さらに、半導体基板１１の厚さ方向に沿って、一端部がｎ＋型半導体領域１３に接触し、他端部がｐ型半導体領域１２に接触するシリサイド層１９がコンタクト孔１８に対向する半導体基板１１表面に形成されている。ソース電極２１は、当該シリサイド層１９を介して、ｐ型半導体領域１２とｎ＋型半導体領域１３とに電気的に接続される。【選択図】  図１
2004273645.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のシリコン基板と、
前記シリコン基板の一面の表面領域に形成された第２導電型のベース領域と、
前記ベース領域内に、前記シリコン基板の表面近傍に形成された第１導電型のソース領域と、
前記シリコン基板の前記ベース領域と前記ソース領域に、下部が前記ベース領域に位置し、上部が前記ソース領域に位置するように配置され、前記ソース領域と前記ベース領域とを短絡するシリサイド層と、
前記シリコン基板上に形成され、前記シリサイド層と対向する開孔部を有する絶縁膜と、
前記開孔部を介して前記シリサイド層に接続されたソース電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、少なくとも前記ソース領域及び前記ベース領域の表面上に形成され、
前記ソース電極は、当該絶縁膜に形成された前記開孔部に充填されて、該開孔部の底面に露出している前記シリサイド層と電気的に接続されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
さらに、前記シリコン基板上に形成されているゲート電極の一部分を構成するシリサイド層を備え、当該シリサイド層は、前記ゲート電極を低抵抗化する、
ことを特徴とする請求項１及び２に記載の半導体装置。
【請求項４】
前記ゲート電極の他の部分は、多結晶シリコンから構成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
シリコン基板内に、ソース領域と、当該ソース領域を囲繞するベース領域とを形成する工程と、
少なくとも前記ソース領域及び前記ベース領域を被覆する絶縁膜を前記シリコン基板上に形成する工程と、
前記絶縁膜に開孔を形成する工程と、
前記開孔により露出した前記ソース領域の表面に、第１の金属膜を形成する工程と、
前記第１の金属膜を前記ソース領域及び前記ベース領域と反応させて、上部が前記ソース領域に位置し、下部が前記ベース領域に位置するようにシリサイド層を形成する工程と、
前記第１の金属膜を除去する工程と、
前記開孔を充填して前記シリサイド層と接触するように第２の金属膜を形成して、前記シリサイド層を介して、前記ソース領域と前記ベース領域とに接触するソース電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記シリコン基板上に形成される多結晶シリコンから成るゲート電極の表面に、前記第１の金属膜を被覆する工程と、
前記第１の金属膜を前記ゲート電極と反応させて、前記ゲート電極の一部をシリサイド化する工程と、
をさらに備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の金属膜は、チタン（Ｔｉ）若しくはコバルト（Ｃｏ）を含む高融点金属から構成される、
ことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソース・ベース短絡構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ソース・ベース短絡構造を有する半導体装置は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）として、下記の特許文献１に記載されたものが知られている。
【０００３】
【特許文献１】
特開平５−２９１５１０号公報
【０００４】
従来、このソース・ベース短絡構造を有するＭＯＳＦＥＴは、以下に説明するように製造されていた。
【０００５】
図７（ａ）に示すように、最初に、ドレイン領域を構成するｎ型半導体基板１１１を形成し、その上面にゲート絶縁膜１１４を構成するシリコン酸化膜を形成する。
次いで、このシリコン酸化膜の上に、ゲート電極を構成する多結晶シリコン（ポリシリコン）膜１１５を形成し、このポリシリコン膜１１５に開孔部１１６を形成する。そして、ポリシリコン膜１１５を拡散マスクとして、開孔部１１６を通じてｐ型不純物（例えば、ホウ素Ｂ）を拡散し、ｎ型半導体基板１１１内にベース領域を構成するｐ型半導体領域１１２を形成する。さらに、開孔部１１６を通じてｎ型不純物（例えば、リンＰ）を拡散し、ｐ型半導体領域１１２内に、ソース領域を構成するｎ＋型半導体領域１１３を形成する。
このようにして、ｎ＋型半導体領域１１３の外周側には、チャネル領域を有する環状のｐ型半導体領域１１２が形成される。
【０００６】
次いで、図７（ｂ）に示すように、半導体基板１１１の上面全体に層間絶縁膜１１７を形成する。例えば、リンＰがドープされたシリコン酸化膜を形成する。
【０００７】
さらに、図７（ｃ）に示すように、層間絶縁膜１１７に選択的エッチング処理を施して、コンタクト孔１１８を形成する。このコンタクト孔１１８は、半導体基板１１１の上面側からみて、ソース領域を構成するｎ＋型半導体領域１１３のほぼ中央部分に形成されている。
【０００８】
次に、図７（ｄ）に示すように、この層間絶縁膜１１７をマスクとして、半導体基板１１１に異方性エッチング処理を施して、コンタクト孔１１８の下方に、ｐ型半導体領域１１２に至る開孔部１１８ａを形成する。この開孔部１１８ａは、その底面がソース領域を構成するｎ＋型半導体領域１１３の底面よりも下方に位置し、開孔部１１８ａの底面には、ベース領域を構成するｐ型半導体領域１１２が露出する。この結果、ソース領域は、環状の平面を有して、その内側面が開孔部１１８ａの側面に露出する。
【０００９】
さらに、図７（ｅ）に示すように、ソース電極１２１を構成する金属膜を形成する。この金属膜は、コンタクト孔１１８の内側に埋設され、ソース領域を構成するｎ＋型半導体領域１１３とベース領域を構成するｐ型半導体領域１１２とに電気的に接続されている。また、ソース電極１２１を構成する金属膜の上面に、保護膜１２２を形成する。最後に、半導体基板１１１の下面にドレイン電極１２３を形成し、ＭＯＳＦＥＴが完成する。
【００１０】
【発明が解決しようとする課題】
上述した従来のＭＯＳＦＥＴの製造方法では、ソース電極を構成する金属膜を半導体基板内に形成された開孔部とその上方のコンタクト孔とに埋設しなければならない。このため、ソース電極の良好なカバレッジ性が得られない。そのため、ｎ＋型半導体領域及びｐ型半導体領域に対して、ソース電極を良好に接続することができないことがある。特に、微細加工を施す場合には、このカバレッジ性の低下が顕著となり、ＭＯＳＦＥＴとしての電気特性及び信頼性の低下を招き易い。
【００１１】
上記実状に鑑みて、この発明は、電気的特性及び信頼性の高いソース・ベース短絡構造を有する半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る半導体装置は、
第１導電型のシリコン基板と、
前記シリコン基板の一面の表面領域に形成された第２導電型のベース領域と、
前記ベース領域内に、前記シリコン基板の表面近傍に形成された第１導電型のソース領域と、
前記シリコン基板の前記ベース領域と前記ソース領域に、下部が前記ベース領域に位置し、上部が前記ソース領域に位置するように配置され、前記ソース領域と前記ベース領域とを短絡するシリサイド層と、
前記シリコン基板上に形成され、前記シリサイド層と対向する開孔部を有する絶縁膜と、
前記開孔部を介して前記シリサイド層に接続されたソース電極と、を備える、
ことを特徴とする。
【００１３】
絶縁膜は、少なくとも前記ソース領域及び前記ベース領域の表面上に形成され、ソース電極は、当該絶縁膜に形成された開孔部に充填されて、該開孔部の底面に露出しているシリサイド層と電気的に接続されているようにしてもよい。
【００１４】
さらに、シリコン基板上に形成されているゲート電極の一部分を構成するシリサイド層を備え、当該シリサイド層はゲート電極を低抵抗化することができる。
【００１５】
ゲート電極の他の部分は、多結晶シリコンから構成されることが好ましい。
【００１６】
上記目的を達成するため、本発明の第２の観点に係る半導体装置の製造方法は、
シリコン基板内に、ソース領域と、当該ソース領域を囲繞するベース領域とを形成する工程と、
少なくとも前記ソース領域及び前記ベース領域を被覆する絶縁膜を前記シリコン基板上に形成する工程と、
前記絶縁膜に開孔を形成する工程と、
前記開孔により露出した前記ソース領域の表面に、第１の金属膜を形成する工程と、
前記第１の金属膜を前記ソース領域及び前記ベース領域と反応させて、上部が前記ソース領域に位置し、下部が前記ベース領域に位置するようにシリサイド層を形成する工程と、
前記第１の金属膜を除去する工程と、
前記開孔を充填して前記シリサイド層と接触するように第２の金属膜を形成して、前記シリサイド層を介して、前記ソース領域と前記ベース領域とに接触するソース電極を形成する工程と、を備える、
ことを特徴とする。
【００１７】
シリコン基板上に形成される多結晶シリコンから成るゲート電極の表面に、第１の金属膜を被覆する工程と、第１の金属膜をゲート電極と反応させて、ゲート電極の一部をシリサイド化する工程と、をさらに備えるようにしてもよい。
【００１８】
第１の金属膜は、チタン（Ｔｉ）若しくはコバルト（Ｃｏ）を含む高融点金属から構成されることが好ましい。
【００１９】
【発明の実施の形態】
本発明の実施の形態にかかる半導体装置及びその製造方法について、以下図面を参照して説明する。
【００２０】
（第１の実施形態）
本実施の形態において製造される半導体装置は、図１に示す断面構造を有するソース・ベース短絡構造を有するＭＯＳＦＥＴである。
図示するように、半導体基板１１には、ベース領域を構成するｐ型半導体領域１２が形成される。ｐ型半導体領域１２の中央部の表面近傍に、ソース領域を構成するｎ＋型半導体領域１３がさらに形成され、ｎ＋型半導体領域１３は、ｐ型半導体領域１２により、その周囲を囲繞されている。また、ｎ＋型半導体領域１３のほぼ中央部にシリサイド層１９が形成されている。このシリサイド層１９は、上部がソース領域に位置し、下部がベース領域に位置するように配置されている。
【００２１】
また、本実施の形態においては、ｐ型半導体領域１２は、ｎ型半導体基板１１内に島状に分散配置されるように形成されている。ｐ型半導体領域１２の平面形状は、円形、四角形、多角形など、種々の形状であってもよい。
さらに、上述したように、ｎ＋型半導体領域１３は、ｐ型半導体領域１２の中央部に配置され、ｎ＋型半導体領域１３の外周側にはｐ型半導体領域１２が環状に存在する。このため、環状のｐ型半導体領域１２は、所謂チャネル領域として機能する。
【００２２】
半導体基板１１の表面には、酸化シリコンから成るゲート絶縁膜１４が形成されている。ゲート絶縁膜１４は、ソース領域と対応する位置に形成された開孔部を有する。さらに、このゲート絶縁膜１４上に、ゲート電極を構成するポリシリコン膜１５が形成されている。ポリシリコン膜１５のソース領域と対応する位置に、開孔部１６が配置されている。半導体基板１１表面全体、即ち、ポリシリコン膜１５の表面と、開孔部１６とに、層間絶縁膜１７が形成されている。
【００２３】
この層間絶縁膜１７が形成されている開孔部１６のほぼ中央部にコンタクト孔１８が形成されている。このコンタクト孔１８の底面にはシリサイド層１９の上面が露出している。
【００２４】
層間絶縁膜１７の表面とシリサイド層１９の表面とに、金属膜から成るソース電極２１が形成されている。即ち、このソース電極２１は、シリサイド層１９を介して、ソース領域を構成するｎ＋型半導体領域１３と、ベース領域を構成するｐ型半導体領域１２とに、電気的に接続されている。
【００２５】
また、このソース電極２１の表面を保護するための保護膜２２が、ソース電極２１の表面に形成されている。一方、半導体基板１１の裏面（下面）側には、ドレイン電極（裏面電極）２３が形成されている。
【００２６】
本実施の形態において、ソース・ベース短絡構造のＭＯＳＦＥＴは以下のように製造される。
【００２７】
図２（ａ）に示すように、まずドレイン領域を構成するｎ型半導体基板１１を所定の方法により製造し、この半導体基板１１の上面に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、５０ｎｍ乃至１００ｎｍ（５００乃至１０００Å（オングストローム））程度の厚さのシリコン膜を形成する。ランプアニール装置を用いたＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）により、酸素を含む雰囲気中において、このシリコン膜を、８５０℃乃至１０００℃程度の温度で、１０秒乃至６０秒間加熱し、熱酸化により酸化シリコン膜に転化し、ゲート絶縁膜１４とする。ここで、例えば、ＣＶＤにより、上記シリコン膜を形成する際に、シリコン原料ガスに酸素を含有する酸化性ガスを添加してチャンバ内に供給して、シリコン酸化膜を形成するようにしても良い。勿論、ゲート絶縁膜１４は、ｎ型半導体基板１１の表面を熱酸化して形成しても良い。
【００２８】
次に、図２（ｂ）に示すように、このシリコン酸化膜の上に、ゲート電極となる多結晶シリコン（ポリシリコン）膜１５を、ＣＶＤ法により形成する。さらに、フォトリソグラフィー技術を使用して、ポリシリコン膜１５の所定位置に開孔部１６を形成する。
【００２９】
続いて、ポリシリコン膜１５を拡散マスクとして、開孔部１６を通じて、例えば、イオン注入及び熱処理により選択的にｐ型不純物（例えば、ホウ素Ｂ）を拡散させる。所定の拡散深さとなるように、イオン注入条件としては、例えば、ホウ素Ｂを使用する場合には、５０ｋｅＶ程度の加速エネルギーでドーピングし、４×１０１３／ｃｍ−２程度のドーズ量に設定する。このようにして、ｎ型半導体基板１１内にベース領域を構成するｐ型半導体領域１２を形成する。本実施の形態においては、所定形状の開孔部１６を所望の位置に形成して上記の不純物注入を実行することにより、ｐ型半導体領域１２を、ｎ型半導体基板１１内に島状に分散配置されるように形成する。開孔部１６の形状に応じて、ｐ型半導体領域１２の平面形状は、円形、四角形、多角形など、種々の形状にすることができる。
【００３０】
さらに、開孔部１６を通じて、今度は、ｎ型半導体基板１１内に選択的にｎ型不純物（例えば、リンＰ）を拡散させ、ｐ型半導体領域１２内に、ソース領域を構成するｎ＋型半導体領域１３を形成する。所定の拡散深さとなるように、例えば、ヒ素Ａｓを使用する場合のイオン注入条件としては、１４０ｋｅＶ程度の加速エネルギーでドーピングし、１×１０１６／ｃｍ−２程度のドーズ量に設定する。
【００３１】
次に、図２（ｃ）に示すように、例えば、ＣＶＤ法を使用して、半導体基板１１の上面全体に層間絶縁膜１７を構成するリンがドープされたシリコン酸化膜を形成する。８５０℃乃至１０００℃のＣＶＤ温度で、シリコン原料ガス（例えば、シランガスＳｉＨ４）を熱分解し、ポリシリコン膜を堆積する際に、酸化性のガスと共にリンＰの供給源となる所定のドーパントガスを供給する。このとき、ノンドープのシリコン酸化膜を、ＣＶＤにより形成した後で、イオン注入法や気相拡散法等により、ノンドープのシリコン酸化膜にリンＰを導入し、ｎ型不純物を添加したシリコン酸化膜を形成しても良い。このようにして形成されたドープドシリコン酸化膜は、ゲート絶縁膜１４を構成するシリコン酸化膜の上面と、ゲート電極となるポリシリコン膜１５の上面とを、それぞれ被覆する。
【００３２】
次に、図示しないマスクを使用して、図３（ａ）に示すように、層間絶縁膜１７とゲート絶縁膜１４とに選択的にエッチング処理を施して、コンタクト孔１８を形成する。このコンタクト孔１８は、半導体基板１１の上面から見て、ソース領域を構成するｎ＋型半導体領域１３のほぼ中央部分に形成される。このコンタクト孔１８は、図７（ｄ）に示す従来のコンタクト孔１１８及び開孔部１１８ａと比較して、半導体基板１１の上面に凹部を形成しない分だけ浅く形成されている。コンタクト孔１８の底面には、半導体基板１１の上面、即ち、ｎ＋型半導体領域１３の中央部が露出する。
【００３３】
続いて、図３（ｂ）に示すように、コンタクト孔１８が形成された半導体基板１１の上面全体に、シリサイド層を形成するために高融点金属のチタンＴｉ膜を、例えば、スパッタ法や真空蒸着法等により形成する。
【００３４】
次に、上記のＴｉ膜とｎ＋型半導体領域１３との界面のシリサイド化を行う。ここで、シリサイド化とは、熱処理によって、所定の導電型（ｎ型若しくはｐ型）のシリコンから成るソース・ベース拡散領域上に形成された高融点金属膜と、当該部位のシリコンとを反応させて、シリコンの金属層間化合物であるシリサイド層を形成する工程である。
【００３５】
具体的には、例えば、ランプアニール装置を使用して、このＴｉ膜を、窒素雰囲気下で、８００℃の加熱温度で、３０秒乃至６０秒間加熱して、Ｔｉと、半導体基板１１、即ち、ｎ＋型半導体領域１３との界面に、シリサイド層１９を形成する。シリサイド層１９を形成した後、シリサイド化していない（シリコンと反応していない）高融点金属膜を、アンモニア過水等のエッチング液でウェットエッチングして除去する。このようにして、図３（ｃ）に示すように、コンタクト孔１８の底面に露出したｎ＋型半導体領域１３の上面に、チタンシリサイド層１９が形成された半導体基板１１が得られる。このとき、このチタンシリサイド層１９の下面がｎ＋型半導体領域１３の下面よりも下方に位置するように、前述した熱処理温度と熱処理時間とを設定する。このようにして、シリサイド層１９は、その上部はｎ＋型半導体領域１３と接触し、その下部はｐ型半導体領域１２と接触するように形成される。
【００３６】
次に、図３（ｄ）に示すように、スパッタ法あるいは真空蒸着法等により、例えば、Ａｌ合金の金属膜を蒸着した後、フォトリソグラフィー技術を用いて、ソース電極２１を形成する。この金属膜は、層間絶縁膜１７に形成されているコンタクト孔１８の内側に埋設され、その下面はチタンシリサイド層１９と接触する。この結果、金属膜は、チタンシリサイド層１９を介して、ソース領域を構成するｎ＋型半導体領域１３と、ベース領域を構成するｐ型半導体領域１２とに、電気的に接続される。
【００３７】
さらに、例えば、ＣＶＤ法により、表面を保護するための酸化膜から成る保護膜２２を、ソース電極２１を構成する金属膜の上面に形成する。一方、半導体基板１１の下面、即ち、ドレイン領域を構成するｎ型半導体領域に、ドレイン電極２３を形成する、例えば、チタン等を積層して成る金属膜を、真空蒸着法等により形成する。このようにして、ソース・ベース短絡構造のＭＯＳＦＥＴが完成する。
【００３８】
以上説明したように、本実施の形態においては、ソース電極を構成する金属膜が、チタンシリサイド層を介して、ソース領域とベース領域とに、電気的に接続される。このため、深いコンタクト孔に金属膜を埋設する必要がないので、金属膜のカバレッジ性が向上する。この結果、上記の半導体装置の構造を微細化した場合であっても、ソース電極を、ソース領域及びベース領域に対して、良好に接続することができる。
【００３９】
次に、第１の実施の形態において形成された、ソース領域であるｎ＋半導体領域１３とベース領域であるｐ型半導体領域１２とを短絡させるチタンシリサイド層１９以外に、ゲート電極の一部を構成するように形成されたチタンシリサイド層を有する半導体装置、及びこの半導体装置の製造方法に係る第２の実施の形態について説明する。
【００４０】
（第２の実施の形態）
この実施の形態で製造される半導体装置は、図４に示す断面構造を有するソース・ベース短絡構造を有するＭＯＳＦＥＴである。
図示するように、半導体基板３１には、ベース領域を構成するｐ型半導体領域３２と、ソース領域を構成するｎ＋型半導体領域３３とが形成され、ｎ＋型半導体領域３３は、ｐ型半導体領域３２により、その周囲を囲繞されている。ｎ＋型半導体領域３３は、ｐ型半導体領域３２の中央部に配置され、ｎ＋型半導体領域３３の外周側にはｐ型半導体領域３２が環状に存在する。このため、環状のｐ型半導体領域３２は、所謂チャネル領域として機能する。
【００４１】
半導体基板３１の表面には、酸化シリコンから成るゲート絶縁膜３４が形成されている。さらに、このゲート絶縁膜３４上に、ゲート電極を構成するポリシリコン膜３５が形成されている。ポリシリコン膜３５のソース領域と対応する位置に、開孔部３６が配置されている。
【００４２】
また、開孔部３６のほぼ中央部にコンタクト孔３８が形成されている。このコンタクト孔３８に対向する半導体基板３１側と、ポリシリコン膜３５の上面とに、シリサイド層３９が形成されている。ポリシリコン膜３５の上面のシリサイド層３９ａは、シリサイド化されていないポリシリコン膜３５と共に低抵抗化されたゲート電極を構成する、一方、コンタクト孔３８に対向する半導体基板３１側に形成されているシリサイド層３９ｂは、その上面側がソース領域を構成するｎ＋型半導体領域３３と、その下面側がベース領域を構成するｐ型半導体領域３２と、それぞれ接触している。
【００４３】
半導体基板３１上のシリサイド層３９ｂと、ゲート絶縁膜３４とを、被覆するように層間絶縁膜３７ａが形成されている。開孔部３６の側壁近傍、即ち、ゲート電極の内周壁近傍の層間絶縁膜３７ａは、所謂サイドウォールを形成している。この層間絶縁膜３７ａの表面とシリサイド層３９ｂの表面とに、金属膜から成るソース電極４１が形成されている。即ち、このソース電極４１は、シリサイド層３９ｂを介して、ソース領域を構成するｎ＋型半導体領域３３と、ベース領域を構成するｐ型半導体領域３２とに、電気的に接続されている。
【００４４】
また、このソース電極４１の表面を保護するための保護膜４２が、ソース電極４１の表面に形成されている。一方、半導体基板３１の裏面（下面）側にはドレイン電極（裏面電極）４３が形成されている。
【００４５】
本実施の形態において、ソース・ベース短絡構造のＭＯＳＦＥＴは以下のように製造される。
【００４６】
まずドレイン領域を構成するｎ型半導体基板３１を所定の方法により製造し、第１の実施の形態と同様にして、この半導体基板１１の上面に、例えば、ＣＶＤ法により、５０ｎｍ乃至１００ｎｍ（５００乃至１０００Å（オングストローム））程度の厚さのシリコン膜を形成する。さらに、このシリコン膜を、第１の実施の形態と同様にして、熱酸化により酸化シリコン膜に転化し、ゲート絶縁膜３４とする。
【００４７】
次に、図５（ａ）に示すように、このシリコン酸化膜の上に、ゲート電極となる多結晶シリコン（ポリシリコン）膜３５を、ＣＶＤ法により形成する。さらに、フォトリソグラフィー技術を使用して、ポリシリコン膜３５の所定位置に開孔部３６を形成する。
【００４８】
続いて、第１の実施の形態と同様にして、開孔部３６を通じて、ｎ型半導体基板３１内に選択的にｐ型不純物（例えば、ホウ素Ｂ）を拡散させ、ｎ型半導体基板３１内にベース領域を構成するｐ型半導体領域３２を形成する。本実施の形態においても、ｐ型半導体領域３２を、ｎ型半導体基板３１内に島状に分散配置されるように形成する。なお、ｐ型半導体領域３２の平面形状は、円形、四角形、多角形など、種々の形状にすることができる。
【００４９】
さらに、第１の実施の形態と同様にして、ｎ型半導体基板３１内に選択的にｎ型不純物（例えば、ヒ素Ａｓ）を拡散させ、ｐ型半導体領域３２内に、ソース領域を構成するｎ＋型半導体領域３３を形成する。
【００５０】
次に、図５（ｂ）に示すように、半導体基板３１の上面全体に層間絶縁膜３７を構成するリンがドープされたシリコン酸化膜を形成する。この層間絶縁膜３７は、第１の実施の形態と同様にして、例えば、ＣＶＤ法を使用して形成される。
上述したように、ここまでの工程は、第１の実施の形態において説明した工程と同様にして実行される。
【００５１】
次に、本実施の形態では、上記のようにして形成した層間絶縁膜３７全体に対して、例えば、イオンビームエッチングやスパッタエッチング等のドライエッチング処理を施す。このとき、エッチングの異方性によりエッチバックして、図６（ａ）に示すように、ポリシリコン膜３５の開孔部３６の側壁面を被覆する層間絶縁膜のみを残存させ、サイドウォールを形成する。一方、ポリシリコン膜３５の上面の層間絶縁膜は完全に除去されて、ポリシリコン膜３５が露出する。
【００５２】
続いて、例えば、スパッタリング法や真空蒸着法等により、半導体基板３１の上面に高融点金属のチタンＴｉ膜を形成する。このＴｉ膜は、図６（ｂ）に示すように、ポリシリコン膜３５の上面と、サイドウォールの内側に露出した半導体基板１１の表面、即ち、ｎ＋型半導体領域３３の上面と、を被覆する。また、サイドウォールの側面も、このＴｉ膜により被覆される。
【００５３】
次に、例えば、ランプアニール装置を使用して、このＴｉ膜を、窒素雰囲気下で、８００℃の加熱温度で、３０秒乃至６０秒間加熱して、Ｔｉ膜とポリシリコン膜との界面、並びに、Ｔｉ膜及び半導体基板１１、即ち、ｎ＋型半導体領域１３の界面に、シリサイド層３９を形成する。シリサイド層３９を形成した後、シリサイド層３９以外の高融点金属膜及びその反応物を、アンモニア過水等のエッチング液でウェットエッチングして除去する。このようにして、図６（ｃ）に示すように、ポリシリコン膜３５の上面に当該ポリシリコン膜３５の上部のみをシリサイド化したチタンシリサイド層３９ａと、コンタクト孔３８の底面に露出したｎ＋型半導体領域３３の上面にチタンシリサイド層３９ｂと、が形成された半導体基板３１が得られる。このとき、このチタンシリサイド層３９ｂの下面がｎ＋型半導体領域３３の下面よりも下方に位置し、かつ、ポリシリコン膜３５全体はシリサイド化されず、シリサイド化されないポリシリコン膜３５が残存するように、前述した熱処理温度と熱処理時間とを設定する。ポリシリコン膜３５を残存させるとリーク電流の発生を良好に防止できる。
【００５４】
このようにして、チタンシリサイド層３９ｂは、その下部がｐ型半導体領域３２と接触し、その上部がｎ＋型半導体領域３３とに接触するように形成される。また、チタンシリサイド層３９ａとポリシリコン膜３５との２層構造から成る低抵抗化されたゲート電極が得られる。
【００５５】
続いて、再度、半導体基板３１の上面全体に上述したリンがドープされたシリコン酸化膜から成る層間絶縁膜３７ａを形成する。この層間絶縁膜３７ａは、第１の実施の形態と同様にして、例えば、ＣＶＤ法を使用して、８５０℃乃至１０００℃の処理温度で形成される。層間絶縁膜３７ａは、ゲート絶縁膜３４を構成するシリコン酸化膜の上面と、ポリシリコン膜３５の上面に形成されたチタンシリサイド層３９ａの上面と、ｎ＋型半導体領域３３の上面に形成されたチタンシリサイド層３９ｂの上面とを、それぞれ被覆する。
【００５６】
次に、図示しないマスクを使用して、層間絶縁膜３７ａに選択的にエッチング処理を施して、コンタクト孔３８を形成する（図６（ｄ）参照）。このコンタクト孔３８は、半導体基板３１の上面から見て、ソース領域を構成するｎ＋型半導体領域３３のほぼ中央部分に形成される。このコンタクト孔３８は、図７（ｄ）に示す従来のコンタクト孔１１８及び開孔部１１８ａと比較して、半導体基板３１の上面に凹部を形成しない分だけ浅く形成されている。コンタクト孔３８の底面には、半導体基板３１の上面、即ち、チタンシリサイド層３９ｂの中央部が露出する。
【００５７】
続いて、図６（ｄ）に示すように、例えば、スパッタ法や真空蒸着法等を用いて、例えば、Ａｌ合金の金属膜を半導体基板３１の表面全体に蒸着した後、フォトリソグラフィー技術を用いて、ソース電極４１を形成する。この金属膜は、層間絶縁膜３７ａに形成されているコンタクト孔３８の内側に埋設され、その下面はチタンシリサイド層３９ｂと接触する。この結果、金属膜は、チタンシリサイド層３９ｂを介して、ソース領域を構成するｎ＋型半導体領域３３と、ベース領域を構成するｐ型半導体領域３２とに、電気的に接続される。
【００５８】
さらに、例えば、ＣＶＤ法により、表面を保護するための酸化膜から成る保護膜４２を、ソース電極４１を構成する金属膜の上面に形成する。一方、半導体基板３１の下面、即ち、ドレイン領域を構成するｎ型半導体領域に、ドレイン電極４３を構成する、例えば、チタン等を積層して成る金属膜を、真空蒸着法等により形成する。このようにして、ソース・ベース短絡構造のＭＯＳＦＥＴが完成する。
【００５９】
以上説明したように、本実施の形態によっても、ソース電極を構成する金属膜が、チタンシリサイド層を介して、ソース領域とベース領域とに、電気的に接続される。このため、深いコンタクト孔に金属膜を埋設する必要がないので、金属膜のカバレッジ性が向上する。この結果、上記の半導体装置の構造を微細化した場合であっても、ソース電極を、ソース領域及びベース領域に対して、良好に接続することができる。さらに、ゲート電極の低抵抗化も達成される。
【００６０】
本発明は、上記の実施の形態に限定されず、その応用及び変形等は任意である。
例えば、上記実施の形態で製造される半導体装置を、ソース・ベース短絡構造のＭＯＳＦＥＴとして説明したが、他のソース・ベース短絡構造を有する半導体装置であってもよく、例えば、絶縁ゲート型バイポーラトランジスタＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等にも適用できる。
また、上記の実施の形態では、ｎ型半導体基板を使用して、ｎ＋型半導体領域から構成されるソース領域と、ｐ型半導体領域から構成されるベース領域と、から成るソース・ベース短絡構造を有するＭＯＳＦＥＴを製造すると説明した。しかし、使用する半導体基板は、ｎ型半導体基板に限定されず、例えば、ｐ型半導体基板を使用して反対導電型のソース・ベース短絡構造を有するＭＯＳＦＥＴを製造してもよい。
【００６１】
上記実施の形態で説明したソース・ベース短絡構造を有するＭＯＳＦＥＴの製造方法における各工程若しくは各処理は、上述した処理方法や処理条件に限定されるものではなく、同一の結果物が得られるものであれば他の処理方法や処理条件であってもよい。さらに、上記の製造方法の適用対象も、ソース・ベース短絡構造のＭＯＳＦＥＴに限定されず、ソース・ベース短絡構造を有する半導体装置であれば、適用可能である。
【００６２】
上記実施の形態では、高融点金属としてチタンＴｉを使用すると説明した。０．２５μｍルールのＭＯＳトランジスタではチタンシリサイドを、更に、ゲート長が短くなる次世代ＭＯＳトランジスタでは、細線効果を抑制するコバルトシリサイドを、それぞれ使用することが好ましい。細線効果とは、ゲート長が短くなるとシリサイド層の層抵抗が上昇する現象である。上述したように、シリサイド層の抵抗特性を考慮すると、高融点金属としては、チタンＴｉ若しくはコバルトＣｏが好ましいが、これらの金属に限定されるものではなく、他の金属を使用することも可能である。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、電気的特性及び信頼性の高いソース・ベース短絡構造を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の概略断面図である。
【図２】本発明の第１の実施の形態に係る製造工程の前半における半導体基板の断面構造を示す概略図である。
【図３】本発明の第１の実施の形態に係る製造工程の後半における半導体基板の断面構造を示す概略図である。
【図４】本発明の第２の実施の形態に係る半導体装置の概略断面図である。
【図５】本発明の第２の実施の形態に係る製造工程の前半における半導体基板の断面構造を示す概略図である。
【図６】本発明の第２の実施の形態に係る製造工程の後半における半導体基板の断面構造を示す概略図である。
【図７】従来のＭＯＳＦＥＴの製造工程における半導体基板の断面構造を示す概略図である。
【符号の説明】
１１  半導体基板
１２  ｐ型半導体領域
１３  ｎ＋型半導体領域
１４  ゲート絶縁膜
１５  ポリシリコン膜
１６  開孔部
１７  層間絶縁膜
１８  コンタクト孔
１９  シリサイド層
２１  ソース電極
２２  保護膜
２３  ドレイン電極
３１  半導体基板
３２  ｐ型半導体領域
３３  ｎ＋型半導体領域
３４  ゲート絶縁膜
３５  ポリシリコン膜
３６  開孔部
３７  層間絶縁膜
３７ａ  層間絶縁膜
３８  コンタクト孔
３９  シリサイド層
４１  ソース電極
４２  保護膜
４３  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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