(57)【要約】【課題】不揮発性メモリのスケーリングが進んだ場合にも、一つのメモリセルに多ビットの情報を保持させることが可能な半導体装置およびその製造方法を提供する。【解決手段】ＭＯＮＯＳトランジスタのチャネル部分に溝ＴＲ１を形成する。そして、ゲート絶縁膜１２０中のシリコン窒化膜１２２のうち、溝ＴＲ１を挟むソース側部分およびドレイン側部分を、電荷ＣＨ１，ＣＨ２を保持可能な第１および第２の電荷保持部として機能させる。このようにすれば、電荷ＣＨ１をトラップさせた後に電荷ＣＨ２をトラップさせる場合に、ゲート電極１３０のうち溝ＴＲ１内の部分１３０ａがシールドの役割を果たす。ゲート電極１３０に固定電位を与えておけば、電荷ＣＨ１の誘起する電界ＥＦ１の影響が第２の電荷保持部に及ばず、電荷ＣＨ２のトラップが妨げられることがないからである。【選択図】　　　　図１
2004088055.tif 000002
【特許請求の範囲】
【請求項１】
表面に溝を有する半導体基板と、
前記半導体基板内において前記表面に面して形成されたソース領域、前記ソース領域とは前記溝を介して離隔して、前記半導体基板内において前記表面に面して形成されたドレイン領域、前記表面のうち少なくとも前記ソース領域と前記ドレイン領域とに挟まれた部分の上に、前記溝に入り込むように形成されたゲート絶縁膜、および、前記ゲート絶縁膜上に、前記溝に入り込むように形成されたゲート電極を含むＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと
を備え、
前記ゲート絶縁膜中には、電荷を保持することが可能な第１および第２の電荷保持部が前記溝を挟むように形成されている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜、および、第２のシリコン酸化膜の順に積層された積層膜であって、
前記第１および第２の電荷保持部とは、前記シリコン窒化膜のうち前記溝を挟む、互いに対向する第１および第２の部分である
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ゲート絶縁膜のうち前記溝に入り込んだ部分には、前記第１および第２の電荷保持部は形成されない
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記半導体基板上には、他のソース領域、他のドレイン領域、他のゲート絶縁膜および他のゲート電極を有する他のＭＩＳトランジスタも形成されている
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記ゲート絶縁膜のうち前記溝に入り込んだ部分には、前記第１および第２の電荷保持部は形成されず、かつ、前記他のＭＩＳトランジスタの前記他のゲート絶縁膜が延在して形成されている
半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記第１および第２の電荷保持部は、前記ソース領域および前記ドレイン領域上に端部を有する
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第１および第２の電荷保持部の前記端部には、前記端部を覆う絶縁膜が形成された
半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記溝の上端部および底部の角部分は丸められている
半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記第１および第２の電荷保持部は、前記ゲート絶縁膜内に複数形成された島状領域である
半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記島状領域は、シリコンまたはシリコン窒化膜で構成される
半導体装置。
【請求項１１】
請求項１に記載の半導体装置であって、
前記第１および第２の電荷保持部は、前記溝の側面に隣接する前記ゲート絶縁膜内に形成された
半導体装置。
【請求項１２】
表面を有する半導体基板と、
前記半導体基板内において前記表面に面して形成されたソース領域、前記ソース領域とは離隔して、前記半導体基板内において前記表面に面して形成されたドレイン領域、前記表面のうち少なくとも前記ソース領域と前記ドレイン領域とに挟まれた部分の上に形成されたゲート絶縁膜、および、前記ゲート絶縁膜上に形成されたゲート電極を含むＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと
を備え、
前記ゲート絶縁膜中には、電荷を保持可能な第１および第２の電荷保持部が、前記ソース領域および前記ドレイン領域を結ぶ方向に互いに対向しつつ離隔して、形成されており、
前記ゲート絶縁膜のうち、前記第１および第２の電荷保持部に挟まれた部分の膜厚は、前記第１および第２の電荷保持部が形成された部分の膜厚よりも小さく、
前記第１および第２の電荷保持部の間には、前記ゲート電極が介在する
半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記第１および第２の電荷保持部はいずれもシリコン窒化膜であり、第１のシリコン酸化膜、前記シリコン窒化膜、および、第２のシリコン酸化膜が、この順に前記半導体基板上に積層された
半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記ゲート絶縁膜のうち、前記第１および第２の電荷保持部に挟まれた部分は、前記第１のシリコン酸化膜の延在した部分である
半導体装置。
【請求項１５】
請求項１２に記載の半導体装置であって、
前記第１および第２の電荷保持部のうち相互に対向する端部と前記ゲート電極との間に介在する絶縁膜が形成された
半導体装置。
【請求項１６】
請求項１２に記載の半導体装置であって、
前記第１および第２の電荷保持部はそれぞれ、前記ソース領域および前記ドレイン領域上に他の端部を有する
半導体装置。
【請求項１７】
請求項１６に記載の半導体装置であって、
前記第１および第２の電荷保持部の前記他の端部には、前記他の端部を覆う絶縁膜が形成された
半導体装置。
【請求項１８】
請求項１２に記載の半導体装置であって、
前記第１および第２の電荷保持部はいずれも、前記ゲート絶縁膜内に複数形成された島状領域である
半導体装置。
【請求項１９】
請求項１８に記載の半導体装置であって、
前記島状領域は、シリコンまたはシリコン窒化膜で構成される
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリのメモリセルに利用される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリのメモリセルに利用される半導体装置の一つに、図３５に示す構造のＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある。このＭＯＮＯＳトランジスタは、半導体基板１１０内に形成されたソース領域１１１ｓおよびドレイン領域１１１ｄと、半導体基板１１０上に形成されたゲート絶縁膜１２０と、ゲート絶縁膜１２０上に形成されたゲート電極１３０とを備える。
【０００３】
このうちゲート絶縁膜１２０は、シリコン酸化膜１２１、シリコン窒化膜１２２およびシリコン酸化膜１２３の順に積層された積層膜（ＯＮＯ膜）である。メモリセルとしてこのＭＯＮＯＳトランジスタにプログラム（書き込み）動作を行う場合、半導体基板１１０、ゲート電極１３０、ソース領域１１１ｓおよびドレイン領域１１１ｄの各部に適当な電圧を印加することにより、シリコン窒化膜１２２中の例えばドレイン領域１１１ｄ側に電子等の電荷ＣＨ１をトラップさせる。一方、イレース（消去）動作を行う場合も、上記各部に適当な電圧を印加することにより、トラップされている電荷ＣＨ１を引き抜く。
【０００４】
電荷ＣＨ１がトラップされている場合には、トラップされていない場合に比べてＭＯＮＯＳトランジスタのしきい値電圧に変化が生じる。よって、このしきい値電圧の変化を検出することにより、メモリセルに１ビットの情報が記憶されているか否かを判断する。
【０００５】
なお、図３６は、複数の図３５のＭＯＮＯＳトランジスタで構成された不揮発性メモリ１０１の上面図である。この不揮発性メモリ１０１においては、ソース領域１１１ｓおよびドレイン領域１１１ｄを含むソース／ドレイン領域１１１がビット線として機能し、ゲート電極１３０がワード線として機能する。なお、図３６中のメモリセルＣＬの部分における断面を示したのが図３５であり、メモリセルＣＬ中のデータ蓄積領域ＤＲに電荷ＣＨ１がトラップされることになる。
【０００６】
図３７および図３８はいずれも、図３６に示した不揮発性メモリ１０１のより具体的な構造の一例を示す斜視図である。図３７の不揮発性メモリ１０１Ａでは、隣接するメモリセルＣＬのうちソース領域１１１ｓおよびドレイン領域１１１ｄの部分に素子分離領域１４０が形成されている。この素子分離領域１４０下のソース領域１１１ｓおよびドレイン領域１１１ｄは、複数のメモリセル間で連続しており、ビット線として機能する。また、ゲート絶縁膜１２０は、チャネル長方向においてメモリセルごとに区切られている。
【０００７】
一方、図３８の不揮発性メモリ１０１Ｂでは、図３７中の素子分離領域１４０に相当する部分を有しない。また、ゲート絶縁膜１２０は、チャネル長方向においてメモリセルごとに区切られることはなく連続している。なお、図３７および図３８の不揮発性メモリ１０１Ａ，１０１Ｂではいずれも、ＭＯＮＯＳトランジスタ上に形成された層間絶縁膜１５０を、その下部構造の表示を遮らないよう透明化して図示している。
【０００８】
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００９】
【特許文献１】
米国特許第５７６８１９２号明細書
【特許文献２】
特開２００２−２６１４９号公報
【特許文献３】
特開平５−７５１３３号公報
【非特許文献１】
Ｉ．Ｂｌｏｏｍ　ｅｔ　ａｌ．，「ＮＲＯＭ　ａｎｅｗ　ｎｏｎ−ｖｏｌａｔｉｌｅ　ｍｅｍｏｒｙ　ｔｅｃｈｎｏｌｏｇｙ：ｆｒｏｍｄｅｖｉｃｅ　ｔｏ　ｐｒｏｄｕｃｔｓ」，（米国），Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ　Ｅｎｇｉｎｅｅｒｉｎｇ　５９（２００１），ｐｐ．２１３−２２３
【非特許文献２】
Ｂ．Ｅｉｔａｎ　ｅｔ　ａｌ．，「Ｃａｎ　ＮＲＯＭ，ａ　２−ｂｉｔ，Ｔｒａｐｐｉｎｇ　Ｓｔｏｒａｇｅ　ＮＶＭ　Ｃｅｌｌ，　Ｇｉｖｅ　ａ　Ｒｅａｌ　Ｃｈａｌｌｅｎｇｅ　ｔｏ　Ｆｌｏａｔｉｎｇ　Ｇａｔｅ　Ｃｅｌｌｓ？」（米国），ＳＳＤＭ１９９９
【非特許文献３】
Ｅ．Ｌｕｓｋｙ　ｅｔ　ａｌ．，「Ｅｌｅｃｔｒｏｎ　Ｄｉｓｃｈａｒｇｅ　Ｍｏｄｅｌ　ｏｆ　Ｌｏｃａｌｌｙ−Ｔｒａｐｐｅｄ　Ｃｈａｒｇｅ　ｉｎ　Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ（ＯＮＯ）Ｇａｔｅｓ　ｆｏｒ　ＮＲＯＭ　Ｎｏｎ−ＶｏｌａｔｉｌｅＳｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｙ　Ｄｅｖｉｃｅｓ」（米国），ＳＳＤＭ２００１
【非特許文献４】
Ｔ．Ｔｏｙｏｓｈｉｍａ　ｅｔ　ａｌ．，「０．１μｍ　Ｌｅｖｅｌ　Ｃｏｎｔａｃｔ　Ｈｏｌｅ　Ｐａｔｔｅｒｎ　Ｆｏｒｍａ−　ｔｉｏｎ　ｗｉｔｈ　ＫｒＦ　Ｌｉｔｈｏｇｒａｐｈｙ　ｂｙ　Ｒｅｓｏｌｕｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ　Ｌｉｔｈｏｇｒａ−ｐｈｙ　Ａｓｓｉｓｔｅｄ　ｂｙ　Ｃｈｅｍｉｃａｌ　Ｓｈｒｉｎｋ（ＲＥＬＡＣＳ）」ＩＥＤＭ１９９８，ｐ．３３３
【非特許文献５】
Ｊ．Ｄｅ　Ｂｌａｕｗｅ　ｅｔ　ａｌ．，「Ｓｉ−Ｄｏｔ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｄｅｖｉｃｅ」（米国），Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　２００１　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，２００１，ｐｐ．５１８−５１９
【００１０】
【発明が解決しようとする課題】
図３９に示すように、不揮発性メモリ１０１のメモリセルたるＭＯＮＯＳトランジスタ（図３５のＭＯＮＯＳトランジスタと同様の構造であるが、さらにサイドウォール絶縁膜１６０を備えている）のチャネル長がスケーリングの進行（素子の微細化）により短くなったとしても、トラップされた電荷ＣＨ１の誘起する電界ＥＦ１の実効的な範囲は変わることがない。
【００１１】
さて、このＭＯＮＯＳトランジスタにおいては、シリコン窒化膜１２２中のドレイン領域１１１ｄ側にだけ電荷ＣＨ１をトラップさせるだけではなく、ソース領域１１１ｓ側にも電荷をトラップさせることが可能である。そこで、ソース／ドレインのそれぞれの側に電荷をトラップさせれば、一つのメモリセルで２ビットの情報を保持することが可能となる。
【００１２】
図４０のうち上側のＭＯＮＯＳトランジスタは、ソース／ドレインのそれぞれの側に電荷をトラップさせた場合を示している。ここでは、ドレイン領域１１１ｄ側にトラップさせた電荷ＣＨ１をｂｉｔ１と表示し、ソース領域１１１ｓ側にトラップさせた電荷ＣＨ２をｂｉｔ２と表示している。
【００１３】
さて、図４０のうち下側に示すように、ソース／ドレインの両側に電荷をトラップさせる場合も、スケーリングによりチャネル長が短くなる。このとき、ソース／ドレインのそれぞれの側に電荷をトラップさせようとすると、最初にトラップされた電荷ＣＨ１の誘起する電界ＥＦ１の斥力により、電荷ＣＨ２のトラップが妨げられる場合がある（図４０中の電荷ＣＨ２ａ）。よって、従来の半導体装置の構造のままでは、スケーリングが進んだときに、一つのメモリセルに多ビットの情報を保持させることが困難となる。
【００１４】
そこで、この発明の課題は、不揮発性メモリのスケーリングが進んだ場合にも、一つのメモリセルに多ビットの情報を保持させることが可能な半導体装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明は、表面に溝を有する半導体基板と、前記半導体基板内において前記表面に面して形成されたソース領域、前記ソース領域とは前記溝を介して離隔して、前記半導体基板内において前記表面に面して形成されたドレイン領域、前記表面のうち少なくとも前記ソース領域と前記ドレイン領域とに挟まれた部分の上に、前記溝に入り込むように形成されたゲート絶縁膜、および、前記ゲート絶縁膜上に、前記溝に入り込むように形成されたゲート電極を含むＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備え、前記ゲート絶縁膜中には、電荷を保持することが可能な第１および第２の電荷保持部が前記溝を挟むように形成されている半導体装置である。
【００１６】
請求項２に記載の発明は、請求項１に記載の半導体装置であって、前記ゲート絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜、および、第２のシリコン酸化膜の順に積層された積層膜であって、前記第１および第２の電荷保持部とは、前記シリコン窒化膜のうち前記溝を挟む、互いに対向する第１および第２の部分である半導体装置である。
【００１７】
請求項３に記載の発明は、請求項１に記載の半導体装置であって、前記ゲート絶縁膜のうち前記溝に入り込んだ部分には、前記第１および第２の電荷保持部は形成されない半導体装置である。
【００１８】
請求項４に記載の発明は、請求項１に記載の半導体装置であって、前記半導体基板上には、他のソース領域、他のドレイン領域、他のゲート絶縁膜および他のゲート電極を有する他のＭＩＳトランジスタも形成されている半導体装置である。
【００１９】
請求項５に記載の発明は、請求項４に記載の半導体装置であって、前記ゲート絶縁膜のうち前記溝に入り込んだ部分には、前記第１および第２の電荷保持部は形成されず、かつ、前記他のＭＩＳトランジスタの前記他のゲート絶縁膜が延在して形成されている半導体装置である。
【００２０】
請求項６に記載の発明は、請求項１に記載の半導体装置であって、前記第１および第２の電荷保持部は、前記ソース領域および前記ドレイン領域上に端部を有する半導体装置である。
【００２１】
請求項７に記載の発明は、請求項６に記載の半導体装置であって、前記第１および第２の電荷保持部の前記端部には、前記端部を覆う絶縁膜が形成された半導体装置である。
【００２２】
請求項８に記載の発明は、請求項１に記載の半導体装置であって、前記溝の上端部および底部の角部分は丸められている半導体装置である。
【００２３】
請求項９に記載の発明は、請求項１に記載の半導体装置であって、前記第１および第２の電荷保持部は、前記ゲート絶縁膜内に複数形成された島状領域である半導体装置である。
【００２４】
請求項１０に記載の発明は、請求項９に記載の半導体装置であって、前記島状領域は、シリコンまたはシリコン窒化膜で構成される半導体装置である。
【００２５】
請求項１１に記載の発明は、請求項１に記載の半導体装置であって、前記第１および第２の電荷保持部は、前記溝の側面に隣接する前記ゲート絶縁膜内に形成された半導体装置である。
【００２６】
請求項１２に記載の発明は、表面を有する半導体基板と、前記半導体基板内において前記表面に面して形成されたソース領域、前記ソース領域とは離隔して、前記半導体基板内において前記表面に面して形成されたドレイン領域、前記表面のうち少なくとも前記ソース領域と前記ドレイン領域とに挟まれた部分の上に形成されたゲート絶縁膜、および、前記ゲート絶縁膜上に形成されたゲート電極を含むＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備え、前記ゲート絶縁膜中には、電荷を保持可能な第１および第２の電荷保持部が、前記ソース領域および前記ドレイン領域を結ぶ方向に互いに対向しつつ離隔して、形成されており、前記ゲート絶縁膜のうち、前記第１および第２の電荷保持部に挟まれた部分の膜厚は、前記第１および第２の電荷保持部が形成された部分の膜厚よりも小さく、前記第１および第２の電荷保持部の間には、前記ゲート電極が介在する半導体装置である。
【００２７】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、チャネル部分に溝が形成され、ゲート絶縁膜中のシリコン窒化膜が電荷保持部として溝を挟むように形成された構造のＭＯＮＯＳトランジスタを備える半導体装置である。
【００２８】
図１は、本実施の形態に係る半導体装置の備えるＭＯＮＯＳトランジスタを示す図である。図１に示すように、このＭＯＮＯＳトランジスタは、シリコン基板等の半導体基板１１０内に形成されたソース領域１１１ｓおよびドレイン領域１１１ｄと、半導体基板１１０上に形成されたゲート絶縁膜１２０と、ゲート絶縁膜１２０上に形成されたゲート電極１３０とを備える。このうちゲート絶縁膜１２０は、シリコン酸化膜１２１、シリコン窒化膜１２２およびシリコン酸化膜１２３の順に積層された積層膜である。
【００２９】
さて、本実施の形態においては、半導体基板１１０の表面のうちソース領域１１１ｓおよびドレイン領域１１１ｄ間のチャネル部分に、溝ＴＲ１が形成されている。また、ゲート絶縁膜１２０およびゲート電極１３０は、いずれも溝ＴＲ１に入り込むように形成されている。そして、シリコン窒化膜１２２のうち、溝ＴＲ１を挟む、互いに対向するソース側部分およびドレイン側部分が、電荷ＣＨ１，ＣＨ２を保持することが可能な第１および第２の電荷保持部として機能する。
【００３０】
このように、チャネル中央付近に溝ＴＲ１を形成し、溝ＴＲ１内にゲート電極１３０が入り込むように形成されておれば、第１の電荷保持部に電荷ＣＨ１をトラップさせた後に第２の電荷保持部に電荷ＣＨ２をトラップさせる場合に、ゲート電極のうち溝ＴＲ１内の部分１３０ａがシールドの役割を果たす。
【００３１】
ＭＯＮＯＳトランジスタにプログラム動作およびイレース動作を行う場合は、ゲート電極１３０に例えば０［Ｖ］や３［Ｖ］といった固定電位が与えられる。これにより、第１の電荷保持部の電荷ＣＨ１の誘起する電界ＥＦ１の影響が第２の電荷保持部に及ぶことがなく、スケーリングが進んだ場合であっても第２の電荷保持部への電荷ＣＨ２のトラップが妨げられることがないからである。
【００３２】
よって、このＭＯＮＯＳトランジスタを不揮発性メモリのメモリセルに適用すれば、不揮発性メモリのスケーリングが進んだ場合にも、一つのメモリセルに多ビットの情報を保持させることが可能な半導体装置を実現できる。もちろん、図１に記載のＭＯＮＯＳトランジスタを複数、半導体基板１１０上に形成し、図３６〜図３８のようにアレイ状に配置すれば、複数のメモリセルからなる不揮発性メモリを構成できる。
【００３３】
メモリセルとして、このＭＯＮＯＳトランジスタにプログラム動作およびイレース動作を行う場合は、図３５に示したのと同様にして、半導体基板１１０、ゲート電極１３０、ソース領域１１１ｓおよびドレイン領域１１１ｄの各部に適当な電圧を印加することにより行えばよい。なお、ソース領域１１１ｓおよびドレイン領域１１１ｄの電位を浮遊状態とし、ゲート電極１３０と半導体基板１１０との間に所定の電位差を与えれば、第１および第２の電荷保持部にトラップされた電荷ＣＨ１，ＣＨ２を一括してゲート電極１３０もしくはチャネル側の半導体基板１１０に引き抜くことが可能であり、一括消去時に便利となる。また、トラップさせる電荷ＣＨ１，ＣＨ２は電子に限られるわけではなく、例えば正孔であってもよい。
【００３４】
なお、ソース領域１１１ｓおよびドレイン領域１１１ｄ間に溝ＴＲ１が形成されているので、実効チャネル長ＬＧが大きくなり、パンチスルーへの耐性も向上する。
【００３５】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の一例である。
【００３６】
まず、図２に示すように、半導体基板１１０上に、フォトレジストやシリコン酸化膜、シリコン窒化膜等のマスク２０１を形成し、これに開口部ＯＰ１を設けて半導体基板１１０の表面に溝ＴＲ１を異方性エッチングにより形成する。
【００３７】
次に、ウェル形成やチャネルドープなどを行う。その後、図３に示すように、フォトレジスト等のマスク２０２を形成して、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域１１１ｓａ，１１１ｄａを不純物注入ＩＰ１により、半導体基板１１０内において表面に面した位置に、両者間に溝ＴＲ１を挟むようにして形成する。この後、同様にしてＬＤＤ領域１１１ｓａ，１１１ｄａよりも高濃度の不純物注入を行って、ソース領域１１１ｓおよびドレイン領域１１１ｄを形成する。
【００３８】
そして、半導体基板１１０上にゲート絶縁膜１２０を形成する（図４）。ここで、ゲート絶縁膜１２０は、シリコン酸化膜１２１、シリコン窒化膜１２２、および、シリコン酸化膜１２３の順に積層された積層膜であるが、本実施の形態においては、シリコン窒化膜１２２を素子分離領域１４０形成用のマスクとして用いる。
【００３９】
すなわち、シリコン酸化膜１２１およびシリコン窒化膜１２２を形成し終えた段階で、フォトリソグラフィ技術およびエッチング技術によりシリコン酸化膜１２１およびシリコン窒化膜１２２にパターニングを施す。そして、パターニングされたシリコン酸化膜１２１およびシリコン窒化膜１２２をマスクとして用いて、ソース領域１１１ｓおよびドレイン領域１１１ｄ内に、素子分離領域１４０を例えばＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法等により形成する。そして、半導体基板１１０上の全面にシリコン酸化膜１２３を形成する。
【００４０】
なお、素子分離領域１４０の形成工程の後に別工程としてシリコン酸化膜１２３を形成してもよいし、あるいは素子分離領域１４０をＬＯＣＯＳ法で形成する際にシリコン窒化膜１２２の表面が同時に熱酸化される場合には、素子分離領域１４０とシリコン酸化膜１２３とを一つの酸化工程で形成してもよい。例えばランプ酸化法の一種たるＩＳＳＧ（Ｉｎ−Ｓｉｔｕ　Ｓｔｅａｍ　Ｇｅｎｅｒａｔｉｏｎ）によれば、素子分離領域１４０とシリコン酸化膜１２３とを一工程内で形成することが可能である。
【００４１】
その後、ゲート絶縁膜１２３上にゲート電極１３０を形成すれば、実施の形態１において示したＭＯＮＯＳトランジスタが完成する。
【００４２】
このようにすれば、実施の形態１に係る半導体装置を製造することができる。また、シリコン酸化膜１２１およびシリコン窒化膜１２２をマスクとして用いて素子分離領域１４０を形成するので、新たにマスク形成することなく素子分離領域１４０をゲート絶縁膜１２０の形成途中に形成できる。よって、製造工程が簡略化でき、低コスト化が図れる。
【００４３】
なお、本実施の形態においては、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成を先に行った後、ソース領域１１１ｓおよびドレイン領域１１１ｄを形成する場合について説明した。
【００４４】
しかし、ソース領域１１１ｓおよびドレイン領域１１１ｄの形成後に、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成を行っても良い。
【００４５】
その場合には、半導体基板１１０上にフォトレジスト等のマスクを形成して、まずＬＤＤ領域を含まないソース領域およびドレイン領域が形成されるようそのマスクをパターニングする。その後に不純物注入を行って、比較的高濃度のソース領域およびドレイン領域を形成する。
【００４６】
次に、そのマスクのサイズをレジストアッシング等により必要な分だけシュリンクさせる（小さくする）。その後、不純物注入を行って、比較的低濃度のＬＤＤ領域を形成する。
【００４７】
このようにすれば、ソース領域１１１ｓおよびドレイン領域１１１ｄの形成後に、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成が行える。
【００４８】
なお、先述の場合と同様、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成を先に行った後、ソース領域１１１ｓおよびドレイン領域１１１ｄを形成する場合の他の例としては、ＲＥＬＡＣＳ（Ｒｅｓｏｌｕｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ　Ｌｉｔｈｏｇｒａｐｈｙ　Ａｓｓｉｓｔｅｄ　ｂｙＣｈｅｍｉｃａｌ　Ｓｈｒｉｎｋ）技術を利用した方法が考えられる（ＲＥＬＡＣＳ技術については、上記非特許文献４を参照のこと）。
【００４９】
すなわちこの場合は、半導体基板１１０上にフォトレジスト等のマスクを形成して、まずＬＤＤ領域が形成されるようそのマスクをパターニングする。その後に不純物注入を行って、比較的低濃度のＬＤＤ領域を形成する。
【００５０】
次に、そのマスクのサイズをＲＥＬＡＣＳ技術により必要な分だけ拡大させる（大きくする）。その後、不純物注入を行って、比較的高濃度のソース領域およびドレイン領域を形成する。
【００５１】
このようにすれば、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成後に、ソース領域１１１ｓおよびドレイン領域１１１ｄの形成が行える。
【００５２】
また、上記においては、マスクとしてフォトレジストを採用する場合を示したが、下地や周りに露出している材料とのエッチング選択比が確保できる材料であれば、シリコン酸化膜やシリコン窒化膜、ポリシリコン等もマスクに採用してよい。
【００５３】
これらの材料を用いて、ソース領域１１１ｓおよびドレイン領域１１１ｄの形成後に、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成を行う場合には、シュリンク時に等方性エッチングを採用すればよい。また、逆に、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成後に、ソース領域１１１ｓおよびドレイン領域１１１ｄの形成を行う場合には、マスクサイズ拡大時にマスクと同じ材料の堆積とエッチバックとを行ってサイドウォール形成を行えばよい。
【００５４】
マスクの材料には、下地材料や前後の工程を考慮して、適切なものを選択すればよい。
【００５５】
また、本実施の形態においては、図４に示したようにシリコン窒化膜１２２を素子分離領域１４０形成用のマスクとして用いたが、もちろん素子分離領域１４０形成用のマスクはシリコン窒化膜１２２に限られるわけではない。
【００５６】
すなわち、一般的に行われるように、半導体基板１１０上にフォトレジストを形成し、これをパターニングしてマスクとし、素子分離領域１４０をＬＯＣＯＳ法等にて形成してもよい。
【００５７】
また、溝ＴＲ１を先に形成し、素子分離領域１４０を後に形成することも必須ではない。よって、素子分離領域１４０を予め形成した半導体基板１１０を用意し、その基板に溝ＴＲ１を形成してもよい。
【００５８】
ただし、本実施の形態のように、溝ＴＲ１を先に、素子分離領域１４０を後に形成して、ゲート絶縁膜１２０中のシリコン窒化膜１２２を素子分離領域１４０形成用のマスクとして用いれば、無駄な工程が省けるという利点がある。
【００５９】
＜実施の形態３＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の他の一例である。
【００６０】
まず、半導体基板１１０上にダミー膜（例えばシリコン酸化膜）２０３を形成し、その上にさらにダミー膜２０３に対してエッチング選択性を有する第１のマスク膜（例えばシリコン窒化膜）２０４を形成する（図５）。なお、図５〜図１３においてダミー膜２０３の符号に（１２０）と並記しているのは、実施の形態７においてもこれらの図を用いるためであり、本実施の形態においては（１２０）との並記部分は無視してよい。
【００６１】
次に、フォトレジスト２０５を形成し、これにパターニングを行って開口部ＯＰ２を設ける（図６）。そして、ダミー膜２０３および第１のマスク膜２０４に異方性エッチングを施す。これにより素子分離領域が形成されるべき領域ＡＲ１に開口部が形成される（図７）。
【００６２】
続いて、フォトレジスト２０５を除去し、領域ＡＲ１の開口部に露出する半導体基板１１０の表面に素子分離領域１４０を例えばＬＯＣＯＳ法等により形成する（図８）。そして、第１のマスク膜２０４に対してエッチング選択性を有する層間絶縁膜（例えばシリコン酸化膜）１５０を、半導体基板１１０上の全面に形成して、その表面をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で研磨し、第１のマスク膜２０４を露出させる。これにより、層間絶縁膜１５０が領域ＡＲ１の開口部内に埋め込まれる（図９）。そして、エッチング選択性を利用して、層間絶縁膜１５０およびダミー膜２０３を残しつつ第１のマスク膜２０４をエッチングにより除去する（図１０）。
【００６３】
次に、層間絶縁膜１５０およびダミー膜２０３上に、この両者に対してエッチング選択性を有する第２のマスク膜（例えばシリコン窒化膜）を形成して、これにエッチバックを施すことにより、第１のマスク膜２０４の除去部分においてサイドウォール膜２０６を形成する（図１１）。
【００６４】
そして、層間絶縁膜１５０およびサイドウォール膜２０６をマスクとしつつエッチングを行い、溝ＴＲ１を形成する（図１２）。その後、溝ＴＲ１内にサイドウォール膜２０６に対してエッチング選択性を有するＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）２０７を埋め込む（図１３）。
【００６５】
続いて、エッチング選択性を利用して、ＳＯＧ２０７、ダミー膜２０３および層間絶縁膜１５０を残しつつサイドウォール膜２０６をエッチングにより除去する。そして、ＳＯＧを除去する（図１４）。ＳＯＧは、熱酸化法等で形成されたシリコン酸化膜に比べてエッチング速度が速いという特性を有している。よって、ＳＯＧを用いることで、層間絶縁膜１５０およびダミー膜２０３を残しつつＳＯＧ２０７だけを除去することが可能である。
【００６６】
これにより半導体基板１１０に溝ＴＲ１が形成された状態となるので、この後、ダミー膜２０３を除去すれば、実施の形態２における図３以降の工程を行うことで、実施の形態１に係る半導体装置を製造することが可能となる。
【００６７】
本実施の形態によれば、層間絶縁膜１５０およびサイドウォール膜２０６をマスクとしつつ溝ＴＲ１を形成し、その後、サイドウォール膜２０６、ＳＯＧ２０７およびダミー膜２０３を除去する。よって、素子分離領域１４０を形成した後に溝ＴＲ１を形成することができる。
【００６８】
＜実施の形態４＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、ゲート絶縁膜１２０のうち溝ＴＲ１に入り込んだ部分には、電荷保持部たるシリコン窒化膜１２２が形成されない構造のＭＯＮＯＳトランジスタを備える半導体装置である。
【００６９】
図１５は、本実施の形態に係る半導体装置の備えるＭＯＮＯＳトランジスタを示す図である。図１５に示すように、このＭＯＮＯＳトランジスタにおいては、溝ＴＲ１内にはゲート絶縁膜１２０が形成されず、その代わりに新たなゲート絶縁膜（例えばシリコン酸化膜）１２４が形成されている。その他の構成は図１に示したＭＯＮＯＳトランジスタと同様のため、説明を省略する。
【００７０】
このように、ゲート絶縁膜１２０のうち溝ＴＲ１に入り込んだ部分に、電荷保持部たるシリコン窒化膜１２２が形成されていなければ、溝ＴＲ１部分のゲート絶縁膜１２４の膜厚を薄くすることができる。よって、溝ＴＲ１部分におけるチャネル生成に必要なゲート電圧の値を低く抑えることができる。
【００７１】
また、図１６に示すように、半導体基板１１０上に、ソース領域２１１ｓ、ドレイン領域２１１ｄ、ゲート絶縁膜１２５、ゲート電極２３０、およびサイドウォール絶縁膜２３１を有する他のＭＩＳトランジスタも形成されておれば、図１５の新たなゲート絶縁膜１２４の代わりに、ゲート絶縁膜１２５を溝ＴＲ１内に延在して形成してもよい。
【００７２】
半導体基板１１０上に他のＭＩＳトランジスタが形成されておれば、ＭＯＮＯＳトランジスタを例えばメモリセルに用い、他のＭＩＳトランジスタを論理回路の構成素子に用いるシステムＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）として構成することが可能である。
【００７３】
そして、他のＭＩＳトランジスタのゲート絶縁膜１２５を溝ＴＲ１内に延在して形成することで、ＭＯＮＯＳトランジスタのゲート絶縁膜のうち溝ＴＲ１に入り込んだ部分の材質を、他のゲート絶縁膜１２５の材質と同じくすることができ、例えば高誘電率絶縁膜を溝ＴＲ１部分に採用することが可能となる。
【００７４】
＜実施の形態５＞
本実施の形態は、実施の形態４に係る半導体装置の製造方法の一例である。
【００７５】
まず、図１７に示すように、溝ＴＲ１の形成に先立って半導体基板１１０上に、シリコン酸化膜１２１、シリコン窒化膜１２２、およびシリコン酸化膜を順に積層し、ゲート絶縁膜１２０を形成する。そして、ゲート絶縁膜１２０上にフォトレジスト等のマスク２０８を形成し、これに開口部ＯＰ３を設ける。
【００７６】
そして、ゲート絶縁膜１２０のうち開口部ＯＰ３に露出する部分をもエッチングしつつ、異方性エッチングにより半導体基板１１０の表面に溝ＴＲ１を形成する。その後、マスク２０８を除去し、必要であればチャネル部分に斜め回転注入法により不純物注入ＩＰ２を行う（図１８）。なお、しきい値電圧の設定如何によって、不純物注入ＩＰ２を行うかどうかを決定すればよい。
【００７７】
次に、溝ＴＲ１内に新たなゲート絶縁膜１２４を形成する（図１９）。ゲート絶縁膜１２４をシリコン酸化膜で構成する場合には、熱酸化法やランプ酸化法（あるいはＲＴＯ法：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｏｘｉｄａｔｉｏｎ　Ｍｅｔｈｏｄ）を採用すればよい。
【００７８】
この後、図２０に示すように、フォトレジスト等のマスク２０２を形成して、ＬＤＤ領域１１１ｓａ，１１１ｄａを不純物注入ＩＰ１により、半導体基板１１０内において表面に面した位置に、両者間に溝ＴＲ１を挟むようにして形成する。この後、同様にしてＬＤＤ領域１１１ｓａ，１１１ｄａよりも高濃度の不純物注入を行って、ソース領域１１１ｓおよびドレイン領域１１１ｄを形成する。
【００７９】
その後、マスク２０２を除去してゲート絶縁膜１２０上にゲート電極１３０を形成すれば、図１５に示すＭＯＮＯＳトランジスタを製造することができる。
【００８０】
なお、図３７のような素子分離領域１４０を有する構造を製造する場合には、例えば図１７の段階よりも前に、シリコン酸化膜１２１およびシリコン窒化膜１２２を形成し終えた段階で、フォトリソグラフィ技術およびエッチング技術によりシリコン酸化膜１２１およびシリコン窒化膜１２２にパターニングを施しておく。そして、パターニングされたシリコン酸化膜１２１およびシリコン窒化膜１２２をマスクとして用いて、素子分離領域１４０を例えばＬＯＣＯＳ法等により形成しておけばよい。また、素子分離領域１４０の形成前にソース領域１１１ｓおよびドレイン領域１１１ｄを形成しておいてもよい。
【００８１】
また、図１６に示すＭＯＮＯＳトランジスタを製造する場合には、例えば図１８の段階後にゲート絶縁膜１２５を半導体基板１１０上の全面に形成し、その後、ソース／ドレインの形成を経て、ゲート電極１３０、２３０を一つのパターニングプロセスで形成すればよい。
【００８２】
なお、ＬＤＤ領域とソース／ドレインの形成の先後については、実施の形態２において説明したように、いずれであってもよい。
【００８３】
＜実施の形態６＞
本実施の形態は、実施の形態４に係る半導体装置の製造方法の他の一例である。なお、本実施の形態では、図３７のような素子分離領域１４０を有する構造を製造する場合を想定している。
【００８４】
まず、半導体基板１１０上にシリコン酸化膜１２１およびシリコン窒化膜１２２を形成する。その後、シリコン窒化膜１２２上にフォトレジスト等のマスク２０９を形成し、素子分離領域１４０を形成する領域が開口するよう開口部ＯＰ４をマスク２０９に設ける（図２１）。
【００８５】
次に、マスク２０９を用いて開口部ＯＰ４に露出するシリコン酸化膜１２１およびシリコン窒化膜１２２をエッチングにより除去し、マスク２０９を除去する。そして、不純物注入ＩＰ３を行い（図２２）、半導体基板１１０内にソース領域１１１ｓｂおよびドレイン領域１１１ｄｂを形成する。
【００８６】
続いて、シリコン酸化膜１２１およびシリコン窒化膜１２２をマスクとして用いて、ソース領域１１１ｓｂおよびドレイン領域１１１ｄｂ内に、素子分離領域１４０を例えばＬＯＣＯＳ法等により形成する（図２３）。その後、シリコン窒化膜１２２および素子分離領域１４０上にフォトレジスト等のマスク２１０を形成し、これに開口部ＯＰ５を設ける（図２４）。
【００８７】
次に、シリコン酸化膜１２１およびシリコン窒化膜１２２のうち開口部ＯＰ５に露出する部分をもエッチングしつつ、異方性エッチングにより半導体基板１１０の表面に溝ＴＲ１を形成する。そして、マスク２１０を除去し、必要であればチャネル部分に斜め回転注入法により不純物注入ＩＰ２を行う（図２５）。しきい値電圧の設定如何によって、不純物注入ＩＰ２を行うかどうかを決定すればよい。なお、図２５は、図２４内の領域ＡＲ２を拡大表示したものである。
【００８８】
その後、半導体基板１１０上の全面に、熱酸化法等によりシリコン酸化膜１２３および１２４を形成し（図２６）、ゲート絶縁膜１２３および１２４上にゲート電極１３０を形成する。このようにすれば、図１５に示すＭＯＮＯＳトランジスタを製造することができる。また、図１６に示すＭＯＮＯＳトランジスタを製造する場合には、例えば図２６においてシリコン酸化膜１２３および１２４の代わりに、他のＭＩＳトランジスタのゲート絶縁膜１２５を形成してもよい。
【００８９】
このようにすれば、実施の形態２におけると同様、シリコン酸化膜１２１およびシリコン窒化膜１２２をマスクとして用いて素子分離領域１４０を形成するので、新たにマスク形成することなく素子分離領域１４０をゲート絶縁膜１２０の形成途中に形成できる。よって、製造工程が簡略化でき、低コスト化が図れる。
【００９０】
もちろん、実施の形態２において説明したように、素子分離領域１４０形成用のマスクはシリコン窒化膜１２２に限られるわけではない。そして、溝ＴＲ１の形成を素子分離領域１４０の形成後に行うことも必須ではない。
【００９１】
＜実施の形態７＞
本実施の形態も、実施の形態４に係る半導体装置の製造方法の他の一例である。なお、本実施の形態は、実施の形態３におけるダミー膜２０３の代わりに、ゲート絶縁膜１２０を最初から形成しておくようにした製造方法である。よって、実施の形態３において示された図５〜図１３を用いて説明を行うが、以下では、図５〜図１３において、ダミー膜２０３に代わってゲート絶縁膜１２０が形成されているものとする。
【００９２】
まず、半導体基板１１０上に、シリコン酸化膜１２１、シリコン窒化膜１２２およびシリコン酸化膜１２３の積層膜たるゲート絶縁膜１２０を形成する。そして、その上にさらにシリコン酸化膜１２３に対してエッチング選択性を有する第１のマスク膜（例えばシリコン窒化膜）２０４を形成する（図５）。
【００９３】
次に、フォトレジスト２０５を形成し、これにパターニングを行って開口部ＯＰ２を設ける（図６）。そして、ゲート絶縁膜１２０および第１のマスク膜２０４に異方性エッチングを施す。これにより素子分離領域が形成されるべき領域ＡＲ１に開口部が形成される（図７）。
【００９４】
続いて、フォトレジスト２０５を除去し、領域ＡＲ１の開口部に露出する半導体基板１１０の表面に素子分離領域１４０を例えばＬＯＣＯＳ法等により形成する（図８）。そして、第１のマスク膜２０４に対してエッチング選択性を有する層間絶縁膜（例えばシリコン酸化膜）１５０を、半導体基板１１０上の全面に形成して、その表面をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で研磨し、第１のマスク膜２０４を露出させる。これにより、層間絶縁膜１５０が領域ＡＲ１の開口部内に埋め込まれる（図９）。そして、エッチング選択性を利用して、層間絶縁膜１５０およびゲート絶縁膜１２０を残しつつ第１のマスク膜２０４をエッチングにより除去する（図１０）。
【００９５】
次に、層間絶縁膜１５０およびシリコン酸化膜１２３上に、この両者に対してエッチング選択性を有する第２のマスク膜（例えばシリコン窒化膜）を形成して、これにエッチバックを施すことにより、第１のマスク膜２０４の除去部分においてサイドウォール膜２０６を形成する（図１１）。
【００９６】
そして、層間絶縁膜１５０およびサイドウォール膜２０６をマスクとしつつエッチングを行い、溝ＴＲ１を形成する（図１２）。その後、溝ＴＲ１内にサイドウォール膜２０６に対してエッチング選択性を有するＳＯＧ２０７を埋め込む（図１３）。
【００９７】
続いて、エッチング選択性を利用して、ＳＯＧ２０７、ゲート絶縁膜１２０および層間絶縁膜１５０を残しつつサイドウォール膜２０６をエッチングにより除去する。そして、ＳＯＧを除去する。この状態を示すのが図２７である。これにより半導体基板１１０に溝ＴＲ１およびゲート絶縁膜１２０が形成された状態となるので、実施の形態５における図１８以降の工程を行うことで、実施の形態４に係る半導体装置を製造することが可能となる。
【００９８】
本実施の形態によれば、層間絶縁膜１５０およびサイドウォール膜２０６をマスクとしつつ溝ＴＲ１を形成し、その後、サイドウォール膜２０６、ＳＯＧ２０７を除去する。よって、素子分離領域１４０を形成した後に溝ＴＲ１を形成することができる。
【００９９】
＜実施の形態８＞
本実施の形態は、実施の形態４に係る半導体装置の変形例であって、ゲート絶縁膜１２０のうち第１および第２の電荷保持部たるシリコン窒化膜１２２が、ソース領域１１１ｓおよびドレイン領域１１１ｄ上に端部を有する構造のＭＯＮＯＳトランジスタを備える半導体装置である。
【０１００】
図２８は、本実施の形態に係る半導体装置の備えるＭＯＮＯＳトランジスタを示す図である。図２８に示すように、このＭＯＮＯＳトランジスタにおいては、シリコン窒化膜１２２およびその上のシリコン酸化膜１２３がソース領域１１１ｓおよびドレイン領域１１１ｄ上で終端している。その他の構成は図１５に示したＭＯＮＯＳトランジスタと同様のため、説明を省略する。
【０１０１】
このように、シリコン窒化膜１２２がソース領域１１１ｓおよびドレイン領域１１１ｄ上で終端しておれば、このＭＯＮＯＳトランジスタが連続して複数のメモリセルとして形成され、隣接するトランジスタ間でゲート絶縁膜１２０内のシリコン酸化膜１２１を共有する場合であっても、メモリセルごとに第１および第２の電荷保持部が絶縁される。よって、メモリセル間で電荷ＣＨ１，ＣＨ２の移動が生じることはない。
【０１０２】
シリコン窒化膜１２２にトラップされた電荷が移動することは考えにくいが、メモリセルごとに第１および第２の電荷保持部を絶縁しておくことで、電荷ＣＨ１，ＣＨ２の移動範囲を確実に限定することが可能となる。これにより、ＭＯＮＯＳトランジスタのしきい値分布の広がりも抑制することができる。
【０１０３】
なお、図２９に示すように、第１および第２の電荷保持部たるシリコン窒化膜１２２の終端部分には、終端部分を覆う絶縁膜（例えばシリコン酸化膜）１２６が形成されていてもよい。これにより、ゲート電極１３０がシリコン窒化膜１２２の終端部分にまで延在している場合であっても、シリコン窒化膜１２２に保持された電荷ＣＨ１，ＣＨ２がゲート電極１３０内に移動することを防止できる。
【０１０４】
＜実施の形態９＞
本実施の形態は、実施の形態８に係る半導体装置の製造方法の一例である。
【０１０５】
本実施の形態においては、実施の形態５に係る半導体装置の製造方法と同様にして、図１７〜図１９に示す工程を行う。この後、図３０に示すように、フォトレジスト等のマスク２０２を形成して、ＬＤＤ領域１１１ｓａ，１１１ｄａの形成領域を開口する。そして、開口した部分のシリコン酸化膜１２３およびシリコン窒化膜１２２をエッチングにより除去し、電荷保持部がソース領域およびドレイン領域上で終端するようにする。
【０１０６】
この後、マスク２０２を残したまま不純物注入ＩＰ１を行ってＬＤＤ領域１１１ｓａ，１１１ｄａを形成する。この後、同様にしてＬＤＤ領域１１１ｓａ，１１１ｄａよりも高濃度の不純物注入を行って、ソース領域１１１ｓおよびドレイン領域１１１ｄを形成する。
【０１０７】
その後、マスク２０２を除去してゲート絶縁膜１２０上にゲート電極１３０を形成すれば、図２８に示すＭＯＮＯＳトランジスタを製造することができる。
【０１０８】
なお、図２９に示すＭＯＮＯＳトランジスタを製造する場合には、図３０の段階の後にマスク２０２を除去し、例えば熱酸化を行って、電荷保持部たるシリコン窒化膜１２２の終端部分にこれを覆う絶縁膜１２６を形成すればよい。
【０１０９】
なお、ＬＤＤ領域とソース／ドレインの形成の先後については、実施の形態２において説明したように、いずれであってもよい。
【０１１０】
＜実施の形態１０＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、溝ＴＲ１の上端部および底部の角部分が丸められている構造のＭＯＮＯＳトランジスタを備える半導体装置である。
【０１１１】
図３１は、本実施の形態に係る半導体装置の備えるＭＯＮＯＳトランジスタを示す図である。図３１に示すように、このＭＯＮＯＳトランジスタにおいては、溝ＴＲ１の上端部および底部の角部分ＣＲ１，ＣＲ２が丸められている。その他の構成は図１に示したＭＯＮＯＳトランジスタと同様のため、説明を省略する。
【０１１２】
このように、溝ＴＲ１の上端部および底部の角部分ＣＲ１，ＣＲ２が丸められておれば、角部分における電界の集中を抑制でき、半導体装置の信頼性を向上させることができる。
【０１１３】
＜実施の形態１１＞
本実施の形態は、実施の形態１０に係る半導体装置の製造方法の一例である。
【０１１４】
本実施の形態においては、実施の形態２に係る半導体装置の製造方法と同様にして、図２に示す工程を行い、溝ＴＲ１を半導体基板１１０内に形成する。この後、図３２に示すように、溝ＴＲ１の表面に例えばシリコン酸化膜等からなる犠牲層２１１を形成する。犠牲層２１１の形成は、例えば熱酸化法を用いればよい。
【０１１５】
その後、犠牲層２１１を例えばフッ酸を用いたウェットエッチングにより除去する。これにより、図３３に示すように、溝ＴＲ１の上端部および底部の角部分ＣＲ１，ＣＲ２が丸められる。この後、実施の形態２と同様にして図３以降の工程を行なえば、図３１に示すＭＯＮＯＳトランジスタを製造することができる。
【０１１６】
＜実施の形態１２＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、ゲート絶縁膜に、シリコン窒化膜を含む積層構造を採用せずに、シリコンで形成された複数の島状領域たるドットを有するゲート絶縁膜を採用する場合を示すものである。
【０１１７】
シリコン酸化膜内にシリコンのドットを形成する技術が、例えば上記非特許文献５に記載されている。本実施の形態においては、ゲート絶縁膜にこのようなシリコンドットを含むシリコン酸化膜を採用する。
【０１１８】
図３４は本実施の形態に係る半導体装置の備えるＭＩＳトランジスタを示す図である。図３４では、ゲート絶縁膜１２０が、シリコンドットＤＴを含む単層構造のゲート絶縁膜（例えばシリコン酸化膜）２２０に置換されていること以外は、実施の形態１に係る半導体装置と同様の構造である。
【０１１９】
実施の形態１の場合、電荷ＣＨ１，ＣＨ２が保持されるのはシリコン窒化膜１２２中のトラップ準位であるが、このトラップ準位はシリコン窒化膜１２２内の欠陥部分に存在しているため、トラップ準位の値が場所により不均一である。そのため、保持した電荷ＣＨ１，ＣＨ２を長期間保存した場合に、エネルギーの揺らぎなどがあれば電荷ＣＨ１，ＣＨ２が抜け出てしまう可能性がある。特に、浅い準位にトラップされた電荷は、深い準位にトラップされた電荷に比べて飛び出してしまいやすい。
【０１２０】
シリコンドットＤＴの場合は、導電性があることからトラップ準位がシリコン窒化膜のものと比べて深く、かつ、場所に関わらず安定しているため、保持した電荷が抜ける確率が低くなる。これはすなわち、実施の形態１におけるシリコン窒化膜１２２のように第１および第２の電荷保持部がゲート絶縁膜１２０内で連続する膜である場合に比べて、保持した電荷の移動がより起こりにくく、より不揮発性に優れた半導体装置を実現できることを意味する。
【０１２１】
なお、シリコンドットの代わりに、シリコン窒化膜をシリコン酸化膜内にドット状に形成する技術が、例えば上記特許文献３に記載されている（当該公報の図１を参照）。シリコン窒化膜であっても、ドット状であればゲート絶縁膜１２０内で連続する膜である場合に比べて、保持した電荷の移動がより起こりにくく、シリコンドットＤＴの場合と同様の効果があると考えられる。
【０１２２】
＜実施の形態１３＞
実施の形態１２においては、実施の形態１におけるゲート絶縁膜１２０が、シリコンまたはシリコン窒化膜のドットＤＴを含む単層構造のゲート絶縁膜２２０に置換されている構造を説明した。このようなドットＤＴを含むゲート絶縁膜２２０は、上述の実施の形態２〜１１の全てにおいてゲート絶縁膜１２０に置換して用いることが可能である。
【０１２３】
すなわち言い換えれば、ＭＩＳトランジスタの構造であって、そのゲート絶縁膜中にＯＮＯ膜やドットのような、電荷を保持することが可能な電荷保持部が形成されている構造であれば、本発明の実施の形態１〜１２を適用することが可能である。
【０１２４】
＜実施の形態１４＞
本実施の形態は、ゲート絶縁膜中のシリコン窒化膜を電荷保持部とし、チャネル中央部上のゲート絶縁膜を下層のシリコン酸化膜のみとした構造のＭＯＮＯＳトランジスタを備える半導体装置である。
【０１２５】
図４１は、本実施の形態に係る半導体装置の備えるＭＯＮＯＳトランジスタを示す図である。図４１に示すように、このＭＯＮＯＳトランジスタは、シリコン基板等の半導体基板１１０内に形成されたソース領域１１１ｓおよびドレイン領域１１１ｄと、半導体基板１１０上に形成されたゲート絶縁膜１２０ａと、ゲート絶縁膜１２０ａ上に形成されたゲート電極１３０とを備える。
【０１２６】
このうちゲート絶縁膜１２０ａは、チャネル中央部上以外の部分においては、シリコン酸化膜１２７、シリコン窒化膜１２８およびシリコン酸化膜１２９の順に積層された積層膜である。なお、チャネル中央部上においては、ゲート絶縁膜１２０ａは、シリコン酸化膜１２７の延在した部分１２７ａのみで構成されている。
【０１２７】
さて、本実施の形態においては、ソース領域１１１ｓおよびドレイン領域１１１ｄを結ぶ方向に互いに対向しつつ離隔して形成されたシリコン窒化膜１２８が、電荷ＣＨ１、ＣＨ２を保持可能な第１および第２の電荷保持部１２８ｂ，１２８ａとして機能する。
【０１２８】
そして、チャネル中央部上、すなわち、ゲート絶縁膜１２０ａのうち第１および第２の電荷保持部１２８ｂ，１２８ａに挟まれた部分においては、ゲート絶縁膜１２０ａは上述のようにシリコン酸化膜１２７の延在した部分１２７ａのみで構成されている。よって、その部分の膜厚は、第１および第２の電荷保持部１２８ｂ，１２８ａが形成された積層膜部分の膜厚よりも小さい。また、第１および第２の電荷保持部１２８ｂ，１２８ａの間には、ゲート電極１３０のチャネル中央部上の部分１３０ｃが介在する。より具体的には、第１および第２の電荷保持部１２８ｂ，１２８ａの端部が、ゲート電極１３０のチャネル中央部上の部分１３０ｃと面１３０ｂで接している。
【０１２９】
図４２は、本実施の形態に係る半導体装置において情報を保持させる場合を示す図である。また、図４３は、本実施の形態に係る半導体装置において情報を読み取る場合を示す図である。
【０１３０】
図４２においては、ドレイン領域１１１ｄに接地電位０［Ｖ］（「０」と表示）を与え、ソース領域１１１ｓおよびゲート電極１３０に接地電位よりも高い電位（いずれも「＋」と表示）を与えて半導体基板１１０内にチャネルＣＮを形成し、情報の書き込みを行う様子を示している。なお、接地電位を基準として例えば、ソース領域１１１ｓに与える電位を５［Ｖ］、ゲート電極１３０に与える電位を９［Ｖ］とすればよい。
【０１３１】
第１および第２の電荷保持部１２８ｂ，１２８ａの形成された部分は積層膜となっており、ゲート絶縁膜１２０ａの膜厚が大きい。よって、積層膜直下においては、ゲート電極１３０への電圧印加より半導体基板１１０内にチャネルＣＮａは浅く形成される。
【０１３２】
また、チャネル中央部上においては、シリコン酸化膜１２７の延在部１２７ａのみとなっており、ゲート絶縁膜１２０ａの膜厚が小さい。よって、チャネル中央部内においては、ゲート電極１３０への電圧印加より半導体基板１１０内にチャネルＣＮｂが深く形成される。
【０１３３】
各部への電圧印加により、電荷（例えば電子）ＣＨ２は、加速しつつドレイン領域１１１ｄからソース領域１１１ｓに向かって、チャネルホットエレクトロンとして移動する。そして、チャネルＣＮのピンチオフ点ＰＮ付近で第２の電荷保持部１２８ａにトラップされる。
【０１３４】
一方、図４３においては、ソース領域１１１ｓに接地電位０［Ｖ］（「０」と表示）を与え、ドレイン領域１１１ｄおよびゲート電極１３０に接地電位よりも高い電位（いずれも「＋」と表示）を与えて半導体基板１１０内にチャネルＣＮを形成し、情報の読み出しを行う様子を示している。なお、接地電位を基準として例えば、ドレイン領域１１１ｄに与える電位を１．６［Ｖ］、ゲート電極１３０に与える電位を３．５［Ｖ］とすればよい。
【０１３５】
第２の電荷保持部１２８ａにトラップされた電荷ＣＨ２の多寡に応じて、第２の電荷保持部１２８ａ下の半導体基板１１０内に形成されるチャネルＣＮｃの深さはＬＢ１〜ＬＢ３に示すように異なる。この深さＬＢ１〜ＬＢ３の違いにより、ＭＯＮＯＳトランジスタのしきい値電圧に変化が生じ、しきい値電圧の変化を検出することにより、メモリセルに１ビットの情報が記憶されているか否かを判断できる。
【０１３６】
また、イレース動作を行う場合は、ゲート電極１３０、ソース領域１１１ｓおよびドレイン領域１１１ｄの各部に適当な電圧を印加することにより行えばよい。例えば、ドレイン領域１１１ｄに与える電位を８［Ｖ］、ゲート電極１３０に与える電位を０［Ｖ］とすればよい。あるいは、ドレイン領域１１１ｄに与える電位を５［Ｖ］、ゲート電極１３０に与える電位を−６［Ｖ］とすればよい。なお、ソース領域１１１ｓおよびドレイン領域１１１ｄの電位を浮遊状態とし、ゲート電極１３０と半導体基板１１０との間に所定の電位差を与えれば、第１および第２の電荷保持部にトラップされた電荷ＣＨ１，ＣＨ２を一括してゲート電極１３０もしくはチャネル側の半導体基板１１０に引き抜くことも可能であり、一括消去時に便利となる。
【０１３７】
さて、図４２において第１の電荷保持部１２８ｂには電荷ＣＨ１を示していないが、もし図４１のように第１の電荷保持部１２８ｂに電荷ＣＨ１が既にトラップされていた場合であっても、本実施の形態に係る半導体装置によれば、第２の電荷保持部１２８ａへの電荷ＣＨ２のトラップを行うことができる。それは以下の理由からである。
【０１３８】
上述のように、チャネル中央部内においては、チャネルＣＮｂは深く形成される。これにより、多数のチャネルホットキャリア（電子の場合はチャネルホットエレクトロン）を生み出すことができる。多数のチャネルホットキャリアが生成されることにより、第１の電荷保持部１２８ｂに電荷ＣＨ１をトラップさせた後に第２の電荷保持部１２８ａに電荷ＣＨ２をトラップさせる場合であっても、トラップの確率を高めることができる。
【０１３９】
また、第１および第２の電荷保持部１２８ｂ，１２８ａの間にはゲート電極１３０が介在するので、第１の電荷保持部１２８ｂに電荷ＣＨ１をトラップさせた後に第２の電荷保持部１２８ａに電荷ＣＨ２をトラップさせる場合に、ゲート電極１３０のチャネル中央部上の部分１３０ｃがシールドの役割を果たす。
【０１４０】
すなわち、上記のように本実施の形態においては、トラップの確率が高く、かつ、ゲート電極１３０のチャネル中央部上の部分１３０ｃがシールドの役割を果たすことから、第１の電荷保持部１２８ｂの電荷ＣＨ１の誘起する電界ＥＦ１の影響が第２の電荷保持部１２８ａに及びにくく、スケーリングが進んだ場合であっても第２の電荷保持部１２８ａへの電荷ＣＨ２のトラップが妨げられにくい。よって、このＭＩＳトランジスタを不揮発性メモリのメモリセルに適用すれば、不揮発性メモリのスケーリングが進んだ場合にも、一つのメモリセルに多ビットの情報を保持させることが可能な半導体装置を実現できる。もちろん、図４１に記載のＭＯＮＯＳトランジスタを複数、半導体基板１１０上に形成し、図３６〜図３８のようにアレイ状に配置すれば、複数のメモリセルからなる不揮発性メモリを構成できる。
【０１４１】
なお、図４１に示した、第１および第２の電荷保持部１２８ｂ，１２８ａのチャネル長方向の長さＬ１，Ｌ３、および、シリコン酸化膜１２７の延在した部分１２７ａのチャネル長方向の長さＬ２については、ピンチオフ点ＰＮの設計位置、ゲート電極１３０やソース領域１１１ｓ、ドレイン領域１１１ｄに与えるべき動作電圧、トランジスタサイズ等に応じて適宜、設定すればよい。例えば、電荷が注入される箇所はピンチオフ点ＰＮ付近と考えられているので、第２の電荷保持部１２８ａがピンチオフ点ＰＮ上に位置するよう、チャネル長方向の長さＬ３を設定すればよい。
【０１４２】
なお、第１および第２の電荷保持部１２８ｂ，１２８ａがいずれも、シリコン酸化膜１２７、シリコン窒化膜１２８、および、シリコン酸化膜１２９の順に半導体基板１１０上に積層された積層膜のうちのシリコン窒化膜１２８である。シリコン窒化膜１２８はシリコン酸化膜１２７，１２９に挟まれているので、シリコン窒化膜１２８に保持された電荷ＣＨ１，ＣＨ２がゲート電極１３０及び半導体基板１１０内に移動することを防止できる。
【０１４３】
また、ゲート絶縁膜１２０ａのうち、第１および第２の電荷保持部１２８ｂ，１２８ａに挟まれた部分は、シリコン酸化膜１２７の延在した部分１２７ａである。よって、積層膜内のシリコン酸化膜１２７をゲート絶縁膜１２０ａの薄い膜厚部分として利用することができ、半導体装置の製造が容易である。
【０１４４】
なお、トラップさせる電荷ＣＨ１，ＣＨ２は電子に限られるわけではなく、例えば正孔であってもよい。
【０１４５】
また、図４１の構造に代えて、図４４または図４５のような構造としてもよい。両図においては、第１および第２の電荷保持部１２８ｂ，１２８ａが、ソース領域１１１ｓおよびドレイン領域１１１ｄ上に端部を有している。図４５では、ゲート電極についても、ソース領域１１１ｓおよびドレイン領域１１１ｄ上で終端した形状１３０ｄが採用されている。
【０１４６】
よって、実施の形態８に係る半導体装置と同様、本実施の形態に係るＭＯＮＯＳトランジスタが連続して複数のメモリセルとして形成され、隣接するトランジスタ間でゲート絶縁膜を共有する場合であっても、メモリセルごとに第１および第２の電荷保持部１２８ｂ，１２８ａが絶縁される。よって、メモリセル間で電荷の移動が生じることはない。
【０１４７】
＜実施の形態１５＞
本実施の形態は、実施の形態１４に係る半導体装置の変形例であって、第１および第２の電荷保持部１２８ｂ，１２８ａのうち相互に対向する端部とゲート電極１３０との間に介在する絶縁膜を形成するものである。
【０１４８】
図４６は、本実施の形態に係る半導体装置を示す図である。この半導体装置においては図４６に示すように、図４１の構造のうちシリコン酸化膜１２９を、第１および第２の電荷保持部１２８ｂ，１２８ａのうちゲート電極１３０に面する部分をも覆うシリコン酸化膜１２９ｃに変更している。具体的には、第１および第２の電荷保持部１２８ｂ，１２８ａのチャネル側終端部を、シリコン酸化膜１２９ｃの端部１２９ｄが覆っている。その他の構造は、実施の形態１４に係る半導体装置と同様である。
【０１４９】
このように、第１および第２の電荷保持部１２８ｂ，１２８ａのうちゲート電極１３０に面する部分をシリコン酸化膜１２９ｃで覆えば、第１および第２の電荷保持部１２８ｂ，１２８ａに保持された電荷が、ゲート電極１３０内に移動することを防止できる。
【０１５０】
なお、図４７および図４８は、図４４および図４５の構造にシリコン酸化膜１２９ｃを適用したものである。両図においては、第１および第２の電荷保持部１２８ｂ，１２８ａのチャネル側端部を、シリコン酸化膜１２９ｅの端部１２９ｄが覆いつつ、第１および第２の電荷保持部１２８ｂ，１２８ａのソース／ドレイン側端部をも、シリコン酸化膜１２９ｅの端部１２９ｆが覆っている。その他の構造は、図４４および図４５と同様である。
【０１５１】
このように、第１および第２の電荷保持部１２８ｂ，１２８ａのソース／ドレイン側端部をもシリコン酸化膜１２９ｅで覆えば、ゲート電極１３０が第１および第２の電荷保持部１２８ｂ，１２８ａの端部にまで延在している場合であっても、第１および第２の電荷保持部１２８ｂ，１２８ａに保持された電荷がゲート電極１３０内に移動することを防止できる。
【０１５２】
＜実施の形態１６＞
本実施の形態も、実施の形態１４に係る半導体装置の変形例であり、ゲート絶縁膜の第１および第２の電荷保持部に、シリコン窒化膜を含む積層構造を採用せずに、シリコンで形成された複数の島状領域たるドットを有する絶縁膜を採用するものである。
【０１５３】
図４９は本実施の形態に係る半導体装置の備えるＭＩＳトランジスタを示す図である。図４９では、シリコンドットＤＴを含む絶縁膜（例えばシリコン酸化膜）２５０が、第１および第２の電荷保持部として半導体基板１１０上に形成されている。なお、チャネル中央部上においては、絶縁膜２５０は途切れている。すなわち、本実施の形態においては、ソース領域１１１ｓおよびドレイン領域１１１ｄを結ぶ方向に互いに対向しつつ離隔して形成された絶縁膜２５０が、電荷ＣＨ１、ＣＨ２を保持可能な第１および第２の電荷保持部として機能する。
【０１５４】
そして、半導体基板１１０のチャネル中央部表面と、絶縁膜２５０とを覆うシリコン酸化膜１２９ｇが、さらに形成されている。絶縁膜２５０が途切れていることから、チャネル中央部上のゲート絶縁膜は、シリコン酸化膜１２９ｇのチャネル上部分１２９ｈのみで構成される。一方、第１および第２の電荷保持部の形成部分のゲート絶縁膜は、絶縁膜２５０およびシリコン酸化膜１２９ｇの積層構造で構成される。なお、シリコン酸化膜１２９ｇの膜厚は、第１および第２の電荷保持部たる絶縁膜２５０の膜厚よりも小さくしておく。
【０１５５】
よって、チャネル中央部上、すなわち、第１および第２の電荷保持部たる絶縁膜２５０に挟まれた部分のゲート絶縁膜の膜厚は、第１および第２の電荷保持部が形成された積層膜部分のゲート絶縁膜の膜厚よりも小さい。また、第１および第２の電荷保持部たる絶縁膜２５０の間には、ゲート電極１３０のチャネル中央部上の部分１３０ｃが介在する。
【０１５６】
ゲート絶縁膜が、絶縁膜２５０およびシリコン酸化膜１２９ｇに置換されていること以外は、実施の形態１４に係る半導体装置と同様の構造である。なお、シリコンドットＤＴを採用する利点は、実施の形態１２における記述と同様である。また、シリコンドットの代わりに、ドット状シリコン窒化膜を採用してもよい。
【０１５７】
このように、第１および第２の電荷保持部を、ゲート絶縁膜内に複数形成されたドットで構成すれば、第１および第２の電荷保持部がシリコン窒化膜１２８のようにゲート絶縁膜内で連続する膜である場合に比べて、保持した電荷の移動がより起こりにくく、より不揮発性に優れた半導体装置を実現できる。
【０１５８】
また、ゲート絶縁膜に例えばシリコン酸化膜を用いる場合、シリコンまたはシリコン窒化膜のドットにおけるエネルギー準位はシリコン酸化膜のエネルギー準位よりも安定している。よって、ドットをシリコンまたはシリコン窒化膜で構成すれば、保持した電荷の移動が起こりにくく、不揮発性に優れた半導体装置を実現できる。
【０１５９】
＜実施の形態１７＞
本実施の形態は、実施の形態１４に係る半導体装置の製造方法の一例である。
【０１６０】
まず、半導体基板１１０内にウェル形成やチャネルドープなどを行う。次に、図５０に示すように、フォトレジスト等のマスク２０２ａを形成して、ソース領域１１１ｓおよびドレイン領域１１１ｄを不純物注入ＩＰ１により、半導体基板１１０内において表面に面した位置に形成する。なお、このときの不純物注入ＩＰ１の不純物濃度は、１×１０１４〜１×１０１５［／ｃｍ２］程度と設定すればよい。また、ソース領域１１１ｓおよびドレイン領域１１１ｄ間の距離、すなわちチャネル長については、０．１〜０．３μｍ程度とすればよい。
【０１６１】
そして、マスク２０２ａを除去した後、半導体基板１１０上にゲート絶縁膜１２０ａを形成する（図５１）。すなわち、ゲート絶縁膜１２０ａを構成する、シリコン酸化膜１２７、シリコン窒化膜１２８、および、シリコン酸化膜１２９をこの順に、例えばＣＶＤ法により積層して形成する。なお、各部の膜厚については例えば、シリコン酸化膜１２７を２．５〜６．０ｎｍ、シリコン窒化膜１２８を６．０ｎｍ、シリコン酸化膜１２９を３．０ｎｍ、程度とすればよい。
【０１６２】
次に、シリコン酸化膜１２９上に、フォトレジスト等のマスク２０２ｂを形成して、チャネル中央部上に開口部ＯＰ６を設ける。そして、これをマスクとして、フォトリソグラフィ技術およびエッチング技術によりシリコン酸化膜１２９およびシリコン窒化膜１２８にパターニングを施す（図５２）。そして、マスク２０２ｂを除去し、シリコン酸化膜１２７，１２９上にポリシリコン等の導電膜をＣＶＤ法等により形成して、ゲート電極１３０を設ける。こうすれば、実施の形態１４において示したＭＯＮＯＳトランジスタが完成する。
【０１６３】
なお、図４４または図４５のような構造にする場合は、図５３に示すように、マスク２０２ｂに代えて、開口部ＯＰ７を有するマスク２０２ｃの形状を採用すればよい。
【０１６４】
また、上記においては、マスクとしてフォトレジストを採用する場合を示したが、下地や周りに露出している材料とのエッチング選択比が確保できる材料であれば、シリコン酸化膜やシリコン窒化膜、ポリシリコン等もマスクに採用してよい。
【０１６５】
＜実施の形態１８＞
本実施の形態は、実施の形態１５に係る半導体装置の製造方法の一例である。
【０１６６】
まず、実施の形態１７の場合と同様にして、半導体基板１１０内にソース領域１１１ｓおよびドレイン領域１１１ｄを形成し、半導体基板１１０上にゲート絶縁膜１２０ａを形成する。そして、シリコン酸化膜１２９およびシリコン窒化膜１２８へのパターニング後に、熱酸化法によりシリコン窒化膜１２８のチャネル側終端部分にこれを覆う絶縁膜を形成し、シリコン酸化膜１２９ｃの端部１２９ｄとすればよい（図５４）。
【０１６７】
なお、実施の形態１５に係る半導体装置の構造はこの他にも、例えば以下のようにして製造すればよい。すなわち、図５５に示すように、図５２のパターニング処理において下層のシリコン酸化膜１２７までエッチングを行い、その後、図５６に示すように、露出したチャネル部分の半導体基板１１０およびシリコン窒化膜１２８のチャネル側終端部分を熱酸化してシリコン酸化膜１２９ｉを形成すればよい。
【０１６８】
あるいは、図５７に示すように、シリコン酸化膜１２７およびシリコン窒化膜１２８を半導体基板１１０上に形成した後に、図５２のパターニング処理を行って、シリコン窒化膜１２８にのみパターニングを行い、その後、シリコン窒化膜１２８の表面およびチャネル側端部を熱酸化して、図５４の構造を製造してもよい。
【０１６９】
＜実施の形態１９＞
本実施の形態は、実施の形態１６に係る半導体装置の製造方法の一例である。
【０１７０】
まず、図５０と同様にして、半導体基板１１０内にソース領域１１１ｓおよびドレイン領域１１１ｄを形成する。そして、例えば上記非特許文献５に記載の技術を用いて、シリコンドットＤＴを含むシリコン酸化膜たる絶縁膜２５０を半導体基板１１０上に形成する。
【０１７１】
次に、図５８に示すように、絶縁膜２５０上に、フォトレジスト等のマスク２０２ｂを形成して、チャネル中央部上に開口部ＯＰ６を設ける。そして、これをマスクとして、フォトリソグラフィ技術およびエッチング技術により絶縁膜２５０にパターニングを施す。そして、マスク２０２ｂを除去し、図５９に示すように、露出したチャネル部分の半導体基板１１０および絶縁膜２５０上にシリコン酸化膜１２９ｇを形成する。
【０１７２】
この後、シリコン酸化膜１２９ｇ上にポリシリコン等の導電膜をＣＶＤ法等により形成して、ゲート電極１３０を設ける。こうすれば、実施の形態１６において示したＭＯＮＯＳトランジスタが完成する。
【０１７３】
なお、シリコンドットの代わりに、ドット状シリコン窒化膜を採用する場合には、例えば上記特許文献３に記載の技術を用いればよい。
【０１７４】
＜実施の形態２０＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、第１および第２の電荷保持部が、溝の側面に隣接するゲート絶縁膜内に形成された半導体装置である。
【０１７５】
図６０は、本実施の形態に係る半導体装置の備えるＭＯＮＯＳトランジスタを示す図である。図６０に示すように、このＭＯＮＯＳトランジスタにおいては、溝ＴＲ１ａはソース領域１１１ｓおよびドレイン領域１１１ｄよりも十分に深く形成され、ソース領域１１１ｓおよびドレイン領域１１１ｄは溝ＴＲ１ａに隣接して形成されている。
【０１７６】
なお、ソース領域１１１ｓおよびドレイン領域１１１ｄのうち半導体基板１１０の内奥部側は、不純物濃度が比較的低いＬＤＤ領域１１１ｓ１，１１１ｄ１となっており、半導体基板１１０の表面側は、不純物濃度が比較的高い高濃度領域１１１ｓ２，１１１ｄ２となっている。
【０１７７】
そして、電荷ＣＨ１，ＣＨ２を保持することが可能な第１および第２の電荷保持部が、溝ＴＲ１ａの側面のうちソース領域１１１ｓおよびドレイン領域１１１ｄよりも深い部分に隣接するゲート絶縁膜１２０内に形成されている。
【０１７８】
メモリセルとして、このＭＯＮＯＳトランジスタにプログラム動作およびイレース動作を行う場合は、実施の形態１の場合と同様にして、半導体基板１１０、ゲート電極１３０、ソース領域１１１ｓおよびドレイン領域１１１ｄの各部に適当な電圧を印加することにより行えばよい。
【０１７９】
なお、ソース領域１１１ｓおよびドレイン領域１１１ｄが溝ＴＲ１ａに隣接して形成されているので、第１および第２の電荷保持部の位置は、図６０に示すようにゲート絶縁膜１２０のうちソース領域１１１ｓおよびドレイン領域１１１ｄよりも深い部分になる。
【０１８０】
この場合も実施の形態１の場合と同様、第１の電荷保持部に電荷ＣＨ１をトラップさせた後に第２の電荷保持部に電荷ＣＨ２をトラップさせる場合に、ゲート電極のうち溝ＴＲ１ａ内の部分１３０ｅがシールドの役割を果たす。また、ソース領域１１１ｓおよびドレイン領域１１１ｄ間に深い溝ＴＲ１ａが形成されているので、実効チャネル長が大きくなり、パンチスルーへの耐性も向上する。
【０１８１】
本実施の形態の場合、溝ＴＲ１ａの側面に隣接するゲート絶縁膜１２０内に第１および第２の電荷保持部を設けるので、ソース領域１１１ｓおよびドレイン領域１１１ｄを溝ＴＲ１ａに隣接して形成することが可能であり、半導体基板１１０表面の平面視においてソース／ドレイン間の距離を小さくすることができる。
【０１８２】
すなわち、半導体基板１１０表面の平面視においてＭＯＮＯＳトランジスタのゲート長方向の長さを小さくすることができ、半導体基板１１０の表面に形成可能な素子数を増加させて集積度の向上が図れる。
【０１８３】
なお、図６０の構造を形成するには、以下の方法を採用すればよい。すなわち、まず、不純物注入により半導体基板１１０の表面に不純物濃度が比較的低い低濃度領域を形成し、続いて、当該低濃度領域よりも浅く、不純物濃度が比較的高い高濃度領域を形成する。上記低濃度領域および高濃度領域には、必要に応じてアニール処理を行えばよい。
【０１８４】
次に、当該低濃度領域および高濃度領域を分断するように、溝ＴＲ１ａをフォトリソグラフィ技術およびエッチング技術を用いて形成する。溝ＴＲ１ａにより分断された両側の低濃度領域および高濃度領域は、ソース領域１１１ｓおよびドレイン領域１１１ｄとなる。
【０１８５】
次に、熱酸化法やＣＶＤ法等により半導体基板１１０上にシリコン酸化膜１２１を形成し、続いてＣＶＤ法等によりシリコン酸化膜１２１上にシリコン窒化膜１２２を形成する。そして、熱酸化法やＣＶＤ法等によりシリコン窒化膜１２２上にシリコン酸化膜１２３を形成し、ＯＮＯ構造のゲート絶縁膜１２０を完成する。
【０１８６】
そして、シリコン酸化膜１２３上にゲート電極１３０を形成すれば、図６０の構造が得られる。
【０１８７】
なお、図６１は、本実施の形態に係る半導体装置の備えるＭＯＮＯＳトランジスタの他の例を示す図である。図６１に示すように、このＭＯＮＯＳトランジスタにおいては、溝ＴＲ１ａの側面部分においてのみシリコン酸化膜１２１、シリコン窒化膜１２２、シリコン酸化膜１２３のＯＮＯ構造となっており、半導体基板１１０の表面上および溝ＴＲ１ａの底面においてはシリコン窒化膜１２２が形成されない。それ以外の点は、図６０の構造と同様である。
【０１８８】
この場合も、図６０の半導体装置と同様に、第１の電荷保持部に電荷ＣＨ１をトラップさせた後に第２の電荷保持部に電荷ＣＨ２をトラップさせる場合に、ゲート電極のうち溝ＴＲ１ａ内の部分１３０ｅがシールドの役割を果たす。また、ソース領域１１１ｓおよびドレイン領域１１１ｄ間に深い溝ＴＲ１ａが形成されているので、実効チャネル長が大きくなり、パンチスルーへの耐性も向上する。そして、半導体基板１１０表面の平面視においてＭＯＮＯＳトランジスタのゲート長方向の長さを小さくすることができ、半導体基板１１０の表面に形成可能な素子数を増加させて集積度の向上が図れる。
【０１８９】
なお、図６１の構造を形成するには、以下の方法を採用すればよい。すなわち、図６０の構造を形成する場合と同様に、溝ＴＲ１ａ、ソース領域１１１ｓ、ドレイン領域１１１ｄ、シリコン酸化膜１２１およびシリコン窒化膜１２２を形成する。
【０１９０】
次に、シリコン窒化膜１２２に異方性エッチバックを施して、半導体基板１１０の表面上および溝ＴＲ１ａの底面上のシリコン窒化膜１２２を除去する。これにより、シリコン窒化膜１２２は溝ＴＲ１ａの側面にのみ残置する。
【０１９１】
その後、熱酸化法やＣＶＤ法等によりシリコン酸化膜１２１上およびシリコン窒化膜１２２上にシリコン酸化膜１２３を形成し、ゲート絶縁膜１２０ｂを完成する。そして、シリコン酸化膜１２３上にゲート電極１３０を形成すれば、図６１の構造が得られる。
【０１９２】
【発明の効果】
請求項１に記載の発明によれば、ＭＩＳトランジスタにおいて、ゲート電極が溝に入り込むようにゲート絶縁膜上に形成され、ゲート絶縁膜中には、第１および第２の電荷保持部が溝を挟むように形成されている。よって、第１の電荷保持部に電荷をトラップさせた後に第２の電荷保持部に電荷をトラップさせる場合に、溝内のゲート電極がシールドの役割を果たす。すなわち、第１の電荷保持部の電荷の誘起する電界の影響が第２の電荷保持部に及ぶことがなく、スケーリングが進んだ場合であっても第２の電荷保持部への電荷のトラップが妨げられることがない。よって、このＭＩＳトランジスタを不揮発性メモリのメモリセルに適用すれば、不揮発性メモリのスケーリングが進んだ場合にも、一つのメモリセルに多ビットの情報を保持させることが可能な半導体装置を実現できる。また、ソース領域およびドレイン領域間に溝が形成されているので実効チャネル長が大きくなり、パンチスルーへの耐性も向上する。
【０１９３】
請求項２に記載の発明によれば、ゲート絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜、および、第２のシリコン酸化膜の順に積層された積層膜であって、第１および第２の電荷保持部とは、シリコン窒化膜のうち溝を挟む、互いに対向する第１および第２の部分である。よって、請求項１に係る半導体装置をＭＯＮＯＳトランジスタで実現できる。
【０１９４】
請求項３に記載の発明によれば、ゲート絶縁膜のうち溝に入り込んだ部分には、第１および第２の電荷保持部は形成されない。よって、溝部分のゲート絶縁膜の膜厚を薄くすることができ、溝部分におけるチャネル生成に必要なゲート電圧の値を低く抑えることができる。
【０１９５】
請求項４に記載の発明によれば、半導体基板上には、他のＭＩＳトランジスタも形成されている。よって、本発明に係る半導体装置を例えば、ＭＩＳトランジスタをメモリセルに用い、他のＭＩＳトランジスタを論理回路の構成素子に用いるシステムＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）として構成することが可能である。
【０１９６】
請求項５に記載の発明によれば、ゲート絶縁膜のうち溝に入り込んだ部分には、第１および第２の電荷保持部は形成されず、かつ、他のＭＩＳトランジスタの他のゲート絶縁膜が延在して形成されている。よって、ゲート絶縁膜のうち溝に入り込んだ部分の材質を、他のゲート絶縁膜の材質と同じくすることができ、例えば高誘電率絶縁膜を溝部分に採用することが可能となる。
【０１９７】
請求項６に記載の発明によれば、第１および第２の電荷保持部は、ソース領域およびドレイン領域上に端部を有する。よって、請求項１に記載のＭＩＳトランジスタが連続して複数のメモリセルとして形成され、隣接するトランジスタ間でゲート絶縁膜を共有する場合であっても、メモリセルごとに第１および第２の電荷保持部が絶縁される。よって、メモリセル間で電荷の移動が生じることはない。
【０１９８】
請求項７に記載の発明によれば、第１および第２の電荷保持部の端部には、端部を覆う絶縁膜が形成されている。よって、ゲート電極が第１および第２の電荷保持部の終端部分にまで延在している場合であっても、第１および第２の電荷保持部に保持された電荷がゲート電極内に移動することを防止できる。
【０１９９】
請求項８に記載の発明によれば、溝の上端部および底部の角部分は丸められている。よって、角部分における電界の集中を抑制でき、半導体装置の信頼性を向上させることができる。
【０２００】
請求項９に記載の発明によれば、第１および第２の電荷保持部は、ゲート絶縁膜内に複数形成された島状領域たるドットである。よって、第１および第２の電荷保持部がゲート絶縁膜内で連続する膜である場合に比べて、保持した電荷の移動がより起こりにくく、より不揮発性に優れた半導体装置を実現できる。
【０２０１】
請求項１０に記載の発明によれば、島状領域たるドットは、シリコンまたはシリコン窒化膜で構成される。ゲート絶縁膜に例えばシリコン酸化膜を用いる場合、シリコンまたはシリコン窒化膜のドットにおけるエネルギー準位はシリコン酸化膜のエネルギー準位よりも安定している。よって、保持した電荷の移動が起こりにくく、不揮発性に優れた半導体装置を実現できる。
【０２０２】
請求項１２に記載の発明によれば、ゲート絶縁膜のうち、第１および第２の電荷保持部に挟まれた部分の膜厚は、第１および第２の電荷保持部が形成された部分の膜厚よりも小さい。よって、ゲート電極に電圧を印加して第１または第２の電荷保持部に電荷をトラップさせる際に、第１および第２の電荷保持部に挟まれた部分直下の半導体基板内に深いチャネル＜ＣＮｂ＞を形成して、多数のチャネルホットキャリアを生み出すことができる。多数のチャネルホットキャリアが生成されることにより、第１の電荷保持部に電荷をトラップさせた後に第２の電荷保持部に電荷をトラップさせる場合であっても、トラップの確率を高めることができる。また、第１および第２の電荷保持部の間にはゲート電極が介在するので、第１の電荷保持部に電荷をトラップさせた後に第２の電荷保持部に電荷をトラップさせる場合に、第１および第２の電荷保持部間に介在するゲート電極がシールドの役割を果たす。すなわち、第１の電荷保持部の電荷の誘起する電界の影響が第２の電荷保持部に及びにくく、スケーリングが進んだ場合であっても第２の電荷保持部への電荷のトラップが妨げられにくい。よって、このＭＩＳトランジスタを不揮発性メモリのメモリセルに適用すれば、不揮発性メモリのスケーリングが進んだ場合にも、一つのメモリセルに多ビットの情報を保持させることが可能な半導体装置を実現できる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置を示す図である。
【図２】実施の形態２に係る半導体装置の製造方法を示す図である。
【図３】実施の形態２に係る半導体装置の製造方法を示す図である。
【図４】実施の形態２に係る半導体装置の製造方法を示す図である。
【図５】実施の形態３に係る半導体装置の製造方法を示す図である。
【図６】実施の形態３に係る半導体装置の製造方法を示す図である。
【図７】実施の形態３に係る半導体装置の製造方法を示す図である。
【図８】実施の形態３に係る半導体装置の製造方法を示す図である。
【図９】実施の形態３に係る半導体装置の製造方法を示す図である。
【図１０】実施の形態３に係る半導体装置の製造方法を示す図である。
【図１１】実施の形態３に係る半導体装置の製造方法を示す図である。
【図１２】実施の形態３に係る半導体装置の製造方法を示す図である。
【図１３】実施の形態３に係る半導体装置の製造方法を示す図である。
【図１４】実施の形態３に係る半導体装置の製造方法を示す図である。
【図１５】実施の形態４に係る半導体装置を示す図である。
【図１６】実施の形態４に係る半導体装置の他の例を示す図である。
【図１７】実施の形態５に係る半導体装置の製造方法を示す図である。
【図１８】実施の形態５に係る半導体装置の製造方法を示す図である。
【図１９】実施の形態５に係る半導体装置の製造方法を示す図である。
【図２０】実施の形態５に係る半導体装置の製造方法を示す図である。
【図２１】実施の形態６に係る半導体装置の製造方法を示す図である。
【図２２】実施の形態６に係る半導体装置の製造方法を示す図である。
【図２３】実施の形態６に係る半導体装置の製造方法を示す図である。
【図２４】実施の形態６に係る半導体装置の製造方法を示す図である。
【図２５】実施の形態６に係る半導体装置の製造方法を示す図である。
【図２６】実施の形態６に係る半導体装置の製造方法を示す図である。
【図２７】実施の形態７に係る半導体装置の製造方法を示す図である。
【図２８】実施の形態８に係る半導体装置を示す図である。
【図２９】実施の形態８に係る半導体装置の他の例を示す図である。
【図３０】実施の形態９に係る半導体装置の製造方法を示す図である。
【図３１】実施の形態１０に係る半導体装置を示す図である。
【図３２】実施の形態１１に係る半導体装置の製造方法を示す図である。
【図３３】実施の形態１１に係る半導体装置の製造方法を示す図である。
【図３４】実施の形態１２に係る半導体装置を示す図である。
【図３５】不揮発性メモリのメモリセルに利用される従来の半導体装置を示す断面図である。
【図３６】不揮発性メモリの構造を示す上面図である。
【図３７】不揮発性メモリのより具体的な構造の一例を示す斜視図である。
【図３８】不揮発性メモリのより具体的な構造の他の一例を示す斜視図である。
【図３９】従来の半導体装置のスケーリングを示す図である。
【図４０】従来の半導体装置において２ビットの情報を保持させる場合のスケーリングを示す図である。
【図４１】実施の形態１４に係る半導体装置を示す図である。
【図４２】実施の形態１４に係る半導体装置において情報を保持させる場合を示す図である。
【図４３】実施の形態１４に係る半導体装置において情報を読み取る場合を示す図である。
【図４４】実施の形態１４に係る半導体装置の他の例を示す図である。
【図４５】実施の形態１４に係る半導体装置の他の例を示す図である。
【図４６】実施の形態１５に係る半導体装置を示す図である。
【図４７】実施の形態１５に係る半導体装置の他の例を示す図である。
【図４８】実施の形態１５に係る半導体装置の他の例を示す図である。
【図４９】実施の形態１６に係る半導体装置を示す図である。
【図５０】実施の形態１７に係る半導体装置の製造方法を示す図である。
【図５１】実施の形態１７に係る半導体装置の製造方法を示す図である。
【図５２】実施の形態１７に係る半導体装置の製造方法を示す図である。
【図５３】実施の形態１７に係る半導体装置の製造方法を示す図である。
【図５４】実施の形態１８に係る半導体装置の製造方法を示す図である。
【図５５】実施の形態１８に係る半導体装置の製造方法を示す図である。
【図５６】実施の形態１８に係る半導体装置の製造方法を示す図である。
【図５７】実施の形態１８に係る半導体装置の製造方法を示す図である。
【図５８】実施の形態１９に係る半導体装置の製造方法を示す図である。
【図５９】実施の形態１９に係る半導体装置の製造方法を示す図である。
【図６０】実施の形態２０に係る半導体装置を示す図である。
【図６１】実施の形態２０に係る半導体装置の他の例を示す図である。
【符号の説明】
１１０　半導体基板、１１１ｓ　ソース領域、１１１ｄ　ドレイン領域、１２０，１２０ａ，１２４，１２５，２２０，２５０　ゲート絶縁膜、１２１，１２３，１２７，１２９，１２９ｇ，１２９ｉ　シリコン酸化膜、１２２，１２８　シリコン窒化膜、１３０　ゲート電極、１４０　素子分離領域、１５０　層間絶縁膜、２０３　ダミー膜、２０４　第１のマスク膜、２０６　サイドウォール膜、２０７　ＳＯＧ、ＤＴ　ドット、ＣＨ１，ＣＨ２　電荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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