(57)【要約】【課題】所望の形状のノッチをゲート電極の側面に形成することが可能な技術を提供する。【解決手段】半導体基板１上に、ゲート絶縁膜４と、ポリシリコン膜５，７と、シリコン窒化膜９とをこの順で積層する。ポリシリコン膜５，７はともにリンを含んでおり、ポリシリコン膜５は、ポリシリコン膜７よりもリン濃度が高い領域を有している。そして、ポリシリコン膜５，７及びシリコン窒化膜９を部分的にエッチングして、ゲート絶縁膜４上にゲート電極１０ｎ，１０ｐ，４０ｎ，４０ｐを形成する。このとき、ポリシリコン膜５において、ポリシリコン膜７よりもリン濃度が高い領域では、ポリシリコン膜７よりもエッチングスピードが速くなるため、ゲート電極１０ｐ，４０ｎ，４０ｐの側面の底部にノッチが形成される。【選択図】        図６
2004273983.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）ｎ型の不純物を含む第１のポリシリコン膜を前記ゲート絶縁膜上に形成する工程と、
（ｃ）前記不純物を含み、かつ前記第１のポリシリコン膜よりも前記不純物の濃度が低いポリシリコン膜、あるいはノンドープトポリシリコン膜を、第２のポリシリコン膜として前記第１のポリシリコン膜上に形成する工程と、
（ｄ）前記第２のポリシリコン膜の上方から、前記第１，２のポリシリコン膜を部分的にエッチングして、前記ゲート絶縁膜上に前記第１，２のポリシリコン膜を含むゲート電極を形成する工程と、
（ｅ）前記工程（ｄ）の後に、前記ゲート電極の側面にサイドウォールを形成する工程と
を備え、
前記工程（ｄ）における前記第１，２のポリシリコン膜に対するエッチングによって、前記ゲート電極の前記第１のポリシリコン膜の側面が前記第２のポリシリコン膜の側面よりも凹み、その結果、前記ゲート電極の側面にノッチが形成され、
前記工程（ｅ）において、前記ノッチを充填する前記サイドウォールを形成する、半導体装置の製造方法。
【請求項２】
前記第１のポリシリコン膜は、前記不純物を含むドープトポリシリコン膜であって、
前記第２のポリシリコン膜は、前記不純物を含むドープトポリシリコン膜あるいはノンドープトポリシリコン膜である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のポリシリコン膜は、前記不純物を含むドープトポリシリコン膜あるいはノンドープトポリシリコン膜であって、
前記工程（ｂ）は、
（ｂ−１）前記ゲート絶縁膜上に第３のポリシリコン膜を形成する工程と、
（ｂ−２）前記第３のポリシリコン膜に前記不純物をイオン注入する工程と
を含み、
前記第１のポリシリコン膜は、前記工程（ｂ−２）の実行後の前記第３のポリシリコン膜であって、
（ｆ）前記工程（ｄ）の前に、前記工程（ｂ）の実行によって得られた構造に対してアニール処理を行う工程を更に備える、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）は、
（ｂ−１）前記ゲート絶縁膜上に第３のポリシリコン膜を形成する工程と、
（ｂ−２）前記第３のポリシリコン膜の第１の領域に、第１の注入量で前記不純物をイオン注入する工程と、
（ｂ−３）前記第３のポリシリコン膜の第２の領域に、前記第１の注入量よりも多い第２の注入量で前記不純物をイオン注入する工程と
を含み、
前記第１のポリシリコン膜は、前記工程（ｂ−３）の実行後の前記第３のポリシリコン膜であって、
前記ゲート電極は、第２，３のゲート電極を含み、
前記工程（ｄ）において、前記第３のポリシリコン膜の前記第１，２の領域を部分的にエッチングして、前記第３のポリシリコン膜の前記第１の領域と前記第２のポリシリコン膜とを含む前記第２のゲート電極と、前記第３のポリシリコン膜の前記第２の領域と前記第２のポリシリコン膜とを含む前記第３のゲート電極とを、前記ゲート絶縁膜上に形成し、
前記第２のゲート電極の側面に形成される前記ノッチは、前記第３のゲート電極の側面に形成される前記ノッチよりも小さい、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２のポリシリコン膜は、前記不純物を含むドープトポリシリコン膜あるいはノンドープトポリシリコン膜であって、
（ｆ）前記工程（ｄ）の前に、前記工程（ｂ）の実行に得られた構造に対してアニール処理を行う工程を更に備える、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲート電極の側面にノッチを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の性能向上には、優れた特性を持つＭＯＳトランジスタの開発が不可欠である。そして、半導体装置の高速動作を実現するために、ＭＯＳトランジスタのドレイン電流を大きくし、かつその寄生容量を小さくすることが求められている。特に、ゲート絶縁膜を介したゲート電極とソース・ドレイン領域との重なり部分に生じるオーバーラップ容量がトランジスタ特性に与える影響は大きく、その低減が大きな課題となっている。
【０００３】
非特許文献１には、このオーバーラップ容量を低減する手法が開示されている。非特許文献１に記載されている技術は、ゲート電極の底部にノッチを形成することによって、ゲート絶縁膜を介したゲート電極とソース・ドレイン領域との重なり部分（以後、「ゲートオーバーラップ量Ｌｏｖ」と呼ぶ）を低減し、それによってオーバーラップ容量を低減するものである。
【０００４】
非特許文献１に記載の技術では、ゲート電極の底部にだけノッチを形成しているため、ゲート電極の底部のゲート長は、その上部のゲート長よりも短くなる。従って、オーバーラップ容量を低減するとともに、通常のプロセスで実現できる最小ゲート長以下のゲート長を実現することができる。更に、ゲート電極にノッチを形成した場合でも、ゲート電極の上部のゲート長は変化しないため、ゲート抵抗の増加を防止することができる。
【０００５】
ＭＯＳトランジスタのゲート電極に、このようなノッチを形成する方法として、例えば特許文献１，２に記載されている方法がある。特許文献１，２に記載されているノッチ形成方法は、ともに、ゲート電極中の不純物濃度の違いによりゲート電極の側壁酸化速度が変化するという特性を利用した技術である。また、その他のノッチ形成方法が特許文献３に開示されている。
【０００６】
なお、オーバーラップ容量を低減する方法として、ゲート電極の側面にノッチを設ける手法について説明したが、他の方法として、ゲート電極の側面に２重にサイドウォールを設けて、ゲートオーバーラップ量Ｌｏｖを低減する手法が非特許文献２，３に開示されている。
【０００７】
【特許文献１】
特開２００２−２２２９４７号公報
【特許文献２】
特開平９−８２９５８号公報
【特許文献３】
特開２００２−３０５２８７号公報
【非特許文献１】
Ｔ．Ｇｈａｎｉ，ｅｔ．ａｌ．，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．４１５−４１８，１９９９
【非特許文献２】
Ｔ．Ｍａｔｕｍｏｔｏ，ｅｔ．ａｌ．，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．２１９−２２２，２００１
【非特許文献３】
Ｋ．Ｏｈｔａ，ｅｔ．ａｌ．，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  ２００１  Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  ＳＳＤＭ，ｐｐ．１４８−１４９，２００１
【０００８】
【発明が解決しようとする課題】
上述のように、特許文献１，２に記載の技術では、ゲート電極の側壁を酸化することによってノッチを形成しているため、次のような問題が生じる。
【０００９】
一般的にゲート電極の酸化量を正確に制御することは困難であり、ゲート電極の側壁を酸化すると、本来止めるべき箇所よりも酸化が進行して、所望のノッチ形状を得ることが困難である。
【００１０】
通常、オーバーラップ容量を低減するためにゲートオーバーラップ量Ｌｏｖを少なくとすると、ソース・ドレイン領域の寄生抵抗が増加するため、ドレイン電流が減少する。従って、一般的にオーバーラップ容量の減少と、ドレイン電流の増加とはトレードオフの関係にあり、トランジスタの性能を最大限に引き出すためには、適切なゲートオーバーラップ量Ｌｏｖを設計して、それを正確に実現する必要がある。
【００１１】
しかしながら、上述のように、特許文献１，２に記載の技術では、所望のノッチ形状を得ることが困難であるため、正確なゲートオーバーラップ量Ｌｏｖを実現することが困難である。従って、特許文献１，２に記載の技術では、トランジスタの性能を最大限に引き出すことができない。
【００１２】
そこで、本発明は上述の問題に鑑みて成されたものであり、所望の形状のノッチをゲート電極の側面に形成することが可能な技術を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）ｎ型の不純物を含む第１のポリシリコン膜を前記ゲート絶縁膜上に形成する工程と、（ｃ）前記不純物を含み、かつ前記第１のポリシリコン膜よりも前記不純物の濃度が低いポリシリコン膜、あるいはノンドープトポリシリコン膜を、第２のポリシリコン膜として前記第１のポリシリコン膜上に形成する工程と、（ｄ）前記第２のポリシリコン膜の上方から、前記第１，２のポリシリコン膜を部分的にエッチングして、前記ゲート絶縁膜上に前記第１，２のポリシリコン膜を含むゲート電極を形成する工程と、（ｅ）前記工程（ｄ）の後に、前記ゲート電極の側面にサイドウォールを形成する工程とを備え、前記工程（ｄ）における前記第１，２のポリシリコン膜に対するエッチングによって、前記ゲート電極の前記第１のポリシリコン膜の側面が前記第２のポリシリコン膜の側面よりも凹み、その結果、前記ゲート電極の側面にノッチが形成され、前記工程（ｅ）において、前記ノッチを充填する前記サイドウォールを形成する。
【００１４】
【発明の実施の形態】
実施の形態１．
図１〜７は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、例えば、ロジックデバイスと高周波デバイスとを備えるシステムオンチップ（ＳｏＣ）であって、ロジックデバイス及び高周波デバイスのそれぞれは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを有している。
【００１５】
本実施の形態１に係る半導体装置は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれのゲート電極がｎ型であるシングルゲート構造を有している。更に、本実施の形態１に係るｎＭＯＳトランジスタは表面チャネル構造を有し、ｐＭＯＳトランジスタは埋め込みチャネル構造を有している。以下に、図１〜７を参照して、本実施の形態１に係る半導体装置の製造方法を説明する。
【００１６】
まず図１に示すように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｐ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。
【００１７】
素子分離絶縁膜２は、例えばシリコン酸化膜から成り、半導体基板１の上面を複数の領域に区分している。
【００１８】
次に図１に示されるように、ロジックデバイスが形成される領域（以後、「ロジック領域」と呼ぶ）において、ｎＭＯＳトランジスタが形成される領域（以後、「ｎＭＯＳ領域」と呼ぶ）における半導体基板１の上面内にｐ型のウェル領域３ｐを形成し、ｐＭＯＳトランジスタが形成される領域（以後、「ｐＭＯＳ領域」と呼ぶ）における半導体基板１の上面内にｎ型のウェル領域３ｎを形成する。更に、高周波デバイスが形成される領域（以後、「ＲＦ領域」と呼ぶ）において、ｎＭＯＳ領域における半導体基板１の上面内にｐ型のウェル領域３３ｐを形成し、ｐＭＯＳ領域における半導体基板１の上面内にｎ型のウェル領域３３ｎを形成する。そして、ウェル領域３ｎ，３３ｎ内に、ｐ型の埋め込みチャネルとなる埋め込み層（図示せず）を形成する。
【００１９】
次に、半導体基板１を上面から酸化して、例えば膜厚３．０ｎｍのゲート絶縁膜４を半導体基板１上に形成する。
【００２０】
次に図２に示されるように、例えば厚さ１０ｎｍのポリシリコン膜５をゲート絶縁膜４及び素子分離絶縁膜２の上に形成する。このポリシリコン膜５は、ｎ型の不純物、例えばリン原子が濃度１×１０１９／ｃｍ３でほぼ一様に分布したドープトポリシリコン膜であって、ＰＣｌ３（三塩化リン）などのリンを含有する化合物を含んだ材料ガス中でのＣＶＤ成長により形成することができる。
【００２１】
次に図３に示されるように、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域におけるポリシリコン膜５を露出する開口パターンを有するフォトレジスト６ａをポリシリコン膜５上に形成する。そして、かかるフォトレジスト６ａをマスクにしてリンをイオン注入して、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域におけるポリシリコン膜５のリン濃度を５×１０２０／ｃｍ３とする。このとき、リンがポリシリコン膜５の下方にまで届かない程度の低エネルギー、例えば３ｋｅＶでリンをイオン注入する。そして、フォトレジスト６ａを除去する。なお図中では、ポリシリコン膜５において、リン濃度が５×１０２０／ｃｍ３である領域を右上がりの斜線で示している。
【００２２】
次に図４に示されるように、ＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜５を露出する開口パターンを有するフォトレジスト６ｂをポリシリコン膜５上に形成する。そして、図３を参照して説明した工程、つまりロジック領域のｐＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域におけるポリシリコン膜５にリンをイオン注入する工程におけるリンの注入量よりも多い注入量で、フォトレジスト６ｂをマスクにしてリンをイオン注入し、ＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜５のリン濃度を、９×１０２０／ｃｍ３とする。このときも、リンがポリシリコン膜５の下方にまで届かない程度の低エネルギー、例えば３ｋｅＶでリンをイオン注入する。そして、フォトレジスト６ｂを除去する。なお図中では、ポリシリコン膜５において、リン濃度が９×１０２０／ｃｍ３である領域を左上がりの斜線で示している。
【００２３】
上述のように、ロジック領域のｎＭＯＳ領域におけるポリシリコン膜５にはリンのイオン注入が実行されないため、そのリン濃度は依然１×１０１９／ｃｍ３  であり、ロジック領域のｐＭＯＳ領域と、ＲＦ領域のｐＭＯＳ領域及びｎＭＯＳ領域とにおけるポリシリコン膜５にはリンがイオン注入されて、それらのリン濃度は上述のようになる。
【００２４】
次に図５に示されるように、例えば厚さ２００ｎｍのポリシリコン膜７をポリシリコン膜５上に形成する。このポリシリコン膜７は、リンのイオン注入前のポリシリコン膜５と同様に、ｎ型の不純物、例えばリン原子が濃度１×１０１９／ｃｍ３でほぼ一様に分布したドープトポリシリコン膜であって、ＰＣｌ３（三塩化リン）などのリンを含有する化合物を含んだ材料ガス中でのＣＶＤ成長により形成することができる。
【００２５】
そして、ゲート抵抗の低減のために、例えばタングステン（Ｗ）から成る金属膜８をポリシリコン膜７上に形成し、後の工程でハードマスクとして使用されるシリコン窒化膜９をかかる金属膜８上に形成する。
【００２６】
次に、シリコン窒化膜９上に所定の開口パターンを有するフォトレジスト（図示せず）を形成し、かかるフォトレジストをマスクに用いて、シリコン窒化膜９をパターンニングする。そして、パターンニング後のシリコン窒化膜９をマスクに用いて金属膜８をエッチングする。
【００２７】
次に、再度シリコン窒化膜９をマスクに用いつつ、ゲート絶縁膜４をエッチングストッパとして、プラズマ異方性エッチングによって、ポリシリコン膜５，７をエッチングする。これにより、図６に示されるように、ロジック領域のｎＭＯＳ領域及びｐＭＯＳ領域におけるゲート絶縁膜４上に、ゲート電極１０ｎ，１０ｐがそれぞれ形成され、ＲＦ領域のｎＭＯＳ領域及びｐＭＯＳ領域におけるゲート絶縁膜４上に、ゲート電極４０ｎ，４０ｐがそれぞれ形成される。
【００２８】
ゲート電極１０ｎは、ポリシリコン膜５におけるリン濃度が１×１０１９／ｃｍ３である領域と、ポリシリコン膜７と、金属膜８とを含み、各ゲート電極１０ｐ，４０ｎは、ポリシリコン膜５におけるリン濃度が５×１０２０／ｃｍ３である領域と、ポリシリコン膜７と、金属膜８とを含み、ゲート電極４０ｐは、ポリシリコン膜５におけるリン濃度が９×１０２０／ｃｍ３である領域と、ポリシリコン膜７と、金属膜８とを含んでいる。そして、ゲート電極１０ｎ，１０ｐ，４０ｎ，４０ｐのそれぞれの上面上にはシリコン窒化膜９が形成されている。更に、ゲート電極１０ｐ，４０ｎ，４０ｐのそれぞれの側面の底部にはノッチが形成されている。
【００２９】
一般的に、ポリシリコン膜に含まれるｐ型の不純物濃度が高いほど、ポリシリコン膜に対するエッチングスピードが速くなる。そして、本実施の形態１では、ロジック領域のｐＭＯＳ領域と、ＲＦ領域のｎＭＯＳ領域及びｐＭＯＳ領域とでは、上層のポリシリコン膜７よりも下層のポリシリコン膜５の方がリン濃度が高いため、ポリシリコン膜５に対するエッチングスピードの方がポリシリコン膜７に対するそれよりも速くなる。その結果、ゲート電極１０ｐ，４０ｎ，４０ｐのそれぞれのポリシリコン膜５の側面は、ポリシリコン膜７の側面よりも凹み、各ゲート電極１０ｐ，４０ｎ，４０ｐの側面の底部にノッチが形成される。
【００３０】
更に、本実施の形態１では、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域におけるポリシリコン膜５のリン濃度は互いに同じであり、かつそれらよりもＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜５のリン濃度の方が高い。従って、ゲート電極１０ｐに形成されるノッチ１５ｐとゲート電極４０ｎに形成されるノッチ４５ｎとは互いに大きさが同じであり、ゲート電極４０ｐに形成されるノッチ４５ｐは、ノッチ１５ｐ，４５ｎよりも大きくなる。なお、ロジック領域のｎＭＯＳ領域においては、ポリシリコン膜５，７のリン濃度は互いに同じであるため、ゲート電極１０ｎの側面にはノッチが形成されない。
【００３１】
また、ゲート電極の側面の底部に形成されるノッチの大きさは、エッチング条件、ポリシリコン膜５の膜厚、及び下層のポリシリコン膜５と上層のポリシリコン膜７との間の不純物濃度差などを調整することによって容易に制御できる。
【００３２】
本実施の形態１では、ポリシリコン膜５，７をエッチングする際には、Ｃｌ２とＯ２との混合ガスを使用するが、例えば、この混合ガス中でのＣｌ２の割合を大きくすることによって、ノッチを大きくすることができる。また、エッチング時の混合ガスのガス圧を大きくしたり、ＲＦパワーを下げることによっても、ノッチを大きくすることができる。
【００３３】
次に、ロジック領域及びＲＦ領域のｐＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジスト及びシリコン窒化膜９をマスクに用いて、例えばボロンをイオン注入し、その後フォトレジストを除去する。これによって、図６に示されるように、ｐ型の不純物領域であるｐ型エクステンション領域１１ｐがウェル領域３ｎの上面内に形成される。同時に、ｐ型の不純物領域であるｐ型エクステンション領域４１ｐがウェル領域３３ｎの上面内に形成される。
【００３４】
次に、ロジック領域及びＲＦ領域のｎＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジスト及びシリコン窒化膜９をマスクに用いて、例えばヒ素をイオン注入し、その後フォトレジストを除去する。これによって、図６に示されるように、ｎ型の不純物領域であるｎ型エクステンション領域１１ｎがウェル領域３ｐの上面内に形成される。同時に、ｎ型の不純物領域であるｎ型エクステンション領域４１ｎがウェル領域３３ｐの上面内に形成される。
【００３５】
次に、ノッチ１５ｐ，４５ｎ，４５ｐを充填するシリコン窒化膜を全面に堆積して、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、図７に示されるように、各ゲート電極１０ｎ，１０ｐ，４０ｎ，４０ｐの側面上と、シリコン窒化膜９の側面上とに、シリコン窒化膜から成るサイドウォール１２が形成される。そして、このサイドウォール１２によって、ノッチ１５ｐ，４５ｎ，４５ｐは充填される。
【００３６】
次に、ウェル領域３ｎ，３３ｎの上面内にｐ型不純物領域１３ｐ，４３ｐをそれぞれ形成し、ウェル領域３ｐ，３３ｐの上面内にｎ型不純物領域１３ｎ，４３ｎをそれぞれ形成する。具体的には、まずロジック領域及びＲＦ領域のｐＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジスト、シリコン窒化膜９及びサイドウォール１２をマスクに用いて、例えばボロンをイオン注入し、その後フォトレジストを除去する。このときのボロンのイオン注入量は、ｐ型エクステンション領域１１ｐ，４１ｐを形成する際のボロンのイオン注入量よりも多く設定されている。これによって、図７に示されるように、ｐ型エクステンション領域１１ｐよりも不純物濃度が高いｐ型不純物領域１３ｐが、ウェル領域３ｎの上面内に形成される。同時に、ｐ型エクステンション領域４１ｐよりも不純物濃度が高いｐ型不純物領域４３ｐが、ウェル領域３３ｎの上面内に形成される。
【００３７】
次に、ロジック領域及びＲＦ領域のｎＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジスト、シリコン窒化膜９及びサイドウォール１２をマスクに用いて、例えばヒ素をイオン注入し、その後フォトレジストを除去する。このときのヒ素のイオン注入量は、ｎ型エクステンション領域１１ｎ，４１ｎを形成する際のヒ素のイオン注入量よりも多く設定されている。これによって、図７に示されるように、ｎ型エクステンション領域１１ｎよりも不純物濃度が高いｎ型不純物領域１３ｎがウェル領域３ｐの上面内に形成される。同時に、ｎ型エクステンション領域４１ｎよりも不純物濃度が高いｎ型不純物領域４３ｎがウェル領域３３ｎの上面内に形成される。
【００３８】
以上の工程により、それぞれがｐ型エクステンション領域１１ｐ及びｐ型不純物領域１３ｐから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３ｎの上面内に設けられ、それぞれがｐ型エクステンション領域４１ｐ及びｐ型不純物領域４３ｐから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３３ｎの上面内に設けられる。
【００３９】
また、それぞれがｎ型エクステンション領域１１ｎ及びｎ型不純物領域１３ｎから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３ｐの上面内に設けられ、それぞれがｎ型エクステンション領域４１ｎ及びｎ型不純物領域４３ｎから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３３ｐの上面内に設けられる。
【００４０】
次に、アニール処理を行い、上記ソース・ドレイン領域中の不純物を活性化する。これにより、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｐＭＯＳ領域のそれぞれに埋め込みチャネル構造のｐＭＯＳトランジスタが完成し、ロジック領域のｎＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域のそれぞれに表面チャネル構造のｎＭＯＳトランジスタが完成する。
【００４１】
本実施の形態１に係る半導体装置では、図７に示されるように、ロジック領域のｎＭＯＳトランジスタにはノッチが形成されておらず、ロジック領域のｐＭＯＳトランジスタ及びＲＦ領域のｎＭＯＳトランジスタにはノッチが形成されている。従って、ロジック領域のｎＭＯＳトランジスタでのゲートオーバーラップ量Ｌｏｖは、ロジック領域のｐＭＯＳトランジスタ及びＲＦ領域のｎＭＯＳトランジスタでのそれよりも大きくなっている。
【００４２】
また、ロジック領域のｐＭＯＳトランジスタ及びＲＦ領域のｎＭＯＳトランジスタに形成されているノッチ１５ｐ，４５ｎは、ＲＦ領域のｐＭＯＳトランジスタに形成されているノッチ４５ｐよりも小さい。従って、ロジック領域のｐＭＯＳトランジスタ及びＲＦ領域のｎＭＯＳトランジスタでのゲートオーバーラップ量Ｌｏｖは、ＲＦ領域のｐＭＯＳトランジスタでのそれよりも大きくなっている。
【００４３】
このように、本実施の形態１に係る半導体装置の製造方法では、含有するｎ型不純物の濃度によってポリシリコン膜に対するエッチングスピードが変化するという特性を利用して、ゲート電極の側面の底部に、エッチングによってノッチを形成している。
【００４４】
一般的に、酸化量を制御する場合よりも、エッチング量を制御する場合の方が、エッチング条件等を調整することにより精度良く制御することができる。従って、上述の特許文献１，２に記載の技術のようにゲート電極の側壁を酸化することによってノッチを形成する場合よりも、本実施の形態１のようにエッチングによってゲート電極の側面にノッチを形成する場合の方が、ノッチ形状の制御性が向上し、所望のノッチ形状を実現することができる。そのため、適切なゲートオーバーラップ量Ｌｏｖを正確に実現することができ、半導体装置の性能を最大限に引き出すことが可能になる。
【００４５】
また本実施の形態１では、ポリシリコン膜５に、リン濃度が５×１０２０／ｃｍ３の領域と、９×１０２０／ｃｍ３の領域とを設けており、こられの領域を部分的にエッチングすることによって、ゲート電極１０ｐ，４０ｎと、ゲート電極４０ｐとに、互いに異なる大きさのノッチを形成している。
【００４６】
このように、下層のポリシリコン膜５にｎ型不純物濃度が互いに異なる複数の領域を設けることによって、それぞれ所望のノッチ形状を有し、かつ互いにノッチの大きさが異なる複数のゲート電極を形成することができる。その結果、ゲートオーバーラップ量Ｌｏｖを各トランジスタで最適化でき、半導体装置全体としての動作性能が向上する。以下に、その理由を説明する。
【００４７】
上述の非特許文献２では、同一のチップ内のロジックデバイスと高周波デバイスとでは、ゲートオーバーラップ量Ｌｏｖを互いに異ならせることが望ましいと記載されている。
【００４８】
ロジックデバイスでは、高い電流駆動能力を実現しつつ高速に動作することが重要となる。従って、ゲートオーバーラップ量Ｌｏｖを比較的大きくして、ソース・ドレイン領域の寄生抵抗を低減する方が望ましい。一方、高周波デバイスでは、その性能を示すパラメータの一つである最大発振周波数ｆｍａｘは、オーバーラップ容量が小さいことと、トランジスタの相互コンダクタンスが高いこと、言い換えればソース・ドレイン領域の寄生抵抗が低いこととの双方の兼ね合いで決定されるため、最大発振周波数ｆｍａｘは、ゲートオーバーラップ量Ｌｏｖのある値で極大値をとることになる。
【００４９】
このように、ロジックデバイスで要求されるゲートオーバーラップ量Ｌｏｖと、高周波デバイスで要求されるゲートオーバーラップ量Ｌｏｖとは互いに異なる場合があるため、ロジックデバイスとＲＦデバイスとで、ゲートオーバーラップ量Ｌｏｖを独立して制御できることが望まれる。
【００５０】
本実施の形態１では、上述のように各トランジスタでノッチ形状を最適化できるため、ロジックデバイスのゲートオーバーラップ量Ｌｏｖと、ＲＦデバイスのゲートオーバーラップ量Ｌｏｖとを互いに独立して最適化できる。従って、半導体装置全体としての動作性能が向上する。なお、本実施の形態１では、一例として、ロジックデバイスと高周波デバイスとのゲートオーバーラップ量Ｌｏｖを最適化した結果、高周波デバイスのｎＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖが、ロジックデバイスのｎＭＯＳトランジスタのそれよりも小さく、高周波デバイスのｐＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖが、ロジックデバイスのｐＭＯＳトランジスタのそれよりも小さい場合の半導体装置の製造方法を示している。
【００５１】
また、上述の非特許文献３では、同一チップ内のｎＭＯＳトランジスタとｐＭＯＳトランジスタとでは、ｎＭＯＳトランジスタの方のゲートオーバーラップ量Ｌｏｖを大きくした方が半導体装置の動作速度が向上すると述べられている。
【００５２】
本実施の形態１では、上述のように各トランジスタでノッチ形状を最適化できるため、ｎＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖと、ｐＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖとを互いに独立して最適化できる。従って、非特許文献３に記載されているように、ｐＭＯＳトランジスタよりもｎＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖを大きくすることができる。その結果、半導体装置の動作速度が向上する。
【００５３】
なお、本実施の形態１では、ロジック領域及びＲＦ領域のそれぞれにおいて、ｐＭＯＳトランジスタよりもｎＭＯＳトランジスタのノッチを大きくして、ｐＭＯＳトランジスタよりもｎＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖを大きくしている。
【００５４】
また、ポリシリコン膜５へのリンのイオン注入後に得られる構造に対して、ポリシリコン膜５のエッチングの前に、アニール処理を行っても良い。この場合には、ポリシリコン膜５中のリンが拡散し、ポリシリコン膜５中でのリン分布がほぼ一様になる。更に、本実施の形態１では、上層のポリシリコン膜７はドープトポリシリコン膜であるため、リン分布はほぼ一様である。従って、上層のポリシリコン膜７と下層のポリシリコン膜５との境界においてリン濃度が急峻に変化し、ポリシリコン膜に対するエッチング速度が急激に変化する。そのため、所望のノッチ形状がより得られやすくなる。
【００５５】
実施の形態２．
図８〜１２は本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置は、例えば、ロジックデバイスと高周波デバイスとを備えるシステムオンチップ（ＳｏＣ）であって、ロジックデバイス及び高周波デバイスのそれぞれは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを有している。
【００５６】
本実施の形態２に係る半導体装置は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲート電極が、それぞれｎ型及びｐ型であるＤｕａｌ−Ｇａｔｅ構造を有している。そして、本実施の形態２に係るｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれは表面チャネル構造を有している。以下に、図８〜１２を参照して、本実施の形態２に係る半導体装置の製造方法を説明する。
【００５７】
まず、上述の実施の形態１と同様に、半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、ロジック領域において、ｎＭＯＳ領域における半導体基板１の上面内にウェル領域３ｐを形成し、ｐＭＯＳ領域における半導体基板１の上面内にウェル領域３ｎを形成する。更に、ＲＦ領域において、ｎＭＯＳ領域における半導体基板１の上面内にウェル領域３３ｐを形成し、ｐＭＯＳ領域における半導体基板１の上面内にウェル領域３３ｎを形成する。これにより、図１に示す構造が得られる。なお、本実施の形態２では、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの両方が表面チャネル構造を有しているため、実施の形態１とは異なり、ウェル領域３ｎ，３３ｎ内には埋め込み層は形成されない。
【００５８】
次に図８に示されるように、例えば厚さ１０ｎｍのポリシリコン膜１６をゲート絶縁膜４及び素子分離絶縁膜２の上に形成する。このポリシリコン膜１６は、不純物が導入されていないノンドープトポリシリコン膜であって、ＣＶＤ成長によって形成される。
【００５９】
次に図９に示されるように、ロジック領域のｐＭＯＳ領域と、ＲＦ領域のｎＭＯＳ領域及びｐＭＯＳ領域とにおけるポリシリコン膜１６を露出する開口パターンを有するフォトレジスト６ｃをポリシリコン膜１６上に形成する。そして、かかるフォトレジスト６ｃをマスクにしてリンをイオン注入する。このようにして、ロジック領域のｎＭＯＳ領域におけるポリシリコン膜１６にはリンを注入せずに、ロジック領域のｐＭＯＳ領域と、ＲＦ領域のｎＭＯＳ領域及びｐＭＯＳ領域とにおけるポリシリコン膜１６のリン濃度を５×１０１９／ｃｍ３とする。このとき、リンがポリシリコン膜１６の下方にまで届かない程度の低エネルギー、例えば３ｋｅＶでリンをイオン注入する。そして、フォトレジスト６ｃを除去する。なお図中では、ポリシリコン膜１６において、リン濃度が５×１０１９／ｃｍ３である領域を右上がりの斜線で示している。
【００６０】
次に図１０に示されるように、例えば厚さ２００ｎｍのポリシリコン膜１７をポリシリコン膜１６上に形成する。このポリシリコン膜１７は、イオン注入前のポリシリコン膜１６と同様に、リンなどの不純物を含まないノンドープトポリシリコン膜であって、ＣＶＤ成長により形成することができる。そして、後の工程でハードマスクとして使用されるＴＥＯＳ酸化膜１８をポリシリコン膜１７上に形成する。
【００６１】
次に、ＴＥＯＳ酸化膜１８上に所定の開口パターンを有するフォトレジスト（図示せず）を形成し、かかるフォトレジストをマスクに用いて、ＴＥＯＳ酸化膜１８をパターンニングする。そして、パターンニング後のＴＥＯＳ酸化膜１８をマスクに用いつつ、ゲート絶縁膜４をエッチングストッパとして、プラズマ異方性エッチングによって、ポリシリコン膜１６，１７をエッチングする。これにより、図１１に示されるように、ロジック領域のｎＭＯＳ領域及びｐＭＯＳ領域におけるゲート絶縁膜４上に、ゲート電極２０ｎ，２０ｐがそれぞれ形成され、ＲＦ領域のｎＭＯＳ領域及びｐＭＯＳ領域におけるゲート絶縁膜４上に、ゲート電極５０ｎ，５０ｐがそれぞれ形成される。このとき、ポリシリコン膜１７上に設けられていたＴＥＯＳ酸化膜１８はほぼ消滅する。
【００６２】
ゲート電極２０ｎは、ポリシリコン膜１６の不純物を含まない領域とポリシリコン膜１７とを含み、ゲート電極２０ｐ，５０ｎ，５０ｐのそれぞれは、ポリシリコン膜１６におけるリン濃度が５×１０１９／ｃｍ３である領域とポリシリコン膜１７とを含んでいる。そして、ゲート電極２０ｐ，５０ｎ，５０ｐのそれぞれの側面の底部にはノッチが形成されている。
【００６３】
上述のように、ポリシリコン膜に含まれるｎ型の不純物濃度が高いほど、ポリシリコン膜に対するエッチングスピードが速くなる。そして、本実施の形態２では、ロジック領域のｐＭＯＳ領域と、ＲＦ領域のｎＭＯＳ領域及びｐＭＯＳ領域とでは、上層のポリシリコン膜１７にはリンが含まれておらず、下層のポリシリコン膜１６にはリンが含まれているため、ポリシリコン膜１６に対するエッチングスピードの方が、ポリシリコン膜１７に対するそれよりも速くなる。従って、ゲート電極２０ｐ，５０ｎ，５０ｐのそれぞれのポリシリコン膜１６の側面は、ポリシリコン膜１７の側面よりも凹み、各ゲート電極２０ｐ，５０ｎ，５０ｐの側面の底部にノッチが形成される。
【００６４】
更に、本実施の形態２では、ロジック領域のｐＭＯＳ領域と、ＲＦ領域のｎＭＯＳ領域と、ＲＦ領域のｐＭＯＳ領域とにおけるポリシリコン膜１６のリン濃度は互いに同じであるため、ゲート電極２０ｐに形成されるノッチ２５ｐと、ゲート電極５０ｎに形成されるノッチ５５ｎと、ゲート電極５０ｐに形成されるノッチ５５ｐとは、互いに大きさが同じになる。
【００６５】
なお、ロジック領域のｎＭＯＳ領域においては、ポリシリコン膜１６，１７の両方とも不純物を含まないため、ゲート電極２０ｎの側面にはノッチが形成されない。
【００６６】
次に、ロジック領域及びＲＦ領域のｐＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジストをマスクに用いて、例えばボロンをイオン注入し、その後フォトレジストを除去する。これによって、図１１に示されるように、ｐ型の不純物領域であるｐ型エクステンション領域２１ｐがウェル領域３ｎの上面内形成される。同時に、ｐ型の不純物領域であるｐ型エクステンション領域５１ｐがウェル領域３３ｎの上面内形成される。
【００６７】
次に、ロジック領域及びＲＦ領域のｎＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジストをマスクに用いて、例えばヒ素をイオン注入し、その後フォトレジストを除去する。これによって、図１１に示されるように、ｎ型の不純物領域であるｎ型エクステンション領域２１ｎがウェル領域３ｐの上面内形成される。同時に、ｎ型の不純物領域であるｎ型エクステンション領域５１ｎがウェル領域３３ｐの上面内形成される。
【００６８】
次に、ノッチ２５ｐ，５５ｎ，５５ｐを充填するシリコン窒化膜を全面に堆積して、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、図１２に示されるように、各ゲート電極２０ｎ，２０ｐ，５０ｎ，５０ｐの側面上に、シリコン窒化膜から成るサイドウォール２２が形成される。そして、ノッチ２５ｐ，５５ｎ，５５ｐはサイドウォール２２で充填される。
【００６９】
次に、ウェル領域３ｎ，３３ｎの上面内にｐ型不純物領域２３ｐ，５３ｐをそれぞれ形成し、ウェル領域３ｐ，３３ｐの上面内にｎ型不純物領域２３ｎ，５３ｎをそれぞれ形成する。具体的には、まずロジック領域及びＲＦ領域のｐＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジスト及びサイドウォール２２をマスクに用いて、例えばボロンをイオン注入し、その後フォトレジストを除去する。このときのボロンのイオン注入量は、ｐ型エクステンション領域２１ｐ，５１ｐを形成する際のボロンのイオン注入量よりも多く設定されている。これによって、図１２に示されるように、ｐ型エクステンション領域２１ｐよりも不純物濃度が高いｐ型不純物領域２３ｐが、ウェル領域３ｎの上面内に形成される。同時に、ｐ型エクステンション領域５１ｐよりも不純物濃度が高いｐ型不純物領域５３ｐが、ウェル領域３３ｎの上面内に形成される。
【００７０】
次に、ロジック領域及びＲＦ領域のｎＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜４及び素子分離絶縁膜２の上に形成して、かかるフォトレジスト及びサイドウォール２２をマスクに用いて、例えばヒ素をイオン注入し、その後フォトレジストを除去する。このときのヒ素のイオン注入量は、ｎ型エクステンション領域２１ｎ，５１ｎを形成する際のヒ素のイオン注入量よりも多く設定されている。これによって、図１２に示されるように、ｎ型エクステンション領域２１ｎよりも不純物濃度が高いｎ型不純物領域２３ｎが、ウェル領域３ｐの上面内に形成される。同時に、ｎ型エクステンション領域５１ｎよりも不純物濃度が高いｎ型不純物領域５３ｎが、ウェル領域３３ｎの上面内に形成される。
【００７１】
このとき、ハードマスクとして使用されたＴＥＯＳ酸化膜１８はほぼ消滅しているため、ｎＭＯＳ領域のゲート電極２０ｎ，５０ｎにもヒ素が導入されて、各ゲート電極２０ｎ，５０ｎはｎ型となる。また、ｐ型不純物領域２３ｐ，５３ｐを形成する際には、注入量５×１０１５／ｃｍ２でホウ素がイオン注入されるため、ｐＭＯＳ領域におけるゲート電極２０ｐ，５０ｐのポリシリコン膜１６に含まれるリンの効果は、注入されたホウ素によって打ち消されて、各ゲート電極２０ｐ，５０ｐはｐ型となる。これにより、Ｄｕａｌ−Ｇａｔｅ構造が実現される。
【００７２】
以上の工程により、それぞれがｐ型エクステンション領域２１ｐ及びｐ型不純物領域２３ｐから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３ｎの上面内に設けられ、それぞれがｐ型エクステンション領域５１ｐ及びｐ型不純物領域５３ｐから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３３ｎの上面内に設けられる。
【００７３】
また、それぞれがｎ型エクステンション領域２１ｎ及びｎ型不純物領域２３ｎから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３ｐの上面内に設けられ、それぞれがｎ型エクステンション領域５１ｎ及びｎ型不純物領域５３ｎから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域３３ｐの上面内に設けられる。
【００７４】
次に、アニール処理を行い、上記ソース・ドレイン領域中の不純物を活性化する。これにより、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｐＭＯＳ領域のそれぞれに表面チャネル構造のｐＭＯＳトランジスタが完成し、ロジック領域のｎＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域のそれぞれに表面チャネル構造のｎＭＯＳトランジスタが完成する。
【００７５】
このように、本実施の形態２に係る半導体装置の製造方法によれば、Ｄｕａｌ−Ｇａｔｅ構造を有し、そのｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれが表面チャネル構造を有する半導体装置であっても、ゲート電極に所望の形状のノッチを形成することができる。そのため、適切なゲートオーバーラップ量Ｌｏｖを正確に実現することができ、半導体装置の性能を最大限に引き出すことが可能になる。
【００７６】
また本実施の形態２では、ｎＭＯＳトランジスタだけではなく、ｐＭＯＳトランジスタも表面チャネル構造を有しているため、ｐＭＯＳトランジスタが埋め込みチャネル構造を有している上述の実施の形態１に係る半導体装置よりも、微細化が可能になる。
【００７７】
ただし、ｐＭＯＳ領域のゲート電極は十分にｐ型にならないと、ゲート電極の空乏化を生じるため、ｐＭＯＳ領域におけるポリシリコン膜１６のリン濃度を、実施の形態１と比べてあまり高くできないという制約がある。そのため、ｐＭＯＳ領域におけるゲート電極のノッチをあまり大きくできないという不利な点がある。
【００７８】
本実施の形態２では、このような不利な点のために、ＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜１６のリン濃度を高くできず、ＲＦ領域におけるゲート電極５０ｐのノッチの大きさが、ロジック領域におけるゲート電極２０ｐのノッチの大きさと同じに設定されている。
【００７９】
本実施の形態２でも、上述の実施の形態１と同様に、ロジックデバイスと高周波デバイスとのゲートオーバーラップ量Ｌｏｖを最適化した結果、高周波デバイスのｎＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖが、ロジックデバイスのｎＭＯＳトランジスタのそれよりも小さく、高周波デバイスのｐＭＯＳトランジスタのゲートオーバーラップ量Ｌｏｖが、ロジックデバイスのｐＭＯＳトランジスタのそれよりも小さい場合の半導体装置を想定しているため、ＲＦ領域のｐＭＯＳ領域におけるゲート電極５０ｐに形成されるノッチ５５ｐの大きさを、ロジック領域のｐＭＯＳ領域におけるゲート電極２０ｐに形成されるノッチ２５ｐよりも、大きくすることが望まれるが、上述の理由により、ノッチ５５ｐの大きさはノッチ２５ｐと同じに設定されている。
【００８０】
しかしながら、上述の非特許文献２の図１２（ａ），（ｂ）には、高周波デバイスのｐＭＯＳトランジスタの最大発振周波数ｆｍａｘが、ｎＭＯＳトランジスタのそれよりもゲートオーバーラップ量Ｌｏｖの値によって敏感に変化しないことが示されているため、本実施の形態２のように、ＲＦ領域のｐＭＯＳ領域におけるノッチの大きさと、ロジック領域のｐＭＯＳ領域におけるノッチの大きさとが互いに同じになったとしても、それが半導体装置の性能に与える影響は比較的少ない。
【００８１】
なお本実施の形態２では、上述のように、ゲート電極の空乏化を防止するために、ｐＭＯＳ領域におけるポリシリコン膜１６のリン濃度を低く設定しているが、ゲート電極の空乏化を抑制するよりも、少しでも高周波デバイスのｐＭＯＳトランジスタの最大発振周波数ｆｍａｘを増大させたい場合には、実施の形態１と同様に、ＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜１６のリン濃度を、ロジック領域のｐＭＯＳ領域よりも高く設定して、ＲＦ領域のｐＭＯＳ領域におけるノッチを、ロジック領域のｐＭＯＳ領域におけるノッチよりも大きくしても良い。具体的には、以下の様にして、ＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜１６のリン濃度を高く設定することができる。
【００８２】
まず、図８に示す構造を得る。そして、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域におけるポリシリコン膜１６を露出する開口パターンを有するフォトレジストをポリシリコン膜１６上に形成する。そして、かかるフォトレジストをマスクにしてリンをイオン注入して、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域におけるポリシリコン膜１６のリン濃度を５×１０１９／ｃｍ３とする。
【００８３】
次に、ＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜１６を露出する開口パターンを有するフォトレジストをポリシリコン膜１６上に形成する。そして、ロジック領域のｐＭＯＳ領域及びＲＦ領域のｎＭＯＳ領域におけるポリシリコン膜１６にリンを注入したときよりも多い注入量で、かかるフォトレジストをマスクにしてリンをイオン注入し、ＲＦ領域のｐＭＯＳ領域におけるポリシリコン膜１６のリン濃度を、５×１０１９／ｃｍ３よりも高い濃度とする。そして、上述のように、ポリシリコン膜１６，１７をエッチングして、複数のゲート電極を形成することによって、ＲＦ領域のｐＭＯＳ領域におけるノッチの大きさが、ロジック領域のｐＭＯＳ領域におけるノッチよりも大きくなる。
【００８４】
このように、下層のポリシリコン膜１６にｎ型不純物濃度が互いに異なる複数の領域を設けることによって、それぞれ所望のノッチ形状を有し、かつ互いにノッチの大きさが異なる複数のゲート電極を形成することができ、ゲートオーバーラップ量Ｌｏｖを各トランジスタで最適化できる。
【００８５】
また、ポリシリコン膜１６へのリンのイオン注入後に得られる構造に対して、ポリシリコン膜１６のエッチングの前に、アニール処理を行っても良い。この場合には、ポリシリコン膜１６中のリンが拡散し、ポリシリコン膜１６中でのリン分布がほぼ一様になる。そして、本実施の形態２では、上層のポリシリコン膜１７はノンドープトポリシリコン膜であるため、ポリシリコン膜に対するエッチング速度が急減に変化する。従って、所望のノッチ形状がより得られやすくなる。
【００８６】
実施の形態３．
図１３〜１７は本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態３に係る半導体装置は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれのゲート電極がｎ型であるシングルゲート構造を有するＣＭＯＳトランジスタを備えている。このＣＭＯＳトランジスタは、例えば、ロジックデバイスとＤＲＡＭとが同一半導体基板上に形成されたメモリ・ロジック混載型の半導体装置が備えるＣＭＯＳトランジスタである。そして、本実施の形態３に係るｎＭＯＳトランジスタは表面チャネル構造を有し、ｐＭＯＳトランジスタは埋め込みチャネル構造を有している。以下に、図１３〜１７を参照して、本実施の形態３に係る半導体装置の製造方法を説明する。
【００８７】
まず図１３に示すように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｐ型のシリコン基板である半導体基板８１の上面内に素子分離絶縁膜８２を形成する。素子分離絶縁膜８２は、例えばシリコン酸化膜から成り、半導体基板８１の上面を複数の領域に区分している。
【００８８】
次に、ｎＭＯＳ領域における半導体基板８１の上面内にｐ型のウェル領域８３ｐを形成し、ｐＭＯＳ領域における半導体基板８１の上面内にｎ型のウェル領域８３ｎを形成する。そして、ウェル領域８３ｎ内に、図示しない埋め込み層を形成する。
【００８９】
次に、半導体基板８１を上面から酸化して、例えば膜厚３．０ｎｍのゲート絶縁膜８４を半導体基板８１上に形成する。そして、図１４に示されるように、例えば厚さ１０ｎｍのポリシリコン膜８５をゲート絶縁膜８４及び素子分離絶縁膜８２の上に形成する。このポリシリコン膜８５は、ｎ型の不純物、例えばリン原子が濃度１×１０１９／ｃｍ３でほぼ一様に分布したドープトポリシリコン膜であって、ＰＣｌ３（三塩化リン）などのリンを含有する化合物を含んだ材料ガス中でのＣＶＤ成長により形成することができる。
【００９０】
次に図１５に示されるように、例えば厚さ２００ｎｍのポリシリコン膜８７をポリシリコン膜８５上に形成する。このポリシリコン膜８７は、ｎ型の不純物、例えばリン原子が濃度５×１０２０／ｃｍ３でほぼ一様に分布したドープトポリシリコン膜であって、ポリシリコン膜８５よりもリン濃度が高い。そして、このポリシリコン膜８７は、ＰＣｌ３（三塩化リン）などのリンを含有する化合物を含んだ材料ガス中でのＣＶＤ成長により形成することができる。
【００９１】
次に、後の工程でハードマスクとして使用されるシリコン窒化膜８９をポリシリコン膜８７上に形成する。そして、シリコン窒化膜８９上に所定の開口パターンを有するフォトレジスト（図示せず）を形成し、かかるフォトレジストをマスクに用いて、シリコン窒化膜８９をパターンニングする。そして、パターンニング後のシリコン窒化膜８９をマスクに用いつつ、ゲート絶縁膜８４をエッチングストッパとして、プラズマ異方性エッチングによって、ポリシリコン膜８５，８７をエッチングする。これにより、図１６に示されるように、ｎＭＯＳ領域及びｐＭＯＳ領域におけるゲート絶縁膜８４上に、ゲート電極９０ｎ，９０ｐがそれぞれ形成される。
【００９２】
各ゲート電極９０ｎ，９０ｐは、ポリシリコン膜８５，８７を含み、その上面上にはシリコン窒化膜８９が形成されている。そして、各ゲート電極９０ｎ，９０ｐの側面の底部にはノッチが形成されている。
【００９３】
上述のように、ポリシリコン膜に含まれるｎ型の不純物濃度が高いほど、ポリシリコン膜に対するエッチングスピードが速くなる。そして、本実施の形態３では、上層のポリシリコン膜８７よりも下層のポリシリコン膜８５の方がリン濃度が高いため、ポリシリコン膜８５に対するエッチングスピードの方が、ポリシリコン膜８７に対するそれよりも速くなる。従って、ゲート電極９０ｎ，９０ｐのそれぞれのポリシリコン膜８５の側面は、ポリシリコン膜８７の側面よりも凹み、各ゲート電極９０ｎ，９０ｐの側面の底部にノッチが形成される。
【００９４】
更に、本実施の形態３では、ｎＭＯＳ領域及びｐＭＯＳ領域におけるポリシリコン膜８５のリン濃度は互いに同じであるため、ゲート電極９０ｎに形成されるノッチ９５ｎと、ゲート電極９０ｐに形成されるノッチ９５ｐとは、互いに大きさが同じになる。
【００９５】
次に、ｐＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜８４及び素子分離絶縁膜８２の上に形成して、かかるフォトレジスト及びシリコン窒化膜８９をマスクに用いて、例えばボロンをイオン注入し、その後フォトレジストを除去する。これによって、図１６に示されるように、ｐ型の不純物領域であるｐ型エクステンション領域９１ｐがウェル領域８３ｎの上面内形成される。
【００９６】
次に、ｎＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜８４及び素子分離絶縁膜８２の上に形成して、かかるフォトレジスト及びシリコン窒化膜８９をマスクに用いて、例えばヒ素をイオン注入し、その後フォトレジストを除去する。これによって、図１６に示されるように、ｎ型の不純物領域であるｎ型エクステンション領域９１ｎがウェル領域８３ｐの上面内形成される。
【００９７】
次に、ノッチ９５ｎ，９５ｐを充填するシリコン窒化膜を全面に堆積して、半導体基板８１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、図１７に示されるように、各ゲート電極９０ｎ，９０ｐの側面上と、シリコン窒化膜８９の側面上とに、シリコン窒化膜から成るサイドウォール９２が形成される。そして、ノッチ９５ｎ，９５ｐはサイドウォール９２で充填される。
【００９８】
次に、ウェル領域８３ｎの上面内にｐ型不純物領域９３ｐを形成し、ウェル領域８３ｐの上面内にｎ型不純物領域９３ｎを形成する。具体的には、まずｐＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜８４及び素子分離絶縁膜８２の上に形成して、かかるフォトレジスト、シリコン窒化膜８９及びサイドウォール９２をマスクに用いて、例えばボロンをイオン注入し、その後フォトレジストを除去する。このときのボロンのイオン注入量は、ｐ型エクステンション領域９１ｐを形成する際のボロンのイオン注入量よりも多く設定されている。これによって、図１７に示されるように、ｐ型エクステンション領域９１ｐよりも不純物濃度が高いｐ型不純物領域９３ｐが、ウェル領域８３ｎの上面内に形成される。
【００９９】
次に、ｎＭＯＳ領域を開口するフォトレジスト（図示せず）をゲート絶縁膜８４及び素子分離絶縁膜８２の上に形成して、かかるフォトレジスト、シリコン窒化膜８９及びサイドウォール９２をマスクに用いて、例えばヒ素をイオン注入し、その後フォトレジストを除去する。このときのヒ素のイオン注入量は、ｎ型エクステンション領域９１ｎを形成する際のヒ素のイオン注入量よりも多く設定されている。これによって、図１７に示されるように、ｎ型エクステンション領域９１ｎよりも不純物濃度が高いｎ型不純物領域９３ｎが、ウェル領域８３ｐの上面内に形成される。
【０１００】
以上の工程により、それぞれがｐ型エクステンション領域９１ｐ及びｐ型不純物領域９３ｐから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域８３ｎの上面内に設けられ、それぞれがｎ型エクステンション領域９１ｎ及びｎ型不純物領域９３ｎから成り、互いに所定距離を成す複数のソース・ドレイン領域が、ウェル領域８３ｐの上面内に設けられる。
【０１０１】
次に、アニール処理を行い、上記ソース・ドレイン領域中の不純物を活性化する。これにより、ｐＭＯＳ領域に埋め込みチャネル構造のｐＭＯＳトランジスタが完成し、ｎＭＯＳ領域に表面チャネル構造のｎＭＯＳトランジスタが完成する。
【０１０２】
このように、本実施の形態３に係る半導体装置の製造方法によれば、メモリ・ロジック混載型の半導体装置に採用されるＣＭＯＳトランジスタであっても、ゲート電極に所望の形状のノッチを形成することができる。そのため、適切なゲートオーバーラップ量Ｌｏｖを正確に実現することができ、半導体装置の性能を最大限に引き出すことが可能になる。
【０１０３】
更に、本実施の形態３では、ポリシリコン膜８５，８７にドープトポリシリコン膜を採用しているため、ポリシリコン膜８５，８７中のリン分布はほぼ一様である。そして、本実施の形態３のように、各ポリシリコン膜８５，８７にはリンのイオン注入を実行しないことによって、上層のポリシリコン膜８７と下層のポリシリコン膜８５との境界においてリン濃度が急峻に変化することになり、ポリシリコン膜に対するエッチング速度が急激に変化する。従って、所望のノッチ形状がより得られやすくなる。
【０１０４】
なお、実施の形態１，２で述べたように、ポリシリコン膜にイオン注入を行った場合でも、イオン注入後にアニール処理を行うことによって、ポリシリコン膜中でのリン分布がほぼ一様になる。しかしながら、この場合には、ドープトポリシリコン膜ほど一様にはリンが分布しない。従って、本実施の形態３のように、上層のポリシリコン膜８７及び下層のポリシリコン膜８５のそれぞれに、ドープトポリシリコン膜を採用することによって、より所望のノッチ形状を実現することができ、同一ウェハ内、もしくはウェハ間で、均一で安定したノッチ形状を得ることができる。
【０１０５】
また、本実施の形態３では、下層のポリシリコン膜８５へのリンのイオン注入を行っていないため、注入時にリンがポリシリコン膜８５を突き抜けて半導体基板１に導入されることがない。
【０１０６】
なお、本実施の形態３に係る半導体装置の製造方法では、ゲート電極となるポリシリコン膜にｎ型不純物のイオン注入を行っていないため、実施の形態１，２とは異なり、互いに大きさの異なるノッチを有する複数のゲート電極を形成することは困難であるが、個々のトランジスタにおける最適なノッチの大きさがほぼ同じである半導体装置や、装置全体の性能が特定のトランジスタの大きさでほぼ決定されてしまう半導体装置に対しては、本実施の形態３に係る製造方法は有効である。
【０１０７】
また、本実施の形態３では、上層のポリシリコン膜８７にリンを含むドープトポリシリコン膜を採用したが、その代わりにノンドープトポリシリコン膜を採用した場合であっても、同様の効果が得られる。
【０１０８】
また、上述の実施の形態１〜３では、ポリシリコン膜に含まれるｎ型の不純物としてリンを採用したが、その代わりにヒ素等の他のｎ型不純物を採用してもよい。
【０１０９】
【発明の効果】
この発明に係る半導体装置の製造方法によれば、含有するｎ型不純物の濃度によってポリシリコン膜に対するエッチングスピードが変化するという特性を利用して、ゲート電極の側面に、エッチングによってノッチを形成している。そのため、ゲート電極の側面を酸化することによってノッチを形成する場合よりも、ノッチ形状の制御性が向上し、所望のノッチ形状を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１，８１  半導体基板、４，８４  ゲート絶縁膜、５，７，１６，１７，８５，８７  ポリシリコン膜、１０ｎ，１０ｐ，２０ｎ，２０ｐ，４０ｎ，４０ｐ，５０ｎ，５０ｐ，９０ｎ，９０ｐ  ゲート電極、１２，２２，９２  サイドウォール、１５ｐ，２５ｐ，４５ｎ，４５ｐ，５５ｎ，５５ｐ，９５ｎ，９５ｐ  ノッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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