(57)【要約】【課題】半導体集積回路上に作成される発振回路の外付け部品をなくすことである。【解決手段】発振部１１は、目的とする周波数ｆのｎ倍の周波数ｎ・ｆの信号を生成する。制御電圧生成回路２１は、発振部１１で生成される信号を分周した信号と、基準信号の位相を比較し、両者の位相差に応じた直流の制御電圧を発振部１１に出力して発振周波数を制御する。分周回路２２は、発振部１１で生成される信号を１／ｎに分周して目的とする周波数ｆの信号に変換する。発振部の発振周波数を目的とする周波数のｎ倍にすることでインダクタンス及びコンデンサを半導体集積回路基板上に形成することができる。【選択図】　　図２
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【特許請求の範囲】
【請求項１】
インダクタンスと可変容量素子を有し、目的とする周波数のｎ倍の周波数の信号を生成する発振部と、
前記発振部により生成される信号を１／ｎに分周する分周回路とを備え、
前記インダクタンスと可変容量素子を含む発振部及び分周回路を半導体集積回路基板上に形成した発振回路。
【請求項２】
インダクタンスと可変容量素子を有し、目的とする周波数のｎ倍の周波数の信号を生成する発振部と、
前記発振部の発振周波数を制御する制御電圧を生成して前記発振部に出力する制御電圧生成回路と、
前記発振部により生成される信号を１／ｎに分周する分周回路とを備え、
前記インダクタンスと可変容量素子を含む発振部、制御電圧生成回路及び分周回路を半導体集積回路基板上に形成した発振回路。
【請求項３】
前記発振部は、複数のＭＯＳＦＥＴと、インダクタンスと、可変容量素子とからなる請求項１または２記載の発振回路。
【請求項４】
前記発振部は、複数のＭＯＳＦＥＴと、インダクタンスと、可変容量素子とからなり、
前記制御電圧生成回路は、前記可変容量素子の容量を変化させる制御電圧を該可変容量素子に出力して前記発振部の発振周波数を制御する請求項２記載の発振回路。
【請求項５】
前記発振部は、第１及び第２のＭＯＳＦＥＴと、インダクタンスと、可変容量素子とからなり、
前記第１のＭＯＳＦＥＴのソースまたはドレインに前記インダクタンスと可変容量素子が接続され、前記第１のＭＯＳＦＥＴのゲートに前記第２のＭＯＳＦＥＴのソースまたはドレインが接続され、前記第２のＭＯＳＦＥＴのゲートに前記第１のＭＯＳＦＥＴのソースまたはドレインが接続される請求項１，２，３または４記載の発振回路。
【請求項６】
前記発振部は、第１及び第２のＭＯＳＦＥＴと、インダクタンスと、コンデンサと、可変容量素子とからなり、
前記第１のＭＯＳＦＥＴのソースまたはドレインに前記インダクタンスが接続され、前記第１のＭＯＳＦＥＴのゲートに前記第２のＭＯＳＦＥＴのソースまたはドレインが接続され、前記第２のＭＯＳＦＥＴのゲートに前記第１のＭＯＳＦＥＴのソースまたはドレインが接続され、前記第１のＭＯＳＦＥＴのソースまたはドレインに前記コンデンサを介して前記可変容量素子が接続され、
前記可変容量素子に前記制御電圧生成回路から出力される制御電圧を供給し、該可変容量素子の容量を変化させて発振周波数を制御する請求項１乃至４の何れか１つに記載の発振回路。
【請求項７】
前記可変容量素子をＭＯＳＦＥＴで構成した請求項１乃至６の何れか１つに記載の発振回路。
【請求項８】
前記制御電圧生成回路は、前記発振部で生成される信号を分周した信号と基準信号との位相差を検出し、位相差に応じた制御電圧を出力する請求項２乃至７の何れか１つに記載の発振回路。
【請求項９】
前記制御電圧生成回路は、プログラマブルカウンタと、該プログラマブルカウンタの出力信号と基準信号との位相を比較する位相検波回路と、該位相検波回路の出力の高域成分を阻止し直流の制御電圧を前記発振部に出力するローパスフィルタとからなるＰＬＬシンセサイザ回路である請求項１乃至８の何れか１つに記載の発振回路。
【請求項１０】
前記分周回路はデューティ比５０％の分周回路を含む請求項１乃至９の何れか１つに記載の発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線送信機及び受信機等の発振回路に関する。
【０００２】
【従来の技術】
ＡＭ受信機、ＦＭ受信機などにおいては、受信信号に対して一定の周波数差を有する信号を局部発振回路で生成し、受信信号と局部発振信号を混合し所定の中間周波数信号に変換している。
【０００３】
ＡＭ受信機、ＦＭ受信機の回路をＩＣ化する場合でも、局部発振回路は、所望の発振周波数の信号を得るためのコンデンサの容量やインダクタンスの値が大きな値となるためコンデンサやインダクタンスをＩＣ内部に形成することが難しく、受信機用ＩＣの搭載される基板に外付けしていた。
【０００４】
【発明が解決しようとする課題】
そのため、受信機、あるいは送信機用ＩＣと別に外付部品が必要となり、部品コスト、組立てコストが高くなるという問題点があった。さらに、基板上にコンデンサとコイル等を実装するスペースが必要となるので基板のサイズも大きくなるという問題点があった。
【０００５】
本発明の課題は、半導体集積回路上に作成される発振回路の外付け部品を減らすことである。
【０００６】
【課題を解決するための手段】
本発明の発振回路は、インダクタンスと可変容量素子を有し、目的とする周波数のｎ倍の周波数の信号を生成する発振部と、前記発振部により生成される信号を１／ｎに分周する分周回路とを備え、前記インダクタンスと可変容量素子を含む発振部及び分周回路を半導体集積回路基板上に形成した。
【０００７】
本発明の他の発振回路は、インダクタンスと可変容量素子を有し、目的とする周波数のｎ倍の周波数の信号を生成する発振部と、前記発振部の発振周波数を制御する制御電圧を生成して前記発振部に出力する制御電圧生成回路と、前記発振部により生成される信号を１／ｎに分周する分周回路とを備え、前記インダクタンスと可変容量素子を含む発振部、制御電圧生成回路及び分周回路を半導体集積回路基板上に形成した。
【０００８】
上記の発明によれば、可変容量素子及びインダクタンスを含む発振回路の部品を半導体集積回路基板上に形成することができる。これにより、半導体集積回路基板上に形成される発振回路のインダクタンスと可変容量素子を外付けする必要がなくなるので、部品コスト及び組立てコストを低減できる。また、発振回路の部品を半導体集積回路基板上に形成し外付け部品をなくすことで、半導体集積回路が実装される基板を小型化できる。
【０００９】
上記の発明において、前記発振部は、複数のＭＯＳＦＥＴと、インダクタンスと、可変容量素子とからなる。
このように構成することで、発振回路のインダクタンスと可変容量素子を半導体集積回路基板上に形成することができる。
【００１０】
上記の発明において、前記発振部は、複数のＭＯＳＦＥＴと、インダクタンスと、コンデンサと、可変容量素子とからなり、前記制御電圧生成回路は、前記可変容量素子の容量を変化させる制御電圧を該可変容量素子に出力して前記発振部の発振周波数を制御する。
【００１１】
このように構成することで、制御電圧生成回路から出力される制御電圧により可変容量素子の容量を変化させることで、発振部の発振周波数を目的とする周波数のｎ倍の周波数に制御することができる。
上記の発明において、前記発振部は、第１及び第２のＭＯＳＦＥＴと、インダクタンスと、コンデンサと、可変容量素子とからなり、前記第１のＭＯＳＦＥＴのソースまたはドレインにインダクタンスとコンデンサが接続され、前記第１のＭＯＳＦＥＴのゲートに前記第２のＭＯＳＦＥＴのソースまたはドレインが接続され、前記第２のＭＯＳＦＥＴのゲートに前記第１のＭＯＳＦＥＴのソースまたはドレインが接続され、前記第１のＭＯＳＦＥＴのソースまたはドレインに前記コンデンサを介して前記可変容量素子が接続されている。
【００１２】
このように構成することで、発振部を第１及び第２のＭＯＳＦＥＴ、インダクタンス、コンデンサ及び可変容量素子を半導体集積回路基板上に形成することができる。
上記の発明において、前記可変容量素子に前記制御電圧生成回路から出力される制御電圧を供給し、該可変容量素子の容量を変化させて発振周波数を制御する。
【００１３】
このように構成することで、制御電圧生成回路から出力される制御電圧を変化させて発振部の発振周波数を目的とする周波数のｎ倍の周波数に設定することができる。
上記の発明において、前記可変容量素子をＭＯＳＦＥＴで作成する。
【００１４】
このように構成することで、半導体集積回路基板上に可変容量素子を作成できる。
上記の発明において、前記制御電圧生成回路は、前記発振部で生成される信号を分周した信号と基準信号との位相差を検出し、位相差に応じた制御電圧を出力する。
【００１５】
このように構成することで、発振部で生成される目的とする周波数のｎ倍の周波数の信号の位相を基準信号の位相と同期させることができるので、発振部の発振周波数の精度を基準信号の周波数精度まで高めることができる。
上記の発明において、前記制御電圧生成回路は、プログラマブルカウンタと、該プログラマブルカウンタから出力される信号と基準信号との位相を比較する位相検波回路と、該位相検波回路から出力される信号の高域成分を阻止し直流の制御電圧を前記発振部に出力するローパスフィルタとからなるＰＬＬシンセサイザ回路で構成される。
【００１６】
このように構成することで、発振部の発振周波数の精度を基準信号の周波数精度まで高めることができる。また、プログラマブルカウンタに設定する分周比を指定するデータを変更することで発振周波数を任意に設定できる。
上記の発明において、前記分周回路は、デューティ比５０％の分周回路を含む。
【００１７】
このように構成することで、分周回路で１／ｎに分周された信号の高調波を奇数次の高調波成分のみにできる。これにより、例えば、１／ｎの周波数の信号により受信信号を中間周波信号に変換したときに、後段のフィルタは奇数次の高調波のみを除去すればよいのでフィルタの構成が簡単になり、半導体集積回路基板上に形成するフィルタの面積を少なくできる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の実施の形態のＡＭ、ＦＭ受信機用ＩＣの発振部の回路構成を示す図である。このＡＭ、ＦＭ受信機用ＩＣはＣＭＯＳプロセスにより製造される。
【００１９】
図１に示すように、２個のＰチャネルＭＯＳＦＥＴ（ＭＯＳトランジスタ）１２，１３のゲートＧは、互いに相手のドレインＤに接続され、ソースＳは定電流源１４に共通に接続されている。定電流源１４の他端は電源Ｖｄに接続されている。
【００２０】
ＭＯＳＦＥＴ１２のドレインＤにはインダクタンス（インダクタ、コイル）Ｌ１とコンデンサＣ１が接続され、インダクタンスＬ１の他端は接地され、コンデンサＣ１の他端は、ＭＯＳＦＥＴ１５で構成された電圧制御型可変容量素子（可変容量素子）に接続されている。可変容量素子としてバラクタダイオードを用いても良い。インダクタンスＬ１は、例えば、ＭＯＳ集積回路基板上に多角形の渦巻状の配線パターンを形成して作成する。
【００２１】
ＭＯＳＦＥＴ１３のドレインＤは接地されている。また、ＭＯＳＦＥＴ１３のゲートＧは、ＭＯＳＦＥＴ１２のドレインＤ（インダクタンスＬ１との接続点）と接続されている。
ＭＯＳＦＥＴ１２のドレインＤにはコンデンサＣ１が接続され、そのコンデンサＣ１の他端はＮチャンネルＭＯＳＦＥＴ１５のゲートＧに接続されている。
【００２２】
ＭＯＳＦＥＴ１５のゲートＧには、制御電圧Ｖｔが抵抗Ｒ１を介して入力され、ドレインＤとソースＳは接地されている。
この場合、ＭＯＳＦＥＴ１５は電圧制御型可変容量素子として動作し、制御電圧Ｖｔを変化させることでＭＯＳＦＥＴ１５のゲートＧとソースＳ（及びドレインＤ）間の容量を変化させることができる。
【００２３】
上述したＭＯＳＦＥＴ１２，１３、インダクタンスＬ１、コンデンサＣ１及びＭＯＳＦＥＴ１５によりＬＣ発振回路からなる発振部１１が構成されている。
例えば、発振部１１の発振周波数を、目的とする周波数の約１００倍の１ＧＨｚに選定することで、発振部１１のコンデンサＣ１とＭＯＳＦＥＴ１５で構成される可変容量素子の容量とインダクタンスＬ１の値を小さく設定でき、それらの素子をＭＯＳ集積回路基板上に形成することが可能となる。
【００２４】
これにより、ＬＣ発振回路のコンデンサＣ１、可変容量素子（ＭＯＳＦＥＴ１５）及びインダクタンスＬ１をＭＯＳ集積回路基板上に形成できるので外付けのコンデンサ（可変容量素子を含む）、コイル（インダクタンス）が不要となる。ＭＯＳＦＥＴ１２のドレインＤにはコンデンサＣ２が接続され、そのコンデンサＣ２の他端はオペアンプ１６の非反転入力端子に接続されている。オペアンプ１６の反転入力端子は接地されている。
【００２５】
次に、以上のような構成の発振部１１の動作を説明する。今、ＭＯＳＦＥＴ１２が導通状態にあるとすると、ＭＯＳＦＥＴ１２のソース、ドレインを通り、インダクタンスＬ１及びコンデンサＣ１に電流が流れる。このとき、ＭＯＳＦＥＴ１３のゲートには、ＭＯＳＦＥＴ１２のドレイン電圧が印加され、ＭＯＳＦＥＴ１３はオフ状態となっているので、ＭＯＳＦＥＴ１２のドレイン電圧がＭＯＳＦＥＴ１３のゲートＧとドレインＤを通りＭＯＳＦＥＴ１２のソースに帰還され回路が発振する。このＬＣ発振回路の発振周波数は、ＭＯＳＦＥＴ１５のゲートに印加する制御電圧Ｖｔにより可変することができる。
【００２６】
次に、図２は、発振部１１とＰＬＬシンセサイザ（制御電圧生成回路）２１と分周回路２２とからなる発振回路と、混合回路２３を示すブロック図である。
ＰＬＬシンセサイザ２１は、プログラマブルカウンタ２４と、位相検波回路２５と、ローパスフィルタ（ＬＰＦ）２６とで構成されている。
【００２７】
プログラマブルカウンタ２４は、データ入力端子に入力される分周比設定データに基づいて、発振部１１から入力される目的とする周波数ｆのｎ倍の周波数ｎ・ｆの信号（例えば、１ＧＨｚの信号）を分周して位相検波回路２５に出力する。プログラマブルカウント２４は、外部から設定可能な分周比データにより分周比を任意に変更することができる。この分周比を変更することで、発振部１１の発振周波数を任意の周波数に変更できる。
【００２８】
目的とする周波数ｆのｎ倍の周波数ｎ・ｆは、集積回路基板上に所望の値のインダクタンスとコンデンサを形成できるような周波数であればよい。好ましい周波数ｎ・ｆは７００ＭＨｚ以上である。実施の形態においては、目的とする周波数ｆを約１０ＭＨｚとしたときに、集積回路基板上にインダクタンスとコンデンサを形成できるように周波数ｎ・ｆを約１ＧＨｚに設定し、ｎの値を１００に設定している。
【００２９】
位相検波回路２５は、プログラマブルカウンタ２４で分周された信号と、基準信号との位相差を検出する。
ローパスフィルタ（ＬＰＦ）２６は、位相検波回路２５から出力される位相差に応じた信号の高域成分（カットオフ周波数より高い周波数の信号）を阻止し、直流の制御電圧Ｖｔを発振部１１へ出力する。
【００３０】
すなわち、ＰＬＬシンセサイザ２１は、発振部１１で生成される信号を所定の分周比で分周した信号の位相と基準信号の位相を比較し、両者の位相差に応じた直流の制御電圧Ｖｔを生成し、その制御電圧Ｖｔにより発振部１１の発振周波数を制御する。これにより、発振部１１の発振周波数が目的とする周波数ｆのｎ倍の周波数ｎ・ｆに制御される。また、ＰＬＬシンセサイザ２１は、プログラマブルカウンタ２４で分周された信号の位相を基準信号の位相と同期させているので、発振部１１の発振周波数の周波数精度を基準信号の周波数精度まで高めることができる。
【００３１】
分周回路２２は、発振部１１から出力される目的とする周波数ｆのｎ倍の周波数ｎ・ｆの信号を１／ｋに分周する１／ｋ分周回路２７と、１／ｋ分周回路２７の出力信号をさらに１／２に分周する１／２分周回路２８とからなる。１／２分周回路２８からは、周波数が同一で位相が１８０°異なる２つの信号ｆ１、ｆ２が出力される。なお、１／ｋ分周回路は、１／２分周回路、１／３分周回路等を組み合わせて構成することができる。
【００３２】
分周回路２２により発振部１１で生成された目的とする周波数ｆのｎ倍の周波数ｎ・ｆの信号が１／ｎに分周され目的とする周波数ｆの信号に変換され、その信号が混合回路２３に出力される。
混合回路２３は、アンテナ部２９で受信、同調され高周波増幅回路３０で増幅され信号と、分周回路２２から出力される同一の周波数で１８０°位相の異なる局部発振信号ｆ１，ｆ２とを混合して中間周波信号に変換する。
【００３３】
次に、以上のような構成の局部発信回路の動作を説明する。発振部１１で生成された目的とする周波数ｆ（例えば、１０ＭＨｚ）のｎ倍の周波数ｎ・ｆの信号（例えば、１ＧＨｚの信号）は、プログラマブルカウンタ２４により分周され、位相検波回路２５において、分周された信号と基準信号の位相差が検出され、さらに、ローパスフィルタ２６から位相差に応じた直流の制御電圧Ｖｔが出力される。
【００３４】
制御電圧Ｖｔは、図１に示すように発振部１１のＭＯＳＦＥＴ１５のゲートに供給されており、制御電圧Ｖｔに応じてＭＯＳＦＥＴ１５のゲート、ソース（及びドレイン）間の容量が変化する。これにより、コンデンサＣ１、ＭＯＳＦＥＴ１５の電極間容量、インダクタンスＬ１及びＭＯＳＦＥＴ１２，１３からなる発振部１１の発振周波数が変化して発振周波数が目的とする周波数ｆのｎ倍の周波数ｎ・ｆとなるように制御される。
【００３５】
分周回路２２は、発振部１１から出力される信号を１／ｋに分周し、さらに１／２に分周する。分周回路２２の全体の分周比は１／ｎに設計されており、発振部１１で生成される目的とする周波数ｆのｎ倍の周波数ｎ・ｆの信号が、分周回路２２で１／ｎに分周され目的とする周波数ｆの信号に変換される。
【００３６】
なお、１／２分周回路２８のデューティ比は５０％となっているので、基本波の高調波の中で偶数次の成分は発生せず、奇数次の成分のみが発生する。従って、混合回路２３から出力される中間周波信号の高調波を除去するためのフィルタを、奇数次の高調波のみを除去するように設計すればよいので、フィルタの構成が簡単になる。これにより、ＭＯＳ集積回路基板上に形成するフィルタの面積を小さくできる。
【００３７】
上述した実施の形態によれば、発振回路の発振周波数を目的とする周波数のｎ倍に設定することで、発振回路のインダクタンスとコンデンサ（可変容量素子を含む）の値を小さな値に設定することができる。従って、発振回路のインダクタンスと可変容量素子をＭＯＳ集積回路基板上に形成することができ、インダクタンスと可変容量素子を集積回路の外（集積回路が実装されているプリント基板上）に実装する必要がなくなる。これにより、ＦＭ、ＡＭ受信機の部品コスト及び組立てコストを低減することができる。
【００３８】
なお、発振回路は、インダクタンスとコンデンサと可変容量素子とＭＯＳＦＥＴからなる回路に限らず、インダクタンスと可変容量素子とＭＯＳＦＥＴとからなる回路で構成してもよい。
本発明は、上記の実施の形態に限定されず、以下のように構成しても良い。
（１）発振部１１の回路は、実施の形態で述べた発振回路に限らず、インダクタンスとコンデンサを用いる発振回路であればどのような発振回路にも適用できる。
（２）発振回路の発振周波数は、電圧制御型可変容量素子に印加する電圧を制御する方法に限らず、電流制御、あるいは容量以外のインピーダンスを変化させても良い。
（３）発振部の発振周波数を制御するための回路は、ＰＬＬシンセサイザ２１に限らず、目的とする周波数のｎ倍の周波数となるように制御できる回路であれば良い。また、発振周波数が固定でよい場合には、プログラマブルカウンタを用いずに発振回路を構成してもよい。
（４）本発明は、ＭＯＳ集積回路に限らず、バイポーラトランジスタ集積回路、あるいはバイポーラトランジスタとＭＯＳトランジスタとが混在する集積回路にも適用できる。
（５）本発明は、ＦＭ、ＡＭ受信機等の専用のＩＣに限らず、パソコン等の他の機器に組み込まれる無線通信用ＩＣの発振回路にも適用できる。
【００３９】
【発明の効果】
本発明によれば、発振回路のインダクタンスと可変容量素子を半導体集積回路基板上に形成することができるので外付け部品が不要となり、部品コスト、組立てコストを低減できる。また、発振回路の外付け部品をなくすことで半導体集積回路が実装される基板を小型化できる。
【図面の簡単な説明】
【図１】実施の形態の発振部の回路図である。
【図２】発振回路と混合回路を示すブロック図である。
【符号の説明】
Ｌ１　　　　インダクタンス
Ｃ１　　　　コンデンサ
１１　　　　発振部
１５　　　　電圧制御型可変容量素子
２１　　　　周波数シンセサイザー
２２　　　　分周回路
２３　　　　混合回路
【図１】
2004088556.tif 000003
【図２】
2004088556.tif 000004