(57)【要約】【課題】半導体チップ内の電源電圧降下を考慮したタイミング検証を的確に実施し、半導体集積回路の開発工数を削減することができるタイミング検証方法を提供すること。【解決手段】ＣＰＵは、回路情報を読み込み半導体チップにおいて許容される電源電圧降下量の最大値を目標値として設定した後、該目標値に基づいてタイミング検証用の電源電圧降下量を算出する。ＣＰＵは、タイミング検証用の電源電圧降下量に対応する遅延変動を考慮して第１タイミング検証を行う。その後、ＣＰＵは、電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて遅延値を再計算して第２タイミング検証を行う。【選択図】　　　　図８
2004118802.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証方法であって、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出し、その電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行った後、電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うことを特徴とするタイミング検証方法。
【請求項２】
半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証方法であって、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出し、その電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行った後、電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うことを特徴とするタイミング検証方法。
【請求項３】
前記電源網解析における条件と、前記第２タイミング検証における条件とが異なる場合、前記電源網解析にて得られたセル毎の電源電圧降下量を、各条件での電源電流の比と抵抗値の比とを用いて補正することにより、前記第２タイミング検証の条件に合わせた遅延値を求めるようにしたことを特徴とする請求項１又は２に記載のタイミング検証方法。
【請求項４】
前記半導体チップにおける電源電圧降下量に応じたセル累積数の割合に基づいて、前記タイミング検証用の電源電圧降下量を算出するようにしたことを特徴とする請求項１〜３のいずれかに記載のタイミング検証方法。
【請求項５】
半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証装置であって、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出する手段と、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行う手段と、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行う手段と
を備えることを特徴とするタイミング検証装置。
【請求項６】
半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証装置であって、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出する手段と、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行う手段と、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行う手段と
を備えることを特徴とするタイミング検証装置。
【請求項７】
半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムであって、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とするプログラム。
【請求項８】
半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムであって、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とするプログラム。
【請求項９】
半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムが記憶されたコンピュータ読み取り可能な記録媒体であって、
前記プログラムは、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とする記録媒体。
【請求項１０】
半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムが記憶されたコンピュータ読み取り可能な記録媒体であって、
前記プログラムは、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とする記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のタイミング検証方法、タイミング検証装置、プログラム、及び記録媒体に関するものである。
【０００２】
半導体集積回路の開発においては、論理回路の遅延計算を実施し、動作タイミングや遅延を検証して論理回路の動作を確認、保証する工程がある。近年の半導体集積回路においては、回路の高集積化、高速化、動作電圧の低電圧化が図られている。そのため、チップ内における電源電圧降下が回路動作の遅延や変動に大きな影響を及ぼすようになってきており、各インスタンス（セル）の電源電圧降下を考慮したタイミング検証を実施することが必要となっている。
【０００３】
【従来の技術】
図１５は、従来のタイミング検証処理を示すフローチャートである。なお、図に示す各ステップは、図示しない検証装置により実行される。
【０００４】
タイミング検証のための処理が開始されると、先ず、所定の記憶装置から検証装置に回路情報が読み込まれる（ステップ２０１）。そして、その回路情報に基づいてフロアプラン（Ｆｌｏｏｒ　ｐｌａｎ）が行われ、半導体集積回路を構成する回路ブロックが概略的に配置される（ステップ２０２）。
【０００５】
次いで、チップ内の各インスタンス（セル）の配置・配線が行われ（ステップ２０３）、その配置・配線で決定された配線の長さ及び配線の容量に基づいて概略的な遅延値の見積もりが行われた後、その遅延値を用いてタイミング調整・検証が実施される（ステップ２０４）。そして、そのタイミング検証の結果、問題（タイミングエラー）が生じた場合は、ステップ２０３に戻って配置・配線が行われ、問題が生じない場合には、回路の寄生容量の抽出（Ｅｘｔｒａｃｔ）が行われる（ステップ２０５）。
【０００６】
その後、ステップ２０１にて取得されたネットリストや、ステップ２０５における抽出結果等に基づいて電源網解析が行われる（ステップ２０６）。そして、その解析結果に基づいて第１タイミング検証が実施される（ステップ２０７）。
【０００７】
第１タイミング検証の結果、問題が生じた場合は、ステップ２０３に戻って配置・配線が行われ、問題が生じない場合には、チップ内の各セルの電源電圧降下に基づいてセル毎の遅延値が算出される（ステップ２０８）。その遅延値に基づいて第２タイミング検証が実施される（ステップ２０９）。第２タイミング検証の結果、問題が生じた場合は、ステップ２０３に戻って配置・配線が行われ、問題が生じない場合、半導体集積回路のタイミング検証の処理が終了される。
【０００８】
上記の処理において、第１タイミング検証（ステップ２０７）により、電源電圧降下を考慮しない回路動作のタイミングエラーが取り除かれ、第２タイミング検証（ステップ２０９）により、電源電圧降下を考慮した回路動作のタイミングエラーが取り除かれる。このように、第１及び第２タイミング検証を行うことにより、適切な動作タイミングへの収束性の向上が図られている。
【０００９】
なお、電源電圧降下を考慮してタイミング検証を行う従来技術としては、例えば、特許文献１、特許文献２、特許文献３に開示されている。
【００１０】
【特許文献１】
特開平１０−３２１７２５号公報
【特許文献２】
特開２０００−９９５５４号公報
【特許文献３】
特開２０００−１９５９６０号公報
【００１１】
【発明が解決しようとする課題】
ところで、半導体集積回路のチップサイズが小さく電源電圧の降下が比較的少ない場合、その電源電圧降下は回路動作や遅延に及ぼす影響が小さいため、半導体集積回路におけるタイミングやデザインに対して大きな問題にならなかった。よって、電源電圧降下が比較的少ない場合には、図１５のタイミング検証処理のように、配置・配線が確定した処理の最終段階において電源電圧降下を考慮した第２タイミング検証を行うといった方法でも実用上の問題は生じなかった。
【００１２】
ところが、近年の半導体集積回路では、その大規模化や低消費電力化等に伴い、電源電圧降下による回路動作や遅延変動への影響が問題になってきている。そのため、上記従来技術のように、最終段階で電源電圧降下を考慮したタイミング検証を行う方法では、適切なタイミングに収束させるための回路の変更や回路配置の変更が困難となったり、膨大な箇所でのタイミングエラーが発生したりするといった問題が生じてしまう。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、半導体チップ内の電源電圧降下を考慮したタイミング検証を的確に実施し、半導体集積回路の開発工数を削減することができるタイミング検証方法、タイミング検証装置、プログラム、及び記録媒体を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１，５，７，９に記載の発明によれば、半導体チップにおいて許容される電源電圧降下量の最大値が目標の電源電圧降下量として設定され、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量が算出される。そして、タイミング検証用の電源電圧降下量が考慮されて第１タイミング検証が実施される。また、電源網解析により得られた電源電圧降下量と、タイミング検証用の電源電圧降下量とが比較され、それらの値が異なるセルについて電源電圧降下量に応じて遅延変動が見直されて第２タイミング検証が実施される。この場合、初期段階から電源電圧降下量を考慮してタイミング検証が実施されることにより、適切な動作タイミングへの収束性が向上され、回路設計の後戻りの回数が低減される。また、最終段階の第２タイミング検証を実施する場合、電源網解析により得られた電源電圧降下量とタイミング検証用の電源電圧降下量とが一致するときには遅延値の再計算が行われないので、処理負荷を軽減することが可能となる。
【００１５】
また、目標の電源電圧降下量を設定できない場合には、請求項２，６，８，１０に記載の発明のように、半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量が算出され、その電源電圧降下量が考慮されて第１タイミング検証が実施される。その後、電源網解析により得られた電源電圧降下量と、タイミング検証用の電源電圧降下量とが比較され、それらの値が異なるセルについて電源電圧降下量に応じて遅延変動が見直されて第２タイミング検証が実施される。この場合も、タイミング検証の初期段階にてタイミング検証用の電源電圧降下量が考慮されることにより、適切な動作タイミングへの収束性が向上され、回路設計の後戻りの回数が低減される。また、最終段階の第２タイミング検証を実施する場合、電源網解析により得られた電源電圧降下量とタイミング検証用の電源電圧降下量とが一致するときには遅延値の再計算が行われないので、処理負荷を軽減することが可能となる。
【００１６】
請求項３に記載の発明によれば、電源網解析の条件と、第２タイミング検証の条件とが異なる場合、電源網解析にて得られた各セルの電源電圧降下量が、各条件での電源電流の比と抵抗値の比とを用いて補正される。これにより、第２タイミング検証の条件に合わせた遅延値が求められる。
【００１７】
請求項４に記載の発明によれば、半導体チップにおける電源電圧降下量に応じたセル累積数の割合に基づいて、タイミング検証用の電源電圧降下量が算出される。なお、電源電圧降下量に応じたセル累積数の割合とは、半導体チップにおける全セル数に対する割合であり、所定値の電源電圧降下量に応じた割合は、セルにおける電源電圧降下量がその所定値未満であるセルの数を累積した割合となる。
【００１８】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００１９】
図１は、タイミング検証装置１１の概略構成図である。
タイミング検証装置１１は一般的なＣＡＤ（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）　装置からなり、中央処理装置（以下、ＣＰＵ）１２、メモリ１３、記憶装置１４、表示装置１５、入力装置１６、及びドライブ装置１７を備え、それらはバス１８を介して相互に接続されている。
【００２０】
ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、タイミング検証に必要な処理を実現する。メモリ１３には、タイミング検証の機能を提供するために必要なプログラムとデータが格納され、メモリ１３としては、通常、キャッシュ・メモリ，システム・メモリ，及びディスプレイ・メモリ等（図示略）を含む。
【００２１】
表示装置１５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、ＣＲＴ，ＬＣＤ，ＰＤＰ等（図示略）が用いられる。入力装置１６は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等（図示略）が用いられる。
【００２２】
記憶装置１４は、通常、磁気ディスク装置，光ディスク装置，光磁気ディスク装置等（図示略）を含む。記憶装置１４には、後述するタイミング検証処理のためのプログラムデータ（以下、プログラム）及び各種のデータファイル（以下、ファイル）が格納される。ＣＰＵ１２は、入力装置１６による指示に応答してプログラムや各種ファイルに格納されるデータを適宜メモリ１３へ転送し、それを逐次実行する。この記憶装置１４は、データベースとしても使用される。
【００２３】
ＣＰＵ１２が実行するプログラムは、記録媒体１９にて提供される。ドライブ装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体１９からプログラムを読み出し、それを記憶装置１４にインストールする。
【００２４】
記録媒体１９としては、メモリカード，フレキシブルディスク，光ディスク（ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭ，…　），光磁気ディスク（ＭＯ，ＭＤ，…）等（図示略）、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１９に、上述のプログラムを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。
【００２５】
尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムを記録した媒体、ディスク装置を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、いったん他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。
【００２６】
次に、本実施形態のタイミング検証処理の概要を、図２〜図７を用いて説明する。なお、図２〜図７は、半導体集積回路における一部分の回路を示すものである。
【００２７】
先ず、検証装置１１のＣＰＵ１２によって、半導体集積回路の回路情報が読み込まれ、レイアウト設計のためのフロアプランが行われる。これにより、図２に示すように、各セル２１ａ〜２１ｅが概略配置される。そして、このフロアプランに基づいて、電源電圧降下の目標値（例えば、１０％のドロップ）が設定される。
【００２８】
次いで、タイミング検証で用いる電源電圧降下量が算出される。ここでは、例えば、タイミング検証用の電源電圧降下量（＝目標値×０．５＝５％）が求められる。そして、電源電圧降下の目標値（１０％）を満足するよう電源配線が行われる。これにより、図３に示すように、各セル２１ａ〜２１ｅの配置・配線が行われる。この配置・配線の後、電源網解析が行われ、電流密度違反が無いことが確認される。次いで、タイミング検証用の電源電圧降下量（５％のドロップ）を考慮した遅延値が求められ、その遅延値に基づいて第１タイミング検証が実施される。
【００２９】
ここで、電源網解析の結果により算出される各セル２１ａ〜２１ｅの電源電圧降下量は図４のようになる。つまり、セル２１ａ＝２％、セル２１ｂ＝５％、セル２１ｃ＝１０％、セル２１ｄ＝８％、セル２１ｅ＝５％となる。
【００３０】
そして、図３及び図５に示すように、タイミング検証用の電源電圧降下量と電源網解析の結果による電源電圧降下量とが一致しないセル２１ａ，２１ｃ，２１ｄについて、遅延値が再計算され見直された後、第２タイミング検証が実施される。
【００３１】
第２タイミング検証においてタイミングエラーが発生した場合、例えば、図６のように、セル（バッファ）２１ｆが挿入される。なお、このセル２１ｆにおける電源電圧降下量は、タイミング検証用の電源降下量を用い、５％としてタイミング検証を行う。そして、再度、電源網解析が行われ、その結果に基づき、図７に示すように、セル２１ｆの電源電圧降下量が見直される。この後、その電源電圧降下量に応じた第２タイミング検証が行われ、タイミングエラーが無くなることにより、検証処理が終了される。
【００３２】
次に、タイミング検証装置１１のＣＰＵ１２により実行されるタイミング検証処理を図８のフローチャートを用いて詳述する。
先ず、ＣＰＵ１２は、記憶装置１４に格納されている所定のファイルから半導体集積回路の回路情報やネットリストを読み込む（ステップ１０１）。なお、回路情報としては、入力端子から出力端子までの信号伝達に関する動作条件、電源電圧、要求される消費電力、温度条件等の情報を含む。そして、ＣＰＵ１２は、それらの情報に基づいて、フロアプラン（Ｆｌｏｏｒ　Ｐｌａｎ）を行い、半導体集積回路における回路ブロックを概略配置する（ステップ１０２）。このフロアプランでは、電源配線の太さや配線密度の概算値が設定され、それを満足するよう回路ブロックが概略配置される。
【００３３】
次いで、ＣＰＵ１２は、回路の動作速度等の目標動作に対して、半導体チップで許容される電源電圧降下の最大値（電源電圧許容量値）を設定し、それを電源電圧降下の目標値として見積もる（ステップ１０３）。電源電圧許容量値は、半導体集積回路の目標動作の限界に対応する値として設定される。
【００３４】
図９は、電源電圧降下量と遅延変動係数との関係を示す説明図である。電源電圧の降下量が「０」である場合の遅延変動係数は「１」であり、降下量が増大するほど遅延変動係数が大きくなる。この関係を示すテーブルデータが記憶装置１４に格納されている。そして、ＣＰＵ１２は、半導体集積回路における目標動作の限界の遅延変動係数Ｋ１に応じた電源電圧降下量を目標値Ｖｐ１として求める。
【００３５】
そして、ＣＰＵ１２は、図８のステップ１０２におけるフロアプランで設定した電源配線の条件が電源電圧降下の目標値Ｖｐ１を満足するか否かを判定し（ステップ１０４）、目標値を満足する場合、チップ内の各セル（インスタンス）について、配置・配線を行う（ステップ１０５）。目標値を達成できない場合には、ステップ１０２に戻りフロアプランを再度行い、配線層の条件等を見直しすることになる。
【００３６】
半導体チップにおける電源配線はメッシュ状等に形成されるが、配置・配線を行うステップ１０５では、電源電圧降下の目標値が達成されるよう各電源配線のメッシュの間隔や本数や配線の太さ等が設定される。
【００３７】
配置・配線を行った後、ＣＰＵ１２は、その配置・配線で決定した配線の長さ及び配線の容量に基づいて概略的な遅延値の見積もりを行い、その遅延値を用いてタイミング調整・検証を実施する（ステップ１０６）。このタイミング調整・検証では、電源電圧降下の目標値（例えば、１０％）に基づいてタイミング検証に用いる電源電圧降下量（例えば、５％）が算出され、その電源電圧降下量を遅延値の変動量として反映させたかたちで実施される。このタイミング調整・検証は、早期段階で簡略的に行うものであり、そのタイミング検証で用いる電源電圧降下量は、全セルに対して一律の値が用いられる。
【００３８】
具体的には、半導体集積回路の動作条件範囲が、例えば、電源電圧１．８Ｖ±０．１５Ｖ、温度−４０℃〜１２５℃、プロセスベスト〜プロセスワースト、タイミング検証用の電圧降下量を０．１Ｖとする。なおここで、プロセスベスト〜プロセスワーストとは、プロセスに起因するトランジスタの製造ばらつきや配線の抵抗値や配線間の容量値の範囲を示すものである。この場合、例えば、ワースト条件では、１．５５Ｖ、温度１２５℃、プロセスワーストでチップ全体のタイミング検証が行われる。そのタイミング検証では、遅延値のティピカル値Ｔｙｐに対して、各条件での電圧係数Ｋｖ，温度係数Ｋｔ，プロセス係数Ｋｐを掛け合わせることにより遅延値（＝Ｔｙｐ×Ｋｖ×Ｋｔ×Ｋｐ）が求められる。
【００３９】
ステップ１０６におけるタイミング調整・検証の結果、問題（タイミングエラー）が生じた場合、ＣＰＵ１２は、ステップ１０５に戻って配置・配線を再度行う。つまり、タイミング調整・検証の結果、期待通りの動作や遅延値が得られなければ、セルや回路自体が見直されることとなる。
【００４０】
また、問題が生じなかった場合には、ＣＰＵ１２は、回路の寄生容量の抽出（Ｅｘｔｒａｃｔ）を行う（ステップ１０７）。なおここでは、回路における各配線について、隣同士の組み合わせ、上下層の組み合わせ等を考慮して寄生容量の抽出が行われる。
【００４１】
その後、ＣＰＵ１２は、ステップ１０１にて取得したネットリストや、ステップ１０７における抽出結果等に基づいて電源網解析を行う（ステップ１０８）。この電源網解析では、回路全体（チップ全体）の電源網に対して、公知の行列演算が用いられて、セルやブロック間における電源配線の電流密度、電源電圧降下量等が計算される。
【００４２】
そして、ＣＰＵ１２は、その電源網解析において各配線の電流密度違反がないことを確認し、第１タイミング検証を実施する（ステップ１０９）。この第１タイミング検証では、各セルについて一律値であるタイミング検証用の電圧降下量（例えば、５％）が用いられ、その電圧降下量に応じた遅延変動が反映される。また、ここで得られた各セルの遅延情報（遅延値に関するデータ）は、記憶装置１４に一旦格納される。
【００４３】
第１タイミング検証で問題（タイミングエラー）が生じた場合、ＣＰＵ１２はステップ１０５に戻って配置・配線を再度行う。一方、第１タイミング検証で問題が生じなかった場合、ＣＰＵ１２は、各セルの電源電圧降下を考慮した遅延変動の算出を行う（ステップ１１０）。
【００４４】
図１０には、その遅延変動の算出処理の具体例を示す。
すなわち、ＣＰＵ１２は、電源網解析の結果から得られた各セルにおける電源電圧降下量と、上記タイミング検証用の電源電圧降下量との比較を行い（ステップ１１０ａ）、それらの差が大きいセルについて、遅延値を再計算する（ステップ１１０ｂ）。この再計算の結果は、第１タイミング検証（ステップ１０９）において記憶装置１４に格納した遅延情報に上書きされる。一方、電源電圧降下量に差が小さいセルについては、ステップ１０９で格納した記憶装置１４の遅延情報が維持される。これにより、記憶装置１４の遅延情報は、各セルの電源電圧降下量が考慮された値となる。
【００４５】
なお、上記ステップ１１０ａにおいて、ＣＰＵ１２は、電源電圧降下量の差が予め設定された許容範囲外である場合に、差が大きいとみなしてステップ１１０ｂの処理を実行し、電源電圧降下量の差が許容範囲内である場合に、差が小さいとみなしてステップ１１０ｂの処理を迂回する。また、この判定で用いる許容範囲に関するデータは、セル毎に用意され、記憶装置１４に設定されている。
【００４６】
その後、図８に示すように、ＣＰＵ１２は、各セルの遅延情報に基づいて、第２タイミング検証を実施する（ステップ１１１）。この第２タイミング検証にて、問題（タイミングエラー）が生じた場合、ＣＰＵ１２はステップ１０５に戻って配置・配線を再度行う。一方、問題が生じなかった場合、ＣＰＵ１２は本処理を終了する。
【００４７】
次に、第２タイミング検証の条件に応じた電源電圧降下量を遅延値に反映させる場合の具体例を説明する。
ステップ１０８での電源網解析では、通常、消費電力が最大となる条件で電流密度の確認が行われるため、その条件と、第２タイミング検証で必要となる条件とは異なる場合がある。その場合、電源電圧降下量は電流量Ｉと抵抗Ｒとによって決まることから、電源網解析で求めた電源電圧降下量をタイミング検証の条件に合わせて補正する。
【００４８】
具体的には、例えば、消費電力が最大となる条件は、電源電圧：最大、プロセス：ベスト、温度：最大である。これに対し、タイミング検証におけるワーストの条件（タイミングワースト条件）は、電源電圧：最小、プロセス：ワースト、温度：最大であり、タイミング検証におけるベストの条件（タイミングベスト条件）は、電源電圧：最大、プロセス：ベスト、温度：最小である。
【００４９】
従って、消費電力が最大となる条件からタイミングワースト条件の電源電圧降下量を換算して求める場合、電源電圧条件、プロセス条件の違いであるため、消費電流の比を用いて補正する。また、タイミングベスト条件の電源電圧降下量を換算して求める場合には、消費電流の比と抵抗の温度依存係数の比とを用いて補正する。
【００５０】
ここで、消費電力が最大である場合の電源電圧降下量をＶｄｐ＿Ｐ、タイミングワースト条件の電源電圧降下量をＶｄｐ＿ＴＷ、タイミングベスト条件の電源電圧降下量をＶｄｐ＿ＴＢとする。また、消費電力が最大である場合の電流量をＩｐ、タイミングワースト条件の電流量をＩｔｗ、タイミングベスト条件の電流量をＩｔｂとする。さらに、配線における抵抗の温度依存係数の最大値（具体的には、温度が最大である場合の抵抗値）をＲｍａｘ、抵抗の温度依存係数の最小値（具体的には、温度が最小である場合の抵抗値）をＲｍｉｎとする。
【００５１】
この場合、タイミングワースト条件及びタイミングベスト条件の電源電圧降下量Ｖｄｐ＿ＴＷ，Ｖｄｐ＿ＴＢは次式により求めることができる。
Ｖｄｐ＿ＴＷ＝Ｖｄｐ＿Ｐ×（Ｉｔｗ／Ｉｐ）
Ｖｄｐ＿ＴＢ＝Ｖｄｐ＿Ｐ×（Ｉｔｂ／Ｉｐ）×（Ｒｍｉｎ／Ｒｍａｘ）
このようにして求めた電源電圧降下量Ｖｄｐ＿ＴＷ，Ｖｄｐ＿ＴＢに基づいて各条件での遅延値を算出しその遅延値を第２タイミング検証の実施時に考慮する。
【００５２】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）半導体チップにおいて許容される電源電圧降下量の最大値が目標の電源電圧降下量として設定され、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量が算出される。タイミング検証用の電源電圧降下量は、全セルに対して一律値であり、その電源電圧降下量を用いて第１タイミング検証が実施される。また、電源網解析の結果により得られた各セルの電源電圧降下量がタイミング検証用の電源電圧降下量と異なる場合には、そのセルについて、遅延値が見直された後に第２タイミング検証が行われる。この場合、初期段階から電源電圧降下量を考慮してタイミング検証が実施されることにより、適切なタイミングへの収束性が向上され、設計の後戻りの回数を低減することができる。また、最終段階の第２タイミング検証を実施する場合、電源網解析により得られた電源電圧降下量とタイミング検証用の電源電圧降下量とが一致するときには遅延値の再計算が行われないので、ＣＰＵ１２の処理負荷を軽減できる。また、タイミング検証装置１１におけるメモリ１３の容量も削減することができる。
【００５３】
このように、半導体チップ内の電源電圧降下を考慮したタイミング検証が的確に実施されることにより、半導体集積回路の信頼性を向上することができ、半導体集積回路の開発工数を削減することができる。
【００５４】
（２）電源網解析にて得られた各セルの電源電圧降下量を、電源電流の比と抵抗値の比とを用いて補正することにより、第２タイミング検証の条件に合わせた遅延値を求めることができる。
【００５５】
（３）本実施形態では、目標の電源電圧降下量を満足するように配置・配線の処理が実施されるので、適切な動作タイミングへの収束性をより向上させることができる。
【００５６】
（４）電源電圧降下量の差の大・小を判定するために許容範囲を設けた。この許容範囲を適切に設定することにより遅延値の再計算を必要とするセル数（インスタンス数）を抑制することが可能となる。
【００５７】
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
図１１は、第２実施形態のタイミング検証処理を説明するフローチャートである。本実施形態は、半導体チップにおける電源電圧降下量の目標値が設定できない場合のタイミング検証処理の具体例である。
【００５８】
上記第１実施形態では、電源電圧降下量の目標値を見積もるステップ１０３とその目標値を満足するか否かを判定するステップ１０４とが実行されるものであったが、本実施形態のタイミング検証処理では、それらステップ１０３及びステップ１０４に代えてステップ１１３が実行される。なお、他のステップ（１０１，１０２，１０５〜１１１）では、上記第１実施形態と同等の処理が実行される。
【００５９】
具体的には、ステップ１１３において、ＣＰＵ１２は、半導体チップの目標消費電力や使用配線層数、電源端子数等の回路情報に基づき、簡略的な電源網解析を行うことにより、およその電源電圧降下量を算出する。そして、ＣＰＵ１２は、算出した電源電圧降下量の見積もり値から、チップ全体の電源電圧降下の分布を考慮してタイミング検証用の電源電圧降下量を算出する。
【００６０】
このタイミング検証用の電源電圧降下量は、初期段階で予防的に実施されるタイミング検証（ステップ１０６，ステップ１０９）で用いられ、最終的なタイミング検証（ステップ１１１）を行う際に見直されることから、例えば、半導体チップにおける最大値や最小値を選択することもできる。また、タイミング検証用の電源電圧降下量は、タイミング検証の目的に応じて、最大値や最小値を使い分けることも可能である。
【００６１】
しかし、配置・配線を行うステップ１０５に戻る回数を低減させ、動作タイミングの収束性を向上させるためには、タイミング検証用の電源電圧降下量を適切に決定することが重要になる。
【００６２】
そこで、本実施形態では、チップ全体の電源電圧降下の分布を考慮してタイミング検証用の電源電圧降下量を決定している。
図１２（ａ）は、半導体チップ２２の概略構成図であり、（ｂ）は、同チップ２２における電源電圧の分布を示す説明図である。
【００６３】
図１２（ａ）に示すように、半導体チップ２２におけるコア部２３の周囲にはＩ／Ｏ部２４が設けられ、その外側に電源電圧Ｖｄｄを供給するための複数のパッド２５が形成されている。該チップ２２における電源電圧降下量は、図１２（ｂ）に示すように、コア周辺部Ｐ１，Ｐ２からコア中心部Ｐ０に向けて徐々に増大している。つまり、チップ２２における電源電圧降下量は、コア中心部Ｐ０で最大値Ｖｄｐｍａｘ、コア周辺部Ｐ１，Ｐ２で最小値Ｖｄｐｍｉｎである。なお、半導体チップ２２における電源電圧降下の分布としては、コア部２３に形成される回路ブロックの位置等によっては、凸凹状になる場合もある。
【００６４】
図１３には、半導体チップ２２における電源電圧降下量と、その電圧降下量に応じた対象エリアの割合との関係を示している。ここで、対象エリアの割合とは、所定値の電源電圧降下量に対し、その所定値未満となるエリアを累積した割合（セル累積数の割合）を示すものである。図１３において、電源電圧降下量が増大するほど対象エリアは増し、電源電圧降下量が最大値Ｖｄｐｍａｘとなると、それに対応する対象エリアは全エリア（１００％）となる。具体的には、半導体チップ２２における全セル数（全エリア）に対して、例えば、６０％のセル数（インスタンス数）をカバーするようタイミング検証を行う場合、タイミング検証用の電源電圧降下量としては、最大値Ｖｄｐｍａｘの１／２の値が設定される。
【００６５】
図１４は、タイミング検証用の電源電圧降下量の算出処理を示すフローチャートである。
図１４に示すように、ＣＰＵ１２は簡略的な電源網解析を行うことにより電源電圧降下を見積もる（ステップ１１３ａ）。その後、ＣＰＵ１２は、チップ内の電源電圧降下量の分布を判断し（ステップ１１３ｂ）、全セル（インスタンス）数に対する割合を決定する（ステップ１１３ｃ）。そして、ＣＰＵ１２は、図１３に示す関係からその割合に対応する電源電圧降下量を、タイミング検証用の電圧降下量（仮の電源電圧降下量）として求める（ステップ１１３ｄ）。
【００６６】
そして、このタイミング検証用の電圧降下量を考慮して、配置・配線の処理（ステップ１０５）〜遅延変動の算出処理（ステップ１１０）が実行される。
本実施形態においても、上記第１実施形態と同様に、初期段階においてタイミング検証用の電源電圧降下量が考慮される。これにより、適切な動作タイミングへの収束性を向上でき、回路設計の後戻りの回数を低減することができる。
【００６７】
また、半導体チップにおける電源電圧降下量に応じたセル累積数の割合に基づいてタイミング検証用の電源電圧降下量が算出されるので、動作タイミングの収束性をより向上させることができる。
【００６８】
上記実施の形態は、次に示すように変更することもできる。
・図１０のステップ１１０ａでは、電源電圧降下量の差が許容範囲外である場合（差が大きい場合）に電源電圧降下量に応じた遅延変動の見直しをするものであっが、これに限定されるものではない。電源電圧降下量の差が所定値に対して小さい場合、或いは大きい場合にのみ、そのセルの電源電圧降下量に応じた遅延変動の見直しをするようにしてもよい。つまり、電源電圧降下量を考慮した遅延変動の算出処理（ステップ１１０）は、半導体集積回路の用途等に応じて適宜変更することができる。
【００６９】
また、ステップ１１０ａの判定で用いる許容範囲に関するデータは、記憶装置１４に予め格納するようにしたが、入力装置１６の操作に基づく入力データにより設定してもよい。
【００７０】
・上記第１実施形態において、第２実施形態と同様に、チップ全体の電源電圧の分布を考慮してタイミング検証用の電源電圧降下量を算出してもよい。このようにすれば、タイミング検証用の電源電圧降下量を適切に設定することができ、動作タイミングの収束性を向上できる。
【００７１】
・タイミング検証用の電源電圧降下量の算出方法としては、上記実施形態のようにチップ全体の電源電圧の分布を考慮して算出する方法以外に、例えば、最小値と最大値との平均値を求め、その平均値をタイミング検証用の電源電圧降下量とするものでもよい。
【００７２】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証方法であって、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出し、その電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行った後、電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うことを特徴とするタイミング検証方法。
（付記２）半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証方法であって、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出し、その電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行った後、電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うことを特徴とするタイミング検証方法。
（付記３）前記電源網解析における条件と、前記第２タイミング検証における条件とが異なる場合、前記電源網解析にて得られたセル毎の電源電圧降下量を、各条件での電源電流の比と抵抗値の比とを用いて補正することにより、前記第２タイミング検証の条件に合わせた遅延値を求めるようにしたことを特徴とする付記１又は２に記載のタイミング検証方法。
（付記４）前記半導体チップにおける電源電圧降下量に応じたセル累積数の割合に基づいて、前記タイミング検証用の電源電圧降下量を算出するようにしたことを特徴とする付記１〜３のいずれかに記載のタイミング検証方法。
（付記５）前記目標の電源電圧降下量を満足するように電源配線の密度や配線の太さを決定する配置・配線の処理を行うことを特徴とする付記１に記載のタイミング検証方法。
（付記６）前記タイミング検証用の電源電圧降下量を考慮して電源配線の密度や配線の太さを決定する配置・配線の処理を行うことを特徴とする付記２に記載のタイミング検証方法。
（付記７）前記タイミング検証用の電源電圧降下量は全セルに対して一律値であり、その一律値を用いて前記第１タイミング検証を行うことを特徴とする付記１〜６のいずれかに記載のタイミング検証方法。
（付記８）半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証装置であって、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出する手段と、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行う手段と、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行う手段と
を備えることを特徴とするタイミング検証装置。
（付記９）半導体集積回路における電源配線の電圧降下を考慮して動作タイミングの検証を行うタイミング検証装置であって、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出する手段と、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行う手段と、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行う手段と
を備えることを特徴とするタイミング検証装置。
（付記１０）半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムであって、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とするプログラム。
（付記１１）半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムであって、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とするプログラム。
（付記１２）半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムが記憶されたコンピュータ読み取り可能な記録媒体であって、
前記プログラムは、
半導体チップにおいて許容される電源電圧降下量の最大値を目標の電源電圧降下量として設定し、該目標の電源電圧降下量に基づいてタイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とする記録媒体。
（付記１３）半導体集積回路における電源配線の電圧降下を考慮したタイミング検証を行うためのプログラムが記憶されたコンピュータ読み取り可能な記録媒体であって、
前記プログラムは、
半導体チップにおける電源電圧の分布に基づいて、タイミング検証用の電源電圧降下量を算出するステップと、
前記タイミング検証用の電源電圧降下量に対応する遅延変動を考慮した第１タイミング検証を行うステップと、
電源網解析の解析結果により得られたセル毎の電源電圧降下量を前記タイミング検証用の電源電圧降下量と比較し、その値が異なるセルについて電源電圧降下量に応じた遅延変動の見直しをして第２タイミング検証を行うステップと
を含むことを特徴とする記録媒体。
【００７３】
【発明の効果】
以上詳述したように、本発明によれば、半導体チップ内の電源電圧降下を考慮したタイミング検証を的確に実施し、半導体集積回路の開発工数を削減することができる。
【図面の簡単な説明】
【図１】タイミング検証装置の概略構成図である。
【図２】タイミング検証処理の概要を示す説明図である。
【図３】タイミング検証処理の概要を示す説明図である。
【図４】タイミング検証処理の概要を示す説明図である。
【図５】タイミング検証処理の概要を示す説明図である。
【図６】タイミング検証処理の概要を示す説明図である。
【図７】タイミング検証処理の概要を示す説明図である。
【図８】第１実施形態のタイミング検証処理を示すフローチャートである。
【図９】電源電圧降下量と遅延変動係数との関係を示す説明図である。
【図１０】遅延変動の算出処理を示すフローチャートである。
【図１１】第２実施形態のタイミング検証処理を示すフローチャートである。
【図１２】（ａ）は、半導体チップの概略構成図、（ｂ）は、同チップにおける電源電圧の分布を示す説明図である。
【図１３】電源電圧降下量とそれに応じた対象エリアの割合との関係を示す説明図である。
【図１４】電源電圧降下量の算出処理を示すフローチャートである。
【図１５】従来のタイミング検証処理を示すフローチャートである。
【符号の説明】
１１　タイミング検証装置
１９　記録媒体
２１ａ〜２１ｆ　セル
２２半導体チップ
【図１】
2004118802.tif 000003
【図２】
2004118802.tif 000004
【図３】
2004118802.tif 000005
【図４】
2004118802.tif 000006
【図５】
2004118802.tif 000007
【図６】
2004118802.tif 000008
【図７】
2004118802.tif 000009
【図８】
2004118802.tif 000010
【図９】
2004118802.tif 000011
【図１０】
2004118802.tif 000012
【図１１】
2004118802.tif 000013
【図１２】
2004118802.tif 000014
【図１３】
2004118802.tif 000015
【図１４】
2004118802.tif 000016
【図１５】
2004118802.tif 000017