(57)【要約】【課題】従来装置は、視覚上、前フレームの残像が時間的な干渉により、動きボケとして知覚され易く、動画像の解像度が劣化してしまうという問題や、液晶の印加電圧・時間応答の問題がある。【解決手段】アクティブマトリクス型液晶表示装置は、１フレーム期間（１垂直走査期間）中に、第１のシフトレジスタＳＲ１の出力パルスに基づく行選択パルス発生時の各画素回路に表示信号を書き込み保持する表示信号期間と、第２のシフトレジスタＳＲ２の出力パルスに基づく、行選択パルス発生時の所定の基準電圧にリセットするリセット期間を設ける。表示信号期間とリセット期間の時間の割合は、ＳＲ１に入力する走査開始タイミング信号ＷＴに対する、ＳＲ２に入力する走査開始タイミング信号Ｒｅｓｅｔの遅延ライン期間数ｎを任意に変えることにより、水平走査時間を単位として任意に設定することができる。【選択図】　　　　　　図１
2004061552.tif 000002
【特許請求の範囲】
【請求項１】
互いに直交する複数の列信号電極及び複数の行走査電極と、前記複数の列信号電極に表示信号を順次サンプリングする列信号電極駆動回路と、前記複数の行走査電極に行選択パルスを供給する行走査電極駆動回路と、前記列信号電極および行走査電極の各交差部にそれぞれ設けられマトリクス状に配列された複数の表示画素とを備え、前記列信号電極駆動回路により、前記複数の表示画素への前記表示信号のサンプリングを１ライン期間内で行方向の表示画素に対して順次に行うと共に、前記行走査電極駆動回路により、前記複数の表示画素の選択をライン順次に行うアクティブマトリクス型液晶表示装置において、
各行の前記表示画素に対して、１フレーム期間における前記表示信号を書き込み保持する表示信号期間と、所定の基準レベルにリセットするリセット期間を、任意の割合で設ける制御手段を有することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
前記制御手段は、前記表示信号の各水平期間のうち、画像情報を含まない水平ブランキング期間の一部または全期間を前記所定の基準レベルに設定するレベル設定手段と、前記列信号電極駆動回路を構成するスイッチング回路群の全てを前記表示信号の画像情報を含まない前記リセット期間中にオン状態として、すべての前記複数の列信号電極に、前記レベル設定手段からの前記所定の基準レベルを出力させる基準レベル出力手段と、前記列信号電極駆動回路から前記複数の列信号電極に前記表示信号が順次に供給されている第１の期間に続いて、前記複数の列信号電極に前記基準レベル出力手段から前記所定の基準レベルが供給されている第２の期間の各々に対応して前記行走査電極駆動回路から出力する前記行選択パルスを前記複数の行走査電極に対して、１フレーム期間内で画像情報を含む総レベルが所定のレベル範囲内に収まるように行選択パルスを出力する行選択パルス出力手段とからなることを特徴とする請求項１記載のアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型液晶表示装置に係り、特に投射型液晶ディスプレイ等に適用して好適なアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
図８は従来のアクティブマトリクス型液晶表示装置の一例の構成図を示す。同図において、複数の列信号電極（Ｄ１、Ｄ２、・・・）および複数の行走査電極（Ｇ１、Ｇ２、・・・）が互いに直交する方向に形成されており、それらの各交差部には表示画素ＰＩＸが形成されている。すなわち、複数の表示画素ＰＩＸは二次元マトリクス状に配列されている。
【０００３】
列信号電極駆動回路１は水平シフトレジスタ２およびスイッチ回路群ＳＷより構成されている。水平シフトレジスタ２の各出力段はスイッチ回路群ＳＷの各制御端子に接続され、スイッチ回路群ＳＷの各スイッチ入力側端子は表示信号ＳＩＧ入力端子に共通接続され、スイッチ回路群ＳＷの各スイッチ出力側端子は前記列信号電極（Ｄ１、Ｄ２、・・・）の各々に別々に接続されている。すなわち、列信号電極がｋ個あれば、スイッチ回路群ＳＷはｋ個のスイッチ回路が設けられ、水平シフトレジスタ２の出力段がｋ段あることになる。
【０００４】
水平シフトレジスタ２には、図示しない駆動タイミング生成回路より水平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫが供給される。水平シフトレジスタ２の各出力ビットからはスイッチ回路群ＳＷの各制御端子に対し、順次オンパルスを送出し、スイッチ回路群ＳＷの各スイッチ回路を順次オン状態とすることにより、表示信号ＳＩＧ入力端子からの表示信号ＳＩＧを対応する列信号電極Ｄに順次サンプリングする。
【０００５】
行走査電極駆動回路３はシフトレジスタで構成され、そのシフトレジスタの各出力段が前記行走査電極（Ｇ１、Ｇ２、・・・）の各々に１対１に対応して接続されている。行走査電極駆動回路３を構成するシフトレジスタには、駆動タイミング生成回路（図示せず）より垂直スタート信号ＶＳＴ及び垂直クロック信号ＶＣＫを供給し、対応する行走査電極に順次行選択パルスを送出する。
【０００６】
列信号電極と行走査電極の各交差部には、図９に示す構成の表示画素が接続されている。図９の表示画素は、スイッチングトランジスタＴｒ、補助容量Ｃｓ、表示画素電極（図示せず）および液晶表示体ＬＣＭで構成されている。行走査電極Ｇの行選択パルスが供給されると、対応する行の表示画素のスイッチングトランジスタＴｒがオンとなり、列信号電極Ｄにサンプリングした表示信号がスイッチングトランジスタＴｒを介して補助容量Ｃｓに蓄積されると共に、液晶表示体ＬＣＭに供給されてこれを駆動する。補助容量ＣｓはスイッチングトランジスタＴｒがオフの期間での液晶駆動電圧を保持し、高デューティ駆動を実現する目的で構成される。
【０００７】
【発明が解決しようとする課題】
上記の従来のアクティブマトリクス型液晶表示装置においては、図９に示したように、画素回路毎にスイッチングトランジスタＴｒが形成され、各画素の表示信号電圧を補助容量Ｃｓに保持して表示を行う。このような信号電圧および表示情報を次フレームの書き換えまでほぼ完全に保持するホールド型表示方式では、原理的に以下の問題がある。
（１）人間の視覚特性に基づく動画解像度劣化
人間の視覚は一種の時間応答フィルタであり、刺激に対して応答するのにある時間遅れ特性をもつ。映像機器における動画像再生原理は、対象物の位置が空間的に異なる静止画像を走査またはコマで高速に切り換えて表示し、人間の視覚には結果的にそれらが連続した動きとして知覚される「残像効果」によっているが、アクティブマトリクス型液晶表示装置のようなホールド型ディスプレイでは、フレーム更新の直前まで前フレーム画像が表示されており、視覚上、前フレームの残像が時間的な干渉により、動きボケとして知覚され易く、動画像の解像度が劣化してしまうという問題がある。
（２）液晶の印加電圧・時間応答の問題
液晶の時間応答特性は液晶のセルギャップ、粘性係数および弾性定数等により決定されるが、特にしきい値電圧以上の中間調領域に相当する印加電圧の変化に対して応答時間が遅くなるという欠点があり、これが動画解像度を劣化させる要因となる。
【０００８】
本発明は以上の点に鑑みなされたもので、線順次走査で書き込まれる各行の画素信号を、表示パネルの１フレーム書き込み期間より短い時間で基準電圧に順次リセットすることで、動画解像度劣化が小さいアクティブマトリクス型液晶表示装置を提供することを目的とする。
【０００９】
また、本発明の他の目的は、各行の画素信号の信号電圧期間とリセット期間の割合を簡易な構成で任意に設定でき、明るさ優先、動画特性優先、といった異なるシステム要求や表示モードに対応可能なアクティブマトリクス型液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、互いに直交する複数の列信号電極及び複数の行走査電極と、複数の列信号電極に表示信号を順次サンプリングする列信号電極駆動回路と、複数の行走査電極に行選択パルスを供給する行走査電極駆動回路と、列信号電極および行走査電極の各交差部にそれぞれ設けられマトリクス状に配列された複数の表示画素とを備え、列信号電極駆動回路により、複数の表示画素への表示信号のサンプリングを１ライン期間内で行方向の表示画素に対して順次に行うと共に、行走査電極駆動回路により、複数の表示画素の選択をライン順次に行うアクティブマトリクス型液晶表示装置において、各行の表示画素に対して、１フレーム期間における表示信号を書き込み保持する表示信号期間と、所定の基準レベルにリセットするリセット期間を、任意の割合で設ける制御手段を有する構成としたものである。
【００１１】
この発明では、各行の表示画素が１フレーム期間内で、表示信号を書き込み保持した後、所定の基準レベルにリセットされると共に、１フレーム期間内の表示信号期間とリセット期間との割合を任意の割合で設定することができる。
【００１２】
また、上記の目的を達成するため、本発明は、上記の制御手段を、表示信号の各水平期間のうち、画像情報を含まない水平ブランキング期間の一部または全期間を所定の基準レベルに設定するレベル設定手段と、列信号電極駆動回路を構成するスイッチング回路群の全てを表示信号の画像情報を含まないリセット期間中にオン状態として、すべての複数の列信号電極に、レベル設定手段からの所定の基準レベルを出力させる基準レベル出力手段と、列信号電極駆動回路から複数の列信号電極に表示信号が順次に供給されている第１の期間に続いて、複数の列信号電極に基準レベル出力手段から所定の基準レベルが供給されている第２の期間の各々に対応して行走査電極駆動回路から出力する行選択パルスを複数の行走査電極に対して、１フレーム期間内で画像情報を含む総レベルが所定のレベル範囲内に収まるように行選択パルスを出力する行選択パルス出力手段とから構成としたものである。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になるアクティブマトリクス型液晶表示装置の一実施の形態の回路構成図を示す。同図において、複数の列信号電極（Ｄ１、Ｄ２、・・・、Ｄｋ）及び複数の行走査電極（Ｇ１、Ｇ２、・・・、Ｇｍ）が互いに直交する方向に形成されており、それらの各交差部には表示画素ＰＩＸが形成されている。すなわち、複数の表示画素ＰＩＸは二次元マトリクス状に配列されている。
【００１４】
列信号電極駆動回路５は水平シフトレジスタ６、スイッチ回路群ＳＷ、およびｋ個の２入力ＯＲゲートからなるゲート回路群ＧＨより構成されている。水平シフトレジスタ６のｋ個の各出力ビット端子は、ゲート回路群ＧＨを構成する各２入力ＯＲゲートのうち対応する一の２入力ＯＲゲートの一方の入力端子に接続され、ゲート回路群ＧＨを構成する全２入力ＯＲゲートの他方の入力端子は共通にゲート信号ＰＲＣＨＧ入力端子に接続され、更に、各２入力ＯＲゲートの出力端子はスイッチ回路群ＳＷを構成する対応する一のスイッチ回路の制御端子に別々に接続されている。
【００１５】
スイッチ回路群ＳＷを構成する全部でｋ個のスイッチ回路の入力側端子は表示信号ＳＩＧ入力端子に共通接続され、各スイッチ回路の出力端子は前記列信号電極（Ｄ１、Ｄ２、・・・、Ｄｋ）の各々に１対１に対応して接続されている。
【００１６】
水平シフトレジスタ６には、図示しない駆動タイミング生成回路より水平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫが供給される。水平シフトレジスタ６はこれらの信号ＨＳＴ及びＨＣＫに基づいて駆動され、これにより水平シフトレジスタの各出力ビット端子からは、ゲート回路群ＧＨ中の対応する２入力ＯＲゲートの一方の入力端子に対し順次にパルスを供給する。
【００１７】
ゲート回路群ＧＨの各２入力ＯＲゲートはこの入力を受け、スイッチ回路群ＳＷの各スイッチ回路の制御端子に対し、順次にパルスを送出して順次にオン状態とする。このように、各スイッチ回路を順次オン状態とすることにより、表示信号ＳＩＧ入力端子からの表示信号ＳＩＧが、スイッチ回路群ＳＷのオン状態とされたスイッチ回路を通して、対応する列信号電極Ｄに順次サンプリングする。
【００１８】
他方、行走査電極駆動回路７は、２つのシフトレジスタＳＲ１及びＳＲ２と、ゲート回路群ＧＶ１、ＧＶ２及びＧＶ３より構成されている。第１のシフトレジスタＳＲ１の各出力ビット端子Ａ１〜Ａｍは、第１のゲート回路群ＧＶ１を構成するｍ個の２入力ＡＮＤゲートのうち対応する２入力ＡＮＤゲートの一方の入力端子に接続されている。第１のゲート回路群ＧＶ１を構成する各２入力ＡＮＤゲートのもう一方の入力端子は、第１のゲート信号ＧＡＴＥ１の入力端子に共通に接続されている。
【００１９】
第２のシフトレジスタＳＲ２の各出力ビット端子Ｂ１〜Ｂｍは、第２のゲート回路群ＧＶ２を構成するｍ個の２入力ＡＮＤゲートのうち対応する２入力ＡＮＤゲートの一方の入力端子に接続されている。第２のゲート回路群ＧＶ２を構成する各２入力ＡＮＤゲートのもう一方の入力端子は、第２のゲート信号ＧＡＴＥ２の入力端子に共通に接続されている。第１のゲート回路群ＧＶ１と、第２のゲート回路群ＧＶ２をそれぞれ構成する各ＡＮＤゲートの出力端子は、各々第３のゲート回路群ＧＶ３を構成するｍ個の２入力ＯＲゲートのうち、対応するＯＲゲートの入力端子にそれぞれ接続される。第３のゲート回路群ＧＶ３を構成するｍ個のＯＲゲートの各出力端子は、各行の行走査電極（Ｇ１、Ｇ２、・・・、Ｇｍ）のうち、対応する１行の行走査電極に別々に接続されている。
【００２０】
次に、図２および図３を用いて、図１のアクティブマトリクス型液晶表示装置の一実施の形態の駆動タイミングと動作について説明する。図２は図１の実施の形態における表示信号と各タイミング信号の関係について、各水平走査期間を基本単位に図示した模式図である。
【００２１】
図２において、表示信号ＳＩＧは有効画像期間と画像情報を含まない水平ブランキング期間より成り、水平ブランキング期間の全てまたは少なくとも一部の期間には、リセット用の基準電圧レベルが重畳される。図１で説明した列信号電極駆動回路５のゲート回路群ＧＨ（ＯＲ回路）のゲート信号ＰＲＣＨＧは、上記表示信号ＳＩＧの水平ブランキング期間に重畳したリセット電圧レベル期間にてＨレベルとなるようなタイミングとする。
【００２２】
これにより、水平ブランキング期間に重畳したリセット電圧レベル期間においては、列信号電極駆動回路５の全てのゲート回路出力はＨレベルとなり、スイッチ回路群ＳＷを構成する全てのスイッチ回路を同時にオン状態とする結果、全ての列信号電極（Ｄ１、Ｄ２、・・・、Ｄｋ）にリセット電圧レベルが同時に供給される。
【００２３】
行走査電極駆動回路７の第１、第２のシフトレジスタＳＲ１、ＳＲ２の各々に対して構成した第１、第２のゲート回路群ＧＶ１、ＧＶ２（ＡＮＤゲート）には、図２のタイミングでＧＡＴＥ１信号、ＧＡＴＥ２信号を供給する。ＧＡＴＥ１信号は、上記列信号電極駆動回路６のゲート信号ＰＲＣＨＧによる列信号電極電圧のリセットより前のタイミングで立ち下がるようにタイミング設定されている。一方、ＧＡＴＥ２信号は、上記列信号電極駆動回路６のゲート信号ＰＲＣＨＧによるリセットより後のタイミングで立ち下がるようにタイミング設定されている。
【００２４】
第１のシフトレジスタＳＲ１において、ｊ番目（ｊは１≦ｊ≦ｍを満足する自然数）の出力ビット端子Ａｊの論理レベルがＨレベルのとき、この出力ビット端子Ａｊの出力パルスを第１のゲート回路群ＧＶ１のｊ番目のＡＮＤゲートでゲート信号ＧＡＴＥ１と論理積演算した出力が、ゲート回路群ＧＶ３を通して、対応して設けられている行走査電極Ｇｊに供給される。
【００２５】
また、第２のシフトレジスタＳＲ２において、ｊ番目の出力ビット端子Ｂｊの論理レベルがＨレベルのとき、この出力ビット端子Ｂｊの出力パルスを第２のゲート回路群ＧＶ２のｊ番目のＡＮＤゲートでゲート信号ＧＡＴＥ２と論理積演算した出力が、ゲート回路群ＧＶ３を通して、対応して設けられている行走査電極Ｇｊに供給される。
【００２６】
図３と共に後述するように、第１のシフトレジスタＳＲ１には走査開始タイミング信号ＷＴが供給され、これに基づき第１のシフトレジスタＳＲ１の各ビット出力端子から順次シフトされて出力されたパルスのうち、出力ビット端子Ａｊの出力パルスが図２に示すように論理レベルがＨレベルのとき、この出力ビット端子Ａｊの出力パルスを第１のゲート回路群ＧＶ１のｊ番目のＡＮＤゲートでゲート信号ＧＡＴＥ１と論理積演算した出力が、ゲート回路群ＧＶ３を通して、対応して設けられている行走査電極Ｇｊに供給され、表示信号の書き込みが行われる。
【００２７】
次に、第１のシフトレジスタＳＲ１への走査開始タイミング信号ＷＴの入力後、後述するように、ｎライン期間後に第２のシフトレジスタＳＲ２に走査開始タイミング信号Ｒｅｓｅｔが供給され、これに基づき第２のシフトレジスタＳＲ２の各ビット出力端子から順次シフトされて出力されたパルスのうち、出力ビット端子Ｂｊの出力パルスが図２に示すように論理レベルがＨレベルのとき、この出力ビット端子Ｂｊの出力パルスを第２のゲート回路群ＧＶ２のｊ番目のＡＮＤゲートでゲート信号ＧＡＴＥ２と論理積演算した出力が、ゲート回路群ＧＶ３を通して、対応して設けられている行走査電極Ｇｊに供給され、表示信号ＳＩＧによらない一定電圧のＲｅｓｅｔ信号の書き込みが行われる。
【００２８】
このように、Ａｊにパルスが出力されて表示信号の書き込みが行われてからｎライン期間後に、同一行ｊのＢｊにＲｅｓｅｔ信号が出力されてリセットされる。従って、ｎラインの値は、表示信号書き込み後のリセットをかけるライン数を示しており、このｎラインの値は、本実施の形態では任意の値に設定できる。
【００２９】
図３は本発明になるアクティブマトリクス型液晶表示装置の第１の実施の形態における表示信号と各タイミング信号の関係を、各垂直走査期間を含んだ時間軸で図示した模式図を示す。図３に示すように、表示信号ＳＩＧは表示画素ＰＩＸ内の液晶の焼き付きや材料劣化を避けるために、垂直走査期間毎に極性反転するフレーム反転で入力され、これをサンプリングした各画素電圧も書き込み周期毎に極性反転した電圧となる。
【００３０】
本実施の形態では、各極性で画素電圧（表示信号）を画素に書き込んで保持する期間（信号期間）と、所定の基準電圧にリセットするリセット期間を、各画素について１フレーム期間（１垂直走査期間）中に設けている。
【００３１】
図１に示した行走査電極駆動回路７の第１のシフトレジスタＳＲ１には、図３に示すように走査開始タイミング信号ＷＴが表示信号フレームの先頭位置にパルス入力される。この走査開始タイミング信号ＷＴは、図３に示すように第１のシフトレジスタＳＲ１の各出力ビット端子Ａ１，Ａ２，・・・，Ａｍに順次シフトされると共に出力され、図２と共に説明したように、ゲート信号ＧＡＴＥ１と論理積演算された行選択パルスが図１の行走査電極Ｇ１，Ｇ２，・・・，Ｇｍに出力される。これより、各行の画素回路が順次選択され、表示信号の書き込みが行われる。
【００３２】
一方、図１に示した行走査電極駆動回路７の第２のシフトレジスタＳＲ２には、図３に示すように走査開始タイミング信号Ｒｅｓｅｔを、第１のシフトレジスタＳＲ１の走査開始タイミング信号ＷＴに対してｎライン分遅れたタイミングで入力する。この走査開始タイミング信号Ｒｅｓｅｔは、第２のシフトレジスタＳＲ２の各出力ビット端子Ｂ１，Ｂ２，・・・，Ｂｍに順次シフトされると共に出力され、図２と共に説明したように、ゲート信号ＧＡＴＥ２と論理積演算された行選択パルスが図１の行走査電極Ｇ１，Ｇ２，・・・，Ｇｍに出力される。
【００３３】
ゲート信号ＧＡＴＥ２は、表示信号ＳＩＧの水平ブランキング期間に設けたリセット期間中、すなわち全ての列信号電極（Ｄ１，Ｄ２，・・・，Ｄｋ）にリセット電圧が供給されている期間に、各行に行選択がイネーブルとなるようにタイミング設定されており、その結果、対応する各行の画素回路には順次リセット電圧が書き込まれる。
【００３４】
以上により、各画素行の駆動画素電極の電圧、すなわち第１行の液晶駆動電圧は図３にＬ（１）で、第２行の液晶駆動電圧は同図にＬ（２）で示すように、信号期間とリセット期間が１フレーム（１垂直走査期間）内で切り替わる波形となる（第３行から第ｍ行までの液晶駆動電圧も同様）。
【００３５】
以上説明したように、本実施の形態のアクティブマトリクス型液晶表示装置によれば、１フレーム期間（１垂直走査期間）中に、各画素回路に表示信号を書き込み保持する表示信号期間と、所定の基準電圧にリセットするリセット期間を設けることができる。さらに、表示信号期間とリセット期間の時間の割合は、第１のシフトレジスタＳＲ１に入力する走査開始タイミング信号ＷＴに対する、第２のシフトレジスタＳＲ２に入力する走査開始タイミング信号Ｒｅｓｅｔの遅延ライン期間数ｎ（ただし、ｎ＜ｍ）を任意に変えることにより、水平走査時間を単位として任意に設定することができる。
【００３６】
次に、本発明のアクティブマトリクス型液晶表示装置における行走査電極駆動回路の他の実施の形態の回路構成について説明する。図４は本発明のアクティブマトリクス型液晶表示装置における行走査電極駆動回路の他の実施の形態の回路構成図を示す。同図において、行走査電極駆動回路は２つのシフトレジスタＳＲ１及びＳＲ２と、スイッチ回路ＶＳＷ１及びＶＳＷ２と、インバータ回路ＩＮＶ、およびＡＮＤゲートＧＡ１〜ＧＡｍで構成されている。第１及び第２のスイッチ回路ＶＳＷ１及びＶＳＷ２は、一方がオンの時には他方がオフとされる相補的に動作する一対のスイッチ回路で、第２のシフトレジスタＳＲ２の出力ビット端子Ｂ１〜Ｂｍに１対１に対応してｍ対設けられている。
【００３７】
第１のシフトレジスタＳＲ１の各出力ビット端子Ａ１〜Ａｍは、２入力ＡＮＤゲートＧＡ１〜ＧＡｍの一方の入力端子に別々に接続される。第１、第２のスイッチ回路ＶＳＷ１、ＶＳＷ２の制御入力端子には、第２のシフトレジスタＳＲ２の各ビット出力端子Ｂ１〜Ｂｍを、２つのスイッチ回路ＶＳＷ１、ＶＳＷ２が相補的に動作するようにインバータ回路ＩＮＶを含めて接続、構成する。
【００３８】
すなわち、第２のシフトレジスタＳＲ２のビット出力がＬレベルの時はスイッチ回路ＶＳＷ１のみがオンとされ、このスイッチ回路ＶＳＷ１を通してゲート信号ＧＡＴＥ１が出力側に伝達され、第２のシフトレジスタＳＲ２のビット出力がＨレベルの時はスイッチ回路ＶＳＷ２のみがオンとされ、このスイッチ回路ＶＳＷ２を通してゲート信号ＧＡＴＥ２が出力側に伝達される。これらのスイッチ回路ＶＳＷ１及びＶＳＷ２の出力は、２入力ＡＮＤゲートＧＡ１〜ＧＡｍのもう一方の入力端子に別々に接続される。各ＡＮＤゲートＧＡ１〜ＧＡｍの出力端子は、各行の行走査電極Ｇ１〜Ｇｍに各々１対１に対応して接続されている。
【００３９】
図５は、図４図示の行走査電極駆動回路構成を適用した場合の表示信号と各タイミング信号の関係を、各垂直走査期間を含んだ時間軸で図示した模式図である。前記図１〜図３の実施の形態と本質的な動作は同じなので、詳細な説明は省略するが、図４に示す行走査電極駆動回路の構成では、第１のシフトレジスタＳＲ１に走査開始タイミング信号ＷＴのみをまず入力して、各行走査線の表示画素に順次に表示信号を書き込み、ＷＴ入力後リセットをかけたい所望のライン期間（ｎライン時間）経過時点で、今度は第１のシフトレジスタＳＲ１に走査開始タイミング信号ＷＴを入力すると同時に、第２のシフトレジスタＳＲ２にも走査開始タイミング信号Ｒｅｓｅｔを入力する点が前記図１〜図３に示した実施の形態と異なる。なお、図５では総有効ライン数をＮと表記しているが、これは基本的には、シフトレジスタＳＲ１及びＳＲ２の各段数ｍと同じである。
【００４０】
以上説明した本発明のアクティブマトリクス型液晶表示装置は、各行の画素回路（表示画素）の表示信号を１フレーム期間（１垂直走査期間）内の任意の時間にリセットする手段を備えた点に特徴があり、具体手段である回路構成は以上に述べた実施の形態の構成に限定されるものではない。
【００４１】
図６は本発明のアクティブマトリクス型液晶表示装置における画素電圧と、対応する画素の液晶の応答の一例を示す模式図である。図６（Ａ）に示すように、画素電圧は液晶の焼き付きや材料劣化を避けるために垂直走査期間ごとに極性反転するフレーム反転で入力し、これをサンプリングした各画素電圧も書き込み周期毎に極性反転した電圧となる。
【００４２】
本発明のアクティブマトリクス型液晶表示装置の構成および駆動では、各極性で画素電圧（表示信号）を画素に書き込んで保持する期間（信号期間）と、所定の基準電圧にリセットするリセット期間を、各画素について１フレーム期間中に設けている。図６（Ａ）に示すように、本発明装置における画素電圧（交流）は、中心電圧にリセット電圧レベルが設定され、リセット期間の液晶駆動電圧がほぼゼロとなるようにされている。このようなリセット期間を有する駆動電圧を各画素の液晶に与える結果、液晶の応答波形は、図６（Ｂ）に示すように画像表示と黒表示を交互に繰り返す応答となる。これより、以下の効果が得られる。
【００４３】
（１）各表示フレームの間に黒表示期間が挿入される結果、ホールド型ディスプレイの残像に起因する動画解像度劣化が改善できる。液晶の応答速度が遅く、リセット期間中に液晶が完全に黒レベルまでリセットされない場合においても、リセット期間で表示画像の輝度を減衰させる分、視覚特性上の残像による動画解像度劣化改善に有効に作用する。
【００４４】
（２）各表示フレームの信号期間の間に液晶のしきい値電圧以下の駆動電圧期間が挿入され、液晶の中間調での応答速度低下の問題を改善できる。これにより、動画解像度を改善することができる。
【００４５】
（３）さらに、本実施の形態のアクティブマトリクス型液晶表示装置では、図６（Ａ）に示す画素電圧の信号期間とリセット期間の時間の割合を、行走査電極駆動回路７の駆動信号に供給する制御信号（ＷＴ，Ｒｅｓｅｔ）のタイミングにより任意に設定できる。
【００４６】
ここで、フレーム間で黒表示に対応したリセット期間を設けた場合、リセット期間の光出力が減衰するため、平均輝度は暗くなるが、本発明のアクティブマトリクス型液晶表示装置では、信号期間とリセット期間の時間の割合を任意に設定可能なため、明るさと動画応答のバランスをシステム要求により任意に設定できる。また、同一表示装置に「明るさ優先」と「動画持性優先」の複数のモードを持たせることも可能である。
【００４７】
図７は本発明のアクティブマトリクス型液晶表示装置における画素電圧と、対応する画素の液晶の応答の他の例を示す模式図である。図７においては、極性反転信号における正極性フレームと負極性フレーム各々に対して、信号期間とリセット期間の割合を異なる条件に設定している。液晶の焼き付きや材料劣化を避けるために、液晶駆動電圧は直流成分を極力無くす必要がある。
【００４８】
本発明によるアクティブマトリクス型液晶表示装置においては、各垂直走査期間（各フレーム）のリセット期間を任意に設定でき、フレーム毎にその期間を制御することも可能である。従って、図７（Ａ）に示すように正極性の画素電圧の振幅Ｖｐと、負極性の画素電圧の振幅Ｖｍが基準電圧に対して異なる場合（Ｖｐ≠Ｖｍ）、すなわち正極性と負極性の対称性が崩れた画素電圧（表示信号）入力に対し、極性毎に時間の異なるリセット期間を与えるように駆動タイミングを制御し、
Ｖｐ×ｔｐ≒Ｖｍ×ｔｍ
となるようにリセット期間の設定を行う。ここで、ｔｐは正極性の画素電圧を書き込み保持する表示信号期間、ｔｍは負極性の画素電圧を書き込み保持する表示信号期間である。
【００４９】
これにより、液晶駆動電圧の平均直流成分を時間軸方向に調整することができ、液晶応答は、図７（Ｂ）に示すようになる。例えば、１フレームの総ライン数１０００本の表示装置では電圧値方向で調整して残留する液晶直流成分を、さらに時間方向で１／１０００精度で微調整でき、液晶駆動電圧の直流分を高精度で調整しゼロにできる。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、各行の表示画素に１フレーム期間内で、表示信号を書き込み保持した後、所定の基準レベルにリセットするようにしたため、各表示フレームの間に黒表示期間が挿入される結果、ホールド型ディスプレイの残像に起因する動画解像度劣化が改善でき、また、各表示フレームの信号期間の間に液晶のしきい値電圧以下の駆動電圧期間が挿入され、液晶の中間調での応答速度低下の問題を改善できる。
【００５１】
また、本発明によれば、１フレーム期間内の表示信号期間とリセット期間との割合を任意の割合で設定するようにしたため、明るさと動画応答のバランスをシステム要求により任意に設定でき、また、同一表示装置に「明るさ優先」と「動画持性優先」の複数のモードを持たせることもできる。
【図面の簡単な説明】
【図１】本発明になるアクティブマトリクス型液晶表示装置の一実施の形態の回路構成図である。
【図２】図１の実施の形態における表示信号と各タイミング信号の関係について、各水平走査期間を基本単位に図示した模式図である。
【図３】図１の第１の実施の形態における表示信号と各タイミング信号の関係を、各垂直走査期間を含んだ時間軸で図示した模式図である。
【図４】本発明になるアクティブマトリクス型液晶表示装置における行走査電極駆動回路の他の実施の形態の回路構成図である。
【図５】図４図示の行走査電極駆動回路構成を適用した場合の表示信号と各タイミング信号の関係を、各垂直走査期間を含んだ時間軸で図示した模式図である。
【図６】本発明のアクティブマトリクス型液晶表示装置における画素電圧と、対応する画素の液晶の応答の一例を示す模式図である。
【図７】本発明のアクティブマトリクス型液晶表示装置における画素電圧と、対応する画素の液晶の応答の他の例を示す模式図である。
【図８】従来のアクティブマトリクス型液晶表示装置の一例の構成図である。
【図９】従来の液晶表示装置の表示画素を説明する回路構成図である。
【符号の説明】
５　列信号電極駆動回路
６　水平シフトレジスタ
７　行走査電極駆動回路
ＧＨ　ゲート回路群（ＯＲ）
ＳＷ　スイッチ回路群
ＳＲ１　第１のシフトレジスタ
ＳＲ２　第２のシフトレジスタ
ＧＶ１、ＧＶ２　ゲート回路群（ＡＮＤ）
ＧＶ３　ゲート回路群（ＯＲ）
Ｄ１〜Ｄｋ　列信号電極
Ｇ１〜Ｇｍ　行走査電極
ＶＳＷ１、ＶＳＷ２　スイッチ回路
ＩＮＶ　インバータ回路
ＧＡ１〜ＧＡｍ　ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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