(57)【要約】【課題】ハーフエッチングによる平坦フレームでは、ヘッダー部の厚みがフレーム厚の２分の１以下になるため、強度が弱く、熱応力によって反りが発生する。このとき、チップサイズが０．３５ｍｍ角より大きく０．６ｍｍ角より小さい素子では横われが発生する問題があった。【解決手段】フレーム厚を０．２ｍｍとし、エッチング量をフレーム厚の２分の１以下として、０．１２５ｍｍのヘッダー部を形成する。これによりチップサイズが０．３５ｍｍ角より大きく０．６ｍｍ角より小さい素子をＡｕ／Ｓｉ共晶方式で固着しても横われを防げる。半田による固着可能なチップサイズの下限まで共晶方式可能なチップサイズを広げることにより、所定のパッケージに実装できるチップサイズを実質すべてカバーすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
リード部およびヘッダー部の表面は同一平面にあり、前記リード部の裏面はもとの平面にあり、前記ヘッダー部の裏面は前記もとの平面よりもくぼんだ平面にある金属よりなるフレームと、前記ヘッダー部に搭載される半導体素子と、少なくとも前記裏面のリード部を露出して前記フレームおよび前記半導体素子を被覆する樹脂層とを有する半導体装置において、
前記半導体素子は、共晶により前記ヘッダー部の表面に固着され、前記ヘッダー部の厚みが裏面の前記リード部と前記ヘッダー部との段差よりも大きいことを特徴とする半導体装置。
【請求項２】
前記段差は５０μｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子のチップサイズは０．３ｍｍ角より大きく、０．６ｍｍ角より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記樹脂層の厚みが０．６ｍｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記フレームの厚みは０．２ｍｍ程度であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
ヘッダー部の厚みがリード部の厚みの２分の１より厚く形成された複数のパッケージ領域を有する平坦なフレームを準備する工程と、
表面の前記ヘッダー部に共晶により半導体素子を固着し、前記半導体素子と前記リード部とを電気的に接続する工程と、
少なくとも前記リード部の裏面を露出して前記半導体素子および前記フレームを樹脂層で被覆する工程と、
前記パッケージ領域を個々に分割する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項７】
金属板の裏面の一部を前記金属板の板厚の２分の１より厚く残してエッチングしたヘッダー部および前記金属板の板厚を有するリード部を形成すると共に、前記金属板の表裏面の一部をエッチングして前記金属板を分割する分割領域を形成し、前記ヘッダー部及び前記リード部の表面が同一平面にある複数のパッケージ領域を有するフレームを準備する工程と、
表面の前記ヘッダー部に共晶により半導体素子を固着し、前記半導体素子と前記リード部とを電気的に接続する工程と、
少なくとも前記リード部の裏面を露出して前記半導体素子および前記フレームを樹脂層で被覆する工程と、
前記パッケージ領域を個々に分割する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記ヘッダー部のエッチングと前記リード部のエッチングは同一工程で行うことを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ヘッダー部は、複数のスリットを設けたレジストマスクを用いてエッチングし、前記リード部のエッチングよりエッチング量を減らすことを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記共晶は３５０℃から４５０℃程度の温度で行うことを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記樹脂層で被覆後、レーザにより前記パッケージ領域外周の樹脂バリを除去することを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項１２】
固着される前記半導体素子は０．３ｍｍより大きく０．６ｍｍ角より小さいことを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に平坦フレームを用いてチップ割れを低減した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【０００３】
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置３０がある。
【０００４】
このパッケージ型半導体装置３０は図８（Ａ）の如く、半導体素子２２の周囲を樹脂層２４で被覆し、この樹脂層２４の側部から外部接続用のリード２１ｃが導出されたものである。
【０００５】
しかしこのパッケージ型半導体装置３０は、平坦なリードフレーム２１を曲げてヘッダー部２１ａおよび半導体素子２２の電極を取り出す取りだし電極部２１ｂおよびリード部２１ｃを形成している。すなわち、ヘッダー部２１ａ上の素子搭載領域Ｍ１は、曲げに必要な寸法分内側となる。更にリード部２１ｃは、実装強度および測定の問題から所定の長さが必要であるため樹脂層２４から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった（例えば、特許文献１参照。）。
【０００６】
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている。
【０００７】
図８（Ｂ）は、エッチングフレームを採用した半導体装置２０を示す。フレームは１１例えばその厚みｔ４が０．１５ｍｍ厚程度の銅板を用い、表裏からのエッチングと裏面からのハーフエッチングによりリード部１１ｃとヘッダー部１１ａ、取り出し電極部１１ｂを設けたものである。半導体素子１２が固着する側である表面ではリード部１１ｃおよびヘッダー部１１ａは同一平面にあり、すなわち平坦フレームとなっている。ヘッダー部１１ａは、厚みｔ６がおよそ０．０７ｍｍであり、表面に半導体素子１２を半田あるいはＡｕ／Ｓｉ共晶方式で固着する。リード部１１ｃはもとの板厚である０．１５ｍｍである。
【０００８】
半導体素子１２、ヘッダー部１１ａおよびリード部１１ｃの一部はトランスファーモールド等により樹脂層１４で被覆される。リード部１１ｃの裏面は樹脂層１４裏面から露出し、また、樹脂層１４の側面からもリード部１１ｃの先端が０．０５ｍｍ程度突出する。このハーフエッチフレームにおいては、裏面に露出するリード部１１ｃの長さＸを従来通り０．２５ｍｍ確保すればよく、リード部１１ｃをできる限り短くすればヘッダー部１１ａが大きくとれる。リード部１１ｃ先端の樹脂層４からの突出は全くなくてもよいが、金型で切断する為にはパンチを入れる為、樹脂層４とパンチが干渉しないよう位置精度を考慮したクリアランスが必要となる。つまり、リード部１１ｃの突出は、クリアランスを考慮して０．０５ｍｍとしている。
【０００９】
この半導体装置２０のパッケージは、パッケージサイズが例えば横×縦×高さで１．６ｍｍ×１．６ｍｍ×０．５６ｍｍである。ハーフエッチングのフレームを用いることにより、リードの長さを含むパッケージ外形のサイズが例えば図８（Ａ）と同じで、ヘッダー部１１ａの半導体素子１２搭載領域Ｍ２を０．８６ｍｍから１．２ｍｍまで拡大することができる。つまり、搭載チップサイズが約４０％拡大でき、その分の特性改善が可能になる（例えば特許文献２参照。）
次に、図９を用いて、ハーフエッチフレームを用いた半導体装置の製造方法を説明する。
【００１０】
第１工程：  まず、板厚が０．１５ｍｍ程度の銅板等のフレーム１１の表裏面に所定のパターンのレジスト膜ＰＲを形成する。表面はリード部１１ｃ、ヘッダー部１１ｂ更に半導体素子１２の電極の取り出しとなる取り出し電極部１１ｂを残し、分割領域Ｄを露出したパターンのレジスト膜ＰＲであり、裏面はヘッダー部および取り出し電極部が露出するようレジスト膜ＰＲをパターニングする（図９（Ａ））。
【００１１】
その後、板厚の２分の１以上をエッチングにより除去する。フレーム１１の表裏からのエッチングにより分割領域Ｄが形成され、同時にフレーム裏面からのハーフエッチにより、ヘッダー部１１ａおよび取り出し電極部１１ｂが形成されると同時にリード部１１ｃがパターニングされ（図９（Ｂ））、リード部１１ｃおよびヘッダー部１１ａ表面が同一平面である平坦フレームとなる。リード部１１ｃの厚みはフレーム厚であり、ヘッダー部１１ａの厚みはリード部１１ｃの２分の１未満の厚みで形成される。
【００１２】
第２工程：  ヘッダー部１１ａの表面に半導体素子１２を搭載し、Ａｕ／Ｓｉ共晶により固着する。このときの半導体素子１２のチップサイズは例えば０．３５ｍｍ角である。搭載領域にはＡｇメッキを１０μｍ程度施し、Ａｕ／Ｓｉの共晶温度３７０℃より高い温度、例えば４２０℃程度に加熱したフレーム上に半導体素子を搭載し、接合する。また、半導体素子１２の電極と取り出し電極部１１ｂとを例えばボンディングワイヤ１３などにより電気的に接続する（図９（Ｃ））。
【００１３】
第３工程：  更にトランスファモールド等により樹脂封止する。その後搭載領域外周の樹脂バリを例えばウォータージェット等によりフレームの表裏面から除去する。その後、隣接するパッケージ領域１７との連結部をパンチングにより切断し、個々のパッケージに分割する（図９（Ｄ））。
【００１４】
【特許文献１】
特許第２９０２９１９号公報（第２頁、第５図）
【特許文献２】
特許第２９０２９１９号公報（第２頁、第１図）
【００１５】
【発明が解決しようとする課題】
ヘッダー部に半導体素子を固着するには、Ａｕ／Ｓｉ共晶方式、または半田による固着が一般的であるが、半田でのダイボンドは、チップサイズが小さすぎると半田のコントロールが困難となる。ウェハの厚みや、搭載領域に設ける銀の厚み等、条件よって異なるが、ある程度の大きさ以下のチップサイズでは、Ａｕ／Ｓｉ共晶方式で固着することになる。
【００１６】
ここで、図８（Ｂ）に示す従来のハーフエッチフレームでは、ヘッダー部１１ａとなるハーフエッチ残厚ｔ６が板厚ｔ４の２分の１以下となる。ヘッダー部１１ａと取りだし電極部１１ｂまたはリード部１１ｃを分割形成するための分割領域Ｄは、フレーム１１を表面および裏面からエッチングすることにより形成している。分割領域Ｄは、理論的には表裏からフレーム板厚ｔ４の半分の厚みをエッチングすれば形成されるが、十分な分割のために実際には半分を超える量（ｔ５）でエッチングされる。
【００１７】
また、このとき同時に、一部のみ裏面からエッチングすることにより、ヘッダー部１１ａおよび取り出し電極部１１ｂを形成している。つまり、ヘッダー部１１ａおよび取り出し電極部１１ｂは、フレーム厚ｔ４の半分以下の板厚となる。
【００１８】
図８（Ａ）の如く折り曲げ式のリードタイプでは、リードが長い為リードの強度を考慮して一般的に０．３ｍｍ以上の板厚のフレームが使用される。また、図８（Ｂ）の如く面実装パッケージでは０．２ｍｍ以下の板厚のフレームが使用される。ここれは、リード切断の容易さ、フレームの加工性（フォーミングや、スタンピング／エッチングの際の抜き幅）を考慮したものであり、板厚が厚くなると抜き幅は広くなり狭ピッチ化、小型化が困難になる為である。具体的には０．１５〜０．２０ｍｍが一般的に採用されており、残厚すなわちヘッダー部の厚みｔ６は０．０７ｍｍ程度となる。
【００１９】
この場合、半田のコントロールがしにくい程度に小さいチップサイズをＡｕ／Ｓｉ共晶方式で固着すると、あるチップサイズでは、横割れによる不良が多発することがわかった。
【００２０】
ここで、図１０を用いて横われのメカニズムを説明する。図は半導体素子１２およびヘッダー部１１ａの拡大図である。
【００２１】
Ａｕ／Ｓｉの共晶温度は３７０℃である。ヘッダー部１１ａであるＣｕの線膨張係数が１．７３×１０−５であり、半導体素子１２であるＳｉの線膨張係数は３．５７×１０−６である。即ちＳｉよりもＣｕの方が線膨張係数が大きく、共晶によるダイボンドの後常温に戻すと、ＣｕがＳｉよりも多く収縮する（図１０（Ａ））。このとき、接合面は固定されているので、そのヘッダー部１１ａ表面側よりも、ヘッダー部１１ａ裏面側の比較的自由なＣｕの収縮する割合が大きくなる。つまり、半導体素子１２を固着すると、ヘッダー部１１ａの表面側および裏面側で収縮する割合が異なる。つまり、図１０（Ｂ）の如く反りが発生し、Ｓｉが突っ張った状態となる。
【００２２】
ＳｉはＣｕに固着されているため、ある程度まではＣｕの反りに追従する。しかし、Ｃｕの、接合面に対して下方向に反ろうとする力が大きくなると、ＳｉとＣｕの接合界面付近の応力が大きくなり、Ｓｉの横割れが発生する。
【００２３】
図１１には、ヘッダー部１１ａに半導体素子１２をＡｕ／Ｓｉ共晶方式で固着した場合の接合部付近の断面図およびその応力分布を示す。ここでは、図８（Ｂ）に示すパッケージに実装可能な範囲のチップサイズを例に、チップサイズとヘッダー部１１ａの厚みｔ６を変えた場合の図を示す。
【００２４】
図１１（Ａ）がｔ６：０．０７ｍｍ、チップサイズ：０．３５ｍｍ角であり、図１１（Ｂ）がｔ６：０．０７ｍｍ、チップサイズ０．５５ｍｍ角であり、図１１（Ｃ）がｔ６：０．１０ｍｍ、チップサイズ：０．３５ｍｍ角であり、図１１（Ｄ）がｔ６：０．１０ｍｍ、チップサイズ０．５５ｍｍ角である。
【００２５】
図の如く、ヘッダー部厚みが同じであれば、チップサイズが小さいほうがヘッダー部の反りが小さい。これは、ＣｕとＳｉの接合面積が小さいため、ヘッダー部１１ａ裏面側の収縮の量と、表面側の収縮の量の差が小さくてすむためである。反りが小さいことから、図の如くそれに対する応力も小さくなっている。
【００２６】
例えば、実験によれば、図１１（Ａ）に示したヘッダー厚（０．０７ｍｍ）において、チップサイズが０．３５ｍｍ角の場合は、横割れが発生しない。しかし同じヘッダー厚でチップサイズが０．５５ｍｍ角となる、図１１（Ｂ）では、固着部およびチップのコーナー部に強い応力がかかっており、このとき横割れにより、１６／６００ｐｃｓの不良が発生している。
【００２７】
このように、従来構造のヘッダー厚み（０．０７ｍｍ）の場合は、０．３５ｍｍより大きいチップサイズの半導体素子２では、ヘッダー部厚ｔ６に対してチップサイズが大きすぎ、Ａｕ／Ｓｉ共晶方式でのダイボンド後、熱応力により半導体素子１２の横割れが発生してしまう問題があった。
【００２８】
一方、前述の如く半導体素子１２の固着に半田を用いると横われの発生は防げる。半田は柔らかく、応力を吸収するため、応力によるＳｉの横割れが低減できるからである。しかし、半田でのダイボンドは、チップサイズが小さすぎると半田のコントロールが困難となるため、０．６ｍｍ角程度が下限であった。
【００２９】
すなわち、従来のハーフエッチフレーム（ヘッダー厚ｔ６＝０．０７ｍｍ）を採用するパッケージの場合、ダイボンド工程において半田でも共晶方式でもヘッダー部との固着が大変困難となる、ある特定の範囲のチップサイズが存在することになる。上述の如く半田でのダイボンドのコントロールが困難な程度に小さく、共晶でのダイボンドではヘッダー部厚ｔ６に対しては大きすぎるチップサイズであり、具体的には０．３５ｍｍ角より大きく０．６ｍｍ角より小さいチップサイズの半導体素子１２が該当する。
【００３０】
ここで、図１２には、ヘッダー部の厚みを従来より厚く０．１２５ｍｍとして、０．５５ｍｍ角の半導体素子を固着した場合の断面図および応力分布図を示す。このように、ヘッダー部厚を０．１ｍｍ以上、例えば０．１２５ｍｍに厚くすればヘッダー部の反りが緩和でき、図１１（Ｂ）および図１１（Ｄ）に示す同一チップサイズの場合と比較して、固着部およびコーナー部の応力が明らかに小さくなることが判る。また、実験によれば、このときの横割れによる不良数は０／６００ｐｃｓであった。
【００３１】
すなわち、ヘッダー厚を０．１２５ｍｍにすれば、従来搭載が困難であった範囲のチップサイズの半導体素子を搭載できる。しかし、０．１５ｍｍの板厚で０．１２５ｍｍの残厚とするのはエッチングフレームの工法上加工困難であり、また、もしできたとしてもハーフエッチ深さｔ５が２５μｍとなり、ヘッダー部下の隙間が狭くなるのでモールド時に未充填領域となったり、そのためにピンホールが発生しやすい等の問題がある。
【００３２】
更に、０．１５ｍｍであるフレーム自体の板厚ｔ４を厚く、例えば０．３ｍｍ程度にすれば、ヘッダー部厚ｔ６も十分確保でき、更にハーフエッチ深さｔ５も樹脂の充填が十分な程度確保することができる。しかし、フレームの板厚ｔ４を厚くすることは、パッケージ外形の厚みｔも必然的に厚くなることであり、パッケージの薄型化に対してデメリットとなる。
【００３３】
【課題を解決するための手段】
本発明は、前述した多くの課題に鑑みて成され、第１に、リード部およびヘッダー部の表面は同一平面にあり、前記リード部の裏面はもとの平面にあり、前記ヘッダー部の裏面は前記もとの平面よりもくぼんだ平面にある金属よりなるフレームと、前記ヘッダー部に搭載される半導体素子と、少なくとも前記裏面のリード部を露出して前記フレームおよび前記半導体素子を被覆する樹脂層とを有する半導体装置において、前記半導体素子は、共晶により前記ヘッダー部の表面に固着され、前記ヘッダー部の厚みが裏面の前記リード部と前記ヘッダー部との段差よりも大きくすることにより解決するものである。
【００３４】
また、前記段差は５０μｍ以上であることを特徴とするものである。
【００３５】
また、前記半導体素子のチップサイズは０．３ｍｍ角より大きく、０．６ｍｍ角より小さいことを特徴とするものである。
【００３６】
また、前記樹脂層の厚みが０．６ｍｍ以下であることを特徴とするものである。
【００３７】
また、前記フレームの厚みは０．２ｍｍ程度であることを特徴とするものである。
【００３８】
第２に、ヘッダー部の厚みがリード部の厚みの２分の１より厚く形成された複数のパッケージ領域を有する平坦なフレームを準備する工程と、表面の前記ヘッダー部に共晶により半導体素子を固着し、前記半導体素子と前記リード部とを電気的に接続する工程と、少なくとも前記リード部の裏面を露出して前記半導体素子および前記フレームを樹脂層で被覆する工程と、前記パッケージ領域を個々に分割する工程とを具備することにより解決するものである。
【００３９】
第３に、金属板の裏面の一部を前記金属板の板厚の２分の１より厚く残してエッチングしたヘッダー部および前記金属板の板厚を有するリード部を形成すると共に、前記金属板の表裏面の一部をエッチングして前記金属板を分割する分割領域を形成し、前記ヘッダー部及び前記リード部の表面が同一平面にある複数のパッケージ領域を有するフレームを準備する工程と、表面の前記ヘッダー部に共晶により半導体素子を固着し、前記半導体素子と前記リード部とを電気的に接続する工程と、少なくとも前記リード部の裏面を露出して前記半導体素子および前記フレームを樹脂層で被覆する工程と、前記パッケージ領域を個々に分割する工程とを具備することにより解決するものである。
【００４０】
また、前記ヘッダー部のエッチングと前記リード部のエッチングは同一工程で行うことを特徴とするものである。
【００４１】
また、前記ヘッダー部は、複数のスリットを設けたレジストマスクを用いてエッチングし、前記リード部のエッチングよりエッチング量を減らすことを特徴とするものである。
【００４２】
また、前記共晶は３５０℃から４５０℃程度の温度で行うことを特徴とするものである。
【００４３】
また、前記樹脂層で被覆後、レーザにより前記パッケージ領域外周の樹脂バリを除去することを特徴とするものである。
【００４４】
また、固着される前記半導体素子は０．３ｍｍ角より大きく０．６ｍｍ角より小さいことを特徴とするものである。
【００４５】
【発明の実施の形態】
図１から図７を用いて本発明の実施の形態を詳細に示す。
【００４６】
図１は、半導体装置１０を説明する構造図である。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線断面図、図１（Ｃ）はＢ−Ｂ線断面図である。
【００４７】
図１（Ａ）の如く、本実施形態の半導体装置１０は、縦×横×高さが、例えば、１．６ｍｍ×１．６ｍｍ×０．５６ｍｍのごとき大きさを有するものである。リード部１ｃは絶縁性の樹脂層４側面から約０．０５ｍｍ程度導出されて配置されており、パッケージ外形の中心線に対して左右（上下）対象となるようなパターンで配置されている。
【００４８】
図１（Ｂ）の如く、半導体装置１０は導電部材から成るフレーム１のヘッダー部１ａ表面に固着された半導体素子２、リード部１ｃおよびそれらを電気的に接続するボンディングワイヤ３を絶縁性の樹脂層４で被覆され構成されている。
【００４９】
リード部１ｃおよびヘッダー部１ａの表面はフレーム１表面の同一平面上にあり、リード部１ｃの裏面はもとのフレーム１裏面の平面上にある。ヘッダー部１ａの裏面はエッチングによりもとの平面であるフレーム１裏面よりもくぼんだ平面にあり、段差ｔ２が形成されている。そして、元のフレーム１と同一面であるリード部１ｃ裏面は、樹脂層４裏面から露出する。
【００５０】
本実施形態では、フレーム１は例えば厚みｔ１が０．２ｍｍ程度の銅板を用い、表裏からのエッチングによりヘッダー部１ａおよび半導体素子２の電極を取り出すための取り出し電極部１ｂ、リード部１ｃを分割形成する分割領域Ｄを設ける。ここで、本明細書において分割領域Ｄとは、フレーム１の表裏面からエッチングされて分割された領域をいう。、又、裏面からのハーフエッチングによりヘッダー部１ａおよび取り出し電極部１ｂとリード部１ｃとをパターニングする。尚、ここでの図示は省略するが、隣り合うリード部１ｃ間も分割領域Ｄが設けられる（図４参照）。
【００５１】
表面ではリード部１ｃおよびヘッダー部１ａ、取り出し電極部１ｂは同一平面にある平坦フレームとなっている。ヘッダー部１ａの厚みｔ３は、リード部１ｃとヘッダー部１ａの段差ｔ２よりも大きい厚みとなっている。
【００５２】
ここで、段差ｔ２は、裏面からのハーフエッチにより形成され、すなわちハーフエッチ量である。図１２に示す実験結果によれば、横割れの発生を回避して当該パッケージに実装するためには、ヘッダー厚ｔ３は、０．１２５ｍｍを確保する必要がある。また、フレーム１の板厚ｔ１は、例えば０．３ｍｍ程度に厚くしてしまうとパッケージ厚が厚くなる。つまり、パッケージ厚み、横割れ、樹脂の充填性およびエッチングの精度等を考慮した上で、より薄い板厚である０．２ｍｍ程度を採用する。
【００５３】
更に、ヘッダー部１ａが０．１２５ｍｍの厚みとなるように、エッチング量をフレーム１の板厚の２分の１未満で、且つ０．０５ｍｍ以上でエッチングして、ヘッダー部１ａを形成する。つまり、具体的には、エッチング量（段差ｔ２）を０．０７５ｍｍとする。また、０．０５ｍｍ以上の厚みとは、前述の如く樹脂モールド時に樹脂が完全に充填できる厚みである。
【００５４】
ヘッダー部１ａ表面には半導体素子２をＡｕ／Ｓｉ共晶方式で固着する。半導体素子２表面の電極は、ヘッダー部１ａと同一のエッチングによって形成された取り出し電極部１ｂにボンディングワイヤ３等で接続される。取り出し電極部１ｂまたはヘッダー部１ａはリード部１ｃと連続しており、リード部１ｃの厚みｔ１はフレーム１の板厚である０．２ｍｍである。
【００５５】
半導体素子２は約１５０μｍ程度のウェハ厚みを有し、チップサイズは、０．５５ｍｍ角である。本実施形態の如く、ヘッダー部１ａの厚みｔ３をフレーム厚みｔ１の２分の１よりも大きい、０．１２５ｍｍにすることにより、チップサイズが０．５５ｍｍ角でウェハ厚が１５０μｍの半導体素子を、Ａｕ／Ｓｉ共晶方式で固着した場合であっても、横われの発生を抑制することができる。
【００５６】
ヘッダー部１ａの裏面からのハーフエッチは、リード部１ｃを分割領域Ｄにて分割形成するエッチングと同一工程で行われるため、従来ではハーフエッチ量（ｔ２）がフレーム厚の２分の１よりも大きくなっていた。しかし、本実施形態では後に詳述するが、ハーフエッチのエッチング量を分割領域Ｄのエッチング量よりも減らすことで、ヘッダー厚ｔ３を所定の厚みに確保している。しかし、０．２ｍｍの板厚のフレーム１で０．１２５ｍｍのヘッダー部１ａの厚みが確保できれば良く、工程は増加するが、ヘッダー部１ａのハーフエッチと分割領域Ｄ形成は別工程で行われても良い。
【００５７】
半導体素子２、ヘッダー部１ａおよびリード部１ｃの一部はトランスファーモールド等により樹脂層４で被覆される。リード部１ｃの裏面は樹脂層裏面から露出し、また、樹脂層４の側面からもリード部１ｃの先端が突出する。このハーフエッチフレームにおいては、裏面に露出するリード部の長さを従来通り０．２５ｍｍ確保すればよいので、リード部１ｃ先端の樹脂層からの突出は、リードを切断する為のクリアランスを考慮して０．０５ｍｍ程度でよい（図１（Ａ）参照）。
【００５８】
尚、図示はしていないが、ヘッダー部１ａ上には接着性を考慮して銀メッキや金メッキ、Ｐｄメッキ等が施されている。また、リード部１ｃ上にはボンディングワイヤ３の接着性が考慮され同様に銀メッキやＰｄメッキ、あるいは金メッキ等が施されている。
【００５９】
また、リード部１ｃの表面にはディンプル（凹部）５が数ヶ所に設けられても良い。これは樹脂の密着性を向上させるためである。ディンプル５は、例えばヘッダー部１ａと同様に、リード部１ｃ表面からのハーフエッチで形成されるが、その大きさは例えば直径０．１２ｍｍと小さいため、リード部１ｃの強度を劣化させずに、樹脂の密着性を向上させることができる。
【００６０】
また、図１（Ｃ）に、リード部１ｃの断面を示す。これは、図１（Ａ）のＢ−Ｂ線の断面である。リード部１ｃは、表面側よりも裏面側の方が幅の広い形状となっている。この形状にすることにより、後に詳述するが樹脂モールド後のリード部１ｃ側面に付着する樹脂バリの除去が容易となる。
【００６１】
図２には、本実施形態と従来の構造を比較した概念図である。
【００６２】
すなわち、図２（Ａ）の如く、従来のヘッダー厚ｔ６が０．０７ｍｍの場合では、共晶で固着が可能な範囲Ａと、半田による固着が可能な範囲Ｂがある。この場合範囲Ｃは、半田または共晶方式ともにダイボンドが困難なチップサイズの範囲となる。
【００６３】
しかし、図２（Ｂ）に示す本実施形態によれば、板厚を０．２ｍｍとし、ヘッダー部厚ｔ３を０．１２５ｍｍにすることにより、０．３５ｍｍ角より大きく０．６ｍｍ角より小さいチップサイズ（ウェハ厚１５０μｍ）の半導体素子２を共晶方式によりダイボンドしても横われの発生を抑制できる。つまり、図２（Ｂ）の如く、Ａｕ／Ｓｉ共晶方式で固着が可能な範囲Ａを、半田による固着が可能な範囲Ｂの下限付近まで広げることができ、当該パッケージに実装できるチップサイズの制限を実質なくすことができるものである。
【００６４】
次に図３から図７を参照して本発明の半導体装置の製造方法について説明する。
【００６５】
本発明の半導体装置の製造方法は、金属板の裏面の一部を前記金属板の板厚の２分の１より厚く残してエッチングしたヘッダー部および前記金属板の板厚を有するリード部を形成すると共に、前記金属板の表裏面の一部をエッチングして前記金属板を分割する分割領域を形成し、前記ヘッダー部及び前記リード部の表面が同一平面にある複数のパッケージ領域を有するフレームを準備する工程と、表面の前記ヘッダー部に共晶により半導体素子を固着し、前記半導体素子と前記リード部とを電気的に接続する工程と、少なくとも前記リード部の裏面を露出して前記半導体素子および前記フレームを樹脂層で被覆する工程と、前記パッケージ領域を個々に分割する工程とから構成される。
【００６６】
本発明の第１の工程は、図３および図４の如く、金属板の裏面の一部を前記金属板の板厚の２分の１より厚く残してエッチングしたヘッダー部および前記金属板の板厚を有するリード部を形成すると共に、前記金属板の表裏面の一部をエッチングして前記金属板を分割する分割領域を形成し、前記ヘッダー部及び前記リード部の表面が同一平面にある複数のパッケージ領域を有するフレームを準備することにある。
【００６７】
図３の如く、リード部１ｃ、ヘッダー部１ａ、取り出し電極部１ｂを形成するために所定のパターンを有するレジスト膜ＰＲ１、ＰＲ２をフレーム１の表裏面に形成し、エッチングを行う。フレーム１は、例えば、厚さが約０．２ｍｍの一枚の銅板から成る。表面側では、リード部、ヘッダー部、取り出し電極部、および個々のパッケージ領域を連結する連結部をレジスト膜ＰＲ１でマスクし、分割領域Ｄを露出する。裏面側も、分割領域Ｄを露出するようにレジスト膜ＰＲ２でマスクする。ここで、従来では裏面はレジスト膜を設けずにハーフエッチを行っていたが、本実施形態ではヘッダー部、取り出し電極部は、分割領域Ｄのエッチングよりもエッチング量を減らすため、所定の離間距離で均等にスリット６を設けたレジスト膜ＰＲ２でマスクする。（図３（Ａ））。
【００６８】
このフレーム１を、表裏面とも同時に、フレーム厚の２分の１以上エッチングする。これにより、分割領域Ｄが形成され、レジスト膜ＰＲ２にスリット６を設けたヘッダー部１ａ、取り出し電極部１ｂもスリット６部分から同時にエッチングされる（図３（Ｂ））。スリット６部分は、エッチングの進行に伴って隣接するエッチング領域が連結し、ヘッダー部１ａおよび取り出し電極部１ｂのハーフエッチが行える。また、分割領域Ｄのエッチングと同時に行っても、分割領域Ｄよりもエッチング量が少なくなり、０．２ｍｍの板厚（ｔ１）のフレームで、ハーフエッチ量ｔ２を０．０７５ｍｍとし、０．１２５ｍｍの厚み（ｔ３）のヘッダー部１ａおよび取り出し電極部１ｂを形成し、同時にリード部１ａを形成できる（図３（Ｃ））。
【００６９】
また、リード部１ａにディンプル５を形成する場合は、ディンプル５の領域に表面側からスリット６を設けると（図３（Ｂ）参照）、ヘッダー部１ａと同様に０．０７５ｍｍエッチングされたディンプル５が形成される。
【００７０】
図４は、パターニング後のフレーム１を示す平面図である。図４（Ａ）はフレームの全体図であり、図４（Ｂ）は一つのパッケージ領域の拡大図であり、共に表面（半導体素子２の搭載領域側）を示した図である。また、図４（Ｃ）は、図４（Ｂ）のＣ−Ｃ線断面図である。
【００７１】
図４（Ａ）の如く、リード部１ｃ、ヘッダー部１ａ、取り出し電極部１ｂが分割領域Ｄにより分割形成され、破線で示すパッケージ領域７が、フレーム上にパターニングされる。フレーム１上には、１個の半導体装置１０に対応するパッケージ領域７が複数個分、例えば３００個分を５行６０列に縦横に配置される。
【００７２】
ヘッダー部１ａ、リード部１ｃ、取り出し電極部１ｂのパターンは、各パッケージ領域７内において同一形状である。ヘッダー部１ａは半導体素子２を搭載する箇所であり、取り出し電極部１ｂは半導体素子２の電極パッドとワイヤ接続する箇所である。ヘッダー部１ａは例えば４本のリード部１ｃに連続し、取り出し電極部１ｂは例えば２本のリード部１ｃに連続する。リード部１ｃは個々のパッケージ領域７に共通の連結部１ｄにより連結される。
【００７３】
図４（Ｂ）では、斜線のハッチング領域が裏面からハーフエッチされた領域であり、格子状のハッチング領域が表面側からハーフエッチされた領域である（図４（Ｃ）参照）。リード部１ｃ、ヘッダー部１ａおよび取り出し電極部１ｂからなる各パッケージ領域７は、例えば長辺×短辺が１．６ｍｍ×１．５ｍｍの矩形形状を有している。
【００７４】
このように、ヘッダー部１ａおよび取り出し電極部１ｂのレジスト膜ＰＲ２には複数のスリット６を設け、エッチングすることにより分割領域Ｄ形成と同一工程のエッチングであっても、分割領域Ｄ形成のエッチングと比較してそのエッチング量を少なくすることができる。
【００７５】
エッチング量は、図１２の如く、ヘッダー厚ｔ３が０．１２５ｍｍであれば、０．６ｍｍ角より小さいチップサイズ（ウェハ厚１５０μｍ）の半導体素子２を共晶方式によりダイボンドしても横われが発生しないことが実験的に判明していることから、この厚みを確保できるように調節する。
【００７６】
これにより、フレーム１の板厚の２分の１より厚く残してエッチングしたヘッダー部１ａおよびフレーム１の板厚を有するリード部１ｃを形成すると共に、分割領域Ｄを形成し、ヘッダー部１ａ及びリード部１ｃの表面が同一平面にある複数のパッケージ領域７を有するフレーム１が形成される。
【００７７】
更に、隣り合うリード部１ｃは、分割領域Ｄにより分割形成される。このとき、表面側が裏面側よりも幅の狭い形状となるようにレジスト膜を設けて、エッチングしてもよい。すなわち、Ｅ−Ｅ線断面図は図１（Ｃ）の如き形状となる。この形状により、後述するがモールド後の樹脂バリの除去が容易と成るものである。
【００７８】
本発明の第２の工程は、図５の如く、表面の前記ヘッダー部に共晶により半導体素子を固着し、前記半導体素子と前記リード部とを電気的に接続することにある。
【００７９】
フレーム１の各パッケージ領域７毎に、ヘッダー部１ａ表面にＡｕ／Ｓｉの共晶温度３７０℃より高い温度、例えば４２０℃程度にフレームを加熱した状態で半導体素子２を搭載し、接合する。Ａｕ／Ｓｉの共晶温度は３７０℃程度であるが、ボンディングの際には溶け性の安定性を考慮し４２０℃程度でボンディングする。Ａｕ／Ｓｉ共晶方式でボンディングされるＳｉチップは、裏面にあらかじめＡｕが蒸着されており、加熱されたフレームから受ける熱により３７０℃以上でＡｕとＳｉが溶けて接合される。
【００８０】
固着する半導体素子２は、例えばウェハ厚１５０μｍで、チップサイズが０．５５ｍｍ角のパワーＭＯＳＦＥＴ、トランジスタ等の素子である。
【００８１】
そして、半導体素子２の電極パッド（不図示）と取り出し電極部１ｂとを、例えば、Ａｕ線より成るボンディングワイヤ３により電気的に接続する。このとき、ボンディングワイヤ３は超音波ワイヤーボンディングにより、電極パッド部にはボールボンディングし、取り出し電極部１ｂ側はステッチボンディングし接続する。
【００８２】
図示はしていないが、ヘッダー部１ａ上には接着性を考慮して銀メッキや金メッキ、Ｐｄメッキ等を施す場合もある。また、取り出し電極１ｂ上にはボンディングワイヤ３の接着性が考慮して同様に銀メッキや金メッキ、Ｐｄメッキを施す。
【００８３】
本発明の第３の工程は、図６の如く、少なくとも前記リード部の裏面を露出して前記半導体素子および前記フレームを樹脂層で被覆することにある。図６（Ａ）はフレーム全体の平面図であり、図６（Ｂ）は一つのパッケージ領域７の断面図である。
【００８４】
先ず、トランスファーモールドに用いる金型を準備し、金型内に樹脂を注入して、パッケージとなる絶縁性の樹脂層４を形成する。
【００８５】
ここで、前述の如く、裏面からのエッチング量が０．０７５ｍｍであるので、裏面側の未充填領域を防ぎ、ピンホール等の発生を抑えることができる。また表面側に設けたディンプルにより、樹脂の密着性が向上し、樹脂はがれを防止することができる（図６（Ａ））。樹脂封止後、リード部１ｃに付着した樹脂バリを除去する。樹脂バリの除去には、リード部１ｃの離間距離が小さいため、レーザ照射により除去する方法を採用する。例えばこのとき、リード部１ｃの断面が図１（Ｃ）の如き形状を有していると、表面のみからのレーザ照射でリード部１ｃ側面の樹脂バリを容易に除去することができる。
【００８６】
これにより、裏面にはリード部１ｃが露出し、取り出し電極１ｂおよびヘッダー部１ａを含む半導体素子が樹脂層により被覆される。パッケージ裏面は、リード部１ｃ裏面が０．２５ｍｍ露出して形成される。パッケージ側面からは、リード部１ｃが０．０５ｍｍ程度露出する（図６（Ｂ））。
【００８７】
本発明の第４の工程は、図７の如く、パッケージ領域を個々に分割することにある。
【００８８】
フレームの共通連結部をパンチングにより切断する。従来では図９（Ｄ）の如くパンチがパッケージを抱え込む状態で抜き落とす方法を採用していた。しかし、この方法ではパンチの強度を確保する必要がある為、リード長を短くするのが困難であった。そこで、本実施形態では、図７のように、まず裏面側から突起部５３を有する第１の金型５２を用いてＶ溝５４ａを形成し（図７（Ａ））、その後表面側から突起部を有する第２の金型５５を持ちいてパンチングしてＶ溝５４ｂを形成し、中央の極一部分のみ繋がった状態にする（図７（Ｂ））。その後、パッケージ部分を第３の金型５７を用いてパンチングして切断する（図７（Ｃ））。この方法によりパンチングのためのリード部１ｃのクリアランスを最小限に抑えることができる。電極の取り出しに必要な面積は、裏面に露出したリード部１ｃで確保できており、すなわち、パッケージの小型化が実現できるものである。
【００８９】
【発明の効果】
本発明では、リード部およびヘッダー部が同一平面にある平坦フレームの、ヘッダー厚みをリード部厚み（０．２ｍｍ）の２分の１よりも大きく、０．１２５ｍｍとすることにより、従来は共晶方式での固着が大変困難であった０．３５ｍｍ角より大きく０．６ｍｍ角より小さいチップサイズ（ウェハ厚１５０μｍ）を横われを防いで固着することができる。このとき、エッチング量は、樹脂の充填に十分な０．０７５ｍｍを確保し、パッケージ厚みの薄型化との両立が可能となる。
【００９０】
すなわち、本発明によれば、当該パッケージ（縦×横×高さが、例えば、１．６ｍｍ×１．６ｍｍ×０．５６ｍｍのパッケージ）に実装できるチップサイズの範囲を実質全てカバーすることができる利点を有するものである。
【００９１】
また、本発明の製造方法によれば、ヘッダー部のハーフエッチングの際にスリットを設けたレジスト膜をマスクにすることにより、分割領域のエッチング量よりもハーフエッチング量を少なくすることができる。分割領域と、エッチング量を抑えたハーフエッチを同一工程で行うことができ、Ａｕ／Ｓｉ共晶方式での固着が可能となる十分なヘッダー厚みを確保することができる。これにより、従来半田方式でも共晶方式でも固着が困難であった、０．３５ｍｍ角より大きく０．６ｍｍ角より小さいチップサイズに対して、共晶方式での固着を可能とし、共晶可能なチップサイズの範囲を半田可能なチップサイズの下限まで広げられ、実質全ての範囲のチップサイズを固着することが可能となるものである。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図２】本発明および従来技術を説明する概念図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】従来の半導体装置を説明する断面図である。
【図９】従来の半導体装置の製造方法を説明する断面図である。
【図１０】本発明及び従来の半導体装置を説明する断面図である。
【図１１】従来の半導体装置を説明する断面図である。
【図１２】本発明の半導体装置を説明する断面図である。
【符号の説明】
１        フレーム
１ａ      ヘッダー部
１ｂ      取り出し電極部
１ｃ      リード部
２        半導体素子
３        ボンディングワイヤ
４        樹脂層
５        ディンプル
７        パッケージ領域
１１      フレーム
１０      半導体装置
１１ａ      ヘッダー部
１１ｂ      取り出し電極部
１１ｃ      リード部
１２        半導体素子
１３        ボンディングワイヤ
１４        樹脂層
２０      半導体装置
２１      フレーム
２１ａ      ヘッダー部
２１ｂ      取り出し電極部
２１ｃ      リード部
２２        半導体素子
２３        ボンディングワイヤ
２４        樹脂層
３０      半導体装置
５２      第１の金型
５４ａ    Ｖ溝
５４ｂ    Ｖ溝
５５      第２の金型
５７      第３の金型
ＰＲ      レジスト膜
ＰＲ１    レジスト膜
ＰＲ２    レジスト膜
【図１】
2004247613.tif 000003
【図２】
2004247613.tif 000004
【図３】
2004247613.tif 000005
【図４】
2004247613.tif 000006
【図５】
2004247613.tif 000007
【図６】
2004247613.tif 000008
【図７】
2004247613.tif 000009
【図８】
2004247613.tif 000010
【図９】
2004247613.tif 000011
【図１０】
2004247613.tif 000012
【図１１】
2004247613.tif 000013
【図１２】
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