(57)【要約】【課題】　極フォーマット化されたデータをデカルトフォーマット化されたデータに変換してそれを再び元に戻す必要を回避しつつ、位相平均化を達成することである。【解決手段】　ブロック位相推定器は、位相平均回路を含む。位相平均回路の第一の実施態様は、平均器入力に結合された位相差算出回路と、位相差算出回路に結合された第１のモジューロ回路と、第１のモジューロ回路に結合されたフィルタと、正の入力および負の入力を有する合計回路とを備え、正の入力は平均器入力に結合され、負の入力はフィルタに結合される。位相平均回路は、合計回路に結合された第２のモジューロ回路をさらに含む。位相平均回路の別の実施態様は、平均器入力に結合された複数のタップと、複数の第１の減算器回路とを備えた遅延ラインを含み、各第１の減算器回路の第１の入力は平均器入力に結合され、各第１の減算器回路の第２の入力は複数のタップの対応するタップに結合される。【選択図】　図１
2004088806.tif 000002
【特許請求の範囲】
【請求項１】
位相推定器中で、
　平均器入力に結合されている位相差算出回路と、
　該位相差算出回路に結合されて、−πからπラジアンの範囲にある位相角Φ’ｉを再式化する第１のモジューロ回路と、
　該第１のモジューロ回路に結合されているフィルタと、
　正の入力および負の入力を有する合計回路であって、該正の入力が該平均器入
力に結合され、該負の入力が該フィルタに結合されている、合計回路と、
を備えた、位相平均回路。
【発明の詳細な説明】
【背景技術】
【０００１】
　　　　　　　　　　　　　　　　　発明の背景
発明の分野
　本発明は、ブロック位相推定器を用いる同期検出器に関する。特に、本発明は、ブロック位相推定器の位相平均器に関する。
関連分野の記載
　差分復調器技術は、バースト復調器について選択されることが多い。差分復調器はキャリアに瞬時にロックするが、雑音が存在する状態で性能が低下する。フィルタあるいは位相ロックループを用いてキャリアが可干渉に再生される可干渉性復調器（ｃｏｈｅｒｅｎｔ　ｄｅｍｏｄｕｌａｔｏｒ）は、ループ帯域が符号速度（ｓｙｍｂｏｌ　ｒａｔｅ）に対してせまい場合に、論理的にはより優れた雑音性能を提供する。しかし、比較的キャリアへのロックが遅い。位相ロックループの場合には、ロックオン時間はハングアップ現象によってさらに長くなる。
【０００２】
　ブロック位相推定器は、位相ロックループに代わるものである。ブロック位相推定器は位相ロックループと同様の性能を提供するが、ハングアップ現象による悪影響は受けない。
【０００３】
　図１において、ディジタル受信器１０は、受信器に結合されているアンテナを備える。ＩＦ最終段階からの受信器の出力は、同相および直角位相ミキサに与えられる。ヒルベルト（π／２）変換器を用いる局所発振器は、同相および直角位相基準信号をミキサに与える。ミキサ出力は、アナログ同相信号Ｉおよびアナログ直角位相信号Ｑである。最終ＩＦ段階の出力での電圧Ｖは、
　　　　　　　　　　　　　　　　　Ｖ＝Ｉ＋ｊＱ
によって与えられ、ここで、ｊは複素演算子である。アナログ信号ＩおよびＱは、アナログ−ディジタル変換器中でサンプリングされ、フィルタリング、デシメートル化（ｄｅｃｉｍａｔｅ）および補間されて、ディジタルにサンプリングされた信号ＩｉおよびＱｉが生成される。フィルタは好ましくは、期待される変調に一致させられたナイキストフィルタである。下方のデシメータ（ｄｅｃｉｍａｔｏｒ）／補間回路は、アナログ−ディジタル変換器からのサンプルを符号速度にサンプリングし、信号を各符号の中心で再サンプリングする。
【０００４】
　動作中、発振器の周波数が正確に整調され、かつ位相が正確に同期化されている、固定された不変の周波数の連続的な波形信号をアンテナが受け取ると、ディジタル受信器１０からの出力ＩｉおよびＱｉは経時変化しない。しかし、発振器が、受け取られた信号の正確な周波数以外の周波数に整調される場合、出力ＩｉおよびＱｉは経時変化する。フィルタリング／デシメートル化／補間化された電圧Ｖｉの位相は、ＱｉのＩｉに対する比の逆正接で表される。この位相角の経時変化は、発振器の特性周波数とアンテナで受け取られた信号の周波数との間の周波数差に対応する。従来の位相ロックループ同期検出器はこの位相差を測定し、測定された差をフィルタリングし、このフィルタリングされた位相差を用いて局所発振器（すなわち、電圧制御発振器）の周波数を制御する。しかし、本発明は、位相ロックループに代わる技術としてのブロック位相推定器に関する。
【０００５】
　ディジタル受信器１０によって受け取られた一定の周波数は、情報を含まないのでほとんど無用か、あるいは全く無用である。有用な通信システムにおいて、アンテナによって受け取られる信号は変調を含む。本発明は、位相偏移キーイング（ＰＳＫ）を復号化するためのデコーダにおいて用いられるブロック位相推定器に関する。
【０００６】
　図２は、従来のデコーダおよび本発明によるデコーダの両方によって受け取られるＱＰＳＫ（直角位相偏移キーイング）信号を受け取るディジタル受信器１０からの電圧Ｖの位置を示す図である。信号ＩｉおよびＱｉが図２のグラフに示され得る。ＱＰＳＫ信号では、符号は、−１３５°、−４５°、＋４５°および＋１３５°として図２に示されている４つの値のうちの一つを取り得る。デコーダの目的は、符号の持続時間の間に、いずれの位相が伝送されているかを決定することである。
【０００７】
　図６において、従来のデコーダ６０はブロック位相推定器５０を含み、ブロック位相推定器５０は変調除去回路２０、平均器３０および位相訂正器追跡装置（ｃｏｒｒｅｃｔｏｒ　ｔｒａｃｋｅｒ）４０を含む。
【０００８】
　図３は変調除去回路２０を示す。変調除去回路２０は、デカルト−極変換器２２、乗算器２４、および余弦変換器２６と正弦変換器２８とからなる極−デカルト変換器を含む。図３において、ディジタル受信器１０（図１）からのディジタルサンプル信号ＩｉおよびＱｉは逆正接関数を用いて極座標に変換され、それによって現在のサンプルの位相の位相推定値が提供される。現在のサンプルの位相の位相推定値は位相Φｉである。乗算器２４は位相ΦｉをＭで乗算し、ここで、ＭはＰＳＫ信号に符号化された位相の数である。これによって、変調が除去された現在のサンプルの位相推定値が提供される。ＢＰＳＫ信号については、Ｍは２であり、ＱＰＳＫ信号についてはＭは４であり、８−ＰＳＫ信号についてはＭは８などとなる。図２は、Ｍが４に等しくなるように４つの位相を図示しているが、Ｍは有利に８、１６などであり得る。乗算器２４の出力は余弦変換器２６および正弦変換器２８によって再びデカルト座標に変換され、それによって信号Ｉｉ’およびＱｉ’を与える。乗算器２４の出力は、２πラジアンを超える位相角を含み得ることにここで留意すべきである。しかし、変換器２６および２８は本質的に周期的であり、これらの変換器の出力は２πラジアンを超える角度によって影響されない。
【０００９】
　変調除去回路２０の動作が、図２と関連して最も良く理解される。図２に図示される信号は直角ＰＳＫ信号であるので、受信器１０からの可能な電圧として図２に図示される４つの位置は、乗算器２４中で４で乗算される。例えば、図２の第一象限中に図示されている４５°位相は、４で乗算されると１８０°になる。同様に、−４５°位相は、４で乗算されると−１８０°になる。１３５°位相は、４で乗算されると５４０°になる（すなわち、１８０°＋３６０°）。同様に、−１３５°位相は−５４０°になる。余弦変換器２６および正弦変換器２８は周期的に繰り返すので、図２に示されている信号位置のいずれか一つから生成される乗算器２４の全ての位相出力は、１８０°の位相角を有するものと解される。従って、変調除去回路２０によって変調が除去される。
【００１０】
　しかし、図１における発振器が、アンテナから受け取ったキャリア信号の周波数を正確に複製（ｒｅｐｌｉｃａｔｅ）しない場合、図２に図示される４つの位置の布置（ｃｏｎｓｔｅｌｌａｔｉｏｎ）は、周波数偏差の符号に依存して反時計回りあるいは時計回りのいずれかに経時回転する。この周波数偏差がブロック位相推定器で測定される。小さい周波数偏差がある場合は、乗算器２４の位相出力は１８０°とは異なる。
【００１１】
　図４は、２つの別個の平均回路３２を有するものとして従来の平均器３０を図示する。各平均回路３２は、入力信号Ｉｉ’およびＱｉ’の移動平均を維持することによって平均信号ＩＡＶＧ’およびＱＡＶＧ’を提供する。平均化は、好ましくは、数個の符号に対応する持続時間にわたって行われる。図１におけるアナログ−ディジタル変換器のサンプリング速度は、符号速度よりも高い。例えば、アナログ−ディジタル変換器は符号持続時間にわたって４つのサンプルを提供し得、平均回路３２は、１６個のサンプルからの値を加算して、１６で除算するかあるいは適切にスケーリング（例えば、１つの符号につき４つのサンプルの割合で４つのサンプル）することによって、これらの回路へ入力された値を平均化する。
【００１２】
　図５において、位相訂正器追跡装置４０は、デカルト−極変換器４２（図３のデカルト−極変換器２２と同様）、除算器４４、セクタ追跡装置４６および極−デカルト変換器４８（図３の極−デカルト変換器２６および２８と同様）を含む。除算器回路４４は、入力された位相（すなわち、ФＡＶＧ’）をＭで除算することのみによって、セクタ追跡装置へ入力される信号を提供する。
【００１３】
　除算器４４は、図３の乗算器２４中で乗算された位相値を回復するが、除算器４４の位相出力が変化し得る範囲は、３６０°÷Ｍに制限される。平均位相の正確な回復を確実にするために、セクタ追跡装置４６は、除算器４４の位相出力の急激な上昇を検出するたびに、３６０°÷Ｍによって定義される位相角を加算あるいは減算する。次いで、セクタ追跡装置４６の出力は、変換器４８中でデカルト座標に変換される。
【００１４】
　ブロック位相推定器５０（図６）の出力は、変調は除去されているが、平均化間隔（例えば、４つの符号）にわたって平均化されている、ＩおよびＱについてのデカルト値を含む。ブロック位相推定器５０の出力は、推定された基準信号ＩＥＳＴおよびＱＥＳＴである。この平均に対して信号の検出を最良に提供するために、これらの信号を遅延させることが必要である。信号ＩｉおよびＱｉは遅延回路５２中で遅延され、それによって遅延信号ＩＤＥＬおよびＱＤＥＬを提供する。遅延時間は、前の符号、後の符号あるいはこれら両方の組み合わせを用いて選択され得る。回転解除装置（ｄｅ−ｒｏｔａｔｏｒ）５４は、複合乗算器による完全複合体であり、入力される遅延データ信号ＩＤＥＬおよびＱＤＥＬと基準信号ＩＥＳＴおよびＱＥＳＴとの積を生じさせる。回転解除装置５４の出力は、決定装置５６に渡される。同相決定装置出力値は、検出される電圧が図２に図示される平面の左半分の平面にあるか、あるいは右半分の平面にあるかを示し、直角位相決定装置出力値は、検出される電圧が図２の上半分の平面にあるかあるいは下半分の平面にあるかを示す。決定装置５６は、Ｉ値が平面のいずれの半分にあるかおよびＱ値が平面のいずれの半分にあるかを決定するための２つの比較器を含み得る。
【発明の開示】
【課題を解決するための手段】
【００１５】
　　　　　　　　　　　　　　　　発明の要旨
　本発明の目的は、極フォーマット化されたデータをデカルトフォーマット化されたデータに変換してそれを再び元に戻す必要を回避しつつ、位相平均化を達成することである。
【００１６】
　これらの目的および他の目的は、位相平均回路を含むブロック位相推定器中で達成される。位相平均回路の第一の実施態様は、平均器入力に結合された位相差算出（ｄｉｆｆｅｒｅｎｃｉｎｇ）回路と、位相差算出回路に結合された第１のモジューロ（ｍｏｄｕｌｏ）回路、第１のモジューロ回路に結合されたフィルタ、および正の入力および負の入力を有する合計（ｓｕｍｍａｔｉｏｎ）回路を備え、正の入力は平均器の入力に結合され、負の入力はフィルタに結合される。位相平均回路は、合計回路に結合された第２のモジューロ回路をさらに備える。
【００１７】
　位相平均回路の別の実施態様は、平均器入力に結合された複数のタップおよび複数の第１の減算器回路を有する遅延ラインを含み、各第１の減算器回路の第１の入力は平均器入力に結合され、各第１の減算器回路の第２の入力は複数のタップの対応するタップに結合されている。複数の第１のモジューロ回路は、複数の第１の減算器回路に結合され、各第１のモジューロ回路は対応する第１の減算器回路に結合されている。合計回路は全ての第１のモジューロ回路に結合され、スケーリング回路は合計回路に結合されている。位相平均回路は、第２の減算器回路をさらに含み、第２の減算器回路の第１の入力は平均器入力に結合され、第２の減算器回路の第２の入力はスケーリング回路に結合されている。
【００１８】
　　　　　　　　　　　　　　　　図面の簡単な説明
　本発明は、以下の図面を参照した好ましい実施態様の以下の記載において詳細に記載される。
【００１９】
　図１は、従来のディジタル受信器のブロック図である。
【００２０】
　図２は、受け取られたＱＰＳＫ信号を特徴付ける４つの可能な電圧を表す位置を示す複合Ｉ、Ｑ平面のグラフである。
【００２１】
　図３は、従来の変調除去回路を示すブロック図である。
【００２２】
　図４は、従来の平均器を示すブロック図である。
【００２３】
　図５は、従来の位相訂正器追跡装置を示すブロック図である。
【００２４】
　図６は、ブロック位相推定器を用いる従来のＰＳＫデコーダを示すブロック図である。
【００２５】
　図７は、本発明による変調除去回路を示すブロック図である。
【００２６】
　図８は、本発明による平均器回路を示すブロック図である。
【００２７】
　図９は、本発明による位相訂正器追跡装置を示すブロック図である。
【００２８】
　図１０は、本発明によるデコーダを示すブロック図である。
【００２９】
　図１１は、本発明による平均器の別の実施態様を示すブロック図である。
【００３０】
　図１２は、本発明によるフィルタのブロック図である。
【００３１】
　図１３は、シミュレートされる平均されない位相を示すグラフである。
【００３２】
　図１４は、シミュレートされた公知の平均器からの平均された位相を示すグラフである。
【００３３】
　図１５は、本発明の一つの実施態様によるシミュレートされた位相平均器からの平均された位相を示すグラフである。
【００３４】
　図１６は、本発明の別の実施態様によるシミュレートされた位相平均器からの平均された位相を示すグラフである。
【発明を実施するための最良の形態】
【００３５】
　　　　　　　　　　　　　　好ましい実施態様の詳細な記載
　ベクトルの逆正接変換の出力は、ベクトルの位相である。位相は、−πラジアンと＋πラジアンとの間にある。πラジアンおよび−πラジアンでは不連続性が存在するが、これらの二つの位相角は同一である。
【００３６】
　２つの位相角の平均のような演算は、この不連続性のために不正確な結果を生じさせやすい。例えば、位相角がπ−εラジアンおよび−π＋εラジアンである２つのベクトルの平均は、位相角がπラジアンであるベクトルである。しかし、位相角がπ−εラジアンおよび−π＋εラジアンであるこれらの２つのベクトルの位相を厳密に平均化すると、角度がゼロであるベクトルを不正確に示す。従って、ブロック位相推定器についての位相平均器の構成（図３〜７に関して述べられたベクトル平均器とは異なる）は成功していない。
【００３７】
　本発明は、モジューロ回路中で「位相の開放（ｕｎｗｒａｐ）」を成功させるＮ個のデータサンプル（ディジタル受信器１０のＮ個の出力）にわたる位相を平均するための位相平均器を提供する。本発明の位相平均器において、Ｎ個のサンプルの一つが基準として選択され、他の各Ｎ−１個のデータサンプルについて、基準サンプルの位相に関する位相差が決定される。位相差が−πラジアンと＋πラジアンとの間で規定されるドメイン制限内の位相と等しくない場合、位相が調節される。位相差が、πラジアンよりも大きいが３πラジアンよりも小さい場合、位相差が−πラジアンと＋πラジアンとの間で規定されるドメイン制限内で再規定されるように、位相差から２πラジアンが減算される。位相差が、−πラジアンよりも小さいが−３πラジアンよりも大きい場合、位相差が−πラジアンと＋πラジアンとの間で規定されるドメイン制限内で再規定されるように、２πラジアンが位相差に加算される。次いで、Ｎ−１個の全ての位相差が、非飽和計算を用いて平均される。
【００３８】
　例えば、サンプリングされた位相がπ−εラジアンであり、基準位相が−π＋εラジアンである場合、位相差は−２π＋２εラジアンである。この位相差は、ε＜π／２ラジアンであるとき、常にπラジアン未満である。従って、２πラジアンが加算され、結果として得られる開放された（ｕｎｗｒａｐｐｅｄ）位相差は２εラジアンである。これは、−π＋εラジアンからの位相角π−εラジアンの減算についての正しい解である。
【００３９】
　周波数誤差信号は、キャリア信号と局所発振器信号（例えば、図１におけるＯＳＣ）との間の差に等しい周波数を有する信号である。周波数誤差信号は、変調除去後の隣接する符号間での周波数誤差信号の位相変化がＱＰＳＫ信号においてはπ／８ラジアン未満であり、ＢＰＳＫ信号においてはπ／４ラジアン未満になるように十分に小さい周波数によって特徴付けられると仮定される。８−ＰＳＫ信号については、符号間での位相変化はπ／１６ラジアン未満である。符号速度に関して小さい周波数誤差のみがある状態で、入力されるキャリアの位相が正しく開放され平均され得る。
【００４０】
　モジューロ回路は、有効な位相平均器が一つあるいはそれ以上の位相差算出器から構成され得るように、位相差算出器からの位相出力を開放する。
【００４１】
　添え字ｉを付されて示される連続するサンプルの位相は、θｉによって表される。例えばＮ＝４である、サンプルθｎで終わる（すなわち、ｉ＝ｎのときに終わる）Ｎ個のサンプルにわたって均一に重み付けされた移動平均は、
　　　　　　　　　θＡＶ（ｎ）＝ｈ０θｎ＋ｈ１θｎ−１＋ｈ２θｎ−２＋ｈ３θｎ−３　　（１）
によって与えられ、ここでｈ０＝ｈ１＝ｈ２＝ｈ３＝１／４である。モジューロ回路は、差算出回路から出力された位相角を開放する。従って、平均は、差異角について以下のように再び式で表される。
θＡＶ（ｎ）＝Ａ０θｎ＋Ａ１（θｎ−θｎ−１）＋Ａ２（θｎ−θｎ−２）＋Ａ３（θｎ−θｎ−３）
（２）
この式は、次のように整理し直され得る。
θＡＶ（ｎ）＝（Ａ０＋Ａ１＋Ａ２＋Ａ３）θｎ＋Ａ１θｎ−１＋Ａ２θｎ−２＋Ａ３θｎ−３
（３）
ここで、（Ａ０＋Ａ１＋Ａ２＋Ａ３）＝ｈ０、Ａ１＝−ｈ１、Ａ２＝−ｈ２、Ａ３＝−ｈ３である。従って、４つの位相サンプルにわたる位相平均は３つの位相差算出器を用いて構成され得、ここでＡ０＝１、Ａ１＝−１／４、Ａ２＝−１／４およびＡ３＝−１／４である。
【００４２】
　あるいは、各位相サンプルの位相と直前の位相サンプルとの間の位相差が計算されてもよい。従って、平均位相は
θＡＶ（ｎ）＝Ａ０θｎ＋Ａ１（θｎ−θｎ−１）＋Ａ２（θｎ−１−θｎ−２）＋Ａ３（θｎ−２−θｎ−３）
（４）
として表され得、これは
θＡＶ（ｎ）＝（Ａ０＋Ａ１）θｎ＋（Ａ２−Ａ１）θｎ−１＋（Ａ３−Ａ２）θｎ−２＋Ａ３θｎ−３
（５）
として整理し直され得、ここで、（Ａ０＋Ａ１）＝ｈ０、（Ａ２−Ａ１）＝ｈ１、（Ａ３＋Ａ２）＝ｈ２、およびＡ３＝−ｈ３である。次に、Ａ０＝ｈ０＋ｈ１＋ｈ２＋ｈ３、Ａ１＝−ｈ１−ｈ２−ｈ３、Ａ２＝−ｈ２−ｈ３、およびＡ３＝−ｈ３となるように、方程式（１）に関して述べられた均一な重み付け基準に基づいて、係数Ａについて解を求める。従って、４つの位相サンプルにわたる位相平均は、逐次的に動作される一つの位相差算出器を用いて構成され得、ここでＡ０＝１、Ａ１＝−３／４、Ａ２＝−１／２、およびＡ３＝−１／４である。
【００４３】
　Ｎ個の位相サンプルにわたる重み付けされた位相平均は、概して、以下によって与えられる重み付けベクトルに基く方程式（１）によって計算され得る。
Ｈ＝［ｈ０，．．．ｈＮ−１］
（６）
この重み付けベクトルから、係数Ａが決定され得る。概して方程式（２）によって記載される一つの実施態様において、係数Ａは、
【００４４】
【数１】
2004088806.tif 000003
（７）
Ａｋ＝−ｈｋ
（８）
によって決定され、１≦ｋ≦Ｎ−１である。
【００４５】
　概して方程式（４）によって記載される別の実施態様において、係数Ａは、
【００４６】
【数２】
2004088806.tif 000004
（９）
【００４７】
【数３】
2004088806.tif 000005
（１０）
によって決定され、１≦ｋ≦Ｎ−１である。
【００４８】
　モジューロ回路および位相差算出器に基いて、平均化を行うためにデカルト座標に変換する必要をなくすることが可能である。
【００４９】
　図７において、変調除去回路７０は、図３の変換器２２および乗算器２４と実質的に同様の機能を行うデカルト−極変換器７２および乗算器７４を含む。しかし、極位相器（ｐｈａｓｏｒ）の振幅は変換されない。従来の回路とは異なり、変調除去回路７０は、−πから＋πラジアンの範囲にある位相角Φｉ’を再式化するためのモジューロ回路７６を含む。モジューロ回路は、開放された位相を以下のように決定する。
【００５０】
【数４】
2004088806.tif 000006
ここでＩＮＴは整数関数であり、ＳＩＧＮは正弦関数である。変調除去回路７０は位相角のみを処理し、振幅（すなわち、Ｉｉ２およびＱｉ２の平方根）を処理する必要はない。
【００５１】
　図８において、平均器８０は、モジューロ回路８４に結合される差算出器８２を備え、このモジューロ回路はフィルタ８６に結合されている。減算器８８は、入力位相角Φｉとフィルタ８６の出力との間の差を形成する。減算器８８の出力は、モジューロ回路８９に結合される。差算出器８２は、遅延素子８２Ａおよび減算器８２Ｂを備えている。遅延素子８２Ａは、入力位相角Φｉ’を１サンプル時間だけ遅延させるのみである。フィルタ８６は、好ましくは、図１３に関して記載される横断フィルタである。減算器８８は、入力位相角Φｉ’からフィルタ８６の出力を減算する。
【００５２】
　図９において、位相訂正器追跡装置９０は除算器９２およびセクタ追跡装置９４を含み、位相角のみが除算され追跡されることを除き、これらの機能は図５の除算器４４およびセクタ追跡装置４６に対応する。しかし、本発明においては、図５に図示されるようなデカルト−極変換器４２および極−デカルト変換器４８を必要としないことに留意すべきである。同様に、図３の余弦変換器２６および正弦変換器２８も本発明では不要であることに留意すべきである。
【００５３】
　図１０において、デコーダ１００は、本発明によるブロック位相推定器１０２に結合された従来のディジタル受信器１０を含む。ブロック位相推定器１０２は、直角−極変換器および変調除去回路７０（図７）、位相平均器８０（図８）および位相訂正器追跡装置９０（図９）を含む。変調除去回路７０は、遅延回路１０４に出力位相信号Φｉを提供する。位相角Φｉは、変調除去回路７０によってデカルト−極変換器７２（図７）からの出力として提供される。差算出器１０６は、遅延位相信号ΦＤＥＬから平均位相信号ΦＡＶＧを減算する。ブロック位相推定器１０２からの平均位相角は所定持続時間にわたる平均であり、平均された出力は平均持続時間の最後に入手可能である。遅延回路１０４によって提供される遅延は、好ましくは、位相平均ΦＡＶＧが決定される時間の１／２である。差算出器１０６から出力される位相差は、スライサ１０８に与えられる。この位相差出力は、−１８０°と＋１８０°との間で変化する位相を表す数である。この目的のために、差算出器１０６はモジューロ回路を含み得る。
【００５４】
　スライサ１０８の動作を理解するために、図２を参照する。ＱＰＳＫの場合は、４つの別々の象限に示されている４つの可能な値がある。スライサ１０８への入力は、図２のＩ軸を基準とする位相角である。スライサは、位相角が０を超えるが９０°よりも小さい場所（すなわち、第一象限）、９０°を超えるが１８０°よりも小さい場所（すなわち、第二象限）、−１８０°を超えるが−９０°よりも小さい場所（すなわち、第三象限）、あるいは０と−９０°との間の場所（すなわち、第四象限）を決定するための一連の比較器を備える。象限が確認されると、符号値が決定される。
【００５５】
　図１１において、平均器１１０は、図８の平均器８０に代わる実施態様として示される。平均器１１０は、タップされた遅延ライン１１２、並列減算器１１６、並列モジューロ回路１２０、並列加算器１２４、スケーリング回路１２６、減算器１２８およびモジューロ回路１２９を含む。タップされた遅延ライン１１２は、複数の遅延素子１１４を含む。各遅延素子は、入力を１符号間隔だけ遅延させる。例えば、アナログ−ディジタル変換速度（図１）が符号速度の四倍である場合、下方のデシメータ（図１）は、タップされた遅延ライン１１２が符号速度でサンプルを受け取るように４：１にサンプリングする。遅延ライン１１２は、好ましくは、８個の遅延素子１１４を含み得、その結果、同様に、並列減算器１１６は好ましくは８個の減算器１１８を含み、並列モジューロ回路１２０は好ましくは８個のモジューロ回路１２２を含む。並列加算器１２４は、並列モジューロ回路１２０に含まれるモジューロ回路からの全ての出力を加算する。スケーリング回路１２６は、並列モジューロ回路１２０からの全てのモジューロ回路１２２の出力の平均を決定する。例えば、８個のモジューロ回路１２２がある場合、並列加算器１２４は８個の出力値全てを加算し、スケーラ回路１２６は並列加算器１２４の出力を８で除算する。ディジタルコンピュータ中での８での除算は桁送りによって達成され得ることが理解される。減算器１２８およびモジューロ回路１２９は、図８の減算器８８およびモジューロ回路８９と同じ機能を行い、これらと実質的に同じである。
【００５６】
　図１２において、フィルタ１５０は、複数の遅延ライン素子１５２から成るタップされた遅延ラインを含む。各タップは、各乗算器１５４の第１の入力に与えられる。各乗算器１５４の第２の入力には、上記の方程式（１０）によって決定される係数Ａの一つが供給される。全ての乗算器１５４の出力は、合計回路１５６への入力として提供される。フィルタ１５０は、有限インパルス応答機能を有する横断フィルタである。このようなフィルタは、フィルタ８６（図８）として有利に用いられる。
【００５７】
　本発明は、本明細書に記載された機能を機械化するプログラムの制御下で現在用いられているデスクトップコンピュータで実行され得る。本発明は、特殊ハードウェア論理回路および算術回路中で実行され得る。本発明は、特殊用途特定集積回路（ＡＳＩＣ）中で実行され得る。本発明は、カスタマイズされたゲートアレイ回路中で実行され得る。本発明は、プログラミング可能なディジタル信号プロセッサ集積回路中で実行され得る。
【００５８】
　これらの回路は、直角ＰＳＫ変調、１５ｄＢの信号対雑音比、および．００１Ｈｚの伝送されたキャリアと受信器発振器との間の周波数ずれを用いて、シミュレートされている。シミュレーション符号速度は１Ｈｚに標準化され、８個のサンプルが符号持続時間にわたって取られ得る。４倍乗算器（図３の２４および図７の７４）が逆正接変換（図３の２２および図７の７２）の後に適用されることによって直角ＰＳＫ変調を除去する。２倍乗算器がバイナリＰＳＫ変調について用いられ、８倍乗算器が８−ＰＳＫ変調に用いられる、などである。図１３は、平均化を行わない位相を示す。図１４は、公知のデカルトベース平均器（例えば、図３〜図６）を用いて平均化された位相を図示する。図１５は、方程式（４）の位相平均器、すなわち図８を用いて平均化された位相を図示する。図１６は、方程式（２）の位相平均器、すなわち図１１を用いて平均化された位相を図示する。図１４〜図１６は、デカルト座標と極座標との間の前後の変換のための手段を提供する必要なく、本発明が公知の平均器と同じ位相平均性能を達成することを示している。
【００５９】
　新規のブロック位相推定器の好ましい実施態様（説明的であり制限的ではないことが意図される）を記載したが、上記の教示を考慮して当業者が改変および変更を行い得ることが留意される。従って、添付の請求項によって規定される本発明の範囲および精神内で開示される本発明の特定の実施態様に変更が行われ得ることが理解される。
【００６０】
　従って、特許法によって要求される詳細および詳細事項と共に本発明を記載したが、特許明細書によって保護される請求の範囲は、添付の請求項に記載される。
【図面の簡単な説明】
【００６１】
【図１】図１は、従来のディジタル受信器のブロック図である。
【図２】図２は、受け取られたＱＰＳＫ信号を特徴付ける４つの可能な電圧を表す位置を示す複合Ｉ、Ｑ平面のグラフである。
【図３】図３は、従来の変調除去回路を示すブロック図である。
【図４】図４は、従来の平均器を示すブロック図である。
【図５】図５は、従来の位相訂正器追跡装置を示すブロック図である。
【図６】図６は、ブロック位相推定器を用いる従来のＰＳＫデコーダを示すブロック図である。
【図７】図７は、本発明による変調除去回路を示すブロック図である。
【図８】図８は、本発明による平均器回路を示すブロック図である。
【図９】図９は、本発明による位相訂正器追跡装置を示すブロック図である。
【図１０】図１０は、本発明によるデコーダを示すブロック図である。
【図１１】図１１は、本発明による平均器の別の実施態様を示すブロック図である。
【図１２】図１２は、本発明によるフィルタのブロック図である。
【図１３】図１３は、シミュレートされる平均されない位相を示すグラフである。
【図１４】図１４は、シミュレートされた公知の平均器からの平均された位相を示すグラフである。
【図１５】図１５は、本発明の一つの実施態様によるシミュレートされた位相平均器からの平均された位相を示すグラフである。
【図１６】図１６は、本発明の別の実施態様によるシミュレートされた位相平均器からの平均された位相を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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