(57)【要約】【課題】応答性に優れ且つジッタ雑音の影響も受け難い周波数シンセサイザを提供する。【解決手段】制御電圧に応じた周波数の出力信号を生成する電圧制御発振器１と、電圧制御発振器１からの出力信号を分周する分周器２と、分周器２からの出力信号と外部からの基準信号との位相差を検知するとともに、検知した位相差に応じたロック信号を出力する位相比較器３と、少なくとも２種類の時定数に切り替え可能であり位相比較器３からの出力信号を平滑化するループフィルタ４と、ロック信号に基づいてループフィルタ４の時定数を切り替え、少なくとも電圧制御発振器１の出力信号における周波数の安定時にはループフィルタ４の時定数を大きくする時定数回路５とを備えた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記電圧制御発振器からの出力信号を分周する分周器と、
前記分周器からの出力信号と外部からの基準信号との位相差を検知するとともに、検知した位相差に応じたロック信号を出力する位相比較器と、
少なくとも２種類の時定数に切り替え可能であり前記位相比較器からの出力信号を平滑化するループフィルタと、
前記ロック信号に基づいて前記ループフィルタの時定数を切り替え、少なくとも前記電圧制御発振器の出力信号における周波数の安定時には前記ループフィルタの時定数を大きくする時定数切り替え回路とを備えてなることを特徴とする周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
図７は、従来の周波数シンセサイザについて説明するための機能ブロック図である。
この周波数シンセサイザは、電圧制御発振器１１と、電圧制御発振器１１の出力信号を入力する分周器１２と、分周器１２の出力信号と基準信号とを入力し、位相を比較する位相比較器１３と、位相比較器１３の出力信号を平滑化するループフィルタ１４とを備え、ループフィルタ１４はラグリード型フィルタである構成となっている（例えば、特許文献１参照。）。
【０００３】
以下、各部の動作について具体的に説明する。電圧制御発振器１１は２つの出力信号をもち、一方は出力信号として出力され、他方は分周器１２に入力される。分周器１２に入力された出力信号は分周器１２により分周され、分周された信号が位相比較器１３に入力される。位相比較器１３に入力された信号は、位相比較器１３において外部からの信号である基準信号と位相比較される。そして、位相比較器１３からのの出力信号はループフィルタ１４により平滑化され、電圧制御発振器１１の制御電圧端子に入力される。このようにして、位相同期ループを構成し、電圧制御発振器１１の出力信号を基準信号の位相に同期させるように動作している。
【０００４】
このような構成のループフィルタでは、電圧制御発振器の周波数引き込み時間を高速に設定した場合（すなわち、時定数を小さくした場合）には、基準信号に追従しやすく応答性に優れるが、基準信号が含むジッタ雑音が多い場合には、電圧制御発振器の出力信号にもジッタ雑音が多く含まれることとなる。
一方、電圧制御発振器の周波数引き込み時間を低速に設定した場合（すなわち、時定数を大きくした場合）には、基準信号に追従しにくくなり応答性に劣るが、ジッタ雑音の影響を受けにくくなり、基準信号がジッタ雑音を多く含んでいる場合でも、電圧制御発振器の出力信号中のジッタ雑音は少なくなる。
【０００５】
【特許文献１】
特開平９−１５３８００号公報  （第２―３頁、第１図）
【０００６】
【発明が解決しようとする課題】
上述した従来の構成の周波数シンセサイザにおいて、ループフィルタの時定数は所定の値に固定して設定されており、したがって、従来のシンセサイザでは、ループフィルタの時定数を小さく設定した場合には、基準信号に追従し易くなるが、一方で基準信号のジッタ雑音の影響を受け易くなる。また、ループフィルタの時定数を大きく設定した場合には、基準信号に含まれるジッタ雑音の影響を受け難くなるが、基準信号に追従し難くなる。
【０００７】
本発明は上述した問題点を解決するためになされたものであり、応答性に優れ且つジッタ雑音の影響も受け難い周波数シンセサイザを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係る周波数シンセサイザは、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、電圧制御発振器からの出力信号を分周する分周器と、分周器からの出力信号と外部からの基準信号との位相差を検知するとともに、検知した位相差に応じたロック信号を出力する位相比較器と、少なくとも２種類の時定数に切り替え可能であり位相比較器からの出力信号を平滑化するループフィルタと、ロック信号に基づいてループフィルタの時定数を切り替え、少なくとも電圧制御発振器の出力信号における周波数の安定時にはループフィルタの時定数を大きくする時定数切り替え回路とを備えてなることを特徴とするものである。
【０００９】
このように分周器からの出力信号と基準信号との位相差の状況に応じてループフィルタの時定数を切り替えることができるようにしたことで、例えば周波数の引き込み動作を行うときのループフィルタの時定数は小さくし（すなわち、周波数引き込み時間を高速にし）、電圧制御発振器からの出力信号の周波数が安定した後のループフィルタの時定数は大きくする（すなわち、周波数引き込み時間を低速にする）ことが可能となる。従って、周波数の引き込み動作時には電圧制御発振器が基準信号に速やかに追従可能な状態とし、引き込み動作後には電圧制御発振器がジッタ雑音の影響を受けにくい状態とすることができる。
ひいては、応答性に優れ且つジッタ雑音の影響も受け難い周波数シンセサイザを提供することができる。
【００１０】
また、上述のような構成による効果は、ループフィルタはラグリード型フィルタであり、このループフィルタの時定数の切り替えはバイパススイッチの切り替えにより行われるものであることを特徴とする周波数シンセサイザを構成することによっても得られることはいうまでもない。
【００１１】
よって、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、電圧制御発振器からの出力信号を分周する分周器と、分周器の出力信号と外部からの基準信号を入力し位相比較するとともに、位相比較の結果に応じたロック信号を出力する位相比較器と、ラグリード型フィルタおよびバイパススイッチを備え複数の異なる時定数に切り替え可能であるとともに、位相比較器の出力信号を平滑化するループフィルタと、周波数の引き込み動作を行う場合に位相比較器から出力されるロック信号に基づいて電圧制御発振器の周波数が安定した後にループフィルタのバイパススイッチを開閉させる時定数切り替え回路とを有する周波数シンセサイザを構成することによっても上述の構成によるものと同様な効果を得ることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態による周波数シンセサイザを説明するための機能ブロック図である。
【００１３】
本実施の形態による周波数シンセサイザは、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器１と、電圧制御発振器１からの出力信号を分周する分周器２と、分周器２からの出力信号と外部からの基準信号との位相差を検知するとともに、検知した位相差に応じたロック信号を出力する位相比較器３と、少なくとも２種類の時定数に切り替え可能であり位相比較器３からの出力信号を平滑化するループフィルタ４と、ロック信号に基づいてループフィルタ４の時定数を切り替え、少なくとも電圧制御発振器１の出力信号における周波数の安定時にはループフィルタ４の時定数を大きくする時定数回路５とを備えた構成となっている。時定数回路５としては例えば遅延回路などを使用することができる。
【００１４】
なお、本実施の形態による周波数シンセサイザでは、ループフィルタ４はラグリード型フィルタであり、ループフィルタ４の時定数の切り替えはスイッチ（バイパススイッチ）Ｓ１の切り替えにより行われる。ループフィルタ４の時定数の切り替え動作等については後述する。
【００１５】
以下、各部の動作について具体的に説明する。
図１に示すように、電圧制御発振器１にて生成された出力信号のうち一方は分周器２に入力され、他方は出力信号となる。分周器２に入力された出力信号は分周器２により分周され、この分周された出力信号と基準信号が位相比較器３に入力される。位相比較器３において、上述の分周された出力信号と基準信号との位相差を検知（位相比較）する。
【００１６】
この検知した位相差に応じて位相比較器３から出力される信号は、ループフィルタ４に入力され、平滑化される。そして、ループフィルタ４を経た信号は電圧制御発振器１の制御電圧端子に入力される。このようにして位相同期ループを構成しており、電圧制御発振器１の出力信号を基準信号の位相に同期させるように動作している。また位相比較器３は、ループフィルタ４に入力する信号だけでなく、検知した位相差に応じたロック信号を出力する（図１参照）。このロック信号は、上述した時定数回路（時定数切り替え回路）５に入力される。
【００１７】
ここでのループフィルタ４は、図示のように電気抵抗Ｒ１と並列に配置されるスイッチＳ１および電気抵抗Ｒ３を有している。スイッチＳ１は、位相比較器３から出力されるロック信号を入力された時定数回路５により、ロック信号に基づいて開閉（ＯＮ／ＯＦＦ）される。
【００１８】
ループフィルタ４は、スイッチＳ１が開いている場合には、電気抵抗Ｒ１、電気抵抗Ｒ２、およびコンデンサＣ１により構成され、スイッチＳ１が閉じている場合には、電気抵抗Ｒ１および電気抵抗Ｒ３からなる並列抵抗、電気抵抗Ｒ２、およびコンデンサＣ１により構成される。
このような構成とすることで、スイッチＳ１の開閉（ＯＮ／ＯＦＦ）によってループフィルタ４の時定数を切り替えることができる。
【００１９】
図２は、本発明の周波数シンセサイザにおける基準信号、電圧制御発振器からの出力信号、ロック信号、およびスイッチＳ１の開閉状態の関係を時系列で示す状態図である。同図により、基準信号のＯＮ／ＯＦＦ状態と周波数シンセサイザの動作との関係が示される。
【００２０】
まず、基準信号がない場合には、位相比較器３から出力されるロック信号はアンロック状態（例えば、Ｌレベル）であり、スイッチＳ１は閉じた状態（ＯＮ状態）である。これは、図２中におけるＡよりも左側での状態である。
基準信号が入力されると、電圧制御発振器１からの出力信号が基準信号と同じ周波数になる。このときロック信号は、アンロック状態からロック状態に変化する。これは図２中におけるＡ−Ｂ間での状態である。
電圧制御発振器からの出力信号の周波数が安定したときに、Ｓ１はある時定数をもって開いた状態（ＯＦＦ状態）になり、ループフィルタの時定数が小さい値から大きい値へと推移してゆく。これは図２中におけるＣの状態である。
基準信号がなくなるまで、ループフィルタは時定数が大きい状態となる。これは図中におけるＣ−Ｄ間での状態である。
基準信号がなくなると、電圧制御発振器の周波数が徐々に低くなる。このときロック信号は、ロック状態からアンロック状態に変化する。これは図２におけるＤ−Ｅ間での状態である。
スイッチＳ１は、ある時定数をもって閉じた状態（ＯＮ状態）となり、ループフィルタの時定数が小さい値から大きい値へと推移してゆく。これは図２中におけるＥの状態である。
ループフィルタの時定数が小さくなると、電圧制御発振器の周波数が急激に低くなる。これは図２中におけるＥ−Ｆ間での状態である。
【００２１】
従って、スイッチＳ１の切り替えタイミングにより、周波数引き込み動作時にはループフィルタの時定数は小さくなり、引き込み動作後はループフィルタの時定数は大きくなる。これにより、基準信号が多くの雑音を含む場合でも電圧制御発振器からは雑音の少ない信号を出力することが可能となる。
【００２２】
図３は、スイッチＳ１の開閉（ＯＮ／ＯＦＦ）状態と周波数シンセサイザの引き込み時間の実測値との関係を表すグラフである。ここで図３（ａ）は、スイッチＳ１が開いた状態（ＯＦＦ状態）で引き込み時間が低速のときである。これは、図２中におけるＣ−Ｄ間での状態である。図３（ｂ）は、スイッチＳ１が閉じた状態（ＯＮ状態）で引き込み時間が高速の時である。これは、図２におけるＣ点よりも左側およびＥ点よりも右側の状態である。
【００２３】
次に、図４および図５はスイッチＳ１の開閉状態と周波数シンセサイザの出力波形の実測値との関係を説明するための図である。図４および図５共に、（ａ）における波形１は同期信号の波形、波形２はジッタ雑音の多い基準信号の波形、波形３は周波数シンセサイザの出力波形を表している。ここでは縦軸が電圧、横軸が時間となっている。また（ｂ）は、縦軸を周波数、横軸を時間としたときの周波数シンセサイザの出力波形を表している。
【００２４】
図４は、スイッチＳ１が開いた状態（ＯＦＦ状態）で引き込み時間が低速のときを表している。これは図２におけるＣ−Ｄ間の状態である。同図から分かるように、ジッタ雑音の多い基準信号を入力した場合でも、周波数シンセサイザからの出力信号の波形はジッタ雑音が軽減されている。
一方図５は、スイッチＳ１を閉じた状態（ＯＮ状態）で引き込み時間が高速のときを表している。これは、図２におけるＣ点よりも左側、およびＥ点よりも右側の状態である。同図から分かるように、ジッタ雑音の多い基準信号を入力した場合には、周波数シンセサイザからの出力信号の波形もジッタ雑音が多い状態となっている。
【００２５】
図３〜図５にて示されるスイッチＳ１の開閉状態（すなわち、ループフィルタ４の時定数の状態）と周波数シンセサイザにおける出力信号および引き込み時間との関係から、本実施の形態による周波数シンセサイザの有効性を確認することができる。
【００２６】
すなわち本実施の形態によれば、分周器２からの出力信号と基準信号との位相差の状況に応じてループフィルタ４の時定数を切り替えることができるようにしたことで、例えば周波数の引き込み動作を行うときのループフィルタ４の時定数は小さくし（すなわち、周波数引き込み時間を高速にして応答性を高め）、電圧制御発振器１からの出力信号の周波数が安定した後のループフィルタ４の時定数は大きくする（すなわち、周波数引き込み時間を低速にして応答性を低減する）ことが可能となる。このようにループフィルタ４の時定数を切り替えることで、周波数の引き込み動作時には電圧制御発振器が基準信号に速やかに追従可能な状態とし、引き込み動作後には電圧制御発振器がジッタ雑音の影響を受けにくい状態とすることができる。
ひいては、応答性に優れ且つジッタ雑音の影響も受け難い周波数シンセサイザを提供することができる。
【００２７】
なお、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、電圧制御発振器からの出力信号を分周する分周器と、分周器の出力信号と外部からの基準信号を入力し位相比較するとともに、位相比較の結果に応じたロック信号を出力する位相比較器と、ラグリード型フィルタおよびバイパススイッチを備え複数の異なる時定数に切り替え可能であるとともに、位相比較器の出力信号を平滑化するループフィルタと、周波数の引き込み動作を行う場合に位相比較器から出力されるロック信号に基づいて電圧制御発振器の周波数が安定した後にループフィルタのバイパススイッチを開閉させる時定数回路とを有する周波数シンセサイザを構成することによっても上述の構成によるものと同様な効果を得ることができる。
【００２８】
（第２の実施の形態）
図６は、本発明の第２の実施の形態による周波数シンセサイザを説明するための機能ブロック図である。
本実施の形態による周波数シンセサイザは、第１の周波数シンセサイザＳ１と、この第１の周波数シンセサイザＳ１からの出力信号を入力信号とする第２の周波数シンセサイザＳ２とを有する構成となっている。
【００２９】
具体的に、第１の周波数シンセサイザＳ１は、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器１０１と、電圧制御発振器１０１からの出力信号を分周する分周器１０２と、分周器１０２からの出力信号と外部からの基準信号との位相差を検知するとともに、検知した位相差に応じたロック信号を出力する位相比較器１０３と、所定の時定数を有し位相比較器１０３からの出力信号を平滑化するループフィルタ１０４と、ロック信号に基づいて後述するループフィルタ２０４の時定数を切り替え、少なくとも電圧制御発振器２０１の出力信号における周波数の安定時にはループフィルタ２０４の時定数を大きくする時定数回路１０５とを備えた構成となっている。時定数回路１０５としては例えば遅延回路などを使用することができる。なお、ループフィルタ１０４はラグリード型フィルタである。
【００３０】
次に、第２の周波数シンセサイザＳ２は、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器２０１と、電圧制御発振器２０１からの出力信号を分周する分周器２０２と、分周器２０２からの出力信号と第１の周波数シンセサイザＳ１からの出力信号との位相差を検知するとともに、検知した位相差に応じたロック信号を出力する位相比較器２０３と、第１の周波数シンセサイザにおける位相比較器１０３から出力されるロック信号に基づいて少なくとも２種類の時定数に切り替え可能であり、位相比較器２０３からの出力信号を平滑化するループフィルタ２０４とを備えた構成となっている。なお、ループフィルタ２０４はラグリード型フィルタであり、ループフィルタ２０４の時定数の切り替えはスイッチ（バイパススイッチ）Ｓ１の切り替えにより行われる。
【００３１】
以下、本実施の形態による周波数シンセサイザの動作について説明する。
図６に示すように、第１の周波数シンセサイザＳ１における電圧制御発振器１０１にて生成された出力信号のうち、一方は分周器１０２に入力され、他方は第２の周波数シンセサイザＳ２への出力信号となる。分周器１０２に入力された出力信号は分周器１０２により分周され、この分周された出力信号と基準信号が位相比較器１０３に入力される。位相比較器１０３において、上述の分周された出力信号と基準信号との位相差を検知（位相比較）する。
この検知した位相差に応じて位相比較器１０３から出力される信号は、ループフィルタ１０４に入力され、平滑化される。そして、ループフィルタ１０４を経た信号は電圧制御発振器１０１の制御電圧端子に入力される。このようにして位相同期ループを構成しており、電圧制御発振器１０１の出力信号を基準信号の位相に同期させるように動作している。また位相比較器１０３は、ループフィルタ１０４に入力する信号だけでなく、検知した位相差に応じたロック信号を出力する（図６参照）。このロック信号は、上述した時定数回路（時定数切り替え回路）１０５に入力された後、第２の周波数シンセサイザＳ２におけるループフィルタ２０４に入力される。
【００３２】
ここでのループフィルタ１０４は、図示のように電気抵抗Ｒ１と直列に配置される電気抵抗Ｒ２およびコンデンサＣ１を備えている。すなわち、ループフィルタ１０４は固定された所定の時定数を有している。
【００３３】
また、第２の周波数シンセサイザＳ２における電圧制御発振器２０１にて生成された出力信号のうち一方は分周器２０２に入力され、他方は出力信号となる。分周器２０２に入力された出力信号は分周器２０２により分周され、この分周された出力信号と第１の周波数シンセサイザＳ１からの出力信号が位相比較器２０３に入力される。位相比較器２０３において、上述の分周された出力信号と第１の周波数シンセサイザＳ１からの出力信号との位相差を検知（位相比較）する。
【００３４】
この検知した位相差に応じて位相比較器２０３から出力される信号は、ループフィルタ２０４に入力され、平滑化される。そして、ループフィルタ２０４を経た信号は電圧制御発振器２０１の制御電圧端子に入力される。このようにして位相同期ループを構成しており、電圧制御発振器２０１の出力信号を第１の周波数シンセサイザＳ１からの出力信号の位相に同期させるように動作している。また位相比較器２０３は、ループフィルタ２０４に入力する信号だけでなく、検知した位相差に応じたロック信号を出力可能となっている。
【００３５】
ここでのループフィルタ２０４は、図示のように電気抵抗Ｒ１と並列に配置されるスイッチＳ１および電気抵抗Ｒ３を有している。スイッチＳ１は、第１の周波数シンセサイザＳ１における位相比較器１０３から出力されるロック信号を入力された時定数回路１０５により、ロック信号に基づいて開閉（ＯＮ／ＯＦＦ）される。
ループフィルタ２０４は、スイッチＳ１が開いている場合には、電気抵抗Ｒ１、電気抵抗Ｒ２、およびコンデンサＣ１により構成され、スイッチＳ１が閉じている場合には、電気抵抗Ｒ１および電気抵抗Ｒ３からなる並列抵抗、電気抵抗Ｒ２、およびコンデンサＣ１により構成される。
【００３６】
このような構成とすることで、スイッチＳ１の開閉（ＯＮ／ＯＦＦ）によってループフィルタ２０４の時定数を切り替えることができる。
【００３７】
すなわち、第１および第２の周波数シンセサイザは、共に、電圧制御発振器と、電圧制御発振器の出力信号を入力する分周器と、分周器の出力信号と基準信号を入力し位相比較する位相比較器と、位相比較器の出力信号を平滑化するループフィルタとを備えており、第１の周波数シンセサイザのループフィルタはラグリード型フィルタである構成とし、第２の周波数シンセサイザのループフィルタはラグリード型フィルタとバイパススイッチとからなる構成とし、第１の周波数シンセサイザの位相比較器から出力されるロック信号を用いて時定数回路により周波数が安定した後に第２の周波数シンセサイザのループフィルタのバイパススイッチを開閉させる構成となっている。
【００３８】
【発明の効果】
以上に詳述したように本発明によれば、応答性に優れ且つジッタ雑音の影響も受け難い周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による周波数シンセサイザを説明するための機能ブロック図である。
【図２】本発明の周波数シンセサイザにおける基準信号、電圧制御発振器からの出力信号、ロック信号、およびスイッチＳ１の開閉状態の関係を時系列で示す状態図である。
【図３】スイッチＳ１の開閉（ＯＮ／ＯＦＦ）状態と周波数シンセサイザの引き込み時間の実測値との関係を表すグラフである。
【図４】スイッチＳ１の開閉状態と周波数シンセサイザの出力波形の実測値との関係を説明するための図である。
【図５】スイッチＳ１の開閉状態と周波数シンセサイザの出力波形の実測値との関係を説明するための図である。
【図６】本発明の第２の実施の形態による周波数シンセサイザを説明するための機能ブロック図である。
【図７】従来の周波数シンセサイザについて説明するための機能ブロック図である。
【符号の説明】
１，１１  電圧制御発振器、２，１２  分周器、３，１３  位相比較器、４，１４  ループフィルタ、５  時定数回路、Ｓ１  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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