(57)【要約】【課題】窒化物半導体から形成されるヘテロ接合電界効果型トランジスタにおいて、論理回路やパワーデバイスに適用することができるように、しきい値が正となる半導体装置およびその製造方法を提供する。【解決手段】基板１上に形成された窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタであって、基板の上に位置するチャネル層３と、チャネル層に接してそのチャネル層上に位置するバリア８層と、バリア層の上に位置するゲート電極５とを備え、少なくともゲート電極下の、そのゲート電極とチャネル層との間に、ｐ型不純物を含む半導体であるｐ型半導体層７が位置する。【選択図】        図１
2004273486.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、
前記基板の上に位置するチャネル層と、
前記チャネル層に接してそのチャネル層上に位置するバリア層と、
前記バリア層の上に位置するゲート電極とを備え、
前記ゲート電極に電位を印加しないとき、前記チャネル層のフェルミレベルを前記ゲート電極の電位以下とするノーマリオフ手段を備える、半導体装置。
【請求項２】
基板上に形成された窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、
前記基板の上に位置するチャネル層と、
前記チャネル層に接してそのチャネル層上に位置するバリア層と、
前記バリア層の上に位置するゲート電極とを備え、
少なくとも前記ゲート電極下の、そのゲート電極と前記チャネル層との間のいずれかの位置に、ｐ型不純物を含む半導体であるｐ型半導体層が位置する、半導体装置。
【請求項３】
前記バリア層は前記チャネル層側に正の電荷を誘起する分極を生じ、前記ｐ型半導体層は、前記バリア層の分極を打ち消す方向に分極し、前記ｐ型半導体層の分極が、前記ヘテロ接合電界効果型トランジスタのしきい値電圧をゼロ以上とするように、前記ｐ型半導体層のｐ型不純物濃度およびその分布が設定されている、請求項２に記載の半導体装置。
【請求項４】
前記ｐ型半導体層のｐ型不純物濃度が、１×１０１７ｃｍ−３以上である、請求項２または３に記載の半導体装置。
【請求項５】
前記ｐ型半導体層の厚みが、５ｎｍ〜５０ｎｍの範囲内にある、請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
前記ｐ型半導体層のｐ型不純物濃度およびその厚みが、次の（１）式および（２）式を満たすように位置する、請求項２〜５のいずれかに記載の半導体装置。
（バリア層がｎ型不純物を含む場合）：
（ｑＮＡｄＡ２／２ε）≧−φＢ  ＋  ΔＥＣ  ＋  ΔＥＦ  ＋  （ｑＮＤｄＤ２／２ε）  ＋  （ｑσｄＤ／ε）．．                                                                ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．（１）
（バリア層がｎ型不純物を含まない場合）：
（ｑＮＡｄＡ２／２ε）≧−φＢ  ＋  ΔＥＣ  ＋  ΔＥＦ  ＋  （ｑσｄＤ／ε）．．．．．．．．．．．．．．（２）  ただし、各記号の意味は次のとおりである。
ＮＡ＝バリア層内のｐ型不純物（アクセプタ）濃度
ｄＡ＝バリア層におけるｐ型不純物の厚さ
ＮＤ＝バリア層内のｎ型不純物（ドナー）濃度
ｄＤ＝バリア層の厚さ
φＢ＝ゲート電極とバリア層表面の半導体の電気陰性度の差
ΔＥＣ＝バリア層とチャネル層の伝導帯の差
ΔＥＦ＝チャネル層における伝導帯からフェルミレベルまでの差
σ＝分極電荷
ｑ＝電子の電荷
ε＝誘電率
【請求項７】
基板上に形成された窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、
前記基板の上に位置するチャネル層と、
前記チャネル層に接してそのチャネル層上に位置するバリア層と、
前記バリア層の上に位置するゲート電極とを備え、
前記ゲート電極を形成する材料の仕事関数が、そのゲート電極に電位を印加しないとき、そのゲート電極の電位を前記チャネル層のフェルミレベル以上とするほど高い、半導体装置。
【請求項８】
前記ゲート電極を形成する材料が、Ｐｔ、Ａｕ、Ｎｉ、縮退するまでｐ型不純物がドーピングされた半導体、および金属シリサイド、のうちのいずれか、またはこれらの組み合わせである、請求項７に記載の半導体装置。
【請求項９】
前記チャネル層が、ＩｎｙＧａ１−ｙＮ  （ｙの範囲：０≦ｙ＜０．５）により形成され、前記バリア層が、ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ  （ｙの範囲：０≦ｙ＜０．５    ｘの範囲：０＜ｘ≦１）により形成されている、請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記ゲート電極とバリア層との間に、そのバリア層表面を構成する半導体のバンドギャップより大きなバンドギャップを持つ絶縁体が介在している、請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記絶縁体が、シリコン酸化物、アルミナ、窒化シリコン、およびこれらを含む多層膜、のうちのいずれかから構成される、請求項１０に記載の半導体装置。
【請求項１２】
窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
シリコン基板、サファイア基板、ＳｉＣ基板、およびＧａＮの基板のいずれかの基板を準備する工程と、
前記基板の上に、チャネル層としてＩｎｙＧａ１−ｙＮ膜をエピタキシャル成長する工程と、
前記チャネル層の接してその上にバリア層として、ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ膜をエピタキシャル成長する工程と、
前記ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ膜内にｐ型不純物を含む部分を形成する工程とを備える、半導体装置の製造方法。
【請求項１３】
前記ｐ型不純物を含む部分を形成する工程では、ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ膜をエピタキシャル成長させた後、イオン注入によりｐ型不純物を含む部分を形成する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記バリア層に接してその上に絶縁膜を形成する工程を、さらに備える、請求項１２または１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より具体的にはノーマリオフを実現することができる、ヘテロ接合電界効果型の半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
まず、従来の窒化物半導体からなるヘテロ接合電界効果型トランジスタ（ＨＪＦＥＴ：Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の構造について、基板にＳｉＣ基板を用いた例を挙げて説明する（たとえば非特許文献１、２参照）。この場合の窒化物を含む半導体装置の積層構造は、つぎのように形成される。
（積層構造）：ＳｉＣ基板／バッファ層／チャネル層／バリア層／ゲート電極
上記の積層構造では、ＳｉＣ基板の上にバッファ層が設けられ、このバッファ層の上に、チャネル層であるノンドープのＧａＮ層がエピタキシャル成長される。次いで、チャネル層の上に、バリア層であるノンドープのＡｌ０．３Ｇａ０．７Ｎ層がエピタキシャル成長される。そのバリア層の上に、直接、ソース／ドレイン電極およびゲート電極が配置される。
【０００３】
上記のＨＪＦＥＴは、ゲート電極に電位を印加することにより、ドレインからソースに至るチャネルを通るキャリア（電子）の流れを許容し、また遮断することができるので、スイッチング素子などとして用いられる。
【０００４】
【非特許文献１】
岡本康宏ら：信学技報  ＴＥＣＨＮＩＣＡＬ  ＲＥＰＯＲＴ  ＯＦ  ＩＥＩＣＥ  ＥＤ２００２−９４，ＬＱＥ２００２−６９（２００２−０６）「ＳｉＣ基板上のＬ帯高出力ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ」
【０００５】
【非特許文献２】
Ｏ．Ａｍｂａｃｈｅｒ  ｅｔ．ａｌ．，  Ｊ．ＡＰＰＬ．Ｐｈｙｓ．，Ｖｏｌ．８５，Ｎｏ．６，ｐｐ３２２２−３２３３，１５  Ｍａｒｃｈ  １９９９，”Ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓｅｓ  ｉｎｄｕｃｅｄ  ｂｙ  ｓｐｏｔａｎｅｏｕｓ  ａｎｄ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｐｏｌａｒｉｚａｔｉｏｎ  ｃｈａｒｇｅｓ  ｉｎ  Ｎ−  ａｎｄ  Ｇ−ｆａｃｅ  ＡｌＧａＮ／ＧａＮ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”
【０００６】
【発明が解決しようとする課題】
上記の従来の窒化物半導体から形成されるＨＪＦＥＴでは、ゲート電極は、バリア層のＡｌ０．３Ｇａ０．７Ｎ層上に、直接、接して形成されている。このバリア層Ａｌ０．３Ｇａ０．７Ｎには、ピエゾ分極と自発分極とからなる分極が発生する（たとえば、上記非特許文献２参照）。このバリア層における分極は、チャネル側に正電荷を誘起させ、ゲート電極側の電位を高くする。
【０００７】
このため、ゲート電位からチャネルのフェルミレベルを差し引くことによって得られるしきい値電圧は負となる。しきい値電圧は、それ以上の電圧がゲート電極に印加されたとき、キャリアのチャネル通過を許容するものである。したがって、ゲート電極の電位を例えばゼロにしても、キャリアはチャネルを通過することになり、ノーマリオフの半導体装置とすることができない。
【０００８】
次に、上記バリア層における分極が、どのようにしきい値電圧に影響するのか明確にするために、ゲート電極／バリア層／チャネル層にわたるエネルギバンド構造について説明する。ここで、ＨＪＦＥＴのゲート電極にしきい値電圧を印加した時の、ゲート電極／バリア層／チャネル層のエネルギバンド構造について想定する。しきい値電圧においては、チャネル層に２次元電子ガス（キャリア）がなくなり、チャネルのバンドの曲がりがなくなった状態が実現される。トランジスタ動作でいえばドレイン電流がちょうど流れなくなった状態である。ゲートにしきい値電圧を印加した状態では、チャネル層には電荷は存在しない。
【０００９】
一方、バリア層のチャネル側には分極（ピエゾ分極および自発分極）によって発生した正の電荷が存在する。さらにバリア層のゲート電極側には、上記正の電荷とバランスする負の電荷が存在する。このため、しきい値電位において、バリア層に分極による電位差が発生する。
【００１０】
しきい値電圧Ｖｔｈは、ゲート電位Ｖｇと、チャネル層におけるフェルミ準位ＥＦとの差である。このため、チャネル層とゲート電極との間に位置するバリア層に分極によって発生する電位差は、上記のゲート電位Ｖｇから、チャネル層のフェルミレベルＥＦを差し引いた値を負とし、その絶対値を大きくする。すなわち、従来型のＨＪＦＥＴ構造では、バリア層の分極のために、しきい値電圧は負となる。
【００１１】
上述のように、しきい値電圧以上の電圧がゲートに印加されたとき、チャネルはオン状態となりキャリアが流れる。しきい値電圧が負ということは、外部からゲート電極に電位を印加しない、ゲート電位ゼロの状態では、チャネル層でドレイン電流はオン状態にあることを意味する。すなわち、従来型のＨＪＦＥＴはノーマリオンの半導体装置になる。
【００１２】
しかし、シリコンのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のように論理回路を形成する用途には、しきい値電圧が正のトランジスタが必要である。また、パワーデバイスにおいては、異常時の安全確保のためしきい値が正となるトランジスタが望まれている。すなわち、パワートランジスタでは、回転機などのオンオフを制御するので、制御系に事故が発生しゲート電位がゼロとなってもオン状態が継続され、危険である。このため、パワートランジスタの用途ではノーマリオンが用いられるのが普通である。
【００１３】
窒化物半導体からなるＨＪＦＥＴは、バンドギャップが広いため素子を微細化しても動作する論理回路や、高出力をオンオフ制御できるパワーデバイスへの使用が期待されている。しかし、上述のように、これまではしきい値電圧を正とすることが非常に難しかった。
【００１４】
そこで、本発明は、窒化物半導体から形成されるＨＪＦＥＴにおいて、論理回路やパワーデバイスに適用することができるように、しきい値が正となる半導体装置およびその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、基板上に形成された窒化物を含む半導体からなるＨＪＦＥＴであって、基板の上に位置するチャネル層と、チャネル層に接してそのチャネル層上に位置するバリア層と、バリア層の上に位置するゲート電極とを備える。そして、ゲート電極に電位を印加しないとき、チャネル層のフェルミレベルをゲート電極の電位より低くするノーマリオフ手段を備える。
【００１６】
上記のバリア層はチャネル層側に正の電荷を誘起する分極を生じることが前提とされている。このようなＨＪＦＥＴに、上記の手段を備えることにより、ノーマリオフのＨＪＦＥＴを得ることができる。上記の「ゲート電極に電位を印加しないとき、チャネル層のフェルミレベルをゲート電極の電位より低くするノーマリオフ手段」としては、このあと説明する、（ａ１）ゲート電極とチャネル層との間のいずれかの位置、たとえばバリア層、に設けるｐ型半導体層、（ａ２）ゲート電極の材質の選択による、ゲート電極とバリア層表面との電気陰性度の差の絶対値の減少、などがある。その他、どのような手段であってもよい。これらの手段は、単独で用いられても、また組み合わせて用いられてもよい。窒化物半導体を用いたＨＪＦＥＴは、本来、ノーマリオンであるので、ここで説明された手段を用いてノーマリオフとされた同じ積層構成のノーマリオフの窒化物半導体ＨＪＦＥＴは、本発明の範囲内にあるといってよい。
【００１７】
本発明の別の半導体装置は、基板上に形成された窒化物を含む半導体からなるＨＪＦＥＴである。また、上記の基板の上に位置するチャネル層と、チャネル層に接してそのチャネル層上に位置するバリア層と、バリア層の上に位置するゲート電極とを備え、少なくともゲート電極下の、そのゲート電極とチャネル層との間に、ｐ型不純物を含む半導体であるｐ型半導体層が位置する。
【００１８】
窒化物半導体から形成されるＨＪＦＥＴでは、分極したバリア層のチャネル側に存在する正の電荷がバリア層の電位を高くして、しきい値電圧を負にしている。窒化物半導体なので、チャネルのキャリアは電子に限られるので、バリア層の分極はこのような向きになる。上記のように、バリア層内に負の電荷（すなわちイオン化されたｐ型不純物）を導入することで、バリア層内のチャネル側における正の電荷の影響を低減し、バリア層の電位を低くする。この結果、しきい値電圧を正にすることができる。
【００１９】
なお、「基板の上に位置する」という場合、基板の上に接して位置する場合および接することなく上方に位置する場合を含む。「バリア層の下に位置する」も同様に解することとする。
【００２０】
本発明のさらに別の半導体装置は、基板上に形成された窒化物を含む半導体からなるＨＪＦＥＴである。このＨＪＦＥＴは、基板の上に位置するチャネル層と、チャネル層に接してそのチャネル層上に位置するバリア層と、バリア層の上に位置するゲート電極とを備えている。そして、ゲート電極を形成する材料の仕事関数が、そのゲート電極に電位を印加しないとき、そのゲート電極の電位をチャネル層のフェルミレベル以上とするほど高い。
【００２１】
この構成により、ゲート電極下にｐ型半導体層を配置しなくても、ゲート電極の材質を調整することにより、ノーマリオフのＨＪＦＥＴを実現することができる。もちろん、ｐ型半導体層を配置した上で上記のようにゲート電極の材質を調整してもよい。
【００２２】
本発明の窒化物を含む半導体からなるＨＪＦＥＴの製造方法は、シリコン基板、サファイア基板、ＳｉＣ基板Ｃ、およびＧａＮの基板のいずれかの基板を準備する工程と、基板の上に、チャネル層としてＩｎｙＧａ１−ｙＮ膜をエピタキシャル成長する工程とを備える。上記の製造方法は、さらに、チャネル層の接してその上にバリア層として、ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ膜をエピタキシャル成長する工程と、ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ膜内にｐ型不純物を含む部分を形成する工程とを備える。
【００２３】
この製造方法により、ノーマリオフ型の半導体装置、たとえばスイッチング素子を作製することができる。
【００２４】
また、上記のｐ型不純物を含む部分を形成する工程では、ＩｎｙＡｌｘＧａ１−ｘ−ｙＮ膜をエピタキシャル成長させた後、イオン注入によりｐ型不純物を含む部分を形成してもよい。
【００２５】
また、上記バリア層に接してその上に絶縁膜を形成する工程を、さらに備えてもよい。
【００２６】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１における窒化物半導体を含むＨＪＦＥＴの構造を示す図である。図１において、ＳｉＣ基板１に接してその上に形成されたバッファ層２を介在させて、厚み２μｍのノンドープのＧａＮ層からなるチャネル層３がエピタキシャル成長されている。そのチャネル層３の上に、チャネル層とヘテロ接合する、厚み３０ｎｍのノンドープのＡｌ０．３Ｇａ０．７Ｎからなるバリア層８が形成されている。ゲート電極５の下のバリア層８内にｐ型半導体層７が設けられている。本発明では、図１に示すように、ゲート電極５の下のバリア層８内にｐ型半導体層７が設けられていることに特徴がある。
【００２８】
ｐ型半導体層７は、少なくともゲート電極５の下、すなわち平面的に見てゲート電極と重なり、ゲート電極５とチャネル層３との間に位置させる。ｐ型半導体層７が、上記のように少なくともゲート電極の下にあれば、バリア層の分極による電位差増大を減らす効果を得ることができる。したがって、図２に示すようにｐ型半導体層７が、ゲート電極５から離れてバリア層８の中に配置されていてもよい。また、ｐ型半導体層７は、ゲート電極５の下に位置する部分を含めば、バリア層８全体にわたるように配置されていてもよい。ソース／ドレイン電極６は、オーミック特性が必要であるため、ｐ型半導体層７は、ソース／ドレイン電極６の下に位置しないことがより好ましい。また、ｐ型半導体層７は、ゲート電極５とソースまたはドレイン電極６との間の寄生抵抗を減らすために、このソース、ドレインの領域にも位置しないことが好ましい。したがって、より好ましくは、ゲート電界が及ぶ範囲すなわちゲート電極５の下およびその周辺にのみ位置するのがよい。
【００２９】
ｐ型半導体層７は、バリア層８内にあればよく、その位置、厚さ、濃度は（１）式または（２）式を満たすように設定される。しかし、バリア層８のチャネル側の正の電荷の効果を低減するするために配置するので、バリア層８のチャネル側に近いほうが厚さや濃度を小さくでき、より好ましい。なお、チャネル層３やｐ型不純物を含む部分７以外のバリア層８は、上記に例示したノンドープの構成だけでなく、ｎ型不純物を含んでいてもよい。
【００３０】
また、チャネル層３とバリア層８とは、これらチャネル層とバリア層との接合部において、チャネル層４のバンドギャップよりバリア層８のバンドギャップの方が大きければＡｌ組成比はゼロよりも大きく、また１以下であれば、とくに０．３でなくてもよい。また、これらチャネル層およびバリア層もＩｎＡｌＧａＮやＩｎＡｌＧａＮＡｓ等で構成されていても良い。これらの半導体は、上記のようにバンドギャップが広いため、素子を微細化しても、良好に動作する論理回路や高出力をスイッチできるパワーデバイスに用いることができる。
【００３１】
チャネル層４の厚さは、０．１μｍ〜３μｍ程度とし、そのｎ型不純物濃度はノンドープ（ゼロ）〜１×１０１８ｃｍ−３程度、また、バリア層の厚さは５ｎｍ〜５０ｎｍ程度とし、ｎ型不純物濃度はノンドープ（ゼロ）〜１×１０１９ｃｍ−３程度とするのよい。このため、ｐ型半導体層７の厚さは５ｎｍ〜５０ｎｍ程度とし、ｐ型不純物濃度は１×１０１７ｃｍ−３以上の範囲に設定する。
【００３２】
また、ＳｉＣ基板１はサファイア基板、Ｓｉ基板、ＧａＮ基板等で置き換えてもよい。
【００３３】
次に、各記号の意味を上述のとおりとして、ｐ型半導体層７の作用を定量的に評価する。
【００３４】
−ｐ型半導体層の分極の定量的評価−
まず、ゲート電極の下にｐ型半導体層を有しない半導体装置について考察する。図３は、そのようなゲート電極の下にｐ型半導体層を有しない半導体装置を例示する図である。この図３に示す構造のトランジスタのしきい値電圧におけるエネルギーバンド図を、図４に示す。ここで、しきい値電圧とは、チャネル層３に２次元電子ガス（キャリア）がなくなり、チャネルのバンドの曲がりがなくなった状態である。この状態は、トランジスタ動作でいえばドレイン電流がちょうど流れなくなった状態である。
【００３５】
図４に示すエネルギーバンドの状態では、チャネル層３には電荷は存在しない。そして、バリア層８のチャネル側には分極（ピエゾ分極および自発分極）によって発生した正の電荷が存在する。また、バリア層８のゲート側には、上記正の電荷とバランスする負の電荷が存在する。ゲート電極５は、バリア層８の伝導帯からφＢ（ゲート電極５とバリア層４表面との電気陰性度の差）だけ低いところに存在する。しきい値電圧は、ゲート電位Ｖｇとチャネルのフェルミレベル（準位）ＥＦとの差となり、分極によって生じる電位差ΔＥｇｒ、バリア層８とチャネル層３の伝導帯のと差ΔＥＣ、チャネル層３における伝導帯からフェルミレベルまでの差ΔＥＦ、ゲート電極５とバリア層８の表面の半導体の電気陰性度の差φＢから、次の（３）式により求めることができる。
Ｖｔｈ＝φＢ−（ΔＥＣ  ＋  ΔＥＦ  ＋  ΔＥｇｒ）．．．．．．．．．．．．．．．．．．．．（３）
ＶｔｈはＥＦより下側が正、上側が負となる。窒化物半導体からなるＨＪＦＥＴにおいては、分極による電界が存在するため、しきい値ではバリア層にかかる電位はチャネルからゲートに向かって高くなる。よって、上述のように、現状ではＶｔｈが負となるのが一般的である。なお、図４では電子に対する電位を示しているので、上向きが負となっており、これはゲートに負の電圧をかけることでしきい値に達することを示している。
【００３６】
上述の解析より、図３に示す従来のゲート電極の下にｐ型半導体層を有しない構造では、しきい値電圧は、上記のバリア層における分極のために負となる。上記（３）式のΔＥｇｒを具体的に書き下すと、次の（４）式が得られる。
Ｖｔｈ＝φＢ  −  ΔＥＣ  −  ΔＥＦ  −  （ｑσｄＤ／ε）  ．．．．．．．．．．．．．．．．．．．．．．．．．（４）
また、図１または図２に示すように、バリア層８内にｐ型半導体層が配置される場合、その電位が上記の分極と逆向きに発生する。この逆向きの電位差は、（ｑＮＡｄＡ２／２ε）と見積もることができる。したがって、しきい値Ｖｔｈは次の（５）式のようになる。
Ｖｔｈ＝φＢ  −  ΔＥＣ  −  ΔＥＦ  −  （ｑσｄＤ／ε）  ＋  （ｑＮＡｄＡ２／２ε）．．．．．．．．．（５）
また、上記の（５）式はバリア層がノンドープの場合のしきい値であるが、バリア層にｎ型不純物をドープした場合、そのｎ型不純物濃度をＮＤとし、バリア層の厚みをｄＤとすると、次の（６）式のようになる。
Ｖｔｈ＝φＢ  −  ΔＥＣ  −  ΔＥＦ  −  （ｑＮＤｄＤ２／２ε）  −  （ｑσｄＤ／ε）  ＋  （ｑＮＡｄＡ２／２ε）．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．（６）
（６）式において、しきい値電圧をゼロ以上とするためには、次の（１）式が満たされればよい。
【００３７】
（ｑＮＡｄＡ２／２ε）≧  −φＢ  ＋  ΔＥＣ  ＋  ΔＥＦ  ＋  （ｑＮＤｄＤ２／２ε）＋  （ｑσｄＤ／ε）．．．                                      ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．（１）
なお、（１）式における分極電荷σは、自発分極ＰＳＰおよびピエゾ分極ＰＰＥを次の（７）式および（８）式のように表し、（９）式のように表すことができる。
ＰＳＰ＝−０．０５２ｘ  −  ０．０２９．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．（７）
ＰＰＥ＝２［［ａ（ｘ）−ａ（０）］／ａ（０）］［ｅ３１−ｅ３３（ｃ１３／ｃ３３）］．．．．．．．．．．．．．．．．．（８）
σ（ｘ）＝ＰＰＥ（ＡｌｘＧａ１−ｘＮ）  ＋  ＰＳＰ（ＡｌｘＧａ１−ｘＮ）  −  ＰＳＰ（ＧａＮ）．．．．．．．．．．．．．．．．．．．（９）
ここで、ｘはＡｌｘＧａ１−ｘＮ層のＡｌ組成、ａ（ｘ）はＡｌｘＧａ１−ｘＮの格子定数、ｅ３１、ｅ３３は圧電（ピエゾ）係数、ｃ１３、ｃ３３は弾性定数である。これらの分極に関する式は、上記非特許文献２に記載されている。また、（１）式において、バリア層８のドナーおよびｐ型半導体層７のアクセプタは、深さに対して一定にドーピングされていると仮定している。
【００３８】
バリア層８を、膜厚ｄＤ＝２５ｎｍとしたノンドープのＡｌ０．３Ｇａ０．７Ｎにより形成し、ゲートメタルをＮｉ（仕事関数は５．１５ｅＶ）とする場合、ｐ型不純物（アクセプタ）濃度ＮＡと、しきい値電圧Ｖｔｈとの関係は、図５に示すようになる。しきい値電圧を正にするためには、（Ｃ１）ｐ型半導体層７の厚さｄＡが１０ｎｍの場合にはアクセプタ濃度ＮＡを７．５×１０１９ｃｍ−３以上に、（Ｃ２）ｄＡが１５ｎｍの場合にはＮＡを３．４×１０１９ｃｍ−３以上に、（Ｃ３）また、ｄＡが２０ｎｍの場合にはＮＡを１．９×１０１９ｃｍ−３以上にすればよい。よってｄＡを厚くすれば、ＮＡは小さくすることができる。
【００３９】
一例として、バリア層８を、膜厚ｄＤ２５ｎｍで、ノンドープのＡｌ０．３Ｇａ０．７Ｎとし、ゲートメタルをＮｉ（仕事関数は５．１５ｅＶ）とし、バリア層に厚さ２０ｎｍ、アクセプタ濃度ＮＡが１．９×１０１９ｃｍ−３のｐ型半導体層７を形成した場合のエネルギーバンドを図６に示す。ｐ型半導体層を配置することでバリア層のバンドが曲がり、ゲート電位Ｖｇとチャネル層のフェルミレベルＥＦとの差がなくなり、しきい値電圧がゼロとなっていることがわかる。
【００４０】
なお、ここでは、バリア層８のドナーおよびｐ型半導体層７のアクセプタは、深さに対して一定にドーピングされていると仮定して（１）式の左辺と右辺第４項を計算した。しかし、ドーピング濃度を深さの関数として、計算することもできる。この場合、厚さをドーピング濃度が一定と考えられるまで分解しそれらの和をとるか、または積分すればよい。
【００４１】
また、ここでは、ゲート電極の材料にＮｉ（仕事関数は５．１５ｅＶ）を選んだが、他の材料とすることもできる。この場合、仕事関数が材料によって変わるので、しきい値電圧が正となる時のｐ型不純物（アクセプタ）濃度ＮＡとその厚さｄＡは変化する。表１に金属の仕事関数を、また表２に半導体のエネルギーギャップの大きさおよび電子親和力を示す。これらはいずれもゲート電極を形成する材料の候補である。
【００４２】
【表１】
2004273486.tif 000003
【００４３】
【表２】
2004273486.tif 000004
【００４４】
（１）式から分るように、ゲート電極には仕事関数の大きい材料を選んだほうがｐ型不純物濃度や厚さを小さくすることができる。すなわち、金属ではＰｔ、Ａｕ、Ｎｉ等、半導体ではＺｎＳｅ、ＣｄＳ、ＧａＮ等を使用するのが望ましい。上記半導体をゲート電極に使用する場合、仕事関数を高くするために、縮退するまでｐ型不純物をドーピングするのがよい。金属とｐ型半導体とを比べるとｐ型半導体の方が仕事関数が高い材料が多く、好ましいといえる。また、シリサイドでは、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等が仕事関数が高く、いっそう好ましい。
【００４５】
ゲート電極の下にｐ型半導体層７を配置する方法は、確かに有力なノーマリオフを実現する１つの手段である。しかし、ここで説明したように、ゲート電極の材質を調整して、その仕事関数を高くするようにすることも、ノーマリオフを実現する他の手段である。
【００４６】
（実施の形態２−製造例１−）
本発明の実施の形態２では、図１または図２に示す構造を持つ窒化物半導体からなるＨＪＦＥＴの製造プロセスを示す。以後の説明に用いる図７〜図１１において、図１〜図６と同一の符号を付したものは同一であるかまたはこれに相当するものである。
【００４７】
図７を参照して、基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することにより、半導体層２，３と、ノンドープのＡｌ０．３Ｇａ０．７Ｎからなるバリア層８と、ｐ型半導体膜７とを下から順にエピタキシャル成長させる。次いで、図８に示すように、トランジスタを作製する領域外を例えばエッチングにより素子分離する。エッチングの代わりにイオン注入法などを用いて素子分離してもよい。
【００４８】
この後、図９に示すように、ゲート電極５を形成する領域以外の部分のｐ型半導体層７を、例えば塩素やエタンを含んだガスを用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合プラズマ）エッチング法などを用いて除去する。次いで、図１０に示すように、ｐ型半導体層をパターニングして、ｐ型半導体層をエッチング除去した領域上に、例えばＴｉ、Ａｌ、Ａｕ、Ｍｏ、Ｗなどの金属からなるソース／ドレイン電極６をリフトオフ法などにより形成する。
【００４９】
この後、パターニングされたｐ型半導体層７上に、例えばＰｔ、Ａｕ、Ｎｉ等の金属、または、縮退するまでｐ型不純物をドーピングしたＺｎＳｅ、ＣｄＳ、ＧａＮ等の半導体、またはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイドからなるゲート電極５を例えばリフトオフ法などにより形成する（図１１）。
【００５０】
なお、図９では、ｐ型半導体層を残す部分以外はｐ型半導体膜が完全になくなるまでエッチングしているが、完全に除去するほどエッチングしなくてもよい。さらには、ｐ型半導体膜に対してエッチング除去を行なわずに、ｐ型半導体膜をそのまま残してもよい。また、上記の製造プロセスにおいて、ｐ型半導体層７の一部除去（図９）と、ソース／ドレイン電極の形成（図１０）とは、この順に行われるが、これらの工程と他の工程の順は入れ替えてもよい。また、図９の処理と図１０の処理は続けて行う必要はない。例えば、図９に示したｐ型半導体層７の一部除去は、図８に示した素子分離工程の前に行ってもよい。
【００５１】
また、図９の処理の後、バリア層を形成しているＡｌＧａＮ層を上部にさらに成長させても良い。図９の処理の後、バリア層のＡｌＧａＮ層を再成長させることにより、図２に示す構造を得ることができる。この製造方法では、ｐ型不純物層７のバンドギャップはバリア層８と異なっていてもよい。しかし、ｐ型不純物層７のアクセプタをイオン化しやすくするためには、ｐ型不純物層７は、バリア層８以上のバンドギャップを有することが好ましい。
【００５２】
（実施の形態３−製造法例２−）
次に、本発明の実施の形態３における半導体装置の製造方法について説明する。本実施の形態における、図１２〜図１５に示す製造プロセスは、実施の形態２で説明した製造プロセスとは異なるプロセスにより、図１および図２に示す構造を有するＨＪＦＥＴを製造する。図１２〜図１５において、図１〜図１１と同一の符号を付したものは同一かまたはこれに相当するものである。
【００５３】
図１２において、基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することにより、半導体層２，３，８をそれぞれ下から順にエピタキシャル成長させる。次いで、図１３に示すように、トランジスタを作製する領域外を、チャネル層２の途中の深さ位置まで、例えばエッチング法により素子分離する。このエッチング法に置き換えて、イオン注入法などで素子分離してもよい。
【００５４】
次いで、バリア層９上に、例えばＴｉ、Ａｌ、Ａｕ、Ｍｏ、Ｗなどの金属から成るソース／ドレイン電極６をリフトオフ法などにより形成する（図１４）。この後、例えばレジスト、ＳｉＯ２、ＳｉＮなどをマスクとして、ゲート電極５を形成することになる領域の直下のバリア層８の一部に、イオン注入法を用いて例えばＭｇ等のバリア層に対してアクセプタとなるイオンを注入する。次いで、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）またはレーザーアニール等を用いてイオンを活性化させ、ｐ型半導体層７を形成する（図１５）。バリア層の厚さが３０ｎｍであればＭｇの注入エネルギーはおよそ０．１〜５０ｋｅＶ、ドーズ量はおよそ１×１０１２ｃｍ−２以上に設定すればよい。アニール処理はおよそ５００〜１５００℃でおよそ１分間〜３０分間行えばよい。このイオン注入の注入エネルギーを変えることにより、図２に示す構造、すなわちｐ型半導体層７をバリア層８内に形成することもできる。
【００５５】
ｐ型半導体層７を形成したバリア層８の上に、例えばＰｔ、Ａｕ、Ｎｉ等の金属、または、縮退するまでｐ型不純物をドーピングしたＺｎＳｅ、ＣｄＳ、ＧａＮ等の半導体、またはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイドからなるゲート電極５を例えばリフトオフ法などにより形成する。
【００５６】
以上の方法により、図１または図２の構造を持つＨＪＦＥＴを製造することができる。
【００５７】
なお、上記の製造プロセスにおいてｐ型半導体層７の形成（図１５）と、この上へのゲート電極５の形成（図１）は、この順に行われるが、これらの工程と他の工程の順は入れ替えても良い。また、図１５の処理と、その上にゲート電極を形成する処理（図１）とは、続けて行う必要はない。例えば、図１５に示すｐ型半導体層７の形成は、図１３に示した素子分離工程の前に行ってもよい。
【００５８】
また、図１５に示すｐ型半導体層７の構造は、図１６および図１７に示す構造で置き換えてもよい。すなわち、図１６に示すように、バリア層８上のゲート電極５を形成することになる領域に、ｐ型半導体層１７を再成長させる。その後、図１７に示すように、このｐ型半導体層１７の上にゲート電極５を形成する。この場合、ゲート電極直下のバリア層８とｐ型半導体層１７をあわせた厚さが、上述の（１）式〜（３）式のバリア層の厚さｄＤに対応し、この厚さｄＤはイオン注入法でｐ型半導体層７を形成した場合に比べて再成長した分だけ厚くなる。
【００５９】
（実施の形態４）
図１８は、本発明の実施の形態４における窒化物半導体からなるＨＪＦＥＴの構造を示す図である。図１〜図１５に示した符号と同一の符号を付したものは、同じかまたはこれに相当するものである。
【００６０】
図１８に示す半導体装置では、ゲート電極５とｐ型半導体層７との間に絶縁層１１が挟まれており、この絶縁層がバリア層８を形成する半導体よりも大きなバンドギャップを有する点に特徴がある。バリア層８を形成する半導体よりも大きなバンドギャップを有する絶縁層としては、例えばＳｉＯｘ、ＳｉＮｘ、ＡｌＯｘ、ＡｌＮ等のいずれか、またはこれらを含む多層膜を挙げることができる。
【００６１】
このような構造にすることによって、ゲート電極５直下のポテンシャル障壁が高くなり、ゲートの高耐圧化および低リーク電流化が計られ、また、大きな正のゲート電圧を印加することが可能になる。
【００６２】
なお、絶縁膜１１は図１８に示すようにゲート電極５の直下のみだけではなく、図１９に示すように、トランジスタ領域全面に堆積した構造としてもよい。この場合、絶縁膜１１は表面パッシベーション膜を兼ねて利用することができる。この絶縁膜１１の厚さは、２ｎｍ〜１００ｎｍ程度であればよい。
【００６３】
（実施の形態５−製造法例３−）
本発明の実施の形態５における半導体装置の製造方法では、図１８に示す構造を持つＨＪＦＥＴの製造プロセスを説明する。
【００６４】
まず、実施の形態２の図７〜図１１に示した工程、または実施の形態３の図１２〜図１５に示した工程を用いて、バリア層９にｐ型半導体層７を形成する（図１５）。
【００６５】
次に、基板全面にバリア層８を形成する半導体よりも大きなバンドギャップを持つ絶縁体、例えばＳｉＯｘ、ＳｉＮｘ、ＡｌＯｘ、ＡｌＮ等のいずれか、またはこれらを含む多層膜からなる絶縁膜１１を、プラズマＣＶＤ法、ＥＣＲ−ＣＶＤ法等で堆積する。図２０は、上記手順によって絶縁膜１１が形成された状態を示す断面図である。図２０において、図１〜図１９と同一の符号を付したものは、同じかまたはこれに相当するものである。
【００６６】
この後、絶縁膜１１の上に、例えばＰｔ、Ａｕ、Ｎｉ等の金属、または縮退するまでｐ型不純物をドーピングしたＺｎＳｅ、ＣｄＳ、ＧａＮ等の半導体、またはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイドからなるゲート電極５を例えばリフトオフ法などにより形成すると、図１９に示した状態の半導体装置が得られる。この後、上記のように形成したゲート電極５をマスクに用いて、ゲート電極５直下以外の部分の絶縁膜８を除去すると、図１８に示した状態の半導体装置が得られる。
【００６７】
上記の方法により、図１８および図１９に示す構造を持ったＨＪＦＥＴが作製することができる。すなわち、図２０に示す絶縁膜の上にゲート電極を形成した後に、絶縁膜１１をパターニングするプロセスを行わなければ、図１９に示す構造のＨＪＦＥＴが得られる。
（実施の形態に対する付言）
１．    上記実施の形態では、ゲート電極下にｐ型半導体層を設ける構造を必ず含み、他のノーマリオフ手段をそれに付け加える実施の形態について説明した。しかし、本発明の範囲は、最も広くは、ｐ型半導体層を含まなくてもよい。たとえば、ゲート電極の材質を調整することにより仕事関数を高くするというノーマリオフ手段の１つによりノーマリオフを実現したものであってもよい。
２．    また、窒化物半導体からなるＨＪＦＥＴであれば、Ａｌ０．３Ｇａ０．７Ｎ、ＩｎＡｌＧａＮ、ＩｎＡｌＧａＮＡｓに限定されず、窒化物半導体であってもよい。
【００６８】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００６９】
【発明の効果】
上記本発明の半導体装置により、ノーマリオフの半導体装置を得ることができ、さらにゲート電極の下に、バリア層を形成する半導体より大きなバンドギャップを有する絶縁膜を配置することにより、耐圧性能を高め、リーク電流を減らすことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置を説明する図である。
【図２】本発明の実施の形態１における半導体装置の変形例を説明する図である。
【図３】従来の半導体装置を説明する図である。
【図４】図３の半導体装置においてしきい値におけるバンド構造を示す図である。
【図５】本発明の実施の形態１における半導体装置における、バリア層に配置されるｐ型不純物部分のアクセプタ濃度（ｐ型不純物濃度）としきい値との関係を示す図である。
【図６】図１に示す半導体装置のバンド構造を示す図である。
【図７】本発明の実施の形態２における半導体装置の製造方法において、バリア層の上にｐ型半導体層を形成した状態を示す図である。
【図８】ｐ型半導体層、バリア層およびチャネル層をパターニングした状態を示す図である。
【図９】ｐ型半導体層をパターニングした状態を示す図である。
【図１０】ソース、ドレイン電極を形成した状態を示す図である。
【図１１】パターニングされたｐ型半導体層の上に接してゲート電極を形成した段階を示す図である。
【図１２】本発明の実施の形態３における半導体装置の製造方法において、チャネル層の上にバリア層を形成した状態を示す図である。
【図１３】バリア層とチャネル層とをパターニングした状態を示す図である。
【図１４】パターニングしたバリア層の上に接してソース、ドレイン電極を形成した状態を示す図である。
【図１５】バリア層中にｐ型不純物を注入してｐ型不純物を含む部分を形成した状態を示す図である。
【図１６】図１４の状態から、バリア層に接してｐ型半導体層を形成した状態を示す図である。
【図１７】ｐ型窒化物半導体層に接してゲート電極を形成した状態を示す図である。
【図１８】本発明の実施の形態４における半導体装置において、ｐ型不純物を含む部分とゲート電極との間に、バリア層を形成する半導体よりも大きなバンドギャップを有する絶縁体の層を配置した構造を示す図である。
【図１９】バリア層を形成する半導体よりも大きなバンドギャップを有する絶縁体の層が、ゲート電極の下だけでなく、その周囲全面を覆っている構造を示す図である。
【図２０】本発明の実施の形態５における半導体装置の製造方法において、バリア層内にｐ型半導体層を形成した後、全面に絶縁膜を堆積した状態を示す図である。
【符号の説明】
１  ＳｉＣ基板、２  バッファ層、３  ノンドープＧａＮ層（チャネル層）、４ノンドープＡｌＧａＮ層（バリア層）、５  ゲート電極、６  ソース／ドレイン電極、７  ｐ型半導体層、８  バリア層、１７  ｐ型半導体層、１１  絶縁膜。
【図１】
2004273486.tif 000005
【図２】
2004273486.tif 000006
【図３】
2004273486.tif 000007
【図４】
2004273486.tif 000008
【図５】
2004273486.tif 000009
【図６】
2004273486.tif 000010
【図７】
2004273486.tif 000011
【図８】
2004273486.tif 000012
【図９】
2004273486.tif 000013
【図１０】
2004273486.tif 000014
【図１１】
2004273486.tif 000015
【図１２】
2004273486.tif 000016
【図１３】
2004273486.tif 000017
【図１４】
2004273486.tif 000018
【図１５】
2004273486.tif 000019
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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