(57)【要約】【課題】３値以上の複数種類の情報を記憶することができる不揮発性半導体記憶装置の駆動方法を提供する。【解決手段】不揮発性半導体記憶装置の駆動方法は、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセル６のメモリトランジスタ４に設けられた浮遊ゲート電極へ電子を蓄積する書き込み動作を実行するように、Ｋ行目の各メモリトランジスタ４に設けられた制御ゲート電極に第１極性の第１電圧を印加し、ウェル７に第２極性の第２電圧を印加し、Ｋ行目の各メモリトランジスタ４に接続された各ビット線Ｂ−０、Ｂ−１、Ｂ−２およびＢ−３に、Ｋ行目の各メモリセル６のそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する。【選択図】  図１
2004310815.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたウェルと、
前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、
各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタとを含んでおり、
前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、
前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、
前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでおり、
垂直方向に沿って配置された各メモリセルにそれぞれ設けられたメモリトランジスタに接続されるように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線をさらに具備する不揮発性半導体記憶装置の駆動方法であって、
Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極へ電子を蓄積する書き込み動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目の各メモリトランジスタに接続された各ビット線に、前記Ｋ行目の各メモリセルのそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する工程を包含することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項２】
前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に印加される前記第１極性の第１電圧は、正電圧であり、
前記ウェルに印加される前記第２極性の第２電圧は、負電圧であり、
前記Ｋ行目の各メモリトランジスタに接続された各ビット線に印加される前記互いに異なる大きさの電圧は、４種類の書き込みデータを前記複数のメモリセルのそれぞれに１種類ずつ書き込むように、前記負電圧と、前記負電圧よりも高い第３電圧と、前記第３電圧よりも高い第４電圧と、前記第４電圧よりも高い第５電圧とを含んでいる、請求項１記載の不揮発性半導体記憶装置の駆動方法。
【請求項３】
前記ウェルは、前記半導体基板の表面に形成された深いＮ型ウェルと、
前記深いＮ型ウェルの上に形成されたＰ型ウェルとを含んでいる、請求項１記載の不揮発性半導体記憶装置の駆動方法。
【請求項４】
前記Ｐ型ウェルには、前記メモリトランジスタと前記選択トランジスタとを電気的に接続するための中間拡散層が形成されている、請求項３記載の不揮発性半導体記憶装置の駆動方法。
【請求項５】
前記Ｐ型ウェルには、前記メモリトランジスタを挟んで前記中間拡散層と対向するようにドレイン拡散層がさらに形成されている、請求項４記載の不揮発性半導体記憶装置の駆動方法。
【請求項６】
前記Ｐ型ウェルには、前記選択トランジスタを挟んで前記中間拡散層と対向するようにソース拡散層がさらに形成されている、請求項４記載の不揮発性半導体記憶装置の駆動方法。
【請求項７】
前記不揮発性半導体記憶装置は、各メモリセルのメモリトランジスタに設けられた制御ゲート電極に前記第１極性の第１電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線をさらに具備している、請求項１記載の不揮発性半導体記憶装置の駆動方法。
【請求項８】
半導体基板の表面に形成されたウェルと、
前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、
各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタとを含んでおり、
前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、
前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、
前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでおり、
垂直方向に沿って配置された各メモリセルにそれぞれ設けられたメモリトランジスタに接続されるように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線と、
Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極へ電子を蓄積する書き込み動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目の各メモリトランジスタに接続された各ビット線に、前記Ｋ行目の各メモリセルのそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する電圧印加手段とをさらに具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲート電極及び制御ゲート電極の積層ゲート電極を有する浮遊ゲート電極型不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置に関する
【０００２】
【従来の技術】
近年、大容量かつ低電圧駆動が可能なフラッシュメモリーが求められている。フラッシュメモリーを大容量化するためには、微細化によって１個のメモリトランジスタの面積を小さくする方法と、１個のメモリトランジスタに複数の情報を記憶する方法との２種類が考えられる。
【０００３】
近年、発明者らは、例えば特開平９−３３９５４８号公報に開示されているように２トランジスタ型フラッシュメモリーを提案した。この２トランジスタ型フラッシュメモリーは、低電圧・低消費電力特性に優れているので、特性面から見て、ＥＥＰＲＯＭとしての使用が可能である。以下、この２トランジスタ型フラッシュメモリーについて説明する。
【０００４】
図７は従来の不揮発性半導体記憶装置９０の構成を示す断面図であり、図８は不揮発性半導体記憶装置９０の構成を示す断面図である。不揮発性半導体記憶装置９０は、半導体基板１４を備えている。半導体基板１４の上には、ウェル７が形成されている。ウェル７は、半導体基板１４の上に形成された深いＮ型ウェル１２と深いＮ型ウェル１２の上に形成されたＰ型ウェル８とを含んでいる。
【０００５】
ウェル７の上には、Ｎ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセル９６が設けられている。各メモリセル９６は、Ｐ型ウェル８の上に形成されたメモリトランジスタ９４と選択トランジスタ９５とを含んでいる。メモリトランジスタ９４と選択トランジスタ９５との間には、Ｐ型ウェル８の表面に露出するように中間拡散層９が形成されている。メモリトランジスタ９４に対して中間拡散層９の反対側には、ドレイン拡散層１０がＰ型ウェル８の表面に露出するように形成されている。選択トランジスタ９５に対して中間拡散層９の反対側には、ソース拡散層１１がＰ型ウェル８の表面に露出するように形成されている。
【０００６】
メモリトランジスタ９４は、電荷を蓄積するための浮遊ゲート電極９１と、電荷に関連するトンネル電流を流すために浮遊ゲート電極９１とＰ型ウェル８との間に形成されたゲート絶縁膜９３と、浮遊ゲート電極９１を挟んでゲート絶縁膜９３と対向するように形成された制御ゲート電極９２とを含んでいる。浮遊ゲート電極９１と制御ゲート電極９２との間には電極間絶縁膜１５が形成されている。
【０００７】
不揮発性半導体記憶装置９０は、各メモリセル９６のメモリトランジスタ９４に設けられた制御ゲート電極９２に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線Ｍ．Ｗ−０、１、２、…と、各メモリセル９６の選択トランジスタ９５に設けられた制御ゲート電極に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のセレクト・ワード線Ｓ．Ｗ−０，１，２、…と、水平方向に並んでいるメモリセル９６に形成されたソース拡散層１１に接続されたソース線Ｓ−０、１、２、…と、垂直方向に並んでいるメモリセル９６に形成されたドレイン拡散層１０に接続するように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線Ｂ−０、１、２、…とを備えている。
【０００８】
このように構成された不揮発性半導体記憶装置９０の動作を説明する。図９は、不揮発性半導体記憶装置９０の動作を説明するための断面図である。
【０００９】
不揮発性半導体記憶装置９０が動作するための電源電圧は、２．５ボルト（Ｖ）になっている。まず、メモリ・ワード線Ｍ．Ｗ−０、１、２に−９．０ボルト（Ｖ）の電圧を印加し、Ｐ型ウェル（ＰＷ）に＋９．０ボルト（Ｖ）の電圧を印加すると、すべてのメモリトランジスタ９４の制御ゲート電極９２とチャネルの表面との間の電位差が１８ボルト（Ｖ）となる。このため、図９に示すように、メモリトランジスタ９４の浮遊ゲート電極９１とメモリトランジスタ９４のチャネルの表面との間における全領域にトンネル電流が流れる。従って、浮遊ゲート電極９１中の電子が除去されて、メモリトランジスタ９４のしきい値電圧は約−４．０ボルト（Ｖ）となる。なお、選択トランジスタ９５のしきい値電圧は約０．６ボルト（Ｖ）に設定している。
【００１０】
セレクト・ワード線Ｓ．Ｗ−０、１、２は、電源電圧である２．５ボルト（Ｖ）に設定している。選択トランジスタ９５のゲート絶縁膜（厚み約１０ナノメータ（ｎｍ））に作用する電界を緩和するためである。なお、ソース線とビット線にはＰ型ウェル３と同電位の電圧を印加してもよい。
【００１１】
次に、書き込み方法について説明する。図１０は従来の不揮発性半導体記憶装置９０の書き込み動作を説明するための回路図であり、図１１は不揮発性半導体記憶装置９０の書き込み動作を説明するための断面図である。
【００１２】
図１０では、ビット線Ｂ−１とメモリ・ワード線Ｍ．Ｗ−１とに接続されているメモリセル９６を一つ選択して書込んでいる。図１０のように、選択的に書込むメモリセル９６に接続されたメモリ・ワード線Ｍ．Ｗ−１に＋９ボルト（Ｖ）の電圧を印加し、セレクト・ワード線Ｓ．Ｗ−１に−５．０ボルト（Ｖ）の電圧を印加し、ビット線Ｂ−１に−５．０ボルト（Ｖ）の電圧を印加して、Ｐ型ウェル（ＰＷ）に−５．０ボルト（Ｖ）の電圧を印加する。以上の設定によって、選択したメモリトランジスタ９４の制御ゲート電極９２とチャネルの表面との間の電位差が１４．０ボルト（Ｖ）となる。このため、図１１に示すように、メモリトランジスタ９４の浮遊ゲート電極９１とメモリトランジスタ９４のチャネルの表面との間における全領域にトンネル電流が流れる。従って、浮遊ゲート電極９１中へ電子が注入される。その結果、メモリトランジスタ９４のしきい値電圧は約２ボルト（Ｖ）となる。
【００１３】
さらに、非選択セルの誤書込みを防止するために、ビット線Ｂ−０、２、３に０ボルト（Ｖ）の電圧を印加する。この設定により、非選択セルに設けられたメモリトランジスタ９４の制御ゲート電極９２とチャネルの表面との間の電位差を、最大９．０ボルト（Ｖ）に抑えることができる。このため、非選択セルへの誤書込みを防止することができる。
【００１４】
次に、読み出し方法を説明する。図１２は不揮発性半導体記憶装置９０の読み出し動作を説明するための回路図であり、図１３は不揮発性半導体記憶装置９０の読み出し動作を説明するための断面図であり、図１４は不揮発性半導体記憶装置９０における閾値電圧の分布を示すグラフである。
【００１５】
図１２では、ビット線Ｂ−１とメモリ・ワード線Ｍ．Ｗ−１とに接続されているメモリセル９６を一つ選択して読み出している。各メモリセル９６に接続されたメモリ・ワード線Ｍ．Ｗ−０，１，２には全て０ボルト（Ｖ）の電圧を印加し、セレクト・ワード線Ｓ．Ｗ−１に２．５ボルト（Ｖ）の電圧を印加し、ビット線Ｂ−１に１ボルト（Ｖ）の電圧を印加して、Ｐ型ウェル（ＰＷ）に０ボルト（Ｖ）の電圧を印加する。以上の設定によって、選択したメモリトランジスタ９４が消去状態（ＶＴ＝−４ボルト（Ｖ））の場合は、図１３に示すように、ソース拡散層１１から中間拡散層９を通ってドレイン拡散層１０へ電流が流れ、選択したメモリトランジスタ９４が書込み状態（ＶＴ＝２ボルト（Ｖ））の場合は、電流が流れないので、図１４に示すように記憶状態を判定することができる。
【００１６】
図１５は従来の他の不揮発性半導体記憶装置９０Ａの構成を示す回路図であり、図１６は従来のさらに他の不揮発性半導体記憶装置９０Ｂの構成を示す回路図である。メモリセルアレイ９６の配線構成は、図７に示す配線構成に限定されるものではなく、図１５および図１６に示すように構成してもよい。これらの配線構成においても消去方法はほぼ同一なので、ここではその説明を省略する。
【００１７】
【特許文献１】
特開平９−３３９５４８号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、前述した従来の２トランジスタ型フラッシュメモリーの書込方法では、１個のメモリトランジスタ９４の取り得るしきい値は「高」または「低」の２種類のみしかない。このため、メモリセルアレイ全体としても２値のみの情報しか記憶することができないという課題を有していた。
【００１９】
本発明の目的は、３値以上の複数種類の情報を記憶することができる不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置の駆動方法は、半導体基板の表面に形成されたウェルと、前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタとを含んでおり、前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでおり、垂直方向に沿って配置された各メモリセルにそれぞれ設けられたメモリトランジスタに接続されるように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線をさらに具備する不揮発性半導体記憶装置の駆動方法であって、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極へ電子を蓄積する書き込み動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目の各メモリトランジスタに接続された各ビット線に、前記Ｋ行目の各メモリセルのそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する工程を包含することを特徴とする。
【００２１】
本発明に係る不揮発性半導体記憶装置は、半導体基板の表面に形成されたウェルと、前記ウェルの上にＮ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセルとを具備しており、各メモリセルは、メモリトランジスタと、前記メモリトランジスタと前記ウェルを介して接続された選択トランジスタとを含んでおり、前記メモリトランジスタは、電荷を蓄積するための浮遊ゲート電極と、前記電荷に関連するトンネル電流を流すために前記浮遊ゲート電極と前記ウェルとの間に形成されたゲート絶縁膜と、前記浮遊ゲート電極を挟んで前記ゲート絶縁膜と対向するように形成された制御ゲート電極とを含んでおり、垂直方向に沿って配置された各メモリセルにそれぞれ設けられたメモリトランジスタに接続されるように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線と、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極へ電子を蓄積する書き込み動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目の各メモリトランジスタに接続された各ビット線に、前記Ｋ行目の各メモリセルのそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する電圧印加手段とをさらに具備することを特徴とする。
【００２２】
【発明の実施の形態】
本実施の形態に係る不揮発性半導体記憶装置の駆動方法においては、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極へ電子を蓄積する書き込み動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目の各メモリトランジスタに接続された各ビット線に、前記Ｋ行目の各メモリセルのそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する。このため、３値以上の複数の情報を記憶することができる不揮発性半導体記憶装置の駆動方法を得ることができる。
【００２３】
前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に印加される前記第１極性の第１電圧は、正電圧であり、前記ウェルに印加される前記第２極性の第２電圧は、負電圧であり、前記Ｋ行目の各メモリトランジスタに接続された各ビット線に印加される前記互いに異なる大きさの電圧は、４種類の書き込みデータを前記複数のメモリセルのそれぞれに１種類ずつ書き込むように、前記負電圧と、前記負電圧よりも高い第３電圧と、前記第３電圧よりも高い第４電圧と、前記第４電圧よりも高い第５電圧とを含んでいることが好ましい。
【００２４】
前記ウェルは、前記半導体基板の表面に形成された深いＮ型ウェルと、前記深いＮ型ウェルの上に形成されたＰ型ウェルとを含んでいることが好ましい。
【００２５】
前記Ｐ型ウェルには、前記メモリトランジスタと前記選択トランジスタとを電気的に接続するための中間拡散層が形成されていることが好ましい。
【００２６】
前記Ｐ型ウェルには、前記メモリトランジスタを挟んで前記中間拡散層と対向するようにドレイン拡散層がさらに形成されていることが好ましい。
【００２７】
前記Ｐ型ウェルには、前記選択トランジスタを挟んで前記中間拡散層と対向するようにソース拡散層がさらに形成されていることが好ましい。
【００２８】
前記不揮発性半導体記憶装置は、各メモリセルのメモリトランジスタに設けられた制御ゲート電極に前記第１極性の第１電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線をさらに具備していることが好ましい。
【００２９】
本実施の形態に係る不揮発性半導体記憶装置においては、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセルの前記メモリトランジスタに設けられた前記浮遊ゲート電極へ電子を蓄積する書き込み動作を実行するように、前記Ｋ行目の各メモリトランジスタに設けられた制御ゲート電極に第１極性の第１電圧を印加し、前記ウェルに第２極性の第２電圧を印加し、前記Ｋ行目の各メモリトランジスタに接続された各ビット線に、前記Ｋ行目の各メモリセルのそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する電圧印加手段が設けられている。このため、３値以上の複数の情報を記憶することができる不揮発性半導体記憶装置を得ることができる。
【００３０】
以下、図面を参照して本発明の実施の形態を説明する。
【００３１】
図１は本実施の形態に係る不揮発性半導体記憶装置１００の構成を示す回路図であり、図２は不揮発性半導体記憶装置１００の構成を示す断面図である。
【００３２】
不揮発性半導体記憶装置１００は、半導体基板１４を備えている。半導体基板１４の上には、ウェル７が形成されている。ウェル７は、半導体基板１４の上に形成された深いＮ型ウェル１２と深いＮ型ウェル１２の上に形成されたＰ型ウェル８とを含んでいる。
【００３３】
ウェル７の上には、Ｎ行×Ｍ列（ＮおよびＭは、２以上の整数）のマトリックス状に配置された複数のメモリセル６が設けられている。各メモリセル６は、Ｐ型ウェル８の上に形成されたメモリトランジスタ４と選択トランジスタ５とを含んでいる。メモリトランジスタ４と選択トランジスタ５との間には、Ｐ型ウェル８の表面に露出するように中間拡散層９が形成されている。メモリトランジスタ９４に対して中間拡散層９の反対側には、ドレイン拡散層１０がＰ型ウェル８の表面に露出するように形成されている。選択トランジスタ５に対して中間拡散層９の反対側には、ソース拡散層１１がＰ型ウェル８の表面に露出するように形成されている。
【００３４】
メモリトランジスタ４は、電荷を蓄積するための浮遊ゲート電極１と、電荷に関連するトンネル電流を流すために浮遊ゲート電極１とＰ型ウェル８との間に形成されたゲート絶縁膜３と、浮遊ゲート電極１を挟んでゲート絶縁膜３と対向するように形成された制御ゲート電極２とを含んでいる。浮遊ゲート電極１と制御ゲート電極２との間には電極間絶縁膜１５が形成されている。
【００３５】
不揮発性半導体記憶装置１００は、各メモリセル６のメモリトランジスタ４に設けられた制御ゲート電極２に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のメモリワード線Ｍ．Ｗ−０、１、２、…と、各メモリセル６の選択トランジスタ５に設けられた制御ゲート電極に電圧を印加するために、それぞれが所定の間隔を空けて水平方向に沿って配置された複数のセレクト・ワード線Ｓ．Ｗ−０，１，２、…と、水平方向に並んでいるメモリセル６に形成されたソース拡散層１１に接続されたソース線Ｓ−０、１、２、…と、垂直方向に並んでいるメモリセル６に形成されたドレイン拡散層１０に接続するように、それぞれが所定の間隔を空けて垂直方向に沿って配置された複数のビット線Ｂ−０、１、２、…を備えている。
【００３６】
図３は、不揮発性半導体記憶装置１００に設けられたメモリトランジスタ４の構成を示すＸ方向に沿った断面図である。メモリトランジスタ４に設けられた浮遊ゲート電極は、素子分離絶縁膜１６によって各メモリトランジスタ４毎に分離されている。
【００３７】
図４は、不揮発性半導体記憶装置１００に設けられた選択トランジスタ５の構成を示すＸ方向に沿った断面図である。選択トランジスタ５の浮遊ゲート電極１ＡはＸ方向に隣接する各選択トランジスタ５を横断して連続しており、一定の長さ毎に、素子分離絶縁膜１６上で図示しない金属配線などを用いて制御ゲート電極２Ａと電気的に短絡されているか、オープン状態になっている。
【００３８】
このように構成された不揮発性半導体記憶装置１００の多値書込み動作を説明する。
【００３９】
書込みは１ページ単位によって実施される。１ページは１本のワード線によって構成されている。１ワード線に５１２ビットのメモリセル６が接続されている場合、１ページは５１２ビットになる。図１では、メモリ・ワード線Ｍ．Ｗ−１にデータを書込む例を示している。
【００４０】
メモリ・ワード線Ｍ．Ｗ−１に＋９ボルト（Ｖ）の電圧を印加し、Ｐ型ウェル（ＰＷ）に−５．０ボルト（Ｖ）の電圧を印加する。さらに、ビット線Ｂ−０、１、２および３には、書込もうとする値に応じて、−５．０ボルト（Ｖ）、−３．５ボルト（Ｖ）、−２．０ボルト（Ｖ）および０．０ボルト（Ｖ）の電圧をそれぞれ印加する。以上の設定により、メモリ・ワード線Ｍ．Ｗ−１に接続され、かつ、ビット線Ｂ−０、１、２および３に接続された各メモリセル６のしきい値電圧は、それぞれ、３．０ボルト（Ｖ）、１．５ボルト（Ｖ）、０ボルト（Ｖ）および−２ボルト（Ｖ）になる。
【００４１】
このようにビット線電圧としきい値電圧が正比例するのは、書き込み動作に用いたＦＮトンネル電流の性質による。
【００４２】
図５は、不揮発性半導体記憶装置１００におけるしきい電圧の分布を示すグラフである。前述したしきい値電圧は、図５に示すように分布する。
【００４３】
ここで、非選択のメモリワード線の電位はＰＷ電位（−５．０ボルト（Ｖ））に近いほうが望ましいが、実効的に書込まれないとみなされる電位を印加すればよい。本実施の形態では、−２．５ボルト（Ｖ）の電圧を印加している。
以上の電圧印加条件により、多値書込みを実現することができる。
【００４４】
図６は、不揮発性半導体記憶装置１００の読み出し動作を説明するための回路図である。
【００４５】
前述した従来技術との違いは、メモリ・ワード線Ｍ．Ｗ−１に電圧を印加している点である。この図６においては、ビット線Ｂ−１とメモリ・ワード線Ｍ．Ｗ−１とに接続されているメモリセル６を一つ選択して読み出している。図６に示すように、メモリ・ワード線Ｍ．Ｗ−１には＋２．５ボルト（Ｖ）の電圧を印加し、他のメモリセルのメモリ・ワード線Ｍ．Ｗ−０、２には全て０ボルト（Ｖ）の電圧を印加し、セレクト・ワード線Ｓ．Ｗ−１には２．５ボルト（Ｖ）の電圧を印加し、他のセレクト・ワード線Ｓ．Ｗ−０、２には０ボルト（Ｖ）の電圧を印加し、ビット線Ｂ−１には１ボルト（Ｖ）の電圧を印加し、他のビット線Ｂ−０、２、３はＯＰＥＮ状態として、Ｐ型ウェル（ＰＷ）に０ボルト（Ｖ）の電圧を印加する。
【００４６】
以上の設定により、選択したメモリトランジスタ４のみを導通させることができる。この選択したメモリトランジスタ４にあらかじめ記憶したしきい値に応じて、図５に示す“００”、“０１”、“１０”および“１１”のそれぞれに対応した読み出し電流、すなわちデータを読み出すことが可能となる。
【００４７】
このように、このメモリ・ワード線に印加する電圧を調整することによって、各しきい値電圧に対応するメモリセルからの読み出し電流が得られるため、４種類のしきい値電圧を検知することが可能になる。
【００４８】
なお、従来の技術において図１５および図１６を参照して前述した不揮発性半導体記憶装置の構成に対しても本発明を適用することができる。
【００４９】
また、印加する電圧値に関しても前述した値は一例であり、他の値でもよい。
【００５０】
さらに、読み出し時に用いる比較用メモリセルを、各ページ毎に用意すれば、読み出しに関するマージンを持たせることができる。
【００５１】
以上のように本実施の形態によれば、Ｋ行目（Ｋは、１≦Ｋ≦Ｎを満足する整数）に配置された各メモリセル６のメモリトランジスタ４に設けられた浮遊ゲート電極１へ電子を蓄積する書き込み動作を実行するように、Ｋ行目の各メモリトランジスタ４に設けられた制御ゲート電極２に第１極性の第１電圧を印加し、ウェル７に第２極性の第２電圧を印加し、Ｋ行目の各メモリトランジスタ４に接続された各ビット線Ｂ−０、Ｂ−１、Ｂ−２およびＢ−３に、Ｋ行目の各メモリセル６のそれぞれが所望する書き込みデータに応じて、互いに異なる大きさの電圧を印加する。このため、３値以上の複数の情報を記憶することができる不揮発性半導体記憶装置の駆動方法を得ることができる。
【００５２】
【発明の効果】
以上のように本発明によれば、３値以上の複数種類の情報を記憶することができる不揮発性半導体記憶装置の駆動方法および不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図
【図２】本実施の形態に係る不揮発性半導体記憶装置の構成を示す断面図
【図３】本実施の形態に係る不揮発性半導体記憶装置の構成を示す他の断面図
【図４】本実施の形態に係る不揮発性半導体記憶装置の構成を示すさらに他の断面図
【図５】本実施の形態に係る不揮発性半導体記憶装置における閾値電圧の分布を示すグラフ
【図６】本実施の形態に係る不揮発性半導体記憶装置の動作を説明するための回路図
【図７】従来の不揮発性半導体記憶装置の構成を示す回路図
【図８】従来の不揮発性半導体記憶装置の構成を示す断面図
【図９】従来の不揮発性半導体記憶装置の動作を説明するための断面図
【図１０】従来の不揮発性半導体記憶装置の他の動作を説明するための回路図
【図１１】従来の不揮発性半導体記憶装置の他の動作を説明するための断面図
【図１２】従来の不揮発性半導体記憶装置のさらに他の動作を説明するための回路図
【図１３】従来の不揮発性半導体記憶装置のさらに他の動作を説明するための断面図
【図１４】従来の不揮発性半導体記憶装置における閾値電圧の分布を示すグラフ
【図１５】従来の他の不揮発性半導体記憶装置の構成を示す回路図
【図１６】従来のさらに他の不揮発性半導体記憶装置の構成を示す回路図
【符号の説明】
１  浮遊ゲート電極
２  制御ゲート電極
３  ゲート絶縁膜
４  メモリトランジスタ
５  選択トランジスタ
６  メモリセル
７  ウェル
８  Ｐ型ウェル
９  中間拡散層
１０  ドレイン拡散層
１１  ソース拡散層
１２  Ｎ型ウェル
１３  メモリワード線
１４  半導体基板
１５  電極間絶縁膜
１６  素子分離絶縁膜
【図１】
2004310815.tif 000003
【図２】
2004310815.tif 000004
【図３】
2004310815.tif 000005
【図４】
2004310815.tif 000006
【図５】
2004310815.tif 000007
【図６】
2004310815.tif 000008
【図７】
2004310815.tif 000009
【図８】
2004310815.tif 000010
【図９】
2004310815.tif 000011
【図１０】
2004310815.tif 000012
【図１１】
2004310815.tif 000013
【図１２】
2004310815.tif 000014
【図１３】
2004310815.tif 000015
【図１４】
2004310815.tif 000016
【図１５】
2004310815.tif 000017
【図１６】
2004310815.tif 000018