(57)【要約】【課題】専用の製造工程を必要とせずＭＴＪメモリセルの製造工程で並行して作製可能なプログラム素子を備えた薄膜磁性体記憶装置を提供することである。【解決手段】プログラム素子１８０は、ノード１９０および１９５の間に電気的に接続された、磁性体層１６０♯を有する。磁性体層１６０♯の少なくとも一部は、外部からのレーザ光照射によって溶断可能であるように設計されたリンク部１８５を構成する。磁性体層１６０♯は、ＭＴＪメモリセル中のトンネル磁気抵抗素子と同一層に同一構造で設けられる。磁性体層１６０♯とノード１９０、１９５の間の電気的コンタクトも、ＭＴＪメモリセルにおける、トンネル磁気抵抗素子と、ノード１９０および１９５のぞれぞれと同一の金属配線層に設けられた配線との間の電気的コンタクトと同様の構造を有する。【選択図】        図９
2004247600.tif 000002
【特許請求の範囲】
【請求項１】
ランダムアクセス可能な複数の磁気メモリセルと、
固定的に情報を記憶するプログラム素子とを備え、
前記複数の磁気メモリセルの各々は、複数の層から構成された導電性磁性体膜を含み、
前記プログラム素子は、第１および第２のノード間に電気的に接続された、外部入力によって溶断可能なリンク部を含み、
前記リンク部は、前記導電性磁性体膜を構成する前記複数の層のうちの少なくとも一部と同一の層によって構成される、薄膜磁性体記憶装置。
【請求項２】
前記導電性磁性体膜は、
トンネル磁気接合を有する磁気抵抗素子を形成する第１の層と、
前記磁気抵抗素子を他の配線と接続するためのビアコンタクトを形成する第２の層と、
前記磁気抵抗素子を他の配線と接続するための引出し配線を形成する第３の層とを含み、
前記リンク部は、前記第１の層と同一の層を有する、請求項１記載の薄膜磁性体記憶装置。
【請求項３】
前記導電性磁性体膜は、
トンネル磁気接合を有する磁気抵抗素子を形成する第１の層と、
前記磁気抵抗素子を他の配線と接続するためのビアコンタクトを形成する第２の層と、
前記磁気抵抗素子を他の配線と接続するための引出し配線を形成する第３の層とを含み、
前記リンク部は、前記第３の層と同一の層を有する、請求項１記載の薄膜磁性体記憶装置。
【請求項４】
前記第１および第２のノードのそれぞれと前記リンク部との間の電気的コンタクト構造は、前記第１および第２のノードのそれぞれと同一配線層に設けられた他のノードと各前記磁気メモリセルとの間の電気的コンタクト構造と同様である、請求項１記載の薄膜磁性体記憶装置。
【請求項５】
前記導電性磁性体膜は、
トンネル磁気接合を有する磁気抵抗素子を形成する第１の層と、
前記磁気抵抗素子を他の配線と接続するためのビアコンタクトを形成する第２の層と、
前記磁気抵抗素子を他の配線と接続するための引出し配線を形成する第３の層とを含み、
前記第１および第２のノードのそれぞれと前記リンク部との間の電気的コンタクト構造は、前記第１の層と同一の層を有する、請求項４記載の薄膜磁性体記憶装置。
【請求項６】
前記リンク部は、外部からのレーザ光照射によって溶断される、請求項１記載の薄膜磁性体記憶装置。
【請求項７】
ランダムアクセス可能な複数の磁気メモリセルと、
固定的に情報を記憶するプログラム回路とを備え、
前記複数の磁気メモリセルの各々は、導電性磁性体膜および絶縁膜を含む複数の層で構成されて、かつ磁気的に書込まれたデータに応じて抵抗が変化するトンネル磁気抵抗素子を含み、
前記プログラム回路は、
第１および第２のノードの間に接続された、前記トンネル磁気抵抗素子と同様に前記複数の層で構成された第１のプログラム素子と、
前記第１および第２のノード間の抵抗に応じて前記情報を読出す増幅部と、
前記第１のプログラム素子を構成する前記複数の層のうちの前記絶縁膜を絶縁破壊可能な電圧ストレスを、必要に応じて前記第１および第２のノード間に印加する第１の破壊電圧印加部とを含み、
前記第１のプログラム素子を構成する前記複数の層の上層側および下層側は、前記第１および第２のノードの一方ずつとそれぞれ電気的に接続され、
前記第１のプログラム素子は、第１および第２のノード間に電気的に接続された部分の少なくとも一部を外部入力によって溶断可能な形状を有する、薄膜磁性体記憶装置。
【請求項８】
前記プログラム回路は、さらに、
第３のノードおよび前記第２のノードの間に接続された、前記トンネル磁気抵抗素子と同様に前記複数の層で構成された第２のプログラム素子と、
前記第２のプログラム素子を構成する前記複数の層のうちの前記絶縁膜を絶縁破壊可能な電圧ストレスを、必要に応じて前記第２および第３のノード間に印加する第２の破壊電圧印加部とを含み、
前記第２のプログラム素子を構成する前記複数の層の上層側および下層側は、前記第２および第３のノードの一方ずつとそれぞれ電気的に接続され、
前記第２のプログラム素子は、前記第２および第３のノード間に電気的に接続された部分の少なくとも一部を外部入力によって溶断可能な形状を有し、
前記増幅部は、前記第１および第２のノード間の抵抗と、前記第２および第３のノード間との抵抗との比較に応じて、前記情報を読出す、請求項７記載の薄膜磁性体記憶装置。
【請求項９】
前記外部入力は、前記薄膜磁性体記憶装置のパッケージング工程前に印加可能なレーザ光照射であり、
前記絶縁膜を破壊するための前記電圧ストレスは、前記薄膜磁性体記憶装置の前記パッケージング工程の後に印加される、請求項７または８記載の薄膜磁性体記憶装置。
【請求項１０】
ランダムアクセス可能な複数の磁気メモリセルと、
固定的に情報を記憶するプログラム回路とを備え、
前記複数の磁気メモリセルの各々は、導電性磁性体膜および絶縁膜を含む複数の層で構成されて、かつ、磁気的に書込まれたデータに応じて抵抗が変化するトンネル磁気抵抗素子を含み、
前記プログラム回路は、
前記トンネル磁気抵抗素子と同様に前記複数の層で構成された第１のプログラム素子と、
前記第１のプログラム素子および第１のノードと電気的に接続された第１のプログラム配線と、
前記第１のプログラム素子に対して磁気的にデータを書込むための電流を前記第１のプログラム配線へ供給するための第１の電流駆動部と、
前記第１のノードおよび第２のノード間の抵抗に応じて、前記情報を読出す増幅部とを含み、
前記第１のプログラム素子を構成する前記複数の層の上層側および下層側は、前記第１のプログラム配線および前記第２のノードの一方ずつとそれぞれ電気的に接続され、
前記第１のプログラム配線の少なくとも一部は、外部入力によって溶断可能である、薄膜磁性体記憶装置。
【請求項１１】
前記プログラム回路は、さらに、
前記トンネル磁気抵抗素子と同様に前記複数の層で構成された第２のプログラム素子と、
前記第２のプログラム素子および第３のノードと電気的に接続された第２のプログラム配線と、
前記第２のプログラム素子に対して磁気的にデータを書込むための電流を前記第２のプログラム配線へ供給するための第２の電流駆動部とを含み、
前記第２のプログラム素子を構成する前記複数の層の上層側および下層側は、前記第２のプログラム配線および前記第２のノードの一方ずつとそれぞれ電気的に接続され、
前記第２のプログラム配線の少なくとも一部は、外部入力によって溶断可能であり、
前記増幅部は、前記第１および第２のノード間の抵抗と、前記第２および第３のノード間との抵抗との比較に応じて前記情報を読出す、請求項１０記載の薄膜磁性体記憶装置。
【請求項１２】
前記外部入力は、外部からのレーザ光照射を含む、請求項１０または１１記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合を有するメモリセルおよび固定的に情報を記憶するためのプログラム素子を備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータ記憶が可能な記憶装置として、磁気ランダムアクセスメモリデバイス（ＭＲＡＭデバイス）が注目されている。ＭＲＡＭデバイスは、半導体集積回路上に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能なメモリデバイスである。
【０００３】
特に、磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体で構成されたメモリセル（以下、「ＭＴＪメモリセル」とも称する）を用いることによって、ＭＲＡＭデバイスの性能が向上することが発表されている。ＭＴＪメモリセルは、データ書込電流によって生じた磁界によって、書込データに応じた方向に磁化されてデータ記憶を実行する（たとえば、非特許文献１を参照）。
【０００４】
一方、記憶装置には、冗長救済に必要な情報や内部電圧のチューニング情報等が固定的に記憶する目的で、ヒューズ素子に代表されるプログラム素子が一般的に設けられる。ＭＲＡＭデバイスにおいては、各メモリセルにおいて不揮発的なデータ記憶が可能であるので、余剰のＭＴＪメモリセルによってこのようなプログラム素子を構成することも可能である。
【０００５】
あるいは、磁気トンネル接合を構成する絶縁膜に着目して、当該絶縁膜を絶縁破壊することによって、情報を固定的にプログラムする構成も開示されている（たとえば特許文献１）。
【０００６】
【特許文献１】
特開２００２−１１７６８４号公報（第２図，第４−第５頁）
【０００７】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ  Ｓｃｈｅｕｅｒｌｅｉｎ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００  ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ＴＡ７．２），ｐ．１２８−１２９。
【０００８】
【発明が解決しようとする課題】
しかしながら、余剰のＭＴＪメモリセルを用いてプログラム素子を構成する場合には、ウェハプロセス終了後にバーンイン工程やパッケージング工程などを経て出荷に至るまでの熱処理工程中に、ＭＴＪメモリセルに記憶されたデータが消失するおそれがある。
【０００９】
より安定的に情報を記憶可能なプログラム素子としては、ウェハ状態でレーザ光照射によって溶断可能なヒューズ素子が知られている。しかし、ＭＲＡＭデバイスは、通常のメモリデバイスと比較して、ＭＴＪメモリセルを形成するために専用の成膜および加工工程が必要となるので、それ以外の工程数については、なるべく削減することが求められている。したがって、ヒューズ素子を作製する場合にも、専用の製造工程が必要とならないことが望ましい。
【００１０】
また、メモリデバイスの試験は、ウェハ状態やパッケージ状態等で都度実行される。したがって、これらの複数の試験結果に基いて、累積的に情報をプログラム可能なプログラム素子が望まれている。
【００１１】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、専用の製造工程を必要とせずＭＴＪメモリセルの製造工程で並行して作製可能なプログラム素子、ならびに、当該プログラム素子を用いて複数の工程にわたって累積的に情報をプログラム可能なプログラム回路を備えた薄膜磁性体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、ランダムアクセス可能な複数の磁気メモリセルと、固定的に情報を記憶するプログラム素子とを備え、複数の磁気メモリセルの各々は、複数の層から構成された導電性磁性体膜を含み、プログラム素子は、第１および第２のノード間に電気的に接続された、外部入力によって溶断可能なリンク部を含み、リンク部は、導電性磁性体膜を構成する複数の層のうちの少なくとも一部と同一の層によって構成される。
【００１３】
この発明の他の構成に従う薄膜磁性体記憶装置は、ランダムアクセス可能な複数の磁気メモリセルと、固定的に情報を記憶するプログラム回路とを備え、複数の磁気メモリセルの各々は、導電性磁性体膜および絶縁膜を含む複数の層で構成されて、かつ磁気的に書込まれたデータに応じて抵抗が変化するトンネル磁気抵抗素子を含み、プログラム回路は、第１および第２のノードの間に接続された、トンネル磁気抵抗素子と同様に複数の層で構成された第１のプログラム素子と、第１および第２のノード間の抵抗に応じて情報を読出す増幅部と、第１のプログラム素子を構成する複数の層のうちの絶縁膜を絶縁破壊可能な電圧ストレスを、必要に応じて第１および第２のノード間に印加する第１の破壊電圧印加部とを含み、第１のプログラム素子を構成する複数の層の上層側および下層側は、第１および第２のノードの一方ずつとそれぞれ電気的に接続され、第１のプログラム素子は、第１および第２のノード間に電気的に接続された部分の少なくとも一部を外部入力によって溶断可能な形状を有する。
【００１４】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、ランダムアクセス可能な複数の磁気メモリセルと、固定的に情報を記憶するプログラム回路とを備え、複数の磁気メモリセルの各々は、導電性磁性体膜および絶縁膜を含む複数の層で構成されて、かつ、磁気的に書込まれたデータに応じて抵抗が変化するトンネル磁気抵抗素子を含み、プログラム回路は、トンネル磁気抵抗素子と同様に複数の層で構成された第１のプログラム素子と、第１のプログラム素子および第１のノードと電気的に接続された第１のプログラム配線と、第１のプログラム素子に対して磁気的にデータを書込むための電流を第１のプログラム配線へ供給するための第１の電流駆動部と、第１のノードおよび第２のノード間の抵抗に応じて情報を読出す増幅部とを含み、第１のプログラム素子を構成する複数の層の上層側および下層側は、第１のプログラム配線および第２のノードの一方ずつとそれぞれ電気的に接続され、第１のプログラム配線の少なくとも一部は、外部入力によって溶断可能である。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
【００１６】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１７】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応じてランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出動作およびデータ書込動作は、たとえば、外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。
【００１８】
ＭＲＡＭデバイス１は、アドレス信号ＡＤＤの入力を受けるアドレス端子２と、制御信号ＣＭＤおよびクロック信号ＣＬＫの入力を受ける制御信号端子３と、プログラム動作時に活性化される制御信号ＰＲＧの入力を受ける信号端子４ａと、制御信号ＣＭＤおよびクロック信号ＣＬＫに応答してＭＲＡＭデバイス１の全体動作を制御するためのコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。
【００１９】
メモリアレイ１０の構成については、後ほど詳細に説明するが、メモリアレイ１０は、アドレス信号ＡＤＤによって各々へランダムアクセス可能な、行列状に配置された複数の正規のＭＴＪメモリセル（以下、「正規メモリセル」とも称する）と、不良が生じた正規メモリセル（以下、「不良メモリセル」とも称する）を救済するためのスペアメモリセル（図示せず）とを含む。
【００２０】
正規メモリセルの不良救済は、所定の冗長救済区分を単位とした置換によって行なわれる。スペアメモリセルによって、各々が、不良メモリセルを含む冗長救済区分を置換するための複数の冗長回路（図示せず）が構成される。一般的に、冗長救済区分は、メモリセル行、メモリセル列あるいはデータＩ／Ｏ線単位に設定される。これらの場合において、各冗長回路は、スペア行、スペア列あるいはスペアＩ／Ｏ線に対応するスペアブロックにそれぞれ相当する。詳細は後程説明するが、本実施の形態においては、正規メモリセルの不良救済は、メモリセル列単位で実行されるものとする。
【００２１】
ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセル列（以下、単に「メモリセル列」とも称する）に対応してビット線ＢＬおよび／ＢＬが配置される。
【００２２】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、読出／書込制御回路５０，６０とを備える。
【００２３】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００２４】
ライトワード線ＷＷＬは、ワード線ドライバ３０が配置されるのとメモリアレイ１０を挟んで反対側の領域４０において、接地電圧Ｖｓｓと結合される。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列（以下、「選択列」とも称する）のビット線ＢＬおよび／ＢＬに対してデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００２５】
ＭＲＡＭデバイス１は、さらに、冗長プログラム回路１００を備える。冗長プログラム回路１００は、外部からのレーザ光照射によって溶断可能なプログラム素子を含み、当該プログラム素子によって、不良メモリセルが存在するメモリセル列（以下、「不良コラム」とも称する）を示すコラムアドレスに相当する不良アドレスを固定的に記憶する。後程詳細に説明するように、本実施の形態に従うプログラム素子は、専用の製造工程が必要とすることなく、ＭＴＪメモリセルを形成するための工程で並行して作製することができる。
【００２６】
冗長プログラム回路１００は、さらに、通常動作時において、コラムアドレスＣＡと、記憶する不良アドレスとを比較することによって、データ読出またはデータ書込対象として、不良コラムが選択されたかどうかを判定する。
【００２７】
コラムアドレスＣＡによって不良コラムが選択された場合には、冗長プログラム回路１００は、スペアメモリセルで構成された冗長回路に対するアクセスを指示するとともに、列デコーダ２５に対して、コラムアドレスＣＡで示されたメモリセル列に対するアクセスの停止を指示する。これにより、コラムアドレスＣＡで示されたメモリセル列に代えて、冗長回路を対象としたデータ読出またはデータ書込が実行される。
【００２８】
一方、コラムアドレスＣＡが不良アドレスと対応しない場合には、列デコーダ２５によって通常の列選択動作が実行されて、コラムアドレスＣＡで示されたメモリセル列を選択して、データ読出またはデータ書込が実行される。
【００２９】
次に、ＭＲＡＭデバイス１における冗長構成について説明する。
図２は、図１に示したメモリアレイ１０の構成を示す回路図である。
【００３０】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される正規メモリセルＭＣと、ｋ個（ｋ：自然数）の冗長回路ＲＤ１〜ＲＤｋとを含む。本実施の形態においては、メモリセル列単位で置換救済が実行されるので、冗長回路ＲＤ１〜ＲＤｋの各々はスペア列に相当する。なお、以下においては、冗長回路ＲＤ１〜ＲＤｋを総称して、冗長回路ＲＤとも称する。
【００３１】
メモリアレイ１０全体で見れば、同様の構成を有するＭＴＪメモリセルが、ｎ個のメモリセル行および（ｍ＋ｋ）個のメモリセル列にわたって配置されている。
【００３２】
なお、以下においては、正規メモリセルによるメモリセル列を、「正規メモリセル列」とも称し、冗長回路ＲＤ１〜ＲＤｋにそれぞれ対応するスペアメモリセルのメモリセル列を、「スペア列」とも称する。
【００３３】
メモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。正規メモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍが配置される。各ビット線対は、２本の相補なビット線から構成される。たとえば、ビット線対ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１から構成される。
【００３４】
スペアメモリセル列にそれぞれ対応して、スペアビット線対ＳＢＬＰ１〜ＳＢＬＰｋが配置される。各スペアビット線対は、ビット線対と同様に、２本の相補なビット線から構成される。たとえば、スペアビット線対ＳＢＬＰ１は、スペアビット線ＳＢＬ１および／ＳＢＬ１から構成される。
【００３５】
以下においては、ライトワード線、リードワード線、ビット線対、ビット線、スペアビット線対およびスペアビット線のそれぞれを総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬＰ、ＢＬ（／ＢＬ）、ＳＢＬＰおよびＳＢＬ（／ＳＢＬ）をそれぞれ用いて表記することとし、特定のライトワード線、リードワード線，ビット線対、ビット線、スペアビット線対およびスペアビット線を示す場合には、これら符号に添え字を付して、ＷＷＬ１、ＲＷＬ１、ＢＬＰ１、ＢＬ１（／ＢＬ１）、ＳＢＬＰ１およびＳＢＬ１（／ＳＢＬ１）のように表記する。
【００３６】
また、データ、信号および信号線の高電圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００３７】
ＭＴＪメモリセル、すなわち正規メモリセルＭＣおよびスペアメモリセルＳＭＣの各々は、直列に接続された、記憶データのレベルに応じて抵抗が変化するトンネル磁気抵抗素子ＴＭＲおよびアクセスゲートとして作用するアクセストランジスタＡＴＲを有する。
【００３８】
図３は、ＭＴＪメモリセルの構成およびデータ記憶原理を説明する概念図である。
【００３９】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００４０】
トンネル磁気抵抗素子ＴＭＲの抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００４１】
データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込磁界Ｈ（ＢＬ）およびＨ（ＷＷＬ）は、ビット線ＢＬおよびライトワード線ＷＷＬを流れるデータ書込電流によってそれぞれ発生される。特に、ビット線ＢＬ上のデータ書込電流は、書込データのレベルに応じて、＋Ｉｗおよび−Ｉｗのいずれかの方向に流される。
【００４２】
図４は、ＭＴＪメモリセルのデータ書込電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００４３】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ  Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ  Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、図１５に示したデータ書込磁界Ｈ（ＢＬ）およびＨ（ＷＷＬ）にそれぞれ対応する。
【００４４】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００４５】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００４６】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込時の動作点は、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００４７】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００４８】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４９】
データ読出時には、アクセストランジスタＡＴＲをターンオンさせることによって生じるトンネル磁気抵抗素子ＴＭＲの通過電流を、ビット線ＢＬを介して検知することにより、選択メモリセルの抵抗レベル、すなわち記憶データレベルを読出可能である。
【００５０】
図５は、ＭＴＪメモリセルの構造を示す断面図である。
図５を参照して、ＭＴＪメモリセルは、半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲと、導電性磁性体膜１０５とを含む。
【００５１】
アクセストランジスタＡＴＲは、半導体基板ＳＵＢ上の不純物領域１１０，１２０として形成されたソースおよびドレインを含む。アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。
【００５２】
不純物領域１１０は、接地電圧Ｖｓｓと接続されて、ソースとして作用する。また、不純物領域１２０は、金属配線層Ｍ１に設けられた金属配線１３５およびコンタクトホールに設けられたビアコンタクト１４０を介して、導電性磁性体膜１０５と電気的に接続されて、ドレインとして作用する。
【００５３】
リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要ははない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立的した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリカイド構造などを用いて形成される。一方、データ書込電流を流す必要があるライトワード線ＷＷＬおよびビット線ＢＬは、金属配線層Ｍ１およびＭ２をそれぞれ用いて形成される。
【００５４】
導電性磁性体膜１０５は、積層された、引出配線１５０、トンネル磁気抵抗素子ＴＭＲに相当するトンネル磁性体層１６０、およびビアコンタクト１７０を含む。引出配線１５０は、トンネル磁性体層１６０をビアコンタクト１４０と電気的に接続するために設けられる。ビアコンタクト１７０は、トンネル磁性体層１６０およびビット線ＢＬの間を電気的に接続する。引出配線１５０およびビアコンタクト１７０は金属膜で構成される。
【００５５】
図６は、トンネル磁性体層１６０の構造例を示す断面図である。
図６を参照して、トンネル磁性体層１６０は、下地層１６１として設けられるＮｉＦｅ膜およびＴａ膜と、ＩｒＭｎ膜で形成される反強磁性層１６２と、ＣｏＦｅ膜で形成される磁性体層１６３および１６５と、磁性体層１６３および１６５に挟まれた絶縁体層１６４（ＡｌＯｘ）と、ＮｉＦｅ膜で形成された磁性体層１６６と、Ｔａ膜で形成された保護層１６７とを含む。
【００５６】
磁性体層１６３は図３における固定磁化層ＦＬに相当し、磁性体層１６５，１６６は図３における自由磁化層ＶＬに相当し、絶縁体層１６４は図３におけるトンネルバリアＴＢに相当する。なお、図中のカッコ内には、各層の代表的な厚さの例が示されている。
【００５７】
再び図２を参照して、メモリアレイの構成を詳細に説明する。
正規メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方と接続される。たとえば、第１番目のメモリセル列に属する正規メモリセルについて説明すれば、第１行目の正規メモリセルは、ビット線／ＢＬ１と結合され、第２行目の正規メモリセルはビット線ＢＬ１と結合される。以下同様に、正規メモリセルおよびスペアメモリセルの各々は、奇数行において一方のビット線／ＢＬ１〜／ＢＬｍと接続され、偶数行において、他方のビット線ＢＬ１〜ＢＬｍと接続される。同様に、スペアメモリセルＳＭＣは、奇数行においてスペアビット線／ＳＢＬ１〜／ＳＢＬｋと接続され、偶数行において、スペアビット線ＳＢＬ１〜ＳＢＬｋと接続される。
【００５８】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍおよびスペアビット線ＳＢＬ１，／ＳＢＬ１〜ＳＢＬｋ，／ＳＢＬｋとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。
【００５９】
各ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄを有する。ダミー抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄの抵抗の和Ｒｄは、ＭＴＪメモリセルＭＣの記憶データのＨレベルおよびＬレベルにそれぞれ対応する抵抗ＲｍａｘおよびＲｍｉｎの中間値、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定される。ダミーアクセス素子ＡＴＲｄは、ＭＴＪメモリセルのアクセス素子と同様に、代表的には電界効果型トランジスタで構成される。したがって、以下においては、ダミーアクセス素子をダミーアクセストランジスタＡＴＲｄとも称する。
【００６０】
ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×（ｍ＋ｋ）列に配置される。ダミーリードワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１〜ＢＬｍおよびスペアビット線ＳＢＬ１〜ＳＢＬｋとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１〜／ＢＬｍおよびスペアビット線／ＳＢＬ１〜／ＳＢＬｋとそれぞれ結合される。以下においては、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２を総称して、単にダミーリードワード線ＤＲＷＬとも表記する。
【００６１】
さらに、ダミーメモリセルの行にそれぞれ対応して、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が配置される。なお、ダミー抵抗素子ＴＭＲｄの構造によっては、ダミーライトワード線の配置は不要となるが、メモリアレイ上での形状の連続性を確保して製造プロセスの複雑化を避けるために、ライトワード線ＷＷＬと同様に設計されたダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が設けられる。
【００６２】
データ読出時において、ワード線ドライバ３０は、行選択結果に応じて、各リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を選択的にＨレベル（電源電圧Ｖｃｃ１）に活性化する。具体的には、奇数行が選択されて、選択行の正規メモリセルおよびスペアメモリセルがビット線／ＢＬ１〜／ＢＬｍおよびスペアビット線／ＳＢＬ１〜／ＳＢＬｋと接続される場合には、ダミーリードワード線ＤＲＷＬ１がさらに活性化されて、ダミーメモリセル群が、ビット線ＢＬ１〜ＢＬｍおよびスペアビット線ＳＢＬ１〜ＳＢＬｋと接続される。偶数行が選択される場合には、選択行のリードワード線に加えて、ダミーリードワード線ＤＲＷＬ２が活性化される。
【００６３】
ワード線ドライバ３０は、データ書込時において、選択行のライトワード線ＷＷＬの一端を、電源電圧Ｖｃｃ２と結合する。これにより、選択行のライトワード線ＷＷＬ上に、ワード線ドライバ３０から領域４０へ向かう方向に、行方向のデータ書込電流Ｉｐを流すことができる。一方、非選択行のライトワード線は、ワード線ドライバ３０によって、接地電圧Ｖｓｓと結合される。
【００６４】
メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込およびデータ読出時の各々において、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【００６５】
さらに、スペアメモリセル列にそれぞれ対応して、スペアコラム選択線ＳＣＳＬ１〜ＳＣＳＬｋが設けられる。スペアコラムドライバＳＣＶ１〜ＳＣＶｋは、冗長プログラム回路１００からのスペアイネーブル信号ＳＥ１〜ＳＥｋにそれぞれ応答して、対応するスペアコラム選択線を選択状態（Ｈレベル）に活性化する。スペアイネーブル信号ＳＥ１〜ＳＥｋの生成については、後程詳細に説明する。
【００６６】
さらに、読出データおよび書込データを伝達するためのデータバス対ＤＢＰとが配置される。データバス対ＤＢＰは、互いに相補のデータバスＤＢおよび／ＤＢを含む。
【００６７】
読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍと、スペアメモリセル列にそれぞれ対応して設けられるスペアコラム選択ゲートＳＣＳＧ１〜ＳＣＳＧｋとを含む。
【００６８】
以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｍ、スペアコラム選択線ＳＣＳＬ１〜ＳＣＳＬｋ、コラム選択ゲートＣＳＧ１〜ＣＳＧｍおよびスペアコラム選択ゲートＳＣＳＧ１〜ＳＣＳＧｋをそれぞれ総称して、単に、コラム選択線ＣＳＬ、スペアコラム選択線ＳＣＳＬ、コラム選択ゲートＣＳＧおよびスペアコラム選択ゲートＳＣＳＧともそれぞれ称する。
【００６９】
各コラム選択ゲートＣＳＧは、データバスＤＢと対応するビット線ＢＬとの間に電気的に接続されるトランジスタスイッチと、データバス／ＤＢと対応するビット線／ＢＬとの間に電気的に接続されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、対応するコラム選択線ＣＳＬの電圧に応じてオン・オフする。すなわち、対応するコラム選択線ＣＳＬが選択状態（Ｈレベル）に活性化された場合には、各コラム選択ゲートＣＳＧは、データバスＤＢおよび／ＤＢを、対応するビット線ＢＬおよび／ＢＬとそれぞれ電気的に接続する。
【００７０】
各スペアコラム選択ゲートＳＣＳＧも、コラム選択ゲートＣＳＧと同様の構成を有し、対応するスペアコラム選択線ＳＣＳＬが選択状態（Ｈレベル）に活性化された場合に、対応するスペアビット線ＳＢＬおよび／ＳＢＬを、データバスＤＢおよび／ＤＢのそれぞれと電気的に接続する。
【００７１】
読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍ，６２−ｓ１〜６２−ｓｋおよび、制御ゲート６６−１〜６６−ｍ，６６−ｓ１〜６６−ｓｋを有する。読出／書込制御回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍおよびスペアビット線ＳＢＬ１，／ＳＢＬ１〜ＳＢＬｋ，／ＳＢＬｋと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂおよび６４−ｓ１ａ，６４−ｓ１ｂ〜６４−ｓｋａ，６４−ｓｋｂを有する。
【００７２】
以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍ，６２−ｓ１〜６２−ｓｋ、プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂおよび６４−ｓ１ａ，６４−ｓ１ｂ〜６４−ｓｋａ，６４−ｓｋｂならびに制御ゲート６６−１〜６６−ｍ，６６−ｓ１〜６６−ｓｋをそれぞれ総称して、短絡スイッチトランジスタ６２、プリチャージトランジスタ６４および制御ゲート６６とも称する。
【００７３】
各制御ゲート６６は、対応するコラム選択線ＣＳＬまたはスペアコラム選択線ＳＣＳＬと制御信号ＷＥとのＡＮＤ論理演算結果を出力する。したがって、データ書込動作時には、コラムアドレスＣＡに対応する選択列もしくはスペア列において、制御ゲート６６の出力が、Ｈレベルへ選択的に活性化される。
【００７４】
短絡スイッチトランジスタ６２は、対応する制御ゲート６６の出力にそれぞれ応答してオン／オフする。したがって、データ書込動作時には、コラムアドレスＣＡに対応する、選択列もしくはスペア列において、ビット線ＢＬおよび／ＢＬまたは、スペアビット線ＳＢＬおよび／ＳＢＬの一端同士は、短絡スイッチトランジスタ６２によって電気的に接続される。
【００７５】
各プリチャージトランジスタ６４は、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍおよびスペアビット線ＳＢＬ１，／ＳＢＬ１〜ＳＢＬｋ，／ＳＢＬｋの各々を接地電圧Ｖｓｓにプリチャージする。コントロール回路５によって生成されるビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。
【００７６】
次に、ＭＲＡＭデバイス１における列選択動作を説明する。すでに説明したように、列選択動作には、不良コラムを置換救済するための冗長制御が含まれる。
【００７７】
冗長プログラム回路１００は、冗長回路（スペア列）ＲＤ１〜ＲＤｋにそれぞれ対応して設けられる複数の冗長制御ユニットＲＰＵ（１）〜ＲＰＵ（ｋ）を含む。冗長制御ユニットＲＰＵ（１）〜ＲＰＵ（ｋ）は、不良アドレスＦＡＤ１〜ＦＡＤｋをそれぞれ内部に記憶することができる。第ｉ番目の冗長制御ユニットＲＰＵ（ｉ）は、選択列を示すためのｈビット（ｈ：自然数）のコラムアドレスＣＡが、プログラムされた不良アドレスＦＡＤｉと一致するかどうかを判定する。冗長制御ユニットＲＰＵ（ｉ）の構成およびそれに含まれるプログラム素子の構成については、後程詳細に説明する。
【００７８】
冗長制御ユニットＲＰＵ（ｉ）は、不良アドレスＦＡＤｉを固定的に記憶するとともに、コラムアドレスＣＡと対応する不良アドレスＦＡＤｉとが一致する場合に、対応するスペアイネーブル信号ＳＥｉをＨレベルに活性化する。コラムアドレスＣＡが不良アドレスＦＡＤ１〜ＦＡＤｋのいずれとも一致しない場合には、ノーマルイネーブル信号ＮＥがＨレベルへ活性化される。
【００７９】
列デコーダ２５は、ノーマルイネーブル信号ＮＥがＨレベルへ活性化さた場合には、コラムアドレスＣＡに応じた１本のコラム選択線ＣＳＬを活性化する。これに応答して、正規メモリセルに対するアクセスが実行される。
【００８０】
一方、ノーマルイネーブル信号ＮＥがＬレベルに非活性化された場合、すなわちコラムアドレスＣＡがいずれかの不良アドレスＦＡＤと一致する場合には、列デコーダ２５は、正規メモリセルに対応するコラム選択線ＣＳＬ１〜ＣＳＬｍの各々を非活性化する。一方、スペアイネーブル信号ＳＥ１〜ＳＥｋのいずれかの活性化に応答して、スペアコラム選択線ＳＣＳＬ１〜ＳＣＳＬｋの１本が活性化される。これにより、正規メモリセルに対するアクセスに代えて、スペアメモリセルへのアクセスが実行される。
【００８１】
図７は、ＭＲＡＭデバイス１における置換救済を説明するためのデータ読出動作およびデータ書込動作時の動作波形図である。
【００８２】
まず、データ書込時の動作について説明する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬを活性化して、電源電圧Ｖｃｃ２と接続する。各ライトワード線ＷＷＬの一端は、領域４０において接地電圧Ｖｓｓと結合されているので、選択行のライトワード線ＷＷＬには、ワード線ドライバ３０から領域４０に向かう方向にデータ書込電流Ｉｐが流される。一方、非選択行においては、ライトワード線ＷＷＬは非活性状態（Ｌレベル：接地電圧Ｖｓｓ）に維持されるので、データ書込電流は流れない。
【００８３】
コラムアドレスＣＡが不良アドレスＦＡＤ１〜ＦＡＤｋのいずれとも一致しない場合には、コラムアドレスＣＡに対応する選択列のコラム選択線ＣＳＬが選択状態（Ｈレベル）に活性化されて、選択列のビット線ＢＬおよび／ＢＬの一端ずつは、データバスＤＢおよび／ＤＢとそれぞれ結合される。さらに、対応する短絡スイッチトランジスタ６２（図２）がターンオンして、選択列のビット線ＢＬおよび／ＢＬの他端（コラム選択ゲートＣＳＧの反対側）同士を短絡する。
【００８４】
一方、コラムアドレスＣＡが不良アドレスＦＡＤ１〜ＦＡＤｋのいずれかと一致した場合には、対応するスペアコラム選択線ＳＣＳＬが選択状態（Ｈレベル）に活性化されて、選択列のビット線ＢＬおよび／ＢＬに代えて、対応するスペアビット線ＳＢＬおよび／ＳＢＬの一端ずつが、データバスＤＢおよび／ＤＢとそれぞれ結合される。さらに、対応する短絡スイッチトランジスタ６２（図２）がターンオンして、対応するスペアビット線ＳＢＬおよび／ＳＢＬの他端（スペアコラム選択ゲートＳＣＳＧの反対側）同士を短絡する。
【００８５】
データ書込回路５１Ｗは、データバスＤＢおよび／ＤＢを、電源電圧Ｖｃｃ２および接地電圧Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、データバスＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、コラム選択ゲートＣＳＧまたはスペアコラム選択ゲートＳＣＳＧを介して、選択列のビット線ＢＬまたは対応するスペアビット線ＳＢＬに供給される。
【００８６】
選択列のビット線ＢＬまたは対応するスペアビット線ＳＢＬに流されるデータ書込電流−Ｉｗは、短絡スイッチトランジスタ６２によって折返される。これにより、他方のビット線／ＢＬまたはスペアビット線／ＳＢＬにおいては、反対方向のデータ書込電流＋Ｉｗが流される。ビット線／ＢＬまたはスペアビット線／ＳＢＬを流れるデータ書込電流＋Ｉｗは、コラム選択ゲートＣＳＧまたはスペアコラム選択ゲートＳＣＳＧを介してデータバス／ＤＢに伝達される。
【００８７】
書込データＤＩＮのデータレベルがＨレベルである場合には、データバスＤＢおよび／ＤＢの電圧設定を入換えることによって、反対方向のデータ書込電流を、選択列のビット線ＢＬ，／ＢＬまたは対応するスペアビット線ＳＢＬ，／ＳＢＬに流すことができる。
【００８８】
これにより、コラムアドレスＣＡが不良アドレスＦＡＤ１〜ＦＡＤｋのいずれとも一致しない場合には、対応するライトワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）の両方にデータ書込電流が流された正規メモリセル（選択メモリセル）に対して、データ書込が実行される。一方、コラムアドレスＣＡが不良アドレスＦＡＤのいずれかと一致した場合には、対応するライトワード線ＷＷＬおよびスペアビット線ＳＢＬ（／ＳＢＬ）の両方にデータ書込電流が流されたスペアメモリセルに対して、データ書込が実行される。
【００８９】
データ書込時においては、リードワード線ＲＷＬは非選択状態（Ｌレベル）に維持される。また、データ書込時においてもビット線プリチャージ信号ＢＬＰＲをＨレベルへ活性化することによって、データ書込時におけるビット線ＢＬおよび／ＢＬの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Ｖｓｓに設定される。このように、非選択列に対応するビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬのデータ書込後における電圧を、データ読出に備えたプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。
【００９０】
次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬをＨレベルに活性化する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非活性状態（Ｌレベル）に維持される。
【００９１】
データ読出が開始されて、選択行のリードワード線ＲＷＬがＨレベルに活性化されて、対応するアクセストランジスタＡＴＲがターンオンすると、選択行に対応する正規メモリセルおよびスペアメモリセルは、アクセストランジスタＡＴＲを介して、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬと、接地電圧Ｖｓｓとの間に電気的に接続される。
【００９２】
データ読出回路５１Ｒは、データバスＤＢおよび／ＤＢの各々を、電源電圧Ｖｃｃ１でプルアップして、一定のセンス電流Ｉｓを供給する。
【００９３】
さらに、データ書込時と同様に、コラムアドレスＣＡに応じて、選択列のコラム選択線ＣＳＬまたは、対応するスペアコラム選択線ＳＣＳＬが選択状態（Ｈレベル）に活性化される。
【００９４】
コラムアドレスＣＡが不良アドレスＦＡＤ１〜ＦＡＤｋのいずれとも一致しない場合には、データバスＤＢ（／ＤＢ）および選択列のビット線ＢＬ（／ＢＬ）を介して、選択メモリセル（正規メモリセル）のトンネル磁気抵抗素子ＴＭＲをセンス電流Ｉｓが通過する。これにより、選択列のビット線ＢＬおよび／ＢＬの一方およびデータバスＤＢ，／ＤＢの一方ずつには、選択メモリセルの抵抗（Ｒｍａｘ，Ｒｍｉｎ）、すなわち記憶データのレベルに応じた電圧変化が生じる。同様に、選択列のビット線ＢＬ，／ＢＬの他方およびデータバスＤＢ，／ＤＢの他方ずつには、ダミーメモリセルＤＭＣの抵抗Ｒｄに応じた電圧変化が生じる。
【００９５】
たとえば、選択メモリセルの記憶データレベルが“１”（抵抗Ｒｍａｘ）である場合には、選択メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１（ΔＶ１＞ΔＶｍ）が生じる。同様に、データバスＤＢ，／ＤＢにおいても、電圧変化ΔＶｂ１およびΔＶｂｍが生じる（ΔＶｂｍ＞ΔＶｂ１）。このようにして生じたデータバスＤＢおよび／ＤＢの間の電圧差をデータ読出回路５１Ｒによって検知増幅して、選択メモリセルの記憶データを読出データＤＯＵＴとして出力することができる。
【００９６】
一方、コラムアドレスＣＡが不良アドレスＦＡＤ１〜ＦＡＤｋのいずれかと一致した場合には、データバスＤＢ（／ＤＢ）およびスペアビット線ＳＢＬ（／ＳＢＬ）を介して、スペアメモリセルをセンス電流Ｉｓが通過する。これにより、スペアビット線ＳＢＬおよび／ＳＢＬの一方およびデータバスＤＢ，／ＤＢの一方ずつには、スペアメモリセルの抵抗（Ｒｍａｘ，Ｒｍｉｎ）、すなわち記憶データのレベルに応じた電圧変化が生じる。スペアビット線ＳＢＬ，／ＳＢＬの他方およびデータバスＤＢ，／ＤＢの他方ずつには、正規メモリセルがアクセスされたときと同様に、ダミーメモリセルＤＭＣの抵抗Ｒｄに応じた電圧変化が生じる。
【００９７】
このように、コラムアドレスＣＡによって不良コラムが選択された場合でも、対応する冗長回路（スペア列）のスペアメモリセルにアクセスして、データ書込およびデータ読出を正常に実行できる。したがって、冗長回路に相当するスペア列によって、不良メモリセルをメモリセル列単位で置換救済することができる。
【００９８】
また、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬのプリチャージ電圧を接地電圧Ｖｓｓとしているので、非選択列において、選択行のリードワード線ＲＷＬが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬから放電電流が生じることがない。この結果、プリチャージ動作時のビット線およびサブビット線の充放電による消費電力を削減できる。
【００９９】
なお、データ書込回路５１Ｗの動作電源電圧であるＶｃｃ２は、データ読出回路５１Ｒの動作電源電圧であるＶｃｃ１よりも高く設定される。データ書込時において、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを磁化するために必要なデータ書込電流Ｉｐ、±Ｉｗは、データ読出に必要なセンス電流Ｉｓよりも大きいからである。たとえば、電源電圧Ｖｃｃ２には、ＭＲＡＭデバイス１外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Ｖｃｃ１を発生する構成とすれば、上記のこれらの電源電圧Ｖｃｃ１およびＶｃｃ２を効率的に供給することができる。
【０１００】
次に、実施の形態１に従うプログラム素子の構成について詳細に説明する。
図８は、図２に示された冗長制御ユニットＲＰＵ（ｉ）の構成を示す回路図である。冗長制御ユニットＲＰＵ（ｉ）は、実施の形態１に従うプログラム素子の適用例として示される。
【０１０１】
図８を参照して、冗長制御ユニットＲＰＵ（ｉ）は、ｈビットの不良アドレスＦＡＤｉを２・ｈ個のプログラム素子１８０によって固定的に記憶するとともに、入力されたコラムアドレスＣＡと不良アドレスＦＡＤｉとの一致比較を実行する。コラムアドレスＣＡは、アドレスビットＡ１〜Ａｈから構成される。
【０１０２】
冗長制御ユニットＲＰＵは、ノードＮ１と接地電圧Ｖｓｓとの間に、プログラム素子１８０を介して電気的に接続される２・ｈ個のＮ−ＭＯＳトランジスタＮＴ（１），／ＮＴ（１）〜ＮＴ（ｈ），／ＮＴ（ｈ）を有する。Ｎ−ＭＯＳトランジスタＮＴ（１）のゲートには、アドレスビットＡ１が入力され、Ｎ−ＭＯＳトランジスタ／ＮＴ（１）のゲートには、アドレスビットＡ１の反転ビット／Ａ１が入力される。以降、トランジスタ、ＮＴ（２）〜ＮＴ（ｈ）および／ＮＴ（２）〜／ＮＴ（ｈ）のそれぞれのゲートにも、アドレスビットＡ２〜Ａｈおよびそれらの反転ビット／Ａ２〜／Ａｈがそれぞれ入力される。
【０１０３】
アドレスビットＡ１〜Ａｈおよびそれら反転ビット／Ａ１〜／Ａｈにそれぞれ対応して設けられたプログラム素子１８０は、不良アドレスＦＡＤｉのそれぞれのビットに対応して選択的にブロー（溶断）される。
【０１０４】
冗長制御ユニットＲＰＵ（ｉ）は、さらに、電源電圧Ｖｃｃ１およびノードＮ１の間に並列的に接続されたＰ−ＭＯＳトランジスタ２０１，２０２と、インバータ２０４と、信号ドライバ２０５とを有する。Ｐ−ＭＯＳトランジスタ２０１のゲートにはプリチャージ信号ＰＣが入力され、インバータ２０４は、ノードＮ１の電圧レベルを反転して、Ｐ−ＭＯＳトランジスタ２０２のゲートへ入力する。信号ドライバ２０５は、ノードＮ１の電圧レベルに応じて、スペアイネーブル信号ＳＥｉを生成する。
【０１０５】
ＭＲＡＭデバイス１の各アドレス入力サイクルに先立って、プリチャージ信号ＰＣがＬレベルに設定されて、ノードＮ１は電源電圧Ｖｃｃ１にプリチャージされる。アドレス入力サイクルが開始されると、プリチャージ信号ＰＣがＨレベルに設定されて、トランジスタ２０１および２０２がターンオフし、ノードＮ１は、電源電圧Ｖｃｃ１と切離される。この状態で、入力アドレスに応じて、アドレスビットＡ１〜Ａｈおよびそれらの反転ビット／Ａ１〜／ＡｈがＮ−ＭＯＳトランジスタＮＴ（１）〜ＮＴ（ｈ）および／ＮＴ（１）〜／ＮＴ（ｈ）のそれぞれのゲートに入力される。
【０１０６】
この結果、入力されたコラムアドレスＣＡおよび不良アドレスＦＡＤｉの間で全ビットが完全に一致した場合のみ、ノードＮ１の電圧はプリチャージレベルである電源電圧Ｖｃｃ１に維持され、それ以外の場合、すなわち入力アドレスと不良アドレスが不一致である場合には、ノードＮ１と接地電圧Ｖｓｓの間に少なくとも１つの電流経路が形成されて、ノードＮ１は接地電圧Ｖｓｓへプルダウンされる。
【０１０７】
したがって、信号ドライバ２０５が生成するスペアイネーブル信号ＳＥｉは、不良アドレスＦＡＤｉおよびコラムアドレスＣＡが一致した場合にＨレベルに設定され、両者が不一致であるときにはＬレベルとなる。
【０１０８】
図９から図１１は、実施の形態１に従うプログラム素子の第１から第３の構造例をそれぞれ示す図である。
【０１０９】
図９（ａ）を参照して、実施の形態１に従うプログラム素子１８０は、金属配線層Ｍ２に形成されたノード１９０および金属配線層Ｍ１に形成されたノード１９５の間に電気的に接続された、トンネル磁性体層１６０と同一層に同一構造で設けられた磁性体層１６０♯を有する。ノード１９０および１９５の一方ずつは、図７に示したように、接地電圧Ｖｓｓおよび対応のＮ−ＭＯＳトランジスタのソースとそれぞれ電気的に接続される。磁性体層１６０♯の少なくとも一部は、外部からのレーザ光照射によって溶断可能であるように設計されたリンク部１８５を構成する。すなわち、リンク部１８５は、いわゆるヒューズを形成している。
【０１１０】
磁性体層１６０♯と、ノード１９０との間の電気的コンタクトは、ＭＴＪメモリセルにおけるトンネル磁性体層１６０およびビット線ＢＬ（金属配線層Ｍ２）との間の電気的コンタクトと同様に、ビアコンタクト１７０♯によって確保される。ビアコンタクト１７０♯は、図３に示したビアコンタクト１７０と同一層において同一構造で設けられている。
【０１１１】
同様に、ノード１９５と磁性体層１６０♯との間の電気的コンタクトは、図３におけるトンネル磁性体層１６０および金属配線１３５（金属配線層Ｍ１）との間の電気的コンタクトと同様に、ビアコンタクト１４０♯および引出配線１５０♯によって構成されている。ビアコンタクト１４０♯および引出配線１５０♯は、図３に示したビアコンタクト１４０および引出配線１５０とそれぞれ同一層に同一構造で設けられている。
【０１１２】
図９（ｂ）を参照して、プログラム素子１８０は、引出配線１５０と同一層に構成された金属層１５０♯および、トンネル磁性体層１６０と同一層に同一構造で形成される磁性体層１６０♯によって構成することも可能である。この場合にも、プログラム素子１８０の一部が、外部からのレーザ光照射によって溶断可能なリンク部１８５を構成するように設計されている。プログラム素子１８０とノード１９０および１９５との間の電気的コンタクトについては、図９（ａ）と同様であるので詳細な説明は繰返さない。
【０１１３】
あるいは、図９（ｃ）に示されるように、プログラム素子１８０を引出配線１５０と同一層に構成された金属層１５０♯によって構成することも可能である。この場合にも、プログラム素子１８０の一部が、外部からのレーザ光照射によって溶断可能なリンク部１８５を構成するように設計されている。プログラム素子１８０とノード１９０および１９５との間の電気的コンタクトについては、図９（ａ）と同様であるので詳細な説明は繰返さない。
【０１１４】
図９（ａ）〜（ｃ）に示されるように、本発明の実施の形態に従うプログラム素子１８０は、ＭＴＪメモリセル中の引出配線１５０と同一層に形成された金属層１５０♯およびトンネル磁性体層１６０と同一層に形成されたトンネル磁性体層１６０♯の少なくとも一方によって構成される。これにより、外部からのレーザ光の照射によって溶断することによって情報を固定的に記憶可能なプログラム素子を、専用の製造工程を設けることなくＭＴＪメモリセルの製造工程中に並行して製造することができる。
【０１１５】
なお、図５および図９に示した金属層１５０，１５０♯の厚みは３００〜１０００オングストローム程度（１オングストローム＝１０−１０ｍ）である。したがって、金属層１５０♯およびトンネル磁性体層１６０♯から成る多層膜をレーザブローする条件は、たとえばレーザ波長＝０．５〜１．５μｍ、レーザスポット径＝０．５〜５μｍおよびレーザパルス長＝５〜３０ｎｓ程度が適する。図９（ａ）〜（ｃ）のいずれを採用するかについては、各磁性体層の膜や材質に応じて、レーザブロー条件とヒューズ非切断時の抵抗値に応じて設計すればよい。
【０１１６】
また、図９（ａ）〜（ｃ）の構造例のように、プログラム素子１８０が接続されるノード１９０および１９５を、プログラム素子１８０の上層および下層にそれぞれ配置することにより、プログラム素子１８０とノード１９０，１９５との間の電気的コンタクトを、ＭＴＪメモリセルにおける電気的コンタクト（図５）と同様にすることができる。この結果、各層間での剥がれなどの発生を抑えて、プログラム素子１８０を安定的に製造することができる。
【０１１７】
図１０（ａ）〜（ｃ）に示したプログラム素子では、図９（ａ）〜（ｃ）にそれぞれ示された構造と比較して、ノード１９０および１９５の両方が、プログラム素子１８０よりも上層に配置されている点で異なる。
【０１１８】
これに伴い、プログラム素子１８０とノード１９０および１９５との間の各々の電気的コンタクト構造は、図５に示したＭＴＪメモリセルにおける、トンネル磁性体層１６０およびビット線ＢＬ（金属配線層Ｍ２）との間の電気的コンタクトと同様に、ビアコンタクト１７０♯によって確保される。ビアコンタクト１７０♯は、図３に示したビアコンタクト１７０と同一層において同一構造で設けられている。
【０１１９】
このような構成とすることにより、プログラム素子１８０の下層部分、すなわち金属配線層Ｍ１に、他の信号配線１９７等を配置することが可能になる。この結果、信号配線の効率的な配置によって、チップ面積の削減を図ることが可能となる。
【０１２０】
図１１（ａ）〜（ｃ）に示したプログラム素子では、図９（ａ）〜（ｃ）にそれぞれ示された構造と比較して、ノード１９０および１９５の両方が、プログラム素子１８０よりも下層に配置されている点で異なる。
【０１２１】
これに伴い、プログラム素子１８０とノード１９０および１９５との間の各々の電気的コンタクト構造は、図３におけるトンネル磁性体層１６０および金属配線１３５（金属配線層Ｍ１）との間の電気的コンタクトと同様に、ビアコンタクト１４０♯および引出配線１５０♯によって構成されている。ビアコンタクト１４０♯および引出配線１５０♯は、図３に示したビアコンタクト１４０および引出配線１５０とそれぞれ同一層に同一構造で設けられている。
【０１２２】
このような構成とすることにより、プログラム素子１８０の上層部分、すなわち金属配線層Ｍ２に、他の信号配線１９７等を配置することが可能になる。この結果、信号配線の効率的な配置によって、チップ面積の削減を図ることが可能となる。
【０１２３】
以上説明したように、本発明の実施の形態１に従うプログラム素子は、ＭＴＪメモリセルを構成する導電性磁性体膜の少なくとも一部と同一構造部分を利用したヒューズ素子として構成されるので、プログラム素子（ヒューズ）専用の製造工程を設けることなく、ＭＴＪメモリセルの製造工程中に並行して製造することができる。この結果、ＭＲＡＭデバイスの製造工程数を増加させてコスト増大を招くことなく、安定的なプログラム素子を内蔵することができる。
【０１２４】
［実施の形態２］
実施の形態２においては、実施の形態１と同様の構造のプログラム素子を用いて、パッケージング工程の前後のそれぞれにおいて、情報プログラムが可能なプログラム回路の構成を説明する。
【０１２５】
図１２は、実施の形態２に従う冗長制御ユニットＲＰＵ♯（ｉ）の構成を示す回路図である。なお、実施の形態２に従うＭＲＡＭデバイスは、実施の形態１に従うＭＲＡＭデバイスと比較して、各冗長制御ユニットの構成のみが異なるので、以下においては、実施の形態２に従う冗長ユニットの構成のみを詳細に説明して、その他の部分の構成および動作についての詳細な説明は繰り返さない。
【０１２６】
図１２を参照して、実施の形態２に従う冗長制御ユニットＲＰＵ♯（ｉ）は、図８に示す実施の形態１に従う冗長制御ユニットＲＰＵ（ｉ）と比較して、ノードＮ１および接地電圧Ｖｓｓの間に、プログラム素子１８０にそれぞれ代えて、Ｎ−ＭＯＳトランジスタＮＰＴ（１），／ＮＰＴ（１）〜ＮＰＴ（ｈ），／ＮＰＴ（ｈ）が接続されている点が異なる。すなわち、冗長制御ユニットＲＰＵ♯（ｉ）においては、ノードＮ１および接地電圧Ｖｓｓの間に、アドレスビットＡ１〜Ａｈおよび反転ビット／Ａ１〜／Ａｈにそれぞれ対応して、直列接続された２個のＮ−ＭＯＳトランジスタが設けられている。
【０１２７】
Ｎ−ＭＯＳトランジスタＮＴ（１）〜ＮＴ（ｈ）および／ＮＴ（１）〜／ＮＴ（ｈ）のそれぞれのゲートには、図８に示した冗長制御ユニットＲＰＵ（ｉ）と同様に、アドレスビットＡ１〜Ａｈおよびそれらの反転ビット／Ａ１〜／Ａｈがそれぞれ入力される。これに対して、Ｎ−ＭＯＳトランジスタＮＰＴ（１），／ＮＰＴ（１）〜ＮＰＴ（ｈ），／ＮＰＴ（ｈ）のそれぞれのゲートには、以下に説明するプログラム回路によって生成されるプログラム信号Ｐ（Ａ１），Ｐ（／Ａ１）〜Ｐ（Ａｈ），Ｐ（／Ａｈ）がそれぞれ入力される。
【０１２８】
図１３は、実施の形態２に従うプログラム回路の構成を示す回路図である。
図１３においては、アドレスビットＡ１〜Ａｈにそれぞれ対応して設けられるｈ個のプログラム回路のうち、第ｊ番目（ｊ：１〜ｈの整数）のプログラム回路ＰＲＣ（ｊ）の構成が示される。
【０１２９】
図１３を参照して、プログラム回路ＰＲＣ（ｊ）は、プログラム素子１８０ａ，１８０ｂと、Ｎ−ＭＯＳトランジスタ２１１〜２１４と、交差結合型アンプ２２０と、交差結合型アンプ２２０の動作電流を供給するためのＮ−ＭＯＳトランジスタ２２５と、プログラム素子１８０ａ，１８０ｂへ読出電流を供給するための電流供給トランジスタ２２６および２２８とを有する。
【０１３０】
まず、プログラム素子１８０ａ，１８０ｂの配置について説明する。
図１４は、図１３に示したプログラム回路中におけるプログラム素子の配置を示す図である。
【０１３１】
プログラム素子１８０ａ，１８０ｂは、実施の形態１と同様の構成に、かつ、少なくとも磁性体層１６０♯を含むように、すなわち図９〜図１１中の（ａ），（ｂ）と同様に形成される。
【０１３２】
図１４を参照して、プログラム素子１８０ａは、少なくともトンネル磁性体層１６０と同一層に同一構造で形成された磁性体層１６０♯を有する。プログラム素子１８０ａの磁性体層１６０♯の上層側は、ノードＮ（Ａｊ）と電気的に接続される。ノードＮ（Ａｊ）は、Ｎ−ＭＯＳトランジスタ２１１を介して、パッケージ後に外部から電気的にコンタクト可能なノードＴ１と接続される。Ｎ−ＭＯＳトランジスタ２１１のゲートへは、制御信号ＰＲＧが入力される。
【０１３３】
プログラム素子１８０ａを構成する磁性体層１６０♯の下層側は、トンネル磁気抵抗素子ＴＭＲ（Ａｊ）がノードＮ（Ａｊ）および接地ノード２１０間に電気的に接続されるように、接地ノード２１０と電気的に接続される。
【０１３４】
この結果、ノードＮ（Ａｊ）と接地ノード２１０との間には、レーザ光照射によって溶断可能なリンク部１８５とトンネル磁気抵抗素子ＴＭＲ（Ａｊ）とが直列接続された構成となる。レーザ光照射によってリンク部１８５がブローされると、プログラム素子１８０ａの抵抗、すなわちノードＮ（Ａｊ）および接地ノード２１０間の抵抗は増加する。
【０１３５】
一方、リンク部１８５が溶断されていない場合には、プログラム素子１８０ａの抵抗は、トンネル磁気抵抗素子ＴＭＲ（Ａｊ）の抵抗に相当する。したがって、制御信号ＰＲＧの活性化に応答して、ノードＴ１に磁性体層１６０♯中の絶縁膜（図４における絶縁膜１６４に相当）を絶縁破壊可能な電圧ストレスを与えるための外部電圧を印加すれば、当該絶縁膜を絶縁破壊することができる。これにより、プログラム素子１８０ａの抵抗は、絶縁破壊前よりも低下する。
【０１３６】
このように、プログラム素子１８０ａは、レーザ光照射によって抵抗が上昇し、ノードＴ１への外部電圧入力によって抵抗が下降する。プログラム素子１８０ｂも、プログラム素子１８０ａと同様に構成され、上層側および下層側がノードＮ（／Ａｊ）および接地ノード２１０とそれぞれ電気的に接続された磁性体層１６０♯を有する。ノードＮ（／Ａｊ）は、Ｎ−ＭＯＳトランジスタ２１２を介して、パッケージ後に外部から電気的にコンタクト可能なノードＴ２と接続される。Ｎ−ＭＯＳトランジスタ２１２のゲートへは、制御信号ＰＲＧが入力される。
【０１３７】
再び図１３を参照して、Ｎ−ＭＯＳトランジスタ２１１および２１２は、図１２で説明したように、ノードＴ１およびＴ２と、ノードＮ（Ａｊ）およびＮ（／Ａｊ）との間にそれぞれ接続され、各々のゲートに制御信号ＰＲＧが入力される。Ｎ−ＭＯＳトランジスタ２１３は、プログラム信号Ｐ（Ａｊ）が生成されるノードＮｓとノードＮ（Ａｊ）との間に電気的に接続される。トランジスタ２１４は、プログラム信号Ｐ（／Ａｊ）が生成されるノード／ＮｓとノードＮ（／Ａｊ）との間に電気的に接続される。Ｎ−ＭＯＳトランジスタ２１３および２１４の各ゲートには、プログラム回路からのデータ読出時に活性化される制御信号ＡＣＴが入力される。
【０１３８】
交差結合型アンプ２２０は、Ｐ−ＭＯＳトランジスタ２２１，２２２と、Ｎ−ＭＯＳトランジスタ２２３，２２４とを有する。Ｐ−ＭＯＳトランジスタ２２１は、電源電圧Ｖｃｃ１およびノードＮｓの間に電気的に接続され、Ｐ−ＭＯＳトランジスタ２１２は、電源電圧Ｖｃｃ１およびノード／Ｎｓの間に電気的に接続される。Ｎ−ＭＯＳトランジスタ２２３は、ノードＮｓおよびトランジスタ２２５のドレインの間に接続され、トランジスタ２２４は、ノード／Ｎｓおよびトランジスタ２２５のドレインの間に接続される。
【０１３９】
Ｐ−ＭＯＳトランジスタ２２１およびＮ−ＭＯＳトランジスタ２２３の各ゲートはノード／Ｎｓと電気的に接続され、Ｐ−ＭＯＳトランジスタ２２２およびＮ−ＭＯＳトランジスタ２２４の各ゲートはノードＮｓと電気的に接続される。
【０１４０】
Ｐ−ＭＯＳトランジスタ２２６は、電源電圧Ｖｃｃ１とノードＮｓの間に電気的に接続され、Ｐ−ＭＯＳトランジスタ２２８は、電源電圧Ｖｃｃ１とノード／Ｎｓの間に電気的に接続される。Ｐ−ＭＯＳトランジスタ２２６および２２８の各ゲートは、制御信号／ＳＡを受ける。Ｎ−ＭＯＳトランジスタ２２５は、Ｎ−ＭＯＳトランジスタ２２３，２２４のソースと、接地電圧Ｖｓｓとの間に電気的に接続され、自身のゲートに制御信号ＳＡを受ける。
【０１４１】
次に、プログラム回路ＰＲＣ♯（ｊ）の動作について説明する。
プログラム回路ＰＲＣ♯（ｊ）へのプログラム時には、既に説明したレーザ光照射または絶縁破壊のための電圧ストレス入力が、プログラム素子１８０ａおよび１８０ｂのいずれか一方へ印加される。これにより、ノードＮ（Ａｊ）および接地ノード２１０間、ならびにノードＮ（／Ａｊ）および接地ノード２１０間には、抵抗差が生じる。
【０１４２】
この状態で、制御信号ＳＡをＨレベル（／ＳＡ＝Ｌレベル）に活性化し、制御信号ＡＣＴをＨレベルへ活性化すると、ノードＮｓおよび／Ｎｓの間には上述した抵抗差に応じた電圧差が生じる。この電圧差をＮ−ＭＯＳトランジスタ２２５によって動作電流を供給された交差結合型アンプ２２０によって増幅することによって、ノードＮｓおよび／Ｎｓには、プログラム素子１８０ａおよび１８０ｂのプログラム入力に応じたレベルを有する相補のプログラム信号Ｐ（Ａｊ）およびＰ（／Ａｊ）が生成される。
【０１４３】
実施の形態２に従うプログラム回路によって生成されたプログラム信号Ｐ（Ａ１），Ｐ（／Ａ１）〜Ｐ（Ａｈ），Ｐ（／Ａｈ）を、図１２に示したＮ−ＭＯＳトランジスタＮＰＴ（１），／ＮＰＴ（１）〜ＮＰＴ（ｈ），／ＮＰＴ（ｈ）のそれぞれのゲートに入力させることにより、Ｎ−ＭＯＳトランジスタＮＰＴ（１），／ＮＰＴ（１）〜ＮＰＴ（ｈ），／ＮＰＴ（ｈ）を、図７に示した実施の形態１に従う冗長制御ユニットＲＰＵ（ｉ）中のそれぞれのプログラム素子１８０と同様に機能させることができる。この結果、実施の形態１に従う冗長制御ユニットＲＰＵ（ｉ）と同様に、プログラム素子１８０ａ，１８０ｂへのプログラム入力によって固定的に記憶された不良アドレスと、入力アドレス（コラムアドレス）との一致比較が可能となる。
【０１４４】
なお、図１３および図１４で説明したように、プログラム素子１８０ａおよび１８０ｂの各々は、プログラム入力がない場合と比較して、レーザ光入力時には抵抗が増加し、電圧ストレス入力時には抵抗が減少する。したがって、図１２に示したプログラム回路について、プログラム素子１８０ａおよび１８０ｂの一方を、トンネル磁気抵抗素子ＴＭＲの本来の抵抗に相当する基準抵抗で構成して、ノードＮ（Ａｊ）またはＮ（／Ａｊ）と接地ノード２１０との間の抵抗と当該基準抵抗の比較に応じてプログラム信号を生成することも可能である。言い換えれば、図１３に示したように、相補的にプログラム入力を受ける２個のプログラム素子１８０ａ，１８０ｂを用いて１ビットのプログラム情報を記憶する構成とすることにより、プログラム情報の信頼性を向上することができる。
【０１４５】
図１５は、実施の形態２に従うプログラム回路に対するプログラム入力の印加時期を説明するフローチャートである。
【０１４６】
図１５を参照して、ＭＴＪメモリセルを始めとする回路素子群の製造工程を含むウェハプロセス（プロセスＰ１００）を完了したＭＲＡＭデバイスは、ウェハテストを実行され、ウェハテストで検出された不良メモリセルを冗長救済するために用いるプログラム情報がプログラム回路へ書込まれる（プロセスＰ１１０）。この工程のプログラムは、レーザ光照射によって実行される。
【０１４７】
さらに、ＭＲＡＭデバイスは、顕在欠陥を加速するためのウェハ状態でのバーンイン試験（プロセスＰ１２０）に送られ、ウェハ・バーンイン試験終了後にパッケージングされる（プロセスＰ１３０）。
【０１４８】
パッケージングされたＭＲＡＭデバイスは、パッケージ後の状態で再びバーンイン試験へ送られる（プロセスＰ１４０）。パッケージ後のバーンイン試験が終了したＭＲＡＭデバイスには、最終的な動作テストが行なわれる（プロセスＰ１５０）。
【０１４９】
プロセスＰ１５０の段階で検出された最終的な不良メモリセルは、再度冗長救済によって救済される（プロセスＰ１６０）。すなわち、この段階での冗長救済は、プログラム素子の絶縁破壊によって再プログラムすることができる。この結果、プログラム素子へのレーザ光照射（プロセスＰ１１０）または、絶縁破壊のための電圧ストレス入力（プロセスＰ１６０）によって、プログラム素子の状態は、不可逆的な物理的破壊を伴って固定される（プロセスＰ１７０）。プログラム状態がロックされた後に、ＭＲＡＭデバイスは、出荷され実装される（プロセスＰ１８０）。したがって、余剰のＭＴＪメモリセルでの磁気的なデータ記憶によるプログラムと比較して、プログラム情報の安定性が高い。
【０１５０】
このように、実施の形態２に従うプログラム回路によれば、製造工程を増やすことなく作製可能なプログラム素子を用いて、パッケージ工程の前後のそれぞれにおいて、独立に情報のプログラムが可能である。すなわち、ウェハプロセス終了後にウェハ状態で検出された不良メモリセルを救済するためのプログラム入力をレーザ光照射によって実行した後に、当該工程以後に発生した不良についても、絶縁破壊を伴う電圧ストレス入力によって、不良アドレスをプログラムして冗長置換することができる。この結果、ウェハテスト時、バーンイン後テストおよびパッケージ後テストのそれぞれで検出した不良を累積的にプログラムして、救済することが可能となる。
【０１５１】
［実施の形態３］
実施の形態３においては、ＭＴＪメモリセルと同様の構造を有するプログラムセルを用いて、複数工程でプログラム入力が可能な構成について説明する。なお、実施の形態３に従うＭＲＡＭデバイスは、実施の形態２に従うＭＲＡＭデバイスと比較して、各プログラム素子およびプログラム回路の構成のみが異なるので、以下においては、実施の形態３に従うプログラム素子およびプログラム回路のみを詳細に説明して、その他の部分の構成および動作についての詳細な説明は繰り返さない。
【０１５２】
図１６は、実施の形態３に従うプログラム素子の構造例を示す図である。
図１６を参照して、実施の形態３に従うプログラム素子は、図５に示したＭＴＪメモリセルと同様の構造を有する。従って、以下では、実施の形態３に従うプログラム素子をプログラムセルとも称する。
【０１５３】
図１６を参照して、プログラムセルは、半導体基板ＳＵＢ上にアクセストランジスタＡＴＲと同様に形成されたアクセストランジスタＡＴＲｐおよび、トンネル磁気抵抗素子ＴＭＲを含む導電性磁性体膜１０５♯とを含む。
【０１５４】
アクセストランジスタＡＴＲｐは、半導体基板ＳＵＢ上の不純物領域１１０ｐ，１２０ｐとして形成されたソースおよびドレインを含む。不純物領域１１０ｐは、接地ノード２１０（接地電圧Ｖｓｓ）と接続されて、ソースとして作用する。また、不純物領域１２０は、金属配線層Ｍ１に設けられた金属配線１３５♯およびコンタクトホールに設けられたビアコンタクト１４０♯を介して、導電性磁性体膜１０５♯と電気的に接続されて、ドレインとして作用する。
【０１５５】
金属配線層Ｍ１およびＭ２には、ＭＴＪメモリセルと同様の磁気的なデータ書込みをプログラムセルへ実行するためのプログラムワード線ＰＷＬおよびプログラムビット線ＰＢＬが配置される。プログラムワード線ＰＷＬおよびプログラムビット線ＰＢＬは、図５に示したライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ相当する。
【０１５６】
ゲート１３０ｐは、プログラムワード線ＰＷＬおよびプログラムビット線ＰＢＬを用いた磁気的なプログラムデータ書込時にＬレベルに設定され、プログラムデータの読出時にＨレベルに設定される制御信号／ＰＲＧを受ける。
【０１５７】
導電性磁性体膜１０５♯は、ＭＴＪメモリセル中の導電性磁性体膜１０５と同様の構造を有し、積層された、引出配線１５０♯、トンネル磁性体層１６０♯およびおよびビアコンタクト１７０♯を有する。引出配線１５０♯は、トンネル磁性体層１６０♯をビアコンタクト１４０♯と電気的に接続するために設けられる。ビアコンタクト１７０♯は、トンネル磁性体層１６０♯およびプログラムビット線ＰＢＬとの間を電気的に接続する。
【０１５８】
実施の形態３に従うプログラムセルに対しては、プログラムワード線ＰＷＬおよびプログラムビット線ＰＢＬを用いた磁気的なプログラム（データ書込）と、プログラムビット線ＰＢＬを少なくとも一部を用いて構成されるリンク部１８５のブローによる破壊動作を伴うプログラムとが実行可能である。
【０１５９】
すなわち、プログラムビット線ＰＢＬの少なくとも一部は、外部からのレーザ光照射によって溶断可能な形状および構造に設計される。リンク部１８５には、プログラムビット線ＰＢＬ以外の部位、たとえば導電性磁性体膜１０５♯が含まれてもよい。
【０１６０】
次に、図１７および図１８を用いて、プログラムセルへの磁気的な書込構成を説明する。
【０１６１】
図１７は、プログラムセルに対するプログラムワード線ＰＷＬおよびプログラムビット線ＰＢＬの配置を示す概念図である。
【０１６２】
図１７を参照して、各プログラムセルＰＭＣは、異なった方向にそれぞれ沿って配置されるプログラムワード線ＰＷＬおよびプログラムビット線ＰＢＬの交点に対応して設けられる。プログラムワード線ＰＷＬおよびプログラムビット線ＰＢＬには、プログラムセルに対して磁気的にデータを書込むための電流（「プログラム電流」とも称する）が流される。プログラムワード線ＰＷＬには、プログラムセル中のトンネル磁気抵抗素子ＴＭＲにおいて磁化困難軸（ＨＡ）方向に沿った磁界を発生するためのプログラム電流Ｉｐ（Ｐ）が流され、プログラムビット線ＰＢＬに対しては、当該トンネル磁気抵抗素子ＴＭＲにおいて磁化容易軸（ＥＡ）方向に沿った磁界を発生するためのプログラム電流±Ｉｗ（Ｐ）が流される。
【０１６３】
プログラムワード線ＰＷＬは、メモリアレイ１０に配置されるライトワード線ＷＷＬと同一方向に沿って配置され、プログラムビット線ＰＢＬは、メモリアレイ１０に配置されるビット線ＢＬと同一方向に沿って配置される。これにより、メモリアレイ中のＭＴＪメモリセルとプログラムセルの配置方向が同一となるので、それらの作製工程および磁化工程を簡略化できる。
【０１６４】
図１８は、プログラムセルへのデータ書込時における電流供給構成を示す回路図である。
【０１６５】
図１８を参照して、同一のプログラム回路に含まれるプログラムセルＰＭＣａ，ＰＭＣｂは、プログラム時には、互いに相補レベルのデータを書込まれる。プログラムセルＰＭＣａ，ＰＭＣｂに共通にプログラムワード線ＰＷＬが配置され、プログラムセルＰＭＣａ，ＰＭＣｂにそれぞれに対応して、独立のプログラムビット線ＰＢＬおよび／ＰＢＬが配置される。なお、プログラムワード線ＰＷＬは、複数のプログラム回路間でさらに共有することも可能である。
【０１６６】
プログラム電流供給部２４０は、プログラムビット線ＰＢＬ，／ＰＢＬに供給されるプログラム電流±Ｉｗ（Ｐ）の方向を制御するための制御ゲート２５０，２５２，２６０，２６２と、プログラムビット線ＰＢＬに対応して設けられる電圧設定トランジスタ２５４，２５５，２６４，２６５と、プログラムビット線／ＰＢＬに対応して設けられる電圧設定トランジスタ２５７，２５８，２６７，２６８とを含む。
【０１６７】
制御ゲート２５０は、第ｊ番目（ｊ：１〜ｈの整数）のプログラムユニットにプログラムされるプログラムデータＰＤｊと制御信号ＰＲＧとのＮＡＮＤ演算結果を出力する。制御ゲート２５２は、反転されたプログラムデータ／ＰＤｊと制御信号ＰＲＧとのＡＮＤ演算結果を出力する。制御ゲート２６０は、反転されたプログラムデータ／ＰＤｊと制御信号ＰＲＧとのＮＡＮＤ演算結果を出力する。制御ゲート２６２は、プログラムデータＰＤｊと制御信号ＰＲＧとのＡＮＤ演算結果を出力する。
【０１６８】
したがって、制御信号ＰＲＧがＬレベルのとき、ＮＡＮＤゲートである制御ゲート２５０，２６０の各出力はＨレベルに固定され、ＡＮＤゲートである制御ゲート２５２，２６２の各出力はＬレベルに固定される。一方、制御信号ＰＲＧがＨレベルのとき、プログラムデータＰＤｊに応じて、制御ゲート２５０，２５２，２６０，２６２の各出力は、ＨレベルまたはＬレベルに設定される。
【０１６９】
電圧設定トランジスタ２５４は、Ｐ−ＭＯＳトランジスタで構成されて、プログラムビット線ＰＢＬの一端と電源電圧Ｖｃｃ２の間に電気的に接続される。電圧設定トランジスタ２５５は、Ｎ−ＭＯＳトランジスタで構成されて、プログラムビット線ＰＢＬの当該一端側と、接地電圧Ｖｓｓとの間に電気的に接続される。
【０１７０】
電圧設定トランジスタ２６４は、Ｐ−ＭＯＳトランジスタで構成され、プログラムビット線ＰＢＬの他端と電源電圧Ｖｃｃ２との間に電気的に接続される。電圧設定トランジスタ２６５は、Ｎ−ＭＯＳトランジスタで構成され、プログラムビット線ＰＢＬの当該他端と接地電圧Ｖｓｓとの間に電気的に接続される。
【０１７１】
電圧設定トランジスタ２５７，２５８は、プログラムビット線／ＰＢＬの一端に対して、電圧設定トランジスタ２５４および２５５と同様に設けられる。電圧設定トランジスタ２６７，２６８は、プログラムビット線／ＰＢＬの他端に対して、電圧設定トランジスタ２６４および２６５と同様に設けられる。
【０１７２】
Ｐ−ＭＯＳトランジスタ２５４および２６７の各ゲートへは、制御ゲート２５０の出力信号が入力され、Ｎ−ＭＯＳトランジスタ２５５および２６８の各ゲートへは、制御ゲート２５２の出力信号が入力され、Ｐ−ＭＯＳトランジスタ２５７および２６４の各ゲートへは、制御ゲート２６０の出力信号が入力され、Ｎ−ＭＯＳトランジスタ２５８および２６５の各ゲートへは、制御ゲート２６２の出力信号が入力される。
【０１７３】
プログラムデータ書込時以外（制御信号ＰＲＧ＝Ｌレベル）においては、電圧設定トランジスタの各々はターンオフされ、プログラムビット線ＰＢＬおよび／ＰＢＬは、電源電圧Ｖｃｃ２および接地電圧Ｖｓｓと電気的に切離される。
【０１７４】
一方、プログラムデータ書込時（制御信号ＰＲＧ＝Ｈレベル）においては、
プログラムビット線ＰＢＬおよび／ＰＢＬにそれぞれ逆方向の電流が生じるように、各プログラムビット線の両端において、１つずつの電圧設定トランジスタが、プログラムデータＰＤｊのレベルに応じて選択的にオンする。
【０１７５】
たとえば、プログラムデータＰＤｊがＨレベルであるときには、プログラムビット線ＰＢＬに対しては、電圧設定トランジスタ２５４および２６５がオンし、電圧設定トランジスタ２５５および２６４がオフする。一方、プログラムビット線／ＰＢＬに対しては、電圧設定トランジスタ２６７および２５８がオンし、電圧設定トランジスタ２５７および２６８がオフする。これにより、図中に実線の矢印で示した方向に、プログラムセルＰＭＣａおよびＰＭＣｂに対してそれぞれ逆方向に作用するプログラム電流±Ｉｗ（Ｐ）が流される。
【０１７６】
一方、プログラムデータＰＤｊがＬレベルであるときには、各電圧設定トランジスタのオン・オフが入れ替わり、プログラムビット線ＰＢＬおよび／ＰＢＬにおいて、図中に点線の矢印で示した方向に、ＰＤｊ＝Ｈレベルのときとそれぞれ反対のプログラム電流±Ｉｗ（Ｐ）が流される。
【０１７７】
プログラム電流±Ｉｗ（Ｐ）によって、プログラムセルＰＭＣａ，ＰＭＣｂをプログラムデータＰＤｊに応じた方向に磁化するための、磁化容易軸方向に沿ったデータ書込磁界が発生される。なお、プログラムデータＰＤｊのレベルに関らず、プログラムビット線ＰＢＬおよび／ＰＢＬをそれぞれ流れるプログラム電流の向きは互いに反対方向であるので、プログラムデータ書込時には、プログラムセルＰＭＣａ，ＰＭＣｂは、磁化容易軸に沿って互いに反対方向に磁化される。
【０１７８】
プログラム電流供給部２４０は、さらに、プログラムワード線ＰＷＬに対応して選択トランジスタ２７０を含む。選択トランジスタ２７０は、制御信号ＰＲＧの反転信号／ＰＲＧをゲートに受けて、電源電圧Ｖｃｃ２とプログラムワード線ＰＷＬの一端との間に電気的に接続される。プログラムワード線ＰＷＬの他端は、接地電圧Ｖｓｓと結合される。したがって、プログラムデータ書込時において、プログラムワード線ＰＷＬに対しては、一定方向のプログラム電流Ｉｐ（Ｐ）が流される。プログラム電流Ｉｐ（Ｐ）によって、プログラムセルＰＭＣの各々に対して、磁化困難軸方向のプログラム磁界が印加される。
【０１７９】
メモリアレイ１０内のＭＴＪメモリセルと同様に、磁化容易軸および磁化困難軸にそれぞれ沿った磁界の両方が印加されたプログラムセルＰＭＣにおいて、プログラムデータＰＤｊが磁気的に書込まれる。
【０１８０】
図１９は、実施の形態３に従うプログラム回路の構成を説明する回路図である。
【０１８１】
図１９を参照して、実施の形態３に従うプログラム回路は、図１３に示した実施の形態２に従うプログラム回路と比較して、絶縁破壊のための電圧ストレスを外部から印加するためのＮ−ＭＯＳトランジスタ２１１および２１２の構成が省略されている点と、ノードＮ（Ａｊ）およびＮ（／Ａｊ）と、接地ノード２１０との間に、プログラム素子１８０ａ，１８０ｂにそれぞれ代えてプログラムセルＰＭＣａ，ＰＭＣｂが接続されている点で異なる。
【０１８２】
プログラムセルＰＭＣａおよびＰＭＣｂは、プログラムビット線ＰＢＬおよび／ＰＢＬによって、ノードＮ（Ａｊ）およびＮ（／Ａｊ）とそれぞれ電気的に接続されている。実施の形態３に従うプログラム回路のその他の構成については、図１３に示したプログラム回路と同様であるので、同様の参照符号を付してその説明は省略する。
【０１８３】
このような構成とすることにより、プログラムビット線ＰＢＬ，／ＰＢＬの少なくとも一部を含むリンク部１８５へのブロー入力以前においては、プログラムセルＰＭＣａおよびＰＭＣｂへ相補レベルデータを磁気的に書込むことによって、ノードＮ（Ａｊ）およびＮ（／Ａｊ）と接地ノード２１０との間に生じた抵抗差に応じた１ビットのプログラム情報を記憶できる。
【０１８４】
さらに、磁気的なプログラム後において、外部からのレーザ光照射によってリンク部１８５をブローすることによって、プログラムセルＰＭＣａおよびＰＭＣｂの間の抵抗差を安定的に固定することができる。このようなブローを伴うプログラムによって生じる抵抗差は、磁気的なプログラムによって生じる抵抗差と比較して大きいため、磁気的書込によるプログラム情報をレーザブローによるプログラムによって書換えることができる。
【０１８５】
以上説明したように、実施の形態３に従う構成によれば、製造工程を増やすことなく作製可能なプログラム素子を用いて、レーザブローの前後において、独立的に情報のプログラムがそれぞれ可能である。これにより、ウェハ状態の動作テスト（図１５のプロセスＰ１１０）において検出された不良メモリセルを救済するための情報を磁気的書込みによってプログラムした後に、所望の冗長救済が実行されるか否かの試験を、実際にレーザブローを行なうことなく実行できる。さらに確定されたプログラム情報は、レーザブローを伴って安定的に記憶することができる。
【０１８６】
なお、実施の形態２と同様に、図１９に示したプログラム回路において、プログラムセルＰＭＣａ，ＰＭＣｂの一方を基準抵抗で構成して、ノードＮ（Ａｊ）またはＮ（／Ａｊ）と接地ノード２１０との間の抵抗と当該基準抵抗の比較に応じてプログラム信号を生成することも可能である。
【０１８７】
なお、実施の形態１から３では、不良アドレスとして不良セルに対応するコラムアドレスをプログラムして、メモリセル列単位で冗長救済が実行される項精励を説明したが、メモリセル行あるいはデータＩ／Ｏ線単位に冗長救済を実行する場合にも、本願発明を同様に適用できる。この場合には、不良セルに対応するメモリセル行あるいはデータＩ／Ｏ線を示すアドレスを、本発明の実施の形態に従うプログラム素子やプログラム回路を用いて記憶すればよい。
【０１８８】
また、実施の形態１から３においては、本願発明に従うプログラム素子およびプログラム回路によって、不良メモリセルの冗長救済構成に使用する不良アドレスを記憶する構成を示したが、本願発明の適用はこのような場合に限定されるものではない。すなわち、本願発明に従うプログラム素子およびプログラム回路を用いて、内部電圧や素子抵抗値などのチューニングを調整するための他のあらゆる情報をプログラムすることも可能である。
【０１８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９０】
【発明の効果】
以上説明したように、本発明に従う薄膜磁性体記憶装置は、磁気メモリセル（ＭＴＪメモリセル）を構成する導電性磁性体膜の少なくとも一部と同一構造部分を利用したヒューズ素子として構成されるプログラム素子を備えるので、プログラム素子専用の製造工程を設けることなく、磁気メモリセルの製造工程中に並行して製造することができる。この結果、製造工程数を増加させてコスト増大を招くことなく、薄膜磁性体記憶装置に安定的なプログラム素子を内蔵することができる。
【０１９１】
また、製造工程を増やすことなく作製可能なプログラム素子を用いたプログラム回路によって、パッケージ工程の前後のそれぞれにおいて独立に情報のプログラムが可能である。すなわち、ウェハプロセス終了後にウェハ状態での動作テスト結果に基づく情報をレーザ光照射によってプログラムした後に、当該工程以後に得られた情報についても、絶縁破壊を伴う外部電圧入力によってプログラムすることができる。この結果、たとえば、ウェハテスト時、バーンイン後テストおよびパッケージ後テストのそれぞれで検出した不良を累積的にプログラムして、救済することが可能となる。
【０１９２】
さらに、製造工程を増やすことなく作製可能なプログラム素子を用いたプログラム回路によって、レーザ光照射によるブロー前後において、独立的に情報のプログラムがそれぞれ可能である。これにより、ウェハ状態の動作テスト結果に基づく情報を磁気的書込みによってプログラムした後に、当該情報のプログラムによって所望の動作が実行されるか否かの試験を、実際にレーザブローを行なうことなく実行できる。さらに確定されたプログラム情報は、レーザブローを伴って安定的に記憶することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】図１に示したメモリアレイの構成を示す回路図である。
【図３】ＭＴＪメモリセルの構成およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルのデータ書込電流と、トンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】ＭＴＪメモリセルの構造を示す断面図である。
【図６】トンネル磁性体層の構造例を示す断面図である。
【図７】図１および図２に示したＭＲＡＭデバイスにおける置換救済を説明するためのデータ読出動作およびデータ書込動作時の動作波形図である。
【図８】実施の形態１に従うプログラム素子の適用例として示される、冗長制御ユニットの構成を示す回路図である。
【図９】実施の形態１に従うプログラム素子の第１の構造例を示す図である。
【図１０】実施の形態１に従うプログラム素子の第２の構造例を示す図である。
【図１１】実施の形態１に従うプログラム素子の第３の構造例を示す図である。
【図１２】実施の形態２に従う冗長制御ユニットの構成を示す回路図である。
【図１３】実施の形態２に従うプログラム回路の構成を示す回路図である。
【図１４】図１３に示したプログラム回路中におけるプログラム素子の配置を示す図である。
【図１５】実施の形態２に従うプログラム回路に対するプログラム入力の印加時期を説明するフローチャートである。
【図１６】実施の形態３に従うプログラム素子の構造例を示す図である。
【図１７】実施の形態３におけるプログラムセルに対するプログラムワード線ＰＷＬおよびプログラムビット線の配置を示す概念図である。
【図１８】プログラムセルへのデータ書込時における電流供給構成を示す回路図である。
【図１９】実施の形態３に従うプログラム回路の構成を説明する回路図である。
【符号の説明】
１  ＭＲＡＭデバイス、１０  メモリアレイ、１００  冗長プログラム回路、１０５  導電性磁性体膜、１４０，１４０♯，１７０，１７０♯  ビアコンタクト、１５
０，１５０♯  引出配線、１６０，１６０♯  トンネル磁性体層、１６４  絶縁膜、１８０，１８０ａ，１８０ｂ  プログラム素子、１８５  リンク部、１９０，１９５  ノード、２１０  接地ノード、２４０  プログラム電流供給部、Ａ１〜Ａｈ  アドレスビット、／Ａ１〜／Ａｈ  反転ビット（アドレスビット）、ＡＴＲ，ＡＴＲｐ  アクセストランジスタ、ＢＬ，／ＢＬ  ビット線、ＢＬＰ  ビット線対、ＣＡ  コラムアドレス、ＦＡＤ１〜ＦＡＤｋ  不良アドレス、ＦＬ  固定磁化層、Ｉｐ（Ｐ），±Ｉｗ（Ｐ）  プログラム電流、Ｍ１，Ｍ２  金属配線層、ＭＣ  ＭＴＪメモリセル（正規メモリセル）、ＮＰＴ（１），／ＮＰＴ（１）〜ＮＰＴ（ｈ），／ＮＰＴ（ｈ），ＮＴ（１），／ＮＴ（１）〜ＮＴ（ｈ），／ＮＴ（ｈ）  トランジスタ（冗長制御ユニット中）、Ｐ（Ａ１），Ｐ（／Ａ１）〜Ｐ（Ａｈ），Ｐ（／Ａｈ）  プログラム信号、ＰＢＬ，／ＰＢＬ  プログラムビット線、ＰＤｊ  プログラムデータ、ＰＭＣ，ＰＭＣａ，ＰＭＣｂ  プログラムセル、ＰＲＣ（ｊ）  プログラム回路、ＰＷＬ  プログラムワード線、ＲＤ１〜ＲＤｋ  冗長回路（スペア列）、ＲＷＬ  リードワード線、ＳＢＬ，／ＳＢＬ  スペアビット線、ＳＢＬＰ  スペアビット線対、ＳＣＳＬ  スペアコラム選択線、ＳＥ１〜ＳＥｋ  スペアイネーブル信号、ＳＭＣ，ＳＭＣａ，ＳＭＣｂスペアメモリセル、ＴＭＲ  トンネル磁気抵抗素子、ＶＬ  自由磁化層、Ｖｃｃ１，Ｖｃｃ２  電源電圧、Ｖｓｓ  接地電圧、ＷＷＬ  ライトワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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