(57)【要約】【課題】メモリセルの書き換え回数を向上し、データ読み出しの信頼性を大幅に向上する。【解決手段】メモリセルの消去を行う場合、任意の異なる電圧レベルからなる電圧を切り替えながらコントロールゲート電圧（＝ソフトイレース電圧）としてメモリセルのコントロールゲートに印加する消去電圧の切り替えは、メモリセルのフローティングゲートに蓄積された電荷量に応じて行い、該メモリセルのトンネル膜にかかる電圧が略一定となるようにする。消去コマンドを受け付けると、ＣＰＵ１１ａが制御信号をデコーダ１１ｂに出力し、そのデコード信号に基づいて消去電圧切り替え回路１４がある電圧のソフトイレース電圧を生成する。その後、順次、電圧の異なるソフトイレース電圧に切り替えながらメモリセルのイレースを行う。メモリセルの消去が終了すると、消去ベリファイを行う。【選択図】      図２
2004171686.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、
前記不揮発性メモリセルは、フローティングゲートに蓄積された電荷量に対応した記憶情報を有し、
前記制御部は、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、
前記電圧生成部は、前記消去動作において前記不揮発性メモリセルに印加する消去電圧を前記制御部からの制御に応じて生成する消去電圧生成部を有し、
前記消去電圧生成部は、前記制御部から出力される制御信号に基づいて、２以上の異なる電圧レベルの消去電圧を生成し、前記不揮発性メモリセルのコントロールゲートに印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、
前記不揮発性メモリセルは、フローティングゲートに蓄積された電荷量に対応した記憶情報を有し、
前記制御部は、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、
前記電圧生成部は、前記消去動作において前記不揮発性メモリセルに印加する消去電圧を前記制御部からの制御に応じて生成する消去電圧生成部を有し、
前記消去電圧生成部は、前記制御部から出力される制御信号に基づいて、前記不揮発性メモリセルのトンネル膜にかかる電圧を略一定にする２以上の異なる電圧レベルの消去電圧を生成し、前記不揮発性メモリセルのコントロールゲートに印加することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、前記消去電圧生成部が、前記２以上の異なる電圧レベルの消去電圧を前記不揮発性メモリセルのコントロールゲートに印加した後、消去ベリファイを行うことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置において、前記消去電圧生成部が生成する消去電圧は、前記不揮発性メモリセルのコントロールゲートに最初に印加する電圧レベルが最も小さく、２回目以降に印加される消去電圧は、前回に印加された消去電圧よりも電圧レベルが大きいことを特徴とする不揮発性半導体記憶装置。
【請求項５】
フローティングゲートに蓄積された電荷量に対応した記憶情報を有する不揮発性メモリセルを有した不揮発性半導体記憶装置のデータ消去方法であって、
２以上の異なる電圧レベルの消去電圧を切り替えながら前記不揮発性メモリセルのコントロールゲートに印加して前記不揮発性メモリセルのデータを消去する消去動作を行い、
前記消去動作においては、前記２以上の異なる電圧レベルの消去電圧がすべて印加されるまで消去ベリファイを行わないことを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【請求項６】
フローティングゲートに蓄積された電荷量に対応した記憶情報を有する不揮発性メモリセルを有した不揮発性半導体記憶装置のデータ消去方法であって、
前記不揮発性メモリセルのトンネル膜にかかる電圧を略一定にする２以上の異なる電圧レベルの消去電圧を切り替えながら前記不揮発性メモリセルのコントロールゲートに印加して前記不揮発性メモリセルのデータを消去する消去動作を行い、
前記消去動作においては、前記２以上の異なる電圧レベルの消去電圧がすべて印加されるまで消去ベリファイを行わないことを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【請求項７】
請求項５または６記載の不揮発性半導体記憶装置のデータ消去方法において、前記消去電圧は、前記不揮発性メモリセルのコントロールゲートに最初に印加する消去電圧の電圧レベルが最も小さく、２回目以降に切り替わる消去電圧は、前回に印加された消去電圧よりも電圧レベルが大きいことを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリにおける信頼性の向上技術に関し、特に、データの消去時のメモリセルのダメージ低減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、携帯電話をはじめとする携帯機器などの普及に伴い、データの大容量、低コスト化が急激に進む傾向にある。この新たな大容量化に対応する技術として、１つのメモリセルに、ある電圧レベルのしきい値を複数設定し、２ビット以上のデータを記憶させる多値記憶技術を用いた多値フラッシュメモリが知られている。
【０００３】
本発明者は、多値フラッシュメモリの書き込み動作に関し、特開２００２−１０９８９１号公報（特許文献１）の出願を行っている。この出願において発明者は、フラッシュメモリの書き込み動作において、偶発的に発生する過剰書き込み現象（エラティックエラー）の防止のため、消去状態のメモリセルに最初に印加する書き込み電圧パルスとして、短時間の電圧パルスをメモリセルのコントロールゲートに複数回印加する技術について記載している。
【０００４】
上記過剰書き込み現象は、消去状態のメモリセルに最初に書き込み電圧パルスを印加した際に発生することが多いことが見いだされている。そのことから消去状態のメモリセルに最初に印加する書き込み電圧パルスの印加時間を短くすることで、メモリセルのチャネル領域とコントロールゲート間に印加される高電界により生じるＦＮトンネル現象によりメモリセルの電荷蓄積領域に蓄積される電荷量を少なくすることができ、上記過剰書き込み現象が発生したとしても、大幅なしきい値電圧の変化を防ぐことができる。
【０００５】
また、特開平１０−２７４８６号公報（特許文献２）にも同様に、書き込み動作時の過剰書き込み現象に対する技術が記載されているが、特許文献１と特許文献２とを比較してみると、特許文献１における書き込み動作時のしきい値電圧の変化方向と特許文献２における消去動作時のしきい値電圧の変化方向が同じであり、特許文献１における消去動作時のしきい値電圧の変化方向と特許文献２における書き込み電圧のしきい値電圧の変化方向が同じであることがわかる。
【０００６】
このことから、しきい値電圧の変化方向にかかわらず、書き込み動作時の過剰書き込み現象は発生している。
【０００７】
一方、フラッシュメモリの消去動作においては、消去単位毎のメモリセルのコントロールゲートに消去電圧を印加し、メモリセルのチャネル領域とコントロールゲート間に印加される高電界により生じるＦＮトンネル現象により、メモリセルの電荷蓄積領域に蓄積された電荷をチャネル領域へ引き抜くことにより行う。
【０００８】
【特許文献１】
特開２００２−１０９８９１号公報
【０００９】
【特許文献２】
特開平１０−２７４８６号公報
【００１０】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置による消去技術では、次のような問題点があることが本発明者により見い出された。
【００１１】
前述した消去動作時において、メモリセルの各領域にかかる電界を検討してみると、電荷蓄積領域とチャネル間の絶縁膜に特に高電界が生じることになり、かかる高電界により電荷蓄積領域−チャネル間の絶縁膜にストレスが発生し、絶縁膜の劣化が生じてしまうという問題がある。これにより、フラッシュメモリの保証書き換え回数に制限が生じている。
【００１２】
電荷蓄積領域−チャネル間の絶縁膜に生じる高電界とそれによる絶縁膜の劣化については上記特許文献１，２ともに言及していない。
【００１３】
また、メモリセルの書き込み動作においては、１のワード線に接続されるメモリセルのうち、書き込み対称となるメモリセルに対してのみしきい値電圧の変化を生じさせようとするのであり、消去動作のように消去単位すべてのメモリセルのしきい値電圧に変化を生じさせるのではない。
【００１４】
すなわち、本願発明の消去動作におけるワード線への印加電圧制御は、上記特許文献１，２による書き込み電圧のパルス幅の制御や書き込み対象メモリセルの選択とは異なるものである。
【００１５】
本発明の目的は、メモリセルの書き換え回数を向上し、データ読み出しの信頼性を大幅に向上することのできる不揮発性半導体記憶装置、およびそのデータ消去方法を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
１．本発明の不揮発性半導体記憶装置は、複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、該不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、該不揮発性メモリセルは、フローティングゲートに蓄積された電荷量に対応した記憶情報を有し、制御部は、不揮発性メモリセルに情報を格納する書き込み動作、不揮発性メモリセルに格納した情報を読み出す読み出し動作、不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、電圧生成部は、消去動作において不揮発性メモリセルに印加する消去電圧を制御部からの制御に応じて生成する消去電圧生成部を有し、該消去電圧生成部は、制御部から出力される制御信号に基づいて、２以上の異なる電圧レベルの消去電圧を生成し、不揮発性メモリセルのコントロールゲートに印加するものである。
【００１８】
また、本願のその他の発明の概要を簡単に示す。
２．本発明の不揮発性半導体記憶装置は、複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、不揮発性メモリセルは、フローティングゲートに蓄積された電荷量に対応した記憶情報を有し、制御部は、不揮発性メモリセルに情報を格納する書き込み動作、不揮発性メモリセルに格納した情報を読み出す読み出し動作、不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、電圧生成部は、消去動作において不揮発性メモリセルに印加する消去電圧を制御部からの制御に応じて生成する消去電圧生成部を有し、該消去電圧生成部は、制御部から出力される制御信号に基づいて、不揮発性メモリセルのトンネル膜にかかる電圧を略一定にする２以上の異なる電圧レベルの消去電圧を生成し、不揮発性メモリセルのコントロールゲートに印加するものである。
３．本発明の不揮発性半導体記憶装置のデータ消去方法は、２以上の異なる電圧レベルの消去電圧を切り替えながら不揮発性メモリセルのコントロールゲートに印加して該不揮発性メモリセルのデータを消去する消去動作を行い、消去動作においては、２以上の異なる電圧レベルの消去電圧がすべて印加されるまで消去ベリファイを行わないものである。
４．本発明の不揮発性半導体記憶装置のデータ消去方法は、不揮発性メモリセルのトンネル膜にかかる電圧を略一定にする２以上の異なる電圧レベルの消去電圧を切り替えながら不揮発性メモリセルのコントロールゲートに印加して不揮発性メモリセルのデータを消去する消去動作を行い、消去動作においては、２以上の異なる電圧レベルの消去電圧がすべて印加されるまで消去ベリファイを行わないものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
図１は、本発明の一実施の形態によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられた消去電圧切り替え回路の構成図、図３は、図１のフラッシュメモリに設けられたメモリセルの構成図、図４は、図３のメモリセルにおける各膜にかかる電圧の関係を示す説明図、図５は、図３のメモリセルにおける消去分布の説明図、図６は、図１のフラッシュメモリにおけるメモリセルの消去シーケンスのフローチャート、図７〜図９は、図３のメモリセルの消去動作におけるソフトイレース電圧設定の一例を示す説明図、図１０〜図１３は、図３のメモリセルの消去動作におけるソフトイレース電圧設定の他の例を示す説明図、図１４は、比較例として本発明者が検討したメモリセルの消去時における電圧関係を示した説明図、図１５は、図１４のメモリセルにおけるばらつきを含めた消去特性の説明図、図１６は、図１４のメモリセルにおけるしきい値電圧の説明図、図１７は、図１４のメモリセルにおける消去時のフローティングゲート電圧の説明図、図１８は、図１４のメモリセルにおけるコントロールゲート／フローティングゲート間の電圧の説明図、図１９は、本発明の一実施の形態によるソフトイレース電圧を分割数の異なるメモリセルのしきい値電圧の軌跡を比較した説明図、図２０は、本発明の一実施の形態による消去時のソフトイレース電圧を分割数の異なるフローティングゲート電圧の軌跡を比較した説明図、図２１は、本発明者が検討したメモリセルの消去と本実施の形態による２分割したソフトイレース電圧によるメモリセルの消去との高温放置リテンション特性を比較した試験データである。
【００２１】
本実施の形態において、フラッシュメモリ（不揮発性半導体記憶装置）１には、図１に示すように、ロジックコントロール２、および入出力コントロール回路３が設けられている。
【００２２】
ロジックコントロール２は、接続先となるマイクロコンピュータなどのホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。入出力コントロール回路３には、ホストから入出力されるコマンド、外部アドレス、プログラムデータなどの各種信号が入力され、制御用信号に基づいてコマンド、外部アドレス、データをそれぞれのコマンドレジスタ４、アドレスレジスタ５、データレジスタ／センスアンプ６に出力する。
【００２３】
アドレスレジスタ５には、カラムアドレスバッファ７、ならびにロウアドレスバッファ８が接続されている。これらカラムアドレスバッファ７、ロウアドレスバッファ８は、アドレスレジスタ５から出力されたアドレスを一時的に格納する。
【００２４】
カラムアドレスバッファ７には、カラムアドレスデコーダ９が接続されており、ロウアドレスバッファ８には、ロウアドレスデコーダ１０が接続されている。
カラムアドレスデコーダ９は、カラムアドレスバッファ７から出力されたカラムアドレスに基づいてデコードを行い、ロウアドレスデコーダ１０は、ロウアドレスバッファ８から出力されたロウアドレスに基づいてデコードを行う。
【００２５】
ロジックコントロール２、コマンドレジスタ４には、制御回路（制御部）１１が接続されており、この制御回路１１によって、データレジスタ／センスアンプ６が制御されている。
【００２６】
データレジスタ／センスアンプ６、ロウアドレスデコーダ１０には、電気的なデータの消去が可能であり、データの保存に電源が不要なメモリセルアレイ１２が接続されている。
【００２７】
メモリセルアレイ１２は、記憶の最小単位である不揮発性のメモリセルＳ（図３）が規則正しくアレイ状に並べられている。このメモリセルアレイ１２に設けられたメモリセルＳは、たとえば、データの書き込み、消去を該メモリセルＳのチャネル部全面でトンネル電流を流し、フローティングゲートにおける電荷の放出、注入することにより行っている。
【００２８】
また、入出力コントロール回路３には、ベリファイ電圧生成部（電圧生成部）１３が接続されている。このベリファイ電圧生成部１３は、ベリファイ動作に用いられるベリファイ電圧を生成、ならびに電圧制御してメモリセルアレイ１２に供給する。
【００２９】
さらに、ベリファイ電圧生成部１３には、消去電圧切り替え回路（消去電圧生成部）１４が設けられている。消去電圧切り替え回路１４は、図２に示すように、信号切り替え部１５、および消去電圧出力部１６からなる。
【００３０】
信号切り替え部１５は、デコード信号に基づいて制御信号を出力する。デコード信号は、制御回路１１に設けられたＣＰＵ１１ａ、ならびにデコーダ１１ｂによって生成される。Ｉ／Ｏポートを介して入力されたコマンドは、ＣＰＵ１１ａに入力され、該ＣＰＵ１１ａによりコマンド信号がデコーダ１１ｂに出力される。この信号をデコーダ１１ｂがデコードして信号切り替え部１５に出力する。
【００３１】
消去電圧出力部１６は、信号切り替え部１５の制御信号に基づいて任意の消去電圧を出力し、ワード線電位として供給する。
【００３２】
消去電圧出力部１６は、トランジスタＴ１〜Ｔｎ，Ｔｒ１〜Ｔｒｎから構成されている。トランジスタＴ１〜Ｔｎは、それぞれダイオード接続されており、これらトランジスタＴ１〜Ｔｎが、それぞれベリファイ電圧生成部１３が生成した昇圧電圧とワード線との間に直列接続された構成となっている。
【００３３】
トランジスタＴｒ１〜Ｔｒｎの一方の接続部には、ベリファイ電圧生成部１３が生成した昇圧電圧が供給されるように接続されている。トランジスタＴｒ１の他方の接続部には、トランジスタＴ１の一方の接続部が接続されており、トランジスタＴｒ２〜Ｔｒｎの他方の接続部には、トランジスタＴ２〜Ｔｎの一方の接続部がそれぞれ接続されている。
【００３４】
トランジスタＴｒ１〜Ｔｒｎのゲートには、信号切り替え部１５から出力される制御信号が入力されるように接続されている。
【００３５】
そして、信号切り替え部１５の制御信号によって任意のトランジスタＴｒ１〜Ｔｒｎを選択してＯＮさせることにより、昇圧電圧−（１．６Ｖ×トランジスタＴ１〜Ｔｎの段数）の消去電圧が出力される。
【００３６】
メモリセルアレイ１２に設けられたメモリセルＳの構成について、図３を用いて説明する。
【００３７】
メモリセルＳは、たとえば、ソースＳＣ、ドレインＤからなる拡散層と、それらソースＳＣ／ドレインＤ間の半導体基板Ｗ上にトンネル膜を介してフローティングゲートＦＧが形成され、該フローティングゲートＦＧの上方には層間絶縁膜を介してコントロールＣＧが形成されたスタックド構造に構成されている。
【００３８】
メモリセルＳは、コントロールゲートＣＧにワード線電圧Ｖｗｏｒｄが印加され、高いエネルギ障壁に囲まれたフローティングゲートＦＧ中に電荷を保持することにより情報を記憶する。
【００３９】
ここで、メモリセルＳにおける各膜にかかる電圧の関係ついて説明する。
【００４０】
図４（ａ）に示すように、トンネル膜にかかる電圧をＶｆｇ、半導体基板Ｗ／コントロールゲートＣＧ間にかかる電圧をＶｃｇとすると、フローティングゲートＦＧ／コントロールゲートＣＧ間にかかる電圧はＶｃｇ−Ｖｆｇとなる。
【００４１】
よって、図４（ｂ）に示すように、トンネル膜にかかる電界（Ｖｆｇ）と層間絶縁膜にかかる電界（Ｖｃｇ−Ｖｆｇ）は、フローティングゲートＦＧに保持されている電荷量とフローティングゲートＦＧを囲む各電位間の容量結合によって表される。
【００４２】
また、メモリセルＳの消去分布としては、図５に示すように、デプリート（いわゆる過剰消去）チェックレベル（デプリートチェック電圧ＶＷＶ０〜＋１Ｖ）から、消去ベリファイレベル（消去ベリファイ電圧ＶＥＶ〜１．６Ｖ）の範囲に揃える。
【００４３】
図５で示した消去分布におけるメモリセルＳの消去シーケンスを図６のフローチャートを用いて説明する。
【００４４】
まず、消去動作がスタートすると、最初の消去ベリファイを行う（ステップＳ１０１）。このとき、メモリセルＳが消去されている場合には、正常終了となる。また、メモリセルＳが消去されていない場合、メモリセルＳの消去を行う（ステップＳ１０２）。
【００４５】
このステップＳ１０２の処理においては、任意の異なる電圧レベル（たとえば８つの電圧レベル）からなる電圧を切り替えながらコントロールゲート電圧Ｖｃｇ（＝ソフトイレース電圧（消去電圧）ＶＥＷ（０）〜ＶＥＷ（Ｎ））としてメモリセルＳのコントロールゲートＣＧに印加する。
【００４６】
消去電圧の切り替えは、メモリセルＳのフローティングゲートＦＧに蓄積されている電荷量に応じて行い、該メモリセルＳのトンネル膜にかかる電圧が略一定となるようにする。
【００４７】
Ｉ／Ｏピンを介して消去コマンドが受け付けられると、ＣＰＵ１１ａ（図２）が制御信号をデコーダ１１ｂ（図２）に出力し、そのデコード信号に基づいて消去電圧切り替え回路１４（図２）がある電圧のソフトイレース電圧ＶＥＷ（０）を生成し、ワード線に供給する。その後、順次、電圧の異なるソフトイレース電圧ＶＥＷ（１）〜ＶＥＷ（Ｎ）に切り替えながらメモリセルＳのコントロールゲートＣＧに印加してイレースを行う。
【００４８】
メモリセルＳの消去が終了すると、再び消去ベリファイを行い（ステップＳ１０３）、メモリセルＳが消去されている場合には、デプリートチェックを行う（ステップＳ１０４）。
【００４９】
メモリセルＳが消去されていない場合には、メモリセルＳが消去されるまでステップＳ１０２，Ｓ１０３の処理を繰り返し行う。２回目以降のステップＳ１０２における処理は、たとえば、最終的に印加したソフトイレース電圧ＶＥＷ（Ｎ）だけを印加時間を可変して印加したり、あるいはソフトイレース電圧ＶＥＷ（Ｎ）と同じ程度の電圧から、該ソフトイレース電圧ＶＥＷ（Ｎ）よりも高い電圧を徐々に切り替えながら印加するようにしてもよい。
【００５０】
ステップＳ１０４のデプリートチェックが正常であると、消去分布の上裾チェックを行い（ステップＳ１０５）、正常であると終了となる。デプリートチェックで異常があると、書き込みデータをセットして（ステップＳ１０６）、再びメモリセルＳにデータを書き込み（ステップＳ１０７）、書き込みベリファイを行う（ステップＳ１０８）。
【００５１】
ステップＳ１０８の書き込みベリファイが正常となると、ステップＳ１０５の処理を行い正常の場合には正常終了となり、異常の場合には強制終了となる。ステップＳ１０８の書き込みベリファイが異常の際には、再び書き込みパルスをセットする（ステップＳ１０９）。ステップＳ１０７，Ｓ１０９の処理は、ステップＳ１０８の書き込みベリファイが正常になるまで繰り返し行われる。
【００５２】
次に、図６のステップＳ１０２に示したメモリセルＳの消去動作におけるソフトイレース電圧ＶＥＷ（０）〜ＶＥＷ（Ｎ）の設定技術について説明する。
【００５３】
始めに、消去時間（＝ｔＥＰ）の最遅ビット（メモリ消去特性が最も遅いビット）をｔＥＰ／Ｎ（＝１００μｓ／Ｎ）で消去するシーケンスについて、図７〜図９を用いて説明する。これら図７〜図９においては、縦軸にメモリセルＳのしきい値電圧Ｖｔｈを示し、横軸に度数を示している。
【００５４】
まず、図７に示すように、メモリセルＳのしきい値電圧Ｖｔｈ分布の振幅（＝ＶＷＶ−ＶＥＶ＝ΔＶｔｈ）と消去時間ｔＥＰ（＝１００μｓ）をＮ分割し、各しきい値電圧Ｖｔｈを高い方から、しきい値電圧Ｖｔｈ（０）（＝デプリートチェック電圧ＶＷＶ−ΔＶｔｈ／Ｎ）、しきい値電圧Ｖｔｈ（１）＝Ｖｔｈ０−ΔＶｔｈ／Ｎ〜しきい値電圧Ｖｔｈ（Ｎ−１）＝Ｖｔｈ（Ｎ−１）−ΔＶｔｈ／Ｎと最小印加パルス幅（ｔＥＰ／Ｎ）を決める。
【００５５】
そして、図８に示すように、Ｎ−１回目にくる最遅ビットのしきい値電圧Ｖｔｈ（Ｎ−１）をｔＥＰ／Ｎの時間で、しきい値電圧Ｖｔｈ（Ｎ）まで消去できるコントロールゲート電圧Ｖｃｇを設定（＝ソフトイレース電圧ＶＥＷ（Ｎ））し、その際のフローティングゲート電圧Ｖｆｇを計算する。
【００５６】
これにより、図９に示すように、フローティングゲート電圧Ｖｆｇを一定に保つように各しきい値電圧Ｖｔｈ（０）〜Ｖｔｈ（Ｎ−１）の電圧（＝ソフトイレース電圧ＶＥＷ（１）〜ＶＥＷ（Ｎ−１））を設定する。
【００５７】
また、消去時間のｔｙｐ（標準）ビットを消去時間ｔＥＰ／２（＝５０μｓ）、分割数Ｎ−１で消去した後、残り消去時間ｔＥＰ／２（＝５０μｓ）で最遅ビットまで消去するソフトイレース電圧ＶＥＷ（０）〜ＶＥＷ（Ｎ）の設定技術について、図１０〜図１３を用いて説明する。これら図１０〜図１３においても、縦軸にメモリセルＳのしきい値電圧Ｖｔｈを示し、横軸に度数を示している。
【００５８】
まず、図１０に示すように、しきい値電圧Ｖｔｈ分布の振幅（＝ＶＷＶ−ＶＥＶ＝ΔＶｔｈ）と消去時間ｔＥＰをＮ分割し、各しきい値電圧Ｖｔｈの高い方からしきい値電圧Ｖｔｈ（０）（＝ＶＷＶ−ΔＶｔｈ／Ｎ）、しきい値電圧Ｖｔｈ（１）＝Ｖｔｈ（０）−ΔＶｔｈ／Ｎ〜しきい値電圧Ｖｔｈ（Ｎ−１）＝Ｖｔｈ（Ｎ−１）−ΔＶｔｈ／Ｎと最小印加パルス幅（ｔＥＰ／２／（Ｎ−１））を決める。
【００５９】
図１１に示すように、Ｎ−２回目にくるｔｙｐビットのしきい値電圧Ｖｔｈ（Ｎ−２）をしきい値電圧Ｖｔｈ（Ｎ−１）まで消去時間ｔＥＰ／２／（Ｎ−１）の時間で消去できるコントロールゲート電圧Ｖｃｇを設定する。その際、フローティングゲート電圧Ｖｆｇを計算する。
【００６０】
そして、図１２に示すように、フローティングゲート電圧Ｖｆｇを一定に保つように各々のしきい値電圧Ｖｔｈ（０）〜（Ｎ−２）のコントロールゲート電圧Ｖｃｇ（＝ソフトイレース電圧ＶＥＷ（１）〜ＶＥＷ（Ｎ−２））を設定し、また、図１３に示すように、最遅ビットをｔＥＰ／２（＝５０μｓ）で消去できるコントロールゲート電圧Ｖｃｇを設定する。
【００６１】
次に、比較例として本発明者が検討したメモリセルＳ１０のデータ消去方法について、図１４〜図１８を用いて説明する。
【００６２】
図１４は、メモリセルＳ１０における消去時の電圧関係を示した説明図である。メモリセルＳ１０は、メモリセルＳ（図３）と同様に、ソースＳＣ１０、ドレインＤ１０からなる拡散層と、それらソースＳＣ１０／ドレインＤ１０間の半導体基板Ｗ１０上にトンネル膜を介してフローティングゲートＦＧ１０が形成され、該フローティングゲートＦＧ１０の上方には層間絶縁膜を介してコントロールＣＧ１０が形成された構成からなる。
【００６３】
消去を行う際には、コントロールゲートＣＧ１０に対して負電圧（〜−１６Ｖ程度）、半導体基板Ｗ１０に対して正電圧（約０Ｖ〜約２Ｖ）を印加することで、フローティングゲートＦＧ１０中の電子をトンネル膜を介して放出する。
【００６４】
図１５は、メモリセルＳ１０のばらつきを含めた消去特性を示した説明図である。図１５においては、縦軸にメモリセルＳ１０のしきい値電圧Ｖｔｈ（Ｖ）を示し、横軸に消去時間ｔＥＰを示している。
【００６５】
この場合、コントロールゲート電圧Ｖｃｇが約−１６Ｖ程度、基板電圧Ｖｗｅｌｌが約２Ｖ程度で、メモリ消去特性が最も遅い最遅ビットが消去ベリファイを通過するまで、消去／ベリファイを繰り返す。
【００６６】
そこで、図示するようにベリファイ回数による消去時間の増加を低減するために、長いパルスを印加して消去を行っていた。たとえば、消去時間ｔＥＰ（＝１００μｓ）のパルスを印加して、ベリファイ回数は１回である。
【００６７】
また、図１６〜図１８は、この消去動作において、ｔｙｐビットメモリセルのメモリしきい値電圧の軌跡とトンネル膜、および層間絶縁膜が感じる電界の軌跡を示した説明図である。
【００６８】
図１６に示す消去時間ｔＥＰ（〜２０μｓまで）のしきい値電圧ベリファイレベルを通過するまでの間には、図１７、図１８に示すように、トンネル膜、ならびに層間絶縁膜に高い電界がかかり、その後、最遅ビットが消去ベリファイを通過するまで（ｔＥＰ〜１００μｓ）定常的に電界がかかり続ける。
【００６９】
これにより、メモリセルＳ１０のトンネル膜、層間絶縁膜にダメージが生じてしまい、書き込まれたデータのしきい値電圧が下がり、読み出し不良が発生してしまう恐れがある。
【００７０】
図１９、図２０は、本発明によるソフトイレース電圧ＶＥＷを２つ電圧レベル（２分割）、および８つの電圧レベル（８分割）にしてメモリセルＳに印加した際の消去に関するｔｙｐビットメモリセルのしきい値電圧の軌跡とトンネル膜、および層間絶縁膜が感じる電界の軌跡との説明図である。
【００７１】
図１９に示すように、消去初期（ｔＥＰ〜２０μｓまで）のしきい値電圧がベリファイレベルを通過するまでの間にかかる電界を緩和し、その後、最遅ビットが消去ベリファイを通過するまで（ｔＥＰ〜１００μｓ）定常的に電界がかかり続けることになるので層間絶縁膜電界を緩和することができる。
【００７２】
また、図２０に示すように、８分割したソフトイレース電圧ＶＥＷの場合は、２分割したソフトイレース電圧ＶＥＷの場合に比べてメモリセルＳのフローティングゲート電圧Ｖｆｇを一定することができ、より層間絶縁膜電界を緩和することができる。
【００７３】
図２１は、本発明者が検討したメモリセルＳ１０の消去と本発明による２分割したソフトイレース電圧ＶＥＷによるメモリセルＳの消去との高温放置リテンション特性を比較した試験データである。
【００７４】
図示するように、本発明によるメモリセルＳの消去方式では、３０万回書き換え後であってもデータの１０万時間保持が可能となっており、フラッシュメモリ１の書き換え保証回数を大幅に向上することができる。
【００７５】
それにより、本実施の形態によれば、消去動作によるメモリセルＳのトンネル膜、および層間絶縁膜にかかる電界を緩和することができるので、該メモリセルＳの書き換え回数の向上、ならびにデータの読み出し不良を防止し、フラッシュメモリ１の信頼性を向上することができる。
【００７６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７８】
（１）消去動作時に不揮発性メモリセルにかかるストレスを大幅に低減することができる。
【００７９】
（２）上記（１）により、不揮発性半導体記憶装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるフラッシュメモリのブロック図である。
【図２】図１のフラッシュメモリに設けられた消去電圧切り替え回路の構成図である。
【図３】図１のフラッシュメモリに設けられたメモリセルの構成図である。
【図４】図３のメモリセルにおける各膜にかかる電圧の関係を示す説明図である。
【図５】図３のメモリセルにおける消去分布の説明図である。
【図６】図１のフラッシュメモリにおけるメモリセルの消去シーケンスのフローチャートである。
【図７】図３のメモリセルの消去動作におけるソフトイレース電圧設定の一例を示す説明図である。
【図８】図７に続くソフトイレース電圧設定の一例を示す説明図である。
【図９】図８に続くソフトイレース電圧設定の一例を示す説明図である。
【図１０】図３のメモリセルの消去動作におけるソフトイレース電圧設定の他の例を示す説明図である。
【図１１】図１０に続くソフトイレース電圧設定の他の例を示す説明図である。
【図１２】図１１に続くソフトイレース電圧設定の他の例を示す説明図である。
【図１３】図１２に続くソフトイレース電圧設定の他の例を示す説明図である。
【図１４】比較例として本発明者が検討したメモリセルの消去時における電圧関係を示した説明図である。
【図１５】図１４のメモリセルにおけるばらつきを含めた消去特性の説明図である。
【図１６】図１４のメモリセルにおけるしきい値電圧の説明図である。
【図１７】図１４のメモリセルにおける消去時のフローティングゲート電圧の説明図である。
【図１８】図１４のメモリセルにおけるコントロールゲート／フローティングゲート間の電圧の説明図である。
【図１９】本発明の一実施の形態によるソフトイレース電圧を分割数の異なるメモリセルのしきい値電圧の軌跡を比較した説明図である。
【図２０】本発明の一実施の形態による消去時のソフトイレース電圧を分割数の異なるフローティングゲート電圧の軌跡を比較した説明図である。
【図２１】本発明者が検討したメモリセルの消去と本実施の形態による２分割したソフトイレース電圧によるメモリセルの消去との高温放置リテンション特性を比較した試験データである。
【符号の説明】
１  フラッシュメモリ（不揮発性半導体記憶装置）
２  ロジックコントロール
３  入出力コントロール回路
４  コマンドレジスタ
５  アドレスレジスタ
６  データレジスタ／センスアンプ
７  カラムアドレスバッファ
８  ロウアドレスバッファ
９  カラムアドレスデコーダ
１０  ロウアドレスデコーダ
１１  制御回路（制御部）
１１ａ  ＣＰＵ
１１ｂ  デコーダ
１２  メモリセルアレイ
１３  ベリファイ電圧生成部（電圧生成部）
１４  消去電圧切り替え回路（消去電圧生成部）
１５  信号切り替え部
１６  消去電圧出力部
Ｓ  メモリセル（不揮発性メモリセル）
Ｔ１〜Ｔｎ，Ｔｒ１〜Ｔｒｎ  トランジスタ
ＳＣ  ソース
Ｄ  ドレイン
Ｗ  半導体基板
ＦＧ  フローティングゲート
ＣＧ  コントロール
ＶＥＷ（０）〜ＶＥＷ（Ｎ）  ソフトイレース電圧（消去電圧）
ＶＷＶ  デプリートチェック電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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