(57)【要約】【課題】別途のハードウェアコントローラーや付加的なメモリがなくても、ブーティングすることができ、また、パワー・オン自動読取機能を用いて、ソフトウェア的な方法でブーティングすることができるシステム装置を提供すること。【解決手段】データレジスタと、ブートストラップコードと, ＯＳコードと, ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、システムメモリと、前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとＯＳコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とする。【選択図】図１
2004118826.tif 000002
【特許請求の範囲】
【請求項１】
　データレジスタと、
　ブートストラップコードと、ＯＳコードと、ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、
　システムメモリと、
　前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとＯＳコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とするシステム装置。
【請求項２】
　前記ブーティングを指示するブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリの第１ページに格納されることを特徴とする請求項１に記載のシステム装置。
【請求項３】
　前記フラッシュメモリが、順次アクセスフラッシュメモリであることを特徴とする請求項１または２に記載のシステム装置。
【請求項４】
　システム装置にパワーが印加されるとき、フラッシュメモリの所定ページに格納されるブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリの所定のデータレジスタにローディングされるステップと、
　中央処理装置が前記データレジスタにローディングされたブートハンドラコードとブートストラップローダコードを順次アクセスするステップとを含み、前記ブートハンドラコードを行って、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行って、前記ブートストラップコードとＯＳコードを前記システムメモリにローディングすることを特徴とするシステム装置のブーティング方法。
【請求項５】
　前記ブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリの第１ページに格納されることを特徴とする請求項４に記載のシステム装置のブーティング方法。
【請求項６】
　前記フラッシュメモリが、順次アクセスフラッシュメモリであることを特徴とする請求項４または５に記載のシステム装置のブーティング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、フラッシュメモリを用いてブーティングされるシステム装置及びそのシステムブーティング方法に関し、より詳しくは、パワー・オン自動読取（ｐｏｗｅｒ−ｏｎ ａｕｔｏ−ｒｅａｄ）機能によってシステムブーティングを行う順次アクセスフラッシュメモリを用いてブーティングされるシステム装置及びそのシステムブーティング方法に関する。
【背景技術】
【０００２】
　一般に、ブーティングとは、コンピュータ、ＰＤＡのようなシステム装置を起動または再起動する作業を意味し、主にブートメモリに格納されているバイオス（ＢＩＯＳ）の処理ルーチンによって行われる。バイオスは、ポスト（ＰＯＳＴ：Ｐｏｗｅｒ Ｏｎ Ｓｅｌｆ Ｔｅｓｔ）動作によって各ハードウェアを初期化し、検査を行う。そして、ポスト過程において異常がなければ、システムブーティングに必要な極小のプログラムであるブートストラップローダを実行し、運営体系（ＯＳ）ソフトウェアをシステムメモリにローディングする。前記運営体系ソフトウェアは、システムのハードウェア及びソフトウェアに対する設定情報を検索し、システムが正常に動作されるようにする。
【０００３】
　既存のブートメモリは、ＥＰＲＯＭ、ＥＥＰＲＯＭ等を主に使用してきたが、ブーティングプログラムの変更に多くの時間がかかるだけでなく、データの書込みのためにロムライター（ＲＯＭ ｗｒｉｔｅｒ）のようなＰＲＯＭプログラム装置が別途に用いられなければならないという問題点があった。
　このような問題点を解決するために、電子的にデータの書込み／消去が可能なフラッシュメモリをブートメモリとして使用することが提案されている。
【０００４】
　また、バイオスを提供するフラッシュメモリは、Ｉ／Ｏタイプのメモリインタフェース（ブロック単位でデータを伝送する方式）で構成されているため、直接的なブートコードを行うことができず、このため、一般のＲＯＭタイプのメモリインタフェース（バイト/ワード単位でデータを伝送する方式）への切換えのためのコントロールロジックとフラッシュメモリから読み出されたデータとを一時格納する別途のメモリが要求されてきた。
　本出願人が出願した韓国特許出願第２００２−１２３５６号には、フラッシュメモリを用いてブーティングされるシステム装置及びそのシステムブーティング方法が開示されている。
【０００５】
　図１０を参照して、上記特許出願に係るシステム装置の一例は、コントローラー１１と、ブートストラッパ１２と、フラッシュメモリ１４と、システムメモリ１６とを備え、これらの間のデータ伝送は、システムバス１８を介して行われる。特に、ブートストラッパ１２は、ブートストラップローダブロックと内部ＲＡＭブロックとを有し、フラッシュメモリ１４は、ブートストラップコード領域と、ＯＳコード領域と、データコード領域とに区分されている。パワー・オンすると、システムリセット信号を入力されたブートストラッパ１２が、フラッシュメモリ１４のブートストラップコードを内部ＲＡＭブロックにローディングし、コントローラー１１がブートストラップコードを実行することによって、システムが駆動される。
【０００６】
　しかし、このようなシステムは、依然としてフラッシュメモリに格納されているブートコードを実行するために、ブートストラップローダブロックと内部ＲＡＭブロックのような特別なハードウェアコントローラとメモリを使用している。従って、システム装置の費用が上昇するという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　本発明は、上記問題点に鑑みなされたものであり、別途のハードウェアコントローラーや付加的なメモリがなくても、ブーティングすることができるシステム装置を提供することを目的とする。
　また、本発明は、パワー・オン自動読取機能を用いて、ソフトウェア的な方法でブーティングすることができるシステム装置を提供することを他の目的とする。
【課題を解決するための手段】
【０００８】
　上記の目的を達成するため、本発明によるシステム装置は、データレジスタと、
　ブートストラップコードと、ＯＳコードと、ブートハンドラコード及びブートストラップローダコードとを備え、パワーが印加されるとき、前記データレジスタに前記ブートハンドラコード及びブートストラップローダコードをローディングするフラッシュメモリと、
　システムメモリと、
　前記ブートハンドラコードを行うことにより、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行うことにより、前記ブートストラップコードとＯＳコードを前記システムメモリにローディングする中央処理装置とを備えることを特徴とする。
【０００９】
　また、本発明によるシステム装置のブーティング方法は、
　システム装置にパワーが印加されるとき、フラッシュメモリに格納されるブートハンドラコードとブートストラップローダコードが、前記フラッシュメモリのデータレジスタにローディングされるステップと、
　中央処理装置が前記データレジスタにローディングされたブートハンドラコードとブートストラップローダコードを順次アクセスするステップとを含み、前記ブートハンドラコードを行って、ブートストラップローダコードを前記システムメモリにローディングし、前記ブートストラップローダコードを行って、前記ブートストラップコードとＯＳコードを前記システムメモリにローディングすることを特徴とする。
【００１０】
　また、前記ブーティングを指示するブートハンドラコードとブートストラップローダコードは、前記フラッシュメモリの第１ページに格納され、前記フラッシュメモリは、順次アクセスフラッシュメモリであることを特徴とする。
　本発明において、前記ブートハンドラコードとブートストラップローダコードは、中央処理装置とフラッシュメモリが相違するインタフェースを有するため、フラッシュメモリに対する順次的なアクセスが不可能であったことに鑑み、任意のアドレスによるアクセスを仮定したプログラムコードを、順次的なアクセスを許容する形態のプログラムコードに変換することによって作成されたコードを意味する。
【００１１】
　また、前記ブートハンドラコードとブートストラップローダコードは、システム装置にパワーが印加されるとき、コマンドとアドレスの入力無しで、フラッシュメモリに対する中央処理装置の順次的なデータアクセスを可能にすることによって、ソフトウェア的なブーティングを支援する。
【発明の効果】
【００１２】
　本発明によると、フラッシュメモリをブーティング用として使用するために特別なコントロールロジックやＲＯＭのような別途のメモリを必要としないので、設計時間及びシステム費用を節減することができる。その結果、様々なシステムでフラッシュメモリをブートメモリとして使うことができる。
【発明を実施するための最良の形態】
【００１３】
　以下、本発明の好ましい実施の形態を説明する前に、本発明の明確な理解を助けるために、図６乃至図８を参照して、本発明に適用された順次アクセスフラッシュメモリのピンの構成、機能、そして一般的な読取動作について概略的に説明し、次に、特に図９を参照して、本発明におけるシステム装置のブーティングと関連したパワー・オン自動読取動作について説明する。参考までに、このような順次アクセスフラッシュメモリは、例えば部品番号Ｋ９Ｆ１ＧＸＸＱ０Ｍ及びＫ９Ｆ１ＧＸＸＵ０Ｍである素子に関連した２００２年“１２８Ｍ×８ビット／６４Ｍ×１６ビットＮＡＮＤフラッシュメモリ”と題した(株)三星電子で発刊したデータブックに開示されている。
【００１４】
　図６乃至図８は、それぞれ本発明に適用された順次アクセスフラッシュメモリのうちＸ８素子（Ｋ９Ｆ１Ｇ０８Ｘ０Ｍ）のピンの構成と詳細、機能ブロック図、及び読取動作を説明するタイミング図である。
　図６において、Ｉ／Ｏ０〜Ｉ／Ｏ７は、アドレスとデータの入／出力だけでなく、コマンドの入力のためのポートとして使われる。また、レディー/ビジー
【数１】
2004118826.tif 000003
信号は、素子の動作状態を表わすものであり、ロー（Ｌｏｗ）のとき、プログラム、消去またはランダム読取動作が処理中にあることを示す。また、パワー・オン読取イネーブル（ＰＲＥ）信号は、パワー・オンの間に行われる自動読取動作を制御する。
【００１５】
　図７は、具体的な機能ブロック図を示している。図示のように、前記順次アクセスフラッシュメモリは、電気的に消去及びプログラム可能なメモリセルアレイ１００と、Ｘ−バッファ、ラッチ＆デコーダ１１０と、Ｙ−バッファ、ラッチ＆デコーダ１１２と、コマンドレジスタ１１４と、制御ロジック＆高電圧発生器１１６と、データレジスタ＆感知増幅器１１８と、キャッシュレジスタ１２０と、Ｙ−ゲイティング１２２とを備えている。その他、データ入出力と関連して、Ｉ／Ｏバッファ＆ラッチ１２４と、グローバルバッファ１２６と、出力ドライバ１２８とを備えている。メモリセルアレイ１００は、Ｍ個のページを有する。メモリセルアレイ１００のページ数は、通常、設計仕様にもよるが、前記Ｘ８素子（Ｋ９Ｆ１Ｇ０８Ｘ０Ｍ）は、１０５６Ｍｂｉｔメモリとして１ページの大きさが２１１２バイトの６５，５３６ページを含む。前記メモリセルアレイ１００内の各メモリセルの行（または、メモリセルが連結された任意のワードライン）は、Ｘ−バッファ、ラッチ＆デコーダ１１０から提供されるアドレス信号によって選択され、各メモリセルの列は、Ｙ−バッファ、ラッチ＆デコーダ１１２から提供されるアドレス信号によって選択される。前記フラッシュメモリの読取り、書込み、プログラム、消去動作は、コマンドレジスタ１１４に特別なコマンドを入力することによって行われ、各モード選択のためのピンの状態を表１に示す。
【００１６】
【表１】
2004118826.tif 000004
【００１７】
　上記の表１から分かるように、コマンド、アドレス及びデータの入力は共に、チップ＿イネーブル
【数２】
2004118826.tif 000005
信号がロー（Ｌ）である間に、書込み＿イネーブル
【数３】
2004118826.tif 000006
信号がローに行くときに可能である。図８に示すように、例えば、読取モードであるとき、Ｉ／Ｏｘピンを介して４サイクルのアドレス（列アドレス１、２及び行アドレス１、２）と共に、コマンドレジスタ（図７の１１４）に読取コマンド（１サイクル：００ｈ、２サイクル３０ｈ）を書き込むことによって読取動作が初期化される。このこき、選択されたページ内のデータが、２５μｓ以下のデータ伝送時間（ｔＲ）の間、データレジスタ（図７の１１８）にローディングされる。その後、前記データレジスタ１１８にローディングされたデータに対するアクセスが行われ、順次的に読取＿イネーブル
【数４】
2004118826.tif 000007
をパルシングすることによって達成される。
【００１８】
　また、本発明に適用されたフラッシュメモリは、パワー・オン自動読取機能を提供している。パワー・オン自動読取機能とは、先に説明した一般の読取動作と異なり、コマンドとアドレスの入力無しで、フラッシュメモリの第１ページに格納されている一連のデータアクセスを可能にする機能をいう。
【００１９】
　パワー・オン自動読取機能がユーザにより設定されると、図９に示すように、ＶＣＣが所定の電圧（例えば、約１．８Ｖ）に到達するとき、自動読取動作がイネーブルされる。前記電圧の検出は、制御ロジック＆高電圧発生器１１６内の内部電圧検出器（図示せず）によって行われる。また、このような自動読取動作の活性化は、パワー・オン読取＿イネーブル（ＰＲＥ）信号によって制御され、実質的に中央処理装置を介せずにメモリ動作が制御される。即ち、前記パワー・オン読取＿イネーブル（ＰＲＥ）信号の制御によってパワー・オンの後、直ちに一連のデータアクセスが行われる。このとき、第１ページ内のデータが、データ伝送時間（ｔＲ）の間、データレジスタ１１８に伝送される。その後、読取＿イネーブル
【数５】
2004118826.tif 000008
信号をパルシングすることによって、データレジスタ１１８から順次データが読み出される。
【００２０】
　本発明における第１ページは、フラッシュメモリの最初のページ、即ち、０ｘ００００アドレスを有するページを意味し、例えば、前記ページの大きさはＸ８素子（Ｋ９Ｆ１Ｇ０８Ｘ０Ｍ）が使われた場合は、２１１２バイトとなる。
　さて、本発明の好ましい実施の形態を、図１乃至図５を参照して、詳しく説明する。
【００２１】
　本発明によるシステム装置、即ち、パワー・オン自動読取機能を提供するフラッシュメモリを備えたシステム装置２００は、図１に示すように、システム装置２００の全ての動作を制御する中央処理装置２１０と、パワーが印加されると自動読取動作、即ち、第１ページの各データが所定のデータレジスターにローディングされる順次アクセスフラッシュメモリ２１２と、一種のＤＲＡＭまたはＳＲＡＭで構成され、前記順次アクセスフラッシュメモリ２１２に格納されているブート関連コードを行うために必要なシステムメモリ２１４とを備え、システムバス２１６を介して中央処理装置２１０、順次アクセスフラッシュメモリ２１２、そしてシステムメモリ２１４の間にデータ伝送が行われる。
【００２２】
　ここで、前記順次アクセスフラッシュメモリ２１２は、図２に示すように、メモリアクセスのために‘０ｘ００００’から始まるアドレスを有する第１ページに、ブートハンドラコード３００ａとブートストラップローダコード３００ｂを有し、またブートストラップコード３０２と、ＯＳコード３０４と、応用プログラム及びユーザデータ３０６とを格納している。特に、前記ブートハンドラコード３００ａは、ブートストラップローダコード３００ｂを前記システムメモリ２１４の特定領域にコピーする機能を行い、前記ブートストラップローダコード３００ｂは、実際にブートストラップコード３０２とＯＳコード３０４を前記システムメモリ２１４に積載する機能を行う。
【００２３】
　以下、前記システム装置２００の動作を簡単に説明する。
　システム装置２００がパワー・オンすると、図９を参照して、パワー・オン自動読取機能によって、第１ページのデータ、即ち、ブートハンドラコード３００ａとブートストラップローダコード３００ｂが、データレジスタ（図７の１１８）にローディングされる。次いで、中央処理装置２１０がパルス信号、即ち、読取＿イネーブル
【数６】
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信号を発生させ、ブートハンドラコード３００ａを入力され、これを実行するようになる。前記ブートハンドラコード３００ａの実行によって、続けて中央処理装置２１０に入力されるブートストラップローダコード３００ｂが、システムメモリ２１４に積載される。次に、中央処理装置２１０がブートストラップローダコード３００ｂを実行し、その結果、実際にブートストラップコード３０２がシステムメモリ２１４にローディングされる。ブートストラップコード３０２のローディングが完了すると、従来のシステム装置と同様に、前記ブートストラップコード３０２の実行によって、ハードウェアの初期化が行われ、ＯＳコード３０４を実行することによって、システム装置２００が駆動される。
【００２４】
　図３は、中央処理装置とフラッシュメモリとの間の入出力関係を示している。
　前記中央処理装置２１０は一般のＲＯＭタイプのインタフェースを有し、順次アクセスフラッシュメモリ２１２はＩ／Ｏピンを介してコマンドとアドレスがマルチプレックシングされるインタフェースを有するため、パワーが印加されると、順次アクセスフラッシュメモリ２１２の最初のページに任意にアクセスできないという問題が発生する。
【００２５】
　このような問題を解決するために、図４に示すように、任意のアドレスによるアクセスを仮定し、コンパイリングされたプログラムコードを、順次的なアクセスを許容する形態のコードに変換する方法を使用し、ブートハンドラーコード３００ａとブートストラップローダコード３００ｂを作成する。即ち、システム装置のブーティング時、前記順次アクセスフラッシュメモリ２１２では、順次的なメモリアクセスしか可能でないので、これを考慮してブートハンドラコード３００ａとブートストラップローダコード３００ｂの命令語とデータを配置する。
【００２６】
　図４の左上段は、命令語１によってＡデータがレジスタ１に移動し、さらに命令語１によってＢデータがレジスタ２に移動することを示しており、図４の左下段に表示されたシステムバストランジェクションメモリアドレスを見ると、アドレスが任意に発生していることが分かる。ここで、命令語１は順次アクセスフラッシュメモリ２１２のデータを中央処理装置２１０のデータレジスタに移動させる制御信号である。
【００２７】
　また、図４の右上段には、順次的なメモリアクセスを考慮して再構成されたコードが示されている。命令語１によってデータＡにアクセスしようとし、このときメモリアドレスと読取＿イネーブル
【数７】
2004118826.tif 000010
信号が発生するようになる。しかし、中央処理装置２１０で発生するメモリアドレスは、順次アクセスフラッシュメモリ２１２のインタフェースにおいて無視されるので、単に読取＿イネーブル
【数８】
2004118826.tif 000011
信号によって、その次のアドレスにあるデータが中央処理装置２１０に伝達される。従って、命令語１が得ようとするＡデータをレジスタ１に格納するようになる。さらに、前記中央処理装置２１０は、その次の命令を行うするために、命令語の取得演算を行い、その結果、さらに命令語１に対するメモリアドレスと読取＿イネーブル
【数９】
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信号が順次アクセスフラッシュメモリ２１２のインタフェースに伝達され、前記メモリアドレスと関係なく、その次のアドレス２にある命令語１の命令を行い、Ｂデータをレジスタ２に格納するようになる。このように、前記中央処理装置２１０では、任意のアドレスからデータを取得するようであるが、実際には読取＿イネーブル
【数１０】
2004118826.tif 000013
信号の増加によって順次的なアドレスから得られる値が、命令語、そしてその命令語が必要とするデータになる。好ましくは、このようなコード変換は、ウィンドウのような運営体制に含まれたコード変換プログラムまたは別途製作されたコード変換プログラムを用いて自動で行われる。
【００２８】
　本発明によるシステム装置のブーティングは、次のような過程で行われる。図５を参照して、まず前記システム装置２００にパワーが印加されると、前記順次アクセスフラッシュメモリ２１２の初ページ（０ｘ００００）に格納されている一連のデータ、即ち、ブートハンドラコード３００ａとブートストラップローダコード３００ｂが自動で順次アクセスフラッシュメモリ２１２のデータレジスタ（図７の１１８）に移される（Ｓ１００）。
【００２９】
　次に、前記中央処理装置２１０が前記データレジスタ１１８にローディングされたブートハンドラコード３００ａとブートストラップローダコード３００ｂを順次的にアクセスし（Ｓ１１０）、実質的に中央処理装置２１０からの読取＿イネーブル
【数１１】
2004118826.tif 000014
信号によって、前記データレジスタ１１８の各データが順次的に読み取られる。次に、前記ブートハンドラコード３００ａが、ブートストラップローダコード３００ｂを前記システムメモリ２１４の特定領域にコピーし、前記ブートストラップローダコード３００ｂが、実際にブートストラップコード３０２とＯＳコード３０４を前記システムメモリ２１４に積載する機能を行う（Ｓ１１２）。最終的に、前記中央処理装置２１０の制御によって前記ブートストラップコード３０２が基本的なシステム初期化を行い、前記ＯＳコード３０４が残りの初期化を行う（Ｓ１１４）。これによって、システム装置のブーティングが完了する。
【００３０】
　本発明による実施の形態は、上述の内容に限定されず、本発明と関連して通常の知識を有する者にとって自明な範囲内で様々な代案、修正及び変更して実施することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明によるシステム装置の構成図である。
【図２】本発明における順次アクセスフラッシュメモリからシステムメモリへのデータの移動を示す図である。
【図３】本発明における中央処理装置と順次アクセスフラッシュメモリ間の入出力関係を示す図である。
【図４】本発明による任意のアクセス方式実行コードの順次アクセス方式実行コードへの変換方法を説明する図である。
【図５】本発明によるシステム装置のブーティング方法を説明するフローチャートである。
【図６】本発明に適用されたフラッシュメモリのピンの構成とその詳細を示す図である。
【図７】本発明に適用されたフラッシュメモリのブロック図である。
【図８】本発明に適用されたフラッシュメモリの一般的な読取動作を説明するタイミング図である。
【図９】本発明に適用されたフラッシュメモリのパワー・オン自動読取動作を説明するタイミング図である。
【図１０】従来の順次アクセスフラッシュメモリをブートメモリとして使用するシステム装置の構成図である。
【符号の説明】
【００３２】
　２１０　中央処理装置
　２１２　順次アクセスフラッシュメモリ
　２１４　システムメモリ
　２１６　システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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