(57)【要約】【課題】通常動作時に異なる電源系の接地配線等の同電位配線間を伝搬する高周波ノイズを抑制しながら、異電源系の同電位端子間のＥＳＤストレスに対しても十分な耐量を有する静電保護回路及びこの静電保護回路を備えた半導体装置を提供する。【解決手段】ＬＳＩ５が接地配線ＧＮＤ１と接地配線ＧＮＤ２との間に静電保護回路１を備え、静電保護回路１は、アノード１０Ａが第１端子Ｎ１に、カソード１０Ｋ及びゲート１０Ｇがいずれも第２端子Ｎ２にそれぞれ接続されたサイリスタ１０と、アノード２０Ａが第２端子Ｎ２に、カソード２０Ｋ及びゲート２０Ｇがいずれも第１端子Ｎ１にそれぞれ接続されたサイリスタ２０と、を備える。【選択図】　　　図１
2004146440.tif 000002
【特許請求の範囲】
【請求項１】
第１端子に印加された静電気ストレスを第２端子に放電させると共に前記第２端子に印加された静電気ストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、
前記第１端子にアノードが接続され、前記第２端子にカソード及びゲートが接続された第１サイリスタと、前記第１端子にカソード及びゲートが接続され、前記第２端子にアノードが接続された第２サイリスタと、を有することを特徴とする静電保護回路。
【請求項２】
前記第１サイリスタ及び前記第２サイリスタは、いずれも第一導電型の半導体基板の一主面に形成された領域であって、前記半導体基板又は前記半導体基板内に形成された第一導電型の第１のウエル領域と、前記第１のウエル領域内に形成された前記第一導電型の逆導電型である第二導電型の拡散領域と、前記半導体基板内に形成された第二導電型の第２のウエル領域と、前記第２のウエル領域内に形成された第一導電型の拡散領域と、の４層構造からなるものである請求項１に記載の静電保護回路。
【請求項３】
第１端子に印加された静電気ストレスを第２端子に放電させると共に前記第２端子に印加された静電気ストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、
いずれも第一導電型の半導体基板の一主面に形成されたウェル領域である、前記第一導電型の逆導電型である第二導電型の第１ウェル領域と、この第１ウェル領域と離間して形成された前記第二導電型の第２ウェル領域と、前記第１ウェル領域及び前記第２ウェル領域を囲繞して形成され前記第１端子となる第１配線に接続された前記第一導電型の第３ウェル領域を備え、更に、
前記第３ウェル領域内で前記第１ウェル領域と対向する位置に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された第二導電型の第１拡散領域と、
前記第３ウェル領域内で前記第２ウェル領域と対向する位置に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２端子となる第２配線に接続された第二導電型の第２拡散領域と、
前記第１ウェル領域内に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第二導電型の第３拡散領域と、
前記第２ウェル領域内に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第二導電型の第４拡散領域と、
前記第１ウェル領域内で前記第３拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第一導電型の第５拡散領域と、
前記第２ウェル領域内で前記第４拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第一導電型の第６拡散領域と、
を備えていることを特徴とする静電保護回路。
【請求項４】
第１端子に印加された静電気ストレスを第２端子に放電させると共に前記第２端子に印加された静電気ストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、
いずれも第一導電型の半導体基板の一主面に形成されたウェル領域である、前記第一導電型の逆導電型である第二導電型の第１ウェル領域と、この第１ウェル領域と離間して形成された前記第二導電型の第２ウェル領域と、前記第１ウェル領域を囲繞して形成され第１端子となる第１配線に接続された前記第一導電型の第３ウェル領域と、前記第２ウェル領域を囲繞し且つ前記第３ウェル領域と離間して形成され第２端子となる第２配線に接続された前記第一導電型の第４ウェル領域を備え、更に、
前記第３ウェル領域内で前記第１ウェル領域と対向する位置に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された第二導電型の第１拡散領域と、
前記第４ウェル領域内で前記第２ウェル領域と対向する位置に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された第二導電型の第２拡散領域と、
前記第１ウェル領域内に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第二導電型の第３拡散領域と、
前記第２ウェル領域内に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第二導電型の第４拡散領域と、
前記第１ウェル領域内で前記第３拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第一導電型の第５拡散領域と、
前記第２ウェル領域内で前記第４拡散領域と離間した位置に前記第４ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第一導電型の第６拡散領域と、
を備えていることを特徴とする静電保護回路。
【請求項５】
第１端子に印加された静電気ストレスを第２端子に放電させると共に前記第２端子に印加された静電気ストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、
いずれも第一導電型の半導体基板の一主面に形成されたウェル領域である、前記第一導電型の逆導電型である第二導電型の第１ウェル領域と、この第１ウェル領域と離間して形成された前記第二導電型の第２ウェル領域と、前記第１ウェル領域を囲繞して形成され第１端子となる第１配線に接続された前記第一導電型の第３ウェル領域と、前記第２ウェル領域を囲繞し且つ前記第３ウェル領域と離間して形成され前記第１配線に接続された前記第一導電型の第４ウェル領域を備え、更に、
前記第３ウェル領域内で前記第１ウェル領域と対向する位置に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された第二導電型の第１拡散領域と、
前記第４ウェル領域内で前記第２ウェル領域と対向する位置に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２端子となる第２配線に接続された第二導電型の第２拡散領域と、
前記第１ウェル領域内に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第二導電型の第３拡散領域と、
前記第２ウェル領域内に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第二導電型の第４拡散領域と、
前記第１ウェル領域内で前記第３拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第一導電型の第５拡散領域と、
前記第２ウェル領域内で前記第４拡散領域と離間した位置に前記第４ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第一導電型の第６拡散領域と、
を備えていることを特徴とする静電保護回路。
【請求項６】
前記第１拡散領域が、前記第１ウェル領域と対向する平行辺を有する位置に形成された請求項３乃至５いずれか１項に記載の静電保護回路。
【請求項７】
前記第２拡散領域が、前記第２ウェル領域と対向する平行辺を有する位置に形成された請求項３乃至６いずれか１項に記載の静電保護回路。
【請求項８】
前記第５拡散領域が、前記第１拡散領域と前記第３拡散領域とに挟まれる位置に形成された請求項３乃至７いずれか１項に記載の静電保護回路。
【請求項９】
前記第６拡散領域が、前記第２拡散領域と前記第４拡散領域とに挟まれる位置に形成された請求項３乃至８いずれか１項に記載の静電保護回路。
【請求項１０】
通常動作時において、前記第１端子の電位と前記第２端子の電位が同電位である請求項１乃至９いずれか１項に記載の静電保護回路。
【請求項１１】
前記第一導電型及び前記第二導電型が、それぞれＰ型及びＮ型である請求項１乃至１０いずれか１項に記載の静電保護回路。
【請求項１２】
互いに電気的に分離した複数の電源系を有し、且つ互いに電気的に分離した少なくとも一組の同電位の端子間に、請求項１乃至１１いずれか１項に記載の静電保護回路を有することを特徴とする半導体装置。
【請求項１３】
前記少なくとも一組の同電位は、接地電位である請求項１２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、互いに電気的に分離した複数の電源を持つ半導体装置の静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　（ＥＳＤ））に対する保護回路（以下、静電保護回路とする）に関し、特に異電源間の静電保護回路の改良に関する。
【０００２】
【従来の技術】
半導体装置（以下、ＬＳＩとする）では、ＬＳＩ内の回路別に電源を持つものがある。例えば、アナログ回路とディジタル回路が同じＬＳＩチップに内蔵される場合、ディジタル回路の動作電流による電源−接地間の電位変動（通常、接地電位の変動）により、電源−接地間の電位変動に対し比較的感度の高いアナログ回路の電源−接地間電位が変動するのを防ぐために、アナログ回路とディジタル回路各々の電源、接地を分離することがある。
【０００３】
又、メモリ回路と外部の大容量負荷を駆動し得るＣＭＯＳバッファ回路が同じＬＳＩチップに内蔵される場合、バッファ回路による負荷駆動時の電源−接地間電位の変動（通常、接地電位の変動）により、電源−接地間電位の変動に対し比較的感度の高いメモリ回路の電源−接地間電位が変動するのを防ぐために、バッファ回路とメモリ回路各々の電源、接地を分離することがある。
【０００４】
このような複数の電源系を持つＬＳＩの異電源間に設けられた従来の静電保護回路については、特許文献１，２に開示されている。図１１は、特許文献１，２に開示されている異電源間に設けられた従来の静電保護回路の例を示す図で、第１の回路の電源系の接地配線ＧＮＤ１と第２の回路の電源系の接地配線ＧＮＤ２との間の静電保護回路１００の等価回路図である。特許文献１，２にはこの静電保護回路１００のレイアウトパターンは明記されてはいないが、例えば図１２のようなレイアウトパターンが使用されることが多いので、以下このレイアウトパターンに基づき説明する。図１３（ａ），（ｃ）はそれぞれ図１２におけるＰ−Ｐ’線と，Ｑ−Ｑ’線に沿った矢視断面を模式的に示す断面図であり、図１３（ｂ），（ｄ）はそれぞれ図１３（ａ），（ｃ）に対応する等価回路図である。
【０００５】
図１１乃至図１３を参照すると、従来の接地配線ＧＮＤ１と接地配線ＧＮＤ２の間に設けられた静電保護回路１００は、互いに逆並列に接続されたダイオード１１０とダイオード１２０の２個のダイオードで構成されている。すなわち、ダイオード１１０のアノードとダイオード１２０のカソードが接地配線ＧＮＤ１に接続され、ダイオード１１０のカソードとダイオード１２０のアノードが接地配線ＧＮＤ２に接続されている。ダイオード１１０は、例えばＰ型シリコン基板１０３の所望の回路素子が形成される主面側に形成されたＰウェル１１１と、Ｐウェル１１１の中に形成されたＮウェル１１２と、Ｎウェル１１２内に形成され接地配線ＧＮＤ１に接続された高濃度Ｐ型拡散領域１１３と、Ｎウェル１１２内に形成され接地配線ＧＮＤ２に接続された高濃度Ｎ型拡散領域１１４とを備えて構成され、ダイオード１２０は、同様にＰ型シリコン基板１０３の所望の回路素子が形成される主面側に形成されたＰウェル１２１と、Ｐウェル１２１の中に形成されたＮウェル１２２と、Ｎウェル１２２内に形成され接地配線ＧＮＤ１に接続された高濃度Ｎ型拡散領域１２４と、Ｎウェル１２２内に形成され接地配線ＧＮＤ２に接続された高濃度Ｐ型拡散領域１２３とを備えて構成されている。尚、ガードリングとなる高濃度Ｐ型拡散領域１１５は、Ｐウェル１１１のウェルコンタクトとシリコン基板１０３の基板コンタクトを兼ね、高濃度Ｐ型拡散領域１２５は、Ｐウェル１２１のウェルコンタクトとシリコン基板１０３の基板コンタクトを兼ねている。
【０００６】
この構成により、接地配線ＧＮＤ１と接地配線ＧＮＤ２の間にＥＳＤストレスが印加されると、例えば接地配線ＧＮＤ１側が接地配線ＧＮＤ２側に対して正極ＥＳＤストレスの場合、ダイオード１１０が保護素子として機能する。この場合、ダイオード１１０のアノードである高濃度Ｐ型拡散領域１１３からカソードである高濃度Ｎ型拡散領域１１４を介して接続された接地配線ＧＮＤ２に順方向電流Ｉ１が流れると、高濃度Ｐ型拡散領域１１３，Ｎウェル１１２及びＰウェル１１１で構成される寄生ＰＮＰトランジスタ（以下、ＰＮＰＴｒとする）がターンオンして電流Ｉ２も流れる。
【０００７】
逆に接地配線ＧＮＤ２側が接地配線ＧＮＤ１側に対して正極ＥＳＤストレスの場合、ダイオード１２０が保護素子として機能する。この場合、ダイオード１２０のアノードである高濃度Ｐ型拡散領域１２３からカソードである高濃度Ｎ型拡散領域１２４を介して接続された接地配線ＧＮＤ１に順方向電流Ｉ１が流れても、Ｐウェル１２１はウェルコンタクトを兼ねている高濃度Ｐ型拡散領域１２５を介して接地配線ＧＮＤ２に接続されているので、高濃度Ｐ型拡散領域１２３，Ｎウェル１２２及びＰウェル１２１で構成される寄生ＰＮＰＴｒはターンオンせず、Ｐウェル１２１からもＮウェル１２２へ順方向電流Ｉ３が流れる。
【０００８】
【特許文献１】
特開昭６３−３６５５７号公報（ｐ．２、第１図，第２図）
【特許文献２】
特開平１０−１７３１３４号公報（ｐ．２、図３，図４）
【０００９】
【発明が解決しようとする課題】
上述したダイオードを逆並列に接続した従来の静電保護回路の場合、ダイオード１１０が保護素子として機能する場合のように寄生ＰＮＰＴｒがターンオンしてＥＳＤ電流の放電経路を形成したとしても、寄生ＰＮＰＴｒの電流利得は極めて小さく、ＥＳＤ電流に対して低抵抗状態を実現してＥＳＤ耐量を確保するには、静電保護回路を構成するダイオード１１０，１２０のサイズを大きくする必要がある。しかし、静電保護回路を構成するダイオードのサイズを大きくすると、通常動作時に接地配線ＧＮＤ１と接地配線ＧＮＤ２間の寄生容量が大きくなってしまい、高周波ノイズが伝搬し易くなるという問題がある。
【００１０】
本発明は上記問題点に鑑みてなされたものであって、その目的は例えばＬＳＩチップ内で電源系を分離する場合において、通常動作時に異なる電源系の接地配線等の同電位配線間を伝搬する高周波ノイズを抑制しながら、異電源系の同電位端子間のＥＳＤストレスに対しても十分な耐量を有する静電保護回路及びこの静電保護回路を備えた半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
そのため、本発明による静電保護回路は、第１端子に印加されたＥＳＤストレスを第２端子に放電させると共に前記第２端子に印加されたＥＳＤストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、前記第１端子にアノードが接続され、前記第２端子にカソード及びゲートが接続された第１サイリスタと、前記第１端子にカソード及びゲートが接続され、前記第２端子にアノードが接続された第２サイリスタと、を有することを特徴とする。このとき、前記第１サイリスタ及び前記第２サイリスタは、いずれも第一導電型の半導体基板の一主面に形成された領域であって、前記半導体基板又は前記半導体基板内に形成された第一導電型の第１のウエル領域と、前記第１のウエル領域内に形成された前記第一導電型の逆導電型である第二導電型の拡散領域と、前記半導体基板内に形成された第二導電型の第２のウエル領域と、前記第２のウエル領域内に形成された第一導電型の拡散領域と、の４層構造からなるものとすることができる。
【００１２】
又、この静電保護回路の第１の構成は、第１端子に印加されたＥＳＤストレスを第２端子に放電させると共に前記第２端子に印加されたＥＳＤストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、
いずれも第一導電型の半導体基板の一主面に形成されたウェル領域である、前記第一導電型の逆導電型である第二導電型の第１ウェル領域と、この第１ウェル領域と離間して形成された前記第二導電型の第２ウェル領域と、前記第１ウェル領域及び前記第２ウェル領域を囲繞して形成され前記第１端子となる第１配線に接続された前記第一導電型の第３ウェル領域を備え、更に、
前記第３ウェル領域内で前記第１ウェル領域と対向する位置に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された第二導電型の第１拡散領域と、
前記第３ウェル領域内で前記第２ウェル領域と対向する位置に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２端子となる第２配線に接続された第二導電型の第２拡散領域と、
前記第１ウェル領域内に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第二導電型の第３拡散領域と、
前記第２ウェル領域内に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第二導電型の第４拡散領域と、
前記第１ウェル領域内で前記第３拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第一導電型の第５拡散領域と、
前記第２ウェル領域内で前記第４拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第一導電型の第６拡散領域と、
を備えていることを特徴とする。
【００１３】
又、この静電保護回路の第２の構成は、第１端子に印加されたＥＳＤストレスを第２端子に放電させると共に前記第２端子に印加されたＥＳＤストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、
いずれも第一導電型の半導体基板の一主面に形成されたウェル領域である、前記第一導電型の逆導電型である第二導電型の第１ウェル領域と、この第１ウェル領域と離間して形成された前記第二導電型の第２ウェル領域と、前記第１ウェル領域を囲繞して形成され第１端子となる第１配線に接続された前記第一導電型の第３ウェル領域と、前記第２ウェル領域を囲繞し且つ前記第３ウェル領域と離間して形成され第２端子となる第２配線に接続された前記第一導電型の第４ウェル領域を備え、更に、
前記第３ウェル領域内で前記第１ウェル領域と対向する位置に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された第二導電型の第１拡散領域と、
前記第４ウェル領域内で前記第２ウェル領域と対向する位置に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された第二導電型の第２拡散領域と、
前記第１ウェル領域内に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第二導電型の第３拡散領域と、
前記第２ウェル領域内に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第二導電型の第４拡散領域と、
前記第１ウェル領域内で前記第３拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第一導電型の第５拡散領域と、
前記第２ウェル領域内で前記第４拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第一導電型の第６拡散領域と、
を備えていることを特徴とする。
【００１４】
又、この静電保護回路の第３の構成は、第１端子に印加されたＥＳＤストレスを第２端子に放電させると共に前記第２端子に印加されたＥＳＤストレスを前記第１端子に放電させることができる双方向型の静電保護回路であって、
いずれも第一導電型の半導体基板の一主面に形成されたウェル領域であって、前記第一導電型の逆導電型である第二導電型の第１ウェル領域と、この第１ウェル領域と離間して形成された前記第二導電型の第２ウェル領域と、前記第１ウェル領域を囲繞して形成され第１端子となる第１配線に接続された前記第一導電型の第３ウェル領域と、前記第２ウェル領域を囲繞し且つ前記第３ウェル領域と離間して形成され前記第１配線に接続された前記第一導電型の第４ウェル領域を備え、更に、
前記第３ウェル領域内で前記第１ウェル領域と対向する位置に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された第二導電型の第１拡散領域と、
前記第４ウェル領域内で前記第２ウェル領域と対向する位置に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２端子となる第２配線に接続された第二導電型の第２拡散領域と、
前記第１ウェル領域内に前記第１ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第二導電型の第３拡散領域と、
前記第２ウェル領域内に前記第２ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第二導電型の第４拡散領域と、
前記第１ウェル領域内で前記第３拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第２配線に接続された前記第一導電型の第５拡散領域と、
前記第２ウェル領域内で前記第４拡散領域と離間した位置に前記第３ウェル領域の不純物濃度よりも不純物濃度が高く形成され且つ前記第１配線に接続された前記第一導電型の第６拡散領域と、
を備えていることを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は、本発明の静電保護回路の一実施形態の等価回路を、異電源系の接地配線間に接続した状態で示す等価回路図である。又、図２はこの静電保護回路の平面形状を一例を示すレイアウトパターンである。更に、図３は図２のＡ−Ａ’線に沿った矢視断面を示す模式的な断面図（ａ）と、対応する等価回路図（ｂ）であり、図４は図２のＢ−Ｂ’線に沿った矢視断面を示す模式的な断面図（ａ）と、対応する等価回路図（ｂ）である。
【００１６】
図１を参照すると、ＬＳＩ５は、高電圧側電位ＶＤＤ１と接地電位ＧＮＤ１からなる第１の電源系で駆動される第１の回路と、高電圧側電位ＶＤＤ２と接地電位ＧＮＤ２からなる第２の電源系で駆動される第２の回路を含み、外部接続用第１接地端子及び外部接続用第２接地端子（いずれも図示せず）に接地配線ＧＮＤ１及び接地配線ＧＮＤ２がそれぞれ接続され、本実施形態の静電保護回路１は、接地配線ＧＮＤ１と接地配線ＧＮＤ２との間に接続されている。又、本実施形態の静電保護回路１は、アノード１０Ａが第１端子Ｎ１に、カソード１０Ｋ及びゲート１０Ｇがいずれも第２端子Ｎ２にそれぞれ接続されたサイリスタ１０と、アノード２０Ａが第２端子Ｎ２に、カソード２０Ｋ及びゲート２０Ｇがいずれも第１端子Ｎ１にそれぞれ接続されたサイリスタ２０と、を備えて構成されている。尚、ＬＳＩ５の入力端子、出力端子等の信号端子を含む他の端子やその静電保護素子、回路の詳細等は本発明と直接関係しないので、図示を省略している。
【００１７】
又、図２乃至図４を参照すると、この静電保護回路１は、第一導電型及び第二導電型をそれぞれＰ型及びＮ型として、いずれも例えば比抵抗が３〜１０Ω・ｃｍのＰ型シリコン基板３の所望の回路素子が形成される一主面側に形成されたウェル領域であって、所定の位置に形成された第１ウェル領域であるＮウェル１１と、Ｎウェル１１と離間して形成された第２ウェル領域であるＮウェル２１と、Ｎウェル１１及びＮウェル２１を囲繞して形成された第３ウェル領域であるＰウェル１２を備え、更に、
Ｐウェル１２内でＮウェル１１のみと対向する平行辺を有する位置にＮウェル１１の不純物濃度よりも不純物濃度が高く形成され且つ第１端子となる第１配線を兼ねた接地配線ＧＮＤ２と接続する第１拡散領域である高濃度Ｎ型領域１３と、
Ｐウェル１２内でＮウェル２１のみと対向する平行辺を有する位置にＮウェル２１の不純物濃度よりも不純物濃度が高く形成され且つ第２端子となる第２配線を兼ねた接地配線ＧＮＤ１と接続する第２拡散領域である高濃度Ｎ型領域２３と、
Ｎウェル１１内にこのＮウェル１１の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ２に接続された第３拡散領域である高濃度Ｎ型領域１５と、
Ｎウェル２１内にこのＮウェル２１の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ１に接続された第４拡散領域である高濃度Ｎ型領域２５と、
Ｎウェル１１内であって高濃度Ｎ型領域１３と高濃度Ｎ型領域１５とに挟まれる位置にＰウェル１２の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ１に接続された第５拡散領域である高濃度Ｐ型領域１４と、
Ｎウェル２１内であって高濃度Ｎ型領域２３と高濃度Ｎ型領域２５とに挟まれる位置にＰウェル１２の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ２に接続された第６拡散領域である高濃度Ｐ型領域２４と、
Ｐウェル１２の周縁部にＰウェル１２の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ２に接続された第７拡散領域である高濃度Ｐ型領域１６と、を備えており、
Ｎウェル１１，Ｐウェル１２，高濃度Ｎ型領域１３及び高濃度Ｐ型領域１４が、高濃度Ｎ型領域１３と高濃度Ｐ型領域１４をそれぞれカソードとアノードとし、高濃度Ｎ型領域１５をゲートとするサイリスタ１０を構成し、
Ｎウェル２１，Ｐウェル１２，高濃度Ｎ型領域２３及び高濃度Ｐ型領域２４が、高濃度Ｎ型領域２３と高濃度Ｐ型領域２４をそれぞれカソードとアノードとし、高濃度Ｎ型領域２５をゲートとするサイリスタ２０を構成している。
【００１８】
又、これらの平面パターン形状は、Ｐ型シリコン基板３の主面上で互いに直交する２方向をＸ方向及びＹ方向とし、例えばＮウェル１１及びＮウェル２１を、直交する２辺がそれぞれＸ方向とＹ方向に平行になっている矩形としたとき、これらがＹ方向に互いに離間して配置されている。Ｐウェル１２は、Ｎウェル１１及びＮウェル２１を囲繞して矩形状に形成される。
【００１９】
高濃度Ｎ型領域１３は矩形状で、Ｎウェル１１とＸ方向に離間し且つそれぞれのＹ方向の辺が互いに平行に対向するようにＰウェル１２内に配置される。又、高濃度Ｎ型領域２３も矩形状で、Ｎウェル２１とＸ方向に離間し且つそれぞれのＹ方向の辺が互いに平行に対向するようにＰウェル１２内に配置される。このとき、高濃度Ｎ型領域１３にはＮウェル２１と直接対向する領域が存在せず、高濃度Ｎ型領域２３にはＮウェル１１と直接対向する領域が存在しない。
【００２０】
高濃度Ｐ型領域１４と高濃度Ｎ型領域１５は、いずれもＮウェル１１内でＸ方向に離間すると共にそれぞれのＹ方向の辺が互いに平行に対向し且つ高濃度Ｐ型領域１４が高濃度Ｎ型領域１３と高濃度Ｎ型領域１５とに挟まれる位置に形成される。又、高濃度Ｐ型領域２４と高濃度Ｎ型領域２５は、いずれもＮウェル２１内でＸ方向に離間すると共にそれぞれのＹ方向の辺が互いに平行に対向し且つ高濃度Ｐ型領域２４が高濃度Ｎ型領域２３と高濃度Ｎ型領域２５とに挟まれる位置に形成される。
【００２１】
高濃度Ｐ型領域１６は、Ｐウェル１２の周縁部全域に渡って且つＮウェル１１，２１、高濃度Ｎ型領域１３，２３のいずれとも離間して形成され、Ｐウェル１２のコンタクト領域になると共に、サイリスタ１０及びサイリスタ２０のガードリングとなっている。
【００２２】
尚、本実施形態ではサイリスタ１０が、Ｐウェル１２，高濃度Ｎ型領域１３，Ｎウェル１１及び高濃度Ｐ型領域１４を、それぞれ第一導電型の第１のウエル領域，第１のウエル領域内に形成された第二導電型の拡散領域，半導体基板内に形成された第二導電型の第２のウエル領域及び第２のウエル領域内に形成された第一導電型の拡散領域とする４層構造からなっており、
サイリスタ２０が、Ｐウェル１２，高濃度Ｎ型領域２３，Ｎウェル２１及び高濃度Ｐ型領域２４を、それぞれ第一導電型の第１のウエル領域，第１のウエル領域内に形成された第二導電型の拡散領域，半導体基板内に形成された第二導電型の第２のウエル領域及び第２のウエル領域内に形成された第一導電型の拡散領域とする４層構造からなっている。
【００２３】
次に、この静電保護回路１の動作を説明する。まず、接地配線ＧＮＤ１側から接地配線ＧＮＤ２側に電流が流れるようなＥＳＤストレスが印加された場合は、サイリスタ１０が保護素子として機能する。従って図３を参照すると、接地配線ＧＮＤ１に正極ＥＳＤストレスが印加されると、まずサイリスタ１０のアノード１０Ａとなっている高濃度Ｐ型領域１４からＮウェル１１及び高濃度Ｎ型領域１５を経由して接地配線ＧＮＤ２へ電流Ｉ１が流れて、高濃度Ｐ型領域１４，Ｎウェル１１及びＰウェル１２で形成される寄生ＰＮＰＴｒ８１がターンオンし、続いて更にＮウェル１１，Ｐウェル１２及び高濃度Ｎ型領域１３で形成される寄生ＮＰＮＴｒ８２がターンオンしてサイリスタ１０がターンオンしてＩＳＣＲが流れ、低抵抗状態で接地配線ＧＮＤ２側に放電する。
【００２４】
逆に、接地配線ＧＮＤ２側から接地配線ＧＮＤ１側に電流が流れるようなＥＳＤストレスが印加された場合は、サイリスタ２０が保護素子として機能する。従って図４を参照すると、接地配線ＧＮＤ２に正極ＥＳＤストレスが印加されると、サイリスタ２０のアノード２０Ａとなっている高濃度Ｐ型領域２４からＮウェル２１及び高濃度Ｎ型領域２５を経由して接地配線ＧＮＤ１への電流Ｉ１，高濃度Ｐ型領域１６からＰウェル１２及び高濃度Ｎ型領域２３を経由して接地配線ＧＮＤ１への電流Ｉ２，及び高濃度Ｐ型領域１６からＮウェル２１及び高濃度Ｎ型領域２５を経由して接地配線ＧＮＤ１への電流Ｉ３が同時に流れ始め、Ｎウェル２１のウェル抵抗Ｒｎｗ及びＰウェル１２のウェル抵抗Ｒｐｗによる電位差が生じるとサイリスタ２０がターンオンしてＩＳＣＲが流れ、低抵抗状態で接地配線ＧＮＤ１側に放電する。
【００２５】
このように、本実施形態の静電保護回路１は第１端子Ｎ１と第２端子Ｎ２の間にゲートとカソードを短絡したサイリスタが逆並列に接続された構成となっているので、第１端子Ｎ１、第２端子Ｎ２のいずれの側にＥＳＤストレスが印加されてもいずれかのサイリスタがターンオンして他方の電極側に放電させることができ、且つサイリスタがターンオンしているときのオン抵抗は同じサイズのダイオードの順方向抵抗に比べて十分低く、ＥＳＤ電流を放電する際の所望の低抵抗状態をより小さいサイズで実現できるので、通常動作時には分離したい接地配線の寄生容量を小さくすることができ、寄生容量を経由する高周波ノイズの伝搬が抑制される。
【００２６】
次に、図２乃至図４に示す静電保護回路１の製造方法の概要を説明する。図５及び図６は、この製造方法の一例を説明するための主要工程毎の断面を示す工程毎断面図である。尚、この工程毎断面図は代表例として図２におけるＡ−Ａ’線に沿った矢視断面を用いて示している。
【００２７】
尚、静電保護回路１の主要サイズは、高濃度Ｎ型領域１３，１５，２３，２５のＹ方向の長さＷｎ＝５０μｍ、高濃度Ｐ型領域１４，２４のＹ方向の長さＷｐ＝５０μｍとし、高濃度Ｐ型領域１４とＸ方向に対向するＮウェル１１の境界との間隔及び高濃度Ｐ型領域２４とＸ方向に対向するＮウェル２１の境界との間隔ｄｗａ＝０．４μｍ、高濃度Ｎ型領域１３とＸ方向に対向するＮウェル１１の境界との間隔及び高濃度Ｎ型領域２３とＸ方向に対向するＮウェル２１の境界との間隔ｄｗｃ＝０．４μｍとした。但し、図面は分かり易くするため、上記寸法とは関係なく適宜拡大して示してある。
【００２８】
まず、比抵抗が１０Ω・ｃｍ程度のＰ型シリコン基板３を準備し（図５（ａ））、この基板の所望の回路素子が形成される主面側の所定の位置に、例えばイオン注入技術により不純物濃度が５×１０１７ｃｍ−３程度のＮウェル１１及びＮウェル２１と、不純物濃度が５×１０１７ｃｍ−３程度のＰウェル１２をそれぞれ形成する。（図５（ｂ））。
【００２９】
次に、例えば浅溝分離技術を用いて所定の素子領域を画定する分離領域５５を形成する（図５（ｃ））。
【００３０】
次に、所望の内部回路素子等（図示せず）を形成するためゲート絶縁膜を成長させ、更にゲート電極となる例えば多結晶シリコン等を堆積してパターニングし、ゲート領域が形成される（いずれも図示せず）。
【００３１】
次に、所望の領域以外をフォトレジスト（以下、ＰＲとする）６１等で被覆し、イオン注入技術により例えば砒素（Ａｓ）を加速電圧１０ｋｅＶで１×１０１５個／ｃｍ２程度注入して高濃度Ｎ型領域１３及び高濃度Ｎ型領域１５を含む所定のＮ型領域を形成する（図５（ｄ））。
【００３２】
次に、所望の領域以外をＰＲ６３等で被覆し、イオン注入技術により例えば５ｋｅＶ程度の加速電圧でボロン（Ｂ）を１×１０１５個／ｃｍ２程度注入して高濃度Ｐ型領域１４及び高濃度Ｐ型領域１６を含む所定のＰ型領域を形成する（図６（ａ））。
【００３３】
以後は、公知の方法により、所定の領域にコンタクト孔を開口し、所定の配線材料を堆積してパターンニングし（図６（ｂ））、多層配線が必要であればこの後、層間絶縁膜の堆積、接続孔の開口、配線材料の堆積及びパターンニングを繰り返して多層配線にして形成すればよいので説明は省略する。
【００３４】
尚、前述の製造方法の各処理は、通常のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＬＳＩの製造方法に全て含まれる処理であって静電保護回路１を搭載するために新たな工程の追加は不要であり、具体的な処理条件やパターン寸法等は静電保護回路１が搭載されるＬＳＩの製造条件と、静電保護回路１に求められる保護動作の条件等に合わせて適宜設定すればよい。
【００３５】
以上説明したとおり、本発明の静電保護回路１は第１端子Ｎ１と第２端子Ｎ２の間にゲートとカソードを短絡したサイリスタが逆並列に接続された構成を通常のＣＭＯＳ型ＬＳＩの製造方法に工程追加をすることなく実現でき、且つこの静電保護回路１を備えることにより、第１端子Ｎ１、第２端子Ｎ２のいずれの側にＥＳＤストレスが印加されてもいずれかのサイリスタがターンオンして他方の電極側に放電させることができる。しかも、サイリスタがターンオンしたときのオン抵抗は同じサイズのダイオードの順方向抵抗に比べて十分低く、所望の低抵抗の放電経路をより小さいサイズで実現できる。従って、複数の電源系を有するＬＳＩに本発明の静電保護回路１を搭載することにより、通常動作時には電気的に分離したい電源系（の接地配線）間の寄生容量を小さくすることができ、ＥＳＤ耐量を維持しながら寄生容量を経由する高周波ノイズの伝搬が抑制されるという効果が得られる。
【００３６】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内において種々変更が可能である。例えば、静電保護回路１の平面パターン形状は、図２の例に種々の変更が可能である。以下、その中の幾つかの例について説明する。尚、以下の例は全て、上述の実施形態の場合と同様、第一導電型及び第二導電型をそれぞれＰ型及びＮ型として、Ｐ型シリコン基板３の所望の回路素子が形成される一主面側に全て形成されるものとする。
【００３７】
図７は、静電保護回路１の平面パターン形状の第１の変形例を説明するための図で、（ａ）及び（ｂ）はそれぞれ模式的な平面図及び（ａ）のＣ−Ｃ’線に沿った模式的な矢視断面図である。第１の変形例は、サイリスタ１０とサイリスタ２０を、独立したＰウェル内に形成した構成となっている。図７を参照すると、静電保護回路１の第１の変形例は、所定の位置に形成されたＮ型の第１ウェル領域であるＮウェル１１と、Ｎウェル１１と離間して形成されたＮ型の第２ウェル領域であるＮウェル２１と、Ｎウェル１１を囲繞して形成されたＰ型の第３ウェル領域であるＰウェル１２と、Ｎウェル２１を囲繞し且つＰウェル１２と離間して形成されたＰ型の第４ウェル領域であるＰウェル２２を備え、更に、
Ｐウェル１２内で前記第１ウェル領域と対向する平行辺を有する位置にＮウェル１１の不純物濃度よりも不純物濃度が高く形成され且つ第１端子となる第１配線を兼ねた接地配線ＧＮＤ２と接続する第１拡散領域である高濃度Ｎ型領域１３、
Ｐウェル２２内でＮウェル２１と対向する平行辺を有する位置にＮウェル２１の不純物濃度よりも不純物濃度が高く形成され且つ第２端子となる第２配線を兼ねた接地配線ＧＮＤ１に接続されたＮ型の第２拡散領域である高濃度Ｎ型領域２３と、Ｎウェル１１内にＮウェル１１の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ２に接続されたＮ型の第３拡散領域である高濃度Ｎ型領域１５と、Ｎウェル２１内にＮウェル２１の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ１に接続されたＮ型の第４拡散領域である高濃度Ｎ型領域２５と、Ｎウェル１１内で高濃度Ｎ型領域１３と高濃度Ｎ型領域１５とに挟まれる位置にＰウェル１２の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ１に接続されたＰ型の第５拡散領域である高濃度Ｐ型領域１４と、
Ｎウェル２１内で高濃度Ｎ型領域２３と高濃度Ｎ型領域２５とに挟まれる位置にＰウェル１２の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ２に接続されたＰ型の第６拡散領域である高濃度Ｐ型領域２４と、
Ｐウェル１２の周縁部にＰウェル１２の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ２に接続されたＰ型の第７拡散領域である高濃度Ｐ型領域１６と、
Ｐウェル２２の周縁部にＰウェル２２の不純物濃度よりも不純物濃度が高く形成され且つ接地配線ＧＮＤ１に接続されたＰ型の第８拡散領域である高濃度Ｐ型領域２６と、を備えており、
Ｎウェル１１，Ｐウェル１２，高濃度Ｎ型領域１３及び高濃度Ｐ型領域１４が、高濃度Ｎ型領域１３と高濃度Ｐ型領域１４をそれぞれカソードとアノードとし、Ｎウェル１１をゲートとするサイリスタ１０ａを構成し、
Ｎウェル２１，Ｐウェル２２，高濃度Ｎ型領域２３及び高濃度Ｐ型領域２４が、高濃度Ｎ型領域２３と高濃度Ｐ型領域２４をそれぞれカソードとアノードとし、Ｎウェル２１をゲートとするサイリスタ２０ａを構成している。
【００３８】
又、第１の変形例の平面パターン形状は、Ｐ型シリコン基板３の主面上で互いに直交する２方向をＸ方向及びＹ方向とし、例えばＮウェル１１及びＮウェル２１を、直交する２辺がそれぞれＸ方向とＹ方向に平行になっている矩形としたとき、これらがＹ方向に互いに離間して配置されている。又、Ｐウェル１２及びＰウェル２２は、Ｎウェル１１及びＮウェル２１をそれぞれ囲繞して矩形状に形成され、Ｙ方向に互いに離間して配置されている。
【００３９】
高濃度Ｎ型領域１３は矩形状で、Ｎウェル１１とＹ方向に離間し且つそれぞれのＸ方向の辺が互いに平行に対向するようにＰウェル１２内に配置される。又、高濃度Ｎ型領域２３も矩形状で、Ｎウェル２１とＹ方向に離間し且つそれぞれのＸ方向の辺が互いに平行に対向するようにＰウェル２２内に配置される。
【００４０】
高濃度Ｐ型領域１４と高濃度Ｎ型領域１５は、いずれもＮウェル１１内でＹ方向に離間すると共にそれぞれのＸ方向の辺が互いに平行に対向し且つ高濃度Ｐ型領域１４が高濃度Ｎ型領域１３と高濃度Ｎ型領域１５とに挟まれる位置に形成される。又、高濃度Ｐ型領域２４と高濃度Ｎ型領域２５は、いずれもＮウェル２１内でＹ方向に離間すると共にそれぞれのＸ方向の辺が互いに平行に対向し且つ高濃度Ｐ型領域２４が高濃度Ｎ型領域２３と高濃度Ｎ型領域２５とに挟まれる位置に形成される。
【００４１】
高濃度Ｐ型領域１６は、Ｐウェル１２の周縁部全域に渡って且つＮウェル１１，高濃度Ｎ型領域１３のいずれとも離間して形成され、Ｐウェル１２のコンタクト領域になると共に、サイリスタ１０ａのガードリングとなっている。高濃度Ｐ型領域２６は、Ｐウェル２２の周縁部全域に渡って且つＮウェル２１，高濃度Ｎ型領域２３のいずれとも離間して形成され、Ｐウェル２２のコンタクト領域になると共に、サイリスタ２０ａのガードリングとなっている。
【００４２】
この変形例では、サイリスタ１０ａが、Ｐウェル１２，高濃度Ｎ型領域１３，Ｎウェル１１及び高濃度Ｐ型領域１４を、それぞれ第一導電型の第１のウエル領域，第１のウエル領域内に形成された第二導電型の拡散領域，半導体基板内に形成された第二導電型の第２のウエル領域及び第２のウエル領域内に形成された第一導電型の拡散領域とする４層構造からなっており、
サイリスタ２０ａが、Ｐウェル２２，高濃度Ｎ型領域２３，Ｎウェル２１及び高濃度Ｐ型領域２４を、それぞれ第一導電型の第１のウエル領域，第１のウエル領域内に形成された第二導電型の拡散領域，半導体基板内に形成された第二導電型の第２のウエル領域及び第２のウエル領域内に形成された第一導電型の拡散領域とする４層構造からなっている。
【００４３】
このように、第１の変形例は、サイリスタ１０ａ側のガードリングとなる高濃度Ｐ型領域１６が接地配線ＧＮＤ２に接続され、サイリスタ２０ａ側のガードリングとなる高濃度Ｐ型領域２６が接地配線ＧＮＤ１に接続されているので、接地配線ＧＮＤ１側から接地配線ＧＮＤ２側に電流が流れるようなＥＳＤストレスが印加された場合に保護素子として機能するサイリスタ１０ａの動作と、逆に接地配線ＧＮＤ２側から接地配線ＧＮＤ１側に電流が流れるようなＥＳＤストレスが印加された場合に保護素子として機能するサイリスタ２０ａの動作と、がいずれも図２のサイリスタ１０の動作と全く同じになり、接地配線ＧＮＤ１と接地配線ＧＮＤ２との間でＥＳＤストレスに対して対称的な保護動作を行うことができる。但し、高濃度Ｐ型領域１６が接地配線ＧＮＤ２に接続され、高濃度Ｐ型領域２６が接地配線ＧＮＤ１に接続されているので、接地配線ＧＮＤ１と接地配線ＧＮＤ２がＰ型シリコン基板３を介して電気的に直接接続されており、これらの配線間の高周波ノイズの伝搬を抑制するには、高濃度Ｐ型領域１６と高濃度Ｐ型領域２６との間隔ＷｇをＰ型シリコン基板３の比抵抗に応じてある程度確保する必要がある。尚、第１の変形例においても、高濃度Ｐ型領域１６と高濃度Ｐ型領域２６の双方を、接地配線ＧＮＤ１又は接地配線ＧＮＤ２のいずれか一方に接続しても良い。
【００４４】
次に、静電保護回路１の平面パターン形状の第２の変形例を説明する。図８は、静電保護回路１の平面パターン形状の第２の変形例を説明するための図で、（ａ）及び（ｂ）はそれぞれ模式的な平面図及び（ａ）のＥ−Ｅ’線に沿った模式的な矢視断面図である。尚、図８（ａ）のＤ−Ｄ’線に沿った矢視断面図は、図２のＡ−Ａ’線に沿った矢視断面図、すなわち図３（ａ）と同一であるのでここでの図示は省略する。この変形例では、サイリスタ２０ｂの平面パターン形状が、図２のサイリスタ２０のそれをＸ方向に反転させた形状となっている、或いは例えばＰウェル１２の中心を対称中心としてサイリスタ１０ｂの平面パターン形状とサイリスタ２０ｂの平面パターン形状が点対称に配置されている点が上述した実施形態における図２の平面パターン形状と異なっているのみであり、その他は各サイリスタ内での各領域の相対位置関係や、各領域と接地配線ＧＮＤ１又は接地配線ＧＮＤ２との接続、更に保護動作についても、図２のサイリスタ１０及びサイリスタ２０と同じであるので詳細な説明は省略する。
【００４５】
次に、静電保護回路１の平面パターン形状の第３の変形例を説明する。図９は、静電保護回路１の平面パターン形状の第３の変形例を説明するための図で、（ａ）及び（ｂ）はそれぞれ模式的な平面図及び（ａ）のＦ−Ｆ’線に沿った模式的な矢視断面図である。この変形例は、図２のサイリスタ１０とサイリスタ２０の各平面パターンをいずれも反時計方向に９０度回転させ、Ｙ方向に並べて配置した構成となっている。或いは、第１の変形例である図７のＰウェル１２とＰウェル２２とを一体にした構成と見ることもできる。この変形例は、例えば図９のように接地配線ＧＮＤ１と接地配線ＧＮＤ２がＹ方向に平行して配置され、その間に静電保護回路１を配置できるような場合、接地配線ＧＮＤ１又は接地配線ＧＮＤ２と各領域との接続パターンの設計が極めて容易になるというメリットがある。尚、この変形例でも、各サイリスタ内での各領域の相対位置関係や、各領域と接地配線ＧＮＤ１又は接地配線ＧＮＤ２との接続、更に保護動作についても、図２のサイリスタ１０及びサイリスタ２０と同じであるので詳細な説明は省略する。
【００４６】
尚、第２の変形例の平面パターン形状は、例えば図１０のように接地配線ＧＮＤ１と接地配線ＧＮＤ２との間に平行する領域が無い場合、サイリスタ１０ｂの平面パターンとサイリスタ２０ｂの平面パターンとをＸ方向に相互にずらせて、各サイリスタの同電位の領域がＹ方向の直線上に整列するようにしてもよい。図１０（ａ）は、高濃度Ｎ型領域１５が高濃度Ｐ型領域２４と、又高濃度Ｐ型領域１４が高濃度Ｎ型領域２５とそれぞれＹ方向の同一直線上に配置された例であり、又、図１０（ｂ）は高濃度Ｐ型領域１４が高濃度Ｎ型領域２３と又高濃度Ｎ型領域１３と高濃度Ｐ型領域２４とそれぞれＹ方向の同一直線上に配置された例である。
【００４７】
このように、静電保護回路１の平面パターン形状は、保護対象となる接地配線ＧＮＤ１のパターンと接地配線ＧＮＤ２のパターンとの相対的な位置関係に応じてよりコンパクトに且つ接続しやすい平面パターン形状を適宜設定すればよい。
【００４８】
又、上記実施形態は保護対象が接地配線ＧＮＤ１と接地配線ＧＮＤ２の場合のみについて説明したが、更に多数の保護対象が存在する場合は、図１４に４種類の電源系を有する場合の例を示すように保護対象である各接地配線間（ａ）、或いは共通ノードを設定してこの共通ノードと各保護対象との間（ｂ）に本発明の静電保護回路１を挿入すればよい。図１４（ｂ）の構成は、静電保護回路１が保護動作を開始する際の保護対象配線間の電圧はやや高くなるが、挿入する静電保護回路の数を削減することができる。
【００４９】
【発明の効果】
以上説明したように、複数の電源系を含むＬＳＩにおける異なる電源系の接地配線のように、通常動作時に同電位であるが電気的に分離された配線間に本発明の静電保護回路を挿入することにより、当該配線がそれぞれ接続された端子間の静電耐量を確保しながら、高周波ノイズの伝搬を抑制することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の静電保護回路の一実施形態の等価回路を、異電源系の接地配線間に接続した状態で示す等価回路図である。
【図２】図１の静電保護回路の平面形状を一例を示すレイアウトパターンである。
【図３】図２のＡ−Ａ’線に沿った矢視断面を示す模式的な断面図（ａ）と、対応する等価回路図（ｂ）である。
【図４】図２のＢ−Ｂ’線に沿った矢視断面を示す模式的な断面図（ａ）と、対応する等価回路図（ｂ）である。
【図５】図１の静電保護回路の製造方法の例を説明するための主要工程毎の断面を示す工程毎断面図である。
【図６】図１の静電保護回路の製造方法の例を説明するための主要工程毎の断面を示す工程毎断面図である。
【図７】図１の静電保護回路の平面パターン形状の第１の変形例を説明するための図で、（ａ）及び（ｂ）はそれぞれ模式的な平面図及び（ａ）のＣ−Ｃ’線に沿った模式的な矢視断面図である。
【図８】図１の静電保護回路の平面パターン形状の第２の変形例を説明するための図で、（ａ）及び（ｂ）はそれぞれ模式的な平面図及び（ａ）のＥ−Ｅ’線に沿った模式的な矢視断面図である。
【図９】図１の静電保護回路の平面パターン形状の第３の変形例を説明するための図で、（ａ）及び（ｂ）はそれぞれ模式的な平面図及び（ａ）のＦ−Ｆ’線に沿った模式的な矢視断面図である。
【図１０】図８の第２の変形例を更に変形した例である。
【図１１】異電源間に設けられた従来の静電保護回路を第１の回路の電源系の接地配線と第２の回路の電源系の接地配線との間に挿入したときの等価回路図である。
【図１２】図１１の静電保護回路のレイアウトパターンの例である。
【図１３】異電源間に設けられた従来の静電保護回路を説明するための図で、（ａ），（ｃ）はそれぞれ図２におけるＰ−Ｐ’線と，Ｑ−Ｑ’線に沿った矢視断面を模式的に示す断面図であり、（ｂ），（ｄ）はそれぞれ（ａ），（ｃ）に対応する等価回路図である。
【図１４】電源系が４種類の場合に各接地配線間に図１の静電保護回路を挿入する方法の例を示す図である。
【符号の説明】
１　　静電保護回路
３　　Ｐ型シリコン基板
５　　ＬＳＩ
１０，２０　　サイリスタ
１０Ａ，２０Ａ　　アノード
１０Ｋ，２０Ｋ　　カソード
１０Ｇ，２０Ｇ　　ゲート
１１，２１　　Ｎウェル
１２，２２　　Ｐウェル
１３，１５，２３，２５　　高濃度Ｎ型領域
１４，２４，１６，２６　　高濃度Ｐ型領域
５５　　分離領域
６１，６３　　ＰＲ
８１　　寄生ＰＮＰＴｒ
８２　　寄生ＮＰＮＴｒ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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