(57)【要約】【課題】ゲート電極に接続されるコンタクトプラグとソース・ドレイン領域とが電気的にショートすることを回避し得る、半導体装置及びその製造方法を得る。【解決手段】フォトレジスト８で覆われることによってエッチングされなかった部分のポリシリコン膜７として、平板型のポリシリコン膜１０が形成される。ポリシリコン膜１０は、素子分離絶縁膜２の第１部分上に形成されている。また、ポリシリコン膜１０は、ポリシリコン膜９に接続されている。コンタクトプラグ２４は、ポリシリコン膜１０上に形成される。その結果、コンタクトプラグ２４とドレイン領域５及びソース領域６とが電気的にショートすることを回避できる。【選択図】        図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面内に部分的に形成され、素子形成領域を規定する素子分離絶縁膜と、
前記素子形成領域内における前記半導体基板の前記主面の一部と、該一部に繋がる前記素子分離絶縁膜の主面の一部とを掘り下げることによって形成された凹部と、
前記半導体基板の第１領域内に形成され、ゲート構造、第１のソース・ドレイン領域、及び第２のソース・ドレイン領域を有する第１のトランジスタと
を備え、
前記素子形成領域内における前記半導体基板は、前記凹部が形成されている第１部分と、前記凹部が形成されていない第２部分とを有しており、
前記素子分離絶縁膜は、前記凹部が形成されている第１部分と、前記凹部が形成されていない第２部分とを有しており、
前記半導体基板の前記第２部分の側面内に、チャネル形成領域が規定されており、
前記第１のソース・ドレイン領域及び前記第２のソース・ドレイン領域は、前記チャネル領域を挟んで互いに対向しており、
前記ゲート構造は、前記半導体基板の前記第２部分の前記側面及び前記素子分離絶縁膜の前記第２部分の側面に接して、前記半導体基板の前記第１部分上及び前記素子分離絶縁膜の前記第１部分上に延在して形成されている、半導体装置。
【請求項２】
前記素子分離絶縁膜の前記第１部分上に形成されている部分の前記ゲート構造上に形成された第１のコンタクトプラグをさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記素子分離絶縁膜の前記第１部分上に部分的に形成され、前記ゲート構造に接続された、平板型の導電膜をさらに備える、請求項１に記載の半導体装置。
【請求項４】
前記平板型の導電膜上に形成された第１のコンタクトプラグをさらに備える、請求項３に記載の半導体装置。
【請求項５】
前記第１のソース・ドレイン領域は、前記半導体基板の前記第１部分内に形成されており、
前記第２のソース・ドレイン領域は、前記半導体基板の前記第２部分内に形成されており、
前記半導体基板の前記第２部分は、前記素子分離絶縁膜の前記第２部分とは反対方向に前記半導体基板の前記第２部分から突出した突出部分を有しており、
前記突出部分上に形成された第２のコンタクトプラグをさらに備える、請求項２〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１のソース・ドレイン領域上に形成された第２のコンタクトプラグと、
前記第２のコンタクトプラグ上に形成された配線と、
前記第２のソース・ドレイン領域上に形成された第３のコンタクトプラグと、
前記第３のコンタクトプラグ上に形成されたキャパシタと
をさらに備える、請求項２〜４のいずれか一つに記載の半導体装置。
【請求項７】
前記第１のトランジスタは複数であり、
複数の前記第１のトランジスタは、前記素子分離絶縁膜を間に挟みつつ、所定方向に並んで形成されており、
前記ゲート構造は、複数の前記第１のトランジスタによって共有されている、請求項６に記載の半導体装置。
【請求項８】
前記半導体基板の前記第２部分の断面は、凸状構造を有しており、
前記凸状構造の互いに対向する２つの側面の双方に接して、前記ゲート構造が形成されている、請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記半導体基板の第２領域内に形成された第２のトランジスタをさらに備え、
前記第２のトランジスタは、
前記半導体基板の前記主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の前記主面内に形成され、前記ゲート電極の下方のチャネル形成領域を挟んで対を成すソース・ドレイン領域と
を有する、請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記第１のトランジスタは、前記ゲート構造内にゲート絶縁膜を有しており、
前記第１のトランジスタが有する前記ゲート絶縁膜の膜厚と、前記第２のトランジスタが有する前記ゲート絶縁膜の膜厚とは互いに等しい、請求項９に記載の半導体装置。
【請求項１１】
（ａ）素子形成領域を規定する素子分離絶縁膜を、前記半導体基板の主面内に部分的に形成する工程と、
（ｂ）前記素子形成領域内における前記半導体基板の前記主面の一部と、該一部に繋がる前記素子分離絶縁膜の主面の一部とを掘り下げることによって、凹部を形成する工程と、
（ｃ）前記半導体基板の第１領域内に、ゲート構造、第１のソース・ドレイン領域、及び第２のソース・ドレイン領域を有する第１のトランジスタを形成する工程と
を備え、
前記凹部の形成によって、前記素子形成領域内における前記半導体基板には、前記凹部が形成されている第１部分と、前記凹部が形成されていない第２部分とが規定され、前記素子分離絶縁膜には、前記凹部が形成されている第１部分と、前記凹部が形成されていない第２部分とが規定され、
前記工程（ｃ）は、
（ｃ−１）前記半導体基板の前記第１部分内に、前記第１のソース・ドレイン領域を形成する工程と、
（ｃ−２）前記半導体基板の前記第２部分内に、前記第２のソース・ドレイン領域を形成する工程と、
（ｃ−３）前記工程（ｂ）よりも後に実行され、絶縁膜を全面的に形成する工程と、
（ｃ−４）前記絶縁膜上に導電膜を全面的に形成する工程と、
（ｃ−５）前記導電膜に対してエッチバックを行うことにより、前記半導体基板の前記第２部分の前記側面及び前記素子分離絶縁膜の前記第２部分の側面に接して、前記半導体基板の前記第１部分上及び前記素子分離絶縁膜の前記第１部分上に延在する前記ゲート構造を形成する工程と
を有する、半導体装置の製造方法。
【請求項１２】
（ｄ）前記素子分離絶縁膜の前記第１部分上に形成されている部分の前記ゲート構造上に、第１のコンタクトプラグを形成する工程をさらに備える、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ−５）においては、前記導電膜の所定領域上にマスク材が形成された後に前記エッチバックが行われることにより、前記ゲート構造に接続された平板型の導電膜が、前記素子分離絶縁膜の前記第１部分上に併せて形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１４】
（ｄ）前記平板型の導電膜上に第１のコンタクトプラグを形成する工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ａ）においては、前記半導体基板の前記第２部分が、前記素子分離絶縁膜の前記第２部分とは反対方向に前記半導体基板の前記第２部分から突出した突出部分を有するようなパターンの前記素子分離絶縁膜が形成され、
（ｅ）前記突出部分上に第２のコンタクトプラグを形成する工程をさらに備える、請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法。
【請求項１６】
（ｅ）前記第１のソース・ドレイン領域上に第２のコンタクトプラグを形成する工程と、
（ｆ）前記第２のコンタクトプラグ上に配線を形成する工程と、
（ｇ）前記第２のソース・ドレイン領域上に第３のコンタクトプラグを形成する工程と、
（ｈ）前記第３のコンタクトプラグ上にキャパシタを形成する工程と
をさらに備える、請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法。
【請求項１７】
前記第１のトランジスタは複数であり、
前記工程（ｃ）においては、複数の前記第１のトランジスタが、前記素子分離絶縁膜を間に挟みつつ、所定方向に並んで形成され、
前記ゲート構造は、複数の前記第１のトランジスタによって共有されている、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ）においては、前記半導体基板の前記第２部分の断面が凸状構造を有するようなパターンの前記凹部が形成され、
前記工程（ｃ−５）においては、前記凸状構造の互いに対向する２つの側面の双方に接して、前記ゲート構造が形成される、請求項１１〜１７のいずれか一つに記載の半導体装置の製造方法。
【請求項１９】
（ｘ）前記半導体基板の第２領域内に第２のトランジスタを形成する工程をさらに備え、
前記工程（ｘ）は、
（ｘ−１）前記工程（ｃ−３）と同一の工程として実行され、前記半導体基板の前記主面上にゲート絶縁膜を形成する工程と、
（ｘ−２）前記工程（ｃ−４）と同一の工程として実行され、前記ゲート絶縁膜上に導電膜を形成する工程と、
（ｘ−３）前記工程（ｃ−５）と同一の工程として実行され、前記工程（ｘ−２）で形成された前記導電膜の所定領域上にマスク材を形成した後に前記エッチバックを行うことにより、ゲート電極を形成する工程と、
（ｘ−４）前記ゲート電極の下方のチャネル形成領域を挟んで対を成すソース・ドレイン領域を、前記半導体基板の前記主面内に形成する工程と
を有する、請求項１１〜１８のいずれか一つに記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｃ−３）及び前記工程（ｘ−１）においては、面方位とは無関係に、酸化速度が全ての方向に関して一定となる酸化法によって、前記絶縁膜及び前記ゲート絶縁膜が形成される、請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、サイドウォール型のゲート電極を有する縦型トランジスタの構造及び製造方法、並びに、縦型トランジスタを用いたＤＲＡＭキャパシタの構造及び製造方法に関するものである。
【０００２】
【従来の技術】
従来の縦型トランジスタは、半導体基板と、素子形成領域内における半導体基板の上面内に部分的に形成された凹部と、凹部の底面内に形成された第１のソース・ドレイン領域と、凹部が形成されていない部分の半導体基板の上面内に形成された第２のソース・ドレイン領域と、ゲート絶縁膜を挟んで凹部の側面に形成されたサイドウォール型のゲート電極とを備えている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１０−６５１６０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の縦型トランジスタにおいて、ゲート電極に接続されるコンタクトプラグを素子形成領域内に形成したのでは、コンタクトプラグと第１又は第２のソース・ドレイン領域とが電気的にショートするおそれがあるという問題がある。
【０００５】
本発明はかかる問題を解決するために成されたものであり、縦型トランジスタ及び縦型トランジスタを用いたＤＲＡＭキャパシタに関して、ゲート電極に接続されるコンタクトプラグとソース・ドレイン領域とが電気的にショートすることを回避し得る、半導体装置及びその製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
第１の発明によれば、半導体装置は、半導体基板と、半導体基板の主面内に部分的に形成され、素子形成領域を規定する素子分離絶縁膜と、素子形成領域内における半導体基板の主面の一部と、該一部に繋がる素子分離絶縁膜の主面の一部とを掘り下げることによって形成された凹部と、半導体基板の第１領域内に形成され、ゲート構造、第１のソース・ドレイン領域、及び第２のソース・ドレイン領域を有する第１のトランジスタとを備え、素子形成領域内における半導体基板は、凹部が形成されている第１部分と、凹部が形成されていない第２部分とを有しており、素子分離絶縁膜は、凹部が形成されている第１部分と、凹部が形成されていない第２部分とを有しており、半導体基板の第２部分の側面内に、チャネル形成領域が規定されており、第１のソース・ドレイン領域及び第２のソース・ドレイン領域は、チャネル領域を挟んで互いに対向しており、ゲート構造は、半導体基板の第２部分の側面及び素子分離絶縁膜の第２部分の側面に接して、半導体基板の第１部分上及び素子分離絶縁膜の第１部分上に延在して形成されている。
【０００７】
第２の発明によれば、半導体装置の製造方法は、（ａ）素子形成領域を規定する素子分離絶縁膜を、半導体基板の主面内に部分的に形成する工程と、（ｂ）素子形成領域内における半導体基板の主面の一部と、該一部に繋がる素子分離絶縁膜の主面の一部とを掘り下げることによって、凹部を形成する工程と、（ｃ）半導体基板の第１領域内に、ゲート構造、第１のソース・ドレイン領域、及び第２のソース・ドレイン領域を有する第１のトランジスタを形成する工程とを備え、凹部の形成によって、素子形成領域内における半導体基板には、凹部が形成されている第１部分と、凹部が形成されていない第２部分とが規定され、素子分離絶縁膜には、凹部が形成されている第１部分と、凹部が形成されていない第２部分とが規定され、工程（ｃ）は、（ｃ−１）半導体基板の第１部分内に、第１のソース・ドレイン領域を形成する工程と、（ｃ−２）半導体基板の第２部分内に、第２のソース・ドレイン領域を形成する工程と、（ｃ−３）工程（ｂ）よりも後に実行され、絶縁膜を全面的に形成する工程と、（ｃ−４）絶縁膜上に導電膜を全面的に形成する工程と、（ｃ−５）導電膜に対してエッチバックを行うことにより、半導体基板の第２部分の側面及び素子分離絶縁膜の第２部分の側面に接して、半導体基板の第１部分上及び素子分離絶縁膜の第１部分上に延在するゲート構造を形成する工程とを有する。
【０００８】
【発明の実施の形態】
実施の形態１．
以下、ＤＲＡＭ／ロジック混載型のシステムＬＳＩを対象として、本発明の実施の形態１に係る半導体装置及びその製造方法について説明する。
【０００９】
図１〜図１６は、ＤＲＡＭメモリセルが形成されるメモリセル領域に関して、本実施の形態１に係る半導体装置の製造方法を工程順に示す図である。図１（Ｂ）〜図１６（Ｂ）は、それぞれ上面図を示しており、図１（Ａ）〜図１６（Ａ）は、図１（Ｂ）〜図１６（Ｂ）中にそれぞれ示したラインＩＡ〜ラインＸＶＩＡに沿った位置に関する断面図を示している。
【００１０】
図１を参照して、まず、周知のトレンチ分離技術によって、２００〜４００ｎｍ程度の膜厚を有する素子分離絶縁膜２を、シリコン基板１の上面内に部分的に形成する。素子分離絶縁膜２の材質は、シリコン酸化膜である。次に、ウェル領域（図示しない）の形成、及びトランジスタのしきい値電圧の設定のために、イオン注入法によってシリコン基板１内に不純物を注入する。
【００１１】
図２を参照して、次に、写真製版法及び異方性ドライエッチング法によって、シリコン基板１の上面の一部と、該一部に繋がる素子分離絶縁膜２の上面の一部とを、５０〜１５０ｎｍ程度掘り下げることにより、凹部３を形成する。図２（Ｂ）には、凹部３が形成されている部分にハッチングを施している。以下、本明細書においては、素子形成領域内におけるシリコン基板１のうち、凹部３が形成されている部分を「第１部分」と称し、凹部３が形成されていない部分を「第２部分」と称する。また、素子分離絶縁膜２のうち、凹部３が形成されている部分を「第１部分」と称し、凹部３が形成されていない部分を「第２部分」と称する。図２（Ａ）に示すように、シリコン基板１の第２部分は、凸状の断面形状を有している。後述するダブルゲート構造による電界効果を得るためには、シリコン基板１の第２部分の幅（短辺）が１００ｎｍ以下に設定されるのが望ましい。図２（Ａ）には表れないが、素子分離絶縁膜２の第２部分も、同様に凸状の断面形状を有している。
【００１２】
図３を参照して、次に、ラジカルを用いた酸化法等によって、シリコン基板１の表面上に、シリコン酸化膜４を形成する。
【００１３】
図４を参照して、次に、イオン注入法によって、リン等の不純物を、エネルギーが１０〜２０ｋｅＶ程度、濃度が１〜５×１０１３／ｃｍ２程度の条件で、シリコン酸化膜４を介してシリコン基板１内に注入する。これにより、シリコン基板１の第１部分の上面内にドレイン領域５が形成されるとともに、シリコン基板１の第２部分の上面内にソース領域６が形成される。シリコン基板１の第２部分の側面付近はチャネル形成領域として規定され、ドレイン領域５とソース領域６とは、チャネル形成領域を挟んで互いに対向している。なお、ドレイン領域５及びソース領域６は、後述のサイドウォール型のポリシリコン膜を形成した後に、形成してもよい。
【００１４】
図５を参照して、次に、ＣＶＤ法によって、リン等の不純物が１〜５×１０２０／ｃｍ３程度の濃度で含まれたポリシリコン膜７を、全面的に堆積する。ポリシリコン膜７の膜厚は、５０〜１５０ｎｍ程度である。次に、写真製版法によって、素子分離絶縁膜２の第１部分の上方において、フォトレジスト８をポリシリコン膜７上に部分的に形成する。
【００１５】
図６を参照して、次に、シリコン酸化膜４が露出するまで、ポリシリコン膜７に対してエッチバックを行う。これにより、サイドウォール型のポリシリコン膜９が形成され、メモリセルトランジスタが完成する。このとき、ポリシリコン膜９とソース領域６とのオーバーラップ量が例えば０〜２０ｎｍ程度になるように、ポリシリコン膜７のエッチング量が調整される。ポリシリコン膜９は、ゲート電極として機能する。また、ポリシリコン膜９とシリコン基板１とによって挟まれている部分のシリコン酸化膜４は、ゲート絶縁膜として機能する。ゲート電極とゲート絶縁膜とを有するゲート構造は、シリコン基板１の第２部分の側面及び素子分離絶縁膜２の第２部分の側面に接して、シリコン基板１の第１部分上及び素子分離絶縁膜２の第１部分上に延在して形成されている。
【００１６】
また、ポリシリコン膜７のエッチバックを行う際に、フォトレジスト８はエッチングマスクとして機能する。これにより、フォトレジスト８で覆われることによってエッチングされなかった部分のポリシリコン膜７として、平板型のポリシリコン膜１０が形成される。図６（Ｂ）に示すように、ポリシリコン膜１０は、素子分離絶縁膜２の第１部分上に形成されている。また、ポリシリコン膜１０は、ポリシリコン膜９に接続されている。その後、フォトレジスト８は除去される。
【００１７】
図６に示すように、本実施の形態１に係る半導体装置では、複数のメモリセルトランジスタが、第１方向（紙面の左右方向）及び第２方向（紙面の上下方向）に並んで、マトリクス状に形成されている。第２方向に並ぶメモリセルトランジスタ同士の間には、素子分離絶縁膜２が形成されている。ゲート電極として機能するポリシリコン膜９と、ポリシリコン膜９に接続されたポリシリコン膜１０とは、第２方向に並ぶ複数のメモリセルトランジスタによって共有されている。
【００１８】
また、本実施の形態１に係るメモリセルトランジスタでは、ダブルゲート構造が採用されており、シリコン基板１の第２部分の互いに対向する２つの側面の双方に接して、ゲート構造が形成されている。但し、必ずしもダブルゲート構造が採用されている必要はない。
【００１９】
図７を参照して、次に、ＣＶＤ法によって、５０〜１５０ｎｍ程度の膜厚を有するシリコン窒化膜１１を、全面的に堆積する。
【００２０】
図８を参照して、次に、シリコン窒化膜１１をエッチバックすることにより、サイドウォール１２を形成する。このときのエッチングによってシリコン酸化膜４の一部も併せて除去されて、シリコン酸化膜１３が形成される。これにより、ソース領域６の上面と、ドレイン領域５の上面の一部とが露出する。また、シリコン窒化膜１１のエッチバックによって、ポリシリコン膜１０の上面も露出される。
【００２１】
図９を参照して、次に、ＣＶＤ法によって、２００〜５００ｎｍ程度の膜厚を有するシリコン酸化膜１４を、全面的に堆積する。次に、必要に応じて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によってシリコン酸化膜１４の上面を平坦化する。
【００２２】
図１０を参照して、次に、写真製版法及び異方性ドライエッチング法によって、ドレイン領域５に繋がるコンタクトホールを、シリコン酸化膜１４内に自己整合的に形成する。次に、ＣＶＤ法によって、コンタクトホール内を完全に充填し得る膜厚でポリシリコン膜を全面的に形成する。次に、そのポリシリコン膜をエッチバックすることによって、コンタクトプラグ１５を形成する。
【００２３】
図１１を参照して、次に、ＰＶＤ法によって、５０〜２００ｎｍ程度の膜厚を有するタングステン膜を、全面的に堆積する。次に、写真製版法及び異方性ドライエッチング法によって、そのタングステン膜をパターニングすることにより、ビットライン１６を形成する。ビットライン１６は、コンタクトプラグ１５に接続されている。
【００２４】
図１２を参照して、次に、ＣＶＤ法によって、２００〜５００ｎｍ程度の膜厚を有するシリコン酸化膜１７を、全面的に堆積する。次に、写真製版法及び異方性ドライエッチング法によって、ソース領域６に繋がるコンタクトホールを、シリコン酸化膜１４，１７内に形成する。次に、ＣＶＤ法によって、コンタクトホール内を完全に充填し得る膜厚でポリシリコン膜を全面的に形成する。次に、そのポリシリコン膜をエッチバックすることによって、コンタクトプラグ１８を形成する。
【００２５】
図１３を参照して、次に、ＣＶＤ法によって、５００〜２０００ｎｍ程度の膜厚を有するシリコン酸化膜１９を、全面的に形成する。
【００２６】
図１４を参照して、次に、写真製版法及び異方性ドライエッチング法によって、シリコン酸化膜１９内に凹部２０を形成する。凹部２０の底面内には、コンタクトプラグ１８が露出している。
【００２７】
図１５を参照して、次に、全面的に堆積した導電膜をパターニングすることにより、キャパシタ下部電極２１を形成する。キャパシタ下部電極２１は、コンタクトプラグ１８の上面に接して、凹部２２の側面及び底面上に形成されている。
【００２８】
図１６を参照して、次に、絶縁膜及び導電膜をこの順に全面的に形成した後、これらの膜をパターニングすることにより、キャパシタ誘電体膜２２及びキャパシタ上部電極２３を形成する。これにより、ＤＲＡＭキャパシタが完成する。キャパシタ上部電極２３は、キャパシタ誘電体膜２２を挟んでキャパシタ下部電極２１に対向している。
【００２９】
その後、配線工程が行われて、半導体装置が完成する。配線工程においては、ビットライン１６、ゲート電極として機能するポリシリコン膜９、及びキャパシタ上部電極２３と、上層の配線層（図示しない）とをそれぞれ接続するための複数のコンタクトプラグが形成される。図１６（Ｂ）には、上層の配線層とポリシリコン膜９とを接続するためのコンタクトプラグ２４が示されている。コンタクトプラグ２４は、シリコン酸化膜１４，１７，１９内に形成されている。また、コンタクトプラグ２４は、ポリシリコン膜１０上に形成されている。上層の配線層は、コンタクトプラグ２４及びポリシリコン膜１０を介して、ポリシリコン膜９に接続されている。
【００３０】
図１７〜図２６は、ロジック回路が形成されるロジック領域に関して、本実施の形態１に係る半導体装置の製造方法を工程順に示す図である。図１７（Ｂ）〜図２６（Ｂ）は、それぞれ上面図を示しており、図１７（Ａ）〜図２６（Ａ）は、図１７（Ｂ）〜図２６（Ｂ）中にそれぞれ示したラインＸＶＩＩＡ〜ラインＸＸＶＩＡに沿った位置に関する断面図を示している。
【００３１】
図１７に示す工程は、図１に示した工程と同一の工程として実行される。シリコン基板１の上面内に、素子分離絶縁膜２が部分的に形成される。
【００３２】
図２に示した工程が実行されている間、ロジック領域はフォトレジストによって覆われている。これにより、ロジック領域には凹部３が形成されない。メモリセル領域において凹部３の形成が完了した後、フォトレジストは除去される。
【００３３】
図１８に示す工程は、図３に示した工程と同一の工程として実行される。素子形成領域内におけるシリコン基板１の上面上に、シリコン酸化膜４が形成される。上記の通り、シリコン酸化膜４は、ラジカルを用いた酸化法によって形成される。ラジカルを用いた酸化法によると、面方位とは無関係に、酸化速度が全ての方向に関してほぼ一定となる。従って、メモリセル領域とロジック領域とで、シリコン酸化膜４の膜厚を互いに等しくすることができる。
【００３４】
図４に示した工程が実行されている間、ロジック領域はフォトレジストによって覆われている。これにより、ロジック領域にはドレイン領域５及びソース領域６は形成されない。メモリセル領域においてドレイン領域５及びソース領域６の形成が完了した後、フォトレジストは除去される。
【００３５】
図１９に示す工程は、図５に示した工程と同一の工程として実行される。ポリシリコン膜７が全面的に形成される。また、ポリシリコン膜７上に、フォトレジスト３８が部分的に形成される。フォトレジスト３８は、フォトレジスト８を形成するための写真製版工程によって併せて形成される。
【００３６】
図２０に示す工程は、図６に示した工程と同一の工程として実行される。ポリシリコン膜７がパターニングされて、ゲート電極として機能するポリシリコン膜３９が形成される。次に、イオン注入法によって、リン等の不純物を、エネルギーが１０〜２０ｋｅＶ程度、濃度が１〜５×１０１３／ｃｍ２程度の条件で、シリコン酸化膜４を介してシリコン基板１内に注入する。これにより、ゲート電極の下方のチャネル形成領域を挟んで対を成すソース・ドレイン領域３５が形成される。このイオン注入工程の間、メモリセル領域はフォトレジストによって覆われている。その結果、メモリセル領域にはソース・ドレイン領域３５が形成されない。但し、図４に示した工程でドレイン領域５及びソース領域６を形成するのではなく、ソース・ドレイン領域３５を形成するためのイオン注入工程においてメモリセル領域をフォトレジストで覆わないことによって、ソース・ドレイン領域３５を形成する際にドレイン領域５及びソース領域６を併せて形成してもよい。
【００３７】
図２１に示す工程は、図７に示した工程と同一の工程として実行される。シリコン窒化膜１１が全面的に形成される。
【００３８】
図２２に示す工程は、図８に示した工程と同一の工程として実行される。シリコン窒化膜１１がエッチバックされて、ポリシリコン膜３９の側面にサイドウォール４２が形成される。このエッチングによってシリコン酸化膜４の一部が除去されて、ゲート絶縁膜として機能するシリコン酸化膜４３が形成される。次に、イオン注入法によって、ヒ素等の不純物を、エネルギーが１０〜５０ｋｅＶ程度、濃度が１〜５×１０１５／ｃｍ２程度の条件で、シリコン基板１内に注入する。これにより、シリコン基板１の上面内にソース・ドレイン領域３６が形成されて、ロジック回路を構成する平面型のトランジスタが完成する。このイオン注入工程の間、メモリセル領域はフォトレジストによって覆われている。その結果、メモリセル領域にはソース・ドレイン領域３６が形成されない。ロジック領域においてソース・ドレイン領域３６の形成が完了した後、フォトレジストは除去される。
【００３９】
図２３に示す工程は、図９に示した工程と同一の工程として実行される。シリコン酸化膜１４が全面的に形成される。
【００４０】
図１０，１１に示した工程に関して、ロジック領域にはコンタクトプラグ１５及びビットライン１６は形成されない。
【００４１】
図２４に示す工程は、図１２に示した工程と同一の工程として実行される。シリコン酸化膜１７が全面的に形成される。但し、ロジック領域にはコンタクトプラグ１８は形成されない。
【００４２】
図２５に示す工程は、図１３に示した工程と同一の工程として実行される。シリコン酸化膜１９が全面的に形成される。
【００４３】
図１４〜図１６に示した工程に関して、ロジック領域には凹部２０、キャパシタ下部電極２１、キャパシタ誘電体膜２２、及びキャパシタ上部電極２３は形成されない。
【００４４】
図２６を参照して、コンタクトプラグ５４，５５を形成する工程は、図１６に示したコンタクトプラグ２４を形成する工程と同一の工程として実行される。コンタクトプラグ５４はソース・ドレイン領域３６に接続されている。コンタクトプラグ５５は、ゲート電極として機能するポリシリコン膜３９に接続されている。
【００４５】
このように本実施の形態１に係る半導体装置及びその製造方法によると、ゲート構造に接続されるコンタクトプラグ２４は、素子分離絶縁膜２の第１部分上に形成されている部分のゲート構造上に形成されている。その結果、コンタクトプラグ２４とドレイン領域５及びソース領域６とが電気的にショートすることを回避できる。
【００４６】
また、縦型トランジスタと平面型のトランジスタとを、同一のシリコン基板１を用いて形成することができる。さらに、ＤＲＡＭメモリセルのメモリセルトランジスタの１個当たりの面積を削減できるため、集積度を高めることができる。また、メモリセルトランジスタにおいてダブルゲート構造が採用されているため、微細化に起因してキャパシタ容量が減少しても、キャパシタからの電荷の漏れを抑制することができ、データの保持特性を良好に保つことができる。
【００４７】
図２７，２８は、本実施の形態１の変形例に係る半導体装置の構造を示す上面図である。図２７を参照して、図６に示した平板型のポリシリコン膜１０は形成されておらず、シリコン基板１の第２部分と素子分離絶縁膜２の第２部分とから成る構造の周囲に沿って、サイドウォール型のポリシリコン膜９ａが形成されている。
【００４８】
図２８を参照して、ポリシリコン膜１０上に形成されたコンタクトプラグ２４（図１６）の代わりに、コンタクトプラグ２４ａが形成されている。コンタクトプラグ２４ａは、素子分離絶縁膜２の第１部分上に形成されている部分のゲート構造上に形成されている。
【００４９】
本実施の形態１の変形例に係る半導体装置によっても、コンタクトプラグ２４ａとドレイン領域５及びソース領域６とが電気的にショートすることを回避できる。
【００５０】
実施の形態２．
図２９〜図３３は、縦型トランジスタが形成される第１領域に関して、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。図２９（Ｂ）〜図３３（Ｂ）は、それぞれ上面図を示しており、図２９（Ａ）〜図３３（Ａ）は、図２９（Ｂ）〜図３３（Ｂ）中にそれぞれ示したラインＸＸＩＸＡ〜ラインＸＸＸＩＩＩＡに沿った位置に関する断面図を示している。但し、図３２（Ｂ）では、シリコン酸化膜４の記載を省略しており、図３３（Ｂ）では、シリコン酸化膜６１の記載を省略している。
【００５１】
図２９を参照して、まず、周知のトレンチ分離技術によって、２００〜４００ｎｍ程度の膜厚を有する素子分離絶縁膜２ａを、シリコン基板１の上面内に部分的に形成する。図２９（Ｂ）に示すように、素子分離絶縁膜２ａによって規定される素子形成領域は、第１部分１ａ、第２部分１ｂ、及び第３部分１ｃを有している。第１部分１ａ及び第２部分１ｂは、第３部分１ｃから突出している。第１部分１ａと第３部分１ｃとは、第２部分１ｂを介して互いに接続されている。第２部分１ｂは、第１部分１ａに接する側の幅よりも第３部分１ｃに接する側の幅のほうが広い、テーパ状の上面構造を有している。次に、ウェル領域（図示しない）の形成、及びトランジスタのしきい値電圧の設定のために、イオン注入法によってシリコン基板１内に不純物を注入する。
【００５２】
図３０を参照して、次に、写真製版法及び異方性ドライエッチング法によって、シリコン基板１の上面の一部と、該一部に繋がる素子分離絶縁膜２ａの上面の一部とを、５０〜１５０ｎｍ程度掘り下げることにより、凹部３ａを形成する。図３０（Ｂ）には、凹部３ａが形成されている部分にハッチングを施している。ダブルゲート構造による電界効果を得るためには、シリコン基板１の第２部分の幅が１００ｎｍ以下に設定されるのが望ましい。また、図２９（Ｂ）に示したように、素子形成領域の第２部分１ｂの上面構造はテーパ状となっている。そのため、凹部３ａを形成するための写真製版工程において、フォトマスクのアライメントが紙面の左右方向に若干ずれた場合であっても、ダブルゲート構造とならない領域が発生することを回避できる。
【００５３】
図３１を参照して、次に、ラジカルを用いた酸化法等によって、シリコン基板１の表面上に、シリコン酸化膜４を形成する。次に、ＣＶＤ法によって、リン等の不純物が１〜５×１０２０／ｃｍ３程度の濃度で含まれたポリシリコン膜７を、全面的に堆積する。ポリシリコン膜７の膜厚は、５０〜１５０ｎｍ程度である。次に、写真製版法によって、素子分離絶縁膜２の第１部分の上方において、フォトレジスト８ａをポリシリコン膜７上に部分的に形成する。
【００５４】
図３２を参照して、次に、シリコン酸化膜４が露出するまで、ポリシリコン膜７に対してエッチバックを行う。これにより、ゲート電極として機能するサイドウォール型のポリシリコン膜９ａが形成される。また、ポリシリコン膜７のエッチバックを行う際に、フォトレジスト８ａはエッチングマスクとして機能する。これにより、フォトレジスト８ａで覆われることによってエッチングされなかった部分のポリシリコン膜７として、平板型のポリシリコン膜１０ａが形成される。図３２（Ｂ）に示すように、ポリシリコン膜１０ａは、素子分離絶縁膜２ａの第１部分上に形成されている。また、ポリシリコン膜１０ａは、ポリシリコン膜９ａに接続されている。その後、フォトレジスト８ａは除去される。
【００５５】
次に、イオン注入法によって、リン等の不純物を、エネルギーが１０〜２０ｋｅＶ程度、濃度が１〜５×１０１３／ｃｍ２程度の条件で、シリコン酸化膜４を介してシリコン基板１内に注入する。これにより、ソース・ドレイン領域５ａ，６ａが形成される。なお、ソース・ドレイン領域５ａ，６ａを形成するためのイオン注入は、図３１に示した工程で、シリコン酸化膜４を形成した後、ポリシリコン膜７を堆積する前に実行してもよい。
【００５６】
図３３を参照して、次に、ＣＶＤ法によって、５０〜１５０ｎｍ程度の膜厚を有するシリコン窒化膜を、全面的に堆積する。次に、そのシリコン窒化膜をエッチバックすることにより、サイドウォール１２を形成する。次に、イオン注入法によって、ヒ素等の不純物を、エネルギーが１０〜５０ｋｅＶ程度、濃度が１〜５×１０１５／ｃｍ２程度の条件で、シリコン基板１内に注入する。これにより、ソース・ドレイン領域６０が形成され、縦型トランジスタが完成する。次に、シリコン酸化膜６１を全面的に堆積した後、シリコン酸化膜６１内にコンタクトプラグ６２〜６４を形成する。コンタクトプラグ６２は、ソース・ドレイン領域６０に接続されている。コンタクトプラグ６３は、ソース・ドレイン領域６ａに接続されている。コンタクトプラグ６４は、ポリシリコン膜１０ａに接続されている。
【００５７】
上記実施の形態１と同様に、本実施の形態２においても、縦型トランジスタが形成される第１領域とは別の第２領域内に、平面型のトランジスタを形成してもよい。図３４は、シリコン基板１の第２領域内に形成されたトランジスタの構造を示す図である。図３４（Ｂ）は上面図を示しており、図３４（Ａ）は、図３４（Ｂ）中に示したラインＸＸＸＩＶＡに沿った位置に関する断面図を示している。
【００５８】
ゲート絶縁膜として機能するシリコン酸化膜４３は、図３１に示したシリコン酸化膜４と同一の工程によって形成される。ゲート電極として機能するポリシリコン膜３９は、図３２に示したポリシリコン膜９ａ，１０ａと同一の工程によって形成される。サイドウォール４２は、図３３に示したサイドウォール１２と同一の工程によって形成される。ソース・ドレイン領域３５は、図３２に示したソース・ドレイン領域５ａ，６ａと同一の工程によって形成される。ソース・ドレイン領域３６は、図３３に示したソース・ドレイン領域６０と同一の工程によって形成される。コンタクトプラグ５４，５５は、図３３に示したコンタクトプラグ６２〜６４と同一の工程によって形成される。
【００５９】
このように本実施の形態２に係る半導体装置及びその製造方法によると、ゲート構造に接続されるコンタクトプラグ６４は、素子分離絶縁膜２ａの第１部分上に形成されている部分のゲート構造上に形成されている。その結果、上記実施の形態１と同様に、コンタクトプラグ６４とソース・ドレイン領域５ａ，６ａとが電気的にショートすることを回避できる。
【００６０】
また、ソース・ドレイン領域６ａには、素子形成領域の第１部分１ａ及び第２部分１ｂ（図２９参照）に対応する突出部分が形成されており、コンタクトプラグ６３は、その突出部分に接続されている。従って、コンタクトプラグ６２に接続される配線や、コンタクトプラグ６４に接続される配線と電気的にショートすることなく、コンタクトプラグ６３に接続される配線を容易に形成することができる。
【００６１】
さらに、縦型トランジスタと平面型のトランジスタとを、同一のシリコン基板を用いて形成することができる。また、縦型トランジスタにおいてダブルゲート構造が採用されているため、漏れ電流を抑制でき、その結果、消費電力を低減することができる。
【００６２】
【発明の効果】
第１及び第２の発明によると、ゲート構造に接続されるコンタクトプラグを、素子分離絶縁膜の第１部分上に形成されている部分のゲート構造上に形成することにより、コンタクトプラグと第１又は第２のソース・ドレイン領域とが電気的にショートすることを回避できる。
【図面の簡単な説明】
【図１】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図３】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図４】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図５】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図６】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図７】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図８】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図９】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１０】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１１】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１２】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１３】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１４】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１５】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１６】メモリセル領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１７】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１８】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１９】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２０】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２１】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２２】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２３】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２４】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２５】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２６】ロジック領域に関して、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２７】本発明の実施の形態１の変形例に係る半導体装置の構造を示す上面図である。
【図２８】本発明の実施の形態１の変形例に係る半導体装置の構造を示す上面図である。
【図２９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図３０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図３１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図３２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図３３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図３４】平面型のトランジスタの構造を示す図である。
【符号の説明】
１  シリコン基板、２  素子分離絶縁膜、３，３ａ，２０  凹部、４，１３，１４，１７，１９，４３，６１  シリコン酸化膜、５  ドレイン領域、６  ソース領域、７，９，９ａ，１０，１０ａ，３９  ポリシリコン膜、８，８ａ，３８フォトレジスト、１１  シリコン窒化膜、１２，４２  サイドウォール、１５，１８，２４，２４ａ，５４，５５，６２〜６４  コンタクトプラグ、１６  ビットライン、２１  キャパシタ下部電極、２２  キャパシタ誘電体膜、２３  キャパシタ上部電極、５ａ，６ａ，３５，３６，６０  ソース・ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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