(57)【要約】【課題】デカップリング容量を備えた半導体集積回路装置において、デカップリング容量を設けるための専用配置領域を必要とせず、製造が容易な半導体集積回路装置を提供する。【解決手段】Ｎ型シリコン基板ＮＳｕｂの裏面を電源端子に接続し、Ｎ型シリコン基板ＮＳｕｂ上の全面にＰ型エピタキシャル層ＰＥｐｉ２を形成し、その上に素子形成部２を設ける。素子形成部２には、Ｐ型エピタキシャル層ＰＥｐｉ１及び層間絶縁膜３を設け、Ｐ型エピタキシャル層ＰＥｐｉ１の表面にはＮウエルＮＷ及びＰウエルＰＷを形成する。そして、Ｐ型エピタキシャル層ＰＥｐｉ２を、Ｐ型エピタキシャル層ＰＥｐｉ１、ＰウエルＰＷ、ｐ＋拡散領域ＰＤ５、ビアＶ１１及び配線Ｗ１１を介して接地端子に接続する。これにより、Ｐ型エピタキシャル層ＰＥｐｉ２とＮ型シリコン基板ＮＳｕｂとの界面にｐｎ接合が形成され、キャパシタＣ１が形成される。【選択図】　図１
2004146613.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源に接続された第１導電型半導体基板と、この第１導電型半導体基板上又はこの第１導電型半導体基板の表面に設けられ第２の電源に接続された第２導電型半導体層と、この第２導電型半導体層上に設けられた素子形成部と、を有し、前記第１導電型半導体基板と前記第２導電型半導体層との境界にデカップリング容量が形成されることを特徴とする半導体集積回路装置。
【請求項２】
前記第２導電型半導体層が前記第１導電型半導体基板上の全面又はこの第１導電型半導体基板の表面の全面に設けられており、前記第１導電型半導体基板における前記素子形成部側の面の裏側の面が前記第１の電源に接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記素子形成部が、前記第２導電型半導体層に接すると共に第３の電源に接続された第１導電型ウエルを有し、この第１導電型ウエルと前記第２導電型半導体層との境界に他のデカップリング容量が形成されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記素子形成部が、前記第２導電型半導体層に電気的に接続された他の第２導電型半導体層と、この他の第２導電型半導体層上に設けられこの他の第２導電型半導体層に接すると共に第３の電源に接続された第１導電型ウエルと、を有し、この第１導電型ウエルと前記他の第２導電型半導体層との境界に他のデカップリング容量が形成されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項５】
前記素子形成部が能動素子を有し、この能動素子は前記第３の電源に接続されていることを特徴とする請求項３又は４に記載の半導体集積回路装置。
【請求項６】
前記第３の電源の電位が前記第１及び第２の電源の電位と異なることを特徴とする請求項３乃至５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記第１導電型半導体基板が、基板本体と、この基板本体よりも抵抗率が低い表層部と、を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第２導電型半導体層が前記第１導電型半導体基板上又は前記第１導電型半導体基板の表面に局部的に設けられており、前記第１導電型半導体基板の表面における前記第２導電型半導体層が設けられていない領域上に素子形成部が設けられており、この素子形成部を介して前記第１導電型半導体基板は前記第１の電源に接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項９】
前記素子形成部が第１導電型ウエルを有し、前記第１導電型半導体基板は前記第１導電型ウエルを介して前記第１の電源に接続されていることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記第１導電型半導体基板が、基板本体と、この基板本体よりも抵抗率が低い表層部と、を有することを特徴とする請求項８又は９に記載の半導体集積回路装置。
【請求項１１】
前記基板本体の抵抗率が１００Ω・ｃｍ以上であることを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記第２導電型半導体層が前記素子形成部を介して前記第２の電源に接続されていることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体集積回路装置。
【請求項１３】
前記素子形成部が第２導電型ウエルを有し、前記第２導電型半導体層が前記第２導電型ウエルを介して前記第２の電源に接続されていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
第１の電源に接続された第１導電型半導体基板と、この第１導電型半導体基板上に設けられた素子形成部と、を有し、前記素子形成部は第２の電源に接続された第２導電型ウエルを有し、前記第１導電型半導体基板と前記第２導電型ウエルとの境界にデカップリング容量が形成されることを特徴とする半導体集積回路装置。
【請求項１５】
前記第１導電型半導体基板が、基板本体と、この基板本体よりも抵抗率が低い表層部と、を有することを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項１６】
基板と、この基板上の少なくとも一部に設けられ第１の電源に接続された第１の第１導電型半導体層と、この第１の第１導電型半導体層上に設けられ第２の電源に接続された第２導電型半導体層と、この第２導電型半導体層上に設けられた素子形成部と、を有し、前記第１の第１導電型半導体層と前記第２導電型半導体層との境界にデカップリング容量が形成されることを特徴とする半導体集積回路装置。
【請求項１７】
前記第１の第１導電型半導体層が前記基板上に選択的に設けられており、前記第１の第１導電型半導体層及び前記第２導電型半導体層が設けられていない領域に設けられ前記第１の第１導電型半導体層及び前記第１の電源に接続された第２の第１導電型半導体層を有し、前記第１の第１導電型半導体層が前記第２の第１導電型半導体層及び前記素子形成部を介して前記第１の電源に接続されていることを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記素子形成部が第１導電型ウエルを有し、前記第１の第１導電型半導体層は前記第２の第１導電型半導体層及び前記第１導電型ウエルを介して前記第１の電源に接続されていることを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記基板と前記第１の第１導電型半導体層との間に設けられ前記第１の第１導電型半導体層及び前記第２の第１導電型半導体層に接続された第３の第１導電型半導体層を有することを特徴とする請求項１７又は１８に記載の半導体集積回路装置。
【請求項２０】
前記基板の抵抗率が１００Ω・ｃｍ以上であることを特徴とする請求項１６乃至１９のいずれか１項に記載の半導体集積回路装置。
【請求項２１】
前記第２導電型半導体層は前記素子形成部を介して前記第２の電源に接続されていることを特徴とする請求項１６乃至２０のいずれか１項に記載の半導体集積回路装置。
【請求項２２】
前記素子形成部が第２導電型ウエルを有し、前記第２導電型半導体層は前記第２導電型ウエルを介して前記第２の電源に接続されていることを特徴とする請求項２１に記載の半導体集積回路装置。
【請求項２３】
前記素子形成部が能動素子を有し、この能動素子は第３及び第４の電源に接続されており、前記第３の電源の電位が前記第１及び第２の電源の電位と異なることを特徴とする請求項１４乃至２２のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデカップリング容量を備えた半導体集積回路装置に関し、特に、素子の高集積化を図った半導体集積回路装置に関する。
【０００２】
【従来の技術】
近時、半導体集積回路装置の動作周波数が極めて高くなってきており、電源配線及びグラウンド配線に割り当てられる配線面積が益々増加する傾向にある。半導体集積回路装置を高周波で動作させると、一時的な電流スパイク等の電源電圧変動が発生しやすくなる。従来、この電源電圧変動を抑制するために、電源に並列にデカップリング容量を接続する技術が知られている。これにより電源ノイズを低減し、電源電圧の変動を抑制することができ、電源ノイズ及び電源電圧変動に起因する半導体集積回路の誤作動を防止することができる。この目的を達成するためには、電源に接続するデカップリング容量の大きさを、１個のチップ又はパッケージに対して数十ｎＦ程度の大きさとする必要がある。従来の半導体集積回路装置においては、素子形成領域であるコア部及びＩ／Ｏ部の間の各辺に、デカップリング容量を配置する専用配置領域が設けられており、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化物半導体）によりデカップリング容量が形成されている。
【０００３】
しかしながら、この従来の半導体集積回路装置においては、デカップリング容量の専用配置領域を設ける必要があるため、装置面積が増大し、その分、素子の集積度が低下するという問題点がある。
【０００４】
このため、従来より、素子形成領域において、半導体基板上における素子の側方に多結晶シリコン層を形成し、この多結晶シリコン層と半導体基板の表面に形成された拡散層との間にデカップリング容量を形成する技術が開示されている（例えば、特許文献１参照。）。特許文献１には、これにより、デカップリング容量を設ける専用配置領域が不要になると記載されている。
【０００５】
しかしながら、この従来の技術においては、素子形成領域における素子の側方にデカップリング容量を形成しているため、素子形成領域の面積が増大してしまうという問題点がある。
【０００６】
また、半導体素子上に多層配線構造体を設け、その上に電極、誘電体膜及び電極をこの順に形成し、デカップリング容量を形成する技術も開示されている（例えば、特許文献２参照。）。特許文献２には、これにより、半導体装置内に大容量のデカップリング容量を設けることができると記載されている。
【０００７】
【特許文献１】
特開平１０−１２８２５号公報（第３頁、第１図、第２図）
【特許文献２】
特開２００２−１２４６３６号公報（第３−５頁、第７図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献２に記載された技術においては、多層配線構造体の上にデカップリング容量を設けているため、多層配線構造体上におけるデカップリング容量を設けた領域にはパッド電極等を設けることができない。このため、半導体集積回路装置のレイアウトが制約され、結果的に装置が大型化する。また、多層配線構造体上にデカップリング容量を設けるためには、少なくとも、下層の電極を形成する工程と、誘電体層を形成する工程と、上層の電極を形成する工程が必要となり、半導体集積回路装置の製造工程が煩雑化し、製造コストが増加する。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、デカップリング容量を備えた半導体集積回路装置において、デカップリング容量を設けるための専用配置領域を必要とせず、製造が容易な半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、第１の電源に接続された第１導電型半導体基板と、この第１導電型半導体基板上又はこの第１導電型半導体基板の表面に設けられ第２の電源に接続された第２導電型半導体層と、この第２導電型半導体層上に設けられた素子形成部と、を有し、前記第１導電型半導体基板と前記第２導電型半導体層との境界にデカップリング容量が形成されることを特徴とする。
【００１１】
本発明においては、第１導電型半導体基板と第２導電型半導体層との境界に、電源に並列に接続されたデカップリング容量が形成されるため、電源ノイズ及び電源電圧変動を抑制することができ、半導体集積回路装置の誤動作を防止することができる。また、このデカップリング容量を第１導電型半導体基板と第２導電型半導体層との界面に設けることにより、デカップリング容量を設けるための専用配置領域が不要となり、装置の小型化を図ることができる。更に、第２導電型半導体層を形成することによりデカップリング容量を形成することができるため、製造プロセスが煩雑化せず、製造が容易である。
【００１２】
また、前記第２導電型半導体層が前記第１導電型半導体基板上の全面又はこの第１導電型半導体基板の表面の全面に設けられており、前記第１導電型半導体基板における前記素子形成部側の面の裏側の面が前記第１の電源に接続されていてもよい。これにより、第１導電型半導体基板上又はその表面の全面にデカップリング容量を形成することができ、容量が大きいデカップリング容量を得ることができる。
【００１３】
このとき、前記素子形成部が、前記第２導電型半導体層に接すると共に第３の電源に接続された第１導電型ウエルを有し、この第１導電型ウエルと前記第２導電型半導体層との境界に他のデカップリング容量が形成されていてもよい。又は、前記素子形成部が、前記第２導電型半導体層に電気的に接続された他の第２導電型半導体層と、この他の第２導電型半導体層上に設けられこの他の第２導電型半導体層に接すると共に第３の電源に接続された第１導電型ウエルと、を有し、この第１導電型ウエルと前記他の第２導電型半導体層との境界に他のデカップリング容量が形成されていてもよい。これにより、前記デカップリング容量に並列に接続された他のデカップリングを形成することができる。この結果、デカップリング容量の合計容量を増大させることができる。そしてこのとき、前記素子形成部が能動素子を有し、この能動素子は前記第３の電源に接続されていてもよく、前記第３の電源の電位が前記第１及び第２の電源の電位と異なっていてもよい。これにより、能動素子を駆動させる電圧とデカップリング容量を形成する電圧とを相互に独立に設定し、夫々最適に調整することができる。
【００１４】
又は、前記第２導電型半導体層が前記第１導電型半導体基板上又は前記第１導電型半導体基板の表面に局部的に設けられており、前記第１導電型半導体基板の表面における前記第２導電型半導体層が設けられていない領域上に素子形成部が設けられており、この素子形成部を介して前記第１導電型半導体基板は前記第１の電源に接続されていてもよい。これにより、デカップリング容量の面積を調整して容量の大きさを制御することができると共に、第１導電型半導体基板の裏面を第１の電源に接続する必要がなくなり、実装が容易になる。
【００１５】
更に、前記第１導電型半導体基板が、基板本体と、この基板本体よりも抵抗率が低い表層部と、を有していてもよい。これにより、基板本体よりも抵抗率が低い第１導電型半導体基板の表層部と第２導電型半導体層との間にデカップリング容量を形成できるため、デカップリング容量の容量をより一層大きくすることができる。
【００１６】
本発明に係る他の半導体集積回路装置は、第１の電源に接続された第１導電型半導体基板と、この第１導電型半導体基板上に設けられた素子形成部と、を有し、前記素子形成部は第２の電源に接続された第２導電型ウエルを有し、前記第１導電型半導体基板と前記第２導電型ウエルとの境界にデカップリング容量が形成されることを特徴とする。
【００１７】
本発明においては、第１導電型半導体層と、素子形成部に形成された第２導電型ウエルとの界面に、電源に接続されたデカップリング容量が形成される。これにより、電源ノイズ及び電源電圧変動を抑制することができ、半導体集積回路装置の誤動作を防止することができる。また、デカップリング容量を設けるための専用配置領域が不要となり、装置の小型化を図ることができる。更に、第２導電型ウエルを形成することによりデカップリング容量を形成することができるため、製造プロセスが煩雑化せず、製造が容易である。
【００１８】
本発明に係る更に他の半導体集積回路装置は、基板と、この基板上の少なくとも一部に設けられ第１の電源に接続された第１の第１導電型半導体層と、この第１の第１導電型半導体層上に設けられ第２の電源に接続された第２導電型半導体層と、この第２導電型半導体層上に設けられた素子形成部と、を有し、前記第１の第１導電型半導体層と前記第２導電型半導体層との境界にデカップリング容量が形成されることを特徴とする。
【００１９】
本発明においては、第１の第１導電型半導体層と第２導電型半導体層との界面に、電源に接続されたデカップリング容量が形成される。これにより、電源ノイズ及び電源電圧変動を抑制することができ、半導体集積回路装置の誤動作を防止することができる。また、デカップリング容量を設けるための専用配置領域が不要となり、装置の小型化を図ることができる。更に、第２導電型半導体層を形成することによりデカップリング容量を形成することができるため、製造プロセスが煩雑化せず、製造が容易である。
【００２０】
また、前記第１の第１導電型半導体層が前記基板上に選択的に設けられており、前記第１の第１導電型半導体層及び前記第２導電型半導体層が設けられていない領域に設けられ前記第１の第１導電型半導体層に接続された第２の第１導電型半導体層を有し、前記第１の第１導電型半導体層が前記素子形成部及び前記第２の第１導電型半導体層を介して前記第１の電源に接続されていてもよい。これにより、簡単な構成により、第１の第１導電型半導体層を第１の電源に接続することができる。
【００２１】
更に、前記基板の抵抗率が１００Ω・ｃｍ以上であることが好ましい。これにより、基板内をノイズが伝達することを抑制し、半導体集積回路装置の誤動作をより確実に防止することができる。
【００２２】
更にまた、前記素子形成部が能動素子を有し、この能動素子は第３及び第４の電源に接続されており、前記第３の電源の電位が前記第１及び第２の電源の電位と異なることが好ましい。これにより、能動素子を駆動させる電圧とデカップリング容量を形成する電圧とを相互に独立に設定し、夫々最適に調整することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る半導体集積回路装置を示す断面図である。図１に示すように、本実施形態に係る半導体集積回路装置１ａにおいては、Ｎ型シリコン基板ＮＳｕｂが設けられている。Ｎ型シリコン基板ＮＳｕｂの抵抗率は例えば１０Ω・ｃｍであり、Ｎ型シリコン基板ＮＳｕｂはその裏面（図示せず）から電源端子（図示せず）に接続されている。Ｎ型シリコン基板ＮＳｕｂ上の全面には、Ｐ型エピタキシャル層ＰＥｐｉ２が形成されている。Ｐ型エピタキシャル層ＰＥｐｉ２の抵抗率は例えば０．３Ω・ｃｍである。なお、Ｎ型シリコン基板ＮＳｕｂの厚さは例えば０．３乃至０．６ｍｍであり、Ｐ型エピタキシャル層ＰＥｐｉ２の厚さは例えば１乃至５μｍである。Ｎ型シリコン基板ＮＳｕｂ及びＰ型エピタキシャル層ＰＥｐｉ２は、夫々電源電位及び接地電位が印加されることにより、界面にｐｎ接合が形成され、キャパシタＣ１が形成されるようになっている。即ち、図１に示すキャパシタＣ１は、Ｎ型シリコン基板ＮＳｕｂとＰ型エピタキシャル層ＰＥｐｉ２との界面においてｐｎ接合により形成されるデカップリング容量を等価的に示したものである。
【００２４】
そして、Ｐ型エピタキシャル層ＰＥｐｉ２上には素子形成部２が設けられている。素子形成部２においては、Ｐ型エピタキシャル層ＰＥｐｉ１及び層間絶縁膜３が設けられており、Ｐ型エピタキシャル層ＰＥｐｉ１の表面にはＮウエルＮＷ及びＰウエルＰＷが形成されている。Ｐ型エピタキシャル層ＰＥｐｉ１の抵抗率は例えば１０Ω・ｃｍであり、厚さは例えば１乃至５μｍである。そして、層間絶縁膜３はＮウエルＮＷ及びＰウエルＰＷ上に配置されている。Ｐ型エピタキシャル層ＰＥｐｉ１及びＮウエルＮＷは、夫々接地電位及び電源電位が印加されることにより、界面にｐｎ接合が形成され、キャパシタＣ６が形成されるようになっている。即ち、図１に示すキャパシタＣ６は、Ｐ型エピタキシャル層ＰＥｐｉ１とＮウエルＮＷとの界面においてｐｎ接合により形成されるデカップリング容量を等価的に示している。なお、このとき、キャパシタＣ１及びＣ６は相互に並列に接続される。
【００２５】
ＮウエルＮＷ及びＰウエルＰＷの表面は素子分離膜Ｓにより区画されており、ＮウエルＮＷの表面における素子分離膜Ｓ間には夫々、ｎ＋拡散領域ＮＤ１、ｐチャネルトランジスタＰＴｒ１及びＰＴｒ２並びにキャパシタＣ１１が設けられている。ｎ＋拡散領域ＮＤ１上にはビアＶ１が設けられており、ビアＶ１上には配線Ｗ１が設けられており、ｎ＋拡散領域ＮＤ１はビアＶ１を介して配線Ｗ１に接続されている。ｎ＋拡散領域ＮＤ１はビアＶ１及び配線Ｗ１を介して電源端子（図示せず）に接続されている。なお、ｎ＋拡散領域ＮＤ１が接続されている電源端子は、Ｎ型シリコン基板ＮＳｕｂが接続されている電源端子とは別の電源端子である。
【００２６】
また、ｐチャネルトランジスタＰＴｒ１においては、ＮウエルＮＷの表面にソース・ドレインとなるｐ＋拡散領域ＰＤ１及びＰＤ２が形成されており、ＮウエルＮＷにおけるｐ＋拡散領域ＰＤ１とＰＤ２との間の領域がチャネル領域となっている。そして、層間絶縁膜３中におけるチャネル領域の上方には、ゲート電極Ｇ１が設けられている。即ち、ＮウエルＮＷとゲート電極Ｇ１との間には層間絶縁膜３の一部が介在し、ゲート絶縁膜となっている。また、ｐ＋拡散領域ＰＤ１上及びｐ＋拡散領域ＰＤ２上には夫々ビアＶ２及びＶ３が設けられており、ビアＶ２及びＶ３上には夫々配線Ｗ２及びＷ３が設けられている。ｐ＋拡散領域ＰＤ１はビアＶ２を介して配線Ｗ２に接続されており、ｐ＋拡散領域ＰＤ２はビアＶ３を介して配線Ｗ３に接続されている。即ち、ｐチャネルトランジスタＰＴｒ１は、ＮウエルＮＷ、ｐ＋拡散領域ＰＤ１及びＰＤ２、ゲート電極Ｇ１、層間絶縁膜３から構成されている。
【００２７】
同様に、ｐチャネルトランジスタＰＴｒ２は、ＮウエルＮＷ、ｐ＋拡散領域ＰＤ３及びＰＤ４、ゲート電極Ｇ２、層間絶縁膜３から構成されており、ソース・ドレインとなるｐ＋拡散領域ＰＤ３及びＰＤ４は夫々ビアＶ４及びＶ５を介して配線Ｗ４及びＷ５に接続されている。また、キャパシタＣ１１においては、層間絶縁膜３中に電極層４が設けられており、ＮウエルＮＷと電極層４との間には層間絶縁膜３の一部が介在している。電極層４上にはビアＶ６が設けられており、ビアＶ６上には配線Ｗ６が設けられており、電極層４はビアＶ６を介して配線Ｗ６に接続されている。
【００２８】
一方、ＰウエルＰＷの表面における素子分離膜Ｓ間には夫々、ｎチャネルトランジスタＮＴｒ１及びＮＴｒ２並びにｐ＋拡散領域ＰＤ５が設けられている。ｐチャネルトランジスタＰＴｒ１及びＰＴｒ２と同様に、ｎチャネルトランジスタＮＴｒ１は、ＰウエルＰＷ、ソース・ドレインとなるｎ＋拡散領域ＮＤ２及びＮＤ３、ゲート電極Ｇ３、層間絶縁膜３から構成されており、ｎ＋拡散領域ＮＤ２及びＮＤ３は夫々ビアＶ７及びＶ８を介して配線Ｗ７及びＷ８に接続されている。また、ｎチャネルトランジスタＮＴｒ２は、ＰウエルＰＷ、ソース・ドレインとなるｎ＋拡散領域ＮＤ４及びＮＤ５、ゲート電極Ｇ４、層間絶縁膜３から構成されており、ｎ＋拡散領域ＮＤ４及びＮＤ５は夫々ビアＶ９及びＶ１０を介して配線Ｗ９及びＷ１０に接続されている。また、ｐ＋拡散領域ＰＤ５上にはビアＶ１１が設けられており、ビアＶ１１上には配線Ｗ１１が設けられており、ｐ＋拡散領域ＰＤ５はビアＶ１１及び配線Ｗ１１を介して接地端子（図示せず）に接続されている。なお、素子形成部２において、ゲート電極Ｇ１乃至Ｇ４及び電極層４は同層に設けられており、配線Ｗ１乃至Ｗ１１は同層に設けられている。
【００２９】
半導体集積回路装置１ａにおいては、Ｐ型エピタキシャル層ＰＥｐｉ２は、Ｐ型エピタキシャル層ＰＥｐｉ１、ＰウエルＰＷ、ｐ＋拡散領域ＰＤ５、ビアＶ１１及び配線Ｗ１１を介して接地端子に接続されている。また、Ｎ型シリコン基板ＮＳｕｂは、電源端子に接続されている。これにより、Ｎ型シリコン基板ＮＳｕｂとＰ型エピタキシャル層ＰＥｐｉ２との界面においてｐｎ接合が形成され、これによりキャパシタＣ１が形成される。また、Ｐ型エピタキシャル層ＰＥｐｉ１とＮウエルＮＷとの界面においてもｐｎ接合が形成され、キャパシタＣ６が形成される。
【００３０】
このように、本実施形態においては、Ｎ型シリコン基板ＮＳｕｂとＰ型エピタキシャル層ＰＥｐｉ２との間にキャパシタＣ１を形成することができる。また、Ｐ型エピタキシャル層ＰＥｐｉ１とＮウエルＮＷとの間にキャパシタＣ６を形成することができる。そして、このキャパシタＣ１及びＣ６が電源に対するデカップリング容量として機能する。このため、半導体集積回路装置１ａにおいては、デカップリング容量を設けるための専用配置領域を設けることなく大きな容量を形成し、電源ノイズを低減することができる。これにより、電源ノイズに起因する素子の誤動作を防止することができると共に、半導体集積回路装置１ａを小型化することができる。
【００３１】
また、本実施形態においては、素子形成部２の上方にデカップリング容量を設けていないため、素子形成部２のレイアウトが制約を受けることがない。これにより、半導体集積回路装置１ａの小型化を図ることができる。
【００３２】
更に、本実施形態においては、ｎ＋拡散領域ＮＤ１が接続されている電源端子と、Ｎ型シリコン基板ＮＳｕｂが接続されている電源端子とが夫々別の電源に接続されている。これにより、ｎ＋拡散領域ＮＤ１に印加する電位とＮ型シリコン基板ＮＳｕｂに印加する電位とを相互に異ならせることができる。例えば、ｎ＋拡散領域ＮＤ１に印加してｐチャネルトランジスタＰＴｒ１及びＰＴｒ２を駆動する電圧を１Ｖとし、Ｎ型シリコン基板ＮＳｕｂに印加して接地電位との間で容量を形成する電位を２Ｖとすることにより、ｐチャネルトランジスタＰＴｒ１及びＰＴｒ２を高速で駆動させると共に、キャパシタＣ１の容量を増大させることができる。なお、両電源端子を半導体集積回路装置１ａの外部において相互に接続し、同一の電源（図示せず）に接続してもよい。これにより、回路構成を簡略化することができる。
【００３３】
なお、本実施形態においては、第１導電型半導体基板としてのＮ型シリコン基板ＮＳｕｂ上に、第２導電型半導体層としてＰ型エピタキシャル層ＰＥｐｉ２を形成する例を示したが、本発明はこれに限定されない。例えば、Ｎ型シリコン基板ＮＳｕｂ上に素子形成部２を形成した後で、Ｎ型シリコン基板ＮＳｕｂの表層に、素子形成部２を透過するような高いエネルギーで不純物をイオン注入することにより、Ｐ型エピタキシャル層ＰＥｐｉ２と同じ不純物濃度を持つＰ型層を形成することができる。これにより、素子形成部２に影響を与えることなく、簡略なプロセスにより、Ｐ型エピタキシャル層ＰＥｐｉ２と等価なＰ型層を形成することができる。
【００３４】
また、本実施形態においては、基板としてＮ型シリコン基板ＮＳｕｂを使用する例を示したが、基板としてＰ型シリコン基板を使用してもよい。この場合は、Ｐ型シリコン基板上にＮ型エピタキシャル層又はイオン注入により形成されるＮ型層を形成し、Ｐ型シリコン基板とＮ型エピタキシャル層との間にキャパシタを形成する。また、基板としてシリコン基板以外の半導体基板を使用してもよい。また、ＮウエルＮＷの下面はＰ型エピタキシャル層ＰＥｐｉ２に接していてもよい。この場合、ＮウエルＮＷとＰ型エピタキシャル層ＰＥｐｉ２との界面に、キャパシタＣ６が形成される。
【００３５】
次に、本発明の第２の実施形態について説明する。図２は本実施形態に係る半導体集積回路装置を示す断面図である。図２に示すように、本実施形態に係る半導体集積回路装置１ｂにおいては、Ｐ型シリコン基板ＰＳｕｂが設けられている。Ｐ型シリコン基板ＰＳｕｂの抵抗率は例えば１０Ω・ｃｍである。Ｐ型シリコン基板ＰＳｕｂ上の全面には、Ｐ型エピタキシャル層ＰＥｐｉ２が形成されている。Ｐ型エピタキシャル層ＰＥｐｉ２の抵抗率は例えば０．３Ω・ｃｍであり、厚さは例えば１乃至５μｍである。Ｐ型エピタキシャル層ＰＥｐｉ２上には素子形成部２が設けられている。素子形成部２の構成は、前述の第１の実施形態と同様である。即ち、素子形成部２においては、Ｐ型エピタキシャル層ＰＥｐｉ１が設けられており、Ｐ型エピタキシャル層ＰＥｐｉ１の表面にはＮウエルＮＷ及びＰウエルＰＷが交互に設けられている。なお、ＮウエルＮＷ及びＰウエルＰＷの下面は、Ｐ型エピタキシャル層ＰＥｐｉ２には接していない。
【００３６】
本実施形態に係る半導体集積回路装置１ｂにおいて、Ｐ型エピタキシャル層ＰＥｐｉ１は、ＰウエルＰＷ、ｐ＋拡散領域ＰＤ５、ビアＶ１１及び配線Ｗ１１を介して接地端子（図示せず）に接続されている。また、ＮウエルＮＷは、ｎ＋拡散領域ＮＤ１、ビアＶ１及び配線Ｗ１を介して電源端子（図示せず）に接続されている。これにより、Ｐ型エピタキシャル層ＰＥｐｉ１とＮウエルＮＷとの界面においてｐｎ接合が形成され、キャパシタＣ７が形成される。
【００３７】
このように、本実施形態においては、Ｐ型エピタキシャル層ＰＥｐｉ１とＮウエルＮＷとの間に、キャパシタＣ７を形成することができる。このキャパシタＣ７が電源に並列に接続されたデカップリング容量となる。即ち、図２に示すキャパシタＣ７は、Ｐ型エピタキシャル層ＰＥｐｉ１とＮウエルＮＷとの界面においてｐｎ接合により形成されるデカップリング容量を等価的に示したものである。本実施形態においては、前述の第１の実施形態と比較して、デカップリング容量を局部的に形成できるため、電源ノイズが発生しやすい領域及びノイズの影響を受けやすい領域の近くに専用の容量を配置することができる。これにより、電源ノイズが回路に及ぼす悪影響を効果的に抑制することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００３８】
なお、本実施形態においては、ＮウエルＮＷ及びＰウエルＰＷの下面が、Ｐ型エピタキシャル層ＰＥｐｉ２に接していない例を示したが、ＮウエルＮＷ及びＰウエルＰＷの下面がＰ型エピタキシャル層ＰＥｐｉ２の上面に接していてもよい。この場合、ＮウエルＮＷとＰ型エピタキシャル層ＰＥｐｉ２との界面において、キャパシタが形成される。また、Ｐ型シリコン基板ＰＳｕｂは、その裏面が電源端子に接続されていてもよい。
【００３９】
次に、本発明の第３の実施形態について説明する。図３は本実施形態に係る半導体集積回路装置を示す断面図であり、図４（ａ）及び（ｂ）は横軸に半導体集積回路装置における深さ方向の位置をとり、縦軸に不純物濃度をとって、半導体集積回路装置における濃度分布を示すグラフ図であり、（ａ）は本実施形態に係る半導体集積回路装置１ｃの濃度分布を示し、（ｂ）は前述の第１の実施形態に係る半導体集積回路装置１ａの濃度分布を示す。
【００４０】
図３に示すように、本実施形態に係る半導体集積回路装置１ｃにおいては、Ｎ型シリコン基板ＮＳｕｂが設けられている。Ｎ型シリコン基板ＮＳｕｂの抵抗率は例えば１０Ω・ｃｍであり、Ｎ型シリコン基板ＮＳｕｂはその裏面（図示せず）から電源端子（図示せず）に接続されている。Ｎ型シリコン基板ＮＳｕｂ上の全面には、Ｎ型エピタキシャル層ＮＥｐｉ１が形成されている。Ｎ型エピタキシャル層ＮＥｐｉ１の抵抗率は例えば０．３Ω・ｃｍであり、厚さは例えば１乃至５μｍである。また、Ｎ型エピタキシャル層ＮＥｐｉ１上にはＰ型エピタキシャル層ＰＥｐｉ２が形成されている。Ｐ型エピタキシャル層ＰＥｐｉ２の抵抗率は例えば０．３Ω・ｃｍである。そして、Ｐ型エピタキシャル層ＰＥｐｉ２上には素子形成部２が設けられている。素子形成部２の構成は前述の第１の実施形態と同様である。
【００４１】
図４（ａ）に示すように、本実施形態の半導体集積回路装置１ｃのＰ型エピタキシャル層ＰＥｐｉ１においては、その表面からＰ型エピタキシャル層ＰＥｐｉ２との界面まで、不純物濃度が例えば１×１０１５個／ｃｍ３である。また、Ｐ型エピタキシャル層ＰＥｐｉ２においては、不純物濃度が例えば１×１０１７個／ｃｍ３である。更に、Ｎ型エピタキシャル層ＮＥｐｉ１においては、不純物濃度が例えば１×１０１７個／ｃｍ３となっている。更にまた、Ｎ型シリコン基板ＮＳｕｂにおいては、不純物濃度が例えば１×１０１５個／ｃｍ３で深さ方向について一定である。そして、Ｐ型エピタキシャル層ＰＥｐｉ２とＮ型エピタキシャル層ＮＥｐｉ１との界面において、不純物濃度が高いｐｎ接合が実現されている。これにより、Ｐ型エピタキシャル層ＰＥｐｉ２とＮ型エピタキシャル層ＮＥｐｉ１との界面にキャパシタＣ２（図３参照）が形成される。キャパシタＣ２は、電源に並列に接続されたデカップリング容量として機能する。
【００４２】
なお、図４（ｂ）に示すように、前述の第１の実施形態に係る半導体集積回路装置１ａにおいては、Ｎ型エピタキシャル層ＮＥｐｉ１が設けられていないため、Ｎ型シリコン基板ＮＳｕｂとＰ型エピタキシャル層ＰＥｐｉ２との間にｐｎ接合が形成される。このため、図４（ｂ）に示す第１の実施形態におけるｐｎ接合界面の不純物濃度は、図４（ａ）に示す本実施形態のｐｎ接合界面の不純物濃度よりも低くなっている。
【００４３】
本実施形態においては、Ｎ型シリコン基板ＮＳｕｂとＰ型エピタキシャル層ＰＥｐｉ２との間にＮ型エピタキシャル層ＮＥｐｉ１を設けることにより、前述の第１の実施形態と比較して、より不純物濃度が高いｐｎ接合を実現することができる。これにより、本実施形態の半導体集積回路装置１ｃにおけるキャパシタＣ２の容量は、前述の第１の実施形態におけるキャパシタＣ１の容量よりも大きくなる。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４４】
次に、本発明の第４の実施形態について説明する。図５は本実施形態に係る半導体集積回路装置を示す断面図である。図５に示すように、本実施形態に係る半導体集積回路装置１ｄにおいては、抵抗率が例えば１０Ω・ｃｍであるＮ型シリコン基板ＮＳｕｂが設けられている。なお、前述の第１及び第２の実施形態と異なり、Ｎ型シリコン基板ＮＳｕｂの裏面は電源端子に接続されていない。そして、Ｎ型シリコン基板ＮＳｕｂの表面には、ｐ＋拡散領域ＰＤ６が選択的に形成されている。ｐ＋拡散領域ＰＤ６の抵抗率は例えば０．０１Ω・ｃｍであり、深さは例えば０．５乃至２μｍである。
【００４５】
また、Ｎ型シリコン基板ＮＳｕｂ上には素子形成部２が設けられている。素子形成部２の構成は前述の第１の実施形態と同様である。更に、Ｎ型シリコン基板ＮＳｕｂの表面におけるｐ＋拡散領域ＰＤ６が形成されていない領域であって、素子形成部２のＮウエルＮＷの直下域に相当する領域には、Ｐ型エピタキシャル層ＰＥｐｉ１と同層でｎ＋拡散領域ＮＤ６が形成されている。このｎ＋拡散領域ＮＤ６がコンタクト領域となり、Ｎ型シリコン基板ＮＳｕｂとＮウエルＮＷとの間の導通を確保している。
【００４６】
これにより、Ｎ型シリコン基板ＮＳｕｂには、電源端子（図示せず）より、配線Ｗ１、ビアＶ１、ｎ＋拡散領域ＮＤ１、ＮウエルＮＷ及びｎ＋拡散領域ＮＤ６を介して電源電位が印加される。一方、ｐ＋拡散領域ＰＤ６には、接地端子（図示せず）より、配線Ｗ１１、ビアＶ１１、ｐ＋拡散領域ＰＤ５、ＰウエルＰＷ、Ｐ型エピタキシャル層ＰＥｐｉ１を介して接地電位が印加される。この結果、Ｎ型シリコン基板ＮＳｕｂとｐ＋拡散領域ＰＤ６との界面には、キャパシタＣ３が形成される。
【００４７】
本実施形態においては、このキャパシタＣ３が電源に接続されたデカップリング容量として機能する。また、本実施形態においては、ｐ＋拡散領域ＰＤ６の面積を制御することにより、キャパシタＣ３の面積を制御し、キャパシタＣ３の容量を制御することができる。更に、Ｎ型シリコン基板ＮＳｕｂに配線Ｗ１から電源電位が印加されるため、Ｎ型シリコン基板ＮＳｕｂの裏面を電源端子に接続する必要がなく、パッケージへの実装が容易である。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００４８】
次に、本発明の第５の実施形態について説明する。図６は本実施形態に係る半導体集積回路装置を示す断面図である。図６に示すように、本実施形態は前述の第３の実施形態と第４の実施形態とを組み合わせた例である。即ち、図６に示すように、本実施形態に係る半導体集積回路装置１ｅにおいては、Ｎ型シリコン基板ＮＳｕｂが設けられている。Ｎ型シリコン基板ＮＳｕｂの裏面は電源端子に接続されていない。そして、Ｎ型シリコン基板ＮＳｕｂ上にはＮ型エピタキシャル層ＮＥｐｉ１が形成されている。Ｎ型エピタキシャル層ＮＥｐｉ１の抵抗率は例えば０．３Ω・ｃｍである。Ｎ型エピタキシャル層ＮＥｐｉ１の表面には、ｐ＋拡散領域ＰＤ６が選択的に形成されている。ｐ＋拡散領域ＰＤ６の抵抗率は例えば０．０１Ω・ｃｍである。
【００４９】
また、Ｎ型エピタキシャル層ＮＥｐｉ１上には素子形成部２が設けられている。素子形成部２の構成は前述の第１の実施形態と同様である。更に、Ｎ型エピタキシャル層ＮＥｐｉ１の表面におけるｐ＋拡散領域ＰＤ６が形成されていない領域であって、素子形成部２のＮウエルＮＷの直下域に相当する領域には、Ｐ型エピタキシャル層ＰＥｐｉ１と同層でｎ＋拡散領域ＮＤ６が形成されている。このｎ＋拡散領域ＮＤ６がコンタクト領域となり、Ｎ型エピタキシャル層ＮＥｐｉ１とＮウエルＮＷとの間の導通を確保している。
【００５０】
これにより、Ｎ型エピタキシャル層ＮＥｐｉ１には、図１に示す配線Ｗ１、ビアＶ１、ｎ＋拡散領域ＮＤ１、ＮウエルＮＷ及びｎ＋拡散領域ＮＤ６を介して電源電位が印加される。一方、ｐ＋拡散領域ＰＤ６には、配線Ｗ１１、ビアＶ１１、ｐ＋拡散領域ＰＤ５、ＰウエルＰＷ、Ｐ型エピタキシャル層ＰＥｐｉ１を介して接地電位が印加される。この結果、Ｎ型エピタキシャル層ＮＥｐｉ１とｐ＋拡散領域ＰＤ６との界面には、キャパシタＣ４が形成される。
【００５１】
本実施形態においては、このキャパシタＣ４が電源に対するデカップリング容量として機能する。Ｎ型エピタキシャル層ＮＥｐｉ１の不純物濃度はＮ型シリコン基板ＮＳｕｂの不純物濃度よりも高いため、キャパシタＣ４の容量は、前述の第３の実施形態におけるキャパシタＣ３の容量よりも大きくなる。また、Ｎ型エピタキシャル層ＮＥｐｉ１に配線Ｗ１から電源電位が印加されるため、Ｎ型シリコン基板ＮＳｕｂの裏面を電源端子に接続する必要がない。
【００５２】
更に、本実施形態においては、Ｎ型シリコン基板ＮＳｕｂには電流が流れる必要がないため、Ｎ型シリコン基板ＮＳｕｂは任意の基板に置き換えることができる。例えば、基板として抵抗率が１００Ω・ｃｍ以上の高抵抗基板を使用することにより、基板中をノイズ電流が流れることを抑制できる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５３】
次に、本発明の第６の実施形態について説明する。図７は本実施形態に係る半導体集積回路装置を示す断面図である。図７に示すように、本実施形態に係る半導体集積回路装置１ｆにおいては、高抵抗基板ＨＳｕｂが設けられている。高抵抗基板ＨＳｕｂの抵抗率は例えば１００Ω・ｃｍ以上である。高抵抗基板ＨＳｕｂ上にはＰ型エピタキシャル層ＰＥｐｉ２が形成されている。Ｐ型エピタキシャル層ＰＥｐｉ２の抵抗率は例えば０．３Ω・ｃｍである。Ｐ型エピタキシャル層ＰＥｐｉ２上には素子形成部１２が設けられている。
【００５４】
素子形成部１２においては、Ｐ型エピタキシャル層ＰＥｐｉ２上に選択的にＰ型エピタキシャル層ＰＥｐｉ３が設けられている。Ｐ型エピタキシャル層ＰＥｐｉ３の抵抗率は例えば１０Ω・ｃｍであり、厚さは例えば１乃至５μｍである。また、Ｐ型エピタキシャル層ＰＥｐｉ３が設けられていない領域には、選択的にｐ＋拡散領域ＰＤ７が設けられており、ｐ＋拡散領域ＰＤ７上にはｎ＋拡散領域ＮＤ７が設けられている。ｐ＋拡散領域ＰＤ７の抵抗率は例えば１Ω・ｃｍであり、ｎ＋拡散領域ＮＤ７の抵抗率は例えば１Ω・ｃｍである。ｐ＋拡散領域ＰＤ７及びｎ＋拡散領域ＮＤ７の合計の膜厚はＰ型エピタキシャル層ＰＥｐｉ３の膜厚と等しくなっており、ｐ＋拡散領域ＰＤ７及びｎ＋拡散領域ＮＤ７からなる２層膜はＰ型エピタキシャル層ＰＥｐｉ３と同層に形成されている。そして、Ｐ型エピタキシャル層ＰＥｐｉ３上にはＰウエルＰＷが設けられており、ｎ＋拡散領域ＮＤ７上にはＮウエルＮＷが設けられている。素子形成部１２における上記以外の構成は、前述の第１の実施形態における素子形成部２（図１参照）の構成と同じである。
【００５５】
本実施形態に係る半導体集積回路装置１ｆにおいては、配線Ｗ１、ビアＶ１、ｎ＋拡散領域ＮＤ１及びＮウエルＮＷを介して、ｎ＋拡散領域ＮＤ７に電源電位が印加される。また、配線Ｗ１１、ビアＶ１１、ｐ＋拡散領域ＰＤ５、ＰウエルＰＷ、Ｐ型エピタキシャル層ＰＥｐｉ３及びＰ型エピタキシャル層ＰＥｐｉ２を介して、ｐ＋拡散領域ＰＤ７に接地電位が印加される。これにより、ｐ＋拡散領域ＰＤ７とｎ＋拡散領域ＮＤ７との界面に、キャパシタＣ５が形成される。
【００５６】
本実施形態においては、キャパシタＣ５が、電源に並列に接続されたデカップリング容量として機能する。また、基板として抵抗率が１００Ω・ｃｍ以上の高抵抗基板ＨＳｕｂを使用することにより、基板中をノイズ電流が流れることを抑制できる。更に、本実施形態においては、前述の第１の実施形態と比較して、デカップリング容量をＮウエルＮＷの直下域に選択的に形成することができる。このため、半導体集積回路装置１ｆにおいて、電源ノイズが発生しやすい回路領域及びノイズの影響を受けやすい回路領域の近傍に専用のデカップリング容量を配置することができる。これにより、電源ノイズが回路に及ぼす悪影響を効果的に抑制することができ、ノイズ抑制効果の実効性が向上する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５７】
なお、本実施形態においては、ＮウエルＮＷの直下域にキャパシタＣ５を形成する例を示したが、本発明はこれに限定されず、ＰウエルＰＷの直下域にキャパシタを形成してもよい。この場合は、高抵抗基板ＨＳｕｂ上にＮ型層、例えばＮ型エピタキシャル層を設け、その上にｎ＋拡散領域及びｐ＋拡散領域をこの順に形成し、このｐ＋拡散領域がＰウエルに接続されるようにすればよい。
【００５８】
【発明の効果】
以上詳述したように、本発明によれば、第１導電型半導体基板と第２導電型半導体層との界面に電源に並列に接続されたデカップリング容量が形成されるため、電源ノイズ及び電源電圧変動を抑制することができる。これにより、半導体集積回路装置の誤動作を防止することができる。また、デカップリング容量を設けるための専用配置領域が不要となり、装置の小型化を図ることができる。更に、第２導電型半導体層を形成することによりキャパシタを形成することができるため、キャパシタを容易に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置を示す断面図である。
【図２】本発明の第２の実施形態に係る半導体集積回路装置を示す断面図である。
【図３】本発明の第３の実施形態に係る半導体集積回路装置を示す断面図である。
【図４】（ａ）及び（ｂ）は横軸に半導体集積回路装置における深さ方向の位置をとり、縦軸に不純物濃度をとって、半導体集積回路装置における濃度分布を示すグラフ図であり、（ａ）は第３の実施形態に係る半導体集積回路装置１ｃの濃度分布を示し、（ｂ）は第１の実施形態に係る半導体集積回路装置１ａの濃度分布を示す。
【図５】本発明の第４の実施形態に係る半導体集積回路装置を示す断面図である。
【図６】本発明の第５の実施形態に係る半導体集積回路装置を示す断面図である。
【図７】本発明の第６の実施形態に係る半導体集積回路装置を示す断面図である。
【符号の説明】
１ａ〜１ｆ；半導体集積回路装置
２、１２；素子形成部
３；層間絶縁膜
４；電極層
Ｃ１〜Ｃ７、Ｃ１１；キャパシタ
Ｇ１〜Ｇ４；ゲート電極
ＨＳｕｂ；高抵抗基板
ＮＳｕｂ；Ｎ型シリコン基板
ＰＳｕｂ；Ｐ型シリコン基板
ＮＤ１〜ＮＤ７；ｎ＋拡散領域
ＰＤ１〜ＰＤ７；ｐ＋拡散領域
ＮＥｐｉ１；Ｎ型エピタキシャル層
ＰＥｐｉ１、ＰＥｐｉ２、ＰＥｐｉ３；Ｐ型エピタキシャル層
ＮＳｕｂ；Ｎ型シリコン基板
ＮＴｒ１、ＮＴｒ２；ｎチャネルトランジスタ
ＰＴｒ１、ＰＴｒ２；ｐチャネルトランジスタ
ＮＷ；Ｎウエル
ＰＷ；Ｐウエル
Ｓ；素子分離膜
Ｖ１〜Ｖ１１；ビア
Ｗ１〜Ｗ１１；配線
【図１】
2004146613.tif 000003
【図２】
2004146613.tif 000004
【図３】
2004146613.tif 000005
【図４】
2004146613.tif 000006
【図５】
2004146613.tif 000007
【図６】
2004146613.tif 000008
【図７】
2004146613.tif 000009