(57)【要約】【課題】クロック信号のジッタを簡易な構成で容易に検出する。【解決手段】入力部１を遅延素子２の一方の端子と、ＥＸ−ＯＲ回路３の一方の端子に接続し、遅延素子２の他方の端子をＥＸ−ＯＲ回路３の他方の端子に接続し、ＥＸ−ＯＲ回路３の出力部を抵抗部品４の一方の端子と以下Ｆ／Ｆ回路５のクロック入力部に接続し、抵抗部品４の他方の端子をＧＮＤに接続し、Ｆ／Ｆ回路５のＤＡＴＡ入力部をＶＣＣに接続し、Ｆ／Ｆ回路５の出力部を発光ダイオード６の一方の端子に接続し、発光ダイオード６の他方の端子をＧＮＤに接続する。これにより、簡易な構成でクロック発生回路が出力するクロック信号にジッタが含まれていると容易に検出することができる。【選択図】　　　図１
2004061287.tif 000002
【特許請求の範囲】
【請求項１】
クロック発生回路のジッタを検出するジッタ検出回路であって、一方の入力端に外部からクロック信号を入力しかつ他方の入力端に遅延素子を介して前記クロック信号を入力する排他的論理和回路と、前記排他的論理和回路の出力信号を入力するフリップ・フロップ回路とからなることを特徴とするジッタ検出回路。
【請求項２】
フリップ・フロップ回路の出力端子に信号の有無を知らせる通報手段を備えることを特徴とする請求項１に記載のジッタ検出回路。
【請求項３】
遅延素子の遅延時間を可変可能にしたことを特徴とする請求項１または２に記載のジッタ検出回路。
【請求項４】
通報手段が発光ダイオードもしくはスピーカを含むことを特徴とする請求項２に記載のジッタ検出回路。
【請求項５】
クロック発生回路の入力部に、前記排他的論理和回路の出力信号をフィードバックさせていることを特徴とする請求項１に記載のジッタ検出回路。
【請求項６】
請求項１に記載のジッタ検出回路を、内部に実装したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はジッタ検出回路に関し、特にクロック信号に含まれるジッタの有無を検出するジッタ検出回路の構成に関する。
【０００２】
【従来の技術】
従来、コンピュータや電子機器等の主にデジタル信号を用いる装置では、全回路の動作タイミングをとるため、基準となる信号を生成するクロック発生器から出力されるクロック信号に基づいて動作している。また、近年、装置の高性能化の要請に伴って処理速度（動作速度）の高速化がはかられ、そのためにクロック信号の周波数も飛躍的に高くなってきたが、一方、このためにクロック信号に含まれるジッタが装置の性能に及ぼす影響を無視できなくなり、このジッタの有無を検出する必要性が生じてきた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のクロック発生回路は、クロック信号にジッタが含まれていても、容易に検出できないという欠点があった。
【０００４】
本発明の目的は、このような課題を解決するものであって、簡易な構成で容易にジッタの有無を検出するジッタ検出回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、クロック発生回路のジッタを検出するジッタ検出回路であって、一方の入力端に外部からクロック信号を入力しかつ他方の入力端に遅延素子を介して前記クロック信号を入力する排他的論理和回路と、前記排他的論理和回路の出力信号を入力するフリップ・フロップ回路とからなることを特徴とする。
【０００６】
次に、フリップ・フロップ回路の出力端子に信号の有無を知らせる通報手段を備えることを特徴とする。
【０００７】
また、遅延素子の遅延時間を可変可能にしてもよく、通報手段として発光ダイオードもしくはスピーカを備えることを特徴とする。
【０００８】
さらに、クロック発生回路の入力部に、前記排他的論理和回路の出力信号をフィードバックさせていることを特徴とする。
【０００９】
また、本発明のジッタ検出回路を、半導体集積回路の内部に実装してもよい。
【００１０】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。図１は、本発明の一実施の形態を示す回路である。図１を参照すると、本発明のジッタ検出回路は、入力部１を遅延素子２の一方の端子と、排他的論理和回路（以下ＥＸ−ＯＲ回路という）３の一方の端子に接続し、遅延素子２の他方の端子をＥＸ−ＯＲ回路３の他方の端子に接続する。
【００１１】
さらに、ＥＸ−ＯＲ回路３の出力部を抵抗部品４の一方の端子とフリップ・フロップ回路（以下Ｆ／Ｆ回路という）５のＣＬＫ（クロック）入力部に接続し、抵抗部品４の他方の端子をＧＮＤ端子に接続し、Ｆ／Ｆ回路５のＤＡＴＡ入力部をＶＣＣ端子に接続する。そして、Ｆ／Ｆ回路５の出力部を発光ダイオード６の一方の端子に接続し、発光ダイオード６の他方の端子をＧＮＤに接続する。
【００１２】
続いて、本実施の形態の動作について図面を参照して説明する。図１を参照すると、まず、入力部１にはクロック波形が入力される。このとき、クロックの周波数をｆ［Ｈｚ］とすると、周期は、Ｔ＝１／ｆ［ｓｅｃ］となる。また、この遅延素子２の遅延時間は、１／ｆ［ｓｅｃ］であると仮定する。
【００１３】
次に、図２を参照して、入力部１におけるクロック波形にジッタが存在しない場合について説明する。
【００１４】
このときは、入力部１におけるクロック波形と、遅延素子２の出力部におけるクロック波形の立ち上がりエッジのタイミングが同一である。従って、ＥＸ−ＯＲ回路３の出力部は“ＬＯＷ”のままであり、Ｆ／Ｆ回路５のＣＬＫ入力部にはパルス波形は入力されないので、Ｆ／Ｆ回路５の出力部は“ＬＯＷ”出力となる。このとき発光ダイオード６は“ＯＦＦ”のままである。
【００１５】
さらに、図３を参照して、入力部１におけるクロック波形にジッタが存在する場合について説明する。
【００１６】
このときには、入力部１におけるクロック波形と、遅延素子２の出力部におけるクロック波形の立ち上がりエッジのタイミングがずれている。従って、ＥＸ−ＯＲ回路３の出力部には、パルス波形が出力される。Ｆ／Ｆ回路５のＣＬＫ入力部にはパルス波形が入力されることになり、Ｆ／Ｆ回路５の出力部は“ＨＩＧＨ”出力となる。このとき発光ダイオード６は“ＯＮ”となり発光する。
【００１７】
なお、本発明はこの構成を半導体集積回路に組み込んでもよく、遅延素子の遅延時間を可変にしてもよい。また、クロック発生回路の入力部にフィードバックさせてもよい。さらに、発光ダイオードによる光の点滅をスピーカ等に替えることにより、鳴音で知らせるようにしてもよい。
【００１８】
【発明の効果】
以上説明したように本発明のジッタ検出回路によれば、遅延素子とＥＸ−ＯＲ回路とＦ／Ｆ回路と抵抗部品とダイオードとの簡易な構成で、クロック信号のジッタを容易に検出することができる。また、半導体集積回路に本発明のジッタ検出回路を組み込むことにより、使用機器（回路）の信頼性向上をはかることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す回路である。
【図２】入力部におけるクロック波形にジッタが存在しない場合の波形を示すタイミングチャートである。
【図３】入力部におけるクロック波形にジッタが存在する場合の波形を示すタイミングチャートである。
【符号の説明】
１　　入力部
２　　遅延素子
３　　ＥＸ−ＯＲ回路
４　　抵抗部品
５　　Ｆ／Ｆ回路
６　　発光ダイオード
【図１】
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【図２】
2004061287.tif 000004
【図３】
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