(57)【要約】【課題】半導体集積回路内に広範囲の電源電圧のもとでも小さい電源電圧変動率の維持を可能にした高精度な基準電圧回路の提供。【解決手段】トランジスタ１００、１０２、１０２、１１０、１１１で構成されるフィードバック回路によりトランジスタ１２０のドレイン電圧がＶｒｅｆと等しい電圧に制御される回路構成としている。【選択図】    図１
2004295623.tif 000002
【特許請求の範囲】
【請求項１】
ソースとゲートが接続されて定電流動作を行う第１導電型のディプレッション型の第１のトランジスタと、
前記第１のトランジスタにより形成された定電流を受ける第２導電型のエンハンスメント型の第２のトランジスタと、
前記第２のトランジスタと等しい電流が流れるように互いのゲートおよび互いのソースが接続された第２導電型のエンハンスメント型の第３のトランジスタと、
前記第３のトランジスタの電流が流れるようにされ、ゲートとドレインが接続され、ゲート−ソース間電圧を基準電圧装置の出力とする第１導電型のエンハンスメント型の第４のトランジスタと、
前記第１のトランジスタのドレインにゲートが接続された第１導電型のエンハンスメント型の第５のトランジスタと、
前記第５のトランジスタのドレインにゲートが接続された第１導電型のエンハンスメント型の第６のトランジスタと、
前記第５のトランジスタのドレインにドレインが接続された第２導電型のエンハンスメント型の第７のトランジスタと、
前記第６のトランジスタのドレインにゲートとドレインが接続された第２導電型のエンハンスメント型の第８のトランジスタと、を有し、
前記第２、第３、第７、第８のトランジスタのゲートが互いに接続され、
前記第４、第５、第６のトランジスタはサイズが等しく、前記第２、第３、第７、第８のトランジスタも等しいサイズであり、
前記第４のトランジスタのゲート−ソース間電圧を出力とすることを特徴とする基準電圧装置。
【請求項２】
電源投入時に基準電圧が確実に出力するため、起動回路を有することを特徴とする請求項１に記載の基準電圧装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の基準電圧回路および該基準電圧回路を有する装置に関するものである。
【０００２】
【従来の技術】
従来の基準電圧回路としては、図５に示されるような回路が知られている。すなわちソースとゲートが接地されたｎチャネル・デプレション型ＭＯＳトランジスタ１７１による定電流回路と、トランジスタ１７１の等価出力抵抗を上昇させるためにトランジスタ１７１にカスコード接続されたｎチャネル・エンハンスメント型ＭＯＳトランジスタ１６２と、トランジスタ１６２より出力される電流をカレントミラーするためのｐチャネル・エンハンスメント型ＭＯＳトランジスタ１５２と１５３で構成されるカレントミラー回路と、を有する。さらに、前記カレントミラー回路の等価出力抵抗を上昇させるためにトランジスタ１５３にカスコード接続されたｐチャネル・エンハンスメント型ＭＯＳトランジスタ１５４と、トランジスタ１５４の出力電流を基準電圧Ｖｒｅｆに変換させるためにゲートとドレインが接続されたｎチャネル・エンハンスメント型ＭＯＳトランジスタ１６１と、カスコードトランジスタ１５４にゲートバイアス電圧を与える直流バイアス源１８１と、カスコードトランジスタ１６２にゲートバイアス電圧を与える直流バイアス源１８０より構成されている（例えば、特許文献１  参照。）。
【０００３】
基準電圧回路の出力電圧の安定性の指標の一つに電源電圧変動率がある。この指標は電源電圧の変動（ｖｄｄ）に対する出力電圧の変動（ｖｒｅｆ）の比（ｖｒｅｆ／ｖｄｄ）で表され、この値が小さい程、基準電圧出力の出力電圧に対する依存性が小さくなり、特性のよい基準電圧回路であると言える。図５に示される基準電圧回路の電源電圧変動率を求めるための小信号等価回路は図６のようになる。図中ｇｍ（Ｉ）、ｒｄｓ（Ｉ）（Ｉは図５中のＭＯＳトランジスタの番号に対応）はそれぞれトランジスタＩの伝達コンダクタンス、ドレインーソース間等価抵抗を表す。一般に
【０００４】
【数１】
2004295623.tif 000003
が成立するので（１）式を用いて、図６から従来の基準電圧回路の電源電圧変動率を求めると、
【０００５】
【数２】
2004295623.tif 000004
のようになる。
ｐチャネルＭＯＳトランジスタ１５２と１５３は同じサイズであると仮定すると
【０００６】
【数３】
2004295623.tif 000005
が成り立つ。（３）式を用いると（２）式は
【０００７】
【数４】
2004295623.tif 000006
となる。
【０００８】
実際のＭＯＳトランジスタの特性にはインパクト・イオナイゼーション現象が存在する。図７（ａ）にインパクト・イオナイゼーション現象を含むＭＯＳトランジスタのＩｄ−Ｖｄｓ特性を示す。インパクト・イオナイゼーション現象により高いＶｄｓ（ドレインーソース間電圧）の領域ではＩｄ（ドレイン電流）が急激に増加する。従ってインパクト・イオナイゼーションが発生するとｒｄｓは急激に低下する（図７（ｂ）参照）。なお、３０３は、インパクトイオナイゼーション発生時のＩｄ−Ｖｄｓ特性であり、３０４は、インパクトイオナイゼーション発生時のｒｄｓ−Ｖｄｓ特性である。
【０００９】
【特許文献１】
特開２００２−２４４７４９（第２−３頁、第１図）
【００１０】
【発明が解決しようとする課題】
図５に示した従来の基準電圧回路では、高電源電圧下ではトランジスタ１６２、１５４でインパクト・イオナイゼーションが発生し、ｒｄｓ（１６２）、ｒｄｓ（１５４）が低下することで電源電圧変動率が上昇するという課題があった。加えて、カスコードトランジスタ１６２、１５４が存在するために動作可能な最低電源電圧が高いという課題があった。
【００１１】
そこで、本発明は前記課題点を解決するために、回路構成を変更することで広範囲の電源電圧のもとでも小さい電源電圧変動率の維持を可能にすることを目的としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【００１３】
ソースとゲートが接続されて定電流動作を行う第１導電型のディプレッション型の第１のトランジスタと、第１のトランジスタにより形成された定電流を受ける第２導電型のエンハンスメント型の第２のトランジスタと、第２のトランジスタと等しい電流が流れるように互いのゲートおよび互いのソースが接続された第２導電型のエンハンスメント型の第３のトランジスタと、第３のトランジスタの電流が流れるようにされ、ゲートとドレインが接続され、ゲート−ソース間電圧を基準電源装置の出力とする第１導電型のエンハンスメント型の第４のトランジスタと、第１のトランジスタのドレインにゲートが接続された第１導電型のエンハンスメント型の第５のトランジスタと、第５のトランジスタのドレインにゲートが接続された第１導電型のエンハンスメント型の第６のトランジスタと、第５のトランジスタのドレインにドレインが接続された第２導電型のエンハンスメント型の第７のトランジスタと、第６のトランジスタのドレインにゲートとドレインが接続された第２導電型のエンハンスメント型の第８のトランジスタと、を有し、第２、第３、第７、第８のトランジスタのゲートが互いに接続され、第４、第５、第６のトランジスタはサイズが等しく、第２、第３、第７、第８のトランジスタも等しいサイズであることを特徴とする。
【００１４】
【発明の実施の形態】
以下本発明の実施の形態を図面に基づいて説明する。図１は本発明の第一実施例の基準電圧回路である。基準回路は、ソースとゲートが接地されたｎチャネル・デプレション型ＭＯＳトランジスタ１２０による定電流回路と、を有する。さらに、  基準電圧Ｖｒｅｆを出力するためにゲートとドレインが接続されたｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１２と、トランジスタ１２０のドレインにゲートを接続されたトランジスタ１１２と等しいサイズのｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１０と、トランジスタ１１０のドレインにゲートを接続されたトランジスタ１１２と等しいサイズのｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１１と、トランジスタ１１１に流れる電流と大きさの等しい電流をトランジスタ１２０、１１０、１１２に流すための同一サイズのｐチャネル・エンハンスメント型ＭＯＳトランジスタ１００、１０１、１０２と１０３で構成されるカレントミラー回路を有する。
【００１５】
トランジスタ１００のドレイン電流Ｉｄ（１００）は定電流トランジスタ１２０のドレイン電流Ｉｄ（１２０）と等しい。トランジスタ１００、１０１、１０２と１０３のサイズが同一なカレントミラー回路なので、トランジスタ１００のドレイン電流Ｉｄ（１００）とトランジスタ１０１のドレイン電流Ｉｄ（１０１）とトランジスタ１０２のドレイン電流Ｉｄ（１０２）とトランジスタ１０３のドレイン電流Ｉｄ（１０３）は等しくなる。さらにトランジスタ１１２のドレイン電流Ｉｄ（１１２）はトランジスタ１０３のドレイン電流Ｉｄ（１０３）と等しくなるので、結局はＩｄ（１２０）とＩｄ（１１０）とＩｄ（１１１）とＩｄ（１１２）は等しくなる。したがって図５の従来回路と同様に、トランジスタ１１２のゲート−ソース間電圧Ｖｇｓ（１１２）が基準電圧Ｖｒｅｆとなる。
【００１６】
また、トランジスタ１１０、１１１、１０２、１００で構成される負帰還回路によりトランジスタ１２０のドレイン電圧もＶｒｅｆ電圧とほぼ等しい電圧になるように制御される。図１の回路の小信号等価回路を図２に示す。（１）式の近似式を用いて図１の回路の電源電圧変動率を求めると、
【００１７】
【数５】
2004295623.tif 000007
となる。トランジスタ１００、１０３が同じサイズのトランジスタで等しいドレイン電圧、ドレイン電流なので、
【００１８】
【数６】
2004295623.tif 000008
が成立し、（５）式は
【００１９】
【数７】
2004295623.tif 000009
となる。
【００２０】
インパクト・イオナイゼーションが発生する高電源電圧下でｒｄｓ（１００）、ｒｄｓ（１０３）が低下しても（６）式は成立するので、（７）式の結果に影響を与えず、高電源電圧下でも小さい電源電圧変動率が得られる。また、図５の回路に存在したカスコード・トランジスタが図１の回路には存在しないので図５の回路に比べて低い電源電圧でも動作可能である。
【００２１】
図４に、図５の回路および図１の回路の電源電圧に対する電源電圧変動率のシミュレーション結果を示す。なお、３０１は、従来の回路の電源電圧変動率であり３０２は、本発明の回路の電源電圧変動率である。
従来の回路では高電源電圧時にインパクト・イオナイゼーションにより電源電圧変動率が上昇するが、本発明の回路では高電源電圧でも電源電圧変動率の上昇はない。また、従来の回路では低電圧時、カスコード・トランジスタの存在により電源電圧変動率が上昇するが、本発明の回路では低電圧時も小さい電源電圧変動率を維持できる。
【００２２】
図１に示した第一実施例では、電源電圧を非常にゆっくり上昇させた場合、基準電圧Ｖｒｅｆが出力されない場合がある。このような弊害を避けるために図３のような起動回路を付加したものが第二実施例の基準電圧回路である。
【００２３】
図３は図１で説明した基準電圧回路２００と起動回路２０１で構成されている。起動回路２０１は、ソースとゲートが接地されたｎチャネル・デプレション型ＭＯＳトランジスタ１２１による定電流回路と、ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１０４と１０５で構成されており、トランジスタ１０４はトランジスタ１００、１０１、１０２，１０３とゲート端子が相互に接続されている。
【００２４】
電源投入直後はトランジスタ１１１がオフしているため、トランジスタ１１０もオフ状態で、トランジスタ１０１のドレイン電流Ｉｄ（１０１）も０である。トランジスタ１０１とトランジスタ１００のゲート電圧は等しいのでトランジスタ１００のドレイン電流Ｉｄ（１００）も０である。トランジスタ１２０は定電流回路なのでトランジスタ１０２のゲート電圧は０となり、トランジスタ１０２もオフ状態となる。
【００２５】
一方、トランジスタ１２１は定電流回路なので、トランジスタ１０５のゲート電圧は０となる。よってトランジスタ１０５が導通し、トランジスタ１１０のゲート電圧を上昇させ、トランジスタ１１０が導通し、トランジスタ１００、１０１、１０２，１０３が動作し始め、基準電圧Ｖｒｅｆが出力される。
【００２６】
トランジスタ１０１と１０４が同一サイズの場合、トランジスタ１０１と１０３のゲート電圧が等しいことから、トランジスタ１１１のドレイン電流とトランジスタ１０４のドレイン電流は等しくなるので、トランジスタ１１１が十分導通すると、トランジスタ１０４のドレイン電流も増加する。定電流回路であるトランジスタ１２１のドレイン電流をトランジスタ１０４のドレイン電流が上回ると、トランジスタ１０５のゲート電圧は電源電圧Ｖｄｄと等しくなるので、トランジスタ１０５はオフし、起動回路２０１は基準電圧回路２００から切り離される。
【００２７】
以上のようにして電源電圧がゆっくり上昇する場合でも基準電圧Ｖｒｅｆを確実に得ることができる。
【００２８】
また、以上のような基準電圧回路を有する基準電圧装置は、基準電圧Ｖｒｅｆを確実に得ることができる。
【００２９】
尚本例においてはトランジスタ１００〜１０５をｐチャネル型、トランジスタ１１０〜１１２、１２０，１２１をｎチャネル型として説明したが、トランジスタ１００〜１０５をｎチャネル型、トランジスタ１１０〜１１２、１２０，１２１をｐチャネル型としても全く同じ効果が得られる。
【００３０】
【発明の効果】
本発明の基準電圧回路は、半導体集積回路内に電源電圧変動率の小さい高精度な基準電圧を発生させることができる。
【図面の簡単な説明】
【図１】本発明の第一実施例の基準電圧回路の回路図である。
【図２】図１の基準電圧回路の小信号等価回路図である。
【図３】本発明の第二実施例の基準電圧回路の回路図である。
【図４】従来の基準電圧回路と本発明の基準電圧回路の電源電圧変動率である。
【図５】従来の基準電圧回路の回路図である。
【図６】図５の基準電圧回路の小信号等価回路図である。
【図７】ＭＯＳトランジスタのインパクトイオナイゼーション現象を示す図である。（ａ）はＩｄ−Ｖｄｓ特性であり、（ｂ）はｒｄｓ−Ｖｄｓ特性である。
【符号の説明】
１００〜１０５  ｐチャネル・エンハンスメント型ＭＯＳトランジスタ
１５２〜１５４  ｐチャネル・エンハンスメント型ＭＯＳトランジスタ
１１０〜１１２  ｎチャネル・エンハンスメント型ＭＯＳトランジスタ
１６１、１６２  ｎチャネル・エンハンスメント型ＭＯＳトランジスタ
１２０、１２１、１７１  ｎチャネル・デプレション型ＭＯＳトランジスタ
１８０，１８１  バイアス電圧源
２００  基準電圧回路
２０１  起動回路
３０１  従来の回路の電源電圧変動率
３０２  本発明の回路の電源電圧変動率
３０３  インパクトイオナイゼーション発生時のＩｄ−Ｖｄｓ特性
３０４  インパクトイオナイゼーション発生時のｒｄｓ−Ｖｄｓ特性
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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