(57)【要約】【課題】配線パターン設計の自由度を確保し、容量素子と半導体素子との近接度を格段に向上させ、パッケージの小型化・軽量化を可能とした半導体パッケージとその製造方法、およびこの半導体パッケージを用いた半導体装置を提供する。【解決手段】多層配線構造を備え、その上面に半導体素子を搭載するための半導体パッケージにおいて、多層配線構造の最上部積層構造にキャパシタ構造を含み、該キャパシタ構造は、誘電体層が高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成り、かつ上部電極および下部電極と上記半導体素子の電極とを直接接続するための素子接続用パッドを含むことを特徴とする。【選択図】　　　図１
2004146771.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造を備え、その上面に半導体素子を搭載するための半導体パッケージにおいて、
多層配線構造の最上部積層構造にキャパシタ構造を含み、該キャパシタ構造は、誘電体層が高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成り、かつ上部電極および下部電極と上記半導体素子の電極とを直接接続するための素子接続用パッドを含むことを特徴とする半導体パッケージ。
【請求項２】
絶縁性基板の上下両面にそれぞれ多層配線構造を備え、上面側多層配線構造の上面に半導体素子を搭載するための半導体パッケージにおいて、
上面側多層配線構造にキャパシタ構造を含み、該キャパシタ構造は誘電体層が高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成り、該上面側多層配線構造の最上層は、該キャパシタ構造と平面図上で重なる領域内に、該キャパシタ構造の上部電極および下部電極と上記半導体素子の電極とを接続するための素子接続用パッドを含むことを特徴とする半導体パッケージ。
【請求項３】
上面側多層配線構造に、積層された複数のキャパシタ構造を含むことを特徴とする請求項２記載の半導体パッケージ。
【請求項４】
上記無機フィラーがペロブスカイト構造を有するセラミックの粉末であることを特徴とする請求項１から３までのいずれか１項記載の半導体パッケージ。
【請求項５】
上記絶縁性樹脂がポリイミド樹脂であることを特徴とする請求項１から４までのいずれか１項記載の半導体パッケージ。
【請求項６】
請求項１から５までのいずれか１項記載の半導体パッケージの上記素子接続用パッドに半導体素子の電極を直接接続したことを特徴とする半導体装置。
【請求項７】
多層配線構造を備え、その上面に半導体素子を搭載するための半導体パッケージの製造方法において、
上記多層配線構造の最上部積層構造にキャパシタ構造を形成する工程を含み、このキャパシタ構造形成工程が、下記の処理：
上記最上部積層構造の最下層に、該キャパシタ構造の下部電極としての導体層を形成する処理、
該下部電極上に、高誘電率の無機フィラーと絶縁性樹脂とがコロイド状に分散した電解液を用いた電着法により、該キャパシタ構造の誘電体層として該無機フィラーと該絶縁性樹脂との混合電着層を形成する処理、
該誘電体層上に、該キャパシタ構造の上部電極としての導体層を形成する処理、および
該キャパシタ構造内に、上記上部電極および上記下部電極と上記半導体素子の電極とを直接接続するための素子接続用パッドを形成する処理、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項８】
絶縁性基板の上下両面にそれぞれ多層配線構造を備え、上面側多層配線構造の上面に半導体素子を搭載するための半導体パッケージの製造方法において、
上面側多層配線構造にキャパシタ構造を形成する工程を含み、このキャパシタ構造形成工程が、下記の処理：
該キャパシタ構造の下部電極としての導体層を形成する処理、
該下部電極上に、高誘電率の無機フィラーと絶縁性樹脂とがコロイド状に分散した電解液を用いた電着法により、該キャパシタ構造の誘電体層として該無機フィラーと該絶縁性樹脂との混合電着層を形成する処理、
該誘電体層上に、該キャパシタ構造の上部電極としての導体層を形成する処理、および
該上面側多層配線構造の最上層の、該キャパシタ構造と平面図上で重なる領域に、上記上部電極および上記下部電極と上記半導体素子の電極とを接続するための素子接続用パッドを形成する処理、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項９】
上記キャパシタ構造を複数層積層して形成する工程を含むことを特徴とする請求項８記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子（半導体チップ）を搭載するためのパッケージすなわち半導体パッケージとその製造方法、およびこの半導体パッケージに半導体素子を搭載した半導体装置に関する。
【０００２】
【従来の技術】
半導体装置は多くの用途において高密度化が進められており、それに応じて配線パターン同士を近接させて設ける際に、配線間のクロストークノイズや電源ライン等の電位変動を防止することが重要である。特に、高速のスイッチング動作が要求される高周波用の半導体素子を搭載する半導体パッケージの場合は、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速でオン／オフすることによってスイッチングノイズも発生し、これによって電源ライン等の電位が変動し易くなる。
【０００３】
従来、このような問題を解消する手段として、信号ラインや電源ラインでの回路間の不要な結合を解除（デカップリング）するためのバイパスコンデンサとして、半導体パッケージに別個のチップキャパシタ等の容量素子を搭載していた。
【０００４】
しかし、上記従来の方法には、下記の点で問題があった。
【０００５】
まず、別個のチップキャパシタ等の搭載に伴い配線パターンの設計自由度が低下する。
【０００６】
更に、チップキャパシタと半導体素子の電極とを接続する配線距離が長いとインダクタンスが大きくなり、チップキャパシタによるデカップリング効果が十分に得られなくなる。したがって、チップキャパシタ等は半導体素子にできるだけ近接させて搭載することが必要である。しかし、チップキャパシタ等のサイズによって搭載位置も制限されるため、半導体素子との近接配置にも限界があった。
【０００７】
また、チップキャパシタ等の容量素子を半導体パッケージに搭載すると、パッケージが大型化・重量化することが避けられず、現在の趨勢である小型化・軽量化に逆行してしまう。この点についても、チップキャパシタ等の小型化による対処では限界があった。
【０００８】
【発明が解決しようとする課題】
本発明は、上記従来の問題点を解消して、配線パターン設計の自由度を確保し、容量素子と半導体素子との近接度を格段に向上させ、パッケージの小型化・軽量化を可能とした半導体パッケージとその製造方法、およびこの半導体パッケージを用いた半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、第１発明の半導体パッケージは、多層配線構造を備え、その上面に半導体素子を搭載するための半導体パッケージにおいて、
多層配線構造の最上部積層構造としてキャパシタ構造を備え、該キャパシタ構造は、誘電体層が高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成り、かつ上部電極および下部電極と上記半導体素子の電極とを直接接続するための素子接続用パッドを含むことを特徴とする。
【００１０】
また、第２発明の半導体パッケージは、絶縁性基板の上下両面にそれぞれ多層配線構造を備え、上面側多層配線構造の上面に半導体素子を搭載するための半導体パッケージにおいて、
上面側多層配線構造にキャパシタ構造を含み、該キャパシタ構造は誘電体層が高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成り、該上面側多層配線構造の最上層は、該キャパシタ構造と平面図上で重なる領域内に、該キャパシタ構造の上部電極および下部電極と上記半導体素子の電極とを接続するための素子接続用パッドを含むことを特徴とする。この場合、上面側多層配線構造に、積層された複数のキャパシタ構造を含むことができる。
【００１１】
高誘電率の無機フィラーとしては、ペロブスカイト構造を有するセラミックの粉末を用いることが最も有利である。
【００１２】
絶縁性樹脂としては、ポリイミド樹脂を用いることが最も有利である。
【００１３】
第１発明の半導体パッケージを製造する方法は、多層配線構造を備え、その上面に半導体素子を搭載するための半導体パッケージの製造方法において、
上記多層配線構造の最上部積層構造としてキャパシタ構造を形成する工程を含み、このキャパシタ構造形成工程が、下記の処理：
上記最上部積層構造の最下層に、該キャパシタ構造の下部電極としての導体層を形成する処理、
該下部電極上に、高誘電率の無機フィラーと絶縁性樹脂とがコロイド状に分散した電解液を用いた電着法により、該キャパシタ構造の誘電体層として該無機フィラーと該絶縁性樹脂との混合層を形成する処理、
該誘電体層上に、該キャパシタ構造の上部電極としての導体層を形成する処理、および
該キャパシタ構造内に、上記上部電極および上記下部電極と上記半導体素子の電極とを直接接続するための素子接続用パッドを形成する処理、
を含むことを特徴とする。
【００１４】
また、第２発明の半導体パッケージの製造する方法は、絶縁性基板の上下両面にそれぞれ多層配線構造を備え、上面側多層配線構造の上面に半導体素子を搭載するための半導体パッケージの製造方法において、
上面側多層配線構造にキャパシタ構造を形成する工程を含み、このキャパシタ構造形成工程が、下記の処理：
該キャパシタ構造の下部電極としての導体層を形成する処理、
該下部電極上に、高誘電率の無機フィラーと絶縁性樹脂とがコロイド状に分散した電解液を用いた電着法により、該キャパシタ構造の誘電体層として該無機フィラーと該絶縁性樹脂との混合電着層を形成する処理、
該誘電体層上に、該キャパシタ構造の上部電極としての導体層を形成する処理、および
該上面側多層配線構造の最上層の、該キャパシタ構造と平面図上で重なる領域に、上記上部電極および上記下部電極と上記半導体素子の電極とを接続するための素子接続用パッドを形成する処理、
を含むことを特徴とする。この場合、上記キャパシタ構造を複数層積層して形成する工程を含むことができる。
【００１５】
本発明は更に、第１または第２発明の半導体パッケージに半導体素子を搭載した半導体装置をも提供する。
【００１６】
【発明の実施の形態】
〔実施形態１〕
図１に、第１発明による半導体パッケージ１０上に半導体素子（半導体チップ）２０を搭載して構成した本発明による半導体装置３０の部分断面図を示す。
【００１７】
第１発明による半導体パッケージ１０は、絶縁性基板１２の上面に積層された多層配線構造１４、絶縁性基板１２の下面に形成された下面配線構造１６、および絶縁性基板１２を貫通して多層配線構造１４の最下層ｄと下面配線構造１６の最上層ｅとを電気的に接続するスルーホール１８を備えている。
【００１８】
下面配線構造１６は、２層の配線層ｅ、ｆが間に絶縁層Ｌを介して積層された構造である。最下層の配線層ｆの所定箇所は外部接続用パッドｆＰとして形成されており、はんだ１５により外部接続端子（ピン）１３が接合されている。図示した４本のピン１３は、例えば左端の１本が接地端子（ＧＲ）、中央の２本が信号端子（Ｓ）、右端の１本が電源端子（Ｐ）である。下面配線構造１６の下面は、はんだ１５の位置を除いて、ソルダレジスト１１によって覆われている。
【００１９】
多層配線構造１４は、４層の配線層ａ、ｂ、ｃ、ｄが間に下記誘電体層Ｙまたは絶縁層Ｍ、Ｎを介して積層されている。各配線層ａ〜ｂは、必要箇所において、誘電体層Ｙまたは絶縁層Ｍ、Ｎを貫通するビアＶにより電気的に接続されている。
【００２０】
第１発明の特徴として、多層配線構造１４はその最上部がキャパシタ構造Ｘとして形成されている。キャパシタ構造Ｘは、配線層ａから成る上部電極層、誘電体層Ｙ、配線層ｂから成る下部電極層で構成されている。誘電体層Ｙは高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成る。上部電極層ａの所定箇所は素子接続用パッドａＰとして形成されており、はんだ１７により半導体素子２０の電極バンプ２２に直接接続されている。すなわち、はんだペーストをスクリーン印刷により塗布したり、はんだボールを搭載したりしてはんだ１７を設け、このはんだ１７を溶融させ、半導体素子２０の電極バンプ２２に接続する。電極バンプ２２は半導体素子２０の電極にはんだにより直接形成してあり、電極と実質的に一体である。また、図示の制約のため図１には示していないが、次に説明するように、上部電極層ａを構成する配線層の他の所定箇所には、周囲から絶縁区画された配線層領域が下部電極ｂのための素子接続用パッドｂＰとして形成されており、他の配線経路を介さずに、半導体素子２０の他の電極バンプ２２と直接接続されている。上部電極ａの上面は、はんだ１７の位置を除いて、ソルダレジスト１９によって覆われている。
【００２１】
図２の模式的分解図を参照して、半導体装置３０におけるキャパシタＸと半導体チップ２０との接続関係の一形態を説明する。図２には、上から順に、半導体チップ２０、ソルダレジスト層１９、上部電極層ａ、誘電体層Ｙ、下部電極層ｂを示してある。この例では、上部電極層ａが電源層、下部電極層ｂが接地層となる。ただし、これに限定する必要はなく、上部電極層ａを接地層とし、下部電極層ｂを電源層としてもよい。半導体素子２０は実際には多数の電極バンプ２２を備えているが、図示の便宜上４個の電極バンプのみを示した。このうち、図中左から２番目（半導体チップ２０の中央）の電極バンプ２２は、一点鎖線で示すように、ソルダレジスト層１９の開口１９ｈ内のはんだバンプ１７により、キャパシタＸの上部電極ａの素子接続用パッドａＰに直接接続されている。半導体素子２０のその他の電極バンプ２２は、それぞれ破線で示すように、上部電極層ａ内に環状絶縁層Ｔで周囲の上部電極層ａから絶縁区画された各素子接続用パッドｂＰに直接接続されている。これらの絶縁区画された素子接続用パッドｂＰは、誘電体層Ｙ内に島状に設けた導体層Ｒを介して、下部電極層ｂの各接続部位ｂＰ’に接続されている。
【００２２】
すなわち、パッケージ１０上に搭載された半導体チップ２０の各電極バンプ２２と、その直下に形成されているキャパシタＸの素子接続用パッドａＰおよびｂＰとが、両者の外部の配線経路を経由せずに直接接続されている。
【００２３】
このように、第１発明の半導体パッケージおよびそれを用いた本発明の半導体装置は、半導体パッケージ１０に内装されたキャパシタＸと、パッケージ１０上に搭載された半導体チップ２０とが直接接続される構造を備えていることにより、半導体チップ２０とキャパシタＸとの接続距離が最小化される。
【００２４】
これにより、半導体チップ２０とキャパシタＸとの配線に起因するインダクタンスの増大は実質的に発生せず、キャパシタＸによる本来のデカップリング効果を十分に得ることができる。
【００２５】
また、キャパシタＸの誘電体層Ｙは、高誘電率の無機フィラーと絶縁性樹脂との混合電着層で構成したことにより、１０μｍ以下の極めて薄い層として形成できるので、キャパシタＸが全体として極めて薄い構造としてパッケージ１０内に内装できるため、配線パターンの設計自由度に対して実質的に影響せず、同時に、パッケージの小型化・軽量化を妨げない。
【００２６】
次に、図３〜１１を参照して、第１発明の一実施形態により半導体パッケージ１０および半導体装置３０を製造する工程を説明する。各図は各工程における処理により得られる構造の断面図である。
【００２７】
〔工程１〕基板の準備、スルーホールの形成（図３）
絶縁性コア材１２の両面に銅箔ｇを張り付けた両面銅張り積層板に、ドリル加工またはレーザ加工によりスルーホール１８’を開口する。用いる積層板としては、例えばＦＲ−４相当のもの等、ガラス布に絶縁性樹脂（エポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂、ＰＰＥ樹脂等）を含浸させたものを用いる。
【００２８】
〔工程２〕配線層の形成、スルーホールの充填（図４）
銅の無電解めっきまたはスパッタによりスルーホール１８’の内壁および銅箔ｇの全面に給電用導体薄層を形成した後、銅の電解めっきによりスルーホール１８’を導体で充填すると共に両面の銅箔ｇ上に導体層を形成した後、両面の銅箔および導体層を一緒にパターニングする。これにより、絶縁性基板１２の上面および下面にそれぞれ配線層ｄおよびｅが形成され、導体で充填されたスルーホール１８により上下両面の配線層ｄ／ｅ間が電気的に接続された図示の構造が得られる。
【００２９】
〔工程３〕絶縁層の形成（図５）
図４の構造の上下両面に、ポリイミド樹脂、エポキシ樹脂等の樹脂を塗布するか、これらの樹脂のシートを積層貼着することにより、配線層間を絶縁するための絶縁層Ｎ、Ｌを形成した後、配線層間を電気的に接続するためのビアホールＶ’を各絶縁層に開口する。ビアホールＶ’の形成はレーザ加工（ＵＶ−ＹＡＧレーザ、ＣＯ２レーザ、エキシマレーザ等）により行なう。
【００３０】
〔工程４〕導体層の形成、ビアホールの充填（図６）
図５の構造の上下両面に、銅の無電解めっき、スパッタ等により給電用導体薄層を形成した後、銅の電解めっきによりビアホールＶ’を導体で充填すると共に上面導体層ｃ’および下面導体層ｆ’を形成する。これにより、導体で充填されたビアＶにより上下両面の導体層ｃ’／ｆ’間が電気的に接続された図示の構造が得られる。
【００３１】
〔工程５〕下部電極の形成（図７）
エッチングにより上下両面の導体層ｃ’およびｆ’をパターニングする。これにより、２段目の上面配線層ｃおよび２段目の下面配線層ｆが形成される。これらの配線層ｃおよびｆは、それぞれビアＶにより一段目の配線層ｄおよびｅと所定箇所で電気的に接続されている。
【００３２】
その後、配線層の所定積層数に応じて工程３〜工程５を繰り返す。
【００３３】
〔工程６〕誘電体層の形成（図８）
工程３〜５をもう１回だけ繰り返して、上記配線層ｃの上に絶縁層Ｍおよび配線層ｂを形成した。配線層ｂの一部が、最終的に形成するキャパシタの下部電極となる。次いで、表面をアルカリまたは酸により洗浄し、電着法により配線層ｂの上に誘電体層Ｙを形成した。この電着は下記のように行なう。
【００３４】
イソプロピルアルコール等の溶剤中に、絶縁性樹脂としてのポリイミド樹脂に高誘電率の無機フィラー粉末を配合してコロイド状に分散させた電解液を用意する。配線層ｂを形成した基板の上面以外をマスク（図示せず）で覆い上記の電解液に浸漬し、基板を陰極側とし、対向する陽極との間に電界を印加して上記コロイドを電気泳動させ、無機フィラーとポリイミド樹脂との混合電着層を基板上面に堆積させ、これを誘電体層Ｙとする。このようにして混合電着層を堆積させる電解処理は、配線層ｂを陰極に接続して行なうことができる。
【００３５】
このように混合電着層が形成されるメカニズムは次のように考えられる。すなわち、無機フィラーのコロイド粒子は電気的に中性であり極性を帯びていないが、ポリイミド樹脂のコロイド粒子は正の極性を帯びておりカチオンとして作用する。電解液中に存在するコロイド粒子の形態は、ポリイミド樹脂のコロイド粒子に無機フィラーのコロイド粒子が付着凝集した粒子形態であると考えられる。そのため、ポリイミド樹脂のコロイド粒子が印加電界に駆動されて電気泳動するのに伴い、これと一体になって無機フィラーのコロイド粒子が移動し、陰極側の基板上に到達し、両者の混合層として析出する。
【００３６】
このようにして電着により形成した誘電体層Ｙの厚さは、印加電流値および印加時間によって任意に設定でき、例えば１０μｍ以下のように極めて薄くすることができる。
【００３７】
高誘電率の無機フィラーとしては、ペロブスカイト構造のセラミックの粉末が適しており、例えばチタン酸バリウム（ＢａＴｉＯ３）、チタン・ジルコン酸鉛（Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）等を用いることができる。
【００３８】
ポリイミド樹脂は、それ単独でも誘電性を有するが、上記のような高誘電率の無機フィラーを配合することにより、両者の混合電着層から成る誘電体層の誘電率が著しく高まり、薄い誘電体層で大きなキャパシタ容量を実現できる。
【００３９】
〔工程７〕誘電体層のビアホール形成（図９）
レーザ加工により誘電体層ＹにビアホールＶ’を開口する。このビアホールＶ’には、図２に示した島状の導体層Ｒを形成するためのビアホールも含まれる。レーザ加工は、ＵＶ−ＹＡＧレーザ、ＣＯ２レーザ、エキシマレーザ等により行なう。場合によっては、ビアホールＶ’の開口を機械的ドリル加工により行なってもよい。
【００４０】
〔工程８〕上部電極の形成（図１０）
図９の構造の上面に、銅の無電解めっき、スパッタ等により給電用導体薄層を形成した後、銅の電解めっきによりビアホールＶ’（図９）を導体で充填すると共に上面導体層を形成し、これをエッチングによりパターニングすることにより、最上部の上面配線層ａを形成する。配線層ａの一部が、キャパシタ構造Ｘの上部電極となる。配線層ａの所定箇所は、導体で充填されたビアＶにより下層の配線層と電気的に接続されている。
【００４１】
また、上面配線層ａの所定箇所には、図２に示したように環状絶縁層Ｔにより周囲から絶縁区画された素子接続用パッドｂＰも形成する。これは、上記パターニングの際に環状絶縁層Ｔの形状に配線層ａをエッチング除去した後、エッチング除去部にソルダレジスト層１９を充填することにより行なう。環状絶縁層Ｔに取り囲まれた配線層ａの部分が素子接続用パッドｂＰとなる。エッチング前に行ったビアホール充填により、素子接続用パッドｂＰの下部は誘電体層Ｙを貫通する導体層Ｒ（ビア）として形成されており、その下端が下部電極層ｂの所定箇所ｂＰ’に接合している。
【００４２】
このようにして、上部電極ａ、誘電体層Ｙ、下部電極ｂで構成されるキャパシタ構造Ｘが完成する。
【００４３】
〔工程９〕ソルダレジスト層の形成（図１１）
上下面に、それぞれ外部接続用パッドａＰおよびｆＰの部分を除いて、保護層としてソルダレジスト層１９を形成する。ソルダレジスト層１９の形成は、印刷法、熱圧着法（真空熱プレス等も可）により全面に形成した後、パターニングしてパッドａＰおよびｆＰの箇所を開口させることにより行なう。
【００４４】
その後、図１に示したように、下面のパッドｆＰにはんだ１５により外部接続端子（ピン）１３を接合することにより、本発明による半導体パッケージ１０が完成する。
【００４５】
更に、上面に半導体チップ２０を搭載すれば、本発明による半導体装置３０が完成する。これは、上面のパッドａＰおよびｂＰに、はんだ１７により半導体チップ２０の各電極バンプ２２を接合することにより行なう。
【００４６】
以上説明した例では、配線層の形成をサブトラクティブ法（全面に層を形成後パターニングにより不要箇所除去）により行なったが、アディティブ法（マスキング成膜により必要箇所のみ形成）により行なってもよい。
【００４７】
〔実施形態２〕
図１２に、第１発明による半導体パッケージ４０上に半導体素子（半導体チップ）５０を搭載して構成した本発明による半導体装置６０の部分断面図を示す。
【００４８】
半導体パッケージ４０は、多層配線構造４４と、上面のはんだ４８から成る半導体素子接続用端子と、下面のはんだ４３から成る外部接続端子とを備えており、上面ははんだ４８の位置を除いて絶縁層ｑによって覆われており、下面ははんだ４３の位置を除いてソルダレジスト４１によって覆われている。
【００４９】
多層配線構造４４は、３層の配線層ｉ、ｊ、ｋが間に誘電体層ｙまたは絶縁層ｍ、ｎを介して積層されている。各配線ｉ〜ｋは、必要箇所において、絶縁層ｍ、ｎを貫通するビアＶにより電気的に接続されている。
【００５０】
第１発明の特徴として、多層配線構造４４はその最上部にキャパシタ構造ｘが形成されている。キャパシタ構造ｘは、配線層ｉから成る上部電極層、誘電体層ｙ、配線層ｊから成る下部電極層で構成されている。誘電体層ｙは高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成る。上部電極層ｉおよび下部電極層ｊの所定箇所はそれぞれ素子接続用パッドＰとして幅広に形成されており、はんだ４８から成る素子接続用端子により半導体素子５０の対応する電極５１に直接接続されている。すなわち、はんだ４８を溶融させ、半導体素子５０の電極５１に接続する。
【００５１】
すなわち、パッケージ４０上に搭載された半導体チップ５０の各電極バンプ５２と、その直下に形成されているキャパシタｘの素子接続用パッドｉＰおよびｊＰとが、両者の外部の配線経路を経由せずに直接接続されている。
【００５２】
このように、実施形態１の場合と同様に、半導体チップ５０とキャパシタｘとの接続距離が最小化されるので、両者間の配線に起因するインダクタンスの増大を実質的に防止されてキャパシタ本来のデカップリング効果を十分に得ることができると共に、混合電着層により誘電体層ｙが極薄に形成できることによりキャパシタ全体が極薄構造としてパッケージ４０に内装でき、配線パターンの設計自由度を低下させず、同時にパッケージの小型化・軽量化を妨げることがない。
【００５３】
次に、図１３〜２８を参照して、図１２に示した第１発明の半導体パッケージ４０および半導体装置６０を製造する工程を説明する。各図は各工程における処理により得られた構造の断面図である。なお、以下に説明する製造工程は、本出願人が特開２０００−３２３６１３号公報において開示した金属板上に多層配線構造を形成する方法において、本発明により多層配線構造の最上層にキャパシタ構造を形成する工程を付加したものである。
【００５４】
〔工程１〕金属板上に絶縁層を形成（図１３）
銅またはアルミニウムから成る金属板４２の一方の面上に、エポキシ樹脂やポリイミド樹脂の塗布またはこれらの樹脂のシートの積層により、絶縁層ｑを形成する。
【００５５】
〔工程２〕絶縁層に開口を形成（図１４）
絶縁層ｑに、レーザ加工により開口Ｏ１を形成し、開口Ｏ１の底部に金属板４２の上記一方の面を露出させる。
【００５６】
〔工程３〕金属板に凹部を形成（図１５）
金属板４２の他方の面にレジスト層４６を形成した後、金属板４２の上記開口Ｏ１内の露出部分をエッチングして金属板４２の上記一方の面に凹部４７を形成する。
【００５７】
〔工程４〕凹部と開口内にはんだ層を形成（図１６）
金属板４２を給電経路として電解めっきを行い、凹部４７および開口Ｏ１を連続して充填するはんだ層４８を形成する。その際、はんだ層４８の上面が絶縁層ｑの上面とほぼ同一面になるように電解めっきを行なう。
【００５８】
〔工程５〕キャパシタ電極用の金属層を形成（図１７）
無電解銅めっきおよび電解銅めっきを順次行い、上面全体（絶縁層ｑ上およびはんだ層４８上）に銅から成る、キャパシタの一方の電極用の金属層ｉ’を形成する。
【００５９】
〔工程６〕一方の電極を形成（図１８）
金属層ｉ’をエッチングによりパターニングして、キャパシタの一方の電極（上部電極）ｉを形成する。
【００６０】
〔工程７〕誘電体層を形成（図１９）
絶縁層ｑとはんだ層４８を覆うレジスト層４９を形成する。上部電極ｉはレジスト層４９で覆われずに露出させた状態になっている。次いで、表面をアルカリまたは酸により洗浄し、レジスト層４９をマスクとする電着法により上部電極ｉの上に誘電体層ｙを形成する。この電着法は実施形態１と同様の方法により行なう。
【００６１】
〔工程８〕キャパシタ電極を含む配線層用の金属層を形成（図２０）
レジスト層４９を除去した後、無電解銅めっきおよび電解銅めっきを順次行い、上面全体（絶縁層ｑ上、はんだ層４８上および誘電体層ｙ上）に銅から成る、キャパシタの他方の電極を含む配線層用の金属層ｊ’を形成する。
【００６２】
〔工程９〕他方の電極と配線パターンを形成（図２１）
金属層ｊ’をエッチングによりパターニングして、キャパシタの他方の電極（下部電極）を含む配線層ｊを形成する。これにより、一方の電極ｉ、誘電体層ｙおよび他方の電極ｊがこの順に積層して成るキャパシタｘが完成する。図中、誘電体層ｙの右寄り部分の上面は配線層ｊを設けず誘電体層ｙを露出させてあるが、これは後の工程でこの右寄り部分の誘電体層ｙを貫通するビアを形成するためである。
【００６３】
〔工程１０〕絶縁層を形成（図２２）
上面全体（他方の電極を含む配線層ｊ等の露出面上）に、エポキシ樹脂やポリイミド樹脂の塗布またはこれら樹脂のシートの積層により、絶縁層ｍを形成する。
【００６４】
〔工程１１〕絶縁層に開口を形成（図２３）
絶縁層ｍに、レーザ加工により開口Ｏ２を形成し、開口Ｏ２の底部に他方の電極を含む配線層ｊを露出させる。なお、図中で右から２番目の開口Ｏ２は、誘電体層ｙの右寄り露出部分をも貫通して、その下の配線層ｊの上面を露出させている。
【００６５】
〔工程１２〕金属層を形成（図２４）
無電解銅めっきおよび電解銅めっきを順次行い、絶縁層ｍを覆い開口Ｏ２を充填する金属層ｋ’を形成する。
【００６６】
〔工程１３〕ビアおよび配線層を形成（図２５）
金属層ｋ’をエッチングによりパターニングして、ビアＶおよび配線層ｋを形成する。
【００６７】
〔工程１４〕絶縁層と配線層とを更に形成（図２６）
上記の工程１０〜工程１３を所要回数繰返すことにより、所望の多層配線構造を得る。図示の例では、繰返しを１回のみ行って、絶縁層ｎとその上の外部接続端子用パッドＰを形成する。
【００６８】
〔工程１５〕外部接続端子の形成（図２７）
パッドＰ以外の上面全体をソルダレジスト層４１で被覆した後、パッドＰ上に外部接続端子としてのはんだボール４３を接合する。
【００６９】
〔工程１６〕金属板の除去（図２８）
この図は、前の工程までの図とは上下を逆に示してある。この工程では、レジスト層４６を除去した後、金属板４２をエッチングにより除去する。このエッチングは、金属板４２（銅またはアルミニウム）はエッチングするがはんだ４８はエッチングしないエッチング液を用いて行なう。これにより、金属板４２の凹部４７（図１５）に充填されたはんだ４８が、絶縁層ｑの表面に露出して半導体素子接続用バンプとなる。これにより第１発明の半導体パッケージ４０が完成する。
【００７０】
〔工程１７〕半導体素子の搭載（図１２）
半導体素子５０の電極５１を所定のはんだバンプ４８に位置合わせし、はんだバンプ４８を溶融・凝固させて半導体素子の電極５１とバンプ４８とを接合する。これにより、第１発明の半導体パッケージ４０に半導体素子５０を搭載した本発明の半導体装置６０が完成する。
【００７１】
以上、実施形態１および実施形態２において説明した第１発明による半導体パッケージおよび半導体装置は、半導体素子とキャパシタとの接続距離を最小化できる点で本発明のベストモードである。
【００７２】
しかし、このようなベストモードに限らず、以下に説明する第２発明によっても、従来構造に対して半導体素子／キャパシタ間近接化効果を十分に得ることができる。
【００７３】
〔実施形態３〕
図２９に、第２発明による半導体パッケージ１１０上に半導体素子（半導体チップ）１２０を搭載して構成した本発明による半導体装置１３０の部分断面図を示す。
【００７４】
第２発明による半導体パッケージ１１０は、絶縁性基板１１２の上下両面にそれぞれ多層配線構造１１４および１１６を備えており、絶縁性基板１１２を貫通して上面側多層配線構造１１４の最下層ａ４と下面側多層配線構造１１６の最上層ａ５とを電気的に接続するスルーホール１１８を備えている。
【００７５】
この構造の狙いは、絶縁基板の両面に多層配線構造を同時並行的に順次ビルドアップすることにより、基板両面の積層数を常にバランスさせて製造過程における基板の反り発生を防止することである。
【００７６】
下面側多層配線構造１６は、３層の配線層ａ５、ａ６、ａ７が間に絶縁層Ｍ３、Ｍ４を介して積層された構造である。最下層の配線層ａ７の所定箇所は外部接続用パッドａ７Ｐとして形成されており、はんだ１１５により外部接続端子（ピン）１１３が接合されている。図示した６本のピン１１３は、例えば左端の１本が接地端子（ＧＲ）、中央の４本が信号端子（Ｓ）、右端の１本が電源端子（Ｐ）である。下面側多層配線構造１１６の下面は、はんだ１１５の位置を除いて、ソルダレジスト１１１によって覆われている。
【００７７】
上面側多層配線構造１１４は、４層の配線層ａ１、ａ２、ａ３、ａ４が間に絶縁層Ｍ１、Ｍ２または誘電体層Ｙ０を介して積層されている。各配線層ａ１〜ａ４は、必要箇所において、誘電体層Ｙ０または絶縁層Ｍ１、Ｍ２を貫通するビアＶにより電気的に接続されている。
【００７８】
第２発明の特徴として、上面側多層配線構造１１４にキャパシタ構造Ｘ０を含む。キャパシタ構造Ｘ０は、配線層ａ２から成る上部電極層、誘電体層Ｙ０、配線層ａ３から成る下部電極層で構成されている。誘電体層Ｙ０は高誘電率の無機フィラーと絶縁性樹脂との混合電着層から成る。上部電極層ａ２および下部電極層ａ３の所定箇所はそれぞれビアＶを介して、最上層の配線層ａ１で形成された別々の所定箇所に接続されている。この所定箇所は素子接続用パッドａ１Ｐとして形成されており、はんだ１１７により半導体素子１２０の電極バンプ１２２に接続されている。すなわち、はんだペーストをスクリーン印刷により塗布したり、はんだボールを搭載したりしてはんだ１１７を設け、このはんだ１１７を溶融させ、半導体素子１２０の電極バンプ１２２に接続する。電極バンプ１２２は半導体素子１２０の電極にはんだにより直接形成してあり、電極と実質的に一体である。
【００７９】
このように、第２発明の半導体パッケージおよびそれを用いた本発明の半導体装置は、上面側多層配線構造１１４の、キャパシタ構造Ｘ０と平面図上で重なる領域内に、キャパシタ構造Ｘ０の上部電極（配線層ａ２）および下部電極（配線層ａ３）と半導体素子１２０の電極バンプ１２２に接続する素子接続パッドａ１Ｐを備えている。これにより、従来のチップキャパシタ等の容量素子を用いた構造に比べて、半導体素子／容量素子間の接続距離を大幅に短縮できる。
【００８０】
すなわち、従来はチップキャパシタ等の容量素子を上面側多層配線構造の上面の半導体素子とは平面図上で別の領域にまたは下面側多層配線構造の下面に配置していた。チップキャパシタ等の容量素子を半導体素子と同じく上面側に配置した場合には、これら素子の平面寸法に対応する数ｍｍのオーダーが接続距離となり、また容量素子を半導体素子とは反対側の下面側に配置した場合には、絶縁基板の厚さに対応する０．２ｍｍ〜０．８ｍｍ（２００μｍ〜８００μｍ）程度が接続距離となる。
【００８１】
これに対して、第２発明の構造であれば、半導体素子と同じ上面側の多層配線構造内にキャパシタ構造が備わっており、しかもキャパシタ構造と平面図上で重なる領域内に半導体素子との接続パッドが設けられているので、接続距離は最大でも上面側多層配線構造の厚さを超えない。上面側多層配線構造の厚さは、絶縁層が２０μｍ程度、配線層が１５μｍ程度である。内蔵されるキャパシタ構造自体の厚さは、上下の電極がそれぞれ１５μｍ程度、誘電体層が１０μｍ程度である。上面側多層配線構造１１４の厚さは、絶縁層（Ｍ１＋Ｍ２＝４０μｍ）、電極層を含む配線層（ａ１＋ａ２＋ａ３＋ａ４＝６０μｍ）、誘電体層Ｙ０（１０μｍ）の合計で１１０μｍとなる。
【００８２】
半導体素子１２０とキャパシタ構造Ｘ０との接続距離をもう少し詳細にみると、キャパシタ構造Ｘ０の下部電極ａ３（半導体素子１２０から遠い方の電極）から、半導体素子１２０の電極１２２と接続される配線層ａ１までの接続距離は、誘電体層Ｙ０（１０μｍ）、上部電極ａ２（１５μｍ）、絶縁層Ｍ１（２０μｍ）、配線層ａ１（１５μｍ）の厚さの合計に対応し、６０μｍとなる。
【００８３】
これに対して、従来のように例えば下面側にチップキャパシタを搭載した場合には、絶縁基板の厚さ（２００〜８００μｍ）に更に上下の多層配線構造１１４および１１６の合計厚さ（図２９と同等の構造では最低でも約２００μｍ）が加わるので、４００μｍ〜１０００μｍ（１ｍｍ）程度が、半導体素子／キャパシタ間の接続距離となる。
【００８４】
このように、第２発明によれば、第１発明のように最短化はしないが、従来構造に対して半導体素子／キャパシタ間の接続距離を大幅に短縮することができる。また、第１発明と同様に、配線パターン設計の自由度を確保することができる。このように、第２発明による半導体パッケージおよび半導体装置も、実用的に十分に有益な効果が得られる。
【００８５】
更に、第２発明によれば、キャパシタ構造は１層に限定する必要はなく、複数層を積層して設けても、従来構造に対して接続距離短縮効果が得られる。
【００８６】
図３０に、キャパシタ構造を２層積層して設けた第２発明の半導体パッケージ１１０’に半導体素子１２０を搭載して構成した半導体装置１３０’の部分断面図を示す。すなわち、この構造は、上面側多層配線構造１１４’内に２つのキャパシタ構造Ｘ１とＸ２が積層して設けてある。上面側多層配線構造１１４’は、６層の配線層ａ１〜ａ６が間に絶縁層Ｍ１、Ｍ２、Ｍ３または誘電体層Ｙ１、Ｙ２を介して積層されている。キャパシタ構造Ｘ１は、配線層ａ２から成る上部電極、誘電体層Ｙ１、配線層ａ３から成る下部電極で構成されており、キャパシタ構造Ｘ２は、配線層ａ４から成る上部電極、誘電体層Ｙ２、配線層ａ５から成る下部電極で構成されている。
【００８７】
下面側多層配線層１１６’は、４層の配線層ａ７〜ａ１０が間に絶縁層Ｍ４〜Ｍ６を介して積層された構造である。最下層の配線層ａ１０Ｐの所定箇所は外部接続用パッドａ１０Ｐとして形成されている。
【００８８】
他の構成部位については、図２９と同じ参照符号を付した部位は同図について説明したとおりである。
【００８９】
図３０に示したように、２層のキャパシタ構造を設けた場合でも、半導体素子１２０から遠い方の下層のキャパシタ構造Ｘ２の下部電極ａ５までの接続距離は、図２９のキャパシタ構造１層タイプの場合の接続距離６０μｍに、上層のキャパシタ構造Ｘ１の下部電極ａ３（１５μｍ）、上下のキャパシタ構造Ｘ１、Ｘ２を隔てる絶縁層Ｍ２（２０μｍ）、下層のキャパシタ構造Ｘ２の上部電極ａ４（１５μｍ）、誘電体層Ｙ２（１０μｍ）の合計厚さ６０μｍを加えた値に対応し、１２０μｍとなる。
【００９０】
これに対して、従来構造で図３０の構造に対応した多層配線の積層数とした場合は、前述の４００μｍ〜１０００μｍ（１ｍｍ）に、上部配線構造の配線層２層分（１５μｍ×２＝３０μｍ）と絶縁層２層分（２０μｍ×２＝４０μｍ）および下層配線構造の配線層１層分（１５μｍ）と絶縁層１層分（２０μｍ）の合計厚さ約１００μｍを加えた値に対応し、５００μｍ〜１１００μｍ（１．１ｍｍ）となる。
【００９１】
したがって、図３０のように２層のキャパシタ構造を設けた場合にも、第２発明によれば従来構造に対して大幅に接続距離を短縮することができる。もちろん、配線パターン設計の自由度も同様に確保できる。
【００９２】
次に、図３１〜３８を参照して、第２発明の一実施形態により半導体パッケージ１１０および半導体装置１３０を製造する工程を説明する。各図は各工程における処理により得られる構造の断面図である。なお、図３１〜３８における参照番号の下２桁が、実施形態１による工程の説明に用いた図３〜１１における参照番号と対応する部位の形成には、図３〜１１における対応部位と同様の材質および形成方法を用いることができる。
【００９３】
〔工程１〕基板準備、スルーホール形成、配線パターン形成（図３１）
実施形態１の工程１〜２（図３〜４）と同様の処理を行なうことにより、絶縁性コア材１１２の上下両面にそれぞれ配線層ａ４およびａ５を備え、導体で充填されたスルーホール１１８により上下両面の配線層ａ４／ａ５間が電気的に接続された構造を得る。
【００９４】
〔工程２〕絶縁層の形成（図３２）
実施形態１の工程３（図５）と同様の処理を行なうことにより、上下両面の配線層ａ４、ａ５上にそれぞれ配線層間を絶縁するための絶縁層Ｍ２、Ｍ３を形成した後、配線層間を電気的に接続するためのビアホールＶ’を各絶縁層Ｍ２、Ｍ３にそれぞれ形成する。
【００９５】
〔工程３〕下部電極の形成、ビアホールの充填（図３３）
実施形態１の工程４〜５（図６〜７）と同様の処理を行なうことにより、上下両面の絶縁層Ｍ２、Ｍ３上にそれぞれ導体層を形成すると共にビアホールＶ’を導体で充填してビアＶを形成する。その後、上面側導体層をエッチングしてキャパシタ構造Ｘ２（図２９）の下部電極ａ３を形成する。エッチングの際、下面側導体層ａ６’はマスクＫで覆いエッチングせず、後工程で誘電体層を形成する際の給電層として用いる。
【００９６】
〔工程４〕誘電体層の形成（図３４）
下面側導体層ａ６’を給電層として、実施形態１と同様の電着法を行い、下部電極ａ３上に誘電体層Ｙ０を形成する。
【００９７】
〔工程５〕誘電体層のビアホール形成（図３５）
レーザ加工により誘電体層Ｙ０にビアホールＶ’を開口する。
【００９８】
〔工程６〕上部電極の形成（図３６）
マスクＫを設けたまま実施形態１の工程８（図１０）と同様の処理を行なうことにより、ビアホールＶ’を充填してビアＶを形成すると共に誘電体層Ｙ０上に導体層を形成した後、マスクＫを除去してから、この導体層および下面側導体層ａ６’を同時にエッチングして上部電極ａ２および下面側配線層ａ６を形成する。これにより、上面側多層配線構造の一部として、上部電極ａ２、誘電体層Ｙ０、下部電極ａ３で構成されるキャパシタ構造Ｘ０が完成する。
【００９９】
〔工程７〕絶縁層／配線層の形成（図３７）
工程２〜３をもう１回繰り返すことにより、上下両面にそれぞれ絶縁層Ｍ１と配線層ａ１を１組および絶縁層Ｍ４と配線層ａ７を１組、それぞれ積層（ビルドアップ）する。ここでは上下両面にそれぞれ配線層を１層追加する場合を示したが、必要な配線層の積層数に対応した回数だけ工程２〜３を繰り返せばよい。
【０１００】
〔工程８〕ソルダレジスト層の形成（図３８）
実施形態１の工程９（図１１）と同様の処理を行なうことにより、上下両面に、それぞれ素子接続用パッドａ１Ｐ、外部接続端子用パッドａ７Ｐの部分を除いて、保護層としてソルダレジスト層１１９、１１１を形成する。各パッド部分ａ１Ｐ、ａ７Ｐにはニッケル（Ｎｉ）めっきと金（Ａｕ）めっきを順じ施す。これにより、上面側多層配線構造１１４および下面側多層配線構造１１６が実質的に同時に完成する。
【０１０１】
〔工程９〕半導体パッケージ、半導体装置の完成（図２９）
次いで、図２９に示すように、下面側の外部接続端子用パッドａ７Ｐにはんだ１１５によりピン１１３等の外部接続端子を接合して、半導体パッケージ１１０が完成する。更に、上面側の素子接続用パッドａ１Ｐにはんだ１１７により半導体素子１２０の電極端子１２２を接合して半導体素子１２０を搭載することにより、半導体装置１３０が完成する。
【０１０２】
以上、第２発明により上面側多層配線構造にキャパシタ構造を１層だけ設けた半導体パッケージ１１０および半導体装置１３０（図２９）の製造工程を説明した。
【０１０３】
図３０に示したようにキャパシタ構造を２層積層した構造の第２発明による半導体パッケージ１１０’および半導体装置１３０’の製造も基本的には上記と同様であるが、工程４〜７（図３４〜３７）を２回行なうことにより、キャパシタ構造Ｘ２（下部電極ａ５、誘電体層Ｙ２、上部電極ａ４）とキャパシタ構造Ｘ１（下部電極ａ３、誘電体層Ｙ１、上部電極ａ２）と両者間の絶縁層Ｍ２を形成する。これにより、２層のキャパシタ構造Ｘ１とＸ２を積層して内蔵する上面側多層配線構造１１４’が形成される。また、上面側キャパシタ構造１層分の配線層に対応して下面側にも配線層を１層追加する。他の工程は、図２９の構造を製造するための工程と同様に行なえばよい。
【０１０４】
なお、図３０には、キャパシタ構造を２層積層した例を示したが、工程４〜７（図３４〜３７）を更に繰返し行なうことにより、３層以上のキャパシタ構造を積層させて設けることができる。その際には、キャパシタ構造の増加層数に対応して下面側多層配線構造の配線層数を増加させることが望ましい。すなわち、絶縁基板の両面に多層配線構造を同時並行的に順次ビルドアップすることにより、基板両面の積層数を常にバランスさせて製造過程における基板の反り発生を防止する。
【０１０５】
【発明の効果】
本発明によれば、配線パターン設計の自由度を確保し、容量素子と半導体素子との近接度を格段に向上させ、パッケージの小型化・軽量化を可能とした半導体パッケージとその製造方法、およびこの半導体パッケージを用いた半導体装置が供される。
【図面の簡単な説明】
【図１】図１は、第１発明の実施形態１による半導体パッケージに半導体素子を搭載した本発明による半導体装置を示す断面図である。
【図２】図２は、図１の半導体パッケージにおける内装キャパシタの層構成を示す分解図である。
【図３】図３は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程１を示す断面図である。
【図４】図４は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程２を示す断面図である。
【図５】図５は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程３を示す断面図である。
【図６】図６は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程４を示す断面図である。
【図７】図７は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程５を示す断面図である。
【図８】図８は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程６を示す断面図である。
【図９】図９は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程７を示す断面図である。
【図１０】図１０は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程８を示す断面図である。
【図１１】図１１は、第１発明の実施形態１による半導体パッケージおよび半導体装置を製造する工程９を示す断面図である。
【図１２】図１２は、第１発明の実施形態２による半導体パッケージに半導体素子を搭載した本発明による半導体装置を示す断面図である。
【図１３】図１３は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１を示す断面図である。
【図１４】図１４は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程２を示す断面図である。
【図１５】図１５は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程３を示す断面図である。
【図１６】図１６は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程４を示す断面図である。
【図１７】図１７は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程５を示す断面図である。
【図１８】図１８は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程６を示す断面図である。
【図１９】図１９は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程７を示す断面図である。
【図２０】図２０は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程８を示す断面図である。
【図２１】図２１は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程９を示す断面図である。
【図２２】図２２は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１０を示す断面図である。
【図２３】図２３は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１１を示す断面図である。
【図２４】図２４は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１２を示す断面図である。
【図２５】図２５は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１３を示す断面図である。
【図２６】図２６は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１４を示す断面図である。
【図２７】図２７は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１５を示す断面図である。
【図２８】図２８は、第１発明の実施形態２による半導体パッケージおよび半導体装置を製造する工程１６を示す断面図である。
【図２９】図２９は、第２発明の一実施形態による半導体パッケージに半導体素子を搭載した本発明による半導体装置を示す断面図である。
【図３０】図３０は、第２発明の他の実施形態による半導体パッケージに半導体素子を搭載した本発明による半導体装置を示す断面図である。
【図３１】図３１は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程１を示す断面図である。
【図３２】図３２は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程２を示す断面図である。
【図３３】図３３は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程３を示す断面図である。
【図３４】図３４は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程４を示す断面図である。
【図３５】図３５は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程５を示す断面図である。
【図３６】図３６は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程６を示す断面図である。
【図３７】図３７は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程７を示す断面図である。
【図３８】図３８は、第２発明の一実施形態による半導体パッケージおよび半導体装置を製造する工程８を示す断面図である。
【図３９】図３９は、第２発明の他の実施形態による半導体パッケージおよび半導体装置を製造するための、上記一実施形態の製造工程を示す図３８に対応した段階の工程を示す断面図である。
【符号の説明】
１０、４０、１１０、１１０’…本発明による半導体パッケージ
２０、５０、１２０…半導体素子（半導体チップ）
３０、６０、１３０、１３０’…本発明による半導体装置
１２、１１２…絶縁性基板
１４、４４…多層配線構造
１６…下面配線構造
１１４、１１４’…上面側多層配線構造
１１６、１１６’…下面側多層配線構造
１８、１１８…スルーホール
ａ、ｂ、ｃ、ｄ…上面配線層
ｅ、ｆ…下面配線層
ｉ、ｊ、ｋ…配線層
ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、ａ８、ａ９、ａ１０…多層配線構造内の配線層
Ｘ、ｘ、Ｘ０、Ｘ１、Ｘ２…キャパシタ構造
Ｙ、ｙ、Ｙ０、Ｙ１、Ｙ２…誘電体層
Ｍ、Ｎ、Ｌ、ｑ、ｍ、ｎ、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６…絶縁層
【図１】
2004146771.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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