(57)【要約】【課題】この発明は、画像処理装置に関し、動画表示時のフリッカー現象の低減を図ることを課題とする。【解決手段】所定の時刻ｔ１に入力された入力画像信号ａを格納する画像記憶部と、前記所定の時刻ｔ１の１フレーム後に入力される入力画像信号ｂを所定の係数α倍（０≦α＜１）する第１乗算器と、前記格納された入力画像信号ａを係数（１−α）倍する第２乗算器と、α倍された信号ｂと、（１−α）倍された信号ａとを加算する加算器とを備え、加算器で加算された画像信号を出力することを特徴とする。【選択図】　図２
2004118047.tif 000002
【特許請求の範囲】
【請求項１】
所定の時刻ｔ１に入力された入力画像信号ａを格納する画像記憶部と、前記所定の時刻ｔ１の１フレーム後に入力される入力画像信号ｂを所定の係数α倍（０≦α＜１）する第１乗算器と、前記格納された入力画像信号ａを係数（１−α）倍する第２乗算器と、α倍された信号ｂと（１−α）倍された信号ａとを加算する第１加算器とを備え、第１加算器で加算された画像信号を出力することを特徴とする画像処理装置。
【請求項２】
前記画像記憶部に格納される入力画像信号は、１フレームを構成する各画素の所定数の上位ビットであることを特徴とする請求項１の画像処理装置。
【請求項３】
前記入力画像信号ｂと画像記憶部に格納された入力画像信号ａとを比較して、変化のあった画素を検出し、変化状態に対応した係数βを算出する画像比較部と、画像比較部で検出された前記変化画素のそれぞれについて、変化画素とその所定の周辺画素の平均値を算出するフィルタ処理部と、フィルタ処理部で算出された平均値に、係数（１−β）倍する第３乗算器と、前記第１加算器から出力される画像信号ｃを係数β倍する第４乗算器と、（１−β）倍された平均値とβ倍された画像信号ｃとを加算する第２加算器とをさらに備え、第２加算器で加算された画素信号を出力することを特徴とする請求項１または２の画像処理装置。
【請求項４】
前記変化画素の周辺画素が、変化画素を中心として隣接する８つの画素であることを特徴とする請求項３の画像処理装置。
【請求項５】
前記変化のあった画素についての係数βは０＜β＜１であり、変化のない画素についての係数βはβ＝１であることを特徴とする請求項３の画像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像処理装置に関し、特に、動画表示時のフリッカー現象の低減を図る画像処理装置に関する。
【０００２】
【従来の技術】
液晶表示装置（以下、ＬＣＤとよぶ）において、表示するデータの種類、ＬＣＤのレスポンス、アプリケーションソフトの輝度情報や描画速度など、種々の原因により、動画表示をする際にフリッカーが発生する。
フリッカーの発生を低減する一つの方法としては、一画面を表示するデータのフレーム間の輝度差を小さくすることがあげられるが、この方法では本来表現されるべき色空間情報を忠実に再現できなくなることになる。
【０００３】
また、ＬＣＤに入力される画像信号の周波数が、ＬＣＤの表示周波数と異なる場合には、不規則な周期で映像の時間的順序の逆転がおこることになるので、動画表示において滑らかさを欠くことがあった。
【０００４】
従来の画像処理装置において、この動画表示の不自然さをなくすことを目的とする装置が提案されている（たとえば、特許文献１参照）。
図１０に、滑らかな動画を得るために提案されたこの特許文献の周波数変換装置の構成図を示す。図１０において、２０１は画像信号の入力端子、２０２、２０６はフレームバッファ（画像メモリ）、２０３、２０５はそれぞれ係数（１−α）、αとの乗算器（０≦α＜１）、２０４は加算器である。
【０００５】
ある時刻ｔに、入力端子２０１に入力された画像信号ｕ（ｔ）は、フレームバッファ２０２に蓄積され、その後順次読み出されて乗算器２０３において係数（１−α）が乗算される。この乗算された画像信号（１−α）ｕ（ｔ）は、加算器２０４に入力される。
【０００６】
一方、フレームバッファ２０６には、１フレーム前に相当する時刻ｔ−１の入力画像信号が蓄積されている。加算器２０４において、この乗算された画像信号（１−α）ｕ（ｔ）と、フレームバッファ２０６から読み出された１フレーム前の時刻ｔ−１の画像信号Ｆ（ｔ−１）に乗算器２０５で係数αを乗算した信号（αＦ（ｔ−１））とが加算される。この加算された信号は、フレームバッファ２０６に蓄積される。
ここで、乗算器２０５で係数αを乗算した信号は、残像成分であり、加算器２０４でこの残像成分を加算することにより、視覚的により滑らかな動画像を実現している。
【０００７】
また、動画像の動き量を検出するために動きレベル判定回路が用いられるが、入力画像信号にスパイク状のノイズ成分がある場合、静止した画像であるにもかかわらず、動画と判定してしまい誤動作することがあった。このようなスパイク状のノイズが混入した孤立点の画素を検出して動きレベル判定処理の誤動作を防止する技術が提案されている（例えば、特許文献２参照）。
【０００８】
【特許文献１】
特開平９−１０１７６５号公報
【特許文献２】
特開平１−２９０３８９号公報
【０００９】
【発明が解決しようとする課題】
しかし、前記した特許文献１に記載のものでは、フレームバッファに格納された画像信号をそのまま出力画像信号として利用しているので、少なくとも１フレーム分の完全な画像信号を記憶しておく画像メモリを設ける必要があり、コストアップとなっていた。
【００１０】
さらに、特許文献２に記載のものでは、動画像表示のスパイクノイズが発生した孤立点を除去するのには有効な技術であるが、フレーム間の画像信号によって生じるフリッカー現象を低減させることはできない。
【００１１】
そこで、この発明は、以上のような事情を考慮してなされたものであり、入力画像信号の周波数と画像表示装置の表示周波数とが異なる場合でも、静止画表示の色再現性を損なうことなく、動画像表示の際のフリッカー現像を低減させることのできる画像処理装置を提供することを目的とする。
また、この発明は、１フレーム分の画像信号をすべて記憶しなくても、１フレーム前の画像の残像効果が得られる画像処理装置を提供することを目的とする。
さらに、変化した画素の周辺画素の画像信号を考慮して画像信号を補正することにより、動画像についてより滑らかな残像効果を得ることのできる画像処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、所定の時刻ｔ１に入力された入力画像信号ａを格納する画像記憶部と、前記所定の時刻ｔ１の１フレーム後に入力される入力画像信号ｂを所定の係数α倍（０≦α＜１）する第１乗算器と、前記格納された入力画像信号ａを係数（１−α）倍する第２乗算器と、α倍された信号ｂと（１−α）倍された信号ａとを加算する第１加算器とを備え、第１加算器で加算された画像信号を出力することを特徴とする画像処理装置を提供するものである。
これによれば、時間的に隣接する２つのフレームの入力画像信号をそれぞれ所定係数倍した後に加算しているので、静止画を表示するときの色再現性を損なうことなく、動画像表示時のフリッカーを低減させることができる。
【００１３】
また、前記画像記憶部に格納される入力画像信号は、１フレームを構成する各画素の所定数の上位ビットとしてもよい。これによれば、画像信号を記憶する画像記憶部の記憶容量を節約することができる。
たとえば、後述する実施例２の図６のようにすれば、８ビットから構成される入力画像信号のうち２ビットだけを記憶すればよいので、記憶容量を１／４程度に節約することができる。
【００１４】
また、この発明は、前記入力画像信号ｂと、画像記憶部に格納された入力画像信号ａとを比較して、変化のあった画素を検出し、変化状態に対応した係数βを算出する画像比較部と、画像比較部で検出された前記変化画素のそれぞれについて、変化画素とその所定の周辺画素の平均値を算出するフィルタ処理部と、フィルタ処理部で算出された平均値に、係数（１−β）倍する第３乗算器と、前記第１加算器から出力される画像信号ｃを係数β倍する第４乗算器と、（１−β）倍された平均値と、β倍された画像信号ｃとを加算する第２加算器とをさらに備え、第２加算器で加算された後の画素信号ｄを出力することを特徴とする画像処理装置を提供するものである。
これによれば、より滑らかな残像効果を得ることができるので、動画表示のフリッカーをより低減できる。
ここで、前記変化画素の周辺画素は、変化画素を中心として隣接する８つの画素を用いてもよい。
また、前記変化のあった画素についての係数βは０＜β＜１とし、変化のない画素についての係数βはβ＝１とするようにしてもよい。
【００１５】
以下の実施例においては、画像記憶部を画像メモリと呼ぶ。画像記憶部としては、たとえばＲＡＭ、フィールドメモリ、ＦＩＦＯなどの書き換え可能な記憶素子が用いられる。また、各構成要素は、高い処理速度を得るために、バッファ、カウンタ、フリップフロップなどの論理演算素子からなるハードウェアロジックで構成されることが好ましい。この発明において画像信号とは、表示装置の各画素ごとに与えられる輝度レベルを表わす輝度信号のことをいう。
【００１６】
【発明の実施の形態】
以下、図面に示す実施の形態に基づいてこの発明を詳述する。なお、これによってこの発明が限定されるものではない。
＜実施例１＞
図１に、この発明の実施例１の画像処理装置の全体構成図を示す。
図１において、画像処理装置１０６は、画像入力部１０２、画像処理部１０３、および画像補正部１０４とから構成される。
画像出力装置１０１は、表示する画像を生成する装置であり、たとえばパソコン等を利用することができる。
画像表示装置１０５は、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置を意味し、画像処理装置１０６で表示用に変換された画像信号を受けて表示するものである。
【００１７】
この発明では、動画像のフリッカーを低減するための補正処理等を行う画像処理装置１０６の構成、特に画像補正部１０４の構成に特徴を有する。
画像処理装置１０６の画像入力部１０２は、画像出力装置１０１から与えられる画像信号を受けて次段の画像処理部１０３で処理できる信号に変換する部分であり、たとえば、入力されたアナログの画像信号やＤＶＩのような差動のデジタル信号をデジタル信号に変換する処理を行なう部分である。
画像処理部１０３は、画像入力部１０２で変換された後の画像信号を、画像処理装置１０５における表示の基本的タイミングを示す表示周波数と同一の周波数を持つ信号に変換する部分である。ここの画像処理部１０３おける周波数変換が、入力周波数と出力周波数が異なるときに、動画表示時に滑らかさを欠く原因となる不規則な周期での映像の時間的順序の逆転をおこすことになる。
画像補正部１０４は、次に詳述するが、画像処理部１０３で周波数が変換された画像信号に対し、残像効果を発生させて動画のフリッカー現象を低減するための補正を行なう部分である。
【００１８】
図２に、この発明の画像処理装置１０６の画像補正部１０４の一実施例の構成図を示す。
図２に示すように画像補正部１０４は、画像メモリ１１２、乗算器１１３、１１４および加算器１１５とから構成される。
ここで、画像メモリ１１２が画像記憶部に相当し、乗算器１１３が第１乗算器、乗算器１１４が第２乗算器、加算器１１５が第１加算器にそれぞれ相当する。
【００１９】
乗算器１１３は、入力画像信号１１１に、係数αを乗算するものであり、乗算器１１４は、画像メモリ１１２からの読み出した信号に、係数（１−α）を乗算するものである。ここで係数αは、０≦α＜１とする。
画像処理部１０３で画像表示装置１０５の表示周波数と同一の周波数に変換された入力画像信号１１１は、画像補正部１０４の画像メモリ１１２と、乗算器１１３に入力される。画像メモリ１１２には、ある時刻ｔの画像信号ｕ（ｔ）として蓄積される。
【００２０】
一方、乗算器１１３に入力された画像信号１１１は、係数αを乗算され、加算器１１５に与えられる。すなわち、信号αｕ（ｔ）が与えられる。
また、画像メモリ１１２からは、１フレーム前（時刻ｔ−１）に入力され蓄積されていた入力画像信号１１１（ｕ（ｔ−１））が読み出され、乗算器１１４に与えられ、係数（１−α）が乗算される。すなわち、（１−α）ｕ（ｔ−１）が、乗算器１１４から出力され加算器１１５に与えられる。加算器１１５では、乗算器１１３からの信号αｕ（ｔ）と、乗算器１１４からの信号（１−α）ｕ（ｔ−１）とが同じタイミングで入力され、加算される。
【００２１】
したがって、出力画像信号１１６として、αｕ（ｔ）＋（１−α）ｕ（ｔ−１）が加算器１１５から出力される。
ここで、出力される画像信号１１６には、１フレーム前の入力信号成分が含まれるので、残存効果を得ることができ、動画像表示のときのフリッカーを低減できる。
【００２２】
図３に、図２の画像補正部１０４の各構成要素で行われる画像信号の補正処理の説明図を示す。
ここでは、５×５の画素から構成される画像信号を補正する場合を考える。図３において、白ぬきの画素は輝度レベルがゼロの画素であり、黒でぬりつぶした画素が輝度レベルがゼロでないある正の値を持った画素とする。たとえば、図３では、ある時刻ｔにおける入力画像信号１１１（ｕ（ｔ））は、左下方の１０個の画素がある輝度レベルの値を持っていることを示している。
【００２３】
画像メモリ１１２から出力される画像信号１１７（ｕ（ｔ−１））は、１フレーム前の画素の輝度レベルを示したものであり、上と右に位置する画素以外の１６個の画素部分が、ある輝度レベルを持った画素であったことを示している。
係数αは、０≦α＜１であるので、乗算器１１３を通った後の画像信号１１８（αｕ（ｔ））は、図のように、各画素の輝度レベルがα倍されたものとなる。
同様に乗算器１１４を通った後の画像信号１１９（（１−α）ｕ（ｔ−１））は、各画素の輝度レベルが（１−α）倍されたものとなる。
【００２４】
加算器１１５では、この２種類の画像信号１１８、１１９が、各画素ごとに加算されて、図のような出力画像信号１１６となる。
出力画像信号１１６において、時刻ｔと時刻ｔ−１のときに輝度レベルの変化のなかった画素では、係数がかけられる前と同じ画像信号が得られるが、輝度レベルの変化があった部分、すなわち時刻ｔで輝度レベルがゼロに変化した部分の６つの画素は、係数（１−α）がかけられた画像信号として出力される。このことから時間によって変化がない静止画においては、時間が経っても輝度レベルに変化がないので係数がかけられる前と同じ画像信号が得られ、色再現性を損なうことなく表示できることが分かる。
【００２５】
このような補正を行わない場合は、時刻ｔ−１の画像信号１１７から、次の時刻ｔでは、いきなり入力画像信号１１１に変化した表示となり、この変化が動画像のフリッカーとして表われていたが、この発明の上記のような補正をすることにより、時刻ｔ−１の画像信号１１７から、次の時刻ｔでは中間輝度レベルの画素を含む出力画像信号１１６に変化した表示となるので、比較的滑らかで、フリッカーの少ない表示をすることができることがわかる。
【００２６】
＜実施例２＞
図４に、この発明の実施例２の画像補正部１０４の構成図を示す。
ここでは、実施例１の補正処理に加えて、フィルタ処理を行うことにより、より滑らかな動画像表示を行う。
図４において、実施例２の画像補正部１０４は、ラインメモリ４０６、４０７、３×３フィルタ処理部４０８、画像比較部４０９、乗算器４１０、４１１、および加算器４１２をさらに備える。
【００２７】
乗算器４１０は、係数βをかけるものであり、乗算器４１１は係数（１−β）をかけるものである。ここで係数βは、０＜β≦１である。
また、乗算器４１０が前記した第４乗算器、乗算器４１１が第３乗算器、加算器４１２が第２加算器に相当する。
さらに、図４では、３×３フィルタ処理部４０８と２つのラインメモリ４０６、４０７とで、フィルタ処理部を構成する。
【００２８】
３×３フィルタを構成するためには２本のラインメモリが必要であり、ラインメモリ１（４０６）は、入力画像信号１１１の１ライン分を格納するもの、ラインメモリ２（４０７）は、さらにラインメモリ１（４０６）から読み出したデータを格納するものである。
３×３フィルタ処理部４０８は、入力画像信号１１１とその周辺の８つの画素の画像信号を取り込み、これら９つの画素の画像信号の平均値Ｕａｖ（ｔ）を算出し、出力するものである。図５に、実施例２の３×３フィルタ処理部４０８の概略説明図を示す。
【００２９】
３×３フィルタ処理部４０８には、３つの画像信号が入力される。たとえば、入力画像信号１１１として、中央の注目する画素（ｍ行、ｎ列）Ａｍ，ｎのある時刻ｔの画像信号が入力されたとすると、ラインメモリ１（４０６）からの入力画像信号５０１として、入力画像信号１１１の１ライン前のデータが入力され、ラインメモリ２（４０７）からの入力画像信号５０２として、入力画像信号１１１の２ライン前のデータが入力される。
結局３×３フィルタ処理部４０８には、画素Ａｍ，ｎの画像信号と、画素Ａｍ，ｎの８つの周辺画素（Ａｍ−１，ｎ−１からＡｍ＋１，ｎ＋１まで）の画像信号とが入力される。そして、合計９つの画像信号の平均値が計算され、出力される。
【００３０】
画像比較部４０９は、係数βを決定する部分であり、決定された係数は乗算器４１０、４１１に与えられる。係数βは、入力画像信号１１１（ｕ（ｔ））と、画像メモリ１１２から読み出された１フレーム前の画像信号ｕ（ｔ−１）とを比較し、比較の結果が同一であるか否かを判別することにより決定される。
たとえば、信号ｕ（ｔ）と信号ｕ（ｔ−１）とが同じ場合はβ＝１とし、異なる場合は、０から１までの範囲内でβを決定する。
【００３１】
次に、実施例２の補正処理について説明する。
実施例１と同様に、画像入力部１０２と画像処理部１０３により表示可能な信号に変換された画像信号が、入力画像信号１１１として、図４の画像補正部１０４に入力される。
入力画像信号１１１（ｕ（ｔ））は、実施例１と同様に、係数乗算（１１３，１１４）と加算（１１５）とが行われ、出力画像信号１１６が乗算器４１０に与えられる。乗算器４１０では、出力信号１１６に係数βを乗算し、加算器４１２へ出力する。
【００３２】
また、入力画像信号１１１（ｕ（ｔ））と、画像メモリ１１２から読み出された１フレーム前（時刻ｔ−１）の画像信号４２１（ｕ（ｔ−１））とが画像比較部４０９に入力され比較される。
この比較後、前記したような処理により係数βが決定され、乗算器４１０、４１１に与えられる。
一方、３×３フィルタ処理４０８により算出された平均値信号Ｕａｖ（ｔ）は乗算器４１１に与えられ、係数（１−β）が乗算される。
さらに、加算器４１２において、β倍された出力画像信号１１６と、（１−β）倍された平均値信号Ｕａｖ（ｔ）とが加算され、出力画像信号４２２として画像表示装置１０５に出力される。
この実施例２では、実施例１の補正後の出力画像信号１１６をさらに所定の係数（β）倍することにより、より滑らかな残像効果を得て、動画像表示のフリッカーを低減させることができる。
【００３３】
ここで、画像比較部４０９に入力される２つの画像信号（１１１と４２１）が同じである場合は、β＝１となり、実施例１と同じ画像信号１１６が出力される。
２つの画像信号（１１１と４２１）が異なる場合は、βは０＜β＜１の値となるので、β倍された画像信号１１６に乗算器４１１からの信号（１−β）Ｕａｖ（ｔ）が加算されたものが出力画像信号４２２となる。
【００３４】
図７に、実施例２の画像補正部１０４の各構成要素で行われる画像信号の補正処理の説明図を示す。
ここでも、５×５の画素の画像信号状態を例として示す。図７において、符号１１１、１１７、１１８、１１９、１１６で示す画素状態については、図３に示したものと同じである。図７において、３×３フィルタ処理部４０８では、各画素について前記したような９つの画素の画素信号の平均値を算出する処理が行われる。
【００３５】
図７のフィルタ処理部４０８では、代表的な６つの画素のみについて平均値を算出したものを示している。たとえば、（３行、Ｃ列）の画素を中心とする９つの画素の平均をとる場合、３つの黒でぬりつぶした画素と、６つの白画素との平均値Ｕａｖ（ｔ）が算出され、この平均値Ｕａｖ（ｔ）が（３行、Ｃ列）の画素の画像信号値となる。
このように、各画素について算出された平均値Ｕａｖ（ｔ）が加算器４１１に入力され、係数（１−β）倍される。
【００３６】
ここで係数βは、図４に示した画像比較部４０９で決定されるが、変化のあった画素では０＜β＜１の値を持つが、変化の無かった画素ではβ＝１となる。
すなわち、変化の無かった画素では、乗算器４１１での係数１−βはゼロとなるので、乗算器４１１からの出力もゼロとなる。したがって、乗算器４１１からゼロでない画素信号が出力されるのは、変化のあった画素のみとなる。
これは、変化のあった画素のみ、周囲の画素の画素信号を考慮してより残像効果を強調しようとするものである。
【００３７】
一方、実施例１と同様にして得られた画像信号１１６は、乗算器４１０に与えられ、係数β倍される。
ここで前記したように変化のなかった画素ではβ＝１なので、画像信号１１６がそのまま出力されることになる。
また、変化のあった画素では、０＜β＜１なので、係数β倍された画像信号が乗算器４１０から出力される。
【００３８】
これは、変化のあった画素について、さらに係数β倍することによりより残像効果を得ようとするものである。そして、２つの乗算器４１０と４１１の画像信号が、画素ごとに加算器４１２で単純加算され、図７に示すような出力画像信号４２２となる。
実施例１で得られた出力画像信号１１６と、実施例２で得られた出力画像信号４２２とを比較すると、出力画像信号４２２の方が、輝度変化の大きい境界部分の画素について画像信号の変化が滑らかとなるので、残像効果がより強調されると言える。すなわち、動画表示のフリッカー現象がより低減できる。
【００３９】
なお、図４に示した画像メモリ１１２には、１フレーム分のすべての画素についての画像信号が蓄積されるが、画像比較部４０９で動きを検出するだけならば、入力画像信号１１１のいくつかの上位ビット（たとえば図６のＤｔ７とＤｔ６の２ビット）を比較するだけでよい。
この場合には、画像メモリ１１２に各画像信号の上位ビット（Ｄｔ７、Ｄｔ６）のみを蓄えればよいので、画像メモリ１１２の記憶容量を節約することができる。
【００４０】
図６に、実施例２において、入力画像信号１１１の上位２ビット（Ｄｔ７、Ｄｔ６）を画像メモリ１１２に格納し、上位２ビットのみを画像比較部４０９に与える構成を示す。
ここで、画像比較部４０９には、時刻ｔのビットＤｔ７、Ｄｔ６と、画像メモリ１１２から読み出された１フレーム前の時刻ｔ−１のビットＤｔ７（ｔ−１）、Ｄｔ６（ｔ−１）とが入力される。
＜実施例３＞
【００４１】
図８に、この発明の実施例３の画像補正部１０４の構成図を示す。
ここで、画像補正部１０４を構成する基本要素は、実施例２と同様であるが、３×３フィルタ処理部４０８と、２つのラインメモリ４０６、４０７に入力される画像信号が、画像メモリ１１２から読み出された１フレーム前の信号である４２１（ｕ（ｔ−１））である点が実施例２と異なる。実施例３でも、０≦α＜１，０＜β≦１である。
【００４２】
図８では、１フレーム前の画像信号４２１（ｕ（ｔ−１））が、３×３フィルタ処理部４０８と、２つのラインメモリ４０６、４０７に入力され、３×３フィルタ処理部４０８で前記したような９つの画素の平均値４２３（Ｕａｖ（ｔ−１））が算出される。
この平均値４２３（Ｕａｖ（ｔ−１））は乗算器４１１に与えられ、係数１−β倍されて、加算器４１２に与えられる。
したがって、平均値が求められる画像信号がある時刻ｔのものか、１フレーム前の時刻ｔ−１のものであるかが異なるだけであるが、実施例２と同様に残像効果を得ることができるので、動画表示のときのフリッカーを低減できる。
【００４３】
＜実施例４＞
図９に、この発明の実施例４の画像補正部１０４の構成図を示す。
ここで、２つのラインメモリ４０６、４０７、３×３フィルタ処理部４０８、画像比較部４０９、乗算器４１０、４１１、および加算器４１２の構成および処理内容は、実施例２と同じである。
ただし、画像メモリ１１２とその周辺回路の８０２、８０３、８０５の構成が実施例１および２と異なる。
【００４４】
すなわち、入力画像信号１１１は、まず乗算器８０２に入力され、係数（１−α）倍されて、加算器８０３に入力される。
画像メモリ１１２には、１フレーム前の画像信号（ｕ（ｔ−１））が蓄積されているが、画像メモリ１１２から読み出された１フレーム前の画像信号（ｕ（ｔ−１））は、乗算器８０５に入力され、係数α倍されて、加算器８０３にフィードバックされる。
【００４５】
そして、加算器８０３では、乗算器８０２の出力信号（１−α）ｕ（ｔ）と、乗算器８０５の出力信号αｕ（ｔ−１）とが加算され、この加算信号が画像メモリ１１２に格納される。
ここで、実施例４でも、０≦α＜１、０＜β≦１である。
この実施例４では、特に１フレーム前の画像信号をフィードバックした画像信号と現入力画像信号とそれぞれ係数を乗算し加算しているので、より時間応答性を持たせることできるということが言える。したがって、より残像の効果が付加できるという効果が得られる。
【００４６】
【発明の効果】
この発明によれば、入力画像信号とその入力画像信号の１フレーム前の画像信号とをそれぞれ係数倍したものを加算するような補正をしているので、静止画を表示するときの色再現性を損なうことなく、動画表示時のフリッカーを低減させることができる。
また、時間的に隣接するフレーム間の変化画素について、その周辺画素の画像信号も含めた平均値を求め、変化画素の画像信号の補正をしているので、滑らかな残像効果が得られ、動画表示時のフリッカーをより低減させることができる。
【図面の簡単な説明】
【図１】この発明の実施例１の画像処理装置の全体構成図である。
【図２】この発明の実施例１における画像処理装置の画像補正部の構成図である。
【図３】この発明の実施例１において、画素状態の変換の説明図である。
【図４】この発明の実施例２における画像処理装置の画像補正部の構成図である。
【図５】この発明の実施例２の３×３フィルタ処理部の説明図である。
【図６】この発明の実施例２の画像メモリ、および画像比較部に与えられる信号の説明図である。
【図７】この発明の実施例２において、画素状態の変換の説明図である。
【図８】この発明の実施例３における画像処理装置の画像補正部の構成図である。
【図９】この発明の実施例４における画像処理装置の画像補正部の構成図である。
【図１０】従来の画像処理装置における、周波数変換装置の構成図である。
【符号の説明】
１０１　画像出力装置
１０２　画像入力部
１０３　画像処理部
１０４　画像補正部
１０５　画像表示装置
１０６　画像処理装置
１１１　入力画像信号
１１２　画像メモリ
１１３　乗算器
１１４　乗算器
１１５　加算器
１１６　出力画像信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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