(57)【要約】【課題】パネル上に集積される駆動装置に用いるソースドライバ回路を提供する。【解決手段】ソースドライバ回路のデジタルバッファは、外部入力デジタルビデオデータを受信およびスケジューリングし、シフトレジスタはそのデータに基づきサンプリング制御信号を生成する。第１ラッチは、サンプリング制御信号に基づきサンプリングして、デジタルビデオデータサンプルを生成し、第２ラッチで保持する。レベルシフタは保持されたサンプルを高電圧デジタル信号に変換し、Ｄ／Ａ変換器は高電圧デジタル信号をアナログ信号に変換し、アナログバッファはアナログ信号を高搭載表示パネルへ送って駆動する。最後に、デマルチプレクサは時分割多重方式を用い、正確な表示位置へ異なる時間にアナログ信号を送信する。【選択図】　　　　図５
2004118177.tif 000002
【特許請求の範囲】
【請求項１】
外部入力デジタルビデオデータを受信およびスケジューリングするデジタルバッファと、
前記スケジューリングされたデータに対応するサンプリング制御信号を生成する一組のシフトレジスタと、
前記サンプリング制御信号に基づいて前記スケジューリングされたデータをサンプリングして、対応するデジタルビデオデータサンプルを生成する第１ラッチと、
前記サンプルを保持する第２ラッチと、
前記保持されたサンプルを高電圧デジタル信号に変換する一組のレベルシフタと、
前記高電圧デジタル信号をアナログ信号に変換する一組のＤ／Ａ変換器と、
前記アナログ信号を高搭載表示パネルへ送って駆動するアナログバッファと、
時分割多重方式を用い、異なる時間に前記アナログ信号を正確な表示位置に出力する一組のデマルチプレクサと、
からなる高解像度表示パネル上に集積される駆動装置に用いるソースドライバ回路。
【請求項２】
前記高搭載表示パネルは、薄膜トランジスタ液晶表示装置、ＬＣＤ・オン・シリコンの反射型液晶パネルである請求項１記載のソースドライバ回路。
【請求項３】
前記外部入力デジタルビデオデータは、ＲＧＢ三原色信号からなる請求項１記載のソースドライバ回路。
【請求項４】
前記デジタルバッファは、前記高解像度表示パネルに使用される前記ビデオデータのスケジューリングを変える請求項１記載のソースドライバ回路。
【請求項５】
前記デマルチプレクサは、１つの入力と複数の出力をもつ１対複数のセレクタで、時分割多重方式により選ばれる時間に、前記１つの入力と前記複数の出力のうちの１つとを接続させる請求項１記載のソースドライバ回路。
【請求項６】
前記セレクタが外部ソース線信号を受信および送信する順序と前記アナログバッファが駆動する前記アナログ信号の順序は一致し、前記順序は前記デジタルバッファによりスケジューリングされる請求項５記載のソースドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パネル上に集積される駆動装置（ｄｒｉｖｅｒ−ｏｎ−ｐａｎｅｌ　ｓｙｓｔｅｍｓ）に用いるソースドライバ回路に関するもので、特に時分割多重方式（以下、ＴＤＭともいう）を用い、ハードウェアの必要量を減少させ、またソースドライバ回路に必要な面積を比較的減少させるソースドライバ回路に関するものである。
【０００２】
【従来の技術】
ソースドライバ回路は、高速デジタルデータを順次受信し、比較的遅い並列デジタル信号に変換することができる。それから、その比較的遅いデジタル信号をアナログ電圧に変換し、液晶表示装置（以下、ＬＣＤともいう）を駆動する（たとえば、特許文献１参照）。また、表示パネルは通常たくさんの画素で形成され、たとえばＳＶＧＡ（ｓｕｐｅｒ　ｖｉｄｅｏ　ｇｒａｐｈｉｃｓ　ａｒｒａｙ）のＬＣＤパネルは、８００（水平線）×６００（垂直線）の画素を有する。この場合、パネル上のソースドライバ回路は、すべてのデータを正確に画素内に書き込むため、８００ユニットの回路を必要とする。各ユニットは、１ビットのシフトレジスタ、３組（Ｒ、Ｇ、Ｂ）のｎ−ビットサンプリングラッチ（ｓａｍｐｌｅ　ｌａｔｃｈ）とホールディングラッチ（ｈｏｌｄ　ｌａｔｃｈ）、３個のＤ／Ａ変換器（以下、ＤＡＣともいう）および３個のアナログバッファを有する。このように、ソースドライバ回路は大きな面積を必要とし、それゆえ、ソースドライバ回路等を設計する際に必要面積を減らすことは、とても重要なことである。これはまた、解像度を高める際に、特にＬＣＤ・オン・シリコン（以下、ＬＣＯＳともいう）、ＬＴＰＳ　ＴＦＴ−ＬＣＤ、ＯＬＥＤ等のパネル上に集積する新型ソースドライバを用いるディスプレイ装置の製造において、起こる問題である。
【０００３】
【特許文献１】
米国特許第６０９７３６２号明細書
【０００４】
【発明が解決しようとする課題】
図１は、典型的なソースドライバ回路のブロック図である。図１で示すように、ソースドライバは、ＲＧＢ信号に必要とされる制御信号を生成する一組のシフトレジスタ１１と、制御信号の制御下で、ＲＧＢ信号をサンプリングする第１ラッチ１３と、外部入力信号Ｈｏｌｄの制御下で、サンプリングした信号の水平走査線を保持（ｈｏｌｄ）する第２ラッチ１５と、保持されたサンプリング信号を低電圧のデジタルデータから高電圧のデジタルデータに変換する一組のデジタルレベルシフタ１７と、高電圧のデジタルデータをアナログ電圧に変換する一組のＤ／Ａ変換器１９と、Ｄ／Ａ変換器１９からアナログ電圧を受けＬＣＤパネルに出力する一組のバッファ２１とからなる。図１において、ｏｕｔ＿１〜ｏｕｔ＿ｋはバッファ２１の出力である。
【０００５】
図２は、図１の回路のタイミング図である。図２で示すように、シフトレジスタ１１は、外部からの水平走査アドレス（Ｈｏｒｉｚｏｎｔａｌ　Ａｄｄｒｅｓ）の入力信号Ｈ＿ｓｅｒｉｎを受信して、制御信号を生成し、入力デジタル画素データＲ＿ｄａｔａ、Ｇ＿ｄａｔａ、およびＢ＿ｄａｔａを順次いつサンプリングするか、またそのサンプリングを開始する方向は左へか右へかを決める。よって、入力デジタル画素データは対応する第１ラッチ１３に順次サンプリングされる。また各画素データは、それぞれソース線と対応し、Ｋ個のデータのサンプリングは、１水平同期期間（Ｈｏｒｉｚｏｎｔａｌ　ｓｙｎｃｈｒｏ　Ｔｉｍｅ）Ｈ＿ｓｙｎｃ内（同期信号Ｓｙｎｃ、バックポーチ信号ＢＰ、アクティブビデオ信号ＡＶ、およびフロントポーチ信号ＦＰを含む）に終了する。信号Ｈｏｌｄが第２ラッチ１５に入力されると、第２ラッチ１５はサンプルデータを同時に出して、次段のデジタルレベルシフタ１７へ与え、高電圧デジタル信号に変換させる。信号Ｈｏｌｄはブランキング期間（ｂｌａｎｋｉｎｇ　ｔｉｍｅ）内に存していなければならない。ブランキング期間とは信号ＦＰ＋Ｓｙｎｃ＋ＢＰの合計期間を表し、すなわち二つのデータ伝送（信号ＡＶ）間の間隔期間である。デジタルレベルシフタ１７によって生成された高電圧のデジタル信号は、Ｄ／Ａ変換器１９によって対応するアナログ電圧に変換され、バッファ２１によって出力され、ＬＣＤパネルが駆動されることになる。また、各画素は、同じＲＧＢチャネル（Ｃｈａｎｎｅｌ＿ＲＧＢ（１）・・・あるいは　Ｃｈａｎｎｅｌ＿ＲＧＢ（Ｋ））に対応するｎ−ビット（すなわち、Ｒ、Ｇ、Ｂ入力信号のビット数）の第１ラッチ１３、第２ラッチ１５、デジタルレベルシフタ１７と１ビットのシフトレジスタ１１、Ｄ／Ａ変換器１９、バッファ２１を含む１個の駆動装置を必要とする。このように、各水平走査線はそれぞれＫ個の駆動装置Ｃｈａｎｎｅｌ＿ＲＧＢ（１）〜Ｃｈａｎｎｅｌ＿ＲＧＢ（Ｋ）を必要とする。このようなソースドライバの構成は、全体の面積を増加させる結果となり、一旦解像度が高くなると（Ｋ値が大きくなる）、設計がボトルネックに遭い、あるいは製造コストを上げることになる。
【０００６】
図３は、すでに開示されたもう一つの典型的なソースドライバ回路のブロック図である（特許文献１参照）。この回路は、それぞれに対応する制御信号ＬＰ１〜ＬＰ８０を生成し、入力デジタル画素を順次いつサンプリングするか、またそのサンプリングを開始する方向は左へか右へかを決める一組のシフトレジスタ３１と、制御信号ＬＰ１〜ＬＰ８０の制御下でＲ、Ｇ、およびＢ信号をサンプリングして、７ビットのサンプルをそれぞれ生成し出力する第１ラッチ３３と、各７ビットのサンプルを対応する１３ビットのサンプルにそれぞれ変換する一組のビット変換器３５と、赤、緑、青色のデジタル画素データを異なる時間に送信するため、ビット変換器３５からの１３ビットのサンプルを変換して順次出力する複数対１のマルチプレクサ（ＭＵＸともいう）３７と、１２８レベルのデジタル信号とアナログ電圧の対照値を提供する１２８−ラダー４７と、順次出力される画素データを対照値に基づいて対応する赤、緑、青のアナログ電圧に変換する一組のＤ／Ａ変換器３９と、制御信号ＬＰ１〜ＬＰ８０の制御下でＤ／Ａ変換器３９より生成されたアナログ電圧を異なる時間にそれぞれ出力する１対複数のデマルチプレクサ（ＤＥＭＵＸともいう）４１と、デマルチプレクサ４１からのアナログ電圧を順次受け取って、ＬＣＤパネルに出力する一組のバッファ４３、４５とからなる。
【０００７】
図４は、図３におけるシフトレジスタの制御信号のタイミング図である。図４で示すように、図１の信号Ｈ＿ｓｅｒｉｎと等しい入出力制御信号がロジック“１”となると、シフトレジスタ１〜８０は、対応する制御信号ＬＰ１〜ＬＰ８０を生成し、順次サンプリングする方向と時間を決定する。たとえば、図４で示すような入出力制御信号が０から１へ変わる時、入力信号Ｒ、Ｇ、Ｂに対して左から右への順次サンプリングが開始される。このように、制御信号ＬＰ１〜ＬＰ８０の制御下で、第１ラッチ３３は入力信号Ｒ、Ｇ、Ｂを左から右へと順次サンプリングを行ない、入力信号Ｒ、Ｇ、ＢのチャネルＣＨ１Ｒ〜ＣＨ２４０Ｂに対応する７ビットのサンプルをそれぞれ生成する。つぎに、ビット変換器３５が制御信号ＬＰ１〜ＬＰ８０によって駆動され、各７ビットのサンプルを１３ビットのデジタルサンプルにそれぞれ変換してから、マルチプレクサ３７がＲ、Ｇ、Ｂ信号を含む１３ビットデジタルサンプルの一つを選択し、出力する。つぎに、１２８−ラダー４７によって伝送されるアナログ電圧信号を参考にして、Ｄ／Ａ変換器３９は各１３ビットのサンプルをそれぞれのアナログ電圧信号に変換し、デマルチプレクサ４１に送信することで、チャネルＣＨ１ＲからＣＨ２４０Ｂへパラレル出力する形式に戻る。その後、チャネル内の各アナログ電圧信号は、入出力制御信号がロジック“１”になるまで一時的にバッファ４３内に保存される。そして、入出力制御信号がロジック“１”になると、保存された信号がバッファ４５に出力されて、ＬＣＤパネル上に送られ、表示ができるようになる。
【０００８】
上記のデバイスは２４０個から３個までＤＡＣの数を減らすことができるが、シフトレジスタ、第１と第２ラッチ、およびアナログバッファの数を減らすことはできない。このような構成は、大きな面積を必要とするため、高解像度ディスプレイパネル上に回路を配置することはできない。たとえば、既存の新型投影器に使われているＬＣＯＳのソースドライバは、画像ピッチが大変小さく、また、ＨＤＴＶ等に用いられる画素ピッチは９．５ミクロンと、とても小さな画素ピッチを有する。そのような小さな画素ピッチはソースドライバに使う回路配置の面積を制限し、すべてのチャネルの幅を約９．５×Ｎ×２ミクロンまで小さくしてしまう（Ｎ＝ＴＤＭの数、２＝一対のソースドライバ）。このように、ソースドライバに使う回路配置の面積は、ディスプレイ装置のチップの設計においてとても重要である。
【０００９】
上記の問題を解決するために、本発明は、パネル上に集積される駆動装置（ｄｒｉｖｅｒ−ｏｎ−ｐａｎｅｌ　ｓｙｓｔｅｍｓ）に用いるソースドライバ回路であり、小さな面積で画素ピッチに回路設置できるため、ＬＣＯＳパネル上に集積することのできるソースドライバ回路を提供することを目的とする。
【００１０】
また、本発明のもう一つの目的は、時分割多重方式（ＴＤＭ）を用い、ソースドライバに必要なハードウェアをＫからＫ／Ｎまで減少させ、またこうして回路配置に必要な面積、駆動力、および製造コストを比較的減少させるソースドライバ回路を提供することである。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、パネル上に集積された駆動装置（ｄｒｉｖｅｒ−ｏｎ−ｐａｎｅｌ　ｓｙｓｔｅｍｓ）に用いるソースドライバ回路を提供する。それは、外部入力デジタルビデオデータを受信し、スケジューリングするデジタルバッファと、スケジューリングされたデータに基づき対応するサンプリング制御信号を生成する一組のシフトレジスタと、サンプリング制御信号に基づきスケジューリングされたデータをサンプリングして、対応するデジタルビデオデータサンプルを生成する第１ラッチと、そのサンプルを保持する第２ラッチと、保持されたサンプルを高電圧デジタル信号に変換する一組のレベルシフタと、高電圧デジタル信号をアナログ信号に変換する一組のＤ／Ａ変換器と、アナログ信号を出力して高搭載表示パネルを駆動する一組のアナログバッファと、時分割多重方式（ＴＤＭ）を用い、正確な表示位置へ異なる時間にアナログ信号を送信する一組のデマルチプレクサと、からなることを特徴とする。
【００１２】
【発明の実施の形態】
上述した本発明の目的、特徴、および長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態をあげ、図を参照しながらさらに詳しく説明する。
【００１３】
図５は、本発明のソースドライバ回路のブロック図である。図５の回路は、バッファ６５と、一組のシフトレジスタ５１と、第１ラッチ５３と、第２ラッチ５５と、一組のレベルシフタ５７と、一組のＤ／Ａ変換器５９と、一組のバッファ６１と、一組のデマルチプレクサ６３とからなる。まず、バッファ６５は、３組のｎ−ビットデジタルビデオデータＲ＿ｄａｔａ、Ｇ＿ｄａｔａ、およびＢ＿ｄａｔａを受信並びに保存する。シフトレジスタ５１は、外部からの初期信号Ｈ＿ｓｅｒｉｎに基づいて、３組のデジタルデータをサンプリングするのに用いる制御信号を出力する。第１ラッチ５３は、制御信号の受信後、３組のデジタルデータをサンプリングし、第２ラッチ５５は、そのサンプルを保持する。レベルシフタ５７は、保持したサンプルを高電圧デジタル信号に変換し、コンピュータ内でデジタル信号を５Ｖから１２Ｖに変換する。それから、Ｄ／Ａ変換器５９は、高電圧デジタル信号を対応するアナログ信号に変換し、バッファ６１は、そのアナログ信号を一時的に保存する。そして、デマルチプレクサはＴＤＭを実行する。
【００１４】
図５で示すように、ソースドライバを操作する時、順次画素データはバッファ６５によって再配列される。１本の水平走査線がＫ個の画素を有し、対応するソースドライバがＭ個の回路ユニットを有するなら、Ｋ個の画素はまずＮシーケンスに分けられ、それぞれがＭ個の画素データを含むことになる（Ｋ＝Ｎ×Ｍ）。Ｍ個の画素データはそれぞれ下記のステップで構成される。シフトレジスタ５１は、制御信号を生成してデータをいつどの方向で順次サンプリングするか決定する。第１ラッチ５３は、１個の画素データを１個のチャネル（１回路ユニット）に対応する方式で順次サンプリングする。各画素データはＲ、Ｇ、Ｂ三原色の情報をもち、１つの第１ラッチ５３によりそれぞれサンプリングされる。その結果サンプルは、３×Ｍ個のサンプルとなる。またこのサンプリングは、Ｎ分の１の水平走査期間内に完成されなければならない。それから、第２ラッチ５５が外部保持信号Ｈｏｌｄを受信する時、第２ラッチ５５内に保存されたデータの保持を解除して、高電圧デジタル信号に変換するためにつぎのレベルシフタ５７へ送る。レベルシフタ５７で生成された高電圧デジタル信号は、Ｄ／Ａ変換器５９によって対応するアナログ電圧となる。さらに、Ｄ／Ａ変換器５９によって生成されたアナログ電圧はバッファ６１を通ってデマルチプレクサ６３へ出力される。そして、デマルチプレクサ６３は、Ｍ個のチャネルのアナログ電圧を選択して対応するソース線に送る。Ｍ個のデータを伝送する動作をＮ回行なうことで、１本の水平走査線のＫ個のデータをすべてパネルへ送ることができる。
【００１５】
図６は、図５におけるデマルチプレクサ回路の一ユニット例を示す図である。図６で示すように、この回路は、１個の入力ｉｎとＮ個の出力ｏｕｔ０〜ｏｕｔ３（ここではＮ＝４）の１対複数のセレクタである。入力ｉｎは、セレクタの選ぶ時間により、ｏｕｔ０、ｏｕｔ１、ｏｕｔ２、あるいはｏｕｔ３の１つと接続し、対応するソース線でデータの受信と出力をする。図で示すように、セレクタは、４個の相補信号（ＤｅＭＵＸ＿０Ｂ、ＤｅＭＵＸ＿０）、（ＤｅＭＵＸ＿１Ｂ、ＤｅＭＵＸ＿１）、（ＤｅＭＵＸ＿２Ｂ、ＤｅＭＵＸ＿２）、（ＤｅＭＵＸ＿３Ｂ、ＤｅＭＵＸ＿３）に制御される相補型金属酸化膜半導体（ＣＭＯＳ）で形成される。デマルチプレクサ６３が選んだソースの順序は、バッファ６１が出力したソースの順序と一致しなければならない。たとえば、Ｍ個の画素データの第１列は、ソース線１、Ｎ＋１、２Ｎ＋１・・・へそれぞれ出力され、Ｍ個の画素データの第２列は、ソース線２、Ｎ＋２、２Ｎ＋２・・・へそれぞれ出力され、Ｍ個の画素データの第Ｎ列は、ソース線Ｎ、Ｎ＋Ｎ、２Ｎ＋Ｎ・・・へそれぞれ出力される。このような動作をＮ回行なうことにより、１本の水平走査線のＫ個のデータがすべてパネルへ送られる。
【００１６】
上記のようなソース線への送信順序になるように、バッファ６５は、本発明の送信順序の要求に合うよう、受信した信号Ｒ＿ｄａｔａ、Ｇ＿ｄａｔａ、およびＢ＿ｄａｔａを再配列する。
【００１７】
図７は、本発明における図５と図６のタイミング図である。図７で示すように、本発明において、水平同期期間Ｈ＿ｓｙｎｃ内に、入力データＲ＿ｄａｔａ、Ｇ＿ｄａｔａ、およびＢ＿ｄａｔａは、まずバッファ６５により、図６に示すようにユニット毎に分けられたＮ段（本実施形態ではＮ＝４）に基づいて再配列された後、すでにその中でＮ段に分けられた制御信号Ｈ＿ｓｅｒｉｎおよびＨｏｌｄと対応させてソースドライバへ供給することにより、Ｎ段の出力ＤｅＭＵＸ＿０、ＤｅＭＵＸ＿１、ＤｅＭＵＸ＿２、およびＤｅＭＵＸ＿３を有するデマルチプレクサは、順次に動作して前記再配列されたデータを出力する。Ｔ１＝水平同期期間、Ｔ２＝水平走査アドレス期間／Ｎ、Ｔ３＝Ｔ１／Ｎ、そしてＴ４＝ブランキング期間／Ｎである。
【００１８】
以上本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神および範囲を逸脱しない限りにおいては、当業者であれば行ない得る少々の変更や修飾を付加することは可能である。したがって、本発明が保護を請求する範囲は特許請求の範囲を基準とする。
【００１９】
【発明の効果】
本発明によると、時分割多重方式（ＴＤＭ）を用い、必要なハードウェアを、Ｋ個チャネルのＫ個ソースドライバからＭ個チャネルのＫ／Ｎ個ソースドライバに省くことができる。つまり、ソースドライバに必要な面積を１／Ｎまで減少させることができる。Ｎ値はＬＣＤパネルの解像度が高くなると減少し、パネル上の画素電圧は飽和まで充電できる充分な時間が得られる。たとえば、ＬＣＯＳ（ＬＣＤ・オン・シリコン）上には画素ピッチの制限があるため、ソースドライバ回路のレイアウト面積は小さくなるが、本発明を用いれば、公知の技術に比べ、同じレイアウト面積で高い解像度を得ることができる。また、解像度がたとえば１６００×１２００画素（ＵＸＧＡ等クラスの製品）まで高くなると、本発明における最大Ｎ値は４〜８の間となる。一般のＴＦＴ−ＬＣＤが本発明のソースドライバ回路配置を使用する場合、公知の技術（米国特許第６，０９７，３６２号）と比較し、第１ラッチ３３、第２ラッチ３５、およびアナログサンプルホールド回路４３、４５を省略して、ソースドライバの面積を縮小することができる。たとえば、８０のＲＧＢチャネルで比較する場合、図１のような公知の設計のソースドライバ回路は、一組８０レベルのシフトレジスタ、８０段（ｓｔａｇｅ）の第１ラッチ、８０段の第２ラッチ、および一組２４０個のＤＡＣが必要である。また、図３のような公知の設計（米国特許第６，０９７，３６２号）のソースドライバ回路は、一組８０段のシフトレジスタ、８０段の第１ラッチ、８０段の第２ラッチ、および一組３個のＤＡＣが必要である。しかし、本発明のＮ＝８０のソースドライバ回路は、一組１段のシフトレジスタ、１段の第１ラッチ、１段の第２ラッチ、および一組３個のＤＡＣのみ必要である。このように、本発明のソースドライバ回路に必要な配置面積は、公知の方式あるいは米国特許第６，０９７，３６２号等の方式の１／２以上まで減少させることができる。
【図面の簡単な説明】
【図１】公知の典型的ソースドライバ回路のブロック図である。
【図２】図１における回路のタイミング図である。
【図３】もう一つの典型的ソースドライバ回路のブロック図である。
【図４】図３におけるシフトレジスタの制御信号のタイミング図である。
【図５】本発明によるソースドライバ回路のブロック図である。
【図６】本発明による図５におけるデマルチプレクサ回路の一例を示す図である。
【図７】本発明による図５と図６におけるタイミング図である。
【符号の説明】
５１　シフトレジスタ
５３　第１ラッチ
５５　第２ラッチ
５７　レベルシフタ
５９　Ｄ／Ａ変換器（ＤＡＣ）
６１、６５　バッファ
６３　デマルチプレクサ
【図１】
2004118177.tif 000003
【図２】
2004118177.tif 000004
【図３】
2004118177.tif 000005
【図４】
2004118177.tif 000006
【図５】
2004118177.tif 000007
【図６】
2004118177.tif 000008
【図７】
2004118177.tif 000009