(57)【要約】【課題】半導体チップの外周近傍の入出力回路から距離的に離れた場所に入力用バンプが配置されていても、ＥＳＤに対する耐性を確保できる半導体装置を提供する。【解決手段】半導体チップ１１の外周近傍に形成された入出力回路１３と、半導体チップ１１の入出力回路１３より中央側に形成された機能モジュール１４と、半導体チップ１１の機能モジュール１４内に形成され、静電気放電による破壊から後段の回路を保護する静電気放電保護回路１５と、機能モジュール１４近傍の半導体チップ１１の一方の主面上に配置され、静電気放電保護回路１５を介して機能モジュール１４に接続されたバンプ１２Ａとを有する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
半導体チップの外周近傍に形成された入出力回路と、
前記半導体チップの前記入出力回路より中央側に形成された機能モジュールと、
前記半導体チップの前記機能モジュール内に形成され、静電気放電による破壊から後段の回路を保護する静電気放電保護回路と、
前記機能モジュール近傍の前記半導体チップの一方の主面上に配置され、前記静電気放電保護回路を介して前記機能モジュールに接続されたバンプと、
を具備することを特徴とする半導体装置。
【請求項２】
半導体チップの外周近傍に形成された入出力回路と、
前記半導体チップの前記入出力回路より中央側に形成された機能モジュールと、
前記半導体チップの前記機能モジュールの近傍に形成され、静電気放電による破壊から後段の回路を保護する静電気放電保護回路と、
前記機能モジュール近傍の前記半導体チップの一方の主面上に配置され、前記静電気放電保護回路を介して前記機能モジュールに接続されたバンプと、
を具備することを特徴とする半導体装置。
【請求項３】
半導体チップの外周近傍に形成された入出力回路と、
前記半導体チップの前記入出力回路より中央側に形成された機能モジュールと、
前記半導体チップの一方の主面上に配置されたバンプと、
前記バンプにより前記半導体チップと接続されたパッケージ基板と、
前記パッケージ基板の前記半導体チップが接続された面側に形成され、静電気放電による破壊から後段の回路を保護する静電気放電保護回路と、
前記パッケージ基板の前記半導体チップが接続された面に対向する面上に配置され、前記静電気放電保護回路を介して前記半導体チップの前記機能モジュールに接続された外部接続用端子と、
を具備することを特徴とする半導体装置。
【請求項４】
半導体チップの外周近傍に形成された入出力回路と、
前記半導体チップの前記入出力回路より中央側に形成された機能モジュールと、
前記半導体チップの一方の主面上に配置されたバンプと、
前記バンプにより前記半導体チップと接続されたパッケージ基板と、
前記パッケージ基板の前記半導体チップが接続された面に対向する面側に成され、静電気放電による破壊から後段の回路を保護する静電気放電保護回路と、
前記パッケージ基板の前記半導体チップが接続された面に対向する面上に配置され、前記静電気放電保護回路を介して前記半導体チップの前記機能モジュールに接続された外部接続用端子と、
を具備することを特徴とする半導体装置。
【請求項５】
半導体チップの外周近傍に形成された入出力回路と、
前記半導体チップの前記入出力回路より中央側に形成された機能モジュールと、
前記半導体チップの一方の主面上に配置されたバンプと、
前記バンプにより前記半導体チップと接続されたパッケージ基板と、
前記パッケージ基板の内部に形成され、静電気放電による破壊から後段の回路を保護する静電気放電保護回路と、
前記パッケージ基板の前記半導体チップが接続された面に対向する面上に配置され、前記静電気放電保護回路を介して前記半導体チップの前記機能モジュールに接続された外部接続用端子と、
を具備することを特徴とする半導体装置。
【請求項６】
前記バンプは、前記機能モジュールが形成された領域内の前記半導体チップの前記一方の主面上に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記機能モジュールは、メモリあるいはアナログＩＰ（Ａｎａｌｏｇ　Ｉｎｔｅｌｌｅｃｔｕａｌ　Ｐｒｏｐｅｒｔｙ）のいずれかの回路を含むことを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
【請求項８】
前記メモリは、ＤＲＡＭを含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記静電気放電保護回路は、キャパシタから構成されていることを特徴とする請求項１乃至８のいずれか１つに記載の半導体装置。
【請求項１０】
前記外部接続用端子は、ボールを含むことを特徴とする請求項３、４、５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、静電気放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ　ｄｉｓｃｈａｒｇｅ；以下ＥＳＤと記す）による破壊から回路を保護するためのＥＳＤ保護回路を備えた半導体装置に関し、特に２次元エリア状に配置されたバンプを用いて接続を行う半導体装置に関するものである。
【０００２】
【従来の技術】
以下に、従来のＥＳＤ保護回路を備えた半導体装置について説明する。
【０００３】
図７は、ボンディングワイヤで外部との接続を行う半導体装置（シリコンチップ）の平面図である。
【０００４】
ボンディングワイヤでシリコンチップとの接続を行う場合は、通常、図７に示すように、シリコンチップ１０１の外周近傍に設けられた入出力パッド１０２へワイヤ１０３をボンディングする。この入出力パッド１０２は、入出力回路１０４を介してシリコンチップ中央側に形成された機能モジュール１０５に接続されている。なお、図７は入出力パッド１０２形成面側から見た図である。
【０００５】
前記入出力回路１０４は、ＥＳＤ保護回路を含む入出力バッファ、またはＥＳＤ保護回路を含む電源入力回路から構成されている。機能モジュール１０５は、所定の機能を有する回路であり、例えばＤＲＡＭやその他のメモリ、あるいはアナログＩＰ（Ａｎａｌｏｇ　Ｉｎｔｅｌｌｅｃｔｕａｌ　Ｐｒｏｐｅｒｔｙ）などから構成された回路である。ボンディングワイヤ１０３から信号または電源電圧が入力された際には、入出力回路１０４に組み込まれているＥＳＤ保護回路が機能し、ＥＳＤから機能モジュール１０５を保護する仕組みになっている。
【０００６】
図８は、バンプにて半導体チップとパッケージ基板との接続を行うフリップチップパッケージの断面図である。図９は、前記フリップフロップパッケージにおけるシリコンチップの平面図であり、バンプ形成面側から見た図である。
【０００７】
図８に示すように、シリコンチップ１１１はパッケージ基板１１２上にバンプ１１３により接続されている。シリコンチップ１１１は、バンプ１１３、パッケージ基板に形成された配線層、スルーホールなどによりボール１１４に接続されている。さらに、パッケージ基板１１２上のシリコンチップ１１１は、キャップ材１１５にて覆われている。
【０００８】
また、図９に示すように、フリップフロップパッケージにおけるシリコンチップ１１１では、シリコンチップ１１１の一方の面全体にバンプ１１３（１１３Ａ、１１３Ｂを含む）が２次元に配置されている。さらに、シリコンチップ１１１の外周近傍には、入出力回路１１６が形成されており、この入出力回路１１６の内側には所定の機能を有する回路（以下、機能モジュールと記す）１１７が形成されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、図８に示したフリップチップパッケージのように、ボンディングワイヤではなく、ハンダなどのバンプにてシリコンチップ１１１とパッケージ基板１１２を接続するような場合、以下のような問題が生じる。
【００１０】
フリップチップパッケージでは、シリコンチップ１１１の外周近傍にバンプ１１３Ａが配置されるだけでなく、入出力回路１１６より内側でかつ入出力回路１１６から離れた位置にもバンプ１１３Ｂが配置される。このため、バンプ１１３Ｂに入力された信号を、入出力回路１１６に設けられたＥＳＤ保護回路を介して、シリコンチップ１１１の中央部付近に配置された機能モジュール１１７に入力することができない場合がある。
【００１１】
特に、機能モジュールとして、ＤＲＡＭやその他のメモリ、アナログＩＰ（Ａｎａｌｏｇ　Ｉｎｔｅｌｌｅｃｔｕａｌ　Ｐｒｏｐｅｒｔｙ）などを混載し、これらがそれぞれ独立した専用電源を持つような半導体チップでは、専用電源がＥＳＤ保護回路を介さずに入力された場合、ＥＳＤに対する耐性が弱くなるという問題がある。
【００１２】
そこでこの発明は、前記課題に鑑みてなされたものであり、半導体チップの外周近傍の入出力回路から距離的に離れた場所に入力用バンプが配置されていても、ＥＳＤに対する耐性を確保することができる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体装置は、半導体チップの外周近傍に形成された入出力回路と、前記半導体チップの前記入出力回路より中央側に形成された機能モジュールと、前記半導体チップの前記機能モジュール内に形成され、静電気放電による破壊から後段の回路を保護する静電気放電保護回路と、前記機能モジュール近傍の前記半導体チップの一方の主面上に配置され、前記静電気放電保護回路を介して前記機能モジュールに接続されたバンプとを具備することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。
【００１６】
図１は、第１の実施の形態のＥＳＤ保護回路を備えた半導体装置の構成を示す平面図である。
【００１７】
図１に示すように、半導体チップ１１の第１主面上には、バンプ１２が２次元に配置されている。半導体チップ１１の外周近傍には入出力回路１３が形成されている。この入出力回路１３は、ＥＳＤ保護回路を含む入出力バッファ、またはＥＳＤ保護回路を含む電源入力回路から構成されている。ＥＳＤ保護回路は、保護対象回路の前段に接続され、ＥＳＤから保護対象回路を保護する回路であり、言い換えると、静電気放電による破壊から後段の回路を保護する。バンプ１２は、例えばハンダ、Ａｕなどから形成されている。なお、図１はバンプ１２形成面側から見た図である。
【００１８】
さらに、入出力回路１３より内側、すなわち半導体チップ１１の中央部近傍の領域には、機能モジュール１４が形成されている。機能モジュール１４内には、ＥＳＤ保護回路１５が形成されている。ＥＳＤ保護回路１５は、前述と同様に、保護対象回路の前段に接続され、ＥＳＤから保護対象回路を保護する回路であり、言い換えると、静電気放電による破壊から後段の回路を保護する。このＥＳＤ保護回路１５は、例えばキャパシタなどから構成されている。機能モジュール１４は、所定の機能を有する回路であり、例えばＤＲＡＭやその他のメモリ、あるいはアナログＩＰ（Ａｎａｌｏｇ　Ｉｎｔｅｌｌｅｃｔｕａｌ　Ｐｒｏｐｅｒｔｙ）などから構成された回路である。
【００１９】
前記第１主面上に配列されたバンプ１２のうち、機能モジュール１４に接続されるバンプ１２Ａは、機能モジュール１４に近接する領域に配置されている。そして、バンプ１２Ａは、半導体チップ１１内の配線層１６Ａにより、機能モジュール１４内のＥＳＤ保護回路１５を介して、機能モジュール１４に接続されている。これにより、バンプ１２Ａから入力された電源電圧（あるいは信号）を、機能モジュール１４に内蔵されたＥＳＤ保護回路１５を介して機能モジュール１４に入力する。
【００２０】
このような構成を有する半導体装置では、機能モジュール１４近傍のバンプ１２Ａから、機能モジュール１４内に設けられたＥＳＤ保護回路１５を介して機能モジュール１４に電源電圧あるいは信号の入力を行うことにより、機能モジュール１４のＥＳＤに対する耐性を向上させることができる。さらに、半導体チップ１１の外周近傍に配置された入出力回路１３内のＥＳＤ保護回路を用いず、機能モジュール１４内のＥＳＤ保護回路１５を用いることにより、配線効率の悪化を防ぐことができる。
【００２１】
次に、この発明の第１の実施の形態の変形例の半導体装置について説明する。この変形例の半導体装置では、機能モジュールに接続されるバンプが、機能モジュールが形成された領域内の第１主面上に配置されている。前記バンプは、機能モジュール内のＥＳＤ保護回路を介して、機能モジュールに接続されている。その他の構成は、前記第１の実施の形態と同様である。
【００２２】
図２は、第１の実施の形態の変形例のＥＳＤ保護回路を備えた半導体装置の構成を示す平面図であり、バンプ１２形成面側から見た図である。
【００２３】
図２に示す半導体装置は、図１に示した半導体装置と同様に、以下のような構成を有している。半導体チップ１１の第１主面上には、バンプ１２が２次元に配置されている。半導体チップ１１の外周近傍には入出力回路１３が形成されている。
【００２４】
さらに、入出力回路１３より内側、すなわち半導体チップ１１の中央部近傍の領域には、機能モジュール１４が形成されている。機能モジュール１４内には、ＥＳＤ保護回路１５が形成されている。
【００２５】
前記第１主面上に配列されたバンプ１２のうち、機能モジュール１４に接続されるバンプ１２Ｂは、半導体チップ１１の第１主面上における、機能モジュール１４が形成された領域内に配置されている。そして、バンプ１２Ｂは、半導体チップ１１内の配線層１６Ｂにより、機能モジュール１４内のＥＳＤ保護回路１５を介して、機能モジュール１４に接続されている。これにより、バンプ１２Ｂから入力された電源電圧（あるいは信号）を、機能モジュール１４に内蔵されたＥＳＤ保護回路１５を介して機能モジュール１４に入力する。
【００２６】
このような構成を有する半導体装置では、機能モジュール１４が形成された領域上のバンプ１２Ｂから、機能モジュール１４内に設けられたＥＳＤ保護回路１５を介して機能モジュール１４に電源電圧あるいは信号の入力を行うことにより、機能モジュール１４のＥＳＤに対する耐性を向上させることができる。さらに、半導体チップ１１の外周近傍に配置された入出力回路１３内のＥＳＤ保護回路を用いず、機能モジュール１４内のＥＳＤ保護回路１５を用いることにより、配線効率の悪化を防ぐことができる。
【００２７】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。この第２の実施の形態では、機能モジュールの近傍にＥＳＤ保護回路が配置され、機能モジュールに接続されるバンプもこの機能モジュールの近傍に存在する場合を述べる。
【００２８】
図３は、第２の実施の形態のＥＳＤ保護回路を備えた半導体装置の構成を示す平面図である。
【００２９】
図３に示す半導体装置は、図１に示した半導体装置と同様に、以下のような構成を有している。半導体チップ１１の第１主面上には、バンプ１２が２次元に配置されている。半導体チップ１１の外周近傍には入出力回路１３が形成されている。なお、図３はバンプ１２形成面側から見た図である。
【００３０】
さらに、入出力回路１３より内側、すなわち半導体チップ１１の中央部近傍の領域には、機能モジュール１４が形成されている。機能モジュール１４に近接する領域には、ＥＳＤ保護回路１５が形成されている。
【００３１】
前記第１主面上に配列されたバンプ１２のうち、機能モジュール１４に接続されるバンプ１２Ｃは、半導体チップ１１の第１主面上における、機能モジュール１４に近接する領域に配置されている。そして、バンプ１２Ｃは、半導体チップ１１内の配線層１６Ｃにより、機能モジュール１４近傍のＥＳＤ保護回路１５を介して、機能モジュール１４に接続されている。これにより、バンプ１２Ｃから入力された電源電圧（あるいは信号）を、機能モジュール１４近傍のＥＳＤ保護回路１５を介して機能モジュール１４に入力する。
【００３２】
このような構成を有する半導体装置では、機能モジュール１４近傍のバンプ１２Ｃから、機能モジュール１４に近接して設けられたＥＳＤ保護回路１５を介して機能モジュール１４に電源電圧あるいは信号の入力を行うことにより、機能モジュール１４のＥＳＤに対する耐性を向上させることができる。さらに、半導体チップ１１の外周近傍に配置された入出力回路１３内のＥＳＤ保護回路を用いず、機能モジュール１４近傍のＥＳＤ保護回路１５を用いることにより、配線効率の悪化を防ぐことができる。
【００３３】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。この第３の実施の形態では、パッケージ基板上に半導体チップをフリップチップにより接続したフリップチップパッケージについて述べる。
【００３４】
図４（ａ）は、第３の実施の形態のフリップチップパッケージの構成を示す断面図である。
【００３５】
図４（ａ）に示すように、半導体チップ１１はパッケージ基板１７の第１主面上にバンプ１２により接続されている。この半導体チップ１１は、図３に示した半導体チップにおいて、ＥＳＤ保護回路１５が削除された構成を有している。半導体チップ１１に近接するパッケージ基板１７の第１主面上には、ＥＳＤ保護回路１５が形成されている。パッケージ基板１７における、第１主面に対向する第２主面上には、ボール１８が配列されている。パッケージ基板１７の第１主面上には、半導体チップ１１及びＥＳＤ保護回路１５を保護するために、これらを覆うキャップ材１９が形成されている。ボール１８はハンダなどから形成され、キャップ材１９はモールドあるいは金属などから形成されている。
【００３６】
図４（ｂ）は、図４（ａ）におけるＥＳＤ保護回路１５と、半導体チップ１１及びパッケージ基板１７の一部を含む断面の拡大図である。パッケージ基板１７は、多数の配線層１７Ａ、多数の絶縁層１７Ｂが積層された積層基板からなる。さらに、パッケージ基板１７内には、配線層１７Ａ間を接続するスルーホール１７Ｃが形成されている。
【００３７】
外部に接続されるボール１８は、パッケージ基板１７内の配線層１７Ａ及びスルーホール１７Ｃを介してＥＳＤ保護回路１５に接続されている。ＥＳＤ保護回路１５は、パッケージ基板１７内の配線層１７Ａを介してバンプ１２に接続され、このバンプ１２は半導体チップ１１内に形成された機能モジュール１４に接続されている。
【００３８】
このような構成を有する半導体装置では、半導体チップ１１の外周近傍に配置された入出力回路１３内のＥＳＤ保護回路を用いることなく、パッケージ基板１７の第１主面上の半導体チップ１１近傍にＥＳＤ保護回路１５を設け、ボール１８から半導体チップ１１近傍のＥＳＤ保護回路１５を介して、半導体チップ１１内の機能モジュール１４に電源電圧あるいは信号の入力を行うことにより、機能モジュール１４のＥＳＤに対する耐性を向上させることができる。
【００３９】
次に、この発明の第３の実施の形態の第１変形例の半導体装置について説明する。この第１変形例は、ＥＳＤ保護回路１５をパッケージ基板１７のボール形成面に設けたものであり、その他の構成は前記第３の実施の形態と同様である。
【００４０】
図５は、第３の実施の形態の第１変形例のフリップチップパッケージにおけるＥＳＤ保護回路１５と、半導体チップ１１及びパッケージ基板１７の一部を含む断面の拡大図である。
【００４１】
ＥＳＤ保護回路１５は、パッケージ基板１７の半導体チップ１１がフリップチップ接続される第１主面と対向する第２主面（ボール１８の形成面）上に形成されている。外部に接続されるボール１８は、パッケージ基板１７内の配線層１７Ａを介して、ボール形成面上のＥＳＤ保護回路１５に接続されている。ＥＳＤ保護回路１５は、パッケージ基板１７内の配線層１７Ａ及びスルーホール１７Ｃを介してバンプ１２に接続される。さらに、このバンプ１２は半導体チップ１１内に形成された機能モジュール１４に接続されている。
【００４２】
このような構成を有する半導体装置では、半導体チップ１１の外周近傍に配置された入出力回路１３内のＥＳＤ保護回路を用いることなく、外部端子接続用のボール形成面にＥＳＤ保護回路１５を設け、ボール１８からボール形成面上のＥＳＤ保護回路１５を介して、半導体チップ１１内の機能モジュール１４に電源電圧あるいは信号の入力を行うことにより、機能モジュール１４のＥＳＤに対する耐性を向上させることができる。
【００４３】
次に、この発明の第３の実施の形態の第２変形例の半導体装置について説明する。この第２変形例は、ＥＳＤ保護回路１５をパッケージ基板１７の内部に設けたものであり、その他の構成は前記第３の実施の形態と同様である。
【００４４】
図６は、第３の実施の形態の第２変形例のフリップチップパッケージにおけるＥＳＤ保護回路１５と、半導体チップ１１及びパッケージ基板１７の一部を含む断面の拡大図である。
【００４５】
ＥＳＤ保護回路１５は、パッケージ基板１７内部の積層された複数の絶縁層１７Ｂ内に形成されている。外部に接続されるボール１８は、パッケージ基板１７内の配線層１７Ａを介して、絶縁層１７Ｂ内のＥＳＤ保護回路１５に接続されている。ＥＳＤ保護回路１５は、パッケージ基板１７内の配線層１７Ａを介してバンプ１２に接続される。さらに、このバンプ１２は半導体チップ１１内に形成された機能モジュール１４に接続されている。
【００４６】
このような構成を有する半導体装置では、半導体チップ１１の外周近傍に配置された入出力回路１３内のＥＳＤ保護回路を用いることなく、パッケージ基板１７内部にＥＳＤ保護回路１５を設け、ボール１８からパッケージ基板１７内部のＥＳＤ保護回路１５を介して、半導体チップ１１内の機能モジュール１４に電源電圧あるいは信号の入力を行うことにより、機能モジュール１４のＥＳＤに対する耐性を向上させることができる。
【００４７】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００４８】
【発明の効果】
以上述べたようにこの発明によれば、半導体チップの外周近傍の入出力回路から距離的に離れた場所に入力用バンプが配置されていても、ＥＳＤに対する耐性を確保できる半導体装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＥＳＤ保護回路を備えた半導体装置の構成を示す平面図である。
【図２】前記第１の実施の形態の変形例のＥＳＤ保護回路を備えた半導体装置の構成を示す平面図である。
【図３】この発明の第２の実施の形態のＥＳＤ保護回路を備えた半導体装置の構成を示す平面図である。
【図４】（ａ）はこの発明の第３の実施の形態のフリップチップパッケージの構成を示す断面図であり、（ｂ）は前記フリップチップパッケージにおけるＥＳＤ保護回路と、半導体チップ及びパッケージ基板の一部を含む断面の拡大図である。
【図５】前記第３の実施の形態の第１変形例のフリップチップパッケージにおけるＥＳＤ保護回路と、半導体チップ及びパッケージ基板の一部を含む断面の拡大図である。
【図６】前記第３の実施の形態の第２変形例のフリップチップパッケージにおけるＥＳＤ保護回路と、半導体チップ及びパッケージ基板の一部を含む断面の拡大図である。
【図７】従来のボンディングワイヤで外部との接続を行う半導体装置の平面図である。
【図８】従来のバンプにて半導体チップとパッケージ基板との接続を行うフリップチップパッケージの断面図である。
【図９】前記フリップフロップパッケージにおけるシリコンチップの平面図である。
【符号の説明】
１１…半導体チップ
１２、１２Ａ、１２Ｂ、１２Ｃ…バンプ
１３…入出力回路
１４…機能モジュール
１５…ＥＳＤ保護回路
１６Ａ、１６Ｂ、１６Ｃ…配線層
１７…パッケージ基板
１７Ａ…配線層
１７Ｂ…絶縁層
１７Ｃ…スルーホール
１８…ボール
１９…キャップ材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004146524.tif 000008
【図７】
2004146524.tif 000009
【図８】
2004146524.tif 000010
【図９】
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