(57)【要約】【課題】外部に信号源を接続せずに、動画像をはじめとする様々なパターンの画像データを用いて信号処理回路の機能検証を行えるようにした集積回路を提供する。【解決手段】外部から入力される実画像データを処理する信号処理回路の機能を検証する集積回路において、入力同期信号に基づいて２次元アドレスを発生するアドレス発生手段１と、発生されたアドレスを用いてテスト画像データを生成するデータ出力手段２と、実画像データとテスト画像データとを切り換えて出力するセレクタ３と、セレクタから出力された画像データを処理する信号処理回路４とを一体的に構成する。【選択図】　　　　図１
2004032466.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される実画像データを処理する信号処理回路の機能を検証する集積回路において、同期信号に基づいて２次元のアドレスを発生する第１のアドレス発生手段と、発生されたアドレスに対応するテスト画像データを出力するデータ出力手段と、前記データ出力手段からのテスト画像データあるいは実画像データを選択的に出力するセレクタと、前記セレクタから出力された画像データを処理する信号処理回路とを一体的に構成したことを特徴とする集積回路。
【請求項２】
前記第１のアドレス生成手段は、前記テスト画像データの連続するフレームを識別するフレーム識別子を出力するフレーム計数手段を更に有することを特徴とする請求項１に係る集積回路。
【請求項３】
前記データ出力手段は、前記第１のアドレス発生手段から出力される２次元アドレスとフレーム識別子の少なくとも一方に対応するテスト画像データを所定の関数に基づいて算出することを特徴とする請求項２に係る集積回路。
【請求項４】
前記データ出力手段は、テスト画像データを格納するデータ記憶手段と、前記データ記憶手段に格納されたテスト画像データを取り出すためのアドレスを、前記第１のアドレス発生手段で発生した２次元アドレスとフレーム識別子の少なくとも一方を変数とする所定の関数に基づいて発生する第２のアドレス発生手段を有することを特徴とする請求項２に係る集積回路。
【請求項５】
前記第１のアドレス発生手段は、２次元のアドレスやフレーム識別子を自己生成することも可能に構成されていることを特徴とする請求項１〜４のいずれか１項に係る集積回路。
【請求項６】
前記データ出力手段は、現在設定されている前記所定の関数とは異なる関数を外部から設定することも可能に構成されていることを特徴とする請求項３に係る集積回路。
【請求項７】
前記第２のアドレス発生手段は、現在設定されている前記所定の関数とは異なる関数を外部から設定することも可能に構成されていることを特徴とする請求項４に係る集積回路。
【請求項８】
前記記憶手段は、外部からテスト画像データを書き込むことも可能に構成されていることを特徴とする請求項４に係る集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像などの２次元データを処理する信号処理回路の機能を検証する集積回路に関する。
【０００２】
【従来の技術】
一般に、集積回路の機能を検証するには、その集積回路に然るべき入力信号を与える信号源と出力信号を観測する観測装置を接続して動作させる必要があるが、集積回路をターゲット・システムに実装して評価すれば、信号源と観測装置を別途準備する必要もなく、確実な検証を行なうことができる。しかし、集積回路とターゲット・システムの開発は並行して行なわれることが多いため、集積回路を入手できた段階でターゲット・システムが完成していない可能性が高い。
【０００３】
また、集積回路の開発リスクを抑えるため、ＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ：回路の書き換え可能な大規模論理ＬＳＩ）などを用いて試作して機能を検証する場合もあるが、動作速度が遅いなどの問題が多く、ターゲット・システムに組み込むことは困難である。そのため、特開平５−３６２９９号公報に開示されているように、集積回路に簡単な信号源を組み込み、ターゲット・システムなしで集積回路の機能を検証できる方法も提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特開平５−３６２９９号公報に開示のものは、１Ｈメモリを含むデジタル画像信号の処理用集積回路のテスト手法に関するものなので、垂直方向に変化する画像データや動画像（複数の連続する画像）データを生成できないし、生成できる画像のパターンが限定されるため、複雑化する集積回路の機能を十分に検証することはできないという問題点がある。
【０００５】
本発明は、この問題点に着目してなされたもので、外部に信号源を接続せずに、動画像をはじめとした様々なパターンの画像データを用いた信号処理回路の機能検証を行なうことが可能な集積回路を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に係る発明は、外部から入力される実画像データを処理する信号処理回路の機能を検証する集積回路において、同期信号に基づいて２次元のアドレスを発生する第１のアドレス発生手段と、発生されたアドレスに対応するテスト画像データを出力するデータ出力手段と、前記データ出力手段からのテスト画像データあるいは実画像データを選択的に出力するセレクタと、前記セレクタから出力された画像データを処理する信号処理回路とを一体的に構成したことを特徴とするものである。
【０００７】
このように構成された集積回路においては、外部から入力される実画像データを処理する信号処理回路の機能を検証する一体的構成の集積回路において、第１のアドレス発生手段で発生されたアドレスに対応して生成されたテスト画像データを実画像データと選択的にセレクタから出力させるようにしているので、外部に信号源を接続せずに動画像をはじめとする様々なパターンの画像データを用いて、信号処理回路の機能を検証することができる。
【０００８】
請求項２に係る発明は、請求項１に係る集積回路において、前記第１のアドレス生成手段は、前記テスト画像データの連続するフレームを識別するフレーム識別子を出力するフレーム計数手段を更に有することを特徴とするものである。
【０００９】
このように構成された集積回路においては、テスト画像データの連続するフレームを識別する識別子を出力することができ、フレーム間でテスト画像データ（動画像データ）を生成するための指標とすることができる。
【００１０】
請求項３に係る発明は、請求項２に係る集積回路において、前記データ出力手段は、前記第１のアドレス発生手段から出力される２次元アドレスとフレーム識別子の少なくとも一方に対応するテスト画像データを所定の関数に基づいて算出することを特徴とするものである。
【００１１】
このように構成された集積回路においては、２次元アドレスとフレーム識別子の少なくとも一方に対応するテスト画像データを所定の関数に基づいて算出するようにしているので、テスト画像データを、フレーム内、あるいはフレーム間で変化させることができる。
【００１２】
請求項４に係る発明は、請求項２に係る集積回路において、前記データ出力手段は、テスト画像データを格納するデータ記憶手段と、前記データ記憶手段に格納されたテスト画像データを取り出すためのアドレスを、前記第１のアドレス発生手段で発生した２次元アドレスとフレーム識別子の少なくとも一方を変数とする所定の関数に基づいて発生する第２のアドレス発生手段を有することを特徴とするものである。
【００１３】
このように構成された集積回路においては、データ記憶手段に格納されたテスト画像データを取り出すためのアドレスを、第１のアドレス発生手段で発生した２次元アドレスとフレーム識別子の少なくとも一方を変数とする所定の関数に基づいて発生するようにしているので、データ記憶手段に格納された所望のテスト画像データを、フレーム内、あるいはフレーム間で繰り返して表示させることが容易に行え、複雑なパターンをもつテスト画像も容易に扱うことができる。
【００１４】
請求項５に係る発明は、請求項１〜４のいずれか１項に係る集積回路において、前記第１のアドレス発生手段は、２次元のアドレスやフレーム識別子を自己生成することも可能に構成されていることを特徴とするものである。
【００１５】
このように構成された集積回路においては、第１のアドレス発生手段に同期信号が入力されない場合や、入力された同期信号を使用したくない場合に、２次元アドレスとフレーム識別子を自己生成することができる。
【００１６】
請求項６に係る発明は、請求項３に係る集積回路において、前記データ出力手段は、現在設定されている前記所定の関数とは異なる関数を外部から設定することも可能に構成されていることを特徴とするものである。
【００１７】
このように構成された集積回路においては、所定の関数とは異なる関数を外部から設定することにより、種々のテスト画像を生成し、使用することが可能となる。
【００１８】
請求項７に係る発明は、請求項４に係る集積回路において、前記第２のアドレス発生手段は、現在設定されている前記所定の関数とは異なる関数を外部から設定することも可能に構成されていることを特徴とするものである。
【００１９】
このように構成された集積回路においては、所定の関数とは異なる関数を外部から設定することにより、種々のテスト画像を生成し、使用することが可能となる。
【００２０】
請求項８に係る発明は、請求項４に係る集積回路において、前記記憶手段は、外部からテスト画像データを書き込むことも可能に構成されていることを特徴とするものである。
【００２１】
このように構成された集積回路においては、外部から所望のテスト画像データを書き込むことができ、動画像をはじめ様々なパターンのテスト画像を出力させ、後段の信号処理回路の機能を効率的に検証することが可能となる。
【００２２】
【発明の実施の形態】
次に、図面を参照して本発明に係る集積回路の実施の形態を説明する。図１は、本発明の第１の実施の形態に係る集積回路の基本的な構成を示すブロック構成図であり、この実施の形態は、請求項１〜３及び請求項５，６に係る発明に対応するものである。この実施の形態に係る集積回路は、アドレス発生手段１と、データ出力手段２と、セレクタ回路３とを備えている。そして、セレクタ３より出力された信号は、一体的に構成されている後段の信号処理回路４へ入力されるようになっている。
【００２３】
次に、図１に示した本実施の形態に係る集積回路の機能の概要について説明する。アドレス発生手段１は、入力される同期信号（水平同期信号及び垂直同期信号）から、２次元アドレスを発生して出力する機能を有している。ここで２次元アドレスとは、水平アドレスと垂直アドレスを示す。また、このアドレス発生手段１は、テスト画像データの連続するフレームを識別する、フレーム識別子を出力する必要がある場合には、フレーム識別子も出力する機能を有する。
【００２４】
アドレス発生手段１より出力された２次元アドレスは、データ出力手段２に入力される。データ出力手段２は、２次元アドレスとフレーム識別子の少なくとも一方を用いて、テスト画像データを生成する機能を有する。セレクタ３は、実画像データと、テスト画像データを切り換えて出力する機能を持つ。セレクタ３より出力された信号は、後段の信号処理回路４へ入力される。
【００２５】
次に、アドレス発生手段１の構成について説明する。図２は、アドレス発生手段１の構成例を示すブロック図である。図２に示すように、このアドレス発生手段１は、水平カウンタ１１と垂直カウンタ１２とフレームカウンタ１３とで構成されている。また、水平カウンタ１１の構成例を図３に、垂直カウンタ１２の構成例を図４に、フレームカウンタ１３の構成例を図５に示す。
【００２６】
まず、水平カウンタ１１の構成について説明する。水平カウンタ１１は、図３に示すように、微分回路１１ａと、カウンタ１１ｂとで構成され、水平アドレスを出力する機能を有するものである。微分回路１１ａには、水平同期信号が入力され、水平同期信号のエッジからアドレスの起点を示す信号を生成するようになっている。
【００２７】
カウンタ１１ｂは、入力端子として、ＣＬＫ端子と、ＣＬＲ端子と、ＲＳＴ端子を有し、ＣＬＫ端子には、各画素に同期したクロック信号が、ＣＬＲ端子には、微分回路１１ａからの出力信号が、ＲＳＴ端子には、集積回路を初期化するための非同期リセット信号が入力される。このカウンタ１１ｂは、ＣＬＫ端子にクロック信号が入力されるたびに、１ずつカウントアップした信号を出力すると共に、微分回路１１ａからの出力信号がＣＬＲ端子に入力されるたびに、すなわち、作成するテスト画像の１ラインに相当する期間毎に、０にクリアされた信号を出力する。したがって、カウンタ１１ｂの出力が水平アドレスに相当するものとなる。
【００２８】
次に、垂直カウンタ１２の構成について説明する。垂直カウンタ１２は、図４に示すように、微分回路１２ａと、カウンタ１２ｂとで構成され、垂直アドレスを出力する機能を有するものである。微分回路１２ａには、垂直同期信号が入力され、垂直同期信号のエッジからアドレスの起点を示す信号を生成するようになっている。
【００２９】
カウンタ１２ｂのＣＬＫ端子には水平同期信号が、ＣＬＲ端子には、微分回路１２ａからの出力信号が、ＲＳＴ端子には非同期リセット信号がそれぞれ入力される。カウンタ１２ｂは、テスト画像の１ラインに相当する期間毎にカウントアップした信号を出力すると共に、１フレーム毎に０にクリアされた信号を出力する。したがって、カウンタ１２ｂの出力が垂直アドレスに相当するものとなる。
【００３０】
また、フレームカウンタ１３は、図５に示すように、カウンタ１３ｂと、クリア信号生成回路１３ａと、フレーム識別子生成回路１３ｃとで構成され、フレーム識別子を出力する機能を有するものである。そして、クリア信号生成回路１３ａは、ユーザが設定したカウンタ１３ｂの最大カウント量を基にカウンタ１３ｂの出力を監視し、カウンタ１３ｂの出力が、前記最大カウント量に達したら、カウンタ１３ｂをクリアする信号を出力する回路である。
【００３１】
カウンタ１３ｂのＣＬＫ端子には垂直同期信号が、ＣＬＲ端子にはクリア信号生成回路１３ａの出力が、ＲＳＴ端子には集積回路を初期化するための非同期リセット信号が入力される。カウンタ１３ｂは、テスト画像の１フレームに相当する期間毎に出力がカウントアップされた信号を出力すると共に、カウンタの最大値に達したら、０にリセットされた信号を出力する。フレーム識別子生成回路１３ｃは、カウンタ１３ｂの出力から、画像データの連続するフレームを識別するフレーム識別子を生成し出力する。
【００３２】
なお、アドレス発生手段１は、同期信号が入力されない場合や、入力された同期信号を使用したくない場合に、２次元アドレスとフレーム識別子を自己生成する機能を有するようにしてもよい。
【００３３】
次に、データ出力手段２について説明する。データ出力手段２は、アドレス発生手段１から入力される２次元アドレスとフレーム識別子の少なくとも一方を用いて、テスト画像データを所定の関数に基づいて生成する機能を持つものである。図６は、データ出力手段２から出力されるテスト画像の一例として、メッシュ、クロス、ステップ状の画像を示している。
【００３４】
次に、データ出力手段２の具体例として、メッシュ画像データ出力手段と、ステップ画像データ出力手段について説明する。まず、メッシュ画像データ出力手段について説明する。図７は、メッシュ画像データ出力手段の一例を示すブロック図である。この構成例では、メッシュ画像データ出力手段は、水平画像データ生成回路２１と垂直画像データ生成回路２２と、画像データ選択回路２３とで構成されている。図中、ＡＤＲＳ＿Ｈ，ＦＩＤ，ＡＤＲＳ＿Ｖは、本構成例に係るメッシュ画像データ生成手段に与えられるパラメータであり、それぞれについては、メッシュ画像のパラメータを示す図８でも示すように、ＡＤＲＳ＿Ｈは水平方向のアドレス、ＡＤＲＳ＿Ｖは垂直方向のアドレス、ＦＩＤはフレーム識別子である。そして、水平方向アドレスＡＤＲＳ＿Ｈは水平画像データ生成回路２１に、垂直方向アドレスＡＤＲＳ＿Ｖは垂直画像データ生成回路２２に、フレーム識別子ＦＩＤは水平及び垂直方向アドレス生成回路２１，２２へそれぞれ入力されるようになっている。
【００３５】
図８において、原点（０，０）は画像の左上の点、ｗｈ１，ｗｈ２，ｗｖ１，ｗｖ２はメッシュ画像における図に示す線の幅と定義する。また、図８における▲１▼部分（黒い部分）の画素値をｃｏｌｏｒ１，図における▲２▼部分（白い部分）の画素値をｃｏｌｏｒ２と定義する。また、テスト画像の水平画素数をｃｏｌｕｍｎｓ　，テスト画像の垂直画素数のｒｏｗｓと定義する。
【００３６】
図９は、水平画像データ生成回路２１の構成例を示すブロック図である。図９において、水平画像データ生成回路２１は、セレクタ２１ｂと画素値制御信号発生回路２１ａとで構成される。画素値制御信号発生回路２１ａは、メッシュ画像の画素値がｃｏｌｏｒ１からｃｏｌｏｒ２，又は、ｃｏｌｏｒ２からｃｏｌｏｒ１へ変化する予め設定されたアドレス（以下ｃｏｍａｄｄと定義する）と、ＡＤＲＳ＿Ｈ（入力ＩＮ１）とＦＩＤ（入力ＩＮ２）を加算した値（ＡＤＲＳ＿Ｈ＋ＦＩＤとする）　とを比較し、ＡＤＲＳ＿Ｈ＋ＦＩＤがｃｏｍａｄｄに達したら、セレクタ２１ｂから１画素前のアドレスの画素値と異なる画素値が出力されるように、セレクタ２１ｂを制御する制御信号（以下ｃｔｒｌｃｏｌｏｒ　と定義する）　をセレクタ２１ｂに出力し、次のｃｏｍａｄｄを設定する。ｃｏｍａｄｄにＡＤＲＳ＿Ｈ＋ＦＩＤが達するまでは、ｃｔｒｌｃｏｌｏｒ　，ｃｏｍａｄｄとも１画素前のアドレスと同じ値を保持している。
【００３７】
図１０は、画素値制御信号発生回路２１ａの動作を説明したフローチャートである。ここで、入力ＩＮ１には、ＡＤＲＳ＿Ｈが、入力ＩＮ２にはＦＩＤが入力される。まず、ステップＳ１で、ＡＤＲＳ＿Ｈ（ＩＮ１）＝０のときは、ｃｏｍａｄｄをｗｈ１に設定する（ステップＳ２）。続いてステップＳ３で、ＡＤＲＳ＿Ｈ（ＩＮ１）とＦＩＤ（ＩＮ２）との加算を実行する。この演算では、アドレスとフレーム識別子を加算している。フレーム識別子が連続するフレーム毎にΔだけ増加すると定義すると、連続するフレーム毎にアドレスもΔ増加するため、１　フレーム前の画像と比べ、Δアドレス加算したアドレスに同じ画素値が出力される。したがって、動画と同様に、連続するフレーム毎に、Δアドレスだけ異なる画像を出力することが可能となる。この加算結果をｆＩＮと定義する。
【００３８】
次に、ステップＳ４でｆＩＮとテスト画像の水平画素数ｃｏｌｕｍｎｓ　の剰余を算出する。この結果をＩＮと定義する。本剰余演算は、ＩＮが常にｃｏｌｕｍｎｓ　より小さい値となるように設けたものである。次に、ステップＳ５以降の動作でｃｔｒｌｃｏｌｏｒ　と、ｃｏｍａｄｄの値を再設定するが、この再設定の値はＩＮとｃｔｒｌｃｏｌｏｒ　の状態により異なる。ＩＮ及びｃｔｒｌｃｏｌｏｒ　とｃｏｍａｄｄの値の関係を表１に示す。
【００３９】
【表１】
2004032466.tif 000003
【００４０】
この表１に従って、ステップＳ５からステップＳ１１までの処理が実行される。セレクタ２１ｂには、入力ＩＮ１としてｃｏｌｏｒ１が、入力ＩＮ２　としてｃｏｌｏｒ２が入力されており、画素値制御信号発生回路２１ａからの出力ｃｔｒｌｃｏｌｏｒ　に基づき、２つの入力のうちのどちらか一方を、ｏｕｔｈとして出力する。ここでは、　ｃｔｒｌｃｏｌｏｒ＝黒のときは、セレクタ２１ｂのＩＮ１が選択され、　ｃｔｒｌｃｏｌｏｒ＝白のときは、セレクタ２１ｂのＩＮ２が選択される。
【００４１】
図１１は、水平画像データ生成回路２１からの出力ｏｕｔｈにより生成された画像である。このように、水平画像データ生成回路２１では、垂直の縞模様がある画像が出力される。
【００４２】
図１２は、垂直画像データ生成回路２２の構成例を示すブロック図である。垂直画像データ生成回路２２は、水平画像データ生成回路２１と同様な構成から成り、画素値制御信号発生回路２２ａと、セレクタ２２ｂとで構成されている。垂直画像データ生成回路２２は、水平画像データ生成回路２１と同じ動作をする。パラメータは、ｖ方向のパラメータを使用するので、ｃｏｌｕｍｎｓ　はｒｏｗｓに、ｗｈ１はｗｖ１に、ｗｈ２はｗｖ２に、ｈはｖに、ｏｕｔｈがｏｕｔｖとなる。図１３は、垂直画像データ生成回路２２からの出力ｏｕｔｖにより生成される画像である。このように垂直画像データ生成回路２２では、水平の縞模様がある画像が出力される。
【００４３】
次に、画像データ選択回路２３について説明する。図１４は、画像データ選択回路２３に対する入出力信号を示している。この画像データ選択回路２３には、水平画像データ生成回路２１の出力ｏｕｔｈと、垂直画像データ生成回路２２の出力ｏｕｔｖが入力される。また、画像データ選択回路２３の出力を、ｏｕｔｄａｔａ　と定義する。画像データ選択回路２３は、表２に示すように、ｏｕｔｈとｏｕｔｖの両方の入力端子に、ｃｏｌｏｒ１が入力された場合は、ｃｏｌｏｒ１をｏｕｔｄａｔａ　として出力し、一方がｃｏｌｏｒ１で他方がｃｏｌｏｒ２、又はｏｕｔｈとｏｕｔｖの両方の入力端子にｃｏｌｏｒ２が入力された場合は、ｃｏｌｏｒ２をｏｕｔｄａｔａ　として出力する。この結果、図８に示したメッュの画像が生成される。
【００４４】
【表２】
2004032466.tif 000004
【００４５】
図８では、黒の画素値をｃｏｌｏｒ１、白の画素値をｃｏｌｏｒ２と定義したが、ｃｏｌｏｒ１とｃｏｌｏｒ２の明るさと色は、任意の値に設定することも可能である。
【００４６】
次に、ステップ画像データ出力手段について説明する。ステップ画像は、以下に示す（数１）で表すことができる。
【００４７】
【数１】
2004032466.tif 000005
【００４８】
ここで、％は剰余演算子、ｋｈ，ｋｖ，ｃ，ｎ，ｍは外部より与えるパラメータ、ｆｌｏｏｒ（Ａ）はＡの小数点以下を切り捨てる演算を行う関数である。
【００４９】
（数１）で示す式に従うことにより、水平方向に画素値が変化するステップ画像と、垂直方向に画素値が変化するステップ画像と、水平と垂直方向に画素値が変化するステップ画像を出力することができる。まず、水平方向に画素値が変化するステップ画像は、（数１）の右辺の第１項の（数２）で示される式に従って、作成される。
【００５０】
【数２】
2004032466.tif 000006
【００５１】
次に、（数２）の内容について説明する。ＡＤＲＳ＿Ｈ＋ＦＩＤでは、アドレスとフレーム識別子を加算している。フレーム識別子が連続するフレーム毎にΔだけ増加するとものとすると、連続するフレーム毎にアドレスもΔ増加するため、１　フレーム前の画像と比べΔアドレス加算したアドレスに同じ画素値が出力される。したがって、動画と同様に、連続するフレーム毎に、Δアドレスだけ異なる画像を出力することが可能となる。
【００５２】
次に（ＡＤＲＳ＿Ｈ＋ＦＩＤ）％　ｃｏｌｕｍｎｓを実施している。本剰余演算は、ＡＤＲＳ＿Ｈ＋ＦＩＤが、常にｃｏｌｕｍｎｓ　より小さい値となるように設けたものである。
【００５３】
次に、（数２）の次式（数３）で示す項について説明する。
【００５４】
【数３】
2004032466.tif 000007
【００５５】
この項では、（ＡＤＲＳ＿Ｈ＋ＦＩＤ）％　ｃｏｌｕｍｎｓを２ｎ　で割り、商の小数点以下を切り捨てている。この後、２ｎ　倍している。これにより、（ＡＤＲＳ＿Ｈ＋ＦＩＤ）％　ｃｏｌｕｍｎｓの値を２進数で考えた場合に、下位ｎビットを０に置き換えている。例えば、ｎ＝２の場合に、
（ＡＤＲＳ＿Ｈ＋ＦＩＤ）％　ｃｏｌｕｍｎｓ＝０，１，２，３，４，５，６，・・・が入力されると、
上記（数３）で示す項の値は、０，０，０，０，４，４，・・・となる。この結果、ｎ＝２の場合は、４画素毎に、上記（数３）に示す項の値が４増加する。これは、ステップ幅４のステップ画像が作成可能であることを意味する。したがって、上記（数３）に示す項で、ステップ画像を生成することが可能となる。また、ステップ幅は、０に置き換えた下位のｎビットで決まるので、ステップ幅＝２ｎ　となる。
【００５６】
更に、（数２）では、上記結果をｋｈ倍している。これは、隣り合うステップ毎の画素値変化量を変えるために実施している。例えば、ステップ幅が１のときは、ｋｈがステップ毎の画素値変化量となる。ステップ幅が４の場合は、入力が４毎に変わるので、４×ｋｈがステップ毎の画素値変化量となる。同様に考えると、ステップ幅が２ｎ　の場合、画素値の水平方向変化量は、ｋｈ×２ｎ　となる。
【００５７】
垂直方向に画素値が変化するステップ画像は、上記（数１）の右辺の第２項の（数４）で示される式に従って作成される。
【００５８】
【数４】
2004032466.tif 000008
【００５９】
この（数４）に示す項によれば、（数２）と同様な理由で垂直方向ステップ画像を生成することができる。（数１）における右辺第３項のｃは、オフセット量であり、（数２）、（数４）にオフセット量を加算するときに用いる。
【００６０】
ステップ画像を実現するステップ画像データ生成回路のパラメータについてまとめて示すと、以下のようになる。すなわち、水平方向に画素値が変化するステップ画像ではｋｖ＝０とし、目的とするステップ幅、ステップ毎の画素値変化量に応じてｎとｋｈを設定する。一方、垂直方向に画素値が変化するステップ画像では、ｋｈ＝０とし、目的とするステップ幅、ステップ毎の画素値変化量に応じてｍとｋｖを設定する。水平と垂直方向に画素値が変化するステップ画像では、目的とするステップ幅、水平方向画素値変化量、垂直方向画素値変化量に応じて、ｋｈとｋｖとｎとｍを設定する。
【００６１】
図１５は、上記（数１）に示す機能を実現するステップ画像データ生成回路の構成例を示すブロック図である。このステップ画像データ生成回路は、加算器３１，３２と、剰余回路３３，３４と、下位ｎビット切り捨て回路３５，３６と、乗算器３７，３８，３９，４０と加算器４１とで構成されている。このステップ画像データ生成回路は、上記（数１）に示す機能を順に回路で実現するように構成したものである。以上の結果、図１５に示すステップ画像データ生成回路を用いることで、ステップ画像ｏｕｔｌｉｎを生成することができる。
【００６２】
また、図１５に示すステップ画像データ生成回路では、ｋｈ，ｋｖ，ｎ，ｍ，ｃの値により、
全画素同位置画素値の画像（ｋｖ＝ｋｈ＝０）
水平方向の画素毎に、画素値がリニアに変化する画像（ｋｖ＝ｍ＝０）
垂直方向の画素毎に、画素値がリニアに変化する画像（ｋｈ＝ｎ＝０）
等の画像も作成することができる。
【００６３】
なお、データ出力手段２は、パラメータを外部より与え、テスト画像の明るさや線の位置、テスト画像の種類等を変更するように構成してもよい。この構成例を図１６に示す。図１６は、ステップ画像データ生成手段５１と、メッシュ画像データ生成手段５２を用意しておき、パラメータとして両手段を切り換える切換え信号をセレクタ５３に与え、セレクタ５３で両者の出力の切り換えを行う。このような構成にすれば、複数のテスト画像を外部よりパラメータを与えることで、使用することが可能となる。もちろん、ステップ画像データ生成手段、メッシュ画像データ生成手段に限らず、その他の画像データ生成手段でも同様な構成にすることが可能である。また、これまでの説明ではＦＩＤという変数（　フレーム識別子）　を使用したが、静止画であれば、フレームの概念は必要ない。この場合は、ＦＩＤ＝０とおけばよい。
【００６４】
図１に戻り、セレクタ３について説明する。セレクタ３は、実画像データとテスト画像データとの切り換えを行う。この切り換えの制御は、セレクタ３を制御する図示しない信号で行われる。後段の信号処理回路４で実画像データを使用する場合は、実画像データが出力されるように制御信号を設定し、後段の信号処理回路４でテスト画像データを使用する場合は、テスト画像データが出力となるように制御信号を設定する。
【００６５】
以上、この第１の実施の形態によれば、同期信号に基づいて２次元のアドレス及び連続するフレームを識別するフレーム識別子を発生するアドレス発生手段１と、発生されたアドレスに対応するテスト画像データを出力するデータ出力手段２と、後段の信号処理回路４に対して前記データ出力手段２からのテスト画像データあるいは前記実画像データを選択的に出力するセレクタ３とを一体的にし、外部よりパラメータを制御することで、データ出力手段２より、動画像をはじめとした様々なパターンの画像データを出力させ、同じく一体的に構成された後段の信号処理回路４の機能の検証が可能となる。
【００６６】
次に、第２の実施の形態について説明する。この実施の形態は、請求項４及び請求項７，８に係る発明に対応するものである。図１７は、本発明の第２の実施の形態を示すブロック構成図である。図１７において、第１のアドレス発生手段１は、外部より入力もしくは自己生成した同期信号（水平同期信号及び垂直同期信号）から、２次元アドレスを発生して出力する。また、必要に応じて連続する画像を識別できるフレーム識別子を発生して出力する。
【００６７】
データ出力手段２は、テスト画像データを格納するデータ記憶手段２０２　と、第２のアドレス発生手段２０１　とで構成され、第２のアドレス発生手段２０１　は、第１のアドレス発生手段１から出力される２次元アドレスとフレーム識別子に基づき、データ記憶手段２０２　に格納されたテスト画像データを読み出すためのアドレスを発生する。
【００６８】
データ記憶手段２０２　は、外部から任意のデータを書き込める機能を有し、また後段の信号処理回路４の機能を検証するのに最低限必要な容量を持つ。例えば、３×３の空間フィルターの機能を検証するには、少なくとも９個のデータを格納できる容量があればよい。セレクタ３は、テストモードに基づき、外部から入力する実画像データと、データ出力手段２から出力されるテスト画像データを選択的に出力する。
【００６９】
次に、第２の実施の形態の動作について説明する。まず、外部よりデータ記憶手段２０２　にテスト画像データを書き込む。但し、初期状態でデータ記憶手段２０２に所望のテスト画像データが書き込まれている場合は、書き込む必要はない。第１のアドレス発生手段１は、外部より印加される同期信号に基づいて、２次元アドレス及びフレーム識別子を生成する。同期信号が印加されない場合や外部から印加される同期信号を使用したくない場合は、自己生成した同期信号に基づき２次元アドレス及びフレーム識別子を生成する。
【００７０】
第２のアドレス発生手段２０１　は、第１のアドレス発生手段１より出力される２次元アドレス及びフレーム識別子を変数とした所定の関数（以下、読み出しアドレス生成関数と呼ぶ）を用いて、データ記憶手段２０２　に格納されたテスト画像データを読み出すためのアドレスを生成する。例えば、
読み出し水平アドレス：ＲＡＤ＿Ｈ
読み出し垂直アドレス：ＲＡＤ＿Ｖ
第１のアドレス発生手段１０１　より出力される水平アドレス：ＡＤＲＳ＿Ｈ
第１のアドレス発生手段１０１　より出力される垂直アドレス：ＡＤＲＳ＿Ｖ
として、読み出しアドレス生成関数を、
ＲＡＤ＿Ｈ＝ＡＤＲＳ＿Ｈ
ＲＡＤ＿Ｖ＝ＡＤＲＳ＿Ｖ
とすると、ＡＤＲＳ＿Ｈ及びＡＤＲＳ＿Ｖと、データ記憶手段２０２　から読み出されたテスト画像データの関係は、図１８のようになる。
【００７１】
また、同様に読み出しアドレス生成関数を、
ＲＡＤ＿Ｈ＝（ＡＤＲＳ＿Ｈ％データ記憶手段２０２　に格納されたテスト画像データの幅）
ＲＡＤ＿Ｖ＝（ＡＤＲＳ＿Ｖ％データ記憶手段２０２　に格納されたテスト画像データの高さ）
とすると、ＡＤＲＳ＿Ｈ及びＡＤＲＳ＿Ｖと、データ記憶手段２０２　から読み出されたテスト画像データの関係は、図１９のようになる。ここで、（Ａ％Ｂ）はＡとＢの剰余を示す。
【００７２】
また、同様に読み出しアドレス生成関数を、
ＲＡＤ＿Ｈ＝ＡＤＲＳ＿Ｈ−α
ＲＡＤ＿Ｖ＝ＡＤＲＳ＿Ｖ−β
とすると、ＡＤＲＳ＿Ｈ及びＡＤＲＳ＿Ｖと、データ記憶手段２０２　から読み出されたテスト画像データの関係は、図２０のようになる。
【００７３】
また、同様に読み出しアドレス生成関数を、
ＲＡＤ＿Ｈ＝ＡＤＲＳ＿Ｖ−フレーム識別子
ＲＡＤ＿Ｖ＝ＡＤＲＳ＿Ｈ−フレーム識別子
とすると、フレーム識別子＝ｎの場合、ＡＤＲＳ＿Ｈ及びＡＤＲＳ＿Ｖと、データ記憶手段２０２　から読み出されたテスト画像データの関係は、図２１のようになる。
【００７４】
ここで、第１のアドレス発生手段１において、フレーム識別子を連続するフレームごとにΔずつ増加させるようにすると、次のフレームでのＡＤＲＳ＿Ｈ及びＡＤＲＳ＿Ｖと、データ記憶手段２０２　から読み出されたテスト画像データの関係は、図２２のようになり、データ出力手段２からは、動画像データと同様に連続するフレーム毎に少しずつ異なるテスト画像データが出力されることになる。データ出力手段２から出力されたテスト画像データは、セレクタ３において実画像データと切り換えられて後段の信号処理回路４に出力される。
【００７５】
図２３は、第２のアドレス発生手段２０１　の読み出し水平アドレスを出力する部分の構成例を示すブロック図である。なお、読み出し垂直アドレスを出力する部分に関しても同様なので、その説明は省略する。図２３において、
ＲＡＤ＿Ｈ　：読み出し水平アドレス
ＡＤＲＳ＿Ｈ：第１のアドレス発生手段１より出力される水平アドレス
ＦＩＤ　　　：第１のアドレス発生手段１より出力されるフレーム識別子
Ｐ１〜Ｐ３　：読み出しアドレス生成関数の制御パラメータ
を示している。
【００７６】
次に、図２３に示す第２のアドレス発生手段（水平アドレス出力部）の動作について説明する。加算器２０１−１は、ＡＤＲＳ＿Ｈと制御パラメータＰ１を加算して出力する。剰余回路２０１−２は、加算器２０１−１の出力と制御パラメータＰ２の剰余を出力する。一方、補数化回路２０１−４は、制御パラメータＰ３に基づき、ＦＩＤもしくはＦＩＤの補数もしくは０を選択的に出力する。最後に、加算器２０１−３は、剰余回路２０１−２の出力と補数化回路２０１−４の出力を加算し、最終的な読み出しアドレスとして出力する。
【００７７】
ここで、制御パラメータにとしては、例えば、図１９に示した例では、
Ｐ１：０
Ｐ２：データ記憶手段２０２　に格納されたテスト画像データの幅
Ｐ３：０を出力
を設定する。また、図２１及び図２２に示した例では、
Ｐ１：０
Ｐ２：１
Ｐ３：ＦＩＤの補数を出力
を設定する。
【００７８】
以上のように、本発明の第２の実施の形態によれば、データ出力手段２を、後段の信号処理回路４を検証するのに必要なテスト画像データを格納するデータ記憶手段２０２　と、第１のアドレス発生手段１で発生した２次元アドレスとフレーム識別子の少なくとも一方を変数とする所定の関数に基づいて、データ記憶手段２０２　に格納されたテスト画像データを取り出すためのアドレスを発生する第２のアドレス発生手段２０１　とで構成し、更に、データ記憶手段２０２　を外部から所望のテスト画像データを書き込めるようにし、第２のアドレス発生手段２０１　を外部から関数を設定できるようにすることで、動画像をはじめとした様々なパターンのテスト画像データを出力させ、後段の信号処理回路４の機能を検証することを可能とするものである。
【００７９】
【発明の効果】
以上、実施の形態に基づいて説明したように、本発明によれば、外部に信号源を接続せずに、動画像をはじめとした様々なパターンの画像データを用いて、信号処理回路の機能検証を行なうことが可能な集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る集積回路の第１の実施の形態を示すブロック構成図である。
【図２】図１に示した第１の実施の形態におけるアドレス発生手段の構成例を示すブロック図である。
【図３】図２に示したアドレス発生手段における水平カウンタの構成例を示すブロック図である。
【図４】図２に示したアドレス発生手段における垂直カウンタの構成例を示すブロック図である。
【図５】図２に示したアドレス発生手段におけるフレームカウンタの構成例を示すブロック図である。
【図６】図１に示した第１の実施の形態のデータ出力手段から出力されるテスト画像のパターン例を示す図である。
【図７】図１に示した第１の実施の形態におけるデータ出力手段の一例のメッシュ画像データ出力手段の構成例を示すブロック図である。
【図８】データ出力手段から出力されるメッシュ画像のパラメータを示す説明図である。
【図９】図７に示したデータ出力手段における水平画像データ生成回路の構成例を示すブロック図である。
【図１０】図９に示した水平画像データ生成回路における画素値制御信号発生回路の動作を説明するためのフローチャートである。
【図１１】図７に示したデータ出力手段における水平画像データ生成回路の出力例を示す図である。
【図１２】図７に示したデータ出力手段における垂直画像データ生成回路の構成例を示すブロック図である。
【図１３】図７に示したデータ出力手段における垂直画像データ生成回路の出力例を示す図である。
【図１４】図７に示したデータ出力手段における画像データ選択回路の入出力信号を示す図である。
【図１５】ステップ画像データを生成するための回路構成を示すブロック図である。
【図１６】ステップ及びメッシュ画像データ生成手段の切り換え構成を示すブロック図である。
【図１７】本発明の第２の実施の形態を示すブロック構成図である。
【図１８】図１７に示した第２の実施の形態において、第１のアドレス発生手段より出力される水平及び垂直アドレスとデータ記憶手段から読み出されたテスト画像データの関係の一例を示す図である。
【図１９】図１７に示した第２の実施の形態において、第１のアドレス発生手段より出力される水平及び垂直アドレスとデータ記憶手段から読み出されたテスト画像データの関係の他の例を示す図である。
【図２０】図１７に示した第２の実施の形態において、第１のアドレス発生手段より出力される水平及び垂直アドレスとデータ記憶手段から読み出されたテスト画像データの関係の更に他の例を示す図である。
【図２１】図１７に示した第２の実施の形態において、第１のアドレス発生手段より出力される水平及び垂直アドレスとデータ記憶手段から読み出されたテスト画像データの関係の更に他の例を示す図である。
【図２２】図１７に示した第２の実施の形態において、第１のアドレス発生手段より出力される水平及び垂直アドレスとデータ記憶手段から読み出されたテスト画像データの関係の更に他の例を示す図である。
【図２３】図１７に示した第２の実施の形態における第２のアドレス発生手段の水平アドレスを出力する部分の構成例を示すブロック図である。
【符号の説明】
１　アドレス発生手段
２　データ出力手段
３　セレクタ
４　後段の信号処理回路
１１　水平カウンタ
１１ａ　微分回路
１１ｂ　カウンタ
１２　垂直カウンタ
１２ａ　微分回路
１２ｂ　カウンタ
１３　フレームカウンタ
１３ａ　クリア信号生成回路
１３ｂ　カウンタ
１３ｃ　フレーム識別子生成回路
２１　水平画像データ生成回路
２１ａ　画素値制御信号発生回路
２１ｂ　セレクタ
２２　垂直画像データ生成回路
２２ａ　画素値制御信号発生回路
２２ｂ　セレクタ
２３　画像データ選択回路
３１，３２，４１　加算器
３３，３４　剰余回路
３５，３６　下位ｎビット切り捨て回路
３７，３８，３９，４０　乗算器
５１　ステップ画像データ生成手段
５２　メッシュ画像データ生成手段
５３　セレクタ
２０１　　第２のアドレス発生手段
２０１−１，２０１−３　加算器
２０１−２　剰余回路
２０１−４　補数化回路
２０２　　データ記憶手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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