(57)【要約】      （修正有）【課題】高耐圧と、低耐圧トランジスタとを同一基板に形成する場合に、素子分離領域内に発生する結晶欠陥を抑える。【解決手段】耐圧の異なるトランジスタを同一基板に含み、低耐圧トランジスタは１０Ａ、高耐圧トランジスタは１０Ｂに形成される。１０Ｂに、第１絶縁層１２０を形成し、第１の導電型のウェル３０を形成し、１０Ａに、第２絶縁層を形成した後、ストッパ絶縁層を形成し、前記第１、第２絶縁層と、前記ストッパ絶縁層とをパターニングすることにより、第２のトランジスタ形成領域１０Ｂには、ゲート絶縁層１２と、ストッパ層１４とが形成され、前記第１のトランジスタ形成領域１０Ａには、パッド層１３と、ストッパ層１４とが形成され、基板１０にトレンチ１６を形成する。トレンチ１６に絶縁層２０を形成し、ストッパ層１４を除去し、第１のトランジスタ形成領域１０Ａに、ゲート絶縁層を形成する。【選択図】        図７
2004247330.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの耐圧の異なるトランジスタを同一基板に含み、低耐圧トランジスタは、第１のトランジスタ形成領域に形成され、高耐圧トランジスタは、第２のトランジスタ形成領域に形成されている、半導体装置の製造方法であって、
（ａ）前記第２のトランジスタ形成領域の前記半導体基板の上に、第１絶縁層を形成し、
（ｂ）前記第２のトランジスタ形成領域に、所定の導電型のウェルを形成し、
（ｃ）少なくとも前記第１のトランジスタ形成領域に、第２絶縁層を形成し、
（ｄ）前記半導体基板の全面に、ストッパ絶縁層を形成し、
（ｅ）前記第１絶縁層と、前記第２絶縁層と、前記ストッパ絶縁層と、をパターニングすることにより、
前記第２のトランジスタ形成領域には、ゲート絶縁層と、ストッパ層とが形成され、
前記第１トランジスタ形成領域には、パッド層と、ストッパ層とが形成され、
（ｆ）前記半導体基板をエッチングすることによりトレンチを形成し、
（ｇ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
（ｈ）前記ストッパ層を除去し、
（ｉ）前記第１のトランジスタ形成領域に、ゲート絶縁層を形成すること、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１絶縁層の膜厚は、１００ｎｍ以上である、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記第１絶縁層は、前記所定の導電型のウェルを形成するためのアライメントマークに使用される、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１のトランジスタ形成領域は、第１の低耐圧トランジスタ形成領域と、第２の低耐圧トランジスタ形成領域とを含み、前記（ｉ）において、
（ｉ−１）少なくとも前記第１のトランジスタ形成領域に、第３絶縁層を形成し、
（ｉ−２）前記第２の低耐圧トランジスタ形成領域にある第３絶縁層を除去し、
（ｉ−３）少なくとも前記第１のトランジスタ形成領域に、第４絶縁層を形成することにより、前記第１のトランジスタ形成領域に膜厚の異なるゲート絶縁層を形成すること、
を含む、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第２のトランジスタ形成領域は、第１の高耐圧トランジスタ形成領域と、第２の高耐圧トランジスタ形成領域とを含み、前記（ａ）において、
（ａ−１）少なくとも前記第２のトランジスタ形成領域に、第５絶縁層を形成し、
（ａ−２）前記第２の高耐圧トランジスタ形成領域にある第５絶縁層を除去し、
（ａ−３）少なくとも前記第２のトランジスタ形成領域に、第６絶縁層を形成することにより、前記第２のトランジスタ形成領域に膜厚の異なる第１絶縁層を形成すること、
を含む、半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかにおいて
前記ストッパ層の除去は、ドライエッチングにより行なわれる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、素子分離領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
半導体素子間を分離する技術の一つとして、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁材を充填するトレンチ素子分離技術がある。以下に、この技術の一例を説明する。
【０００３】
図２２〜図２５は、従来のトレンチ素子分離技術を用いる素子分離領域の形成工程を模式的に示す断面図である。
【０００４】
まず、半導体基板２１０上に、パッド層となる第１絶縁層と、ストッパ層となる第２絶縁層を形成する。ついで、第２絶縁層の上に、所定のパターンのレジスト層Ｒ１０を形成する。レジスト層Ｒ１０をマスクとして、第１絶縁層および第２絶縁層をエッチングすることにより、図２２に示すように、ストッパ層２１４およびパッド層２１２を形成する。
【０００５】
次いで、図２３に示すように、レジスト層Ｒ１０をアッシング除去する。次に、ストッパ層２１４をマスクとして、半導体基板２１０をエッチングし、トレンチ２１６を形成する。その後、トレンチ２１６における半導体基板２１０の露出面を熱酸化し、トレンチ酸化膜２１８を形成する。
【０００６】
次に、トレンチ２１６を埋め込むようにして、第３絶縁層（図示せず）を全面に堆積する。次に、図２４に示すように、ストッパ層２１４をストッパとして、絶縁層２２０（２２２）を平坦化する。次いで、ストッパ層２１４を熱リン酸を用いて除去する。また、絶縁層の突出部２２２は、フッ酸を含むエッチャントで等方性エッチングされ、図２５に示すようなトレンチ素子分離領域２２４が形成される。
【０００７】
【特許文献１】
特開２００１−８５５３３号公報
【０００８】
【発明が解決しようとする課題】
たとえば、液晶表示パネルなどの表示部を駆動する表示ドライバＩＣであり、大容量のＲＡＭを内蔵しているＬＣＤドライバなどには、高耐圧のトランジスタが搭載される。上述のトレンチ素子分離領域の技術を、高耐圧トランジスタの形成に適用する場合について説明する。図２５に示すように、トレンチ素子分離領域が形成された半導体基板の上に、ゲート絶縁層となる絶縁層２２６を形成する。高耐圧トランジスタでは、ゲート絶縁層の膜厚が１００ｎｍを超えることがある。膜厚が１００ｎｍを超えるような絶縁層２２６を形成すると、トレンチ絶縁層２２０にストレスがかかり、図２５のＡ部に示されるように、トレンチ絶縁層２２０との境界部分の半導体基板１００内に結晶欠陥を引き起こすことがある。その結果、半導体装置の性能が低下することがある。
【０００９】
本発明の目的は、高耐圧トランジスタの形成に適した素子分離領域の形成方法を提供することにある。さらに、本発明の目的は、高耐圧トランジスタと、低耐圧トランジスタとを同一基板に形成する場合に、それぞれのトランジスタに適した膜厚のゲート絶縁層を良好に形成することができる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、少なくとも２つの耐圧の異なるトランジスタを同一基板に含み、低耐圧トランジスタは、第１のトランジスタ形成領域に形成され、高耐圧トランジスタは、第２のトランジスタ形成領域に形成されている、半導体装置の製造方法であって、
（ａ）前記第２のトランジスタ形成領域の前記半導体基板の上に、第１絶縁層を形成し、
（ｂ）前記第２のトランジスタ形成領域に、所定の導電型のウェルを形成し、
（ｃ）少なくとも前記第１のトランジスタ形成領域に、第２絶縁層を形成し、
（ｄ）前記半導体基板の全面に、ストッパ絶縁層を形成し、
（ｅ）前記第１絶縁層と、前記第２絶縁層と、前記ストッパ絶縁層と、をパターニングすることにより、
前記第２のトランジスタ形成領域には、ゲート絶縁層と、ストッパ層とが形成され、
前記第１のトランジスタ形成領域には、パッド層と、ストッパ層とが形成され、
（ｆ）前記半導体基板をエッチングすることによりトレンチを形成し、
（ｇ）前記トレンチを充填するように、トレンチ絶縁層を形成し、
（ｈ）前記ストッパ層を除去し、
（ｉ）前記第１のトランジスタ形成領域に、ゲート絶縁層を形成すること、を含む。
【００１１】
本発明の半導体装置の製造方法によれば、トレンチ素子分離領域の形成前に、膜厚の厚いゲート絶縁層が必要とされる第２のトランジスタ形成領域にのみゲート絶縁層となる第１絶縁層が形成されている。そのため、トレンチ絶縁層は、膜厚の厚い第１絶縁層の形成工程においてストレスを受けることがない。トレンチ絶縁層は、第１絶縁層の形成の際にストレスを受けると、半導体基板内に結晶欠陥が生じることがあり、半導体装置の信頼性が損なわれることがある。しかし、本発明によれば、そのような問題が生じることなく、良好なトレンチ素子分離領域を形成することができる。
【００１２】
本発明は、下記の態様をとることができる。
【００１３】
（Ａ）本発明の半導体装置の製造方法において、前記第１絶縁層は、前記所定の導電型のウェルを形成するためのアライメントマークに使用されることができる。そのため、新たにアライメントマークを形成する工程を設ける必要がなく、工程を簡略化することができる。
【００１４】
（Ｂ）本発明の半導体装置の製造方法において、前記第１のトランジスタ形成領域は、第１の低耐圧トランジスタ形成領域と、第２の低耐圧トランジスタ形成領域とを含み、前記（ｉ）において、
（ｉ−１）少なくとも前記第１のトランジスタ形成領域に、第３絶縁層を形成し、
（ｉ−２）前記第２の低耐圧トランジスタ形成領域にある第３絶縁層を除去し、
（ｉ−３）少なくとも前記第１のトランジスタ形成領域に、第４絶縁層を形成することにより、前記第１のトランジスタ形成領域に膜厚の異なるゲート絶縁層を形成すること、を含むことができる。この態様によれば、第１のトランジスタ形成領域に、耐圧が異なるトランジスタを２つ以上形成する場合に、それぞれのトランジスタに適した膜厚のゲート絶縁層を形成することができる。
【００１５】
（Ｃ）本発明の半導体装置の製造方法において、前記第２のトランジスタ形成領域は、第１の高耐圧トランジスタ形成領域と、第２の高耐圧トランジスタ形成領域とを含み、前記（ａ）において、
（ａ−１）少なくとも前記第２のトランジスタ形成領域に、第５絶縁層を形成し、
（ａ−２）前記第２の高耐圧トランジスタ形成領域にある第５絶縁層を除去し、
（ａ−３）少なくとも前記第２のトランジスタ形成領域に、第６絶縁層を形成することにより、前記第２のトランジスタ形成領域に膜厚の異なる第１絶縁層を形成すること、を含むことができる。この態様によれば、第２のトランジスタ形成領域に、耐圧が異なるトランジスタを２つ以上形成する場合に、それぞれのトランジスタに適した膜厚のゲート絶縁層を形成することができる。
【００１６】
（Ｄ）本発明の半導体装置の製造方法において、前記ストッパ層の除去は、ドライエッチングにより行なわれることができる。この態様によれば、ストッパ層の除去の際に、ストッパ層の下方にあるゲート絶縁層となる絶縁層へのダメージが軽減されたエッチングを行なうことができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について説明する。
【００１８】
［第１の実施の形態］
第１の実施の形態について、図１〜図１３を参照しながら説明する。第１の実施の形態では、第１のトランジスタ形成領域１０Ａに１つの低耐圧トランジスタが形成され、第２のトランジスタ形成領域１０Ｂに１つの高耐圧トランジスタが形成される半導体装置について説明する。図１〜図１３は、第１の実施の形態による半導体装置の製造工程を模式的に示す断面図である。
【００１９】
（１）まず、図１を参照しながら説明する。半導体基板１０上に、絶縁層１２０ａを形成する。絶縁層１２０ａの材質としては、たとえば、酸化シリコンを挙げることができる。絶縁層１２０ａが酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができる。絶縁層１２０ａの膜厚は、たとえば、５０〜２５０ｎｍである。ついで、第２のトランジスタ形成領域１０Ｂを覆うように、レジスト層Ｒ１を形成する。ついで、レジスト層Ｒ１をマスクとして、露出している絶縁層１２０ａを除去する。これにより、第２のトランジスタ形成領域１０Ｂに第１絶縁層１２０が形成される。
【００２０】
（２）次に、図２に示すように、第１絶縁層１２０および半導体基板１０の上方に第２絶縁層１３０を形成する。第２絶縁層１３０は、第２のトランジスタ形成領域１０Ｂにおいては、高耐圧トランジスタのゲート絶縁層の一部となり、第１のトランジスタ形成領域１０Ａにおいては、パッド層の役割を果す。第２絶縁層１３０は、たとえば、熱酸化法により形成される。第２絶縁層１３０の膜厚は、１０〜５０ｎｍである。
【００２１】
次に、第２のトランジスタ形成領域１０Ｂに、第１の導電型のウェルを形成する。本実施の形態では、ｐ型ウェルを形成する。図２に示すように、第１のトランジスタ形成領域１０Ａを覆うようにレジスト層Ｒ２を形成する。レジストＲ２をマスクとして、ボロンなどのｐ型不純物２２を１回もしくは複数回にわたって半導体基板１０に注入することにより、ｐ型の不純物層（図示せず）を形成する。ついで、熱処理を施し、拡散（ドライブイン）させることにより、半導体基板１０内にｐ型ウェル３０が形成される。ついで、レジスト層Ｒ２をアッシングにより除去する。この工程では、第１絶縁層１２０をアライメントマークとして用いて、ｐ型ウェル３０が形成される。
【００２２】
（３）次に、図３に示すように、第１絶縁層１２０および第２絶縁層１３０の上に、ストッパ層となるストッパ絶縁層１４０を形成する。ストッパ絶縁層１４０としては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかの単層構造であるか、または、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。ストッパ絶縁層１４０の形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。ストッパ絶縁層１４０は、後のＣＭＰにおけるストッパとして機能するのに十分な膜厚、たとえば５０〜２００ｎｍの膜厚を有する。ついで、ストッパ絶縁層１４０の上に、所定のパターンのレジスト層Ｒ３を形成する。
【００２３】
（４）次に、図４に示すように、レジスト層Ｒ３（図３参照）をマスクとして、第１絶縁層１２０と、第２絶縁層１３０と、ストッパ絶縁層１４０とをパターニングする。これにより、第２のトランジスタ形成領域１０Ｂには、第１絶縁層１２０と第２絶縁層１３０とからなるゲート絶縁層１２と、ストッパ層１４が形成される。また、第１のトランジスタ形成領域１０Ａには、パッド層１３と、ストッパ層１４が形成される。このエッチングは、たとえば、ドライエッチングにより行われる。ついで、レジスト層Ｒ３をアッシングにより除去する。
【００２４】
ついで、図４に示すように、ストッパ層１４をマスクとして、半導体基板１０をエッチングし、トレンチ１６を形成する。トレンチ１６の深さは、デバイスの設計で異なるが、たとえば２５０〜５００ｎｍである。半導体基板１０のエッチングは、ドライエッチングにより行うことができる。
【００２５】
（５）次に、図５に示すように、ゲート絶縁層１２およびパッド層１３の端部をエッチングする。ゲート絶縁層１２およびパッド層１３の端部のエッチングは、通常にエッチングを行なった場合に約３０ｎｍのエッチングが行なわれるような条件で行なう。このように、ゲート絶縁層１２およびパッド層１３の端部をエッチングすることにより、後のトレンチ酸化膜１８の形成において、トレンチ１６の上端部にトレンチ酸化膜１８を丸みを帯びるように形成することができる。
【００２６】
トレンチ１６の上端部にトレンチ酸化膜１８が丸みを帯びて形成されることにより、段差がなくなるため、後の工程でトレンチ絶縁層を良好に形成することができる。
【００２７】
ついで、熱酸化法により、図５に示すように、トレンチ１６における半導体基板１０の露出面を酸化し、トレンチ酸化膜１８を形成する。トレンチ酸化膜１８の膜厚は、たとえば１０〜５０ｎｍである。
【００２８】
次に、図５に示すように、トレンチ１６を埋め込むようにして、絶縁層２１を全面に堆積する。絶縁層２１の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層２１の膜厚は、トレンチ１６を埋め込み、少なくともストッパ層１４を覆うような膜厚、たとえば３６０〜１０００ｎｍである。絶縁層２１の堆積方法としては、たとえば高密度プラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００２９】
（６）次に、図６に示すように、絶縁層２１をＣＭＰ法により平坦化する。この平坦化は、ストッパ層１４が露出するまで行う。つまり、ストッパ層１４をストッパとして、絶縁層２１を平坦化する。
【００３０】
（７）次に、図７に示すように、ストッパ層１４に挟まれた位置に形成されている絶縁層２１を除去する。絶縁層２１の除去は、たとえば、フッ酸によるウェットエッチングにより行なうことができる。これにより、トレンチ１６には、絶縁層２１が埋め込まれたトレンチ絶縁層２０が形成される。なお、フッ酸によるエッチングは、絶縁層２１を除去する役割を果すとともに、ストッパ層１４の上面に形成されている自然酸化膜を除去する役割を果す。このように、ストッパ層１４の上面の自然酸化膜を除去することにより、後の工程で行なわれるストッパ層１４の除去を良好に行なうことができる。
【００３１】
（８）次に、図８に示すように、ストッパ層１４を除去する。ストッパ層１４の除去は、たとえば、ドライエッチングにより行なわれる。このドライエッチングは、ＳＦ６およびＣＨＦ３の少なくともいずれか一方を含むエッチングガスを用いて行なわれる。このように、ストッパ層１４をドライエッチングによりエッチングする場合、たとえば、熱燐酸によりストッパ層を除去する場合に比べて、ストッパ層１４の下層にあるゲート絶縁層１２に与えるダメージを軽減できる。そのため、良好なゲート絶縁層を形成することができる。このようにして、トレンチ素子分離領域１００が形成される。
【００３２】
（９）次に、第１のトランジスタ形成領域１０Ａに、第２の導電型のウェルを形成する。本実施の形態では、ｎ型ウェルを形成する場合を説明する。図９に示すように、第２のトランジスタ形成領域１０Ｂをを覆うようにレジスト層Ｒ４を形成する。このレジスト層Ｒ４をマスクとして、リン，ヒ素などのｎ型不純物２４を１回もしくは複数回にわたって半導体基板１０に注入することにより、半導体基板１０内にｎ型ウェル３２を形成する。
【００３３】
（１０）次に、図１０に示すように、引き続きレジスト層Ｒ４をマスクとして、パッド層１３を除去する。パッド層１３の除去は、たとえば、フッ酸によるウエットエッチングにより行なうことができる。このエッチング工程において、露出しているトレンチ絶縁層２０の一部は、パッド層１３の除去と共にエッチングされる。ついで、レジスト層Ｒ４をアッシングにより除去する。
【００３４】
（１１）次に、図１１に示すように、第１のトランジスタ形成領域１０Ａに、絶縁層１５０を形成する。絶縁層１５０は、第１絶縁層１２０と同様にして形成することができる。絶縁層１５０の膜厚は、３〜２５ｎｍである。絶縁層１５０は、第１のトランジスタ形成領域１０Ａにおいて、ゲート絶縁層１５（図１３参照）となる。また、第２のトランジスタ形成領域１０Ｂに形成される絶縁層１５０は、ゲート絶縁層１２の一部となる。
【００３５】
（１２）次に、半導体基板１０の表面の上、すなわちトレンチ素子分離領域１００により画定された素子領域の上に、ゲート電極となる導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を形成することができる。次に、導電層をパターニングすることにより、図１２に示すように、ゲート電極４０が形成される。
【００３６】
次に、ｎ型ウェル３２を覆うレジスト層（図示せず）を形成する。このレジスト層をマスクとして、ｐ型ウェル３０中に、リンなどをイオン注入する。これにより、図１２に示すように、ｐ型ウェル３０中に、ソース領域またはドレイン領域を構成する低濃度のｎ型不純物拡散層５０ａを形成する。その後、レジスト層をアッシングにより除去する。
【００３７】
次に、ｐ型ウェル３０を覆うレジスト層（図示せず）を形成する。このレジスト層をマスクとして、ｎ型ウェル３２中に、ボロンなどをイオン注入する。これにより、図１２に示すように、ｎ型ウェル３２中に、ソース領域またはドレイン領域を構成する低濃度のｐ型不純物拡散層６０ａを形成する。その後、レジスト層をアッシングにより除去する。
【００３８】
次に、ＣＶＤ法などによって、絶縁層（図示しない）、たとえばシリコン窒化膜，シリコン酸化膜などを全面に形成する。
【００３９】
（１３）次いで、図１３に示すように、反応性イオンエッチングなどによって、絶縁層を異方性エッチングすることにより、サイドウォール絶縁層７０を形成する。
【００４０】
次に、ｎ型ウェル３２を覆うレジスト層（図示せず）を形成する。このレジスト層と、ゲート電極４０と、サイドウォール絶縁層７０とをマスクとして、リンなどの不純物を、ｐ型ウェル３０中にイオン注入をする。これにより、図１３に示すように、高濃度のｎ型不純物拡散層５０ｂを形成され、ＬＤＤ構造のｎ型不純物拡散層５０が形成される。その後、レジスト層をアッシングにより除去する。
【００４１】
次に、ｐ型ウェル３０を覆うレジスト層（図示せず）を形成する。このレジスト層と、ゲート電極４０と、サイドウォール絶縁層７０とをマスクとして、ボロンなどの不純物を、ｎ型ウェル３２中にイオン注入をする。これにより、図１３に示すように、高濃度のｐ型不純物拡散層６０ｂが形成され、ＬＤＤ構造のｐ型不純物拡散層６０が形成される。その後、レジスト層をアッシングにより除去する。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００４２】
本実施の形態の半導体装置の製造方法の利点は以下の通りである。
【００４３】
（Ａ）本発明の半導体装置の製造方法によれば、トレンチ素子分離領域１００の形成前に、膜厚の厚いゲート絶縁層が必要とされる第２のトランジスタ形成領域１０Ｂにのみゲート絶縁層１２が形成されている。そのため、トレンチ絶縁層２０は、膜厚の厚い第１絶縁層１２０の形成工程においてストレスを受けることがない。たとえば、ＬＣＤドライバＩＣなどに混載される高耐圧トランジスタのゲート絶縁層１２は、その膜厚が１００ｎｍを超える場合がある。このような場合に、トレンチ素子分離領域１００を形成した後、ゲート絶縁層１２となる第１絶縁層１２０を形成すると、第１絶縁層１２０の形成時にトレンチ絶縁層２０は、ストレスを受けることになる。これにより、半導体基板１０内に結晶欠陥が生じて、半導体装置の信頼性が損なわれることがある。しかし、本実施の形態によれば、そのような問題が生じることなく、良好なトレンチ素子分離領域１００を形成することができる。
【００４４】
また、本実施の形態の製造方法によれば、トレンチ素子分離領域１００の形成前に、第２のトランジスタ形成領域１０Ｂに、ｐ型ウェル３０の形成が行なわれている。高耐圧トランジスタ形成領域１０Ｂには深いウェルが必要とされ、不純物を半導体基板１０に導入した後に、熱処理による拡散（ドライブイン）が行なわれる。トレンチ素子分離領域１００を形成した後、このようなドライブイン工程が行なわれると、トレンチ絶縁層２０に結晶欠陥が生じることがある。しかし、本実施の形態によれば、トレンチ絶縁層２０は、ｐ型ウェル３０を形成する際のドライブイン工程での熱処理をうけることがない。その結果、良好なトレンチ素子分離領域１００を形成することができる。
【００４５】
（Ｂ）本実施の形態では、トレンチ酸化膜１８の形成の際、トレンチ１６の上端部に丸みを帯びたラウンド形状のトレンチ酸化膜１８が形成される。トレンチ酸化膜１８を形成する際のゲート絶縁層１２およびパッド層１３のアンダーカット部への酸素の入りこみは、ゲート絶縁層１２に比してパッド層１３のアンダーカット部の方が少なくなる。これは、パッド層１３の膜厚がゲート絶縁層１２より小さいためである。そのため、第２のトランジスタ形成領域１０Ｂのトレンチ１６のラウンド形状よりも第１のトランジスタ形成領域１０Ａのトレンチ１６のラウンド形状を小さく形成することができる。その結果、第１のトランジスタ形成領域１０Ａには、第２のトランジスタ形成領域１０Ｂに比して、トランジスタの幅が小さいトランジスタを形成することができる。
【００４６】
（Ｃ）工程（２）において、ウェル３０の形成に使用するアライメントマークとして第１絶縁層１２０を使用することができる。そのため、新たにアライメントマークの形成工程を設ける必要がなく工程を簡略化することができる。
【００４７】
また、ウェルを形成するために不純物を導入する際、通常は犠牲酸化膜を形成して行うが、工程（２）でウェルを形成する際には、第１絶縁層１２０が犠牲酸化膜の役割を果すことができる。そのため、新たに犠牲酸化膜を形成する工程を設ける必要がなく、工程を簡略化することができる。
【００４８】
［第２の実施の形態］
次に、第２の実施の形態の半導体装置の製造方法について図１４〜図１７を参照しながら説明する。第２の実施の形態では、３種類の耐圧の異なるトランジスタを同一基板上に形成する場合について説明する。具体的には、第１のトランジスタ形成領域１０Ａには、２つの耐圧の異なるトランジスタが形成され、第２のトランジスタ形成領域１０Ｂには、１つのトランジスタが形成されている半導体装置の製造方法について説明する。なお、第１の実施の形態と同様に行なうことができる工程については、その詳細な説明を省略し、同じ図面を参照して説明する。
【００４９】
（１）まず、第１の実施の形態の工程（１）〜（１０）を行ない、図１４に示すように、半導体基板１０には、トレンチ素子分離領域１００と、ｐ型ウェル３０、３４と、ｎ型ウェル３２とが形成されている。
【００５０】
（２）次に、図１５に示すように、第２のトランジスタ形成領域１０Ｂを覆うようにマスク層であるレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、露出しているパッド層１３を除去する。パッド層１３の除去は、たとえば、フッ酸によるウェットエッチングにより行なうことができる。ついで、レジスト層Ｒ５をアッシングにより除去する。
【００５１】
（３）次に、図１６に示すように、半導体基板１０の領域全面に、第３絶縁層１５０ａを形成する。第３絶縁層１５０ａは、第１絶縁層１２０と同様に形成することができる。第３絶縁層１５０ａの膜厚は、５〜５０ｎｍである。
【００５２】
ついで、図１６に示すように、第２のトランジスタ形成領域１０Ｂと、第１の低耐圧トランジスタ形成領域１０Ａ１と、を覆うようにレジスト層Ｒ６を形成する。レジスト層Ｒ６をマスクとして、露出している第３絶縁層１５０ａを除去する。第３絶縁層１５０ａの除去は、たとえば、フッ酸によるウェットエッチングにより行なうことができる。その後、レジスト層Ｒ６をアッシングにより除去する。
【００５３】
（４）次に、図１７に示すように、第４絶縁層１５０ｂを形成する。第４絶縁層１５０ｂは、第１絶縁層１２０と同様に形成することができる。このようにして、第１の低耐圧トランジスタ形成領域１０Ａ１には、第３絶縁層１５０ａと第４絶縁層１５０ｂとからなる積層膜が形成され、第２の低耐圧トランジスタ形成領域１０Ａ２には、第４絶縁層１５０ｂが形成される。すなわち、第１のトランジスタ形成領域１０Ａに膜厚が異なるゲート絶縁層を形成することができる。また、第２のトランジスタ形成領域１０Ｂにおいて形成される第３、４絶縁層１５０ａ、ｂは、ゲート絶縁層１２の一部となる。
【００５４】
（５）次に、第１の実施の形態の工程（１２）および（１３）を同様に行ない、本実施の形態にかかる半導体装置を形成することができる。
【００５５】
（変形例）
次に、第２の実施の形態の変形例について図１８〜２０を参照しながら説明する。この変形例では、第１のトランジスタ形成領域１０Ａに膜厚の異なるゲート絶縁層を形成する方法が上述の実施の形態とは異なる例である。
【００５６】
（１）変形例においては、図１８に示すように、素子分離領域１００が形成された半導体基板１０において、第２トランジスタ形成領域１０Ｂと、第２の低耐圧トランジスタ形成領域１０Ａ２とを覆うように、マスク層であるレジスト層Ｒ５が形成されている。ついで、レジスト層Ｒ５をマスクとして、第１の低耐圧トランジスタ形成領域１０Ａ１のパッド層１３を除去する。パッド層１３の除去方法は、たとえば、フッ酸によるウェットエッチングにより行なうことができる。ついで、レジスト層Ｒ５は、アッシングにより除去される。
【００５７】
（２）次に、図１９に示すように、第３絶縁層１５０ａを形成する。第３絶縁層１５０ａは、第１絶縁層１２０と同様にして形成することができる。第３絶縁層１５０ａの膜厚は、５〜５０ｎｍである。
【００５８】
ついで、図１９に示すように、第２のトランジスタ形成領域１０Ｂおよび第１の低耐圧トランジスタ形成領域１０Ａ１を覆うように、マスク層であるレジスト層Ｒ６を形成する。レジスト層Ｒ６をマスクとして、露出している第３絶縁層１５０ａおよびパッド層１３を除去する。第３絶縁層１５０ａおよびパッド層１３の除去は、たとえば、フッ酸によるウェットエッチングにより行なわれる。その後、レジスト層Ｒ６は、アッシングにより除去される
（３）次に、図２０に示すように、第４絶縁層１５０ｂを形成する。第４絶縁層１５０ｂは、第１絶縁層１２０と同様にして形成することができる。第４絶縁層１５０ｂの膜厚は、３〜１０ｎｍである。このようにして、第１の低耐圧トランジスタ形成領域１０Ａ１には、第３絶縁層１５０ａと、第４絶縁層１５０ｂとが積層されたゲート絶縁層が形成され、第２の低耐圧トランジスタ形成領域１０Ａ２には、第４絶縁層１５０ｂからなるゲート絶縁層が形成される。すなわち、第１のトランジスタ形成領域１０Ａに膜厚の異なるゲート絶縁層を形成することができる。また、第２のトランジスタ形成領域１０Ｂに形成される第３、４絶縁層１５０ａ、ｂは、ゲート絶縁層１２の一部となる。
【００５９】
ついで、たとえば、第１の実施の形態の工程（１２）および（１３）を同様に行なうことにより、本変形例にかかる半導体装置を形成することができる。
【００６０】
本実施の形態の製造方法による利点は以下のとおりである。
【００６１】
（Ａ）本実施の形態の半導体装置の製造方法によれば、トレンチ素子分離領域１００が形成される前に、第２のトランジスタ形成領域１０Ｂのみにゲート絶縁層１２が形成されている。そのため、第１の実施の形態と同様の効果を有し、良好な素子分離領域を形成することができる。
【００６２】
（Ｂ）また、本実施の形態の半導体装置の製造方法によれば、第１のトランジスタ形成領域１０Ａには、積層膜からなるゲート絶縁層と、単層膜からなるゲート絶縁層が形成される。すなわち、第１のトランジスタ形成領域１０Ａに膜厚の異なるゲート絶縁層を形成することができる。そのため、第１のトランジスタ形成領域１０Ａに、異なる耐圧のトランジスタが形成される場合に、それぞれのトランジスタに適した膜厚のゲート絶縁層を形成することができる。
【００６３】
［第３の実施の形態］
次に、第３の実施の形態について図２１を参照しながら説明する。第３の実施の形態では、第１のトランジスタ形成領域１０Ａに１つのトランジスタが形成され、第２のトランジスタ形成領域１０Ｂに、２つの耐圧が異なるトランジスタが形成されている場合について説明する。なお、以下の説明において、第１の実施の形態と同様に行なうことができる工程については、その詳細な説明を省略し、同様の図面を参照しながら説明する。
【００６４】
（１）まず、半導体基板１０の上に、第５絶縁層１２０ａ（図２１参照）を形成する。第５絶縁層１２０ａの形成方法は、第１の実施の形態の第１絶縁層１２０と同様に行なうことができる。第５絶縁層１２０ａの膜厚は、５０〜２５０ｎｍである。
【００６５】
次に、第１の高耐圧トランジスタ形成領域１０Ｂ１を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、露出している第５絶縁層１２０ａを除去する。第５絶縁層１２０ａの除去は、たとえば、フッ酸によるウェットエッチングにより行なうことができる。
【００６６】
次に、第６絶縁層１２０ｂを形成する。第６絶縁層１２０ｂは、第５絶縁層１２０ａと同様にして形成される。第６絶縁層１２０ｂの膜厚は、５〜５０ｎｍである。ついで、第２のトランジスタ形成領域１０Ｂを覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、露出している第６絶縁層１２０ｂを除去する。第６絶縁層１２０ｂの除去は、たとえば、フッ酸によるウェットエッチングにより行なうことができる。その後、レジスト層をアッシングにより除去する。
【００６７】
このようにして、図２１に参照されるように、第１の高耐圧トランジスタ形成領域１０Ａ１には、第５、６絶縁層１２０ａ、ｂとからなる積層膜されており、第２の高耐圧トランジスタ形成領域１０Ａ２には、第６絶縁層１２０ｂが形成されることとなる。すなわち、第２のトランジスタ形成領域１０Ｂにおいて、膜厚の異なる第１絶縁層１２０（ゲート絶縁層）を形成することができる。
【００６８】
（２）次に、図２１に示すように、第２のトランジスタ形成領域１０Ｂに、第１および第２の導電型のウェル３０、３２を形成する。ウェル３０、３２の形成方法は、第１の実施の形態と同様に行なうことができる。
【００６９】
ついで、第１の実施の形態の工程（３）〜（１３）を同様に行ない、第３の実施の形態にかかる半導体装置が形成される。
【００７０】
本実施の形態の半導体装置の製造方法の利点は以下の通りである。
【００７１】
（Ａ）本実施の形態の半導体装置の製造方法では、トレンチ素子分離領域１００を形成する前に膜厚の厚いゲート絶縁層１２が必要とされる第２トランジスタ形成領域１０Ｂにのみ、ゲート絶縁層１２が形成されている。そのため、第１の実施の形態と同様の効果を有し、良好な素子分離領域を形成することができる。
【００７２】
（Ｂ）また、本実施の形態の半導体装置の製造方法によれば、第２のトランジスタ形成領域１０Ｂにおいて、第１の高耐圧トランジスタ形成領域１０Ｂ１には、第５、６絶縁層１２０ａ、ｂとからなる積層膜が形成され、第２の高耐圧トランジスタ形成領域１０Ｂ２には、第６絶縁層１２０ｂの単層膜が形成されている。すなわち、第２のトランジスタ形成領域１０Ｂに、膜厚の異なる第１絶縁層１２０を形成することができる。そのため、第２のトランジスタ形成領域１０Ｂに、異なる耐圧のトランジスタが形成される場合に、それぞれのトランジスタに適した膜厚のゲート絶縁層を形成することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図２】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図３】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図４】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図５】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図６】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図７】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図８】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図９】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１０】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１１】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１２】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１３】第１の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１４】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１５】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１６】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１７】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１８】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１９】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図２０】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図２１】第３の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図２２】従来例にかかる製造方法の一工程を模式的に示す断面図。
【図２３】従来例にかかる製造方法の一工程を模式的に示す断面図。
【図２４】従来例にかかる製造方法の一工程を模式的に示す断面図。
【図２５】従来例にかかる製造方法の一工程を模式的に示す断面図。
【符号の説明】
１０  半導体基板、  １０Ａ  第１のトランジスタ形成領域、  １０Ｂ  第２のトランジスタ形成領域、  １２  ゲート絶縁層、  １３  パッド層、  １４  ストッパ層、  １５  ゲート絶縁層、  １６  トレンチ、  １８  トレンチ酸化膜、  ２０  トレンチ絶縁層、  ２１  絶縁層、  ２２  ｐ型不純物、  ２４  ｎ型不純物、  ３０、３４  ｐ型ウェル、  ３２  ｎ型ウェル、  １００  トレンチ素子分離領域、  １２０  第１絶縁層、  １２０ａ  第５絶縁層、  １２０ｂ  第６絶縁層、  １３０  第２絶縁層、  １４０  ストッパ絶縁層、  １５０絶縁層、  １５０ａ  第３絶縁層、  １５０ｂ  第４絶縁層、  Ｒ１、Ｒ２、Ｒ３、Ｒ４  レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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