(57)【要約】【課題】蓄積部内のキャリアを容易に排出することのできる技術を提供する。【解決手段】固体撮像装置は、マトリクス状に配列された複数の画素を有する画素アレイを備える。画素は、入射光の強度に応じてキャリアを発生させるフォトダイオードＦＤと、発生したキャリアを蓄積する蓄積部ＨＰと、蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力する出力トランジスタＰＴｒと、蓄積部に蓄積されたキャリアを排出させるクリアトランジスタＣＴｒと、を備える。フォトダイオードを構成する一方の半導体領域と蓄積部とは、クリアトランジスタのソース領域として機能する。クリアトランジスタは、蓄積期間において、発生したキャリアがクリアトランジスタのソース領域から溢れ出る場合には、溢れ出たキャリアが隣接する画素の蓄積部に侵入しないように、溢れ出たキャリアをクリアトランジスタのチャネル２１０ｃを介して排出させる。【選択図】  図１２
2004273781.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像装置であって、
マトリクス状に配列された複数の画素を有する画素アレイと、
前記画素アレイを制御するための制御部と、
を備え、
前記画素は、
入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、
前記発生したキャリアを蓄積するための蓄積部と、
前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、
前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記フォトダイオード部を構成する一方の半導体領域と前記蓄積部とは、前記クリアトランジスタ部のソース領域として機能する、前記クリアトランジスタ部と、
を備え、
前記制御部は、前記発生したキャリアが前記蓄積部に蓄積される蓄積期間において、前記蓄積部に蓄積されたキャリアを排出させる排出期間に前記クリアトランジスタ部のゲート電極に印加される電圧とは異なる所定の電圧を、前記クリアトランジスタ部のゲート電極に印加し、
前記クリアトランジスタ部は、前記蓄積期間において、前記発生したキャリアが前記クリアトランジスタ部のソース領域から溢れ出る場合には、前記溢れ出たキャリアが隣接する画素の蓄積部に侵入しないように、前記溢れ出たキャリアを前記クリアトランジスタ部を介して排出させることを特徴とする固体撮像装置。
【請求項２】
請求項１記載の固体撮像装置であって、
前記クリアトランジスタ部は、
前記クリアトランジスタ部のゲート電極の下方に設けられた基板領域を含み、
前記基板領域は、
前記クリアトランジスタ部のゲート電極付近に設けられた不純物濃度の比較的低い上部領域と、
前記上部領域の下方に設けられた不純物濃度の比較的高い下部領域と、
を含む、固体撮像装置。
【請求項３】
請求項１記載の固体撮像装置であって、
前記画素は、
第１の伝導型の半導体基板に設けられ、前記画素が形成される第２の伝導型の画素形成領域と、
前記画素形成領域の内部に形成された第１の伝導型の埋込領域であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い第１の部分埋込領域と、比較的浅い位置に設けられた不純物濃度の比較的高い第２の部分埋込領域と、を含んでおり、前記第１の部分埋込領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成し、前記第２の部分埋込領域は、前記蓄積部を構成する、前記埋込領域と、
前記画素形成領域内に形成され、前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域と、
を備え、
前記出力トランジスタ部は、前記蓄積部の上方の前記画素形成領域上に、絶縁膜を介して設けられたゲート電極を含み、
前記クリアトランジスタ部は、前記埋込領域と前記排出領域との間の前記画素形成領域上に、絶縁膜を介して設けられたゲート電極を含む、固体撮像装置。
【請求項４】
請求項３記載の固体撮像装置であって、
前記第１のゲート電極は、略環状の形状を有しており、
前記出力トランジスタ部は、
前記第１のゲート電極の内側に設けられたソース領域と、
前記第１のゲート電極の外側に設けられたドレイン領域と、
を含む、固体撮像装置。
【請求項５】
請求項３記載の固体撮像装置であって、
前記第１の伝導型はｐ型であり、
前記第２の伝導型はｎ型であり、
前記キャリアは、ホールである、固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、しきい値電圧変調型の固体撮像装置に関する。
【０００２】
【従来の技術】
近年、携帯電話やデジタルカメラなどの携帯型の電子機器には、小型の固体撮像装置が搭載されている。このような固体撮像装置として、しきい値電圧変調方式を採用するＭＯＳ型の固体撮像装置が開発されている。
【０００３】
しきい値電圧変調方式のＭＯＳ型固体撮像装置は、マトリクス状に配列された複数の画素を備えており、各画素は、１つのフォトダイオードと、１つのトランジスタと、を含んでいる。また、トランジスタのゲート電極の下方には、ホールポケットと呼ばれるホールが集まり易い蓄積部が設けられている。フォトダイオードは、入射光の強度に応じてホールを発生させる。発生したホールは、蓄積部に蓄積される。トランジスタのしきい値電圧は、蓄積部に蓄積されるホールの数に応じて変化する。そして、しきい値電圧の変化に伴って変化するソース電圧を読み出すことによって、入射光の強度に応じた画素データが得られる。複数の画素に対応する複数の画素データを用いることによって、１枚の画像データが生成される。
【０００４】
なお、しきい値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１などに開示されている。
【０００５】
【特許文献１】
特開平１１−１９５７７８号公報
【０００６】
【発明が解決しようとする課題】
ところで、しきい値電圧変調方式のＭＯＳ型固体撮像装置では、画像を撮影する前に、換言すれば、蓄積部にホールを蓄積させる前に、蓄積部内に既に存在するホールが排出（クリア）される。従来では、蓄積部内のホールは、トランジスタのゲート電極に比較的高い電圧を印加することによって、基板の深さ方向に向けて排出されていた。
【０００７】
しかしながら、従来の方法を採用する場合には、蓄積部内のホールを排出するのが比較的困難であるという問題があった。
【０００８】
この発明は、従来技術における上述の課題を解決するためになされたものであり、蓄積部内のキャリアを容易に排出することのできる技術を提供することを目的とする。
【０００９】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の装置は、固体撮像装置であって、
マトリクス状に配列された複数の画素を有する画素アレイと、
前記画素アレイを制御するための制御部と、
を備え、
前記画素は、
入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、
前記発生したキャリアを蓄積するための蓄積部と、
前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、
前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記フォトダイオード部を構成する一方の半導体領域と前記蓄積部とは、前記クリアトランジスタ部のソース領域として機能する、前記クリアトランジスタ部と、
を備え、
前記制御部は、前記発生したキャリアが前記蓄積部に蓄積される蓄積期間において、前記蓄積部に蓄積されたキャリアを排出させる排出期間に前記クリアトランジスタ部のゲート電極に印加される電圧とは異なる所定の電圧を、前記クリアトランジスタ部のゲート電極に印加し、
前記クリアトランジスタ部は、前記蓄積期間において、前記発生したキャリアが前記クリアトランジスタ部のソース領域から溢れ出る場合には、前記溢れ出たキャリアが隣接する画素の蓄積部に侵入しないように、前記溢れ出たキャリアを前記クリアトランジスタ部を介して排出させることを特徴とする。
【００１０】
この装置では、各画素は、クリアトランジスタ部を備えているため、排出期間において、蓄積部内のキャリアをクリアトランジスタ部を介して容易に排出することができる。
【００１１】
また、この装置では、蓄積期間において、ソース領域から溢れ出る過剰なキャリアをクリアトランジスタ部を介して排出させることができるため、画質の劣化を抑制することが可能となる。
【００１２】
上記の装置において、
前記クリアトランジスタ部は、
前記クリアトランジスタ部のゲート電極の下方に設けられた基板領域を含み、
前記基板領域は、
前記クリアトランジスタ部のゲート電極付近に設けられた不純物濃度の比較的低い上部領域と、
前記上部領域の下方に設けられた不純物濃度の比較的高い下部領域と、
を含むようにしてもよい。
【００１３】
こうすれば、クリアトランジスタ部のしきい値電圧を比較的低く設定することができ、この結果、蓄積期間における過剰なキャリアの排出が実現される。
【００１４】
上記の装置において、
前記画素は、
第１の伝導型の半導体基板に設けられ、前記画素が形成される第２の伝導型の画素形成領域と、
前記画素形成領域の内部に形成された第１の伝導型の埋込領域であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い第１の部分埋込領域と、比較的浅い位置に設けられた不純物濃度の比較的高い第２の部分埋込領域と、を含んでおり、前記第１の部分埋込領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成し、前記第２の部分埋込領域は、前記蓄積部を構成する、前記埋込領域と、
前記画素形成領域内に形成され、前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域と、
を備え、
前記出力トランジスタ部は、前記蓄積部の上方の前記画素形成領域上に、絶縁膜を介して設けられたゲート電極を含み、
前記クリアトランジスタ部は、前記埋込領域と前記排出領域との間の前記画素形成領域上に、絶縁膜を介して設けられたゲート電極を含むことが好ましい。
【００１５】
こうすれば、画素の構造を比較的簡単にすることができる。具体的には、埋込領域は、フォトダイオード部の一方の半導体領域として機能すると共に、蓄積部として機能する。また、埋込領域は、クリアトランジスタ部のソース領域としても機能する。
【００１６】
上記の装置において、
前記第１のゲート電極は、略環状の形状を有しており、
前記出力トランジスタ部は、
前記第１のゲート電極の内側に設けられたソース領域と、
前記第１のゲート電極の外側に設けられたドレイン領域と、
を含むことが好ましい。
【００１７】
こうすれば、画素の構造をさらに簡単にすることができる。
【００１８】
上記の装置において、
前記第１の伝導型はｐ型であり、
前記第２の伝導型はｎ型であり、
前記キャリアは、ホールであってもよい。
【００１９】
こうすれば、各画素は、フォトダイオード部で発生したホールを蓄積部に蓄積させることができる。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき以下の順序で説明する。
Ａ．比較例：
Ａ−１．比較例の固体撮像装置の構成：
Ａ−２．比較例の固体撮像装置の動作：
Ａ−３．比較例における問題点：
Ｂ．実施例：
Ｂ−１．第１実施例：
Ｂ−２．第２実施例：
【００２１】
Ａ．比較例：
実施例の固体撮像装置を説明するために、まず、比較例の固体撮像装置を説明する。
【００２２】
Ａ−１．比較例の固体撮像装置の構成：
図１は、比較例としての固体撮像装置の全体構成を示す説明図である。この固体撮像装置１００は、マトリクス状に配列された複数の画素１１２を有する画素アレイ１１０と、タイミング制御回路１２０と、行制御回路１３０と、列制御回路１４０と、出力回路１５０と、を備えている。
【００２３】
タイミング制御回路１２０は、行制御回路１３０と列制御回路１４０とに、動作の基準となるタイミング信号を供給する。行制御回路１３０は、与えられたタイミング信号に従って、複数行のうちの１行を選択することができる。また、列制御回路１４０は、与えられたタイミング信号に従って、複数列のうちの１列を選択することができる。これにより、マトリクス状に配列された複数の画素のうちの任意の１つの画素を選択することができ、選択された画素から信号を読み出すことができる。
【００２４】
図２は、図１の画素アレイ１１０と行制御回路１３０と列制御回路１４０との内部構成を示す説明図である。ただし、図２は、１つの画素１１２に注目して描かれている。
【００２５】
図示するように、各画素１１２は、フォトダイオードＰＤと、出力トランジスタＰＴｒと、クリアトランジスタＣＴｒと、を備えている。また、出力トランジスタＰＴｒのゲート電極の下方には、ホールが集まり易いホールポケットＨＰが設けられている。
【００２６】
なお、出力トランジスタＰＴｒのドレイン領域は、フォトダイオードＰＤのカソードと、クリアトランジスタＣＴｒの基板領域（すなわち、クリアトランジスタのゲート電極の下方の半導体領域）と、に導通している。また、クリアトランジスタＣＴｒのソース領域は、フォトダイオードＰＤのアノードと、ホールポケットＨＰを含む出力トランジスタＰＴｒの基板領域（すなわち、出力トランジスタのゲート電極の下方の半導体領域）と、に導通している。
【００２７】
以下では、出力トランジスタＰＴｒのゲート電極，ドレイン領域，ソース領域を、それぞれ「出力ゲート」，「出力ドレイン」，「出力ソース」とも呼ぶ。また、クリアトランジスタＣＴｒのゲート電極，ドレイン領域，ソース領域を、それぞれ「クリアゲート」，「クリアドレイン」，「クリアソース」とも呼ぶ。
【００２８】
フォトダイオードＰＤは、入射した光を光電変換することによって、電子−ホール対を発生させる。発生する電子−ホール対の数は、入射光の強度が高い程、多い。ホールポケットＨＰは、フォトダイオードＰＤで発生したホールを蓄積する。出力トランジスタＰＴｒのしきい値電圧は、ホールポケットＨＰに蓄積されるホールの数に応じて変化する。この結果、出力トランジスタＰＴｒは、入射光の強度に応じたソース電圧を出力することができる。そして、クリアトランジスタＣＴｒは、ホールポケットＨＰに蓄積されたホールを排出する。なお、画素の動作については、さらに後述する。
【００２９】
行制御回路１３０は、出力トランジスタＰＴｒのゲート電極に電圧を印加するための出力ゲート制御部１３２と、出力トランジスタＰＴｒのドレイン領域に電圧を印加するための出力ドレイン制御部１３４と、を備えている。また、行制御回路１３０は、クリアトランジスタＣＴｒのゲート電極に電圧を印加するためのクリアゲート制御部１３６と、クリアトランジスタＣＴｒのドレイン領域に電圧を印加するためのクリアドレイン制御部１３８と、を備えている。ただし、比較例では、出力トランジスタＰＴｒのドレイン電圧は、約３．３Ｖに保たれており、クリアトランジスタＣＴｒのドレイン電圧は、接地電位（約０Ｖ）に保たれている。したがって、実際には、行制御回路１３０は、出力トランジスタＰＴｒのゲート電圧と、クリアトランジスタＣＴｒのゲート電圧と、を変更するのみである。
【００３０】
列制御回路１４０は、蓄積信号用ラインメモリ１４２と、オフセット信号用ラインメモリ１４４と、水平シフトレジスタ１４６と、を備えている。列制御回路１４０は、読み出し状態のとき、蓄積されたホール数を反映して得られた信号電圧を読み出す。出力回路１５０は、列制御回路１４０から与えられた信号電圧を増幅して、画素データとして出力する。
【００３１】
具体的には、列制御回路１４０は、各画素から２種類の信号電圧を読み出して出力回路１５０へ供給する。一方の信号電圧は、入射光の強度に応じた電圧である。他方の信号電圧は、ホールポケットに蓄積されたホールをクリアした後に残存するホール数に応じた電圧である。本明細書では、このノイズ成分を含む電圧をオフセット電圧と呼ぶ。そして、出力回路１５０は、この２種類の信号電圧の差分を増幅して、画素データとして出力する。
【００３２】
以上の説明から分かるように、比較例における各回路１２０，１３０，１４０は、本発明における制御部に相当する。
【００３３】
図３は、画素１１２のレイアウトを模式的に示す説明図である。図４は、画素１１２の断面を模式的に示す説明図である。なお、図４では、図３のＡ−Ａ’断面が示されている。
【００３４】
画素１１２は、ｐ型の半導体基板２００（図４）上に形成されている。基板２００には、ｎ型半導体で構成されたｎ領域２１０が形成されており、ｎ領域２１０内部には、ｐ型半導体で構成された第１のｐ領域２２０が埋め込まれている。すなわち、第１のｐ領域２２０は、外部との直接的な電気的接点を有していないフローティング領域である。第１のｐ領域２２０は、比較的深い位置に設けられた不純物濃度の比較的低い第１の部分ｐ領域２２１ａと、比較的浅い位置に設けられた不純物濃度の比較的高い第２の部分ｐ領域２２２ｂと、を含んでいる。また、ｎ領域２１０の端部には、第２のｐ領域２３０が形成されている。
【００３５】
フォトダイオードＰＤは、ｎ領域２１０と第１のｐ領域２２０との接合部分によって構成されている。
【００３６】
出力トランジスタＰＴｒ（図４）は、デプレッション形のｎチャネルＭＯＳトランジスタである。出力トランジスタＰＴｒは、表面にｎ領域２１０が形成された半導体基板に形成されている。半導体基板の表面をｎ領域とする理由は、半導体基板表面にあるトラップ準位を電子で埋め尽くし、ノイズとなるホールの発生を抑えるためである。ｎ領域２１０上には、略環状のゲート絶縁膜２６０Ｐを介して、略環状の出力ゲート２７０Ｐが形成されている。略環状の出力ゲート２７０Ｐの内側は、出力トランジスタＰＴｒのソース領域として機能し、外側は、出力トランジスタＰＴｒのドレイン領域として機能する。また、出力ゲート２７０Ｐの下方に設けられた第１のｐ領域２２０は、周囲をｎ領域で囲まれた電気的にフローティングな領域であり、出力トランジスタＰＴｒに基板電位を与える領域（基板領域）として機能する。なお、図３，図４では、金属配線と接続される不純物濃度の比較的高いソースコンタクト領域２１０ｓとドレインコンタクト領域２１０ｄとが、図示されている。ただし、図３，図４では、ドレインコンタクト領域２１０ｄが１つの画素１１２内に描かれているが、実際には、複数の画素１１２に対して共通に設けられている。
【００３７】
ホールポケットＨＰは、不純物濃度の比較的高い第２の部分ｐ領域（ｐ＋  領域）２２２ｂによって構成されている。ホールポケットＨＰは、略環状の形状を有しており、略環状の出力ゲート２７０Ｐの下方に形成されている。
【００３８】
なお、図４では、図示の便宜上、ホールポケットＨＰは、基板２００の表面から比較的深い位置に描かれているが、実際には、基板２００の表面から比較的浅い位置に形成されている。また、ホールポケットＨＰは、比較的大きな厚みを有しているように描かれているが、実際には、比較的小さな厚みを有している。
【００３９】
クリアトランジスタＣＴｒ（図４）は、エンハンストメント形のｐチャネルＭＯＳトランジスタである。ｎ領域２１０上には、ゲート絶縁膜２６０Ｃを介して、クリアゲート２７０Ｃが形成されている。ホールポケットＨＰを含む第１のｐ領域２２０は、クリアトランジスタＣＴｒのソース領域として機能する。クリアゲート２７０Ｃを介して第１のｐ領域２２０と対向する第２のｐ領域２３０は、クリアトランジスタＣＴｒのドレイン領域として機能する。また、クリアゲート２７０Ｃの下方に設けられたｎ領域２１０は、クリアトランジスタＣＴｒの基板領域として機能する。なお、図３，図４では、金属配線と接続される不純物濃度の比較的高いドレインコンタクト領域２３０ｄが図示されている。
【００４０】
なお、基板２００の電圧は、接地電位（約０Ｖ）に保たれている。また、前述のように、出力トランジスタＰＴｒのドレイン電圧は、約３．３Ｖに保たれている。このため、比較例では、ｎ領域２１０が、隣接する画素間の電気的な干渉を抑制する画素分離領域として機能している。
【００４１】
上記のように、第１のｐ領域２２０は、フォトダイオードＰＤのアノードとして機能すると共に、ホールポケットＨＰとして機能する。また、第１のｐ領域２２０は、出力トランジスタＰＴｒの基板領域として機能すると共に、クリアトランジスタＣＴｒのソース領域としても機能する。このような構造を採用すれば、画素の構造を比較的簡単にすることができる。なお、画素１１２は、半導体基板に不純物イオンを導入することによって形成されていてもよいし、エピタキシャル成長によって形成されていてもよい。
【００４２】
以上の説明から分かるように、比較例におけるｎ領域２１０と第１のｐ領域２２０と第２のｐ領域２３０とは、それぞれ、本発明における画素形成領域と埋込領域と排出領域とに相当する。
【００４３】
Ａ−２．比較例の固体撮像装置の動作：
図５は、画素１１２の動作シーケンスを示す説明図である。図示するように、１回の動作シーケンスは、第１のクリア期間Ｔ１と、蓄積期間Ｔ２と、蓄積信号読出期間Ｔ３と、第２のクリア期間Ｔ４と、オフセット信号読出期間Ｔ５と、を経て完了する。２つのクリア期間Ｔ１，Ｔ４は、ホールポケットＨＰ内のホールを排出するための期間である。蓄積期間Ｔ２は、ホールポケットＨＰ内にホールを蓄積するための期間である。２つの読出期間Ｔ３，Ｔ５は、ホールポケットＨＰ内に存在するホールの数に応じた信号を読み出すための期間である。
【００４４】
前述したように、比較例では、出力トランジスタＰＴｒのドレイン電圧ＰＶｄは、常に、約３．３Ｖに保たれており、クリアトランジスタＣＴｒのドレイン電圧ＣＶｄは、常に、約０Ｖに保たれている。２つのクリア期間Ｔ１，Ｔ４における各トランジスタＰＴｒ，ＣＴｒの制御は、同じであり、２つの読出期間Ｔ３，Ｔ５における各トランジスタＰＴｒ，ＣＴｒの制御も、同じである。
【００４５】
Ａ−２−１．クリア期間：
図６は、第１のクリア期間Ｔ１における画素１１２内部の状態を示す説明図である。第１のクリア期間Ｔ１では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇは、約０Ｖに設定され、ソース電圧ＰＶｓは、約３．３Ｖに設定される。このとき、出力トランジスタＰＴｒは、オフ状態に設定される。また、クリアトランジスタＣＴｒのゲート電圧ＣＶｇは、約０Ｖに設定される。このとき、クリアトランジスタＣＴｒは、オン状態に設定される。これは、クリアトランジスタＣＴｒの基板電圧（すなわち、クリアゲート２７０Ｃの下方のｎ領域２１０の電圧）は、出力トランジスタＰＴｒのドレイン電圧ＰＶｄ（約３．３Ｖ）とほぼ等しいためである。
【００４６】
クリア期間Ｔ１では、クリアゲート２７０Ｃの下方には、チャネル領域２１０ｃが形成される。このため、ホールポケットＨＰに存在するホールは、第１のｐ領域２２０とチャネル領域２１０ｃと第２のｐ領域２３０とを通って、ドレインコンタクト領域２３０ｄから排出される。
【００４７】
第４のクリア期間Ｔ４（図５）における動作は、第１のクリア期間Ｔ１における動作と同様である。ただし、第１のクリア期間Ｔ１は、蓄積期間Ｔ２に先行して、ホールポケットＨＰに僅かに存在し得るホールを排出するために実行されているが、第２のクリア期間Ｔ４は、蓄積期間Ｔ２でホールポケットＨＰに蓄積されたホールを排出するために実行されている。
【００４８】
Ａ−２−２．蓄積期間：
図７は、蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。蓄積期間Ｔ２では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇが変更される。具体的には、ゲート電圧ＰＶｇは、約３．３Ｖに設定される。このとき、出力トランジスタＰＴｒは、オン状態に設定される。また、クリアトランジスタＣＴｒのゲート電圧ＣＶｇも変更される。具体的には、ゲート電圧ＣＶｇは、約３．３Ｖに設定される。このとき、クリアトランジスタＣＴｒは、オフ状態に設定される。
【００４９】
なお、上記のように、出力トランジスタＰＴｒをオン状態に設定すれば、ゲート絶縁膜の界面に電子層を誘起させることができ、この結果、界面欠陥に起因する暗電流の発生を抑制することができる。
【００５０】
蓄積期間Ｔ２では、フォトダイオードＰＤを構成するｎ領域２１０とｐ領域２２０との接合界面付近には、空乏領域（例えば、図７の２つの破線に挟まれた領域）が形成されている。フォトダイオードＰＤに光が入射すると、光電変換によって、電子−ホール対が発生する。電子は、ｎ領域２１０を通って、ドレインコンタクト領域２１０ｄから排出される。一方、ホールは、ｐ領域２２０内のホールポケットＨＰに集められ、蓄積される。これは、ホールポケットＨＰは、不純物濃度が比較的高く、ホールに対するポテンシャルが比較的低いためである。
【００５１】
Ａ−２−３．読出期間：
図８は、蓄積信号読出期間Ｔ３における画素１１２内部の状態を示す説明図である。蓄積信号読出期間Ｔ３では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇが変更される。具体的には、ゲート電圧ＰＶｇは、ドレイン電圧ＰＶｄ（約３．３Ｖ）よりも低い約２Ｖに設定される。また、蓄積信号読出期間Ｔ３では、出力トランジスタＰＴｒは、ソースフォロア回路として動作する。そして、出力トランジスタＰＴｒのソース領域からは、ホールポケットＨＰに蓄積されたホールの数に応じた蓄積電圧（蓄積信号）が読み出される。
【００５２】
蓄積信号読出期間Ｔ３では、ホールは、ホールポケットＨＰ内に蓄積された状態で維持されている。出力トランジスタＰＴｒのソース電圧ＰＶｓは、出力トランジスタＰＴｒのしきい値電圧をＶｔｈとすると、「ＰＶｓ＝ＰＶｇ−Ｖｔｈ」で表される。しきい値電圧Ｖｔｈは、ホールポケットＨＰ内に蓄積されたホールの数に応じて変化する。具体的には、蓄積されたホールの数が多い程、しきい値電圧Ｖｔｈは低くなる。そして、しきい値電圧Ｖｔｈが低い程、ソース電圧ＰＶｓは高くなる。すなわち、ソース電圧ＰＶｓは、ホールポケットＨＰ内に蓄積されたホールの数が多い程、換言すれば、フォトダイオードＰＤに入射する光の強度が高い程、高くなる。
【００５３】
オフセット信号読出期間Ｔ５（図５）における動作は、蓄積信号読出期間Ｔ３における動作と同様である。ただし、オフセット信号読出期間Ｔ５では、出力トランジスタＰＴｒのソース領域からは、ホールポケットＨＰにホールが殆ど存在しない状態のオフセット電圧（オフセット信号）が出力される。出力回路１５０（図１）は、読み出された２つの信号（すなわち、蓄積信号およびオフセット信号）の差分を増幅することによって、ノイズ成分が除去された画素データを出力する。
【００５４】
なお、比較例では、図５に示すように、１回の動作シーケンスに、第２のクリア期間Ｔ４とオフセット信号読出期間Ｔ５とが含まれているが、２つの期間Ｔ４，Ｔ５は、省略可能である。この場合には、出力回路１５０（図１）は、読み出された蓄積信号と、予め準備された所定のオフセット信号との差分から、画素データを得るようにすればよい。あるいは、出力回路１５０は、読み出された蓄積信号のみから画素データを得るようにすればよい。
【００５５】
以上説明したように、比較例の固体撮像装置１００は、マトリクス状に配列された複数の画素１１２を有する画素アレイ１１０を備えている。そして、各画素は、入射光の強度に応じてホールを発生させるためのフォトダイオードＰＤと、発生したホールを蓄積するためのホールポケットＨＰと、ホールポケットに蓄積されるホールの数に応じて変化するしきい値電圧に応じた信号を出力するための出力トランジスタＰＴｒと、ホールポケットに蓄積されたホールを排出させるためのクリアトランジスタＣＴｒと、を備えている。このように、比較例の固体撮像装置１００では、各画素１１２は、クリアトランジスタＣＴｒを備えているため、そのチャネル領域２１０ｃを介してホールポケット内のホールを容易に排出することが可能となる。
【００５６】
前述のように、従来では、各画素は、クリアトランジスタを備えていない。このため、従来では、出力トランジスタＰＴｒのゲート電極に比較的高い電圧（例えば、約５〜約７Ｖ）を印加することによって、ホールを基板２００の深さ方向に向けて排出していた。すなわち、従来では、行制御回路１３０（図１）は、比較的大きな電圧を発生させる必要があった。
【００５７】
しかしながら、比較例では、各画素は、クリアトランジスタＣＴｒを備えているため、クリアトランジスタを比較的低い電圧で制御するのみで、ホールを基板２００の表面付近に形成されるチャネル領域２１０ｃを介して排出することができる。したがって、ホールポケットＨＰ内のホールを比較的容易に排出することが可能となる。
【００５８】
Ａ−３．比較例における問題点：
ところで、比較例では、蓄積期間Ｔ２（図５）において、画素アレイの一部の画素に強度の高い光が入射する場合には、画素アレイ上の入射光分布と、画素アレイから出力される画素データ分布とが、整合しない現象が生じ得る。
【００５９】
図９は、蓄積期間Ｔ２において、強度の高い光が入射したときの画素１１２内部の状態を示す説明図である。図９（Ａ）では、図３のＢ−Ｂ’断面が示されている。ただし、図９（Ａ）では、光が入射する画素（注目画素）１１２と、注目画素と同じ行に配列された隣接画素１１２’と、が示されている。図９（Ｂ）は、図９（Ａ）のＣ線に沿ったポテンシャル分布を示している。ただし、図９（Ｂ）の曲線は、ホールが蓄積されていない状態でのポテンシャル分布を示している。曲線から分かるように、第１のｐ領域２２０のポテンシャルは、その周囲のｎ領域２１０のポテンシャルよりも低い。また、第１のｐ領域２２０内部において、ホールポケットＨＰを構成する第２の部分ｐ領域（ｐ＋  領域）２２２ｂのポテンシャルは、第１の部分ｐ領域２２１ａのポテンシャルよりも低い。
【００６０】
注目画素１１２に光が入射すると、フォトダイオードＰＤはホールを発生させる。発生したホールは、ホールポケットＨＰに蓄積される。しかしながら、注目画素１１２に入射する光の強度が比較的高い場合には、ホールは、ホールポケットＨＰから溢れ、ホールポケットＨＰを含む第１のｐ領域２２０内に収容される。そして、注目画素１１２に入射する光の強度がさらに高い場合、換言すれば、発生するホール数が第１のｐ領域２２０の収容能力を超える場合には、過剰なホールは、第１のｐ領域２２０から溢れ出る。
【００６１】
第１のｐ領域２２０から溢れ出たホールは、ｎ領域２１０の障壁を超えて、隣接画素１１２’の第１のｐ領域２２０に侵入する。このとき、隣接画素１１２’では、光が入射していないにも関わらず、ホールポケット内にホールが蓄積される。そして、隣接画素１１２’からは、ホールポケット内に蓄積されたホールの数に応じた蓄積信号が読み出される。なお、図９は、過剰なホールが、注目画素１１２と同じ行に配列された隣接画素１１２’に侵入する場合について示しているが、過剰なホールは、注目画素１１２に隣接する行に配列された隣接画素にも同様に侵入し得る。この結果、生成される画像では、注目画素に対応する領域が白く表示されるだけでなく、その周辺領域も白く表示されてしまい、画質が劣化する。この現象は、「ブルーミング」と呼ばれている。
【００６２】
以下に説明する実施例では、上記の画質の劣化が抑制できるよう工夫されている。具体的には、各画素に設けられたクリアトランジスタＣＴｒを利用して、ブルーミング現象の発生が抑制されている。
【００６３】
Ｂ．実施例：
図１０は、クリアトランジスタＣＴｒの４つの端子に印加される電圧を示す説明図である。前述したように、比較例では、蓄積期間Ｔ２（図５）において、ゲート電圧ＣＶｇは、約３．３Ｖに設定されている。基板電圧（すなわち、クリアトランジスタの基板領域として機能するｎ領域２１０の電圧）ＣＶｂは、出力トランジスタのドレイン電圧ＰＶｄとほぼ等しい約３．３Ｖに設定されている。ドレイン電圧ＣＶｄは、約０Ｖに設定されている。そして、ソース電圧ＣＶｓは、第１のｐ領域２２０の電圧に等しく、フォトダイオードＰＤで発生するホール数に依存する。
【００６４】
クリアトランジスタＣＴｒは、「ＣＶｓ＞ＣＶｇ＋ＣＶｔｈ」が満足されるときにオン状態に設定され、満足されないときにオフ状態に設定される。ここで、ＣＶｔｈは、クリアトランジスタＣＴｒのしきい値電圧（絶対値）である。
【００６５】
比較例では、蓄積期間において、フォトダイオードＰＤで発生したホールが第１のｐ領域２２０から溢れ出る場合でも、クリアトランジスタＣＴｒはオフ状態に保たれている。一方、以下に説明する実施例では、発生したホールが第１のｐ領域２２０から溢れ出る場合には、クリアトランジスタＣＴｒはオン状態に設定される。換言すれば、発生したホールが第１のｐ領域２２０から溢れ出るときのソース電圧ＣＶｓで、クリアトランジスタＣＴｒがオフ状態からオン状態に遷移するように調整されている。こうすれば、クリアトランジスタＣＴｒは、第１のｐ領域２２０から溢れ出たホールを排除することができ、この結果、ブルーミング現象の発生を抑制することができる。
【００６６】
Ｂ−１．第１実施例：
第１実施例では、画素構造が変更されているのみであり、画素の制御は、比較例（図５）と同様に実行される。
【００６７】
図１１は、第１実施例における画素構造を示す説明図であり、図４に対応する。図１１は、図４とほぼ同じであるが、この画素１１２Ａでは、クリアトランジスタＣＴｒの基板領域として機能するｎ領域２１０Ａが変更されている。具体的には、クリアゲート２７０Ｃの下方に設けられたｎ領域２１０Ａは、ゲート絶縁膜２６０Ｃとの界面付近に、不純物濃度の比較的低い界面領域２１０ｂを含んでいる。換言すれば、クリアトランジスタＣＴｒの基板領域２１０Ａは、クリアゲート２７０Ｃ付近に設けられた不純物濃度の比較的低い上部領域（界面領域２１０ｂ）と、上部領域の下方に設けられた不純物濃度の比較的高い下部領域と、を含んでいる。このとき、クリアトランジスタのしきい値電圧ＣＶｔｈは、比較的低く設定されるため、クリアトランジスタＣＴｒは、発生したホールが第１のｐ領域２２０から溢れ出るときのソース電圧ＣＶｓでオン状態に設定されることとなる。
【００６８】
図１２は、蓄積期間Ｔ２における画素１１２Ａ内部の状態を示す説明図である。図１２（Ａ），（Ｂ）は、それぞれ、入射光の強度が通常レベルである場合の画素内部の状態と、高レベルである場合の画素内部の状態と、を示している。
【００６９】
入射光の強度が通常レベルである場合（図１２（Ａ））には、フォトダイオードＰＤで発生するホールは、ホールポケットＨＰのみに蓄積される。このとき、第１のｐ領域２２０の電圧、すなわち、クリアトランジスタのソース電圧ＣＶｓは、例えば約２〜約３Ｖであり、クリアトランジスタＣＴｒはオフ状態に設定される。
【００７０】
一方、入射光の強度が高レベルである場合（図１２（Ｂ））には、フォトダイオードＰＤで発生するホールは、ホールポケットＨＰを含む第１のｐ領域２２０から溢れ出る。このとき、第１のｐ領域２２０の電圧、すなわち、クリアトランジスタのソース電圧ＣＶｓは、例えば約５Ｖであり、クリアトランジスタＣＴｒはオン状態に設定される。より具体的には、ソース電圧ＣＶｓが比較的高い場合には、クリアゲート２７０Ｃの下方のｎ領域２１０には、チャネル領域２１０ｃが形成される。このため、第１のｐ領域２２０から溢れ出た過剰なホールは、チャネル領域２１０ｃと第２のｐ領域２３０とを通って、ドレインコンタクト領域２３０ｄから排出される。なお、チャネル領域２１０ｃは、不純物濃度の比較的低い界面領域２１０ｂに形成されている。
【００７１】
以上説明したように、第１実施例では、クリアトランジスタのしきい値電圧ＣＶｔｈは、比較的低く設定されている。このため、行制御回路１３０（図１）がクリアゲート２７０Ｃに所定の電圧（本実施例では、約３．３Ｖ）を印加する場合でも、ソース電圧ＣＶｓに応じたクリアトランジスタＣＴｒのオフ状態からオン状態への遷移が実現される。具体的には、クリアトランジスタＣＴｒは、ソース電圧が比較的低い場合（すなわち、発生したホールがソース領域２２０から溢れ出ない場合）には、オフ状態に設定される。また、クリアトランジスタＣＴｒは、ソース電圧が比較的高い場合（すなわち、発生したホールがソース領域２２０から溢れ出る場合）には、オン状態に設定される。したがって、クリアトランジスタＣＴｒは、ホールがクリアトランジスタのソース領域２２０から溢れ出る場合に、過剰なホールをチャネル領域２１０ｃを介して排出することができる。この結果、溢れ出た過剰なホールが隣接画素のホールポケットに侵入することを抑制することができ、この結果、画質の劣化（ブルーミング現象の発生）を抑制することが可能となる。
【００７２】
なお、蓄積期間Ｔ２においてクリアゲート２７０Ｃに印加される所定の電圧（本実施例では、約３．３Ｖ）は、クリア期間Ｔ１，Ｔ４にクリアゲート２７０Ｃに印加される電圧（本実施例では、約０Ｖ）と異なる。すなわち、クリア期間Ｔ１，Ｔ４では、ゲート電圧ＣＶｇは、チャネル領域２１０ｃが必ず形成される電圧に設定されており、蓄積期間Ｔ２では、ゲート電圧ＣＶｇは、チャネル領域２１０ｃがソース領域の状態（ソース電圧）に応じて形成される電圧に設定されている。
【００７３】
Ｂ−２．第２実施例：
第２実施例では、画素の制御が変更されているのみであり、画素構造は、比較例（図４）と同様である。
【００７４】
図１３は、第２実施例における画素１１２の動作シーケンスを示す説明図であり、図５に対応する。図１３は、図５とほぼ同じであるが、蓄積期間Ｔ２におけるクリアトランジスタＣＴｒのゲート電圧ＣＶｇが変更されている。具体的には、ゲート電圧ＣＶｇは、比較例の約３．３Ｖよりも低い所定の電圧Ｖｐ（例えば、約２．５Ｖ）に変更されている。このように、ゲート電圧ＣＶｇが比較的低い電圧Ｖｐに設定されていれば、クリアトランジスタＣＴｒは、発生したホールが第１のｐ領域２２０から溢れ出るときのソース電圧ＣＶｓでオン状態に設定されることとなる。
【００７５】
図１４は、蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。なお、図１４（Ａ），（Ｂ）は、図１２（Ａ），（Ｂ）に対応している。入射光の強度が通常レベルである場合（図１４（Ａ））には、図１２（Ａ）と同様に、クリアトランジスタＣＴｒはオフ状態に設定される。一方、入射光の強度が高レベルである場合（図１４（Ｂ））には、図１２（Ｂ）と同様に、クリアトランジスタＣＴｒはオン状態に設定される。ただし、第１実施例では、界面領域２１０ｂの不純物濃度が比較的低く設定されていることに起因して、チャネル領域２１０ｃが形成されているが、第２実施例では、クリアゲート２７０Ｃに印加されるゲート電圧ＣＶｇが比較的低く設定されていることに起因して、チャネル領域２１０ｃが形成されている。
【００７６】
以上説明したように、第２実施例では、クリアトランジスタのゲート電圧ＣＶｇは、比較的低い所定の電圧Ｖｐに設定されている。このため、行制御回路１３０（図１）がクリアゲート２７０Ｃに所定の電圧（本実施例では、約２．５Ｖ）を印加する場合でも、ソース電圧ＣＶｓに応じたクリアトランジスタＣＴｒのオフ状態からオン状態への遷移が実現される。具体的には、クリアトランジスタＣＴｒは、ソース電圧が比較的低い場合には、オフ状態に設定され、ソース電圧が比較的高い場合には、オン状態に設定される。したがって、クリアトランジスタＣＴｒは、ホールがクリアトランジスタのソース領域２２０から溢れ出る場合に、過剰なホールをチャネル領域２１０ｃを介して排出することができる。この結果、溢れ出た過剰なホールが隣接画素のホールポケットに侵入することを抑制することができ、この結果、画質の劣化（ブルーミング現象の発生）を抑制することが可能となる。
【００７７】
なお、第１実施例と同様に、蓄積期間Ｔ２においてクリアゲート２７０Ｃに印加される所定の電圧（本実施例では、約２．５Ｖ）は、クリア期間Ｔ１，Ｔ４にクリアゲート２７０Ｃに印加される電圧（本実施例では、約０Ｖ）と異なる。
【００７８】
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００７９】
（１）上記実施例では、出力トランジスタＰＴｒは、略環状のゲート電極２７０Ｐを有しているが、これに代えて、略矩形のゲート電極を有していてもよい。ただし、上記実施例のようにすれば、画素の構造を比較的簡単にすることができるという利点がある。なお、上記実施例では、略環状のゲート電極は、略円形の外周と略円形の内周とを有しているが、これに代えて、略多角形の外周と略多角形の内周とを有していてもよい。あるいは、略多角形の外周と略円形の内周とを有していてもよい。すなわち、略環状とは、閉じた形状であればよい。
【００８０】
（２）第１実施例では、しきい値電圧ＣＶｔｈを比較的低く設定することによって、蓄積期間において、ソース電圧ＣＶｓに応じたクリアトランジスタＣＴｒのオフ状態とオン状態との切替が実現されている。
【００８１】
また、第２実施例では、ゲート電圧ＣＶｇを比較的低く設定することによって、蓄積期間において、ソース電圧ＣＶｓに応じたクリアトランジスタのオフ状態とオン状態との切替が実現されている。
【００８２】
一般には、クリアトランジスタ部は、蓄積期間において、発生したキャリアがクリアトランジスタ部のソース領域から溢れ出る場合には、溢れ出たキャリアが隣接する画素の蓄積部に侵入しないように、溢れ出たキャリアをクリアトランジスタ部を介して排出させればよい。
【００８３】
なお、第１実施例では、しきい値電圧ＣＶｔｈは、界面領域２１０ｂの不純物濃度によって調整されているが、これに代えて、ゲート絶縁膜２６０Ｃの容量によって調整されていてもよい。
【００８４】
（３）上記実施例では、蓄積部は、ホールを蓄積させているが、これに代えて、電子を蓄積させるようにしてもよい。なお、この場合には、ｐ型の半導体領域とｎ型の半導体領域とを置換すればよい。
【図面の簡単な説明】
【図１】比較例としての固体撮像装置の全体構成を示す説明図である。
【図２】図１の画素アレイ１１０と行制御回路１３０と列制御回路１４０との内部構成を示す説明図である。
【図３】画素１１２のレイアウトを模式的に示す説明図である。
【図４】画素１１２の断面を模式的に示す説明図である。
【図５】画素１１２の動作シーケンスを示す説明図である。
【図６】第１のクリア期間Ｔ１における画素１１２内部の状態を示す説明図である。
【図７】蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。
【図８】蓄積信号読出期間Ｔ３における画素１１２内部の状態を示す説明図である。
【図９】蓄積期間Ｔ２において、強度の高い光が入射したときの画素１１２内部の状態を示す説明図である。
【図１０】クリアトランジスタＣＴｒの４つの端子に印加される電圧を示す説明図である。
【図１１】第１実施例における画素構造を示す説明図であり、図４に対応する。
【図１２】蓄積期間Ｔ２における画素１１２Ａ内部の状態を示す説明図である。
【図１３】第２実施例における画素１１２の動作シーケンスを示す説明図であり、図５に対応する。
【図１４】蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。
【符号の説明】
１００…固体撮像装置
１１０…画素アレイ
１１２，１１２Ａ…画素
１２０…タイミング制御回路
１３０…行制御回路
１３２…出力ゲート制御部
１３４…出力ドレイン制御部
１３６…クリアゲート制御部
１３８…クリアドレイン制御部
１４０…列制御回路
１４２…蓄積信号用ラインメモリ
１４４…オフセット信号用ラインメモリ
１４６…水平シフトレジスタ
１５０…出力回路
２００…半導体基板
２１０，２１０Ａ…ｎ領域（クリアトランジスタの基板領域）
２１０ｂ…界面領域
２１０ｃ…チャネル領域
２１０ｄ…ドレインコンタクト領域
２１０ｓ…ソースコンタクト領域
２２０…第１のｐ領域（クリアトランジスタのソース領域
２２１ａ…第１の部分ｐ領域
２２２ｂ…第２の部分ｐ領域
２３０…第２のｐ領域
２３０ｄ…ドレインコンタクト領域
２６０Ｐ…ゲート絶縁膜
２６０Ｃ…ゲート絶縁膜
２７０Ｐ…出力ゲート
２７０Ｃ…クリアゲート
ＰＴｒ…出力トランジスタ
ＰＶｄ…ドレイン電圧
ＰＶｇ…ゲート電圧
ＰＶｓ…ソース電圧
ＣＴｒ…クリアトランジスタ
ＣＶｄ…ドレイン電圧
ＣＶｇ…ゲート電圧
ＣＶｓ…ソース電圧
ＣＶｂ…基板電圧
ＨＰ…ホールポケット
ＰＤ…フォトダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004273781.tif 000012
【図１１】
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【図１２】
2004273781.tif 000014
【図１３】
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【図１４】
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