(57)【要約】【課題】ソース／ドレイン領域をイオン注入法で形成するヘテロ接合ＦＥＴにおいて、注入活性化の高温アニール処理による特性の劣化の少ない高性能なヘテロ接合ＦＥＴを実現する。【解決手段】ｎ型キャリア供給層となるｎ型Ａｌ０．２Ｇａ０．８Ａｓ層１０５において、従来用いられていたＳｉドープに代えて、Ｓｅドープを用いることにより、ソース／ドレイン領域（１０７、１０８）となるイオン注入領域を活性化させるためのアニール処理において、プロセスで付着したエピタキシャル基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現できる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半絶縁性基板上に複数の半導体層を形成した半導体層形成基板と、前記半導体層形成基板上に形成したゲート電極と、前記ゲート電極の両側の前記半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入と活性化のためのアニール処理とが施されたことにより形成されたｎ型ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間であって前記複数のうち所定の半導体層からなる活性層と、前記ソース領域と前記ドレイン領域との間であって前記活性層の上側または上下両側の前記半導体層からなり前記活性層に電子を供給するｎ型キャリア供給層とを備えたヘテロ接合電界効果型トランジスタであって、
少なくとも１つの前記ｎ型キャリア供給層となる半導体層は、セレン（Ｓｅ）またはテルル（Ｔｅ）がドーピングされていることを特徴とするヘテロ接合電界効果型トランジスタ。
【請求項２】
前記活性層となる半導体層がＩｎＧａＡｓ層であり、前記ｎ型キャリア供給層となる半導体層がＡｌＧａＡｓ層であることを特徴とする請求項１記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記活性層となる半導体層がＩｎＧａＡｓ層であり、前記ｎ型キャリア供給層となる半導体層がＩｎＡｌＡｓ層であることを特徴とする請求項１記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記活性層となる半導体層がＧａＡｓ層であり、前記ｎ型キャリア供給層となる半導体層がＡｌＧａＡｓ層であることを特徴とする請求項１記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
半絶縁性基板上に複数の半導体層を形成した半導体層形成基板と、前記半導体層形成基板上に形成したゲート電極と、前記ゲート電極の両側の前記半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入と活性化のためのアニール処理とが施されたことにより形成されたｎ型ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間であって前記複数のうち所定の半導体層からなるｎ型活性層とを備えたヘテロ接合電界効果型トランジスタであって、
前記ｎ型活性層となる半導体層は、セレン（Ｓｅ）またはテルル（Ｔｅ）がドーピングされていることを特徴とするヘテロ接合電界効果型トランジスタ。
【請求項６】
前記ｎ型活性層となる半導体層がＩｎＧａＡｓ層、ＧａＡｓ層及びＩｎＰ層のうちのいずれかであることを特徴とする請求項５記載のヘテロ接合電界効果型トランジスタ。
【請求項７】
半絶縁性基板上に、活性層となる半導体層と前記活性層に電子を供給するｎ型キャリア供給層となる前記活性層の上側または上下両側の半導体層とを少なくとも含む複数の半導体層を有した半導体層形成基板を形成する工程と、前記半導体層形成基板上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入を行いかつ前記イオン注入領域の活性化のためのアニール処理を施すことによりｎ型ソース領域及びドレイン領域を形成する工程とを含むヘテロ接合電界効果型トランジスタの製造方法であって、
前記半導体層形成基板を形成する際、少なくとも１つの前記ｎ型キャリア供給層となる半導体層にセレン（Ｓｅ）またはテルル（Ｔｅ）をドーピングすることを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
【請求項８】
前記半導体層形成基板を形成する際、前記活性層となる半導体層としてＩｎＧａＡｓ層を形成し、前記ｎ型キャリア供給層となる半導体層としてＡｌＧａＡｓ層を形成することを特徴とする請求項７記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項９】
前記半導体層形成基板を形成する際、前記活性層となる半導体層としてＩｎＧａＡｓ層を形成し、前記ｎ型キャリア供給層となる半導体層としてＩｎＡｌＡｓ層を形成することを特徴とする請求項７記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１０】
前記半導体層形成基板を形成する際、前記活性層となる半導体層としてＧａＡｓ層を形成し、前記ｎ型キャリア供給層となる半導体層としてＡｌＧａＡｓ層を形成することを特徴とする請求項７記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１１】
半絶縁性基板上にｎ型活性層となる半導体層を少なくとも含む複数の半導体層を有した半導体層形成基板を形成する工程と、前記半導体層形成基板上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入を行いかつ前記イオン注入領域の活性化のためのアニール処理を施すことによりｎ型ソース領域及びドレイン領域を形成する工程とを含むヘテロ接合電界効果型トランジスタの製造方法であって、
前記半導体層形成基板を形成する際、前記ｎ型活性層となる半導体層にセレン（Ｓｅ）またはテルル（Ｔｅ）をドーピングすることを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
【請求項１２】
前記半導体層形成基板を形成する際、前記ｎ型活性層となる半導体層としてＩｎＧａＡｓ層、ＧａＡｓ層及びＩｎＰ層のうちのいずれかを形成することを特徴とする請求項１１記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１３】
前記ｎ型ソース領域及びドレイン領域を形成するときに行うアニール処理は、ランプアニールを用いて行うことを特徴とする請求項７〜１２のうちいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合エピタキシャル基板を用いた電界効果型トランジスタ（以下、ＦＥＴと呼ぶ）及びその製造方法に関するものである。
【０００２】
【従来の技術】
ヘテロ接合ＦＥＴのソース／ドレイン領域をイオン注入法を用いてゲート電極に対して自己整合的に形成したＦＥＴは、ソース／ドレインの寄生抵抗が少なく、高性能なエンハンスメント型ＦＥＴを実現するプロセスとして期待されている（例えば、非特許文献１参照）。
【０００３】
これらのヘテロ接合ＦＥＴでは、活性層に電子を供給するキャリア供給層、又は活性層自身がドーピングされている場合、主としてＳｉのドーピング層が使用されている。
【０００４】
【非特許文献１】
Ｊ．Ｋ．Ａｂｒｏｋｗａｈ　ｅｔ．　ａｌ．，　ＧａＡｓ　ＩＣ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ，　Ｐ１２７，　１９９３．
【０００５】
【発明が解決しようとする課題】
しかし、ソース／ドレイン領域となるイオン注入領域を活性化するためには、高温のアニール処理が不可欠であり、これらのアニール処理によりヘテロ接合が変質し、ＦＥＴ特性が劣化するなどの課題があった。従来、ヘテロ接合ＦＥＴに用いるエピタキシャル基板のｎ型キャリア供給層や、活性層自身のドーピング材料としては、主としてＳｉ（シリコン）ドナーが用いられている。これらのＳｉドナーが、ソース／ドレイン領域形成時のイオン注入活性化の高温アニールによって、フッ酸処理、ＣＦ４ガスエッチング等のプロセスで基板表面に付着したＦ（フッ素）原子の拡散によってＦ原子との複合体を形成することにより不活性化され、キャリア濃度が減少し、ＦＥＴ特性が劣化するものである。特にＩｎＡｌＡｓ／ＩｎＧａＡｓのヘテロ系において、４００℃程度の熱処理で、このＦ原子によってＳｉドナーが不活性化することは早藤等によって報告（Ａｐｐｌ．Ｐｈｙｓ．　Ｌｅｔｔ．，　Ｖｏｌ．　６６，　ｐ．　８６３，　（１９９５）．）されているが、これがイオン注入活性化の高温アニール処理によっても生じることを本発明者らは見出した。
【０００６】
本発明は、上記の課題を解決するためになされたもので、イオン注入活性化のためのアニール処理によるＦＥＴ特性の劣化が少ない高性能なヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ｎ型キャリア供給層やｎ型活性層のドーピング材料として従来用いられていたＳｉに代えて、ＳｅまたはＴｅを用いるものである。ＳｅやＴｅは、Ｆ原子との結合エネルギーが大きく、Ｓｉの場合と違って容易にＦ原子と複合体を形成しないため、これらの原子をドーピング不純物として用いることにより、高温アニール処理によっても、素子劣化の少ないヘテロ接合ＦＥＴを実現することが可能である。
【０００８】
本発明の請求項１記載のヘテロ接合ＦＥＴは、半絶縁性基板上に複数の半導体層を形成した半導体層形成基板と、半導体層形成基板上に形成したゲート電極と、ゲート電極の両側の半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入と活性化のためのアニール処理とが施されたことにより形成されたｎ型ソース領域及びドレイン領域と、ソース領域とドレイン領域との間であって複数のうち所定の半導体層からなる活性層と、ソース領域とドレイン領域との間であって活性層の上側または上下両側の半導体層からなり活性層に電子を供給するｎ型キャリア供給層とを備えたヘテロ接合ＦＥＴであって、少なくとも１つのｎ型キャリア供給層となる半導体層は、セレン（Ｓｅ）またはテルル（Ｔｅ）がドーピングされていることを特徴とする。
【０００９】
本発明の請求項２記載のヘテロ接合ＦＥＴは、請求項１記載のヘテロ接合ＦＥＴにおいて、活性層となる半導体層がＩｎＧａＡｓ層であり、ｎ型キャリア供給層となる半導体層がＡｌＧａＡｓ層であることを特徴とする。
【００１０】
本発明の請求項３記載のヘテロ接合ＦＥＴは、請求項１記載のヘテロ接合ＦＥＴにおいて、活性層となる半導体層がＩｎＧａＡｓ層であり、ｎ型キャリア供給層となる半導体層がＩｎＡｌＡｓ層であることを特徴とする。
【００１１】
本発明の請求項４記載のヘテロ接合ＦＥＴは、請求項１記載のヘテロ接合ＦＥＴにおいて、活性層となる半導体層がＧａＡｓ層であり、ｎ型キャリア供給層となる半導体層がＡｌＧａＡｓ層であることを特徴とする。
【００１２】
これらの請求項１〜４の構成によれば、ｎ型キャリア供給層において、従来用いられていたＳｉドープに代えて、ＳｅまたはＴｅドープを用いることにより、ソース領域及びドレイン領域となるイオン注入領域を活性化させるためのアニール処理において、プロセスで付着した半導体層形成基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現することが可能である。
【００１３】
本発明の請求項５記載のヘテロ接合ＦＥＴは、半絶縁性基板上に複数の半導体層を形成した半導体層形成基板と、半導体層形成基板上に形成したゲート電極と、ゲート電極の両側の半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入と活性化のためのアニール処理とが施されたことにより形成されたｎ型ソース領域及びドレイン領域と、ソース領域とドレイン領域との間であって複数のうち所定の半導体層からなるｎ型活性層とを備えたヘテロ接合ＦＥＴであって、ｎ型活性層となる半導体層は、セレン（Ｓｅ）またはテルル（Ｔｅ）がドーピングされていることを特徴とする。
【００１４】
本発明の請求項６記載のヘテロ接合ＦＥＴは、請求項５記載のヘテロ接合ＦＥＴにおいて、ｎ型活性層となる半導体層がＩｎＧａＡｓ層、ＧａＡｓ層及びＩｎＰ層のうちのいずれかであることを特徴とする。
【００１５】
これらの請求項５、６の構成によれば、ｎ型活性層において、従来用いられていたＳｉドープに代えて、ＳｅまたはＴｅドープを用いることにより、ソース領域及びドレイン領域となるイオン注入領域を活性化させるためのアニール処理において、プロセスで付着した半導体層形成基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現することが可能である。
【００１６】
本発明の請求項７記載のヘテロ接合ＦＥＴの製造方法は、半絶縁性基板上に、活性層となる半導体層と活性層に電子を供給するｎ型キャリア供給層となる活性層の上側または上下両側の半導体層とを少なくとも含む複数の半導体層を有した半導体層形成基板を形成する工程と、半導体層形成基板上にゲート電極を形成する工程と、ゲート電極の両側の半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入を行いかつイオン注入領域の活性化のためのアニール処理を施すことによりｎ型ソース領域及びドレイン領域を形成する工程とを含むヘテロ接合ＦＥＴの製造方法であって、半導体層形成基板を形成する際、少なくとも１つのｎ型キャリア供給層となる半導体層にセレン（Ｓｅ）またはテルル（Ｔｅ）をドーピングすることを特徴とする。
【００１７】
本発明の請求項８記載のヘテロ接合ＦＥＴの製造方法は、請求項７記載のヘテロ接合ＦＥＴの製造方法において、半導体層形成基板を形成する際、活性層となる半導体層としてＩｎＧａＡｓ層を形成し、ｎ型キャリア供給層となる半導体層としてＡｌＧａＡｓ層を形成することを特徴とする。
【００１８】
本発明の請求項９記載のヘテロ接合ＦＥＴの製造方法は、請求項７記載のヘテロ接合ＦＥＴの製造方法において、半導体層形成基板を形成する際、活性層となる半導体層としてＩｎＧａＡｓ層を形成し、ｎ型キャリア供給層となる半導体層としてＩｎＡｌＡｓ層を形成することを特徴とする。
【００１９】
本発明の請求項１０記載のヘテロ接合ＦＥＴの製造方法は、請求項７記載のヘテロ接合ＦＥＴの製造方法において、半導体層形成基板を形成する際、活性層となる半導体層としてＧａＡｓ層を形成し、ｎ型キャリア供給層となる半導体層としてＡｌＧａＡｓ層を形成することを特徴とする。
【００２０】
これらの請求項７〜１０の製造方法によれば、ｎ型キャリア供給層において、従来用いられていたＳｉドープに代えて、ＳｅまたはＴｅドープを用いることにより、ソース領域及びドレイン領域となるイオン注入領域を活性化させるためのアニール処理において、プロセスで付着した半導体層形成基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現することが可能である。
【００２１】
本発明の請求項１１記載のヘテロ接合ＦＥＴの製造方法は、半絶縁性基板上にｎ型活性層となる半導体層を少なくとも含む複数の半導体層を有した半導体層形成基板を形成する工程と、半導体層形成基板上にゲート電極を形成する工程と、ゲート電極の両側の半導体層形成基板の所定領域にｎ型半導体にするためのイオン注入を行いかつイオン注入領域の活性化のためのアニール処理を施すことによりｎ型ソース領域及びドレイン領域を形成する工程とを含むヘテロ接合電界効果型トランジスタの製造方法であって、半導体層形成基板を形成する際、ｎ型活性層となる半導体層にセレン（Ｓｅ）またはテルル（Ｔｅ）をドーピングすることを特徴とする。
【００２２】
本発明の請求項１２記載のヘテロ接合ＦＥＴの製造方法は、請求項１１記載のヘテロ接合ＦＥＴの製造方法において、半導体層形成基板を形成する際、ｎ型活性層となる半導体層としてＩｎＧａＡｓ層、ＧａＡｓ層及びＩｎＰ層のうちのいずれかを形成することを特徴とする。
【００２３】
これらの請求項１１、１２の製造方法によれば、ｎ型活性層において、従来用いられていたＳｉドープに代えて、ＳｅまたはＴｅドープを用いることにより、ソース領域及びドレイン領域となるイオン注入領域を活性化させるためのアニール処理において、プロセスで付着した半導体層形成基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現することが可能である。
【００２４】
本発明の請求項１３記載のヘテロ接合ＦＥＴの製造方法は、請求項７〜１２のうちいずれかに記載のヘテロ接合ＦＥＴの製造方法において、ｎ型ソース領域及びドレイン領域を形成するときに行うアニール処理は、ランプアニールを用いて行うことを特徴とする。
【００２５】
この請求項１３の製造方法によれば、ランプアニールを用いて高温、短時間でソース領域及びドレイン領域となるイオン注入領域の活性化を行える。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００２７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態によるヘテロ接合ＦＥＴの構造断面図を示したものである。同図において、半絶縁性ＧａＡｓ基板１０１上に、アンドープＧａＡｓバッファー層１０２、活性層となるアンドープＩｎ０．２Ｇａ０．８Ａｓ層１０３、スペーサーとなるアンドープＡｌ０．２Ｇａ０．８Ａｓ層１０４、キャリア供給層となるＳｅドープのｎ型Ａｌ０．２Ｇａ０．８Ａｓ層１０５、アンドープＧａＡｓ層１０６が形成されている。１０７及び１０８は、Ｓｉイオン注入領域からなるｎ＋型ソース及びドレイン領域、１０９及び１１０はＡｕＧｅ／Ｎｉ系からなるソース電極、ドレイン電極、１１１はＷＳｉ／Ｗからなるゲート電極である。
【００２８】
次に図１で示したヘテロ接合ＦＥＴの作製方法の一例について説明する。図２（ａ）に示すように、半絶縁性ＧａＡｓ基板２０１上に、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いて、厚さ１μｍのアンドープＧａＡｓバッファー層２０２、活性層となる厚さ１５ｎｍのアンドープＩｎ０．２Ｇａ０．８Ａｓ層２０３、スペーサーとなる厚さ２ｎｍのアンドープＡｌ０．２Ｇａ０．８Ａｓ層２０４、キャリア供給層となるＳｅドープ（キャリア濃度２×１０１８ｃｍ−３、厚さ１５ｎｍ）のｎ型Ａｌ０．２Ｇａ０．８Ａｓ層２０５、厚さ５ｎｍのアンドープＧａＡｓ層２０６を、順次成長させ、エピタキシャル基板を形成する。
【００２９】
次に図２（ｂ）に示すように、基板の前面にスパッタ法を用いてＷＳｉ／Ｗ（厚さ１０ｎｍ／３０ｎｍ）を形成した後、フォトレジストマスクを用いてＣＦ４　／ＳＦ６　混合ガスのドライエッチングを行い、所定の領域にＦＥＴのゲート電極２１１を形成する。
【００３０】
次に図３（ａ）に示すように、プラズマＣＶＤ法を用いて前面に厚さ２００ｎｍのプラズマＳｉＮ膜２１２を形成する。この際、ゲート電極２１１の側面には、厚さ１５０ｎｍの同ＳｉＮ膜２１２が形成される。
【００３１】
次に図３（ｂ）に示すように、所定の領域にフォトレジストマスク２１３を用いてＳｉイオンを加速電圧８０ｋｅＶ、ドーズ量７×１０１３ｃｍ−２で、ゲート電極２１１に対して自己整合的に注入して、ソース領域２０７及びドレイン領域２０８を形成する。この注入条件では、Ｓｉイオンは、プラズマＳｉＮ膜２１２を通過してソース／ドレイン領域に注入されるが、ゲート側壁は基板表面には到達せず、ゲート電極２１１に対してその側壁に形成されたプラズマＳｉＮ膜２１２の膜厚分だけの間隔を離して注入されることになる。
【００３２】
次に図４（ａ）に示すように、フォトレジスト２１３を除去した後、プラズマＳｉＮ膜２１２をアニール保護膜として、ランプアニールを用いて、Ｎ２雰囲気中、８００℃、５秒間のアニールを行い、イオン注入領域を活性化させる。アニールの温度としては、７００〜８５０℃、時間としては２〜１５秒が適当である。この範囲をこえると、ヘテロ接合界面の劣化が大きくなる。また、この範囲を下回ると活性化が不十分になる。
【００３３】
次に図４（ｂ）に示すように、フォトレジストマスク（図示せず）を用いて、所定の領域のプラズマＳｉＮ膜２１２をＣＦ４系のドライエッチングを用いて窓開け後、抵抗過熱蒸着装置を用いて、ＡｕＧｅ／Ｎｉ／Ａｕ（厚さ１００ｎｍ／４０ｎｍ／２００ｎｍ）をリフトオフ法を用いて形成後、Ｎ２雰囲気中、４００℃、６０秒間シンターを行い、ソース電極２０９及びドレイン電極２１０を形成してＦＥＴを完成させる。
【００３４】
図５は、ゲート長（Ｌｇ）が０．５μｍ、ゲート幅（Ｗｇ）が１００μｍのサイズを持つヘテロ接合ＦＥＴの伝達特性を、本実施の形態のＦＥＴとｎ型キャリア供給層が従来のＳｉドーピングの場合とを比較したものである。ゲート電圧Ｖｇｓ対ドレイン電流Ｉｄｓ及び伝達コンダクタンスｇｍとの特性を示す。Ｖｔｈは、ヘテロ接合ＦＥＴのドレイン電流Ｉｄｓが零になるときのゲート電圧Ｖｇｓの閾値電圧（スレッショールド電圧）を示している。同図より、本実施の形態のＦＥＴの方が、閾値電圧Ｖｔｈは低く、高い伝達コンダクタンスｇｍ、高い飽和ドレイン電流（Ｉｄｓ）が得られ、良好な特性が実現できていることがわかる。
【００３５】
図６は、本実施の形態に用いたヘテロ接合エピタキシャル基板と、同様の構造でキャリア供給層のｎ型Ａｌ０．２Ｇａ０．８Ａｓ層１０５（２０５）をＳｉドーピングに変えた従来のヘテロ接合エピタキシャル基板のシートキャリア濃度（Ｎｓ）の、アニール温度依存性を比較したものである。なお、アニールには、ランプアニールを用い、アニール時間は５秒で一定とした。同図より、従来のＳｉドーピングのエピタキシャル基板では、本実施の形態のＳｅドーピングのエピタキシャル基板より、約５００℃以上のアニールでＮｓは減少し始め、８５０℃では約６０％になっていることがわかる。これは、プロセスでエピタキシャル基板表面に付着したＦ原子がアニールによって基板内に拡散しＳｉ原子と複合体を形成し、Ｓｉドナーを不活性化したからである。一方、Ｓｅは、Ｆ原子と反応しにくく、高温アニールによる劣化は少ない。
【００３６】
以上のように本実施の形態によれば、ｎ型キャリア供給層（１０５）において、従来用いられていたＳｉドープに代えて、Ｓｅドープを用いることにより、ソース／ドレイン領域となるイオン注入領域を活性化させるためのアニール処理において、プロセスで付着したエピタキシャル基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現することが可能である。
【００３７】
（第２の実施の形態）
図７は、本発明の第２の実施の形態によるヘテロ接合ＦＥＴの構造断面図を示したものである。同図において、半絶縁性ＧａＡｓ基板５０１上に、アンドープＧａＡｓバッファー層５０２、活性層となるＳｅをドープしたｎ型Ｉｎ０．２Ｇａ０．８Ａｓ層５０３、アンドープＡｌ０．２Ｇａ０．８Ａｓ層５０４、アンドープＧａＡｓ層５０５が形成されている。５０６及び５０７は、Ｓｉイオン注入領域からなるｎ＋型ソース及びドレイン領域、５０８及び５０９はＡｕＧｅ／Ｎｉ系からなるソース電極、ドレイン電極、５１０はＷＳｉ／Ｗからなるゲート電極である。
【００３８】
本実施の形態の場合、第１の実施の形態とは、キャリア供給層がなく、活性層にＳｅがドーピングされた構造である点が異なる。
【００３９】
本実施の形態のヘテロ接合ＦＥＴの作製方法は、エピタキシャル基板を形成するまでが第１の実施の形態の場合と異なり、エピタキシャル基板を形成後は第１の実施の形態と同様である。この第２の実施の形態では、半絶縁性ＧａＡｓ基板５０１上に、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いて、アンドープＧａＡｓバッファー層５０２、活性層となるＳｅドープのｎ型Ｉｎ０．２Ｇａ０．８Ａｓ層５０３、アンドープＡｌ０．２Ｇａ０．８Ａｓ層５０４、アンドープＧａＡｓ層５０５を、順次成長させ、エピタキシャル基板を形成する。
【００４０】
本実施の形態によれば、ｎ型活性層（５０３）において、従来用いられていたＳｉドープに代えて、Ｓｅドープを用いることにより、ソース／ドレイン領域となるイオン注入領域を活性化させるためのアニール処理において、プロセスで付着したエピタキシャル基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現することが可能である。
【００４１】
（第３の実施の形態）
図８は、本発明の第３の実施の形態によるヘテロ接合ＦＥＴの構造断面図を示したものである。同図において、半絶縁性ＧａＡｓ基板６０１上に、アンドープＧａＡｓバッファー層６０２、活性層となるアンドープＩｎ０．２Ｇａ０．８Ａｓ層６０３、スペーサーとなるアンドープＡｌ０．２Ｇａ０．８Ａｓ層６０４、キャリア供給層となるＴｅドープのｎ型Ａｌ０．２Ｇａ０．８Ａｓ層６０５、アンドープＧａＡｓ層６０６が形成されている。６０７及び６０８は、Ｓｉイオン注入領域からなるｎ＋型ソース及びドレイン領域、６０９及び６１０はＡｕＧｅ／Ｎｉ系からなるソース電極、ドレイン電極、６１１はＷＳｉ／Ｗからなるゲート電極である。
【００４２】
本実施の形態の構造は、図１で示した第１の実施の形態においてキャリア供給層となるＳｅドープのｎ型Ａｌ０．２Ｇａ０．８Ａｓ層１０５をＴｅドープのｎ型Ａｌ０．２Ｇａ０．８Ａｓ層６０５に置き換えた構造であり、ＴｅもＳｅと同様でＦ原子との反応が起こりにくく、高温アニールに対してＦＥＴ特性の劣化が少なく、同様の効果を得ることができる。
【００４３】
本実施の形態における作製方法は、エピタキシャル基板形成の際に、第１の実施の形態のＳｅドープのｎ型Ａｌ０．２Ｇａ０．８Ａｓ層１０５（２０５）に代えてＴｅドープのｎ型Ａｌ０．２Ｇａ０．８Ａｓ層６０５を形成する以外は、第１の実施の形態の場合と同様である。
【００４４】
また、第２の実施の形態において活性層となるＳｅをドープしたｎ型Ｉｎ０．２Ｇａ０．８Ａｓ層５０３をＴｅをドープしたｎ型Ｉｎ０．２Ｇａ０．８Ａｓ層に置き換えても、同様の効果があることはいうまでもない。この場合の作製方法は、エピタキシャル基板形成の際に、第２の実施の形態のＳｅドープのｎ型Ｉｎ０．２Ｇａ０．８Ａｓ層５０３に代えてＴｅドープのｎ型Ｉｎ０．２Ｇａ０．８Ａｓ層を形成する以外は、第２の実施の形態の場合と同様である。
【００４５】
（第４の実施の形態）
図９は、本発明の第４の実施の形態によるヘテロ接合ＦＥＴの構造断面図を示したものである。同図において、半絶縁性ＩｎＰ基板７０１上に、アンドープＩｎ０．５２Ａｌ０．４２Ａｓバッファー層７０２、活性層となるアンドープＩｎ０．５３Ｇａ０．４７Ａｓ層７０３、スペーサーとなるアンドープＩｎ０．５２Ａｌ０．４８Ａｓ層７０４、キャリア供給層となるＳｅドープのｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ層７０５、アンドープＩｎ０．５２Ａｌ０．４８Ａｓ層７０６が形成されている。７０７及び７０８は、Ｓｉイオン注入領域からなるｎ＋型ソース及びドレイン領域、７０９及び７１０はＡｕＧｅ／Ｎｉ系からなるソース電極、ドレイン電極、７１１はＷＳｉ／Ｗからなるゲート電極である。
【００４６】
この構造は、ＩｎＰ基板に格子整合するヘテロ系であり、本実施の形態では、キャリア供給層にＳｅをドープしたｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ層７０５を用いているため、第１の実施の形態と同様の効果が得られる。この場合の作製方法は、エピタキシャル基板形成の際、半絶縁性ＩｎＰ基板７０１上に、７０２〜７０６のエピタキシャル層を順次成長させてエピタキシャル基板とする以外は、第１の実施の形態と同様である。
【００４７】
なお、キャリア供給層となるＳｅをドープしたｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ層７０５を、Ｔｅをドープしたｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ層に置き換えても同様の効果が得られることはいうまでもない。
【００４８】
（第５の実施の形態）
図１０は、本発明の第５の実施の形態によるヘテロ接合ＦＥＴの構造断面図を示したものである。同図において、半絶縁性ＩｎＰ基板８０１上に、アンドープＩｎ０．５２Ａｌ０．４２Ａｓバッファー層８０２、活性層となるＳｅドープのｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層８０３、アンドープＩｎ０．５２Ａｌ０．４８Ａｓ層８０４が形成されている。８０５及び８０６は、Ｓｉイオン注入領域からなるｎ＋型ソース及びドレイン領域、８０７及び８０８はＡｕＧｅ／Ｎｉ系からなるソース電極、ドレイン電極、８０９はＷＳｉ／Ｗからなるゲート電極である。
【００４９】
この場合は、図９と同じヘテロ系で、第４の実施の形態とは、キャリア供給層がなく、活性層にＳｅがドーピングされた構造である点が異なる。本実施の形態では、活性層にＳｅをドープしたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層８０３を用いているため、第１の実施の形態と同様の効果が得られる。この場合の作製方法は、エピタキシャル基板形成の際、半絶縁性ＩｎＰ基板８０１上に、８０２〜８０４のエピタキシャル層を順次成長させてエピタキシャル基板とする以外は、第１の実施の形態と同様である。
【００５０】
なお、活性層となるＳｅをドープしたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層８０３を、Ｔｅをドープしたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層に置き換えても同様の効果が得られることはいうまでもない。
【００５１】
また、第１〜第３の実施の形態については、活性層としてＧａＡｓ基板上のＩｎＧａＡｓ層を使うＡｌＧａＡｓ／ＩｎＧａＡｓ系のヘテロ接合、第４及び第５の実施の形態については、活性層としてＩｎＰ基板上のＩｎＧａＡｓ層を使うＩｎＡｌＡｓ／ＩｎＧａＡｓ系のヘテロ接合について説明したが、活性層としてＧａＡｓ基板上のＧａＡｓ層を使うＡｌＧａＡｓ／ＧａＡｓ系のヘテロ接合、及び活性層としてＩｎＰ基板上のＩｎＰ層を使うＩｎＧａＡｓ／ＩｎＰ系のヘテロ接合に対しても応用できることは、いうまでもない。
【００５２】
また、以上の説明では、ｎ型キャリア供給層を備えている構成の場合、ｎ型キャリア供給層を活性層の上側に設けた構造になっているが、活性層の両側に設けたダブルヘテロ構造についても、本発明を同様に適用できることはいうまでもない。この場合、活性層の両側に設けられた２つのｎ型キャリア供給層のうちのどちらか１つをＳｅまたはＴｅがドーピングされたものとすることで本発明の効果を得られるが、両方をＳｅまたはＴｅがドーピングされたものとする方が得られる効果は大きい。
【００５３】
また、ｎ＋型ソース／ドレイン領域とゲート電極の間に中程度のキャリア濃度を持つｎ型領域を形成したＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構造に対しても適用できることはいうまでもない。
【００５４】
また、ゲート電極構造、エピタキシャル基板の膜構造、膜組成等についても、適時、変更しても同様の効果があることはいうまでもない。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、ＡｌＧａＡｓ／ＩｎＧａＡｓ系、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系及びＡｌＧａＡｓ／ＧａＡｓ系のヘテロ接合エピタキシャル基板のｎ型キャリア供給層や、ｎ型活性層において、従来用いられていたＳｉドープに代えて、ＳｅまたはＴｅドープを用いることにより、ソース及びドレイン領域となるイオン注入領域を活性化させるための高温アニール処理において、プロセスで付着したエピタキシャル基板の表面に存在するＦ原子の拡散に対して、Ｓｉドナーで見られるＦ原子との反応によるドナー不活性化が少なく、ＦＥＴ特性の劣化が少ない、高性能なヘテロ接合ＦＥＴを実現することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るヘテロ接合ＦＥＴの構造断面図である。
【図２】本発明の第１の実施の形態に係るヘテロ接合ＦＥＴの製造方法を示す工程断面図である。
【図３】本発明の第１の実施の形態に係るヘテロ接合ＦＥＴの製造方法を示す工程断面図である。
【図４】本発明の第１の実施の形態に係るヘテロ接合ＦＥＴの製造方法を示す工程断面図である。
【図５】図１で示した本発明のヘテロ接合ＦＥＴと従来のヘテロ接合ＦＥＴの特性を比較した図である。
【図６】図１で示した本発明のヘテロ接合ＦＥＴ用エピタキシャル基板と従来のヘテロ接合ＦＥＴ用エピタキシャル基板のシートキャリア濃度のアニール温度依存性を比較した図である。
【図７】本発明の第２の実施の形態に係るヘテロ接合ＦＥＴの構造断面図である。
【図８】本発明の第３の実施の形態に係るヘテロ接合ＦＥＴの構造断面図である。
【図９】本発明の第４の実施の形態に係るヘテロ接合ＦＥＴの構造断面図である。
【図１０】本発明の第５の実施の形態に係るヘテロ接合ＦＥＴの構造断面図である。
【符号の説明】
１０１　半絶縁性ＧａＡｓ基板
１０２　アンドープＧａＡｓバッファー層
１０３　アンドープＩｎ０．２Ｇａ０．８Ａｓ活性層
１０４　アンドープＡｌ０．２Ｇａ０．８Ａｓスペーサー層
１０５　Ｓｅドープｎ型Ａｌ０．２Ｇａ０．８Ａｓキャリア供給層
１０６　アンドープＧａＡｓ層
１０７　ｎ＋型イオン注入ソース領域
１０８　ｎ＋型イオン注入ドレイン領域
１０９　ソース電極
１１０　ドレイン電極
１１１　ゲート電極
２０１　半絶縁性ＧａＡｓ基板
２０２　アンドープＧａＡｓバッファー層
２０３　アンドープＩｎ０．２Ｇａ０．８Ａｓ活性層
２０４　アンドープＡｌ０．２Ｇａ０．８Ａｓスペーサー層
２０５　Ｓｅドープｎ型Ａｌ０．２Ｇａ０．８Ａｓキャリア供給層
２０６　アンドープＧａＡｓ層
２０７　ソース領域
２０８　ドレイン領域
２０９　ソース電極
２１０　ドレイン電極
２１１　ゲート電極
２１２　プラズマＳｉＮ膜
２１３　フォトレジストマスク
５０１　半絶縁性ＧａＡｓ基板
５０２　アンドープＧａＡｓバッファー層
５０３　Ｓｅをドープしたｎ型Ｉｎ０．２Ｇａ０．８Ａｓ活性層
５０４　アンドープＡｌ０．２Ｇａ０．８Ａｓ層
５０５　アンドープＧａＡｓ層
５０６　ｎ＋型ソース領域
５０７　ｎ＋型ドレイン領域
５０８　ソース電極
５０９　ドレイン電極
５１０　ゲート電極
６０１　半絶縁性ＧａＡｓ基板
６０２　アンドープＧａＡｓバッファー層
６０３　アンドープＩｎ０．２Ｇａ０．８Ａｓ活性層
６０４　アンドープＡｌ０．２Ｇａ０．８Ａｓスペーサー層
６０５　Ｔｅドープのｎ型Ａｌ０．２Ｇａ０．８Ａｓキャリア供給層
６０６　アンドープＧａＡｓ層
６０７　ｎ＋型ソース領域
６０８　ｎ＋型ドレイン領域
６０９　ソース電極
６１０　ドレイン電極
６１１　ゲート電極
７０１　半絶縁性ＩｎＰ基板
７０２　アンドープＩｎ０．５２Ａｌ０．４２Ａｓバッファー層
７０３　アンドープＩｎ０．５３Ｇａ０．４７Ａｓ活性層
７０４　アンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサー層
７０５　Ｓｅドープのｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓキャリア供給層
７０６　アンドープＩｎ０．５２Ａｌ０．４８Ａｓ層
７０７　ｎ＋型ソース領域
７０８　ｎ＋型ドレイン領域
７０９　ソース電極
７１０　ドレイン電極
７１１　ゲート電極
８０１　半絶縁性ＩｎＰ基板
８０２　アンドープＩｎ０．５２Ａｌ０．４２Ａｓバッファー層
８０３　Ｓｅドープのｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ活性層
８０４　アンドープＩｎ０．５２Ａｌ０．４８Ａｓ層
８０５　ｎ＋型ソース領域
８０６　ｎ＋型ドレイン領域
８０７　ソース電極
８０８　ドレイン電極
８０９　ゲート電極
【図１】
2004146588.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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