(57)【要約】【課題】相関演算誤差の低減を図る高速ディジタル相関器および受信信号の周波数検出処理器を得る。【解決手段】入力データがディジタル遅延素子に入力されるタイミング毎に、各入力データとそれに対応する各相関パターンデータとをそれぞれ乗算する乗算手段と、乗算手段における各乗算結果の総和を求める総和加算手段とを備え、乗算手段が、入力データの２の補数を演算する２の補数演算器６と、そのままの入力データとそれの２の補数とが入力されて、相関パターンデータの値に基づいて、入力データあるいは２の補数のいずれか一方を選択して出力するセレクタ７とを含む高速ディジタル相関演算器であるので、正負の値を有する相関パタ−ンデータを１ビット２値化するときにおいても、“＋１”と“−１”と表現でき、相関演算誤差を低減することが可能となる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
入力データが１つずつ入力される複数のディジタル遅延素子と、
各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、
前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、
前記乗算手段における各乗算結果の総和を求める総和加算手段と
を備え、
前記乗算手段が、
前記入力データの２の補数を演算する２の補数演算部と、
前記入力データと前記２の補数とが入力されて、前記相関パターンデータの値に基づいて、前記入力データあるいは前記２の補数のいずれか一方を選択して出力するセレクタ部と
を含む
ことを特徴とする高速ディジタル相関器。
【請求項２】
入力データが１つずつ入力される複数のディジタル遅延素子と、
各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、
前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、
前記乗算手段における各乗算結果の総和を求める総和加算手段と
を備え、
前記入力データをｍビット（ｍは２以上の整数）とし、前記相関パターンデータをｊビット（ｊは２以上の整数）として、
前記乗算手段を、ｍビット×ｊビットの符号付き乗算器から構成する
ことを特徴とする高速ディジタル相関器。
【請求項３】
入力データが１つずつ入力される複数のディジタル遅延素子と、
各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、
前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、
前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段と、
前記総和加算手段から出力される前記相関出力データの平均処理を行う平均処理手段と
を備えたことを特徴とする高速ディジタル相関器。
【請求項４】
入力データのレベルが所定の範囲になるようにレベル調整を行う入力レベル調整手段と、
前記入力レベル調整手段によってレベル調整された前記入力データが１つずつ入力される複数のディジタル遅延素子と、
各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、
前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、
前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段と
を備えたことを特徴とする高速ディジタル相関器。
【請求項５】
受信信号を２分配する分配手段と、
前記分配手段により分配された各分配信号と位相がπ／２異なる２種類のローカル信号とをおのおの乗算する乗算手段と、
各乗算後の信号を通過させる低域通過フィルタ手段と、
前記受信信号のサンプリングタイミング毎に、前記低域通過フィルタを通過した前記信号をアナログ／ディジタル変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段から出力された各信号とチャープ信号の乗算および加算を行う乗算・加算手段と、
前記乗算／加算手段から出力された各信号をディジタル相関処理する高速ディジタル相関手段と、
前記高速ディジタル相関手段により出力される相関出力データを２乗和する２乗和手段と
を備えた受信信号の周波数検出処理器であって、
前記高速ディジタル相関手段として、請求項１ないし４のいずれか１項に記載された高速ディジタル相関器を用いた
ことを特徴とする受信信号の周波数検出処理器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器に関し、特に、受信機において受信した復調後のディジタル信号データ列と受信機内部に保持された相関パターンデータとの相関演算を行う高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器に関するものである。
【０００２】
【従来の技術】
図５は、受信信号を圧縮用チャープ信号と相関演算することにより、受信信号の周波数を算出するための高速ディジタル相関器を有した従来の周波数検出処理器の処理ブロック図を示したものである。図において、１１は受信信号、１２は帯域制限フィルタ（ＢＰＦ）、１３はローカル信号、１４は乗算器、１５は帯域制限フィルタ（ＬＰＦ）、１６はアナログ−ディジタル変換器（ＡＤＣ）、１７は積和演算回路、１８は受信信号の周波数情報、１９は高速ディジタル相関器（ＤＤＬ）、２０は伸張用チャープ信号である。
【０００３】
動作について説明する。受信信号１１を帯域制限フィルタ１２に通した後に、２分配し、各分配信号も対して、位相が互いにπ／２異なる２種類のローカル信号１３を、乗算器１４によりおのおの乗算し、各乗算後の信号を低域通過フィルタ１５を通した後、サンプリング・タイミング毎にアナログ−ディジタル変換器１６でディジタル値に変換し、各信号と伸張用チャープ信号２０の乗算・加算を実施後、各信号を高速ディジタル相関器１９によりディジタル相関処理して、積和演算回路１７により、その出力信号の２乗和を演算することで、受信信号１１の周波数情報１８を算出する。
【０００４】
図６は、図５の高速ディジタル相関演算器１９の処理ブロック図である。図において、１は外部から入力される入力データ、２は同じく外部から入力される相関パターンデータ、３は乗算器、４は１以上のディジタル遅延素子、５は総和加算器である。高速ディジタル相関演算器１９においては、入力データ１を１データ入力する毎に、ディジタル遅延素子４のＤ２〜Ｄｎに保持されている既入力データをＤ１〜Ｄｎ−１に移動させ、当該移動により空いたＤｎに新たな入力データを保持すると共に、Ｄ１〜Ｄｎに保持している入力データと対応するＳ１〜Ｓｎの相関パターンデータ２と各々乗算器３で乗算を行い、その乗算結果を総和加算器５で加算し相関出力として出力する。
【０００５】
従来、この高速ディジタル相関演算器１９をＬＳＩ・ＦＰＧＡなどを用いて、ハードウエア（Ｈ／Ｗ）で実現する場合において、Ｈ／Ｗの回路規模を抑え込めるメリットに注目し、図７に示すように、相関パターンデータ２の各データを１ビットで表現し、かつ、１ビットの意味を“１”と“０”として表現している。相関パターンデータ２を１ビット、かつ、その１ビット２値の意味合いを“１”と“０”として、“１”の場合は加算して、“０”の場合は加算しないとすることで、“各入力デ−タ”Ｄｎ（符号１）と、“各相関パターンデータ”Ｓｎ（符号２）とを乗算するための“乗算器”３を“ＡＮＤ回路”で実現でき、回路規模の抑え込みを実現していた。
【０００６】
ところが、相関パターンデータ２を１ビットとし、且つ、その１ビット２値の意味合いを“１”と“０”とすることで、アナログ値で演算する場合に比べ、相関演算にかなりの誤差が生じる。しかしながら、これまでのところは回路の規模の小型化というメリットだけを重視して、この方式が用いられてきていた。
【０００７】
【発明が解決しようとする課題】
以上のように、従来の周波数検出処理器における高速ディジタル相関方式では、本来は、正負の値を有する相関パターンデータ２を、１ビットとし、且つ、その１ビットの２値の意味合いを”１”と”０”の意味合いに読み替えていたため、アナログ値に比べ、相関演算誤差が大きくなり、処理精度がかなり劣化しているため、近年においては改善する必要が生じてきているという問題点がある。
【０００８】
この発明は、かかる問題点を解決するためになされたものであり、正負の値を有する相関パターンデータを用いた場合の相関演算誤差を低減させる高速ディジタル相関器およびそれを用いた受信信号の周波数検出処理器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記乗算手段が、前記入力データの２の補数を演算する２の補数演算部と、前記入力データと前記２の補数とが入力されて、前記相関パターンデータの値に基づいて、前記入力データあるいは前記２の補数のいずれか一方を選択して出力するセレクタ部とを含む高速ディジタル相関演算器である。
【００１０】
また、この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記入力データをｍビット（ｍは２以上の整数）とし、前記相関パターンデータをｊビット（ｊは２以上の整数）として、前記乗算手段を、ｍビット×ｊビットの符号付き乗算器から構成する高速ディジタル演算器である。
【００１１】
また、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段と、前記総和加算手段から出力される前記相関出力データの平均処理を行う平均処理手段とを備えた高速ディジタル相関器である。
【００１２】
また、入力データのレベルが所定の範囲になるようにレベル調整を行う入力レベル調整手段と、前記入力レベル調整手段によってレベル調整された前記入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段とを備えた高速ディジタル相関器である。
【００１３】
また、受信信号を２分配する分配手段と、前記分配手段により分配された各分配信号と位相がπ／２異なる２種類のローカル信号とをおのおの乗算する乗算手段と、各乗算後の信号を通過させる低域通過フィルタ手段と、前記受信信号のサンプリングタイミング毎に、前記低域通過フィルタを通過した前記信号をアナログ／ディジタル変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段から出力された各信号とチャープ信号の乗算および加算を行う乗算・加算手段と、前記乗算／加算手段から出力された各信号をディジタル相関処理する高速ディジタル相関手段と、前記高速ディジタル相関手段により出力される相関出力データを２乗和する２乗和手段とを備えた受信信号の周波数検出処理器であって、前記高速ディジタル相関手段として、請求項１ないし４のいずれか１項に記載された高速ディジタル相関器を用いた受信信号の周波数検出処理器である。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る高速ディジタル相関器１９における入力データと相関パターンデータとを乗算する機能部分を示したブロック図である。なお、図１は、高速ディジタル演算器１９の内部構成のうち、入力データと対応する相関パターンとを乗算する機能部分のみを記載したものであり、本実施の形態においても、上述の図６に示したディジタル遅延素子４は設けられているものとする。また、本実施に係る受信信号の周波数検出処理器全体の構成は、上述の図５と基本的に同じであるため、ここではその説明を省略する。図において、１は入力データ（Ｄｎ）、２は相関パターンデータ（Ｓｎ）、５は総和加算器、６は２の補数演算器、７はセレクタである。
【００１５】
本発明の高速ディジタル演算器１９の動作について説明する。全体の動作としては、上述の図６を用いて説明した動作と同じであるが、本実施の形態においては、入力データと相関パターンデータとを乗算する機能部分の動作が異なるため、ここではその部分だけを説明する。図１に示すように、入力データ（Ｄｎ）は２分配され、一方はセレクタ７に（Ｄｎ）としてそのまま入り、他方は２の補数演算器６で（−Ｄｎ）に変換されてセレクタ７に入る。セレクタ７では、対応する相関パターンデータ（Ｓｎ）の値によって（Ｄｎ）または（−Ｄｎ）を選択して総和加算器５に出力する。すなわち、相関パターンデータ（Ｓｎ）の値が“１”の場合はセレクタ７は（Ｄｎ）を選択し、相関パターンデータ（Ｓｎ）の値が“０”の場合はセレクタ７は（−Ｄｎ）を選択して、総和加算器５に出力する。
【００１６】
なお、上述の従来技術と本発明とは、高速ディジタル相関器部分の動作が異なるため、本実施の形態に係る受信信号の周波数検出処理器の全体の動作については、上述の従来例において図５を用いて説明した動作と基本的に同じであるため、ここでは説明を省略し、上述の図５の説明を参照することとする。以下の実施の形態においても同様である。
【００１７】
以上のように、本実施の形態においては、２の補数演算器６とセレクタ７とで乗算回路を実現し、相関パターンデータの値に基づいてセレクタ７で入力データ正負を選択するようにしたので、結果的に、相関パターンデータ値を１ビットかつその１ビットで表現する２値を“＋１”と“−１”と表現でき、相関演算誤差を低減することが可能になって相関演算精度を向上させることができるとともに、回路を簡略化することもでき、回路規模も従来回路と同等に小型化することが可能である。
【００１８】
実施の形態２．
図２は、本発明の実施の形態２に係る高速ディジタル相関器１９における入力データと相関パターンデータとを乗算する機能部分を示したブロック図である。なお、図２は、高速ディジタル演算器１９の内部構成のうち、入力データと対応する相関パターンとを乗算する機能部分のみを記載したものであり、本実施の形態においても、上述の図６に示したディジタル遅延素子４は設けられているものとする。また、本実施に係る受信信号の周波数検出処理器全体の構成は、上述の図５と基本的に同じであるため、ここではその説明を省略する。図において、８は、ｍビット×ｊビット符号付き乗算器である。他の構成については、実施の形態１と同じであるため、ここでは同一符号を付して示し、ここではその説明を省略する。
【００１９】
なお、本実施の形態における高速ディジタル演算器の全体の動作としては、上述の図６を用いて説明した動作と同じであるが、本実施の形態においては、入力データと相関パターンデータとを乗算する機能部分の動作が異なるため、ここではその部分だけを説明する。
【００２０】
上記実施の形態１では，相関パターンデータを１ビット表現とし、乗算のかわりに２の補数演算器６とセレクタ７を用いたが、本実施の形態においては、図２に示すように、入力データをｍビット表現とし、相関パターンデータをｊビット表現とし、通常のｍビットとｊビットの符号付き乗算器８を用いて、入力データと相関パターンデータとの乗算を行う。
【００２１】
以上のように、本実施の形態においては、相関パターンデータをｊビット表現とし、通常のｍビットとｊビットの符号付き乗算器で実現することにより、相関演算誤差の更なる低減効果が得られる。
【００２２】
実施の形態３．
図３は、本実施の形態における高速ディジタル演算器部分の構成を示したブロック図である。本実施の形態においては、上述の図６の構成に、相関出力のデータの平均処理機能が追加されている。図３において、９は、相関出力のデータの平均処理を行う平均処理器である。他の構成については、実施の形態１と同じであるため、ここでは同一符号を付して示し、ここではその説明を省略する。
【００２３】
次に、動作について説明する。入力データ１を１データ入力する毎に、ディジタル遅延素子４のＤ２〜Ｄｎに保持されている既入力データをＤ１〜Ｄｎ−１に移動させ、当該移動により空いたＤｎに新たな入力データを保持すると共に、Ｄ１〜Ｄｎに保持している入力データと対応するＳ１〜Ｓｎの相関パターンデータ２と各々乗算器３で乗算を行い、その乗算結果を総和加算器５で加算し相関出力として出力する。当該相関出力は、平均処理器９において平均値が求められ、その値に平均化される。
【００２４】
以上のように、上記実施の形態１および２と同様の効果が得られるとともに、本実施の形態においては、相関出力のデータを平均処理する平均処理器を通すことにより、相関演算精度の向上効果が得られる。
【００２５】
実施の形態４．
図４は、本実施の形態における高速ディジタル演算器部分の構成を示したブロック図である。本実施の形態においては、上述の図６の構成に、入力データ１の入力レベルを調整する調整機能が追加されている。図４において、１０は、入力レベル１の入力レベルを調整する入力レベル調整器である。他の構成については、従来回路または実施の形態１と同じであるため、ここでは同一符号を付して示し、ここではその説明を省略する。
【００２６】
次に、動作について説明する。入力データ１は、まず、入力レベル調整器１０により、所定の適正レベルの範囲に入るように、レベル調整される。レベル調整とは、最大値と最小値とを予め設定しておき、入力データ１が最大値よりも大きい場合には最大値を出力し、入力データ１が最小値よりも小さい場合には最小値を出力し、最大値と最小値との間であれば、入力データはそのまま出力される処理のことである。レベル調整した後に、入力データ１を１データ入力する毎に、ディジタル遅延素子４のＤ２〜Ｄｎに保持されている既入力データをＤ１〜Ｄｎ−１に移動させ、当該移動により空いたＤｎに新たな入力データを保持すると共に、Ｄ１〜Ｄｎに保持している入力データと対応するＳ１〜Ｓｎの相関パターンデータ２と各々乗算器３で乗算を行い、その乗算結果を総和加算器５で加算し相関出力として出力する。
【００２７】
本実施の形態においては、上記実施の形態１〜３に加えて、入力データのレベルを調整する入力レベル調整器１０を通して適性レベル範囲とすることにより、相関演算精度劣化の低減効果が得られる。
【００２８】
なお、本発明の実施の形態３および４で示した構成における乗算器３として、実施の形態１および実施の形態２で示した構成のいずれかを適用させてもよいものとする。
【００２９】
【発明の効果】
この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記乗算手段が、前記入力データの２の補数を演算する２の補数演算部と、前記入力データと前記２の補数とが入力されて、前記相関パターンデータの値に基づいて、前記入力データあるいは前記２の補数のいずれか一方を選択して出力するセレクタ部とを含む高速ディジタル相関演算器であるので、正負の値を有する相関パターンデータを１ビット２値化するときにおいても、“＋１”と“−１”と表現でき、相関演算誤差を低減することが可能となる効果が得られる。
【００３０】
また、この発明は、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求める総和加算手段とを備え、前記入力データをｍビット（ｍは２以上の整数）とし、前記相関パターンデータをｊビット（ｊは２以上の整数）として、前記乗算手段を、ｍビット×ｊビットの符号付き乗算器から構成する高速ディジタル演算器であるので、相関パターンデータをｊビット表現とし、通常のｍビットとｊビットの符号付き乗算器で実現することにより、相関演算誤差の更なる低減効果が得られる。
【００３１】
また、入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段と、前記総和加算手段から出力される前記相関出力データの平均処理を行う平均処理手段とを備えた高速ディジタル相関器であるので、相関出力のデータを平均処理する平均処理器を通すことにより、相関演算精度の向上効果が得られる。
【００３２】
また、入力データのレベルが所定の範囲になるようにレベル調整を行う入力レベル調整手段と、前記入力レベル調整手段によってレベル調整された前記入力データが１つずつ入力される複数のディジタル遅延素子と、各ディジタル遅延素子に入力された入力データに対応する相関パターンデータが入力される相関パターンデータ入力手段と、前記入力データが前記ディジタル遅延素子に入力されるタイミング毎に、各ディジタル遅延素子に入力された前記入力データとそれに対応する各前記相関パターンデータとをそれぞれ乗算する乗算手段と、前記乗算手段における各乗算結果の総和を求め、相関出力データとして出力する総和加算手段とを備えた高速ディジタル相関器であるので、相関器の入力データレベルを調整する“レベル調整器”を通して適性レベル範囲とすることにより、相関演算精度劣化の低減効果が得られる。
【００３３】
また、受信信号を２分配する分配手段と、前記分配手段により分配された各分配信号と位相がπ／２異なる２種類のローカル信号とをおのおの乗算する乗算手段と、各乗算後の信号を通過させる低域通過フィルタ手段と、前記受信信号のサンプリングタイミング毎に、前記低域通過フィルタを通過した前記信号をアナログ／ディジタル変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段から出力された各信号とチャープ信号の乗算および加算を行う乗算・加算手段と、前記乗算／加算手段から出力された各信号をディジタル相関処理する高速ディジタル相関手段と、前記高速ディジタル相関手段により出力される相関出力データを２乗和する２乗和手段とを備えた受信信号の周波数検出処理器であって、前記高速ディジタル相関手段として、請求項１ないし４のいずれか１項に記載された高速ディジタル相関器を用いた受信信号の周波数検出処理器であるので、正負の値を有する相関パターンデータを用いた場合の相関演算誤差を低減させ、受信信号の周波数検出を精度良く行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による高速ディジタル相関器における各入力データと各相関パターンデータ（１ビット）の乗算機能部分を示したブロック図である。
【図２】本発明の実施の形態２による高速ディジタル相関器における各入力データと各相関パターンデータ（ｊビット）の乗算機能部分のブロック図である。
【図３】本発明の実施の形態３による高速ディジタル相関器の構成を示したブロック図である。
【図４】本発明の実施の形態４による高速ディジタル相関器の構成を示したブロック図である。
【図５】従来および本発明における高速ディジタル相関器を組込んだ受信信号の周波数検出処理器の構成を示したブロック図である。
【図６】従来の高速ディジタル相関器のブロック図である。
【図７】従来の高速ディジタル相関器で採用されていた各入力データと各相関パターンデータ（１ビット）の乗算機能部分のブロック図である。
【符号の説明】
１　入力データ、２　相関パターンデータ、３　乗算器、４　ディジタル遅延素子、５　総和加算器、６　２の補数演算器、７　セレクタ、８　ｍビット×ｊビット符号付き乗算器、９　平均処理器、１０　入力レベル調整器、１１　受信信号、１２　帯域制限フィルタ（ＢＰＦ）、１３　ローカル信号、１４　乗算器、１５　帯域制限フィルタ（ＬＰＦ）、１６　アナログーディジタル変換器（ＡＤＣ）、１７　積和演算回路、１８　受信信号の周波数情報、１９　高速ディジタル相関器（ＤＤＬ）、２０　伸張用チャープ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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