(57)【要約】【課題】余分なゲート容量の付加なく、ボディーコンタクト領域を与えることのできるＳＯＩ  ＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。【解決手段】埋め込み酸化膜１１上に形成されたシリコン単結晶の半導体層をボディーとして構成されている。例えば、Ｐ型のボディー領域としてのＰ−型領域１２の所定部に、溝部１３が形成されている。所定の溝部１３内面にゲート絶縁膜１４及びゲート電極１５が形成されている。ゲート絶縁膜１４に隣接するＰ−型領域１２のチャネル領域が溝部１３に沿って形成されることになる。Ｐ−型領域１２における最上面から溝部１３に沿うようにチャネル領域を隔ててＮ−型領域１６１及びそれより高濃度のＮ＋型領域１６２でなるソース・ドレイン領域１６が構成される。また、ゲート電極１５の形成以外の溝部１３には層間絶縁膜１７が形成されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
絶縁膜上に形成された溝部を有する第１導電型の半導体層と、
前記溝部の内面に形成されたゲート絶縁膜と、
前記溝部内に形成され、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜に隣接する前記半導体層に形成されたチャネル領域と、
前記半導体層に形成され、前記チャネル領域を隔てて形成された第２導電型のソース・ドレイン領域と、
を含む半導体装置。
【請求項２】
前記半導体層における最上面と前記ゲート電極上部はほぼ同一平坦化面上に構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース・ドレイン領域はより低濃度で第２導電型のソース・ドレインのエクステンション領域を含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲート電極に関し、それぞれ異なるサイズのゲート電極が２個以上形成されていることを特徴とする請求項１〜３いずれかに記載の半導体装置。
【請求項５】
絶縁膜上に形成された半導体層に溝部を形成する工程と、
少なくとも前記溝部を含む前記半導体層上にゲート絶縁膜を形成する工程と、少なくとも前記溝部を埋めるよう前記半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を含む領域をマスクとして前記半導体層にソース・ドレイン領域を形成する工程と、
前記ゲート電極を所定領域除去し少なくとも前記溝部内に残すゲート加工工程と、
を含む半導体装置の製造方法。
【請求項６】
前記ゲート加工工程は化学的機械的研磨工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
絶縁膜上に形成された半導体層に溝部を形成する工程と、
少なくとも前記溝部を含む半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記溝部を埋めるゲート電極を形成する工程と、
前記ゲート電極を含む所定領域をマスクとして前記半導体層にソース・ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項８】
前記溝部は前記半導体層の選択的酸化工程を経て選択的酸化部分を除去することにより形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程は、前記ゲート電極を所定領域除去し少なくとも前記溝部内に残すゲート加工工程を含むことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程は、前記ゲート電極を所定領域除去し少なくとも前記溝部内に残すゲート加工工程を含み、前記ゲート加工工程は化学的機械的研磨工程を含むことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１１】
前記溝部は２個以上の異なるサイズで形成し、それぞれ異なるサイズのゲート電極を２個以上形成可能とする請求項７〜１０いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の基板に設けられるＭＯＳ型トランジスタ素子で、微細化に対応した構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ技術は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴなどの集積回路デバイスを構成する技術として知られている。ＳＯＩ構造におけるＣＭＯＳデバイスは、バルクＣＭＯＳ技術に比べてソース・ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。
【０００３】
ＳＯＩ  ＭＯＳＦＥＴでは、チャネル部のある半導体層（基体）をボディーというが、いわゆる基板浮遊効果による寄生バイポーラ動作が知られている。また、チャネル部の半導体領域におけるキャリアの蓄積により、しきい値が変動する懸念がある。これらに関する防止対策の技術の一つとして、チャネル電位固定用領域が設けられる構成が知られている。このような、ボディーコンタクトを有するＳＯＩ  ＭＯＳＦＥＴは、従来ではゲート電極線端部の延長線上に接近してボディーコンタクト領域が設けられる（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平８−１２５１８７号公報（第４，５頁、図１）
【０００５】
【発明が解決しようとする課題】
上記構造によれば、ボディー電位を固定するためにボディーコンタクト領域を設けているので、余分なゲート容量が付加されている。このため、ゲート負荷容量が大きくなるので、動作速度の低下、消費電力の増大などの欠点が生じてしまい、問題である。
本発明は上記のような事情を考慮してなされたもので、余分なゲート容量の付加なく、ボディーコンタクト領域を与えることのできるＳＯＩ  ＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置は、絶縁膜上に形成された溝部を有する第１導電型の半導体層と、前記溝部の内面に形成されたゲート絶縁膜と、前記溝部内に形成され、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜に隣接する前記半導体層に形成されたチャネル領域と、前記半導体層に形成され、前記チャネル領域を隔てて形成された第２導電型のソース・ドレイン領域と、を含む。
【０００７】
上記本発明に係る半導体装置によれば、ゲート電極が半導体層に埋め込まれたような形態となる。これにより、通常のゲート構造に比べてゲート占有面積は小さくなる。また、コンパクトなゲート構造のわりには溝部に沿うように広いチャネル幅が得られる。さらに、ソース・ドレイン領域間に半導体層の最上面が現出され、ボディー電位を容易にとることができる。
【０００８】
また、上記本発明に係る半導体装置において、半導体層における最上面と前記ゲート電極上部はほぼ同一平坦化面上に構成されていることを特徴とする。半導体層のボディーコンタクトを含め、各ノードのコンタクトを同一平面上に配置できる。
また、上記本発明に係る半導体装置いずれかにおいて、前記ソース・ドレイン領域はより低濃度で第２導電型のソース・ドレインのエクステンション領域を含むことを特徴とする。高耐圧で安定したトランジスタ動作に寄与する。
また、上記本発明に係る半導体装置いずれかにおいて、前記ゲート電極に関し、それぞれ異なるサイズのゲート電極が２個以上形成されていることを特徴とする。すなわち、電流駆動能力の異なる素子を２個以上構成し、多値の信号出力等に用いることができる。
【０００９】
本発明に係る半導体装置の製造方法は、絶縁膜上に形成された半導体層に溝部を形成する工程と、少なくとも前記溝部を含む前記半導体層上にゲート絶縁膜を形成する工程と、少なくとも前記溝部を埋めるよう前記半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を含む領域をマスクとして前記半導体層にソース・ドレイン領域を形成する工程と、前記ゲート電極を所定領域除去し少なくとも前記溝部内に残すゲート加工工程と、を含む。
【００１０】
本発明に係る半導体装置の製造方法によれば、溝部に沿った半導体層にゲート電極を含む領域をマスクとしたソース・ドレイン領域が形成される。ゲート加工工程において、通常のゲート構造に比べてゲート占有面積の小さいコンパクトなゲート構造を実現する。
【００１１】
上記本発明に係る半導体装置の製造方法において、前記ゲート加工工程は化学的機械的研磨工程を含むことを特徴とする。必要領域のみゲート電極を残すと共に、ボディー領域を表面に露出させ、寄生ゲート容量の付加のないボディーコンタクトを実現する。
【００１２】
また、本発明に係る半導体装置の製造方法は、絶縁膜上に形成された半導体層に溝部を形成する工程と、少なくとも前記溝部を含む半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記溝部を埋めるゲート電極を形成する工程と、前記ゲート電極を含む所定領域をマスクとして前記半導体層にソース・ドレイン領域を形成する工程と、を含む。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、溝部に沿った半導体層にゲート電極を含む領域をマスクとしたソース・ドレイン領域が形成される。通常のゲート構造に比べてゲート占有面積の小さいコンパクトなゲート構造を実現する。
【００１４】
上記本発明に係る半導体装置の製造方法において、前記溝部は前記半導体層の選択的酸化工程を経て選択的酸化部分を除去することにより形成することを特徴とする。選択酸化によって半導体層に溝部ができることを利用する。選択酸化は素子分離領域の形成に利用される。
【００１５】
上記本発明に係るいずれかの半導体装置の製造方法において、前記ゲート電極を形成する工程は、前記ゲート電極を所定領域除去し少なくとも前記溝部内に残すゲート加工工程を含むことを特徴とする。設計に合った安定したゲート形状の実現に寄与する。なお、好ましくは、前記ゲート加工工程は化学的機械的研磨工程を含むことを特徴とする。
【００１６】
上記本発明に係るいずれかの半導体装置の製造方法において、前記溝部は２個以上の異なるサイズで形成し、それぞれ異なるサイズのゲート電極を２個以上形成可能とする。すなわち、電流駆動能力の異なる素子を２個以上構成でき、多値の信号出力に応じるなど設計の自由度を広げられる。
【００１７】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ  ＭＯＳＦＥＴにおける要部の投影断面図である。
ＳＯＩ  ＭＯＳＦＥＴ１０は、埋め込み酸化膜１１上に形成されたシリコン単結晶の半導体層がボディーとして構成されている。例えば、Ｐ型のボディー領域としてのＰ−型領域１２の所定部に、溝部１３が形成されている。所定の溝部１３の内面にゲート絶縁膜１４及びゲート電極１５が形成されている。ゲート絶縁膜１４に隣接するＰ−型領域１２のチャネル領域が溝部１３に沿って形成されることになる。Ｐ−型領域１２における最上面から溝部１３に沿うようにチャネル領域を隔ててＮ型のソース・ドレイン領域１６が形成されている。ソース・ドレイン領域１６は、低濃度エクステンション領域としてのＮ−型領域１６１及びそれより高濃度のＮ＋型領域１６２で構成される。また、ゲート電極１５の形成以外の溝部１３には層間絶縁膜１７が形成されている。ソース・ドレイン領域１６は一方がソース領域であれば、他方はドレイン領域となり、図示しないコンタクト形成されてから電位の与え方で決まる。
【００１８】
上記第１実施形態によれば、ゲート電極１５がボディーのＰ−型領域１２に埋め込まれたような形態となる。これにより、通常のＭＯＳゲート構造に比べてゲート占有面積は小さくなる。また、コンパクトなゲート構造のわりには溝部１３に沿う広いチャネル幅が得られる。さらに、ソース・ドレイン領域１６間にＰ−型領域１２の最上面が現出され、ボディー電位を容易にとることができる。これにより、従来にみられる、ボディー領域を引き出すためのゲート形状を利用したＴゲート構造（Ｔ−Ｇａｔｅ）や、ソース・タイ構造（Ｓｏｕｒｃｅ−Ｔｉｅ）のように、ポリシリコンゲートのハンマーヘッド構造をとらなくても済む。ハンマーヘッド構造のような部分はゲート容量負荷を大きくし、動作速度の低下、消費電力増大の不利益を被る。これに対してボディー領域が表面に露出した形の第１実施形態では寄生容量が付加されない有利な構成となる。好ましくは、ボディー領域におけるＰ−型領域１２最上面とゲート電極１５上部はほぼ同一平坦化面上に構成される。
【００１９】
図２〜図５は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法を工程順に示すものであり、上記図１のようなＳＯＩ  ＭＯＳＦＥＴ１０の製造方法を工程順に示す投影断面図である。図１と同様の箇所には同一の符号を付して説明する。
まず、図２に示すように、埋め込み酸化膜１１を有するＳＯＩ基板において、Ｐ型のボディー領域であるＰ−型領域１２の所定部に、溝部１３を形成する。溝部１３はフォトリソグラフィ技術、異方性エッチング技術を用い、エッチング時間を制御するなどして埋め込み酸化膜１１からＰ−型領域１２が所定距離残るようにする。
次に、図３に示すように、溝部１３を含むＰ−型領域１２上にゲート絶縁膜１４及びゲート電極１５を形成する。ゲート絶縁膜１４は、例えば熱酸化膜である。また、ゲート電極１５は、例えばＣＶＤ（化学気相成長）法またはプラズマＣＶＤ法によるポリシリコン層であり、溝部１３が埋められるように厚く堆積する。その後、フォトリソグラフィ技術、異方性エッチング技術を用いてパターニングされる。
次に、図４に示すように、図示しない後酸化後、ゲート電極１５をマスクに低濃度エクステンション領域としてＮ−型領域１６１を形成する。その後、ゲート電極１５のサイドウォール（スペーサー）２１を形成する。スペーサー２１は酸化膜または窒化膜とする。これをマスクに高濃度のＮ＋型領域１６２を形成する。
次に、図５に示すように、少なくとも溝部１３を埋めるように層間絶縁膜１７を堆積する。層間絶縁膜１７はＴＥＯＳ（テトラエトキシシラン）等のシリコン酸化膜であり、ＣＶＤ法またはプラズマＣＶＤ法により形成する。次に、ＣＭＰ（化学的機械的研磨）法を用いて、溝部１３内以外の層間絶縁膜１７及びゲート電極１５及びゲート絶縁膜１４を除去し、平坦化する。
【００２０】
上記第２実施形態における方法によれば、溝部１３に沿うボディー領域のＰ−型領域１２上においてゲート電極１５を含む領域をマスクとしたソース・ドレイン領域１６が形成される。ＣＭＰ等のゲート加工工程によって、ゲート構造は溝部１３内に設けられる。これにより、通常のゲート構造に比べてゲート占有面積の小さいコンパクトなゲート構造を実現する。さらに、ボディー領域のＰ−型領域１２を平坦化面上に配することができる。これにより、ボディーコンタクトを容易にとることができ、安定したボディー電位が確保できる。
【００２１】
図６は、本発明の第３実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ  ＭＯＳＦＥＴにおける要部の投影断面図である。
ＳＯＩ  ＭＯＳＦＥＴ３０は、埋め込み酸化膜３１上に形成されたシリコン単結晶の半導体層をボディーとして構成されている。例えば、Ｐ型のボディー領域としてのＰ−型領域３２の所定部に、溝部としての酸化除去部３３が形成されている。所定の酸化除去部３３内にゲート絶縁膜３４及びゲート電極３５が形成されている。ゲート絶縁膜３５に隣接するＰ−型領域３２のチャネル領域が酸化除去部３３の溝部に沿って形成されることになる。ボディーとなるＰ−型領域３２における最上面から酸化除去部３３に沿うようにチャネル領域を隔ててＮ型のソース・ドレイン領域３６が形成されている。ソース・ドレイン領域３６は、低濃度エクステンション領域としてのＮ−型領域３６１及びそれより高濃度のＮ＋型領域３６２で構成される。ソース・ドレイン領域３６は一方がソース領域であれば、他方はドレイン領域となり、図示しないコンタクト形成されてから電位の与え方で決まる。
【００２２】
上記第３実施形態によれば、ゲート電極３５がボディーのＰ−型領域３２に埋め込まれたような形態となる。これにより、通常のＭＯＳゲート構造に比べてゲート占有面積は小さくなる。また、コンパクトなゲート構造のわりには酸化除去部３３に沿う広いチャネル幅が得られる。さらに、ソース・ドレイン領域３６間にＰ−型領域３２の最上面が現出され、ボディー電位を容易にとることができる。これにより、前記第１実施形態の構成と同様に、余分なゲート容量の付加なく、ボディーコンタクト領域を与えることができる。好ましくは、ボディー領域におけるＰ−型領域３２最上面とゲート電極３５上部はほぼ同一平坦化面上に構成される。また、ゲート電極３５それぞれは異なるサイズとしてもよい。すなわち、電流駆動能力の異なる素子を２個以上構成する。これにより、多値の信号出力等、多値デバイスとして利用することができる。ソース・ドレイン領域３６はゲート電極３５複数に共有する構成とすることができる。
【００２３】
図７〜図１４は、それぞれ本発明の第４実施形態に係る半導体装置の製造方法を工程順に示すものであり、上記図６のようなＳＯＩ  ＭＯＳＦＥＴ３０の製造方法を工程順に示す投影断面図である。図６と同様の箇所には同一の符号を付して説明する。
まず、図７に示すように、埋め込み酸化膜３１を有するＳＯＩ基板において、Ｐ型のボディー領域であるＰ−型領域３２にフォトリソグラフィ技術を経て、窒化膜を含むマスク４１を形成する。その後、周知のＬＯＣＯＳ（選択酸化分離）処理により、酸化膜４２を形成する。
次に、図８に示すように、マスク４１除去後、Ｐ−型領域３２に対しさらに窒化膜を含む別のマスク４３を形成する。このとき、酸化膜４２の部分も合わせて開けるようにする。その後、上記と同様のＬＯＣＯＳ（選択酸化分離）処理により、酸化膜４４を形成する。酸化膜４２の方はさらに酸化され、埋め込み酸化膜３１に到達する。
次に、図９に示すように、マスク４３除去後、さらに窒化膜を含む別のマスク４５を形成する。その後、ウェットエッチング処理を経て、マスク４５から露出した酸化膜４４の部分を選択的に除去する。これにより、溝部としての酸化除去部３３が形成される。
次に、図１０に示すように、マスク４５除去後、酸化除去部３３内にゲート絶縁膜３４及びゲート電極３５を形成する。ゲート絶縁膜３４は、例えば熱酸化膜である。また、ゲート電極３５は、例えばＣＶＤ法またはプラズマＣＶＤ法によるポリシリコン層であり、酸化除去部３３が埋められる程度堆積する。
次に、図１１に示すように、ＣＭＰ法によって平坦化する。これにより、酸化除去部３３のみにゲート絶縁膜３４及びゲート電極３５を残す。
次に、図１２に示すように、フォトリソグラフィ技術を用いて、レジスト膜によるマスク４６形成後、酸化膜４４の方を例えばドライエッチングにより除去する。その後、ゲート電極３５の幅のラインをマスクに低濃度エクステンション領域としてＮ−型領域３６１を形成する。
次に、図１３に示すように、フォトリソグラフィ技術を用いて、レジスト膜による別のマスク４７形成後、高濃度のＮ＋型領域３６２を形成する。
その後、図１４に示すように、マスク４７を除去すれば、所定の酸化除去部３３内にゲート絶縁膜３４及びゲート電極３５が所定ゲート長をもって設けられる。ボディーとなるＰ−型領域３２には、その最上面から酸化除去部３３に沿ってチャネル領域を隔ててＮ−型領域３６１、Ｎ＋型領域３６２でなるソース・ドレイン領域３６が設けられる。
【００２４】
上記第４実施形態における方法によれば、溝部の酸化除去部３３に沿うボディー領域のＰ−型領域３２上においてゲート電極３５を含む領域をマスクとしたソース・ドレイン領域３６が形成される。酸化除去部３３の分だけ、通常のゲート構造に比べてゲート占有面積の小さいコンパクトなゲート構造を実現する。また、ボディー領域のＰ−型領域３２を平坦化面上に配することができる。これにより、ボディーコンタクトを容易にとることができ、安定したボディー電位が確保できる。また、マスク４５に依存して、ゲート加工工程はそれぞれ異なるサイズのゲート電極を２個以上形成することもできる。すなわち、電流駆動能力の異なる素子を２個以上構成でき、多値の信号出力に応じるなど設計の自由度を広げられる。
【００２５】
なお、上記各実施形態ではＰ型ボディーを構成したが、これに限らず、Ｎ型ボディーの部分空乏型ＳＯＩ  ＭＯＳＦＥＴとして上記各実施形態を構成しても同様の効果を得ることができる。すなわち、ソース・ドレインであるＮ型の領域をＰ型の領域とし、ボディーであるＮ−領域をソース側の一部表面上にも導出させる。これにより、通常のゲート構造に比べてゲート占有面積が小さい上、ボディー領域を平坦化面上に配することができる。
【００２６】
以上各々説明したように本発明によれば、ゲート電極がボディー領域に埋め込まれたような形態となる。これにより、通常のゲート構造に比べてゲート占有面積は小さくなる。また、コンパクトなゲート構造のわりには溝部に沿う広いチャネル幅が得られる。これにより、電流駆動能力の向上に寄与する。さらに、ソース・ドレイン領域間にボディー領域の最上面が現出され、ボディー電位を容易にとることができる。この結果、余分なゲート容量の付加なく、ボディーコンタクト領域を与えることのできるＳＯＩ  ＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部構成を示す図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法の第１図。
【図３】図２に続く第２図。
【図４】図３に続く第３図。
【図５】図４に続く第４図。
【図６】本発明の第３実施形態に係る半導体装置の要部構成を示す図。
【図７】本発明の第４実施形態に係る半導体装置の製造方法の第１図。
【図８】図７に続く第２図。
【図９】図８に続く第３図。
【図１０】図９に続く第４図。
【図１１】図１０に続く第５図。
【図１２】図１１に続く第６図。
【図１３】図１２に続く第７図。
【図１４】図１３に続く第８図。
【符号の説明】
１０，３０…ＳＯＩ  ＭＯＳＦＥＴ、１１，３１…埋め込み酸化膜、１２，３２…Ｐ−型領域（ボディー）、１３…溝部、１４，３４…ゲート絶縁膜、１５，３５…ゲート電極、１６，３６…ソース・ドレイン領域、１７…層間絶縁膜、２１…サイドウォール（スペーサー）、３３…酸化除去部（溝部）、４１，４３，４５，４６，４７…マスク、４２，４４…酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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