(57)【要約】【課題】本発明はフレーム構成の時分割データを基準クロックに基づいてメモリに書き込んで分周クロックにより読み出し制御を行う時間スイッチにおける位相調整回路に関し，基準クロックに基づく信号と分周クロック信号に基づく信号の位相ずれに対して影響を受けないようにすることを目的とする。【解決手段】位相調整回路は基準クロックを分周した１／ｎ分周クロックにより駆動され，基準クロックに基づくメモリへの面書き込み完了信号を受け取る微分検出部と，その出力を受け取る位相吸収部と，位相吸収部の出力によりロードを行うと共に分周クロックをカウントして読み出しアドレスを発生するカウンタと，カウンタのフレーム周期に対応するカウント値に基づく位相ずれの位置を表すウィンドウ信号を発生する位相ずれ検出部とを備え，位相吸収部は，微分検出部の位相をウィンドウ信号を用いて識別してカウンタのロードを調整するよう構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
フレーム構成の時分割データを基準クロックに基づいてメモリに書き込んで分周クロックにより読み出し制御を行う時間スイッチにおける位相調整回路であって，
前記位相調整回路は，基準クロックを１／ｎ分周した分周クロックにより駆動され，基準クロックに基づいて発生したメモリへの面書き込み完了信号を受け取る微分検出部と，前記微分検出部の出力を受け取る位相吸収部と，前記位相吸収部の出力によりロードすると共に前記分周クロックをカウントして読み出しアドレスを発生するカウンタと，前記カウンタにより分周クロックのフレーム周期に対応するカウント値に基づく位相ずれの位置を表すウィンドウ信号を発生する位相ずれ検出部とを備え，
前記位相吸収部は，前記微分検出部の出力の位相を前記位相ずれ検出部で検出したウィンドウ信号を用いて識別し，前記カウンタにロードすることでカウンタを一定周期で駆動することを特徴とする時間スイッチにおける位相調整回路。
【請求項２】
請求項１において，
前記位相ずれ検出部は，前記カウンタのカウント値が最大値−２，最大値−１，最大値のそれぞれを−１，０，＋１の位相信号として前記位相吸収部へ供給し，
前記位相吸収部は，前記微分検出部からの出力の位相が前記−１，０の位相信号の何れかに含まれることを検出すると，前記＋１の位相になるまで前記微分検出信号を保存し，前記＋１の位相になると前記カウンタにロードし，前記微分検出部からの微分出力が前記＋１の位相信号に含まれることを検出するとそのタイミングで前記カウンタにロードすることを特徴とする時間スイッチにおける位相調整回路。
【請求項３】
請求項１において，
前記位相ずれ検出部は，前記カウンタの値が前記最大値を越えると同期はずれ信号を発生し，
前記位相吸収部は，前記微分検出部からの信号を保持する保持回路と，該保持回路の出力が発生している時前記同期はずれ信号を検出すると前記カウンタにロードすることを特徴とする時間スイッチにおける位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフレーム構成の時分割データを基準クロックに基づいてメモリに書き込んで分周クロックにより読み出し制御を行う時間スイッチにおける位相調整回路に関する。
【０００２】
基準クロックに同期したデータを，基準クロックを分周した分周クロックにより処理する場合，基準クロックにより発生する信号と分周クロックに基づく信号との間で遅延の差が生じることで，出力される信号のフレームが一定にならなくなるため，その改善が望まれている。
【０００３】
【従来の技術】
図８は従来例の構成を示し，分周クロックを使用して時分割データのスイッチングを行う時間スイッチ（ＴＳＷ：Ｔｉｍｅ  ＳＷｉｔｃｈ）の周辺回路の例である。
【０００４】
図８において，５はデータ蓄積制御部，５０はスイッチデータ抽出部，５１はスイッチ用ＲＡＭへの書き込みアドレスの発生等の制御を行うＲＡＭ制御部，６はスイッチ処理部，６０は書き込みと読み出しを同時に行うことが可能なデュアルポートＲＡＭ，６１は一時保持機能を持つ読み出しデータ出力部，６２は読み出しアドレスの発生等の制御を行うＲＡＭ制御部，７０は基準クロック源，７１は入力データから１フレーム分の周期のデータ数をモジュローとして基準クロックのカウントを行い，そのカウント値を書き込みアドレスとして出力する書き込みカウンタ，７２は１フレーム分のカウンタ値をモジュローとして１フレーム分の面書き込み完了パルス生成部（デコーダ），７３は１／ｎ分周部であるが，以下の説明ではｎ＝２として１／２分周部とする。７４は各書き込みアドレスのデータに対して，異なる時間位置に読み出す（スイッチングする）よう別の時間位置の生成を制御するスイッチングテーブル，７５は面書き込み完了パルスを１／ｎ分周部７３の出力で検出する微分検出部，７６は書き込みカウンタ７１で発生する面番号をデュアルポートＲＡＭ６０の書き込みのための上位アドレスとしてラッチするラッチ部，７７は微分検出部７５の出力及び１／ｎ分周部７３からの分周クロックをカウントする読み出しカウンタ，７８は読み出しカウンタ７７の１フレーム分のカウント値からフレームパルスを出力するＦＰ（フレームパルス）生成用デコーダである。
【０００５】
図９は従来例のタイミングチャートの例であり，図９を参照しながら，従来例の動作を説明する。図９の（３）  に示すように入力データはフレーム構成で時分割多重された多数のデータが連続してデータ蓄積制御部５に入力され，各データはスイッチ（ＳＷ）データ抽出部５０で個別に抽出される。この時，入力データに同期した図９の（１）  に示すような基準クロック源７０を書き込みカウンタ７１でカウントし，その書き込みカウンタ７１の出力によりスイッチデータ抽出部５０及びＲＡＭ制御部５１が駆動される。書き込みカウンタ７１は図９の（２）  に示すような入力データＦＰ（フレームパルス）を受け取ってこれに同期する。
【０００６】
ＲＡＭ制御部５１は書き込みカウンタ７１の出力を受け取って，スイッチデータ抽出部５０におけるスイッチデータ（入力するデータの中のヘッダ）を抽出して，スイッチ処理部６へ出力すると共に，スイッチ処理部６のデュアルポートＲＡＭ６０へデータ（スイッチデータ抽出部５０で抽出されたヘッダ）を書き込む領域のアドレスを発生する。書き込みカウンタ７１は，基準クロックをカウントして一定のカウント値毎に面番号を出力する。なお，面番号は，デュアルポートＲＡＭ６０を複数の面（領域）に分けて管理する場合に，面の番号（フレーム単位で面を切り替える）を順番に切り替えて使用する。
【０００７】
デュアルポートＲＡＭ６０へ入力データ（スイッチングデータとも呼ばれる）が１フレーム分書き込まれると，面書込み完了パルス生成部７２から面書き込み完了パルスが図９の（４）  のように基準クロックに同期して発生して微分検出部７５に供給される。一方，基準クロック源７０からの基準クロックは１／ｎ分周部７３（ｎ＝２とする）で２分周され，その出力である分周クロックは図９の（５）  のような信号を出力する。この分周クロックは，図９の（５）  に示すように（１）  に示す基準クロックの立上りに対してスキュー（Ｓｋｅｗ）  が発生する。また，微分検出部７５は内部にフリップフロップ（ＦＦ）を内蔵し，面書き込み完了パルスが立上った後に１／ｎ分周部７３から出力された分周クロックの立上りを駆動信号としてセットされるが，  信号が立上るのにセットアップ（Ｓｅｔｕｐ）  時間を要する。
図９には上記した１／ｎ分周部７３から出力される分周クロックのスキュー（Ｓｋｅｗ）  時間と，微分検出部７５のセットアップ（Ｓｅｔｕｐ）  時間との関係により，２つの異なる動作が行われることが示される。図９の（６）  〜（９）  はケースＡであり，（６）  に示すようにＳｋｅｗ＞Ｓｅｔｕｐ  （面書き込み完了パルスの立上りの後に分周クロックの立上りが発生）  の場合であり，この場合はその直後に発生する分周クロックの立上りで図９の（６）  に示すように微分パルスが立上る。この微分パルスの立下りで読み出しカウンタ７７に“０”がロード（Ｌｏａｄ）  され，図９の（７）  に示すように，  分周クロックによりカウントアップする。図９の（８）  の出力データフレームパルス（出力データＦＰ）は読み出しカウンタ７７が“１”の時，ＦＰ生成用デコーダ７８から発生する。なお，書き込みカウンタ７１からの面番号の情報は（実際には−１されて）ラッチ部７６にセットされると，その出力はＲＡＭ制御部６２に供給され読み出し時の上位アドレスとなる。
【０００８】
また，読み出しカウンタ７７は微分検出部７５からの微分パルスにてロードされる，１／ｎ分周クロックでカウントアップし，その出力はテーブル制御アドレス値としてスイッチングテーブル７４に供給される。スイッチングテーブル７４には，デュアルポートＲＡＭ６０の時間スイッチを実現するためのテーブルであり，各書き込み位置（時間）に対して出力されるべきデュアルポートＲＡＭ６０の下位アドレスが設定されている。スイッチングテーブル７４から読み出された下位アドレスはＲＡＭ制御部６２で上位アドレスと組み合わされてデュアルポートＲＡＭ６０から読み出しが行われ，図９の（９）  に示すように出力データが読み出しデータ出力部６１を介して出力される。この出力データの順番は入力データ（図９の（３））の順番（時間位置）  がスイッチングされている。
【０００９】
次にケースＢは，図９の（１０）〜（１３）に示され，このケースは（１０）に示すようにスキュー（Ｓｋｅｗ）  ＜セットアップ（Ｓｅｔｕｐ）  の場合であり，書き込み完了パルスの立上りが遅く，分周クロックの立上りより後になった場合である。この場合，（１０）に示すように上記ケースＡより分周クロックの１周期分だけ遅れた時点で微分パルスが立上り，読み出しカウンタへの“０”のロードも（１１）  に示すように遅れる。このため，（１２）に示す出力フレームパルス（ＦＰ）及び出力データが発生するタイミングもケースＡより遅れる。
【００１０】
また，クロック乗換回路に関する従来の技術として，第１のクロックを用いて生成したデータを乗り換える第２のクロックの位相変動が第１のクロックに比べて１ビット幅以内なら正しいデータを出力できるクロック乗換回路が知られている（特許文献１参照）。
【００１１】
その特許文献１に示す構成は，第１クロックに同期して直列に入力したデータを３ビットリングカウンタの出力パルスを基準とし，３ビットの並列信号に変換する直並列変換器と，第１クロックの１．５ビット幅のパルス生成部の出力パルスをイネーブル信号として第２のクロックをクロックとして３ビットの並列信号をセットする第１のイネーブル付きフリップフロップ回路と，１．５ビット幅パルス生成部の出力パルスの立下がりを第２クロックで最初に検出した場合１ビット幅のパルスを出力する立下り検出部と，立下り検出部の出力パルスをイネーブル信号として第２クロックで第１のイネーブル付きフリップフロップ回路からの信号をセットする第２のイネーブル付きフリップフロップ回路と，立下り検出部の出力パルスでセットされた３ビットリングカウンタの出力で３ビット並列信号を直列信号に変換するよう構成するものである。
【００１２】
【特許文献１】
特開平５−６８０２５号公報
【００１３】
【発明が解決しようとする課題】
上記特許文献１の技術は，直列信号を第１のクロックで３ビットの並列信号に変換して第２のクロックで第１のイネーブル付フリップフロップ回路にセットし，更に第２のイネーブル付フリップフロップ回路にセットして，最後に元の直列信号に変換するという複雑な回路構成を使用するという問題がある。
【００１４】
次に上記図８に示す従来の構成では，基準クロックを分周した分周クロック信号と，基準クロック信号に基づいた信号とを入力として処理を行う時分割スイッチ（ＴＳＷ）のような構成において，基準クロックの立上りから分周クロックの立上りまでの遅延の差が，両信号の経路（長さ），電源電圧の変動，熱の変動等により変化し，信号処理に影響を与える。具体的には，上記図８の構成において，面書き込み完了パルス（基準クロックに基づいて発生）の立上りの遅延が分周クロックの立上りの遅延との差により図９にケースＡとケースＢとして示すように，微分パルスの検出位相が±１ビット前後してしまい，データ欠落が発生すること（＋１ビットの場合）がある。これを避けるには配線長を調整する必要があり，物理設計に時間がかかるという問題があった。更に，装置によっては，製造誤差があり，配線長が期待した長さにならず歩留りが低いという問題があった。また，基準クロックや分周クロックを発生する回路に位相をそろえるためＰＬＬを使用すると，部品点数が増えてコストがかかり，消費電力が増えるという問題があった。
【００１５】
本発明は基準クロックに基づいて発生する信号と分周クロック信号とを入力として処理を行う場合に両信号の位相ずれに対して簡易な構成により影響を受けないようにすることができる時間スイッチにおける位相調整回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の原理構成，図２は図１の動作原理を示すタイミングチャートの例である。図中，１は位相調整回路，１０は基準クロックに基づいて発生した信号（面書き込み完了信号）が入力する微分検出部，１１は位相吸収部，１２は１／ｎの分周クロックをカウントするカウンタ，１３はカウンタ１２のカウント値の中で１フレームの期間に分周クロックのカウント値は予め分かっており，そのカウント値（最大値）に対し−２，−１，０の関係をを持つカウント値が発生している時にそれぞれの検出信号を発生すると共に最大値を越える場合に同期はずれ信号を発生する位相ずれ検出部，１４は読み出し面番号生成部である。
【００１７】
図２を参照しながら図１の作用を概説する。但し，図２は従来と同様の時分割スイッチ（ＴＳＷ）の書き込み読み出し動作に対応した，位相調整回路のタイミングチャートである。図２のａに示す基準クロックに基づいて，図２のｂに示す入力フレームパルス（ＦＰ）が入力されると共に図２のｃに示すような入力データ（Ａ，Ｂ，Ｃ，…）が図示省略された回路（時分割スイッチ）へ入力する。
【００１８】
また，基準クロックに同期して書き込み完了パルスが図２のｄに示すように発生する。この書き込み完了パルスは微分検出部１０で１／ｎ分周クロックで微分されて図２のｆに示すパルスを発生する。但し，このパルスの位相は，面書き込み完了信号の位相と，分周クロックの位相の前後関係により，図２のｆにおいて矢印のｘとｙで示す範囲で微分パルスの位置が変動する。ここで，ｘはカウンタ１２への初回ロード時に，セットアップ（Ｓｅｔｕｐ）  ＞スキュー（Ｓｋｅｗ）  の場合で，ｙはセットアップ（Ｓｅｔｕｐ）  ＜スキュー（Ｓｋｅｗ）  の場合である。但し，セットアップ（Ｓｅｔｕｐ）  は微分検出部１０の立上がりに要する時間で，スキュー（Ｓｋｅｗ）  は基準クロックの位相に対する分周クロックの立上りに要する時間である。
【００１９】
一方，カウンタ１２は１／ｎ分周クロックをカウントし，フレーム周期に対応するカウント値毎に，位相吸収部１１から発生する出力をカウンタ１２のロード端子に受け取ると“０”がロード（リセット）され，１／ｎ分周クロックのカウントを１から始める。このカウンタ１２のカウント値はフレーム周期（１／２分周クロック数）が予め分かっているので，カウンタ値の幅（最大値）は１周期分の値に対応した値が決められており，カウント値の最大値−２，最大値−１，最大値の間で微分パルスを検出する。すなわち，微分パルスが発生した時に上記のセットアップ（Ｓｅｔｕｐ）  とスキュー（Ｓｋｅｗ）  の位相関係により，カウンタ１２のカウント値は最大値−２，最大値−１，最大値の計数値の幅の中の何れかの数値であるかを位相ずれ検出部１３で発生する位相吸収ウィンドウ（図２のｇ）で表示する。
【００２０】
この位相吸収ウィンドウを位相吸収部１１で識別して，最大値−２の場合を−１ビットのずれ，最大値−１を０ビットのずれ，最大値を＋１ビットのずれとして検出し，この範囲内の面書き込み完了パルスの検出の有無により，カウンタをロードさせるタイミングを調整する。すなわち，−１〜０ビットの場合はこれを最大値になるまで保持して位相吸収して，カウンタをロードし，＋１ビットの場合はそのタイミングでカウンタをロードする。図２のｈに示すようにカウンタ１２は，“０”のロードの後はカウントを行って，カウント値に対応して図示されない時分割スイッチのスイッチングを図２のｊに示すように行って，出力フレームパルスに同期してデータを出力することで欠落を防ぐことができる。
【００２１】
【発明の実施の形態】
図３は本発明の実施例の構成を示し，時間スイッチに対して図１に示す位相調整回路を適用したものである。図中，１はブロックで示すが上記図１に原理構成を示す位相調整回路であり，この内部の具体的な構成は後述する図４に示す。また，図３の５，５０，５１，６，６０〜６２，７０〜７２，７４は上記図８に示す同一符号の各部と同じであり，５はデータ蓄積制御部，５０はスイッチデータ抽出部，５１はＲＡＭ制御部，６はスイッチ処理部，６０はデュアルポートＲＡＭ，６１は読み出しデータ出力部，６２はＲＡＭ制御部，７０は基準クロック源，７１は入力データから１フレーム分の周期のデータ数をカウントして書き込みアドレスを発生する書き込みカウンタ，７２は面書き込み完了パルス生成部（書き込みカウンタ７１のＭＡＸ値のデコード出力），７３’は１／２分周部，７４はスイッチングテーブルである。
【００２２】
図４は位相調整回路の具体的構成例である。図中，１０〜１２は上記図１の同一符号の各部と同じであり，１０は微分検出部，１１は位相吸収部，１２はカウンタである。位相吸収部１１内の１１０はフリップフロップ回路，１１１，１１４はオア回路，１１２，１１３，１１５はアンド回路，１１６は面書き込み完了パルス履歴のフリップフロップ回路である。１３０〜１３２は位相ずれ検出部（図１の１３）を構成し，１３０はカウンタ１２の値が−１ビット及び０ビットの状態（カウント値の最大値−２と最大値−１に対応）である時に出力を発生する−１〜０（ｄ）デコーダであり（ｄはデシマル，１０進数を表す），１３１はカウンタ１２の値が＋１ビット（カウンタ値の最大値に対応）の状態の時に出力を発生する＋１（ｄ）デコーダ，１３２はカウンタ１２の値が最大値を越える値となる同期はずれ検出器である。
【００２３】
１４０〜１４１は読み出し面番号生成部（図１の１４）を構成し，１４０は−１（ｄ）演算部，１４１は読み出し面番号保持部である。１５は入力フレームパルス（ＦＰ）・同期はずれ信号（書き込み側での同期はずれの検出信号）を１／２分周クロックによりタイミングをとるリタイミング回路である。
【００２４】
図５〜図６は図３及び図４の構成の動作のタイミングチャートであり，図５〜図６を参照しながら以下に説明する。図５は位相ずれ（−１）時のタイミングチャート，図６は位相ずれ（０）時のタイミングチャート，図７は位相ずれ（＋１）時のタイミングチャートであり，各図中，ａは基準クロック（図３の７０），ｂは入力ＦＰ（フレームパルス，図３の書き込みカウンタ７１へ入力），ｃは入力データ（図３のデータ蓄積制御部５へ入力），ｄは面書き込み完了パルス（図４の微分検出部１０へ入力），ｅは１／２分周クロック（図３の７３’の出力），ｆは微分パルス，ｇは面書き込み完了パルス履歴出力（図４のフリップフロップ回路１１６の出力），ｈは位相吸収ウィンドウ（図４の１３０〜１３２の各出力を合わせたもの），ｉはカウンタ１２の状態，ｊは出力ＦＰ（カウンタ１２のデコードパルス，この場合０），ｋはデュアルポートＲＡＭ（図３の６０）の読み出しデータ出力部（図３の６１）からの出力データである。
【００２５】
図３，図４の構成の動作を説明すると，基準クロック（図５〜図７のａ）に同期した入力データ（図５〜図７のｃ）と並走する入力フレームパルス（図５〜図７のｂ）の受信により，書き込みカウンタ（図３の７１）を動作させる。書き込み側カウンタのカウント値を基に入力データからスイッチングに必要なデータをスイッチデータ抽出部（図３の５０）で抽出し，デュアルポートＲＡＭ（図３の６０）へのアドレスとイネーブル（図３のＲＡＭ制御部５１からの出力）を制御し，デュアルポートＲＡＭへスイッチングデータを蓄積する。デュアルポートＲＡＭへ入力データを書き込み１フレーム分が蓄積されたら，面書き込み完了パルス生成部（図３の７２）からスイッチングデータ出力側の位相調整回路１へ面書き込み完了パルス（図５〜図７のｄ）を通知し，１／２分周クロック（図５〜図７のｅ）を用いて微分検出部（図４の１０）で微分する。微分パルス（図５〜図７のｆ）を元に読み取り側のカウンタ１２を動作させる。
【００２６】
初回のカウンタ１２へのロード端子への入力（“０”をロード）する時，カウンタ１２を最大値にしておくと同期はずれ検出器１３２で検出され，この時微分パルスが発生するとフリップフロップ回路１１０で１クロック分遅延後，同期はずれ検出器１３２の出力によりカウンタ１２をロードする。１クロック遅延させることにより，＋１クロック遅延を吸収可能となる。カウンタ１２の値により位相吸収ウィンドウが作成される（図５〜図７のｈ）。
【００２７】
面番号は書き込みカウンタ（図３の７１）から発生し，位相吸収が行われたカウンタ１２へのロード信号と同じタイミングで書き込み面番号を−１（ｄ）演算部１４０で−１することで，読み出し面番号を発生し，ロード信号（図４のオア回路１１４の出力）がイネーブル端子（Ｅで表示）に入力すると読み出し面番号保持部１４１に保持される。これにより，読み出し側では必ず書き込み完了した面番号を取得して読み出しが行われる。
【００２８】
また，書き込みカウンタ（図３の７１）で入力フレームパルス（ＦＰ）の同期外れを検出した場合は，同期はずれ検出信号をリタイミング回路（図４の１５）に入力し，ここでタイミング（１／２分周クロックで）を調整して，その出力をフリップフロップ回路１１６，カウンタ１２及び読み出し面番号保持部１４１の各部をリセットして初期化して，面書き込み完了パルスによって再度カウンタをロードすることにより，位相吸収ウィンドウを再構築する。
【００２９】
位相ずれ（−１）時の動作を図５のタイミングチャートを用いて説明すると，面書き込み完了パルス（図５のｄ）の後に，１／２分周クロック（図５のｅ）が発生した時，カウンタの値が最大値（ＭＡＸ）−２である（図５のｉ参照）ため，−１〜０デコーダ１３０（図４）から“Ｈ”の出力が発生するため，アンド回路１１５から“Ｈ”が出力して書き込み完了パルス履歴用のフリップフロップ回路１１６がセットされて保持する。このセット出力はオア回路１１１を通ってアンド回路１１３へ供給され，その後の＋１の位相時（カウンタが最大値（ＭＡＸ）になった時）に＋１デコーダ１３１から発生する“Ｈ”によりアンド回路１１３，オア回路１１４から“Ｈ”が出力され，カウンタ１２のロード端子を駆動することで“０”がロードされる。なお，オア回路１１４からの“Ｈ”出力によりフリップフロップ回路１１６はリセットされる。このように位相吸収をして，カウンタの周期性を保つことができる。
【００３０】
次に位相ずれ（０）時の動作を図６のタイミングチャートを参照しながら説明すると，この場合も上記の位相ずれ（−１）時の動作と同様である。但し，微分パルス（図６のｆ）の立上りのタイミングは，カウンタが最大値（ＭＡＸ）−１になった時（位相ずれ０）である点が異なる。図６と同様に面書き込み完了パルス履歴用のフリップフロップ回路１１６に保存した後，＋１の位相時にカウンタ１２に“０”がロードされる。
【００３１】
位相ずれ（＋１）時の動作を図７のタイミングチャートを用いて説明すると，面書き込み完了パルス（図７のｄ）が“Ｈ”になった後に，１／２分周クロック（図７のｅ）の最初の立上りのタイミングで，微分パルス（図７のｆ）が“Ｈ”となり，この時カウンタ１２のカウント値はＭａｘになって，＋１デコーダ１３１から“Ｈ”が発生する。従って，アンド回路１１３は，微分検出部１０からの微分パルスと＋１デコーダ１３１から検出出力が共に“Ｈ”となって，オア回路１１４を介してカウンタ１２のロード端子を駆動して，“０”がロードされる（図７のｉ）。
【００３２】
（付記１）  フレーム構成の時分割データを基準クロックに基づいてメモリに書き込んで分周クロックにより読み出し制御を行う時間スイッチにおける位相調整回路であって，前記位相調整回路は，基準クロックを１／ｎ分周した分周クロックにより駆動され，基準クロックに基づいて発生したメモリへの面書き込み完了信号を受け取る微分検出部と，前記微分検出部の出力を受け取る位相吸収部と，前記位相吸収部の出力によりロードすると共に前記分周クロックをカウントして読み出しアドレスを発生するカウンタと，前記カウンタにより分周クロックのフレーム周期に対応するカウント値に対した位相ずれに対応するウィンドウ信号を発生する位相ずれ検出部とを備え，前記位相吸収部は，前記微分検出部の出力の位相を前記位相ずれ検出部で検出したウィンドウ信号を用いて識別し，前記カウンタにロードすることでカウンタを一定周期で駆動することを特徴とする時間スイッチにおける位相調整回路。
【００３３】
（付記２）  付記１において，前記位相ずれ検出部は，前記カウンタのカウント値が最大値−２，最大値−１，最大値のそれぞれを−１，０，＋１の位相信号として前記位相吸収部へ供給し，前記位相吸収部は，前記微分検出部からの出力の位相が前記−１，０の位相信号の何れかに含まれることを検出すると，前記＋１の位相になるまで前記微分検出信号を保存し，前記＋１の位相になると前記カウンタにロードし，前記微分検出部からの微分出力が前記＋１の位相信号に含まれることを検出するとそのタイミングで前記カウンタにロードすることを特徴とする時間スイッチにおける位相調整回路。
【００３４】
（付記３）  付記１において，前記位相ずれ検出部は，前記カウンタの値が前記最大値を越えると同期はずれ信号を発生し，前記位相吸収部は，前記微分検出部からの信号を保持する保持回路と，該保持回路の出力が発生している時前記同期はずれ信号を検出すると前記カウンタにロードすることを特徴とする時間スイッチにおける位相調整回路。
【００３５】
（付記４）  付記１において，前記メモリに時分割データを書き込むための書き込みカウンタを備え，前記書き込みカウンタにより入力フレーム同期はずれを検出すると，前記読み出しアドレスを発生するカウンタを初期化することを特徴とする時間スイッチにおける位相調整回路。
【００３６】
【発明の効果】
本発明によれば，一定の周期で時分割に送られてくるデータを同一周期で時分割で出力し，これと異なる分周周期で処理を行う分周クロック経路において，スキュー（Ｓｋｅｗ）  を吸収して，一定周期で安定した処理を行うことができ，歩留りを高めると共にＰＬＬ回路を使う必要をなくすことができる。
【００３７】
更に，時分割スイッチ（ＴＳＷ）に適用した場合に，スイッチングにおける処理遅延を短く一定にすることができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】図１の動作原理を示すタイミングチャートの例を示す図である。
【図３】本発明の実施例の構成を示す図である。
【図４】位相調整回路の具体的構成例を示す図である。
【図５】位相ずれ（−１）時のタイミングチャートを示す図である。
【図６】位相ずれ（０）時のタイミングチャートを示す図である。
【図７】位相ずれ（＋１）時のタイミングチャートを示す図である。
【図８】従来例の構成を示す図である。
【図９】従来例のタイミングチャートの例を示す図である。
【符号の説明】
１        位相調整回路
１０      微分検出部
１１      位相吸収部
１２      カウンタ
１３      位相ずれ検出部
１４      読み出し面番号生成部
【図１】
2004254214.tif 000003
【図２】
2004254214.tif 000004
【図３】
2004254214.tif 000005
【図４】
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【図５】
2004254214.tif 000007
【図６】
2004254214.tif 000008
【図７】
2004254214.tif 000009
【図８】
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【図９】
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