(57)【要約】【課題】ゲルマニウムを成分とする半導体薄膜層を含む１層以上の薄膜層を有する基板にトレンチ素子分離構造を形成するにあたって、トレンチへの素子分離用絶縁体膜の埋込み後に結晶欠陥や表面準位が発生・増大しないようにトレンチの側面および底面を熱酸化する際に、ゲルマニウムの析出や、薄膜層間の熱酸化速度の違いによるトレンチ側面の形状異常が発生したりすることを防止する。【解決手段】シリコン・ゲルマニウム混晶層１０とシリコン薄膜層１１とに渡ってトレンチ１５を形成し、トレンチ１５の底面および側面にシリコン薄膜１８をエピタキシャル成長させ、それを膜厚方向に部分的に熱酸化してシリコン熱酸化膜１９を形成する。したがって、シリコン・ゲルマニウム混晶層１０およびシリコン薄膜層１１が酸化されることがない。これによって、ゲルマニウムの析出が発生したり、形状異常が発生したりすることを防止することが可能である。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板にトレンチが形成された素子分離領域を有する半導体装置であって、前記トレンチが、前記半導体基板に接する複数の薄膜を介して素子分離用絶縁体膜で埋め込まれており、前記複数の薄膜が、少なくともシリコン薄膜、および、シリコン酸化膜またはシリコン酸窒化膜を備え、前記シリコン薄膜の方が、前記シリコン酸化膜または前記シリコン酸窒化膜よりも前記基板側にあることを特徴とする半導体装置。
【請求項２】
前記シリコン酸化膜または前記シリコン酸窒化膜と前記素子分離用絶縁体膜との間に、シリコン窒化膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
少なくとも前記素子分離領域の近傍において、前記半導体基板が、その表面から前記トレンチの底面の深さまでの間に、少なくとも１層のゲルマニウム薄膜層またはゲルマニウムを成分として有する半導体薄膜層を備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲルマニウムを成分として有する半導体薄膜層は、シリコン・ゲルマニウム混晶層または炭素ドープのシリコン・ゲルマニウム混晶層であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板は、シリコン基板上に少なくとも前記ゲルマニウム薄膜層または前記ゲルマニウムを成分として有する半導体薄膜層が積層されて構成されていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
少なくとも前記素子分離領域の近傍において、前記半導体基板が、その表面から前記トレンチの底面の深さまでの間に、前記ゲルマニウム薄膜層または前記ゲルマニウムを成分として含む半導体薄膜層以外に、少なくとも１層の他の薄膜層または前記シリコン基板の一部を含んでいることを特徴とする請求項３から５のいずれかに記載の半導体装置。
【請求項７】
前記半導体基板の最上層がシリコン薄膜層であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記素子分離領域のシリコン薄膜と前記半導体基板の最上層のシリコン薄膜層とが連続して形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記素子分離用絶縁体膜が、シリコン酸化膜、シリコン酸窒化膜、または、シリコン窒化膜、または、それらの膜のうちの２種以上の膜よりなることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記シリコン基板の直上の薄膜層が絶縁体薄膜層であり、前記トレンチの底面が該絶縁体薄膜層に達していることを特徴とする請求項５から９のいずれかに記載の半導体装置。
【請求項１１】
（１）少なくとも１層のゲルマニウム薄膜層またはゲルマニウムを成分として有する半導体薄膜層を含む１層または複数層の薄膜層が形成された半導体基板をエッチングして、少なくとも１層のゲルマニウム薄膜層またはゲルマニウムを成分として有する半導体薄膜層を含む１層以上の薄膜層にトレンチを形成する工程と、（２）該トレンチの底面および側面にシリコン薄膜をエピタキシャル成長させる工程と、（３）酸化性雰囲気中または酸窒化性雰囲気中にて該シリコン薄膜をその膜厚方向に部分的に熱酸化または熱酸窒化して前記シリコン薄膜の上にシリコン熱酸化膜またはシリコン熱酸窒化膜を形成する工程と、（４）残りのトレンチ内を素子分離用絶縁体膜により埋め込む工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記（１）の工程は、前記半導体基板上にパッド酸化膜とマスク窒化膜とを形成し、前記マスク窒化膜と前記パッド酸化膜とを、形成すべきトレンチのパターン状の開口を有するようにパターニングして前記半導体基板の表面の一部を露出させた後、前記半導体基板の露出された部分をエッチングする工程であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板の最上層の薄膜層がゲルマニウム薄膜層またはゲルマニウムを成分として有する半導体薄膜層であり、前記（１）の工程と前記（２）の工程との間に、前記マスク窒化膜と前記パッド酸化膜とをウエットエッチング法により除去する工程を有し、かつ、前記（２）の工程において、前記トレンチの底面および側面に前記シリコン薄膜をエピタキシャル成長させると同時に、前記半導体基板の最上層の薄膜層上にもシリコン薄膜層をエピタキシャル成長させることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記（３）の工程と前記（４）の工程との間に、前記シリコン熱酸化膜または前記シリコン熱酸窒化膜の上に、シリコン窒化膜を形成する工程を有することを特徴とする請求項１１から１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記（４）の工程の後に、前記半導体基板の最上層の薄膜層またはその上にエピタキシャル成長されているシリコン薄膜層の上面の高さ以上の高さにある前記素子分離用絶縁体膜を含む全ての薄膜を除去する工程を有することを特徴とする請求項１１から１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記素子分離用絶縁体膜がＣＭＰ法（化学機械研磨法）により除去されることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記（１）の工程において、前記半導体基板またはその一部として、ＳＧＯＩ（シリコン・ゲルマニウムオンインシュレータ）基板またはＳＯＩ（シリコンオンインシュレータ）基板が用いられ、該ＳＧＯＩ基板またはＳＯＩ基板の埋込み酸化膜に達するまで前記トレンチが形成されることを特徴とする請求項１１から１６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタ等の半導体装置およびその製造方法に関し、特にシリコン・ゲルマニウム混晶層等の、ゲルマニウムを成分として含む半導体層を有する基板に素子分離構造が形成されている半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、ＭＯＳトランジスタ等の半導体装置の製造においては、個々の素子を電気的に分離するために素子分離領域が形成される。この素子分離領域の形成方法として、半導体基板にトレンチと呼ばれる溝を形成し、この溝をシリコン酸化膜等の絶縁体膜で埋め込む技術が知られている。このトレンチを絶縁体膜で埋め込む素子分離技術は、トランジスタの微細化に有利であり、現在、広く用いられている。
【０００３】
このトレンチを絶縁体膜で埋め込む素子分離領域の作製工程を、図８を用いて簡単に説明する。まず、図８（ａ）に示すように、シリコン基板５３にシリコン酸化膜からなるパッド酸化膜５２Ａ、シリコン窒化膜からなるマスク窒化膜５２Ｂを積層した後、フォトリソグラフィ技術とエッチング技術とを用いて、トレンチを形成する領域のパッド酸化膜５２Ａおよびマスク窒化膜５２Ｂに開口部を設ける。次に、図８（ｂ）に示すように、マスク窒化膜５２Ｂをマスクとしてドライエッチングを行ない、シリコン基板５３にトレンチ５５を形成した後、トレンチ５５の底部および側面にシリコン熱酸化膜５９を形成する。次いで、図８（ｃ）に示すように、ＣＶＤ法（化学気相成長法）を用いてシリコン酸化膜よりなる素子分離用絶縁体膜５７を堆積し、トレンチを素子分離用絶縁体膜５７によって埋め込む。続いて、図８（ｄ）に示すように、ＣＭＰ法（化学機械研磨法）とエッチング法によって、トレンチより上部にある余分な素子分離用絶縁体膜５７、マスク窒化膜５２Ｂおよびパッド酸化膜５２Ａを除去して、素子分離構造の作製工程を完了する。さらに、こうしたトレンチを利用した素子分離技術において、結晶欠陥や応力によるデバイス特性劣化を防ぐための方法が、例えば、特開２００１−２６７４１３号公報や特開２００２−１１０７８０号公報に開示されている。いずれの方法においても、トレンチをシリコン酸化膜等の素子分離用絶縁体膜で埋め込む前に、素子分離用絶縁体膜と基板との界面に欠陥や界面準位が発生することを防止するために、トレンチの底部および側面にシリコン熱酸化膜が形成される。
【０００４】
一方、近年、キャリア移動度を増大させることによってＭＯＳトランジスタの性能を向上させるために、シリコン・ゲルマニウム混晶層やシリコン・ゲルマニウム混晶層上の歪みシリコン層をチャネルとして用いたＭＯＳトランジスタが提案されている。例えば、ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．４８，　Ｎｏ．８，　１６１２−１６１８，　２００１には、シリコン・ゲルマニウム混晶層の上に形成された歪みシリコン層をチャネルとする歪みシリコンチャネルＭＯＳトランジスタが報告されている。上記文献によれば、歪みが緩和されたシリコン・ゲルマニウム混晶層の上に積層された薄い歪みシリコン層を持つ基板にｐ−ＭＯＳトランジスタを形成し、通常のシリコン基板にｐ−ＭＯＳトランジスタを形成した場合よりも大きな正孔移動度を得ている。また、同様の歪みシリコン層をチャネルとしたＭＯＳトランジスタやシリコン・ゲルマニウム混晶層をチャネルに用いたＭＯＳトランジスタなど、シリコン・ゲルマニウム混晶層を持つ基板にトランジスタを形成する技術が、例えば、特許第２９９４２２７号公報や特許第３２２１９０１号公報に開示されている。
【０００５】
【発明が解決しようとする課題】
シリコン・ゲルマニウム混晶層を持つ基板に歪みシリコンチャネルＭＯＳトランジスタを形成する際、個々の素子を電気的に分離する素子分離領域の形成にトレンチを絶縁体膜で埋め込む素子分離方法を用いた場合に、以下のような課題が発生する。
【０００６】
第１に、トレンチ形成後の熱酸化工程で、シリコン・ゲルマニウム混晶層が熱酸化されることになる。トレンチ形成後の熱酸化工程は、上述のように、トレンチを埋め込む絶縁体膜と基板との界面に欠陥や界面準位が発生することを防止するために、省略することのできない工程である。シリコン・ゲルマニウム混晶層を熱酸化すると、形成された酸化膜からゲルマニウム原子が掃き出されるために、酸化膜と基板との界面にゲルマニウムが析出し、この析出したゲルマニウムが電子や正孔の再結合中心となったり、転位などの欠陥の発生源となる。その結果、トランジスタのリーク電流が増加し、素子分離領域の電気的絶縁性が劣化するという問題が生じる。
【０００７】
第２に、シリコンとシリコン・ゲルマニウムとの酸化速度が異なるために、シリコン・ゲルマニウム混晶層の上にシリコン層が存在するような構造にトレンチを形成し熱酸化すると、シリコン・ゲルマニウム混晶層の酸化膜厚がシリコン層の酸化膜厚よりも大きくなり、素子分離領域のトレンチに形状異常が生じてしまう。このような形状異常が存在すると、その部分に応力の集中が起こるために欠陥が発生してリーク電流が増加するという問題が生じる。
【０００８】
本発明は、上記課題に鑑みてなされたものであって、その目的は、シリコン・ゲルマニウム等のゲルマニウムを含む半導体層を有する基板にトレンチによる素子分離構造を形成する際に、熱酸化に伴う界面でのゲルマニウム析出および形状異常が防がれ、それによって、トランジスタ特性劣化を引き起こすことがなく、かつ、高い素子分離性能を有する素子分離構造を持つ半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、半導体基板にトレンチが形成された素子分離領域を有する半導体装置であって、前記トレンチが、前記半導体基板に接する複数の薄膜を介して素子分離用絶縁体膜で埋め込まれており、前記複数の薄膜が、少なくともシリコン薄膜、および、シリコン酸化膜またはシリコン酸窒化膜を備え、前記シリコン薄膜の方が、前記シリコン酸化膜または前記シリコン酸窒化膜よりも前記基板側にあることを特徴とする半導体装置、が提供される。
そして、好ましくは、前記半導体基板が、ゲルマニウム薄膜層またはゲルマニウムを成分として有する半導体薄膜層を有する。
【００１０】
また、上記目的を達成するため、本発明によれば、（１）少なくとも１層のゲルマニウム薄膜層またはゲルマニウムを成分として有する半導体薄膜層を含む１層または複数層の薄膜層が形成された半導体基板をエッチングして、少なくとも１層のゲルマニウム薄膜層またはゲルマニウムを成分として有する半導体薄膜層を含む１層以上の薄膜層にトレンチを形成する工程と、（２）該トレンチの底面および側面にシリコン薄膜をエピタキシャル成長させる工程と、（３）酸化性雰囲気中または酸窒化性雰囲気中にて該シリコン薄膜をその膜厚方向に部分的に熱酸化または熱酸窒化して前記シリコン薄膜の上にシリコン熱酸化膜またはシリコン熱酸窒化膜を形成する工程と、（４）残りのトレンチ内を素子分離用絶縁体膜により埋め込む工程と、を有することを特徴とする半導体装置の製造方法、が提供される。
【００１１】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して説明する。
〔第１の実施の形態〕
図１、図２は、本発明の第１の実施の形態に係る半導体装置における素子分離構造の製造方法を説明するための工程順の断面図である。ここで、シリコン・ゲルマニウム混晶層１０およびシリコン薄膜層１１は、シリコン基板１３上にＭＢＥ法（分子線エピタキシャル成長法）、ＣＶＤ法などによって成長させられたものである。シリコン・ゲルマニウム混晶層１０は歪み緩和しており、シリコン薄膜層１１はシリコン・ゲルマニウムム混晶層１０に格子整合して歪んでいる。シリコン基板１３、シリコン・ゲルマニウム混晶層１０、および、シリコン薄膜層１１が、素子分離構造が形成される基板を構成している。
【００１２】
まず、図１（ａ）に示すように、シリコン薄膜層１１上にシリコン酸化膜からなるパッド酸化膜１２Ａ、シリコン窒化膜からなるマスク窒化膜１２Ｂを積層した後、フォトリソグラフィ技術とエッチング技術とを用いて、トレンチを形成する領域のパッド酸化膜１２Ａとマスク窒化膜１２Ｂとにトレンチのパターン状の開口を設ける。パッド酸化膜１２Ａ、マスク窒化膜１２Ｂは、スパッタ法、ＣＶＤ法等の通常の成膜プロセスによって形成可能であるが、パッド酸化膜１２Ａは、特に熱酸化法によって形成されることが多い。次に、図１（ｂ）に示すように、マスク窒化膜１２Ｂをマスクとしてドライエッチングを行ない、シリコン・ゲルマニウム混晶層１０の内部に達するトレンチ１５を形成する。図１（ｂ）では、トレンチ１５の側面は基板の主面に垂直になっているが、ドライエッチングの条件を変えてトレンチ１５の側面を基板主面に対して直角ではないある角度を持って傾斜させてもよい。
【００１３】
次に、図１（ｃ）に示すように、シリコン薄膜１８を、トレンチ１５の底面および側面ではシリコン・ゲルマニウム混晶層１０およびシリコン薄膜層１１の表面にエピタキシャル成長し、マスク窒化膜１２Ｂの表面には多結晶またはアモルファスとなるように形成する。このシリコン薄膜１８は、ＭＢＥ法、ＣＶＤ法など、シリコン薄膜をシリコン・ゲルマニウムおよびシリコン上にエピタキシャル成長させることができる任意の方法で成長可能である。また、シリコン薄膜１８を成長させる前に、トレンチ１５を形成する際に発生するドライエッチングによるダメージを除去するために、ウェットエッチングや熱処理等によるダメージ層除去と表面平坦化の処理を行なうことが望ましい。
【００１４】
次いで、図２（ａ）に示すように、酸化性雰囲気中で加熱することによってシリコン薄膜１８の表面にシリコン熱酸化膜１９を形成する。この時、熱酸化は、シリコン薄膜１８がその厚さ方向に部分的に熱酸化される条件で行なわれる。したがって、シリコン・ゲルマニウム混晶層１０およびシリコン薄膜層１１はまったく酸化されない。これによって、シリコン・ゲルマニウム混晶層１０からゲルマニウムの析出が発生したり、シリコンとシリコン・ゲルマニウム混晶との酸化速度の違いによるトレンチの形状異常が発生したりすることが防止される。ここで、熱酸化方法としては、できるだけ界面準位の生成が少ない熱酸化方法、例えばウェット酸化法を用いることが望ましい。また、不純物の拡散や応力集中を防ぐために、酸窒化性雰囲気中で加熱することによってシリコン薄膜１８の表面に、シリコン熱酸化膜に代えて、シリコン熱酸窒化膜を形成してもよい。ドライ酸化法にはＯ２ガス、Ｏ３ガス、またはそれらの混合ガスを用いることができ、ウェット酸化法には、Ｈ２Ｏガス、またはＨ２ＯガスとＯ２ガスとの混合ガスを用いることができる。熱酸窒化法には、ＮＯガス、Ｎ２Ｏガス、それらとＯ２ガスとの混合ガス、それらとＮ２ガスとの混合ガスなどを用いることができる。
【００１５】
次に、図２（ｂ）に示すように、ＣＶＤ法を用いてシリコン酸化膜よりなる素子分離用絶縁体膜１７を堆積し、トレンチを素子分離用絶縁体膜１７によって埋め込む。その後、図２（ｃ）に示すように、ＣＭＰ法を用いてトレンチより上部にある余分な素子分離用絶縁体膜１７、シリコン熱酸化膜１９、シリコン薄膜１８を除去し、マスク窒化膜１２Ｂが露出した時点でＣＭＰを停止し、次いで、ウェットエッチング法を用いてマスク窒化膜１２Ｂおよびパッド酸化膜１２Ａを除去して、本実施の形態に係る半導体装置に素子分離構造を作製する製造工程を完了する。
【００１６】
この後、通常のＭＯＳトランジスタの製造方法によって、歪みシリコン層をチャネルとするＭＯＳトランジスタを形成することが可能である。本実施の形態では、上述のように、トレンチを埋め込むシリコン酸化膜と基板との界面にゲルマニウムが析出せず、トレンチの形状異常も発生しないので、リーク電流等によるトランジスタ特性劣化が生じない素子分離構造となっている。しかも、本実施の形態では、バンドギャップの小さなシリコン・ゲルマニウム混晶層内のキャリアの拡散がバンドギャップの大きなシリコン層によって防がれるため、より高い素子分離性能が得られる。
【００１７】
なお、上述の説明では、シリコン基板１３上に１層のシリコン・ゲルマニウム混晶層と１層のシリコン薄膜層とが積層されている基板を用いて本発明の半導体装置に素子分離構造を製造する場合を示したが、本実施の形態の製造方法は、基板に少なくとも１層のシリコン・ゲルマニウム混晶層が備えられている半導体装置に適用可能である。例えば、シリコン基板上にシリコン・ゲルマニウム混晶層を積層した基板を用いて、シリコン・ゲルマニウム混晶層をチャネルとするＭＯＳトランジスタを製造する場合や、シリコン・ゲルマニウム混晶層とシリコン層とが交互に積層された超格子構造を用いた半導体装置製造する場合等にも適用され得る。また、シリコン・ゲルマニウム混晶層を備えた基板としては、ＳＧＯＩ（シリコン・ゲルマニウムオンインシュレータ）基板や、ＳＯＩ基板の上にシリコン・ゲルマニウム混晶層をエピタキシャル成長させた基板も用いられ得る。さらには、シリコン・ゲルマニウム混晶層の代わりに、ゲルマニウム層、あるいは炭素をドープしたシリコン・ゲルマニウム混晶層を用いることも可能である。また、トレンチを埋め込む素子分離用絶縁体膜としては、シリコン酸化膜に限らず、シリコン酸窒化膜、シリコン窒化膜等の絶縁性を有する物質、または、それらの組み合わせを用いることも可能である。
【００１８】
〔第２の実施の形態〕
図３は、本発明の第２の実施の形態に係る半導体装置における素子分離構造の断面図である。図３において、図２（ｃ）に示した第１の実施の形態の部分と同等の部分には下１桁が等しい参照符号を付し重複する説明を適宜省略する。本実施例が図２（ｃ）に示した第１の実施の形態と異なる点は、トレンチに埋め込まれた素子分離用絶縁体膜２７とシリコン熱酸化膜２９との間にシリコン窒化膜２４が形成されているという点である。
【００１９】
本実施の形態の半導体装置における素子分離構造は、以下のように作製される。まず、図１（ａ）〜図２（ａ）に示す第１の実施の形態と同様に、シリコン・ゲルマニウム混晶層２０とシリコン薄膜層２１との積層膜にトレンチを形成し、そのトレンチの側面および底面においてシリコン・ゲルマニウム混晶層２０およびシリコン薄膜層２１の表面にエピタキシャル成長するようにシリコン薄膜２８を成長させ、次いで、シリコン薄膜２８がその厚さ方向に部分的に酸化される条件で熱酸化を行い、シリコン薄膜２８の表面にシリコン熱酸化膜２９を形成する。次に、表面にシリコン窒化膜２５をＣＶＤ法等によって形成した後、トレンチを完全に埋め込むようにシリコン酸化膜よりなる素子分離用絶縁体膜２７を成膜する。その後、第１の実施の形態と同様にしてシリコン層２１の上面より上にある余分な膜を除去して本実施の形態の製造工程を完了し、図３に示す素子分離構造を得る。
【００２０】
本実施の形態の素子分離構造の製造方法は、トレンチを埋め込む素子分離用絶縁体膜２７と基板との界面にゲルマニウムを析出させず、トレンチの形状異常も発生させないので、第１の実施の形態と同様の効果を有する。さらに、本実施の形態の素子分離構造では、トレンチを埋め込む素子分離用絶縁体膜２７とシリコン熱酸化膜２９との間に緩衝層としてのシリコン窒化膜２４が存在しているので、素子分離用絶縁体膜２７による基板への応力が低減し、欠陥がより発生しにくくなるという相乗的な効果が生じる。
なお、トレンチを埋め込む素子分離用絶縁体膜２７としては、第１の実施の形態と同様に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、または、それらの組み合わせを用いることが可能である。
【００２１】
〔第３の実施の形態〕
図４、図５は、本発明の第３の実施の形態に係る半導体装置における素子分離構造の製造方法を説明するための工程順の断面図である。本実施の形態においては、素子分離構造を作製する基板として、Ｓｉ基板３３上に埋込み酸化膜３６を介してＳＧＯＩ層３０が形成され、ＳＧＯＩ層３０の上にシリコン薄膜層３１を有するＳＧＯＩ基板を用いている。
【００２２】
まず、図４（ａ）に示すように、第１の実施の形態と同様に、シリコン薄膜層３１の上にパッド酸化膜３２Ａ、マスク窒化膜３２Ｂを積層した後、トレンチを設ける領域に開口を形成する。次に、図４（ｂ）に示すように、マスク窒化膜３２Ｂをマスクとしてドライエッチング法によってシリコン薄膜層３１およびＳＧＯＩ層３０にトレンチ３５を形成するが、このとき、トレンチ３５の底面が埋込み酸化膜３６に達するまでエッチングを行なう。次いで、図４（ｃ）に示すように、全面にシリコン薄膜３８を成膜させるが、この時、トレンチ側面のＳＧＯＩ層３０およびシリコン薄膜３１の表面ではエピタキシャル成長し、トレンチ底面の埋込み酸化膜３６の上ではアモルファスとなるようにシリコン膜層薄膜３８の成膜条件を選ぶ。
【００２３】
次に、図５（ａ）に示すように、シリコン薄膜３８を熱酸化するが、この時、トレンチ底面のアモルファス状態のシリコン薄膜３８は、トレンチ側面のエピタキシャル成長したシリコン薄膜３８よりも高い熱酸化速度を有する。したがって、底面のシリコン薄膜３８はすべてシリコン酸化膜になり、側面のシリコン薄膜３８はその膜厚方向に部分的にシリコン酸化膜になるように、シリコン薄膜３８の厚さに応じて熱酸化時間を最適化することが可能である。次いで、図５（ｂ）に示すように、第１の実施の形態と同様の方法で、トレンチを素子分離用絶縁体膜３７で埋め込んだ後、ＣＭＰ法とウェットエッチング法を用いてシリコン薄膜層３１の上面より上部にある余分の膜を除去して、本実施の形態の半導体装置における素子分離構造の製造工程を完了する。
【００２４】
本実施の形態の素子分離構造が第１の実施の形態の素子分離構造と同様の効果を有することは明らかである。さらに、本実施の形態では、素子分離構造を形成するための基板としてＳＧＯＩ基板を用い、トレンチの底面がＳＧＯＩ基板の埋込み酸化膜まで達する構造としているため、トランジスタが形成される個々の活性層領域が、その側面および底面で絶縁体膜によって完全に電気的に分離される素子分離構造となっている。また、シリコン薄膜３８の熱酸化処理時に、ドライエッチングの際にダメージを受けたＳＧＯＩ基板の埋込み酸化膜から欠陥が除かれる効果もある。このため、より高性能のＳＧＯＩデバイスを提供することが可能となる。
【００２５】
なお、本実施の形態において用い得る、素子分離構造を形成するための基板として、上述の説明においては、Ｓｉ基板上に埋込み酸化膜を介してＳＧＯＩ層が形成され、ＳＧＯＩ層の上にシリコン薄膜層が存在する構造が用いられたが、埋込み酸化膜の上に、少なくとも１層のゲルマニウムをその１成分とする半導体層を有する構造であれば、いずれの構造も適用可能である。また、第１の実施の形態と同様に、ＳＯＩ基板の上にシリコン・ゲルマニウム混晶層をエピタキシャル成長させた基板も用いられ得る。
【００２６】
〔第４の実施の形態〕
図６、図７は、本発明の第４の実施の形態に係る半導体装置における素子分離構造の製造方法を説明するための工程順の断面図である。本実施の形態においては、素子分離構造を作製する基板として、シリコン基板４３上にシリコン・ゲルマニウム混晶層４０をエピタキシャル成長させたものを用いており、シリコン・ゲルマニウム混晶層４０が最上層となっている。
【００２７】
まず、図６（ａ）に示すように、第１の実施の形態と同様の工程によって、シリコン・ゲルマニウム混晶層４０の上にパッド酸化膜４２Ａ、マスク窒化膜４２Ｂを積層した後、シリコン基板４３の内部に達するトレンチ４５を形成する。ここで、パッド酸化膜４２Ａは、素子分離構造を作製する基板の一番上の層がシリコン・ゲルマニウム混晶層であるので、ＣＶＤ法で形成されるのが望ましい。次いで、図６（ｂ）に示すように、エッチングによってマスク窒化膜４２Ｂおよびパッド酸化膜４２Ａを除去する。次に、図６（ｃ）に示すように、トレンチ４５の側面および底面においてシリコン基板４３およびシリコン・ゲルマニウム混晶層４０の表面にシリコン薄膜４８をエピタキシャル成長させると、トレンチ以外の部分の基板表面にもシリコン・ゲルマニウム混晶層４０が露出しているので、この部分にもシリコン薄膜がエピタキシャル成長する。即ち、全面に渡って、シリコン薄膜４８がエピタキシャル成長する。
【００２８】
次いで、図７（ａ）に示すように、シリコン薄膜４８をその膜厚方向に部分的に酸化するように熱酸化してシリコン熱酸化膜４９を形成した後、シリコン窒化膜４４を積層する。その後、図７（ｂ）に示すように、トレンチをシリコン酸化膜よりなる素子分離用絶縁体膜４７で埋め込んだ後、ＣＭＰ法を用いてトレンチより上部にある余分な素子分離用絶縁体膜４７を除去し、シリコン窒化膜４４が露出した時点でＣＭＰを停止し、次いで、ウェットエッチング法を用いてトレンチ以外にあるシリコン窒化膜４４を除去して、本実施の形態に係る半導体装置における素子分離構造を作製する製造工程を完了する。
【００２９】
本実施の形態の素子分離構造は、シリコン熱酸化膜４９と素子分離用絶縁体膜４７との間に緩衝層となるシリコン窒化膜４４が存在するので、第２の実施の形態の素子分離構造と同様の効果を有する。また、シリコン窒化膜４４には、ＣＭＰ法を用いて化学機械研磨する際のストッパ層としての働きもある。
【００３０】
さらに、本実施の形態では、シリコン薄膜４８は、シリコン・ゲルマニウム混晶層４０の上にエピタキシャル成長しており、シリコン・ゲルマニウム混晶層４０が歪緩和していれば、その上のシリコン薄膜層は歪みシリコン層となる。素子分離構造作製後、この歪みシリコン層をチャネルとして、通常のＭＯＳトランジスタの製造方法に従ってＭＯＳトランジスタを形成すれば、歪みチャネルＭＯＳトランジスタが形成できる。また、トレンチ形成後に歪チャネルとなるシリコン薄膜層がエピタキシャル成長されるので、歪チャネルとなるシリコン薄膜層に、ドライエッチングによるダメージが発生したり、トレンチ形成に伴う応力の開放に起因する欠陥が発生したりするということがない。さらには、歪チャネルとなるシリコン薄膜層と素子分離のためのシリコン薄膜とが同時に形成されることになり、高価なエピタキシャル成長の工程数を削減することができるという効果もある。
【００３１】
また、本実施の形態においても、他の実施の形態と同様に、素子分離構造形成のための基板として、シリコン・ゲルマニウム混晶層の代わりにゲルマニウム層、あるいは炭素をドープしたシリコン・ゲルマニウム混晶層を持つ基板やＳＧＯＩ基板、シリコン・ゲルマニウム混晶層やゲルマニウム層をその表面にエピタキシャル成長されたＳＯＩ基板等も使用可能である。また、トレンチを埋め込む素子分離用絶縁体膜として、シリコン酸化膜に限らず、シリコン酸窒化膜、シリコン窒化膜等の、絶縁性を有する物質を用いることもできる。
【００３２】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法は、ゲルマニウムを成分として含む半導体層を有する基板に素子分離構造を製造する工程において、トレンチ形成後にその側面および底面にシリコン薄膜をエピタキシャル成長させ、それを膜厚方向に部分的に熱酸化してシリコン熱酸化膜を形成するものであるから、ゲルマニウムを成分として含む半導体層ならびに基板を構成するその他の層が酸化されることがない。これによって、シリコン熱酸化膜およびシリコン薄膜とゲルマニウムを成分として含む半導体層との界面で、ゲルマニウムの析出が発生したり、形状異常が発生したりすることを防止することが可能である。
【００３３】
また、本発明の半導体装置は、素子分離用絶縁体膜とゲルマニウムを含む半導体層との間にそれよりもバンドギャップの大きいシリコン層が存在するものであるから、さらに高い素子分離性能を発揮することが可能である。
【００３４】
また、本発明の半導体装置は、ＳＧＯＩ基板あるいはＳＯＩ基板を基板とするものであるから、トランジスタが形成される個々の活性層領域を、その側面および底面において絶縁体膜によって完全に電気的に分離することが可能である。
また、本発明の半導体装置の製造方法は、トレンチ形成後に熱酸化処理を行なうものであるから、トレンチ作製時のドライエッチングによってダメージを受けたＳＧＯＩ基板あるいはＳＯＩ基板の埋込み酸化膜から欠陥を除去し、これによって、より高性能のＳＯＩデバイスを提供することが可能である。
【００３５】
また、本発明の半導体装置の製造方法は、ゲルマニウムを含む半導体層が最表面にある基板にトレンチを形成した後、全面にシリコン薄膜をエピタキシャル成長させて、素子分離層のためのシリコン薄膜を成長させるとともに、表面にもシリコン薄膜層を成長させるようにするものであるから、高価なエピタキシャル成長の工程数を削減することを可能にするとともに、表面にエピタキシャル成長されたシリコン薄膜層を歪チャネルとする歪みチャネルＭＯＳトランジスタの作製を可能とし、さらに、歪チャネルとなるシリコン層に、ドライエッチングによるダメージが発生したり、トレンチ形成に伴う応力の開放に起因する欠陥が発生したりするということを防止することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の素子分離構造の製造方法を説明するための工程順の断面図の一部。
【図２】本発明の第１の実施の形態に係る半導体装置の素子分離構造の製造方法を説明するための、図１に続く工程の工程順の断面図。
【図３】本発明の第２の実施の形態に係る半導体装置の素子分離構造の断面図。
【図４】本発明の第３の実施の形態に係る半導体装置の素子分離構造の製造方法を説明するための工程順の断面図の一部。
【図５】本発明の第３の実施の形態に係る半導体装置の素子分離構造の製造方法を説明するための、図４に続く工程の工程順の断面図。
【図６】本発明の第４の実施の形態に係る半導体装置の素子分離構造の製造方法を説明するための工程順の断面図の一部。
【図７】本発明の第４の実施の形態に係る半導体装置の素子分離構造の製造方法を説明するための、図６に続く工程の工程順の断面図。
【図８】従来の素子分離構造の製造方法を説明するための工程順の断面図。
【符号の説明】
１０、２０、４０　シリコン・ゲルマニウム混晶層
１１、２１、３１　シリコン薄膜層
１２Ａ、３２Ａ、４２Ａ、５２Ａ　パッド酸化膜
１２Ｂ、３２Ｂ、４２Ｂ、５２Ｂ　マスク窒化膜
１３、２３、３３、４３、５３　シリコン基板
２４、４４　シリコン窒化膜
１５、３５、４５、５５　トレンチ
１７、２７、３７、４７、５７　素子分離用絶縁体膜
１８、２８、３８、４８　シリコン薄膜
１９、２９、３９、４９、５９　シリコン熱酸化膜
３０　ＳＧＯＩ層
３６　埋込み酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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