(57)【要約】【課題】半導体集積回路装置の内部レジスタ値または内部信号、外部信号を制御することにより入力信号の遅延時間を調整すること。【解決手段】入力信号の遅延時間の微調整を行うための第１のゲート群１０と、第１のゲート群のうち特定のゲートの出力側に第１のスイッチ手段４０〜４３、５０〜５３を介して接続される負荷容量６０〜６３、７０〜７３と、前記入力信号の遅延時間の粗調整を行うための第２のゲート群２０と、前記第１のゲート群１０のうち特定のゲートの出力側に接続される負荷容量及び第２のゲート群２０のゲート段数を調整することにより前記入力信号の遅延時間を調整する制御手段３０とを有する。【選択図】　　　図１
2004032759.tif 000002
【特許請求の範囲】
【請求項１】
各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、
該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、
前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、
前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、
前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、
前記制御手段は、半導体集積回路装置内に設けられ、内部信号により出力値を設定することができるレジスタを含んで構成され、
前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整することを特徴とする遅延調整回路。
【請求項２】
各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、
該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、
前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、
前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、
前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、
前記制御手段は、半導体集積回路装置内に設けられ、初期化により外部から出力値を設定することができるレジスタを含んで構成され、
前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整することを特徴とする遅延調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル処理に用いるクロック信号を生成するのに使用される波形調整可能な遅延調整回路に関する。
【０００２】
【従来の技術】
従来のクロック生成回路では、基準クロックの動作周波数を０．５×Ｎ（Ｎ＝３、４、５、…）倍したクロックを生成するために、ＰＬＬ回路を用いることが多い。図１４に示すように、一般的に使用されているＰＬＬ回路８００は、位相比較回路８０２と、ローパスフィルタ（ＬＰＦ）８０４と、電圧制御発振器（ＶＣＯ）８０６と、１／Ｎ分周器８０８から構成されている。８１０は、ＰＬＬ回路８００により生成されたクロックを各部に供給するクロック分配回路である。
【０００３】
このＰＬＬ回路８００では、ＰＬＬ回路８００に入力される基準クロック８０１のＮ倍動作周波数であるクロック８０７が生成される。ＰＬＬ回路８００
により生成されたクロック８０７から、クロック分配回路８１０によって、出力クロック８０９が半導体集積回路装置（ＬＳＩ）内の各ブロックに供給される。出力クロック８０９を１／Ｎ分周器８０８によりＮ分の１に分周した比較信号８１０がフィードバックされて、位相比較回路８０２で基準クロック８０１との位相差が検出される。
【０００４】
位相比較回路８０２の出力である位相差検出パルス８０３は、位相差に応じたパルス幅を有し、ローパスフィルタ８０４によって積分され、そのパルス幅に応じた値のＶＣＯ制御電圧８０５が電圧制御発振回路（ＶＣＯ）８０６に入力される。そして、基準クロック８０１と比較信号８１０との位相差に応じて電圧制御発振回路８０６の発振周波数が変更され、最終的にクロッ分配回路８１０の出力８０９が基準クロック８０１と同期するよう制御される。
【０００５】
【発明が解決しようとする課題】
このようにＰＬＬ回路は半導体集積回路の製造時に発生するトランジスタの能力や配線厚さ、配線幅等の半導体集積回路内のばらつきを補償するために用いられる。ところがＰＬＬ回路は周辺回路の動作率変動に伴い電源電圧が上下すると、時間的に出力波形の幅が増減する現象がみられる。これをジッタと呼ぶ。ＰＬＬ回路が基準クロック８０１に同期しようと動作する限り、ＰＬＬ回路を使用する以上、決してジッタが無くなることはない。
【０００６】
また基準クロック８０１の波形がデューティ比の変動により期待している波形と異なる場合には、位相比較回路が期待通りに動作しない場合がある。ジッタが大きかったり、デューティ比が設計時の見積もりと異なる場合には製造したＬＳＩが動作しない可能性があり、再製造又は再設計を行わなければならないという問題があった。
【０００７】
本発明はこのような事情に鑑みてなされたものであり、半導体集積回路装置の内部レジスタ値または内部信号、外部信号を制御することにより入力信号の遅延時間を調整することができる遅延調整回路を提供することを第１の目的とする。また、本発明は、半導体集積回路装置の内部レジスタ値または内部信号、外部信号を制御することにより遅延時間を調節することができる遅延調整回路を用いて、半導体集積回路装置の製造ばらつきに起因するクロックスキュー及びデューティ比を補償することができ、かつジッタが小さいクロック生成回路を提供することを第２の目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、前記制御手段は、半導体集積回路装置内に設けられ、内部信号により出力値を設定することができるレジスタを含んで構成され、前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整することを特徴とする。
【０００９】
また、請求項２に記載の発明は、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、該第１のゲート群のうち特定のゲートの出力側に第１のトランスファースイッチを介して接続される第１の負荷容量と、前記特定のゲートの次段のゲート出力側に第２のトランスファースイッチを介して接続される第２の負荷容量と、前記第１のゲート群の出力側にスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群と、前記第１、第２の負荷容量及び前記第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように前記第１、第２のトランスファーゲート、及び前記スイッチ手段を制御する制御手段とを有し、前記制御手段は、半導体集積回路装置内に設けられ、初期化により外部から出力値を設定することができるレジスタを含んで構成され、前記レジスタに設定されたレジスタ値に基づいて前記第１、第２のトランスファーゲート及び前記スイッチ手段を切換制御することにより、ゲート出力負荷及び前記第２のゲート群のゲート段数を調整することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。本発明の実施の形態に係る遅延調整回路の構成を図１に示す。同図において、本実施の形態に係る遅延調整回路は、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群１０を構成するインバータ１１〜１４と、該第１のゲート群のうちインバータ１２、１３の出力側に第１のスイッチ手段としてのトランスファゲート４０〜４３、５０〜５３を介して接続される負荷容量６０〜６３、７０〜７３と、前記第１のゲート群１０の出力側に第２のスイッチ手段としてのトランスファゲート８０〜８３を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群２０を構成するインバータチェーン２１〜２３と、第１のゲート群１０のうちインバータ１２、１３の出力側に接続される負荷容６０〜６３、７０〜７３量及び第２のゲート群２０のゲート段数を調整ることにより前記入力信号の遅延時間を調整するように第１、第２のスイッチ手段としてのトランスファゲート４０〜４３、５０〜５３、８０〜８３を制御する制御手段としてのレジスタ群３０とを有している。
【００１１】
第１のゲート群１０を構成するインバータ１１の入力側は入力端子１００に接続され、インバータ１１の出力側に、インバータ１２、１３、１４の順に接続され、インバータ１４の出力側には更にインバータチェーン２１〜２３が順に接続されている。インバータチェーン２１〜２３は、偶数段のインバータにより構成されたゲート遅延回路である。
【００１２】
第１のゲート群１０におけるインバータ１２の出力側はトランスファーゲート４０〜４３の入力側に接続されており、インバータ１３の出力側はトランスファーゲート５０〜５３の入力側に接続されている。トランスファーゲート４０〜４３の出力側にはそれぞれ容量６０〜６３が接続され、トランスファーゲート５０〜５３の出力側にはそれぞれ容量７０〜７３が接続されている。インバータ１４及びインバータチェーン２１〜２３の出力側は、それぞれトランスファーゲート８０〜８３の入力側に接続されている。
【００１３】
また、トランスファーゲート８０〜８３の出力側は共通接続され、トランスファーゲート８０〜８３のうち１つのトランスファーゲートだけが選択的にオンになるように制御される４入力セレクタを構成している。この４入力セレクタを構成するトランスファーゲート８０〜８３の出力側は、バッファ９０を介して遅延調整回路の出力端子１０１に接続されている。
【００１４】
レジスタ２００〜２０３から出力される信号はそれぞれトランスファーゲート４０〜４３に制御入力信号として供給され、レジスタ２１０〜２１３から出力される信号はそれぞれトランスファーゲート５０〜５３に制御入力信号として供給される。トランスファーゲート４０〜４３に供給する制御入力信号をレジスタ２００〜２０３に設定されるレジスタ値で調節することによって、インバータ１２の出力負荷としての容量値を容量６０〜６３の組み合せによる合成容量として設定することができる。また、トランスファーゲート５０〜５３に供給する制御入力信号をレジスタ２１０〜２１３に設定されるレジスタ値で調節することによって、インバータ１３の出力負荷として容量値を容量７０〜７３の組み合せによる合成容量として設定することができる。
【００１５】
容量６１〜６３の容量値を容量６０の容量値に対して２倍、４倍、８倍とすると、インバータ１２の出力負荷として容量６０の容量値の０倍から１５倍まで１倍単位で合成容量の容量値を調整することができる。同様に、容量７１〜７３の容量値を容量７０の容量値に対して２倍、４倍、８倍とすると、インバータ１３の出力負荷として容量７０の容量値の０倍から１５倍まで１倍単位で合成容量の容量値を調整することができる。
【００１６】
インバータ１２及び１３は、ＰＭＯＳトランジスタのゲート幅を大きくして、ＮＭＯＳトランジスタのオン抵抗よりも小さくなるような設計を行う。このように設計すると、ＮＭＯＳトランジスタの駆動力を必要とする立ち下がりの方が、ＰＭＯＳトランジスタの駆動力を必要とする立ち上がりよりも出力負荷の影響を受けやすい。したがって、出力端子１０１より出力される信号の立ち下がりはインバータ１２の出力負荷を調整することによって変動させることができ、また出力端子１０１より出力される信号の立ち上がりはインバータ１３の出力負荷を調整することによって変動させることができる。それ故、出力端子１０１より出力される信号の立ち上がり波形及び立ち下がり波形は、インバータ１２及び１３の適切な出力負荷調整によって各々調整可能となる。
【００１７】
レジスタ２２０及び２２１から出力される信号は図示してないデコーダにより変換され、トランスファーゲート８０〜８３に制御入力信号として供給される。トランスファーゲート８０〜８３に供給される制御入力信号でオンになるのはトランスファーゲート８０〜８３のうち１つだけであり、レジスタ２２０及び２２１の設定データにより遅延調整回路の入力端子１００から出力端子１０１までのゲート段数を調整することができる。レジスタ２００〜２０３、２１０〜２１３、２２０、２２１の各レジスタは、半導体集積回路装置（ＬＳＩ）内に設けられ、内部信号により、または初期化により外部よりレジスタ値が設定されるようになっている。
【００１８】
上記構成からなる遅延調整回路では、インバータ１２、１３の出力負荷調整、すなわちゲート出力負荷調整により入力信号の遅延時間の微調整を行い、インバータチェーン２１〜２３の切換による入出力ゲート段数調整により入力信号の遅延時間の粗調整を行うことによって、入力端子１００から入力された信号が出力端子１０１から出力されるまでの信号の立ち上がり及び立ち下がりの遅延時間を各々調整することができる。
【００１９】
尚、本実施の形態では、制御手段としてレジスタを用い、その設定値により遅延時間を制御するようしたが、これに限らず、内部メモリの値、内部の論理信号、または外部の信号により遅延時間の制御を行うようにしてもよい。
【００２０】
図２に示すように、図１に示した遅延調整回路３００の入力端子１００に入力信号として基準クロックＣＬＫ０を入力すると、基準クロックＣＬＫ０と動作周波数が等しい、立ち上がり及び立ち下がりの波形調整可能なクロックＣＬＫｉを生成することができる。図３に基準クロックＣＬＫ０と波形調整可能なクロックＣＬＫｉの波形図を示す。
【００２１】
次に、本発明の第１の実施の形態に係るクロック生成回路の構成を図４に示す。本実施の形態に係るクロック生成回路は、基準クロックＣＬＫ０を入力信号とする図１に示した構成の遅延調整回路３００と、基準クロックＣＬＫ０と遅延調整回路３００の出力信号との排他的論理和演算を行う排他的論理和回路３０１とを有する。
【００２２】
上記構成において、入力端子１１０より入力される基準クロックＣＬＫに対して遅延調整回路３００により１／４周期遅れたクロックＣＬＬｊを生成して、排他的論理和回路３０１により基準クロックＣＬＫ０とクロックＣＬＬｊとの排他的論理和をとると、動作周波数が基準クロックＣＬＫ０に対して２倍のクロックＣＬＫｎを生成することができる。クロックＣＬＬｊはレジスタ値の制御により波形を調節することができるので、ＣＬＫｎの立ち下がりエッジは調整可能である。基準クロックと、クロックＣＬＬｊ及びクロックＣＬＫｎの出力タイミングを図５に示す。本発明の第１の実施の形態に係るクロック生成回路によれば、半導体集積回路装置の製造ばらつきに起因するクロックスキュー及びデューティ比を補償することができ、かつジッタを小さくすることができる。
【００２３】
次に、半導体集積回路を波形の立ち下がりが調整可能なクロックタイミング信号として使用することを前提として設計した場合につい説明する。図６（Ａ）は図４に示したクロック生成回路により出力されるクロックＣＬＫｎの波形を示しており、図６（Ｂ）は、上述した半導体集積回路装置の構成を示している。この半導体集積回路装置は、図４に示したクロック生成回路と、論理ゲート３７０、３７１、３７２と、論理ゲート３７０、３７１、３７２間に設けられ、クロック生成回路における調整可能な特定エッジ（この例では立ち下がりエッジ）のタイミングで動作する立ち下がりエッジフリップフロップ３６０、３６１とを有する。
【００２４】
上記構成において、立ち下がりエッジフリップフロップ３６０及び３６１には、それぞれクロックエッジ３５０及び３５１が入力される。３７０、３７１及び３７２は、それぞれフリップフロップ間の論理ゲートを表している。このクロックＣＬＫｎの調整可能な立ち下がりエッジのみを用いたＬＳＩ設計を行うと、クロックスキュー及びジッタの影響を最小限に抑制することが可能となる。
【００２５】
次に、本発明の第２の実施の形態に係るクロック生成回路の構成を図７に示す。本実施の形態に係るクロック生成回路は、基準クロックが入力される図１に示す遅延調整回路と、基準クロックと前記遅延調整回路における出力信号との論理演算行い前記基準クロックに対してＮ倍動作周波数のクロックを出力する論理回路としての排他的論理和回路１２０と、前記遅延調整回路の出力を非動作モード時にのみ一定値に固定する設定手段としてのＰＭＯＳトランジスタ１１０とを有し、排他的論理和回路１２０の論理演算結果に基づいて非動作モードとして基準クロックの１倍又は動作モードとして基準クロックのＮ倍（本実施の形態では２倍）の動作周波数のクロックを出力するものである。
【００２６】
遅延調整回路は上述したように図１に示す構成と基本的には同一である。図７に示すように、図１示す遅延調整回路のノード９１にソースが電源に接続されたプリチャージ用のＰＭＯＳトランジスタ１１０が追加され、またレジスタ群３０’におけるレジスタ２２２が追加されている。本実施の形態に係るクロック生成回路では、トランスファーゲート８０〜８３の制御入力が全てオフの状態を許可して、その場合にはプリチャージ用ＰＭＯＳトランジスタ１１０のゲートに入力される入力信号である非動作信号によりＰＭＯＳトランジスタ１１０がオンとなるように制御される。
【００２７】
レジスタ２２０〜２２２の信号は図示してないデコーダによりデコードされて、トランスファーゲート８０〜８３及びプリチャージ用ＰＭＯＳトランジスタ１１０に制御入力信号としてに供給され、トランスファーゲート８０〜８３及びプリチャージ用ＰＭＯＳトランジスタ１１０のうちの１つだけがオンとなるように制御される。プリチャージ用ＰＭＯＳトランジスタ１１０がオンの場合には、遅延調整回路の出力、すなわちバッファ９０の出力は一定値１となり非動作モードとなる。従って、この非動作モードを持つ遅延調整回路の出力と力端子１００から入力される基準クロックとの排他的論理和演算を行う排他的論理和回路１２０を用いてクロック生成回路を構成することにより、遅延調整回路から出力されるクロックを基準クロックの波形に関係なく固定値１とすることができるので、レジスタ値の設定により出力端子１２２か出力されるクロックの動作周波数を非動作モードとして基準クロックの１倍、動作モードとして基準クロックの２倍のクロックを生成することができる。
【００２８】
図８に本発明の第３の実施の形態としてのクロック生成回路を、図９に基準クロックと各部の出力クロックの出力タイミンを示す。図４のクロック生成回路では、遅延調整回路３００により１／４周期遅れたクロックを生成しているが、図８に示すクロック生成回路では、遅延調整回路３０２により１／６周期遅れたクロックＣＬＫｘ、遅延調整回路３０３により１／３周期遅れたクロックＣＬＫｙを生成している。
【００２９】
排他的論理和回路３０４により基準クロックＣＬＫ０、１／６周期遅れたクロックＣＬＫｘ及び１／３周期遅れたクロックＣＬＫｙに対して排他的論理和をとると、基準クロックＣＬＫ０に対して動作周波数が３倍の波形制御可能なクロックＣＬＫｚを生成することができる。同様に、本実施の形態によれば、基準クロックを入力とする、遅延時間の異なる複数の遅延調整回路の出力の論理演算を行うことにより、基準クロックＣＬＫ０に対してＮ倍動作周波数の波形制御可能なクロックを生成することができる。
【００３０】
次に、本発明の第４の実施の形態に係るクロック生成回路の構成を図１０に示す。本実施の形態に係るクロック生成回路４００は、図１または図７に記載の遅延調整回路４１０と、遅延調整回路４１０の出力クロックの論理演算を行う論理回路４２０と、クロック生成回路４００のクロック出力のデューティ比及びクロックスキューを検出する検出回路４３０と、検出回路４３０の検出出力に基づいて予め設定されたデューティ比及びクロックスキューとなるように前記遅延調整回路４１０内のレジスタ４１０のレジスタ値を動的に更新する制御回路４４０とを有している。遅延調整回路４１０は、レジスタ４１０と、可変遅延回路４１４とから構成されている。遅延調整回路４１０は、図１または図７に示す遅延調整回路と同様の構成であり、レジスタ４１０は図１または図７に示すレジスタ群３０、または３０’に相当し、可変遅延回路は図１または図７に示す遅延調整回路からレジスタ群３０、または３０’を除いた構成に相当する。５００は基準クロック発生回路、５１０は分配回路である。
【００３１】
上記構成において、基準クロック発生回路５００から出力される基準クロック５０１が遅延調整回路４１０に入力され、遅延調整回路の出力４１５と基準クロック５０１の論理演算が論理回路４２０により行われ、この論理演算により基準クロック５０１のＮ倍の動作周波数のクロック４２１が生成される。クロック４２１から分配回路５１０により出力クロック５１２が出されＬＳＩ内の各ブロックに分配される。
【００３２】
分配回路５１０の出力クロックの一部５１１から、検出回４３０により出力クロック５１１のデューティ比やクロックスキューが検出され、これらの検出値と期待値としてのクロック波形とのずれが検出される。出力クロック５１１のデューティ比やクロックスキューが期待値と異なる場合には、制御回路４４０は、遅延調整回路４１０により出力クロック４２１の波形を調整するために、検出回路４３０の出力４３１に基づいてレジスタを適切な値に設定する。制御回路４４０の出力４４１により設定されたレジスタ値４１１により可変遅延回路４２０におけるクロックの遅延時間が調整され、出力クロック４２１がデューティ比やクロックスキューが期待値と一致するように補正される。
【００３３】
本実施の形態に係るクロック発生回路によれば、ＰＬＬ回路を用いずにレジスタの設定値に基づいて入力信号の遅延時間を調整する遅延調整回路と、該クロック生成回路のクロック出力のデューティ比及びクロックスキューを検出する検出回路と、前記検出回の検出出力に基づいて予め設定されたデューティ比及びクロックスキューとなるように前記遅延調整回路内のレジスタ値を動的に更新する制御回路とを有するので、クロックのデューティ比及びクロックスキューが期待値になるように自動的に調整することができる。
【００３４】
本発明の他の実施の形態として、その基本
的構成は上記の通りであるが、上述した実施の形態においてクロック生成回路に用いられる遅延調整回路は１つに限らず、２以上であってもよい。上記各実施の形態における遅延調整回路の負荷素子として２倍、４倍、８倍と設定している容量値は、これに限定されない。負荷素子としての実現方法は、インバータなどのゲート入力を用いるなど様々な方法がある。また、出力負荷容量調整用インバータのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおけるゲート幅の比は、ＮＭＯＳトランジスタのオン抵抗の方を小さくする設計も可能である。
【００３５】
また、上記実施の形態における遅延調整回路の微調整及び粗調整用のトランスファーゲート及びレジスタの数は、一例にすぎず、これに限定されない。また、トランスファーゲート以外のスイッチ手段を用いてもよい。さらに、上記実施の形態において遅延調整回路の遅延素子としてはインバータを用いているが、インバータ以外のゲートを利用することも可能であり、ゲート段数も限定されない。また、遅延調整回路の出力の論理演算を行う論理回路として排他的論理和回路を使用した例について説明したが、これに限らず、排他的論理和回路の替わりに、排他的否定論理積回路とすることによってクロック波形を反転することも可能であり、この場合には調整可能なクロックエッジも反転する。
【００３６】
上記実施の形態における非動作モードを持つ遅延調整回路では、固定値出力をプリチャージ用ＰＭＯＳトランジスタにより実現しているが、ＮＭＯＳトランジスタを用いて固定値を出力することも可能である。また、固定値は１に限定されない。
【００３７】
次に、本発明の第５の実施の形態に係るクロック生成回路の構成を図１１に示す。同図において、本実施の形態に係るクロック生成回路は、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３の３つの遅延調整回路６０１、６０２、６０３と、３つの遅延調整回路６０１〜６０３の入力端は共通接続され、第１及び第３遅延調整回路６０１、６０３の出力の一方または両方により前記３つの遅延調整回路６０１〜６０３の入力または第２の遅延調整回路６０２の出力を選択する第１のセレクタ６１０と、前記３つの遅延調整回路の６０１〜６０３入力と第２の遅延調整回路６０２の出力の一方または両方に基づいて前記第１または第３の遅延調整回路６０１、６０３の出力を選択する第２のセレクタ６１１と、前記第１、第２のセレクタ６１０，６１１の出力信号の排他的論理積を求める論理回路６１２とを有している。
【００３８】
図１１において、第１、第２、第３の３つの遅延調整回路６０１、６０２、６０３は入力側が共通接続され、入力信号（本実施の形態では、基準クロック）６５０が入力されるようになっている。第１、第２、第３の３つの遅延調整回路６０１、６０２、６０３の出力信号は、ＬＳＩ内部のレジスタ、内部信号、外部の信号のいずれかにより、第１の遅延調整回路６０１は目標とするサイクル時間ｃの１／４の遅延時間を有するように調整され、第２の遅延調整回路６０２はサイクル時間ｃの２／４の遅延時間を有し、かつ反転されるように調整され、第３の遅延調整回路６０３はサイクル時間ｃの３／４の遅延時間を有し、かつ反転されるように調整される。
【００３９】
第１のセレクタ６１０は第１の遅延調整回路６０１の出力に応じて入力信号６５０と第２の遅延調整回路の６０２の出力を選択する。第２のセレクタ６１１は入力信号６５０に応じて第１の遅延調整回路６０１と第３の遅延調整回路６０３の出力を選択する。排他的否定論理和（ＥＸ−ＮＯＲ）回路６１２は第１、２のセレクタ６１０、６１１の出力の排他的論理積を求め、出力信号６６０を出力する。
【００４０】
ここで第１のセレクタ６１０は第１の遅延調整回路６０１の出力によって制御されているが、第３の遅延調整回路６０３の出力、または第１、第３の遅延調整回路６０１、６０３の出力の両方によって制御しても同様の効果が得られる。同様に第２のセレクタ６１１は入力信号６５０及び第２の遅延調整回路６０２の一方、または両方によって制御されても同様の効果が得られる。図１２は図１１に示した各部の動作波形を示している。
【００４１】
動作周波数ｆ（サイクル時間ｃ＝１／ｆ）の入力信号６５０が第１、２，３の３つの遅延調整回路６０１、６０２、６０３に入力される（図１２（Ａ））。この入力信号６５０は、図示してない遅延調整回路により供給され、信号の立ち上がりが波形調整可能な信号である。入力信号６５０が第１、２，３の遅延調整回路６０１、６０２、６０３に入力される結果、周波数ｆを持った第１、２、３の内部信号が第１、２，３の遅延調整回路６０１、６０２、６０３より出力される
（図１２（Ｂ），（Ｄ），（Ｆ））。図１２（Ｃ）は、入力信号６５０の２／４周期だけ遅延させた信号、図１２（Ｅ）は、入力信号６５０の３／４周期だけ遅延させた信号である。
【００４２】
入力信号６５０、第１、２，３の遅延調整回路６０１、６０２、６０３の出力信号（内部信号）を第１、第２のセレクタ６１０、６１１で統合する。すなわち、入力信号６５０と第２の遅延調整回路６０２の出力信号とを第１のセレクタ６１０で統合し、第１の遅延調整回路６０１の出力信号と第３の遅延調整回路６０３の出力信号とを第２のセレクタ６１１で統合する。
【００４３】
ここで第１のセレクタ６１０は、第１の遅延調整回路６０１の出力信号がローレベルの期間に入力信号６５０を選択し、ハイレベルの期間で遅延調整回路６０２の出力信号を選択するように動作する。また、第２のセレクタ６１１は、入力信号６５０がローレベルの期間で遅延調整回路６０３の出力信号を選択し、ハイレベルの期間で遅延調整回路６０１の出力信号を選択するように動作する。この結果、第１のセレクタ６１０より入力信号６５０と第２の遅延調整回路６０２の出力信号とが統合された信号が出力され（図１２（Ｇ））、また第２のセレクタ６１１より第１の遅延調整回路６０１の出力信号と第３の遅延調整回路６０３の出力信号とが統合された信号が出力される（図１２（Ｈ））。
【００４４】
第１のセレクタ６１０の出力信号と第２のセレクタ６１１の出力信号は排他的論理積回路６１２により論理演算が行われ、入力信号６５０の動作周波数ｆの２倍の周波数を有する信号（クロック）を得ることができる（図１２（Ｉ））。
【００４５】
本発明の第５の実施の形態に係るクロック生成回路によれば、基準クロックを入力とし、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３の３つの遅延調整回路の出力を第１、第２の２つのセレクタで統合し、これらのセレクタの出力を論理回路により排他的論理積をとるようにしたので、入力信号である基準クロックのデューティ比に関係なく、自由なデューティ比のクロックを生成することが可能となる。
【００４６】
次に、本発明の第６の実施の形態に係るクロック生成回路の構成を図１３に示す。同図において、本実施の形態に係るクロック生成回路は、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３、第４の４つの遅延回路７００、７０１、７０２、７０３と、遅延調整回路７００、７０１、７０２、７０３の入力端は共通接続され、第２及び第４の遅延調整回路７０１、７０３の出力の一方または両方により第１または第３の遅延調整回路７００、７０２の出力を選択する第１のセレクタ７１０と、第１及び第３の遅延調整回路７００、７０２の出力の一方または両方により第２または第４の遅延調整回路７０１、７０３の出力を選択する第２のセレクタ７１１と、第１及び第２のセレクタ７１０、７１１の出力の排他的論理積を求める論理回路７２０とを有している。
【００４７】
図１３において、第１、第２、第３、第４の４つの遅延調整回路７００、７０１、７０２、７０３は入力側が共通接続され、入力信号（本実施の形態では、基準クロック）７５０が入力されるようになっている。第１、第２、第３、第４の遅延調整回路７００、７０１、７０２、７０３はの出力信号は、ＬＳＩ内部のレジスタ、内部信号、外部の信号のいずれかにより、それぞれ目標とするサイクル時間をｃ、セレクタと排他的論理積回路の遅延時間をτとしたとき、ＬＳＩ内部のレジスタ、内部信号、外部の信号のいずれかにより、第１の遅延調整回路７００は、（１／４ｃ―τ）の遅延時間を有するように、また第２の遅延調整回路７０１は、（２／４ｃ―τ）の遅延時間を有するように、それぞれ調整される。また第３の遅延調整回路７０２は、（３／４ｃ―τ）の遅延時間を有し、かつ反転されるように調整され、第４の遅延調整回路７０３は、（ｃ−τ）の遅延時間を有し、かつ反転するように調整される。
【００４８】
第１のセレクタ７１０は第２の遅延調整回路７０１の出力信号に応じて第１の遅延調整回路７００の出力と第３の遅延調整回路７０２の出力とを選択する。第２のセレクタ７１１は第１の遅延調整回路７００の出力信号に応じて第２の遅延調整回路７０１と第４の遅延調整回路７０３の出力とを選択する。排他的否定論理和（ＥＸ−ＮＯＲ）回路７２０は第１、２のセレクタ７１０、７１１の出力の排他的論理積を求め、出力信号７６０を出力する。
【００４９】
ここで、本実施の形態では第１のセレクタ７１０は第２の遅延調整回路７０１の出力によって制御されているが、第２，４の遅延調整回路７０１、７０３の出力の一方または両方によって制御しても同様の効果が得られる。同様に第２のセレクタ７１１は第１，第３の遅延調整回路７００、７０２の出力の一方、または両方によって制御されても同様の効果が得られる。
【００５０】
以上、本発明の第６の実施の形態に係るクロック生成回路によれば、基準クロックを入力とし、半導体集積回路装置の内部レジスタの値、または内部メモリの値、または内部の論理信号、または外部の信号により遅延時間を調整することが可能な第１、第２、第３、第４の４つの遅延調整回路の出力を第１、第２の２つのセレクタで統合し、これらのセレクタの出力を論理回路により排他的論理積をとるようにしたので、入力信号である基準クロックのデューティ比に関係なく、自由なデューティ比のクロックを生成することが可能となる。
【００５１】
本発明の他の実施の形態として、その基本的構成は上記の通りであるが、例えばサイクル時間の１／２の遅延時間を有するように調整された遅延調整回路を構成する場合、１／４の遅延時間を有するように調整された遅延調整回路を２個用いてもよいし、さらに微少な遅延時間を発生する遅延調整可能な遅延調整回路を用いて構成してもよい。
【００５２】
またここで重要なのは各遅延調整回路が発生する遅延時間の差分であり、差分が入力波形（クロック波形）のサイクル時間の１／ｎになるようにして、入力波形のｎ倍またはｎ／２倍の周波数を持った波形を生成することが重要である。さらにクロック生成回路の出力段に設けられる論理回路としての論理ゲートを排他的論理和とするか排他的論理積とするかによって、遅延調整回路がインバータとして動作するか、バッファとして動作するかが決定される。したがって、遅延回路として正論理、負論理のどちらを用いてもよい。なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００５３】
【発明の効果】
本発明の遅延調整回路によれば、各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、該第１のゲート群のうち特定のゲートの出力側に第１のスイッチ手段を介して接続される負荷容量と、前記第１のゲート群の出力側に第２のスイッチ手段を介して接続され前記入力信号の遅延時間の粗調整を行うための第２のゲート群第１のゲート群のうち特定のゲートの出力側に接続される負荷容量及び第２のゲート群のゲート段数を調整することにより前記入力信号の遅延時間を調整するように第１、第２のスイッチ手段を制御する制御手段とを有するので、半導体集積回路装置の内部レジスタ値または内部信号、外部信号を制御することにより入力信号の遅延時間を調整することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る遅延調整回路の具体的構成を示す回路図。
【図２】図１に示す遅延調整回路の入出力関係を示すブロック図。
【図３】図２における遅延調整回路の入力信号としての基準クロックと出力信号としてのクロックの出力タイミング示すタイミングチャート。
【図４】本発明の第１の実施の形態に係るクロック生成回路の構成を示す回路図。
【図５】図４に示すクロック生成回路の各部の信号を示すタイミングチャート。
【図６】クロック生成回路により生成される調整可能な特定エッジを有するクロックの波形と、このクロックの特定エッジのタイミングで動作するフリップフロップが論理ゲート間に設けられた半導体集積回路装置の回路構成とを示す説明図。
【図７】本発明の第２の実施の形態に係るクロック生回路の構成を示す回路図。
【図８】本発明の第３の実施の形態に係るクロック生成回路の構成を示す回路図。
【図９】図８に示すクロック生成回路の各部の信号を示すタイミングチャート。
【図１０】本発明の第４の実施の形態に係るクロック生成回路の構成を示すブロック図。
【図１１】本発明の第５の実施の形態に係るクロック成回路の構成を示す回路図。
【図１２】図１１に示すクロック生成回路の各部の動作波形を示すタイミングチャート。
【図１３】本発明の第６の実施の形態に係るクロック生成回路の構成を示す回路図。
【図１４】従来のクロック生成回路に使用されているＰＬＬ回路の構成を示すブロック図。
【符号の説明】
１０　　第１のゲート群
１１〜１４　　インバータ
２０　　第２のゲート群
２１〜２３　　インバータチェーン
３０　　レジスタ群（制御手段）
４０〜４３、５０〜５３　　トランスファゲート（第１のスイッチ手段）
８０〜８３　　トランスファゲート（第２のスイッチ手段）
３００、３０２、３０３、４００、４１０　　遅延調整回路
３０１、３０４、４２０　　論理回路
４００　　クロック生成回路
４１２　　レジスタ
４１４　　可変遅延回路
４３０　　検出回路
４４０　　制御回路
５００　　基準クロック発生回路
５１０　　分配回路
６０１、６０２、６０３　　遅延調整回路
６１０、６１１　　セレクタ
６１２　　排他的論理積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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