(57)【要約】【課題】電力損失の少ないスイッチング回路を得る。【解決手段】スイッチング回路は、負荷を介して入力電源に接続されかつ互いに並列に接続される少なくとも第１、第２のスイッチング素子と、前記第１、第２のスイッチング素子をオン、オフ制御する信号を生成する制御信号生成回路を備えている。前記制御信号生成回路は、前記第１のスイッチング素子のオフ後、一定時間前記第２のスイッチング素子をオン状態とする、パルス幅の異なる第１および第２の信号を生成する。【選択図】　　　図４
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【特許請求の範囲】
【請求項１】
負荷を介して入力電源に接続されかつ互いに並列に接続される少なくとも第１、第２のスイッチング素子と、前記第１、第２のスイッチング素子をオン、オフ制御する信号を生成する制御信号生成回路、とを備え、前記制御信号生成回路は、前記第１のスイッチング素子のオフ後一定時間前記第２のスイッチング素子をオン状態とする、パルス幅の異なる第１および第２の信号を生成することを特徴とする、スイッチング回路。
【請求項２】
前記第１のスイッチング素子は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）で構成され、前記第２のスイッチング素子はＦＥＴ（電界効果トランジスタ）で構成されることを特徴とする、請求項１に記載のスイッチング回路。
【請求項３】
前記一定時間は、ＩＧＢＴである前記第１のスイッチング素子の電流テールのほぼ発生時間である、請求項２に記載のスイッチング回路。
【請求項４】
前記制御信号生成回路は、パルス幅変調回路と、該パルス幅変調回路出力を一定時間遅延する遅延回路とによって構成されることを特徴とする、請求項１乃至３の何れか１項に記載のスイッチング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源回路、インバータ回路、さらにモータドライブ回路等で使用されるスイッチング回路に関する。
【０００２】
【従来の技術】
図１に、従来の一般的なスイッチング回路の構成を、フォーワードコンバータ方式ＤＣ／ＤＣコンバータ回路を例にとって説明する。図１において、１は入力ＤＣ電源、２は電圧変換用のトランスであり、一次巻線ｎ１、リセット巻線ｎ２、二次巻線ｎ３を備えている。３は入力電源１をオン、オフ制御するためのスイッチング素子で、一般にはバイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等で構成されている。４はトランス２のリセット巻線に電流を流すためのダイオード、５、６はそれぞれ出力ダイオード、７は出力電圧平滑用インダクタ、８は出力電圧平滑用コンデンサを示す。このインダクタ７とコンデンサ８は、低周波フィルタを構成する。
【０００３】
９は、出力電圧Ｖｏｕｔを検出しかつこれを一定とするために、スイッチング素子３のオン、オフを制御する信号を形成するＰＷＭ（パルス幅変調）コントロール回路である。このＰＷＭコントロール回路９は、例えば、図示するように、鋸波発振器１０およびこの発振器１０の出力を第１の入力Ｉｎ１とし、本ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔを第２の入力Ｉｎ２として、両者の高低を比較するコンパレータ１１で構成されている。
【０００４】
コンパレータ１１において、入力Ｉｎ２よりも入力Ｉｎ１の電圧が高い場合、出力は“Ｈ”となり、スイッチング素子３はオンとなる。スイッチング素子３のオン／オフ動作によって、トランス２の二次側のインダクタ７、コンデンサ８で構成される低周波フィルタに、オン時間を幅とする矩形状の電圧が加えられ、その矩形波電圧の平均値が直流出力電圧となる。なお、ＤＣ／ＤＣコンバータとしての図示の回路の詳細な動作説明は、本発明とは直接関係しないので省略する。
【０００５】
今、図１の回路において、各素子の損失等を無視し、理想的な状態と考えると、出力電圧（Ｖｏｕｔ）は、次の式で表される。
【０００６】
Ｖｏｕｔ＝Ｖｉｎ×Ｄ×Ｎｎ２／Ｎｎ１　　　　　　（１）
ここで、Ｄはスイッチング素子３のオン／オフの時比率であり、Ｄ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）で示される。（ＴｏｎおよびＴｏｆｆはスイッチングの一周期におけるオン、オフ期間を示す。）また、Ｎｎ１はトランス２の一次巻線ｎ１の巻数、Ｎｎ２はトランス２の二次巻線ｎ２の巻数、電圧Ｖｉｎは電源１の電圧Ｖｄｃを示す。
【０００７】
本回路において、インダクタ７に流れる電流の平均値が出力電流となる。素子の損失等を無視し、理想的な状態と考えると、次式が成り立つ。
【０００８】
Ｖｉｎ×Ｉｉｎ＝Ｖｏｕｔ×Ｉｏｕｔ
ここで、Ｉｉｎは入力電流平均値、Ｉｏｕｔは出力電流平均値を示す。この式を（１）式に入力すると、
【０００９】
Ｉｉｎ＝Ｉｏｕｔ×Ｄ×Ｎｎ２／Ｎｎ１　　　　　　（２）
となる。
【００１０】
また、スイッチング素子３のオン時に流れる電流は、入力電流平均値Ｉｉｎに等しく、これをＩｑａｖｅとし、一方、スイッチング素子３の平均値ではないオン電流をＩｑで表す。
【００１１】
【発明が解決しようとする課題】
上記の式は、スイッチング素子３における電力損失を無視した理想的な状態で成り立つものであるが、実際にはスイッチング素子３はそのオン時において“０”ではない電圧降下を有する。例えば、スイッチング素子３をＦＥＴで構成した場合は、そのオン時においてＲｏｎで示される抵抗成分が存在し、ＩＧＢＴで構成した場合はそのオン時においてＶｓａｔで示される飽和電圧が存在する。
【００１２】
図２Ａは、スイッチング素子３をＦＥＴで構成した場合の、図１の回路の点Ｐにおける電圧波形を、図２Ｂは電流波形を、さらに図２Ｃはこのような電圧および電流の結果の、素子３における電力損失Ｐｑを示す。この電力損失Ｐｑは、次式で表せる。
【００１３】
Ｐｑ＝Ｖｓａｔ×Ｉｑ×Ｄ
ここで、Ｖｓａｔは、スイッチング素子３に電流が流れている時の点Ｐとグランド間に発生する電圧、即ちスイッチング素子３の飽和電圧である。素子３がＦＥＴの場合の飽和電圧をＶｓａｔ（ＦＥＴ）とすれば、
Ｖｓａｔ（ＦＥＴ）＝Ｒｏｎ×Ｉｑ
で示される。ここで、例えば、Ｉｑ＝１０Ａ、Ｒｏｎ＝１Ω、Ｄ＝０．５とすれば、電力損失Ｐｑは、
Ｐｑ＝１０×１０×１×０．５＝５０（Ｗ）
となる。
【００１４】
一方、スイッチング素子３がＩＧＢＴの場合は、ＦＥＴとは異なって、飽和電圧Ｖｓａｔは電流に依存せず、製造工程等から素子固有のものとして決定される。図３Ａは、スイッチング素子３をＩＧＢＴで構成した場合の、図１の回路の点Ｐにおける電圧波形を、図３Ｂは電流波形を、さらに図３Ｃはこのような電圧および電流の結果の、素子３における電力損失Ｐｑを示す。今、飽和電圧を、例えば、Ｖｓａｔ（ＩＧＢＴ）＝２Ｖとすると、電力損失Ｐｑは、
Ｐｑ＝１０×２×０．５＝１０（Ｗ）
となり、素子３にＦＥＴを使用した場合に比べ、小さくなる。ところが、ＩＧＢＴの場合は、一般に、電流テールと呼ばれる“ＯＦＦ”後に完全にスイッチがオフせず少量の電流が一定時間にわたって流れてしまう現象が有り、これによって飽和電圧によるものとは別の電力損失が発生する。例えば、図１のＶｉｎ電圧が５００Ｖで、電流テールが１Ａ、１μＳの期間流れるとすると、１回の電流テールの発生による電力損失は、
５００（Ｖ）×１（Ａ）×１（μＳ）＝０．５（ｍＷ）
となり、これをＰＷＭ周波数（Ｔｏｎ＋Ｔｏｆｆの１周期の繰り返しサイクル）１００ｋＨｚで使用した場合の全体の電力損失は、
０．５（ｍＷ）×１００Ｋ＝５０（Ｗ）
となる。従って、飽和電圧Ｖｓａｔ（ＩＧＢＴ）による電力損失とあわせると、全体で６０Ｗの電力損失となって、素子３がＦＥＴである場合の電力損失を上回る。
【００１５】
このように、スイッチング素子にＦＥＴを使用した場合は、オン抵抗Ｒｏｎによる電力損失が大きく、ＩＧＢＴを使用した場合は、電流テールによる電力損失が大きい。このような電力損失が、スイッチング素子３の絶対最大規格を超えると、素子３は破損する。あるいは、絶対最大規格を超えなくても、使用温度が高い場合には素子３の寿命が著しく短くなる。従って、安定して動作する高い信頼性を有するスイッチング回路を得るためには、スイッチング素子における電力損失Ｐｑの絶対値を下げることが特に必要である。なお、電流テールは、本来は時間と共に減少するが、上記説明では計算の簡略化のために発生時間内は一定とみなしている。
【００１６】
本発明は、かかる点に関して成されたもので、電力損失の少ないスイッチング回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１のスイッチング回路は、負荷を介して入力電源に接続されかつ互いに並列に接続される少なくとも第１、第２のスイッチング素子と、前記第１、第２のスイッチング素子をオン、オフ制御する信号を生成する制御信号生成回路、とを備え、前記制御信号生成回路は、前記第１のスイッチング素子のオフ後一定時間前記第２のスイッチング素子をオン状態とする、パルス幅の異なる第１および第２の信号を生成することを特徴としている。
【００１８】
従って、本発明のスイッチング回路では、第１のスイッチング素子がオフした後であっても、第２のスイッチング素子をオン状態とすることにより、第１のスイッチング素子に印加される電圧を低く保つことが出来る。そのため、第１のスイッチング素子が例えばＩＧＢＴで構成されている場合に発生する電流テールによる電力損失は、第２のスイッチング素子が存在しない場合よりも、大幅に低下する。その結果、スイッチング回路としての電力損失が低下するので、安定して動作する信頼性の高いスイッチング回路を得ることができる。
【００１９】
なお、第１のスイッチング素子としてＩＧＢＴ素子を、第２のスイッチング素子としてＦＥＴ素子を使用すると、電力損失に関する互いの欠点を補完して、より電力損失の少ないスイッチング回路を得ることができる。
【００２０】
【発明の実施の形態】
図４は、本発明の一実施形態の回路構成を示す。本回路も、図１の従来例と同様に、フォーワードコンバータ方式ＤＣ／ＤＣコンバータ回路に本発明のスイッチング回路を適用した例を示している。従って、図４において、図１と同じ参照符号を有する構成要素は、同じかまたは類似の構成要素を示し、その重複した説明は省略する。
【００２１】
図４に示す様に、本回路では、トランス２の一次巻線ｎ１の端子Ｐに並列に第１、第２のスイッチング素子３１、３２が接続されている。本実施形態では、第１のスイッチング素子３１はＩＧＢＴで構成され、第２のスイッチング素子３２はＭＯＳＦＥＴで構成されている。１２は、第２のパルス幅変調コントロール回路（ＰＷＭＣ）であって、第１のパルス幅変調コントロール回路９の出力が入力されると、出力タイミングの異なる２系統のＰＭＷ信号を出力する制御回路である。
【００２２】
図４に示す実施形態では、ＰＷＭＣ１２は、第１のＰＷＭＣ９の出力から第２のタイミングを作るための遅延回路１３を含んでいる。この遅延回路１３は、例えば単安定マルチバイブレータで構成される。第２のＰＷＭＣ１２の、第１の出力は、ＩＧＢＴスイッチング素子３１のゲートに、第２の出力はＦＥＴスイッチング素子３２のゲートに入力される。
【００２３】
以下に、図５のタイミングチャートを参照して、上記スイッチング回路の動作を、特に電力損失の観点から説明する。
【００２４】
図５のタイミングチャートにおいて、図Ａは第１のＰＷＭＣ９からの出力信号ＳＱ１の波形を、図Ｂは遅延回路１３からの出力信号ＳＱ２の波形を、図Ｃは図４の点Ｐにおける電圧波形を、図ＤはＩＧＢＴスイッチング素子３１を流れる電流の波形を、図ＥはＦＥＴスイッチング素子３２を流れる電流の波形を、図ＦはＩＧＢＴスイッチング素子３１における電力損失を、さらに図ＧはＦＥＴスイッチング素子３２における電力損失を、それぞれ示すものである。
【００２５】
図５ＡおよびＢに示すように、遅延回路１３は、第１のＰＷＭＣ回路９のコンパレータ１１における出力ＳＱ１の立下りのタイミングｔ１に同期して、予め決められたパルス幅を有するパルス信号ＳＱ２を出力する。信号ＳＱ１がＨレベルの場合（タイミングｔ０〜タイミングｔ１）、ＩＧＢＴスイッチング素子３１は導通して電流Ｉｑを流すと共に（図５Ｄ参照）、ＩＧＢＴ素子３１とトランス２の接続点ＰにはＩＧＢＴ素子３１の飽和電圧Ｖｓａｔ（ＩＧＢＴ）が現れる（図５Ｃ参照）。従って、タイミングｔ０〜ｔ１において、ＩＧＢＴ素子３１には、図５のＦに示す電力損失が発生する。
【００２６】
次に、タイミングｔ１で信号ＳＱ１が立ち下がると、これによってＩＧＢＴスイッチング素子３１はオフとなるが、一方で素子３１には電流テールが発生する（図５Ｄ参照）。またこの時点で、信号ＳＱ２が立ち上がるので、ＦＥＴスイッチング素子３２がオンとなり、点Ｐの電圧をＦＥＴスイッチング素子３２の飽和電圧Ｖｓａｔ（ＦＥＴ）とする（図５Ｃ参照）。
【００２７】
以上の結果、各スイッチング素子３１、３２とトランス２との接続点Ｐの電圧は、図５Ｃに示す様に、タイミングｔ０〜ｔ１まではＩＧＢＴスイッチング素子３１の飽和電圧Ｖｓａｔ（ＩＧＢＴ）が現れ、タイミングｔ１〜ｔ２までは、ＦＥＴスイッチング素子３２の飽和電圧Ｖｓａｔ（ＦＥＴ）が現れるようになる。その結果、タイミングｔ１〜ｔ２の期間において、ＩＧＢＴ素子３１には、図５Ｆのタイミングｔ１〜ｔ２に示すような電力損失が発生し、ＦＥＴ素子３２では、図５Ｇに示すような電力損失が発生する。
【００２８】
図５Ｆから明らかなように、ＩＧＢＴ素子３１の電流テールが発生する期間における素子３１での電力損失は、そのときの点Ｐにおける電圧が電源電圧Ｖｉｎよりも遥かに低い値（Ｖｓａｔ（ＦＥＴ））であるため、電源電圧Ｖｉｎが印加される場合よりも大幅に低下する。これを、以下に具体例をあげて説明する。
【００２９】
ＦＥＴスイッチング素子３２のオン抵抗Ｒｏｎを１Ω、ＩＧＢＴスイッチング素子３２の飽和電圧Ｖｓａｔ（ＩＧＢＴ）を２Ｖ、電流テール時間を１μＳ、そのときの電流値を１Ａ、Ｉｑ＝１０Ａ、Ｖｉｎ＝１０００Ｖ、ＰＭＷ周波数を１００ｋＨｚ、トータル時比率を０．５とした場合について、素子３１と３２における電力損失を計算する。
【００３０】
まず、タイミングｔ０〜ｔ１の時比率を０．４（時間にして４μＳ）とすると、このときのＩＧＢＴ素子３１における電力損失は、１０Ａ×２Ｖ×０．４＝８Ｗとなる。次に、タイミングｔ１〜ｔ２の時比率を０．１（時間にして１μＳ）とすると、このときのＦＥＴスイッチング素子３２の飽和電圧Ｖｓａｔ（ＦＥＴ）は、１０Ａ×１Ω＝１０Ｖとなるので、電力損失は、１０Ａ×１０Ｖ×０．１＝１０（Ｗ）となる。
【００３１】
次に、ＩＧＢＴ素子３１の電流テールによる電力損失を考える。今、タイミングｔ１〜ｔ２において、点Ｐの電圧は、Ｖｓａｔ（ＦＥＴ）＝１０Ｖであるので、この間の素子３１による電力損失は、１Ａ×１０Ｖ×１μＳ＝１０μＷとなる。今、信号ＳＱ２の繰り返し周波数は１００ＫＨｚであるから、全体の電力損失は１Ｗとなる。従って、ＩＧＢＴスイッチング素子３１では、全体では８Ｗ＋１Ｗ＝９Ｗが消費されることとなる。上述したように、ＦＥＴスイッチング素子３２で１０Ｗの電力損失があるので、スイッチング回路全体では、合計で１９Ｗが消費されることとなる。
【００３２】
従来例の説明の項で述べたように、スイッチング素子としてＦＥＴ素子を単独で使用した場合の電力損失は５０Ｗ、ＩＧＢＴ素子単独で使用した場合の電力損失は６０Ｗであったため、本実施形態のスイッチング回路によって、電力損失が大幅に削減されたことが理解される。なお、図１に示す従来例の場合、素子３における電力損失は入力電圧Ｖｉｎを５００Ｖとして計算されており、本実施形態では入力電圧Ｖｉｎを１０００Ｖで計算している。従って、実際の電力損失削減効果は上記したものより更に大きくなる。
【００３３】
図６に、本発明の第２の実施形態を示す。本実施形態においても、図１と同じ参照符号を有する構成要素は、同じかまたは類似の構成要素を示すので、その重複した説明は省略する。
【００３４】
図示するように、本実施形態の回路では、スイッチング素子３１、３２をオン、オフ制御するための信号を生成するパルス幅変調コントロール回路（ＰＷＭＣ）１５が、鋸波発生回路１６、第１、第２のコンパレータ１７、１８および入力電圧のレベルをシフトするためのレベルシフト回路１９とによって構成されている。
【００３５】
図７Ａは、コンパレータ１７の入力信号Ｉｎ２の波形を示し、これは実際は図６のＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔである。図７Ｂは、この入力信号Ｉｎ２をレベルシフト回路（ＬＳ）１９に導入して得た波形Ｉｎ２’を示し、更に図７Ｃは鋸波発生回路１６で生成された鋸波の波形Ｉｎ１を示す。
【００３６】
第１のコンパレータ１７はＰＷＭＣ１５への入力電圧Ｉｎ２を鋸波発生回路１６で生成された鋸波Ｉｎ１と比較し、出力Ｉｎ１が入力電圧Ｉｎ２よりも高い場合、Ｈレベルの信号を出力し、低い場合にＬレベルの信号を出力する。これによって、第１のコンパレータ１７は、図７Ｅに示す信号ＳＱ１を発生する。
【００３７】
一方、コンパレータ１８は、入力Ｉｎ２’と入力Ｉｎ１を比較し、入力Ｉｎ１が入力Ｉｎ２’よりも高い場合にＨレベルの信号を出力し、その反対の場合にＬレベルの信号を出力する。これによって、図７Ｄに示す信号ＳＱ２が発生する。今、両コンパレータ１７、１８に入力される信号Ｉｎ２とＩｎ２’は、電圧レベルが異なっているので、両コンパレータから出力される信号は、図示するようにパルス幅が異なった信号となる。
【００３８】
従って、パルス幅が長い方の信号ＳＱ２をＦＥＴスイッチング素子３２に導入し、パルス幅の短い方の信号ＳＱ１をＩＧＢＴスイッチング素子３１に導入することによって、ＩＧＢＴスイッチング素子３１がオフして電流テールが発生する期間を含めて、ＦＥＴスイッチング素子３２をオン状態としておくことが出来る。これにより、電流テールの発生期間の点Ｐの電圧を、ＦＥＴスイッチング素子３２の飽和電圧Ｖｓａｔ（ＦＥＴ）とし、第１の実施形態の場合と同様にして、電流テールによる電力損失の削減をはかることができる。
【００３９】
なお、上記第１、第２の実施形態において、ＩＧＢＴスイッチング素子３１がオン状態からオフ状態に遷移した後、ＦＥＴスイッチング素子３１をオン状態に維持する期間は、ＩＧＢＴスイッチング素子３１の電流テールの影響を打ち消すに充分な期間、例えばほぼ電流テールの発生期間であればよく、回路設計上、適宜の値が容易に選択される。
【００４０】
また、第２の実施形態において異なるパルス幅を有する信号ＳＱ１、ＳＱ２を作成するために、レベルシフト回路を用いているが、これは、一回前（ｎとする）の信号ＳＱ２のＰＷＭ信号の時比率を記憶するメモリと、このメモリに記憶された時比率から一定の時間（実施形態２では１μＳ）を引いた時比率を、ｎ＋１回目の信号ＳＱ１において出力する演算回路とを用いて実現することも可能である。
【００４１】
さらに、第１、第２の実施形態を含めて、ＰＷＭＣ回路の内部構成は、アナログ、デジタルの両回路、あるいはソフトウエアによって実現できることは勿論である。
【００４２】
【発明の効果】
以上、各種の実施形態を示して示して説明したように、本発明のスイッチング回路では、第１のスイッチング素子がオフとなっても第２のスイッチング素子がしばらくの間オン状態を維持しているので、この間に発生する電流テール等による電力損失は大幅に低下する。そのため、安定して動作する信頼性の高いスイッチング回路を得ることが可能となる。
【図面の簡単な説明】
【図１】従来のスイッチング回路を示す図。
【図２】図１に示す回路の動作説明に供するタイミング図。
【図３】図１に示す回路の動作説明に供するタイミング図。
【図４】本発明の第１の実施形態にかかるスイッチング回路を示す図。
【図５】図４に示す回路の動作説明のためのタイミング図。
【図６】本発明の第２の実施形態にかかるスイッチング回路を示す図。
【図７】図６に示す回路の動作説明のためのタイミング図。
【符号の説明】
１…電源
２…トランス
３…スイッチング素子
４、５、６…ダイオード
７…インダクタ
８…コンデンサ
９…ＰＷＭコントロール回路
１２…第２のＰＷＭコントロール回路
１５…ＰＷＭコントロール回路
３１…ＩＧＢＴスイッチング素子
３２…ＦＥＴスイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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