(57)【要約】【課題】データスライサ機能を有する受信装置において、アクティブモードからスタンバイモードへの移行時間の高速化を図る。【解決手段】入力されるビデオ信号の垂直帰線区間または水平帰線区間において電源電圧をモニタする。アクティブモードからスタンバイモードへの移行を、マイクロプロセッサを使用するソフトウエア処理ではなく、モニタされた電源電圧に基づいたハードウエア処理によって行なう。【選択図】　　　　図１
2004088704.tif 000002
【特許請求の範囲】
【請求項１】
動作モードと、電源電圧が前記動作モードより低い待機モードとを有する受信装置であって、
前記受信装置の内部動作を制御するためのソフトウエア処理を実行するマイクロプロセッサと、
前記動作モードにおいて、ビデオ信号に重畳された情報コードを抽出するためのデータ取得回路とを備え、
前記データ取得回路は、
入力されたアナログ信号をデジタルデータに変換するための信号変換回路を含み、
前記ビデオ信号の所定期間において、前記信号変換回路への入力を、前記ビデオ信号から前記電源電圧に応じた電圧へ切換えるための入力切換回路と、
前記動作モードにおける前記電源電圧を前記信号変換回路で変換して得られるデジタルデータに相当する基準データを保持するための基準レジスタと、
前記所定期間において前記信号変換回路から出力されるデジタルデータと、前記基準レジスタに保持された前記基準データとの比較に基づいて、前記待機モードへの移行を検知するモード移行検知部とをさらに備える、受信装置。
【請求項２】
前記データ取得回路は、前記動作モードから前記待機モードへの移行時において、前記モード移行検知部からの指示に応じて非活性化される、請求項１に記載の受信装置。
【請求項３】
前記待機モードにおいて、前記マイクロプロセッサの動作クロック周波数は、前記モード移行検知部からの指示に応じて、前記動作モード時よりも低く設定される、請求項１に記載の受信装置。
【請求項４】
前記電源電圧を所定電圧降下させるための電圧降下部をさらに備え、
前記入力切換回路は、前記所定期間において、前記信号変換回路への入力を前記ビデオ信号から前記電圧降下部を通過した電源電圧に切換え、
前記信号変換回路は、前記電源電圧の供給を受けて動作する、請求項１に記載の受信装置。
【請求項５】
前記所定期間は、前記ビデオ信号の垂直同期期間に相当する、請求項１に記載の受信装置。
【請求項６】
前記所定期間は、前記ビデオ信号の水平同期期間に相当する、請求項１に記載の受信装置。
【請求項７】
前記データ取得回路は、前記待機モードから前記動作モードへの移行時において、外部入力に応答した前記マイクロプロセッサからの指示に応じて活性化される、請求項１に記載の受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオ信号に重畳された文字情報データを取得する機能を有する、受信装置に関する。
【０００２】
【従来の技術】
ビデオ信号の垂直帰線消去期間に文字情報データを重畳して提供する文字放送サービスには、日本国内の文字放送、米国のＣＣＤ（Ｃｌｏｓｅｄ　Ｃａｐｔｉｏｎ　Ｄｅｃｏｒｄｅｒ）および欧州地域で実施されているテレテキスト等がある。文字放送サービスを実現するためには、ビデオ信号に文字情報データを重畳し、その信号を変調して送る送信装置と、変調されたビデオ信号を復調し、重畳された文字情報データを取得する受信装置が必要である。
【０００３】
以下、本明細書においては、文字情報データをテレテキストデータと称する。テレテキストデータは、同期部とデータパケットからなる。同期部は、ビット同期をとるためのクロック・ラン・インとバイト同期をとるためのフレミングコードからなる。データパケットは、実際の文字情報の部分である。
【０００４】
受信装置内のビデオ信号に重畳されたテレテキストデータを取得する機能（以後、データスライサ機能と称する）を有する受信装置は、ユーザによる電源オフまたは予期せぬ停電などによる電源オフに対しても、内部に内蔵されている時計など一部の回路は動作させる必要があるため、内蔵された電池で駆動が可能な構成となっている。
【０００５】
また、当該受信装置は、ユーザによる電源オフまたは予期せぬ停電などにより、供給される電源電圧が降下すると、電池駆動に切り替わり、高速動作が要求される動作モード（アクティブモード）から、必要最低限の内部回路を動作させるのみで低消費電力を最優先した待機モード（スタンバイモード）に移行する。なお、データスライサ機能は、スタンバイモードでは実行されない。
【０００６】
データスライサ機能を有する従来の受信装置においては、アクティブモードからスタンバイモードへの移行は、マイクロプロセッサが電源電圧の降下を検知する信号を受けて、各制御回路のレジスタの設定をソフトウエアで書き換えることによって行なわれていた。そのため、アクティブモードからスタンバイモードへの移行時間が長く、その移行時間は、内蔵電池の駆動であるため、電池寿命が短くなるという問題をかかえていた。
【０００７】
ここで、アクティブモードからスタンバイモードへの移行をマイクロプロセッサを使用して、ソフトウエア処理で行なう、データスライサ機能を有する従来の受信装置を説明する。
【０００８】
図５は、データスライサ機能を有する従来の受信装置２０３の構成図である。図５に示すように、受信装置２０３は、テレテキストデータが重畳されたビデオ信号ＶＳＩＧを受けて、データスライサ機能を実行するデータスライサ回路１０１と、電源電圧Ｖｃｃの電位が所定の値より降下したとき入力される電圧降下検出信号ＶＤＤＥＴに応答して、割り込み要求信号ＩＮＴＲを出力する割り込み要求信号発生回路２３と、割り込み要求信号ＩＮＴＲに応答して、割り込み信号ＩＮＴＣをマイクロプロセッサ４０へ出力する割り込み制御回路２４と、一部の機能として、割り込み信号ＩＮＴＣに応答して、所望の回路を制御するための制御信号およびアドレスデータを出力するマイクロプロセッサ４０とを備える。
【０００９】
受信装置２０３は、マイクロプロセッサ４０からの制御信号およびアドレスデータに応答して、接続されている各々の回路の所望のアドレスを書き込み状態または読み込み状態にするアドレス制御回路７と、アドレス制御回路７からのアドレスデータおよび制御信号とマイクロプロセッサ４０からのデータにより所望のアドレスにデータが書きこまれるクロック制御レジスタ１４と、マイクロプロセッサ４０、データスライサ回路１０１およびクロック制御レジスタ１４との間で信号の送受信が可能なデータバス９と、マイクロプロセッサ４０からのアドレスデータをアドレス制御回路７に送るアドレスバス８と、マイクロプロセッサ４０からの制御信号をアドレス制御回路７に送る制御バス３０と、アクティブモード時のマイクロプロセッサ４０の動作クロックであるメインクロックＸｉｎを出力するメインクロック発信回路１６と、スタンバイモード時のマイクロプロセッサ４０の動作クロックであるサブクロックＸｃｉｎを出力するサブクロック発信回路１７と、入力されるメインクロックＸｉｎとサブクロックＸｃｉｎを切替えて出力するセレクタ１５とをさらに備える。
【００１０】
割り込み制御回路２４は、割り込み要求信号発生回路２３からの割り込み要求信号ＩＮＴＲまたはデータスライサ回路１０１内のデータスライサ機能を実行させるのに必要な回路を非活性状態にするためのデータスライサ回路１０１からの信号ＩＮＴＳに応答して、マイクロプロセッサ４０に割り込み信号ＩＮＴＣを出力する。
【００１１】
マイクロプロセッサ４０は、制御バス３０を介して、アドレス制御回路７に、読み込み信号または書き込み信号を送る。同様に、マイクロプロセッサ４０は、アドレスバス８を介して、アドレス制御回路７にアドレスデータを送る。アドレスデータは、たとえば、１から１０番地、１１から２０番地および２１から１０００番地に対応する記憶回路をそれぞれ、スライサ制御レジスタ１０、クロック制御レジスタ１４およびメモリ１３と予め設定しておく。
【００１２】
動作の一例として、マイクロプロセッサ４０が書き込み信号およびアドレスの３００番地を示すアドレスデータをそれぞれ制御バス３０およびアドレスバス８を介してアドレス制御回路７に送ったとする。アドレス制御回路７は、入力されたアドレスデータおよび書き込み信号により、メモリ１３を書き込み可能にする信号を出力し、メモリ１３の３００番地を書きこみ可能状態にする。そして、マイクロプロセッサ４０からメモリ１３の３００番地に書き込むデータをデータバス９を介して送ることにより、メモリ１３の３００番地に所望のデータが書き込まれる。
【００１３】
このように、マイクロプロセッサ４０によるメモリ１３等へのデータ書込みは、アドレスバス８、データバス９および制御バス３０を介したアドレスデータおよびデータの伝達を伴って実行されるが、以下の明細書の記載においては、これらのバス群の介在について記載を省略することとする。たとえば、マイクロプロセッサ４０によって、メモリ１３の所望のアドレスにデータを書き込む場合には、「マイクロプロセッサ４０は、アドレスバス８、データバス９および制御バス３０を介して、アドレス制御回路７を制御し、メモリ１３の所望のアドレスにデータを書き込む」と記載する代わりに、省略して、「マイクロプロセッサ４０がアドレス制御回路７を制御して、メモリ１３の所望のアドレスにデータを書き込む」とも記載する。
【００１４】
アドレス制御回路７は、所望の回路（たとえば、クロック制御レジスタ１４）を読み込み可能状態にする時は、マイクロプロセッサ４０からクロック制御レジスタ１４に対応するアドレス信号および読み込み信号をそれぞれアドレスバス８および制御バス３０を介して受けると、クロック制御レジスタ１４の所定のアドレスのデータを読み込み可能な状態にする。
【００１５】
また、アドレス制御回路７は、所望の回路（たとえば、クロック制御レジスタ１４）を書き込み可能状態にするときは、マイクロプロセッサ４０からクロック制御レジスタ１４に対応するアドレス信号および書き込み信号をそれぞれアドレスバス８および制御バス３０を介して受けると、クロック制御レジスタ１４の所定のアドレスのデータを書き込み可能な状態にする。
【００１６】
クロック制御レジスタ１４は、メインクロック発信回路１６、サブクロック発信回路１７およびセレクタ１５を各々活性状態または非活性状態にするそれぞれのデータを一時記憶する記憶領域を有する。
【００１７】
メインクロック発信回路１６は、クロック制御レジスタ１４の該当するレジスタ値により、メインクロックＸｉｎをセレクタ１５へ出力する。サブクロック発信回路１７は、クロック制御レジスタ１４の該当するレジスタ値により、サブクロックＸｃｉｎをセレクタ１５へ出力する。
【００１８】
セレクタ１５は、クロック制御レジスタ１４の該当する記憶領域の状態により、アクティブモード時にはメインクロックＸｉｎを、スタンバイモード時にはサブクロックＸｃｉｎをマイクロプロセッサ４０に送る。
【００１９】
受信装置２０３の各内部回路には電源電圧Ｖｃｃが各々供給される。また、マイクロプロセッサ４０のメインクロックＸｉｎはサブクロックＸｃｉｎより高周波であるとする。
【００２０】
データスライサ回路１０１は、データスライサ回路１０１内のデータスライサ機能を動作させる回路を各々活性状態または非活性状態にするデータを一時記憶するスライサ制御レジスタ１０と、入力されたテレテキストデータが重畳されたビデオ信号ＶＳＩＧをデジタルデータに変換して出力するＡ／Ｄ回路１と、Ａ／Ｄ回路１より得られたデジタルデータを１ビットのデジタルデータに変換し、出力する演算回路２と、演算回路２から得られた１ビットのデジタルデータを一時的に保持し、当該デジタルデータが所望のデータであれば出力するデータシフト回路１２と、データシフト回路１２から出力されたデータを記憶するメモリ１３と、入力されるビデオ信号ＶＳＩＧから、水平同期信号と垂直同期信号を分離し、水平同期信号のみを出力する同期分離回路３とを有する。
【００２１】
データスライサ回路１０１は、同期分離回路３から入力されたビデオ信号ＶＳＩＧの水平同期信号をカウントし、ビデオ信号ＶＳＩＧにおいてテレテキストデータが重畳されている期間（以後、テレテキスト重畳可能期間と称する）を検出する水平走査線カウンタ５と、マイクロプロセッサ４０が駆動するクロックの周波数とは異なるデータスライサ回路１０１内の回路の基準クロックを生成し、タイミング制御回路６に出力するクロック発生回路４と、クロック発生回路４からの基準クロックを受けて、データスライサ機能を実行するために動作する回路の各々に異なる周波数の動作クロックを出力するタイミング制御回路６と、データシフト回路に一時記憶されたデータとスライサ制御レジスタ１０の所望のアドレスに予めセットされたデータとを比較するコードデータ比較回路１１とをさらに有する。
【００２２】
スライサ制御レジスタ１０は、テレテキストデータの同期部であるフレミングコードと、クロック発生回路４およびタイミング制御回路６を活性状態または非活性状態にするそれぞれのデータを一時記憶する記憶領域とを含む。
【００２３】
演算回路２は、Ａ／Ｄ回路１から出力されるデジタルデータと予め設定されたしきい値となるスライス電位のデジタルデータを比較し、Ａ／Ｄ回路１から出力されるデジタルデータがしきい値より高ければ１、低ければ０を出力する。
【００２４】
データシフト回路１２は、ビデオ信号に重畳されたテレテキストデータのフレミングコードを一時的に記憶する。データシフト回路１２に一時的に記憶されたフレミングコードは、コードデータ比較回路１１により、スライサ制御レジスタに書きこまれたフレミングコードと比較される。そして、その２つのフレミングコードが同じであれば、フレミングコードの後続のデータパケットをシリアルパラレル変換し、メモリに送る。
【００２５】
メモリ１３は、データバス９に接続され、マイクロプロセッサ４０とデータの授受を行なう。また、メモリ１３は、アドレス制御回路７により指定されたアドレスを読み込み状態または書き込み状態にされる。
【００２６】
水平線走査線カウンタ５は、ビデオ信号ＶＳＩＧにおいてテレテキスト重畳可能期間を検出し終わると、割り込み制御回路２４に割り込み制御信号ＩＮＴＳを出力する。また、水平線走査線カウンタ５は、テレテキスト重畳可能期間中、入力されたビデオ信号ＶＳＩＧの水平同期信号をタイミング制御回路６へ出力する。
【００２７】
クロック発生回路４は、データスライサ機能を実行するために、同期分離回路３から入力されたビデオ信号ＶＳＩＧの水平同期信号に同期した基準クロックをタイミング制御回路６に出力する。クロック発生回路４は、たとえば、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路で構成される。また、クロック発生回路４は、スライサ制御レジスタに接続され、スライサ制御レジスタ１０の該当するデータの状態により、活性状態または非活性状態となる。
【００２８】
タイミング制御回路６は、水平走査線カウンタ５から入力されるビデオ信号ＶＳＩＧの水平同期信号がＨレベルの期間のみ動作する。また、タイミング制御回路６は、クロック発生回路４からの基準クロックに応答して、Ａ／Ｄ回路１、演算回路２、データシフト回路１２およびメモリ１３の各々の回路に異なる周波数の動作クロックを出力する。さらに、タイミング制御回路６は、コードデータ比較回路からのコードデータ比較信号ＣＤＣＰが入力されると、データシフト回路１２に入力されたフレミングコードの後続のデータパケットをメモリに書き込むよう、データシフト回路１２およびメモリ１３を制御する。
【００２９】
コードデータ比較回路１１は、データシフト回路に一時記憶されたデータとスライサ制御レジスタ１０の所望のアドレスに予めセットされたフレミングコードとを比較し、両者が一致したときにコードデータ比較信号ＣＤＣＰを出力する。
【００３０】
次に、図５および図６を用いて、アクティブ時におけるデータスライサ機能を実行させるときの受信装置２０３の動作について説明する。まず、受信装置２０３は、初期設定として、データスライサ回路１０１内のデータスライサ機能を実行させるのに必要なクロック発生回路４およびタイミング制御回路６を活性状態にする。そのためには、マイクロプロセッサ４０は、アドレス制御回路７を制御して、スライサ制御レジスタ１０の所望のアドレスにデータを書き込む。そして、スライサ制御レジスタ１０のクロック発生回路４およびタイミング制御回路６にそれぞれ対応するアドレスに書きこまれたデータにより、クロック発生回路４およびタイミング制御回路６は活性状態になる。
【００３１】
そして、データスライサ回路１０１に入力されるビデオ信号ＶＳＩＧに重畳されたテレテキストデータ内のフレミングコードと比較するための基準となるフレミングコードをマイクロプロセッサ４０がアドレス制御回路７を制御して、スライサ制御レジスタ１０の所望のアドレスにフレミングコードを書きこむ。
【００３２】
初期設定が終わると、ビデオ信号ＶＳＩＧは、同期分離回路３およびＡ／Ｄ回路１に入力される。同期分離回路３に入力されたビデオ信号ＶＳＩＧは、垂直同期信号と水平同期信号に分離される。そのうち、水平同期信号のみが水平走査線カウンタ５およびクロック発生回路４に入力される。水平走査線カウンタ５は入力された水平同期信号に基いて、ビデオ信号ＶＳＩＧの垂直帰線消去期間（図６の期間Ｔ３）内のテレテキスト重畳可能期間（図６の期間Ｔ２）を検出すると、データスライサ割り込み要求信号ＩＮＴＳをＨレベルにする（図６の時刻ｔ１）。そして、水平走査線カウンタ５は、テレテキスト重畳可能期間において、タイミング制御回路６へ同期分離回路３から入力された水平同期信号をそのまま出力する。
【００３３】
クロック発生回路４は、水平同期信号が入力されると、水平同期信号に同期したデータスライサ機能を実行させるために必要な基準クロックをタイミング制御回路６に出力する。タイミング制御回路６は、Ａ／Ｄ回路１、演算回路２、データシフト回路１２およびメモリ１３へ、それぞれ異なる周波数のクロック信号を出力する。Ａ／Ｄ回路１、演算回路２、データシフト回路１２およびメモリ１３は、タイミング制御回路６からのクロック信号に応じて動作する。
【００３４】
Ａ／Ｄ回路１に、ビデオ信号ＶＳＩＧが入力されると、当該ビデオ信号ＶＳＩＧは、デジタルデータに変換される。そして、演算回路２は、当該デジタルデータと予め演算回路２に保持されているしきい値となるスライス電位のデジタルデータとを比較する。その結果、Ａ／Ｄ回路１から出力されるデジタルデータがしきい値より高ければ１、低ければ０を出力する。
【００３５】
データは、テレテキストデータ（図６の４１〜４４）の構成データである、クロック・ラン・イン、フレミングコード、データパケットの順でデータシフト回路１２へ出力される。データシフト回路１２では、演算回路２から入力されたデータのフレミングコードを一時記憶する。そして、コードデータ比較回路１１が、データシフト回路１２に記憶されたフレムングコードとスライサ制御レジスタ１０の所望のアドレスに初期設定でセットされたフレミングコードとを比較する。このとき、両者のフレミングコードが一致すると、コードデータ比較回路１１は、コードデータ比較信号ＣＤＣＰをタイミング制御回路６へ出力する。
【００３６】
タイミング制御回路６は、コードデータ比較信号ＣＤＣＰが入力されると、データシフト回路１２に入力されたフレミングコードの後続のデータパケットをシリアルパラレル変換し、メモリ１３に書き込むよう、データシフト回路１２およびメモリ１３を制御する。なお、メモリ１３に記憶されるデータのアドレスは、アドレス制御回路７からの信号によって決められる。
【００３７】
一方、二つのフレミングコードが一致しなければ、データシフト回路１２は、次のテレテキストデータのフレミングコードが入力されるまで、それ以降のデータパケットをメモリに書き込まない。
【００３８】
そして、水平線走査線カウンタ５が文字信号重畳可能期間の終了（図６の時刻ｔ２）を検知すると、データスライサ割り込み要求信号ＩＮＴＳをＬレベルにする。割り込み制御回路２４は、信号ＩＮＴＳの立下り（図６の時刻ｔ２）を検出して、マイクロプロセッサ４０に割り込み信号ＩＮＴＣを送る。マイクロプロセッサ４０は、割り込み信号ＩＮＴＣに応答して、アドレス制御回路７を制御して、スライサ制御レジスタのクロック発生回路４およびタイミング制御回路６を非活性状態にするためのそれぞれのアドレスにデータを書き込む。
【００３９】
これにより、クロック発生回路４およびタイミング制御回路６が非活性状態になるので、タイミング制御回路６から出力される動作クロックにより動作する、Ａ／Ｄ回路１、演算回路２、データシフト回路１２およびメモリ１３も非活性状態となりデータスライサ回路１０１内のデータスライサ機能を実行させるのに必要な回路は非活性状態となる。
【００４０】
次に、図５および図７を用いて、アクティブモードからスタンバイモードへ移行時の受信装置２０３の動作の一例について説明する。アクティブモード時には、メインクロック発振回路１６は活性状態であり、メインクロックＸｉｎを出力する。また、サブクロック発振回路１７も活性状態であり、サブクロックＸｃｉｎを出力する。
【００４１】
逆に、スタンバイモード時には、メインクロック発振回路１６は非活性状態であり、メインクロックＸｉｎを出力しない。サブクロック発振回路１７は活性状態であり、サブクロックＸｃｉｎを出力する。
【００４２】
ユーザによる電源オフまたは予期せぬ停電などにより、受信装置２０３に供給される電源電圧Ｖｃｃの電位は降下しはじめる。急激に電位が降下しないのは、受信装置２０３の内部に、急激に電位が降下するのを防止するためのコンデンサが設けられているためである。また、電源電圧Ｖｃｃの電位が降下し始める（図７の時刻ｔ４）と、受信装置２０３は電池駆動に切り替わる。
【００４３】
まず、ビデオ信号ＶＳＩＧの垂直帰線消去期間（図７の期間Ｔ３）内の垂直帰線区間（図７の期間Ｔ１）において、電源電圧Ｖｃｃの電位が所定の値（一例として４Ｖとする）より降下すると（図７の時刻ｔ５）、外部の電源電圧検出回路（図示せず）より電圧降下検出信号ＶＤＤＥＴが、割り込み要求信号発生回路２３に入力される。割り込み要求信号発生回路２３は、電圧降下検出信号ＶＤＤＥＴのエッジ（一例として立下り）を検出して（図７の時刻ｔ５）、割り込み要求信号ＩＮＴＲを出力する。
【００４４】
割り込み制御回路２４は、割り込み要求信号ＩＮＴＲのエッジを検出すると（図７の時刻ｔ６）、マイクロプロセッサ４０に割り込み信号ＩＮＴＣを出力する。
【００４５】
マイクロプロセッサ４０は、割り込み信号ＩＮＴＣのエッジを検出すると、データスライサ回路１０１内のデータスライサ機能を実行させるのに必要な回路が非活性状態になるようなデータを、アドレス制御回路７を制御して、スライサ制御レジスタ１０の所望のアドレスにそれぞれ書きこむ。そして、データスライサ機能を実行させるのに必要な回路は非活性状態になる。
【００４６】
同時に、マイクロプロセッサ４０は、メインクロック発振回路１６を非活性状態にするためのデータおよびセレクタ１５から出力されるクロックをサブクロックＸｃｉｎに切替えるためのデータをアドレス制御７を制御して、クロック制御レジスタ１４の所望のアドレスにそれぞれ書きこむ。
【００４７】
メインクロック発振回路１６は、クロック制御レジスタ１４に書きこまれたデータにしたがって、非活性状態になる。また、クロック制御レジスタ１４に書きこまれたデータにしたがって、セレクタ１５は、出力するクロックをサブクロックＸｃｉｎに切替える。これにより、マイクロプロセッサ４０は、メインクロックＸｉｎより低い周波数であるサブクロックＸｃｉｎで駆動することになる。
【００４８】
したがって、アクティブモードからスタンバイモードへ移行すると、スタンバイモード時において、マイクロプロセッサ４０の動作に関係しないデータスライサ機能を実行させるのに必要な回路、メインクロック発振回路１６が非活性状態となる。さらに、マイクロプロセッサ４０は、サブクロックＸｃｉｎで駆動することになるので、アクティブモード時と比較すると、スタンバイモード時の受信装置２０３の消費電力は低減される。
【００４９】
【発明が解決しようとする課題】
このように、データスライサ機能を有する従来の受信装置２０３においては、アクティブモードからスタンバイモードへの移行は、マイクロプロセッサ４０でのソフトウエア処理を伴った、スライサ制御レジスタ１０およびクロック制御レジスタ１４への所定データ書込みによって実行されていた。このようなソフトウエア処理の介在によって、モード移行の高速化が困難となっていた。特に、モード移行時に別の回路からの処理要求等によって、多重割り込みが生じた場合には、マイクロプロセッサの処理速度の制約を受けて、モード移行時間がさらに長くなってしまう。
【００５０】
モード移行時間の長期化によって、スタンバイモードへの移行が遅れると、消費電力を適性に削減できなくなるため、装置全体での消費電力化を十分に行なえず、内蔵電池の寿命が短くなってしまう。
【００５１】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、データスライサ機能を有する受信装置において、スタンバイモードへの移行を高速化して、低消費電力化、すなわち内蔵電池の長寿命化を図ることである。
【００５２】
【課題を解決するための手段】
請求項１に記載の受信装置は、動作モードと、電源電圧が動作モードより低い待機モードとを有する受信装置であって、受信装置の内部動作を制御するためのソフトウエア処理を実行するマイクロプロセッサと、動作モードにおいて、ビデオ信号に重畳された情報コードを抽出するためのデータ取得回路とを備え、データ取得回路は、入力されたアナログ信号をデジタルデータに変換するための信号変換回路を含み、ビデオ信号の所定期間において、信号変換回路への入力を、ビデオ信号から電源電圧に応じた電圧へ切換えるための入力切換回路と、動作モードにおける電源電圧を信号変換回路で変換して得られるデジタルデータに相当する基準データを保持するための基準レジスタと、所定期間において信号変換回路から出力されるデジタルデータと、基準レジスタに保持された基準データとの比較に基づいて、待機モードへの移行を検知するモード移行検知部とをさらに備える。
【００５３】
請求項２に記載の受信装置は、請求項１に記載の受信装置において、データ取得回路は、動作モードから待機モードへの移行時において、モード移行検知部からの指示に応じて非活性化される。
【００５４】
請求項３に記載の受信装置は、請求項１に記載の受信装置において、待機モードにおいて、マイクロプロセッサの動作クロック周波数は、モード移行検知部からの指示に応じて、動作モード時よりも低く設定される。
【００５５】
請求項４に記載の受信装置は、請求項１に記載の受信装置において、電源電圧を所定電圧降下させるための電圧降下部をさらに備え、入力切換回路は、所定期間において、信号変換回路への入力をビデオ信号から電圧降下部を通過した電源電圧に切換え、信号変換回路は、電源電圧の供給を受けて動作する。
【００５６】
請求項５に記載の受信装置は、請求項１に記載の受信装置において、所定期間は、ビデオ信号の垂直同期期間に相当する。
【００５７】
請求項６に記載の受信装置は、請求項１に記載の受信装置において、所定期間は、ビデオ信号の水平同期期間に相当する。
【００５８】
請求項７に記載の受信装置は、請求項１に記載の受信装置において、データ取得回路は、待機モードから動作モードへの移行時において、外部入力に応答したマイクロプロセッサからの指示に応じて活性化される。
【００５９】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００６０】
［実施の形態１］
図１は、本発明の実施の形態１に従うデータスライサ機能を有する受信装置２０１の構成図である。
【００６１】
図１を参照して、実施の形態１に従う受信装置２０１は、図５に示したデータスライサ機能を有する従来の受信装置２０３と比較して、電圧降下回路１８と、セレクタ１９と、Ａ／Ｄ変換ラッチ回路２０と、基準データ記憶レジスタ２１と、比較器２２と、レジスタ設定回路６０と、レジスタ設定回路６１とをさらに含む点と、セレクタ１９に同期分離回路３から垂直同期信号Ｖｓｙｎｃが入力されている点と、割り込み要求信号発生回路２３を含まない点とが異なる。それ以外の構成は、図５に示した受信装置２０３と同じであるので詳細な説明は繰り返さない。従来の受信装置２０３と同様に、受信装置２０１の各内部回路には電源電圧Ｖｃｃが各々供給される。
【００６２】
電圧降下回路１８は、電源電圧Ｖｃｃが供給され、電源電圧Ｖｃｃを所定電圧（一例として、１Ｖ）下降させたアナログ電圧信号を出力する。以下、当該信号を電源電圧降下信号ＶＤＯＷと称する。すなわち、電圧降下回路１８は、電源電圧を所定電圧降下させるための電圧降下部である。
【００６３】
セレクタ１９は、同期分離回路３から垂直同期信号Ｖｓｙｎｃが入力されている期間のみＡ／Ｄ回路１へ電源電圧降下信号ＶＤＯＷをＡ／Ｄ回路１へ出力する。また、セレクタ１９は、垂直同期信号Ｖｓｙｎｃが入力されていない期間は、ビデオ信号ＶＳＩＧをＡ／Ｄ回路１へ出力する。すなわち、セレクタ１９は、Ａ／Ｄ回路１への入力を垂直同期信号Ｖｓｙｎｃに応答して、ビデオ信号から切換える機能を有する。
Ａ／Ｄ変換ラッチ回路２０は、Ａ／Ｄ回路１から出力されたデジタルデータを一時的に記憶する。
【００６４】
基準データ記憶レジスタ２１は、データバス９と接続され、マイクロプロセッサ４０からデータバス９を介してＡ／Ｄ変換ラッチ回路２０に記憶されたデジタルデータと比較の対象となる参照データが書き込まれる。すなわち、参照データは、電源電圧をＡ／Ｄ回路１で変換して得られるデジタルデータに相当する基準データである。
また、基準データ記憶レジスタ２１はアドレス制御回路７によって制御される。初期設定時、基準データ記憶レジスタ２１には、マイクロプロセッサ４０がアドレス制御回路７を制御して、アクティブモード時の電源電圧Ｖｃｃの電位を電圧降下回路１８によって下降した電位のデジタルデータが基準データ記憶レジスタ２１に記憶される。
【００６５】
一例として、基準データ記憶レジスタ２１に記憶されるデータの計算方法について説明する。電源電圧Ｖｃｃが５Ｖであり、Ａ／Ｄ回路１の分解能が８ビット（２５６）とする。電源電圧はＶｃｃは、電圧降下回路１８により、電圧４Ｖの信号となる。Ａ／Ｄ回路１には、電源電圧Ｖｃｃの５Ｖが供給されているので、Ａ／Ｄ回路１の分解能２５６で５を除算すると、１分解能あたり５／２５６＝０．０１９５（Ｖ）となる。アクティブモード時に、Ａ／Ｄ回路が実際にデジタルデータに変換する電圧は４Ｖなので、Ａ／Ｄ回路１が出力するデジタルデータは、４／０．０１９５＝「２０５」となる。この「２０５」が基準データ記憶レジスタ２１に記憶されるデジタルデータである。
【００６６】
比較器２２は、Ａ／Ｄ変換ラッチ回路２０および基準データ記憶レジスタ２１にそれぞれ記憶されているデジタルデータを比較する。その比較動作により、Ａ／Ｄ変換ラッチ回路２０に記憶されているデータが基準データ記憶レジスタ２１に記憶されているデジタルデータより所定値以上低いとき、レジスタ設定回路６０およびレジスタ設定回路６１の各々へ電源電圧降下検出信号ＶＤＤＥＴ１を出力する。
【００６７】
レジスタ設定回路６０は、電源電圧降下検出信号ＶＤＤＥＴ１に応答して、データスライサ回路１０１内のデータスライサ機能を実行させるのに必要な回路を非活性状態にするデータをスライサ制御レジスタ１０の所望のアドレスにそれぞれ書き込む
レジスタ設定回路６１は、電源電圧降下検出信号ＶＤＤＥＴ１に応答して、メインクロック発振回路１６を非活性状態にするためのデータおよびセレクタ１５から出力されるクロックをサブクロックＸｃｉｎに切替えるためのデータをクロック制御レジスタ１４の所望のアドレスにそれぞれ書きこむ。
【００６８】
基準データ記憶レジスタ２１に保持された参照データとの比較に基づいて、スタンバイモードへの移行を検知するモード移行検知部は、Ａ／Ｄ変換ラッチ回路２０と、比較器２２とから構成される。
【００６９】
このように、受信装置２０１は、電源電圧Ｖｃｃを電圧降下回路１８によって固定レベル下降させた後にＡ／Ｄ変換の対象とする構成としているので、当該電源電圧Ｖｃｃの供給を受けて動作するＡ／Ｄ変換回路１の出力信号（デジタルデータ）によって、電源電圧の降下を検知することができる。
【００７０】
アクティブ時における、テレテキストデータが重畳されたビデオ信号ＶＳＩＧからテレテキストデータを取得するときの受信装置２０１の動作は、従来の受信装置２０３と同様な動作をするので、詳細な説明は繰り返さない。
【００７１】
次に、図１および図２を用いて、アクティブモードからスタンバイモードへ移行時のデータスライサ機能を有する受信装置２０１の動作の一例を説明する。受信装置２０１は、供給される電源電圧が４Ｖ以下になったとき、スタンバイモードに移行するとする。なお、基準データ記憶レジスタには、初期設定で、「２０５」が記憶されているとする。
【００７２】
電圧降下回路１８は、電源電圧Ｖｃｃが５Ｖである場合、電源電圧Ｖｃｃを所定電圧（一例として１Ｖ）降下させ、４Ｖの電位を有する電源電圧降下信号ＶＤＯＷをセレクタ１９に出力する。
【００７３】
一方、ビデオ信号ＶＳＩＧは、セレクタ１９および同期分離回路３に入力される。同期分離回路３にビデオ信号ＶＳＩＧが入力されると、垂直同期信号Ｖｓｙｎｃおよび水平同期信号に分離される。垂直同期信号Ｖｓｙｎｃはセレクタ１９へ出力され、水平同期信号は水平走査線カウンタ５へ出力される。
【００７４】
セレクタ１９は、垂直同期信号Ｖｓｙｎｃが入力されている期間（図２の時刻ｔ１とｔ３との間のＴ１）のみ、Ａ／Ｄ回路１へ電源電圧降下信号ＶＤＯＷを出力する。Ａ／Ｄ回路１は、電源電圧降下信号ＶＤＯＷをデジタルデータに変換し、Ａ／Ｄ変換ラッチ回路２０および演算回路２に出力する。
【００７５】
期間Ｔ１において、ユーザによる電源オフまたは予期せぬ停電などにより、時刻ｔ２において、電源電圧Ｖｃｃが下降して４Ｖになったとする。このとき、電源電圧Ｖｃｃは、電圧降下回路１８により、電圧３Ｖの電源電圧降下信号ＶＤＯＷとなり、セレクタ１９を介して、Ａ／Ｄ回路１に入力される。Ａ／Ｄ回路１には、電源電圧Ｖｃｃの４Ｖが供給されているので、Ａ／Ｄ回路１の分解能２５６で４を除算すると、１分解能あたり４／２５６＝０．０１５６（Ｖ）となる。Ａ／Ｄ回路１がデジタルデータに変換する電源電圧降下信号ＶＤＯＷの電圧は３Ｖなので、Ａ／Ｄ回路１が出力するデジタルデータは、３／０．０１５６＝「１９２」となる。このデジタルデータがＡ／Ｄ変換ラッチ回路２０に記憶される。
【００７６】
次に、比較器２２は、基準データ記憶レジスタ２１およびＡ／Ｄ変換ラッチ回路２０にそれぞれ記憶されているデジタルデータの差を計算する（２０５−１９２＝「１３」）。比較器２２は、当該デジタルデータの差が「１３」以上であれば、電源電圧Ｖｃｃが４Ｖ以下になったと判定し、受信装置２０１をアクティブモードからスタンバイモードへ移行させるために、レジスタ設定回路６０およびレジスタ設定回路６１の各々へ電源電圧降下検出信号ＶＤＤＥＴ１を出力する（図２の時刻ｔ２）。
【００７７】
レジスタ設定回路６０は、電源電圧降下検出信号ＶＤＤＥＴ１のエッジを検知して、スライサ制御レジスタ１０の所望のアドレスのそれぞれにデータを書き込み、データスライサ回路１０１内のデータスライサ機能を実行させるのに必要な回路を非活性状態にする。すなわち、動作モードにおいて、ビデオ信号に重畳された情報コードを抽出するためのデータ取得回路として機能するデータスライサ回路１０１は、アクティブモードからスタンバイモードへの移行時において、モード移行検知部からの指示に応じて非活性化される。
【００７８】
レジスタ設定回路６１は、電源電圧降下検出信号ＶＤＤＥＴ１のエッジを検知して、メインクロック発振回路１６を非活性状態とし、セレクタ１５から出力されるクロックをサブクロックＸｃｉｎに切替えるよう、クロック制御レジスタ１４の所望のアドレスにそれぞれにデータを書き込む。そのため、マイクロプロセッサ４０は、サブクロックＸｃｉｎで駆動することになる。
【００７９】
次に、スタンバイモードからへアクティブモード移行時のデータスライサ機能を有する受信装置２０１の動作の一例を説明する。スタンバイモード時、受信装置２０１は、低消費電力化を図るために、マイクロプロセッサ４０はサブクロックＸｃｉｎで駆動している。
【００８０】
受信装置２０１において、電源電圧Ｖｃｃが所定の電圧よりも大きくなったことを外部の電源電圧検出回路（図示せず）が検出すると、割り込み制御回路２４に割り込み要求信号を出力する。
【００８１】
割り込み制御回路２４は、外部から入力された当該割り込み要求信号を受けて、マイクロプロセッサ４０に割り込み信号ＩＮＴＣを出力する。
【００８２】
マイクロプロセッサ４０は、割り込み制御信号ＩＮＴＣを受けて、データスライサ機能を実行させるのに必要な回路を活性状態にするためのデータと、メインクロック発振回路１６を活性状態とし、セレクタ１５から出力されるクロックをメインクロックＸｉｎに切替えるためのデータとを、アドレス制御回路７を制御して、スライサ制御レジスタ１０およびクロック制御レジスタ１４の所望のアドレスにそれぞれ書き込む。
【００８３】
それに伴い、マイクロプロセッサ４０はメインクロックＸｉｎで駆動するようになる。また、データスライサ回路１０１は、ビデオ信号ＶＳＩＧが入力されたとき、データスライサ機能を実行できる状態になる。
【００８４】
以上説明したように、実施の形態１に従う受信装置２０１において、アクティブモードからスタンバイモードへの移行は、従来の受信装置２０３のようにマイクロプロセッサを使用したソフトウエア処理ではなく、ハードウエアで実行される。
【００８５】
そのため、モード移行時に別の回路からの処理要求等によって多重割込みが生じても、受信装置のモード移行時間は影響を受けない。
【００８６】
したがって、本実施の形態１に従う受信装置２０１は、モード移行時間の短縮化を図ることができ、その結果、装置全体での低消費電力化、すなわち内蔵電池の長寿命化を実現できる。
【００８７】
［実施の形態２］
図３は、本発明の実施の形態２に従うデータスライサ機能を有する受信装置２０２の構成図である。
【００８８】
図３を参照して、実施の形態２に従う受信装置２０２は、実施の形態１に従う受信装置２０１と比較して、セレクタ１９に代えてセレクタ１９ａを含む点と、セレクタ１９ａに同期分離回路３から垂直同期信号Ｖｓｙｎｃに代えて、水平同期信号Ｈｓｙｎｃが入力されている点と、セレクタ１９ａに水平線カウンタ５からデータスライサ割り込み要求信号ＩＮＴＳがさらに入力されている点とが異なる。それ以外の構成は、図１に示した受信装置２０１と同じであるので詳細な説明は繰り返さない。
【００８９】
セレクタ１９ａは、水平走査線カウンタ５から入力されているデータスライサ割り込み要求信号ＩＮＴＳがＬであり、かつ同期分離回路３から垂直同期信号よりもはるかに周期の短い水平同期信号Ｈｓｙｎｃが入力されている期間のみＡ／Ｄ回路１へ電源電圧降下信号ＶＤＯＷをＡ／Ｄ回路１へ出力する。当該期間以外は、ビデオ信号ＶＳＩＧをＡ／Ｄ回路１へ出力する。
【００９０】
アクティブモード時における、テレテキストデータが重畳されたビデオ信号ＶＳＩＧからテレテキストデータを取得するときの受信装置２０２の動作は、従来の受信装置２０３と同様な動作をするので、詳細な説明は繰り返さない。
【００９１】
次に、図３と図４を用いて、アクティブモードからスタンバイモードへ移行時のデータスライサ機能を有する受信装置２０２の動作の一例を説明する。受信装置２０１は、供給される電源電圧が４Ｖ以下になったとき、スタンバイモードに移行するとする。なお、基準データ記憶レジスタには、初期設定で、「２０５」が記憶されているとする。
【００９２】
電圧降下回路１８は、電源電圧Ｖｃｃが５Ｖである場合、電源電圧Ｖｃｃを所定電圧（一例として１Ｖ）降下させ４Ｖの電位を有する電源電圧降下信号ＶＤＯＷをセレクタ１９ａに出力する。
【００９３】
一方、ビデオ信号ＶＳＩＧは、セレクタ１９ａおよび同期分離回路３に入力される。同期分離回路３にビデオ信号ＶＳＩＧが入力されると、垂直同期信号と水平同期信号Ｈｓｙｎｃに分離される。そのうち、水平同期信号Ｈｓｙｎｃのみがセレクタ１９ａおよび水平走査線カウンタ５に出力される。
【００９４】
水平走査線カウンタ５は、文字信号重畳可能期間（図４の期間Ｔ２）以外において、データスライサ割り込み要求信号ＩＮＴＳをＬに設定する。
【００９５】
セレクタ１９ａは、水平走査線カウンタ５から入力されているデータスライサ割り込み要求信号ＩＮＴＳがＬであり、すなわち、文字重畳可能期間以外で、かつ同期分離回路３から水平同期信号Ｈｓｙｎｃが入力されている期間（図４の時刻ｔ１と時刻ｔ３との間のＴ４）のみＡ／Ｄ回路１へ電源電圧降下信号ＶＤＯＷをＡ／Ｄ回路１へ出力する。
【００９６】
電源電圧Ｖｃｃが４Ｖ以下になるとき（図４の時刻ｔ２）、受信装置２０２は、スタンバイモードからアクティブモードへ移行する。この時の動作は、実施の形態１と同様なので、詳細な説明は繰り返さない。
【００９７】
また、スタンバイモードからへアクティブモード移行時のデータスライサ機能を有する受信装置２０２の動作は、実施の形態１と同様なので、詳細な説明は繰り返さない。
【００９８】
以上説明したように、実施の形態２に従う受信装置２０２においては、垂直同期信号よりもはるかに周期の短い水平同期信号の水平帰線期間で電源電圧Ｖｃｃをモニタするので、実施の形態１よりもモードの移行時間が短縮できる。したがって、実施の形態１と比較して、受信装置のさらなる低消費電力化および内蔵電池のさらなる長寿命化を図ることができる。
【００９９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１００】
【発明の効果】
請求項１〜３，５，７に記載の受信装置は、動作モードから待機モードへの移行をマイクロプロセッサを使用するソフトウエア処理ではなく、ハードウエアで行なう。その結果、モードの移行時間を短縮することができ、受信装置の低消費電力化、すなわち、内蔵電池の長寿命化を図ることができる。
【０１０１】
請求項４に記載の受信装置は、請求項１に記載の受信装置の奏する効果に加えて、電源電圧を所定電圧降下させるための電圧降下部をさらに備え、電圧降下部を通過した電源電圧を電源電圧の供給を受けて動作する信号変換回路でＡ／Ｄ変換する構成としているので、信号変換回路の出力信号（デジタルデータ）によって、電源電圧の降下を検知することができる。
【０１０２】
請求項６に記載の受信装置は、請求項１に記載の受信装置の奏する効果に加えて、さらにモード移行時間を短縮することができ、受信装置のさらなる低消費電力化、すなわち、内蔵電池のさらなる長寿命化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の受信装置の構成図である。
【図２】本発明の実施の形態１の動作を説明するための動作波形図である。
【図３】本発明の実施の形態２の受信装置の構成図である。
【図４】本発明の実施の形態２の動作を説明するための動作波形図である。
【図５】従来の受信装置の構成図である。
【図６】従来の受信装置の動作を説明するための動作波形図である。
【図７】従来の受信装置の動作を説明するための動作波形図である。
【符号の説明】
１　Ａ／Ｄ回路、２　演算回路、３　同期分離回路、４　クロック発生回路、５　水平走査線カウンタ、６　タイミング制御回路、７　アドレス制御回路、８アドレスバス、９　データバス、１０　スライサ制御レジスタ、１１　コードデータ比較回路、１２　データシフト回路、１３　メモリ、１４　クロック制御レジスタ、１５，１９，１９ａ　セレクタ、１６　メインクロック発信回路、１７　サブクロック発信回路、１８　電圧降下回路、２３　割り込み要求信号発生回路、２４　割り込み制御回路、４０　マイクロプロセッサ、４１，４２，４３，４４　テレテキストデータ、５１　電源電圧検出回路、６０，６１　レジスタ設定回路、１０１　データスライサ回路、２０１，２０２，２０３　受信装置。
【図１】
2004088704.tif 000003
【図２】
2004088704.tif 000004
【図３】
2004088704.tif 000005
【図４】
2004088704.tif 000006
【図５】
2004088704.tif 000007
【図６】
2004088704.tif 000008
【図７】
2004088704.tif 000009