(57)【要約】【課題】ドライバＩＣに供給されるクロック、データのタイミングずれを防止する。【解決手段】ドライバ１０１１は、コントローラ１０３から出力された、クロック、データを、入力端子を介して受け取り、受け取ったデータをデューティ比５０％に調整したクロックでラッチし、このラッチされたデータをさらにデューティ比調整後のクロックを（π／２）遅延した遅延クロックに同期させてラッチたデータと、上記デューティ比５０％のクロックとを位相調整後の信号として出力する位相調整回路２０１を備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
入力されるクロックとデータとに基づいて表示装置を駆動するドライバ内に位相調整回路を備えた表示装置駆動回路であって、前記位相調整回路は、入力された前記クロックのデューティを調整し第１のクロックとして出力する第１の同期遅延回路と、前記調整されたクロックを予め定められた遅延量だけ遅延して第２のクロックとして出力する第２の同期遅延回路と、前記第１のクロックに応答して前記データを保持・出力する第１の保持回路と、前記第２のクロックに応答して前記第１の保持回路から出力されたデータを保持・出力する第２の保持回路とを備えることを特徴とする表示装置駆動回路。
【請求項２】
前記位相調整回路は、前記第１のクロックに応答してスタートパルスを保持・出力する第３の保持回路と、前記第１のクロックの反転信号に応答して前記第３の保持回路から出力されたスタートパルスを保持・出力する第４の保持回路とを備えることを特徴とする請求項１記載の表示装置駆動回路。
【請求項３】
前記ドライバは、前記位相調整回路から出力されたデータ及び前記第１のクロック信号に応答して動作するデータラッチ回路をさらに備えることを特徴とする請求項１記載の表示装置駆動回路。
【請求項４】
前記第１の同期遅延回路は、前記入力されたクロックのデューティ比を５０％にして出力することを特徴とする請求項１記載の表示装置駆動回路。
【請求項５】
前記第２の同期遅延回路は、前記第１のクロックをπ／２遅延させて出力することを特徴とする請求項２記載の表示装置駆動回路。
【請求項６】
前記データラッチ回路は、前記第１のクロックの立ち上がりエッジ及び立ち下がりエッジでデータを取り込むことを特徴とする請求項５記載の表示装置駆動回路。
【請求項７】
前記データラッチ回路に、前記第１のクロックの前記立ち上がりでラッチされたデータ及び前記立ち下がりでラッチされたデータを、交互に出力するセレクト回路を備えることを特徴とする請求項６記載の表示装置駆動回路。
【請求項８】
入力されるクロックとデータとに基づいて表示装置を駆動する複数のドライバを備えた表示装置駆動回路であって、前記複数のドライバは、入力されたクロックのデューティ比を調整して第１のクロックとして出力する第１の同期遅延回路及び前記第１のクロックを予め定められた遅延量で遅延して第１の遅延クロックとして出力する第２の同期遅延回路を含み、前記第１のクロック及び第１の遅延クロックに基づいて入力されたデータを保持・出力する第１の位相調整回路と、前記第１のクロックに応答して前記保持・出力されたデータを保持するラッチ回路と、前記第１のクロックのデューティ比を再調整して第２のクロックとして次段のドライバに供給する第３の同期遅延回路及び前記第２のクロックをあらかじめ定められた遅延量で遅延して第２の遅延クロックを出力する第４の同期遅延回路とを含み、前記第２のクロック及び第２の遅延クロックに基づいて入力されたデータを保持し前記次段のドライバに出力する第２の位相調整回路とを備えることを特徴とする表示装置駆動回路。
【請求項９】
前記第１のクロックに応答してスタートパルスをラッチするラッチ回路を備えることを特徴とする請求項８記載の表示駆動回路。
【請求項１０】
前記第１のクロック及び前記第１の遅延クロックに応答して入力されたデータをラッチし出力する第１のラッチ回路を備えることを特徴とする請求項８記載の表示装置駆動回路。
【請求項１１】
前記第２のクロック及び前記第２の遅延クロックに応答して入力されたデータをラッチし出力する第２のラッチ回路を備えることを特徴とする請求項１０記載の表示装置駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置駆動回路に関し、特にカスケード接続された複数のドライバＣを有する表示装置駆動回路に関する。
【０００２】
【従来の技術】
近年、表示パネルが大型化し、カスケード接続された複数のドライバＩＣによって表示装置を駆動する表示装置駆動回路が注目されている。
【０００３】
このような、ドライバＩＣは、従来技術として図７に示すようなものが一般的に知られている。（例えば、特許文献１参照）
図７に示されるドライバＩＣ７０１は、位相調整回路７０２、データラッチ回路７０３、階調選択回路７０４、出力回路７０５から構成される。
【０００４】
位相調整回路７０２は、図示しないＬＣＤコントローラから供給される表示データ、クロックを受け取り位相調整をした後、次段のドライバＩＣへデータを伝達すると共に、データラッチ回路７０３にデータを伝達する。このデータラッチ回路７０３でラッチされたデータに基づいて、階調選択回路７０４が出力回路７０５を制御し、出力回路７０５によって、図示しない液晶表示パネルを駆動する。
【０００５】
上記の位相調整回路７０２は、図８に示すように、フリップフロップ回路８０１、（π／２）位相差のクロック信号を生成するＰＬＬ回路（またはＤＬＬ回路）８０２、フリップフロップ回路８０３とから構成され、フリップフロップ回路８０１に供給されたデータを、クロック信号で切り直した後、フリップフロップ回路８０３に供給されたデータを（π／２）ずらしたクロック信号にてラッチし、データとクロックとの間の位相ずれを調整している。
【０００６】
【特許文献１】
特開２００１−３２４９６７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来技術に示したドライバＩＣでは、入力されてくるデータとクロック信号との間の位相調整は行なっているものの、出力されるデータとクロック信号との間の位相調整は行なわれていない。したがって、クロックの周波数が高くなってくると、マージンが少なくなり、ドライバＩＣから次段のドライバＩＣへ伝達されるデータとクロック信号との間の位相ずれが大きな問題となる。また、データのデューティ比に対しても、何ら制御が行われていないため、デューティ比が変化することによってデータが正確にラッチされないという問題も起こる。さらに、スタート信号と、データ及びクロック信号との間の位相調整が行われていないため、スタート信号に応答してデータを取り込む場合、正確なデータが取りこまれないという問題も起る。
【０００８】
したがって、本発明は、データのデューティ比を保持しつつ、次段へ伝達されるスタートパルス、データ、クロックの位相調整を行なうドライバＩＣを備える表示装置駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の表示装置駆動回路は、入力されるクロックとデータとに基づいて表示装置を駆動するドライバ内に位相調整回路を備えた表示装置駆動回路であって、前記位相調整回路は、入力された前記クロックのデューティを調整し第１のクロックとして出力する第１の同期遅延回路と、前記調整されたクロックを予め定められた遅延量だけ遅延して第２のクロックとして出力する第２の同期遅延回路と、前記第１のクロックに応答して前記データを保持・出力する第１の保持回路と、前記第２のクロックに応答して前記第１の保持回路から出力されたデータを保持・出力する第２の保持回路とを備えることを特徴とする。
【００１０】
このように、第１の同期遅延回路及び第２の同期遅延回路を備えることにより、クロックのデューティ比の崩れ及びクロックとデータとの位相ずれを抑制することができるため、確実にデータをクロックに同期して取りこむことが可能となる。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
【００１２】
【実施例】
本発明の表示装置駆動回路を含むシステムは、図１に示すように、液晶やプラズマ等の表示パネル１００、表示パネル１００に画素データを供給する表示装置駆動回路（ソースドライバ）１０１、表示パネル１００の水平方向の一走査線に対応した画素のゲートを駆動してソースドライバ１０１からのデータを画素に供給するゲートドライバ１０２、ソースドライバ１０１にスタートパルスＳ、データＤ、クロックＣを供給すると共に、ゲートドライバ１０２に走査水平同期信号等を供給するコントローラ１０３とから構成される。
【００１３】
ソースドライバ１０１は、カスケード接続されたドライバＩＣ１０１１〜２０１ｎにより構成される。ドライバＩＣ１０１１は、コントローラ１０３からのスタートパルスＳ、データＤ、及びクロックＣを受け、ドライバＩＣ１０１２へこれらの信号を伝達し、ドライバ１０１２ＩＣ以降のドライバＩＣは、ドライバＩＣ１０１ｎまで、これらの信号を前段のドライバから受け取り後段のドライバＩＣに供給する。
【００１４】
ドライバＩＣ１０１１は、図２に示すように、コントローラ１０３からのスタートパルスを受けるスタートパルス入力端子、データを受けるデータ入力端子、クロックを受けるクロック入力端子、これら入力端子からスタートパルス、クロック、データを受ける位相調整回路２０１、位相調整されたデータをクロックに同期して取りこむデータラッチ回路２０３、データラッチ回路の出力に応答して階調を選択する階調選択回路２０４、階調選択回路の出力に応答して表示装置１００を駆動する出力回路２０５とを備える。なお、データラッチ回路２０３、階調選択回路２０４、出力回路２０５は、従来と同様のため、詳細な説明を省略する。
【００１５】
ドライバＩＣ１０１１は、さらに、位相調整回路２０１から出力されたデータ、クロック、スタートパルスを次段のドライバＩＣに伝達する前に再度位相調整を行なうための位相調整回路２０２を備えている。
【００１６】
位相調整回路２０１及び２０２は、図３に示すように、同期遅延回路Ａ３０１、同期遅延回路Ｂ３０２、ラッチ回路３０３、３０４、３０５、３０６、３０７、３０８及びセレクト回路３０９から構成される。同期遅延回路Ａ３０１は、入力されたクロック信号のデューティ比を５０％に整形して出力する回路から構成され、同期遅延回路Ａ３０２は、入力されたクロック信号を（π／２）ずらした遅延クロック信号を出力する回路から構成される。
【００１７】
これら回路の動作を、図４のタイミングチャートを使って説明する。位相調整回路２０１には、スタートパルス、クロック信号、当該クロック信号に同期したデータとが入力された場合を考える。なお、入力されたクロック信号のデューティ比は、波形がなまって５０％で無くなっているものとする。
【００１８】
クロック信号、スタートパルス、データが、位相調整回路２０１に供給されると、ラッチ回路３０３は、同期遅延回路Ａ３０１から出力されるデューティ比５０％のクロック信号の立ち上がりエッジによって信号をラッチし、ラッチ回路３０４は、デューティ比５０％のクロック信号の立ち下がりエッジによって信号をラッチするため、ラッチ回路３０４からは、クロックに同期すると共に、クロックの一周期分の長さを有するスタートパルスが出力される。
【００１９】
同様に、ラッチ回路３０５は、デューティ比５０％のクロック信号の立ち上がりエッジによって信号をラッチし、ラッチ回路３０７は、デューティ比５０％のクロック信号を（π／２）ずらした遅延クロック信号の立ち上がりでラッチするため、ラッチ回路３０７からは、同期遅延回路Ａから出力されるクロックの立ち上がりに対して、（π／２）ずれたデータが出力される。ラッチ回路３０６、ラッチ回路３０８は、それぞれデューティ比５０％のクロック信号の立ち下がりエッジおよび、遅延クロック信号の立ち下がりでラッチするため、ラッチ回路３０８からは、同値遅延回路Ａから出力されるクロックの立ち下がりに対して（π／２）ずれたデータが出力される。このようにして、図４に示すように位相調整回路の内部ではデューティ比５０％のクロック信号及びこのクロック信号を（π／２）だけ遅延した遅延クロック信号（π／２クロック）が生成される。
【００２０】
なお、セレクト回路３０９は、ＮＡＮＤゲート３０９１、３０９３、３０９４及びインバータ３０９２から構成され、ラッチ回路３０７及び３０８から出力されるデータを同期遅延回路Ｂからの遅延クロック信号のローレベル及びハイレベルに対応して選択出力する。
【００２１】
したがって、図４に示すように位相調整回路からは、デューティ比５０％のクロック信号と、このクロック信号に対して（π／２）ずれたデータとが出力される。そのため、このクロック信号及びデータを受け取るデータラッチ回路２０３は、例えば、データＤ１の中心にあるクロックの立ち上がり（データＤ１に対してπ／２ずれている）に応答して確実にデータを取り込むことが、またデータＤ２の中心にあるクロックの立ち下がり（データＤ２に対してπ／２ずれている）に応答して確実にデータを取り込むことができる。
【００２２】
このように、デューティ比５０％のクロックを生成する同期遅延回路Ａ３０１及びクロックを（π／２）遅延させる同期遅延回路Ｂ３０２を用いることによりドライバＩＣ内において確実にデータをラッチすることが可能となる。
【００２３】
更に、ドライバＩＣ内の入力端子近傍に設けられた位相調整回路２０１から出力されたデータ、クロック、スタートパルスは、ドライバＩＣから次段のドライバＩＣに対して出力されるまでの間に位相及びデューティ比がずれてしまうことがあるため、ドライバＩＣの出力端子近傍にも位相調整回路２０１と同様の構成の位相調整回路２０２を設けることによって位相を調整することにより、次段のドライバＩＣに伝達される信号の精度を更に向上させることができる。
【００２４】
なお、位相調整回路の内部で使用される同期遅延回路Ａとしては、特開平８−２３７０９１に示されるように、バッファ５０１、遅延回路列及び倍速遅延回路列から構成される回路５０２、バッファ５０１及び倍速遅延回路列からの出力を合成する合成回路５０３、及びバッファ５０４とから構成することによって、入力されたクロックと同位相かつデューティ比５０％のクロック信号を短時間で供給することができる。同様に、位相調整回路の内部で使用される同期遅延回路Ｂを、特開平８−２３７０９１に示されるように、遅延回路列及び倍速遅延回路列から構成される回路６０２及び６０４、バッファ６０１、インバータ６０３、合成回路６０５、バッファ６０６から構成することによって、入力されたクロックと（π／２）位相のずれた遅延クロック信号を短時間で供給することができる。
【００２５】
また、本発明のドライバＩＣは、前段のドライバＩＣまたはコントローラから出力されるデータ、クロック、スタートパルスが入力される各入力端子と、次段のドライバＩＣへデータ、クロック、スタートパルスを伝達する各出力端子とを備え、さらに、入力端子近傍に配置された入力用の位相調整回路と出力端子近傍に配置された出力用の位相調整回路とを備えることにより、各信号間の位相ずれを抑制することが可能となっている。
【００２６】
さらに、入力端子と出力端子とは、図２に示すように、ドライバＩＣの対向する２辺に設けられていることが好ましい。その理由は、ドライバＩＣ内で、データ、クロック、スタートパルスを伝達する経路が略同一になり、位相ずれを起こしにくくなるからである。
【００２７】
【発明の効果】
このように、本発明では、位相調整回路が、入力されたクロック信号からデューティ５０％のクロック信号を生成する同期遅延回路と、入力されたクロック信号から（π／２）遅延した遅延クロック信号を生成する同期遅延回路とを備えることにより、内部回路及び次段のドライバＩＣに伝達される各信号間のタイミングずれを解消することができ、誤ったデータの取り込みを防止することができる。
【図面の簡単な説明】
【図１】本発明の表示装置のシステム図
【図２】本発明の実施例のドライバＩＣのブロック図
【図３】本発明の実施例の位相調整回路の回路図
【図４】本発明の実施例の位相調整回路おける各信号のタイミング図
【図５】本発明の同期遅延回路Ａのブロック図
【図６】本発明の同期遅延回路Ｂのブロック図
【図７】従来のドライバＩＣのブロック図
【図８】従来の位相調整回路の回路図
【符号の説明】
１００  液晶表示パネル
１０１  ソースドライバ
１０１１〜１０１ｎ  ドライバＩＣ
１０２  ゲートドライバ
１０３  ＬＣＤコントローラ
２０１、２０２  位相調整回路
３０１  同期遅延回路Ａ
３０２  同期遅延回路Ｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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