(57)【要約】【課題】増幅部の直流バイアスを基準電流源によって定電流バイアスする水晶発振回路は、素子の製造ばらつきなどが原因となって、設計値どおりに定電流バイアスすることが困難となり、製造歩留まりを低下させている。【解決手段】本発明の水晶発振回路は、増幅部を定電流バイアスする基準電流源の基準抵抗を複数個設け、実際にバイアス電流を測定後、使用する基準抵抗を選択することにより合成基準抵抗値を調整して、バイアス電流を許容範囲内に収めることができ、その結果、製造歩留まりを向上させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
発振容量と水晶振動子とからなる共振部と、これを励振する増幅部と、基準電流源とを備え、基準電流源が発生する基準電流に応じて前記増幅部を構成するＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴを定電流バイアスするとともに、他方のＭＯＳＦＥＴを自己バイアスさせ、発振振幅を両ＭＯＳＦＥＴに交流的に入力して発振を維持する水晶発振回路において、
前記基準電流源は、基準電流発生手段と、複数の基準抵抗と、基準抵抗の接続操作を行う基準抵抗切替手段と、使用する基準抵抗を選択する基準抵抗選択手段と、基準抵抗の選択内容を記憶する基準抵抗決定手段とからなり、基準抵抗を任意に選択することによって、増幅部を構成するＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴに流す電流を調整可能にしたことを特徴とする水晶発振回路。
【請求項２】
請求項１に記載の水晶発振回路において、
基準抵抗は直列に接続した複数の抵抗からなることを特徴とする水晶発振回路。
【請求項３】
請求項１に記載の水晶発振回路において、
基準抵抗切替手段は一つ以上のスイッチ素子を有することを特徴とする水晶発振回路。
【請求項４】
請求項１に記載の水晶発振回路において、
基準抵抗選択手段はデコーダ回路であることを特徴とする水晶発振回路。
【請求項５】
請求項１に記載の水晶発振回路のバイアス電流設定方法であって、
シリコンウェハの形態で行う電気的特性の検査時に、前記増幅部を構成するＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴに流れる電流を測定し、その結果に応じて使用する基準抵抗を選択して合成基準抵抗値を決定することにより、前記の電流を所定の範囲に収めることを特徴とする水晶発振回路のバイアス電流設定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、水晶振動子と発振容量とを含む共振部を、相補型電界効果型トランジスタによって構成した増幅部で励振する水晶発振回路に関する。
【０００２】
【従来の技術】
水晶発振回路における従来技術として、特に低消費電力駆動に適した水晶発振回路の構成と動作について図６を用いて説明する。図６に示すように、水晶発振回路８は、基準電流源５１と共振部１０と増幅部２０とからなる発振回路３０で構成されている。これらは、いずれも電池などを電源として動作する。
【０００３】
インバータの入出力間に高抵抗を接続し、共振部と組み合わせた一般的な水晶発振回路は、直流バイアス点が電源電圧の１／２に自動的に決まるため、電源電圧は、インバータを構成するトランジスタの閾値電圧の約２倍程度を必要とし、低電圧で駆動するには限界がある。
【０００４】
これに対して、図６に示す水晶発振回路８は、電源電圧に関係なく基準電流源５１によって独立に直流バイアス点が決定でき、インバータのもつ閾値電圧近傍で動作させることができて、低電圧駆動に適した構成である。
次に、各々の回路ブロックを詳細に説明する。
【０００５】
まず、始めに基準電流源５１の構成について説明する。基準電流源５１は、基準抵抗４２と基準電流発生手段５２からなり、基準電流発生手段５２は、第１のカラム４９と第２のカラム５０で構成している。第１のカラム４９は、第１のＰＭＯＳＦＥＴ（４５）と第１のＮＭＯＳＦＥＴ（４６）で構成し、第２のカラム５０は、第２のＰＭＯＳＦＥＴ（４７）と第２のＮＭＯＳＦＥＴ（４８）で構成している。
【０００６】
第１のカラム４９と第２のカラム５０は、第１のＰＭＯＳＦＥＴ（４５）と第２のＰＭＯＳＦＥＴ（４７）のゲート同士を接続し、第１のＮＭＯＳＦＥＴ（４６）と第２のＮＭＯＳＦＥＴ（４８）のゲート同士を接続している。第２のＰＭＯＳＦＥＴ４７のゲートとドレインを接続し、第１のＮＭＯＳＦＥＴ（４６）のゲートとドレインを接続している。
【０００７】
第１のＰＭＯＳＦＥＴ（４５）のソースは、基準抵抗４２と接続点４４ａで接続し、第２のＰＭＯＳＦＥＴ（４７）のソースは基準電位９１に接続している。第１のＮＭＯＳＦＥＴ（４６）のソースと第２のＮＭＯＳＦＥＴ（４８）のソースは、電源電圧９３に接続する。これは、一般的に知られたバンドギャップリファレンス型の定電圧回路で、基準抵抗４２によって出力端子５０ａの電圧が定まる。
【０００８】
次に、発振回路３０について説明する。発振回路３０は、共振部１０と増幅部２０から構成されている。共振部１０は、第１の発振容量１１と第２の発振容量１２と水晶振動子１３から構成されている。この共振部１０は、例えば時計回路に応用する場合は共振周波数が３２．７６８ｋＨｚになるように調整してあり、水晶振動子１３の振幅を増幅部２０によって増幅し、共振部１０に正帰還をかけることによって機械振動の減衰量を補償して発振が継続する。
【０００９】
第１の発振容量１１は、基準電位９１と増幅部２０の入力端子２３ａ間に接続され、第２の発振容量１２は基準電位９１と増幅部２０の出力端子２３ｂ間に接続されている。水晶振動子１３は、増幅部２０の入力端子２３ａと出力端子２３ｂ間に接続されている。
【００１０】
増幅部２０は、入力信号に対して相補的に動作する増幅用ＰＭＯＳＦＥＴ（２１）と増幅用ＮＭＯＳＦＥＴ（２２）と第１の高抵抗２４と第２の高抵抗２５と第１の結合容量２６と第２の結合容量２７から構成している。
【００１１】
第１の高抵抗２４と第２の高抵抗２５は、発振回路３０の交流信号が基準電流源５１にフィードバックしないように抵抗の温度係数と製造ばらつきを考慮し、数百ＭΩの抵抗値とする。
【００１２】
第１の結合容量２６と第２の結合容量２７は、発振回路３０で生成する交流成分を増幅用ＰＭＯＳＦＥＴ（２１）と増幅用ＮＭＯＳＦＥＴ（２２）のゲートに伝達させるためのもので、ゲート容量との分圧比を考慮し、これらのＭＯＳＦＥＴのゲート容量に対して１０倍以上の容量値に設定する。例えば、ゲート容量を１ｐＦとすれば、結合容量２６、２７は１０ｐＦ程度の設定値とする。
【００１３】
第１の結合容量２６と第２の結合容量２７の一方の端子は、増幅部２０の入力端子２３ａに接続し、第１の結合容量２６の他方の端子は、増幅用ＰＭＯＳＦＥＴ（２１）のゲートに接続し、第２の結合容量２７の他方の端子は、増幅用ＮＭＯＳＦＥＴ（２２）のゲートに接続されている。この第１の結合容量２６と第２の結合容量２７により、湿度などが原因で入力端子２３ａに漏れ電流が流れる場合に起こる直流バイアス点の変動を小さくすることができる。
【００１４】
第１の高抵抗２４は、基準電流源５１の出力端子５０ａと増幅用ＰＭＯＳＦＥＴ（２１）のゲートとの間に接続し、第２の高抵抗２５は、増幅部２０の出力端子２３ｂと増幅用ＮＭＯＳＦＥＴ（２２）のゲートとの間に接続する。これによって、増幅用ＰＭＯＳＦＥＴ（２１）は、第１の高抵抗２４を介して基準電流源５１によって定電流バイアスされ、増幅用ＮＭＯＳＦＥＴ（２２）は、第２の高抵抗２５で直流的に電圧負帰還を与えることで、増幅用ＰＭＯＳＦＥＴ（２１）でバイアスされた結果に応じて自己バイアスされる。
【００１５】
次に、図６の水晶発振回路の動作について詳細に説明する。この水晶発振回路の構成では、電源電圧に依存することなく基準電流源５１によって増幅部２０の直流バイアス点を決定することができる。増幅部２０を構成する増幅用ＰＭＯＳＦＥＴ（２１）を基準電流源５１によって、閾値電圧近傍に直流バイアスすると、ドレイン電流が指数関数的に増加する領域で動作する。ここで、基準電位９１を０Ｖ、電源電圧９３を負電圧とする。
【００１６】
増幅用ＰＭＯＳＦＥＴ（２１）の閾値電圧を−０．５Ｖ、増幅用ＮＭＯＳＦＥＴ（２２）の閾値電圧を０．５Ｖとし、基準電流源５１によって増幅用ＰＭＯＳＦＥＴ（２１）を閾値電圧近傍にバイアスすると、この発振回路３０は、電源電圧９３が−０．５Ｖでも動作することが可能である。
【００１７】
このように、ゲート電圧が閾値電圧以下である指数関数領域でのＭＯＳＦＥＴの増幅率は、バイポーラトランジスタの電流増幅率と同様にドレイン電流に比例して増加する。つまり、バイアス電流が増減することによって発振回路の特性が変わることを意味している。
【００１８】
上に説明したような定電流バイアスによる発振回路３０に関するものとして下記の特許文献１があり、また基準電流源５１に類するものとして特許文献２がある。
【００１９】
【特許文献１】
特開昭５７−１８７６８４号公報  （第６−７頁、第８図Ａ）
【特許文献２】
特開昭５３−３８２４９号公報  （第２頁、第６図−第９図）
【００２０】
【発明が解決しようとする課題】
従来例で示す発振回路３０の増幅部に流れるバイアス電流は、回路計算上は、基準電流源５１を構成する第１のＰＭＯＳＦＥＴのチャネルの幅／長さ（Ｗ／Ｌ）と増幅部のＰＭＯＳＦＥＴのＷ／Ｌの比、および第１のカラムに流れる電流によって決定される。しかしながら、実際には、プロセスの加工精度によるＭＯＳＦＥＴ特性のずれや、基準抵抗のプロセス変動に起因する基準電流源５１に流れる電流誤差が原因で、必ずしも回路計算通りの電流値にならず、ある範囲でばらつきが生じる。このばらつきが、最終的な製造歩留まりを低下させる原因となる。
【００２１】
本発明の目的は、増幅部の直流バイアス点を基準電流源によって設定する水晶発振回路において、プロセス変動に起因する基準電流源の電流変動を調整可能とすることによって、発振回路に流すバイアス電流を適正値に調整し、製造歩留まりを向上させ、安定性に優れた水晶発振回路を提供するものである。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の水晶発振回路は、以下に述べる構成を採用する。
【００２３】
本発明の水晶発振回路は、発振容量と水晶振動子とからなる共振部と、これを励振する増幅部と、基準電流源とを備え、基準電流源が発生する基準電流に応じて前記増幅部を構成するＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴを定電流バイアスするとともに、他方のＭＯＳＦＥＴを自己バイアスさせ、発振振幅を増幅部の両ＭＯＳＦＥＴに交流的に入力し共振部に正帰還して発振を維持する水晶発振回路において、前記基準電流源を、基準抵抗切替手段と基準抵抗選択手段と基準抵抗決定手段と複数の基準抵抗と基準電流発生手段で構成し、使用する基準抵抗を任意に選択することによって、増幅部を構成するＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴに流す電流を調整可能にする。
【００２４】
そして、バイアス電流を一定範囲内に抑えるために、シリコンウェハの形態で行う電気的特性の検査時に、増幅部を構成するＣＭＯＳＦＥＴの一方のＭＯＳＦＥＴに流れる電流を測定し、その結果に応じて基準抵抗のどれを使用するかを決定してこれを基準抵抗決定手段に記憶する。そして決定内容に基づいて基準抵抗選択手段から選択信号を出力し、基準抵抗切替手段により基準抵抗の合成を行って、電流値が所定の範囲に入るようにする。
【００２５】
その結果、プロセスの加工精度に起因するＭＯＳＦＥＴ特性のずれや、プロセスにおける基準抵抗のばらつきに起因する基準電流源の電流誤差によるバイアス電流のずれを電気的特性の検査時に調整し、製造歩留まりの向上を実現する。
【００２６】
【発明の実施の形態】
以下、図面を用いて本発明の最適な実施形態における水晶発振回路の構成について説明する。
【００２７】
まず、始めに本発明の水晶発振回路の基本構成を、図１に示すブロック図を用いて説明する。水晶発振回路８は、基準抵抗切替手段１、基準抵抗選択手段２、基準抵抗決定手段３、複数の基準抵抗、それに第１のカラム４９と第２のカラム５０からなる基準電流発生手段５２とからなる基準電流源５１と、共振部１０と増幅部２０からなる発振回路３０とで構成している。これらは、いずれも電池などを電源として動作する。発振回路３０は、従来例と同じ構成なので詳細な説明は省略する。
【００２８】
次に、本発明のポイントである基準電流源５１の構成について説明する。プロセス変動などに起因するバイアス電流のばらつきは、発振回路３０の特性を左右するが、本発明の特徴は、これを一定範囲内に調整するために基準電流源５１に複数の基準抵抗を設け、シリコンウェハの形態で行う電気的特性の検査時に、増幅部２０に流れるバイアス電流を一度測定し、その電流値が設定範囲外になった時に、複数の基準抵抗の組み合わせを外部信号により変更することによって、回路設計時のバイアス電流値に収束させることができる点にある。これを実現するために、基準電流源５１を基準抵抗切替手段１と、基準抵抗選択手段２と、基準抵抗決定手段３と、複数の基準抵抗で構成する。
【００２９】
次に、具体的な構成の最も簡単な場合である１ビット切替のものを、第１の実施形態として図２を用いて説明する。発振回路３０については前述の通りであり、説明を省略する。図２の基準電流源５１では、第１の基準抵抗１１１と第２の基準抵抗１１２の２本の基準抵抗を直列に接続し、その２本の基準抵抗の接続点１２ａに基準抵抗切替手段１のスイッチ素子であるＰＭＯＳＦＥＴ（２０１）のドレイン電極を接続し、ソース電極を基準電位９１に接続する。そしてゲート電極を基準抵抗選択手段２を構成するインバータ２０２の出力端に接続し、インバータ２０２の出力に応じてＰＭＯＳＦＥＴ（２０１）をオンオフさせることによって、第１の基準抵抗１１１のみを使うか、または第１の基準抵抗１１１と第２の基準抵抗１１２の合成抵抗を使うかを選択できる。
【００３０】
例えば、第１の基準抵抗１１１を５ＭΩ、第２の基準抵抗１１２を０．５ＭΩとすると、インバータ２０２の入力がハイレベルの時、ＰＭＯＳＦＥＴ（２０１）はオンとなり第１の基準抵抗１１１の５ＭΩで決まる電流が基準電流発生手段５２に流れる。そして、基準電流発生手段５２の第２のカラム５０に流れる電流と第２のＰＭＯＳＦＥＴ（４７）のＷ／Ｌと、発振回路３０の増幅部２０を構成する増幅用ＰＭＯＳＦＥＴ（２１）のＷ／Ｌの比によって決定するバイアス電流が増幅部２０に流れる。
【００３１】
さらに、インバータ２０２の入力をローレベルにすると、ＰＭＯＳＦＥＴ（２０１）はオフとなり、抵抗がほぼ無限大となるＰＭＯＳＦＥＴ（２０１）と第２の基準抵抗１１２との並列合成抵抗と第１の基準抵抗１１１との直列合成抵抗で電流値が決定され、それに応じたバイアス電流が発振回路３０の増幅部２０に流れる。
【００３２】
この例では、インバータ２０２の入力がハイレベルの時は、合成基準抵抗値は５ＭΩになり、インバータ２０２の入力がローレベルの時は、合成基準抵抗値が５．５ＭΩとなる。つまり、インバータ２０２の入力がハイレベルの時を初期状態とすると、インバータ２０２の入力をローレベルにすることによって、基準電流源５１に流れる電流は−１０％変化する。それによって、発振回路３０の増幅部２０に流れるバイアス電流も−１０％変化することになる。
【００３３】
このように、インバータ２０２の入力状態によって、１ビット、つまり２状態のバイアス電流が設定できる。実際に使用する場合には、１ビットの電流値設定では調整幅が狭いので、次に２ビット、つまり４状態の設定ができる例を、第２の実施形態として図３を用いて説明する。
【００３４】
図３の第２の実施形態は、基準電流源５１に２ビットのバイアス電流調整機能を持たせた構成である。基準電流源５１に流れる電流を決定する基準抵抗として、接続点４４ａから順に第１の基準抵抗１１１、第２の基準抵抗１１２、第３の基準抵抗１１３、第４の基準抵抗１１４が直列に接続してある。第１の基準抵抗１１１と第２の基準抵抗１１２との接続点を３４ａ、第２の基準抵抗１１２と第３の基準抵抗１１３との接続点を２８ａ、第３の基準抵抗１１３と第４の基準抵抗１１４との接続点を１２ａとする。また、第４の基準抵抗１１４の他方は接続点１０ａとする。
【００３５】
これらの接続点１０ａ、１２ａ、２８ａ、３４ａには、基準抵抗切替手段１を構成するＰＭＯＳＦＥＴ（１２１）〜（１２４）の片側の電極が接続されており、他方の電極は基準電位９１に接続されている。ＰＭＯＳＦＥＴ（１２１）〜（１２４）はゲート電極に基準抵抗選択手段２からの出力を受けてオン／オフするスイッチ素子である。すなわち、基準抵抗選択手段２の出力状態によってＰＭＯＳＦＥＴ（１２１）〜（１２４）のオン／オフが決定され、どの基準抵抗を使用するかが選択される。
【００３６】
次に、図３における基準抵抗選択手段２について説明する。これは、インバータ２１０とインバータ２２０と４つの２入力型のＮＡＮＤ回路１３１〜１３４で構成されている。４つのＮＡＮＤ回路への入力信号として、インバータ２１０とインバータ２２０の入力信号と出力信号から、信号の組み合わせを４種類作って入力する。
【００３７】
インバータ２１０とインバータ２２０の入力状態とＮＡＮＤ回路の出力状態の組み合わせは、図４に示す表のようになる。表中、１はハイレベル、０はローレベルを示す。このように、基準抵抗選択手段２は入力信号の状態によって異なる出力状態を決めることができ、一般に、このような回路をデコーダ回路と呼ぶ。一つの入力信号に対して、ハイとローの２状態が作られるので、入力端子の数をｎとすると、２のｎ乗の出力状態を作ることができる。入力信号に対してその出力を決めるのはＮＡＮＤ回路であり、２のｎ乗個必要であることが分かる。
【００３８】
前述した図４は、２ビット４段階の基準抵抗切替による状態の一例を示すものである。図３の第１の基準抵抗１１１、第２の基準抵抗１１２、第３の基準抵抗１１３、第４の基準抵抗１１４は、各々５ＭΩ、０．５ＭΩ、０．５ＭΩ、０．５ＭΩとする。このように基準抵抗選択手段２の２つの入力信号状態によって、図４に示すように合成基準抵抗値を変更することができる。
【００３９】
図４の表には、ＮＡＮＤ回路出力状態に基づいて四つの基準抵抗１１１〜１１４の接続、非接続を選択することにより定まる合成基準抵抗値とともに、それによって生じるバイアス電流の変化割合を示してある。
【００４０】
図３のインバータ２１０、２２０の入力が０、０であってＮＡＮＤ回路出力が１、１、１、０となり、第１の基準抵抗１１１のみが接続されて合成基準抵抗が５ＭΩとなる状態を初期状態として、その時のバイアス電流が９ｎＡになるように回路を設計する。
【００４１】
図４に示す設定では、合成基準抵抗を初期状態の値である５．０ＭΩから０．５ＭΩ刻みで６．５ＭΩまで変化させることができる。
この時のバイアス電流は、接続する基準抵抗の増加に対して同じ割合で減少することになる。つまり、合成基準抵抗が初期状態から＋３０％の変化をするので、バイアス電流も初期状態から−３０％まで変化させることができる。
【００４２】
基準抵抗選択手段２の端子数を増加させれば、調整幅が広く取れる、または分解能をあげることができるなどの利点が発生する。このようにこの端子数は、使用する目的に応じて自由に設定できるものである。
【００４３】
一度、設定した基準抵抗値は、何らかの方法で固定的に記憶させなければならないが、例えば、一般的にＬＳＩ製造で用いられるポリシリコンもしくはアルミニウムなどの配線材料でヒューズを作製し、レーザーで配線を断線させる、過電流を流して配線を焼き切るなどの方法や、ワンタイムＲＯＭ（以下、ＯＴＲＯＭと記す）のように電気的に一度だけＲＯＭにデータを書き込むことのできるメモリなどを利用することができる。
【００４４】
次に、本発明における基準抵抗の設定方法について、具体的に説明する。通常、ＬＳＩ製造終了後は、ＩＣテスタと呼ばれる検査機を用いて、ウェハ状態で電気的な特性の検査が行われる。この検査によって、ウェハ上に作られた個々のＩＣチップが良品と不良品に選別される。前述したように、本発明に用いる水晶発振回路は、バイアス電流によってその特性が大きく左右され、このバイアス電流が製造ばらつきなどで規格設定値からはずれたものが不良品と判定されることになる。
【００４５】
図５のグラフは、ウェハに作成された本発明の水晶発振回路を含むＬＳＩについて、実際にバイアス電流をテスタで測定した時の測定値分布を表したものである。測定総数は１０００個で、横軸はバイアス電流、縦軸はそのバイアス電流範囲にあった個数を示す。この時のバイアス電流の設計値は９ｎＡである。
【００４６】
図５に見るように、測定値は、７ｎＡ〜１５ｎＡと幅広くばらついている。仮に、検査規格値を８ｎＡ〜１０ｎＡとすると、その範囲外の値のものはすべて不良品となってしまう。図５の場合では、２５％の不良率が発生することになる。
【００４７】
本例のように検査規格値を８ｎＡ〜１０ｎＡまでとした場合、本発明を用いて基準抵抗の切替によるバイアス電流補正を行うことによって、８ｎＡ〜１２．７ｎＡまでのＬＳＩチップを良品として検査を通過させることができるのである。この場合の不良率は、バイアス電流補正前の２５％から７％まで減少する。
【００４８】
実際のバイアス電流補正は、初期値となるバイアス電流を測定し、検査規格内にその値が収まるように、どの程度の補正を加えるかを判定し、その判定に応じて基準抵抗選択手段２の入力状態を決定する。
【００４９】
基準抵抗決定手段３はその状態を保持するものであって、前述したようにＯＴＲＯＭなどを用いて構成する。ＬＳＩの検査は、チップごとに行われるため、チップごとに上記の作業を繰り返し実施する。
【００５０】
このようにバイアス電流の初期値を測定し、設計値との差を同じ検査機で補正することによって、以前は、不良品としていたチップを良品として生かすことができる。その結果、製造歩留まりが増加し、チップ単価も低くすることができる。
【００５１】
【発明の効果】
以上説明したように、本発明の水晶発振回路では、基準抵抗値を任意に設定することによって、水晶発振回路のバイアス電流が設計値の範囲に入る割合を増すことができ、その結果、高い製造歩留まりを実現することができる。
【図面の簡単な説明】
【図１】本発明の水晶発振回路の基本構成を示す回路図である。
【図２】本発明の水晶発振回路の第１の実施形態を示す回路図である。
【図３】本発明の水晶発振回路の第２の実施形態を示す回路図である。
【図４】本発明の基準電流源の端子入力状態と合成基準抵抗値およびバイアス電流値の変化割合についてまとめた表である。
【図５】従来技術における水晶発振回路の検査結果の一例を示すグラフである。
【図６】従来の水晶発振回路を示す回路図である。
【符号の説明】
１  基準抵抗切替手段
２  基準抵抗選択手段
３  基準抵抗決定手段
１０  共振部
２０  増幅部
３０  発振回路
４２  基準抵抗
５１  基準電流源
５２  基準電流発生手段
９１  基準電位
９３  電源電圧
１１１  第１の基準抵抗
１１２  第２の基準抵抗
１１３  第３の基準抵抗
１１４  第４の基準抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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