(57)【要約】【課題】高速シリアルデータ伝送システムにおける伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現する。【解決手段】差動データ信号が入力する第１のプリドライバー回路６１と、差動データ信号が入力し、制御信号に応じて遅延時間が可変であるプリエンファシス用の遅延回路６０と、遅延回路の出力信号が入力する第２のプリドライバー回路６２と、第１のプリドライバー回路の出力信号と第２のプリドライバー回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力するドライバー回路６３とを具備する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
差動データ信号が入力する第１のプリドライバー回路と、
前記差動データ信号が入力し、制御信号に応じて遅延時間が可変であるプリエンファシス用の可変遅延回路と、
前記可変遅延回路の出力信号が入力する第２のプリドライバー回路と、
前記第１のプリドライバー回路の出力信号と前記第２のプリドライバー回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力するドライバー回路
とを具備することを特徴とする差動データドライバー回路。
【請求項２】
前記プリエンファシス用の可変遅延回路は、
それぞれ差動データ信号が入力し、それぞれの信号遅延量が互いに異なる２個のサブ遅延回路と、前記２個のサブ遅延回路の各出力信号が入力し、それぞれの混合割合を制御信号に応じて制御することによって、２つの入力信号のうちの任意の一方を選択して出力する信号選択機能、もしくは、２つの入力信号を所望の割合で混合して出力する信号混合機能を有する信号選択・混合回路とを有することを特徴とする請求項１記載の差動データドライバー回路。
【請求項３】
前記サブ遅延回路は、差動データ信号がゲートに入力する２個のＭＯＳ　トランジスタのソース結合ノードに定電流回路が接続され、前記２個のＭＯＳ　トランジスタのドレイン側に負荷回路が接続されて構成された差動回路により構成されていることを特徴とする請求項２記載の差動データドライバー回路。
【請求項４】
前記信号選択・混合回路は、
第１の差動データ信号がゲートに入力する２個のＭＯＳ　トランジスタのソース結合ノードに第１の電流回路が接続され、前記２個のＭＯＳ　トランジスタのドレイン側に負荷回路が接続されて構成された第１の差動回路と、
前記第１の差動データ信号に対して時間差を有する第２の差動データ信号がゲートに入力する２個のＭＯＳ　トランジスタのソース結合ノードに第２の電流回路が接続され、前記２個のＭＯＳ　トランジスタのドレイン側に前記負荷回路が共通に接続されることによって出力部が前記第１の差動回路に対して並列接続された第２の差動回路
とにより構成されていることを特徴とする請求項２記載の差動データドライバー回路。
【請求項５】
前記第１の電流回路の電流値と前記第２の電流回路の電流値のいずれか一方または両方を前記制御信号に応じて制御可能であることを特徴とする請求項４記載の差動データドライバー回路。
【請求項６】
前記プリエンファシス用の可変遅延回路の前段側あるいは後段側に挿入された遅延時間が固定の遅延回路をさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の差動データドライバー回路。
【請求項７】
請求項１乃至６のいずれか１項に記載の差動データドライバー回路は高速シリアルデータ伝送システムの送信側の最終段に使用され、
前記制御信号は、前記高速シリアルデータ伝送システムの実使用状態における受信側のアイパターンをモニターした結果によって制御されることを特徴とする差動データドライバー回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速シリアルデータ伝送システムに係り、特に送信側の差動データドライバー回路に関するもので、例えば３．２Ｇｂｐｓ　程度のデータを取り扱うルータや、ＬＳＩチップ間のデータ伝送を行う実装基板などの高速シリアルデータ伝送システムで使用されるものである。
【０００２】
【従来の技術】
高速シリアルデータ伝送システムにおける受信側（Ｒｅｃｅｉｖｅｒ）での差動データ信号のアイパターン（Ｅｙｅ　Ｐａｔｔｅｒｎ）　を確保するために、送信側（Ｔｒａｎｓｍｉｔｔｅｒ）　の差動データドライバー回路にプリエンファシス（Ｐｒｅ−Ｅｍｐｈａｓｉｓ）と呼ばれる技術がよく用いられる。このプリエンファシスとは、データ送信側の半導体装置のパッケージやデータ伝送線路の特性により減衰してしまう信号の周波数成分を、送信側のデータドライバー回路で予め強めることで、受信側での信号振幅を広げ、アイパターンを確保する技術である。
【０００３】
図６は、従来の高速シリアルデータ伝送システムの送信側の差動データドライバー回路の基本構成を示す。
【０００４】
この差動データドライバー回路は、駆動電流値を徐々に大きくするための２個のプリドライバー回路（Ｐｒｅ−Ｄｒｉｖｅｒ）６１，６２　と、遅延回路（Ｄｅｌａｙ）　６０と、大電流で駆動するための最終段のドライバー回路（Ｄｒｉｖｅｒ）６３とから構成される。最終段のドライバー回路６３は、２個のプリドライバー回路６１，６２　の出力信号からプリエンファシス波形信号を生成するために、２つの入力信号の減算を行ってプリエンファシス波形信号を生成する減算回路（Ｓｕｂｔｒａｃｔｉｏｎ）　が用いられている。
【０００５】
図６の差動データドライバー回路において、差動（Ｐｏｓｉｔｉｖｅ，　Ｎｅｇａｔｉｖｅ）　の入力信号（Ｉｎｐｕｔ　）は２つの経路に分けられる。一方の経路は、データをそのまま後段に伝達する第１の経路（Ｍａｉｎ　Ｓｉｇｎａｌ　Ｐａｔｈ）であり、他方の経路は、データを強めるための信号を伝達する第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）である。
【０００６】
第１の経路（Ｍａｉｎ　Ｓｉｇｎａｌ　Ｐａｔｈ）では、データ信号は第１のプリドライバー回路６１によってバッファリングされ、電流値を徐々に大きくしながら最終段のドライバー回路６３に入力される。
【０００７】
第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）では、データ信号は遅延回路６０によって一定時間の遅延が追加された後、第２のプリドライバー回路６２によってバッファリングされてデータを強めるための信号となり、最終段のドライバー回路６３に入力される。つまり、第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）を伝達するデータ信号は、第１の経路（Ｍａｉｎ　Ｓｉｇｎａｌ　Ｐａｔｈ）を伝達するデータ信号に比べて、遅延回路６０による遅延時間分だけ遅れて最終段のドライバー回路６３に入力されることになる。
【０００８】
上記したように２つのプリドライバー回路６１，６２　の出力信号は、最終段のドライバー回路６３に入力され、ここで、２つのデータ信号の減算が行われてプリエンファシス波形を有する差動の出力信号（Ｏｕｔｐｕｔ）となる。
【０００９】
図７は、図６中の減算回路６３の回路例を示す。
【００１０】
図７に示す二入力減算回路は、一方の差動データ信号（Ｍａｉｎ　Ｓｉｇｎａｌ）　を入力とし、定電流源Ｉ１に接続されたＭＯＳ　ソース結合型の第１の差動回路（Ｍａｉｎ　Ｄｒｉｖｅｒ）と、他方の差動データ信号（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ）　を入力とし、定電流源Ｉ２に接続されたＭＯＳ　ソース結合型の第２の差動回路（Ｅｍｐｈａｓｉｓ　Ｄｒｉｖｅｒ）　から構成されている。上記第１の差動回路（Ｍａｉｎ　Ｄｒｉｖｅｒ）　と第２の差動回路（Ｅｍｐｈａｓｉｓ　Ｄｒｉｖｅｒ）　は、負荷抵抗Ｒ１，Ｒ２　を共有させ、各出力の正（Ｐｏｓｉｔｉｖｅ）負（Ｎｅｇａｔｉｖｅ）を逆対応させて接続することにより、電流的に減算した出力信号を生成する。
【００１１】
このように一方のデータ信号（Ｍａｉｎ　Ｓｉｇｎａｌ）　から他方のデータ信号（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ）　を減算することにより、データの”Ｈｉｇｈ”から”Ｌｏｗ”　、または”Ｌｏｗ”　から”Ｈｉｇｈ”への変化点を検出し、伝送線路などによって減衰してしまう信号の周波数成分を強めるようにしている。
【００１２】
図８は、図７に示した二入力減算回路の減算処理によるプリエンファシスの概念を説明するために、その動作例を示す信号波形図である。
【００１３】
図８において、Ｉ１は図７中のＭａｉｎ　Ｓｉｇｎａｌ　用の第１の差動回路（Ｍａｉｎ　Ｄｒｉｖｅｒ）を駆動する電流であり、Ｉ２は図７中のＥｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　用の第２の差動回路（Ｅｍｐｈａｓｉｓ　Ｄｒｉｖｅｒ）　を駆動する電流であり、データの変化点から遅延時間Ｄｅｌａｙ　の期間は、２つの差動回路（Ｍａｉｎ　Ｄｒｉｖｅｒ）　、（Ｅｍｐｈａｓｉｓ　Ｄｒｉｖｅｒ）　の各出力電流が強め合うように動作し、Ｉ１＋Ｉ２　の電流で駆動される。上記とは逆に、データの変化点から遅延時間Ｄｅｌａｙ　を経過した後から次のデータの変化点までの期間は、２つの差動回路（Ｍａｉｎ　Ｄｒｉｖｅｒ）　、（Ｅｍｐｈａｓｉｓ　Ｄｒｉｖｅｒ）　の各出力電流が打ち消し合うように動作し、Ｉ１−Ｉ２　の電流で駆動される。
【００１４】
ここで、第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）を伝達するデータ信号（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ）　に与えられる遅延時間Ｄｅｌａｙ　は、データの変化点を検出するためだけではなく、データをプリエンファシスする期間を決めている。
【００１５】
図９（ａ）および（ｂ）は、それぞれ図６中の遅延回路６０の従来例を示す。
【００１６】
図９（ａ）は、複数のバッファ回路（Ｂｕｆｆｅｒ）もしくは反転回路（Ｉｎｖｅｒｔｅｒ）が縦続接続されてなるバッファライン（Ｂｕｆｆｅｒ　Ｌｉｎｅ）　である。
【００１７】
このバッファラインは、遅延素子（Ｄｅｌａｙ　Ｅｌｅｍｅｎｔ）　としてバッファ回路（Ｂｕｆｆｅｒ）もしくは反転回路を縦続し、その遅延素子による伝播遅延を利用するものであり、遅延素子の段数で遅延時間を設定する。但し、その遅延時間は、使用トランジスタの製造ばらつきや、温度、電源電圧に依存する。
【００１８】
図９（ｂ）は、クロック信号ＣＬＫ　で駆動されるＤ型フリップフロップ回路（Ｄ−ＦＦ）である。
【００１９】
このＤ−ＦＦは、クロック信号ＣＬＫ　として入力信号のデータレート（Ｄａｔａ　Ｒａｔｅ）　と同じ周波数を用いると、クロック信号ＣＬＫ　の周期もしくはその半分の期間だけ信号を保持することによって遅延させるものである。
【００２０】
しかし、図９（ａ）および（ｂ）のどちらの回路にしても、遅延時間Ｄｅｌａｙ　は回路構成に依存するので、設計時点でどれだけ遅延するかが決まる。つまり、データをプリエンファシスする期間は設計時点で固定となる。
【００２１】
しかし、データをプリエンファシスする期間の最適値は、伝送線路の長さ、外部環境など様々な条件に依存する。よって、遅延時間が設計時点で決まってしまう従来の差動データドライバー回路では、最適なプリエンファシス期間を実現することは難しい。
【００２２】
【発明が解決しようとする課題】
上記したように従来の差動データドライバー回路は、データをプリエンファシスする期間が設計時点で決まってしまうので、伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現することが難しいという問題があった。
【００２３】
本発明は上記の問題点を解決すべくなされたもので、高速シリアルデータ伝送システムにおける伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現でき、受信側での信号振幅を広げることが可能になる差動データドライバー回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の差動データドライバー回路は、差動データ信号が入力する第１のプリドライバー回路と、前記差動データ信号が入力し、制御信号に応じて遅延時間が可変であるプリエンファシス用の可変遅延回路と、前記可変遅延回路の出力信号が入力する第２のプリドライバー回路と、前記第１のプリドライバー回路の出力信号と前記第２のプリドライバー回路の出力信号との差信号に相当するプリエンファシス波形を有する駆動電流を出力するドライバー回路とを具備することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る高速シリアルデータ伝送システムの送信側の差動データドライバー回路を示すブロック図である。
【００２７】
この差動データドライバー回路は、図６を参照して前述した従来の差動データドライバー回路と比べて、プリエンファシス用の遅延回路として、遅延時間が固定である基本となるメイン遅延回路（Ｍａｉｎ　Ｄｅｌａｙ）１０と制御信号に応じて遅延時間が可変である付加的な可変遅延回路（Ｖａｒｉａｂｌｅ　Ｄｅｌａｙ）２０が縦続接続されている点が異なり、その他は同じである。
【００２８】
即ち、図１に示す差動データドライバー回路は、駆動電流値を徐々に大きくするための２個のプリドライバー回路（Ｐｒｅ−Ｄｒｉｖｅｒ）６１，６２　と、信号に遅延を付加する遅延回路（Ｄｅｌａｙ）　６０と、大電流で駆動するための出力段ドライバー回路（Ｄｒｉｖｅｒ）６３とから構成される。最終段のドライバー回路６３は、２個のプリドライバー回路６１，６２　の出力信号からプリエンファシス波形信号を生成するために、図７を参照して前述したように、２つの入力信号の減算を行ってプリエンファシス波形信号を生成する減算回路（Ｓｕｂｔｒａｃｔｉｏｎ）　が用いられている。
【００２９】
図１の差動データドライバー回路において、差動（Ｐｏｓｉｔｉｖｅ，　Ｎｅｇａｔｉｖｅ）　の入力信号（Ｉｎｐｕｔ　）は２つの経路に分けられる。一方の経路は、データをそのまま後段に伝達する第１の経路（Ｍａｉｎ　Ｓｉｇｎａｌ　Ｐａｔｈ）であり、他方の経路は、データを強めるための信号を伝達する第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）である。
【００３０】
第１の経路（Ｍａｉｎ　Ｓｉｇｎａｌ　Ｐａｔｈ）では、データ信号は第１のプリドライバー回路６１によってバッファリングされ、電流値を徐々に大きくしながら最終段のドライバー回路６３に入力される。
【００３１】
第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）では、データ信号は遅延量が可変の遅延回路６０によって所望の遅延が追加された後、第２のプリドライバー回路６２によってバッファリングされてデータを強めるための信号となり、最終段のドライバー回路６３に入力される。つまり、第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）を伝達するデータ信号は、第１の経路（Ｍａｉｎ　Ｓｉｇｎａｌ　Ｐａｔｈ）を伝達するデータ信号に比べて、遅延回路６０による遅延時間分だけ遅れて最終段のドライバー回路６３に入力されることになる。
【００３２】
上記したように２つのプリドライバー回路６１，６２　の出力信号は、最終段のドライバー回路６３に入力され、ここで、２つのデータ信号の減算が行われてプリエンファシス波形を有する差動の出力信号（Ｏｕｔｐｕｔ）となる。
【００３３】
したがって、図１の差動データドライバー回路においては、第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）は、可変遅延回路（Ｖａｒｉａｂｌｅ　Ｄｅｌａｙ）２０が挿入されており、データ信号に最適な遅延を付与できるので、最適なプリエンファシス期間を実現することが可能になる。
【００３４】
図２は、図１中のメイン遅延回路１０と可変遅延回路２０の一例を示す。
【００３５】
メイン遅延回路（Ｍａｉｎ　Ｄｅｌａｙ）１０は、図９で示したような従来の遅延回路と同様に構成されるが、その遅延時間は、可変遅延回路（Ｖａｒｉａｂｌｅ　Ｄｅｌａｙ）２０により付加される遅延時間分に見合うだけ少なく設定されたものとする。
【００３６】
可変遅延回路（Ｖａｒｉａｂｌｅ　Ｄｅｌａｙ）２０は、差動の入力信号（データ）が２分岐された各信号がそれぞれ対応して入力し、それぞれの信号遅延量が互いに異なる２個のサブ遅延回路（Ｓｕｂ　Ｄｅｌａｙ）　２１，２２　と、この２個のサブ遅延回路（Ｓｕｂ　Ｄｅｌａｙ）　２１，２２　の各出力信号が入力し、それぞれの混合割合を外部制御信号（Ｔｉｍｅ　Ｃｏｎｔｒｏｌ）に応じて制御することによって、２つの入力信号のうちの任意の一方を選択して出力する信号選択（ＭＵＸ）　機能、もしくは、２つの入力信号を所望の割合で混合して出力する信号混合（ＭＩＸ）　機能を有する信号選択／混合（ＭＵＸ　ｏｒ　ＭＩＸ）回路２３から構成される。これらのサブ遅延回路回路２１，２２　と信号選択／混合回路２３は、例えば定電流で駆動される電流動作回路（ＣＭＬ）　により構成される。
【００３７】
図３は、図１に示した差動データドライバー回路の動作の一例を示す。
【００３８】
次に、図３を参照しながら、図２中に示した可変遅延回路２０の動作（遅延量の変化）および図１に示した回路の動作について説明する。
【００３９】
図２に示した第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）の差動入力信号（データ）は、まず、基本となる遅延回路（Ｍａｉｎ　Ｄｅｌａｙ）１０である一定時間の遅延（Ｄ＿Ｍａｉｎ　≧０）が付加された後、可変遅延回路（Ｖａｒｉａｂｌｅ　Ｄｅｌａｙ）２０に入力される。
【００４０】
可変遅延回路（Ｖａｒｉａｂｌｅ　Ｄｅｌａｙ）２０においては、差動の入力信号が２つの経路に分岐される。そして、分岐された各信号は２個のサブ遅延回路２１，２２　にそれぞれ対応して入力され、それぞれ異なる時間の遅延（Ｄ１　≧０、Ｄ２＞０、Ｄ１＜Ｄ２）　が付加されて差動遅延信号（Ｓ１＿Ｐ，Ｓ１＿Ｎ）　、（Ｓ２＿Ｐ，Ｓ２＿Ｎ）　になり、信号選択／混合回路２３に入力される。この信号選択／混合回路２３は、２つの入力信号を外部制御信号（Ｔｉｍｅ　Ｃｏｎｔｒｏｌ）に応じて択一的に選択し、あるいは所望の割合で混合して出力し、その動作に際して遅延（Ｄ３　＞０）　を付与する。これにより、可変遅延回路２０は、差動の入力信号に対して所望の遅延（Ｄ＿ｖａｒｉａｂｌｅ）　＝Ｄ　（Ｄ１　≦Ｄ　≦Ｄ２）　＋　Ｄ３を付与する。
【００４１】
したがって、第２の経路（Ｅｍｐｈａｓｉｓ　Ｓｉｇｎａｌ　Ｐａｔｈ）を通過する差動信号に対して図２に示した回路による全遅延（Ｄ＿Ｔｏｔａｌ）　は、Ｄ＿ｔｏｔａｌ　＝　Ｄ＿Ｍａｉｎ　＋　Ｄ＿Ｖａｒｉａｂｌｅ　＝　Ｄ＿Ｍａｉｎ　＋Ｄ　（Ｄ１　≦Ｄ　≦Ｄ２）　＋　Ｄ３になる。
【００４２】
ここで、Ｄ　＝　Ｄ１の場合に、Ｄ＿ｔｏｔａｌ　は最小値（Ｍｉｎｉｍｕｍ　Ｄｅｌａｙ）　になり、Ｄ　＝　Ｄ２の場合に、Ｄ＿ｔｏｔａｌ　は最大値（Ｍａｘｉｍｕｍ　Ｄｅｌａｙ）　になり、Ｄ１＜Ｄ　＜Ｄ２の場合に、Ｄ＿ｔｏｔａｌ　は中間値になる。そして、上記Ｄ＿ｔｏｔａｌ　が最小値、最大値、中間値の場合にそれぞれ対応して、プリエンファシス期間が最小、最大、中間になる。
【００４３】
次に、図２中の２個のサブ遅延回路２１，２２　および信号選択／混合回路２３の具体例について詳細に説明する。これらの回路は、それぞれ例えば定電流で駆動される電流動作回路（ＣＭＬ）　から構成されている。
【００４４】
図４は、図２中の２個のサブ遅延回路２１，２２　のうちの１個を代表的に取り出して一例を示す。
【００４５】
このサブ遅延回路は、差動の入力信号（データ）を入力とし、定電流源Ｉ　に接続されたＭＯＳ　ソース結合型の差動回路により構成されている。
【００４６】
図５は、図２中の信号選択・混合回路２３の一例を示す。
【００４７】
この信号選択・混合回路は、一方の差動遅延信号（Ｓ１＿Ｐ，Ｓ１＿Ｎ）　を入力とし、外部制御信号（Ｔｉｍｅ　Ｃｏｎｔｒｏｌ）に応じて制御される第１の可変電流源ＩＭ１　に接続されたＭＯＳ　ソース結合型の第１の差動回路と、他の差動遅延信号（Ｓ２＿Ｐ，Ｓ２＿Ｎ）　を入力とし、外部制御信号（Ｔｉｍｅ　Ｃｏｎｔｒｏｌ）に応じて制御される第２の可変電流源ＩＭ２　に接続されたＭＯＳ　ソース結合型の第２の差動回路から構成されている。
【００４８】
そして、上記第１の差動回路と第２の差動回路は、負荷抵抗Ｒ１，Ｒ２　を共有させ、各出力信号の正（Ｐｏｓｉｔｉｖｅ）負（Ｎｅｇａｔｉｖｅ）を対応させて接続することにより、外部制御信号（Ｔｉｍｅ　Ｃｏｎｔｒｏｌ）に応じて２つの差動遅延信号（Ｓ１＿Ｐ，Ｓ１＿Ｎ）　、（Ｓ２＿Ｐ，Ｓ２＿Ｎ）　の任意の一方を選択し、もしくは、２つの信号を所望の割合で混合して出力する。この際、２つの可変電流源ＩＭ１　，ＩＭ２　の電流の流し方の設定次第で、信号選択（ＭＵＸ）　機能と信号混合（ＭＩＸ）　機能を実現することができる。
【００４９】
即ち、第１の可変電流源ＩＭ１　の駆動電流ＩＭ１　，第２の可変電流源ＩＭ２　の駆動電流ＩＭ２　の設定によって以下のような動作をする。ここで、ＩＭ１　＋ＩＭ２　＝Ｉ　＝ｃｏｎｓｔａｎｔの関係があるとする。
【００５０】
（Ａ）　ＩＭ１　＝Ｉ　、ＩＭ２　＝０の場合には、Ｄ＿Ｔｏｔａｌ　は最小（Ｄ＿ｍｉｎ）　となる。
（Ｂ）　ＩＭ１　＝０、ＩＭ２　＝Ｉ　の場合には、Ｄ＿Ｔｏｔａｌ　は最大（Ｄ＿ｍａｘ）　となる。
（Ｃ）　ＩＭ１　＝ｉ　、ＩＭ２　＝Ｉ−ｉ　の場合には、Ｄ＿Ｔｏｔａｌ　はＤ＿ｍｉｎ　〜Ｄ＿ｍａｘ　の間でＩＭ１とＩＭ２　の大小関係に応じて制御される。
【００５１】
換言すれば、図２中の信号選択・混合回路２３は、上記（Ａ）　、（Ｂ）　のようにＩＭ１とＩＭ２　のどちらか一方しか流さないように制御する場合には、信号選択（ＭＵＸ　）回路として動作し、上記（Ｃ）　のようにＩＭ１　とＩＭ２　をＩＭ１　＋ＩＭ２　＝Ｉ　を満たしながら制御する場合には、信号混合（ＭＩＸ）　回路として動作する。
【００５２】
【発明の効果】
上述したように本発明の差動データドライバー回路によれば、高速シリアルデータ伝送システムにおける伝送線路の長さ、外部環境など様々な条件に依存するプリエンファシス期間の最適値を実現でき、受信側での信号振幅を広げることがができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高速シリアルデータ伝送システムの送信側の差動データドライバー回路を示すブロック図。
【図２】図１中のメイン遅延回路と可変遅延回路の一例を示すブロック図。
【図３】図１に示した差動データドライバー回路の動作の一例を示す信号波形図。
【図４】図２中の２個のサブ遅延回路のうちの１個を代表的に取り出して一例を示す回路図。
【図５】図２中の信号選択・混合回路の一例を示す回路図。
【図６】従来の高速シリアルデータ伝送システムの送信側の差動データドライバー回路の基本構成を示すブロック図。
【図７】図６中の二入力減算回路の一例を示す回路図。
【図８】図７の二入力減算回路の減算処理によるプリエンファシスの概念を説明するためにその動作例を示す信号波形図。
【図９】図６中の遅延回路の従来例を示す回路図。
【符号の説明】
１０…メイン遅延回路（Ｍａｉｎ　Ｄｅｌａｙ）、
２０…可変遅延回路（Ｖａｒｉａｂｌｅ　Ｄｅｌａｙ）、
６１，６２　…プリドライバー回路（Ｐｒｅ−Ｄｒｉｖｅｒ）、
６０…遅延回路（Ｄｅｌａｙ）　、
６３…ドライバー回路（Ｄｒｉｖｅｒ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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