(57)【要約】【課題】電流増幅率ｈＦＥに優れた高耐圧炭化珪素半導体装置を提供すること。【解決手段】第１導電型のコレクタ領域であるＮ−型ＳｉＣエピタキシャル領域２０と、Ｎ−型ＳｉＣエピタキシャル領域２０上に形成される第２導電型のベース領域であるＰ−型多結晶シリコンベース領域３０と、Ｐ−型多結晶シリコンベース領域３０上に形成される第１導電型のエミッタ領域であるＮ＋型多結晶シリコンエミッタ領域４０と、第１導電型のコレクタ領域であるＮ−型ＳｉＣエピタキシャル領域２０に接続するコレクタ電極９０と、Ｐ−型多結晶シリコンベース領域３０に接続するベース電極８０と、Ｎ＋型多結晶シリコンエミッタ領域４０に接続するエミッタ電極７０とを有する炭化珪素半導体装置を構成する。【選択図】    図１
2004247490.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のコレクタ領域と、該コレクタ領域上に形成される第２導電型のベース領域と、該ベース領域上に形成される第１導電型のエミッタ領域と、前記コレクタ領域に接続するコレクタ電極と、前記ベース領域に接続するベース電極と、前記エミッタ領域に接続するエミッタ電極とを有する炭化珪素半導体装置において、
前記コレクタ領域が炭化珪素半導体から成り、
前記ベース領域が、上記炭化珪素半導体とヘテロ接合を形成する半導体材料から成ることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ベース領域下部の前記コレクタ領域表層の一部に、少なくとも前記コレクタ領域よりも不純物濃度が高い第１導電型の高不純物濃度半導体領域が形成されており、前記高不純物濃度半導体領域が前記ベース領域に接触していることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記ベース領域下部の前記コレクタ領域表層の一部に、第２導電型の電界緩和領域が形成されていることを特徴とする請求項１または２記載の炭化珪素半導体装置。
【請求項４】
前記ベース領域下部の前記コレクタ領域表層の一部に、絶縁性電界緩和層が形成されていることを特徴とする請求項１または２記載の炭化珪素半導体装置。
【請求項５】
前記コレクタ領域の表層部の所定領域には所定深さを有する溝が形成され、該溝の少なくとも一部は前記ベース領域に接しており、前記溝内にゲート絶縁膜を介してゲート電極が形成されていることを特徴とする請求項１、２、３または４記載の炭化珪素半導体装置。
【請求項６】
前記溝下部の前記コレクタ領域表層の所定領域には、前記ゲート絶縁膜に接して第２導電型の電界緩和領域が形成されていることを特徴とする請求項５記載の炭化珪素半導体装置。
【請求項７】
前記ゲート電極が前記ベース電極に接続されていることを特徴とする請求項５または６記載の炭化珪素半導体装置。
【請求項８】
前記炭化珪素半導体とヘテロ接合を形成する半導体材料が、単結晶シリコン、アモルファスシリコンまたは多結晶シリコンの少なくとも１つからなることを特徴とする請求項１乃至７のいずれかに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
【非特許文献】「論文：Ｙｉ  Ｔａｎｇ，  Ｊｅｆｆｅｒｙ  Ｂ．  Ｆｅｄｉｓｏｎ  ａｎｄ  Ｔ．  Ｐａｕｌ  Ｃｈｏｗ著，  Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．  ３８９−３９３  （２００２）  ｐｐ．  １３２９−１３３２」。
【０００３】
近年、炭化珪素（ＳｉＣ）の熱的、化学的に非常に安定な性質を利用した半導体素子の研究が盛んに行われている。炭化珪素はシリコンに比べエネルギーギャップ（禁制帯幅）Ｅｇが大きく、例えば４Ｈタイプの結晶ではＥｇ＝３．３ｅＶであることから、電気的な耐圧特性に優れ、電力制御用素子等のパワーデバイスへの応用が期待されている。その一例としては、上記非特許文献に例示されているように、素子のオン抵抗を小さくできるという特長を有する高耐圧、大電流用の縦型バイポーラトランジスタがある。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＳｉＣ高耐圧バイポーラトランジスタには以下の課題がある。即ち、コレクタ電極に加えた逆電圧のためにベース領域内に空乏層が拡がってエミッタ領域に達する現象をパンチスルーというが、高耐圧を得るためには、このパンチスルーを起こさせてはならない。そのためには、ベース領域内の不純物濃度を高くして、ベース長を長くする必要がある。しかし、それではエミッタ注入効率が下がって電流増幅率ｈＦＥが小さくなる。即ち、素子の耐圧と電流増幅率ｈＦＥがトレードオフの関係にあるという問題があった。
【０００５】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、電流増幅率ｈＦＥに優れた高耐圧炭化珪素半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、第１導電型の炭化珪素半導体から成るコレクタ領域と、炭化珪素半導体とヘテロ接合を形成する第２導電型の半導体材料から成るベース領域と、第１導電型のコレクタ領域とを有する炭化珪素半導体装置を構成する。
【０００７】
【発明の効果】
本発明の実施により、電流増幅率ｈＦＥに優れた高耐圧炭化珪素半導体装置を提供することが可能となる。
【０００８】
【発明の実施の形態】
以下、この発明の実施の形態を、実施例によって、図面に従い説明する。
【０００９】
なお、以下の実施例で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、炭化珪素半導体とヘテロ接合を形成する半導体材料として多結晶シリコンを用いた例で説明したが、このような半導体材料としては、他にも単結晶シリコンまたはアモルファスシリコン等、炭化珪素半導体よりもエネルギーギャップＥｇの小さい半導体材料であれば、用いることができる。
【００１０】
また、以下の実施例では、すべてコレクタ電極を半導体基板裏面に形成し、エミッタ電極を基板表面に配置して、電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばコレクタ電極をエミッタ電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
【００１１】
また、以下の実施例では、例えばコレクタ領域（以下の実施例における２０）がＮ型、ベース領域（以下の実施例における３０）がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばコレクタ領域がＰ型、ベース領域がＮ型となるような構成にしてもよい。
【００１２】
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００１３】
（実施例１）
図１は本発明による炭化珪素半導体装置の第１の実施例を示している。
【００１４】
第１導電型のコレクタ領域となるＮ−型ＳｉＣエピタキシャル領域２０がＮ＋型ＳｉＣ基板１０上に積層される。このエピタキシャル領域２０上の所定領域には第２導電型のベース領域であるＰ−型多結晶シリコンベース領域３０が形成される。この場合の、炭化珪素半導体とヘテロ接合を形成する半導体材料は多結晶シリコンであり、Ｐ−型多結晶シリコンベース領域３０とＮ−型ＳｉＣエピタキシャル領域２０とはヘテロ接合している。図１５のエネルギーバンド図に示すように、このヘテロ接合界面にはエネルギー障壁であるヘテロ接合障壁２１０が存在している。
【００１５】
また、Ｐ−型多結晶シリコンベース領域３０表層の所定領域には、第１導電型のエミッタ領域であるＮ＋型多結晶シリコンエミッタ領域４０とＰ＋型多結晶シリコンコンタクト領域５０が形成される。
【００１６】
Ｎ＋型多結晶シリコンエミッタ領域４０はエミッタ電極７０に接続し、Ｐ−型多結晶シリコンベース領域３０はＰ＋型多結晶シリコンコンタクト領域５０を介してベース電極８０に接続する。Ｎ＋型ＳｉＣ基板１０裏面にはコレクタ電極９０が形成されていて、第１導電型のコレクタ領域であるＮ−型ＳｉＣエピタキシャル領域２０はＮ＋型ＳｉＣ基板１０を介してコレクタ電極９０に接続する。
【００１７】
なお、６０は層間絶縁膜であり、半導体表面や接合表面の保護、安定化の作用をする。
【００１８】
本実施例における炭化珪素半導体装置（図１）は、エミッタ電極７０を接地し、コレクタ電極９０に正の電圧Ｖｃを印加して使用する。そして、この時ベース電極８０に電圧が印加されないと、素子の特性はＰ−型多結晶シリコンベース領域３０とＮ−型ＳｉＣエピタキシャル領域２０とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【００１９】
即ち、エピタキシャル領域２０側にはコレクタ電圧Ｖｃに応じて空乏層が伸びる。一方でＰ−型多結晶シリコンベース領域３０内では電子がエネルギー障壁２１０を越えられずに接合界面に蓄積する。その様子を示したのが図１６である（図中、電子は黒丸で示されている）。そしてエピタキシャル領域２０側に伸びる空乏層に見合う電気力線がこの電子の蓄積層で終端し、Ｐ−型多結晶シリコンベース領域３０側では電界がシールドされる。それゆえ、先にＰ−型多結晶シリコンベース領域３０がブレークダウンを起こすということはなく、コレクタ電圧Ｖｃが降伏電圧Ｖｂになって初めてコレクタ電極９０からエミッタ電極７０へと急激に電流が流れ始める。
【００２０】
また、上述したようなヘテロ接合ダイオードの逆方向バイアス特性では、Ｐ−型多結晶シリコンベース領域３０の厚さを例えば２０ｎｍ（２００オングストローム）程度まで薄くしても３００Ｖ以上もの耐圧が確保できることが実験で確認されている。それゆえ、本発明の構成を用いた炭化珪素半導体装置ではヘテロ半導体領域３０の厚さを薄くしても、上記Ｐ−型多結晶シリコンベース領域３０側では電界がシールドされる効果によりパンチスルーが起こる恐れがなく、ベース長は少なくともＰ−型多結晶シリコンベース領域３０の厚さ例えば２０ｎｍ（２００オングストローム）程度まで短くすることができるため、著しくベース抵抗を小さくすることが可能である。
【００２１】
一方で、コレクタ−エミッタ間に電圧を印加した状態でベース電極８０に正電圧を印加すると、図１７のエネルギーバンド図に示すようにＰ−型多結晶シリコンベース領域３０のエネルギーレベルが下がるため、ベース電極８０からＰ−型多結晶シリコンベース領域３０へと正孔が注入される（ベース電流が流れ始める）。それと同時に、Ｎ＋型多結晶シリコンエミッタ領域４０からＰ−型多結晶シリコンベース領域３０へと電子が大量に移動してくる。それらの電子は接合界面に達し蓄積するが、その内の相当量の電子は、エネルギー障壁２１０を超えＳｉＣエピタキシャル領域２０におけるエネルギーポテンシャルの急坂を下って移動していく。その結果コレクタ電圧Ｖｃが降伏電圧Ｖｂ以下であっても電流が流れ始める。
【００２２】
つまり、本発明による炭化珪素半導体装置は、コレクタ電圧ＶｃをＶｂ以下に保ち、この状態にてベース電極８０に印加する電圧を変えることにより、コレクタ電極９０とエミッタ電極７０との間の電流制御を行うものである。
【００２３】
次に、本実施例の炭化珪素半導体装置の製造方法の一例を、図６〜図１１の断面図を用いて説明する。
【００２４】
まず、図６の工程においては、コレクタ領域となるＮ＋型ＳｉＣ基板１０の上に例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
【００２５】
図７の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコンベース領域３０となる多結晶シリコンを例えば５ｎｍ（５０オングストローム）から１０μｍ程度、減圧ＣＶＤ法を用いて堆積し、その後、その多結晶シリコンに所望の不純物（例えばほう素など）を導入しＰ−型多結晶シリコンベース領域３０とする。不純物を導入する方法としては、堆積した多結晶シリコンベース領域３０のさらに上に高濃度にドーピングされた堆積膜を堆積し、６００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコンベース領域３０中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコンベース領域３０中に導入してもよい。
【００２６】
図８の工程においては、Ｐ−型多結晶シリコンベース領域３０に所望の不純物（例えば燐など）を導入しＮ＋型多結晶シリコンエミッタ領域４０を形成する。不純物を導入する方法としては、所定領域を開孔したマスク材１９０を用いて、その上に高濃度にドーピングされた堆積膜を堆積し、６００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコンベース領域３０中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコンベース領域３０中に導入してＮ＋型多結晶シリコンエミッタ領域４０を形成してもよい。
【００２７】
図９の工程においては、Ｐ−型多結晶シリコンベース領域３０に所望の不純物（例えばほう素など）を導入しＰ＋型多結晶シリコンコンタクト領域５０を形成する。不純物を導入する方法としては、所定領域を開孔したマスク材１９１を用いて、その上に高濃度にドーピングされた堆積膜を堆積し、６００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコンベース領域３０中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコンベース領域３０中に導入してＰ＋型多結晶シリコンコンタクト領域５０を形成してもよい。
【００２８】
図１０の工程においては、マスク材１９１を除去後、例えば１０００℃程度の熱処理を行って図７〜図９の工程で多結晶シリコンベース領域３０に導入した不純物の活性化を行う。また多結晶シリコンベース領域３０におけるキャリアの移動度を向上させるために、例えば多結晶シリコンベース領域３０をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。多結晶シリコンベース領域３０にレーザー光を照射することにより結晶化させてもよい。
【００２９】
図１１の工程においては、ＣＶＤ法を用いて層間絶縁膜６０を堆積する。
【００３０】
その後は特に図示しないが、層間絶縁膜６０の所定領域を開孔して、Ｎ＋型多結晶シリコンエミッタ領域４０に接触するようにエミッタ電極７０を、またＰ＋型多結晶シリコンコンタクト領域５０に接触するようにベース電極８０をそれぞれ形成する。さらに、Ｎ＋ＳｉＣ基板１０裏面にはコレクタ電極９０として金属膜を蒸着し、例えば６００〜１２００℃程度で熱処理してオーミック電極とする。
【００３１】
このようにして図１に示す炭化珪素半導体装置が完成する。
【００３２】
本実施例及び以下の実施例で例示されるように、本発明の実施により、炭化珪素半導体とヘテロ接合を形成する半導体（各実施例においては多結晶シリコン）とのヘテロ接合を利用することにより、素子耐圧と電流増幅率ｈＦＥのトレードオフを改善した、低抵抗／高耐圧の高速スイッチング素子である炭化珪素半導体装置を、簡素な構成で作製可能である。
【００３３】
以下に、図１に示す炭化珪素半導体装置を例として、本発明に係る炭化珪素半導体装置における素子耐圧と電流増幅率ｈＦＥのトレードオフの改善について詳しく説明する。
【００３４】
まず、コレクタ電圧Ｖｃを印加した状態で、ベース電極８０に正電圧を印加するとＰ−型多結晶シリコンベース領域３０に正孔が注入される。注入された正孔は、Ｎ＋型多結晶シリコンエミッタ領域４０に移動する。一方で正孔は、ヘテロ接合に形成されるエネルギー障壁２１０に阻まれ、ＳｉＣエピタキシャル領域２０へは進入できない。このためコレクタ電流が大きくなるような条件下でもベース電極８０から注入される正孔量は増加することなく、高い電流増幅率ｈＦＥを保持することが可能である。
【００３５】
また、Ｐ−型多結晶シリコンベース領域３０の不純物濃度を小さくしても、高コレクタ電圧印加時にはヘテロ接合界面に電子が蓄積し、電界がシールドされるため、パンチスルーが起こらず高耐圧素子を得ることができる。即ち高耐圧を維持したままベース領域であるＰ−型多結晶シリコンベース領域３０の不純物濃度を小さくできるから、エミッタ注入効率が高く電流増幅率ｈＦＥが大きい。
【００３６】
本発明に係る炭化珪素半導体装置では、このように、炭化珪素と半導体材料とのヘテロ接合を利用することにより、素子耐圧と電流増幅率ｈＦＥのトレードオフを改善できる。
【００３７】
なお、ベース領域の濃度を薄くするとベース抵抗が大きくなりアバランシェ耐量が小さくなるのが一般的だが、本炭化珪素半導体装置ではベース領域であるＰ−型多結晶シリコンベース領域３０の厚さを薄くしても、やはりヘテロ接合界面に電子が蓄積し電界がシールドされる。それゆえ、ベース長（多結晶シリコンベース領域３０の厚さ）を例えば２０ｎｍ（２００オングストローム）と短くすることが可能である。その結果、著しくベース抵抗を小さくできるから、アバランシェ耐量は十分大きく維持できる。さらに、ベース厚さを薄くできるということは、ベース領域内でのキャリアの走行時間が短くなり、応答速度が増大し、高周波領域での動作が可能となる効果をもたらす。
【００３８】
また、本炭化珪素半導体装置においては基本となる素子構造の作製工程において、炭化珪素半導体中へのイオン注入による不純物導入が必要ない。その結果、結晶性回復を兼ねた１５００℃以上もの不純物活性化アニールは不要であり、製造工程が容易であるとともに高温アニールで生じる表面モフォロジ−の悪化も回避できる。
【００３９】
さらに本実施例では、Ｐ−型多結晶シリコンベース領域３０を形成する半導体材料として多結晶シリコンを用いた。多結晶シリコンは、炭化珪素基板上への堆積、または酸化、パターニング、選択的エッチング、選択的伝導度制御等が容易であるため、本炭化珪素半導体装置の作製工程を簡単にできる。
【００４０】
なお図１の実施例では、Ｎ−型ＳｉＣエピタキシャル領域２０上にＰ−型多結晶シリコンベース領域３０を堆積し、そのＰ−型多結晶シリコンベース領域３０にＮ＋型多結晶シリコンエミッタ領域４０とＰ＋型多結晶シリコンコンタクト領域５０を形成する高耐圧用のバイポーラトランジスタの例を示したが、Ｐ−型多結晶シリコンベース領域３０に対してベース電極８０が直にオーミック電極となる場合には、Ｐ＋型多結晶シリコンコンタクト領域５０は無くともよい。またＮ＋型多結晶シリコンエミッタ領域４０とＰ＋型多結晶シリコンコンタクト領域５０の形成は、Ｐ−型多結晶シリコンベース領域３０に所望の不純物を導入する例で説明したが、所望の厚さのＰ−型多結晶シリコンベース領域３０を形成し、その上にＮ＋型多結晶シリコンエミッタ領域４０及びＰ＋型多結晶シリコンコンタクト領域５０を堆積して形成しても構わない。
【００４１】
本実施例で例示したように、第１導電型のコレクタ領域と、該コレクタ領域上に形成される第２導電型のベース領域と、該ベース領域上に形成される第１導電型のエミッタ領域と、前記コレクタ領域に接続するコレクタ電極と、前記ベース領域に接続するベース電極と、前記エミッタ領域に接続するエミッタ電極とを有する炭化珪素半導体装置において、前記コレクタ領域が炭化珪素半導体から成り、前記ベース領域が、炭化珪素半導体とヘテロ接合を形成する半導体材料から成ることを特徴とする炭化珪素半導体装置を構成すれば、炭化珪素と該半導体材料とのヘテロ接合を利用することにより、素子耐圧と電流増幅率ｈＦＥのトレードオフを改善した、低抵抗／高耐圧の高速スイッチング素子を、簡素な構成で実現することができる。
【００４２】
本炭化珪素半導体装置においては、前記半導体材料からなるベース領域にベース電極から注入されたキャリアは、エミッタ領域には移動できるが、ヘテロ接合に形成されるエネルギー障壁に阻まれ、炭化珪素からなるコレクタ領域へは進入できない。このためコレクタ電流が大きくなるような条件下でも、ベース電極からベース領域へ注入されるキャリアは増加することなく、高い電流増幅率ｈＦＥを保持することが可能である。
【００４３】
また、前記半導体材料からなるベース領域の不純物濃度を小さくしても、高コレクタ電圧印加時にはヘテロ接合界面に電子（一般にはキャリア）が蓄積し、電界がシールドされるため、パンチスルーが起こらず、高耐圧素子を得ることができる。即ち高耐圧を維持したままベース領域の不純物濃度を小さくできるから、エミッタ注入効率が高く電流増幅率ｈＦＥが大きい。
【００４４】
本炭化珪素半導体装置では、このように、炭化珪素とヘテロ接合半導体材料とのヘテロ接合を利用することにより、素子耐圧と電流増幅率ｈＦＥのトレードオフを改善できる。
【００４５】
なお、ベース領域の濃度を薄くするとベース抵抗が大きくなり、アバランシェ耐量が小さくなるのが一般的だが、本炭化珪素半導体装置ではベース領域の厚さを薄くしても、やはりヘテロ接合界面に電子が蓄積し電界がシールドされる。それゆえベース長（ベース領域（各実施例においてはＰ−型多結晶シリコンベース領域３０）の厚さ）を例えば２０ｎｍ（２００オングストローム）と短くすることが可能である。その結果、著しくベース抵抗を小さくできるから、アバランシェ耐量は十分大きく維持できる。さらに、ベース厚さを薄くできるということは、ベース領域内でのキャリアの走行時間が短くなり、応答速度が増大し、高周波領域での動作が可能となる効果をもたらす。
【００４６】
また、本炭化珪素半導体装置においては、基本となる素子構造の作製工程において、炭化珪素半導体中へのイオン注入による不純物導入が必要ない。その結果、結晶性回復を兼ねた１５００℃以上もの不純物活性化アニールは不要であり、製造工程が容易であるとともに高温アニールで生じる表面モフォロジーの悪化も回避できる。
【００４７】
（実施例２）
図２は本発明による炭化珪素半導体装置の第２の実施例を示している。構成上の図１との相違は、Ｐ−型多結晶シリコンベース領域３０下部の、第１導電型のコレクタ領域であるＮ−型ＳｉＣエピタキシャル領域２０表層の一部に、Ｎ−型ＳｉＣエピタキシャル領域２０よりも不純物濃度が高い第１導電型の高不純物濃度半導体領域であるＮ＋型ＳｉＣ領域１００を形成したことである。Ｎ＋型ＳｉＣ領域１００はＰ−型多結晶シリコンベース領域３０に接触し、ヘテロ接合を形成している。
【００４８】
Ｐ−型多結晶シリコンベース領域３０をＮ＋型ＳｉＣ領域１００にヘテロ接合させると、Ｎ＋型ＳｉＣ領域１００にはキャリアが多量に存在するので空乏層が拡がらず、エネルギー障壁の厚さが極薄に形成される。図１８にその様子を示す。ＳｉＣ側の点線で示したエネルギーレベルが実施例１におけるＮ−型エピタキシャル領域２０におけるものであり、右端、急勾配の実線が本実施例におけるＮ＋型ＳｉＣ領域１００におけるものを示す。このように、エネルギー障壁が極薄になると、コレクタ−エミッタ間に電圧を印加した状態でベース電極８０に正電圧を印加した時、Ｎ＋型多結晶シリコンエミッタ領域４０からＰ−型多結晶シリコンベース領域３０へと移動する大量の電子が、極薄のエネルギー障壁を通過できるようになる。そのため接合界面で障壁を越えられないで蓄積してしまう電子がなくなるから、電流増幅率ｈＦＥが向上する。
【００４９】
即ち本実施例においては、実施例１記載の効果に加え、ベース電流による素子主電流の制御性が向上し、電流増幅率ｈＦＥが向上するという効果が得られる。
【００５０】
このときＰ−型多結晶シリコンベース領域３０とＮ＋型ＳｉＣ領域１００との耐圧は低いが、Ｎ＋型ＳｉＣ領域１００が形成されないＰ−型多結晶シリコンベース領域３０とＮ−型ＳｉＣエピタキシャル領域２０接合において、Ｐ−型多結晶シリコンベース領域３０下部からＮ−型エピタキシャル領域２０内に空乏層が伸びるので、Ｐ−型多結晶シリコンベース領域３０とＮ＋型ＳｉＣ領域１００との接合にかかる電界がシールドされるから、コレクタ耐圧の低下を防止できる。
【００５１】
本実施例で例示したように、前記ベース領域下部の前記コレクタ領域表層の一部に、少なくとも前記コレクタ領域よりも不純物濃度が高い第１導電型の高不純物濃度半導体領域が形成されており、前記高不純物濃度半導体領域が前記ベース領域に接触していることを特徴とする炭化珪素半導体装置を構成すれば、高濃度半導体領域への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、本炭化珪素半導体装置においては、実施例１で例示された発明の効果に加えて、キャリアがエネルギー障壁を通過し易くなり、ベース電流による主電流の制御が容易になる（電流増幅率ｈＦＥが高くなる）という効果が現われる。
【００５２】
（実施例３）
図３は本発明による炭化珪素半導体装置の第３の実施例を示している。構成上の図２との相違は、第１導電型のコレクタ領域であるＳｉＣエピタキシャル領域２０表層のＮ＋型ＳｉＣ領域１００が形成されない部分に、エミッタ電極７０に接続された、第２導電型の電界緩和領域であるＰ型ＳｉＣ電界緩和領域１１０を配置したことである。
【００５３】
本実施例では、コレクタ電極９０に電圧を印加すると、Ｐ型ＳｉＣ電界緩和領域１１０からＮ−型エピタキシャル領域２０へと空乏層を伸ばすことができる。そしてその空乏層はＰ−型多結晶シリコンベース領域３０とＮ＋型ＳｉＣ領域１００との接合にかかる電界を、実施例２に比べてより効果的にシールドできるから、リーク電流を低減しコレクタ耐圧の低下を防止することができる。
【００５４】
なお本実施例では、Ｐ型ＳｉＣ電界緩和領域１１０はエミッタ電極７０に接続された例で説明したが、接続されていなくても構わない。
【００５５】
本実施例で例示したように、前記ベース領域下部の前記コレクタ領域表層の一部に、第２導電型の電界緩和領域が形成されていることを特徴とする炭化珪素半導体装置を構成すれば、上記の発明の効果に加え、第２導電型の電界緩和領域により、素子の耐圧がこの領域とコレクタ領域とのダイオード逆方向耐圧で決まるように設計できるため、高耐圧素子が得られる。また、ベース領域とコレクタ領域（もしくは高濃度半導体領域）とのヘテロ接合にかかる電界が、第２導電型の電界緩和領域とコレクタ領域との接合界面からコレクタ領域に伸びる空乏層によって緩和されるので、リーク電流を低減することができる。
【００５６】
（実施例４）
図４は本発明による炭化珪素半導体装置の第４の実施例を示している。構成上の図３との相違は、Ｐ型ＳｉＣ電界緩和領域１１０の代わりに、Ｎ−型ＳｉＣエピタキシャル領域２０表層の所定領域に形成される溝２０１内に絶縁性電界緩和層である絶縁膜１２０を形成している点である。
【００５７】
本実施例を適用することで、Ｎ＋型ＳｉＣ領域１００に対してより深い位置から空乏層を伸ばすことができ、Ｐ−型多結晶シリコンベース領域３０とＮ＋型ＳｉＣ領域１００との接合にかかる電界をシールドしやすい。その結果、効果的にリーク電流を低減し、コレクタ耐圧の低下を防止することができる。
【００５８】
また本実施例の作製工程においては、実施例３と異なりＰ型ＳｉＣ電界緩和領域１１０を形成しなくて済むため、炭化珪素半導体中へのイオン注入による不純物導入が不要である。その結果、結晶性回復を兼ねた１５００℃以上もの不純物活性化アニールは不要であり、製造工程の負荷が減らせるとともに高温アニールで生じる表面モフォロジーの悪化も回避できる。
【００５９】
なお、図４は溝２０１を形成しその内部に絶縁膜１２０を形成する例で説明したが、別に溝を形成せず、エピタキシャル成長したままのＮ−型ＳｉＣエピタキシャル領域２０表面上に直接絶縁膜を形成してもコレクタ耐圧の低下を防止する効果が得られる。
【００６０】
本実施例で例示したように、前記第２導電型の電界緩和領域に代えて、絶縁性電界緩和層が形成されていることを特徴とする炭化珪素半導体装置を構成すれば、ベース領域とコレクタ領域（もしくは高濃度半導体領域）とのヘテロ接合にかかる電界が、絶縁電界緩和層により緩和されるので、素子の高耐圧化が図れるとともにリーク電流を低減することができる。さらに本炭化珪素半導体装置では、前記第２導電型の電界緩和領域を形成しなくて済むため、炭化珪素半導体中へのイオン注入による不純物導入が不要である。その結果、結晶性回復を兼ねた１５００℃以上もの不純物活性化アニールは不要であり、製造工程が容易であるとともに高温アニールで生じる表面モフォロジーの悪化も回避できる。
【００６１】
（実施例５）
図５は本発明による炭化珪素半導体装置の第５の実施例を示している。第１導電型のコレクタ領域となるＮ−型エピタキシャル領域２０がＮ＋型ＳｉＣ基板１０上に積層される。エピタキシャル領域２０表層部の所定領域には所定深さを有する溝２００が形成される。そして溝２００に沿って、エピタキシャル領域２０上の所定領域に第２の導電型のベース領域であるＰ−型多結晶シリコンベース領域３０が形成される。溝２００の少なくとも一部はＰ−型多結晶シリコン３０に接している。
【００６２】
Ｐ−型多結晶シリコンベース領域３０とＳｉＣエピタキシャル領域２０とはヘテロ接合しており、図１５のエネルギーバンド図に示すように接合界面にはエネルギー障壁２１０が存在している。また、同じく溝２００に沿ってＮ＋型多結晶シリコンエミッタ領域４０がＰ−型多結晶シリコンベース領域３０上に形成される。溝２００内にはゲート絶縁膜１７０を介してゲート電極１６０が形成されている。Ｐ−型多結晶シリコンベース領域３０表層の所定領域にはＰ＋型多結晶シリコンコンタクト領域５０が形成される。
【００６３】
そして、Ｎ＋型多結晶シリコンエミッタ領域４０にはエミッタ電極７０が、Ｐ＋型多結晶シリコンコンタクト領域５０にはベース電極８０が、またＮ＋型ＳｉＣ基板１０裏面にはコレクタ電極９０がそれぞれ接続される。
【００６４】
なお、６０は層間絶縁膜であり、半導体表面や接合表面の保護、安定化の作用をする。１８０はＰ型ＳｉＣ電界緩和領域であり、コレクタ電界に対して溝２００底部のゲート絶縁膜１７０に掛かる電界を緩和する。
【００６５】
構成上の本実施例１との相違は、Ｎ＋型多結晶シリコンエミッタ領域４０とＰ−型多結晶シリコンベース領域３０を深さ方向に貫通してＮ−型エピタキシャル領域２０にまで達する溝２００を設け、溝２００内にゲート絶縁膜１７０を介してゲート電極１６０を設けたことである。また溝２００底部のゲート絶縁膜１７０に掛かる電界を緩和するため、第２の導電型の電界緩和領域であるＰ型ＳｉＣ電界緩和領域１８０を設けた。Ｐ型ＳｉＣ電界緩和領域１８０は実施例３と同様の効果を有する。
【００６６】
本実施例は、エミッタ電極７０を接地し、コレクタ電極９０に正の電圧Ｖｃを印加して使用する。そしてこの時ベース電極８０に電圧が印加されないと、素子の特性はＰ−型多結晶シリコンベース領域３０とＮ−型ＳｉＣエピタキシャル領域２０とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【００６７】
このヘテロ接合ダイオードの逆方向バイアス特性は、実施例１において説明したものと同様である。
【００６８】
次に、第５の実施例における順方向特性について説明する。
【００６９】
コレクタ−エミッタ間に電圧Ｖｃを印加した状態でベース電極８０及びゲート電極１６０にそれぞれ所定の正電圧を印加すると、実施例１と同様に、図１７の図に示すようにＰ−型多結晶シリコンベース領域３０のエネルギーレベルが下がるため、ベース電極８０からＰ−型多結晶シリコンベース領域３０へと正孔が注入される（ベース電流が流れ始める）。それと同時に、Ｎ＋型多結晶シリコンエミッタ領域４０からＰ−型多結晶シリコンベース領域３０へと電子が大量に移動してくる。
【００７０】
この時、ゲート電極１６０に印加された正電圧によって、ゲート絶縁膜１７０に接するＮ−型エピタキシャル領域２０は蓄積状態となり、表層にＮ＋型層が形成されている。さらに、この正電圧によって、Ｐ−型多結晶シリコンベース領域３０とＮ−型ＳｉＣエピタキシャル領域２０とのヘテロ接合界面に電界が作用し、ヘテロ接合面がなすエネルギー障壁の厚さが薄くなっている。これは実施例２で示したヘテロ接合界面と同様のバンド構造となり、このことは、同じく図１８で説明することができる。即ち、図１８中の右端、急勾配の点線で示したエネルギーレベルがゲート電圧印加前であり、右端、急勾配の実線がゲート電圧印加後を示す。
【００７１】
その結果、Ｎ＋型多結晶シリコンエミッタ領域４０からＰ−型多結晶シリコンベース領域３０へと移動する大量の電子が、薄くなったエネルギー障壁を通過できるようになる。そのため接合界面で障壁を越えられないで蓄積してしまう電子がなくなるから、電流増幅率ｈＦＥが実施例１に比べて大きく向上する。
【００７２】
即ち、実施例５の炭化珪素半導体装置では、実施例１記載の効果に加え、ベース電流による素子主電流の制御性が向上し、電流増幅率ｈＦＥが向上するという効果が得られる。
【００７３】
このとき高コレクタ電界によって溝２００底部のゲート絶縁膜にかかる電界は、Ｐ型ＳｉＣ電界緩和領域１８０により緩和されるから、コレクタ耐圧の低下を防止できる。
【００７４】
次に本実施例の炭化珪素半導体装置の製造方法の一例を、図６〜図１０、図１２〜図１４の断面図を用いて説明する。
【００７５】
図６〜１０の工程は実施例１で説明した工程と同様であるから、その説明を省略する。
【００７６】
図１２の工程においては、マスク材１９２を用いて例えばプラズマエッチング法により溝２００を形成する。溝２００は、Ｎ＋型多結晶シリコンエミッタ領域４０とＰ−型多結晶シリコンベース領域３０を深さ方向に貫通し、Ｎ−型ＳｉＣエピタキシャル領域２０にまで達する深さを有する。
【００７７】
図１３の工程においては、同じくマスク材１９２を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋｅＶ〜３ＭｅＶの加速電圧で多段注入し、注入したイオンを活性化させるための熱処理を行って、Ｐ型ＳｉＣ電界緩和領域１８０を形成する。その後、ゲート絶縁膜１７０として、例えばＣＶＤ酸化膜を１００ｎｍ（１０００オングストローム）程度堆積する。
【００７８】
図１４の工程においては、例えばＬＰ−ＣＶＤ法（低圧ＣＶＤ法）によりポリシリコンを溝２００内に充填してゲート電極１６０とし、次にＣＶＤ法を用いて層間絶縁膜６０を堆積する。
【００７９】
その後は特に図示しないが、層間絶縁膜６０の所定領域を開孔して、Ｎ＋型多結晶シリコンエミッタ領域４０に接触するようにエミッタ電極７０を、またＰ＋型多結晶シリコンコンタクト領域５０に接触するようにベース電極８０をそれぞれ形成する。さらにＳｉＣ基板１０裏面にはコレクタ電極９０として金属膜を蒸着し、例えば６００〜１２００℃程度で熱処理してオーミック電極とする。
【００８０】
このようにして図５に示す炭化珪素半導体装置が完成する。
【００８１】
この炭化珪素半導体装置では、実施例１記載の効果に加え、ベース電流による素子主電流の制御性が向上し、電流増幅率ｈＦＥが向上するという効果が得られる。
【００８２】
なお図５の実施例では、Ｎ−型ＳｉＣエピタキシャル領域２０上にＰ−型多結晶シリコンベース領域３０を堆積し、そのＰ−型多結晶シリコンベース領域３０にＮ＋型多結晶シリコンエミッタ領域４０とＰ＋型多結晶シリコンコンタクト領域５０を形成する高耐圧用のバイポーラトランジスタの例を示したが、Ｐ−型多結晶シリコンベース領域３０に対してベース電極８０が直にオーミック電極となる場合には、Ｐ＋型多結晶シリコンコンタクト領域５０は無くともよい。またＮ＋型多結晶シリコンエミッタ領域４０とＰ＋型多結晶シリコンコンタクト領域５０の形成は、Ｐ−型多結晶シリコンベース領域３０に所望の不純物を導入する例で説明したが、所望の厚さのＰ−型多結晶シリコンベース領域３０を形成し、その上にＮ＋型多結晶シリコンエミッタ領域４０及びＰ＋型多結晶シリコンコンタクト領域５０を堆積して形成しても構わない。
【００８３】
またゲート電極１６０はベース電極８０と接続されていても構わない。溝２００底部のゲート絶縁膜１７０を保護するＰ型ＳｉＣ電界緩和領域１８０はなくても構わない。Ｐ型ＳｉＣ電界緩和領域はアルミニウムをイオン注入して作製する例で示したが、他にもほう素やガリウムを用いて作製してもよいし、またＰ型にしなくてもアルゴンなどを用いて電界を緩和する高抵抗層としても構わない。
【００８４】
一般に、本願発明においては、本実施例と同様の構成によってゲート絶縁膜とゲート電極とを設けることにより、上記と同様の効果が得られる。
【００８５】
本実施例で例示したように、前記ベース領域と前記コレクタ領域（もしくは高濃度半導体領域）とのヘテロ接合に、ゲート絶縁膜を介してゲート電極が形成されていることを特徴とする炭化珪素半導体装置を構成すれば、ゲート電極に電圧を印加することで、ヘテロ接合に形成されるエネルギー障壁の厚さを薄くすることができる。その結果、キャリアがエネルギー障壁を通過し易くなり、ベース電流による主電流の制御が容易になる（電流増幅率ｈＦＥが高くなる）。
【００８６】
さらに、前記溝下部の前記コレクタ領域表層の所定領域には、前記ゲート絶縁膜に接して第２導電型の電界緩和領域が形成されていることを特徴とする炭化珪素半導体装置を構成すれば、素子に逆電圧が印加された時に、前記第２導電型の電界緩和領域からコレクタ領域側に空乏層が拡がるため、溝底部のゲート絶縁膜に掛かる電界を緩和することができる。その結果、炭化珪素半導体装置内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こすことを防止できるので、所望の素子耐圧が得られる。
【００８７】
さらに、前記ゲート電極を有する炭化珪素半導体装置において、前記ベース電極を前記ゲート電極に接続すれば、接続前には電源端子が４つ必要であるのに対して、接続後には、電源端子は３つで足り、本炭化珪素半導体装置を３端子素子として用いることができる。
【００８８】
上記各実施例においては、炭化珪素半導体とヘテロ接合を形成する半導体材料として多結晶シリコンを用いているが、この多結晶シリコンに代えて、単結晶シリコンまたはアモルファスシリコンを用いてもよい。これらの材料は、多結晶シリコンを含めて、炭化珪素よりもバンドギャップが小さく、このため、本発明に係る炭化珪素半導体装置において、発明の効果を容易に実現させることができる。また、単結晶シリコン、アモルファスシリコンまたは多結晶シリコンを用いる場合に、炭化珪素基板上への堆積、ならびに、堆積膜の酸化、パターニング、選択的エッチング、選択的伝導度制御等が、今までに蓄積された半導体技術の利用によって、容易に遂行可能である。
【図面の簡単な説明】
【図１】本発明第１の実施例を示す断面図である。
【図２】本発明第２の実施例を示す断面図である。
【図３】本発明第３の実施例を示す断面図である。
【図４】本発明第４の実施例を示す断面図である。
【図５】本発明第５の実施例を示す断面図である。
【図６】本発明第１の実施例の製造工程を示す断面図である。
【図７】本発明第１の実施例の製造工程を示す断面図である。
【図８】本発明第１の実施例の製造工程を示す断面図である。
【図９】本発明第１の実施例の製造工程を示す断面図である。
【図１０】本発明第１の実施例の製造工程を示す断面図である。
【図１１】本発明第１の実施例の製造工程を示す断面図である。
【図１２】本発明第５の実施例の製造工程（一部）を示す断面図である。
【図１３】本発明第５の実施例の製造工程（一部）を示す断面図である。
【図１４】本発明第５の実施例の製造工程（一部）を示す断面図である。
【図１５】Ｎ＋型Ｓｉ／Ｐ−型Ｓｉ／４Ｈ−ＳｉＣのエネルギーバンド図である。
【図１６】Ｎ＋型Ｓｉ／Ｐ−型Ｓｉ／４Ｈ−ＳｉＣのエネルギーバンド図（コレクタ電圧印加、ベース電圧オフ時）である。
【図１７】Ｎ＋型Ｓｉ／Ｐ−型Ｓｉ／４Ｈ−ＳｉＣのエネルギーバンド図（コレクタ電圧印加、ベース電圧オン時）である。
【図１８】Ｎ＋型Ｓｉ／Ｐ−型Ｓｉ／４Ｈ−ＳｉＣのエネルギーバンド図（コレクタ電圧印加、ベース電圧オン時）である。図中、右端、急勾配の実線はＮ＋型ＳｉＣ領域１００がある場合またはゲート電極１６０有りでゲート電圧がオンの場合を示す。
【符号の説明】
１０…Ｎ＋型ＳｉＣ基板、２０…Ｎ−型ＳｉＣエピタキシャル領域、３０…Ｐ−型多結晶シリコンベース領域、４０…Ｎ＋型多結晶シリコンエミッタ領域、５０…Ｐ＋型多結晶シリコンコンタクト領域、６０…層間絶縁膜、７０…エミッタ電極、８０…ベース電極、９０…コレクタ電極、１００…Ｎ＋型ＳｉＣ領域、１１０…Ｐ型ＳｉＣ電界緩和領域、１２０…絶縁膜、１３０…Ｐ−型ＳｉＣベース領域、１４０…Ｎ＋型ＳｉＣエミッタ領域、１５０…Ｐ＋型ＳｉＣコンタクト領域、１６０…ゲート電極、１７０…ゲート絶縁膜、１８０…Ｐ型ＳｉＣ電界緩和領域、１９０、１９１、１９２…マスク材、２００、２０１…溝、２１０…ヘテロ接合障壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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