(57)【要約】【課題】フルバンドカバー構成のＰＬＬ周波数シンセサイザに関し、下り側バンドと上り側バンドとの周波数の信号を安定に出力する。【解決手段】電圧制御発振器６と、この電圧制御発振器６の出力信号を固定分周器７により分周した第１の中間信号とローカル入力信号とを入力する周波数変換器８と、この周波数変換器８からの第２の中間信号を分周して基準比較信号と位相比較する位相比較器４と、この位相比較器４の出力信号を入力して電圧制御発振器６の制御電圧とするループフィルタ５とを含むＰＬＬ周波数シンセサイザであって、電圧制御発振器６を、下り側バンドと上り側バンドとを含むフルバンドカバー可能の発振周波数帯域を有する構成とし、発振周波数制限回路９により、電圧制御発振器６の制御電圧を、下り側バンド切替時は、下り側バンド以外の周波数帯域の発振を阻止し、上り側バンド切替時は、上り側バンド以外の周波数帯域の発振を阻止するように制限する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
制御電圧により出力信号の周波数が制御される電圧制御発振器と、該電圧制御発振器の出力信号を固定分周器により分周した第１の中間信号とローカル入力信号とを入力する周波数変換器と、該周波数変換器からの第２の中間信号を分周して基準比較信号と位相比較する位相比較器と、該位相比較器の出力信号を入力して前記電圧制御発振器の制御電圧とするループフィルタとを含むＰＬＬ周波数シンセサイザに於いて、
前記電圧制御発振器を、下り側バンドと上り側バンドとを含むフルバンドカバー可能の発振周波数帯域を有する構成とし、
前記位相比較器と前記電圧制御発振器との間に、前記電圧制御発振器の前記制御電圧を、前記下り側バンド切替時は該下り側バンド以外の周波数帯域の発振を阻止し、前記上り側バンド切替時は該上り側バンド以外の周波数帯域の発振を阻止するよう制限する発振周波数制限回路を設けた
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
前記位相比較器と前記電圧制御発振器との間に、第１のループフィルタと前記発振周波数制限回路と第２のループフィルタとを接続した構成を有することを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記発振周波数制限回路は、出力制限制御電圧により出力電圧範囲を設定する演算増幅器と、前記出力制限制御電圧を前記下り側バンドと前記上り側バンドとの切替えに対応して切替える構成とを含むことを特徴とする請求項１又は２記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記発振周波数制限回路は、オフセット電圧により出力電圧範囲を設定する演算増幅器と、前記オフセット電圧を前記下り側バンドと前記上り側バンドとの切替えに対応して切替える構成とを含むことを特徴とする請求項１又２記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記発振周波数制限回路は、ボルテージフォロワ接続の演算増幅器と、該演算増幅器の出力信号を入力し且つオフセット電圧により出力電圧範囲を設定する演算増幅器と、前記オフセット電圧を前記下り側バンドと前記上り側バンドとの切替えに対応して切替える構成とを含むことを特徴とする請求項１又は２記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フルバンドカバー可能の出力信号の周波数範囲を有し、所望の周波数の信号を安定に出力できるＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ；位相同期ループ）周波数シンセサイザに関する。
【０００２】
【従来の技術】
ＰＬＬは、電圧制御発振器の出力信号の位相と、基準信号の位相とを比較し、位相差に対応した制御電圧を電圧制御発振器に加えて、出力信号位相を基準信号位相に同期化させるものであり、又このようなＰＬＬに於いて、電圧制御発振器の出力信号を分周器により分周し、又基準信号も分周器により分周して、それぞれ位相比較器に入力し、位相比較出力信号をループフィルタを介して電圧制御発振器の制御電圧とする構成が一般的である。そして、分周器の分周比を変更することにより、電圧制御発振器の出力信号周波数を変更することができる。即ち、ＰＬＬ構成を適用したＰＬＬ周波数シンセサイザを構成することができる。
【０００３】
図９は従来のＰＬＬ周波数シンセサイザの説明図であり、基準発振器１０１からの基準信号を分周器１０２により分周して比較基準信号とし、この比較基準信号を位相比較器１０４に入力し、又電圧制御発振器（ＶＣＯ）１０６の出力信号を分周器１０３により分周して位相比較器１０４に入力し、位相比較器１０４に於ける位相比較結果の出力信号をループフィルタ１０５を介して電圧制御発振器１０６に制御電圧として入力する位相制御ループを形成して、基準発振器１０１の出力信号位相に、電圧制御発振器１０６の出力信号を同期化させて、シンセサイザ出力信号とするものである。
【０００４】
基準発振器１０１の出力周波数をｆＲＥＦ　、分周器１０２の分周数をＲ、分周器１０３の分周数をＮ、電圧制御発振器１０６の出力周波数ｆＶＣＯ　とすると、
ｆＶＣＯ　／Ｎ＝ｆＲＥＦ　／Ｒ
の関係が成立するから、電圧制御発振器１０６の出力信号、即ち、シンセサイザ出力信号の周波数ｆＶＣＯ　は、
ｆＶＣＯ　＝（ｆＲＥＦ　／Ｒ）×Ｎ
となる。即ち、分周器１０２の分周数Ｒ又は分周器１０３の分周数Ｎを変更することにより、シンセサイザ出力の周波数ｆＶＣＯ　を変更することができる。
【０００５】
このように周波数を変更することができることから、無線装置の局部発振器として適用されているＰＬＬ周波数シンセサイザは、分周数Ｎの値が小さい程、雑音特性や応答特性に有利であることが知られている。この場合、分周器１０２，１０３の分周数Ｒ，Ｎは、基本的には整数値であるから、基準信号周波数と、出力周波数と、チャネル間隔周波数との仕様から最小値が決まってしまうことになる。
【０００６】
近年の移動通信システムや多重無線システム等に於ける無線部の局部発振器は、無線周波数の高周波化や多値変調化等により、極めて低い雑音特性や振動等に対する高安定性が要求されるもので、前述のＰＬＬ周波数シンセサイザは、分周数Ｎを整数と分数とにより表現するフラクショナル分周器（分数分周器）や、周波数変換器と組合せた構成により、分周数Ｎの値を小さくして、性能を向上させる手段等が適用されている。
【０００７】
図１０は、従来の周波数変換器を用いて前述の分周数Ｎを小さくしたＰＬＬ周波数シンセサイザを示し、１１２，１１３は分周器、１１４は位相比較器、１１５はループフィルタ、１１６は電圧制御発振器（ＶＣＯ）、１１７は分周数が概ね２〜８の固定値である固定分周器、１１８は周波数変換器を示す。
【０００８】
図示を省略した基準発振器からの基準信号を分周器１１２により分周して基準比較信号とし、位相比較器１１４に入力する。又電圧制御発振器１１６の出力信号の周波数を、固定分周器１１７により分周して、第１の中間信号とし、又周波数変換器１１７に於いてローカル入力信号を用いて第１の中間信号を第２の中間信号に変換する。この第２の中間信号の周波数は、基準比較信号の周波数の数倍程度とする。そして、分周器１１３により分周して位相比較器１１４に入力する。位相比較器１１４による位相比較結果の出力信号をループフィルタ１１５を介して電圧制御発振器１１６の制御電圧とする。このような周波数変換器１１８を組合せることにより、位相同期ループ内の分周器による分周数を小さい値に維持することができる。
【０００９】
【発明が解決しようとする課題】
前述の周波数変換器１１８を用いたＰＬＬ周波数シンセサイザに於いて、周波数変換器１１８の出力信号である第２の中間信号の周波数が高いと、現時点では高速動作の位相比較器が存在しないので、その動作速度の制約から、分周器１１３の分周数を大きくする必要が生じる。このように分周数が大きくなると、ＰＬＬ周波数シンセサイザとしての性能が低下することになる。従って、必然的に第２の中間信号の周波数を低くする必要が生じるものである。
【００１０】
しかし、第２の中間信号の周波数を低くし過ぎると、周波数変換器１１８に入力される第１の中間信号の周波数とローカル入力信号の周波数との大小関係が逆転する場合が生じる。このような関係となると、設定周波数に同期できなくなるデッドロック状態に陥る問題がある。
【００１１】
例えば、図１１に於いて、横軸を電圧制御発振器（ＶＣＯ）１１６の発振周波数、縦軸を第２の中間信号の周波数とし、Ａ〜Ｂの区間をシンセサイザ出力信号の周波数帯域とすると、第２の中間信号の周波数帯域はＥ〜Ｆとなる。そして、シンセサイザ出力信号の周波数（電圧制御発振器１１６の発振周波数）ｆ１の場合、位相比較器１１４に入力される基準比較信号の位相に、第２の中間信号を分周器１１３により分周した信号の位相が同期化されていると、その時の第２の中間信号の周波数はｆ２となる。
【００１２】
この状態から、図１２に示すように、電圧制御発振器（ＶＣＯ）１１６の発振周波数がｆ１からｆ１Ｌに低下すると、ローカル入力信号の周波数を変更しない場合、第２の中間信号の周波数はｆ２Ｌに低下し、位相比較器１１４からは電圧制御発振器１１６の発振周波数を上昇させる制御電圧を出力することになり、それにより、電圧制御発振器１１６の発振周波数はｆ１に戻るように制御される。反対に、電圧制御発振器１１６の発振周波数がｆ１からｆ１Ｈに上昇すると、第２の中間信号の周波数はｆ２Ｈに上昇するから、位相比較器１１４からは電圧制御発振器１１６の発振周波数を低下させる制御電圧を出力することになり、電圧制御発振器１１６の発振周波数はｆ１に戻るように制御される。
【００１３】
又位相同期外れ等により、電圧制御発振器１１６の発振周波数がｆ１から大幅に低下してＣとなると、第２の中間信号の周波数は０となる。この状態は、固定分周器１１７により分周された第１の中間信号の周波数とローカル入力信号の周波数とが同一となった場合に相当する。
【００１４】
又シンセサイザ出力信号の周波数帯域の下限の周波数Ａに設定した場合、第２の中間信号の周波数はＥとなる。そして、電圧制御発振器１１６の発振周波数がＡから何らかの要因によって低下し、Ｃを超えて低下してＤとなると、第２の中間信号の周波数は電圧制御発振器１１６の発振周波数がＡの場合と同じＥとなり、更に電圧制御発振器１１６の発振周波数がＤより低下すると、位相比較器１１４は、第２の中間信号の周波数Ｅに対して電圧制御発振器１１６の発振周波数が上昇した場合と等価な動作となり、従って、電圧制御発振器１１６の発振周波数を低下させるような制御電圧を出力することになる。それにより、電圧制御発振器１１６は、発振可能の最低周波数まで低下する制御が続くことになる。即ち、永久に位相同期が得られない状態となる問題がある。このように、ＰＬＬ周波数シンセサイザの出力信号の周波数帯域を広くすることは困難であり、例えば、対向する無線装置の送信と受信とに於ける局部発振器を共通化、或いは上り側（ＵＰＰＥＲ）と下り側（ＬＯＷＥＲ）に於ける局部発振器を共通設計とするフルバンドカバー構成を実現できないものであった。
【００１５】
従って、対向した無線装置の上り側（ＵＰＰＥＲ）と下り側（ＬＯＷＥＲ）との帯域に分けて、それぞれの帯域をカバーする２種類のＰＬＬ周波数シンセサイザを設けることになる。その場合、図１３に示すように、ローカル入力信号の周波数をＣｌとし、シンセサイザ出力信号の周波数Ｌ−Ｌｃｈ〜Ｌ−ＨｃｈのＬＯＷＥＲ（下り側）バンド用のＰＬＬ周波数シンセサイザと、ローカル入力信号の周波数をＣｈとし、シンセサイザ出力信号の周波数Ｕ−Ｌｃｈ〜Ｕ−ＨｃｈのＵＰＰＥＲ（上り側）バンド用のＰＬＬ周波数シンセサイザとの２種類設けることになる。なお、電圧制御発振器の発振周波数帯域は、それぞれＬ−Ｌｃｈ〜Ｌ−ＨｃｈのＬＯＷＥＲバンド及びＵ−Ｌｃｈ〜Ｕ−ＨｃｈのＵＰＰＥＲバンドより広い帯域を有するものである。即ち、フルバンド構成とすることができないことから、ハーフバンド構成とするものであった。
【００１６】
又２種類のＰＬＬ周波数シンセサイザを設けて、それぞれのローカル入力信号を共通化することができる。その場合、図１４に示すように、電圧制御発振器ＶＣＯの発振周波数が、ＬＯＷＥＲ（下り側）バンドの最高周波数Ｌ−Ｈｃｈと、ＵＰＰＥＲ（上り側）バンドの最低周波数Ｕ−Ｌｃｈとの中間の時に、第２の中間信号の周波数が０となるように、ローカル入力信号の周波数を設定する。このような設定により、第２の中間信号の周波数範囲を最小にすることができる。なお、ＬＯＷＥＲバンド側の制御特性が、ＵＰＰＥＲバンド側の制御特性と逆になっているが、ＬＯＷＥＲバンド側の制御特性を制御回路側でバンド切替えに対応して反転することが可能であるから、ＵＰＰＥＲバンド側と同様にＬＯＷＥＲバンド側の制御が可能である。
【００１７】
しかし、ローカル入力信号を共通化したとしても、フルバンドをカバーする為には、２種類のＰＬＬ周波数シンセサイザを必要とするものであるから、無線装置の大型化並びにコストアップとなる問題がある。
本発明は、１個のＰＬＬ周波数シンセサイザを用いてフルバンドカバーの機能を実現することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のＰＬＬ周波数シンセサイザは、図１を参照して説明すると、制御電圧により出力信号の周波数が制御される電圧制御発振器６と、この電圧制御発振器６の出力信号を固定分周器７により分周した第１の中間信号とローカル入力信号とを入力する周波数変換器８と、この周波数変換器８からの第２の中間信号を分周して基準比較信号と位相比較する位相比較器４と、この位相比較器４の出力信号を入力して電圧制御発振器６の制御電圧とするループフィルタ５とを含むＰＬＬ周波数シンセサイザであって、電圧制御発振器６を、下り側バンドと上り側バンドとを含むフルバンドカバー可能の発振周波数帯域を有する構成とし、位相比較器４と電圧制御発振器６との間に、電圧制御発振器６の制御電圧を、下り側バンド切替時は、下り側バンド以外の周波数帯域の発振を阻止し、上り側バンド切替時は、上り側バンド以外の周波数帯域の発振を阻止するよう制限する発振周波数制限回路９を設けた構成とする。
【００１９】
又位相比較器４と電圧制御発振器６との間に、第１のループフィルタと発振周波数制限回路９と第２のループフィルタとを接続した構成とすることができる。又発振周波数制限回路９は、出力制限制御電圧により出力電圧範囲を設定する演算増幅器と、出力制限制御電圧を下り側バンドと上り側バンドとの切替えに対応して切替える構成とを含むことができる。
【００２０】
又発振周波数制限回路９は、オフセット電圧により出力電圧範囲を設定する演算増幅器と、このオフセット電圧を下り側バンドと上り側バンドとの切替えに対応して切替える構成とを含むことができる。又発振周波数制限回路９は、ボルテージフォロワ接続の演算増幅器と、この演算増幅器の出力信号を入力し且つオフセット電圧により出力電圧範囲を設定する演算増幅器と、オフセット電圧を下り側バンドと上り側バンドとの切替えに対応して切替える構成とを含むことができる。
【００２１】
【発明の実施の形態】
図１は本発明の実施の形態の説明図であり、１は基準発振器、２，３は分周器、４は位相比較器、５はループフィルタ、６はＶＣＯ（電圧制御発振器）、７は分周数が概ね２〜８の固定値である固定分周器、８は周波数変換器、９は発振周波数制限回路、１０は制御部を示す。電圧制御発振器６は、下り側バントと上り側バンドとを含むフルバンドカバー可能の発振周波数帯域を有する構成とする。又制御部１０は、プロセッサ等により構成し、例えば、チャネル切替え要求信号に対応して、分周器３の分周数を切替える制御信号ｓ１や、下り側バンドと上り側バンドとのバンド切替信号ｓ２等の各部を制御する制御信号を出力するものである。
【００２２】
又位相比較器４と電圧制御発振器６との間に発振周波数制限回路９を接続するもので、この発振周波数制限回路９は、ループフィルタ５の前段に設けた場合を示すが、ループフィルタ５の後段に設けることも可能である。又後述のように、発振周波数制限回路９の前段と後段とにループフィルタを設けることも可能である。この発振周波数制限回路９は、制御部１０からのバンド切替信号ｓ２によって、電圧制御発振器６に対する制御電圧を、下り側バンドと上り側バンドとの切替えに対応した範囲に制限するもので、それにより、下り側バンドに切替えた時は、それ以外の周波数帯域の発振周波数とならないように制御電圧の範囲を制限し、同様に、上り側バンドに切替えた時は、それ以外の周波数帯域の発振周波数とならないように制御電圧の範囲を制限するものである。
【００２３】
又発振周波数制限回路９を除くＰＬＬ周波数シンセサイザの構成は、図１０に示す構成と類似しており、その動作を同様であるから、重複した説明は省略する。又制御部１０は、例えば、図２に示す制御機能を有するもので、チャネル設定等の設定要求により、制御部１０は、予め作成したテーブルを参照するか、又は要求情報の演算処理により、制御データを送出する。この制御データは、各部のデコーダ１１に於いてデコードし、分周器制御信号ｓ１、バンド切替信号ｓ２、位相比較器制御信号ｓ３、その他の制御信号ｓ４等をとする。
【００２４】
図３はフルバンドカバーの説明図であり、横軸はＶＣＯ（電圧制御発振器）６の発振周波数、縦軸は周波数変換器８の出力信号の第２の中間信号の周波数を示す。Ｌ−Ｌｃｈ〜Ｌ−Ｈｃｈの範囲のＬＯＷＥＲ（下り側）バントと、Ｕ−Ｌｃｈ〜Ｕ−Ｈｃｈの範囲のＵＰＰＥＲ（上り側）バンドとを含むフルバンドカバー可能の電圧制御発振器６とし、周波数変換器８に対するローカル入力信号の周波数を、ＬＯＷＥＲバンドの最高周波数Ｌ−Ｈｃｈと、ＵＰＰＥＲバンドの最低周波数Ｕ−Ｌｃｈとの中間の周波数に於ける第１の中間信号の周波数と同一となるように設定する。即ち、Ｃ点の関係となるように設定する。
【００２５】
図４は制御電圧の制限範囲の説明図であり、ＶＣＯ（電圧制御発振器）の発振周波数を縦軸、制御電圧を横軸として示し、図３に示すＬ−Ｌｃｈ〜Ｌ−ＨｃｈのＬＯＷＥＲバンドの帯域より発振可能周波数を多少広くし、同様に、Ｕ−Ｌｃｈ〜Ｕ−ＨｃｈのＵＰＰＥＲバンドの帯域より発振可能周波数を多少広く設定できるように、電圧制御発振器の制御電圧を制限する。
【００２６】
この制御電圧の最低電圧をＶＬＬ、最大電圧をＶＵＨとすると、発振周波数制限回路９により、ＬＯＷＥＲバンドに切替えた時は、電圧制御発振器の制御電圧をＶＬＬ〜ＶＬＨの範囲に制限し、ＵＰＰＥＲバンドに切替えた時は、電圧制御発振器の制御電圧をＶＵＬ〜ＶＵＨの範囲に制限する。それによって、図３に示すＬＯＷＥＲバントの範囲のみ、又はＵＰＰＥＲバンドの範囲のみで発振が可能となり、第２の中間信号の周波数が０及びその前後となる制御状態が発生しないので、ＬＯＷＥＲバンド及びＵＰＰＥＲバンドに於いて、安定な位相同期引込みが可能となる。
【００２７】
図５は発振周波数制限回路の接続構成を示すもので、図１と同一符号は同一部分を示す。図５の（Ａ）は、図１に示す場合と同様に、位相比較器４の後段に発振周波数制限回路９を接続し、発振周波数制限回路９の後段にループフィルタ５を接続して、ＶＣＯ（電圧制御発振器）６に制御電圧を入力する構成を示す。又（Ｂ）は、位相比較器４の後段にループフィルタ５を接続し、このループフィルタ５の後段に発振周波数制限回路９を接続して、電圧制御発振器６に制御電圧を入力する構成を示す。又（Ｃ）は、位相比較器４の後段にループフィルタ５ａを接続し、このループフィルタ５ａの後段に発振周波数制限回路９を接続し、更にこの発振周波数制限回路９の後段にループフィルタ５ｂを接続して、電圧制御発振器６に制御電圧を入力する構成を示す。（Ａ），（Ｃ）の場合、発振周波数制御回路９で発生する雑音がシンセサイザ出力信号に与える影響をループフィルタ５又は５ａにより低減することができる。
【００２８】
図６は発振周波数制限回路の説明図であり、（Ａ）はリミッタ機能付きの演算増幅器２１を示し、出力制限制御電圧Ｖｒｌ，Ｖｒｈを切替えることにより、出力電圧の範囲を切替えることができるものである。従って、電圧制御発振器６に入力する制御電圧を、出力制限制御電圧Ｖｒｌ，Ｖｒｈの値の切替えにより制限する範囲を切替えて、下り側バンドと上り側バンドとに於ける位相同期条件を切替えることができる。又図６の（Ｂ）は、出力制限制御電圧Ｖｒｌ，Ｖｒｈにより、出力電圧を制限し、且つ非反転増幅を行う演算増幅器２２を用いた場合を示し、利得Ｇ＝（Ｒ１＋Ｒ２）／Ｒ１を有し、位相比較器４の出力の制御電圧を利得Ｇ倍することができる。
【００２９】
又図６の（Ｃ）は、前述の演算増幅器２１，２２に印加する出力制限制御電圧Ｖｒｌ，Ｖｒｈを出力する可変電圧回路２２，２３を示すもので、可変電圧構成としては既に知られている各種の構成を適用することができる。即ち、バンド切替信号が、下り側バンド（ＬＯＷＥＲバンド）に切替えることを示す場合、図４に於けるＶＬＬ〜ＶＬＨの範囲の制御電圧に制限する為の出力制限制御電圧Ｖｒｌ，Ｖｒｈを出力する。又上り側バンド（ＵＰＰＥＲバンド）に切替えることを示す場合、図４に於けるＶＵＬ〜ＶＵＨの範囲の制御電圧に制限する為の出力制限制御電圧Ｖｒｌ，Ｖｒｈを出力する。それにより、電圧制御発振器６を、下り側バンド（ＬＯＷＥＲバンド）に於いては、図３に示すように、Ｌ−Ｌｃｈ〜Ｌ−Ｈｃｈの発振周波数範囲とし、上り側バンド（ＵＰＰＥＲバンド）に於いては、図３に示すように、Ｕ−Ｌｃｈ〜Ｕ−Ｈｃｈの発振周波数範囲とすることができる。
【００３０】
図７は反転増幅器の構成による発振周波数制限回路を示し、（Ａ）は、演算増幅器３１に抵抗Ｒ３，Ｒ４，Ｒ５を接続し、入力電圧を抵抗Ｒ３を介して演算増幅器３１の反転端子に入力し、オフセット電圧を抵抗Ｒ５を介して非反転端子に入力し、帰還用の抵抗Ｒ４を接続したものであり、このオフセット電圧を、下り側バンド（ＬＯＷＥＲバンド）と上り側バンド（ＵＰＰＥＲバンド）との切替えに対応して切替えるものである。この場合のバンド切替えによるオフセット電圧を切替える構成は、例えば、図６の（Ｃ）の可変電圧回路２３の構成に類似した構成とすることができる。
【００３１】
又図７の（Ｂ）は、（Ａ）の構成に対して、演算増幅器３２をボルテージフォロワ構成として、入力インピーダンスを高くし、位相比較器４側の負荷インピーダンスによる影響を除くことができるものである。図７の（Ａ），（Ｂ）に示す反転増幅器に於けるオフセット電圧ＶＯＦＦ　と入力電圧ＶＩＮと出力電圧ＶＯＵＴ　との関係は、
ＶＯＵＴ　＝（Ｒ４／Ｒ３）・ＶＩＮ＋〔１＋（Ｒ４／Ｒ３）〕・ＶＯＦＦ　
として表すことができる。
【００３２】図８は位相比較器の出力電圧と制御電圧との関係説明図であり、位相比較器４の出力電圧範囲が０〜５Ｖとし、フルバンドカバー可能の発振周波数範囲のＶＣＯ（電圧制御発振器）６の制御電圧範囲を、０〜１０Ｖ又は０〜５Ｖとした場合に、Ｒ４／Ｒ３＝１とし、オフセット電圧を２．５Ｖとすると、位相比較器４の出力電圧が０Ｖの時に、電圧制御発振器６に印加する制御電圧は５Ｖとなり、位相比較器４の出力電圧が５Ｖの時に、制御電圧は０Ｖとなる。又オフセット電圧を５Ｖとすると、位相比較器４の出力電圧が０Ｖの時、制御電圧は１０Ｖ、位相比較器４の出力電圧が５Ｖの時、制御電圧は５Ｖとなる。即ち、電圧制御発振器６の制御電圧を、オフセット電圧を２．５Ｖと５Ｖとに切替えることにより、０〜５Ｖの範囲と、５〜１０Ｖの範囲とに切替えることができる。
【００３３】
同様に、電圧制御発振器に入力可能の制御電圧範囲を０〜５Ｖとし、Ｒ４／Ｒ３＝０．５とすると、オフセット電圧を１．６７Ｖとすることにより、制御電圧範囲を０．０１Ｖ〜２．５１Ｖとし、オフセット電圧を３．３３Ｖとすることにより、制御電圧範囲を２．５Ｖ〜５Ｖとすることができる。
【００３４】
本発明は、前述の各実施の形態にのみ限定されるものではなく、種々付加変更することが可能であり、例えば、前段と後段とのＰＬＬ構成を有する周波数シンセサイザが知られており、その後段のＰＬＬ構成を、前述のフルバンドカバー可能の構成とし、且つその位相比較器と電圧制御発振器との間に、下り側（ＬＯＷＥＲ）バンドと、上り側（ＵＰＰＥＲ）バンドとの切替えに対応して、電圧制御発振器に入力する制御電圧の範囲を切替える構成を適用し、下り側バンドと上り側バンドとの切替えによりフルバンドカバーを可能とすることもできる。
【００３５】
【発明の効果】
以上説明したように、本発明は、フルバンドカバー可能の発振周波数範囲の電圧制御発振器６を有し、周波数変換器８により第２の中間信号を形成し、この第２の中間信号を分周器３により分周して位相比較器４に入力する構成として、位相同期ループ内の分周器の分周数を小さくすることを可能とし、それにより、良好な位相雑音特性とすることができると共に、下り側バンドと上り側バンドとの切替えに応じて、電圧制御発振器６に入力する制御電圧の範囲を切替えることにより、下り側バンドと上り側バンドとの中間に於ける位相制御の不安定性を除去し、単一のＰＬＬ周波数シンセサイザの構成により、フルバンドに対して安定に動作させることができる。従って、小型化並びにコストダウンを図ることができる利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の説明図である。
【図２】制御機能の概要説明図である。
【図３】フルバンドカバーの説明図である。
【図４】制御電圧の制限範囲の説明図である。
【図５】発振周波数制限回路の接続構成説明図である。
【図６】発振周波数制限回路の説明図である。
【図７】発振周波数制限回路の説明図である。
【図８】位相比較器の出力電圧と制御電圧との関係説明図である。
【図９】従来のＰＬＬ周波数シンセサイザの説明図である。
【図１０】従来の周波数変換器を用いたＰＬＬ周波数シンセサイザの説明図である。
【図１１】発振周波数と第２の中間信号の周波数との関係説明図である。
【図１２】引込動作の説明図である。
【図１３】ハーフバンドカバーの説明図である。
【図１４】ローカル入力信号共通のハーフバンドカバーの説明図である。
【符号の説明】
１　基準発振器
２　分周器
３　分周器
４　位相比較器
５　ループフィルタ
６　電圧制御発振器（ＶＣＯ）
７　固定分周器
８　周波数変換器
９　発振周波数制限回路
１０　制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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