(57)【要約】【課題】特別な信号を外部から入力すること無く、供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制する。【解決手段】スキャンライン、データライン、能動素子、画素電極、垂直走査回路２、水平走査回路５、第１のスイッチ回路、第２のスイッチ回路及び開閉パルス供給回路を備える液晶駆動回路において、液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子にプリチャージ信号供給回路によって共通電位を供給する。【選択図】    図１
2004233386.tif 000002
【特許請求の範囲】
【請求項１】
行方向に沿って配列されたスキャンラインと、
列方向に沿って配列されたデータラインと、
該スキャンライン及びデータラインの交点に配設された能動素子と、
各々の能動素子により駆動される画素電極と、
前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、
前記データラインを順次選択するパルスを供給する水平走査回路と、
前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第１のスイッチ回路と、
前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第２のスイッチ回路と、
該第２のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路において、
該液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する
ことを特徴とする液晶駆動回路。
【請求項２】
液晶駆動回路に供給される電源がオフになる直前にプリチャージ信号供給回路によって共通電位を供給する
ことを特徴とする請求項１に記載の液晶駆動回路。
【請求項３】
所定の間隙を介して対面配置された第１の基板及び第２の基板と、該第１の基板及び第２の基板の間隙内に保持された液晶層とを有し、
前記第１の基板は、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、前記スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第１のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第２のスイッチ回路と、該第２のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路が形成され、
前記第２の基板は、対向電極が形成されたアクティブマトリクス型液晶表示装置において、
前記液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する
ことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項４】
液晶駆動回路に供給される電源がオフになる直前にプリチャージ信号供給回路によって共通電位を供給する
ことを特徴とする請求項３に記載のアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶駆動回路及びアクティブマトリクス型液晶表示装置に関する。詳しくは、液晶駆動回路に供給する電源をオフにした時の画面の乱れを抑制する液晶駆動回路及びアクティブマトリクス型液晶表示装置に係るものである。
【０００２】
【従来の技術】
従来、液晶画素に対応して複数の画素駆動素子を配置するとともに、垂直走査方向に配置された各画素駆動素子に接続される複数のデータラインと、水平走査方向に配置された画素駆動素子に接続される複数のスキャンラインとを有し、スキャンラインに順次垂直同期信号を供給するとともに、データラインにビデオ信号を供給することにより、画素駆動素子を駆動して液晶画素を制御する液晶駆動回路が知られている。
【０００３】
ところで、上記した様な液晶駆動回路では、液晶に直流電圧を印加すると液晶の比抵抗値等に劣化をもたらすために、各画素に供給するビデオ信号は対向電極に印加される共通電位Ｖｃｏｍを中心とした交流駆動である。ここで、液晶が駆動中の各画素には交流駆動のハイレベル（以下、Ｈレベルと言う）側の電位を保持している画素と、ローレベル（以下、Ｌレベルと言う）側の電位を保持している画素とが存在しているために液晶駆動回路に供給する電源をオフにした時に、Ｖｃｏｍは徐々にグランドレベル（Ｖｓｓ）に落ちていくが、この際、Ｈレベル側の電位を保持していた画素とＬレベル側の電位を保持していた画素とで直流電界に差異が生じ、この直流電界のばらつきにより画像の乱れが生じてしまう。更に、画像の乱れは液晶駆動回路に供給する電源をオフにした時の各画素のリーク特性にも依存しており、特性がばらつくと乱れ方がランダムとなってしまい、画面の乱れは一層激しくなってしまう。
【０００４】
さて、これらの問題に対して、全てのデータラインに共通信号を供給するとともに、全てのスキャンラインを一括してオンの状態とする一括制御手段を有し、液晶駆動回路に供給する電源をオフにする直前に一括制御手段によって各画素に対応する画素駆動素子の電位を共通に制御する液晶駆動回路が提案されている（例えば、特許文献１参照。）。
【０００５】
以下、図面を用いて従来の液晶駆動回路について説明する。
図６は、従来のアクティブマトリクス型液晶表示装置の液晶駆動回路の構成を説明するための図であり、ここで示す液晶駆動回路は、Ｘ軸方向に平行に配列された複数のスキャンラインＸ１，Ｘ２，Ｘ３…と、Ｙ軸方向に平行に配列された複数のデータラインＹ１，Ｙ２，Ｙ３…とを備えており、各スキャンラインとデータラインの交点には、例えば薄膜トランジスタ（ＴＦＴ）等の能動素子Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…が形成され、更に各能動素子に対応した、画素電極及び対面する対向電極によって挟持された液晶から構成された液晶セルＬ１１，Ｌ１２，Ｌ２１，Ｌ２２…が形成されている。なお、各ＴＦＴは液晶画素に対応してマトリクス状に配置されており、各ＴＦＴのゲート電極はスキャンラインに接続されており、ソース電極はデータラインに接続されており、ドレイン電極は対応する液晶セルの画素電極に接続されている。
【０００６】
また、各スキャンラインに第１のＮＡＮＤゲート１０１及び第２のＮＡＮＤゲート１０２を介して接続された垂直シフトレジスタ１０３は、各スキャンラインに順次垂直同期信号を供給する様に構成されている。なお、第１のＮＡＮＤゲートの一方の入力端子には垂直シフトレジスタの各シフト出力が入力され、他方の入力端子には外部入力端子からの外部制御信号（ＤＣＧ）が入力され、出力端子はインバータを介して第２のＮＡＮＤゲートに接続されている。更に、第２のＮＡＮＤゲートの一方の入力端子には第１のＮＡＮＤゲートの出力が入力され、他方の入力端子には外部入力端子からの駆動制御信号（ＳＴＢ）が入力され、出力端子はスキャンラインに接続されている。
【０００７】
更に、各データラインに第３のＮＡＮＤゲート１０４、第４のＮＡＮＤゲート１０５及び第１のＣＭＯＳ型ＦＥＴ１０６を介して接続された水平シフトレジスタ１０７は、各データラインに順次水平同期信号を供給する様に構成されている。なお、第３のＮＡＮＤゲートの一方の入力端子には水平シフトレジスタの各シフト出力が入力され、他方の入力端子にはＤＣＧが入力され、出力端子はインバータを介して第４のＮＡＮＤゲートに接続されている。更に、第４のＮＡＮＤゲートの一方の入力端子には第３のＮＡＮＤゲートの出力が入力され、他方の入力端子にはＳＴＢが入力され、出力端子は第１のＣＭＯＳ型ＦＥＴの一方のゲート端子（反転端子）に接続されるとともに、インバータを介して他方のゲート端子に接続されている。また、第１のＣＭＯＳ型ＦＥＴのソース端子にはビデオ信号が供給されており、ドレイン端子はデータラインに接続されている。
【０００８】
また、データラインの他方側には、第２のＣＭＯＳ型ＦＥＴ１０８、第３のＣＭＯＳ型ＦＥＴ１０９及び第４のＣＭＯＳ型ＦＥＴ１１０が形成されており、ＤＣＧを制御することによってプリチャージ信号（Ｐｓｉｇ）若しくはＶｃｏｍを供給する様に構成されている。なお、外部入力端子からのプリチャージパルス（ＰＣＧ）を供給するプリチャージパルス供給回路が第２のＣＭＯＳ型ＦＥＴの一方のゲート端子に接続されるとともに、インバータを介して他方のゲート端子（反転端子）に接続され、外部入力端子からのＰｓｉｇを供給するプリチャージ信号供給回路が第２のＣＭＯＳ型ＦＥＴのソース端子に接続され、第２のＣＭＯＳ型ＦＥＴのドレイン端子は第３のＣＭＯＳ型ＦＥＴのソース端子に接続されている。また、ＤＣＧを供給する外部制御信号供給回路が第３のＣＭＯＳ型ＦＥＴの一方のゲート端子及び第４のＣＭＯＳ型ＦＥＴの一方のゲート端子（反転端子）に接続されるとともに、ＤＣＧの反転信号を供給する反転外部制御信号供給回路が第３のＣＭＯＳ型ＦＥＴの他方のゲート端子（反転端子）及び第４のＣＭＯＳ型ＦＥＴの他方のゲート端子に接続され、Ｖｃｏｍを供給する共通電位供給回路が第４のＣＭＯＳ型ＦＥＴのソース端子に接続されている。なお、第３のＣＭＯＳ型ＦＥＴ及び第４のＣＭＯＳ型ＦＥＴのドレイン端子はデータラインに接続されている。
【０００９】
【特許文献１】
特開２０００−３４７６２７号公報  （第２−４頁、第１図）
【００１０】
【発明が解決しようとする課題】
上記の様に構成された従来の液晶駆動回路では、例えば図７で示す様なＳＴＢをＨレベルからＬレベルとする直前にＤＣＧをＨレベルからＬレベルとすることにより、液晶駆動回路に供給される電源をオフにする直前に各画素に対応する画素駆動素子の電位を共通に制御することができ、液晶駆動回路に供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができるものの、外部入力端子からＤＣＧの入力を必要とするという不都合があった。
【００１１】
本発明は以上の点に鑑みて創案されたものであって、外部にＤＣＧのための入力端子や内部に特別の配線を設けることなく供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる液晶駆動回路及びアクティブマトリクス型液晶表示装置を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る液晶駆動回路では、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、該スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第１のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第２のスイッチ回路と、該第２のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路において、該液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する。
【００１３】
また、上記の目的を達成するために、本発明に係るアクティブマトリクス型液晶表示装置では、所定の間隙を介して対面配置された第１の基板及び第２の基板と、該第１の基板及び第２の基板の間隙内に保持された液晶層とを有し、前記第１の基板は、行方向に沿って配列されたスキャンラインと、列方向に沿って配列されたデータラインと、前記スキャンライン及びデータラインの交点に配設された能動素子と、各々の能動素子により駆動される画素電極と、前記スキャンラインを順次選択するパルスを供給する垂直走査回路と、前記データラインを順次選択するパルスを供給する水平走査回路と、前記水平走査回路により供給されたパルスによって前記データラインの一端とビデオ信号を供給するビデオ信号供給回路を接続する第１のスイッチ回路と、前記データラインの他端とプリチャージ信号を供給するプリチャージ信号供給回路を接続する第２のスイッチ回路と、該第２のスイッチ回路に開閉パルスを供給する開閉パルス供給回路とを備える液晶駆動回路が形成され、前記第２の基板は、対向電極が形成されたアクティブマトリクス型液晶表示装置において、前記液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子に前記プリチャージ信号供給回路によって所定電位を供給する。
【００１４】
ここで、液晶駆動回路に供給される電源がオフになる直前に、全ての能動素子にプリチャージ信号供給回路によって所定電位を供給することによって、液晶駆動回路に供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明し、本発明の理解に供する。
【００１６】
図１は、本発明を適用したアクティブマトリクス型液晶表示装置の一例における液晶駆動回路の構成を説明するための図であり、ここで示す液晶駆動回路は、上記した従来の液晶駆動回路と同様に、Ｘ軸方向に平行に配列された複数のスキャンラインＸ１，Ｘ２，Ｘ３…と、Ｙ軸方向に平行に配列された複数のデータラインＹ１，Ｙ２，Ｙ３…とを備えており、各スキャンラインとデータラインの交点には、例えば薄膜トランジスタ（ＴＦＴ）等の能動素子Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…が形成され、更に各能動素子に対応した、画素電極及び対面する対向電極によって挟持された液晶から構成された液晶セルＬ１１，Ｌ１２，Ｌ２１，Ｌ２２…が形成されている。なお、各ＴＦＴは液晶画素に対応してマトリクス状に配置されており、各ＴＦＴのゲート電極はスキャンラインに接続されており、ソース電極はデータラインに接続されており、ドレイン電極は対応する液晶セルの画素電極に接続されている。
【００１７】
ここで、各スキャンラインに第１のＮＡＮＤゲート１を介して接続された垂直シフトレジスタ２は、各スキャンラインに順次垂直同期信号を供給する様に構成されている。なお、第１のＮＡＮＤゲートの一方の入力端子には垂直シフトレジスタの各シフト出力が入力され、他方の入力端子にはＳＴＢが入力され、出力端子はスキャンラインに接続されている。
【００１８】
また、各データラインに第２のＮＡＮＤゲート３及び第１のＣＭＯＳ型ＦＥＴ４を介して接続された水平シフトレジスタ５は、各データラインに順次水平同期信号を供給する様に構成されている。なお、第２のＮＡＮＤゲートの一方の入力端子には水平シフトレジスタの各シフト出力が入力され、他方の入力端子にはＳＴＢが入力され、出力端子は第１のＣＭＯＳ型ＦＥＴの一方のゲート端子（反転端子）に接続されるとともに、インバータ６を介して他方のゲート端子に接続されている。また、第１のＣＭＯＳ型ＦＥＴのソース端子にはビデオ信号が供給されており、ドレイン端子はデータラインに接続されている。
【００１９】
更に、データラインの他方側には、第２のＣＭＯＳ型ＦＥＴ７が形成されており、ＰＣＧを供給するプリチャージパルス供給回路が第２のＣＭＯＳ型ＦＥＴの一方のゲート端子に接続されるとともに、インバータを介して他方のゲート端子（反転端子）に接続され、Ｐｓｉｇを供給するプリチャージ信号供給回路が第２のＣＭＯＳ型ＦＥＴのソース端子に接続され、第２のＣＭＯＳ型ＦＥＴのドレイン端子はデータラインに接続されている。
【００２０】
以下、ＳＴＢ、Ｐｓｉｇ、Ｖｃｏｍ，ＰＣＧ、水平シフトレジスタの駆動パルス（ＨＳＴ）及び垂直シフトレジスタの駆動パルス（ＶＳＴ）の動作タイミングを示す図２を参照して上記した液晶駆動回路の動作について説明する。
先ず、図２中符号ａで示す液晶表示装置の駆動時には、ＳＴＢをＨレベルとし、Ｐｓｉｇ、ＰＣＧ及びＨＳＴを通常駆動することにより通常の表示動作が実行される。即ち、図３で示す様に、ＰＣＧ及びＰｓｉｇを通常駆動することによって第２のＣＭＯＳ型ＦＥＴが順次オンの状態となりＰｓｉｇが順次データラインに供給された後に、ＳＴＢをＨレベルとしＨＳＴを通常駆動することによって第２のＮＡＮＤゲートからの出力により第１のＣＭＯＳ型ＦＥＴが順次オンの状態となりビデオ信号がデータラインに供給される。また、ＶＳＴを通常駆動することによってスキャンラインは１ラインごとに順次オンの状態となる。
【００２１】
次に、ＳＴＢをＨレベルからＬレベルにする直前よりＨレベルからＬレベルにするまでの期間である図２中符号ｂで示す電位制御時には、ＳＴＢをＨレベルとし、ＰｓｉｇにＶｃｏｍと同電位を与え、ＰＣＧをＨレベル、ＨＳＴをＬレベルとすることにより全画素にＶｃｏｍと同電位の電圧を供給することができる。即ち、図４で示す様に、ＨＳＴをＬレベルとすることによって第１のＣＭＯＳ型ＦＥＴの全てをオフの状態にし、ＰＣＧをＨレベルとすることによって第２のＣＭＯＳ型ＦＥＴの全てをオンの状態にするとともに、ＰｓｉｇにＶｃｏｍと同電位を与えることによって全てのデータラインにＶｃｏｍと同電位が供給される。また、ＶＳＴを通常駆動することによってスキャンラインは１ラインごとに順次オンの状態となる。
【００２２】
ここで、電位制御時には、電源オフの時に各画素の電界のばらつきを抑制でき、画面の乱れを抑制することができれば充分であって、一定電位が全画素に供給されれば電源オフの時に各画素の電界のばらつきを抑制でき、画面の乱れを抑制することができるために、必ずしもＶｃｏｍと同電位を供給する必要は無いが、より一層電界のばらつきを抑制し、画面の乱れを抑制するために各画素に供給される交流駆動のビデオ信号の中心値であるＶｃｏｍと同電位を全画素に供給する方が好ましい。
また、電位制御時には、全てのデータラインにＶｃｏｍと同電位が供給されることによって全画素にＶｃｏｍと同電位を供給することができれば充分であって、必ずしもスキャンラインを１ラインごとに順次オンの状態とする必要は無く、全てのスキャンラインを一斉にオンの状態としても良い。即ち、電位制御時にＶＳＴをＨレベルとすることによって全てのスキャンラインを一斉にオンの状態としても良い。
【００２３】
次に、図２中符号ｃで示す液晶表示装置の非駆動時には、図５で示す様に、ＶＳＴをＬレベルとすることによって全てのスキャンラインが一斉にオンの状態となり全ての画素にＶｃｏｍと同電位であるＰｓｉｇが供給されることとなる。
【００２４】
上記した本発明を適用したアクティブマトリクス型液晶表示装置の液晶駆動回路では、液晶表示装置の非駆動時の直前に全画素にＶｃｏｍと同電位を供給することができるために、液晶駆動回路の電源をオフにした時に各画素の電界のばらつきをなくし、残像、焼き付き等の画面の乱れを抑制することができる。
【００２５】
【発明の効果】
以上述べてきた如く、本発明の液晶駆動回路及び液晶表示装置では、特別な信号を外部から入力すること無く、供給される電源をオフにした時の各画素の電界のばらつきを無くして画面の乱れを抑制することができる。
【図面の簡単な説明】
【図１】本発明を適用したアクティブマトリクス型液晶表示装置の一例における液晶駆動回路の構成を説明するための図である。
【図２】ＳＴＢ，Ｐｓｉｇ、Ｖｃｏｍ、ＰＣＧ、ＨＳＴ及びＶＳＴの動作タイミングを示す図である。
【図３】図１に示す液晶駆動回路の通常駆動時の動作を説明するための模式的な図である。
【図４】図１に示す液晶駆動回路の電位制御時の動作を説明するための模式的な図である。
【図５】図１に示す液晶駆動回路の非駆動時の動作を説明するための模式的な図である。
【図６】従来のアクティブマトリクス型液晶表示装置の液晶駆動回路の構成を説明するための図である。
【図７】従来のアクティブマトリクス型液晶表示装置の液晶駆動回路に印加するパルスの動作タイミングを示す図である。
【符号の説明】
１    第１のＮＡＮＤゲート
２    垂直シフトレジスタ
３    第２のＮＡＮＤゲート
４    第１のＣＭＯＳ型ＦＥＴ
５    水平シフトレジスタ
６    インバータ
７    第２のＣＭＯＳ型ＦＥＴ
【図１】
2004233386.tif 000003
【図２】
2004233386.tif 000004
【図３】
2004233386.tif 000005
【図４】
2004233386.tif 000006
【図５】
2004233386.tif 000007
【図６】
2004233386.tif 000008
【図７】
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