(57)【要約】【課題】出力段にプッシュプル出力回路を有する演算増幅回路において、スイッチング歪みを改善するとともに、スイッチング時に発生する貫通電流を低減する。【解決手段】出力回路を構成するトランジスタ２１およびトランジスタ２２の各ベース間にダイオード１４、１５を設けてスイッチング歪みを改善した構成となっており、さらにスイッチング時に第１のベース電流制御回路３によるトランジスタ２２へのベース電流の流し込み、あるいは第２のベース電流制御回路４によるトランジスタ２１からのベース電流の引き込みを行うことによって、トランジスタ２２あるいはトランジスタ２１のスイッチング時間を短くし、トランジスタ２１およびトランジスタ２２に流れる貫通電流を低減する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
演算増幅器（１１）と、
前記演算増幅器（１１）の出力によりオンオフ動作する第１のトランジスタ（２１、２３）と、
前記第１のトランジスタ（２１、２３）と直列接続され前記演算増幅器（１１）の出力により前記第１のトランジスタ（２１、２３）と逆にオンオフ動作する第２のトランジスタ（２２、２４）と、
前記演算増幅器（１１）の出力に対し前記第１のトランジスタ（２１、２３）の制御端子と前記第１、第２のトランジスタ（２１、２３、２２、２４）の接続点間の電圧を相殺して前記第１のトランジスタ（２１、２３）を動作させるように設けられた第１の電圧シフト手段（１４、１６）と、
前記演算増幅器（１１）の出力に対し前記第２のトランジスタ（２２、２４）の制御端子と前記第１、第２のトランジスタ（２１、２３、２２、２４）の接続点間の電圧を相殺して前記第２のトランジスタ（２２、２４）を動作させるように設けられた第２の電圧シフト手段（１５、１７）と、
前記第１のトランジスタ（２１、２３）に流れる電流を検出して前記第２のトランジスタ（２２、２４）の制御端子に電流を流し込み、前記第２のトランジスタ（２２、２４）をオフさせる第１の電流制御回路（３）と、
前記第２のトランジスタ（２２、２４）に流れる電流を検出して前記第１のトランジスタ（２１、２３）の制御端子から電流を引き込み、前記第１のトランジスタ（２１、２３）をオフさせる第２の電流制御回路（４）と、を備えたことを特徴とする演算増幅回路。
【請求項２】
前記第１の電流制御回路（３）は、制御端子が前記第１のトランジスタ（２１、２３）と共通接続されて前記第２のトランジスタ（２２、２４）に流れる電流を検出する第３のトランジスタ（３１）と、この第３のトランジスタ（３１）と直列接続された第４のトランジスタ（３３）と、この第４のトランジスタ（３３）とカレントミラー接続された第５のトランジスタ（３４）とを有し、この第５のトランジスタ（３４）により前記第２のトランジスタ（２２、２４）の制御端子に電流を流し込むようになっていることを特徴とする請求項１に記載の演算増幅回路。
【請求項３】
前記第２の電流制御回路（４）は、制御端子が前記第２のトランジスタ（２２、２４）と共通接続されて前記第２のトランジスタ（２２、２４）に流れる電流を検出する第６のトランジスタ（４１）と、この第６のトランジスタ（４１）と直列接続された第７のトランジスタ（４３）と、この第７のトランジスタ（４３）とカレントミラー接続された第８のトランジスタ（４４）とを有し、この第８のトランジスタ（４４）により前記第１のトランジスタ（２１、２３）の制御端子から電流を引き込むようになっていることを特徴とする請求項１または２に記載の演算増幅回路。
【請求項４】
前記第１ないし第８のトランジスタ（２１、２２、３１、３３、３４、４１、４３、４４）はバイポーラトランジスタであり、前記第１、第２の電圧シフト手段（１４、１５）はダイオードであることを特徴とする請求項３に記載の演算増幅回路。
【請求項５】
前記第１ないし第８のトランジスタ（２３、２４、３５〜３７、４５〜４７）および前記第１、第２の電圧シフト手段（１６、１７）は絶縁ゲート型電界効果トランジスタであることを特徴とする請求項３に記載の演算増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、演算増幅回路に関する。
【０００２】
【従来の技術】
従来より、例えば図３に示すように、出力段にプッシュプル出力回路を有する演算増幅回路が広く知られている。図に示すように、演算増幅回路は、演算増幅器１１、定電流源１２、１３および出力回路２から構成されており、出力回路２は、演算増幅器１１の出力によりプッシュプル動作、すなわち演算増幅器１１の出力により互いに逆にオンオフ動作するＮＰＮトランジスタ２１およびＰＮＰトランジスタ２２で構成されている。
【０００３】
演算増幅器１１の出力端子は、出力回路２のトランジスタ２１およびトランジスタ２２の各ベースに接続され、定電流源１２を介して電源ＶＣＣに接続されるとともに、定電流源１３を介して接地されている。また、トランジスタ２１およびトランジスタ２２は直列接続され、各エミッタは出力端子２ａに接続されている。
【０００４】
上記した構成において、演算増幅器１１は、入力端子１ａおよび１ｂからの入力信号に応じてトランジスタ２１およびトランジスタ２２の各ベース電位を変化させ、出力端子２ａに接続される負荷を駆動する。演算増幅器１１の出力電圧がローレベルの場合、トランジスタ２１はオフ、トランジスタ２２はオンとなり、トランジスタ２２は出力端子２ａに接続された負荷（図示せず）から電流を引き込む。反対に、演算増幅器１１の出力電圧がハイレベルの場合、トランジスタ２１はオン、トランジスタ２２はオフとなり、トランジスタ２１は出力端子２ａに接続された負荷に電流を流し込む。
【０００５】
しかし、上記した構成では、演算増幅器１１の出力電圧がローレベルからハイレベル、あるいはハイレベルからローレベルに変化する際に、電源電圧ＶＣＣとグランドの中間電位（ＶＣＣ／２）近辺でトランジスタ２１およびトランジスタ２２が同時にオフとなって、出力端子２ａの出力波形が不連続となる、いわゆるスイッチング歪みが発生する。これは、トランジスタ２１およびトランジスタ２２が完全にオフとなり、どちらかのトランジスタが再びオンするまで、何も出力されない状態が発生するためである。
【０００６】
図４に、スイッチング歪みを改善した演算増幅回路の構成を示す。図に示すように、トランジスタ２１およびトランジスタ２２の各ベース間にダイオード１４、１５が設けられている。
【０００７】
ダイオード１４、１５は、演算増幅器１１の出力電圧がトランジスタ２１、２２の閾値近辺になるようにトランジスタ２１、２２の各ベース間電圧をダイオード２個分の順方向電圧（約１．２Ｖ）に保持するためのものであり、アノードがトランジスタ２１のベース側に、カソードがトランジスタ２２のベース側になるように互いに順方向に接続されている。つまり、ダイオード１４、１５の各順方向電圧（０．６Ｖ）により、トランジスタ２１、２２の各ベース−エミッタ間電圧（０．６Ｖ）を相殺して、トランジスタ２１、２２がオンするのに必要な駆動電圧の影響を受けることなく、スイッチングするようにしてスイッチング歪みを改善している。
【０００８】
【発明が解決しようとする課題】
ところが、トランジスタ２１、２２のベース電位はダイオード１４、１５によって閾値近辺になるように構成されているため、トランジスタ２１、２２は同時にオンとなる場合がある。そして、このとき電源ＶＣＣからトランジスタ２１およびトランジスタ２２を介して貫通電流が流れる。この貫通電流は、トランジスタ２１およびトランジスタ２２の消費電流を増加させ、出力端子２ａの出力電流の供給能力を低下させる。また、トランジスタ２１およびトランジスタ２２の各ベース電位の立ち上がり、立ち下がり時間が長くなる程、トランジスタ２１およびトランジスタ２２が同時にオンする時間が長くなり、貫通電流として流れる電流は増加する。
【０００９】
本発明は上記問題に鑑みたもので、スイッチング歪みを改善するとともに、スイッチング時に発生する貫通電流を低減することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明に係る演算増幅回路は、演算増幅器（１１）と、演算増幅器（１１）の出力によりオンオフ動作する第１のトランジスタ（２１、２３）と、第１のトランジスタ（２１、２３）と直列接続され演算増幅器（１１）の出力により第１のトランジスタ（２１、２３）と逆にオンオフ動作する第２のトランジスタ（２２、２４）と、演算増幅器（１１）の出力に対し第１のトランジスタ（２１、２３）の制御端子と第１、第２のトランジスタ（２１、２３、２２、２４）の接続点間の電圧を相殺して第１のトランジスタ（２１、２３）を動作させるように設けられた第１の電圧シフト手段（１４、１６）と、演算増幅器（１１）の出力に対し第２のトランジスタ（２２、２４）の制御端子と第１、第２のトランジスタ（２１、２３、２２、２４）の接続点間の電圧を相殺して第２のトランジスタ（２２、２４）を動作させるように設けられた第２の電圧シフト手段（１５、１７）と、第１のトランジスタ（２１、２３）に流れる電流を検出して第２のトランジスタ（２２、２４）の制御端子に電流を流し込み、第２のトランジスタ（２２、２４）をオフさせる第１の電流制御回路（３）と、第２のトランジスタ（２２、２４）に流れる電流を検出して第１のトランジスタ（２１、２３）の制御端子から電流を引き込み、第１のトランジスタ（２１、２３）をオフさせる第２の電流制御回路（４）と、を備えたことを特徴としている。
【００１１】
このように第１、第２のトランジスタ（２１、２３、２２、２４）のスイッチング時に、第１の電流制御回路（３）による第２のトランジスタ（２２、２４）の制御端子への電流の流し込み、あるいは第２の電流制御回路（４）による第１のトランジスタ（２１、２３）の制御端子からの電流の引き込みを行うことによって、第１のトランジスタ（２１、２４）あるいは第２のトランジスタ（２２、２４）を速やかにオフさせてスイッチング時間を短くし、第１のトランジスタ（２１、２４）および第２のトランジスタ（２２、２４）に流れる貫通電流を低減させることができる。
【００１２】
上記した第１の電流制御回路（３）としては、請求項２に記載の発明のように、制御端子が第１のトランジスタ（２１、２３）と共通接続されて第２のトランジスタ（２２、２４）に流れる電流を検出する第３のトランジスタ（３１）と、この第３のトランジスタ（３１）と直列接続された第４のトランジスタ（３３）と、この第４のトランジスタ（３３）とカレントミラー接続された第５のトランジスタ（３４）とを有し、この第５のトランジスタ（３４）により第２のトランジスタ（２２、２４）の制御端子に電流を流し込む構成のものとすることができる。
【００１３】
また、第２の電流制御回路（４）としては、請求項３に記載の発明のように、制御端子が第２のトランジスタ（２２、２４）と共通接続されて第２のトランジスタ（２２、２４）に流れる電流を検出する第６のトランジスタ（４１）と、この第６のトランジスタ（４１）と直列接続された第７のトランジスタ（４３）と、この第７のトランジスタ（４３）とカレントミラー接続された第８のトランジスタ（４４）とを有し、この第８のトランジスタ（４４）により第１のトランジスタ（２１、２３）の制御端子から電流を引き込む構成のものとすることができる。
【００１４】
また、請求項３に記載の発明において、請求項４に記載の発明のように、第１ないし第８のトランジスタ（２１、２２、３１、３３、３４、４１、４３、４４）をバイポーラトランジスタで構成し、第１、第２の電圧シフト手段（１４、１５）はダイオードで構成したものとすることができる。
【００１５】
また、請求項３に記載の発明において、請求項５に記載の発明のように、第１ないし第８のトランジスタ（２３、２４、３５〜３７、４５〜４７）、および第１、第２の電圧シフト手段（１６、１７）を絶縁ゲート型電界効果トランジスタで構成したものとすることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態に係る演算増幅回路の構成を図１に示す。なお、図３、４に示した従来の演算増幅回路と同一部分には、同一符号を付して説明を省略し、以下異なる部分について説明する。この第１の実施形態では、図４に示す演算増幅回路に対し、第１、第２のベース電流制御回路３、４を設けた構成となっている。
【００１８】
図に示すように、第１のベース電流制御回路３は、カレントミラー接続されたＰＮＰ型バイポーラトランジスタ３３、３４およびＮＰＮ型バイポーラトランジスタ３１から構成されている。
【００１９】
トランジスタ３３および３４は、互いのベースが接続され、各エミッタは電源ＶＣＣに接続され、トランジスタ３４のコレクタはトランジスタ２２のベースに接続されている。また、トランジスタ３１は、トランジスタ３３のコレクタおよびトランジスタ２１のエミッタ間に接続され、ベースがトランジスタ２１と共通接続されている。
【００２０】
上記した構成において、トランジスタ２１とトランジスタ３１のベースは共通接続されており、トランジスタ３１にはトランジスタ２１に比例した電流が流れる。演算増幅器１１の出力電圧がローレベルの場合、トランジスタ２１はオフ、トランジスタ２２はオンとなる。ここで、演算増幅器１１の出力電圧がハイレベルに変化すると、トランジスタ２１はオンとなり、トランジスタ２１およびトランジスタ３１に電流が流れ、更にトランジスタ３１と直列接続されたトランジスタ３３およびトランジスタ３３とカレントミラー接続されたトランジスタ３４に電流が流れる。そして、トランジスタ２２のベースにトランジスタ３４から電流が流し込まれ、トランジスタ２２のベース電位は急速に上昇し、トランジスタ２２は速やかにオフとなる。このように、第１のベース電流制御回路３によりトランジスタ２２のオンからオフへの動作を速やかに行うことによって、貫通電流を低減させることができる。
【００２１】
一方、第２のベース電流制御回路４は、カレントミラー接続されたＮＰＮトランジスタ４３、４４およびＰＮＰトランジスタ４１から構成されている。
【００２２】
トランジスタ４３および４４は、互いのベースが接続され、トランジスタ４４のコレクタはトランジスタ２１のベースに接続されている。また、トランジスタ４１は、トランジスタ２１のエミッタおよびトランジスタ４３のコレクタ間に接続され、ベースがトランジスタ２２と共通接続されている。
【００２３】
上記した構成において、トランジスタ２２とトランジスタ４１のベースは共通接続されており、トランジスタ４１にはトランジスタ２２に比例した電流が流れる。演算増幅器１１の出力電圧がハイレベルの場合、トランジスタ２１はオン、トランジスタ２２はオフとなる。ここで、演算増幅器１１の出力電圧がローレベルに変化すると、トランジスタ２２はオンとなり、トランジスタ２２およびトランジスタ４１に電流が流れ、更にトランジスタ４１と直列接続されたトランジスタ４３およびトランジスタ４３とカレントミラー接続されたトランジスタ４４に電流が流れる。そして、トランジスタ２１のベースからグランドへ電流が流れ、トランジスタ２１のベース電位は急速に低下し、トランジスタ２１は速やかにオフとなる。このように、第２のベース電流制御回路４によりトランジスタ２１のオンからオフへの動作を速やかに行うことによって、貫通電流を低減させることができる。
【００２４】
上記したように、スイッチング時において、第１のベース電流制御回路３によるトランジスタ２２へのベース電流の流し込み、あるいは第２のベース電流制御回路４によるトランジスタ２１からのベース電流の引き込みを行うことによって、トランジスタ２２あるいはトランジスタ２１を速やかにオフさせてスイッチング時間を短くし、トランジスタ２１およびトランジスタ２２に流れる貫通電流を低減させることができる。従って、貫通電流によるトランジスタ２１およびトランジスタ２２の消費電流の増加や、出力端子２ａの出力電流の供給能力の低下といった問題を解決することができる。
【００２５】
（第２実施形態）
図２に、本発明の第２実施形態に係る演算増幅回路の構成を示す。この第２実施形態では、第１実施形態で示したトランジスタ２１、３１、４３、４４およびダイオード１６をＮチャネル型ＭＯＳトランジスタに、トランジスタ２２、４２、３３、３４およびダイオード１７をＰチャネル型ＭＯＳトランジスタに置き換えた構成となっている。
【００２６】
トランジスタ１６のゲートは、トランジスタ２３のゲートと共通接続されるとともに自己のドレインに接続され、トランジスタ１６のゲート−ソース間電圧によってトランジスタ２３のゲート−ソース間電圧を相殺するようになっている。同様に、トランジスタ１７のゲートは、トランジスタ２４のゲートと共通接続されるとともに自己のドレインに接続され、トランジスタ１６のゲート−ソース間電圧によってトランジスタ２４のゲート−ソース間電圧を相殺するようになっている。このようにトランジスタ１６および１７を設けることによって、第１実施形態と同様、スイッチング歪みを抑制することができる。
【００２７】
そして、第１実施形態と同様、スイッチング時において、第１のベース電流制御回路３によるトランジスタ２４へのベース電流の流し込み、あるいは第２のベース電流制御回路４によるトランジスタ２３からのベース電流の引き込みを行うことによって、トランジスタ２４あるいはトランジスタ２３を速やかにオフさせてスイッチング時間を短くし、トランジスタ２３およびトランジスタ２４に流れる貫通電流を低減させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における演算増幅回路の構成を示す図である。
【図２】本発明の第２実施形態における演算増幅回路の構成を示す図である。
【図３】従来の演算増幅回路の構成の一例を示す図である。
【図４】従来の演算増幅回路の構成の一例を示す図である。
【符号の説明】
２・・・出力回路、３、４・・・ベース電流制御回路、１１・・・演算増幅器、
１２、１３・・・定電流源、１４、１５・・・ダイオード
２１、３１、４３、４４・・・ＮＰＮバイポーラトランジスタ、
２２、４１、３３、３４・・・ＰＮＰバイポーラトランジスタ。
１６、２３、３５、４６、４７・・・ＮチャネルＭＯＳトランジスタ、
１７、２４、３６、３７、４５・・・ＰチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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