(57)【要約】【課題】ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの双方を備えるＣＭＯＳにおいて、ＮＭＯＳ領域とＰＭＯＳ領域との境界部分付近にも、安定して金属シリサイド層を形成することができる半導体装置の電極構造を提案する。【解決手段】半導体装置の電極構造において、ｐ型の不純物を注入した領域と、ｎ型の不純物を注入した領域とを含む電極層と、これらの領域の表面に形成され、かつ、ｐ型、あるいは、ｎ型の不純物を注入した不純物注入層を形成する。更に、不純物注入層の一部をシリサイド化し、シリサイド層を形成する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
第一の型の不純物を注入した第一の領域と、第二の型の不純物を注入した第二の領域と、を含む電極層と、
前記電極層の表面に形成され、第一の型、あるいは、第二の型の不純物を注入した不純物注入層と、
前記不純物注入層の表面をシリサイド化したシリサイド層と、
を備えることを特徴とする半導体装置の電極構造。
【請求項２】
前記不純物注入層は、電極層表面の一部に形成されたものであることを特徴とする請求項１に記載の電極構造。
【請求項３】
前記不純物注入層は、第一の型、あるいは、第二の型の不純物を注入したシリコン酸化膜であることを特徴とする請求項１または２に記載の半導体装置の電極構造。
【請求項４】
前記シリサイド層は、ＣｏＳｉ層であることを特徴とする請求項１から３のいずれかに記載の半導体装置の電極構造。
【請求項５】
前記シリサイド層の膜厚は、前記不純物注入層の厚さよりも厚いことを特徴とする請求項１から４のいずれかに記載の半導体装置の電極構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の電極構造及びその形成方法に関する。具体的には、電極の表面をシリサイド化したシリサイド層を備える電極構造に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置の電極、特に、ゲート電極には、サリサイド構造と呼ばれる構造の電極が用いられる。このサリサイド構造のゲート電極は、ポリシリコン層の表面に、その抵抗を下げるため、ＣｏＳｉ等のサリサイド層を積層したものである。
【０００３】
例えば、１のチップに、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの双方を備えるＣＭＯＳにおいては、サリサイド構造のゲート電極は、ポリシリコン層のＮＭＯＳ、ＰＭＯＳのそれぞれに対応する領域に、ｎ型あるいはｐ型のイオン注入を行い、その後、電極の表面をＣｏＳｉサリサイド化することにより形成される。
【０００４】
また、ＮＭＯＳ領域にｎ型イオンを注入する場合には、ＰＭＯＳ領域を覆うマスクを形成した後、ＮＭＯＳ領域にのみ、ｎ型不純物を注入する。一方、ＰＭＯＳ領域にｐ型不純物を注入する場合には、ＮＭＯＳ領域を覆うマスクを形成した後、ＰＭＯＳ領域にのみｐ型不純物を注入する（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平９−１６７７４３号公報
【０００６】
【発明が解決しようとする課題】
しかし、ＰＭＯＳあるいはＮＭＯＳ側にマスクを形成するための写真製版時において、アライメントにズレが生じると、ＰＭＯＳと、ＮＭＯＳとの境界部分でマスクが重なってしまう場合がある。このような場合、ポリシリコン層に、どちらのイオンも注入されない領域が形成されてしまう。また、その後のサリサイド化工程において、このイオンが注入されていない領域の表面には、ＣｏＳｉ層が安定して形成されない場合がある。
【０００７】
一方、ｎ型、ｐ型イオン注入を行う領域が一部においてオーバーラップするようにマスクを形成し、ｐ型、ｎ型の不純物が両方注入される領域を形成する場合がある。このようにすれば、ポリシリコン層に、イオンが注入されない領域を形成されないようにすることができるため、均一なＣｏＳｉ層を安定して形成することができる。しかし、この場合、ｎ型、ｐ型の両型の不純物が注入された領域が形成されてしまい、この両型の不純物が形成された領域には、トランジスタを形成できないため、パターン上の制約が発生してしまう。
【０００８】
従って、この発明は、以上のような問題を解決し、ゲート電極表面に均一に、安定したシリサイド層を形成できるように改良した、ゲート電極構造を提案するものである。
【０００９】
【課題を解決するための手段】
従って、この発明の半導体装置の電極構造は、第一の型の不純物を注入した第一の領域と、第二の型の不純物を注入した第二の領域と、を含む電極層と、
前記電極層の表面に形成され、第一の型、あるいは、第二の型の不純物を注入した不純物注入層と、
前記不純物注入層の一部をシリサイド化したシリサイド層と、
を備えるものである。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１１】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面模式図である。
半導体装置１００は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを備えるＣＭＯＳである。図１に示すように、半導体装置１００は、Ｓｉ基板２及びゲート電極１１０を含んで構成されている。
【００１２】
Ｓｉ基板２には、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとが形成されるそれぞれの領域にあわせて、ｐチャネル領域４と、ｎチャネル領域６とが形成されている。また、ｐチャネル領域４と、ｎチャネル領域６との間には、素子分離領域８が形成されている。また、Ｓｉ基板２の表面には、ゲート酸化膜１０が形成されている。
【００１３】
ゲート電極１１０は、Ｓｉ基板２のゲート酸化膜１０の上に形成されている。また、ゲート電極１１０は、ポリシリコン層１２と、ドープド・ポリシリコン層１４と、ＣｏＳｉ層１６とを含んで構成されている。
【００１４】
ポリシリコン層１２には、ＰＭＯＳ領域と、ＮＭＯＳ領域とに対応して、それぞれ、ボロン等のｐ型イオンの注入されたｐ型イオン注入領域２０と、リン等のｎ型イオンの注入されたｎ型イオン注入領域２２とが形成されている。また、ｐ型イオン注入領域２０と、ｎ型不純物注入領域２２との間には、どちらの型のイオンも注入されなかったノン・ドープド領域２４が形成されている。
【００１５】
ポリシリコン層１２の表面全体には、ｎ型のイオンが注入されたドープト・ポリシリコン層１４が一面に形成されている。また、ドープド・ポリシリコン層１４と、ポリシリコン層１２の上層に重なる形で、ＣｏＳｉ層１６が形成されている。
【００１６】
図２は、ゲート電極１１０の濃度プロファイルを示すグラフである。
図２において、縦軸は、濃度を示し、横軸は原点をゲート電極表面とした場合の深さを示す。
図２に示すように、ドープド・ポリシリコン層１４は、ＣｏＳｉ層１６より薄くＣｏＳｉ層１６に含まれる形で形成されている。
【００１７】
図３は、ゲート電極１１０の形成方法について説明するためのフロー図である。
以下、図１〜３を用いて、ゲート電極１１０の形成方法について説明する。
【００１８】
まず、ｐチャネル領域４、ｎチャネル領域６、素子分離領域８等が形成されたＳｉ基板２上に、ゲート酸化膜１０を形成する（ステップＳ２）。その後、ゲート酸化膜１０上に、ポリシリコン層１２を形成する（ステップＳ４）。
【００１９】
次に、ポリシリコン層１２の表面から、ｎ型（あるいはｐ型）のイオン注入を行う（ステップＳ６）。これにより、ポリシリコン層１２の表面に、ドープド・ポリシリコン層１４が形成される。
【００２０】
次に、ポリシリコン層１２のＮＭＯＳ領域側を覆うマスクを形成する（ステップＳ８）。その後、ＰＭＯＳ領域側に、ｐ型イオンの注入を行う（ステップＳ１０）。ここでは、ＮＭＯＳ領域をマスクにより覆った状態で、イオンを注入する。これにより、ＰＭＯＳ領域側にのみ、ｐ型イオンが注入され、ｐ型イオン注入領域２０が形成される。
【００２１】
次に、ポリシリコン層１２のＰＭＯＳ領域にマスクを形成する（ステップＳ１２）。その後、ＮＭＯＳ領域側に、ｎ型不純物の注入を行う（ステップＳ１４）。ここでは、ＰＭＯＳ領域をマスクにより覆った状態で、イオンを注入する。これにより、ＮＭＯＳ領域側にのみ、ｎ型イオンが注入され、ｎ型イオン注入領域２２が形成される。
【００２２】
また、ＮＭＯＳ領域と、ＰＭＯＳ領域のイオン注入のために形成するマスク間に、ズレが生じ、両マスクの境界付近に重複領域ができている場合、ｐ型イオン注入領域２０と、ｎ型イオン注入領域２２との間に、ノン・ドープド領域２４が形成される。しかし、ノン・ドープド領域２４の表面には、予め、ｎ型の不純物が注入され（ステップＳ６）、ドープド・ポリシリコン層１４が形成されている。
【００２３】
次に、ポリシリコン層１２とドープド・ポリシリコン層１４とのパターニングを行い（ステップＳ１６）、ゲート電極の成形を行う。その後、ソース・ドレイン領域の活性化アニールを行う（ステップＳ１８）。
【００２４】
その後、ＣｏＳｉ層１６を形成する（ステップ２０）。ここでは、ドープド・ポリシリコン層１４の表面にＣｏ膜を形成し、その後、サリサイド化反応のための熱処理を施す。これにより、Ｃｏは、ドープド・ポリシリコン層１４及び、ポリシリコン層１２の上方部にまで拡散して反応し、ＣｏＳｉ層１６が形成される。また、これにより、ドープド・ポリシリコン層１４は、ＣｏＳｉ層１６に含まれるようになる。
【００２５】
以上説明したように、実施の形態１によれば、ポリシリコン層１２の表面に、予め、ドープド・ポリシリコン層１４を形成する。従って、マスクのズレにより、ポリシリコン層１２にイオンが注入されないノン・ドープド領域２４ができても、不純物イオンの全く注入されていないポリシリコンは、表面には露出しない。このため、ＣｏＳｉ層１６を、ゲート電極１１０表面全体に、安定して形成することができる。
【００２６】
また、予め、ポリシリコン層１２の表面に、イオンを注入していることから、ゲート電極１１０の極性を決定する際に、各イオンを注入する領域をオーバーラッピングして注入する必要がない。従って、必要最小限の領域にのみイオン注入すればよく、ｐ型、ｎ型両型のイオンが注入された領域が形成されることを抑えることができる。これにより、パターン的制約を抑え、半導体装置の高集積化を実現することができる。
【００２７】
また、ＣｏＳｉ層１６は、上述のようにＣｏが、ゲート電極であるポリシリコン層１２に拡散し、Ｓｉと反応することにより形成される。また、ここでは、Ｃｏは、ドープド・ポリシリコン層１４を超えて、更に、ポリシリコン層１２にまで拡散して、ポリシリコン層１２のＳｉとも反応するように、Ｃｏの濃度等が設定されている。従って、ＣｏＳｉ層１６が形成されると、ドープド・ポリシリコン層１４は、ＣｏＳｉ層１６に含まれるようになる。これにより、例えば、実施の形態１のように、ドープド・ポリシリコン層１４に、ｎ型が注入された場合、相反するｐ型イオン注入により形成されたｐ型イオン注入領域２０におけるＰＮジャンクション界面も、ＣｏＳｉ層１６内に含まれる。このため、ＰＮジャンクションは、実際には、ジャンクションとしては機能せずに、ゲート電極１１０を正常なゲート電極として機能させることができる。
【００２８】
なお、実施の形態１においては、ドープド・ポリシリコン層１４を形成する際、ｎ型のイオンを注入した。しかし、この発明において、注入するイオンは、ｎ型に限るものではなく、ｐ型のものであってもよい。
【００２９】
また、実施の形態１においては、ポリシリコン層１２の表面全面にイオンを注入して、ドープド・ポリシリコン層１４を形成した。しかし、この発明はこれに限るものではなく、例えば、ノン・ドープド領域２４の形成されやすい部分付近にのみ選択的にイオンを注入するなど、ポリシリコン層１２の一部分にドープド・ポリシリコン層１４を形成するものであってもよい。
【００３０】
また、この実施の形態１においては、ポリシリコン層１２の全面に、まずｎ型の不純物を注入する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、ｐ型イオン注入領域２０及びｎ型イオン注入領域２２を形成した後に、ポリシリコン層１２の全面、あるいは、選択的に一部分に、更に、ｎ型あるいはｐ型のイオンを注入するものであってもよい。
【００３１】
また、この実施の形態１においては、サリサイド化ゲート電極について説明した。しかし、この発明はこれに限るものではなく、表面をシリサイド化する場合の様々な電極層に適用することができる。
【００３２】
また、この実施の形態１においては、ゲート電極１１０表面もサリサイド化し、ＣｏＳｉ層１６を形成する場合について説明した。しかし、この発明において、金属シリサイド層は、ＣｏＳｉ層に限るものではなく、例えば、ＴｉＳｉなど、他の金属シリサイド層であってもよい。
【００３３】
実施の形態２．
図４は、この発明の実施の形態２における半導体装置２００のゲート電極２１０について説明するための断面模式図である。また、図５は、ゲート電極２１０の濃度プロファイルを示すグラフである。
実施の形態２における半導体装置２００のゲート電極２１０は、実施の形態１において説明した半導体装置１００のゲート電極１１０と類似するものである。
【００３４】
しかし、図４及び図５に示すように、ゲート電極２１０は、実施の形態１のゲート電極１１０とは、濃度プロファイルが異なるものである。具体的には、実施の形態２におけるゲート電極２１０のドープド・ポリシリコン層１４の膜厚は、ＣｏＳｉ層１６の膜厚より厚い。しかし、図５に示すように、ドープド・ポリシリコン層に注入されたｎ型イオンと、ｐ型イオン注入領域２０とにより形成されるＰＮジャンクション界面は、ＣｏＳｉ層１６内に含まれている。従って、ＰＮジャンクションは、実際には、ジャンクションとしては機能せずに、ゲート電極２１０を、正常なゲート電極として機能させることができる。
その他の部分は実施の形態１と同様であるから説明を省略する。
【００３５】
以上説明したように、実施の形態２においても、ポリシリコン層１２の表面に、ドープド・ポリシリコン層１４を形成するため、ゲート電極２１０表面に、ＣｏＳｉ層１６を安定して形成することができる。
【００３６】
なお、実施の形態２においては、ドープド・ポリシリコン層１４を形成する際、ｎ型のイオンを注入した。しかし、この発明において、注入するイオンは、ｎ型に限るものではなく、ｐ型のものであってもよい。
【００３７】
また、実施の形態２においては、ポリシリコン層１２の表面全面にドープド・ポリシリコン層１４を形成した場合について説明した。しかし、この発明はこれに限るものではなく、例えば、ノン・ドープド領域２４の形成されやすい部分付近にのみ選択的にイオンを注入するなど、ポリシリコン層１２の一部分にドープド・ポリシリコン層１４を形成するものであってもよい。
【００３８】
また、この実施の形態２においては、サリサイド化ゲート電極について説明した。しかし、この発明はこれに限るものではなく、表面をシリサイド化する場合の様々な電極層に適用することができる。
【００３９】
実施の形態３．
図６は、この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
半導体装置のゲート電極は、半導体装置１１０と類似する物である。しかし、実施の形態３における半導体装置のゲート電極においては、ドープド・ポリシリコン層１４に代えて、ドープド・ＳｉＯｘ層が形成されている。
【００４０】
実施の形態３における半導体装置の製造方法も、実施の形態１において説明した方法と類似する。しかし、実施の形態３においては、ポリシリコン層１２を形成し（ステップＳ４）、その後、ポリシリコン層１２の上部に、ドープド・ＳｉＯｘ層を形成する（ステップＳ２２）。その後、熱処理を行い（ステップＳ２４）、これにより、ドープド・ＳｉＯｘ層内の不純物を活性化させて、ドープド・ポリシリコン層を形成する。
その他の部分は実施の形態１と同様であるから説明を省略する。
【００４１】
以上説明したように、実施の形態３においても、ポリシリコン層１２の表面には、ドープド・ポリシリコン層が形成される。従って、ポリシリコン層１２に、ノン・ドープド領域２４が形成されても、ＣｏＳｉ層を安定して形成することができる。
【００４２】
また、実施の形態３においては、ポリシリコン層１２の表面全面にドープド・ポリシリコン層を形成する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、ノン・ドープド領域２４の形成されやすい部分付近にのみ選択的にドープド・ポリシリコン層を形成するなど、ポリシリコン層１２の一部分にのみ選択的に形成するものであってもよい。
【００４３】
また、この実施の形態３においては、サリサイド化ゲート電極について説明した。しかし、この発明はこれに限るものではなく、表面をシリサイド化する場合の様々な電極層に適用することができる。
【００４４】
なお、この発明において、第一の領域、第二の領域には、例えば、実施の形態１〜３におけるｐ型イオン注入領域２０あるいはｎ型イオン注入領域２２が該当する。また、この発明において、電極層、不純物注入層、シリサイド層には、それぞれ、例えば、実施の形態１〜３における、ポリシリコン層１２、ドープド・ポリシリコン層１４、ＣｏＳｉ層１６が該当する。
【００４５】
また、例えば、この実施の形態１〜３において、ステップＳ４を実行することにより、この発明の、電極層形成工程が実行され、ステップＳ６あるいは、ステップＳ２２、Ｓ２４を実行することにより、不純物注入層形成工程が実行される。また、例えば、実施の形態１〜３において、ステップＳ８、Ｓ１０を実行することにより、第一領域形成工程が実行され、ステップＳ１２、Ｓ１４を実行することにより、第二領域形成工程が実行される。また、例えば、実施の形態１〜３において、ステップＳ２０が実行されることにより、シリサイド層形成工程が実行される。
【００４６】
【発明の効果】
以上説明したように、この発明においては、電極層の表面に予め不純物を注入した不純物注入層を形成する。従って、電極層に、第一あるいは第二の不純物のどちらもが注入されていない領域が形成された場合にも、電極層の表面を安定してシリサイド化することができる。
【００４７】
また、この発明において、不純物注入層より、シリサイド層の膜厚を厚くするものにおいては、不純物注入層に注入される不純物とは異なる型の不純物が注入される、電極層の第一あるいは第二の領域において形成されるＰＮジャンクションを、確実に、シリサイド層内に含ませることができる。従って、ＰＮジャンクションは実際にはジャンクションとしては機能せず、電極を、より確実に、正常な電極として機能させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１におけるゲート電極の濃度プロファイルを示すグラフである。
【図３】この発明の実施の形態１におけるゲート電極の形成方法について説明するためのフロー図である。
【図４】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図５】この発明の実施の形態２におけるゲート電極の濃度プロファイルを示すグラフである。
【図６】この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
【符号の説明】
１００　２００　半導体装置、　１１０　２１０　ゲート電極、　２　Ｓｉ基板、　４　ｐチャネル領域、　６　ｎチャネル領域、　８　素子分離領域、　１０　ゲート酸化膜、　１２　ポリシリコン層、　１４　ドープド・ポリシリコン層、　１６　ＣｏＳｉ層、　２０　ｐ型イオン注入領域、　２２　ｎ型イオン注入領域、　２４　ノン・ドープド領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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