(57)【要約】      （修正有）【課題】シリコン基板を用いてダイヤフラム構造を有する圧電素子を製造する際に、前記シリコン基板の割れや破損を防ぎ、歩留まり良く製造すること。【解決手段】シリコン基板２の両主面に形成されたシリコン酸化物層３ａ，３ｂのうち一方のシリコン酸化物層上に、直接または中間層４を介して下部電極層５、圧電体層６、上部電極層７が順に形成される工程と、続いて前記一方のシリコン酸化物層上に形成された全ての層を被覆するようにパーフルオロ樹脂８が塗布され、加熱硬化される工程と、他方のシリコン酸化物層上の一部にレジスト材パターン９が形成される工程と、続いて前記レジスト材パターンの非形成領域において、前記他方のシリコン酸化物層がウエットエッチングにより除去され、さらに前記シリコン基板がウェットエッチングにより薄板状に加工されダイヤフラム構造が形成される工程と、続いて前記パーフルオロ樹脂が除去される工程を有することを特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコン基板の両主面に形成されたシリコン酸化物層のうち一方のシリコン酸化物層上に、直接または中間層を介して下部電極層、圧電体層、上部電極層が順に形成される工程と、続いて前記一方のシリコン酸化物層上に形成された全ての層を被覆するようにパーフルオロ樹脂が塗布され、加熱硬化される工程と、他方のシリコン酸化物層上の一部にレジスト材パターンが形成される工程と、続いて前記レジスト材パターンの非形成領域において、前記他方のシリコン酸化物層がウエットエッチングにより除去され、さらに前記シリコン基板がウェットエッチングにより薄板状に加工されダイヤフラム構造が形成される工程と、続いて前記パーフルオロ樹脂が除去される工程を有する圧電素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センサ、アクチュエータ等の用途に使用される、シリコンダイヤフラム構造を有する小型圧電素子の製造方法に関する。
【０００２】
【従来の技術】
薄板部の周囲が支持固定されるとともに、前記薄板部の中央付近が上下に変位可能な、いわゆるダイヤフラム構造を有する圧電素子は、アクチュエータやセンサ等、種々の用途へ利用可能である。前記圧電素子においては、上下に電極層が形成された圧電体層が前記薄板部上に形成される。そして、前記圧電体に電圧が印加されたときの圧電体の変位に伴い、前記薄板部が変位することを動作原理とする。
【０００３】
上述のダイヤフラム構造を得るために必要な薄板部の加工の方法としては、装置が安価かつエッチング量の管理が容易なことから、ウェットエッチング方式が用いられることが多い。しかし、ウェットエッチング方式による薄板加工の際には、通常酸性またはアルカリ性を有するエッチング液が用いられる。したがって、前記薄板部以外の部分を構成する材料が耐酸性または耐アルカリ性を有さない場合、これらの材料がエッチング液に侵食されてしまうという問題がある。
【０００４】
この問題を回避するため、まず基板のエッチングを行った後に、電極、電極と基板を接合する機能を有する中間層、及び圧電体層を形成する製造方法が考えられる。このような製造方法の例として、特開２００１−２１１０５３号公報に示す圧電共振子の製造方法が知られている。以下、前記製造方法について、図２（ａ）〜（ｈ）に基づき説明する。
【０００５】
まず、スパッタ等の方法により、Ｓｉ基板１２の裏面にＳｉＯ２膜１３が形成される。その後、ＳｉＯ２膜１３上にレジスト材１４が塗布された後、フォトリソグラフィ法によりレジスト材１４がパターニングされる。これにより、レジスト材１４に開口部が形成される（図２（ａ））。
【０００６】
次に、フッ酸等によりＳｉＯ２膜１３が選択的にエッチングされ、レジスト材１４の開口部に沿ってＳｉＯ２膜１３に開口部が形成される（ｂ）。
【０００７】
次に、Ｓｉ基板１２の表面にスパッタあるいはＣＶＤ等によりＳｉＯ２膜１５が形成される（ｃ）。
【０００８】
次に、ＳｉＯ２膜１３上のレジスト材１４が除去された後、ＳｉＯ２膜１３をマスクとして、ＴＭＡＨ等のエッチング液によりＳｉ基板１２が異方性エッチングされる。この異方性エッチングにより、Ｓｉ基板１２の中央部が開口され、ＳｉＯ２膜１５の下に空洞１６が形成される。これにより、ＳｉＯ２膜１５は周囲をＳｉ基板１２により支持されるとともに、中央部が空洞１６の上でＳｉ基板１２から浮いた状態となる（ｄ）。なお、ＳｉＯ２膜１５はＴＭＡＨ等のエッチング液には侵されないため、上述のエッチング加工は容易に行われる。
【０００９】
次に、ＳｉＯ２膜１５の表面に第一の励振用電極１７ａがリフトオフ法により形成される（ｅ）。
【００１０】
次に、リアクティブスパッタにより、励振用電極１７ａ及びＳｉＯ２膜１５上に、前記励振用電極１７ａの一部が露出するようにＡｌＮ圧電薄膜１８が形成される。続いて、ＡｌＮ圧電薄膜１８上にメタルマスクが載置され、リアクティブスパッタによりＺｎＯ圧電薄膜１９が形成される（ｆ）。
【００１１】
最後に、リフトオフ法により、ＺｎＯ圧電薄膜１９上の一部に第二の励振用電極１７ｂが形成される（ｇ）。このようにして、圧電共振子１１が製作される。
【００１２】
【特許文献１】
特開２００１−２１１０５３号公報
【００１３】
【発明が解決しようとする課題】
上述のダイヤフラム構造にて十分な変位量を得るには、ダイヤフラム構造の薄板部の膜厚を薄くすること、及び圧電体層の膜厚を厚くすることにより、ダイヤフラム構造に対する十分な駆動力を確保することが必要である。
【００１４】
しかしながら、薄板部の膜厚を薄くした場合、機械的強度が著しく低下する。そのため、薄板部の加工工程の後に前記薄板部の表面に圧電体層や電極層等が形成される製造方法の場合、前記圧電体層等が形成される際に加わる応力により、前記薄板部が容易に破損してしまうという問題がある。
【００１５】
また、膜厚の厚い圧電体層を形成するためにはスクリーン印刷法が好適に用いられるが、スクリーン印刷は特に薄板部が破損し易いという問題がある。
【００１６】
薄板加工の容易性を考慮すると、ダイヤフラム構造の材料としてシリコン基板が好適である。しかし、シリコンは機械的強度が高くないため、薄板加工の際または後工程での破損が生じ易い。
【００１７】
本発明は、シリコン基板を用いてダイヤフラム構造を有する圧電素子を製造する際に、前記シリコン基板の割れや破損を防ぎ、歩留まり良く製造することを目的とする。
【００１８】
【課題を解決するための手段】
上述の課題を達成するため、本発明の圧電素子の製造方法は、シリコン基板の両主面に形成されたシリコン酸化物層のうち一方のシリコン酸化物層上に、直接または中間層を介して下部電極層、圧電体層、上部電極層が順に形成される工程と、続いて前記一方のシリコン酸化物層上に形成された全ての層を被覆するようにパーフルオロ樹脂が塗布され、加熱硬化される工程と、他方のシリコン酸化物層上の一部にレジスト材パターンが形成される工程と、続いて前記レジスト材パターンの非形成領域において、前記他方のシリコン酸化物層がウエットエッチングにより除去され、さらに前記シリコン基板がウェットエッチングにより薄板状に加工されダイヤフラム構造が形成される工程と、続いて前記パーフルオロ樹脂が除去される工程を有することを特徴とする。
【００１９】
このようにシリコン酸化物層上に圧電体層等が形成された後にシリコン基板等が薄板加工され、シリコン薄板部が形成されるため、前記圧電体層等の形成の際に強度の低いシリコン薄板部が存在せず、シリコン薄板部の割れや破損を回避することができる。
【００２０】
また、前記シリコン酸化物上に形成された前記圧電体層等の全体がパーフルオロ樹脂で被覆された状態でシリコン基板等のウェットエッチングが行われることにより、前記圧電体層等がエッチング液の侵食により剥離するのを防止することができる。
【００２１】
【発明の実施の形態】
図１は、本発明による圧電素子の製造方法を説明する製造工程図である。以下図１により、本発明の実施の形態について説明する。
【００２２】
まず、両主面にシリコン酸化物層３ａ、３ｂを有するシリコン基板２において、シリコン酸化物層３ａ上に中間層４が形成される。前記中間層は、例えば酸化アルミニウムや酸化チタン等よりなり、蒸着法、スパッタリング法、有機金属溶液塗布法（ＭＯＤ法）等の方法により形成される。
【００２３】
次に、シリコン酸化物層３ａと中間層４間の接合強度を向上させるため、熱処理が行われる。その後、中間層４上に蒸着法、スパッタリング法、ＭＯＤ法等により下部電極層５が形成される。前記下部電極層５は、例えば白金よりなる。その後、中間層４と下部電極層５の接合強度を上げるため、熱処理が行われる。
【００２４】
次に、中間層４及び下部電極層５上に、スクリーン印刷法、ＭＯＤ法、スパッタリング法、化学気相成長法（ＣＶＤ法）等により、圧電体層６が形成される。その後、前記圧電体層６が加熱処理あるいは焼成される。
【００２５】
なお、圧電体層６の形成は、膜厚の厚い圧電体層を得るため、圧電体粉末、樹脂バインダ及び溶剤よりなるスラリーがスクリーン印刷法にて塗布された後、乾燥・焼成されることが好ましい。前記圧電体粉末としては、例えば、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  ・・・８５ｍｏｌ％
Ｐｂ（Ｚｎ１／３Ｎｂ２／３）Ｏ３（９７ｗｔ％）−Ｂｉ２Ｏ３（２ｗｔ％）−ＺｎＯ（１ｗｔ％）  ・・・１５ｍｏｌ％
の組成のものが好適に用いられる。また、前記樹脂バインダとしてはエチルセルロース系のバインダが、前記溶剤としてはジエチレングリコールモノブチルエーテル等が、それぞれ好適に用いられる。
【００２６】
その後、前記圧電体層６上の一部に、例えば白金よりなる上部電極層７が前記下部電極層と同様の方法により形成される（ａ）。
【００２７】
次に、スピンコート法またはディップ法等により、前記中間層４、下部電極層５、圧電体層６、上部電極層７の全体が被覆されるように、パーフルオロ樹脂８が塗布され、加熱により硬化処理される（ｂ）。ここで、前記加熱温度は２００℃前後が好ましい。
【００２８】
次に、シリコン酸化物層３ｂ上の一部に、例えばノボラック樹脂よりなるレジスト材が塗布される。その後、フォトリソグラフィ技術により所定形状のレジスト材パターン９が形成される（ｃ）。
【００２９】
次に、シリコン酸化物層３ｂにおいてレジスト材パターン９の非形成領域が、ＢＨＦ液を用いたウェットエッチングにより除去される（ｄ）。
【００３０】
次に、前記レジスト材パターン９の非形成領域に露出したシリコン基板２が、ＴＭＡＨ液によりウェットエッチングされ、薄板部１０が形成される（ｅ）。ここで、レジスト材は一般にＴＭＡＨ液に溶解するために大部分が除去される。これに対し、シリコン酸化物層３ｂはＴＭＡＨ液に対し耐性があるため、マスクとしての役割を果たす。
【００３１】
次に、パーフルオロ樹脂８及び残渣分のレジスト材が除去され、ダイヤフラム構造を有する圧電素子１が得られる（ｆ）。
【００３２】
上述の製造方法においては、シリコン酸化物層３ａ上に中間層４、上部電極層５、圧電体層６及び下部電極層７が形成された後にシリコン基板２及びシリコン酸化物層３ｂが薄板加工され、シリコン薄板部１０が形成される。このため、前記圧電体層６等が形成される際に強度の低いシリコン薄板部が存在せず、シリコン薄板部の割れや破損を回避することができる。
【００３３】
また、前記シリコン酸化物層３ａ上に形成された前記圧電体層６等の全体がパーフルオロ樹脂８で被覆された状態で、シリコン基板２及びシリコン酸化物層３ｂのウェットエッチングが行われるため、前記圧電体層６等がエッチング液の侵食により剥離するのを防止することができる。
【００３４】
なお、上述の圧電体層６の形成方法としては、スクリーン印刷法にて所定形状を有する厚膜パターンが形成される方法のほかに、まず被形成面の全体に圧電体層が形成された後、例えばサンドブラスト法によって前記圧電体層がエッチングされ、所定形状のパターンが形成されてもよい。いずれの方法においても、シリコン基板がエッチングにより薄板加工される前に圧電体層のパターン形成が行われるため、パターン形成工程でのシリコン薄板部の破損を回避することができる。
【００３５】
なお、本発明による圧電素子の製造方法においては、前記中間層の形成工程を経ることなく、シリコン酸化物層上に直接下部電極層５が形成されてもよい。しかし、下部電極層と被形成層で高い接合強度を得るためには、中間層４を介して下部電極層５が形成される方が好ましい。
【００３６】
なお、上述の圧電素子を構成する前記各層の厚みの例としては、シリコン基板２が２００μｍ、シリコン酸化物層３ａ、３ｂが１μｍ、中間層４が０．１μｍ、下部電極層５及び上部電極層７が０．５μｍ、圧電体層６が１５μｍ、シリコン薄板部１０が２０μｍとすることが好ましい。
【００３７】
【発明の効果】
以上述べてきたように、本発明の圧電素子の製造方法は、シリコン酸化物層上に圧電体層等が形成された後にシリコン基板等が薄板加工され、シリコン薄板部が形成されるため、前記圧電体層等の形成の際に強度の低いシリコン薄板部が存在せず、シリコン薄板部の割れや破損を回避することができる。
【００３８】
また、前記シリコン酸化物上に形成された前記圧電体層等の全体がパーフルオロ樹脂で被覆された状態でシリコン基板等のウェットエッチングが行われることにより、前記圧電体層等がエッチング液の侵食により剥離するのを防止することができる。
【００３９】
これらにより、シリコンよりなるダイヤフラム構造を有する圧電素子を、歩留まり良く製造することができる。
【図面の簡単な説明】
【図１】本発明の圧電素子の製造方法を説明する製造工程図である。
【図２】従来の圧電素子の製造方法を説明する製造工程図である。
【符号の説明】
１    圧電素子                ２    シリコン基板
３ａ、３ｂ    シリコン酸化物層
４    中間層                  ５    下部電極層
６    圧電体層                ７    上部電極層
８    パーフルオロ樹脂        ９    レジスト材パターン
１０  シリコン薄層部          １１  圧電共振子
１２  シリコン基板
１３、１５  ＳｉＯ２膜
１４  レジスト材              １６  空洞
１７ａ  第一の励振用電極      １７ｂ  第二の励振用電極
１８  ＡｌＮ圧電薄膜          １９  ＺｎＯ圧電薄膜
【図１】
2004247406.tif 000003
【図２】
2004247406.tif 000004