(57)【要約】【課題】オン抵抗を向上し得る電力用の半導体装置を実現する。【解決手段】パワーＭＯＳＦＥＴの最外周のゲート配線１０は、シリコン基板３の一端辺５に対して平行に形成され、前記パワーＭＯＳＦＥＴのＰ層４、Ｎ＋ソース層６、チャネル領域１５、及びゲート電極８は、シリコン基板３の一端辺５に対して斜め方向に傾斜して形成されている。【選択図】　図１
2004146626.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン層を構成する矩形状の第１導電型の半導体基板と、
前記半導体基板の一主面表面に選択的に設けられた第２導電型の半導体層と、
前記半導体層表面内に選択的に設けられた第１導電型の高濃度ソース層と、
前記高濃度ソース層と前記ドレイン層間の前記半導体層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート酸化膜を介して設けられたゲート電極と、
を具備し、
前記半導体層、前記高濃度ソース層、前記チャネル領域、及び前記ゲート電極は、前記半導体基板の一端辺に対して斜め方向に傾斜して設けられていることを特徴とする半導体装置。
【請求項２】
ドレイン層を構成する矩形状の第１導電型の半導体基板と、
前記半導体基板の一主面表面に選択的に設けられた第２導電型の半導体層と、
前記半導体層表面内に選択的に設けられた第１導電型の高濃度ソース層と、
前記高濃度ソース層及び前記半導体層を貫いて前記ドレイン層の途中の深さまで達するトレンチと、
前記トレンチ側壁における前記高濃度ソース層と前記ドレイン層間の前記半導体層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート酸化膜を介して設けられ、前記トレンチ内部に埋込まれたゲート電極と、
を具備し、
前記半導体層、前記高濃度ソース層、前記チャネル領域、及び前記ゲート電極は、前記半導体基板の一端辺に対して斜め方向に傾斜して設けられていることを特徴とする半導体装置。
【請求項３】
前記高濃度ソース層内に前記半導体層まで達する深さに設けられた第２導電型の高濃度半導体層と、
前記高濃度半導体層とその周辺部の前記高濃度ソース層を含む部分を露呈するソースコンタクト開口部と、
前記ソースコンタクト開口部に設けられたソース電極と、
を更に有し、前記高濃度半導体層及び前記ソースコンタクト開口部が、前記半導体基板の一端辺に対して斜め方向に傾斜して設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
斜め方向の角度は、前記半導体基板の一端辺に対して左または右４５度を有することを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記半導体基板の面方位が（１１０）であることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
前記チャネル領域直下の前記半導体層における反転層内を流れるキャリアの方向が、＜１１０＞或いはそれと平行または垂直の結晶軸方向であることを特徴とする請求項１乃至５記載のいずれか１項記載の半導体装置。
【請求項７】
矩形状の第１導電型の半導体基板と、
前記半導体基板の一主面表面に選択的に設けられた第２導電型のベース層と、
前記ベース層表面内に選択的に設けられた第１導電型の高濃度エミッタ層と、
前記高濃度エミッタ層と前記半導体基板間の前記ベース層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート酸化膜を介して設けられたゲート電極と、
前記半導体基板の第２主面表面に設けられた第２導電型のコレクタ層と、
を具備し、
前記ベース層、前記高濃度エミッタ層、前記チャネル領域、及び前記ゲート電極は、前記半導体基板の一端辺に対して斜め方向に傾斜して設けられていることを特徴とする半導体装置。
【請求項８】
矩形状の第１導電型の半導体基板と、
前記半導体基板の一主面表面に選択的に設けられた第２導電型のベース層と、
前記ベース層表面内に選択的に設けられた第１導電型の高濃度エミッタ層と、
前記高濃度エミッタ層及び前記ベース層を貫いて前記半導体基板の途中の深さまで達するトレンチと、
前記トレンチ側壁における前記高濃度エミッタ層と前記半導体基板間の前記ベース層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート酸化膜を介して設けられ、前記トレンチ内部に埋込まれたゲート電極と、
前記半導体基板の第２主面表面に設けられた第２導電型のコレクタ層と、
を具備し、
前記ベース層、前記高濃度エミッタ層、前記チャネル領域、及び前記ゲート電極は、前記半導体基板の一端辺に対して斜め方向に傾斜して設けられていることを特徴とする半導体装置。
【請求項９】
前記高濃度エミッタ層内に前記ベース層まで達する深さに設けられた第２導電型の高濃度半導体層と、
前記高濃度半導体層とその周辺部の前記高濃度エミッタ層を含む部分を露呈するエミッタコンタクト開口部と、
前記エミッタコンタクト開口部に設けられたエミッタ電極と、
を更に有し、前記高濃度半導体層及び前記エミッタコンタクト開口部が、前記半導体基板の一端辺に対して斜め方向に傾斜して設けられていることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
斜め方向の角度は、前記半導体基板の一端辺に対して左または右４５度を有することを特徴とする請求項７乃至９のいずれか１項記載の半導体装置。
【請求項１１】
前記半導体基板の面方位が（１１０）であることを特徴とする請求項７乃至１０のいずれか１項記載の半導体装置。
【請求項１２】
前記チャネル領域直下の前記ベース層における反転層内を流れるキャリアの方向が、＜１１０＞或いはそれと平行または垂直の結晶軸方向であることを特徴とする請求項７乃至１１記載のいずれか１項記載の半導体装置。
【請求項１３】
半導体基板の一端辺に対して平行に設けられた配線部分及び配線部分を除いた素子領域とを備えた入力制御回路部と、
前記半導体基板の一端辺に対して平行に設けられた配線部分及び配線部分を除いた素子領域とを備えたロジック回路部と、
請求項１乃至５または請求項７乃至１０記載のいずれか１項記載の半導体装置からなる出力部と、
から構成されていることを特徴とする半導体装置。
【請求項１４】
前記出力部を構成する半導体装置は、チャネル領域直下のベース層における反転層内を流れるキャリアの方向が、＜１１０＞或いはそれと平行または垂直の結晶軸方向であることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記入力制御回路部及び前記ロジック回路部を構成する半導体装置は、チャネル領域直下の反転層内を流れるキャリアの方向が、＜１１０＞或いはそれと平行または垂直の結晶軸方向であることを特徴とする請求項１３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にパワーＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ）などの電力用の半導体装置に関する。
【０００２】
【従来の技術】
近年、パワーＭＯＳＦＥＴ、ＩＧＢＴにおいては、微細化技術／デバイス構造の最適化等による低オン抵抗化／高速・高周波化などの特性向上が進んでいる。
【０００３】
この種のパワーＭＯＳＦＥＴとしては、図８に示すものが知られている（例えば、非特許文献１参照。）。
【０００４】
図８（ａ）はパワーＭＯＳＦＥＴの上面図、図８（ｂ）は図８（ａ）のＧ−Ｇ部に沿うパワーＭＯＳＦＥＴの断面図である。
【０００５】
この非特許文献１に開示されたパワーＭＯＳＦＥＴは、図８に示すように、Ｎ＋層１０１上にＮ−層１０２が形成され、面方位（１００）を有するドレイン層としての矩形状のシリコン基板１０３のＮ−層１０２表面には、複数のストライプ状のＰ層１０４がシリコン基板１０３の一端辺１０５に対して直角をなし、且つ互いに離間して選択的に拡散形成されている。
【０００６】
このＰ層１０４の表面には、各々、Ｐ＋層１０７が選択的に拡散形成されている。このＰ＋層１０７の表面には、各々、ストライプ状のＮ＋ソース層１０６がＰ＋層１０７よりも浅く、選択的に拡散形成されている。
【０００７】
一方のＮ＋ソース層１０６及びＰ層１０４から、Ｎ−層１０２を介して他方のＰ層１０４及びＮ＋ソース層１０６に至る領域上には、各々、Ｎ＋多結晶シリコン膜からなるゲート電極１０８が、ゲート酸化膜１０９を介してストライプ状に形成されている。複数のゲート電極１０８は、各々、シリコン基板１０３の一端辺１０５対して平行で、一定な距離を保って最外周に設けられたゲート配線１１０に接続されている。
【０００８】
また、ゲート電極１０８を覆う絶縁膜１１１に、ソースコンタクト開口部１１２が、各々、Ｐ＋層１０７とその周辺のＮ＋ソース層１０６の一部を露出するように設けられ、この露出されたＮ＋ソース層１０６及びＰ＋層１０７に、各々、ソース電極１１３が形成されている。また、シリコン基板１０３のＮ＋層１０１の裏面には、ドレイン電極１１４が形成されている。
【０００９】
ここで、パワーＭＯＳＦＥＴのチャネル領域１１５は、Ｎ−層１０２とＮ＋ソース層１０６間のＰ層１０４部分によって形成され、そのチャネル長Ｌは、Ｐ層１０４及びＮ＋ソース層１０６に対し直角に横切る距離であり、パワーＭＯＳＦＥＴのチャネル幅Ｗは、Ｐ層１０４及びＮ＋ソース層１０６に沿って最外周のゲート配線１１０端から、図示していないが下方の最外周のゲート配線１１０端までの距離である。
【００１０】
【非特許文献１】
社団法人　電気学会編者［パワーデバイス・ＩＣハンドブック］（株）コロナ社１９９６年７月３０日発行（Ｐ１４０、図６．２）
【００１１】
【発明が解決しようとする課題】
上述した従来のパワーＭＯＳＦＥＴにおいては、市場の強い要求の低オン抵抗化を充分に満足させるにいたらない。この低オン抵抗化のために、ゲートのチャネル幅を長くしようとすると、チップ面積が増大するという問題が発生する。
【００１２】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、チップ面積を増大させることなく、低オン抵抗を実現し得る半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、ドレイン層を構成する矩形状の第１導電型の半導体基板と、前記半導体基板の一主面表面に選択的に設けられた第２導電型の半導体層と、前記半導体層表面内に選択的に設けられた第１導電型の高濃度ソース層と、前記高濃度ソース層と前記ドレイン層間の前記半導体層部分により形成されるチャネル領域と、前記チャネル領域表面にゲート酸化膜を介して設けられたゲート電極と、を具備し、前記半導体層、前記高濃度ソース層、前記チャネル領域、及び前記ゲート電極は、前記半導体基板の一端辺に対して斜め方向に傾斜して設けられていることを特徴とする。
【００１４】
本発明によれば、チャンネル領域を半導体基板の一端辺に対して斜め方向に形成することにより、オン抵抗特性の向上したパワーＭＯＳＦＥＴ、ＩＧＢＴなどの電力用の半導体装置が提供できる。
【００１５】
【発明の実施の形態】
以下本発明の実施形態について図面を参照しながら説明する。
【００１６】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る半導体装置としてのプレーナ型パワーＭＯＳＦＥＴについて図１を参照して説明する。図１（ａ）はパワーＭＯＳＦＥＴの上面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿うパワーＭＯＳＦＥＴの断面図である。
【００１７】
図１に示すように、本実施の形態のパワーＭＯＳＦＥＴでは、Ｎ＋層１上にＮ−層２が形成され、面方位（１００）を有するドレイン層としての矩形状のシリコン基板３を有している。このＮ−層２の表面には、複数のストライプ状のＰ層４がシリコン基板３の一端辺５に対して右斜め４５度の角度をなし、且つ互いに離間して選択的に拡散形成されている。
【００１８】
このＰ層４の表面には、各々、Ｐ＋層７が選択的に拡散形成されている。このＰ＋層７の表面には、各々、ストライプ状のＮ＋ソース層６がＰ＋層７よりも浅く、選択的に拡散形成されている。
【００１９】
一方のＮ＋ソース層６及びＰ層４から、Ｎ−層２を介して他方のＰ層４及びＮ＋ソース層６に至る領域上には、各々、ゲート酸化膜９を介してＮ＋多結晶シリコン膜からなるストライプ状のゲート電極８が、シリコン基板３の一端辺５に対して右斜め４５度の角度をもって形成されている。複数のゲート電極８は、シリコン基板３の一端辺５に対して平行で一定な距離を保って最外周に設けられたゲート配線１０に接続されている。
【００２０】
このゲート電極８を覆う絶縁膜１１に、ソースコンタクト開口部１２が、各々、Ｐ＋層７とその周辺のＮ＋ソース層６の一部を露出するように設けられ、この露出されたＮ＋ソース層６及びＰ＋層７に、各々、ソース電極１３が形成されている。また、シリコン基板３のＮ＋層１の裏面には、ドレイン電極１４が形成されている。
【００２１】
ここで、パワーＭＯＳＦＥＴのチャネル領域１５は、Ｎ−層２とＮ＋ソース層６間のＰ層４部分によって形成され、チャネル長Ｌは、右斜め４５度の角度をなすＰ層４及びＮ＋ソース層６に対して直角に横切る距離であり、パワーＭＯＳＦＥＴのチャネル幅Ｗは、Ｐ層４及びＮ＋ソース層６に沿って最外周のゲート配線１０端から、図示していないが下方の最外周のゲート配線１０端までの距離である。
【００２２】
上記した本実施の形態のパワーＭＯＳＦＥＴでは、最外周のゲート配線１０を除いたＰ層４及びＮ＋ソース層６を右方向へ４５度傾けて形成しているので、ゲートのチャネル長Ｌの値は変らないが、ゲートのチャネル幅Ｗの値は、従来のものよりも４１％増加する。
【００２３】
その結果、従来のものと比較して、飽和電流（Ｉｄ（ｓａｔ．））が１．４倍以上で、オン抵抗（Ｒｏｎ）即ちチャネル抵抗が１／１．４以下の特性を有するパワーＭＯＳＦＥＴが得られる。
【００２４】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体装置としてのトレンチ型パワーＭＯＳＦＥＴについて図２を参照して説明する。図２（ａ）はトレンチ型パワーＭＯＳＦＥＴの上面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿うトレンチ型パワーＭＯＳＦＥＴの断面図である。
【００２５】
図２に示すように、本実施の形態のトレンチ型パワーＭＯＳＦＥＴでは、Ｎ＋層１上にＮ−層２が形成され、面方位（１００）を有するドレイン層としての矩形状のシリコン基板３を有する、このＮ−層２の表面には、複数のストライプ状のＰ層４がシリコン基板３の一端辺５に対して右斜め４５度の角度をなし、且つ互いに離間して選択的に拡散形成されている。
【００２６】
このＰ層４の表面には、各々、Ｐ＋層７が選択的に拡散形成されている。このＰ＋層７の表面には、各々、ストライプ状のＮ＋ソース層６がＰ＋層７よりも浅く、選択的に拡散形成されている。
【００２７】
また、隣接する一方のＰ層４及びＮ＋ソース層６と、他方のＰ層４及びＮ＋ソース層６間には、ストライプ状のトレンチ１６がシリコン基板３の一端辺５に対して右斜め４５度の角度をなし、且つ、Ｎ＋ソース層６及びＰ層４を貫通してＮ−層２の途中まで達するように形成されている。このトレンチ１６の内部にゲート酸化膜９を介して、多結晶シリコンからなるストライプ状のゲート電極８が埋込み形成されている。複数のゲート電極８は、シリコン基板３の一端辺５に対して右斜め４５度の角度をなし、シリコン基板３の一端辺５に対して平行で、一定の距離を保って最外周に設けられた多結晶シリコンのゲート配線１０に接続されている。
【００２８】
そして、ゲート電極８を覆う絶縁膜１１に、ソースコンタクト開口部１２が、各々、Ｐ＋層７とその周辺のＮ＋ソース層６の一部を露出するように設けられ、この露出されたＮ＋ソース層６及びＰ＋層７に、各々、ソース電極１３が形成されている。また、シリコン基板３のＮ＋層１の裏面には、ドレイン電極１４が形成されている。
【００２９】
ここで、トレンチ型パワーＭＯＳＦＥＴのチャネル領域１５は、トレンチ１６の側壁におけるＮ−層２とＮ＋ソース層６間のＰ層４部分により形成され、このチャネル長Ｌは、トレンチ１６の深さ方向の距離であり、トレンチ型パワーＭＯＳＦＥＴのチャネル幅Ｗは、Ｐ層４及びＮ＋ソース層６に沿って、最外周のゲート配線１０端から、図示していないが下方の最外周のゲート配線１０端までの距離である。
【００３０】
上記した本実施の形態のトレンチ型パワーＭＯＳＦＥＴでは、最外周のゲート配線１０を除いたＰ層４及びＮ＋ソース層６を右方向へ４５度傾けて形成しているので、ゲートのチャネル長Ｌの値は変らないが、ゲートのチャネル幅Ｗの値は、従来のものよりも４１％増加する。
【００３１】
その結果、従来のものと比較して、飽和電流（Ｉｄ（ｓａｔ．））が１．４倍以上で、オン抵抗（Ｒｏｎ）即ちチャネル抵抗が１／１．４以下の特性を有するパワーＭＯＳＦＥＴが得られる。
【００３２】
（第３の実施の形態）
次に、本発明の第３の実施の形態としてのモータ制御パワーＩＣついて図３乃至図５を参照して説明する。図３はモータ制御パワーＩＣの機能説明図、図４（ａ）はそのＩＣの出力部における波線部分Ａのトレンチ型パワーＭＯＳＦＥＴの上面図、図４（ｂ）は図４（ａ）のＣ−Ｃ線に沿うトレンチ型パワーＭＯＳＦＥＴの断面図、図５（ａ）はそのＩＣのロジック回路部における波線部分ＢのＣＭＯＳＦＥＴの上面図、図５（ｂ）は図５（ａ）のＤ−Ｄ線に沿うＣＭＯＳＦＥＴの拡大断面図である。
【００３３】
図３に示すように、本実施の形態のモータ制御パワーＩＣは、トレンチ型パワーＭＯＳＦＥＴからなる出力部１７、ＣＭＯＳＦＥＴからなるロジック回路部１８、及び入出力制御回路部１９から構成されている。
【００３４】
図４に示すように、モータ制御パワーＩＣの出力部のメッシュ構造からなるトレンチ型パワーＭＯＳＦＥＴでは、Ｐ型シリコン基板２０上に、Ｎ＋埋込み層２１、Ｎ−層２が形成され、面方位（１００）を有する矩形状のシリコン基板２０を有している。このＮ−層２の表面には、複数の正方形のＰ層４がシリコン基板２０の一端辺５に対して右斜め４５度の角度をもって直線状に配列され、且つ互いに離間して選択的に拡散形成されている。
【００３５】
このＰ層４の表面には、各々、正方形のＮ＋ソース層６が拡散形成されている。このＮ＋ソース層６の表面には、各々、正方形のＰ＋層７が互いに離間し、Ｎ＋ソース層６を貫通してＰ層４に達するように選択的に拡散形成されている。
【００３６】
また、隣接する一方のＰ層４及びＮ＋ソース層６と他方のＰ層４及びＮ＋ソース層６間には、ストライプ状のトレンチ１６ａがシリコン基板２０の一端辺５に対して右斜め４５度の角度をなし、且つＮ＋ソース層６及びＰ層４を貫通してＮ−層２の途中の深さまで達するように形成されている。
【００３７】
さらに、隣接する一方のＰ層４及びＮ＋ソース層６と他方Ｐ層４及びＮ＋ソース層６間には、各々、ストライプ状のトレンチ１６ｂがシリコン基板２０の一端辺５に対して左斜め４５度の角度をなし、且つＮ＋ソース層６及びＰ層４を貫通してＮ−層２の途中の深さまで達するように形成されている。
【００３８】
また、このトレンチ１６ａ及び１６ｂは、両者の交差部分において互いに連接し、各正方形のＰ層４及びＮ＋ソース層６を取り囲んでいる。このトレンチ１６ａ及び１６ｂの内部には、ゲート酸化膜９を介して多結晶シリコンからなるゲート電極８ａ及び８ｂが埋め込まれている。これにより、複数の右斜め傾斜のゲート電極８ａ及び左斜め傾斜のゲート電極８ｂは、両者の交差部分において互いに連接している。また、この複数のゲート電極８ａ及び８ｂは、シリコン基板２０の端辺に対して平行で、一定の距離を保って素子領域の最外周に設けられた多結晶シリコンのゲート配線１０に接続されている。
【００３９】
そして、ゲート電極８を覆う絶縁膜１１に、ソースコンタクト開口部１２が、各々、Ｐ＋層７とその周辺のＮ＋ソース層６の一部を露出するように設けられ、この露出されたＮ＋ソース層６及びＰ＋層７に、各々、ソース電極１３が形成されている。
【００４０】
ここで、トレンチ型パワーＭＯＳＦＥＴのチャネル領域１５はトレンチ１６ａ及び１６ｂの側壁におけるＮ−層２とＮ＋ソース層６間のＰ層４部分により形成され、このチャネル長Ｌは、トレンチ１６ａ及び１６ｂの深さ方向の距離であり、トレンチ型パワーＭＯＳＦＥＴのチャネル幅Ｗは、正方形のＰ層４の各辺部分の距離である。
【００４１】
また、図５に示すように、モータ制御パワーＩＣのロジック回路部のＣＭＯＳＦＥＴでは、Ｐ型シリコン基板２０上におけるＰｃｈＭＯＳＦＥＴ部の形成領域には、Ｎ＋埋込み層２１及びＮウエル２２が、またＮｃｈＭＯＳＦＥＴ部の形成領域には、Ｐ＋埋込み層２３及びＰウエル２４が、各々、形成されている。
【００４２】
このＮウエル２２の表面には、ＰｃｈＭＯＳＦＥＴのソース・ドレインであるＰ＋拡散層２５とＮウエル２２のコンタクトとしてのＮ＋拡散層２６がシリコン基板２０の一端辺５に平行に形成され、このＰ＋拡散層２５間のＮウエル２２領域上には、ゲート酸化膜９を介してシリコン基板２０の一端辺５に平行に、Ｎ＋多結晶シリコンからなるゲート電極８が形成されている。
【００４３】
一方、Ｐウエル２４の表面には、ＮｃｈＭＯＳＦＥＴのソース・ドレインであるＮ＋拡散層２６とＰウエル２４のコンタクトとしてのＰ＋拡散層２５がシリコン基板２０の一主端辺５に平行に形成され、このＮ＋拡散層２６間の、Ｐウエル２４領域上には、ゲート酸化膜９を介してシリコン基板２０の一端辺５に平行に、Ｎ＋多結晶シリコンからなるゲート電極８が形成されている。
【００４４】
そして、ゲート電極８、Ｐ＋拡散層２５、及びＮ＋拡散層２６を覆う絶縁膜１１にコンタクト開口部１２がシリコン基板２０の一端辺５に対して平行に設けられ、グランド配線２７がＮｃｈＭＯＳＦＥＴの一方のＮ＋拡散層２６とＰウエル２４のコンタクトとしてのＰ＋拡散層２５に接続され、出力配線２８がＮｃｈＭＯＳＦＥＴの他方のＮ＋拡散層２６とＰｃｈＭＯＳＦＥＴの一方のＰ＋拡散層２５に接続され、電源配線２９がＮウエル２２のコンタクトとしてのＮ＋拡散層２６とＰｃｈＭＯＳＦＥＴの他方のＰ＋拡散層２５に接続され、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴのゲート電極８が互いに接続されて入力配線３０としている。
【００４５】
なお、ＣＭＯＳの入力配線３０及び出力配線２８は、入出力制御回路１９にそれぞれ接続されている。
【００４６】
ここで、図示していないが入出力制御回路部１９は、ロジック回路部１８と同様にシリコン基板２０の一端辺５と平行に形成されている。
【００４７】
上記した本実施の形態のモータ制御パワーＩＣにおいて、出力部のトレンチパワーＭＯＳＦＥＴは、最外周のゲート配線１０を除いたＰ層４及びＮ＋ソース層６を右方向へ４５度傾けて形成しているので、ゲートのチャネル長Ｌの値は変らないが、ゲートのチャネル幅Ｗの値は、従来のものより４１％増加する。
【００４８】
その結果、チャネル幅の値が４１％増加し、パワーＭＯＳＦＥＴ部の面積を増やさずに、従来のものと比較して、飽和電流（Ｉｄ（ｓａｔ．））が１．４倍以上で、オン抵抗（Ｒｏｎ）即ちチャネル抵抗が１／１．４以下となる。
【００４９】
従って、飽和電流及びオン抵抗特性の優れたモータ制御パワーＩＣが得られる。
【００５０】
ここでは、パワーＭＯＳＦＥＴからなる出力部１７、ＣＭＯＳＦＥＴからなるロジック回路部１８、及び入出力制御回路部１９からなるモータ制御パワーＩＣを例にしたが、パワーＩＣにおいて、最終段トランジスタにＰ層４及びＮ＋ソース層６を含む素子領域をシリコン基板２０の一端辺５に対して斜めに形成したパワーＭＯＳＦＥＴを適用し、またその他のトランジスタにＰ層４及びＮ＋ソース層６を含む素子領域をシリコン基板２０の一端辺５に対して平行に形成したＦＥＴを適用してもよい。
【００５１】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係る半導体装置としてのプレーナ型ＩＧＢＴについて図６を参照して説明する。図６（ａ）はＩＧＢＴの上面図、図６（ｂ）は図６（ａ）のＥ−Ｅ線に沿うＩＧＢＴの断面図である。
【００５２】
本実施の形態が第１の実施の形態と異なる点は、シリコン基板３のＮ＋層１の裏面にＰ＋コレクタ層３１を設けたことにある。それ以外は、第１の実施の形態と呼称が一部異なるが、同一の構成となっている。すなわち、ここでは、Ｐ層４をＰベース層３２、Ｎ＋ソース層６をＮ＋エミッタ層３３、Ｐ＋層７をＰ＋ベース層３４、ソース電極１３をエミッタ電極３５、及びドレイン電極１４をコレクタ電極３６とそれぞれ呼称している。
【００５３】
上記した本実施の形態のプレーナ型ＩＧＢＴでは、最外周のゲート配線１０を除いたＰベース層３２及びＮ＋エミッタ層３３を右方向へ４５度傾けて形成しているので、ゲートのチャネル長Ｌの値は変らないが、ゲートのチャネル幅Ｗの値は、従来のものよりも４１％増加する。
【００５４】
その結果、従来のものと比較して、飽和電流（Ｉｄ（ｓａｔ．））が１．４倍以上で、オン抵抗（Ｒｏｎ）即ちチャネル抵抗が１／１．４以下の特性を有するＩＧＢＴが得られる。
【００５５】
（第５の実施の形態）
次に、本発明の第５の実施の形態に係る半導体装置としてのトレンチ型ＩＧＢＴについて図７を参照して説明する。図７（ａ）はＩＧＢＴの上面図、図７（ｂ）は図７（ａ）のＦ−Ｆ線に沿うＩＧＢＴの断面図である。
【００５６】
本実施の形態が第２の実施の形態と異なる点は、シリコン基板３のＮ＋層１の裏面にＰ＋コレクタ層３１を設けたことにある。それ以外は、第１の実施の形態と呼称が一部異なるが、同一の構成となっている。すなわち、ここでは、Ｐ層４をＰベース層３２、Ｎ＋ソース層６をＮ＋エミッタ層３３、Ｐ＋層７をＰ＋ベース層３４、ソース電極１３をエミッタ電極３５、及びドレイン電極１４をコレクタ電極３６とそれぞれ呼称している。
【００５７】
上記した本実施の形態のトレンチ型ＩＧＢＴでは、最外周のゲート配線１０を除いたＰベース層３２及びＮ＋エミッタ層３３を右方向へ４５度傾けて形成しているので、ゲートのチャネル長Ｌの値は変らないが、ゲートのチャネル幅Ｗの値は、従来のものよりも４１％増加する。
【００５８】
その結果、従来のものと比較して、飽和電流（Ｉｄ（ｓａｔ．））が１．４倍以上で、オン抵抗（Ｒｏｎ）即ちチャネル抵抗が１／１．４以下の特性を有するＩＧＢＴが得られる。
【００５９】
以上、本発明の実施の形態を説明したが、本発明は上記実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変形して実施することができる。
【００６０】
たとえば、各実施の形態では、パワーＭＯＳＦＥＴの素子領域を右方向へ４５度傾けているが、左方向へ４５度傾けても同様の低オン抵抗化が可能であり、また４５度と異なる角度に設定してもゲート幅が４１％より若干低下するが、従来のものに比べて低オン抵抗化ができる。
【００６１】
また、面方位を従来の（１００）から（１１０）へ変更し、チャネル領域１５直下の反転層内の電子乃至ホールの流れる結晶軸方向を＜１１０＞或いはそれと平行ないし垂直にすることにより、従来よりもチャネル領域直下の反転層内を流れる電子乃至ホール移動度が２倍以上増加する。すなわち、ＭＯＳＦＥＴの飽和電流（Ｉｄ（ｓａｔ．））は、次式のように、
【数１】
Ｉｄｓ（ｓａｔ．）＝１／２（μＣｏＸＷ／Ｌ（Ｖｇ−Ｖｔｈ）２）・・・・・・・・・・（１）
で示され、また、オン抵抗（Ｒｏｎ）は、次式のように、
【数２】
Ｒｏｎ＝Ｌ／（ＷμＣｏ（Ｖｇ−Ｖｔｈ））・・・・・・・・・・・・（２）
で示される。
【００６２】
上記式（１）、式（２）において、μは移動度、Ｃｏはゲート酸化膜厚、Ｖｇはゲート電圧、Ｖｔｈはしきい値電圧、Ｗはチャネル幅、Ｌはチャネル長である。
【００６３】
上式数１、数２からもわかるように、チャネル幅Ｗの値の増加分に、新たに電子乃至ホールの移動度の増加分が加わることにより、チップ面積を増やさずに、従来と比較して、飽和電流（Ｉｄ（ｓａｔ．））が２倍以上で、オン抵抗（Ｒｏｎ）即ちチャネル抵抗が１／２以下となる特性を有するパワーＭＯＳＦＥＴが得られる。
【００６４】
また、上記第３の実施の形態のモータ制御パワーＩＣにおいて、ＣＭＯＳＦＥＴの面方位を従来の（１００）から（１１０）へ変更し、チャネル領域１５直下の反転層内の電子乃至ホールの流れる結晶軸方向を＜１１０＞或いはそれと平行または垂直に設定とすると、従来と比較して、電子乃至ホールの移動度が増大し、スイッチング速度が向上する。
【００６５】
なお、ホールの移動度は、面方位（１００）から（１１０）へ変更すると２．５倍以上向上するので、面方位（１１０）にするのは、特にＰチャンパワーＭＯＳＦＥＴ及びＣＭＯＳでのＰチャンＭＯＳＦＥＴの特性向上に有効である。
【００６６】
更に、各実施の形態において、Ｎ型をＰ型に、Ｐ型をＮ型に置換してもよいことは言うまでもない。
【００６７】
【発明の効果】
上述したような本発明の半導体装置によれば、オン抵抗特性を向上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるプレーナ型パワーＭＯＳＦＥＴを示す図であり、図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿う断面図。
【図２】本発明の第２の実施の形態に係わるトレンチ型パワーＭＯＳＦＥＴを示す図であり、図２（ａ）は上面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿う断面図。
【図３】本発明の第３の実施の形態に係わるモータ制御パワーＩＣを示す機能説明図。
【図４】本発明の第３の実施の形態に係わるモータ制御パワーＩＣの出力部のトレンチ型パワーＭＯＳＦＥＴを示す図であり、図４（ａ）は上面図、図４（ｂ）は図４（ａ）のＣ−Ｃ線に沿う断面図。
【図５】本発明の第３の実施の形態に係わるモータ制御パワーＩＣのロジック回路部のＣＭＯＳＦＥＴを示す図であり、図５（ａ）は上面図、図５（ｂ）は図５（ａ）のＤ−Ｄ線に沿う拡大断面図。
【図６】本発明の第４の実施の形態に係わるプレーナ型ＩＧＢＴを示す図であり、図６（ａ）は上面図、図６（ｂ）は図６（ａ）のＥ−Ｅ線に沿う断面図。
【図７】本発明の第５の実施の形態に係わるトレンチ型ＩＧＢＴを示す図であり、図７（ａ）は上面図、図７（ｂ）は図７（ａ）のＦ−Ｆ線に沿う断面図。
【図８】従来のパワーＭＯＳＦＥＴを示す図であり、図８（ａ）は上面図、図８（ｂ）は図８（ａ）のＧ−Ｇ線に沿う断面図。
【符号の説明】
１、１０１　Ｎ＋層
２、１０２　Ｎ−層
３、１０３　シリコン基板
４、１０４　Ｐ層
５、１０５　一端辺
６、１０６　Ｎ＋ソース層
７、１０７　Ｐ＋層
８、８ａ、８ｂ、１０８　ゲート電極
９、１０９　ゲート酸化膜
１０、１１０　ゲート配線
１１、１１１　絶縁膜
１２、１１２　コンタクト開口部
１３、１１３　ソース電極
１４、１１４　ドレイン電極
１５、１１５　チャネル領域
１６、１６ａ、１６ｂ　トレンチ
１７　出力部
１８　ロジック回路部
１９　入出力制御回路部
２０　Ｐ型シリコン基板
２１　Ｎ＋埋込み層
２２　Ｎウエル
２３　Ｐ＋埋込み層
２４　Ｐウエル
２５　Ｐ＋拡散層
２６　Ｎ＋拡散層
２７　グランド配線
２８　出力配線
２９　電源配線
３０　入力配線
３１　Ｐ＋コレクタ層
３２　Ｐベース層
３３　Ｎ＋エミッタ層
３４　Ｐ＋ベース層
３５　エミッタ電極
３６　コレクタ電極
Ｌ　チャネル長
Ｗ　チャネル幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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