(57)【要約】  【課題】  ＣＭＰ後の基板表面の段差を抑制する。  【解決手段】  端部にノッチを有する半導体基板において、ノッチの両肩部の形状はそれぞれ円弧状であると共に両肩部のそれぞれの曲率の差は０ｍｍ以上で且つ０．１ｍｍ以下である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
端部にノッチを有する半導体基板において、
前記ノッチの両肩部の形状はそれぞれ円弧状であると共に前記両肩部のそれぞれの曲率の差は０ｍｍ以上で且つ０．１ｍｍ以下であることを特徴とする半導体基板。
【請求項２】
前記両肩部のそれぞれの曲率は０．３ｍｍ以上であることを特徴とする請求項１に記載の半導体基板。
【請求項３】
前記ノッチの底部の形状は円弧状であり、
前記底部の曲率は１ｍｍ以上であることを特徴とする請求項１又は２に記載の半導体基板。
【請求項４】
前記ノッチの両壁面は、それぞれ鏡面仕上げされていると共に互いに８９°以上で且つ９５°以下の角度をなすことを特徴とする請求項３に記載の半導体基板。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体基板を用いた半導体装置の製造方法であって、
前記半導体基板に設けられた凹部に絶縁膜又は導電膜を埋め込む工程と、
化学的機械的研磨により前記絶縁膜又は前記導電膜を平坦化する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体基板を用いた半導体装置の製造方法であって、
前記半導体基板上に終点検出膜を形成する工程と、
マスクパターンを用いて前記終点検出膜及び前記半導体基板に対してエッチングを行なって分離溝を形成する工程と、
前記分離溝に絶縁膜を埋め込む工程と、
化学的機械的研磨により前記絶縁膜を平坦化する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
前記絶縁膜を平坦化する工程において、
前記絶縁膜の研磨速度は、前記終点検出膜の研磨速度と比べて２倍以上大きいことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜を平坦化する工程よりも後に、
化学的機械的研磨により前記終点検出膜を研磨する工程を備えていることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
端部にノッチを有する半導体基板の製造方法であって、
前記端部を鏡面研磨する加工工程を備え、
前記加工工程は、前記ノッチの両肩部の形状をそれぞれ円弧状にすると共に前記両肩部のそれぞれの曲率の差を０ｍｍ以上で且つ０．１ｍｍ以下にする工程を含むことを特徴とする半導体基板の製造方法。
【請求項１０】
前記加工工程は、前記両肩部のそれぞれの曲率を０．３ｍｍ以上にする工程を含むことを特徴とする請求項９に記載の半導体基板の製造方法。
【請求項１１】
前記加工工程は、前記ノッチの底部の形状を円弧状にすると共に前記底部の曲率を１ｍｍ以上にする工程を含むことを特徴とする請求項９又は１０に記載の半導体基板の製造方法。
【請求項１２】
前記加工工程は、前記ノッチの両壁面を、互いに８９°以上で且つ９５°以下の角度をなすように鏡面仕上げする工程を含むことを特徴とする請求項１１に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、その製造方法及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
最近の微細化技術の急速な進展は、半導体装置中における半導体素子数の飛躍的な増加、つまり高集積化をもたらしている。このため、半導体素子が形成される活性領域と半導体素子間の分離領域とは非常に小さくなっている。その結果、分離方法として、酸化法を用いたＬＯＣＯＳ分離に代わって、基板に設けられた細い溝に酸化絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation )が採用されるようになった。
【０００３】
具体的なＳＴＩの形成方法は次の通りである。まず、基板に分離溝を形成した後に化学的気相成長法（Chemical Vapor Deposition (ＣＶＤ)法）を用いて酸化絶縁膜を分離溝に埋め込む。その後、活性領域上に形成された酸化絶縁膜を化学的機械的研磨法（Chemical Mechanical Polishing （ＣＭＰ）法）によって除去すると共に、分離溝に埋め込まれた酸化絶縁膜の表面を平坦化して分離領域上及び活性領域上の段差を無くす。
【０００４】
ＣＭＰを行なう場合、例えば特許文献１に示すように、半導体ウェハ全体又はウェハ上における半導体装置（チップ）の単位で平坦化が達成されたかどうかを知るために、溝を埋め込むための酸化絶縁膜の下側に終点検出膜を形成しておく。現在、終点検出膜としては、一般的に窒化膜（ＳｉＮ膜）が用いられている。このとき、酸化絶縁膜の研磨速度が、窒化膜の研磨速度と比較して２倍以上速くなるように、荷重（ウェハを研磨パッドに押し当てる荷重）及び回転数（研磨パッド及びウェハの回転数）等の研磨条件を設定している。例えば特許文献１に開示されたＣＭＰにおいては、終点検出膜の研磨速度に対する酸化絶縁膜の研磨速度の比は３〜５程度である。
【０００５】
ＣＭＰの一般的な研磨シーケンスは次の通りである。すなわち、窒化膜（終点検出膜）が露出した時に、終点検出機により検出される光の反射率、又は研磨機の研磨定盤を回転させるモーターのトルクが変動するので、その時点を起点として窒化膜の研磨速度を急激に落とすと共にオーバー研磨を実施し、それにより半導体ウェハ全体をより平坦化する。
【特許文献１】特開平９−３６０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＳＴＩを形成するためにＣＭＰ（以下、ＳＴＩーＣＭＰと称する）を行なった場合に基板表面に生じる段差（ＳＴＩ段差）、つまり平坦化加工ばらつきは、ほぼ、基板表面に残存する窒化膜の膜厚（仕上がり膜厚）のばらつき（窒化膜表面の凹凸）で決まる。例えば半導体基板上にＭＯＳ型トランジスタを形成する場合、終点検出膜の窒化膜を予め除去しておく必要があるが、前述の窒化膜の仕上がり膜厚にばらつきが存在すると、窒化膜除去後の基板表面に段差が生じる。これは、電極加工等のためのリソグラフィーにおいて寸法ばらつきを生じる原因となる。
【０００７】
従来のＳＴＩーＣＭＰによると、半導体ウェハにおけるウェハ端面から５ｍｍ程度までのウェハ周縁部を除く部分については、平坦化加工ばらつき、つまり窒化膜の仕上がり膜厚のばらつきを、３０〜５０ｎｍ程度の目標値以下に抑制できている。しかしながら、前述のウェハ周縁部（特に、ウェハ端面から２〜５ｍｍ程度の範囲のウェハ周縁部）においては、窒化膜の削れ量の均一性（目標削れ量に対する誤差の比）を５％以下にできない結果、前述の目標値を実現できない。これは、半導体ウェハからのチップ取れ数を左右するウェハ有効領域を拡大できない原因の１つとなっている。
【０００８】
また、微細化ルールが１３０ｎｍから６５ｎｍ以下へとさらに進むに従って、ＳＴＩーＣＭＰ後のウェハ面内における窒化膜等の終点検出膜の仕上がり膜厚のばらつきを、２０〜３０ｎｍ程度のさらに厳しい目標値以下に抑制する必要がある。しかし、現在用いられている半導体ウェハ、終点検出膜（窒化膜等）及び終点検出方法等を含めた従来のＣＭＰ技術の組み合わせによって、この目標値を実現することはできない。この場合、終点検出膜の仕上がり膜厚のばらつきは、最終的に分離領域上の段差及び半導体素子を形成するための活性領域上の段差となるので、例えばＭＯＳ型トランジスタのゲート電極を形成する際に寸法ばらつきや電極間の短絡等の問題が生じる。
【０００９】
前記に鑑み、本発明は、ＣＭＰ後の基板表面の段差を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者らが、従来のＳＴＩーＣＭＰ後のウェハ周縁部において終点検出膜の仕上がり膜厚のばらつきを十分に抑制できない原因を検討したところ、次のような知見を得た。
【００１１】
従来から、半導体装置の製造においてノッチ又はオリフラが設けられたウェハが利用されている。例えば半導体ウェハの結晶方位又はリソグラフィ−におけるウェハの向きを明確にするため、ウェハ周縁部にはノッチ（Ｖ字溝）が形成されている。尚、ノッチ形状（深さ及び角度等）とウェハ端面の仕上げ形状とはＳＥＭＩ（Semiconductor Equipment and Materials International ）の規格によって定められている。ＳＥＭＩの規格によると、ノッチの角度（Ｖ字を形成する両壁面のなす角度）は約９０度であり、ノッチの深さは、ウェハ端面から１〜２ｍｍ程度である。
【００１２】
本願発明者らは、半導体装置の微細化が進んでウェハ表面の平坦化にＣＭＰが用いられるようになったことに起因して、ノッチやオリフラがＣＭＰ後におけるウェハ表面の平坦性を損なうようになってきていることを見出した。
【００１３】
具体的には、ＣＭＰは、研磨定盤上に貼り付けられた研磨パッドに半導体ウェハを押し付けると同時に研磨パッドと半導体基板とをそれぞれ回転させることにより行なわれる。このとき、半導体基板は約１Ｎ／ｃｍ2 以上の荷重により研磨パッドに押し付けられるため、研磨パッドを構成する発泡ウレタンのポアが潰れ、その結果、研磨剤が半導体ウェハ全体に行き渡らなくなって研磨速度が低下する。これを防止するため、ダイヤモンドを固定したドレスを研磨パッド上で均一に動かすことにより、研磨パッドを荒らして研磨速度を安定させる対策が講じられている。
【００１４】
ところが、半導体ウェハに設けられたノッチの肩部は、研磨中に研磨パッドに対して垂直方向に当たる特異点となるため、研磨パッドを潰す作用ではなく、研磨パッドを荒らす作用を持つ。このため、例えばＳＴＩーＣＭＰ中にノッチが通過した軌跡部分の研磨パッドの表面は荒れるので、該軌跡部分の研磨パッドによる研磨速度が意図せず上昇してしまう可能性が生じる。尚、現在、半導体ウェハの任意点が研磨中に研磨パッド上を通過する軌跡がランダムになるように半導体ウェハ又は研磨パッドの回転数の設定等を行なっている。しかし、半導体ウェハが研磨機のヘッドに完全に固定されているわけではないため、研磨パッド上における半導体ウェハの任意点の軌跡を計算通りに完全にランダムにすることは困難であって、該軌跡は一定の回転数の周期を持っている。
【００１５】
そこで、本願発明者らは、前記の目的を達成するために、半導体ウェハの特異点であるノッチの形状を、研磨パッドの表面荒れを低減できる形状にすることを着想した。具体的には、本願発明者らは、複数の半導体ウェハについてＳＴＩーＣＭＰ後の窒化膜の仕上がり膜厚をウェハ全面に亘って測定すると共に該測定結果と各ウェハのノッチ形状との相関を求めることにより、ノッチがＣＭＰ後のウェハ表面の平坦性を損なっていることを見出した。また、特定のノッチ形状を有する半導体ウェハに対してＣＭＰを行なった場合、半導体ウェハにおけるウェハ端面から２ｍｍ程度までの周縁部を除く部分について、窒化膜の削れ量の均一性を５％以下にできると共に、ＳＴＩーＣＭＰ後の窒化膜における仕上がり膜厚のばらつきを３０ｎｍ以下にできることを見出した。
【００１６】
本発明は以上の知見に基づきなされたものであって、本発明に係る半導体基板は、端部にノッチを有する半導体基板であって、ノッチの両肩部の形状はそれぞれ円弧状であると共に該両肩部のそれぞれの曲率の差は０ｍｍ以上で且つ０．１ｍｍ以下である。
【００１７】
本発明の半導体基板によると、ノッチの両肩部の曲率が均一であるので、半導体基板に対してＣＭＰを行なった際に、ノッチに起因して研磨パッドの特定部分が荒れることを防止できる。このため、研磨パッドの全面に亘って研磨速度が均一になる結果、基板表面における被研磨膜の削れ量の均一性を向上させることができるので、ＣＭＰ後の被研磨膜における仕上がり膜厚のばらつきを十分に抑制できる。従って、ＣＭＰ後の基板表面に段差が生じることを抑制できるため、例えばゲート電極の形成時に寸法ばらつきや電極間の短絡等の問題が生じる事態を防止でき、それによって半導体装置の信頼性を向上させることができる。
【００１８】
尚、本明細書において、ノッチの肩部とは、ノッチ壁面とウェハ端面との接続部分を意味し、ノッチ肩部（又はノッチ底部）の形状とは、基板主面つまりウェハ主面の上側からノッチ肩部（又はノッチ底部）を見たときの形状を意味し、ノッチ肩部（又はノッチ底部）の曲率とは、該形状の曲率を意味する。
【００１９】
本発明の半導体基板において、ノッチ両肩部のそれぞれの曲率は０．３ｍｍ以上であることが好ましい。
【００２０】
このようにすると、ノッチに起因する研磨パッドの荒れをより確実に防止できる。
【００２１】
本発明の半導体基板において、ノッチの底部の形状は円弧状であり、該底部の曲率は１ｍｍ以上であることが好ましく、この場合において、ノッチの両壁面は、それぞれ鏡面仕上げされていると共に互いに８９°以上で且つ９５°以下の角度をなすことがさらに好ましい。
【００２２】
このようにすると、ノッチに起因する研磨パッドの荒れをより確実に防止できる。
【００２３】
本発明に係る第１の半導体装置の製造方法は、本発明の半導体基板を用いた半導体装置の製造方法を前提とし、半導体基板に設けられた凹部に絶縁膜又は導電膜を埋め込む工程と、化学的機械的研磨により絶縁膜又は導電膜を平坦化する工程とを備えている。
【００２４】
すなわち、第１の半導体装置の製造方法によると、本発明の半導体基板に設けられた凹部に被研磨膜を埋め込んだ後に被研磨膜に対してＣＭＰを行なうため、被研磨膜の仕上がり膜厚のばらつきを十分に抑制できる。従って、ＣＭＰ後の基板表面に段差が生じることを抑制できるため、該段差に起因してＣＭＰ後の工程で問題が生じる事態を防止でき、それによって半導体装置の信頼性を向上させることができる。
【００２５】
本発明に係る第２の半導体装置の製造方法は、本発明の半導体基板を用いた半導体装置の製造方法を前提とし、半導体基板上に終点検出膜を形成する工程と、マスクパターンを用いて終点検出膜及び半導体基板に対してエッチングを行なって分離溝を形成する工程と、分離溝に絶縁膜を埋め込む工程と、化学的機械的研磨により絶縁膜を平坦化する工程とを備えている。
【００２６】
すなわち、第２の半導体装置の製造方法によると、本発明の半導体基板に設けられた分離溝に絶縁膜を埋め込んだ後に絶縁膜に対してＣＭＰを行なう。このとき、絶縁膜の下側に形成された終点検出膜の仕上がり膜厚のばらつきを十分に抑制できるので、ＣＭＰ後の基板表面に段差が生じることを抑制できる。具体的には、半導体基板となる半導体ウェハにおける端面から２ｍｍ程度までの周縁部を除く部分について、ＳＴＩーＣＭＰ後のウェハ表面に生じる段差、つまり平坦化加工ばらつきを３０ｎｍ以下にすることができる。従って、基板表面の段差に起因してＣＭＰ後の工程で問題が生じる事態を防止できるので、半導体装置の信頼性を向上させることができる。また、半導体ウェハからのチップ取れ数を左右するウェハ有効領域を拡大できる。すなわち、半導体ウェハからのチップ取れ数を増大させることができるので、半導体装置製造のコストを低減できる。
【００２７】
第２の半導体装置の製造方法における絶縁膜を平坦化する工程において、絶縁膜の研磨速度は、終点検出膜の研磨速度と比べて２倍以上大きいことが好ましい。
【００２８】
このようにすると、半導体ウェハ全体又はウェハ上における半導体装置（チップ）の単位で平坦化が達成されたかどうかを確実に知ることができる。また、チップ内における分離溝の存在密度に依存してＣＭＰ後の終点検出膜の仕上がり膜厚に差が生じたり又はウェハ面内におけるＣＭＰ後の終点検出膜の仕上がり膜厚に差が生じたりすることを防止できる。
【００２９】
第２の半導体装置の製造方法において、絶縁膜を平坦化する工程よりも後に、化学的機械的研磨により終点検出膜を研磨する工程を備えていることが好ましい。
【００３０】
このようにすると、終点検出膜を研磨により除去した後に、例えばリソグラフィーによりゲート電極パターン等を寸法ばらつきなく形成することができる。
【００３１】
本発明に係る半導体基板の製造方法は、端部にノッチを有する半導体基板の製造方法であって、該端部を鏡面研磨する加工工程を備え、該加工工程は、ノッチの両肩部の形状をそれぞれ円弧状にすると共に該両肩部のそれぞれの曲率の差を０ｍｍ以上で且つ０．１ｍｍ以下にする工程を含む。
【００３２】
本発明の半導体基板の製造方法によると、ノッチの両肩部の曲率を均一に加工するので、半導体基板に対してＣＭＰを行なった際に、ノッチに起因して研磨パッドの特定部分が荒れることを防止できる。このため、研磨パッドの全面に亘って研磨速度が均一になる結果、基板表面における被研磨膜の削れ量の均一性を向上させることができるので、ＣＭＰ後の被研磨膜における仕上がり膜厚のばらつきを十分に抑制できる。従って、ＣＭＰ後の基板表面に段差が生じることを抑制できるため、例えばゲート電極の形成時に寸法ばらつきや電極間の短絡等の問題が生じる事態を防止でき、それによって半導体装置の信頼性を向上させることができる。
【００３３】
本発明の半導体基板の製造方法において、前記の加工工程は、ノッチ両肩部のそれぞれの曲率を０．３ｍｍ以上にする工程を含むことが好ましい。
【００３４】
このようにすると、ノッチに起因する研磨パッドの荒れをより確実に防止できる。
【００３５】
本発明の半導体基板の製造方法において、前記の加工工程は、ノッチの底部の形状を円弧状にすると共に該底部の曲率を１ｍｍ以上にする工程を含むことが好ましく、この場合において、該加工工程は、ノッチの両壁面を、互いに８９°以上で且つ９５°以下の角度をなすように鏡面仕上げする工程を含むことがさらに好ましい。
【００３６】
このようにすると、ノッチに起因する研磨パッドの荒れをより確実に防止できる。
【発明の効果】
【００３７】
本発明によると、半導体基板のノッチの両肩部の曲率を均一にすることによって、半導体基板に対してＣＭＰを行なった際にノッチに起因して研磨パッドの特定部分が荒れることを防止できる。このため、研磨パッドの全面に亘って研磨速度が均一になる結果、基板表面における被研磨膜の削れ量の均一性を向上させることができるので、ＣＭＰ後の被研磨膜における仕上がり膜厚のばらつきを十分に抑制できる。従って、ＣＭＰ後の基板表面に段差が生じることを抑制できるため、該段差に起因してＣＭＰ後の工程で問題が生じる事態を防止できるので、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３８】
（実施形態で用いる研磨装置）
図１は、後述する本発明の各実施形態において被研磨膜の仕上がり膜厚の評価又はＳＴＩ形成等に用いる研磨装置（ＣＭＰ装置）の模式図である。より詳しくは、図１は、研磨パッドが貼り付けられた研磨定盤と半導体基板（半導体ウェハ）とをそれぞれ回転させながらＣＭＰを行なっている様子を示している。
【００３９】
図１に示す装置においては、同一の研磨定盤上で２枚の半導体基板を同時に研磨するため、研磨パッド１１を等分する各領域に一対の半導体基板１２Ａ及び１２Ｂを設置して研磨が実施される。半導体基板１２Ａ及び１２Ｂにはそれぞれノッチ１３Ａ及び１３Ｂが設けられている。ＣＭＰ研磨は、図１に示すように、半導体基板１２Ａ及び１２Ｂを研磨パッド１１に押し付けると同時に研磨パッド１１並びに半導体基板１２Ａ及び１２Ｂを回転させることにより行なう。このとき、半導体基板１２Ａ及び１２Ｂは約１Ｎ／ｃｍ2 以上の荷重により研磨パッド１１に押し付けられるため、研磨パッド１１を構成する発泡ウレタンのポアが潰れ、その結果、研磨剤が各基板全体に行き渡らなくなって研磨速度が低下する。これを防止するため、ダイヤモンドを固定したドレス（図示省略）を研磨パッド１１上で均一に動かすことにより、研磨パッド１１を荒らして研磨速度を安定させる対策が講じられている。
【００４０】
ところで、研磨パッド１１つまり研磨定盤の回転方向１４は一般的に時計回り（ＣＷ）方向である。この場合、半導体基板１２Ａ及び１２Ｂのそれぞれの回転方向１５Ａ及び１５Ｂが反時計回り（ＣＣＷ）方向であると、各基板における研磨の均一性が向上する。また、この場合、例えば半導体基板１２Ａのノッチ１３Ａの回転を見ると、研磨時におけるノッチ１３Ａの肩部の研磨パッド１１に対する突っ込み方向１６は約９０度となっているので、ノッチ１３Ａによって研磨パッド１１の表面が切削される事態が予測される。
【００４１】
すなわち、ノッチ肩部は、研磨中に研磨パッド１１に対して垂直方向に当たる特異点となるため、研磨パッド１１を潰す作用ではなく、研磨パッド１１を荒らす作用を持つ。このため、例えばＳＴＩーＣＭＰ中にノッチ１３Ａ又はノッチ１３Ｂが通過した軌跡部分の研磨パッド１１の表面は荒れるので、該軌跡部分の研磨パッド１１による研磨速度が意図せず上昇してしまう可能性が生じる。それに対して、半導体基板１２Ａ又は半導体基板１２Ｂの任意点が研磨中に研磨パッド１１上を通過する軌跡がランダムになるように、例えば各基板又は研磨パッド１１の回転数を設定することができる。しかし、各基板はＣＭＰ装置のヘッド（図示省略）に完全に固定されているわけではないのでないため、研磨パッド１１上における各基板の任意点の軌跡を計算通りに完全にランダムにすることは困難であって、一定の回転数毎に周期的に同じ軌跡が生じる。
【００４２】
後述する本発明の各実施形態は、以上のような状況下で、ＣＭＰ後のウェハ表面における段差の抑制を実現できるものである。
【００４３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体基板及びその製造方法について図面を参照しながら説明する。
【００４４】
第１の実施形態に係る半導体基板の特徴は、端部に形成されたノッチの両肩部の形状がそれぞれ円弧状であると共に該両肩部のそれぞれの曲率の差が０ｍｍ以上で且つ０．１ｍｍ以下であることである。言い換えると、第１の実施形態に係る半導体基板（半導体ウェハ）においては、ノッチの両肩部の形状がそろっている。これにより、例えばＳＴＩーＣＭＰ後の半導体ウェハ表面に段差が生じること、具体的には、ＳＴＩーＣＭＰ後のウェハ周縁部において被研磨膜の仕上がり膜厚が薄くなることを防止できる。
【００４５】
図２は、第１の実施形態に係る半導体基板におけるノッチ形状の一例を示している。３次元測定の結果、図２に示すノッチにおける円弧状の両肩部の曲率はそれぞれＲ１＝０．１１６ｍｍ及びＲ２＝０．１２４ｍｍと小さかった。ここで、｜Ｒ１−Ｒ２｜＜０．１ｍｍであって、ノッチの両肩部の曲率の差は小さい。尚、図２において、Ｖｒはノッチの深さ、θｖはノッチの両壁面（ノッチ底部を除く）がなす角度を示している。
【００４６】
図３は、第１の実施形態に係る半導体基板におけるノッチ形状の他例を示している。３次元測定の結果、図３に示すノッチにおける円弧状の両肩部の曲率はそれぞれＲ１＝０．１０８ｍｍ及びＲ２＝０．１１７ｍｍと小さかった。ここで、｜Ｒ１−Ｒ２｜＜０．１ｍｍであって、ノッチの両肩部の曲率の差は小さい。また、図３に示すノッチにおける円弧状の底部の曲率Ｒ３は１．０ｍｍ以上の値（具体的には１．２５２ｍｍ）を持つ。尚、図３においても、Ｖｒはノッチの深さ、θｖはノッチの両壁面（ノッチ底部を除く）がなす角度を示している。
【００４７】
図４は、第１の実施形態に係る半導体基板の製造方法、つまり図２又は図３に示すような半導体基板の製造方法（ウェハ加工方法）のフロー図である。
【００４８】
まず、第１工程Ｓ１において、例えば三次元研削機を用いて、例えば単結晶シリコンのインゴットを外周研削して円柱状に加工する。その後、第２工程Ｓ２において、例えば精密三次元円筒研削機を用いて、円柱状に加工された単結晶シリコンに所定形状のノッチを形成する。ここで、該ノッチは、単結晶シリコンの結晶方位を示す位置合わせマークとなる。
【００４９】
次に、第３工程Ｓ３において、円柱状の単結晶シリコンを円盤状のウェハに加工するために、例えば切断機を用いて、円柱状の単結晶シリコンをスライシングする。その後、第４工程Ｓ４において、スライシングにより得られたウェハの外周部の欠損を防止するために、例えば切削加工機を用いてウェハ端部に対して面取り（ベベリング）を行なう。その後、第５工程Ｓ５において、スライシングによりウェハ表面に誘起された破砕層を取り除くために、例えばラップ装置を用いてウェハをラッピングする。その後、第６工程Ｓ６において、ラッピング後にも残存している加工変質層（加工により変質した層）を取り除くために、例えばケミカルエッチング（ウェットエッチング）用の薬液を用いてウェハに対してエッチングを行なう。
【００５０】
次に、第７工程Ｓ７において、ウェハの外周部を平坦化し且つ平滑化するために、例えばエッジ用研磨装置を用いて、ウェハ端部における面取り部（端面及びベベル面）を鏡面研磨する。また、例えばノッチ用研磨装置を用いて、ウェハ端部におけるノッチ部を鏡面研磨する。このとき、本実施形態では、ノッチの両肩部の形状をそれぞれ円弧状にすると共にノッチ両肩部のそれぞれの曲率の差を０ｍｍ以上で且つ０．１ｍｍ以下にする。このとき、ノッチ両肩部の曲率をそれぞれ０．３ｍｍ以上にすることが好ましい。また、このとき、ノッチの底部の形状を円弧状にすると共に該底部の曲率を１ｍｍ以上にすることが好ましく、その場合において、ノッチの両壁面を、互いに８９°以上で且つ９５°以下の角度をなすように鏡面仕上げすることがさらに好ましい。これらにより、本実施形態のウェハに対してＣＭＰを行なった際に、ノッチに起因する研磨パッドの荒れを確実に防止できる。尚、ウェハ端部における面取り部の鏡面研磨と、ウェハ端部におけるノッチ部の鏡面研磨とは別々に行なってもよいし又は同時に行なってもよい。
【００５１】
次に、第８工程Ｓ８において、ウェハ表面を平坦化し且つ平滑化するために、研磨装置（ＣＭＰ装置）を用いて、ウェハの片面又は両面を鏡面研磨する。その後、第９工程Ｓ９において、ウェハ表面に付着する微粒子、有機物又は重金属等の汚染物を除去してウェハを清浄化するために、ウェット洗浄液を用いてウェハを洗浄する。以上の各工程によって、図２又は図３等に示す本実施形態の半導体基板（ウェハ）を得ることができる。
【００５２】
図５は、図１に示す研磨装置を用いて、図２に示すノッチ形状を持つ半導体ウェハに対してバッチ処理３回（合計６枚の半導体ウェハ）のＳＴＩ−ＣＭＰを行なった場合における、被研磨膜（ＳｉＮ膜）の仕上がり膜厚の測定結果を示している。図５において、横軸はウェハ中心からの距離（１００ｍｍがウェハ端面）を示し、縦軸はＳｉＮ膜の厚さを示している。
【００５３】
図５に示すように、ウェハ端面から５ｍｍ程度までのウェハ周縁部において、ＳｉＮ膜の膜厚が急激に薄くなるという従来の問題点（後述する第１又は第２の比較例参照）は見られない。逆に、該ウェハ周縁部において、ＳｉＮ膜の膜厚が若干厚くなっている。ここで、該ウェハ周縁部におけるＳｉＮ膜の膜厚と、該ウェハ周縁部を除くウェハ部分におけるＳｉＮ膜の平均膜厚との差は約１０ｎｍである。また、該ウェハ周縁部のうち、ウェハ端面から２〜３ｍｍ程度の範囲でも、ＳｉＮ膜の膜厚ばらつきは、３０ｎｍという目標値よりも小さい２０ｎｍ程度以下に抑制されている。
【００５４】
ところで、前述のように、図５に示す結果は、図１に示す研磨装置、つまり同一研磨定盤上で２枚の半導体ウェハに対して同時に研磨を実施できる装置を用いて得られたものである。ここで、各バッチ処理における半導体ウェハ間（新しいスラリーの供給タイミングが異なる）についても、各バッチ処理間（半導体ウェハの処理順が異なる）についても、ＳｉＮ膜の膜厚ばらつきの傾向に大きな違いはなく、いずれの場合も該ばらつきを目標値以下に抑制できている。すなわち、ＳｉＮ膜の膜厚ばらつきに対して半導体ウェハのノッチ形状が大きい影響を持っていることが確認できる。
【００５５】
以上に説明したように、第１の実施形態によると、半導体ウェハのノッチの両肩部の形状をそれぞれ円弧状にすると共に該両肩部のそれぞれの曲率の差を０．１ｍｍ以下にすることは、ＳＴＩ−ＣＭＰ後のＳｉＮ膜の仕上がり膜厚を制御するために有効であることがわかる。具体的には、半導体ウェハのノッチの両肩部の曲率が均一であるので、該ウェハに対してＣＭＰを行なった際に、ノッチに起因して研磨パッド（本実施形態では図１の研磨パッド１１）の特定部分が荒れることを防止できる。このため、研磨パッドの全面に亘って研磨速度が均一になる結果、ウェハ表面における被研磨膜の削れ量の均一性を向上させることができるので、ＣＭＰ後の被研磨膜における仕上がり膜厚のばらつきを十分に抑制できる。従って、ＣＭＰ後のウェハ表面に段差が生じることを抑制できるため、例えばゲート電極の形成時に寸法ばらつきや電極間の短絡等の問題が生じる事態を防止でき、それによって半導体装置の信頼性を向上させることができる。
【００５６】
また、第１の実施形態によると、半導体ウェハからのチップ取れ数を左右するウェハ有効領域を拡大できるため、半導体ウェハからのチップ取れ数を増大させることができるので、半導体装置製造のコストを低減できる。
【００５７】
尚、第１の実施形態において、直径２００ｍｍの半導体ウェハを対象としたが、これに限られず、他のサイズの半導体ウェハを対象としても同様の効果が得られる。
【００５８】
また、第１の実施形態において、ＳＴＩ−ＣＭＰを前提としたが、これに限られず、層間膜又は金属膜等を被研磨膜とするＣＭＰ処理においても同様の効果が得られる。
【００５９】
また、第１の実施形態において、図１に示す研磨装置を用いたが、これに代えて、他の種類の研磨装置、例えば枚葉式研磨装置を用いた場合にも同様の効果が得られる。
【００６０】
また、第１の実施形態において、半導体ウェハのノッチ形状は、前述の本実施形態の特徴部分を除いては、ＳＥＭＩ規格に従うものである。具体的には、ノッチの深さは１．０ｍｍ以上で且つ１．２５ｍｍ以下であり。ノッチの角度（ノッチの両壁面がなす角度）は８９°以上で且つ９５°以下である。このとき、ノッチの底部が所定の曲率の円弧形状を有していると、又はノッチ壁面が公知の方法により鏡面仕上げされていると、ノッチに起因する研磨パッドの荒れをより確実に防止できる。具体的には、ノッチ底部の曲率は１ｍｍ以上であることが好ましい。尚、ＳＥＭＩ規格を考慮すると、ノッチ底部の曲率は最大で１．５ｍｍ程度である。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体基板及びその製造方法について図面を参照しながら説明する。
【００６２】
第２の実施形態に係る半導体基板の第１の特徴は、第１の実施形態と同様に、端部に形成されたノッチの両肩部の形状がそれぞれ円弧状であると共に該両肩部のそれぞれの曲率の差が０ｍｍ以上で且つ０．１ｍｍ以下であることである。また、第２の特徴は、ノッチの両肩部の曲率がそれぞれ０．３ｍｍ以上であることである。言い換えると、第２の実施形態に係る半導体基板（半導体ウェハ）においては、ノッチの両肩部の形状がそろっていると共に、ノッチの両肩部の曲率が第１の実施形態と比べて大きい。これにより、研磨時におけるノッチ肩部の研磨パッドに対する当たりを緩和できるので、例えばＳＴＩーＣＭＰ後の半導体ウェハ表面に段差が生じること、具体的には、ＳＴＩーＣＭＰ後のウェハ周縁部において被研磨膜の仕上がり膜厚が薄くなることをより確実に防止できる。
【００６３】
図６は、第２の実施形態に係る半導体基板におけるノッチ形状の一例を示している。３次元測定の結果、図６に示すノッチにおける円弧状の両肩部の曲率はそれぞれＲ１＝０．７８８ｍｍ及びＲ２＝０．７９４ｍｍと小さかった。ここで、｜Ｒ１−Ｒ２｜＜０．１ｍｍであると共に、Ｒ１＞０．３ｍｍ、Ｒ２＞０．３ｍｍである。尚、図６において、Ｖｒはノッチの深さ、θｖはノッチの両壁面（ノッチ底部を除く）がなす角度を示している。
【００６４】
尚、第２の実施形態に係る半導体基板の製造方法、つまり図６に示すような半導体基板の製造方法（ウェハ加工方法）は、図４のフロー図に示す第１の実施形態と同様である。
【００６５】
図７は、図１に示す研磨装置を用いて、図６に示すノッチ形状を持つ半導体ウェハに対してバッチ処理３回（合計６枚の半導体ウェハ）のＳＴＩ−ＣＭＰを行なった場合における、被研磨膜（ＳｉＮ膜）の仕上がり膜厚の測定結果を示している。図７において、横軸はウェハ中心からの距離（１００ｍｍがウェハ端面）を示し、縦軸はＳｉＮ膜の厚さを示している。
【００６６】
図７に示すように、ウェハ端面から５ｍｍ程度までのウェハ周縁部において、ＳｉＮ膜の膜厚が急激に薄くなるという従来の問題点（後述する第１又は第２の比較例参照）は見られず、ウェハ端面から３ｍｍ程度の測定点でＳｉＮ膜の膜厚が若干厚くなっている他は、ウェハ全面に亘ってＳｉＮ膜の膜厚がほぼ均一になっている。ここで、前述のウェハ周縁部におけるＳｉＮ膜の膜厚と、該ウェハ周縁部を除くウェハ部分におけるＳｉＮ膜の平均膜厚との差は１０ｎｍ以下であって、該差が、第１の実施形態と比べて２〜３ｎｍ程度縮小（改善）されている。また、該ウェハ周縁部のうち、ウェハ端面から２〜３ｍｍ程度の範囲で、ＳｉＮ膜の膜厚ばらつきが、第１の実施形態よりも小さい１５ｎｍ程度以下に抑制されている。
【００６７】
ところで、前述のように、図７に示す結果は、図１に示す研磨装置、つまり同一研磨定盤上で２枚の半導体ウェハに対して同時に研磨を実施できる装置を用いて得られたものである。ここで、各バッチ処理における半導体ウェハ間（新しいスラリーの供給タイミングが異なる）についても、各バッチ処理間（半導体ウェハの処理順が異なる）についても、ＳｉＮ膜の膜厚ばらつきの傾向に大きな違いはなく、いずれの場合も該ばらつきを目標値（３０ｎｍ）以下に抑制できている。すなわち、ＳｉＮ膜の膜厚ばらつきに対して半導体ウェハのノッチ形状が大きい影響を持っていることが確認できる。
【００６８】
以上に説明したように、第２の実施形態によると、第１の実施形態と同様に、半導体ウェハのノッチにおける両肩部の曲率の差を０．１ｍｍ以下にすることに加えて、両肩部の曲率をそれぞれ０．３ｍｍ以上にすることは、ＳＴＩ−ＣＭＰ後のＳｉＮ膜の仕上がり膜厚を制御するために、特に、ウェハ端面から２〜５ｍｍ程度の範囲のウェハ周縁部で該仕上がり膜厚のばらつきを３０ｎｍ以下に抑制するために有効であることがわかる。具体的には、半導体ウェハのノッチの両肩部の曲率が均一であって該両肩部の曲率がそれぞれ０．３ｍｍ以上であるので、該ウェハに対してＣＭＰを行なった際に、ノッチに起因して研磨パッド（本実施形態では図１の研磨パッド１１）の特定部分が荒れることをより確実に防止できる。このため、研磨パッドの全面に亘って研磨速度が均一になる結果、ウェハ表面における被研磨膜の削れ量の均一性を向上させることができるので、ＣＭＰ後の被研磨膜における仕上がり膜厚のばらつきを十分に抑制できる。従って、ＣＭＰ後のウェハ表面に段差が生じることを抑制できるため、例えばゲート電極の形成時に寸法ばらつきや電極間の短絡等の問題が生じる事態を防止でき、それによって半導体装置の信頼性を向上させることができる。
【００６９】
尚、第２の実施形態において、直径２００ｍｍの半導体ウェハを対象としたが、これに限られず、他のサイズの半導体ウェハを対象としても同様の効果が得られる。
【００７０】
また、第２の実施形態において、ＳＴＩ−ＣＭＰを前提としたが、これに限られず、層間膜又は金属膜等を被研磨膜とするＣＭＰ処理においても同様の効果が得られる。
【００７１】
また、第２の実施形態において、図１に示す研磨装置を用いたが、これに代えて、他の種類の研磨装置、例えば枚葉式研磨装置を用いた場合にも同様の効果が得られる。
【００７２】
また、第２の実施形態において、半導体ウェハのノッチ形状は、前述の本実施形態の特徴部分を除いては、ＳＥＭＩ規格に従うものである。具体的には、ノッチの深さは１．０ｍｍ以上で且つ１．２５ｍｍ以下であり。ノッチの角度（ノッチの両壁面がなす角度）は８９°以上で且つ９５°以下である。このとき、ノッチの底部が所定の曲率の円弧形状を有していると、又はノッチ壁面が公知の方法により鏡面仕上げされていると、ノッチに起因する研磨パッドの荒れをより確実に防止できる。具体的には、ノッチ底部の曲率は１ｍｍ以上であることが好ましい。また、ＳＥＭＩ規格を考慮すると、半導体ウェハのノッチにおける両肩部の曲率はそれぞれ最大で２．０ｍｍ程度であり、ノッチ底部の曲率は最大で１．５ｍｍ程度である。
【００７３】
（第１の比較例）
図８は、第１の比較例に係る半導体基板におけるノッチ形状の一例を示している。３次元測定の結果、図８に示すノッチにおける円弧状の両肩部の曲率はそれぞれＲ１＝０．６１０ｍｍ及びＲ２＝０．４２４ｍｍであって、｜Ｒ１−Ｒ２｜＞０．１ｍｍである。尚、図８において、Ｖｒはノッチの深さ、θｖはノッチの両壁面（ノッチ底部を除く）がなす角度を示している。
【００７４】
通常、例えばノッチ壁面を鏡面仕上げする場合における研磨機の研磨布の劣化等によってノッチ肩部の仕上がり角度が変化するため、ノッチの両肩部の曲率の間には０．１ｍｍを越える差が生じてしまう。言い換えると、ノッチ両肩部の円弧形状は互いに非対称となる。
【００７５】
図９は、図１に示す研磨装置を用いて、図８に示すノッチ形状を持つ半導体ウェハに対してバッチ処理３回及び１枚処理１回（合計７枚の半導体ウェハ）のＳＴＩ−ＣＭＰを行なった場合における、被研磨膜（ＳｉＮ膜）の仕上がり膜厚の測定結果を示している。図９において、横軸はウェハ中心からの距離（１００ｍｍがウェハ端面）を示し、縦軸はＳｉＮ膜の厚さを示している。
【００７６】
図９に示すように、ウェハ端面から５ｍｍ程度までのウェハ周縁部において、ＳｉＮ膜の膜厚が急激に薄くなるという問題点が見られる。具体的には、該ウェハ周縁部におけるＳｉＮ膜の膜厚は、該ウェハ周縁部を除くウェハ部分におけるＳｉＮ膜の平均膜厚と比べて２０ｎｍ程度以上薄くなっている。また、該ウェハ周縁部のうち、ウェハ端面から２〜３ｍｍ程度の範囲ではＳｉＮ膜の膜厚ばらつきは４５ｎｍ程度にも達しており、３０ｎｍという目標値を実現できていない。
【００７７】
ところで、前述のように、図９に示す結果は、図１に示す研磨装置、つまり同一研磨定盤上で２枚の半導体ウェハに対して同時に研磨を実施できる装置を用いて得られたものである。ここで、各バッチ処理における半導体ウェハ間（新しいスラリーの供給タイミングが異なる）についても、各バッチ処理間（半導体ウェハの処理順が異なる）についても、また、バッチ処理と１枚処理との間についても、ＳｉＮ膜の膜厚ばらつきの傾向に大きな違いはなく、いずれの場合も該ばらつきを目標値以下に抑制できていない。すなわち、ＳｉＮ膜の膜厚ばらつきに対して半導体ウェハのノッチ形状が大きい影響を持っていることが確認できる。
【００７８】
（第２の比較例）
図１０は、第２の比較例に係る半導体基板におけるノッチ形状の一例を示している。３次元測定の結果、図１０に示すノッチにおける円弧状の両肩部の曲率はそれぞれＲ１＝０．３２２ｍｍ及びＲ２＝０．５０７ｍｍであって、｜Ｒ１−Ｒ２｜＞０．１ｍｍである。尚、図１０において、Ｖｒはノッチの深さ、θｖはノッチの両壁面（ノッチ底部を除く）がなす角度を示している。
【００７９】
通常、例えばノッチ壁面を鏡面仕上げする場合における研磨機の研磨布の劣化等によってノッチ肩部の仕上がり角度が変化するため、ノッチの両肩部の曲率の間には０．１ｍｍを越える差が生じてしまう。言い換えると、ノッチ両肩部の円弧形状は互いに非対称となる。
【００８０】
図１１は、図１に示す研磨装置を用いて、図１０に示すノッチ形状を持つ半導体ウェハに対してバッチ処理３回（合計６枚の半導体ウェハ）のＳＴＩ−ＣＭＰを行なった場合における、被研磨膜（ＳｉＮ膜）の仕上がり膜厚の測定結果を示している。図１１において、横軸はウェハ中心からの距離（１００ｍｍがウェハ端面）を示し、縦軸はＳｉＮ膜の厚さを示している。
【００８１】
図１１に示すように、ウェハ端面から５ｍｍ程度までのウェハ周縁部において、ＳｉＮ膜の膜厚が急激に薄くなるという問題点が見られる。具体的には、該ウェハ周縁部におけるＳｉＮ膜の膜厚は、該ウェハ周縁部を除くウェハ部分におけるＳｉＮ膜の平均膜厚と比べて２０ｎｍ程度以上薄くなっている。また、該ウェハ周縁部のうち、ウェハ端面から２〜３ｍｍ程度の範囲ではＳｉＮ膜の膜厚ばらつきは４５ｎｍ程度にも達しており、３０ｎｍという目標値を実現できていない。
【００８２】
ところで、前述のように、図１１に示す結果は、図１に示す研磨装置、つまり同一研磨定盤上で２枚の半導体ウェハに対して同時に研磨を実施できる装置を用いて得られたものである。ここで、各バッチ処理における半導体ウェハ間（新しいスラリーの供給タイミングが異なる）についても、各バッチ処理間（半導体ウェハの処理順が異なる）についても、ＳｉＮ膜の膜厚ばらつきの傾向に大きな違いはなく、いずれの場合も該ばらつきを目標値以下に抑制できていない。すなわち、ＳｉＮ膜の膜厚ばらつきに対して半導体ウェハのノッチ形状が大きい影響を持っていることが確認できる。
【００８３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法、具体的には、第１又は第２の実施形態に係る半導体基板（ノッチ肩部の形状に特徴を有する半導体基板）を用いた半導体装置の製造方法について図面を参照しながら説明する。
【００８４】
図１２（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００８５】
まず、図１２（ａ）に示すように、半導体基板１０１上に、保護酸化膜（ＳｉＯ2 膜）１０２、及びＳＴＩ−ＣＭＰのための終点検出膜となる窒化膜（ＳｉＮ膜）１０３を順次形成する。半導体基板１０１の端部には、両肩部の曲率の差が０ｍｍ以上で且つ０．１ｍｍ以下であるノッチが設けられている。ここで、ノッチの両肩部の曲率はそれぞれ０．３ｍｍ以上であることが好ましい。また、保護酸化膜１０２は、半導体基板１０１と窒化膜１０３との間で緩衝膜として機能する。
【００８６】
続いて、リソグラフィーにより、素子分離領域に開口部を持つレジストパターン（図示省略）を形成し、該レジストパターンをマスクとして、窒化膜１０３、保護酸化膜１０２及び半導体基板１０１に対して順次ドライエッチを行なうことにより、素子分離用のトレンチ１０４を形成する。
【００８７】
次に、図１２（ｂ）に示すように、ＣＶＤ法により、半導体基板１０１の上に全面に亘って埋め込み酸化膜１０５を堆積し、それによりトレンチ１０４をボイドなく埋め込む。
【００８８】
次に、図１２（ｃ）に示すように、ＣＭＰ法により、半導体素子が形成される活性領域上に堆積された埋め込み酸化膜１０５、つまりトレンチ１０４の外側の埋め込み酸化膜１０５を研磨により除去する。これにより、トレンチ１０４に、埋め込み酸化膜１０５からなる素子分離（ＳＴＩ）１０６が形成される。
【００８９】
このとき、窒化膜１０３が露出した時に、終点検出機により検出される光の反射率、又は研磨機の研磨定盤の回転トルクが変動するので、該変動が生じた時点を、埋め込み酸化膜１０５に対する研磨の終点として検出する。また、図１２（ｃ）に示すＣＭＰ工程における最終の段差調整は、埋め込み酸化膜１０５の研磨速度が窒化膜１０３の研磨速度と比べて２倍以上大きい研磨条件を用いて行なう。このようにすると、素子分離１０６を構成する埋め込み酸化膜１０５の表面と、その他の基板表面との間で段差が生じることを抑制できる。尚、この最終の段差調整は、ＣＭＰ装置のヘッド（基板を保持すると共に回転させる部分）の回転速度若しくは荷重条件、研磨パッドが張られた研磨定盤の回転速度、又はスラリー材料等を調節することにより実施される。
【００９０】
第３の実施形態によると、第１又は第２の実施形態に係る半導体基板、つまり、両肩部の曲率の差が０ｍｍ以上で且つ０．１ｍｍ以下であるノッチが設けられた半導体基板１０１にトレンチ１０４を形成し、その後、トレンチ１０４に埋め込み酸化膜１０５を埋め込んだ後に該酸化膜１０５に対してＣＭＰを行なう。このとき、埋め込み酸化膜１０５の下側に形成された窒化膜１０３（つまり終点検出膜）の仕上がり膜厚のばらつきを十分に抑制できるので、ＣＭＰ後の基板表面に段差が生じることを抑制できる。具体的には、半導体基板１０１となる半導体ウェハにおける端面から２〜５ｍｍ程度の範囲についても、ＳＴＩーＣＭＰ後のウェハ表面に生じる段差、つまり平坦化加工ばらつきを３０ｎｍ以下にすることができる。従って、基板表面の段差に起因してＣＭＰ後の工程で問題が生じる事態を防止できるので、半導体装置の信頼性を向上させることができる。また、半導体ウェハからのチップ取れ数を左右するウェハ有効領域を拡大できる。すなわち、半導体ウェハからのチップ取れ数を増大させることができるので、半導体装置製造のコストを低減できる。
【００９１】
また、第３の実施形態によると、埋め込み酸化膜１０５を平坦化する工程において、埋め込み酸化膜１０５の研磨速度が窒化膜（終点検出膜）１０３の研磨速度と比べて２倍以上大きい研磨条件を用いる。このため、半導体基板１０１となる半導体ウェハの全体又はウェハ上における半導体装置（チップ）の単位で平坦化が達成されたかどうかを確実に知ることができる。また、チップ内におけるトレンチ１０４の存在密度に依存してＣＭＰ後の窒化膜１０３（終点検出膜）の仕上がり膜厚に差が生じたり又はウェハ面内におけるＣＭＰ後の窒化膜１０３の仕上がり膜厚に差が生じたりすることを防止できる。
【００９２】
尚、第３の実施形態において、半導体基板１０１となる半導体ウェハのサイズは特に限定されるものではない。
【００９３】
また、第３の実施形態において、ＳＴＩ−ＣＭＰを前提としたが、これに限られず、層間膜又は金属膜等を被研磨膜とするＣＭＰ処理においても同様の効果が得られる。
【００９４】
また、第３の実施形態において、ＳＴＩ−ＣＭＰに用いる研磨装置は特に限定されるものではない。
【００９５】
また、第３の実施形態において、半導体基板１０１となる半導体ウェハのノッチ形状は、第１又は第２の実施形態に係る半導体基板の特徴部分を除いては、ＳＥＭＩ規格に従うものである。具体的には、ノッチの深さは１．０ｍｍ以上で且つ１．２５ｍｍ以下であり。ノッチの角度（ノッチの両壁面がなす角度）は８９°以上で且つ９５°以下である。このとき、ノッチの底部が所定の曲率の円弧形状を有していると、又はノッチ壁面が公知の方法により鏡面仕上げされていると、ノッチに起因する研磨パッドの荒れをより確実に防止できる。具体的には、ノッチ底部の曲率は１ｍｍ以上であることが好ましい。また、ＳＥＭＩ規格を考慮すると、半導体ウェハのノッチにおける両肩部の曲率はそれぞれ最大で２．０ｍｍ程度であり、ノッチ底部の曲率は最大で１．５ｍｍ程度である。
【００９６】
また、第３の実施形態において、埋め込み酸化膜１０５を平坦化する工程よりも後に、化学的機械的研磨により窒化膜１０３つまり終点検出膜を研磨する工程を備えていることが好ましい。このようにすると、窒化膜１０３を研磨により除去した後に、例えばリソグラフィーによりゲート電極パターン等を寸法ばらつきなく形成することができる。
【産業上の利用可能性】
【００９７】
本発明は、半導体基板、その製造方法及び半導体装置の製造方法に関し、ＣＭＰの対象となる半導体基板に適用した場合に特に有用である。
【図面の簡単な説明】
【００９８】
【図１】本発明の各実施形態において被研磨膜の仕上がり膜厚の評価又はＳＴＩ形成等に用いる研磨装置（ＣＭＰ装置）の模式図である。
【図２】本発明の第１の実施形態に係る半導体基板におけるノッチ形状の一例を示す図である。
【図３】本発明の第１の実施形態に係る半導体基板におけるノッチ形状の他例を示す図である。
【図４】本発明の第１の実施形態に係る半導体基板の製造方法のフロー図である。
【図５】本発明の第１の実施形態に係る半導体基板に対してＳＴＩ−ＣＭＰを行なった場合におけるＳｉＮ膜の仕上がり膜厚の測定結果を示す図である。
【図６】本発明の第２の実施形態に係る半導体基板におけるノッチ形状の一例を示す図である。
【図７】本発明の第２の実施形態に係る半導体基板に対してＳＴＩ−ＣＭＰを行なった場合におけるＳｉＮ膜の仕上がり膜厚の測定結果を示す図である。
【図８】第１の比較例に係る半導体基板におけるノッチ形状の一例を示す図である。
【図９】第１の比較例に係る半導体基板に対してＳＴＩ−ＣＭＰを行なった場合におけるＳｉＮ膜の仕上がり膜厚の測定結果を示す図である。
【図１０】第２の比較例に係る半導体基板におけるノッチ形状の一例を示す図である。
【図１１】第２の比較例に係る半導体基板に対してＳＴＩ−ＣＭＰを行なった場合におけるＳｉＮ膜の仕上がり膜厚の測定結果を示す図である。
【図１２】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
【００９９】
１１    研磨パッド
１２Ａ  一の半導体基板
１２Ｂ  他の半導体基板
１３Ａ  一の半導体基板のノッチ
１３Ｂ  他の半導体基板のノッチ
１４    研磨定盤（研磨パッド）の回転方向
１５Ａ  一の半導体基板の回転方向
１５Ｂ  他の半導体基板の回転方向
１６    一の半導体基板のノッチ肩部の研磨パッドに対する突っ込み方向
１０１    半導体基板
１０２    保護酸化膜
１０３    窒化膜
１０４    トレンチ
１０５    埋め込み酸化膜
１０６    素子分離
Ｒ１    半導体基板のノッチにおける一の肩部の曲率
Ｒ２    半導体基板のノッチにおける他の肩部の曲率
Ｒ３    半導体基板のノッチにおける底部の曲率
Ｖｒ    半導体基板のノッチの深さ
θｖ    半導体基板のノッチの両壁面がなす角度
【図１】
2004247712.tif 000003
【図２】
2004247712.tif 000004
【図３】
2004247712.tif 000005
【図４】
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【図５】
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【図６】
2004247712.tif 000008
【図７】
2004247712.tif 000009
【図８】
2004247712.tif 000010
【図９】
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【図１０】
2004247712.tif 000012
【図１１】
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【図１２】
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