(57)【要約】【課題】不揮発性半導体記憶装置のワード線幅縮小に伴なう隣接浮遊ゲート間干渉の増大によるメモリセルしきい値シフトを低減しかつ、制御ゲート材料・層間絶縁膜材料・浮遊ゲート材料の一括加工の困難から生じるカップリング比の減少を回避する。【解決手段】膜厚の薄いポリシリコン材料からなる浮遊ゲートを第３ゲートあるいは絶縁膜のストライプパターンのスペースに埋め込み凹形状の浮遊ゲートを形成する。浮遊ゲートよりも標高の高い上記第３ゲートあるいは絶縁膜のライン／スペースと垂直な方向のストライプ状のダミーパターンを用いることで、メモリセル間を分離する標高の高い絶縁膜パターンを形成し、浮遊ゲートが完全に埋め込まれて分離されている形状を作る手段を提供する。【選択図】  図５７
2004273598.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在し、ストライプ形状を有する複数の第１ストライプ状膜と、
前記第１ストライプ状膜の側面又は前記第１ストライプ状膜の上面の一部と側面とを含む領域および前記第１ストライプ状膜に挟まれてなる間隙に形成された第１半導体膜と、
前記第１方向と直交する第２方向に配列されたストライプ形状を有する複数の第２ストライプ状絶縁膜と、
前記第１ストライプ状膜と前記第２ストライプ状絶縁膜とに囲まれたスペース領域に層間絶縁膜を介して埋め込まれた第２半導体膜とを備え、
前記第１ストライプ状膜間に形成された前記第１半導体膜および前記第２半導体膜とを前記第１方向に切断した断面形状において、前記第１半導体膜の断面の側面位置と前記第２半導体膜の断面の側面位置が自己整合的に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１方向に延在し、ストライプ形状を有する複数の第１ストライプ状膜と、
前記第１ストライプ状膜側壁および該間隙に形成された第１半導体膜と、
前記第１方向と直交する第２方向に配列されたストライプ形状を有する複数の第２ストライプ状膜と、
前記第１ストライプ状膜と前記第２ストライプ状膜とに囲まれたスペース領域に層間絶縁膜を介して埋め込まれた第２半導体膜とを備え、
前記第１ストライプ状膜間に形成された前記第１半導体膜および前記第２半導体膜とを前記第１方向に切断した断面形状において、前記第１半導体膜の上部形状はほぼ平坦であり、前記第１方向に直交する方向に切断した断面形状において、前記第１半導体膜の上部形状は凹状をなすことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１絶縁膜を介して形成された第１ゲートと、
前記半導体基板上に前記第１絶縁膜と隣接して設けられた第３絶縁膜を介して第１方向にストライプ状に形成された第３ゲートと、
前記第３ゲートの上面に形成された第５絶縁膜と、
前記第３ゲート及び前記第５絶縁膜の各側面に堆積された第４絶縁膜と、
前記第５絶縁膜の上面の１部分及び前記第１ゲートとを覆うように設けられた第２絶縁膜と、
前記半導体基板上に、前記第５絶縁膜の上端面よりも高くなるように設けられ、前記第１方向と直交する第２方向でストライプ状に形成された複数の第６絶縁膜と、
前記第６絶縁膜間にその膜の上端面が前記第６絶縁膜よりも高くなるように前記第２絶縁膜を介して埋め込まれた第２ゲートとを有し、
前記第６絶縁膜間に形成された前記第２ゲートを前記第１方向に切断した断面形状において、前記第１ゲートおよび前記第２絶縁膜はほぼ平坦に形成され、
前記第１方向に直交する方向に前記第１ゲートおよび前記第２絶縁膜を切断した断面形状において、前記第１ゲートおよび前記第２絶縁膜は凹型形状をなすことを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１絶縁膜を介して形成された複数の第１ゲートと、
前記半導体基板上に前記第１ゲートと隣接して設けられた第３絶縁膜を介して第１方向にストライプ状に形成された複数の第３ゲートと、
前記第３ゲートの上面に形成された第５絶縁膜と、
前記第３ゲート及び前記第５絶縁膜の各側面に堆積された第４絶縁膜と、
前記第５絶縁膜の上面の１部分及び前記第１ゲートとを覆うように設けられた第２絶縁膜と、
前記半導体基板上に、前記第５絶縁膜の上端面よりも高くなるように設けられ、前記第１方向と直交する第２方向でストライプ状に形成された複数の第６絶縁膜と、
前記第６絶縁膜間にその膜の上端面が前記第６絶縁膜よりも高くなるように前記第２絶縁膜を介して埋め込まれた第２ゲートとを有し、
２つの前記第１ゲートが、隣り合う前記第３ゲート間にそれぞれ前記第１絶縁膜および前記第３ゲート側面に接するように配置され、第１ゲート間は分離されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１絶縁膜を介して形成された複数の第１ゲートと、
前記第１ゲート間の半導体基板内にあって第１方向に形成された溝内に埋め込まれるとともに該溝の延在領域に該半導体基板の表面より突出するように設けられた第３絶縁膜と、
前記第３絶縁膜の上面の一部および側面と前記第１ゲートとを覆うように形成され、第１ゲートと電気的に接続された複数の第３ゲートと、
前記第３ゲートの上面および前記第３絶縁膜上に形成された第２絶縁膜と、
前記半導体基板上に、前記第３絶縁膜の上端面よりも高くなるように設けられ、前記第１方向と直交する第２方向でストライプ状に形成された複数の第４絶縁膜と、
前記第４絶縁膜間にその膜の上端面が前記第４絶縁膜よりも高くなるように前記第２絶縁膜を介して埋め込まれた第２ゲートとを有し、
前記第４絶縁膜間に形成された前記第１ゲートを前記第１方向に切断した断面形状において、前記第１ゲートおよび前記第２絶縁膜はほぼ平坦に形成され、
前記第１方向に直交する方向に前記第１ゲートおよび前記第２絶縁膜を切断した断面形状において、前記第１ゲートおよび前記第２絶縁膜は凹型形状をなすことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第５絶縁膜を前記第２方向に直交する方向に切断した断面において、前記第５絶縁膜の上面の形状が凹状をなしていることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１ゲートを前記第１方向に切断した断面において、前記第６絶縁膜に形成された溝の内側面が前記第１ゲートの端部に対して外側に位置していることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１ゲート及び前記第２絶縁膜の界面に、シリコンからなる微小粒子を付着させることにより前記第１ゲートの表面に起伏が形成されていることを特徴とする請求項３乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記半導体基板中には第１導電型のウェル領域が形成され、
前記ウェル領域中にはソースおよびドレインとなる第２導電型の半導体領域が形成されていることを特徴とする請求項３乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１導電型と前記第２導電型は、互いに反対の導電型であることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第３ゲート間に設けられた半導体領域上に、前記第５絶縁膜の上面とほぼ同じ高さとなるように絶縁膜が形成されていることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１ゲ−トは、浮遊ゲートであり、前記第３ゲートは制御ゲートおよび消去ゲートを兼ねることを特徴とする請求項３乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項１３】
第１方向に延在し、ストライプ形状を有する複数の第１ストライプ状膜を形成する工程と、
前記第１ストライプ状膜の側面又は上面の一部と側面を含む領域および該膜間に第１半導体膜を形成する工程と、
前記第１ストライプ状膜間の間隙および該膜上に、前記第１ストライプ状膜の標高より高くなるように第１の薄膜を堆積する工程と、
前記第１の薄膜をエッチングして前記第１方向と直交する第２方向にストライプ形状を有する複数の第２ストライプ状膜を形成する工程と、
前記第２ストライプ状膜間の間隙に前記第１の薄膜に対するエッチング選択比が大きい第２の薄膜を堆積する工程と、
前記第２の薄膜の一部を除去し、前記第１の薄膜を露出させる工程と、
前記第１の薄膜をエッチングにより除去し、前記第２の薄膜を残すことにより、前記第２の薄膜と前記第１ストライプ状膜に囲まれたスペース領域を形成する工程と、
前記スペース領域に層間絶縁膜を介して第２半導体膜を埋め込む工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第１ストライプ状膜間に形成された前記第１半導体膜および前記第２半導体膜とを前記第１方向に切断した断面形状において、前記第１半導体膜の断面の側面位置と前記第２半導体膜の断面の側面位置が自己整合的に配置されることを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
半導体基板内に第１導電型のウェル領域を形成する工程と、
前記ウェル領域内にソースおよびドレインとなる第２導電型の半導体領域を形成する工程と、
前記半導体基板内に形成された溝または前記半導体基板上に形成された絶縁膜あるいは導電膜のいずれかまたはそれらの組合せからなるストライプ状パターンを第１の方向に形成する工程と、
前記半導体基板上に形成された第１絶縁膜および前記ストライプ状パターン上に第１ゲート材料を堆積して第１ゲート膜を形成する工程と、
前記ストライプ状パターン上の前記第１ゲート膜を前記第１の方向に分離する工程と、
前記ストライプ状パターンおよび前記第１ゲート膜上に埋め込み材料を堆積する工程と、
前記第１の方向に直交する第２の方向にマスクを用いて前記埋め込み材料と前記第１ゲート膜とを一括で加工することにより、前記第１ゲート膜を第２の方向に分離し、前記第２の方向に延在するライン・スペースを形成する工程と、
前記ライン・スペースおよび前記埋め込み材料を覆うように第６絶縁膜を堆積する工程と、
前記埋め込み材料の上端面を露出させ、前記第６絶縁膜のストライプ状パターンを形成する工程と、
前記第６絶縁膜のストライプ状パターン間に挟まれて残存する前記埋め込み材料を除去し、前記第１ゲートおよび前記ストライプ状パターンを露出させる工程と、
前記第１ゲート膜および前記第６絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して第２ゲート材料を堆積し第２ゲート膜を形成する工程と、
前記第６絶縁膜と前記第２絶縁膜からなる積層膜上で前記第２ゲート膜を分離する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１６】
半導体基板上に第１絶縁膜を設け、前記第１絶縁膜上に複数の第１ゲートを形成する工程と、
前記半導体基板上に前記第１ゲートと隣接して第３絶縁膜を設け、前記第３絶縁膜上の第１方向にストライプ状に複数の第３ゲートを形成する工程と、
前記第３ゲートの上面に第５絶縁膜を形成する工程と、
前記第３ゲート及び前記第５絶縁膜の各側面に第４絶縁膜を堆積し、前記第５絶縁膜の上面の１部分及び前記第１ゲートとを覆うように第２絶縁膜を設ける工程と、
前記半導体基板上に、前記第５絶縁膜の上端面よりも高くなるように設け、前記第１方向と直交する第２方向でストライプ状に複数の第６絶縁膜を形成する工程と、
前記第６絶縁膜間にその膜の上端面が前記第６絶縁膜よりも高くなるように前記第２絶縁膜を介して第２ゲートを埋め込む工程とを有し、
２つの前記第１ゲートを、隣り合う前記第３ゲート間にそれぞれ前記第１絶縁膜および前記第３ゲート側面に接するように配置し、第１ゲート間は分離することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
半導体基板内に第１導電型のウェル領域を形成する工程と、
前記ウェル領域内にソースおよびドレインとなる第２導電型の半導体領域を形成する工程と、
前記半導体基板上に形成された第３絶縁膜を介してストライプ状に複数の第３ゲート膜を第１の方向に形成する工程と、
前記第３ゲート膜上に第５絶縁膜を形成する工程と、
前記半導体基板上に形成された第１絶縁膜および前記第５絶縁膜上に第１ゲート材料を堆積して第１ゲート膜を形成する工程と、
前記第５絶縁膜上で前記第１の方向に前記第１ゲート膜を分離する工程と、
前記第１ゲート膜および前記第５絶縁膜と異なる埋め込み材料を、前記第１ゲート膜および前記第５絶縁膜を覆うように堆積する工程と、
前記第１の方向と直交する第２の方向にマスクを用いて前記埋め込み材料および前記第１ゲート膜を一括加工し、前記第１ゲート膜同士を分離することにより、前記第１ゲート膜間にスペース領域を設ける工程と、
前記スペース領域および前記埋め込み材料を第６絶縁膜で埋め込む工程と、
前記埋め込み材料の表面を露出させ、前記第６絶縁膜のストライプ状パターンを形成する工程と、
前記埋め込み材料を除去し、前記第１ゲート膜および前記第５絶縁膜を露出させる工程と、
前記第１ゲート膜および前記第５絶縁膜を含む領域上に第２絶縁膜を堆積し、前記第２絶縁膜の上に第２ゲート膜を堆積する工程と、
前記第２ゲート膜を前記第６絶縁膜と前記第２絶縁膜との積層膜上で分離する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
半導体基板内に第１導電型のウェル領域を形成する工程と、
前記ウェル領域内にソースおよびドレインとなる第２導電型の半導体領域を形成する工程と、
前記半導体基板上に第１絶縁膜を介して、第１ゲート膜と第１ダミーパターン膜を堆積する工程と、
ストライプ状パターンを有するマスクを用いて前記第１ダミーパターン膜と前記第１ゲート膜と前記第１絶縁膜と前記半導体基板とを一括加工し、前記半導体基板内に溝を形成する工程と、
前記溝と前記第１ダミーパターン膜を埋め込むように第３絶縁膜を堆積する工程と、
前記第３絶縁膜の上層部を除去することにより前記第１ダミーパターン膜の表面を露出させ、前記溝および前記半導体基板の表面上に前記第１ゲート膜の膜厚より高い標高を有する前記第３絶縁膜を形成する工程と、
前記第１ダミーパターン膜を除去し、前記第１ゲート膜を露出させる工程と、前記第１ゲート膜を含む領域を覆うように前記第１ゲート膜上にその断面形状が凹状になるように第３ゲート膜を堆積する工程と、
前記第３絶縁膜上で前記第３ゲート膜を分離する工程と、
前記第３ゲート膜および前記第３絶縁膜と異なる材料からなる第２ダミーパターン膜を、前記第３ゲート膜および前記第３絶縁膜を覆うように堆積する工程と、
前記第１の方向と直交する第２の方向にマスクを用いて前記第２ダミーパターン膜と前記第３ゲート膜と前記第１ゲートをストライプ状に一括加工し、前記第３ゲート膜同士及び第１ゲート膜とを分離することにより、前記第３ゲート膜及び第１ゲート膜間並びに第１ゲート膜間にスペース領域を設ける工程と、
前記スペース領域と前記第２ダミーパターン膜を第４絶縁膜で埋め込む工程と、
前記第２ダミーパターン膜の表面を露出させ、前記第４絶縁膜のストライプ状パターンを形成する工程と、
前記第２ダミーパターン膜を除去し、前記第３ゲートおよび前記第３絶縁膜を露出させる工程と、
第２絶縁膜を堆積する工程と、
前記第３ゲート膜および前記第４絶縁膜を含む領域上に第２絶縁膜を堆積し、前記第２絶縁膜の上に第２ゲート膜を堆積する工程と、
前記第２ゲート膜を前記第４絶縁膜と前記第２絶縁膜との積層膜上で分離する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記第１ゲート膜の表面に、シリコン材料からなる微小粒子を付着させることにより、前記第１ゲート膜と前記第２絶縁膜と接触面積を増大することを特徴とする請求項１５乃至１８のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記第１ゲート膜を前記第５絶縁膜上で分離する際に、エッチバックを用いて前記分離を行なうことを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
前記第１ゲート膜を前記第５絶縁膜上で分離する際に、化学的機械的研磨法を用いて前記分離を行なうことを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記第１ゲート膜を前記第５絶縁膜上で分離する際に、前記第３ゲート膜のストライプ状パターンと平行なライン・スペースパターンを有するマスクを用いてドライエッチングにより前記分離を行なうことを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２３】
前記第２絶縁膜を形成する前に、露出している前記第６絶縁膜の表面を後退させる工程を含むことを特徴とする請求項１５乃至１７のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】
前記第２ゲートを前記第６絶縁膜と前記第２絶縁膜からなる積層膜上で分離する際に、化学的機械的研磨法を用いて前記分離を行なうことを特徴とする請求項１５乃至１７のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項２５】
前記第２ゲートを前記第６絶縁膜と前記第２絶縁膜からなる積層膜上で分離する際に、前記第３ゲート膜のストライプ状パターンとは垂直方向のライン・スペースパターンを有するマスクを用いてドライエッチングにより前記分離を行なうことを特徴とする請求項１５乃至１７のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置とその製造方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の高集積化、高信頼化、高性能化を実現する技術に関する。
【０００２】
【従来の技術】
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、たとえば、非特許文献１に記載されているように、これを実現する様々なメモリセル方式が提案されている。
【０００３】
また、たとえば、特許文献１には３層ポリシリコンゲートを用いた仮想接地型のメモリセルが記載されている。すなわち、このメモリセルは、半導体基板中のウェルに形成された半導体領域および３つのゲートから構成される。３つのゲートは、ウェル上に形成された浮遊ゲート、ウェル上と浮遊ゲート上にまたがって形成された制御ゲート、および隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲートはポリシリコンからなり、各々絶縁膜で分離され、浮遊ゲートとウェルとの間も絶縁膜で分離されている。制御ゲートは行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は列方向に形成され、隣接するメモリセルと拡散層を共用する仮想接地型である。これにより列方向のピッチ緩和を図っている。消去ゲートはチャネルと平行で、かつ、ワード線（制御ゲート）の間にワード線と平行に配置される。
【０００４】
上記特許文献１に記載のメモリセルへの書込みの際は、ワード線およびドレインにそれぞれ独立した正の電圧を印加し、ウェル、ソースおよび消去ゲートは０  Ｖとする。これによりドレイン近傍のチャネル部でホットエレクトロンが発生し、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。消去の際は、消去ゲートに正の電圧を印加し、ワード線、ソース、ドレインおよびウェルは０  Ｖとする。これにより浮遊ゲートから消去ゲートに電子が放出され、しきい値が低下する。
また、たとえば非特許文献２には、浮遊ゲート電位をワード線で制御するとともに、浮遊ゲートおよび制御ゲートとは異なる第３ゲートによりスプリットチャネルを制御する方法が論じられている。
【０００５】
これらすべてのメモリセルに共通の課題として、
浮遊ゲートと制御ゲートの間に層間絶縁膜を介して形成されるキャパシタの静電容量を十分に確保する、
隣接浮遊ゲート間の静電容量を低減し、隣接セルの状態に依存して読出し選択セルのしきい値が変動するのを抑制する。
という要請がある。
浮遊ゲートに電子を注入する際には、制御ゲートに正の電圧を印加して浮遊ゲートを昇圧するが、制御ゲート電圧に対する浮遊ゲート電圧の比であるカップリング比は、上記浮遊ゲートと制御ゲートの間に層間絶縁膜を介して形成されるキャパシタの静電容量を十分に確保することにより大きくなり、低い制御ゲート電圧でも浮遊ゲートの電圧を十分に上昇させ書込みを行なうことが可能となる。電子放出動作の際にも、制御ゲートに負電圧を印加して基板、ソース・ドレイン拡散層、あるいは消去ゲートに電子放出を行なうタイプのセルでは、カップリング比を大きくすることで、絶対値が小さい制御ゲート負電圧でも浮遊ゲートを十分に負に昇圧することができ、電子放出動作を行なうことが可能となる。このため、上述の▲１▼が必要となる。
また、メモリセルの微細化が進み、隣接浮遊ゲート間距離が縮小すると、隣接浮遊ゲート間静電容量が増大する。この影響は、読出し選択セルのしきい値の変動として現れ、誤読出しの原因となる。従って、上述の▲２▼が必要となる。
【０００６】
これまで、浮遊ゲートと制御ゲートの間に層間絶縁膜を介して形成されるキャパシタの静電容量を十分に確保するためには、浮遊ゲートの形状を立体化し浮遊ゲートの表面積を増加させることと、御制ゲート、層間絶縁膜、浮遊ゲートを一括加工することで浮遊ゲートと制御ゲートの合わせずれによる上記静電容量の低下を防止するという方法が用いられてきた。また、隣接浮遊ゲート間容量の低減と両立するために、浮遊ゲートの制御ゲート・層間絶縁膜との境界部を凸形状では無く凹形状にすることで、浮遊ゲート・制御ゲート間静電容量を確保しつつ、隣接浮遊ゲート間の対向面積を低減する方法が用いられてきた。ただし、この場合にも、制御ゲート、層間絶縁膜、浮遊ゲートの一括加工は前提であった。
【０００７】
【特許文献１】
特許第２６９４６１８号公報
【非特許文献１】
「応用物理」応用物理学会発行、１９９６年１１月１０日、第６５巻１１号、ｐ．１１１４−１１２４
【非特許文献２】
「インターナショナル  エレクトロン  デバイス  ミーティング  テクニカル  ダイジェスト  １９８９（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  １９８９）」１９８９、ｐ．６０３−６０６
【０００８】
【発明が解決しようとする課題】
しかし、今後フラッシュメモリの微細化に伴ない、ワード線幅が小さくなるにつれて、制御ゲート、層間絶縁膜、浮遊ゲートの一括加工を用いてメモリセルの加工を行なうことは困難となってきている。特に、隣接浮遊ゲート間容量の低減のために浮遊ゲートの形状を凹状にする場合、層間絶縁膜の垂直段差が大きく、基板上最も標高の低い部分の浮遊ゲートの膜厚は薄いため、層間絶縁膜のエッチングの際に必要とされる浮遊ゲート材料に対する選択比が非常に大きくなり達成困難である。これを回避するために、層間絶縁膜のエッチングの際に、等方性の条件でのエッチング追加し、垂直段差を低減する方法があるが、等方的なエッチングはワード線幅方向にも進行するため、ワード線幅が小さくなるに従い、適用できなくなる。
【０００９】
特に、０．１３μｍ世代以降浮遊ゲート間距離縮小に伴ない、隣接浮遊ゲート間容量が増大し、これによるしきい値変動は急速に大きくなるため、浮遊ゲートを凹形状にすることは必須であり、制御ゲート、層間絶縁膜、浮遊ゲートの一括加工を用いるのは限界に達する。
制御ゲート、層間絶縁膜、浮遊ゲートの一括加工を用いずに、隣接浮遊ゲート間対向面積の小さい凹形状の浮遊ゲートでなおかつ、浮遊ゲート・制御ゲート間容量の確保ができる技術が必須である。
【００１０】
【課題を解決するための手段】
本発明は、
（１）第１方向に延在し、ストライプ形状を有する複数の第１ストライプ状膜と、
この第１ストライプ状膜側面又は上面の一部と側面を含む領域および該間隙に形成された第１半導体膜と、第１方向と直交する第２方向に配列されたストライプ形状を有する複数の第２ストライプ状絶縁膜と、第１ストライプ状膜と第２ストライプ状絶縁膜とに囲まれたスペース領域に層間絶縁膜を介して埋め込まれた第２半導体膜とを備え、
第１ストライプ状膜間に形成された第１半導体膜および第２半導体膜とを上述の第１方向に切断した断面形状において、第１半導体膜断面の側面位置と第２半導体膜断面の側面位置が自己整合的に配置されることにより、
（２）第１方向に延在し、ストライプ形状を有する複数の第１ストライプ状膜と、
第１ストライプ状膜側壁およびその間隙に形成された第１半導体膜と、第１方向と直交する第２方向に配列されたストライプ形状を有する複数の第２ストライプ状膜と、第１ストライプ状膜と第２ストライプ状膜とに囲まれたスペース領域に層間絶縁膜を介して埋め込まれた第２半導体膜とを備え、
第１ストライプ状膜間に形成された第１半導体膜および第２半導体膜とを第１方向に切断した断面形状において、第１半導体膜の上部形状はほぼ平坦であり、第１方向に直交する方向に切断した断面形状において、第１半導体膜の上部形状は凹状をなすことにより、
（３）半導体基板上に第１絶縁膜を介して形成された第１ゲートと、
半導体基板上に前記第１絶縁膜と隣接して設けられた第３絶縁膜を介して第１方向にストライプ状に形成された第３ゲートと、第３ゲートの上面に形成された第５絶縁膜と、第３ゲート及び前記第５絶縁膜の各側面に堆積された第４絶縁膜と、第５絶縁膜の上面の１部分及び第１ゲートとを覆うように設けられた第２絶縁膜と、半導体基板上に、第５絶縁膜の上端面よりも高くなるように設けられ、第１方向と直交する第２方向でストライプ状に形成された複数の第６絶縁膜と、第６絶縁膜間にその膜の上端面が第６絶縁膜よりも高くなるように第２絶縁膜を介して埋め込まれた第２ゲートとを有し、
第６絶縁膜間に形成された第１半導体膜を第１方向に切断した断面形状において、第１ゲートおよび第２絶縁膜はほぼ平坦に形成され、
第１方向に直交する方向に第１ゲートおよび第２絶縁膜を切断した断面形状において、第１ゲートおよび第２絶縁膜は凹型形状をなすことにより、
（４）半導体基板上に第１絶縁膜を介して形成された複数の第１ゲートと、
前記半導体上に前記第１絶縁膜と隣接して設けられた第３絶縁膜を介して第１方向にストライプ状に形成された複数の第３ゲートと、前記第３ゲートの上面に形成された第５絶縁膜と、前記第３ゲート及び前記第５絶縁膜の各側面に堆積された第４絶縁膜と、前記第５絶縁膜の上面の１部分及び前記第１ゲートとを覆うように設けられた第２絶縁膜と、前記半導体基板上に、前記第５絶縁膜の上端面よりも高くなるように設けられ、前記第１方向と直交する第２方向でストライプ状に形成された複数の第６絶縁膜と、前記第６絶縁膜間にその膜の上端面が前記第６絶縁膜よりも高くなるように前記第２絶縁膜を介して埋め込まれた第２ゲートとを有し、
２つの前記第１ゲートが、隣り合う前記第３ゲート間にそれぞれ前記第１絶縁膜および前記第３ゲート側面に接するように配置され、第１ゲート間は分離されていることにより、
（５）半導体基板上に第１絶縁膜を介して形成された複数の第１ゲートと、第１ゲート間の半導体基板内にあって第１方向に形成された溝内に埋め込まれるとともに該溝の延在領域に該半導体基板表面より突出するように設けられた第３絶縁膜と、第３絶縁膜の上面の一部および側面と第１ゲートとを覆うように形成された複数の第３ゲートと、第３ゲートの上面および第３絶縁膜上に形成された第２絶縁膜と、半導体基板上に、第３絶縁膜の上端面よりも高くなるように設けられ、第１方向と直交する第２方向でストライプ状に形成された複数の第４絶縁膜と、
第４絶縁膜間にその膜の上端面が第６絶縁膜よりも高くなるように第２絶縁膜を介して埋め込まれた第２ゲートとを有し、
第４絶縁膜間に形成された第１ゲートを第１方向に切断した断面形状において、第１ゲートおよび第２絶縁膜はほぼ平坦に形成され、第１方向に直交する方向に第１ゲートおよび第２絶縁膜を切断した断面形状において、第１ゲートおよび第２絶縁膜は凹型形状をなすことにより、
上記課題を解決する不揮発性半導体記憶装置を提供する。
【００１１】
また、本発明は、
（６）第１方向に延在し、ストライプ形状を有する複数の第１ストライプ状膜を形成する工程と、第１ストライプ状膜側面又は上面の一部と側面を含む領域および該膜間に第１半導体膜を形成する工程と、第１ストライプ状膜間の間隙および該膜上に、第１ストライプ状膜の標高より高くなるように第１の薄膜を堆積する工程と、第１の薄膜をエッチングして第１方向と直交する第２方向にストライプ形状を有する複数の第２ストライプ状膜を形成する工程と、第２ストライプ状膜間の間隙に第１の薄膜に対するエッチング選択比が大きい第２の薄膜を堆積する工程と、第１の薄膜をエッチングにより除去し、第２の薄膜を残すことにより、第２の薄膜と前記第１ストライプ状膜に囲まれたスペース領域を形成する工程と、スペース領域に層間絶縁膜を介して第２半導体膜を埋め込む工程とを有することにより、
（７）上述の第１ストライプ状膜間に形成された第１半導体膜および第２半導体膜とを第１方向に切断した断面形状において、第１半導体膜断面の側面位置と第２半導体膜断面の側面位置が自己整合的に配置されることにより、
（８）半導体基板内に第１導電型のウェル領域を形成する工程と、ウェル領域内にソースおよびドレインとなる第２導電型の半導体領域を形成する工程と、半導体基板内に形成された溝または半導体基板上に形成された絶縁膜あるいは導電膜のいずれかまたはそれらの組合せからなるストライプ状パターンを第１の方向に形成する工程と、半導体基板上に形成された第１絶縁膜および前記ストライプ状パターン上に第１ゲート材料を堆積して第１ゲート膜を形成する工程と、ストライプ状パターン上の前記第１ゲート膜を第１の方向に分離する工程と、ストライプ状パターンおよび第１ゲート膜上に埋め込み材料を堆積する工程と、第１の方向に直交する第２の方向にマスクを用いて埋め込み材料と第１ゲート膜とを一括で加工することにより、第１ゲート膜を第２の方向に分離し、第２の方向に延在するライン・スペースを形成する工程と、ライン・スペースおよび前記埋め込み材料を覆うように第６絶縁膜を堆積する工程と、埋め込み材料の上端面を露出させ、第６絶縁膜のストライプ状パターンを形成する工程と、第６絶縁膜のストライプ状パターン間に挟まれて残存する埋め込み材料を除去し、第１ゲートおよびストライプ状パターンを露出させる工程と、第１ゲート膜および第６絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜を介して第２ゲート材料を堆積し第２ゲート膜を形成する工程と、第６絶縁膜と第２絶縁膜からなる積層膜上で第２ゲート膜を分離する工程とを含むことにより、
（９）半導体基板内に第１導電型のウェル領域を形成する工程と、ウェル領域内にソースおよびドレインとなる第２導電型の半導体領域を形成する工程と、半導体基板上に形成された第３絶縁膜を介してストライプ状に複数の第３ゲート膜を第１の方向に形成する工程と、第３ゲート膜上に第５絶縁膜を形成する工程と、半導体基板上に形成された第１絶縁膜および第５絶縁膜上に第１ゲート材料を堆積して第１ゲート膜を形成する工程と、第１絶縁膜と第３ゲート膜の側壁に形成された第４絶縁膜とを介して、浮遊ゲート膜を第３ゲート膜間に挟まれるスペース領域に、その断面形状が凹状になるように堆積する工程と、第５絶縁膜上で第１の方向に第１ゲート膜を分離する工程と、第１ゲート膜および第５絶縁膜と異なる材料を、第１ゲート膜および第５絶縁膜を覆うように堆積する工程と、第１の方向と直交する第２の方向にマスクを用いて埋め込み材料および第１ゲート膜を一括加工し、第１ゲート膜同士を分離することにより、第１ゲート膜間にスペース領域を設ける工程と、スペース領域および埋め込み材料を第６絶縁膜で埋め込む工程と、埋め込み材料の表面を露出させ、第６絶縁膜のストライプ状パターンを形成する工程と、埋め込み材料を除去し、第１ゲート膜および前記第５絶縁膜を露出させる工程と、第２ゲート膜を堆積する工程と、第２ゲート膜を前記第６絶縁膜と前記第２絶縁膜との積層膜上で分離する工程とを含むことにより、
（１０）半導体基板内に第１導電型のウェル領域を形成する工程と、ウェル領域内にソースおよびドレインとなる第２導電型の半導体領域を形成する工程と、半導体基板上に第１絶縁膜を介して、第１ゲート膜と第１ダミーパターン膜を堆積する工程と、ストライプ状パターンを有するマスクを用いて第１ダミーパターン膜と第１ゲート膜と第１絶縁膜と半導体基板とを一括加工し、半導体基板内に溝を形成する工程と、溝と前記第１ダミーパターン膜を埋め込むように第３絶縁膜を堆積する工程と、第３絶縁膜の上層部を除去することにより第１ダミーパターン膜の表面を露出させ、溝および半導体基板表面上に第１ゲート膜の膜厚より高い標高を有する第３絶縁膜を形成する工程と、第１ダミーパターン膜を除去し、第１ゲート膜を露出させる工程と、第１ゲート膜を含む領域を覆うように第１ゲート膜間にその断面形状が凹状になるように第３ゲート膜を堆積する工程と、第３絶縁膜上で第３ゲート膜を分離する工程と、第３ゲート膜および第３絶縁膜と異なる第２ダミーパターン膜を、第３ゲート膜および第３絶縁膜を覆うように堆積する工程と、第１の方向と直交する第２の方向にマスクを用いて第２ダミーパターン膜と第３ゲート膜と第１ゲートを一括加工し、第３ゲート膜同士を分離することにより、第３ゲート間にスペース領域を設ける工程と、スペース領域前記第２ダミーパターン膜を第４絶縁膜で埋め込む工程と、第２ダミーパターン膜の表面を露出させ、第４絶縁膜のストライプ状パターンを形成する工程と、第２ダミーパターン膜を除去し、第３ゲートおよび第３絶縁膜を露出させる工程と、第２ゲート膜を堆積する工程と、第２ゲート膜を第４絶縁膜と第２絶縁膜との積層膜上で分離する工程とを含むことにより、
上記課題を解決する不揮発性半導体記憶装置の製造方法を提供する。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
＜実施例１＞
図１は、本発明の実施例１である半導体集積回路装置の一例を示した一部平面であり、図２（ａ）、（ｂ）および（ｃ）は、各々、図１におけるＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’線断面図である。なお、図１の平面図において、図面を見やすくするために一部の部材は省略している。
本実施例の半導体集積回路装置は、いわゆるフラッシュメモリのメモリセルを有し、このメモリセルは半導体基板２００の主面に形成されたウェル２０１中のソースおよびドレイン拡散層２０５、第１ゲート（浮遊ゲート）２２１ｂ、第２ゲート（制御ゲート）２２２ａ、および第３ゲート２２３ａを有する。
【００１４】
本実施例のメモリセルの形成では、制御ゲート、制御ゲート・浮遊ゲート層間絶縁膜、浮遊ゲートの一括加工を行なわない。これを反映して、浮遊ゲートは各々のメモリセルごとに完全に分離形成した後に層間絶縁膜となる第２絶縁膜を形成するため、図２（ａ）（ｂ）から分かるように、浮遊ゲートの縁で層間絶縁膜が途切れていない。
浮遊ゲートは第３ゲート間スペースに埋め込まれた形状になっていて、制御ゲートとなる第２ゲートとの対向面が下に凸な立体構造になっているため、十分大きな制御ゲート・浮遊ゲート間静電容量が確保できる。また隣接ワード線下の浮遊ゲート同士の対向面は、浮遊ゲートが第３ゲート間に埋め込まれて窪んだ形状になっているため面積が小さい。これにより、隣接浮遊ゲート間の静電容量を低減し、メモリセル間の干渉によるしきい値シフトを低減することができる。
各メモリセルの制御ゲート（第２ゲート）２２２ａは行方向（ｘ方向）に接続され、ワード線ＷＬを形成している。浮遊ゲート（第１ゲート）２２１ｂとウェル２０１はゲート絶縁膜（第１絶縁膜）２１１により、浮遊ゲート２２１ｂと第３ゲート２２３ａは絶縁膜（第４絶縁膜）２１４ａにより、浮遊ゲート２２１ｂとワード線（制御ゲート）２２２ａは絶縁膜（第２絶縁膜）２１２ａにより、第３ゲート２２３ａとワード線２２２ａは絶縁膜２１５ａ（第５絶縁膜）と絶縁膜（第２絶縁膜）２１２ａにより、第３ゲート２２３ａとウェル２０１は第３絶縁膜２１３により、それぞれ分離されている。またワード線と垂直な方向において、浮遊ゲート同士は第６絶縁膜２１６で分離されている。
【００１５】
また、浮遊ゲートとなる第１ゲートは第３ゲート側壁の第４絶縁膜、第５絶縁膜、および第６絶縁膜で囲まれた領域に埋め込まれた形になっていて、その標高は少なくとも第６絶縁膜よりも低い。したがって、制御ゲート材料を堆積後、ホトリソグラフィとドライエッチング技術によって、制御ゲートを加工する際に、第６絶縁膜が露出した段階でエッチングを終了すれば、浮遊ゲートの位置と制御ゲートの位置の間の合わせずれがあっても、上記静電容量の低下が起こることは無い。つまり従来技術で行なわれてきた制御ゲート、層間絶縁膜、浮遊ゲートの一括加工を行なわなくても合わせずれを有限の範囲で許しながら静電容量を十分に確保し、かつ隣接浮遊ゲート間静電容量を低減することが可能となる。
ソースおよびドレイン拡散層２０５はワード線２２２ａの延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在して配置され、列方向（ｙ方向）のメモリセルのソースとドレインを接続するローカルソース線およびローカルデータ線として機能する。すなわち、本実施例の半導体集積回路装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。
この拡散層２０５に垂直な方向（ｘ方向）にチャネルが形成される。
【００１６】
第３ゲート２２３ａの２つの端面は、前記浮遊ゲート２２１ｂの端面のうちワード線２２２ａおよび基板に垂直な２つの端面と、それぞれ絶縁膜２１４ａを介して対向して存在する。また、第３ゲート２２３ａはワード線２２２ａおよびチャネルと垂直な方向（ｙ方向）に存在する浮遊ゲート２２１ｂの隙間に埋め込まれて存在する。さらに、浮遊ゲート２２１ｂが第３ゲート２２３ａに対し対称に、また前記第３ゲート２２３ａが浮遊ゲート２２１ｂに対し対称に存在する。
【００１７】
本実施例においては、ソース／ドレインを形成する１対の拡散層２０５が浮遊ゲートパターン２２１ｂに対し非対称の位置関係にあり、一方の拡散層が浮遊ゲートとオーバーラップしないオフセット構造となっている。また、本実施例においては、第３ゲート２２３ａと拡散層２０５はそれぞれの一部分がオーバーラップするように存在する。これにより、本実施例では第３ゲート２２３ａ下のウェル中にもチャネルが形成され、第３ゲート２２３ａはその下部に存在するチャネルを制御するゲートとして機能する。すなわち、メモリセルは第１ゲートと第３ゲートからなるスプリットゲート型のトランジスタを構成する。
【００１８】
読み出し時には、図３（ａ）に示すように、第３ゲートに３  Ｖ程度の電圧を印加し、第３ゲート２２３ａ下のウェルにチャネルを形成し、選択ビットのワード線に電圧を印加してメモリセルのしきい値を判定する。
また、書き込み時には、図３（ｂ）に示すように、選択セルの制御ゲートに１３  Ｖ程度、ドレインに５  Ｖ程度、第３ゲートに１  Ｖ程度の電圧を印加し、ソースとウェルを０  Ｖに保持する。これにより第３ゲート２２３ａ下のウェル中にチャネルが形成され、ソース側の浮遊ゲート端部のチャネルでホットエレクトロンが発生し、浮遊ゲートに電子が注入される。
なお、本実施例では第３ゲートは、消去の際に隣接する浮遊ゲートから電子を引き抜く消去ゲートとして用いることもできる。
【００１９】
図４〜図１５は、実施例１の不揮発性半導体記憶装置の製造方法の１例を示した断面図である。
【００２０】
まず、半導体基板２００にｐ型（第１導電型）のウェル２０１を形成し、ウェル２０１上にたとえば熱酸化法により１０ｎｍ程度のゲート絶縁膜（第３絶縁膜）２１３を形成する。（図４（ａ））。
続いて第３ゲート２２３ａとなるリン（Ｐ）をドープしたポリシリコン膜２２３と第５絶縁膜となるシリコン酸化膜２１５を順次堆積する（図４（ｂ））。ポリシリコン膜２２３とシリコン酸化膜２１５の堆積には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
次にリソグラフィとドライエッチング技術により前記シリコン酸化膜２１５およびポリシリコン膜２２３をパターニングする。このパターニングによりシリコン酸化膜２１５およびポリシリコン膜２２３は、シリコン酸化膜２１５ａおよびポリシリコン膜２２３ａとなる。（図４（ｃ））。シリコン酸化膜２１５ａおよびポリシリコン膜２２３ａは、ｙ方向に延在して形成されるようにストライプ状にパターニングされる。
【００２１】
その後、斜めイオン打ち込み法により砒素（Ａｓ）イオンをウェル２０１に打ち込み、メモリのソース／ドレインとなる拡散層２０５を形成する（図５（ａ））。拡散層２０５は、メモリセルのソース線またはデータ線として機能する。このイオン注入の際にはシリコン酸化膜２１５ａおよびポリシリコン膜２２３ａがマスクとして機能し、拡散層２０５はポリシリコン膜２２３ａに対して自己整合的に形成される。なお、シリコン酸化膜２１５ａおよびポリシリコン膜２２３ａがｙ方向に延在してストライプ状に形成されているため、拡散層２０５はｙ方向に延在して形成される。また拡散層２０５は斜めイオン打ち込み法により形成されるため、照射イオンがシリコン酸化膜２１５ａおよびポリシリコン膜２２３ａで遮蔽され、ポリシリコン膜２２３ａ間の全領域には形成されない。また、斜め方向からイオンが照射されるため、ポリシリコン膜２２３ａ下部の一部にも拡散層２０５が形成される。これにより前記の通り第３ゲート２２３ａと拡散層２０５とがそれぞれの一部分がオーバーラップするように形成され、第３ゲート２２３ａ下のウェル２０１中にもチャネルが形成されるようになる。
次に、シリコン基板上に第１絶縁膜２１１を、第３ゲート２２３ａの側壁に第４絶縁膜２１４を熱酸化法、あるいはＣＶＤ法によって形成する（図５（ｂ））。
次に浮遊ゲートとなるリン（Ｐ）をドープしたポリシリコン２２１をストライプ状の第３ゲート間スペースが完全には埋め込まれないように堆積する（図５（ｃ））。
次に、レジスト２５１を塗布して隙間を埋め込み（図６（ａ））、レジストをエッチバックしてポリシリコン膜２２１の表面を露出させる（図６（ｂ））。このとき、第３ゲート間スペースにはレジストが埋め込まれているようにする。続いて、ポリシリコン２２１をエッチバックすることにより、第５絶縁膜上２１５上でポリシリコンが分離され、２２１ａとなる。
次に、レジスト２５１を除去し（図７（ａ））、ダミーパターンとなるシリコン窒化膜２４１を堆積する（図７（ｂ））。このとき第５絶縁膜２１５ａ、ポリシリコンパターン２２１ａがシリコン窒化膜２４１で完全に埋め込まれるようにする。
【００２２】
以下、第３ゲートのストライプとは垂直な方向のストライプ状のパターニングを行なうが、説明を容易にするため平面図を示す。図８（ａ）は、図７までの工程で形成された形状の平面図である。Ｂ−Ｂ’での断面図が図８（ｂ）である。この後、図８（ａ）に示す第３ゲートに垂直なライン／スペースのパターンの加工を行なうが、以下では図８（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の４つの断面を用いて各工程の説明を行なう。各断面は図９から１５の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
【００２３】
まず、第３ゲートと垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜２４１と浮遊ゲートパターン２２１ａをエッチングする。このとき酸化膜はエッチングしない条件を用いることで、第５絶縁膜２１５ａ、第１絶縁膜２１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状２４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され２２１ｂとなる（図９（ａ）〜（ｄ））。シリコン窒化膜２４１を堆積する際に、浮遊ゲート２２１ｂと第５絶縁膜２１５ａが完全に埋め込まれていることから、シリコン窒化膜２４１ａの標高が浮遊ゲートパターン２２１ｂの標高よりも高くなる。
次に、シリコン窒化膜２４１とポリシリコン２２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第６絶縁膜となるシリコン酸化膜２１６を堆積する（図１０（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜２１６を除去し、シリコン窒化膜パターン２４１ａの表面を露出させる（図１１（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜２４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、浮遊ゲートパターン２２１ｂは周囲の４辺のうち２辺を第３ゲート２２３ａとその上に堆積された第５絶縁膜との積層膜に、残りの２辺を第６絶縁膜パターンに囲まれることになる（図１２（ａ）〜（ｄ））。また、もともとシリコン窒化膜パターン２４１ａの標高が浮遊ゲート２２１ｂの標高よりも高かったために、第６絶縁膜パターン２１６ａの標高は浮遊ゲートパターン２２１ｂの標高よりも高くなる。
次に浮遊ゲート２２１ｂと制御ゲート２２２ａを絶縁する層間絶縁膜となる第２絶縁膜２１２を堆積する（図１３（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜２２２を堆積し（図１４（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図１５（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜２１２、浮遊ゲートポリシリコン膜２２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図９（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００２４】
また、浮遊ゲート２２１ｂの標高が第６絶縁膜２１６の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第６絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜２１２を介して形成されるキャパシタの静電容量は減少しない。図１２４に浮遊ゲートとワード線の合わせずれが無い場合（図１２４（ａ））と有る場合（図１２４（ｂ））の、図８でのＤ―Ｄ’断面を示す。ワード線が存在する場所では、浮遊ゲートは常に第６絶縁膜２１６ａよりも標高が低いおかげで、両者で浮遊ゲート制御ゲート間で層間絶縁膜２１２を介した部分の面積が変わらないため静電容量に違いが無いことが分かる。
【００２５】
更に浮遊ゲートは、第３ゲート間スペースに埋め込まれた凹状の形状をしているために隣接ワード線下の浮遊ゲート間の対向面積が小さい。このため隣接セルの書込状態によるセルしきい値の変動が抑制される。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線２２２ａ、ソース／ドレイン拡散層２０５、ウェル２０１、第３ゲート２２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでの隣接浮遊ゲート間の干渉によるメモリセルのしきい値シフトを示したのが図１６（ａ）である。ワード線幅が小さくなるにつれてしきい値シフトの差は大きくなっていて、０．１３μｍ世代以降、Ｕ字型浮遊ゲートを用いるのが必須であることが分かる。
【００２６】
一方、従来技術である制御ゲート、制御ゲート浮遊ゲート間層間絶縁膜、浮遊ゲートの一括加工でＵ字型浮遊ゲートを形成した場合と本技術の場合で容量結合比のワード線寸法依存性を示したのが図１６（ｂ）である。制御ゲート、制御ゲート浮遊ゲート間層間絶縁膜、浮遊ゲートの一括加工を用いる従来技術では、加工の困難さから、層間絶縁膜の容量を十分に得られるほど浮遊ゲート形状の高さを大きく出来ないため、０．１３μｍ世代以降で、可能な容量結合比が、急激に検証している。図１６（ａ）と（ｂ）の結果より、０．１３μｍ世代以降では本発明のセルが必須であることが分かる。
【００２７】
＜実施例２＞
実施例１では、図５（ｃ）で第１ゲートとなるポリシリコン２２１を堆積した後、図６にあるようにエッチバックを用いてポリシリコン２２１を第５絶縁膜２１５ａ上で分離したが、マスクを用いて同様の加工をすることもできる。図５（ｃ）の後、第３ゲートと平行な方向のライン／スペースのマスクを用いて公知のリソグラフィとドライエッチング技術を用いて図１７（ａ）のようにポリシリコンを加工し２２１ａとした。
次に、実施例１と同様に、シリコン窒化膜を堆積する。このとき第５絶縁膜２１５、ポリシリコンパターン２２１ａがシリコン窒化膜２４１で完全に埋め込まれるようにする（図１７（ｂ））。
この後、第３ゲートのストライプとは垂直な方向のライン／スペースパターンの加工を行なうが、説明を容易にするために平面図１８（ａ）を示しておく。図１８（ｂ）は図１８（ａ）のＢ−Ｂ’での断面である。以下、図１８（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’での断面を用いて説明する。各断面は図１９から２５の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
【００２８】
まず、第３ゲートと垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜２４１と浮遊ゲートパターン２２１ａをエッチングする。このとき酸化膜はエッチングしない条件を用いることで、第５絶縁膜２１５ａ、第１絶縁膜２１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状２４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され２２１ｂとなる（図１９（ａ）〜（ｄ））。シリコン窒化膜２４１を堆積する際に、浮遊ゲート２２１ｂと第５絶縁膜２１５ａが完全に埋め込まれていることから、シリコン窒化膜２４１ａの標高が浮遊ゲートパターン２２１ｂの標高よりも高くなる。次に、シリコン窒化膜２４１とポリシリコン２２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第６絶縁膜となるシリコン酸化膜２１６を堆積する（図２０（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜２１６を除去し、シリコン窒化膜パターン２４１ａの表面を露出させる（図２１（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜２４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、浮遊ゲートパターン２２１ｂは周囲の４辺のうち２辺を第３ゲート２２３ａとその上に堆積された第５絶縁膜との積層膜に残りの２辺を第６絶縁膜パターンに囲まれることになる（図２２（ａ）〜（ｄ））。ただし実施例１の場合と異なり、浮遊ゲートの一部が第５絶縁膜の上の乗り上げる形状となる。もともとシリコン窒化膜パターン２４１ａの標高が浮遊ゲート２２１ｂの標高よりも高かったために、第６絶縁膜パターン２１６ａの標高は浮遊ゲートパターン２２１ｂの標高よりも高くなる。
【００２９】
次に浮遊ゲート２２１ｂと制御ゲート２２２ａを絶縁する層間絶縁膜となる第２絶縁膜２１２を堆積する（図２３（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜２２２を堆積し（図２４（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図２５（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜２１２、浮遊ゲートポリシリコン膜２２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図１９（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００３０】
また、浮遊ゲート２２１ｂの標高が第６絶縁膜２１６の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第６絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜２１２を介して形成されるキャパシタの静電容量は減少しない。更に浮遊ゲートは、第３ゲート間スペースに埋め込まれた凹状の形状をしているために隣接ワード線下の浮遊ゲート間の対向面積が小さい。このため隣接セルの書込み状態によるセルしきい値の変動が抑制される。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線２２２ａ、ソース／ドレイン拡散層２０５、ウェル２０１、第３ゲート２２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
【００３１】
本実施例のメモリセルでは実施例１と比較して浮遊ゲート・制御ゲート間容量を増大することが可能となる。また、実施例１と同様、従来技術と比較して、隣接浮遊ゲート間の干渉によるしきい値シフトの抑制と容量結合比の確保の両立させるのに明白な効果があった。
【００３２】
＜実施例３＞
実施例２では、図１７で第３ゲートのストライプと平行なライン／スペースのマスクを用いて浮遊ゲートパターン２２１ａを形成しているが、同工程の際に、第５絶縁膜２１５ａをエッチングして窪ませることもできる（図２６（ａ））。この後、ダミーパターンとなるシリコン窒化膜２４１を浮遊ゲート２２１ａ及びシリコン酸化膜２１５ｂが完全に埋め込まれるように堆積する（図２６（ｂ））。以下、実施例２の図１９から図２５と全く同様の工程により、メモリセルを完成した。完成図が図２７（ａ）〜（ｄ）である。（ａ）〜（ｄ）それぞれの断面図は図１８（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’およびＤ−Ｄ’に対応している。
本実施例では、シリコン酸化膜２１５ａを窪ませて、２１５ｂとしたために、第３ゲートを介して隣り合う浮遊ゲート間の対向面積を低減することができた。これにより、当該個所の浮遊ゲート間静電容量を低減することができ、浮遊ゲート間の干渉によるしきい値シフトを更に低減することが可能であった。
なお、シリコン酸化膜２１５ａを窪ませて２１５ｂとする方法を、従来の制御ゲート、層間絶縁膜、浮遊ゲート一括加工方式に適用すると、層間絶縁膜のエッチングの際に、シリコン酸化膜が窪んで薄くなった部分が除去されてしまい、浮遊ゲート加工の際に第３ゲート２２３ａがエッチングされて切断されることになるので不可能である。シリコン酸化膜２１５ａを窪ませて２１５ｂのようにし、第３ゲートを介して隣合う浮遊ゲート間の干渉を低減できるのは、本発明のセルが制御ゲート、層間絶縁膜、浮遊ゲート一括加工を行なわないように工夫されたものだからである。
【００３３】
＜実施例４＞
実施例１から３では、第６絶縁膜パターンのスペースの寸法と浮遊ゲートの寸法が同じであったため、第２絶縁膜の膜厚分だけワード線幅が、浮遊ゲート幅よりも、細くなる。第２絶縁膜を形成する直前に、酸化膜を等方的にエッチングし第６絶縁膜を後退させることで、ワード線の幅を浮遊ゲート幅と同程度に太くし、浮遊ゲート・制御ゲート間容量を増大させることができる。実施例２の図２２（ａ）〜（ｄ）の後、酸化膜の等方性エッチングを行ない第６絶縁膜を後退させたのが図２８（ａ）〜（ｄ）である。
【００３４】
次に浮遊ゲート２２１ｂと制御ゲート２２２ａを絶縁する層間絶縁膜となる第２絶縁膜２１２を堆積する（図２９（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜２２２を堆積し（図３０（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図３１（ａ）〜（ｄ））。図３１（ｄ）から分かるように、第６絶縁膜をあらかじめ後退させておいたために、ワード線幅が浮遊ゲート幅と同等にまで広がっている。このため浮遊ゲート・制御ゲート間容量を増大させることが可能であった。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線２２２ａ、ソース／ドレイン拡散層２０５、ウェル２０１、第３ゲート２２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
また、実施例１から３と同様、従来技術と比較して、隣接浮遊ゲート間の干渉によるしきい値シフトの抑制と容量結合比の確保の両立させるのに明白な効果があった。
【００３５】
＜実施例５＞
本実施例では、浮遊ゲートとなるポリシリコン２２１の表面にシリコンの微細な粒２６１を付着させ浮遊ゲートの表面積を増大させ、浮遊ゲート・制御ゲート間静電容量を増大させた。実施例１の図５（ｃ）で浮遊ゲートとなるポリシリコン２２１を堆積した後、シリコンの微小粒２６１をポリシリコン２２１の表面に付着させる（図３２（ａ））。
次に、第３ゲート２２３のストライプと平行な方向のライン／スペースのマスクを用いて浮遊ゲート２２１とシリコン粒２６１を加工し、第５絶縁膜２１５上で浮遊ゲート２２１を分離する（図３２（ｂ））。
次にダミーパターンとなるシリコン窒化膜２４１を浮遊ゲートとなるポリシリコン２２１ａ、シリコン粒２６１、第５絶縁膜２１５ａが完全に埋め込まれるように堆積する（図３２（ｃ））。
以下、実施例２の図１９から図２５と同様の工程により、ワード線の加工まで行なったのが図３３（ａ）〜（ｄ）である。
【００３６】
その後、図には示してないが、層間絶縁膜を形成した後、ワード線２２２ａ、ソース／ドレイン拡散層２０５、ウェル２０１、第３ゲート２２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
シリコン粒２６１を付着させたために浮遊ゲートの表面に細かい凹凸が形成され、その結果、浮遊ゲート・制御ゲート間容量を増大させることが可能であった。
【００３７】
また、実施例１から４と同様、従来技術と比較して、隣接浮遊ゲート間の干渉によるしきい値シフトの抑制と容量結合比の確保の両立させるのに明白な効果があった。
なお、シリコン粒２６１を付着させて浮遊ゲートの表面積を増大させる方法を、従来の制御ゲート、層間絶縁膜、浮遊ゲート一括加工方式に適用すると、シリコン粒によって形成された細かい凹凸により層間絶縁膜も凹凸形状となる。特に浮遊ゲート表面が垂直に近い角度となる部分では、結果として層間絶縁膜がオーバーハングする部分が形成され、制御ゲート、層間絶縁膜、浮遊ゲート一括加工の層間絶縁膜エッチングの際に、エッチングできない部分ができる。シリコン粒２６１を付着させて浮遊ゲートの表面積を増大させる方法を適用することは不可能である。シリコン粒２６１を用いて制御ゲート・浮遊ゲート間容量の増大が出来るのは、本発明のセルが制御ゲート、層間絶縁膜、浮遊ゲート一括加工を行なわないように工夫されたものだからである。
【００３８】
＜実施例６＞
実施例１から５では、ストライプ状第３ゲート間スペースの１つのワード線下に１つの浮遊ゲートが埋め込まれていたが、本実施例では第３ゲート間スペース、１つのワード線下に２つの浮遊ゲートが形成されているメモリセルになっている。
回路図を用いて、１つの第３ゲートに付随する２つの浮遊ゲートに対する読出し動作、書込み動作を説明する。読み出し時には、図３４に示すように、第３ゲートに３  Ｖ程度の電圧を印加し、第３ゲート下のウェルにチャネルを形成し、選択ビットのワード線に電圧を印加してメモリセルのしきい値を判定する。チャネルは２つの浮遊ゲート下と第３ゲート下の３部分から成る。１Ｖを印加するビット線側の浮遊ゲート下では、ビット線を形成する拡散層から空乏層が広がるため、メモリセルのしきい値はこの浮遊ゲートの電位にほとんど依存せず、ソース側浮遊ゲートの状態で決まる。このため、ソース側の浮遊ゲートの状態を読み出すことができる。図３４（ａ）（ｂ）にあるようにソース線（０Ｖ）とビット線（１Ｖ）を入れかえることにより、２つの浮遊ゲートのうちソース側の浮遊ゲートの状態を読み出すことが出来るので、２つの浮遊ゲートそれぞれに独立に情報を蓄積することができる。
【００３９】
また、書き込み時には、図３５に示すように、選択セルの制御ゲートに１３  Ｖ程度、ドレインに５  Ｖ程度、第３ゲートに１  Ｖ程度の電圧を印加し、ソースとウェルを０  Ｖに保持する。これにより第３ゲート２２３ａ下のウェル中にチャネルが形成され、ドレインに近い側の浮遊ゲートと第３ゲートの境界部下のチャネルでホットエレクトロンが発生し、ドレインに近い側の浮遊ゲートに電子が注入される。反対側の浮遊ゲートに電子を注入するためには、ソース（０Ｖ）とドレイン（５Ｖ）を入れかえることによって可能である（図３５（ａ）と（ｂ））。
【００４０】
図３６〜図４６は、実施例６の不揮発性半導体記憶装置の製造方法の１例を示した断面図である。
まず、半導体基板３００にｐ型（第１導電型）のウェル３０１を形成し、ウェル３０１上にたとえば熱酸化法により１０ｎｍ程度のゲート絶縁膜（第３絶縁膜）３１３を形成する。（図３６（ａ））。
続いて第３ゲート３２３ａとなるリン（Ｐ）をドープしたポリシリコン膜３２３と第５絶縁膜となるシリコン酸化膜３１５を順次堆積する（図３６（ｂ））。ポリシリコン膜３２３とシリコン酸化膜３１５の堆積には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
次にリソグラフィとドライエッチング技術により前記シリコン酸化膜３１５およびポリシリコン膜３２３をパターニングする。このパターニングによりシリコン酸化膜３１５およびポリシリコン膜３２３は、シリコン酸化膜３１５ａおよびポリシリコン膜３２３ａとなる。（図３７（ａ））。シリコン酸化膜３１５ａおよびポリシリコン膜３２３ａは、ｙ方向に延在して形成されるようにストライプ状にパターニングされる。
【００４１】
次に、シリコン基板上に第１絶縁膜３１１を、第３ゲート３２３ａの側壁に第４絶縁膜３１４を熱酸化法、あるいはＣＶＤ法によって形成する（図３７（ｂ））。
次に浮遊ゲートとなるリン（Ｐ）をドープしたポリシリコン３２１をストライプ状の第３ゲート間スペースが完全には埋め込まれないように堆積する（図３７（ｃ））。この後、ポリシリコンをエッチバックしてポリシリコンのサイドウォールを第３ゲート側壁に形成し浮遊ゲートとして用いる。従って、ポリシリコンサイドウォールの膜厚は浮遊ゲート下の実効チャネル長となるため、堆積する膜厚は形成されるサイドウォール膜厚に合わせる必要がある。
次に、ポリシリコンをエッチバックしてサイドウォールを形成する（図３８（ａ））。
次に、第３ゲート、第５絶縁膜３１５ａ、ポリシリコンサイドウォールをマスクとして用いて、垂直イオンイオン打ち込み法により砒素（Ａｓ）イオンをウェル３０１に打ち込み、メモリのソース／ドレインとなる拡散層３０５を形成する（図３８（ｂ））。拡散層３０５は、メモリセルのソース線またはデータ線として機能する。このイオン注入の際にはシリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがマスクとして機能し、拡散層３０５はポリシリコン膜３２３ａ、３２１ａに対して自己整合的に形成される。なお、シリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがｙ方向に延在してストライプ状に形成されているため、拡散層３０５はｙ方向に延在して形成される。
【００４２】
次に、ダミーパターンとなるシリコン窒化膜３４１を堆積する（図３８（ｃ））。このとき第５絶縁膜３１５、ポリシリコンパターン３２１ａがシリコン窒化膜３４１で完全に埋め込まれるようにする。
【００４３】
以下、第３ゲートのストライプとは垂直な方向のストライプ状のパターニングを行なうが、説明を容易にするため平面図を示す。図３９（ａ）は、図３８までの工程で形成された形状の平面図である。Ｂ−Ｂ’での断面図が図３９（ｂ）である。この後、図３９（ａ）に示す第３ゲートに垂直なライン／スペースのパターンの加工を行なうが、以下では図３９（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の４つの断面を用いて各工程の説明を行なう。各断面は図４０から４６の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
【００４４】
まず、第３ゲートと垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜３４１と浮遊ゲートパターン３２１ａをエッチングする。このとき酸化膜はエッチングしない条件を用いることで、第５絶縁膜３１５ａ、第１絶縁膜３１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状３４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され３２１ｂとなる（図４０（ａ）〜（ｄ））。シリコン窒化膜３４１を堆積する際に、浮遊ゲート３２１ｂと第５絶縁膜３１５ａが完全に埋め込まれていることから、シリコン窒化膜３４１ａの標高が浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に、シリコン窒化膜３４１とポリシリコン３２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第６絶縁膜となるシリコン酸化膜３１６を堆積する（図４１（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜３１６を除去し、シリコン窒化膜パターン３４１ａの表面を露出させる（図４２（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜３４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、浮遊ゲートパターン３２１ｂは周囲の４辺のうち１辺を第３ゲート３２３ａとその上に堆積された第５絶縁膜３１５との積層膜に、２辺を第６絶縁膜パターンに囲まれることになる。残りの１辺は、拡散層３０５をはさんで反対側の浮遊ゲートと対向している（図４３（ａ）〜（ｄ））。もともとシリコン窒化膜パターン３４１ａの標高が浮遊ゲート３２１ｂの標高よりも高かったために、第６絶縁膜パターン３１６ａの標高は浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に浮遊ゲート３２１ｂと制御ゲート３２２ａを絶縁する層間絶縁膜となる第２絶縁膜３１２を堆積する（図４４（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３２２を堆積し（図４５（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図４６（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜３１２、浮遊ゲートポリシリコン膜３２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図４０（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００４５】
また、浮遊ゲート３２１ｂの標高が第６絶縁膜３１６の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第６絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜３１２を介して形成されるキャパシタの静電容量は減少しない。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線３２２ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
実施例１から５と比較して、第３ゲート間スペースに浮遊ゲート２つを配置することにより、浮遊ゲート１つあたりの面積を低減できるため、セル面積を低減することが可能であった。また本実施例のメモリセルは、従来の制御ゲート、層間絶縁膜、浮遊ゲート一括加工方式で形成することは不可能である。制御ゲートの加工の後、層間絶縁膜のエッチングの際に、拡散層上の絶縁膜がエッチングされ、続いて行なわれる浮遊ゲートのエッチングの際に拡散層が形成された部分の基板がエッチングされ、拡散層が切断されてしまうからである。本発明のセル形成できるのは、制御ゲート、層間絶縁膜、浮遊ゲート一括加工を行なわないように工夫されたものだからである。
【００４６】
＜実施例７＞
実施例６では、浮遊ゲートとなる第３ゲート側壁のポリシリコンサイドウォールを形成する際に、ポリシリコン１層のエッチバックによって形成した。本実施例では、実施例６の図３７（ａ）で第３ゲートのライン／スペースを形成した後に、まず浮遊ゲートとなるポリシリコン３２１を薄く堆積した後（図４７（ａ））、ダミーパターンとなるシリコン窒化膜３４２をポリシリコン３２１に続けて堆積する（図４７（ｂ））。
次に、まずシリコン窒化膜３４２をエッチバックして、ポリシリコン３２１を露出させる（図４８（ａ））。
次に、ポリシリコン３２１をエッチバックして浮遊ゲートパターン３２１ａを形成する（図４８（ｂ））。実施例６と異なり、ポリシリコン３２１とシリコン窒化膜３４２の積層膜で形成されるサイドウォール膜厚が浮遊ゲート下の実行チャネル長となるので堆積する膜厚はこれを考慮して決定する。
次に、第３ゲート、第５絶縁膜３１５ａ、ポリシリコンサイドウォールをマスクとして用いて、垂直イオンイオン打ち込み法により砒素（Ａｓ）イオンをウェル３０１に打ち込み、メモリのソース／ドレインとなる拡散層３０５を形成する（図４９（ａ））。拡散層３０５は、メモリセルのソース線またはデータ線として機能する。このイオン注入の際にはシリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがマスクとして機能し、拡散層３０５はポリシリコン膜３２３ａ、３２１ａに対して自己整合的に形成される。なお、シリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがｙ方向に延在してストライプ状に形成されているため、拡散層３０５はｙ方向に延在して形成される。
次に、ダミーパターンとなるシリコン窒化膜３４１を堆積する（図４９（ｂ））。このとき第５絶縁膜３１５、ポリシリコンパターン３２１ａ、シリコン窒化膜パターン３４２ａがシリコン窒化膜３４１で完全に埋め込まれるようにする。
【００４７】
以下、第３ゲートのストライプとは垂直な方向のストライプ状のパターニングを行なうが、説明を容易にするため平面図を示す。図５０（ａ）は、図４９までの工程で形成された形状の平面図である。Ｂ−Ｂ’での断面図が図５０（ｂ）である。この後、図５０（ａ）に示す第３ゲートに垂直なライン／スペースのパターンの加工を行なうが、以下では図５０（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の４つの断面を用いて各工程の説明を行なう。各断面は図５１から５７の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
まず、第３ゲートと垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜３４１、シリコン窒化膜パターン３４２ａおよび浮遊ゲートパターン３２１ａをエッチングする。このとき酸化膜はエッチングしない条件を用いることで、第５絶縁膜３１５ａ、第１絶縁膜３１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状３４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され３２１ｂとなる（図５１（ａ）〜（ｄ））。シリコン窒化膜３４１を堆積する際に、浮遊ゲート３２１ｂと第５絶縁膜３１５ａが完全に埋め込まれていることから、シリコン窒化膜３４１ａの標高が浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に、シリコン窒化膜３４１とポリシリコン３２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第６絶縁膜となるシリコン酸化膜３１６を堆積する（図５２（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜３１６を除去し、シリコン窒化膜パターン３４１ａの表面を露出させる（図５３（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜３４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、浮遊ゲートパターン３２１ｂは周囲の４辺のうち１辺を第３ゲート３２３ａとその上に堆積された第５絶縁膜３１５との積層膜に２辺を第６絶縁膜パターンに囲まれることになる。残りの１辺は、拡散層３０５をはさんで反対側の浮遊ゲートと対向している（図５４（ａ）〜（ｄ））。もともとシリコン窒化膜パターン３４１ａの標高が浮遊ゲート３２１ｂの標高よりも高かったために、第６絶縁膜パターン３１６ａの標高は浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に浮遊ゲート３２１ｂと制御ゲート３２２ａを絶縁する層間絶縁膜となる第２絶縁膜３１２を堆積する（図５５（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３２２を堆積し（図５６（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図５７（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜３１２、浮遊ゲートポリシリコン膜３２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図５１（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００４８】
また、浮遊ゲート３２１ｂの標高が第６絶縁膜３１６の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第６絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜３１２を介して形成されるキャパシタの静電容量は減少しない。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線３２２ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
本実施例のセルでは実施例６と同様に、第３ゲート間スペースに浮遊ゲート２つを配置することにより、浮遊ゲート１つあたりの面積を低減できるため、セル面積を低減することが可能であった。また実施例６と比較して、隣接ワード線下の浮遊ゲート間の対向面積が小さいために、浮遊ゲート間の干渉によるしきい値シフトを低減するのに明白な効果があった。
また本実施例のメモリセルは、実施例６で述べたのと同じ理由で、従来の制御ゲート、層間絶縁膜、浮遊ゲート一括加工方式で形成することは不可能である。本発明のセル形成できるのは、制御ゲート、層間絶縁膜、浮遊ゲート一括加工を行なわないように工夫されたものだからである。
【００４９】
＜実施例８＞
実施例６と７では、エッチバックによって浮遊ゲートを加工する際に、浮遊ゲートの標高が第５絶縁膜よりも低くなってしまうが、本実施例では浮遊ゲートの一部が第５絶縁膜の上に乗り上げるようにし、浮遊ゲート・制御ゲート間容量を増大させたものとなっている。
実施例６の図３６（ｂ）で、第５絶縁膜を堆積した後、続けてシリコン窒化膜３４３を堆積する（図５８（ａ））。
次に第３ゲートと平行なライン／スペースのマスクを用いてシリコン窒化膜をストライプ状に加工し３４３ａとした（図５８（ｂ））。次に、ポリシリコン膜３７１を堆積した（図５８（ｃ））。
次に、ポリシリコン膜３７１をエッチバックし、第５絶縁膜となるシリコン酸化膜３１５とシリコン窒化膜パターン３４３ａを露出させた（図５９（ａ））。
次に、シリコン酸化膜を選択的にエッチングする条件を用いて、シリコン酸化膜３１５をエッチングして、３１５ａとした（図５９（ｂ））。
次にポリシリコンを選択的にエッチングする条件を用いて、ポリシリコン膜３２３をエッチングし、ストライプ状のパターン３２３ａとした。このとき、第５絶縁膜３１５ａの上に残存していたポリシリコン３７１ａは上記ポリシリコンのエッチングの際に除去される（図５９（ｃ））。
次にシリコン基板上に第１絶縁膜３１１と第３ゲート側壁に第４絶縁膜３１４を熱酸化法あるいはＣＶＤ法によって形成した（図６０（ａ））。次に、浮遊ゲートとなるポリシリコン３２１を薄く堆積し（図６０（ｂ））、続いてシリコン窒化膜３４２を堆積した（図６０（ｃ））。
次に、シリコン窒化膜３４２をエッチバックしてポリシリコン膜３２１を露出させ（図６１（ａ））、続いてポリシリコン３２１をエッチバックしてパターニングし３２１ａとした（図６１（ｂ））。
次に、第３ゲート、第５絶縁膜３１５ａ、ポリシリコンサイドウォール、シリコン窒化膜パターン３４３ａ、３４２ａをマスクとして用いて、垂直イオンイオン打ち込み法により砒素（Ａｓ）イオンをウェル３０１に打ち込み、メモリのソース／ドレインとなる拡散層３０５を形成する（図６２（ａ））。拡散層３０５は、メモリセルのソース線またはデータ線として機能する。このイオン注入の際にはシリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがマスクとして機能し、拡散層３０５はポリシリコン膜３２３ａ、３２１ａに対して自己整合的に形成される。なお、シリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがｙ方向に延在してストライプ状に形成されているため、拡散層３０５はｙ方向に延在して形成される。
次に、ダミーパターンとなるシリコン窒化膜３４１を堆積する（図６２（ｂ））。このとき第５絶縁膜３１５、ポリシリコンパターン３２１ａ、シリコン窒化膜パターン３４３ａ、３４２ａがシリコン窒化膜３４１で完全に埋め込まれるようにする。
【００５０】
以下、第３ゲートのストライプとは垂直な方向のストライプ状のパターニングを行なうが、説明を容易にするため平面図を示す。図６３（ａ）は、図６２までの工程で形成された形状の平面図である。Ｂ−Ｂ’での断面図が図６３（ｂ）である。この後、図６３（ａ）に示す第３ゲートに垂直なライン／スペースのパターンの加工を行なうが、以下では図６３（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の４つの断面を用いて各工程の説明を行なう。各断面は図６４から７０の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
まず、第３ゲートと垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜３４１、シリコン窒化膜パターン３４３ａ、３４２ａおよび浮遊ゲートパターン３２１ａをエッチングする。このとき酸化膜はエッチングしない条件を用いることで、第５絶縁膜３１５ａ、第１絶縁膜３１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状３４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され３２１ｂとなる（図６４（ａ）〜（ｄ））。シリコン窒化膜３４１を堆積する際に、浮遊ゲート３２１ｂと第５絶縁膜３１５ａが完全に埋め込まれていることから、シリコン窒化膜３４１ａの標高が浮遊ゲートパターン３２１ｂの標高よりも高くなる。
【００５１】
次に、シリコン窒化膜３４１とポリシリコン３２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第６絶縁膜となるシリコン酸化膜３１６を堆積する（図６５（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜３１６を除去し、シリコン窒化膜パターン３４１ａの表面を露出させる（図６６（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜３４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、浮遊ゲートパターン３２１ｂは周囲の４辺のうち１辺を第３ゲート３２３ａとその上に堆積された第５絶縁膜３１５との積層膜に２辺を第６絶縁膜パターンに囲まれることになる。残りの１辺は、拡散層３０５をはさんで反対側の浮遊ゲートと対向している（図６７（ａ）〜（ｄ））。ただし、浮遊ゲートの一部は、第５絶縁膜３１５ａに乗り上げた構造をしている。
もともとシリコン窒化膜パターン３４１ａの標高が浮遊ゲート３２１ｂの標高よりも高かったために、第６絶縁膜パターン３１６ａの標高は浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に浮遊ゲート３２１ｂと制御ゲート３２２ａを絶縁する層間絶縁膜となる第２絶縁膜３１２を堆積する（図６８（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３２２を堆積し（図６９（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図７０（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜３１２、浮遊ゲートポリシリコン膜３２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図６４（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００５２】
また、浮遊ゲート３２１ｂの標高が第６絶縁膜３１６の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第６絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜３１２を介して形成されるキャパシタの静電容量は減少しない。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線３２２ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
本実施例のセルでは実施例６、７と同様に、第３ゲート間スペースに浮遊ゲート２つを配置することにより、浮遊ゲート１つあたりの面積を低減できるため、セル面積を低減することが可能であった。また実施例６、７と比較して、浮遊ゲートの一部が第５絶縁膜に乗り上げているために、浮遊ゲート・制御ゲート間容量の増大が可能であった。また、実施例７と同様に、隣接ワード線下の浮遊ゲート間の対向面積が小さいために、浮遊ゲート間の干渉によるしきい値シフトを低減するのに明白な効果があった。
【００５３】
また本実施例のメモリセルは、実施例６で述べたのと同じ理由で、従来の制御ゲート、層間絶縁膜、浮遊ゲート一括加工方式で形成することは不可能である。本発明のセル形成できるのは、制御ゲート、層間絶縁膜、浮遊ゲート一括加工を行なわないように工夫されたものだからである。また、浮遊ゲートの一部分を第５絶縁膜に乗り上げた構造を形成するために、実施例２で用いたようなマスクを用いて浮遊ゲートを加工する方法は適用が困難である。第３ゲート間に２つの浮遊ゲートがある構造では、マスクの合わせずれによって、第３ゲート間にある２つの浮遊ゲートで浮遊ゲート制御ゲート間容量が変わってしまい、書込み電圧、読み出し特性にばらつきが生じるからである。
【００５４】
＜実施例９＞
本実施例では、実施例６、７、８で述べた構造で、拡散層上の絶縁膜厚を厚くし、浮遊ゲート・制御ゲート間容量を増大したメモリセルを形成した。
図７１〜図８４は、実施例９の不揮発性半導体記憶装置の製造方法の１例を示した断面図と平面図である。
まず、実施例６の図３６（ａ）で第３ゲート酸化膜を形成した後に、第３ゲートとなるポリシリコン３２３とシリコン窒化膜３４４を堆積する（図７１（ａ））。
次に、ストライプ状のライン／スペースのマスクと、公知のリソグラフィ及びドライエッチング技術を用いて、シリコン窒化膜をパターニングし３４４ａとした（図７１（ｂ））。次に、シリコン窒化膜パターン３４４ａのスペースを１本おきにレジストでカバーした（図７１（ｃ））。次に、ポリシリコンを選択的にエッチングする条件を用いて、ポリシリコン３２３をエッチングして３２３ａとした（図７２（ａ））。
次に、第３ゲート３２３ａ、第５絶縁膜３１５ａ、レジストマスク３５２をマスクとして用いて、垂直イオン打ち込み法により砒素（Ａｓ）イオンをウェル３０１に打ち込み、メモリのソース／ドレインとなる拡散層３０５を形成する（図７２（ｂ））。拡散層３０５は、メモリセルのソース線またはデータ線として機能する。このイオン注入の際にはシリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがマスクとして機能し、拡散層３０５はポリシリコン膜３２３ａ、３２１ａに対して自己整合的に形成される。なお、シリコン酸化膜３１５ａおよびポリシリコン膜３２３ａがｙ方向に延在してストライプ状に形成されているため、拡散層３０５はｙ方向に延在して形成される。
次に、レジスト３５２を除去した後、第５絶縁膜、および第７絶縁膜となるシリコン酸化膜３１５を堆積する（図７３（ａ））。このときシリコン窒化膜パターン３４４ａ、シリコン窒化膜パターンスペース、第３ゲート３２３ａが完全に埋め込まれるようにする。
次に、例えばＣＭＰあるいはエッチバックにより、シリコン酸化膜３１５を除去し、シリコン窒化膜３４４ａの表面が露出させる。この結果、拡散層上には第１絶縁膜を介してその上に第７絶縁膜３１７が形成され、シリコン窒化膜パターン３４４ａのスペースにあるポリシリコン３２３ａ上にはシリコン酸化膜３１５ａが形成される（図７３（ｂ））。
次に、シリコン窒化膜を選択的にエッチングする条件で、シリコン窒化膜パターン３４４ａをエッチングし（図７４（ａ））、続いてポリシリコンを選択的にエッチングする条件で、ポリシリコンパターン３２３ａを加工し、３２３ｂとした（図７４（ｂ））。
次に、シリコン基板上に第１絶縁膜３１１を、第３ゲート側壁に第４絶縁膜３１４を熱酸化法あるいは、ＣＶＤ法で形成した（図７４（ｃ））。
次に浮遊ゲートとなるリン（Ｐ）をドープしたポリシリコン３２１をストライプ状の第３ゲート間スペースが完全には埋め込まれないように堆積する（図７５（ａ））。
次に、レジスト３５１を塗布して隙間を埋め込み（図７５（ｂ））、レジストをエッチバックしてポリシリコン膜３２１の表面を露出させる（図７５（ｃ））。このとき、第３ゲート間スペースにはレジストが埋め込まれているようにする。続いて、ポリシリコン３２１をエッチバックすることにより、第５絶縁膜上３１５上および、第７絶縁膜３１７上でポリシリコンが分離され、３２１ａとなる（図７５（ｄ））。
次に、レジスト３５１を除去し（図７６（ａ））、ダミーパターンとなるシリコン窒化膜３４１を堆積する（図７６（ｂ））。このとき第５絶縁膜３１５、ポリシリコンパターン３２１ａ、および第７絶縁膜３１７がシリコン窒化膜３４１で完全に埋め込まれるようにする。
【００５５】
以下、第３ゲートのストライプとは垂直な方向のストライプ状のパターニングを行なうが、説明を容易にするため平面図を示す。図７７（ａ）は、図７６までの工程で形成された形状の平面図である。Ｂ−Ｂ’での断面図が図７７（ｂ）である。この後、図７７（ａ）に示す第３ゲートに垂直なライン／スペースのパターンの加工を行なうが、以下では図７７（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の４つの断面を用いて各工程の説明を行なう。各断面は図７８から８４の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
まず、第３ゲートと垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜３４１と浮遊ゲートパターン３２１ａをエッチングする。このとき酸化膜はエッチングしない条件を用いることで、第５絶縁膜３１５ａ、第１絶縁膜３１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状３４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され３２１ｂとなる（図７８（ａ）〜（ｄ））。シリコン窒化膜３４１を堆積する際に、浮遊ゲート３２１ｂと第５絶縁膜３１５ａおよび第７絶縁膜３１７が完全に埋め込まれていることから、シリコン窒化膜３４１ａの標高が浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に、シリコン窒化膜３４１とポリシリコン３２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第６絶縁膜となるシリコン酸化膜３１６を堆積する（図７９（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜３１６を除去し、シリコン窒化膜パターン３４１ａの表面を露出させる（図８０（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜３４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、浮遊ゲートパターン３２１ｂは周囲の４辺のうち１辺を第３ゲート２２３ａとその上に堆積された第５絶縁膜との積層膜に、別の１辺を第７絶縁膜に、残りの２辺を第６絶縁膜パターンに囲まれることになる（図８１（ａ）〜（ｄ））。また、もともとシリコン窒化膜パターン３４１ａの標高が浮遊ゲート３２１ｂの標高よりも高かったために、第６絶縁膜パターン３１６ａの標高は浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に浮遊ゲート３２１ｂと制御ゲート３２２ａを絶縁する層間絶縁膜となる第２絶縁膜３１２を堆積する（図８２（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３２２を堆積し（図８３（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図８４（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜３１２、浮遊ゲートポリシリコン膜３２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図７８（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００５６】
また、浮遊ゲート３２１ｂの標高が第６絶縁膜３１６の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第６絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜３１２を介して形成されるキャパシタの静電容量は減少しない。更に浮遊ゲートは、第３ゲート間スペースに埋め込まれた凹状の形状をしているために隣接ワード線下の浮遊ゲート間の対向面積が小さい。このため隣接セルの書込み状態によるセルしきい値の変動が抑制される。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線３２２ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、実施例６から８と比較して、浮遊ゲート・制御ゲート間の面積が増大するために容量結合比が増大できなおかつ、隣接ワード線下の浮遊ゲート間の対向面積は小さいので浮遊ゲート間の干渉によるしきい値シフトも低減できた。
【００５７】
＜実施例１０＞
実施例９では、図７５（ａ）で浮遊ゲートとなるポリシリコン３２１を堆積した後、図７５（ｂ）〜（ｄ）にあるようにエッチバックを用いてポリシリコン３２１を第５絶縁膜３１５ａ及び第７絶縁膜３１７上で分離したが、マスクを用いて同様の加工をすることもできる。図７５（ａ）の後、第３ゲートと平行な方向のライン／スペースのマスクを用いて公知のリソグラフィとドライエッチング技術を用いて図８５（ａ）のようにポリシリコンを加工し３２１ａとした。
次に、実施例９と同様に、シリコン窒化膜を堆積する。このとき第５絶縁膜３１５、ポリシリコンパターン３２１ａ、および第７絶縁膜３１７がシリコン窒化膜３４１で完全に埋め込まれるようにする（図８５（ｂ））。
この後、第３ゲートのストライプとは垂直な方向のライン／スペースパターンの加工を行なうが、説明を容易にするために平面図８６（ａ）を示しておく。図８６（ｂ）は図８６（ａ）のＢ−Ｂ’での断面である。以下、図８６（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’での断面を用いて説明する。各断面は図８７から９３の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
【００５８】
まず、第３ゲートと垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜３４１と浮遊ゲートパターン３２１ａをエッチングする。このとき酸化膜はエッチングしない条件を用いることで、第５絶縁膜３１５ａ、第１絶縁膜３１１および第７絶縁膜３１７でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状３４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され３２１ｂとなる（図８７（ａ）〜（ｄ））。シリコン窒化膜３４１を堆積する際に、浮遊ゲート３２１ｂと第５絶縁膜３１５ａおよび第７絶縁膜３１７が完全に埋め込まれていることから、シリコン窒化膜３４１ａの標高が浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に、シリコン窒化膜３４１とポリシリコン３２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第６絶縁膜となるシリコン酸化膜３１６を堆積する（図８８（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜３１６を除去し、シリコン窒化膜パターン３４１ａの表面を露出させる（図８９（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜３４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、浮遊ゲートパターン３２１ｂは周囲の４辺のうち１辺を第３ゲート２２３ａとその上に堆積された第５絶縁膜との積層膜に、別の１辺を第７絶縁膜に、残りの２辺を第６絶縁膜パターンに囲まれることになる（図９０（ａ）〜（ｄ））。また、もともとシリコン窒化膜パターン３４１ａの標高が浮遊ゲート３２１ｂの標高よりも高かったために、第６絶縁膜パターン３１６ａの標高は浮遊ゲートパターン３２１ｂの標高よりも高くなる。
次に浮遊ゲート３２１ｂと制御ゲート３２２ａを絶縁する層間絶縁膜となる第２絶縁膜３１２を堆積する（図９１（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３２２を堆積し（図９２（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図９３（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜３１２、浮遊ゲートポリシリコン膜３２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図８７（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００５９】
また、浮遊ゲート３２１ｂの標高が第６絶縁膜３１６の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第６絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜３１２を介して形成されるキャパシタの静電容量は減少しない。更に浮遊ゲートは、第３ゲート間スペースに埋め込まれた凹状の形状をしているために隣接ワード線下の浮遊ゲート間の対向面積が小さい。このため隣接セルの書込状態によるセルしきい値の変動が抑制される。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線３２２ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、実施例９と比較して、浮遊ゲート・制御ゲート間の面積が増大するために容量結合比が増大できた。なおかつ、隣接ワード線下の浮遊ゲート間の対向面積は小さいので浮遊ゲート間の干渉によるしきい値シフトも低減できた。
【００６０】
＜実施例１１＞
本実施例ではスタック型のメモリセルの１例であるいわゆるＮＡＮＤ型フラッシュメモリでの例を挙げる。
ＮＡＮＤ型フラッシュメモリの読出し及び書込み動作を図９４に示す。
読出しの際には、図９４（ａ）に示すように、選択ビット線に１Ｖ、ソースに０Ｖを印加する。選択ビット線に接続された非選択ワード線下のセルは、選択セルの状態を判定するために、書込み状態によらずチャネルをＯＮさせる必要があるためワード線に５Ｖ程度の電圧を印加する。これにより、選択セルのしきい値を判定できるようにする。
【００６１】
一方、書込みの際には、選択ビット線には０Ｖ非選択ビット線には５Ｖ程度を印加する。選択ワード線には１８Ｖ程度の高い電圧を印加しシリコン基板から浮遊ゲートへのトンネル電流によって書込みを行なう。
非選択ビットではビット線に５Ｖ程度を印加し、チャネルと浮遊ゲートの電位差を緩和して書込みを禁止する。したがって非選択ワード線下のチャネルはセルの書込み状態によらずＯＮにする必要があり、非選択ワード線には８  Ｖ程度の電位を印加する必要がある。
図９５〜図１０７は本発明の実施例１１である不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
まず、シリコン基板４００中にｐ型ウェル４０１を形成し、次に例えば熱酸化法によりゲート酸化膜４１１を形成（図９５（ａ））、その上に第１ゲートとなるポリシリコン４２１とシリコン窒化膜４４２をたとえばＣＶＤ法によって堆積した（図９５（ｂ））。
次にリソグラフィとドライエッチング技術により、シリコン窒化膜４４２、およびポリシリコン膜４２１をストライプ状にパターニングし、パターン４４２ａ、４２１ａを形成した（図９５（ｃ））。次にパターン４４２ａと４２１ａをマスクとして用いて、シリコン基板をエッチング（図９６（ａ））する。
次に、シリコン酸化膜４１３をパターン４４２ａとその隙間が完全に埋め込まれるように堆積する（図９６（ｂ））。
次に、エッチバックあるいは化学的機械研磨法によってシリコン酸化膜４１３を除去し、シリコン窒化膜パターン４４２ａの表面を露出させる（図９６（ｃ））。
この後、シリコン窒化膜を選択的にエッチングする条件で、シリコン窒化膜パターン４４２ａを除去した（図９７（ａ））。次に、シリコン窒化膜パターン４４２ａが除去されて形成されたスペースが完全には埋め込まれないように、第３ゲートとなるポリシリコン４２３を堆積する。第１ゲート４２１ａと第３ゲート４２３は電気的に導通することになる（図９７（ｂ））。
次に、もとのシリコン窒化膜パターン４４２ａと平行なライン／スペースのマスクを用いて第３絶縁膜４１３上で第３ゲート４２３を分離し、４２３ａとした（図９８（ａ））。
次に、シリコン窒化膜４４１を堆積する。このとき第３絶縁膜４１３、ポリシリコンパターン４２３ａがシリコン窒化膜４４１で完全に埋め込まれるようにする（図９８（ｂ））。
この後、もとのシリコン窒化膜パターン４４２ａのストライプとは垂直な方向のライン／スペースパターンの加工を行なうが、説明を容易にするために平面図９９（ａ）を示しておく。図９９（ｂ）は図９９（ａ）のＢ−Ｂ’での断面である。以下、図９９（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’での断面を用いて説明する。各断面は図１００から１０６の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
【００６２】
まず、もとのシリコン窒化膜パターン４４２ａつまり第３絶縁膜パターン４１３ａのストライプとは垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜４４１、第３ゲートパターン４２３ａ、及び浮遊ゲートパターン４２１ａをエッチングする。
このとき酸化膜はエッチングしない条件を用いることで、第３絶縁膜４１３ａおよび第１絶縁膜４１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状４４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され４２１ｂとなる（図１００（ａ）〜（ｄ））。シリコン窒化膜４４１を堆積する際に、浮遊ゲート４２１ｂと第３絶縁膜４１３ａが完全に埋め込まれていることから、シリコン窒化膜４４１ａの標高が浮遊ゲートパターン４２３ｂの標高よりも高くなる。
次に、シリコン窒化膜パターン４４１ａ、第３絶縁膜パターン４１３ａをマスクとして砒素の垂直イオン打込みにより、拡散層４０５を形成する。拡散層４０５により複数のセル同士が電気的に直列に接続されることになる（図１０１（ａ）〜（ｄ））。
次に、シリコン窒化膜４４１とポリシリコン４２１ａ、４２３ａをエッチングして形成されたスペースが完全に埋め込まれるように、第４絶縁膜となるシリコン酸化膜４１４を堆積する（図１０２（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜４１４を除去し、シリコン窒化膜パターン４４１ａの表面を露出させる（図１０３（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜４４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、４２１ｂと４２３ｂからなる浮遊ゲートパターンは周囲の４辺のうち２辺を第３絶縁膜４１３ａに、残りの２辺を第４絶縁膜パターンに囲まれることになる（図１０４（ａ）〜（ｄ））。また、もともとシリコン窒化膜パターン４４１ａの標高が浮遊ゲート４２３ｂの標高よりも高かったために、第４絶縁膜パターン４１４ａの標高は浮遊ゲートパターン４２３ｂの標高よりも高くなる。
【００６３】
次に浮遊ゲート４２３ｂと制御ゲート４２２ａを絶縁する層間絶縁膜となる第２絶縁膜４１２を堆積する（図１０５（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜４２２を堆積し（図１０６（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図１０７（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜４１２、浮遊ゲートポリシリコン膜４２３、４２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図１００（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００６４】
また、浮遊ゲート４２３ｂの標高が第４絶縁膜４１４の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第４絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜４１２を介して形成されるキャパシタの静電容量は減少しない。更に浮遊ゲートは、第３絶縁膜間スペースに埋め込まれた凹状の形状をしているために隣接ワード線下の浮遊ゲート間の対向面積が小さい。このため隣接セルの書込み状態によるセルしきい値の変動が抑制される。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線４２２ａ、ソース／ドレイン拡散層４０５、ウェル４０１に至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、従来型のＮＡＮＤ型フラッシュメモリのセルと比較して、隣接ワード線下の浮遊ゲート間の対向面積は小さいので浮遊ゲート間の干渉によるしきい値シフトを低減できた。
【００６５】
＜実施例１２＞
実施例１１では、浮遊ゲートとなるポリシリコン４２１とダミーパターンとなるシリコン窒化膜の積層膜をマスクとしてシリコン基板をエッチングして素子分離膜となる第３絶縁膜４１３を堆積したが、本実施例ではダミーパターンとなるシリコン窒化膜だけを用いた。
図１０８〜図１２０は本発明の実施例１２である不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
まず、シリコン基板４００中にｐ型ウェル４０１を形成し、次に例えば熱酸化法により酸化膜４８１を形成（図１０８（ａ））、その上にシリコン窒化膜４４２をたとえばＣＶＤ法によって堆積した（図１０８（ｂ））。次にリソグラフィとドライエッチング技術により、シリコン窒化膜４４２をストライプ状にパターニングし、パターン４４２ａを形成した（図１０８（ｃ））。次にパターン４４２ａをマスクとして用いて、シリコン基板をエッチング（図１０９（ａ））する。
次に、シリコン酸化膜４１３をパターン４４２ａとその隙間が完全に埋め込まれるように堆積する（図１０９（ｂ））。
次に、エッチバックあるいは化学的機械研磨法によってシリコン酸化膜４１３を除去し、シリコン窒化膜パターン４４２ａの表面を露出させる（図１０９（ｃ））。
この後、シリコン窒化膜を選択的にエッチングする条件で、シリコン窒化膜パターン４４２ａ、酸化膜４８１を除去した後、ゲート酸化膜４１１を形成した（図１１０（ａ））。次に、シリコン窒化膜パターン４４２ａが除去されて形成されたスペースが完全には埋め込まれないように、浮遊３ゲートとなるポリシリコン４２１を堆積する（図１１０（ｂ））。
【００６６】
次に、もとのシリコン窒化膜パターン４４２ａと平行なライン／スペースのマスクを用いて第３絶縁膜４１３上で第３ゲート４２１を分離し、４２１ａとした（図１１１（ａ））。
次に、シリコン窒化膜４４１を堆積する。このとき第３絶縁膜４１３、ポリシリコンパターン４２３ａがシリコン窒化膜４４１で完全に埋め込まれるようにする（図１１１（ｂ））。
この後、もとのシリコン窒化膜パターン４４２ａのストライプとは垂直な方向のライン／スペースパターンの加工を行なうが、説明を容易にするために平面図１１２（ａ）を示しておく。図１１２（ｂ）は図１１２（ａ）のＢ−Ｂ’での断面である。以下、図１１２（ａ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’での断面を用いて説明する。各断面は図１１３から１２０の（ａ）、（ｂ）、（ｃ）および（ｄ）に対応する。
【００６７】
まず、もとのシリコン窒化膜パターン４４２ａつまり第３絶縁膜パターン４１３ａのストライプとは垂直な方向のライン／スペースパターンのマスクを用いて、シリコン窒化膜４４１、及び浮遊ゲートパターン４２１ａをエッチングする。
このとき酸化膜はエッチングしない条件を用いることで、第３絶縁膜４１３ａおよび第１絶縁膜４１１でエッチングは止まる。この段階でシリコン窒化膜はストライプ状の形状４４１ａとなり、浮遊ゲートは個々のメモリセルごとに完全に分離され４２１ｂとなる（図１１３（ａ）〜（ｄ））。シリコン窒化膜４４１を堆積する際に、浮遊ゲート４２１ｂと第３絶縁膜４１３ａが完全に埋め込まれていることから、シリコン窒化膜４４１ａの標高が浮遊ゲートパターン４２１ｂの標高よりも高くなる。
次に、シリコン窒化膜パターン４４１ａ、第３絶縁膜パターン４１３ａをマスクとして砒素の垂直イオン打込みにより、拡散層４０５を形成する。拡散層４０５により複数のセル同士が電気的に直列に接続されることになる（図１１４（ａ）〜（ｄ））。
次に、シリコン窒化膜４４１とポリシリコン４２１ａをエッチングして形成されたスペースが完全に埋め込まれるように、第４絶縁膜となるシリコン酸化膜４１４を堆積する（図１１５（ａ）〜（ｄ））。
次に例えば化学的機械研磨法（ＣＭＰ）あるいはエッチバックにより、シリコン酸化膜４１４を除去し、シリコン窒化膜パターン４４１ａの表面を露出させる（図１１６（ａ）〜（ｄ））。
次に、露出したシリコン窒化膜４４１ａを、シリコン酸化膜、ポリシリコン膜はエッチングせずにシリコン窒化膜だけをエッチングする条件を用いてエッチングする。その結果、４２１ｂからなる浮遊ゲートパターンは周囲の４辺のうち２辺を第３絶縁膜４１３ａに、残りの２辺を第４絶縁膜パターンに囲まれることになる（図１１７（ａ）〜（ｄ））。また、もともとシリコン窒化膜パターン４４１ａの標高が浮遊ゲート４２１ｂの標高よりも高かったために、第４絶縁膜パターン４１４ａの標高は浮遊ゲートパターン４２１ｂの標高よりも高くなる。
次に浮遊ゲート４２１ｂと制御ゲート４２２ａを絶縁する層間絶縁膜となる第２絶縁膜４１２を堆積する（図１１８（ａ）〜（ｄ））。この第２絶縁膜には、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜４２２を堆積し（図１１９（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図１２０（ａ）〜（ｄ））。従来技術ではこの後、さらにシリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜４１２、浮遊ゲートポリシリコン膜４２１を順次エッチングする必要があるが、本実施例のメモリセルでは、図１１３（ａ）〜（ｄ）の段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。
【００６８】
また、浮遊ゲート４２３ｂの標高が第４絶縁膜４１４の標高よりも低くなっているため、ワード線をドライエッチング技術で加工する際に、第４絶縁膜の表面が露出した段階で終了することにより、隣接ワード線を分離することができかつ浮遊ゲートとワード線の合わせずれが合っても浮遊ゲート制御ゲート間で層間絶縁膜４１２を介して形成されるキャパシタの静電容量は減少しない。更に浮遊ゲートは、第３絶縁膜間スペースに埋め込まれた凹状の形状をしているために隣接ワード線下の浮遊ゲート間の対向面積が小さい。このため隣接セルの書込状態によるセルしきい値の変動が抑制される。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線４２２ａ、ソース／ドレイン拡散層４０５、ウェル４０１に至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、従来型のＮＡＮＤ型フラッシュメモリのセルと比較して、隣接ワード線下の浮遊ゲート間の対向面積は小さいので浮遊ゲート間の干渉によるしきい値シフトを低減できた。
【００６９】
＜実施例１３＞
実施例４で行なったように、浮遊ゲートと制御ゲートを絶縁する第２絶縁膜を形成する前に、浮遊ゲートを囲む酸化膜の側壁を酸化膜の等方性エッチングを行なうことが、実施例６から１２のセルでも可能であった。この場合、浮遊ゲートと制御ゲートの間の静電容量を増大させ、カップリング比をより向上させることができた。
【００７０】
＜実施例１４＞
実施例５で行なったように、浮遊ゲートの表面にシリコンの微細な粒を付着させて浮遊ゲートの表面積を増大させて、メモリセルを形成することも可能であった。
この場合、浮遊ゲートと制御ゲートの間の静電容量を増大させ、カップリング比をより向上させることができた。
【００７１】
＜実施例１５＞
本発明の実施例１から１２では、浮遊ゲートと制御ゲートを分離する絶縁膜として、シリコン酸化膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなる膜を用いたが、高誘電体材料である例えばＴａ２Ｏ５やＡｌ２Ｏ３を用いることも可能であった。従来技術である、制御ゲート・層間絶縁膜材料・浮遊ゲートの一括加工方式では、層間絶縁膜材料も制御性良くエッチングすることが要求され、新材料を用いるのに困難が大きかったが、実施例１から１４に示す本発明のメモリセルでは層間絶縁膜をエッチングする必要が無いため、上記困難は回避された。Ｔａ２Ｏ５やＡｌ２Ｏ３を層間絶縁膜に用いることは、実施例１から１４に示す場合について可能であったが、ここでは、特に、実施例１０の場合で、層間絶縁膜にＡｌ２Ｏ３を適用した場合を説明する。
【００７２】
実施例１０の場合と同様の方法で、図９０（ａ）〜（ｄ）を形成した後、浮遊ゲート３２１ｂと制御ゲート３２２ａを絶縁する層間絶縁膜となる高誘電体Ａｌ２Ｏ３膜３８１を形成する。（図１２１（ａ）〜（ｄ））。
次に、ポリシリコン膜、窒化タングステン膜、タングステン膜の積層膜、いわゆるポリメタル膜３２２を堆積し（図１２２（ａ）〜（ｄ））、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線を形成した（図１２３（ａ）〜（ｄ））。従来技術ではこの後、さらにＡｌ２Ｏ３膜３８１、浮遊ゲートポリシリコン膜３２１を順次エッチングする必要があるが、本実施例のメモリセルでは、実施例１０と同様、図８７（ａ）〜（ｄ）に対応する段階で、浮遊ゲートが各メモリセルごとに完全に分離しているため、ワード線の加工を行なうだけでよい。制御ゲート、制御ゲート・浮遊ゲート間層間絶縁膜、浮遊ゲートの一括加工を行わない本発明のセルでは、層間絶縁膜に新材料を適用した場合でもその新材料を加工する必要が無いため、適用が容易である。
その後、図には示してないが、層間絶縁膜を形成した後、ワード線３２２ａ、ソース／ドレイン拡散層３０５、ウェル３０１、第３ゲート３２３ａに至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、実施例１０と比較して、高誘電率膜３８１を用いているため、浮遊ゲート・制御ゲート間のキャパシタの面積あたりの静電容量が大きい。このため、容量結合比の確保が容易となった。
【００７３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
半導体集積回路装置のワード線幅を縮小しても充分なカップリング比が確保でき、なおかつ隣接浮遊ゲート間の静電容量を低減できる。このため、隣接浮遊ゲートの状態に依存する注目セルのしきい値シフトを低減できる。これにより、メモリセルの面積縮小化、隣接セル間干渉による誤読出しの防止、しきい値ウインドウの狭帯化による書込消去速度の向上が得られる。
【図面の簡単な説明】
【図１】本発明の実施例１である不揮発性半導体記憶装置の一例を示した一部平面図である。
【図２】（ａ）、（ｂ）および（ｃ）は各々、図１におけるＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’線断面図である。
【図３】実施例１のメモリアレイの回路図の概略図である。読み出し時（ａ）と書き込み時（ｂ）の電圧条件の例が示されている。
【図４】（ａ）〜（ｃ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図５】（ａ）〜（ｃ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図６】（ａ）〜（ｃ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図７】（ａ）〜（ｂ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図８】（ａ）〜（ｂ）は、実施例１の不揮発性半導体記憶装置の製造方法の一例を示した平面図と断面図である。
【図９】（ａ）〜（ｄ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図１０】（ａ）〜（ｄ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図１１】（ａ）〜（ｄ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図１２】（ａ）〜（ｄ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図１３】（ａ）〜（ｄ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図１４】（ａ）〜（ｄ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図１５】（ａ）〜（ｄ）は実施例１の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図１６】実施例１の不揮発性半導体記憶装置で確認される効果を浮遊ゲート間の干渉によるしきい値シフト量のワード線寸法依存性で示した図である。
【図１７】（ａ）〜（ｂ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１８】（ａ）〜（ｂ）は実施例２の不揮発性半導体記憶装置の製造方法の一例を示した平面図と断面図である。
【図１９】（ａ）〜（ｄ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２０】（ａ）〜（ｄ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２１】（ａ）〜（ｄ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２２】（ａ）〜（ｄ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２３】（ａ）〜（ｄ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２４】（ａ）〜（ｄ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２５】（ａ）〜（ｄ）は、本発明の実施例２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２６】（ａ）〜（ｂ）は、本発明の実施例３である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２７】（ａ）〜（ｄ）は実施例３の不揮発性半導体記憶装置の製造方法の一例を示した断面図である。
【図２８】（ａ）〜（ｄ）は、本発明の実施例４である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図２９】（ａ）〜（ｄ）は、本発明の実施例４である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３０】（ａ）〜（ｄ）は、本発明の実施例４である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３１】（ａ）〜（ｄ）は、本発明の実施例４である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３２】（ａ）〜（ｃ）は、本発明の実施例５である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３３】（ａ）〜（ｄ）は、本発明の実施例５である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３４】（ａ）と（ｂ）は実施例６のメモリアレイの回路図の概略図である。読み出し時の電圧条件の例が示されている。
【図３５】（ａ）と（ｂ）は実施例６のメモリアレイの回路図の概略図である。書き込み時の電圧条件の例が示されている。
【図３６】（ａ）〜（ｂ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３７】（ａ）〜（ｃ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３８】（ａ）〜（ｃ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図３９】（ａ）〜（ｂ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部平面図と断面図である。
【図４０】（ａ）〜（ｄ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４１】（ａ）〜（ｄ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４２】（ａ）〜（ｄ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４３】（ａ）〜（ｄ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４４】（ａ）〜（ｄ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４５】（ａ）〜（ｄ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４６】（ａ）〜（ｄ）は、本発明の実施例６である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４７】（ａ）〜（ｂ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４８】（ａ）〜（ｂ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図４９】（ａ）〜（ｂ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５０】（ａ）〜（ｂ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部平面図と断面図である。
【図５１】（ａ）〜（ｄ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５２】（ａ）〜（ｄ）は、本発明の実施の形態７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５３】（ａ）〜（ｄ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５４】（ａ）〜（ｄ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５５】（ａ）〜（ｄ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５６】（ａ）〜（ｄ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５７】（ａ）〜（ｄ）は、本発明の実施例７である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５８】（ａ）〜（ｃ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図５９】（ａ）〜（ｃ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６０】（ａ）〜（ｃ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６１】（ａ）〜（ｂ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６２】（ａ）〜（ｂ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６３】（ａ）〜（ｂ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部平面図と断面図である。
【図６４】（ａ）〜（ｄ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６５】（ａ）〜（ｄ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６６】（ａ）〜（ｄ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６７】（ａ）〜（ｄ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６８】（ａ）〜（ｄ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図６９】（ａ）〜（ｄ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７０】（ａ）〜（ｄ）は、本発明の実施例８である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７１】（ａ）〜（ｃ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７２】（ａ）〜（ｂ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７３】（ａ）〜（ｂ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７４】（ａ）〜（ｃ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７５】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７６】（ａ）〜（ｂ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７７】（ａ）〜（ｂ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部平面図と断面図である。
【図７８】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図７９】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８０】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８１】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８２】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８３】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８４】（ａ）〜（ｄ）は、本発明の実施例９である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８５】（ａ）〜（ｂ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８６】（ａ）〜（ｂ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部平面図と断面図である。
【図８７】（ａ）〜（ｄ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８８】（ａ）〜（ｄ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図８９】（ａ）〜（ｄ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９０】（ａ）〜（ｄ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９１】（ａ）〜（ｄ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９２】（ａ）〜（ｄ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９３】（ａ）〜（ｄ）は、本発明の実施例１０である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９４】実施例１１のメモリアレイの回路図の概略図である。読み出し時（ａ）と書き込み時（ｂ）の電圧条件の例が示されている。
【図９５】（ａ）〜（ｃ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９６】（ａ）〜（ｃ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９７】（ａ）〜（ｂ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９８】（ａ）〜（ｂ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図９９】（ａ）〜（ｂ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部平面図と断面図である。
【図１００】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０１】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０２】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０３】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０４】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０５】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０６】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０７】（ａ）〜（ｄ）は、本発明の実施例１１である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０８】（ａ）〜（ｃ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１０９】（ａ）〜（ｃ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１０】（ａ）〜（ｂ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１１】（ａ）〜（ｂ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１２】（ａ）〜（ｂ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部平面図と断面図である。
【図１１３】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１４】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１５】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１６】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１７】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１８】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１１９】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１２０】（ａ）〜（ｄ）は、本発明の実施例１２である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１２１】（ａ）〜（ｄ）は、本発明の実施例１５である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１２２】（ａ）〜（ｄ）は、本発明の実施例１５である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１２３】（ａ）〜（ｄ）は、本発明の実施例１５である不揮発性半導体記憶装置の一例を示した一部断面図である。
【図１２４】（ａ）と（ｂ）は実施例１の制御ゲートと浮遊ゲートの間の合わせずれが層間絶縁膜容量に影響しないことを示した断面図である。
【符号の説明】
２００、３００、４００…半導体基板（シリコン基板）、２０１、３０１、４０１…ウェル、２０５、３０５、４０５…拡散層領域、２１１、２１２、２１３、２１４、２１５、２１６、３１１、３１２、３１３、３１４、３１５、３１６、３１７、４１１、４１２、４１３、４１４…絶縁膜、２２１、３２１、４２１…浮遊ゲートポリシリコン膜、２２３、３２３、４２３…第３ゲートとなるポリシリコン膜、２２２、３２２、４２２…制御ゲート材料（ポリメタル）、２４１、３４１、３４２、３４３、３４４、４４１、４４２…シリコン窒化膜、２５１、３５１、３５２…レジスト、２６１…シリコンの微細な粒、３７１…ポリシリコン、３８１…Ａｌ２Ｏ３膜、４８１…酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２７】
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【図３０】
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【図１００】
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