(57)【要約】【課題】シリアルデータ信号を多数の受信端へ同一のクロック信号に同期させて正確且つ高速に、しかも信号バス幅を増大させることなく転送することを可能にする前処理回路及びデータ転送方法を提供する。【解決手段】前処理回路２０は、Ｄ−Ｆ／Ｆ２１、Ｄ−Ｆ／Ｆ２２、ＩＮＶ２３、Ｄ−Ｆ／Ｆ２４、Ｄ−Ｆ／Ｆ２５、ＥＸＯＲ２６、Ｄ−Ｆ／Ｆ２７、Ｔ−Ｆ／Ｆ２８、ＩＮＶ２９、位相設定回路３０、スイッチ回路３１及びスイッチ回路３２を備え、シリアルデータ信号ＤＳをＤ−Ｆ／Ｆ２１のＤ入力端に入力し、クロック信号ＳＣの連続する２パルスの各エッジでラッチした結果を比較し、同じエッジ側の結果が一致している方をラッチデータ信号ＤＴとして後段へ出力する。【選択図】　　　図１
2004118083.tif 000002
【特許請求の範囲】
【請求項１】
データ入力端に外部からデータレートｆ０のシリアルデータ信号が入力され、クロック入力端に入力されるクロックレートｆ１（但し、ｍを２以上の正数として、ｆ１＝ｍ×ｆ０を満足するものとする）のクロック信号の第１エッジでラッチされてデータ出力端から出力される第１ラッチ手段と、
データ入力端に前記第１ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第２ラッチ手段と、
入力される前記クロック信号が反転されて反転クロック信号が出力される第１信号反転手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記反転クロック信号の第１エッジでラッチされて出力端から出力される第３ラッチ手段と、
データ入力端に前記第３ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記反転クロック信号の第１エッジでラッチされてデータ出力端から出力される第４ラッチ手段と、
前記クロック信号及び所定の制御信号が入力され、所定のタイミングでラッチ制御信号が出力される位相設定手段と、
前記第１ラッチ手段のデータ出力端から出力された信号及び前記第２ラッチ手段のデータ出力端から出力された信号が入力され、これらの排他的論理和信号が出力される排他的論理和回路と、
データ入力端に入力される前記排他的論理和信号が、クロック入力端に入力される前記ラッチ制御信号の変化点でラッチされてデータ出力端から選択制御信号として出力される第５ラッチ手段と、
前記第２ラッチ手段のデータ出力端から出力される信号及び前記第４ラッチ手段のデータ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかがラッチデータ信号として出力端から出力される第１スイッチ手段と、
前記クロック信号及び前記ラッチ制御信号が入力され、前記クロック信号が１／ｍに分周されたクロック分周信号が出力される分周信号発生手段と、
入力される前記クロック分周信号が反転されて反転分周信号が出力される第２信号反転手段と、
前記クロック分周信号及び前記反転分周信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかがシフトクロック信号として出力端から出力される第２スイッチ手段と、
を有することを特徴とする前処理回路。
【請求項２】
データ入力端に外部からデータレートｆ０のシリアルデータ信号が入力され、クロック入力端に入力されるクロックレートｆ０の第１クロック信号の第１エッジでラッチされてデータ出力端から出力される第１ラッチ手段と、
データ入力端に前記第１ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記第１クロック信号の前記第１エッジと反対の第２エッジでラッチされてデータ出力端から出力され第２ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力されるクロックレートがｆ０で前記第１クロック信号よりも位相が遅れた第２クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第３ラッチ手段と、
データ入力端に前記第３ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記第２クロック信号の前記第２エッジでラッチされてデータ出力端から出力される第４ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記第１クロック信号の前記第２エッジでラッチされてデータ出力端から出力される第５ラッチ手段と、
前記第１クロック信号及び所定の制御信号が入力され、所定のタイミングでラッチ制御信号が出力される位相設定手段と、
前記第１ラッチ手段のデータ出力端から出力された信号及び前記第５ラッチ手段のデータ出力端から出力された信号が入力され、これらの排他的論理和信号が出力される排他的論理和回路と、
データ入力端に入力される前記排他的論理和信号がクロック入力端に入力される前記ラッチ制御信号の変化点でラッチされてＱ出力端から選択制御信号として出力される第６ラッチ手段と、
前記第２ラッチ手段のデータ出力端から出力される信号及び前記第４ラッチ手段のデータ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、ラッチデータ信号として出力端から出力される第１スイッチ手段と、
前記第１クロック信号及び前記第２クロック信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、シフトクロック信号として出力端から出力される第２スイッチ手段と、
を有することを特徴とする前処理回路。
【請求項３】
データ入力端に外部からデータレートｆ０のシリアルデータ信号が入力されクロック入力端に入力されるクロックレートｆ０の第１クロック信号の第１エッジでラッチしてデータ出力端から出力する第１ラッチ手段と、
データ入力端に前記第１ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力されるクロックレートｆ０で前記第１クロック信号よりも位相が遅れた第２クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第２ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記第１クロック信号の前記第１エッジと逆の第２エッジでラッチされてデータ出力端から出力される第３ラッチ手段と、
データ入力端に前記第３ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記第２クロック信号の前記第２エッジでラッチされてデータ出力端から出力される第４ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記第２クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第５ラッチ手段と、
前記第２クロック信号及び所定の制御信号が入力され、所定のタイミングでラッチ制御信号が出力される位相設定手段と、
前記第１ラッチ手段のデータ出力端から出力された信号及び前記第５ラッチ手段のデータ出力端から出力された信号が入力され、これらの排他的論理和信号が出力される排他的論理和回路と、
データ入力端に入力される前記排他的論理和信号がクロック入力端に入力される前記ラッチ制御信号の変化点でラッチされてＱ出力端から選択制御信号として出力される第６ラッチ手段と、
前記第２ラッチ手段のデータ出力端から出力される信号及び前記第４ラッチ手段のデータ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、ラッチデータ信号として出力端から出力される第１スイッチ手段と、
前記第１クロック信号及び前記第２クロック信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、選択クロック信号として出力端から出力される第２スイッチ手段と、
前記選択クロック信号と前記ラッチ制御信号が入力され、これらの論理積信号がシフトクロック信号として出力端から出力されるゲート手段と、
を有することを特徴とする前処理回路。
【請求項４】
前記クロック信号の信号波形は、デューティが５０±１０％の矩形波である請求項１記載の前処理回路。
【請求項５】
前記第１クロック信号及び前記第２クロック信号の信号波形は、いずれもデューティが５０±１０％の矩形波である請求項２又は３に記載の前処理回路。
【請求項６】
前記第１スイッチ手段において第１入力端に入力された信号が当該スイッチ手段の出力端から出力されるとき、前記第２スイッチ手段においても第１入力端に入力された信号が当該スイッチ手段の出力端から出力されるように制御される請求項１乃至５いずれか１項に記載の前処理回路。
【請求項７】
転送用クロック信号と共に転送されたシリアルデータ信号と前記転送用クロック信号に基づいて生成されたシフトクロック信号を、前記シフトクロック信号とのタイミングに合わせてシフトレジスタ回路へ入力した後、並列ラッチクロック入力信号のタイミングで前記シフトレジスタ回路へ入力された前記シリアルデータ信号を並列ラッチレジスタに出力するシリアルデータの転送方法であって、前記転送用クロック信号のクロックレートがデータレートの２倍またはそれ以上であり、前記転送用クロック信号の立ち上がりエッジ部または立下りエッジ部の何れか一方、または両方のエッジ部で、連続する１個以上の前記シリアルデータ信号に対するサンプリングを行い、前記サンプリング値が連続して２つ以上同一値となる側のエッジをアクティブエッジとする前記シフトクロック信号を生成して出力し、前記シフトレジスタ回路へ入力することを特徴とするシリアルデータの転送方法。
【請求項８】
連続する１個以上の前記シリアルデータ信号に対する前記転送用クロック信号パルスによるサンプリング値が、２つ以上連続してＨレベル、またはＬレベルとなることを特徴とする請求項７項記載のシリアルデータの転送方法。
【請求項９】
前記シリアルデータ信号と同一周波数であり、かつ互いに位相の異なる２つの転送用クロック信号の両方のパルスの立ち上がりエッジ部または立下りエッジ部の何れかのエッジ部において、前記シリアルデータ信号のサンプリングを前記２つの転送用クロック信号で行い、前記シリアルデータ信号の前記シフトクロック信号、は前記２つの転送用クロック信号で同一サンプリング値となる側の前記転送用クロック信号のエッジがアクティブエッジとなるように生成されて前記シフトレジスタ回路へ入力される請求項７又は８に記載のシリアルデータの転送方法。
【請求項１０】
２つの転送用クロック信号の位相差が９０°である請求項９記載のシリアルデータの転送方法。
【請求項１１】
前記シリアルデータ信号のデータレートに対し、いずれも２倍のクロックレートを有し且つ互いに正相、逆相の関係にある２つの転送用クロック信号の任意のパルスの立ち上がりエッジ部又は立下りエッジ部のいづれか一方のエッジ部において、前記シリアルデータ信号のサンプリングを行い、連続する２つの前記転送用クロック信号で前記シリアルデータ信号のサンプリング値が同一となる前記転送用クロック信号を選択し、選択した当該転送用クロック信号を２分周した信号を前記シフトレジスタ回路へ入力する前記シフトクロック信号とする請求項７又は８に記載のシリアルデータの転送方法。
【請求項１２】
データ転送開始時に前記シリアルデータ信号の前にシフトクロック位相決定用スタートビットを独立して設け、前記スタートビットを前記転送用クロック信号にてサンプリングを行い、前記転送用クロック信号のクロックレートが前記シリアルデータ信号のデータレートの２倍であるとき、前記転送用クロック信号の立ち上がりエッジ部又は立下りエッジ部のいずれか一方で、連続する１個以上の前記シリアルデータ信号に対するサンプリングを行い、前記サンプリング値が連続して２回以上同一値となるエッジ側がアクティブエッジとなるように前記シフトクロック信号を生成し前記シフトレジスタ回路へ入力する請求項７又は８に記載のシリアルデータの転送方法。
【請求項１３】
データ転送開始時に前記シリアルデータ信号の前にシフトクロック位相決定用スタートビットを独立して設け、前記スタートビットを前記転送用クロック信号にてサンプリングを行い、前記転送用クロック信号のクロックレートが前記シリアルデータ信号のデータレートと同じで位相の互いに異なる２つの転送用クロック信号の立ち上がりエッジ部又は立下りエッジ部いずれか一方において、連続する１個以上の前記シリアルデータ信号に対するサンプリングを行い、前記サンプリング値が連続して２回以上同一値となるエッジ側がアクティブエッジとなるように前記シフトクロック信号を生成し前記シフトレジスタ回路へ入力する請求項７又は８に記載のシリアルデータの転送方法。
【請求項１４】
前記シリアルデータ信号のデータレートに対し、いずれも２倍のクロックレートを有し且つ互いに正相、逆相の関係にある２つの転送用クロック信号の任意のパルスの立ち上がりエッジ部又は立下りエッジ部のいづれか一方のエッジ部において前記シリアルデータ信号に設けられた前記シフトクロック位相決定用スタートビットのサンプリングを行い、連続する２つのパルスでサンプリング値が連続して２回同一値となる側の前記転送用クロック信号を選択し、選択された当該転送用クロック信号を２分周した信号を前記シリアルデータ信号の前記シフトクロック信号として出力する請求項１２項記載のシリアルデータの転送方法。
【請求項１５】
前記サンプリング値の判定はＤ型フリップフロップおよび、トグルフリップフロップ、ゲートロジック回路で構成された前処理回路で行うことを特徴とする請求項７乃至１４いずれか１項に記載のシリアルデータの転送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータ信号の転送技術に関し、特にプラズマディスプレイ等のマトリクス表示装置の駆動回路において表示データ信号を転送クロックと同期してシリアルデータ信号として入力するデータドライバ回路のようなシリアルデータ信号がクロック信号と同期して転送されるデータ転送技術に関する。
【０００２】
【従来の技術】
面放電形のプラズマディスプレイにおいては、２枚のガラス基板に、それぞれ行方向の行電極と列方向の列電極とを設けるとともに、行電極側のガラス基板には行電極上に誘電体層とを設け、列電極側のガラス基板には列電極上に蛍光体層を設けるとともに、各列電極間に隔壁を設けたものを、微小な距離を隔てて対向させて、両基板間にガスを封入したマトリクス構造の平面形ディスプレイパネルを使用し、行電極と列電極とをそれぞれ別個に駆動することによって、駆動された行電極と列電極との交点部分（セル）のガス空間においてプラズマ放電を起こさせることによって、列電極上に設けられた蛍光体を刺激して発光させるようになっている。なお、カラー表示を行うディスプレイパネルの場合は、各列電極が、それぞれＲ（赤），Ｇ（緑），Ｂ（青）の異なる色の蛍光体を使用した３色の電極からなり、各列ごとに各色の電極をそれぞれ別個に駆動することによって、複数色のカラー表示を行うことができるようになっている。
【０００３】
そして、この場合における各電極の駆動方法としては、行電極として、例えば各行に共通に設けられたＸ電極と、各行ごとに設けられたＹ電極とを交互に配置して、Ｘ電極とＹ電極間に交互に電圧パルスを印加して、半周期ごとに極性の反転する放電を起こさせる、ＡＣ（交流）駆動方式が一般に用いられている。
【０００４】
このようなＡＣ駆動方式のプラズマディスプレイパネル（ＡＣ−ＰＤＰ）においては、各セルの電極間で一度、放電が生じると、放電空間で生成された電子やイオンが，誘電体層上に蓄積して壁電荷が形成されるが、壁電荷が形成された後は、壁電荷の電界の作用によって低い電圧で放電可能になり、この低い電圧を半周期ごとに反転させることによって放電を維持できるようになる。この機能はメモリ機能と呼ばれ、この機能に基づいて低い印加電圧で維持される放電は維持放電と呼ばれている。ＡＣ−ＰＤＰにおいては、１フレーム期間を明るさの重みが異なる複数のサブフレームに分割し、各サブフレームが画像データをパネルの画素に書き込む走査期間と、書き込まれた画素を発光させるための維持期間とで構成される走査・維持分離方式が現在主流となっている。この走査・維持分離方式によるＡＣ−ＰＤＰにおいて、画像の階調表示を行うためには、１フレーム期間の画像信号を複数のサブフレームに分割して、サブフレームごとに維持放電で発光させる時間（回数）を制御する方式がとられる。具体的には、１フレームごとにリセットしながら、各サブフレームごとに、例えば、２の階乗倍の割合で増加する維持放電期間を割り当てることによって、維持放電回数が多いセルほど明るく発光するので、階調表示が行われる。以下、ＡＣ型カラーＰＤＰ装置の構成と、従来のデータドライバ回路の構成，動作について説明する。
【０００５】
図９は、従来のＡＣ型カラーＰＤＰ装置の構成を示すブロック図、図１０は、従来のデータドライバ回路の構成を示す図、図１１は、データドライバ回路の表示データ入力の形式を示すタイミングチャートである。図９を参照すると、ＡＣ型カラーＰＤＰ装置１００は、複数のデータドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｎと、ＡＣ型プラズマディスプレイパネル（ＡＣ−ＰＤＰ）１０２と、スキャンドライバ回路１０３Ａ，…，１０３Ｍと、フォーマット変換回路１０４と、駆動信号発生回路１０５と、高圧駆動回路１０６とから概略構成されている。
【０００６】
データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｎはいずれも集積回路からなり、フォーマット変換回路１０４からの総数Ｌ列の列電極に対応するシリアル表示データ信号を、所定本数（ｎ）ごとに受け取って、駆動信号発生回路１０５からの並列ラッチ制御信号に応じて、走査期間ごとにそれぞれの列電極へ並列にデータ信号を出力する。
【０００７】
ＡＣ−ＰＤＰ１０２はメモリ機能を利用したサブフレームシーケンスによる駆動されるＡＣ駆動方式のプラズマディスプレイパネルであって、Ｋ行の行電極（走査・維持電極）と、Ｒ，Ｇ，Ｂの各色に対応する電極をＬ列に配置した列電極（データ電極）とをマトリクス状に配列した電極配置を有している。
【０００８】
スキャンドライバ回路１０３Ａ，１０３Ｂ，…，１０３Ｍはいずれも集積回路からなり、駆動信号発生回路１０５からの所定本数ごとの行駆動信号に応じて、走査信号を、Ｋ行の行電極に対して、順次、出力する。
【０００９】
フォーマット変換回路１０４は、ＡＣ型カラーＰＤＰ装置１００の外部から入力されたＲ，Ｇ，Ｂの３色に対応する３本のシリアルデータからなる映像データを、それぞれ対応するフレームメモリ１１１によってフォーマットを変換し、ＡＣ−ＰＤＰ１０２の列毎にＲ，Ｇ，Ｂの３色が順次配列されるように変換されたシリアル表示データ信号ＤＳ作成し、このシリアル表示データ信号ＤＳをデータドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｎに出力する。
【００１０】
駆動信号発生回路１０５は、図示されない垂直同期信号検出回路で検出された、映像データ中に含まれる垂直同期信号に応じて、１フレームごとに所定のシーケンスに従って、行駆動信号と列駆動信号とを発生して、データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｎと、スキャンドライバ回路１０３Ａ，…，１０３Ｍに供給する。高圧駆動回路１０６は、駆動信号発生回路１０５からの駆動信号に応じて、各データドライバ回路１０１Ａ，１０１Ｂ，１０１Ｃ，…，１０１Ｎへ高圧電源を供給する。
【００１１】
一つのデータドライバ回路１０１は、図１０に示すように、ｎ段のシフトレジスタ回路１１と、ｎ回路分の並列ラッチ回路１２と、ｎ個の出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎと、ｎ個の高耐圧ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　）ドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎとから概略構成されている。
【００１２】
シフトレジスタ回路１１は、ｎ段のシフトレジスタからなり、フレームメモリ１１１から入力された、シリアル表示データ信号ＤＳを、駆動信号発生回路１０５からのシフトクロック信号ＳＣに応じて、１走査周期ごとにシフトする。並列ラッチ回路１２は、シフトレジスタ回路１１のｎ段のシフトレジスタからの出力を、駆動信号発生回路１０５からの並列ラッチ制御信号φに応じてラッチする。
【００１３】
出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎは、並列ラッチ回路１２から並列に出力された信号Ｑ１，Ｑ２，Ｑ３，Ｑ４，…，Ｑｎをそれぞれ入力し、駆動信号発生回路１０５から入力される出力制御信号ＯＳに応じて、１走査周期ごとに並列に出力する。
【００１４】
高耐圧ＣＭＯＳドライバＢ１，Ｂ２，Ｂ３，Ｂ４，…，Ｂｎは、出力制御用論理ゲート回路Ｇ１，Ｇ２，Ｇ３，Ｇ４，…，Ｇｎから出力制御信号ＯＳに応じてそれぞれに並列に入力された信号を、高圧駆動回路１０６からの高圧電源Ｖｄを用いて、高圧の書き込みパルスからなるデータ信号Ｃ１，Ｃ２，Ｃ３，Ｃ４，…，Ｃｎに変換して、ＡＣ−ＰＤＰ１０２の各列電極（データ電極）へ出力する。
【００１５】
この従来のＡＣ型カラーＰＤＰ装置１００の動作は、概略次のようになっている。先ず、図９に示すＡＣ型カラーＰＤＰ装置１００のフォーマット変換回路１０４に対して、映像データがＲ，Ｇ，Ｂの各色毎にシリアルに入力される。フォーマット変換回路１０４は、この映像データをデータドライバ回路１０１のデータ出力数（ｎ個）に分割し、フォーマット変換してシリアル表示データ信号ＤＳを生成する。次に、フォーマット変換回路１０４は、このシリアル表示データ信号ＤＳを走査期間内に各データドライバ回路１０１に対して、独立した信号配線を介してそれぞれシリアル形式で出力する。一方、駆動信号発生回路１０５は各データドライバ回路１０１に対してシフトクロック信号ＳＣを出力する。
【００１６】
図１０に示すように、各データドライバ回路１０１においては、シフトレジスタ回路１１が、シリアル形式で伝送された各色のシリアル表示データ信号ＤＳを、シフトクロック信号ＳＣに基づいてＲ，Ｇ，Ｂの順に取り込む。すなわち、シリアル表示データ信号ＤＳがシフトレジスタ回路１１にシフト入力される。シフトレジスタ回路１１は、シリアル表示データ信号ＤＳを取り込んだ後、この信号を一斉に並列ラッチ回路１２に対して出力する。並列ラッチ回路１２は、駆動信号発生回路１０５から出力された並列ラッチ制御信号φに基づいて、シフトレジスタ回路１１の出力信号を並列にラッチする。
【００１７】
次に、データドライバ回路１０１に対するシリアル表示データ信号ＤＳの入力方法の概略について説明する。データドライバ回路１０１に対するシリアル表示データ信号の入力方法には、大きく分けて２種類の方法があり、図１１はこの２種類の入力方法の例を説明するための図で、（ａ）及び（ｂ）はそれぞれ１ビットデータ入力の場合及び３ビットデータ入力の場合のタイミングチャートである。又、図１２は、シフトレジスタ回路１１がシリアル表示データ信号ＤＳを取り込むときのシフトクロック信号ＳＣとのタイミング関係を説明する模式的なタイミングチャートである。
【００１８】
図１１（ａ）に示す１ビットデータ入力の場合は、シリアル表示データ信号ＤＳは、順次、Ｒ，Ｇ，Ｂの順に繰り返し配列されていて、シフトクロック信号の立ち上がりごとに順次、シフトレジスタ回路１１においてシフトされ、最後までシフトされたとき、並列ラッチ制御信号φの例えば立ち下がりに同期して、並列ラッチ回路１２に並列にラッチされて、データＯｎ，Ｏｎ−１，Ｏｎ−２，Ｏｎ−３，Ｏｎ−４，Ｏｎ−５，Ｏｎ−６，…，Ｏ３，Ｏ２，Ｏ１のように、１ビットずつシリアルに入力された表示データに対応する信号が一斉に出力される。
【００１９】
又、図１１（ｂ）に示す３ビットデータ入力の場合は、入力データ信号は、（ａ）に示す１ビットデータ入力の場合と同じであるが、シフトクロック信号ＳＣの立ち上がりごとに、Ｒ，Ｇ，Ｂの順序で３ビットずつグループ化されて、シフトレジスタ回路１１においてシフトされ、最後までシフトされたとき、並列ラッチ制御信号φの例えば立ち下がりに同期して、並列ラッチ回路１２に並列にラッチされて、シリアル表示データ信号ＤＳ１，シリアル表示データ信号ＤＳ２，シリアル表示データ信号ＤＳ３で入力された全表示データ信号が同時に出力される。
【００２０】
そして、各データドライバ回路では、図１０に示すように、出力制御信号ＯＳの立ち上がりに応じて、並列入力信号Ｑを出力制御用論理ゲート回路Ｇを経て、高耐圧ＣＭＯＳドライバＢに入力することによって、並列入力信号Ｑのハイレベルを高圧電源電圧Ｖｄに変換し、ロウレベルを０Ｖに変換して出力するので、並列入力信号Ｑに応じて、高圧電源電圧Ｖｄがデータ電極に印加されて、走査が行われた行電極との交点のセルで放電が生じてパネルへの表示データの書込が行われる。表示に必要なライン数分だけ転送−出力−書込を繰り返した後、ＡＣ−ＰＤＰ１０２の各セルを維持期間に映像の明るさに応じ回数だけ発光させ映像の表示を行う。例えば、映像信号として各色当たり８ビットの信号を入力し、１フレーム期間を走査期間及び維持期間を必ず有するサブフレーム期間に時分割し、各フレーム期間において発光させるサブフレーム期間を適宜選択することにより、全体として映像を表示する。
【００２１】
尚、上述したデータドライバ回路１０１に対するシリアル表示データ信号ＤＳの入力方法において、図１１（ａ），（ｂ）いずれの方法の場合でも、図１２に示すようにシリアル表示データ信号ＤＳがフォーマット変換回路１０４から出力されている間に、シフトクロック信号ＳＣが例えば低レベル（Ｌレベル）から高レベル（Ｈレベル）に変化すると、シリアル表示データ信号ＤＳがシフトレジスタ回路１１へ取り込まれる。図１２における、セットアップタイムとは、シフトクロック信号ＳＣの有効な側のエッジ（以下、アクティブエッジとする。この場合はＬレベルからＨレベルに変化するエッジ）に対して、シリアル表示データ信号ＤＳが前もって確定している時間を言い、ホールドタイムは、シフトクロック信号ＳＣのアクティブエッジに対してシリアル表示データ信号ＤＳがその後も確定している時間を言う。すなわち、シリアル表示データ信号ＤＳの論理レベルが確定している期間中において、シフトクロック信号ＳＣのアクティブエッジより前の期間がセットアップタイムであり、後の期間がホールドタイムである。シリアル表示データ信号ＤＳがシフトレジスタ回路１１に正確に取り込まれるためには、セットアップタイム及びホールドタイムの双方が、予め設定されている規格値を満足している必要がある。尚、本発明に関連する先行技術文献としては、特許文献１や特許文献２がある。
【００２２】
【特許文献１】
特開２０００−２０６９４３号公報
【特許文献２】
特開２００１−２５５８４１号公報
【００２３】
【発明が解決しようとする課題】
しかし、上述した従来の技術には以下に示すような問題がある。ＡＣ型カラーＰＤＰ装置１００では、図９に示すようにデータドライバー回路１０１はＡＣ−ＰＤＰ１０２の端縁に沿って配置されている。一方、シリアル表示データ信号ＤＳを出力するフォーマット変換回路１０４及びシフトクロック信号ＳＣを出力する駆動信号発生回路１０５は、いずれもＡＣ型カラーＰＤＰ装置１００内の一カ所（例えば、映像信号処理基板上）に配置されている。ＡＣ−ＰＤＰ１０２は大画面であるため、フォーマット変換回路１０４及び駆動信号発生回路１０５から近い位置に配置されているデータドライバー回路１０１間での信号配線長と、フォーマット変換回路１０４及び駆動信号発生回路１０５から遠い位置に配置されているデータドライバー回路１０１までの信号配線長に大きな差が生じる。
【００２４】
また、図１３は従来のＡＣ型カラーＰＤＰ装置におけるシリアル表示データ信号及びシフトクロック信号の伝送経路を示す模式図である。フォーマット変換回路及び駆動信号発生回路を含む信号処理ＬＳＩから出力されるシリアル表示データ信号ＤＳは、データドライバ回路毎に異なるため、各データドライバ回路に対して独立に伝送される。このため、信号処理ＬＳＩ（に含まれるフォーマット変換回路）からデータドライバ回路に至るシリアル表示データ信号ＤＳの信号配線はデータドライバ回路と同数だけ設けられており、図１３に示すようにシリアル表示データ信号ＤＳの各信号配線は途中に分岐がない。一方、信号処理ＬＳＩ（に含まれる駆動信号発生回路）から出力されるシフトクロック信号ＳＣは、全てのデータドライバ回路について共通である。従って、信号処理ＬＳＩからデータドライバ回路に至るシフトクロック信号ＳＣの信号配線は、信号処理ＬＳＩ側の端部では１本であり、途中で多段にバッファ回路が挿入されて分岐され、データドライバ回路側の端部はデータドライバ回路の数と同数になっている。シフトクロック信号ＳＣは、この信号配線を伝送されることにより、共通のシフトクロック信号ＳＣが複数のデータドライバ回路に分配される。
【００２５】
このように、シリアル表示データ信号ＤＳを伝送する信号配線長とシフトクロック信号ＳＣを伝送する信号配線長との間の差並びに途中に挿入されるバッファ回路の段数及びファンアウト数の差により、信号処理ＬＳＩからデータドライバ回路までのシリアル表示データ信号ＤＳの遅延時間とシフトクロック信号ＳＣの遅延時間との間に差（スキュー）が生じる。この結果、データドライバ回路１０１のシフトレジスタ回路１１がシリアル表示データ信号ＤＳを取り込む際にエラーが生じ、ＡＣ−ＰＤＰ１０２において誤った表示又は映像ノイズが発生することがある。特に、シリアル表示データ信号ＤＳ及びシフトクロック信号ＳＣの高速シリアル伝送を行う場合においては、両者の間の許容位相差に対する余裕度が小さく、全てのデータドライバ回路において、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相を所望の範囲内にそろえるのが困難になっている。
【００２６】
図１４（ａ），（ｂ）及び図１５（ａ），（ｂ）は、シフトレジスタ回路１１におけるシリアル表示データ信号ＤＳの位相及びシフトクロック信号ＳＣの位相と、シリアル表示データ信号ＤＳの入力挙動との関係を示す図である。図１４（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合のタイミングチャートであり、図１４（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表示挙動を示す図である。又、図１５（ａ）はシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が不適切である場合のタイミングチャートであり、図１５（ｂ）はこの場合のＡＣ−ＰＤＰ１０２の表示挙動を示す図である。尚、図１１（ａ）に示すシリアル表示データ信号ＤＳは、データＯ１，Ｏ２，……，ＯｎがＲ，Ｇ，Ｂの順にシリアルに繰り返し配列されており、例えばデータＯ１，Ｏ４，……，Ｏｎ−２は赤色（Ｒ）の発光を行う信号である。図１４（ａ），（ｂ）及び図１５（ａ），（ｂ）はいずれもシリアル表示データ信号ＤＳとして赤単色データが入力される場合を示すものとする。
【００２７】
図１４（ａ）に示すように、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が適切である場合には、前述のセットアップタイム及びホールドタイムの双方が適切に確保され、データＯ１，Ｏ４，……，Ｏｎ−２がシフトレジスタ回路１１に正しく取り込まれる。この結果、図１４（ｂ）に示すように、データ信号Ｃ２，Ｃ４，…，Ｃｎ−２がＡＣ−ＰＤＰ１０２におけるこれらの信号に相当するデータ電極（列電極）に出力され、ＡＣ−ＰＤＰ１０２が赤単色表示となる。
【００２８】
これに対し、図１５（ａ）に示すように、シリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相との関係が不適切で相互にずれている場合には、セットアップタイム又はホールドタイムが適切に確保できない。このため、信号の伝送エラーが生じ、例えば、データＯ４がシフトクロック信号ＳＣの位相遅れによって、シフトレジスタ回路１１にデータＯ４として取り込まれずに、一つ前のデータＯ３に相当するデータとして取り込まれる。同様に、データＯｎ−２はＯｎ−３に相当するデータとして取り込まれる。この結果、図１５（ｂ）に示すように、データ信号Ｃ３，…，Ｃｎ−３が、ＡＣ−ＰＤＰ１０２における一つ前の信号に相当するデータ電極（列電極）に出力され、ＡＣ−ＰＤＰ１０２が例えば青単色画面となる。シリアル表示データ信号ＤＳは、本来赤色単色画面を実現するためのデータ信号であるから、この場合は誤った表示がなされたことになる。このように信号間で遅延時間の差が生じてシリアル表示データ信号ＤＳの位相とシフトクロック信号ＳＣの位相が相互にずれると、シフトレジスタ回路１１においてデータ信号の取り込みエラーが生じ、誤表示や映像ノイズが発生する。
【００２９】
このように、ＡＣ型カラーＰＤＰ装置等のマトリックス表示装置において正しい表示を行うためには表示データ信号の確実な受け渡し、すなわち信号処理ＬＳＩからデータドライバ回路への信号転送が確実にできなければならないが、特に高精細大画面のマトリックス表示装置においては、信号を高速で伝送しようとすると信号の伝送エラーが生じやすくなるという問題がある。
【００３０】
例えば水平解像度１０２４のＡＣ−ＰＤＰ１０２に対して、出力数が９６のデータドライバ回路１０１を使用したときのデータドライバ回路１０１の数は３×１０２４／９６＝３２個である。又、映像表示性能改善のためにＡＣ−ＰＤＰの上下にデータドライバ回路を配置してＡＣ−ＰＤＰ１０２を両側から駆動する方式の時には、片側配置の場合の倍の６４個のデータドライバ回路が必要となる。このように空間的に広い範囲に渡って配置された多数のデータドライバ回路へ、ＡＣ型カラーＰＤＰ装置内の１カ所に配置されたフォーマット変換回路及び駆動信号発生回路等を含む信号処理回路から、共通のタイミングでここの表示データ信号を高速に且つ確実に伝送することはきわめて困難である。
【００３１】
データを高速で伝送する必要性は、カラーＰＤＰの表示方式において現在主流の方式である走査・維持分離方式で特に高まっており、最近のデータドライバ回路における出力数の増大傾向、及び信号伝送バス幅の狭小化傾向の中で、ますますその必要性が高まっている。例えばあるサブフレームの走査期間の１ライン分の走査に割り当てられた時間を２マイクロ秒とすると、９６出力のデータドライバ集積回路へ２マイクロ秒で表示データを転送するには、１ビットのシリアルデータで転送する場合、データレートは４８ＭＨｚと非常に高速になる。２ビッットのシリアルデータで転送すればデータレートは２４ＭＨｚとなるが、この場合シリアル表示データ信号ＤＳを転送するための信号配線の数が２倍の１２８本となり、非常に多くなってしまうため、装置が必要以上に大型化してしまうという問題がある。
【００３２】
しかし、プラズマディスプレイパネルの特徴である、高精細大画面表示を行おうとすると、画面周辺部に配置されたデータドライバ集積回路への信号配線は非常に長くなってしまい、シフトクロック信号とシリアル表示データ信号とのタイミングスキュー（位相ずれ）が増大しやすくなる。このように、高精細大画面のマトリックス表示装置、特に高精細大画面のプラズマディスプレイパネルにおいては、データ信号を高速で伝送する必要性が高いにもかかわらず、データ信号の高速伝送が困難になっている。
【００３３】
本発明は、上記のような問題点に鑑みてなされたものであって、高精細大画面のプラズマディスプレイパネル等のように、シリアルデータ信号を多数の受信端へ同一のクロック信号に同期させて正確且つ高速に、しかも信号バス幅を増大させることなく転送することを可能にする前処理回路及びデータ転送方法を提供しようとするものである。
【００３４】
【課題を解決するための手段】
そのため、本発明の第１の前処理回路は、データ入力端に外部からデータレートｆ０のシリアルデータ信号が入力され、クロック入力端に入力されるクロックレートｆ１（但し、ｍを２以上の正数として、ｆ１＝ｍ×ｆ０を満足するものとする）のクロック信号の第１エッジでラッチされてデータ出力端から出力される第１ラッチ手段と、
データ入力端に前記第１ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第２ラッチ手段と、
入力される前記クロック信号が反転されて反転クロック信号が出力される第１信号反転手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記反転クロック信号の第１エッジでラッチされて出力端から出力される第３ラッチ手段と、
データ入力端に前記第３ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記反転クロック信号の第１エッジでラッチされてデータ出力端から出力される第４ラッチ手段と、
前記クロック信号及び所定の制御信号が入力され、所定のタイミングでラッチ制御信号が出力される位相設定手段と、
前記第１ラッチ手段のデータ出力端から出力された信号及び前記第２ラッチ手段のデータ出力端から出力された信号が入力され、これらの排他的論理和信号が出力される排他的論理和回路と、
データ入力端に入力される前記排他的論理和信号がクロック入力端に入力される前記ラッチ制御信号の変化点でラッチされてデータ出力端から選択制御信号として出力される第５ラッチ手段と、
前記第２ラッチ手段のデータ出力端から出力される信号及び前記第４ラッチ手段のデータ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、ラッチデータ信号として出力端から出力される第１スイッチ手段と、
前記クロック信号及び前記ラッチ制御信号が入力され、前記クロック信号が１／ｍに分周されたクロック分周信号が出力される分周信号発生手段と、
入力される前記クロック分周信号が反転されて反転分周信号が出力される第２信号反転手段と、
前記クロック分周信号及び前記反転分周信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、シフトクロック信号として出力端から出力される第２スイッチ手段と、
を有することを特徴としている。
【００３５】
又、本発明の第２の前処理回路は、データ入力端に外部からデータレートｆ０のシリアルデータ信号が入力され、クロック入力端に入力されるクロックレートｆ０の第１クロック信号の第１エッジでラッチしされデータ出力端から出力される第１ラッチ手段と、
データ入力端に前記第１ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記第１クロック信号の前記第１エッジと反対の第２エッジでラッチされてデータ出力端から出力される第２ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力されるクロックレートがｆ０で前記第１クロック信号よりも位相が遅れた第２クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第３ラッチ手段と
データ入力端に前記第３ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記第２クロック信号の前記第２エッジでラッチされてデータ出力端から出力される第４ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記第１クロック信号の前記第２エッジでラッチされてデータ出力端から出力される第５ラッチ手段と、
前記第１クロック信号及び所定の制御信号が入力され、所定のタイミングでラッチ制御信号が出力される位相設定手段と、
前記第１ラッチ手段のデータ出力端から出力された信号及び前記第５ラッチ手段のデータ出力端から出力された信号が入力され、これらの排他的論理和信号が出力される排他的論理和回路と、
データ入力端に入力される前記排他的論理和信号がクロック入力端に入力される前記ラッチ制御信号の変化点でラッチされてデータ出力端から選択制御信号として出力される第６ラッチ手段と、
前記第２ラッチ手段のデータ出力端から出力される信号及び前記第４ラッチ手段のデータ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、ラッチデータ信号として出力端から出力される第１スイッチ手段と、
前記第１クロック信号及び前記第２クロック信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、シフトクロック信号として出力端から出力される第２スイッチ手段と、
を有することを特徴としている。
【００３６】
又、本発明の第３の前処理回路は、データ入力端に外部からデータレートｆ０のシリアルデータ信号が入力されクロック入力端に入力されるクロックレートｆ０の第１クロック信号の第１エッジでラッチされてデータ出力端から出力される第１ラッチ手段と、
データ入力端に前記第１ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力されるクロックレートｆ０で前記第１クロック信号よりも位相が遅れた第２クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第２ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記第１クロック信号の前記第１エッジと逆の第２エッジでラッチされてデータ出力端から出力される第３ラッチ手段と、
データ入力端に前記第３ラッチ手段のデータ出力端から出力された信号が入力され、クロック入力端に入力される前記第２クロック信号の前記第２エッジでラッチされてデータ出力端から出力される第４ラッチ手段と、
データ入力端に前記シリアルデータ信号が入力され、クロック入力端に入力される前記第２クロック信号の前記第１エッジでラッチされてデータ出力端から出力される第５ラッチ手段と、
前記第２クロック信号及び所定の制御信号が入力され、所定のタイミングでラッチ制御信号が出力される位相設定手段と、
前記第１ラッチ手段のデータ出力端から出力された信号及び前記第５ラッチ手段のデータ出力端から出力された信号が入力され、これらの排他的論理和信号が出力される排他的論理和回路と、
データ入力端に入力される前記排他的論理和信号がクロック入力端に入力される前記ラッチ制御信号の変化点でラッチされてデータ出力端から選択制御信号として出力される第６ラッチ手段と、
前記第２ラッチ手段のデータ出力端から出力される信号及び前記第４ラッチ手段のデータ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、ラッチデータ信号として出力端から出力される第１スイッチ手段と、
前記第１クロック信号及び前記第２クロック信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に前記選択制御信号が入力され、前記選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、選択クロック信号として出力端から出力される第２スイッチ手段と、
前記選択クロック信号と前記ラッチ制御信号が入力され、これらの論理積信号がシフトクロック信号として出力端から出力されるゲート手段と、
を有することを特徴としている。
【００３７】
このとき、前記第１クロック信号及び前記第２クロック信号を含む前記クロック信号の信号波形は、デューティが５０±１０％の矩形波であるのが好ましい。
【００３８】
又、前記第１スイッチ手段において第１入力端に入力された信号が当該スイッチ手段の出力端から出力されるとき、前記第２スイッチ手段においても第１入力端に入力された信号が当該スイッチ手段の出力端から出力されるように制御される。
【００３９】
又、本発明のシリアルデータの転送方法は、送信側からデータレートの２倍またはそれ以上（但し、整数倍が望ましい）のクロックレートのクロック信号を出力し、受信側へ供給する。各受信回路側ではデータ信号の取込を、連続した２回の同じ側のクロックエッジで入力されたデータ信号をラッチし、ラッチ結果のレベル比較に基づいて行う。もし２回のラッチ結果のレベルが一致したら、そのレベルをデータ信号の値として採用する。一致しなければクロックの逆エッジ側で入力されたデータ信号をラッチしてそのレベルを採用する。どちらかのエッジで必ず２回のラッチ結果のレベルが一致する。両方一致したら一致したレベルを採用する。
【００４０】
又、クロックレートがデータレートと同じで位相の異なる２本のクロック信号を送信側から出力し、受信側で両クロック信号の取込データが同様に一致する側のエッジを入力データ信号のラッチクロックとして採用するようにしてもよい。
【００４１】
或いは、クロック信号が入力される度毎にクロックエッジの選択をするのでなく、一区切りの転送データの最初にデータの先頭を識別するビット列と、クロックエッジ選択が容易になる１データ毎にＬ／Ｈが反転するパタンを組み合わせたスタートビットを出力し、この受信内容でその後のデータ転送で採用するクロックエッジの選定を最初に行うことが出来る。
【００４２】
前述のように、転送データレートの２倍のクロックレートのクロック信号を入力することにより、正常なタイミングで入力されたデータはいつも２回連続して同じレベルの信号となる。シフトレジスタ回路に入力されるデータ信号でこれが確認されたものを採用し、そうでない場合はデータ信号から見て９０°位相のずれたクロック信号の逆エッジでラッチされた方のデータを採用することで、少なくともどちらか一方は必ず正常なデータを入力できる。
【００４３】
転送データレートの２倍のクロックレートのクロック信号を入力することにより、個々の受信回路（データドライバ回路）に入力されるクロック信号の位相は任意となるので、クロック信号の分配方法は、従来の線路長の違いによる位相差、反射による波形歪等を考慮したシビアな回路設計から、引き回しの容易な、受信回路間を相互に結んだカスケード接続が可能となる。または分配する場合でも、位置的に近い複数のデータドライバにまとめてクロック信号を供給できるので、分配の回路数が減少し、分配が容易になる。
【００４４】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は本発明の前処理回路の第１の実施形態の概略ブロック図である。図１を参照すると、本実施形態の前処理回路２０は、データ入力端であるＤ入力端に外部から入力されるデータレートｆ０のシリアルデータ信号ＤＳが、クロック入力端であるＣＬＫ入力端に入力されるクロックレートｆ１，デューティ５０％程度（５０±１０％の範囲が望ましい）の矩形波のクロック信号ＳＣの第１エッジ（ここでは、立ち上がりエッジとする）でラッチされてデータ出力端であるＱ出力端から出力される第１ラッチ手段であるＤ型フリップフロップ（以下、Ｄ−Ｆ／Ｆとする）２１と、
Ｄ入力端にＤ−Ｆ／Ｆ２１のＱ出力端から出力された信号が入力され、ＣＬＫ入力端に入力されるクロック信号ＳＣの立ち上がりエッジでラッチされてＱ出力端から出力される第２ラッチ手段であるＤ−Ｆ／Ｆ２２と、
入力されるクロック信号ＳＣが反転されて反転クロック信号ＳＣＰ２が出力される信号反転手段である反転回路（以下、ＩＮＶとする）２３と、
Ｄ入力端にシリアルデータ信号ＤＳが入力され、ＣＬＫ入力端に入力される反転クロック信号ＳＣＰ２の立ち上がりエッジでラッチされてＱ出力端から出力される第３ラッチ手段であるＤ−Ｆ／Ｆ２４と、
Ｄ入力端にＤ−Ｆ／Ｆ２４のＱ出力端から出力された信号が入力され、ＣＬＫ入力端に入力される反転クロック信号ＳＣＰ２の立ち上がりエッジでラッチされてＱ出力端から出力される第４ラッチ手段であるＤ−Ｆ／Ｆ２５と、
クロック信号ＳＣ及び所定の制御信号ＬＥが入力され、所定のタイミングでラッチ制御信号ＰＫが出力される位相設定手段である位相設定回路３０と、
Ｄ−Ｆ／Ｆ２１のＱ出力端から出力された信号及びＤ−Ｆ／Ｆ２２のＱ出力端から出力された信号が入力され、これらの排他的論理和信号が出力される排他的論理和回路（以下、ＥＸＯＲとする）２６と、
Ｄ入力端に入力されるＥＸＯＲ２６の出力信号がＣＬＫ入力端に入力されるラッチ制御信号ＰＫの変化点でラッチされ、Ｑ出力端から選択制御信号として出力される第５ラッチ手段であるＤ−Ｆ／Ｆ２７と、
Ｄ−Ｆ／Ｆ２２のＱ出力端から出力される信号及びＤ−Ｆ／Ｆ２４のＱ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端にＤ−Ｆ／Ｆ２７のＱ出力端から出力された選択制御信号が入力され、この選択制御信号がＨレベルであるか又はＬレベルであるかに応じて第１入力端に入力された信号又は第２入力端に入力された信号のいずれかが、ラッチデータ信号ＤＴとして出力端から出力される第１スイッチ手段であるスイッチ回路３１と、クロック信号ＳＣ及びラッチ制御信号ＰＫが入力され、クロック信号ＳＣが１／ｍに分周されたクロック分周信号が出力される分周信号発生手段であるトグルフリップフロップ（以下、Ｔ−Ｆ／Ｆとする）２８と、
入力されるクロック分周信号が反転され、反転分周信号が出力される第２信号反転手段であるＩＮＶ２９と、
クロック分周信号及び反転分周信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に選択制御信号が入力され、選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて第１入力端に入力された信号又は第２入力端に入力された信号のいずれかが、シフトクロック信号ＨＳＣとして出力端から出力される第２スイッチ手段であるスイッチ回路３２と、を備えている。
【００４５】
尚、クロック信号ＳＣのクロックレートｆ１は、ｍを２以上の整数としたとき、ｆ１＝ｍ×ｆ０を満足する（図１の場合は、ｍ＝２）ように設定される。又、ラッチデータ信号ＤＴは、例えばシフトレジスタ回路ＳＲの入力端に入力されシフトクロック信号ＨＳＣはこのシフトレジスタ回路ＳＲのシフトクロック入力端に入力される。又、制御信号ＬＥは、シリアルデータ信号ＤＳの転送開始時にレベル変化する信号であれば良く、例えばシフトレジスタ回路ＳＲにシフト入力が完了した時点で入力されたデータ信号を一斉に並列出力させる並列ラッチ制御信号と兼用することができる。ここでは、並列ラッチ制御信号としてはアクティブエッジを立ち下がりエッジとし、シリアルデータ信号ＤＳの転送開始制御のアクティブエッジを立ち上がりエッジとする。
【００４６】
又、位相設定回路３０は、シリアルデータ信号ＤＳの転送開始、すなわち制御信号ＬＥがＨレベルに変化してからクロック信号ＳＣが２パルス入力された時点でラッチ制御信号ＰＫをレベル変化（ここではＬレベルからＨレベルに変化）させる機能を備え、例えば図１６（ａ）に示すようなブロック構成で実現できる。又、図１６（ｂ）は、図１６（ａ）に示す位相設定回路３０の動作時のタイミングチャートである。図１６（ａ）を参照すると、この位相設定回路３０は、２入力論理和回路（以下、ＯＲ回路とする）３０１，Ｄ−Ｆ／Ｆ３０２及びＤ−Ｆ／Ｆ３０３で構成される。ＯＲ回路３０１の２つの力端にはクロック信号ＳＣ及びラッチ制御信号ＰＫがそれぞれ入力される。Ｄ−Ｆ／Ｆ３０２及びＤ−Ｆ／Ｆ３０３の各ＣＬＫ入力端には、いずれにもＯＲ回路３０１の出力信号が入力される。Ｄ−Ｆ／Ｆ３０２及びＤ−Ｆ／Ｆ３０３の各Ｄ入力端にはＤ−Ｆ／Ｆ３０２の反転出力端（以下、ＱＢ出力端とする）から出力される信号及びＤ−Ｆ／Ｆ３０２のＱ出力端から出力される信号がそれぞれ入力され、Ｄ−Ｆ／Ｆ３０３のＱ出力端からラッチ制御信号ＰＫが出力される。又、制御信号ＬＥはＤ−Ｆ／Ｆ３０２及びＤ−Ｆ／Ｆ３０３の各リセット入力端に入力される。Ｄ−Ｆ／Ｆ３０２及びＤ−Ｆ／Ｆ３０３は、いずれも例えば制御信号ＬＥがＬレベルのときリセット状態でＤ入力端及びクロック入力端に入力される信号の如何に関わらずＱ出力端からＬレベル信号（従って、ＱＢ出力端からはＨレベル信号）が出力されており、制御信号ＬＥがＨレベルになるとラッチ動作が開始され、クロック信号ＳＣの立ち上がりエッジでＤ入力端に入力されている信号がラッチされてＱ出力端に出力される。又、図１６（ｂ）のタイミングチャートに示すとおり、制御信号ＬＥがＨレベルになったあと、クロック信号ＳＣが２パルス入力した時点でラッチ制御信号ＰＫがＬレベルからＨレベルに変化し、そのまま保持される。
【００４７】
次に、本実施形態の前処理回路２０の動作の概略を説明する。図２は図１の前処理回路２０の動作を示すタイミングチャートである。以下、図１、図２を参照しながら、ｆ１＝２×ｆ０の場合を例として説明する。
【００４８】
前処理回路２０は、Ｄ−Ｆ／Ｆ２１とＤ−Ｆ／Ｆ２２がクロック信号ＳＣをシフトクロックと２段のシフトレジスタを、又Ｄ−Ｆ／Ｆ２４とＤ−Ｆ／Ｆ２５が反転クロック信号ＳＣＰ２をシフトクロックとする２段のシフトレジスタをそれぞれ構成しており、それぞれに入力されるシリアルデータ信号ＤＳを共通にシフト入力する。従って、例えば図９のフォーマット変換回路１０４から、データレートｆ０の表示データ信号がシリアルデータ信号ＤＳとしてクロックレートｆ１のクロック信号ＳＣと共に前処理回路２０に入力され、Ｄ−Ｆ／Ｆ２１とＤ−Ｆ／Ｆ２２の出力が一致した場合はクロック信号ＳＣ側のシフトデータを、一致しなかった場合は反転クロック信号ＳＣＰ２側のシフトデータをスイッチ回路３１で選択し、後段へのラッチデータ信号ＤＴとして出力する。Ｔ−Ｆ／Ｆ２８は、ラッチ制御信号ＰＫがＨレベルになっている間、クロック信号ＳＣを１／２に分周し、後段へのラッチデータ信号ＤＴとしてクロック信号ＳＣ側のシフトデータが選択されているか又は反転クロック信号ＳＣＰ２側のシフトデータが選択されているかに応じて、クロック信号ＳＣを１／２に分周したＴ−Ｆ／Ｆ２８の出力信号又はその反転信号をスイッチ回路３２で選択し、シフトクロック信号ＨＳＣとして出力している。
【００４９】
以上説明したとおり、本実施形態の前処理回路２０は、転送データレートの２倍のクロックレートのクロック信号ＳＣを用い、連続する２パルスのそれぞれの例えば立ち上がり側エッジでラッチした結果が同一であるか確認し、同一であれば立ち上がりエッジでラッチした結果を、不一致であれば立ち下がり側エッジでラッチした結果をラッチデータ信号ＤＴとして選択すると共に、それぞれに応じたシフトクロック信号ＨＳＣを生成し、これらを併せて例えばシフトレジスタ回路ＳＲ等に出力することにより、シリアルデータ信号とクロック信号の位相を個別に調整することなく、容易に正確なデータ転送を実現できる。尚、本実施形態はｍ＝２の場合を例として説明したが、他の要因を無視すればｍは２以上の任意の整数値に設定できる。
【００５０】
従って、図５（ａ）に示す様に従来のデータドライバ回路１０１のデータ入力部であるシフトレジスタ回路１１の先頭に前処理回路２０を設け、特別な外部回路を付加することなく、転送データレートの２倍またはそれ以上の転送クロックを用いることによりシリアル表示データ信号とクロック信号の位相を個別に調整することなく、容易に正確なシリアル表示データの転送を実現できる。
【００５１】
次に、本発明の前処理回路の第２の実施形態について説明する。
図３は、本発明の前処理回路の第２の実施形態の概略ブロック図である。図３を参照すると、本実施形態の前処理回路５０は、Ｄ入力端に外部から入力されるデータレートｆ０のシリアルデータ信号ＤＳがＣＬＫ入力端に入力されるクロックレートｆ０，デューティ５０％程度（５０±１０％の範囲が望ましい）の矩形波の第１クロック信号ＳＣ１の第１エッジである立ち上がりエッジでラッチされてＱ出力端から出力される第１ラッチ手段であるＤ−Ｆ／Ｆ５１と、
Ｄ入力端に入力されるＤ−Ｆ／Ｆ５１のＱ出力端から出力された信号がＣＬＫ入力端に入力される第１クロック信号ＳＣ１の立ち上がりエッジと反対の第２エッジである立ち下がりエッジでラッチされてＱ出力端から出力される第２ラッチ手段であるＤ−Ｆ／Ｆ５２と、
Ｄ入力端に入力されるシリアルデータ信号ＤＳがＣＬＫ入力端に入力されるクロックレートｆ０，デューティ５０％程度（５０±１０％の範囲が望ましい）の矩形波で第１クロック信号ＳＣ１よりも位相が遅れた第２クロック信号ＳＣ２の立ち上がりエッジでラッチされてＱ出力端から出力される第３ラッチ手段であるＤ−Ｆ／Ｆ５３と、
Ｄ入力端に入力されるＤ−Ｆ／Ｆ５３のＱ出力端から出力された信号がＣＬＫ入力端に入力される第２クロック信号ＳＣ２の立ち下がりエッジでラッチされてＱ出力端から出力される第４ラッチ手段であるＤ−Ｆ／Ｆ５４と、
Ｄ入力端に入力されるシリアルデータ信号ＤＳが、ＣＬＫ入力端に入力される第１クロック信号ＳＣ１の立ち下がりエッジでラッチされてＱ出力端から出力される第５ラッチ手段であるＤ−Ｆ／Ｆ６０と、
第１クロック信号ＳＣ１及び所定の制御信号ＬＥが入力され、所定のタイミングでラッチ制御信号ＰＫが出力される位相設定手段である位相設定回路５７と、
Ｄ−Ｆ／Ｆ５１のＱ出力端から出力された信号及びＤ−Ｆ／Ｆ６０のＱ出力端から出力された信号が入力され、これらの排他的論理和信号が出力されるＥＸＯＲ５５と、
Ｄ入力端に入力される排他的論理和信号がＣＬＫ入力端に入力されるラッチ制御信号ＰＫの変化点（この例では立ち上がりエッジ）でラッチされてＱ出力端から選択制御信号として出力される第６ラッチ手段であるＤ−Ｆ／Ｆ５６と、
Ｄ−Ｆ／Ｆ５２のＱ出力端から出力される信号及びＤ−Ｆ／Ｆ５４のＱ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に選択制御信号が入力され、選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて前記第１入力端に入力された信号又は前記第２入力端に入力された信号のいずれかが、ラッチデータ信号ＤＴとしてＱ出力端から出力される第１スイッチ手段であるスイッチ回路５８と、
第１クロック信号ＳＣ１及び第２クロック信号ＳＣ２がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に選択制御信号が入力され、選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて第１入力端に入力された信号又は第２入力端に入力された信号のいずれかが、シフトクロック信号としてＱ出力端から出力される第２スイッチ手段であるスイッチ回路５９と、を備えている。
【００５２】
尚、第１クロック信号ＳＣ１と第２クロック信号ＳＣ２の位相差は、それぞれのデューティが上述のように５０％程度の時は、１８０°未満であれば特に限定されないが、６０°〜１２０°の範囲であるのが好ましい。
【００５３】
又、本実施形態の前処理回路５０の場合も、ラッチデータ信号ＤＴは、例えばシフトレジスタ回路ＳＲの入力端に入力されシフトクロック信号ＨＳＣはこのシフトレジスタ回路ＳＲのシフトクロック入力端に入力される。又、制御信号ＬＥは、シリアルデータ信号ＤＳの転送開始時にレベル変化する信号であれば良く、例えばシフトレジスタ回路ＳＲにシフト入力が完了した時点で入力されたデータ信号を一斉に並列出力させる並列ラッチ制御信号と兼用することができる。ここでは、並列ラッチ制御信号としてはアクティブエッジを立ち下がりエッジとし、シリアルデータ信号ＤＳの転送開始制御のアクティブエッジを立ち上がりエッジとする。
【００５４】
又、位相設定回路５７は、シリアルデータ信号ＤＳの転送開始、すなわち制御信号ＬＥがＨレベルに変化してから最初の第１クロック信号ＳＣ１が立ち下がった時点でラッチ制御信号ＰＫをレベル変化（ここではＬレベルからＨレベルに変化）させる機能を備え、例えば図１６（ｃ）に示すようなブロック構成で実現できる。又、図１６（ｄ）は、図１６（ｃ）に示す位相設定回路５７の動作時のタイミングチャートである。図１６（ｃ）を参照すると、この位相設定回路５７は、ＯＲ回路５７１，Ｄ−Ｆ／Ｆ５７２及びＤ−Ｆ／Ｆ５７３で構成される。ＯＲ回路５７１の２つの力端には第１クロック信号ＳＣ１及びラッチ制御信号ＰＫがそれぞれ入力される。Ｄ−Ｆ／Ｆ５７２及びＤ−Ｆ／Ｆ５７３の各ＣＬＫ入力端には、いずれにもＯＲ回路５７１の出力信号が入力される。Ｄ−Ｆ／Ｆ５７２及びＤ−Ｆ／Ｆ５７３の各Ｄ入力端にはＤ−Ｆ／Ｆ５７２のＱＢ出力端から出力される信号及びＤ−Ｆ／Ｆ５７２のＱ出力端から出力される信号がそれぞれ入力され、Ｄ−Ｆ／Ｆ５７３のＱ出力端からラッチ制御信号ＰＫが出力される。又、制御信号ＬＥはＤ−Ｆ／Ｆ５７２及びＤ−Ｆ／Ｆ５７３の各リセット入力端に入力される。Ｄ−Ｆ／Ｆ５７２及びＤ−Ｆ／Ｆ５７３は、いずれも例えば制御信号ＬＥがＬレベルのときリセット状態でＤ入力端及びクロック入力端に入力される信号の如何に関わらずＱ出力端からＬレベル信号（従って、ＱＢ出力端からはＨレベル信号）が出力されており、制御信号ＬＥがＨレベルになるとラッチ動作が開始され、Ｄ−Ｆ／Ｆ５７２は第１クロック信号ＳＣ１の立ち上がりエッジでＤ入力端に入力されている信号がラッチされてＱ出力端に出力され、Ｄ−Ｆ／Ｆ５７３は第１クロック信号ＳＣ１の立ち下がりエッジでＤ入力端に入力されている信号がラッチされてＱ出力端に出力される。又、図１６（ｄ）のタイミングチャートに示すとおり、制御信号ＬＥがＨレベルになったあと、最初の第１クロック信号ＳＣ１が立ち下がった時点でラッチ制御信号ＰＫがＬレベルからＨレベルに変化し、そのまま保持される。
【００５５】
次に、本実施形態の前処理回路５０の動作の概略を説明する。図４は図２の前処理回路５０の動作を示すタイミングチャートである。以下、図３、図４を参照しながら、第２クロック信号ＳＣ２の位相が第１クロック信号ＳＣ１に対してほぼ９０°程度遅れている場合を例として説明する。
【００５６】
前処理回路５０は、Ｄ−Ｆ／Ｆ５１とＤ−Ｆ／Ｆ６０のそれぞれのＣＬＫ入力端に第１クロック信号ＳＣ１が同時に入力され、それぞれのＤ入力端に同時に入力されたシリアルデータ信号ＤＳが、Ｄ−Ｆ／Ｆ５１とＤ−Ｆ／Ｆ６０で第１クロック信号ＳＣ１の同一パルスの立ち上がりエッジと立ち下がりエッジとでそれぞれラッチしてＱ出力端から出力している。従って、図４のタイミングチャートから分かるように、Ｄ−Ｆ／Ｆ５１とＤ−Ｆ／Ｆ６０のラッチ結果が同一であればシリアルデータ信号ＤＳは第１クロック信号ＳＣ１により正確にラッチされ、不一致であればシリアルデータ信号ＤＳは第２クロック信号ＳＣ２により正確にラッチされると判定できる。
【００５７】
従って、例えば図９のフォーマット変換回路１０４から、表示データ信号がシリアルデータ信号ＤＳとして第１クロック信号ＳＣ１及び第２クロック信号ＳＣ２と共に前処理回路５０に入力され、Ｄ−Ｆ／Ｆ５１とＤ−Ｆ／Ｆ６０の出力が一致した場合は第１クロック信号ＳＣ１側のラッチデータ（例えば立ち上がりエッジ側のラッチデータ）が前処理回路５０から出力されるラッチデータ信号ＤＴとして選択され、一致しなかった場合は第２クロック信号ＳＣ２側のラッチデータ（例えば立ち上がりエッジ側のデータ）が前処理回路５０から出力されるラッチデータ信号ＤＴとして選択される。又、処理回路５０から出力されるシフトロックＨＳＣは、ラッチデータ信号ＤＴとして第１クロック信号ＳＣ１側のラッチデータが選択されるか、又は第２クロック信号ＳＣ２側のラッチデータが選択されるかに対応させて、第１クロック信号ＳＣ１又は第２クロック信号ＳＣ２が選択されて出力される。尚、第１クロック信号ＳＣ１と第２クロック信号ＳＣ２とは、例えば略９０°の確定した位相差を持っているので、どちら側のクロック信号がシフトクロック信号ＨＳＣとして選択されてもラッチデータ信号ＤＴとの位相差（セットアップ／ホールドマージン）を確保して後段のシフトレジスタ回路ＳＲへ出力する事が出来る。
【００５８】
このように、本実施形態の前処理回路５０は、第１の実施形態の前処理回路２０が転送データレートの２倍の転送クロック信号を用いていたのに対し、データレートと同じクロックレートで、位相が例えば９０°ずれた第１クロックＳＣ１及び第２クロック信号ＳＣ２を使用することにより、クロックレート（クロック周波数）を従来より高くすることなしに且つデータとクロックの位相を個別に調整することなく、容易に正確なデータ転送を実現できる。
【００５９】
次に、本発明の前処理回路の第２の実施形態の変形例について説明する。
図１７は、本発明の前処理回路の第２の実施形態の変形例の概略ブロック図である。図１７を参照すると、本実施形態の前処理回路７０は、Ｄ入力端に外部から入力されるデータレートｆ０のシリアルデータ信号ＤＳがＣＬＫ入力端に入力されるクロックレートｆ０，デューティ５０％程度（５０±１０％の範囲が望ましい）の矩形波の第１クロック信号ＳＣ１の立ち上がりエッジでラッチされてＱ出力端から出力される第１ラッチ手段であるＤ−Ｆ／Ｆ７１と、
Ｄ入力端に入力されるＤ−Ｆ／Ｆ７１のＱ出力端から出力された信号がＣＬＫ入力端に入力されるクロックレートｆ０，デューティ５０％程度（５０±１０％の範囲が望ましい）の矩形波で第１クロック信号ＳＣ１よりも位相が遅れた第２クロック信号ＳＣ２の立ち上がりエッジでラッチされてＱ出力端から出力される第２ラッチ手段であるＤ−Ｆ／Ｆ７２と、
Ｄ入力端に入力されるシリアルデータ信号ＤＳがＣＬＫ入力端に入力される第１クロック信号ＳＣ１の立ち下がりエッジでラッチされてＱ出力端から出力される第３ラッチ手段であるＤ−Ｆ／Ｆ７３と、
Ｄ入力端に入力されれるＤ−Ｆ／Ｆ７３のＱ出力端から出力された信号がＣＬＫ入力端に入力される第２クロック信号ＳＣ２の立ち下がりエッジでラッチされてＱ出力端から出力される第４ラッチ手段であるＤ−Ｆ／Ｆ７４と、
Ｄ入力端に入力されるシリアルデータ信号ＤＳが、ＣＬＫ入力端に入力される第２クロック信号ＳＣ２の立ち上がりエッジでラッチされてＱ出力端から出力される第５ラッチ手段であるＤ−Ｆ／Ｆ７５と、
Ｄ−Ｆ／Ｆ７１のＱ出力端から出力された信号及びＤ−Ｆ／Ｆ７５のＱ出力端から出力された信号が入力され、これらの排他的論理和信号が出力されるＥＸＯＲ７６と、
第２クロック信号ＳＣ２及び所定の制御信号ＬＥが入力され、所定のタイミングでラッチ制御信号ＰＫが出力される位相設定手段である位相設定回路７７と、
Ｄ入力端に入力される排他的論理和信号がＣＬＫ入力端に入力されるラッチ制御信号ＰＫの変化点（この例では立ち上がりエッジ）でラッチされてＱ出力端から選択制御信号として出力される第６ラッチ手段であるＤ−Ｆ／Ｆ７８と、
Ｄ−Ｆ／Ｆ７２のＱ出力端から出力される信号及びＤ−Ｆ／Ｆ７４のＱ出力端から出力される信号がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に選択制御信号が入力され、選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて第１入力端に入力された信号又は第２入力端に入力された信号のいずれかが、ラッチデータ信号ＤＴとしてＱ出力端から出力される第１スイッチ手段であるスイッチ回路７９と、
第１クロック信号ＳＣ１及び第２クロック信号ＳＣ２がそれぞれ第１入力端と第２入力端に入力されると共に制御入力端に選択制御信号が入力され、選択制御信号がＨレベルであるか又はＬレベルであるか、に応じて第１入力端に入力された信号又は第２入力端に入力された信号のいずれかが、シフトクロック信号としてＱ出力端から出力される第２スイッチ手段であるスイッチ回路８０と、
選択クロック信号とラッチ制御信号ＰＫが入力され、これらの論理積信号がシフトクロック信号ＨＳＣとして出力端から出力されるゲート手段である２入力論理積回路８１と、を備えている。
【００６０】
本変形例の前処理回路７０が前処理回路５０と異なるのは、前処理回路５０が同一クロック信号の立ち上がりエッジと立ち下がりエッジで同一シリアルデータ信号ＤＳをそれぞれラッチした結果が同じであるか比較したのに対し、変形例の前処理回路７０では、同一シリアルデータ信号ＤＳを第１クロック信号ＳＣ１と第２クロック信号ＳＣ２の同じエッジ側（例えばそれぞれの立ち上がりエッジ側）でラッチした結果を比較し、比較結果が同一であるエッジ側でラッチした結果をラッチデータ信号ＤＴとして前処理回路７０から出力している点である。
【００６１】
この前処理回路７０の動作は図１８のタイミングチャートに示されるとおりで、上述の点を除けば、第２の実施形態の前処理回路５０と同様であり、詳細な説明は省略する。又、図１９は、位相設定回路７７のブロック図（ａ）と、そのタイミングチャート（ｂ）であり、これも、位相設定回路５７と同様であるので、詳細な説明は省略する。
【００６２】
本変形例の前処理回路７０も、データレートと同じクロックレートで、位相が例えば９０°ずれた第１クロックＳＣ１及び第２クロック信号ＳＣ２を使用することにより、クロックレート（クロック周波数）を従来より高くすることなしに且つデータとクロックの位相を個別に調整することなく、容易に正確なデータ転送を実現できるのは、第２の実施形態の前処理回路５０の場合と同様である。
【００６３】
以上説明したとおり、本発明の前処理回路及びこの前処理回路に基づくデータ転送方法によれば、シフトレジスタ回路等にシリアルデータ信号を高速に転送する場合、転送クロック信号とデータ信号との間の位相調整の厳しさが大幅に緩和され、装置設計がきわめて容易になる。例えば、プラズマディスプレイ等のマトリックス型表示装置におけるデータドライバ回路のデータ入力部は通常シフトレジスタ回路で構成されているので、図５に示すように本発明の前処理回路をこのデータ入力部の先頭部に挿入しておくことで、従来は図１３に示す様な細心の注意が必要であった各データドライバ回路への転送クロックの分配を、図７に示す様に簡略化することが可能で、装置内の配線も容易となり、パネルサイズが変わって信号線路長が変化した場合でもタイミング無調整で動作させることが可能となる。又、図８に示す様にデータドライバ回路間でクロック信号をカスケード接続して分配するような更なる簡略化も可能となり、クロック信号分配用バッファの削減も出来る。
【００６４】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変形が可能である。
例えば、図６に示す様に第１の実施形態の前処理回路２０に対し、転送データの先頭にスタートビットを付加し、これを前処理回路２０で受けた結果により、データ転送全体を通じラッチデータ信号ＤＴとしてクロック信号のどちら側のエッジでラッチしたデータを採用するか決定するようにしてもよい。又、スタートビットからシフトクロック信号ＨＳＣの初期位相を規定する事が出来る。スタートビットはクロック信号の極性選択を容易にするため少なくともスタートビット期間内の１サイクルはデータのＬ，Ｈがクロック単位でくり返す部分を持つ事が望ましい。
【００６５】
又、上記説明はプラズマディスプレイの例を主に行ったが、本発明の適用対象がプラズマディスプレイに限定されたものではなく、転送データ受信側の構成に含まれる入力回路がシフトレジスタ形式になっていて、クロック信号の入力によって先頭データから順番にシフト入力される構成になっていればデータドライバ回路に限らずどの様な回路、装置であっても実施可能である。
【００６６】
【発明の効果】
以上説明したように、本発明の前処理回路及びこの前処理回路に基づくデータ転送方法によれば、シリアルデータを転送クロックとの位相管理無しで確実に受信出来、タイミングずれによる転送エラーを防止できるという効果が得られる。
【００６７】
従って、例えば高精細大画面のプラズマディスプレイ装置のように、シリアルデータ信号の高速伝送が必要なデータドライバ回路が空間的に広範囲に渡って配置されるような装置においても、各データドライバ回路への転送クロック信号の分配の簡略化が可能、信号配線が容易、データドライバ回路間でクロック信号をカスケード接続して分配するようにすればクロック分配バッファの削減も可能、更にはパネルサイズが変わって信号線路長が変化した場合でもタイミング無調整で動作させることが可能となる等々の効果が得られ、装置の開発ＴＡＴの短縮やコスト低減等の効果も得られる。
【図面の簡単な説明】
【図１】本発明の前処理回路の第１の実施形態を示す概略ブロック図である。
【図２】図１の前処理回路の動作を説明するためのタイミングチャートである。
【図３】本発明の前処理回路の第２の実施形態を示す概略ブロック図である。
【図４】図３の前処理回路の動作を説明するためのタイミングチャートである。
【図５】本発明の前処理回路を従来のデータドライバ回路のシフトレジスタ回路の直前に挿入した構成を示す図で、（ａ），（ｂ）はそれぞれ図１の前処理回路と図３の前処理回路を挿入した場合の模式的なブロック図である。
【図６】本提案によるデータドライバ集積回路のデータ入力実施例３を示す図。
【図７】本発明により可能となる表示データとクロックの分配形態例１を示す図。
【図８】本発明により可能となる表示データとクロックの分配形態例２を示す図。
【図９】ＡＣ型カラーＰＤＰ装置の構成とデータドライバ回路の配置を示すブロック図である。
【図１０】従来のデータドライバ回路の構成を示すブロック図である。
【図１１】従来のデータドライバ回路における表示データ入力形態の例を示すタイミングチャートである。
【図１２】セットアップタイムとホールドタイムの定義を説明するタイミング図である。
【図１３】ＡＣ型カラーＰＤＰ装置における表示データ信号とクロック信号の従来の分配形態例を示す図である。
【図１４】従来のデータ転送方法において、表示データ信号が正常に転送され、表示される場合のタイミングチャートである。
【図１５】従来のデータ転送方法において、表示データ信号の位相とクロック信号の位相がずれて転送され、異なる色に表示される場合のタイミングチャートである。
【図１６】位相設定回路の構成例を説明する図で、（ａ）及び（ｃ）はそれぞれ図１及び図３の位相設定回路の一例のブロック図、（ｂ）及び（ｄ）はそれぞれ（ａ）および（ｃ）の位相設定回路の動作を示すタイミングチャートである。
【図１７】本発明の前処理回路の第２の実施形態の変形例の概略ブロック図である。
【図１８】図１７の前処理回路の動作を説明するためのタイミングチャートである。
【図１９】図１７の位相設定回路の構成例を説明する図で、（ａ）は一例のブロック図、（ｂ）はその動作を示すタイミングチャートである。
【符号の説明】
１１，ＳＲ　　シフトレジスタ回路
２０，５０，７０　　前処理回路
２１，２２，２４，２５，２７，５１，５２，５３，５４　　Ｄ−Ｆ／Ｆ
５６，６０，７１，７２，７３，７４，７５，７８　　Ｄ−Ｆ／Ｆ
２３，２９　　ＩＮＶ
２６，５５，７６　　ＥＸＯＲ
２８　　Ｔ−Ｆ／Ｆ
３０，５７，７７　　位相設定回路
３１，３２，５８，５９，７９，８０　　スイッチ回路
８１　　２入力論理積回路
１０１　　データドライバ回路
３０１，５７１，７７１　　ＯＲ回路
３０２，３０３，５７２，５７３，７７２，７７３　　Ｄ−Ｆ／Ｆ
【図１】
2004118083.tif 000003
【図２】
2004118083.tif 000004
【図３】
2004118083.tif 000005
【図４】
2004118083.tif 000006
【図５】
2004118083.tif 000007
【図６】
2004118083.tif 000008
【図７】
2004118083.tif 000009
【図８】
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【図９】
2004118083.tif 000011
【図１０】
2004118083.tif 000012
【図１１】
2004118083.tif 000013
【図１２】
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【図１３】
2004118083.tif 000015
【図１４】
2004118083.tif 000016
【図１５】
2004118083.tif 000017
【図１６】
2004118083.tif 000018
【図１７】
2004118083.tif 000019
【図１８】
2004118083.tif 000020
【図１９】
2004118083.tif 000021