(57)【要約】【課題】分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング解析を行う。【解決手段】まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。次に、タイミング解析工程１０６では、ネットリスト１０１、制約ファイル１０２、遅延情報ファイル１０３と、パス別遅延係数設定工程１０４で設定されたパス別遅延係数ファイル１０５を用いてセットアップチェック、ホールドチェックを行うことより、パスの特徴に応じたタイミング解析を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＬＳＩ設計でタイミング解析する際に、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけてクロックばらつきを考慮した解析をする過程において、遅延係数をクロックパス毎の特徴に応じて決めるパス別遅延係数決定工程と、前記パス別遅延係数決定工程により決められた遅延係数をもとにクロックばらつきを考慮したタイミング解析を行うタイミング解析工程とを有することを特徴とするクロックばらつきタイミング解析方法。
【請求項２】
前記パス別遅延係数決定工程において、セル遅延時間にかけるセル遅延係数と配線遅延時間にかける配線遅延係数との２種類を持つことを特徴とする請求項１に記載のクロックばらつきタイミング解析方法。
【請求項３】
前記パス別遅延係数決定工程において、シミュレーションでの配線トグル率を前記配線遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項４】
前記パス別遅延係数決定工程において、シミュレーションでのゲートトグル率を前記セル遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項５】
前記パス別遅延係数決定工程において、トグル率は入力ピンに与えた変化率より求め、配線トグル率、ゲートトグル率をそれぞれの遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項６】
前記パス別遅延係数決定工程において、レイアウト配線後の各パスが互いに平行配線されているかどうかの情報を前記配線遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項７】
前記パス別遅延係数決定工程において、レイアウト配線後のどのレイヤーであるかという情報により、配線層毎の遅延ばらつきを前記配線遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項８】
前記パス別遅延係数決定工程において、レイアウト配線後のビア数の情報を前記配線遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項９】
前記パス別遅延係数決定工程において、レイアウト配線後の上下レイヤー、同一レイヤーの寄生容量／対基盤容量の情報を前記配線遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項１０】
前記パス別遅延係数決定工程において、セル毎の消費電力／ＩＲドロップ情報を前記セル遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項１１】
前記パス別遅延係数決定工程において、レイアウト配線後の配線とセルの比率の情報をそれぞれの前記遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項１２】
前記パス別遅延係数決定工程において、セル種毎のばらつき度合いをそれぞれの前記セル遅延係数に反映させることを特徴とする請求項２に記載のクロックばらつきタイミング解析方法。
【請求項１３】
前記タイミング解析工程において、データ送り側とデータ受け側の共通パスには最初から一意の遅延値を返すことを特徴とする請求項１に記載のクロックばらつきタイミング解析方法。
【請求項１４】
前記タイミング解析工程において、セットアップにおいてはクロックばらつきを考慮しないチェックを行い、ホールドにおいてはクロックばらつきを考慮したチェックを同時に行うことを特徴とする請求項１に記載のクロックばらつきタイミング解析方法。
【請求項１５】
前記タイミング解析工程において、クロックばらつきによるスキュー値を考慮した各レジスタのタイミングチェック値を出力することを特徴とする請求項１に記載のクロックばらつきタイミング解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ設計におけるクロックばらつきタイミング解析方法にかかわり、特には、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけ、クロックばらつきを考慮してタイミング解析を行う方法に関する。
【０００２】
【従来の技術】
ＬＳＩ設計でタイミング解析を実施する場合、クロックラインのばらつきを考慮したタイミング解析方法として、分岐後のクロックラインに対してセットアップ／ホールドチェックが厳しくなるようにデータ送り側とデータ受け側で遅延時間に異なる遅延係数をかける手法が適用されている。
【０００３】
この方法の従来技術について、図２８を用いて説明する。図２８において、１はネットリスト、２は制約ファイル、３は遅延情報ファイル、４は遅延係数の最大値と最小値を定義している遅延係数ファイル、５はタイミング解析工程である。
【０００４】
まず、ネットリスト１、制約ファイル２、遅延情報ファイル３、遅延係数ファイル４を入力とし、タイミング解析工程５では、セットアップチェック、ホールドチェックをそれぞれが厳しくなるようにデータ送り側とデータ受け側のクロックラインに遅延係数の最大値もしくは最小値が適用される。
【０００５】
【特許文献１】
特開２００１−１８５６８４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の手法では、分岐後のクロックラインの遅延時間にかける遅延係数は一律であり、タイミング解析の正確性に欠けるところがあった。つまり、パス毎の特徴に関連づける手法が明確ではなかった。また、パス毎の特徴に関連づけるタイミング解析ツールは、従来は存在していない。
【０００７】
本発明の目的は、分岐後のクロックラインに対して、一律の遅延係数ではなく、各パスの特徴に応じた遅延係数を用いることにより、正確なタイミング解析を行うことである。
【０００８】
【課題を解決するための手段】
前記目的を達成するため、本発明によるクロックばらつきタイミング解析方法は、ＬＳＩ設計でタイミング解析する際に、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけてクロックばらつきを考慮した解析をする過程において、遅延係数をクロックパス毎の特徴に応じて決めるパス別遅延係数決定工程と、前記パス別遅延係数決定工程により決められた遅延係数をもとにクロックばらつきを考慮したタイミング解析を行うタイミング解析工程とを有するものである。これによれば、クロックパス毎の特徴に応じたタイミング解析ができる。
【０００９】
また、前記パス別遅延係数決定工程において、セル遅延時間にかけるセル遅延係数と配線遅延時間にかける配線遅延係数との２種類を持つものである。この場合、セルと配線のそれぞれ特徴を反映したタイミング解析が可能となる。
【００１０】
また、前記パス別遅延係数決定工程において、シミュレーションでの配線トグル率を前記配線遅延係数に反映させるものである。トグル率とは、“０”，“１”の連続パターンを入力したときに出力が反転する割合であり、配線トグル率は配線についてのトグル率である。この場合、配線トグル率を反映したタイミング解析が可能となる。
【００１１】
また、前記パス別遅延係数決定工程において、シミュレーションでのゲートトグル率を前記セル遅延係数に反映させるものである。ゲートトグル率はゲート（素子）についてのトグル率である。この場合、ゲートトグル率を反映したタイミング解析が可能となる。
【００１２】
また、前記パス別遅延係数決定工程において、トグル率は入力ピンに与えた変化率より求め、配線トグル率、ゲートトグル率をそれぞれの遅延係数に反映させるものである。この場合、入力ピンの変化率に基づくトグル率を反映したタイミング解析が可能となる。
【００１３】
また、前記パス別遅延係数決定工程において、レイアウト配線後の各パスが別クロックと平行配線されているかどうかの情報を前記配線遅延係数に反映させるものである。この場合、平行配線の影響を考慮したタイミング解析が可能となる。
【００１４】
また、前記パス別遅延係数決定工程において、レイアウト配線後のどのレイヤーであるかという情報により、配線層毎の遅延ばらつきを前記配線遅延係数に反映させるものである。この場合、レイヤーの影響を考慮したタイミング解析が可能となる。
【００１５】
また、前記パス別遅延係数決定工程において、レイアウト配線後のビア数の情報を前記配線遅延係数に反映させるものである。この場合、ビア数の影響を考慮したタイミング解析が可能となる。
【００１６】
また、前記パス別遅延係数決定工程において、レイアウト配線後の上下レイヤー、同一レイヤーの寄生容量／対基盤容量の情報を前記配線遅延係数に反映させるものである。この場合、寄生容量／対基盤容量の影響を考慮したタイミング解析が可能となる。
【００１７】
また、前記パス別遅延係数決定工程において、セル毎の消費電力／ＩＲドロップ情報を前記セル遅延係数に反映させるものである。ＩＲドロップとは、消費電力増大に伴って電源配線上に生じるＩＲ積の電圧降下のことである。この場合、消費電力／ＩＲドロップの影響を考慮したタイミング解析が可能となる。
【００１８】
また、前記パス別遅延係数決定工程において、レイアウト配線後の配線とセルの比率の情報をそれぞれの前記遅延係数に反映させるものである。この場合、セル／配線比率の影響を考慮したタイミング解析が可能となる。
【００１９】
また、前記パス別遅延係数決定工程において、セル種毎のばらつき度合いをそれぞれの前記セル遅延係数に反映させるものである。この場合、セル種毎のばらつきの影響を考慮したタイミング解析が可能となる。
【００２０】
また、前記タイミング解析工程において、データ送り側と受け側の共通パスには最初から一意の遅延値を返すものである。クロックラインから分岐ポイントまでには遅延係数がかからないようになり、正確なタイミング解析が可能となる。
【００２１】
また、前記タイミング解析工程において、セットアップにおいてはクロックばらつきを考慮しないチェックを行い、ホールドにおいてはクロックばらつきを考慮したチェックを同時に行うものである。この場合、セットアップチェック、ホールドチェックのタイミング解析が同時に可能となる。
【００２２】
また、前記タイミング解析工程において、クロックばらつきによるスキュー値を考慮した各レジスタのタイミングチェック値を出力するものである。スキュー値とは、各クロックの到達遅延時間のタイミングのずれを示す値である。この場合、スキュー値を考慮した補正後のセットアップ／ホールドタイムを使用することにより、ダイナミックシミュレーションにおいてもクロックばらつきを考慮することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明にかかわるクロックばらつきタイミング解析方法の実施の形態について図面に基づいて詳細に説明する。
【００２４】
（第１の実施の形態）
本発明の第１の実施の形態について、図１を参照しながら説明する。図１は本発明の第１の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図１において、１０１はネットリスト、１０２は制約ファイル、１０３は遅延情報ファイル、１０４はパス別遅延係数設定工程、１０５はパス別遅延係数ファイル、１０６はタイミング解析工程である。
【００２５】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００２６】
まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、パス別遅延係数ファイル１０５を得る。次に、タイミング解析工程１０６では、ネットリスト１０１、制約ファイル１０２、遅延情報ファイル１０３と、パス別遅延係数設定工程１０４で設定されたパス別遅延係数ファイル１０５を用いてセットアップチェックおよびホールドチェックを行う。これにより、クロックパス毎の特徴に応じたタイミング解析ができる。
【００２７】
（第２の実施の形態）
本発明の第２の実施の形態について、図２を参照しながら説明する。図２は第２の実施の形態のクロックばらつきタイミング解析方法におけるパス別遅延係数設定工程の一例を示したものである。図２において、１０１はネットリスト、２０１はパス別セル遅延係数設定工程、２０２はパス別配線遅延係数設定工程、１０５はパス別遅延係数ファイルである。
【００２８】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００２９】
まず、ネットリスト１０１を入力とし、パス別セル遅延係数設定工程２０１においてセルの特徴に応じたセル遅延係数を設定し、パス別配線遅延係数設定工程２０２により配線の特徴に応じた配線遅延係数を設定する。これにより、設定値がパス別遅延係数ファイル１０５として生成される。
【００３０】
具体例を図３を用いて説明する。図３において、Ｎ１〜Ｎ６は配線、ＢＵＦ１〜ＢＵＦ４はバッファ、ＦＦ１，ＦＦ２はフリップフロップである。
【００３１】
図３に適用するセル遅延係数と配線遅延係数を図４に示す。適用される遅延係数の一例では、セットアップチェックの際には、ＢＵＦ２には、送り側セル係数（ｍａｘ）、Ｎ６には受け側配線係数（ｍｉｎ）が適用される。
【００３２】
本実施の形態により、セルと配線のそれぞれ特徴を反映したタイミング解析が可能となる。
【００３３】
（第３の実施の形態）
本発明の第３の実施の形態について、図５を参照しながら説明する。図５は本発明の第３の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図５において、１０１はネットリスト、３０１はテストベクタ、３０２はシミュレーション、３０３は配線トグル率、３０４はパス別遅延係数設定工程、１０５はパス別遅延係数ファイルである。
【００３４】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００３５】
まず、ネットリスト１０１とテストベクタ３０１を入力としたシミュレーション３０２で配線トグル率３０３を生成する。次に、ネットリスト１０１と配線トグル率３０３を入力とし、パス別遅延係数設定工程３０４において、配線トグル率が大きい配線に関しては遅延係数を大きく設定し、配線トグル率が小さい配線に関しては遅延係数を小さく設定したパス別遅延係数ファイル１０５を生成する。このパス別遅延係数ファイル１０５を使用することにより、配線トグル率を反映したタイミング解析が可能となる。
【００３６】
（第４の実施の形態）
本発明の第４の実施の形態について、図６を参照しながら説明する。図６は本発明の第４の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図６において、１０１はネットリスト、４０１はテストベクタ、４０２はシミュレーション、４０３はゲートトグル率、４０４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００３７】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００３８】
まず、ネットリスト１０１とテストベクタ４０１を入力としたシミュレーション４０２でゲートトグル率４０３を生成する。次に、ネットリスト１０１とゲートトグル率４０３を入力とし、パス別遅延係数設定工程４０４において、ゲートトグル率が大きいゲートに関しては遅延係数を大きく設定し、ゲートトグル率が小さいゲートに関しては遅延係数を小さく設定したパス別遅延係数ファイル１０５を生成する。このパス別遅延係数ファイル１０５を使用することにより、ゲートトグル率を反映したタイミング解析が可能となる。
【００３９】
（第５の実施の形態）
本発明の第５の実施の形態について、図７を参照しながら説明する。図７は本発明の第５の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図７において、１０１はネットリスト、５０１は入力ピンの変化率情報、５０２はトグル率推定工程、５０３はトグル率、５０４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００４０】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００４１】
まず、ネットリスト１０１と入力ピンの変化率情報５０１を入力としたトグル率推定工程５０２でトグル率５０３を生成する。次に、ネットリスト１０１とトグル率５０３を入力とし、パス別遅延係数設定工程５０４において、トグル率が大きいゲートおよび配線に関しては遅延係数を大きく設定し、トグル率が小さいゲートおよび配線に関しては遅延係数を小さく設定したパス別遅延係数ファイル１０５を生成する。このパス別遅延係数ファイル１０５を使用することにより、入力ピンの変化率情報により推定されたトグル率を反映したタイミング解析が可能となる。
【００４２】
（第６の実施の形態）
本発明の第６の実施の形態について、図８を参照しながら説明する。図８は本発明の第６の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図８において、１０１はネットリスト、６０１はレイアウト情報、６０２は平行配線抽出工程、６０３は平行配線情報、６０４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００４３】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００４４】
まず、ネットリスト１０１とレイアウト情報６０１を入力とした平行配線抽出工程６０２により平行配線情報６０３を生成する。次に、ネットリスト１０１と平行配線情報６０３を入力としたパス別遅延係数設定工程６０４においては、平行配線を持つ割合が多い配線に対して遅延係数に大きいマージンを持たせ、また、平行配線を持つ割合が少ない配線に対しては遅延係数に小さいマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００４５】
具体例を図３、図９を用いて説明する。図３において、Ｎ１〜Ｎ６は配線、ＢＵＦ１〜ＢＵＦ４はバッファ、ＦＦ１，ＦＦ２はフリップフロップである。図９はレイアウト上の配線イメージであり、Ｎ７は送り側のクロック配線、Ｎ８は受け側のクロック配線、Ｎ９は他のクロック系統のクロック配線である。
【００４６】
まず、配線Ｎ７に対しては、近傍の配線Ｎ９との平行配線の長さにより、遅延係数にマージンＨ１をつける。同様に、配線Ｎ８に対しては、近傍の配線Ｎ９との平行配線の長さにより、遅延係数にマージンＨ２をつける。この場合、配線Ｎ７の遅延係数は、Ｈ１＊送り側配線遅延係数、配線Ｎ８の遅延係数は、Ｈ２＊受け側配線遅延係数となる。ここで、配線Ｎ７の方の平行配線が長いため、Ｈ１＞Ｈ２の関係になっている。
【００４７】
本実施の形態により、平行配線の影響を考慮したタイミング解析が可能となる。
【００４８】
（第７の実施の形態）
本発明の第７の実施の形態について、図１０を参照しながら説明する。図１０は本発明の第７の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図１０において、１０１はネットリスト、７０１はレイアウト情報、７０２はレイヤー情報抽出工程、７０３はレイヤー情報、７０４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００４９】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００５０】
まず、ネットリスト１０１とレイアウト情報７０１を入力としたレイヤー情報抽出工程７０２によりレイヤー情報７０３を生成する。次に、ネットリスト１０１とレイヤー情報７０３を入力としたパス別遅延係数設定工程７０４により配線層別遅延ばらつきに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００５１】
具体例を図１１、図１２を用いて説明する。図１１において、７１１はメタル１レイヤー、７１２はメタル２レイヤー、７１３はメタル３レイヤーである。ここで、それぞれのレイヤーにおける遅延ばらつきの係数をレイヤー係数Ｌ１，Ｌ２，Ｌ３と定義する。適用するセル遅延係数と配線遅延係数＊レイヤー係数を図１２に示す。
【００５２】
図３において、Ｎ１〜Ｎ６は配線であり、Ｎ１〜Ｎ３はメタル１レイヤー、Ｎ４，Ｎ５はメタル２レイヤー、Ｎ６はメタル３レイヤーである。この場合、配線Ｎ３の遅延係数は、Ｌ１＊送り側配線遅延係数、配線Ｎ６の遅延係数はＬ３＊受け側配線遅延係数となる。
【００５３】
本実施の形態により、レイヤーの影響を考慮したタイミング解析が可能となる。
【００５４】
（第８の実施の形態）
本発明の第８の実施の形態について、図１３を参照しながら説明する。図１３は本発明の第８の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図１３において、１０１はネットリスト、８０１はレイアウト情報、８０２はビア情報抽出工程、８０３はビア情報、８０４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００５５】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００５６】
まず、ネットリスト１０１とレイアウト情報８０１を入力としたビア情報抽出工程８０２によりビア情報８０３を生成する。次に、ネットリスト１０１とビア情報８０３を入力としたパス別遅延係数設定工程８０４によりビア数に応じて遅延係数にマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００５７】
具体例を図１４、図１５を用いて説明する。図３に示す配線Ｎ１から配線Ｎ６までに含まれているビア数およびビア数に対する遅延マージン（ビア係数）を図１４に示す。適用するセル遅延係数と配線遅延係数＊ビア係数を図１５に示す。このとき、配線Ｎ３の遅延係数は、Ｖ１＊送り側配線遅延係数、配線Ｎ６の遅延係数は、Ｖ３＊受け側配線遅延係数が適用される。
【００５８】
本実施の形態により、ビア数の影響を考慮したタイミング解析が可能となる。
【００５９】
（第９の実施の形態）
本発明の第９の実施の形態について、図１６を参照しながら説明する。図１６は本発明の第９の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図１６において、１０１はネットリスト、９０１はレイアウト情報、９０２は寄生容量／対基盤容量情報抽出工程、９０３は寄生容量／対基盤容量情報、９０４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００６０】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００６１】
まず、ネットリスト１０１とレイアウト情報９０１を入力とした寄生容量／対基盤容量情報抽出工程９０２により寄生容量／対基盤容量情報９０３を生成する。次に、ネットリスト１０１と寄生容量／対基盤容量情報９０３を入力としたパス別遅延係数設定工程９０４により寄生容量／対基盤容量情報に応じて遅延係数にマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００６２】
具体例を図１７、図１８を用いて説明する。図１７において、９１１はメタル１レイヤー、９１２，９１３はメタル２レイヤー、９１４はメタル３レイヤー、９１５〜９１７は上下レイヤーの寄生容量、９１８は同一レイヤーでの寄生容量である。ここで上下レイヤーの寄生容量、同一レイヤーの寄生容量、対基盤容量の遅延係数マージンをそれぞれＣａ，Ｃｂ，Ｃｃと定義する。この際、図１７の回路中の各配線に対する寄生容量／対基盤容量に関する遅延マージンを図１８に示す。配線Ｎ１における遅延マージンは、Ｃａ＊１＋Ｃｂ＊３＋Ｃｃ＊２となる。
【００６３】
本実施の形態により、寄生容量／対基盤容量の影響を考慮したタイミング解析が可能となる。
【００６４】
（第１０の実施の形態）
本発明の第１０の実施の形態について、図１９を参照しながら説明する。図１９は本発明の第１０の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図１９において、１０１はネットリスト、１００１はレイアウト情報、１００２は消費電力／ＩＲドロップ情報抽出工程、１００３は消費電力／ＩＲドロップ情報、１００４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００６５】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００６６】
まず、ネットリスト１０１とレイアウト情報１００１を入力とした消費電力／ＩＲドロップ情報抽出工程１００２により消費電力／ＩＲドロップ情報１００３を生成する。ＩＲドロップは、ＬＳＩの消費電力の増大に伴って電源配線上に生じるＩＲ積（配線抵抗Ｒと電流Ｉの積）の電圧降下のことである。次に、ネットリスト１０１と消費電力／ＩＲドロップ情報１００３を入力として、消費電力／ＩＲドロップ情報を考慮したパス別遅延係数設定工程１００４により消費電力／ＩＲドロップに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００６７】
具体例を図２０を用いて説明する。まず、ＩＲドロップ値に対する遅延係数をＫｉと定義する。図２０に、回路中の各セルのＩＲドロップ値に依存した遅延係数を示す。これを使用すると、ＢＵＦ２における遅延係数は、Ｋｉ＊２＊送り側ゲート遅延係数、ＢＵＦ３における遅延係数は、Ｋｉ＊１＊受け側ゲート遅延係数が適用される。
【００６８】
本実施の形態により、消費電力／ＩＲドロップの影響を考慮したタイミング解析が可能となる。
【００６９】
（第１１の実施の形態）
本発明の第１１の実施の形態について、図２１を参照しながら説明する。図２１は本発明の第１１の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図２１において、１０１はネットリスト、１１０１はレイアウト情報、１１０２はセル／配線比率情報抽出工程、１１０３はセル／配線比率情報、１１０４はパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００７０】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００７１】
まず、ネットリスト１０１とレイアウト情報１１０１を入力としたセル／配線比率情報抽出工程１１０２によりセル／配線比率情報１１０３を生成する。次に、ネットリスト１０１とセル／配線比率情報１１０３を入力としたパス別遅延係数設定工程１１０４により、基準となるセル／配線比率との差により遅延係数にマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００７２】
具体例を示す。セルと配線の比率が５：５である場合を基準値として設定された遅延係数を用いる場合を想定する。この場合、実際に適用する回路のセル／配線比率が４：６であった場合は、セル係数、配線係数を補正するため、それぞれセル補正係数、配線補正係数を遅延時間にかける。この関係を図２２に示す。
【００７３】
本実施の形態により、セル／配線比率の影響を考慮したタイミング解析が可能となる。
【００７４】
（第１２の実施の形態）
本発明の第１２の実施の形態について、図２３を参照しながら説明する。図２３は本発明の第１２の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図２３において、１０１はネットリスト、１２０１はセル種毎のばらつき情報、１２０２はセル種毎のばらつきを考慮したパス別遅延係数決定工程、１０５はパス別遅延係数ファイルである。
【００７５】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００７６】
まず、ネットリスト１０１とセル種毎のばらつき情報１２０１を入力として、セル種毎のばらつき情報を考慮したパス別遅延係数設定工程１２０２により、セル種毎のばらつきに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル１０５を生成する。
【００７７】
具体例を図２４を用いて説明する。図３に含まれるセルのセルタイプとばらつき係数を図２４に示す。ばらつき係数はセルタイプ毎に設定されている。このばらつき係数を用いることにより、一例を挙げれば、ＢＵＦ１のセル遅延係数はＫｂ２ｍ＊セル遅延係数となる。
【００７８】
本実施の形態により、セル種毎のばらつきの影響を考慮したタイミング解析が可能となる。
【００７９】
（第１３の実施の形態）
本発明の第１３の実施の形態について、図２５を参照しながら説明する。図２５は本発明の第１３の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図２５において、１３０１は分岐ポイント検索工程、１３０２はデータ送り側係数がけ工程、１３０３はデータ受け側係数がけ工程である。
【００８０】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００８１】
まず、分岐ポイント検索工程１３０１によりデータ送り側ＦＦとデータ受け側ＦＦのクロックラインの分岐ポイントを検索する。次に、分岐ポイントからデータ送り側となるＦＦまでのクロックラインに特性に応じた遅延係数を遅延時間にかける。次に、分岐ポイントからデータ受け側となるＦＦまでのクロックラインに特性に応じた遅延係数を遅延時間にかける。
【００８２】
具体例を図３を用いて説明する。ＢＵＦ１〜ＢＵＦ４はバッファ、ＦＦ１，ＦＦ２はフリップフロップＦＦ、Ｐは分岐ポイントである。
【００８３】
まず、タイミング解析の対象となるＦＦ１とＦＦ２のクロックラインの分岐するポイントを探す。この回路ではＰが分岐ポイントとして検索される。次に、分岐ポイントＰからＦＦ１までに存在するバッファＢＵＦ２の遅延時間に対して送り側遅延係数をかける。また、分岐ポイントＰからＦＦ２までに存在するバッファＢＵＦ３の遅延時間に対して受け側遅延係数をかける。
【００８４】
本実施の形態により、クロックラインから分岐ポイントまでには遅延係数がかからないようになり、正確なタイミング解析が可能となる。
【００８５】
（第１４の実施の形態）
本発明の第１４の実施の形態について、図２６を参照しながら説明する。図２６は本発明の第１４の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図２６において、１４０１は分岐ポイント検索工程、１４０２はデータ送り側レイテンシー算出工程、１４０３はデータ送り側レイテンシー、１４０４はデータ送り側係数がけ工程、１４０５は係数がけされたデータ送り側レイテンシー、１４０６はデータ受け側レイテンシー算出工程、１４０７はデータ受け側レイテンシー、１４０８はデータ受け側係数がけ工程、１４０９は係数がけされたデータ受け側レイテンシー、１４１０はセットアップ／ホールドチェック工程である。
【００８６】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００８７】
まず、分岐ポイント検索工程１４０１によりデータ送り側ＦＦとデータ受け側ＦＦのクロックラインの分岐ポイントを検索する。次に、データ送り側レイテンシー算出工程１４０２により、分岐ポイントからデータ送り側となるＦＦまでのクロックラインのデータ送り側レイテンシー１４０３を算出する。次に、データ送り側係数がけ工程１４０４により係数がけされたデータ送り側レイテンシー１４０５を算出する。
【００８８】
一方、データ受け側レイテンシー算出工程１４０６により分岐ポイントからデータ受け側となるＦＦまでのクロックラインのデータ受け側レイテンシー１４０７を算出する。次に、データ受け側係数がけ工程１４０８により係数がけされたデータ受け側レイテンシー１４０９を算出する。
【００８９】
そして、セットアップ／ホールドタイムチェック工程１４１０により、データ送り側レイテンシー１４０３、係数がけされたデータ送り側レイテンシー１４０５、データ受け側レイテンシー１４０７、係数がけされたデータ受け側レイテンシー１４０９を用いて、セットアップチェックおよびホールドチェックを同時に実行する。
【００９０】
具体例を図３を用いて説明する。ＢＵＦ１〜ＢＵＦ４はバッファ、ＦＦ１，ＦＦ２はフリップフロップＦＦ、Ｐは分岐ポイントである。
【００９１】
まず、タイミング解析の対象となるＦＦ１とＦＦ２のクロックラインの分岐するポイントを探す。この回路ではＰが分岐ポイントとして検索される。次に、分岐ポイントＰからＦＦ１までのレイテンシーを送り側レイテンシーとして算出する。また分岐ポイントＰからＦＦ２までのレイテンシーを受け側レイテンシーとして算出する。次に、送り側レイテンシーと受け側レイテンシーの差にそれぞれの遅延係数をかけてレイテンシーを計算する。これらのレイテンシー情報よりセットアップ／ホールドチェックを行う。
【００９２】
本実施の形態により、セットアップチェック、ホールドチェックのタイミング解析が同時に可能となる。
【００９３】
（第１５の実施の形態）
本発明の第１５の実施の形態について、図２７を参照しながら説明する。図２７は本発明の第１５の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図２７において、１５０１は分岐ポイント検索工程、１５０２はデータ送り側レイテンシー算出工程、１５０３はデータ送り側レイテンシー、１５０４はデータ送り側係数がけ工程、１５０５は係数がけされたデータ送り側レイテンシー、１５０６はデータ受け側レイテンシー算出工程、１５０７はデータ受け側レイテンシー、１５０８はデータ受け側係数がけ工程、１５０９は係数がけされたデータ受け側レイテンシー、１５１０はスキュー算出工程、１５１１はセットアップタイム補正工程、１５１２はホールドタイム補正工程、１５１３はセットアップ／ホールドタイム出力工程である。
【００９４】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【００９５】
まず、分岐ポイント検索工程１５０１によりデータ送り側ＦＦとデータ受け側ＦＦのクロックラインの分岐ポイントを検索する。次に、データ送り側レイテンシー算出工程１５０２により、分岐ポイントからデータ送り側となるＦＦまでのクロックラインのデータ送り側レイテンシー１５０３を算出する。次に、データ送り側係数がけ工程１５０４により係数がけされたデータ送り側レイテンシー１５０５を算出する。
【００９６】
一方、データ受け側レイテンシー算出工程１５０６により分岐ポイントからデータ受け側となるＦＦまでのクロックラインのデータ受け側レイテンシー１５０７を算出する。次に、データ受け側係数がけ工程１５０８により係数がけされたデータ受け側レイテンシー１５０９を算出する。
【００９７】
そして、スキュー算出工程１５１０によりデータ送り側ＦＦとデータ受け側ＦＦの間のそれぞれの遅延係数を考慮したスキューを算出する。次に、セットアップタイム補正工程１５１１により、データ受け側ＦＦのセットアップタイムからスキュー値を引いた値を算出する。次に、ホールドタイム補正工程１５１２により、データ受け側ＦＦのホールドタイムにスキュー値を足した値を算出する。次に、セットアップ／ホールドタイム出力工程１５１３により、補正後のセットアップ／ホールドタイムを生成する。
【００９８】
具体例を図３を用いて説明する。ＢＵＦ１〜ＢＵＦ４はバッファ、ＦＦ１，ＦＦ２はフリップフロップＦＦ、Ｐは分岐ポイントである。
【００９９】
まず、タイミング解析の対象となるＦＦ１とＦＦ２のクロックラインの分岐するポイントを探す。この回路ではＰが分岐ポイントとして検索される。次に、分岐ポイントＰからＦＦ１までのレイテンシーを送り側レイテンシーとして算出する。また、分岐ポイントＰからＦＦ２までのレイテンシーを受け側レイテンシーとして算出する。次に、送り側レイテンシーと受け側レイテンシーの差にそれぞれの遅延係数をかけてレイテンシーを計算する。これらより、係数がけした場合としない場合のスキュー差を算出する。次に、セットアップタイム補正工程１５１１により、データ受け側ＦＦ２のセットアップタイムからスキュー値を引いた値を算出する。次に、ホールドタイム補正工程１５１２により、データ受け側ＦＦ２のホールドタイムにスキュー値を足した値を算出する。
【０１００】
この補正後のセットアップ／ホールドタイムを使用することにより、ダイナミックシミュレーションにおいてもクロックばらつきを考慮することが可能となる。
【０１０１】
【発明の効果】
以上のように本発明によれば、分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用するため、正確なタイミング解析が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図２】本発明の第２の実施の形態のクロックばらつきタイミング解析方法におけるパス別遅延係数設定工程の一例を示す図
【図３】本発明の第２の実施の形態のクロックばらつきタイミング解析方法が対象とする回路構成の一例を示す図
【図４】図３に適用するセル遅延係数と配線遅延係数を示す図
【図５】本発明の第３の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図６】本発明の第４の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図７】本発明の第５の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図８】本発明の第６の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図９】本発明の第６の実施の形態の場合のレイアウト上の配線イメージを示す図
【図１０】本発明の第７の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図１１】本発明の第７の実施の形態の場合のレイヤーを示す図
【図１２】本発明の第７の実施の形態の場合のセル遅延係数と配線遅延係数＊レイヤー係数を示す図
【図１３】本発明の第８の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図１４】本発明の第８の実施の形態の場合のビア数および遅延マージンを示す図
【図１５】本発明の第８の実施の形態の場合のセル遅延係数と配線遅延係数＊ビア係数を示す図
【図１６】本発明の第９の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図１７】本発明の第９の実施の形態の場合のレイヤーを示す図
【図１８】本発明の第９の実施の形態の場合の回路中の各配線に対する寄生容量／対基盤容量に関する遅延マージンを示す図
【図１９】本発明の第１０の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図２０】本発明の第１０の実施の形態の場合の回路中の各セルのＩＲドロップ値に依存した遅延係数を示す図
【図２１】本発明の第１１の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図２２】本発明の第１１の実施の形態の場合のセル補正係数および配線補正係数を示す図
【図２３】本発明の第１２の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図２４】本発明の第１２の実施の形態の場合のセルのセルタイプとばらつき係数を示す図
【図２５】本発明の第１３の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図２６】本発明の第１４施の形態におけるクロックばらつきタイミング解析方法の構成図
【図２７】本発明の第１５の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図２８】従来の技術におけるタイミング解析方法の構成図
【符号の説明】
１０１  ネットリスト
１０２  制約ファイル
１０３  遅延情報ファイル
１０４  パス別遅延係数設定工程
１０５  パス別遅延係数ファイル
１０６  タイミング解析工程
２０１  パス別セル遅延係数設定工程
２０２  パス別配線遅延係数設定工程
３０１，４０１  テストベクタ
３０２，４０２  シミュレーション
３０３  配線トグル率
３０４  パス別遅延係数設定工程
４０３  ゲートトグル率
４０４  パス別遅延係数設定工程
５０１  入力ピンの変化率情報
５０２  トグル率推定工程
５０３  トグル率
５０４  パス別遅延係数設定工程
６０１，７０１，８０１，９０１，１００１，１１０１  レイアウト情報
６０２  平行配線抽出工程
６０３  平行配線情報
６０４  パス別遅延係数設定工程
７０２  レイヤー情報抽出工程
７０３  レイヤー情報
７０４  パス別遅延係数設定工程
８０２  ビア情報抽出工程
８０３  ビア情報
８０４  パス別遅延係数設定工程
９０２  寄生容量／対基盤容量情報抽出工程
９０３  寄生容量／対基盤容量情報
９０４  パス別遅延係数設定工程
１００２  消費電力／ＩＲドロップ情報抽出工程
１００３  消費電力／ＩＲドロップ情報
１００４  パス別遅延係数設定工程
１１０２  セル／配線比率情報抽出工程
１１０３  セル／配線比率情報
１１０４  パス別遅延係数設定工程
１２０１  セル種毎のばらつき情報
１２０２  パス別遅延係数設定工程
１３０１  分岐ポイント検索工程
１３０２  データ送り側係数がけ工程
１３０３  データ受け側係数がけ工程
１４０１，１５０１  分岐ポイント検索工程
１４０２，１５０２  データ送り側レイテンシー算出工程
１４０３，１５０３  データ送り側レイテンシー
１４０４，１５０４  データ送り側係数がけ工程
１４０５，１５０５  係数がけされたデータ送り側レイテンシー
１４０６，１５０６  データ受け側レイテンシー算出工程
１４０７，１５０７  データ受け側レイテンシー
１４０８，１５０８  データ受け側係数がけ工程
１４０９，１５０９  係数がけされたデータ受け側レイテンシー
１４１０  セットアップ／ホールドチェック工程
１５１０  スキュー算出工程
１５１１  セットアップタイム補正工程
１５１２  ホールドタイム補正工程
１５１３  セットアップ／ホールドタイム出力工程
【図１】
2004310567.tif 000003
【図２】
2004310567.tif 000004
【図３】
2004310567.tif 000005
【図４】
2004310567.tif 000006
【図５】
2004310567.tif 000007
【図６】
2004310567.tif 000008
【図７】
2004310567.tif 000009
【図８】
2004310567.tif 000010
【図９】
2004310567.tif 000011
【図１０】
2004310567.tif 000012
【図１１】
2004310567.tif 000013
【図１２】
2004310567.tif 000014
【図１３】
2004310567.tif 000015
【図１４】
2004310567.tif 000016
【図１５】
2004310567.tif 000017
【図１６】
2004310567.tif 000018
【図１７】
2004310567.tif 000019
【図１８】
2004310567.tif 000020
【図１９】
2004310567.tif 000021
【図２０】
2004310567.tif 000022
【図２１】
2004310567.tif 000023
【図２２】
2004310567.tif 000024
【図２３】
2004310567.tif 000025
【図２４】
2004310567.tif 000026
【図２５】
2004310567.tif 000027
【図２６】
2004310567.tif 000028
【図２７】
2004310567.tif 000029
【図２８】
2004310567.tif 000030