(57)【要約】【課題】ＲＥＬＡＣＳ処理におけるレジストパターンの微細化が図られる半導体装置の製造方法を提供する。【解決手段】半導体基板１上のポリシリコン膜４上において、メモリセル領域Ｓではライン状のレジストパターン５ａが形成され、メモリセル領域Ｓ以外の領域Ｐではダミーのレジストパターン５ｂが形成される。第２のレジストがレジストパターン５を覆うように塗布形成される。レジストパターン５と第２のレジストとに所定の加熱処理が施されて、レジストパターン５から酸が発生して第２レジストとの間で架橋反応が発生する。これにより、レジストパターン５を覆うように第２のレジストパターンが形成される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上にパターニングを施す所定の膜を形成する工程と、
前記膜上に、所定の処理を施すことにより酸を発生する第１のレジストパターンを形成する工程と、
前記第１のレジストパターン上に、酸の存在により架橋する材料を含む第２のレジストパターンを形成する工程と、
前記第１のレジストパターンおよび前記第２のレジストパターンをマスクとして、前記膜に加工を施すことにより所定のパターンを形成する工程とを備え、
前記第１のレジストパターンを形成する工程は、前記所定のパターンが形成される領域以外の領域をダミーパターンで覆う工程を備えた、半導体装置の製造方法。
【請求項２】
前記所定のパターンを形成する工程の後、前記ダミーパターンによって残された前記膜の部分を除去する工程を備えた、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のレジストパターンを形成する工程では、前記ダミーパターンとして前記膜の表面を露出する部分を有するパターンを形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１のレジストパターンを形成する工程は、前記所定のパターンとして互いに間隔を隔てられそれぞれ所定の幅を有する複数のライン状パターンを形成し、前記ダミーパターンとして前記ライン状パターンと実質的に同じライン状パターンを形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１のレジストパターンを形成する工程は、前記ダミーパターンとして、互いに一の間隔を隔てられそれぞれ一の幅を有する複数のライン状パターンを形成する工程を含み、
前記ライン状パターンのピッチを保持した状態で、前記一の間隔が前記第２のレジストパターンを形成する工程において塗布ムラが発生しない範囲内で変えられる、請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１のレジストパターンを形成する工程は、前記半導体基板の周縁に沿って位置する前記膜の部分を露出させる面積を変える工程を含む、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、パターンの微細化が図られる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化に伴ってパターンの微細化が要求されている。一般に、パターンの微細化はフォトリソグラフィー技術により行われる。フォトリソグラフィー技術では、下地の薄膜上にレジストパターンが形成され、そのレジストパターンをマスクとして下地の薄膜にエッチングを施すことによって所望の微細パターンが形成される。
【０００３】
フォトリソグラフィー技術は、レジスト塗布、マスク合わせ、露光、現像の各工程より構成される。レジストパターンの微細化に対しては、露光光の波長の制約から微細化には限界が生じている。
【０００４】
そこで、露光光の波長の限界を越えてパターンの微細化を図る手法が、特開平１０−７３９２７号公報に提案されている。
【０００５】
当該公報に記載された半導体装置の製造方法では、まず、たとえばスピンコート法により半導体基板上に第１のレジストが塗布される。第１のレジストは、適当な加熱処理によりレジスト内部に酸成分が発生するレジストであればよい。
【０００６】
次に、適当な熱処理（プリベーク）を施すことにより、第１のレジスト中の溶剤が蒸発される。次に、露光装置を用いて第１のレジストに対して所定の露光処理が行われる。
【０００７】
露光処理の後、必要に応じて適当な加熱処理を施すことによりレジストの解像度が向上される。次に、所定のアルカリ水溶液を用いて現像処理を施すことにより、第１のレジストパターンが形成される。
【０００８】
次に、第１のレジストを溶解しない溶剤に溶解された第２のレジストが、第１のレジストパターンを覆うように形成される。この第２のレジストでは、酸の存在により架橋する架橋性の材料が主成分とされる。
【０００９】
次に、第１のレジストパターンとその上に形成された第２のレジストとに所定の加熱処理が施される。これにより、第１のレジストパターンから酸が発生し、発生した酸は第２のレジスト中へ供給される。
【００１０】
このとき、第１のレジストパターンと第２のレジストとの界面近傍に位置する第２のレジストの部分において、架橋反応が発生する。このようにして、第１のレジストパターンを覆うように架橋反応を起こした架橋層が形成される。
【００１１】
次に、所定のアルカリ水溶液の現像液を用いて、架橋反応を起こしていない第２のレジストが現像剥離される。このようにして、第２のレジストパターンが形成される。
【００１２】
上述したレジストパターンの形成方法では、たとえば互いに間隔を隔てられた複数のライン状パターンを形成する場合に、第１のレジストによるライン状パターンに対してこれを覆うように第２のレジストが塗布されて、架橋反応により第２のレジストパターンが形成されることになる。
【００１３】
第２のレジストパターンは、第１のレジストによるライン状パターンを覆うように形成されるために、ライン状パターンの間隔としては第１のレジストによるライン状パターンの間隔よりも狭められることになる。
【００１４】
また、たとえば所定の開口径を有するホールパターンを形成する場合には、第１のレジストによるホールパターンに対してこれを覆うように第２のレジストによるホールパターンが形成されることになる。
【００１５】
第２のレジストパターンが第１のレジストパターンを覆うように形成されるために、ホールパターンの開口径としては第１のレジストによるホールパターンの開口径よりも狭められることになる。
【００１６】
このようにして、レジストパターンの微細化を図ることによって半導体装置の高集積が図られる。なお、酸の成分を発生する第１のレジストと、酸の存在により架橋する架橋性の材料を主成分とする第２のレジストとにより、レジストパターンの微細化を図る処理は、特に、ＲＥＬＡＣＳ（Ｒｅｓｏｌｕｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｌｉｔｈｏｇｒａｐｈｙ  Ａｓｉｓｔｅｄ  ｂｙ  Ｃｈｅｍｉｃａｌ  Ｓｃｈｒｉｎｋ）処理と呼ばれている。
【００１７】
【特許文献１】
特開平１０−７３９２７号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、上述したＲＥＬＡＣＳ処理では次のような問題点があった。まず、第２のレジストは液体の状態で第１のレジストパターンを覆うように塗布される。このとき、第１のレジストパターンが形成されていない領域（抜きの領域）では、第２のレジストは、この抜きの領域を埋め込むように塗布される。
【００１９】
ところが、この抜きの領域が比較的大きい場合、特に、ライン状パターンにおけるライン間の間隔が約２．０μｍ以上であるような場合には、第２のレジストの塗布ムラが発生した。
【００２０】
そのため、第２のレジストパターンが第１のレジストパターンを均一に覆うように形成されることが困難になって、所望のレジストパターンを形成することができずレジストパターンの微細化を阻害することになった。
【００２１】
本発明は上記問題点を解決するためになされたものであり、その目的は、ＲＥＬＡＣＳ処理におけるレジストパターンの微細化が図られる半導体装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面上にパターニングを施す所定の膜を形成する。その膜上に、所定の処理を施すことにより酸を発生する第１のレジストパターンを形成する。第１のレジストパターン上に、酸の存在により架橋する材料を含む第２のレジストパターンを形成する。第１のレジストパターンおよび第２のレジストパターンをマスクとして、所定の膜に加工を施すことにより所定のパターンを形成する。第１のレジストパターンを形成する工程は、所定のパターンが形成される領域以外の領域をダミーパターンで覆う工程を備えている。
【００２３】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法として、フラッシュメモリにおけるフローティングゲート電極およびコントロールゲート電極の形成にＲＥＬＡＣＳ処理を適用する場合を例に挙げて説明する。
【００２４】
まず、図１に示すように、半導体基板１の主表面の所定の領域にフィールド酸化膜２が形成されて、フィールド酸化膜２によって区画された素子形成領域３が形成される。
【００２５】
その素子形成領域３を覆うように半導体基板１上にトンネル酸化膜（図示せず）を介在させてフローティングゲート電極となるポリシリコン膜が形成される。
【００２６】
次に、図２および図３に示すように、そのポリシリコン膜４上に第１のレジストパターンとしてのレジストパターン５が形成される。このとき、メモリセル領域Ｓでは、所定の間隔を隔ててライン状のレジストパターン５ａが形成される。
【００２７】
一方、メモリセル領域Ｓ以外の領域Ｐでは、その領域Ｐを覆うようにダミーパターンとしてのレジストパターン５ｂが形成される。
【００２８】
なお、レジストパターン５は、所定の熱処理を施すことにより酸を発生するレジストであり、たとえば、ノボラック樹脂、ナフトキノンジアジド系感光剤から構成される。
【００２９】
また、レジストパターン５を形成するためのレジストとして酸を発生する化学増幅型レジストを適用してもよく、加熱により酸を発生する反応系を利用したレジスト材料であればよい。
【００３０】
次に、第２のレジスト（図示せず）がレジストパターン５を覆うように塗布形成される。第２のレジストでは、酸の存在により架橋する架橋性の材料が主成分とされる。
【００３１】
次に、レジストパターン５と、これを覆うように塗布形成された第２のレジストとに所定の加熱処理が施される。これにより、レジストパターン５から酸が発生し、発生した酸は第２のレジスト中へ供給される。
【００３２】
このとき、レジストパターン５と第２のレジストとの界面近傍に位置する第２のレジストの部分において、架橋反応が発生する。これにより、レジストパターン５を覆うように架橋反応を起こした架橋層が形成される。次に、所定のアルカリ水溶液の現像液を用いて、架橋反応を起こしていない第２のレジストが現像剥離される。
【００３３】
このようにして、図４に示すように、レジストパターン５を覆う第２のレジストパターンとしてのレジストパターン６が形成される。次に、レジストパターン５，６をマスクとして、ポリシリコン膜４に異方性エッチングを施すことにより、フィールド酸化膜２の表面が露出される。
【００３４】
その後、図５に示すように、レジストパターン５，６が除去されて、メモリセル領域Ｓでは、フィールド酸化膜２上にて分離されたライン状のポリシリコン膜４が形成される。一方、メモリセル領域Ｓ以外の領域Ｐでは、ポリシリコン膜がそのまま残される。
【００３５】
次に、図６に示すように、メモリセル領域Ｓ以外の領域Ｐに位置するポリシリコン膜４を露出し、メモリセル領域Ｓを覆う所定のレジストパターン７が形成される。そのレジストパターン７をマスクとしてポリシリコン膜４に異方性エッチングを施すことにより、メモリセル領域以外の領域Ｐに位置するポリシリコン膜４が除去される。
【００３６】
その後、図７に示すように、レジストパターン７が除去されて、メモリセル領域Ｓに位置するライン状のポリシリコン膜４が露出する。次に、図８および図９に示すように、ポリシリコン膜４を覆うように、半導体基板１上にシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層させたＯＮＯ膜８が形成される。
【００３７】
次に、ＯＮＯ膜８を覆うように、半導体基板１上にポリシリコン膜９が形成される。そのポリシリコン膜９上に、前述したレジストパターン５，６の場合と同様にして、まず、酸を発生するレジストパターン（図示せず）が形成され、酸の存在により架橋する性質を有するレジスト（図示せず）が塗布される。
【００３８】
次に、所定の加熱処理を施すことにより架橋層（図示せず）が形成され、架橋反応を起こしていないレジストが所定の現像液によって剥離される。これにより、図１０に示すように、フローティングゲート電極およびコントロールゲート電極をパターニングするためのレジストパターン１０ａ，１０ｂが形成される。
【００３９】
そのレジストパターン１０ａ，１０ｂをマスクとして、ポリシリコン膜９、ＯＮＯ膜８およびポリシリコン膜４に異方性エッチングを施すことにより、図１１に示すように、フローティングゲート電極４ａおよびコントロールゲート電極９ａが形成される。
【００４０】
このようにして、メモリセル領域Ｓでは、フローティングゲート電極４ａおよびコントロールゲート電極９ａを含むメモリセルトランジスタが形成される。その後、図６に示す工程と同様にして、メモリセル領域Ｓ以外の領域Ｐに位置するポリシリコン膜９を露出し、メモリセル領域Ｓを覆う所定のレジストパターン（図示せず）が形成される。
【００４１】
そのレジストパターンをマスクとしてポリシリコン膜９に異方性エッチングを施すことにより、メモリセル領域以外の領域Ｐに位置するポリシリコン膜９が除去される。
【００４２】
次に、図１２に示すように、フローティングゲート電極４ａおよびコントロールゲート電極９ａを覆うように、半導体基板１上にシリコン酸化膜１１が形成される。
【００４３】
その後、そのシリコン酸化膜１１上に所定の配線（図示せず）等が形成されて半導体装置が完成する。
【００４４】
上述した半導体装置の製造方法では、図２、図３および図１０に示す工程において、メモリセル領域Ｓでは、所定の間隔を隔ててライン状のレジストパターン５ａ，１０ａが形成されるとともに、メモリセル領域Ｓ以外の領域Ｐでは、これを覆うダミーのレジストパターン５ｂ，１０ｂが形成される。
【００４５】
ここで、メモリセル領域Ｓ以外の領域Ｐがレジストに覆われていない場合では、たとえば図１３に示すように、ライン状のレジストパターン５，１０において、間隔Ｌの比較的広いレジストによって覆われていない領域（抜きの領域）が存在することになる。
【００４６】
この状態で、第２のレジストパターンを形成するための第２のレジスト６６が回転塗布されると、図１３に示すように、抜きの領域に起因して第２のレジスト６６の塗布ムラが発生することになる。
【００４７】
塗布ムラが生じた状態で架橋反応を起こすと、架橋反応が均一に行われなくなる。そのため、第２のレジストパターンが良好に形成されず、微細なレジストパターンが形成されなくなる。その結果、微細なパターニングを行うことができなくなる。
【００４８】
一方、上述した製造方法によれば、メモリセル領域Ｓ以外の領域Ｐでは、ダミーのレジストパターン５ｂ，１０ｂが形成されることで、抜きの領域がなくなることになる。
【００４９】
これにより、図１４に示すように、第２のレジスト６６の回転塗布ムラがなくなり、レジストパターン５上はほぼ均一な第２のレジスト６６によって覆われることになる。
【００５０】
その結果、架橋反応が均一に行われて、微細なレジストパターンを確実に形成することができ、半導体装置の高集積化を図ることができる。
【００５１】
実施の形態２
前述した製造方法では、図４または図１０に示す工程において、レジストパターン５，１０をマスクとしてポリシリコン膜４，９に異方性エッチングを施す場合に、そのエッチング処理の終点は、ポリシリコン膜４，９に起因するプラズマ光の変化を観測することによって検出されることになる。
【００５２】
一方、図４または図１０に示すように、メモリセル領域Ｓ以外の領域Ｐに位置するポリシリコン膜４，９は、ダミーのレジストパターン５ｂ，１０ｂによって覆われていることになる。
【００５３】
そのため、露出しているポリシリコン膜の表面積が比較的小さく、ポリシリコン膜４，９に異方性エッチングを施す際にポリシリコン膜４，９に起因するプラズマ光の強度が弱くなって、プラズマ光の強度変化を確実に観測することができなくなるおそれがある。
【００５４】
すなわち、半導体基板（ウェハ）の面積に対するレジストパターンによって覆われていない領域の面積の比（ウェハにおける開口率）が比較的低いと、エッチングの終点検出が困難になるおそれがある。
【００５５】
そこで、ここではエッチングの終点検出が確実に行われる製造方法として、コントロールゲート電極とフローティングゲート電極とを同時にパターニングする工程（図１５に対応する工程）を例に挙げて説明する。
【００５６】
この工程では、図１５に示すように、ポリシリコン膜９上にレジストパターン１２ａ，１２ｂが形成される。
【００５７】
このとき、メモリセル領域Ｓでは、フローティングゲート電極およびコントロールゲート電極をパターニングするための所定の間隔を隔てられたライン状のレジストパターン１２ａが形成される。
【００５８】
一方、メモリセル領域Ｓ以外の領域Ｐにおいても、ライン状のダミーのレジストパターン１２ｂが形成される。ライン状のレジストパターン１２ｂの繰返しのピッチＰ（ラインの幅＋ライン間の間隔：図１７等参照）は、ライン状のレジストパターン１２ａの繰返しのピッチＰに合わせておくことが望ましい。
【００５９】
このレジストパターン１２ａ，１２ｂをマスクとして、ポリシリコン膜９等に異方性エッチングが施されることになる。その後、図１６に示すように、レジストパターン１２ａ，１２ｂが除去されて、コントロールゲート電極９ａを含むポリシリコン膜９が露出する。
【００６０】
上述した製造方法によれば、メモリセル領域Ｓ以外の領域Ｐにライン状のダミーのレジストパターン１２ｂが形成されることで、図１５に示すように、抜きの領域にポリシリコン膜９の表面が露出することになる。
【００６１】
これにより、ポリシリコン膜９等に異方性エッチングが施される際に、メモリセル領域Ｓ以外の領域Ｐの全体がレジストパターンによって覆われている場合と比較すると、ポリシリコン膜の表面が露出する面積が増大してウェハにおける開口率が増大する。
【００６２】
その結果、ポリシリコン膜９に起因するプラズマ光の強度が強くなって、プラズマ光の強度変化を確実に観測することができ、エッチングの終点検出を確実に検出することができる。
【００６３】
なお、上述した製造方法では、コントロールゲート電極とフローティングゲート電極とを同時にパターニングする工程を例に挙げて説明したが、前述した図２に示される、フローティングゲート電極となるポリシリコン膜４をライン状にパターニングする工程にも適用することができる。
【００６４】
また、第２のレジストの塗布ムラを防止する観点から、第１のレジストパターンにおいては、抜きの領域が比較的大きくならないようにする必要があり、たとえばライン状のレジストパターンにおいて、２．０μｍ以上の間隔を開けないことが必要とされる。
【００６５】
実施の形態３
前述した製造方法では、エッチングの終点検出を確実に行うために、メモリセル領域Ｓに形成されるライン状のレジストパターン１２ａの繰返しのピッチＰと同じピッチのライン状のレジストパターン１２ｂを領域Ｐに形成する場合を例に挙げて説明した。
【００６６】
ここでは、そのような同じピッチのライン状のダミーのレジストパターンを形成しても、まだエッチングの終点検出が十分でない場合に、終点検出をより確実に検出することができる製造方法について説明する。
【００６７】
前述した図２または図１５に示す工程において形成されるレジストパターンとして、まず、メモリセル領域では、図１７に示すように、所定のピッチＰを有するライン状のレジストパターン１３ａが形成される。
【００６８】
一方、メモリセル領域以外の領域では、図１８に示すように、そのピッチＰを保持した状態で、隣合う抜きの領域（ポリシリコン膜４，９が露出している領域）間の距離（レジストの幅）を縮めたダミーのレジストパターン１３ｂが形成される。なお、ピッチに対するレジストの幅の割合をデューティー比という。
【００６９】
ダミーのレジストパターンにおいてレジストの幅が幅Ｌ１から幅Ｌ２へ縮められることによって、抜きの領域の面積が増大してポリシリコン膜が露出する面積が増大する。
【００７０】
この製造方法によれば、酸を発生する第１のレジストパターン上に、酸の存在により架橋反応を起こす第２のレジストを塗布する際に、ダミーのレジストパターンのピッチが、メモリセル領域に形成されるレジストパターンのピッチとほぼ同じピッチに設定されていることで、塗布ムラの発生が抑制される。
【００７１】
さらに、ダミーのレジストパターンとして、ピッチを一定にした状態でデューティー比を変えることによって、抜きの領域の面積が変えられる。このとき、抜きの領域の面積を大きくすることでポリシリコン膜が露出する面積（開口率）を増加させることができる。
【００７２】
その結果、ポリシリコン膜９に起因するプラズマ光の強度がさらに強くなって、プラズマ光の強度変化を確実に観測することができ、エッチングの終点検出をより確実に検出することができる。
【００７３】
なお、デューティー比は、第２のレジストの塗布ムラが発生しない範囲内で変更することが望ましい。
【００７４】
実施の形態４
前述した製造方法では、エッチングの終点検出を確実に行うために、メモリセル領域以外の領域に形成されるダミーのレジストパターンとして、メモリセル領域Ｓに形成されるライン状のレジストパターン１２ａのピッチＰと同じピッチに保持した状態で、デューティー比を変更したレジストパターンを例に挙げて説明した。
【００７５】
ここでは、そのようなダミーのレジストパターンを形成しても、まだエッチングの終点検出が十分でない場合に、終点検出をさらに確実に検出することができる製造方法について説明する。
【００７６】
前述した図２または図１５に示す工程において形成されるレジストパターンとして、図１９に示されるレジストパターン１４ａに対して、図２０に示すように、ウェハの周縁に沿って位置するウェハの表面（ポリシリコン膜）を露出する面積を増大させるようにレジストパターン１４ｂが形成される。なお、図１９および図２０では、ライン状のレジストパターンの部分は省略されている。
【００７７】
具体的には、図１９に示されるレジストパターン１４ａでは、たとえば、ウェハエッジから１．５ｍｍまでの領域についてレジストが除去されているのに対して、図２０に示されるレジストパターン１４ｂでは、たとえば、ウェハエッジから２．５ｍｍまでの領域についてレジストが除去されている。
【００７８】
この製造方法によれば、ウェハの周縁に沿ってウェハの表面（ポリシリコン膜）を露出する領域の面積が増大して、ウェハにおける開口率がさらに増大する。これにより、ポリシリコン膜９に起因するプラズマ光の強度がさらに強くなって、プラズマ光の強度変化を確実に観測することができ、エッチングの終点検出をさらに確実に検出することができる。
【００７９】
上述した実施の形態１〜４をより具体的に示す一例として、実験により以下のことが判明した。
【００８０】
すなわち、特に、図４に示す工程において、フィールド酸化膜として平坦化ＬＯＣＯＳ酸化膜、トンネル酸化膜の膜厚を１０．５ｎｍ、ポリシリコン膜の膜厚を１００ｎｍ、レジストパターン５，６の厚さを７３５ｎｍとすると、ポリシリコン膜のエッチングにおけるエッチングの終点検出のために、ウェハの開口率は７％以上必要であることが判明した。
【００８１】
ウェハの開口率を７％以上確保するために、レチクルにおける開口率を少なくとも４％確保し、残りの分をウェハ周縁部分のレジストを除去することによって確保した。なお、レチクルにおける開口率とは、図２１に示すように、ガラス板１５全体の面積に対する遮光膜１５ａが形成された部分を除くガラス板１５の面が露出している領域の面積の比をいう。
【００８２】
なお、上述した実施の形態１〜４では、フラッシュメモリにおいてフローティングゲート電極およびコントロールゲート電極を形成する場合を例に挙げて説明した。
【００８３】
上述したＲＥＬＡＣＳ処理はこれに限られず、たとえば、ＤＲＡＭにおけるストレージノードの形成や、ダマシン法による銅配線の形成等のライン状パターンを形成する半導体装置に対して広く適用することができる。
【００８４】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８５】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、所定のパターンが形成される領域以外の領域をダミーパターンで覆う工程を備えていることで、この領域ではレジストによって覆われていない抜きの領域が低減する。これにより、第２のレジストパターンを形成する際にレジストの塗布ムラが抑制されて架橋反応が均一に行われ、第１のレジストパターンを均一に覆う第２のレジストパターンが形成される。その結果、微細なレジストパターンを確実に形成することができ、半導体装置の高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す平面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す平面図である。
【図３】同実施の形態において、図２に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す平面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す平面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す平面図である。
【図９】同実施の形態において、図８に示す断面線ＩＸ−ＩＸにおける断面図である。
【図１０】同実施の形態において、図８に示す工程の後に行われる工程を示す平面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す平面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、本製造方法の効果を説明するための第１の断面図である。
【図１４】同実施の形態において、本製造方法の効果を説明するための第２の断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す平面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す平面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す一平面図である。
【図１８】同実施の形態において、半導体装置の製造方法の一工程を示す他の平面図である。
【図１９】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す一平面図である。
【図２０】同実施の形態において、半導体装置の製造方法の一工程を示す他の平面図である。
【図２１】同実施の形態において、レチクルの開口率を説明するためのレチクルの断面図である。
【符号の説明】
１  半導体基板、２  フィールド酸化膜、３  素子形成領域、４，９  ポリシリコン膜、４ａ  フローティングゲート電極、５  （第１の）レジストパターン、６  （第２の）レジストパターン、７，１０，１２，１３，１４  レジストパターン、８  ＯＮＯ膜、９ａ  コントロールゲート電極、１１  シリコン酸化膜、１５  ガラス板、１５ａ  遮光膜。
【図１】
2004247399.tif 000003
【図２】
2004247399.tif 000004
【図３】
2004247399.tif 000005
【図４】
2004247399.tif 000006
【図５】
2004247399.tif 000007
【図６】
2004247399.tif 000008
【図７】
2004247399.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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