(57)【要約】【課題】本発明は、同一エリア内にアクセスタイミングの異なるデバイスを割り付けた場合でも、中央処理装置が効率良く周辺デバイスにアクセスできるアクセス制御装置を提供する。【解決手段】外部ウエイト機能を有する中央処理装置によりアクセスされる周辺デバイスのアクセスタイミングを制御するアクセス制御装置１であって、周辺デバイスに適したアクセスタイミングを設定するためのパラメータを記憶し、パラメータを選択するレジスタ・ブロック３と、パラメータに基づいて、アクセスタイミング信号を生成するタイミング・ブロック４とを備える。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
外部ウエイト機能を有する中央処理装置によりアクセスされる周辺デバイスのアクセスタイミングを制御するアクセス制御装置であって、
前記周辺デバイスに適したアクセスタイミングを生成するためのパラメータを記憶する記憶手段と、
前記記憶手段に記憶されたパラメータを選択する選択手段と、
前記選択手段により選択されたパラメータに基づいて、アクセスタイミング信号を生成する制御手段と、
を備えることを特徴とするアクセス制御装置。
【請求項２】
請求項１記載のアクセス制御装置において、
前記中央処理装置からの要求に応じて、パラメータを前記記憶手段に書き込む手段を備えることを特徴とするアクセス制御装置。
【請求項３】
請求項１又は２記載のアクセス制御装置において、
前記中央処理装置からの要求に応じて、前記記憶手段に記憶されたパラメータを読み出す手段を備えることを特徴とするアクセス制御装置。
【請求項４】
請求項１から３のいずれか一項記載のアクセス制御装置において、
前記制御手段は、前記中央処理装置の動作状態をウエイト状態にするウエイト信号を出力する手段を備えることを特徴とするアクセス制御装置。
【請求項５】
請求項１から４のいずれか一項記載のアクセス制御装置において、
前記制御手段において生成された前記アクセスタイミング信号と、前記中央処理装置から供給される書き込み制御信号又は読み出し制御信号とのＯＲ論理を取るＯＲ回路を備えることを特徴とするアクセス制御装置。
【請求項６】
前記アクセス制御装置はワンチップで構成されることを特徴とする請求項１から４のいずれか一項に記載のアクセス制御装置。
【請求項７】
外部ウエイト機能を有する中央処理装置によりアクセスされる周辺デバイスのアクセスタイミングを制御するアクセス制御方法であって、
入力されるアドレス信号に基づいて、前記周辺デバイスに適したアクセスタイミングを設定するためのパラメータを選択するステップと、
選択された前記パラメータに基づいて、アクセスタイミング信号を生成するステップと、
を含むことを特徴とするアクセス制御方法。
【請求項８】
請求項７記載のアクセス制御方法において、
前記中央処理装置が前記パメータを書き込むステップをさらに含むことを特徴とするアクセス制御方法。
【請求項９】
請求項７又は８記載のアクセス制御方法において、
前記中央処理装置の動作状態をウエイト状態にするウエイト信号を出力するステップをさらに含むことを特徴とするアクセス制御方法。
【請求項１０】
請求項７から９のいずれか一項記載のアクセス制御方法において、
生成された前記アクセスタイミング信号と、前記中央処理装置から供給される書き込み制御信号又は読み出し制御信号とのＯＲ論理を取るステップをさらに含むことを特徴とするアクセス制御方法。
【請求項１１】
請求項７から１０のいずれか一項記載のアクセス制御方法において、
前記周辺デバイスから供給されるウエイト信号を受信するステップをさらに含むことを特徴とするアクセス制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周辺デバイスのアクセスタイミングを制御するアクセス制御装置及びアクセス制御方法に関する。
【０００２】
【従来の技術】
従来、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が、外部デバイスにアクセスする上で、外部デバイスの種類によってアクセススピードが異なることがある。この場合、ＣＰＵの外部ウエイト端子を使って、ＣＰＵのウエイトを外部から制御することが行われている。また、組み込み用等のＣＰＵにおいては、あらかじめ内部でアクセスエリアを分割し、その分割したアクセスエリア単位でアクセスタイミングの設定ができるようになっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、周辺デバイスが多い場合、ＣＰＵのアクセス単位をさらに分割してエリア設定を行う必要がある。この場合、ＣＰＵ同一エリアに設定する各周辺デバイスのアクセスタイミングが大きく異なると、ＣＰＵエリアのアクセスタイミングは、その各デバイスの中でもっとも遅いタイミングに設定する必要がある。このため、エリア内のアクセスタイミングが早いデバイスは、遅いデバイスに設定されたアクセスタイミングでアクセスされることから、ＣＰＵの動作は非常に効率が悪くなるという問題がある。
【０００４】
また、外部ウエイト機能でアクセスを伸ばすだけでは対応できない周辺デバイスが存在する場合も、ＣＰＵの動作は非常に効率が悪くなるという問題点もある。
【０００５】
そこで、本発明は上記従来技術の問題点を解決し、同一エリア内にアクセスタイミングの異なるデバイスを割り付けた場合でも、中央処理装置が効率良く周辺デバイスにアクセスできるアクセス制御装置を提供することを目的とする。
【０００６】
また、本発明は、中央処理装置の外部ウエイト機能でアクセスを伸ばすだけでは対応できない周辺デバイスに対しても、アクセスタイミングを設定し、中央処理装置が効率良く周辺デバイスにアクセスできるアクセス制御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載のアクセス制御装置は、外部ウエイト機能を有する中央処理装置によりアクセスされる周辺デバイスのアクセスタイミングを制御するアクセス制御装置であって、周辺デバイスに適したアクセスタイミングを生成するためのパラメータを記憶する記憶手段と、記憶手段に記憶されたパラメータを選択する選択手段と、選択手段により選択されたパラメータに基づいて、アクセスタイミング信号を生成する制御手段と、を備えることを特徴とするものである。
【０００８】
上記発明によれば、中央処理装置に周辺デバイスを数多く持たせる場合、中央処理装置内部で分割されたエリア数で収まらず同一エリアに複数のデバイスを割り当た場合でも、中央処理装置の外部で、各周辺デバイス単位にアクセスタイミングを設定することができるため、効率のよい動作が可能になる。また、中央処理装置によるアクセス制御で対応できないデバイスに対して適応することで、このようなデバイスについても効率のより動作が可能となる。
【０００９】
請求項１記載のアクセス制御装置において、請求項２に記載のように、前記中央処理装置からの要求に応じて、パラメータを前記記憶手段に書き込む手段を備える構成とすることができる。
【００１０】
請求項１又は２記載のアクセス制御装置において、請求項３に記載のように、前記中央処理装置からの要求に応じて、前記記憶手段に記憶されたパラメータを読み出す手段を備える構成とすることができる。
【００１１】
請求項１から３のいずれか一項記載のアクセス制御装置において、請求項４に記載のように、前記制御手段は前記中央処理装置の動作状態をウエイト状態にするウエイト信号を出力する手段を備える構成とすることができる。
【００１２】
請求項１から４のいずれか一項記載のアクセス制御装置において、請求項５に記載のように、前記制御手段において生成された前記アクセスタイミング信号と、前記中央処理装置から供給される書き込み制御信号又は読み出し制御信号とのＯＲ論理を取るＯＲ回路を備える構成とすることができる。
【００１３】
また、請求項６に記載のように、請求項１から５のいずれか一項に記載のアクセス制御装置をワンチップで構成することができる。
【００１４】
また、上記課題は、請求項７に記載のように、外部ウエイト機能を有する中央処理装置によりアクセスされる周辺デバイスのアクセスタイミングを制御するアクセス制御方法であって、入力されるアドレス信号に基づいて、前記周辺デバイスに適したアクセスタイミングを設定するためのパラメータを選択するステップと、選択された前記パラメータに基づいて、アクセスタイミング信号を生成するステップとを含むアクセス制御方法で達成することができる。
【００１５】
請求項８記載のアクセス制御方法において、請求項７に記載のように、前記中央処理装置は前記パメータを書き込むステップをさらに含む構成とすることができる。
【００１６】
請求項７又は８記載のアクセス制御方法において、請求項９に記載のように、前記中央処理装置の動作状態をウエイト状態にするウエイト信号を出力するステップをさらに含む構成とすることができる。
【００１７】
請求項７から９のいずれか一項記載のアクセス制御方法において、請求項１０に記載のように、生成された前記アクセスタイミング信号と、前記中央処理装置から供給される書き込み制御信号又は読み出し制御信号とのＯＲ論理を取るステップをさらに含む構成とすることができる。
【００１８】
請求項７から１０のいずれか一項記載のアクセス制御方法において、請求項１１に記載のように、前記周辺デバイスから供給されるウエイト信号を受信するステップをさらに含む構成とすることができる。
【００１９】
【発明の実施の形態】
以下、本発明のアクセス制御装置の一実施形態を図面を用いて説明する。アクセス制御装置１は、ＣＰＵエリア内に関連付けられた周辺デバイスのアクセスタイミングを制御し、ＣＰＵ２０のウエイト端子を使ってウエイトさせるだけではなく、さらに、ＣＰＵ２０がアクセスに必要なセレクト、リード、ライト信号等のアクセスタイミングに関するタイミング設定用パラメータ（パラメータ）を登録しておいて、そのタイミング設定用パラメータを使って、周辺デバイスのアクセスタイミングの調整を行う。
【００２０】
図１は、本実施の形態に係るアクセス制御装置を説明するための図である。図１に示すように、２０はＣＰＵ、１はアクセス制御装置、３０、３１、…、３ｎは周辺デバイスを示している。アクセス制御装置１は、ＣＰＵ２０と複数の周辺デバイス３０、３１、…３ｎ間に設けられている。また、ＣＰＵ２０は、データバス２１に接続され、アクセス制御装置１を介して、周辺デバイス３０、３１、…、３ｎに接続される。
【００２１】
また、ＣＰＵ２０は、アドレスバス２２に接続され、アクセス制御装置１を介して、周辺デバイス３０、３１、…、３ｎに接続される。ＣＰＵ２０は、制御バス２３に接続され、アクセス制御装置１を介して、周辺デバイス３０、３１、…、３ｎに接続される。ＣＰＵ２０は、各周辺デバイスのチップセレクト信号ＣＳ１、ＣＳｎ、…、ＣＳｍでアクセスする周辺デバイス３０、３１、…、３ｎを選択することができる。
【００２２】
次に、アクセス制御装置１について説明する。図２は、本実施の形態に係るアクセス制御装置のブロック図である。図２に示すように、アクセス制御装置１は、デコーダ２と、レジスタ・ブロック３と、タイミング・ブロック４と、セレクタ５、レジスタ６と、ＯＲ回路７、８、９、１０とを備えている。また、アクセス制御装置１は、ＣＰＵ２０との関係において、データバス２１Ａ、アドレスバス２２Ａと接続され、ＣＰＵ２０から書き込み制御信号（ＣＰＵＷＥ）、読み出し制御信号（ＣＰＵＲＤ）が供給され、ＣＰＵ２０へウエイト信号（ＣＰＵ　Ｗａｉｔ）を供給する。
【００２３】
また、アクセス制御装置１は、周辺デバイス３０、３１、…、３ｎとの関係において、データバス２１Ｂに接続され、周辺デバイス３０、３１、・・・、３ｎに周辺デバイスの書き込み制御信号（周辺ＷＥ）、周辺デバイスの読み出し制御信号（周辺ＲＤ）、周辺デバイス３１へのチップセレクト信号（周辺ＣＳｎ）、周辺デバイス３２へのチップセレクト信号（周辺ＣＳｍ）を供給する。また、アクセス制御装置１は、周辺デバイス３０、３１、・・・、３ｎからウエイト信号（周辺Ｗａｉｔ）が供給される。
【００２４】
デコーダ２は、ＣＰＵ２０のアドレスバス２２Ａに接続され、ＣＰＵ２０が送出するアドレスをデコードし、このデコードしたアドレスを後述するレジスタ・ブロック３、セレクタ５のＳＣ端子、タイミング・ブロック４、ＯＲ回路９の入力端子９２、ＯＲ回路１０の入力端子１０２に送出する。
【００２５】
レジスタ・ブロック３は、周辺デバイス３０、３１、・・・、３ｎに対応するアクセスタイミング信号を生成するためのタイミング設定用パラメータを記憶する。レジスタ・ブロック３は、周辺デバイス３０、３１、・・・、３ｎのＣＰＵアクセス領域の分割とその分割結果より各周辺デバイス３０、３１、・・・、３ｎに対応したタイミング設定用パラメータを選択し、選択したタイミング設定用パラメータをタイミング・ブロック４に送出する。
【００２６】
次に、レジスタ・ブロック３の具体的な構成を図３を用いて説明する。図３は、レジスタ・ブロック３のブロック図である。図３に示すように、レジスタ・ブロック３は、タイミング設定用パラメータを記憶するレジスタ３１１〜３１ｎと、ＣＰＵが読み出すタイミング設定用パラメータを選択するリード用セレクタ３３、周辺デバイスの対応するタイミング設定用パラメータを選択するパラメータ選択用セレクタ３４と、ＣＰＵＷｒｉｔｅ用デコーダ３２から構成されている。
【００２７】
レジスタ３１１〜３１ｎは、周辺デバイス３０、３１、・・・、３ｎに対応して設けられたものであり、周辺デバイス３０、３１、・・・、３ｎに適したアクセスタイミングを設定するためのタイミング設定用パラメータ３０、３１、・・・、３ｎを記憶する。また、レジスタ３１１〜３１ｎは、ＣＰＵ２０のデータバス２１Ａに接続される。また、レジスタ３１１〜３１ｎは、ＣＰＵＷｒｉｔｅ用デコーダ３２を介して、ＣＰＵ２０のアドレスバス２２Ａに接続される。また、レジスタ３１１〜３１ｎには、ＣＰＵＷｒｉｔｅ用デコーダ３２を介して、ＣＰＵ２０からの書き込み制御信号（ＣＰＵＷＥ）が入力される。レジスタ３１１、３１２、・・・、３１ｎの出力端子３５１、３５２、・・・、３５ｎは、リード用セレクタ３３の入力端子３６１、３６２、・・・、３６２、及びパラメータ選択用セレクタ３４の入力端子３７１、３７２、・・・、３７ｎに接続される。
【００２８】
ＣＰＵＷｒｉｔｅ用デコーダ３２は、ＣＰＵ２０がレジスタ３１１〜３１ｎにタイミング設定用パラメータを書き込む際に、ＣＰＵ２０からのアドレスをデコードする。起動時に、ＣＰＵ２０が、アクセスする周辺デバイス３０、３１、・・・、３ｎを指定すると、ＣＰＵＷｒｉｔｅ用デコーダ３２でアドレスがデコードされる。このデコードされたアドレスによりレジスタ３１１〜３１ｎが指定され、ＣＰＵ２０は、データバス２１Ａを介して、周辺デバイスに対応したレジスタ３１１〜３１ｎにタイミング設定用パラメータを書き込むことができる。
【００２９】
リードセレクタ３３は、レジスタ３１１〜３１ｎに書き込まれたタイミング設定用パラメータをＣＰＵ２０が読み出すためのものである。このタイミング設定用セレクタ３３の入力端子は、レジスタ３１１〜３１ｎの出力端子と、ＣＰＵ２０のアドレスバスに接続される。また、リード用セレクタ３３の出力端子は、セレクタ５のＣ端子に接続される。
【００３０】
ＣＰＵ２０は、アドレスバス２２Ａを介してアドレスを指定することにより、リード用セレクタ３３でレジスタ３１１〜３１ｎを選択し、セレクタ５、データバス２１Ａを介して、レジスタ３１１〜３１ｎ内のタイミング設定用パラメータを読み出すことができる。
【００３１】
パラメータ選択用セレクタ３４は、レジスタ３１１、３１２、・・・、３１ｎの中からアクセスする周辺デバイスに対応するレジスタを選択し、タイミング・ブロック４へタイミング設定用パラメータを送出する。また、パラメータ選択用セレクタ３４の入力端子は、レジスタ３１１〜３１ｎの出力端子、デコーダ２の出力端子に接続される。また、パラメータ選択用セレクタ３４の出力端子３４１は、タイミング・ブロック４の入力端子４１に接続される。
【００３２】
ＣＰＵ２０がアクセスしたい周辺デバイスを選択すると、デコーダ２でデコードされたアドレスに基づいて、セレクタ３４で対応するレジスタ３１１〜３１ｎが選択され、レジスタ３１１〜３１ｎに書き込まれたタイミング設定用パラメータがタイミング・ブロック５へ送出される。
【００３３】
タイミング設定用パラメータは、例えば、１６ビットのレジスタ３１１〜３１ｎを４ビット毎に分割したものを用いることができる。レジスタ３１１〜３１ｎに、信号Ａ〜Ｂに各４ビットの情報を割り当てるようにすれば、一つのレジスタで１６段階のタイミングを調整することができる。タイミング・ブロック４では、この分割された４ビットのタイミング設定用パラメータに基づいて、後述する信号Ａ、信号Ｂ、信号Ｃ、信号Ｄを生成する。
【００３４】
再度、図２を参照すると、タイミング・ブロック４は、レジスタ・ブロック３から出力されるタイミング設定用パラメータに応じたアクセスタイミング信号を生成する（制御手段）。このタイミング・ブロック４は、ダウンカウンタなどを用いて構成することができる。また、タイミング・ブロック４は、レジスタ・ブロック３のパラメータ選択用セレクタ３４、セレクタ５のＳＡ端子、ＳＢ端子、レジスタ６のＥ端子、ＯＲ回路７の入力端子７２、ＯＲ回路８の入力端子８２、ＯＲ回路９の入力端子９１、ＯＲ回路１０の入力端子１０１、周辺デバイスのウエイト端子（図示省略）に接続される。
【００３５】
また、タイミング・ブロック４には、ＣＰＵ２０の書き込み制御信号（ＣＰＵＷＥ）、ＣＰＵ２０の読み出し制御信号（ＣＰＵＲＤ）が入力される。また、タイミング・ブロック４は、ＣＰＵ２０へウエイト信号（ＣＰＵＷａｉｔ）を送出する。タイミング・ブロック４は、ＣＰＵ２０のアクセスタイミングに対し、レジスタ３１１〜３１ｎに書かれているタイミング設定用パラメータを取り込み、このタイミング設定用パラメータに基づいて、内部で、図４に示すような信号Ａ、信号Ｂ、信号Ｃ、信号Ｄを生成する。
【００３６】
また、タイミング・ブロック４は、生成した信号Ａ、信号Ｂ、信号Ｃ、信号ＤのＯＲ論理を取って（図示省略）、アクセスタイミング信号を生成し、この生成したアクセスタイミング信号をＯＲ回路７、ＯＲ回路８に送出する。
【００３７】
また、タイミング・ブロック４は、ローレベルの外部ウエイト信号をＣＰＵ２０へ送出する。ＣＰＵ２０は、タイミング・ブロック４から外部ウエイト端子（図示せず）を介して外部ウエイト信号の供給を受けると、ウエイト状態となる。また、タイミング・ブロック４は、周辺デバイスのウエイト端子（図示せず）に接続され、周辺デバイス３０、３１、・・・、３ｎから周辺ウエイト（周辺Ｗａｉｔ）信号が入力される。
【００３８】
セレクタ５のＡ端子Ａは、データバス２１Ｂに接続され、Ｂ端子は、レジスタ６を介してデータバス２１Ｂに接続される。セレクタのＣ端子は、レジスタ・ブロック３のリード用セレクタ３３に接続され、ＳＡ端子、ＳＢ端子は、タイミング・ブロック４に接続される。
【００３９】
セレクタ５では、アクセスタイミングを変更するため、設定値によっては、ＣＰＵ２０のデータ取り込みタイミングと、周辺デバイスのデータ出力タイミングが食い違う状態が発生する。周辺データをＣＰＵ２０へそのまま通すか、一定期間保持させた後に、ＣＰＵ２０へ渡すかを設定値によって判断し切り換えるようにしている。レジスタ６は、アクセスコントロール後段からのデータを保持するためにあり図４に示す期間、周辺デバイスからのデータをラッチする。
【００４０】
また、ＯＲ回路７は、ＯＲ回路７の入力端子７２に入力される、タイミング・ブロック４からの書き込み用のタイミング信号と、他の入力端子７１に入力される、ＣＰＵ２０からの書き込み制御信号（ＣＰＵＷＥ）とのＯＲ論理を取って、周辺デバイス３０、３１、・・・、３ｎに書き込み制御信号（周辺ＷＥ）を送出する。また、ＯＲ回路８は、ＯＲ回路８の入力端子８２に入力される、タイミング・ブロック４からの読み出し用のタイミング信号と、他の入力端子８１に入力される、ＣＰＵ２０からの読み出し制御信号とのＯＲ論理を取って、周辺デバイス３０、３１、・・・、３ｎへ読み出し制御信号（周辺ＲＤ）を送出する。
【００４１】
ここで、ＯＲ回路７、８において、ＯＲ論理をとっているのは、アクセス制御装置１の誤動作を防止するためである。ＣＰＵ２０が書き込み制御信号又は読み出し制御信号を出力しているときにのみ、アクセス制御装置１において読み出し・書き込みのための波形整形を行うことができるようにしている。
【００４２】
また、アクセス制御装置１は、ＡＳＩＣなどを用いてワンチップにて形成できる。
【００４３】
次に、図４及び図５を用いてアクセス制御装置の動作について説明する。図４は、Ｒｅａｄ系のアクセス制御におけるタイミングチャートである。図５は、Ｗｒｉｔｅ系のアクセス制御におけるタイミングチャートである。まず、Ｒｅａｄ系のアクセス制御について説明する。
【００４４】
図４に示すように、（ａ）はＣＰＵのアドレスを、（ｂ）はＣＰＵのチップセレクト信号（ＣＰＵＣＳ）を、（ｃ）はＣＰＵの読み出し制御信号（ＣＰＵＲＤ）を、（ｄ）はＣＰＵのリードデータ（ＣＰＵＲＤデータ）を、（ｅ）は信号Ａ、信号Ｂ、信号Ｃ、信号ＤのＯＲ回路からの出力信号を、（ｆ）〜（ｉ）はタイミング設定用パラメータに基づきタイミング・ブロック４で生成される信号Ａ〜信号Ｂを、（ｊ）は周辺デバイスに対するチップセレクト信号（周辺ＣＳ）を、（ｋ）は周辺デバイスに対する読み出し制御信号（周辺ＲＤ）を、（ｌ）は周辺デバイスからのデータ（周辺データ）を、（ｍ）はレジスタ６でデータをラッチするタイミング（周辺データラッチ）を、（ｎ）はＣＰＵへのウエイト信号（ＷａｉｔＣＰＵ）をそれぞれ示している。
【００４５】
ＣＰＵ２０がアクセスする周辺デバイスとして周辺デバイス３１を指定し、セレクタ５は、ＳＣ端子により、Ｂ端子を選択するものとする。図４（ａ）に示すように、ＣＰＵ２０がアドレスバス２２Ａを介して、周辺デバイス３１へアクセスするアドレスを送出したとき、デコーダ２は、周辺デバイス３１へアクセスするＣＰＵアドレスが送出されている期間、（ｂ）に示すローレベルのチップセレクト信号ＣＰＵＣＳを送出する。
【００４６】
レジスタ・ブロック３は、デコーダ２でデコードされたアドレスに基づいて、セレクタ３４で対応するレジスタ３１２が選択され、レジスタ３１２に書き込まれたタイミング設定用パラメータをタイミング・ブロック５へ送出する。タイミング・ブロック４は、レジスタ・ブロック３から出力されたタイミング設定用パラメータに基づいて、（ｆ）〜（ｉ）に示す信号Ａ、信号Ｂ、信号Ｃ、信号Ｄを生成し、図４に示すように、Ｔ１、Ｔ２、Ｔ３の設定を行う。
【００４７】
また、タイミング・ブロック４は、内部で、生成した信号Ａ、信号Ｂ、信号Ｃ、信号ＤのＯＲ論理を取って、（ｅ）に示す読み出し用のタイミング信号をＯＲ回路８に送出する。また、タイミング・ブロック４は、（ｎ）に示すウエイト信号をＣＰＵ２０に送出する。このウエイト信号に基づいて、この期間、ＣＰＵ２０はウエイト状態となる。ＯＲ回路８は、（ｃ）に示すＣＰＵ２０からの読み出し制御信号（ＣＰＵＲＤ）と、（ｅ）に示すタイミング・ブロック４からの読み出し用のタイミング信号とのＯＲ論理を取って、（ｋ）で示す周辺デバイスへの読み出し制御信号（周辺ＲＤ）を出力する。この周辺デバイスへの読み出し制御信号（周辺ＲＤ）によって、周辺デバイスのアクセスタイミングを制御する。
【００４８】
また、ＯＲ回路９は、タイミング・ブロック４からの出力信号と、（ｂ）に示すＣＰＵ２０からのチップセレクト信号ＣＰＵＣＳのＯＲ論理をとって、（ｊ）に示す周辺デバイスへチップセレクト信号（周辺ＣＳ）を送出する。周辺デバイス３１は、（ｋ）で示す読み出し制御信号（周辺ＲＤ）に基づき、（ｌ）で示す読み出しデータ（周辺データ）をデータバス２１Ｂに送出する。また、レジスタ６は、（Ｍ）で示すタイミングで周辺デバイス３１からのデータをラッチする。これにより、ＣＰＵ２０は読み出された周辺データをレジスタ６から確実に読み出すことができる。
【００４９】
次に、Ｗｒｉｔｅ系のアクセス制御について説明する。図５に示すように、（ａ）はＣＰＵのアドレスを、（ｂ）はＣＰＵのチップセレクト信号（ＣＰＵＣＳ）を、（ｃ）はＣＰＵのＷＥ端子からの書き込み制御信号（ＣＰＵＷＥ）を、（ｄ）はＣＰＵの書き込みデータ（ＣＰＵＲＤデータ）を、（ｅ）は信号Ａ、信号Ｂ、信号Ｃ、信号ＤのＯＲ回路からの出力を、（ｆ）〜（ｉ）はタイミング設定用パラメータに基づきタイミング・ブロックで生成された信号Ａ〜信号Ｂを、（ｊ）は周辺デバイスに対するチップセレクト信号（周辺ＣＳ）を、（ｋ）は周辺デバイスに対する書き込み制御信号（周辺ＷＲ）を、（ｌ）は周辺デバイスからのデータ（周辺データ）を、（ｍ）ＣＰＵへのウエイト信号（ＷａｉｔＣＰＵ）をそれぞれ示している。ＣＰＵ２０がアクセスする周辺デバイスとして周辺デバイス３１を指定する場合について説明する。
【００５０】
図５の（ａ）に示すように、ＣＰＵ２０がアドレスバス２２Ａを介して、周辺デバイス３１へアクセスするアドレスを送出したとき、デコーダ２は、周辺デバイス３１へアクセスするＣＰＵアドレスが送出されている期間、（ｂ）に示すローレベルのチップセレクト信号ＣＰＵＣＳを送出する。レジスタ・ブロック３は、デコーダ２でデコードされたアドレスに基づいて、セレクタ３４で対応するレジスタ３１２が選択され、レジスタ３１２に書き込まれたタイミング設定用パラメータをタイミング・ブロック５へ送出する。
【００５１】
タイミング・ブロック４は、レジスタ・ブロック３から出力されるタイミング設定用パラメータに基づいて、（ｆ）〜（ｉ）に示す信号Ａ、信号Ｂ、信号Ｃ、信号Ｄを生成し、図５に示すように、Ｔ１、Ｔ２、Ｔ３の設定を行う。また、タイミング・ブロック４は、内部で、生成した信号Ａ、信号Ｂ、信号Ｃ、信号ＤのＯＲ論理を取って、（ｅ）に示す書き込み用のタイミング信号をＯＲ回路７に送出する。
【００５２】
また、タイミング・ブロック４は、（ｍ）で示すローレベルのウエイト信号をＣＰＵ２０に送出する。このウエイト信号に基づいて、ＣＰＵ２０はウエイト状態となる。ＯＲ回路７は、（ｃ）に示すＣＰＵ２０からの書き込み制御信号（ＣＰＵＷＥ）と、（ｅ）に示すタイミング・ブロック４で生成された書き込み用のタイミング信号とのＯＲ論理を取って、（ｋ）に示す周辺デバイスへの書き込み制御信号（周辺ＷＲ）を周辺デバイス３１に送出する。この周辺デバイス３１への書き込み制御信号（周辺ＷＲ）によって、周辺デバイス３１の書き込みタイミングを制御する。
【００５３】
ＣＰＵ２０は、（ｄ）に示す期間、書き込みデータ（ＣＰＵＷＥデータ）をデータバス２２Ａを介して、送出する。アクセス制御装置１は、（ｉ）に示す周辺デバイスへの書き込みデータ（周辺データ）をデータバス２１Ｂを介して送出する。従って、ＣＰＵ２０は、周辺デバイス３１にデータを書き込むことができる。
【００５４】
このように、本実施の形態に係るアクセス制御装置１によれば、ＣＰＵ２０に周辺デバイスを数多く割り当てた場合、すなわち、ＣＰＵ２０内部で分割されたエリア数で収まらず同一エリアに複数のデバイスを割り当た場合でも、ＣＰＵ２０の外部で、各周辺デバイス単位にアクセスタイミングを設定することができるため、効率のよい動作が可能になる。また、ＣＰＵによるアクセス制御で対応できないデバイスに対して適応することで、このようなデバイスについても効率のより動作が可能となる。
【００５５】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５６】
【発明の効果】
以上詳述したところから明らかなように、本発明によれば、アクセス制御装置は、周辺デバイスに適したアクセスタイミングを生成するためのパラメータを記憶する記憶手段と、記憶手段に記憶されたパラメータを選択する選択手段と、選択手段により選択されたパラメータに基づいて、アクセスタイミング信号を生成する制御手段とを備える構成としたので、同一エリア内にアクセスタイミングの異なるデバイスを割り付けた場合でも、中央処理装置の動作スピードを向上させることができる。
【図面の簡単な説明】
【図１】本実施の形態に係るアクセス制御装置を説明するための図である。
【図２】本発明の一実施形態に係る周辺デバイスアクセス制御装置のブロック図である。
【図３】レジスタ・ブロックのブロック図である。
【図４】タイミング・ブロックのＲｅａｄ系のアクセス制御におけるタイミングチャートである。
【図５】タイミング・ブロックのＷｒｉｔｅ系のアクセス制御におけるタイミングチャートである。
【符号の説明】
１　アクセス制御装置
２　デコーダ
３　レジスタ・ブロック
３１１〜３１ｎ　レジスタ
３３　リード用セレクタ
３４　パラメータ選択用セレクタ
４　タイミング・ブロック
５　セレクタ
７、８　ＯＲ回路
【図１】
2004118595.tif 000003
【図２】
2004118595.tif 000004
【図３】
2004118595.tif 000005
【図４】
2004118595.tif 000006
【図５】
2004118595.tif 000007