(57)【要約】【課題】入力信号の振幅の大きさに応じて感度が変化するリミティング機能付電流電圧変換回路を提供する。【解決手段】入力端子１１０と出力端子１２０との間に、ｎ＋１段の増幅用インバータＩＮＶ１　〜ＩＮＶｎ＋１　が直列接続される。積分回路１３０は、ｎ段目インバータＩＮＶｎ　（ｎは偶数）の出力電位の平均値を出力する。負帰還用インバータＩＮＶ０　は、積分回路１３０の出力電圧に応じて、入力端子１１０からグランドラインに流れる電流を制御する。インバータＩＮＶ０　により、入力信号が電流信号から電圧信号に変換される。積分回路１３０の出力電圧に応じてインバータＩＮＶｎ　の電流−電圧特性が変化するので、電流電圧変換回路の感度が変化する。【選択図】　　　図１
2004032013.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に直列接続された複数段の増幅用インバータと、
いずれかの前記増幅用インバータの出力電位を取り込んで積分する積分回路と、
前記積分回路の出力電圧に応じて、前記入力端子と電源ラインとの間に流れる電流を制御する負帰還用インバータと、
を備えることを特徴とする電流電圧変換回路。
【請求項２】
初段の前記増幅用インバータの出力端子に一端が接続され且つこの増幅用インバータの入力端子に他端が接続された負帰還用素子を、さらに備えることを特徴とする請求項１に記載の電流電圧変換回路。
【請求項３】
初段の前記増幅用インバータの論理閾値が、２段目以降の前記増幅用インバータの論理閾値よりも高いことを特徴とする請求項２に記載の電流電圧変換回路。
【請求項４】
前記いずれかの前記インバータの出力電位を増幅して前記積分回路に供給する増幅器をさらに備えることを特徴とする請求項１〜３のいずれかに記載の電流電圧変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電流電圧変換回路に関し、より詳細には、例えば光通信等に使用されるリミティング機能付の電流電圧変換回路に関する。
【０００２】
【従来の技術】
従来より、信号増幅器の一種として、リミティングアンプが知られている。リミティングアンプは、例えば、光通信システムの中継器等に使用されている。従来のリミティングアンプとしては、例えば、村山等による「１０Ｇｂ／ｓ低消費電力ＧａＡｓリミティングアンプ」（１９９９年９月電子情報通信学会総合大会講演論文集Ｃ−１０−２４）で開示されたものが知られている。
【０００３】
図７は、かかる文献に開示されたリミティングアンプの要部構成を示す回路図である。
【０００４】
図７に示したリミティングアンプでは、コンデンサ７０１を介して、入力端子７０２に、電圧信号が入力される。この入力信号は、増幅用のインバータ７０３，７０４，７０５を通過して、出力端子７０９から出力される。入力信号の論理レベルは、増幅用インバータ７０３，７０４，７０５を通過することにより、これらのインバータで与えられる論理レベルに近づく。増幅用インバータ７０３，７０４，７０５としては、例えば、ＧａＡｓ製ＭＥＳＦＥＴ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）　によるＤＣＦＬ（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）構造のインバータ（後述）が使用される。
【０００５】
ここで、高精度の増幅を行うためには、入力信号の電圧中心とインバータ７０３〜７０５の論理閾値とを一致させることが望まれる。このため、図７のリミティングアンプでは、抵抗素子７０６，７０８およびコンデンサ７０７からなる負帰還回路を設けている。抵抗素子７０６およびコンデンサ７０７は、積分回路を構成しており、インバータ７０５の出力電圧の平均値を生成する。この平均値は、抵抗７０８を介して、インバータ７０３の入力信号に重畳される。例えば入力信号のデューティ比（ハイレベルの比率）が５０％の場合には、この負帰還回路によって、入力信号の電圧中心とインバータ７０３の論理閾値とを非常に高い精度で一致させることができる。
【０００６】
本願発明者は、このようなリミティングアンプを利用してリミティング機能付の電流電圧変換回路を作製しようと試みた。図８は、かかる電流電圧変換回路の構成を示す回路図である。図８に示したように、コンデンサ７０１を介さずに、入力端子７０２から電流信号を入力させることにより、リミティング機能付電流電圧変換回路を得ることができる。この電流電圧変換回路では、抵抗素子７０８の電圧降下を利用して、入力電流信号を電圧信号に変換する。すなわち、入電流信号の振幅と抵抗素子７０８の抵抗値との積が、インバータ７０３に入力される電圧信号の振幅になる。
【０００７】
【発明が解決しようとする課題】
図８に示した電流電圧変換回路において、入力信号に対する感度を高くするためには、抵抗素子７０８の抵抗値を大きくする必要がある。抵抗素子７０８の抵抗値を大きくすることにより、インバータ７０３に入力される電圧信号の振幅を大きくすることができるからである。
【０００８】
しかしながら、インバータ７０３に入力される電圧信号の振幅が大きくなると、寄生容量への充電時間が長くなるため、電流電圧変換回路の高速動作が困難になるという欠点が生じる。
【０００９】
加えて、インバータ７０３〜７０５をＧａＡｓＭＥＳＦＥＴのＤＣＦＬ構造で構成した場合には、電圧信号の振幅が大きくなると、入力波形に歪みが生じるという欠点がある。これは、電圧信号のハイレベル電位がＤＣＦＬのショットキィー障壁を越えてしまうためである。
【００１０】
【課題を解決するための手段】
この発明に係る電流電圧変換回路は、入力端子と出力端子との間に直列接続された複数段の増幅用インバータと、いずれかの増幅用インバータの出力電位を取り込んで積分する積分回路と、積分回路の出力電圧に応じて、入力端子と電源ラインとの間に流れる電流を制御する負帰還用インバータとを備える。
【００１１】
この発明によれば、負帰還用インバータ内に設けられたトランジスタのソース・ドレイン間抵抗を利用して入力信号の電流電圧変換を行うことができる。このソース・ドレイン間抵抗は、入力信号の振幅の大きさに逆依存して変化する。したがって、入力信号の振幅が大きい場合でも、高速動作が困難になったり波形が歪んだりすることがない。
【００１２】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１３】
第１の実施の形態
この発明の第１の実施の形態に係る電流電圧変換回路について、図１〜図３を用いて説明する。
【００１４】
図１は、この実施の形態に係る電流電圧変換回路の全体構成を示す回路図である。
【００１５】
図１に示したように、この電流電圧変換回路１００は、信号入力端子１１０と、増幅用インバータＩＮＶ１　〜ＩＮＶｎ＋１　と、出力端子１２０と、積分回路１３０と、負帰還用インバータＩＮＶ０　とを備えている。
【００１６】
入力端子１１０は、外部から電流信号を入力する。
【００１７】
増幅用インバータＩＮＶ１　〜ＩＮＶｎ＋１　は、直列に接続されている。初段の増幅用インバータＩＮＶ１　の入力は、入力端子１１０に接続されている。また、最終段の増幅用インバータＩＮＶｎ＋１　の出力は、出力端子１２０に接続されている。この実施の形態では、ｎは偶数とする。
【００１８】
積分回路１３０は、抵抗素子１３１とコンデンサ１３２とを備えている。抵抗素子１３１の一端は、偶数段目の増幅用インバータの出力に接続される。図１の例では、抵抗素子１３１の一端は、ｎ段目の増幅用インバータＩＮＶｎ　の出力に接続されている。コンデンサ１３２の一端は、抵抗素子１３１の他端に接続される。また、このコンデンサ１３２の他端は、グランドラインに接続される。
【００１９】
負帰還用インバータＩＮＶ０　の入力は、抵抗素子１３１の他端に接続される。そして、この負帰還用インバータＩＮＶ０　の出力は、初段の増幅用インバータＩＮＶ１　の入力に接続される。
【００２０】
図２は、インバータＩＮＶ０　，ＩＮＶ１　の内部構造を示す回路図である。なお、他のインバータＩＮＶ２　〜ＩＮＶｎ＋１　の内部構造も、同様である。
【００２１】
図２に示したように、インバータＩＮＶ１　は、デプレッション型ＦＥＴ２１１とエンハンスメント型ＦＥＴ２１２とを備えている。デプレッション型ＦＥＴ２１１のソースは、電源ラインＶｄｄに接続されている。また、デプレッション型ＦＥＴ２１１のゲートおよびドレインは、ノードＮ１　で、エンハンスメント型ＦＥＴ２１２のドレインに接続されている。このノードＮ１　が、インバータＩＮＶ１　の出力となる。エンハンスメント型ＦＥＴ２１２のソースは、グランドラインに接続されている。そして、エンハンスメント型ＦＥＴ２１２のゲートは、インバータＩＮＶ１　の入力となり、入力端子１１０およびインバータＩＮＶ０　の出力に接続されている。デプレッション型ＦＥＴ２１１は、常時オンしており、定電流源として動作する。したがって、エンハンスメント型ＦＥＴ２１２がオンしているとき出力電圧（すなわちノードＮ１　の電位）はローレベルとなり、エンハンスメント型ＦＥＴ２１２がオフしているとき出力電圧はハイレベルとなる。
【００２２】
インバータＩＮＶ０　は、デプレッション型ＦＥＴ２２１とエンハンスメント型ＦＥＴ２２２とを備えている。デプレッション型ＦＥＴ２２１のソースは、電源ラインＶｄｄに接続されている。また、デプレッション型ＦＥＴ２２１のゲートおよびドレインは、ノードＮ２　で、エンハンスメント型ＦＥＴ２２２のドレインに接続されている。このノードＮ２　が、インバータＩＮＶ０　の出力となり、インバータＩＮＶ１　の入力（すなわちエンハンスメント型ＦＥＴ２１２のゲート）に接続される。エンハンスメント型ＦＥＴ２２２のソースは、グランドラインに接続されている。そして、エンハンスメント型ＦＥＴ２２２のゲートは、インバータＩＮＶ０　の入力となり、抵抗素子１３１の他端およびコンデンサ１３２の一端に接続されている。デプレッション型ＦＥＴ２２１は、常時オンしており、定電流源として動作する。したがって、エンハンスメント型ＦＥＴ２２２がオンしているとき出力電圧（すなわちノードＮ２　の電位）はローレベルとなり、エンハンスメント型ＦＥＴ２２２がオフしているとき出力電圧はハイレベルとなる。
【００２３】
次に、この実施の形態に係る電流電圧変換回路１００の動作を説明する。
【００２４】
入力端子１１０からは、電流信号が入力される。この電流信号は、エンハンスメント型ＦＥＴ２２２（図２参照）を流れることにより、電圧信号に変換される。この電圧信号は、増幅用インバータＩＮＶ１　〜ＩＮＶｎ＋１　によって増幅され、出力端子１２０から出力される。
【００２５】
ｎ段目の増幅用インバータＩＮＶｎ　の出力電圧は、ｎ＋１段目の増幅用インバータＩＮＶｎ＋１　のみならず、抵抗素子１３１にも印加される。これにより、積分回路１３０は、増幅用インバータＩＮＶｎ　から出力される電圧の平均値に相当する電位を生成する。この平均値は、負帰還用インバータＩＮＶ０　の入力（すなわちエンハンスメント型ＦＥＴ２２２のゲート）に印加される。すなわち、エンハンスメント型ＦＥＴ２２２のゲート電圧は、入力端子１１０から入力される電流信号が小信号の場合は低くなり、大信号の場合は高くなる。
【００２６】
エンハンスメント型ＦＥＴ２２２の電流−電圧特性は、ゲート電圧に応じて変化する。したがって、この実施の形態に係る電流電圧変換回路１００は、従来の電流電圧変換回路（図８参照）において抵抗素子７０８を可変抵抗とした場合と等価である。この実施の形態では、この可変抵抗の抵抗値を、入力信号の振幅に応じて、自動的に変更することができる。
【００２７】
図３は、電流電圧変換回路１００の電流−電圧特性を示すグラフである。
【００２８】
図３において、曲線Ａ０　，Ｂ０　は、エンハンスメント型ＦＥＴ２２２を単体で動作させた場合の、電流−電圧特性である。曲線Ａ０　，Ｂ０　に関して、図３の縦軸はエンハンスメント型ＦＥＴ２２２のドレイン・ソース間電流Ｉｄｓであり、横軸はドレイン・ソース電圧Ｖｄｓである。ここで、曲線Ａ０　は、入力端子１１０から小信号が入力された場合の例であり、Ｂ０　は、入力端子１１０から大信号が入力された場合の例である。このように、入力信号の振幅が小さいほどゲート電位が低くなるので、エンハンスメント型ＦＥＴ２２２は小さい電流で飽和する。
【００２９】
また、曲線Ａ１　，Ｂ１　は、電流電圧変換回路１００の入力電流−入力電圧特性である。すなわち、曲線Ａ１　，Ｂ１　に関して、図３の縦軸は入力信号の電流値（すなわち入力端子１１０から入力される電流の値）であり、横軸は増幅用インバータＩＮＶ１　の入力電圧である。入力電圧すなわちエンハンスメント型ＦＥＴ２１２のゲート電圧が所定値よりも大きくなると、入力電流の一部が、ショットキィー電流Ｓとして、エンハンスメント型ＦＥＴ２１２のゲートからソースに流れ込むようになる。したがって、入力電流−入力電圧特性Ａ１　，Ｂ１　は、エンハンスメント型ＦＥＴ２２２の電流−電圧特性Ａ０　，Ｂ０　に、ショットキィー電流Ｓを加えたものになる。
【００３０】
曲線Ａ１　に示したように、入力端子１１０から小信号電流が入力されたとき、エンハンスメント型ＦＥＴ２２２は飽和領域で動作する。このとき、エンハンスメント型ＦＥＴ２２２は、このＦＥＴ２２２のドレインコンダクタンスの逆数に等しい抵抗値の抵抗素子と等価である。すなわち、非常に大きい抵抗値が得られる。
【００３１】
また、曲線Ｂ１　に示したように、入力端子１１０から大信号電流が入力されたとき、エンハンスメント型ＦＥＴ２２２は非飽和領域で動作する。このとき、エンハンスメント型ＦＥＴ２２２は、曲線Ｂ１　の傾きに相当する抵抗値の抵抗素子と等価である。すなわち、抵抗値は、小さくなる。
【００３２】
いずれの場合も、ショットキィー電流Ｓによる影響は、アンビギュリティ（リミティング型増幅器が‘０’と‘１’とを識別できる電圧振幅の最小値）と比較して非常に小さいので、無視できる。
【００３３】
上述のように、電流電圧変換回路１００では、インバータＩＮＶｎ　の出力電圧の平均値に応じて、インバータＩＮＶ０　のゲート電位が決定される。これにより従来の電流電圧変換回路と同様にして電圧信号の振幅中心をインバータの閾値に一致させることができ、したがって、出力端子１２０から出力される電圧信号のデューティを５０％にすることができる。
【００３４】
以上説明したように、この実施の形態に係る電流電圧変換回路１００では、奇数段のインバータＩＮＶ１　〜ＩＮＶｎ　，ＩＮＶ０　からなるループが構成され且つ抵抗素子１３１およびコンデンサ１３２からなる積分回路１３０が設けられているので、従来の電流電圧変換回路（図８参照）と同様にして、入力信号の中心電圧とインバータＩＮＶ１　とを一致させることができる。
【００３５】
加えて、この実施の形態に係る電流電圧変換回路１００では、入力端子１１０から入力された電流信号の振幅に応じて、負帰還用インバータＩＮＶ０　の電流−電圧特性を変化させることができる。したがって、この実施の形態によれば、入力信号が小信号の場合には、感度を高くすることができる。その一方で、入力信号が大信号の場合でも、寄生容量への充電時間が長くなって高速動作が妨げられ難く且つ入力波形に歪みが生じ難い。
【００３６】
第２の実施の形態
次に、この発明の第２の実施の形態に係る電流電圧変換回路について、図４を用いて説明する。
【００３７】
図４において、図１と同じ符号を付した構成要素は、それぞれ図１の回路と同じものを示している。
【００３８】
この実施の形態に係る電流電圧変換回路４００は、負帰還用素子としての抵抗素子４０１を備えている点で、上述の第１の実施の形態に係る電流電圧変換回路１００と異なる。
【００３９】
抵抗素子４０１は、初段の増幅用インバータＩＮＶ１　の出力に一端が接続され、かかるインバータＩＮＶ１　の入力に他端が接続されている。
【００４０】
初段の増幅用インバータＩＮＶ１　の入力電位が閾値よりも低い場合、このインバータＩＮＶ１　の出力電位は閾値よりも高くなる。したがって、この場合には、抵抗素子４０１を介して、インバータＩＮＶ１　の出力側から入力側へ電流が流れる。逆に、初段の増幅用インバータＩＮＶ１　の入力電位が閾値よりも高い場合、このインバータＩＮＶ１　の出力電位は閾値よりも低くなる。したがって、この場合には、抵抗素子４０１を介して、インバータＩＮＶ１　の入力側から出力側へ電流が流れる。
【００４１】
このため、インバータＩＮＶ１　の増幅率は、抵抗素子４０１が無い場合よりも小さくなる。すなわち、この実施の形態によれば、入力端子１１０から入力される電流の振幅が大きい場合に、インバータＩＮＶ１　の出力電圧の振幅を、第１の実施の形態の場合よりもさらに小さく抑えることができる。
【００４２】
加えて、この実施の形態によれば、増幅用インバータＩＮＶ１　の入力電圧がハイレベルからローレベルに遷移するとき、抵抗素子４０１およびエンハンスメント型ＦＥＴ２１２（図２参照）を介してグランドラインに電荷が流出するので、遷移時間が短縮される。逆に、増幅用インバータＩＮＶ１　の入力電圧がローレベルからハイレベルに遷移するとき、デプレッション型ＦＥＴ２１１（図２参照）および抵抗素子４０１を介してインバータＩＮＶ１　の入力に電荷が流入するので、遷移時間が短縮される。すなわち、この実施の形態によれば、電流電圧変換回路の動作を高速化することができる。
【００４３】
以上説明したように、この実施の形態に係る電流電圧変換回路４００によれば、第１の実施の形態の回路１００よりもさらに、動作を高速化することが可能である。
【００４４】
第３の実施の形態
次に、この発明の第３の実施の形態に係る電流電圧変換回路について、図５を用いて説明する。
【００４５】
この実施の形態に係る電流電圧変換回路は、初段の増幅用インバータの論理閾値が２段目以降の増幅用インバータの論理閾値よりも高い点で、上述の第２の実施の形態に係る電流電圧変換回路４００と異なる。
【００４６】
図５は、この実施の形態に係る電流電圧変換回路５００の要部構成を示す回路図である。図５において、図４と同じ符号を付した構成要素は、それぞれ図４の回路と同じものを示している。
【００４７】
図５に示されたように、初段のインバータＩＮＶ１　は、デプレッション型ＦＥＴ５１１とエンハンスメント型ＦＥＴ５１２とを備えている。また、２段目のインバータＩＮＶ２　は、デプレッション型ＦＥＴ５２１とエンハンスメント型ＦＥＴ５２２とを備えている。各ＦＥＴ５１１，５１２，５２１，５２２の接続関係は、第１の実施の形態のインバータ（図２参照）と同じである。
【００４８】
上述のように、増幅用インバータＩＮＶ１　は、２段目以降の増幅用インバータＩＮＶ２　〜ＩＮＶｎ＋１　よりも論理閾値が高くなるように、構成されている。例えば、デプレッション型ＦＥＴ５１１のゲート幅Ｗ５１１　とエンハンスメント型ＦＥＴ５１２のゲート幅Ｗ５１２　との比Ｗ５１１　／Ｗ５１２　を、デプレッション型ＦＥＴ５２１のゲート幅Ｗ５２１　とエンハンスメント型ＦＥＴ５２２のゲート幅Ｗ５２２　との比Ｗ５２１　／Ｗ５２２　よりも大きくすれば、増幅用インバータＩＮＶ１　の論理閾値が増幅用インバータＩＮＶ２　の論理閾値よりも高くなる。
【００４９】
このような構成により、この実施の形態では、インバータＩＮＶ１　の入力電圧がハイレベルからローレベルに遷移するとき、エンハンスメント型ＦＥＴ５１２がオフする入力電圧が第２の実施の形態の場合よりも高く、したがって、このときの抵抗素子４０１の端子間電圧も第２の実施形態の場合よりも大きい。このため、このときに抵抗素子４０１を介してインバータＩＮＶ１　の入力側から出力側に流入する電流は、第２の実施の形態の場合よりも大きくなる。したがって、初段の増幅用インバータＩＮＶ１　の動作が速くなり、これにより２段目の増幅用インバータＩＮＶ２　の動作速度も速くなる。
【００５０】
このように、この実施の形態に係る電流電圧変換回路５００は、抵抗素子４０１を介して引き込まれる電流を大きくすることができるので、第２の実施の形態の場合よりもさらに動作速度が向上する。
【００５１】
第４の実施の形態
次に、この発明の第４の実施の形態に係る電流電圧変換回路について、図６を用いて説明する。
【００５２】
図６において、図１と同じ符号を付した構成要素は、それぞれ図１の回路と同じものを示している。
【００５３】
この実施の形態に係る電流電圧変換回路６００は、増幅器６０１を備えている点で、上述の第１の実施の形態に係る電流電圧変換回路１００と異なる。
【００５４】
上述のように、負帰還用インバータＩＮＶ０　の入力には、ｎ段目の増幅用インバータＩＮＶｎ　の出力電圧の平均値が印加される。ここで、入力信号の中心電圧と論理閾値とを高精度で一致させるためには、ｎ段目の増幅用インバータＩＮＶｎ　の出力信号の中心電圧と増幅用インバータＩＮＶｎ＋１　の閾値との差分ΔＶｎ＋１　を小さくすることが望ましい。なぜなら、この差分ΔＶｎ＋１　により、増幅用インバータＩＮＶｎ＋１　のデューティが歪められるからである。
【００５５】
これに対して、この実施の形態に係る電流電圧変換回路６００は、増幅器６０１を備えている。このため、増幅用インバータＩＮＶｎ　，ＩＮＶｎ＋１　の閾値がほぼ等しくなり且つこれらの閾値が増幅用インバータＩＮＶｎ　の出力電圧の平均値と等しくなるように回路６００を構成すれば、差分ΔＶｎ＋１　を第１の実施の形態の場合の１／ｇにすることができる（ｇは増幅器６０１の増幅率）。したがって、デューティの歪みを、第１の実施の形態よりも小さくすることができる。
【００５６】
なお、ここでは、第１の実施の形態に係る電流電圧変換回路１００に増幅器６０１を追加した例を説明したが、第２、第３の実施の形態に係る電流電圧変換回路４００，５００に増幅器６０１を追加した場合も、同様の効果を得ることができる。
【００５７】
第１〜第４の実施の形態では、偶数段目の増幅用インバータに積分回路１３０を接続することとしたが、例えば負帰還用インバータを偶数個とすることにより、奇数段目の増幅用インバータに積分回路１３０を接続することも可能である。すなわち、増幅用インバータおよび負帰還用インバータからなるループが負帰還ループになっていれば、同様の効果を得ることができる。
【００５８】
また、第１〜第４の実施の形態では、各インバータをＧａＡｓＭＥＳＦＥＴのＤＣＦＬとしたが、例えばｎＭＯＳトランジスタ等を用いて構成したインバータでも、同様の効果を得ることができる。
【００５９】
【発明の効果】
以上詳細に説明したように、この発明によれば、入力信号の振幅が小さい場合に感度が高く、且つ、入力信号の振幅が大きい場合でも高速動作が可能で波形が歪み難い電流電圧変換回路を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る電流電圧変換回路の構成を示す回路図である。
【図２】第１の実施の形態に係る電流電圧変換回路の要部構成を示す回路図である。
【図３】第１の実施の形態に係る電流電圧変換回路の動作原理を説明するための特性グラフである。
【図４】第２の実施の形態に係る電流電圧変換回路の構成を示す回路図である。
【図５】第３の実施の形態に係る電流電圧変換回路の要部構成を示す回路図である。
【図６】第４の実施の形態に係る電流電圧変換回路の構成を示す回路図である。
【図７】従来のリミティングアンプの構成を示す回路図である。
【図８】従来の電流電圧変換回路の構成を示す回路図である。
【符号の説明】
１１０　入力端子
１２０　出力端子
１３０　積分回路
１３１　抵抗素子
１３２　コンデンサ
ＩＮＶ１　〜ＩＮＶｎ＋１　　増幅用インバータ
ＩＮＶ０　負帰還用インバータ
【図１】
2004032013.tif 000003
【図２】
2004032013.tif 000004
【図３】
2004032013.tif 000005
【図４】
2004032013.tif 000006
【図５】
2004032013.tif 000007
【図６】
2004032013.tif 000008
【図７】
2004032013.tif 000009
【図８】
2004032013.tif 000010
【手続補正書】
【提出日】平成15年10月10日(2003.10.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
入力端子と出力端子との間に直列接続された複数段の増幅用インバータと、
いずれかの前記増幅用インバータの出力電位を取り込んで積分する積分回路と、
前記入力端子に第１主電極が接続され、電源ラインに第２主電極が接続され且つ前記積分回路の出力電圧を制御電極から入力する第１トランジスタと、該第１トランジスタの前記第１主電極に定電流を供給する第２トランジスタとを有し、前記第１トランジスタの前記第１、第２主電極間を流れる電流による電圧降下を利用して前記入力端子から入力された電流信号を電圧信号に変換する電流電圧変換用インバータと、
を備えることを特徴とする電流電圧変換回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
この発明に係る電流電圧変換回路は、入力端子と出力端子との間に直列接続された複数段の増幅用インバータと、いずれかの増幅用インバータの出力電位を取り込んで積分する積分回路と、入力端子に第１主電極が接続され、電源ラインに第２主電極が接続され且つ積分回路の出力電圧を制御電極から入力する第１トランジスタと、該第１トランジスタの第１主電極に定電流を供給する第２トランジスタとを有し、第１トランジスタの第１、第２主電極間を流れる電流による電圧降下を利用して入力端子から入力された電流信号を電圧信号に変換する電流電圧変換用インバータとを備える。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この発明によれば、積分回路の積分結果が、電流電圧変換用インバータに設けられた第１トランジスタの制御電極に印加される。このため、本発明では、電流電圧変換用インバータで得られた電圧信号の平均値に応じて、第１トランジスタの制御電位が決定される。したがって、当該電圧信号の振幅中心を、電流電圧変換用インバータの閾値と一致させることができる。そして、電圧信号の振幅中心が電流電圧変換用インバータの閾値と一致することにより、第１トランジスタの電流−電圧特性が飽和している領域でも、電流電圧変換を行うことができる。このため、本発明によれば、振幅が非常に小さい電流信号を、高い感度で、電圧信号に変換することができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図１に示したように、この電流電圧変換回路１００は、信号入力端子１１０と、増幅用インバータＩＮＶ１〜ＩＮＶＮ＋１と、出力端子１２０と、積分回路１３０と、負帰還用インバータＩＮＶ０（この発明の電流電圧変換用インバータに相当する）とを備えている。