(57)【要約】【課題】本発明は、メモリ制御部の信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとメモリ部の転送が効率よく実現出来る情報処理装置を提供する。【解決手段】メモリ制御部とメモリ部とを、アドレス、データ及び制御用信号の転送を共有するバスを用いて接続し、メモリ制御部が、メモリ部に対し、メモリ部の第１所定位置を含む第１コマンドを出力し、所定時間経過後に、第２所定位置を含む第２コマンドを出力する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリ部、前記メモリ部との間でアドレス及びデータのバスを共有するメモリ制御部から構成される情報処理装置であって、
メモリ制御部は、
前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドと、前記メモリブロック内の残りのデータの入出力を指示する第２コマンドとを出力する出力手段を備え、
前記メモリ部は、
前記第１及び第２コマンドに従い、データを入出力する
ことを特徴とする情報処理装置。
【請求項２】
前記メモリ部は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）であり、
前記ＳＤＲＡＭは、
前記第１及び第２コマンドに従い、データを入出力する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記第１コマンドは、書込指示と、前記途中順位より１先行する順位を示すアドレスを含み、
前記第２コマンドは、前記書込指示と、前記途中順位より２先行する順位を示すアドレスを含み、
前記出力手段は、前記第１コマンドを出力し、所定時間経過後に、前記第２コマンドを出力する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項４】
前記第１コマンドは、読出指示と、前記途中順位を示すアドレスとを含み、
前記第２コマンドは、前記読出指示と、前記前記途中順位より１先行する順位を示すアドレスを含み、
前記出力手段は、前記第１コマンドを出力し、所定時間経過後に、前記第２コマンドを出力する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項５】
予めブロック長より大きいバースト長が設定され、当該ブロック長のメモリブロックに対しブロックデータを入出力するメモリ部、前記メモリ部との間でアドレス及びデータのバスを共有するメモリ制御部、前記メモリ制御部に前記ブロックデータの入出力を要求するキャッシュ部から構成される情報処理装置であって、
前記キャッシュ部から、前記メモリブロックの途中順位と、前記ブロックデータと、書込要求とを受信し、前記メモリ部に、前記メモリブロックの先頭順位から終端順位までに、それぞれの順位に対応するデータを格納する書込部と、
前記キャッシュ部から、前記途中順位と、読出要求とを受信し、前記メモリ部から、前記メモリブロックの先頭順位から終端順位までに格納するデータを読出し、ラップアラウンド方式により、前記途中順位から前記途中順位より１先行する順位まで前記読み出したデータを前記キャッシュ部に送信する読出部と
を備えることを特徴とする情報処理装置。
【請求項６】
前記メモリ部は、ＳＤＲＡＭであり、
前記キャッシュ部から、前記メモリブロックの途中順位と、前記ブロックデータと、書込要求とを受信し、前記メモリ部に、前記メモリブロックの先頭順位から終端順位までに、それぞれの順位に対応するデータを格納する書込部と、
前記キャッシュ部から、前記途中順位と、読出要求とを受信し、前記メモリ部から、前記メモリブロックの先頭順位から終端順位までに格納するデータを読出し、ラップアラウンド方式により、前記途中順位から前記途中順位より１先行する順位まで前記読み出したデータを前記キャッシュ部に送信する読出部と
を備えることを特徴とする情報処理装置。
【請求項７】
入力される、クロックを含む制御用信号とアドレス信号とデータ信号とに基づき、データの記憶を行うメモリであって、
前記入力される信号を伝送する伝送部と、
前記クロックのエッジを検出する検出部と、
データを記憶するための、それぞれにアドレスが割り振られた複数のメモリセルと、
前記クロックの所定のエッジ検出時に、入力されているアドレス信号を取り込み書込先アドレスとして保持するアドレス保持部と、
前記所定のエッジを除くエッジの検出後、次のエッジを検出するまでに前記書込先アドレスをインクリメントするアドレス加算部と、
前記所定のエッジ検出後、エッジを検出する毎に、データ信号を取り込むデータ保持部と、
前記データ信号を取り込む毎に、前記取り込んだデータを前記アドレス保持部が保持するアドレスに書き込むよう制御する制御部と
を備えることを特徴とするメモリ。
【請求項８】
前記伝送部は、
前記アドレス信号、前記データ信号、前記制御信号の内の何れか２つの信号が入力される１つの信号入出力端子と、
データを入出力するメモリセルを指定するためのアドレスを保持するアドレス保持部、メモリセルに入出力するためのデータを保持するデータ保持部、前記入出力を制御する制御部の内、信号入出力端子に入力される信号に対応する２つとに接続する信号線
とを含む
ことを特徴とする請求項７に記載のメモリ。
【請求項９】
前記メモリは、ＳＤＲＡＭであり、
前記入力される信号を伝送する伝送部と、
前記クロックのエッジを検出する検出部と、
データを記憶するための、それぞれにアドレスが割り振られた複数のメモリセルと、
クロックの所定のエッジ検出時に、入力されたアドレス信号を取り込み書込先アドレスとして保持するアドレス保持部と、
前記所定のエッジを除くエッジ検出後、次のエッジを検出するまでに前記書込先アドレスをインクリメントするアドレス加算部と、
前記所定のエッジ検出後、エッジを検出する毎に、データ信号を取り込むデータ保持部と、
前記アドレス保持部が保持するアドレスに前記取り込んだデータの書込制御を行う制御部と
を備えることを特徴とする請求項７に記載のメモリ。
【請求項１０】
コマンドに従い動作し、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリに対し、アドレス及びデータのバスを共有し、データを入出力する情報処理方法であって、
前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドを出力する第１出力ステップと、
前記メモリブロック内の残りのデータの入出力を指示する第２コマンドを出力する第２出力ステップと
を含むことを特徴とする情報処理方法。
【請求項１１】
コマンドに従い動作し、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリに対し、アドレス及びデータのバスを共有し、データを入出力する情報処理装置に適用されるプログラムであって、
前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドを出力する第１出力ステップと、
前記メモリブロック内の残りのデータの入出力を指示する第２コマンドを出力する第２出力ステップと
の各ステップをコンピュータに実行させるプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリに対してデータの書込及び読出を行う情報処理装置であって、特にアドレス信号、データ信号、制御用信号を伝送する信号線を兼用する装置に関する。
【０００２】
【従来の技術】ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）は、パソコンやディジタルＴＶ等の家庭用ＡＶ機器の主記憶デバイスとして用いられる。
前記家庭用ＡＶ機器が備えるＣＰＵは、転送速度がより高速なキャッシュメモリを備え、前記ＳＤＲＡＭから読み出したデータを、一旦、前記キャッシュメモリに保持して、使用する。
【０００３】
前記キャッシュメモリは、前記ＳＤＲＡＭに対しデータの要求をする場合、前記要求以降に必要となるデータがキャッシュメモリ内に保持出来ている確率を上げるため、前記要求するデータの周囲に分布するデータも余分にＳＤＲＡＭから読み出して保持する（非特許文献１参照）。
前記要求するデータと前記余分なデータとを合わせて、ブロックと称する。
【０００４】
前記ＳＤＲＡＭは、前記ブロック毎のデータの読出要求に対応するために、アドレスのラップアラウンド機能を備えている。
一方、家庭用ＡＶ機器が備えるメモリ制御部であるＬＳＩがＳＤＲＡＭを制御する場合、データ信号を伝送するデータバス、アドレス信号を伝送するアドレスバス、制御信号（ＣＬＫ、ＲＡＳ、ＣＡＳ、ＣＳ、ＷＥ、ＣＫＥ、ＤＱＭ）を伝送する制御信号用バスを用いて制御する。
【０００５】
前記データバス及び前記アドレスバスの本数は、ＳＤＲＡＭへ読み書きするデータのビット数、アドレスバスのビット数に比例して増加する。
近年、メモリ容量の大容量化に従い、前記アドレスのビット数、扱うデータのビット数が大きくなり、データバス、アドレスバスの本数が増加してきている。
前記バスの本数が多くなると、前記ＬＳＩに、データ、アドレスを入出力する端子が多数必要となり、前記ＬＳＩのパッケージが大きくなり、製造コストが高くなるという問題がある。
【０００６】
前記問題を解決するため、前記データバス、前記アドレスバス等を兼用する兼用バスを用いて、ＳＤＲＡＭを制御する情報処理装置が提案されている（特許文献１参照）。
【０００７】
【特許文献１】特開２０００−２６７９８５号公報
【０００８】
【非特許文献１】イラストで読むマイクロプロセッサ入門  グレッグ  ワイアント、タッカー  ハーマーストロンム著  インプレス社  １９９５年  Ｐ．７８−Ｐ．７９
【０００９】
【発明が解決しようとする課題】しかしながら、前記提案されている兼用バスを用いる情報処理装置は、ＳＤＲＡＭの備える前記ラップアラウンド機能に対応できないため、キャッシュメモリが保持するデータとＳＤＲＡＭが保持するデータの間の整合性を確保した情報処理を行うことが出来ない。
上記の問題に鑑み、本発明は、メモリ制御部の信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとメモリ部が保持するデータの整合性を確保しながら情報処理が出来る有用な情報処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明は、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリ部、前記メモリ部との間でアドレス及びデータのバスを共有するメモリ制御部から構成される情報処理装置であって、メモリ制御部は、前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドと、前記メモリブロック内の残りのデータの入出力を指示する第２コマンドとを出力する出力手段を備え、前記メモリ部は、前記第１及び第２コマンドに従い、データを入出力する。
【００１１】
上記課題を解決するために本発明は、入力される、クロックを含む制御用信号とアドレス信号とデータ信号とに基づき、データの記憶を行うメモリであって、前記入力される信号を伝送する伝送部と、前記クロックのエッジを検出する検出部と、データを記憶するための、それぞれにアドレスが割り振られた複数のメモリセルと、前記クロックの所定のエッジ検出時に、入力されているアドレス信号を取り込み書込先アドレスとして保持するアドレス保持部と、前記所定のエッジを除くエッジの検出後、次のエッジを検出するまでに前記書込先アドレスをインクリメントするアドレス加算部と、前記所定のエッジ検出後、エッジを検出する毎に、データ信号を取り込むデータ保持部と、前記データ信号を取り込む毎に、前記取り込んだデータを前記アドレス保持部が保持するアドレスに書き込むよう制御する制御部とを備える。
【００１２】
上記課題を解決するために本発明は、コマンドに従い動作し、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリに対し、アドレス及びデータのバスを共有し、データを入出力する情報処理方法であって、前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドを出力する第１出力ステップと、前記メモリブロック内の残りのデータの入出力を指示する第２コマンドを出力する第２出力ステップとを含む。
【００１３】
上記課題を解決するために本発明は、コマンドに従い動作し、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリに対し、アドレス及びデータのバスを共有し、データを入出力する情報処理装置に適用されるプログラムであって、前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドを出力する第１出力ステップと、前記メモリブロック内の残りのデータの入出力を指示する第２コマンドを出力する第２出力ステップとの各ステップをコンピュータに実行させる。
【００１４】
【発明の実施の形態】
＜１．第１実施形態＞
＜１．１．構成＞
図１は、本発明の第１実施形態である情報処理装置１の構成を示す図である。
メモリ制御部１０は、ＣＰＵ３０とバスを介して電気的に接続している。
【００１５】
メモリ制御部１０は、具体的には、ＳＤＲＡＭを制御するためのＬＳＩである。
またメモリ制御部１０は、ＳＤＲＡＭ２０と、図に示すように、アドレス信号、データ信号、制御用信号のうち１つ或いは２つを伝送する信号線て電気的に接続している。
【００１６】
メモリ制御部１０は、ＳＤＲＡＭ２０との間で、図１中でＡ（１３：０）と表しているＡ１３からＡ０の１４ビットのアドレスを入出力する。
同様に、メモリ制御部１０は、ＳＤＲＡＭ２０へ、図１中でＤ（１３：０）、Ｄ（１４）、Ｄ（１５）と表しているＤ１５からＤ０の１６ビットのデータを入出力する。
【００１７】
メモリ制御部１０が、ＳＤＲＡＭ２０へ入出力するデータは、１ワードである１６ビット単位である。
前記制御用信号は、ＲＡＳ、ＣＡＳ、ＣＫＥ、ＷＥ、ＣＳ、ＤＱＭ、ＣＬＫであり、ＳＤＲＡＭの制御仕様で定められている信号であるので、ここでの詳細な説明は省略する。
【００１８】
ＳＤＲＡＭ２０は、前記１ワードのデータを記憶するメモリセルを複数備える。
前記メモリセルは、それぞれが１４ビット長であるロウアドレスとカラムアドレスの組で識別される。
本実施の形態では、メモリ制御部１０は、ロウアドレスが０であるメモリセルにデータを入出力するものとする。
【００１９】
メモリ制御部１０は、ＳＤＲＡＭの制御仕様として定められているコマンドを生成するために、ＣＬＫに同期させてＲＡＳ、ＣＡＳ、ＣＫＥ、ＷＥ、ＣＳ、ＤＱＭ、ＣＬＫのそれぞれを前記制御仕様に従ってハイレベル或いはローレベルにする。
例えば、メモリ制御部１０は、ＳＤＲＡＭ２０に対し書込を指示するライトコマンドを生成する場合、ＣＳとＣＡＳとＷＥをローレベルにし、ＲＡＳをハイレベルにする。
【００２０】
第１実施形態において、メモリ制御部１０は、ＳＤＲＡＭ２０を制御するために、前記制御仕様で定められたアクティブコマンド、リードコマンド、ライトコマンド、バーストストップコマンドを用いる。
ＣＰＵ３０は、メモリ制御部１０に対し、４ワードから成るブロックデータを単位として、データの入出力を要求する。
【００２１】
また、メモリ制御部１０は、ＣＰＵ３０からの指示に従い、ＳＤＲＡＭ２０に対し、４ワードから成るブロックデータを単位として、データの入出力を要求する。
図２は、ＣＰＵ３０が、メモリ制御部１０に対し、ＳＤＲＡＭ２０への書込を要求する書込データの構造を示す図である。
【００２２】
前記書込データは、１ワードのデータである書込データ２０２、書込データ２０３、書込データ２０４、書込データ２０１から成るブロックデータである。
図３は、ＳＤＲＡＭ２０が備える、データを記憶するためのメモリ領域の１部を示す図である。
前記メモリ領域のロウアドレスは、０であるとする。
【００２３】
前記メモリ領域は、それぞれにカラムアドレスが割り振られた、１ワードのデータを保持する複数のメモリセルから成り、前記カラムアドレスは０ｘ００００から０ｘ３ＦＦＦまでの値をとる。
メモリブロック３０５は、メモリセル３０１からメモリセル３０４で構成され、メモリセル３０１からメモリセル３０４には、カラムアドレスとして０ｘ０Ａ００から０ｘ０Ａ０３が割り振られている。
【００２４】
ここで、０ｘから始まる数値は１６進数を示し、例えば０ｘ０Ａ００は、１６進数の０Ａ００である。
メモリブロックにおいて、アドレスが一番小さいメモリセルをブロック先頭セルと称し、アドレスが一番大きいメモリセルを、ブロック最終セルと称する。
前記ブロック先頭セルを表すアドレスをブロック先頭アドレス、前記ブロック最終セルを表すアドレスをブロック最終アドレスと称する。
【００２５】
前記ブロック先頭アドレスは、カラムアドレスの１６進における最終桁が、０ｘ０Ａ００、０ｘ０Ａ０４等のように４で割り切れるアドレスである。
ブロック３０５においては、ブロック先頭セルはメモリセル３０１であり、ブロック最終セルはメモリセル３０４である。
ＳＤＲＡＭ２０は、バースト転送モードで動作し、予めバースト長としてメモリブロック内のワード数である値４が設定されているものとする。
【００２６】
ＳＤＲＡＭ２０のＣＡＳレイテンシは２であるとする。
また、ＳＤＲＡＭ２０は、メモリブロックについて、ブロック最終セルまでにデータの入出力処理をした後、ブロック先頭セルからデータの入出力処理を継続するラップアラウンド機能を備える。
例えば、ＳＤＲＡＭ２０は、メモリ制御部１０から、アクティブコマンドとロウアドレスを受信した後、ライトコマンドと、カラムアドレスとしてメモリセル３０２のアドレスと、書込データ２０２、書込データ２０３、書込データ２０４、書込データ２０１を受信した場合、指定されたメモリセル３０２に書込データ２０２を書込み、メモリセル３０３に書込データ２０３を書込み、ブロック最終セルであるメモリセル３０４に書込データ２０４を書込んだ後は、ラップアラウンド方式により、ブロック先頭セルであるメモリセル３０１に書込データ２０１を書き込む。
＜１．１．１．メモリ制御部１０＞
図４は、メモリ制御部１０の構成を示すブロック図である。
（ＣＡＳレイテンシ保持部１０１）
ＣＡＳレイテンシ保持部１０１は、予め、ＳＤＲＡＭ２０の仕様に係るＣＡＳレイテンシを保持する。
【００２７】
ＣＡＳレイテンシ保持部１０１は、ＳＤＲＡＭ２０のＣＡＳレイテンシである値２を保持している。
（ブロック長長保持部１０２）
ブロック長保持部１０２は、予め、ＳＤＲＡＭ２０に設定したバースト長をブロック長として保持する。
【００２８】
ブロック長保持部１０２は、ブロック長として、ＳＤＲＡＭ２０に設定した前記バースト長である値４を保持している。
（クロック発生部１０３）
クロック発生部１０３は、ＳＤＲＡＭ２０へ供給するクロック信号を発生する。
【００２９】
ＳＤＲＡＭ２０は、前記クロック信号の立ち上がりエッジにおいて、入力される各信号がハイ或いはローレベルのいずれであるかを調べ、動作する。
（アドレスバッファ部１０４）
アドレスバッファ部１０４は、ＣＰＵ３０から、データの入力、出力を開始するメモリセルを示すロウアドレスとカラムアドレスの組である、開始ロウアドレスと開始カラムアドレスとを受信し、保持する。
【００３０】
アドレスバッファ部１０４は、受信した前記開始カラムアドレスを、第１カラムアドレス生成部１０５と、第２カラムアドレス生成部１０６に送信する。
（第１カラムアドレス生成部１０５）
第１カラムアドレス生成部１０５は、受信した前記開始カラムアドレスが、ブロック先頭アドレスである場合、ブロック最終アドレスを第１カラムアドレスとし、前記開始カラムアドレスがブロック先頭アドレスでない場合、前記開始カラムアドレスから１減算したアドレスを第１カラムアドレスとする。
（第２カラムアドレス生成部１０６）
第２カラムアドレス生成部１０６は、前記第１カラムアドレスが、ブロック先頭アドレスである場合、ブロック最終アドレスを第２カラムアドレスとし、前記第１カラムアドレスが、ブロック先頭アドレスでない場合、前記第１カラムアドレスから１減算したものを前記第２カラムアドレスとする。
（ライトデータバッファ部１０７）
ライトデータバッファ部１０７は、ＣＰＵ３０から入力された書込データを保持する。
（リードデータバッファ部１０８）
リードデータバッファ部１０８は、ＳＤＲＡＭ２０から入力された読出データを、保持する。
（セレクタ１０９）
セレクタ１０９は、制御部１１０から受信するセレクト指示に従って、入力される複数の信号群の中から出力すべき信号群を選択する。
【００３１】
前記セレクト指示は、１から５の値である。
セレクタ１０９は、前記セレクト指示が１である場合、１６本の信号線であるバス１２２に、２本の信号線であるバス１３１及び１４本の信号線であるバス１３２とを接続する。
セレクタ１０９は、前記セレクト指示が、２である場合、バス１２２に、バス１３１及びバス１３３とを接続する。
【００３２】
セレクタ１０９は、前記セレクト指示が、３である場合、バス１２２に、バス１３１及びバス１３４とを接続する。
セレクタ１０９は、前記セレクト指示が、４である場合、バス１２２に、バス１３５を接続する。
セレクタ１０９は、前記セレクト指示が、５である場合、バス１２２に、バス１３６を接続する。
（制御部１１０）
制御部１１０は、ＣＰＵ３０から、ＳＤＲＡＭ２０に対するデータの入力である書込要求、或いはＳＤＲＡＭ２０からのデータの出力である読出要求を受信する。
【００３３】
制御部１１０は、前記ＣＰＵ３０から受信した前記要求に基づき、ＳＤＲＡＭ２０へのデータの入出力を行う。
制御部１１０は、前記制御用信号を用いて、ＳＤＲＡＭ２０に対し、アクティブコマンド、ライトコマンド、リードコマンド、バーストストップコマンドを発行する。
【００３４】
また、制御部１１０は、セレクタ１０９に対し前記セレクト指示を送信し、バス１２２で伝送する信号群を選択する。
（バス１２１）
バス１２１は、ＣＳ、ＷＥ、ＣＫＥ、ＤＱＭ、ＣＬＫの各信号を伝送する５本の信号線から成る信号線群である。
（バス１２２）
バス１２２は、１６本の信号線である。
（バス１３１）
バス１３１は、ＲＡＳを伝送する信号線とＣＡＳを伝送する信号線からなる２本の信号線群である。
（バス１３２）
バス１３２は、アドレスバッファ部１０４が出力する１４ビットのロウアドレス或いはカラムアドレスをパラレルに伝送する１４本の信号線群である。
（バス１３３）
バス１３３は、第１カラムアドレス生成部１０５が出力する１４ビットの第１カラムアドレスをパラレルに伝送する１４本の信号線群である。
（バス１３４）
バス１３４は、第２カラムアドレス生成部１０６が出力する１４ビットの第２カラムアドレスをパラレルに伝送する１４本の信号線群である。
（バス１３５）
バス１３５は、ライトデータバッファ部１０７が出力する１６ビットの書込データをパラレルに伝送する１６本の信号線群である。
（バス１３６）
バス１３６は、ＳＤＲＡＭ２０が出力する１６ビットの読出データをリードデータバッファ部１０８へパラレルに伝送する１６本の信号線群である。
＜１．２．動作＞
＜１．２．１．読出動作＞
図５は、メモリ制御部１０がＳＤＲＡＭ２０からデータを読み出す場合の、メモリ制御部１０とＳＤＲＡＭ２０との間の信号のタイミング図である。
【００３５】
Ｔ０１からＴ２０は、ＣＬＫの立ち上がり或いは立ち下がりエッジの発生タイミングである。
（Ｔ０１以前）
ＣＰＵ３０は、メモリ制御部１０に対し、読出要求と、読出を開始する開始ロウアドレス及び開始カラムアドレスを出力する。
【００３６】
前記開始ロウアドレスは０、前記開始カラムアドレスは、０ｘ０Ａ０１であるとする。
制御部１１０は、ＣＰＵ３０からの前記読出要求を受信する。
アドレスバッファ部１０４は、前記開始ロウアドレス及び前記開始カラムアドレスを取得し保持する。
【００３７】
アドレスバッファ部１０４は、第１カラムアドレス生成部１０５と、第２カラムアドレス生成部１０６に対し、前記開始カラムアドレスを送信する。
第１カラムアドレス生成部１０５は、受信した前記開始カラムアドレスから、第１カラムアドレスとして０ｘ０Ａ００を生成する。
第２カラムアドレス生成部１０６は、受信した前記開始カラムアドレスから、第２カラムアドレスとして０ｘ０Ａ０３を生成する。
【００３８】
但し、メモリ制御部１０は、ＳＤＲＡＭ２０からのデータ読出時には、第２カラムアドレスを必要としないので、第２カラムアドレス生成部１０５は、前記第２カラムアドレスを、生成しなくてもよい。
（Ｔ０１、Ｔ０１とＴ０２の間）
制御部１１０は、セレクタ１０９に、前記セレクト指示として値１を送信する。
【００３９】
セレクタ１０９は、前記セレクト指示に従い、バス１２２にバス１３１とバス１３２を接続する。
アドレスバッファ部１０４は、制御部１１０の指示に従い、前記開始ロウアドレスをバス１３２に出力する。
制御部１１０は、ＣＫＥ、ＤＱＭをハイレベルにする。
【００４０】
制御部１１０は、前記アクティブコマンドを生成するため、ＣＡＳ、ＷＥをハイレベルにし、ＣＳ，ＲＡＳをローレベルにする。
（Ｔ０２、Ｔ０２とＴ０３の間）
Ｔ０２において、ＳＤＲＡＭ２０は、前記アクティブコマンドと、前記開始ロウアドレスを取得する。
（Ｔ０３、Ｔ０３からＴ０５の間）
Ｔ０３において、制御部１１０は、ＣＳをハイレベルにする。
（Ｔ０５、Ｔ０５とＴ０６の間）
アドレスバッファ部１０４は、制御部１１０の指示により、前記開始カラムアドレスをバス１３２に出力する。
【００４１】
Ｔ０５において、制御部１１０は、ＤＱＭをローレベルにする。
Ｔ０５において、制御部１１０は、前記リードコマンドを生成するために、ＣＳ、ＣＡＳをローレベルにし、ＲＡＳ、ＷＥをハイレベルにする。
（Ｔ０６、Ｔ０６とＴ０７の間）
Ｔ０６において、ＳＤＲＡＭ２０は、前記リードコマンドと、前記開始カラムアドレスを取得する。
（Ｔ０７）
制御部１１０は、ＣＳとＣＡＳをハイレベルにする。
（Ｔ０７とＴ０９の間、Ｔ０９）
制御部１１０は、セレクタ１０９に、前記セレクト指示として値５を送信する。
【００４２】
セレクタ１０９は、前記セレクト指示に従い、バス１２２とバス１３６を接続する。
（Ｔ０９とＴ１１の間）
ＳＤＲＡＭ２０が、バス１２２に対し、前記開始カラムアドレスが示すメモリセル３０２に保持している読出データ３１２を出力する。
【００４３】
リードデータバッファ部１０８は、読出データ３１２を取得し、ＣＰＵ３０に、読出データ３１２を送信する。
（Ｔ１１）
制御部１１０は、ＤＱＭをハイレベルにする。
（Ｔ１１とＴ１３の間）
ＳＤＲＡＭ２０が、バス１２２に対し、メモリセル３０３に保持している読出データ３１３を出力する。
【００４４】
Ｔ１２において、リードデータバッファ部１０８は、読出データ３１３を取得し、ＣＰＵ３０に、読出データ３１３を送信する。
Ｔ１２において、ＳＤＲＡＭ２０は、ＤＱＭがハイレベルであるので、Ｔ１２からクロックの立ち上がりエッジであってＣＡＳレイテンシ後のＴ１６において、データを送信する必要がないと判定する。
（Ｔ１３、Ｔ１３とＴ１５の間）
ＳＤＲＡＭ２０が、バス１２２に対し、メモリセル３０４に保持している読出データ３１４を出力する。
【００４５】
Ｔ１４において、リードデータバッファ部１０８は、読出データ３１４を取得し、ＣＰＵ３０に、読出データ３１４を送信する。
（Ｔ１５、Ｔ１５とＴ１６の間）
制御部１１０は、セレクタ１０９に、前記セレクト指示として値２を送信する。
【００４６】
セレクタ１０９は、バス１２２にバス１３１と１３３を接続する。
制御部１１０は、ＤＱＭをローレベルにする。
制御部１１０は、リードコマンドを発行するために、ＣＳ、ＣＡＳをローレベルにし、ＲＡＳ、ＷＥをハイレベルにする。
第１カラムアドレス生成部１０５は、制御部１１０の指示により、バス１３３に、前記第１カラムアドレスを出力する。
（Ｔ１６、Ｔ１６とＴ１７の間）
Ｔ１６において、ＳＤＲＡＭ２０は、前記リードコマンドと、前記第１カラムアドレスとを受信する。
【００４７】
また、Ｔ１６においてＤＱＭ信号がローレベルであるので、ＳＤＲＡＭ２０は、Ｔ１６からクロックの立ち上がりエッジであってＣＡＳレイテンシ後のＴ２０で、データを送信する必要があると判定する。
（Ｔ１７）
制御部１１０は、ＤＱＭをハイレベルにする。
【００４８】
制御部１１０は、前記バーストストップコマンドを生成するために、ＣＳ、ＷＥをローレベルにし、ＲＡＳ、ＣＡＳをハイレベルにする。
（Ｔ１７とＴ１９の間）
Ｔ１８において、ＳＤＲＡＭ２０は、前記バーストストップコマンドが入力されたと判断する。
【００４９】
制御部１１０は、制御信号を維持する。
制御部１１０は、セレクタ１０９に、前記セレクト指示として値５を送信する。
セレクタ１０９は、バス１２２とバス１３６を接続する。
（Ｔ１９、Ｔ１９とＴ２０の間、Ｔ２０）
ＳＤＲＡＭ２０は、ラップアラウンド方式により選択したメモリセル３０１に保持している読出データ３１１を、バス１２２に出力する。
【００５０】
Ｔ２０において、リードデータバッファ部１０８は、読出データ３１１を取得し、読出データ３１１をＣＰＵ３０に送信する。
＜１．２．２．書込動作＞
図６は、メモリ制御部１０がＳＤＲＡＭ２０へデータを書き込む場合の、メモリ制御部１０とＳＤＲＡＭ２０との間の信号のタイミング図である。
（Ｔ３１以前）
ＣＰＵ３０は、メモリ制御部１０に対し、書込要求と、書込を開始する開始ロウアドレス及び開始カラムアドレスと、要求する書込データである、書込データ２０２、書込データ２０３、書込データ２０４、書込データ２０１とを送信する。
【００５１】
前記開始ロウアドレスは０、前記開始カラムアドレスは、０ｘ０Ａ０１であるとする。
制御部１１０は、ＣＰＵ３０からの前記書込要求を受信する。
アドレスバッファ部１０４は、前記開始ロウアドレス及び前記開始カラムアドレスを取得し保持する。
【００５２】
アドレスバッファ部１０４は、第１カラムアドレス生成部１０５と、第２カラムアドレス生成部１０６に対し、前記開始カラムアドレスを送信する。
第１カラムアドレス生成部１０５は、受信した前記開始カラムアドレスから、第１カラムアドレスとして０ｘ０Ａ００を生成する。
第２カラムアドレス生成部１０６は、受信した前記開始カラムアドレスから、第２カラムアドレスとして０ｘ０Ａ０３を生成する。
（Ｔ３１、Ｔ３１とＴ３２の間）
制御部１１０は、セレクタ１０９に、前記セレクト指示として値２を送信する。
【００５３】
セレクタ１０９は、セレクト指示を受信し、バス１２２にバス１３１とバス１３２を接続する。
アドレスバッファ部１０４は、制御部１１０の指示により、開始ロウアドレスをバス１３２に出力する。
制御部１１０は、ＣＫＥ、ＤＱＭをハイレベルにする。
【００５４】
制御部１１０は、前記アクティブコマンドを生成するため、ＣＡＳ、ＷＥをハイレベルにし、ＣＳ，ＲＡＳをローレベルにする。
（Ｔ３２、Ｔ３２とＴ３３の間）
Ｔ３２において、ＳＤＲＡＭ２０は、前記アクティブコマンドを取得する。
（Ｔ３３）
制御部１１０は、ＣＳをハイレベルにする。
（Ｔ３３とＴ３５の間）
制御部１１０は、セレクタ１０９に、前記セレクト指示として値２を送信する。
【００５５】
セレクタ１０９は、バス１２２に、バス１３１とバス１３３を接続する。
（Ｔ３５、Ｔ３５とＴ３６の間）
第１カラムアドレス生成部１０５は、制御部１１０の指示により、前記第１カラムアドレスをバス１３３に出力する。
Ｔ３５において、制御部１１０は、ＤＱＭをハイレベルにする。
【００５６】
Ｔ３５において、制御部１１０は、前記ライトコマンドを生成するために、ＣＳ、ＣＡＳをローレベルにし、ＲＡＳ、ＷＥハイレベルにする。
（Ｔ３６、Ｔ３６とＴ３７の間）
Ｔ３６において、ＳＤＲＡＭ２０は、前記ライトコマンドと、前記第１カラムアドレスとを取得する。
【００５７】
また、Ｔ３６におけるＤＱＭがハイレベルであるので、ＳＤＲＡＭ２０は、Ｄ（１５：０）が無効であると判断し、前記第１カラムアドレスが示すメモリセル３０１へのデータの書込動作を行わない。
Ｔ３６とＴ３７の間において、制御部１１０は、セレクタ１０９に、前記セレクト指示として値４を送信する。
【００５８】
セレクタ１０９は、バス１２２とバス１３５を接続する。
（Ｔ３７）
制御部１１０は、ＣＳ、ＣＡＳをハイレベルにする。
制御部１１０は、ＤＱＭをローレベルにする。
（Ｔ３７とＴ３９の間）
ライトデータバッファ部１０７は、制御部１１０の指示により、書込データ２０２をバス１３５に出力する。
【００５９】
Ｔ３８において、ＳＤＲＡＭ２０は、書込データ２０２を、メモリセル３０１の次のアドレスを持つメモリセル３０２に書き込む。
（Ｔ３９、Ｔ３９とＴ４１の間）
ライトデータバッファ部１０７は、制御部１１０の指示により、書込データ２０３をバス１３５に出力する。
【００６０】
Ｔ４０において、ＳＤＲＡＭ２０は、書込データ２０３を、メモリセル３０２の次のアドレスを持つメモリセル３０３に書き込む。
（Ｔ４１、Ｔ４１とＴ４３の間）
ライトデータバッファ部１０７は、制御部１１０の指示により、書込データ２０４をバス１３５に送信する。
【００６１】
Ｔ４２において、ＳＤＲＡＭ２０は、書込データ２０４を、メモリセル３０３の次のアドレスを持つメモリセル３０４に書き込む。
（Ｔ４３）
制御部１１０は、ＤＱＭをハイレベルにする。
制御部１１０は、前記ライトコマンドを生成するために、ＣＳ、ＣＡＳをローレベルにし、ＲＡＳ、ＷＥをハイレベルにする。
（Ｔ４３とＴ４４の間）
制御部１１０は、セレクタ１０９に、前記セレクト指示として値３を送信する。
【００６２】
セレクタ１０９は、バス１２２に、バス１３１とバス１３４を接続する。
第２カラムアドレス生成部１０６は、制御部１１０の指示により、前記第２カラムアドレスをバス１３４に出力する。
（Ｔ４４、Ｔ４４とＴ４５の間）
Ｔ４４において、ＳＤＲＡＭ２０は、前記ライトコマンドと、前記第２カラムアドレスを取得する。
【００６３】
また、ＳＤＲＡＭ２０は、Ｔ４４におけるＤＱＭがハイレベルであるため、前記第２カラムアドレスが示すメモリセル３０４へのデータの書込動作を行わない。
（Ｔ４５）
制御部１１０は、ＣＳをハイレベルにする。
【００６４】
制御部１１０は、ＤＱＭをローレベルにする。
（Ｔ４５とＴ４６の間）
制御部１１０は、セレクタ１０９に、前記セレクト指示として値４を送信する。
セレクタ１０９は、バス１２２とバス１３５を接続する。
【００６５】
ライトデータバッファ部１０７は、制御部１１０の指示により、書込データ２０１をバス１３５に出力する。
（Ｔ４６、Ｔ４６とＴ４７の間）
Ｔ４６において、ＳＤＲＡＭ２０は、書込データ２０１を、メモリセル３０４のラップアラウンド方式による次のアドレスを持つメモリセル３０１に書き込む。
（Ｔ４７）
制御部１１０は、ＤＱＭをハイレベルにする。
【００６６】
制御部１１０は、バーストストップコマンドを生成するため、ＣＳ、ＷＥをローレベルにし、ＲＡＳ、ＣＡＳをハイレベルにする。
（Ｔ４７とＴ４８の間、Ｔ４８）
Ｔ４８において、ＳＤＲＡＭ２０は、前記バーストストップコマンドを取得する。
＜２．第２実施形態＞
＜２．１．構成＞
第２実施形態における情報処理装置２は、図１におけるメモリ制御部１０を、メモリ制御部５０に置き換えて構成する。
【００６７】
また、ＣＰＵ３０が、メモリ制御部５０に行う、データの書込要求及び読出要求は、第１実施形態において説明した、ＣＰＵ３０が、メモリ制御部１０に対し行ったデータの書込要求及び読出要求と同じである。
ＳＤＲＡＭ２０には、前記バースト長として、前記ブロック長＋１のサイズのデータが読み書き出来るバースト長の内、一番小さい値を、予め、設定する。
【００６８】
ＳＤＲＡＭ２０は、バースト長として２のｎ乗である、２、４、８の値を許可する。
第２実施形態においては、前記ブロック長は４であるので、ＳＤＲＡＭ２０は、バースト長として、８が設定されているものとする。
＜２．１．１．メモリ制御部５０＞
図７は、メモリ制御部５０の構成を示す図である。
（アドレスバッファ部５０１）
アドレスバッファ部５０１は、ＣＰＵ３０から、データの入力、出力を開始するメモリセルを示すロウアドレスとカラムアドレスの組である、開始ロウアドレスと開始カラムアドレスとを受信し、保持する。
【００６９】
アドレスバッファ部５０１は、前記開始カラムアドレスを、オフセット制御部５０２に送信する。
（オフセット制御部５０２）
オフセット制御部５０２は、アドレスバッファ部５０１から、前記開始カラムアドレスを受信する。
【００７０】
オフセット制御部５０２は、前記開始カラムアドレスから、書込カラムアドレス或いは読出カラムアドレスを生成する。
オフセット制御部５０２は、ＣＰＵ３０からメモリ制御部５０へ書込要求がされた場合、前記開始カラムアドレスが示すメモリセルが属するメモリブロックの前記ブロック最終アドレスを、前記書込カラムアドレスとする。
【００７１】
オフセット制御部５０２は、ＣＰＵ３０からメモリ制御部５０へ読出要求がされた場合、前記ブロック先頭アドレスを、前記読出カラムアドレスとする。
また、オフセット制御部５０２は、前記開始カラムアドレスの、前記ブロック先頭アドレスからのオフセット値を計算する。
例えば、ブロック３０５のにおいて、前記開始カラムアドレスが０ｘ０Ａ０１である場合、前記ブロック先頭アドレスはメモリセル３０１のカラムアドレスである０ｘ０Ａ００であり、前記オフセット値は１である。
（ライトデータバッファ部５０３）
ライトデータバッファ部５０３は、ＣＰＵ３０から入力された書込データを保持する。
【００７２】
ＣＰＵ３０は、データ書込要求に関し、ライトデータバッファ部５０３に、書込データ２０２、書込データ２０３、書込データ２０４、書込データ２０１の順に書込データを送信する。
ライトデータバッファ部５０３は、制御部５０６の指示に従い、ＳＤＲＡＭ２０に対し、前記ブロック先頭アドレスに対応する書込データ２０１から、順に書込データ２０２、書込データ２０３、書込データ２０４をバス５３３に出力する。
（リードデータバッファ部５０４）
リードデータバッファ部５０４は、ＳＤＲＡＭ２０から入力された読出データを保持する。
【００７３】
ＳＤＲＡＭ２０は、読出データとして、リードデータバッファ部５０４に対し、読出データ３１１、読出データ３１２、読出データ３１３、読出データ３１４の順に出力する。
リードデータバッファ部５０４は、ＳＤＲＡＭ２０から読出データとして、読出データ３１１、読出データ３１２、読出データ３１３、読出データ３１４の順に取得する。
【００７４】
リードデータバッファ部５０４は、ＳＤＲＡＭ２０から読出データを取得し次第、ＣＰＵ３０に前記読出データを送信することはせず、ブロック分の読出データを全て蓄積する。
リードデータバッファ部５０４は、前記ブロックデータを取得した後、制御部５０６の指示に従い、前記ブロック先頭アドレスに前記オフセット値を加えた前記開始カラムアドレスに対応する読出データ３１２から順に、読出データ３１３、読出データ３１４、読出データ３１１をバス５３３に出力する。
（セレクタ５０５）
セレクタ５０５は、入力される複数の信号群の中から、制御部５０６から受信するセレクト指示に従い、出力すべき信号群を選択する。
【００７５】
前記セレクト指示は、１から４の値をとる。
セレクタ５０５は、前記セレクト指示が１である場合、１６本の信号線であるバス１２２に、２本の信号線であるバス１３１及び１４本の信号線であるバス５３１とを接続する。
セレクタ５０５は、前記セレクト指示が２である場合、１６本の信号線であるバス１２２に、２本の信号線であるバス１３１及び１４本の信号線であるバス５３２とを接続する。
【００７６】
セレクタ５０５は、前記セレクト指示が３である場合、バス１２２に、バス５３３を接続する。
セレクタ５０５は、前記セレクト指示が４である場合、バス１２２に、バス５３４を接続する。
（制御部５０６）
制御部５０６は、ＣＰＵ３０から、ＳＤＲＡＭ２０に対するデータの入力である書込要求、或いはＳＤＲＡＭ２０からのデータの出力である読出要求を受信する。
【００７７】
制御部５０６は、前記ＣＰＵ３０から受信した前記要求に基づき、ＳＤＲＡＭ２０へのデータの入出力を行う。
制御部５０６は、前記制御用信号を用いて、ＳＤＲＡＭ２０に対し、アクティブコマンド、ライトコマンド、リードコマンド、バーストストップコマンドを発行する。
【００７８】
アクティブコマンド、ライトコマンド、リードコマンド、バーストストップコマンドは、ＳＤＲＡＭ２０の制御仕様で、予め定められている。
制御部５０６は、セレクタ５０５に対し前記セレクト指示を送信し、バス１２２で伝送する信号群を選択する。
ＳＤＲＡＭ２０へデータを書込む場合、制御部５０６は、ブロックの先頭メモリセルに記録すべきデータから、ＳＤＲＡＭ２０へ送信するよう、ライトデータバッファ部５０３に指示する。
【００７９】
ＳＤＲＡＭ２０からデータを読出す場合、制御部５０６は、前記開始アドレスに対応するデータから、ＣＰＵ３０へ送信するよう、リードデータバッファ部５０４に指示する。
（バス５３１）
バス５３１は、アドレスバッファ部５０１から送出される１４ビットの前記ブロック最終アドレスをパラレルで伝送する１４本の信号線群である。
（バス５３２）
バス５３２は、オフセット制御部５０２から送出される１４ビットの前記ブロック先頭アドレスをパラレルで伝送する１４本の信号線群である。
（バス５３３）
バス５３３は、ライトデータバッファ部５０３から送出される１６ビットの書込データをパラレルに伝送する１６本の信号線群である。
（バス５３４）
バス５３４は、ＳＤＲＡＭ２０から受信する１６ビットの読出データをリードデータバッファ部５０４へパラレルに伝送する１６本の信号線群である。
＜２．２．動作＞
＜２．２．１．読出動作＞
図８は、メモリ制御部５０がＳＤＲＡＭ２０からデータを読み出す場合の、メモリ制御部５０とＳＤＲＡＭ２０との間の信号のタイミング図である。
（Ｔ６１以前）
ＣＰＵ３０は、メモリ制御部５０に対し、読出要求と、読出を開始する開始ロウアドレス及び開始カラムアドレスを送信する。
【００８０】
前記開始ロウアドレスは０、前記開始カラムアドレスは、０ｘ０Ａ０１であるとする。
制御部５０６は、ＣＰＵ３０からの前記読出要求を受信する。
アドレスバッファ部５０１は、前記開始ロウアドレス及び前記開始カラムアドレスを取得し保持する。
【００８１】
アドレスバッファ部５０１は、オフセット制御部５０２に前記開始カラムアドレスを送信する。
オフセット制御部５０２は、受信した前記開始カラムアドレスから、前記読出カラムアドレスを生成する。
前記読出カラムアドレスは、具体的には、０ｘ０Ａ００である。
【００８２】
オフセット制御部５０２が生成した前記オフセット値は１である。
（Ｔ６１、Ｔ６１とＴ６２の間）
制御部５０６は、セレクタ５０５に、前記セレクト指示として値１を送信する。
セレクタ５０５は、セレクト指示を受信し、バス１２２にバス１３１とバス５３１を接続する。
【００８３】
アドレスバッファ部５０１は、制御部５０６の指示により、前記読出ロウアドレスをバス５３１に出力する。
制御部５０６は、ＣＫＥ、ＤＱＭをハイレベルにする。
制御部５０６は、前記アクティブコマンドを生成するために、ＣＡＳ、ＷＥをハイレベルにし、ＣＳ，ＲＡＳをローレベルにする。
（Ｔ６２、Ｔ６２とＴ６３の間）
Ｔ６２において、ＳＤＲＡＭ２０は、前記アクティブコマンドと、前記読出ロウアドレスを取得する。
（Ｔ６３、Ｔ６３からＴ６５の間）
Ｔ６３において、制御部５０６は、ＣＳをハイレベルにする。
（Ｔ６５、Ｔ６５とＴ６６の間）
制御部５０６は、セレクタ５０５に、前記セレクト指示として値２を送信する。
【００８４】
セレクタ５０５は、セレクト指示を受信し、バス１２２にバス１３１とバス５３２を接続する。
オフセット制御部５０２は、制御部５０６の指示により、前記読出カラムアドレスをバス５３２に出力する。
制御部５０６は、ＤＱＭをローレベルにする。
【００８５】
制御部５０６は、前記リードコマンドを生成するために、ＣＳ、ＣＡＳをローレベルにし、ＲＡＳ、ＷＥをハイレベルにする。
（Ｔ６６、Ｔ６６とＴ６７の間）
Ｔ６６において、ＳＤＲＡＭ２０は、前記リードコマンドと、前記読出カラムアドレスを取得する。
【００８６】
制御部５０６は、制御信号を維持する。
（Ｔ６７）
制御部５０６は、ＣＳ、ＣＡＳをハイレベルにする。
（Ｔ６７とＴ６９の間、Ｔ６９）
制御部５０６は、セレクタ５０５に、前記セレクト指示として値４を送信する。
【００８７】
セレクタ５０５は、バス１２２とバス５３４を接続する。
（Ｔ６９とＴ７１の間）
ＳＤＲＡＭ２０が、バス１２２に対し、前記読出カラムアドレスが示すメモリセル３０１に保持している読出データ３１１を出力する。
Ｔ７０において、リードデータバッファ部５０４は、読出データ３１１を取得し、保持する。
（Ｔ７１、Ｔ７１とＴ７３の間）
ＳＤＲＡＭ２０が、バス１２２に対し、メモリセル３０２に保持している読出データ３１２を出力する。
【００８８】
Ｔ７２において、リードデータバッファ部５０４は、読出データ３１２を取得し、保持する。
（Ｔ７３）
制御部５０６は、ＤＱＭをハイレベルにする。
（Ｔ７３とＴ７５の間）
ＳＤＲＡＭ２０が、バス１２２に対し、メモリセル３０３に保持している読出データ３１３を出力する。
【００８９】
Ｔ７４において、リードデータバッファ部５０４は、読出データ３１３を受信する。
（Ｔ７５、Ｔ７５とＴ７７の間）
ＳＤＲＡＭ２０が、バス１２２に対し、メモリセル３０４に保持している読出データ３１４を出力する。
【００９０】
Ｔ７６において、リードデータバッファ部５０４は、読出データ３１４を受信する。
（Ｔ７７、Ｔ７７以降）
リードデータバッファ部５０４は、ＣＰＵ３０に対し、前記ブロック先頭アドレスと前記オフセット値とを加算したアドレスで示すメモリセル３０２から読み出したデータである読出データ３１２を送信し、以後、読出データ３１３、読出データ３１４、読出データ３１１の順に送信する。
【００９１】
また、制御部５０６は、前記バーストストップコマンドを生成する。
メモリ制御部５０は、Ｔ７７以降にＳＤＲＡＭ２０が出力する読出データに関しては、無視する。
＜２．２．２．書込動作＞
図９は、メモリ制御部５０がＳＤＲＡＭ２０へデータを書き込む場合の、メモリ制御部５０とＳＤＲＡＭ２０との間の信号のタイミング図である。
（Ｔ９１以前）
ＣＰＵ３０は、メモリ制御部５０に対し、書込要求と、書込を開始する開始ロウアドレス及び開始カラムアドレスと、要求する書込データである、書込データ２０２、書込データ２０３、書込データ２０４、書込データ２０１とを送信する。
【００９２】
制御部５０６は、ＣＰＵ３０からの前記書込要求を受信する。
アドレスバッファ部５０１は、前記開始ロウアドレス及び前記開始カラムアドレスを取得し保持する。
アドレスバッファ部５０１は、前記開始カラムアドレスを、オフセット制御部５０２に送信する。
【００９３】
オフセット制御部５０２は、前記開始カラムアドレスから、前記オフセット値と、前記書込カラムアドレスを生成する。
前記オフセット値は１であり、前記書込カラムアドレスは、０ｘ０Ａ０３である。
（Ｔ９１、Ｔ９１とＴ９２の間）
制御部５０６は、セレクタ５０５に、前記セレクト指示として値１を送信する。
【００９４】
セレクタ５０５は、セレクト指示を受信し、バス１２２にバス１３１とバス５３１を接続する。
アドレスバッファ部５０１は、制御部５０６の指示により、前記開始ロウアドレスをバス５３１に出力する。
制御部５０６は、ＣＫＥ、ＤＱＭをハイレベルにする。
【００９５】
制御部５０６は、前記アクティブコマンドを生成するためＣＡＳ、ＷＥをハイレベルにし、ＣＳ，ＲＡＳをローレベルにする。
（Ｔ９２、Ｔ９２とＴ９３の間）
Ｔ９２において、ＳＤＲＡＭ２０は、前記アクティブコマンドを取得する。
（Ｔ９３）
制御部５０６は、ＣＳをハイレベルにする。
（Ｔ９３とＴ９５の間）
制御部５０６は、セレクタ５０５に、前記セレクト指示として値２を送信する。
【００９６】
セレクタ５０５は、バス１２２に、バス１３１とバス５３２を接続する。
（Ｔ９５、Ｔ９５とＴ９６の間）
オフセット制御部５０２は、制御部５０６の指示により、前記書込カラムアドレスをバス５３２に出力する。
Ｔ９５において、制御部５０６は、ＤＱＭをハイレベルにする。
【００９７】
Ｔ９６において、制御部５０６は、前記ライトコマンドを生成するために、ＣＳ、ＣＡＳをローレベルにし、ＲＡＳ、ＷＥをハイレベルにする。
（Ｔ９６、Ｔ９６とＴ９７の間）
Ｔ９６において、ＳＤＲＡＭ２０は、前記ライトコマンドと、前記書込カラムアドレスとを取得する。
【００９８】
また、ＳＤＲＡＭ２０は、Ｔ９６におけるＤＱＭがハイレベルであるため、前記書込カラムアドレスが示すメモリセル３０４へのデータの書込動作を行わない。
Ｔ９６とＴ９７の間において、制御部５０６は、セレクタ１０９に、前記セレクト指示として値３を送信する。
【００９９】
セレクタ５０５は、バス１２２とバス５３３を接続する。
（Ｔ９７）
制御部５０６は、ＣＳ、ＣＡＳをハイレベルにする。
制御部５０６は、ＤＱＭをローレベルにする。
（Ｔ９７とＴ９９の間）
ライトデータバッファ部５０３は、制御部５０６の指示により、書込データ２０１をバス５３３に出力する。
【０１００】
Ｔ９８において、ＳＤＲＡＭ２０は、書込データ２０１を、ラップアラウンド方式によりメモリセル３０４の次のアドレスと判定したメモリセル３０１に書き込む。
（Ｔ９９、Ｔ９９とＴ１０１の間）
ライトデータバッファ部５０３は、制御部５０６の指示により、書込データ２０２をバス５３３に出力する。
【０１０１】
Ｔ１００において、ＳＤＲＡＭ２０は、書込データ２０２をメモリセル３０１の次のアドレスを持つメモリセル３０２に書き込む。
（Ｔ１０１、Ｔ１０１とＴ１０３の間）
ライトデータバッファ部５０３は、制御部５０６の指示により、書込データ２０３をバス５３３に送信する。
【０１０２】
Ｔ１０２において、ＳＤＲＡＭ２０は、書込データ２０１をメモリセル３０２の次のアドレスを持つメモリセル３０３に書き込む。
（Ｔ１０３、Ｔ１０３とＴ１０５の間）
ライトデータバッファ部５０３は、制御部５０６の指示により、書込データ２０４をバス５３３に送信する。
【０１０３】
Ｔ１０４において、ＳＤＲＡＭ２０は、書込データ３０４をメモリセル３０３の次のアドレスを持つメモリセル３０４に書き込む。
（Ｔ１０５）
制御部５０６は、ＤＱＭをハイレベルにする。
制御部５０６は、前記バーストストップコマンドを生成するため、ＣＳ、ＷＥをローレベルにし、ＲＡＳ、ＣＡＳをハイレベルにする。
（Ｔ１０５とＴ１０７の間）
Ｔ１０６において、ＳＤＲＡＭ２０は、バーストストップコマンドを取得する。
＜３．第３実施形態＞
＜３．１．構成＞
図１０は、本発明のメモリの第３実施形態であるメモリ部６０を用いた情報処理装置３の構成を示す図である。
【０１０４】
メモリ部６０と、メモリ制御部７０とは、バスを用いて電気的に図１０に示すように接続する。
メモリ部６０は、図３に示すメモリ領域を備える。
ＣＰＵ３０は、メモリ制御部７０に対し、図２に示す書込データを、書込データ２０２、書込データ２０３、書込データ２０４、書込データ２０１の順に、それぞれ、メモリセル３０２、メモリセル３０３、メモリセル３０４、メモリセル３０１へ書き込むよう要求する。
【０１０５】
メモリ制御部７０は、ＣＰＵ３０からの要求に従い、メモリ部６０に対し、書込データ２０２、書込データ２０３、書込データ２０４、書込データ２０１の順に、それぞれ、メモリセル３０２、メモリセル３０３、メモリセル３０４、メモリセル３０１へ書き込む。
また、ＣＰＵ３０は、メモリ制御部７０に対し、メモリセル３０２、メモリセル３０３、メモリセル３０４、メモリセル３０１が保持するデータを読み出すよう要求する。
【０１０６】
メモリ制御部７０は、ＣＰＵ３０からの読出要求に従い、メモリセル３０２、メモリセル３０３、メモリセル３０４、メモリセル３０１からデータを読出し、前記読出したデータをＣＰＵ３０へ送信する。
メモリ部６０は、具体的にはＳＤＲＡＭであり、メモリ制御部７０は、具体的には、論理回路等で構成するＬＳＩである。
【０１０７】
メモリ部６０には、バースト長として、予め値４が設定されている。
図１１は、メモリ部６０の構成を示すブロック図である。
図１１に示すように、ＤＱ０はＡ０と接続し、ＤＱ１はＡ１と接続し、またＤＱ２からＤＱ１３は、Ａ２からＡ１３とそれぞれ接続し、Ｄ１４はＲＡＳと接続し、Ｄ１５はＣＡＳと接続している。
（アドレスバッファ６０１）
アドレスバッファ６０１は、タイミングジェネレータ６０６からラッチ指示と、アドレス種別情報とを受信する。
【０１０８】
前記アドレス種別情報は、ロウアドレスかカラムアドレスのいずれかを示す。
アドレスバッファ６０１は、前記ラッチ指示を受信したときにＤＱ０からＤＱ１５に入力されている信号をラッチする。
アドレスバッファ６０１は、前記アドレス種別情報がロウアドレスを示す場合、ラッチした前記アドレスを、メモリセルアレイ６０５に出力し、前記アドレス種別情報がカラムアドレスを示す場合、ラッチした前記アドレスを、アドレス加算部６０２に出力する。
（アドレス加算部６０２）
アドレス加算部６０２は、アドレスバッファ６０１からの前記カラムアドレスの入力を受け、前記カラムアドレスを入出力アドレスとして保持する。
【０１０９】
アドレス加算部６０２は、タイミングジェネレータ６０６からインクリメント指示を受けた場合に、前記入出力アドレスを、タイミングジェネレータ６０６が保持しているバースト長を元にラップアラウンド方式によってインクリメントする。
アドレス加算部６０２は、インクリメントした前記入出力アドレスを、メモリセルアレイ６０５に出力する。
（リフレッシュカウンタ６０３）
リフレッシュカウンタ６０３は、リフレッシュ動作の際、リフレッシュする対象であるメモリセルのロウアドレスを生成し、メモリセルアレイ６０５に指示する。
（ＩＯバッファ６０４）
ＩＯバッファ６０４は、タイミングジェネレータ６０６からラッチ指示と、処理種別信号の入力を受ける。
【０１１０】
前記処理種別信号は、読出か書込かのいずれかを示す。
ＩＯバッファ６０４は、前記ラッチ指示が入力されたときに、前記処理種別信号が読出を示す場合、メモリセルアレイ６０５が出力する信号をラッチしてＤＱ０からＤＱ１５に出力し、前記処理種別信号が書込を示す場合、ＤＱ０からＤＱ１５に入力されている信号をラッチし、メモリセルアレイ６０５に出力する。
（メモリセルアレイ６０５）
図１２は、メモリセルアレイ６０５の構成の概略を示す図である。
【０１１１】
メモリセルの回路構成は、汎用のＤＲＡＭと同じであり、１トランジスタ＋１コンデンサで構成する。
メモリセルアレイ６０５のロウデコーダは、アドレスバッファ６０１からロウアドレスを受信したときに、ロウアドレスを取り込み、該当するワード線を選択し、カラムデコーダは、前記アドレス加算部６０２からカラムアドレスを受信したときに、カラムアドレスを取り込み、該当するディジット線を選択することにより、任意のアドレスをデコードする。
【０１１２】
メモリセルアレイ６０５は、タイミングジェネレータ６０６から、書込指示があった場合、前記デコードしたアドレスにＩＯバッファ６０４がラッチしているデータを書き込み、読出指示があった場合、前記デコードしたアドレスに保持しているデータをＩＯバッファ６０４に対し出力する。
メモリセル３０１、メモリセル３０２、メモリセル３０３、メモリセル３０４は、メモリセルアレイ６０５中のメモリセルである。
（タイミングジェネレータ６０６）
タイミングジェネレータ６０６は、制御用信号であるＣＬＫ、ＣＫＥ、ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥのＣＰＵ３０からの入力を受け、前記制御用信号に従い、アドレスバッファ６０１、アドレス加算部６０２、リフレッシュカウンタ６０３、ＩＯバッファ６０４、メモリセルアレイ６０５に対し動作指示を行う。
＜３．２．動作＞
＜３．２．１．書込動作＞
図１３は、メモリ制御部７０がメモリ部６０へデータを書き込む場合の、メモリ制御部７０とメモリ部６０との間の信号のタイミング図である。
【０１１３】
Ｔ２０１において、メモリ制御部７０は、アクティブコマンドと、ロウアドレスを出力する。
タイミングジェネレータ６０６は、アドレスバッファ６０１に、前記ラッチ指示とロウアドレスを示すアドレス種別情報とを出力する。
アドレスバッファ６０１は、ロウアドレスをラッチし、メモリセルアレイ６０５に出力する。
【０１１４】
Ｔ２０２において、メモリ制御部７０は、ライトコマンドと、カラムアドレスを出力する。
タイミングジェネレータ６０６は、アドレスバッファ６０１に、前記ラッチ指示とカラムアドレスを示す前記アドレス種別情報とを出力する。
アドレスバッファ６０１は、カラムアドレスをラッチし、前記カラムアドレスをアドレス加算部６０２に出力する。
【０１１５】
アドレス加算部６０２は、前記カラムアドレスを前記入出力アドレスとして保持し、前記入出力アドレスをメモリセルアレイ６０５に出力する。
前記入出力アドレスは、メモリセル３０２のカラムアドレスである０ｘ０Ａ０１である。
Ｔ２０３において、メモリ制御部７０は、書込データ２０２を出力する。
【０１１６】
ここで、タイミングジェネレータ６０６は、アドレス加算部６０２に、インクリメント指示は送信しない。
タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と書込を示す処理種別信号を出力する。
ＩＯバッファ６０４は、前記ラッチ指示に従い、ＤＱ０からＤＱ１５に入力されている信号をラッチし、メモリセルアレイ６０５に対し出力する。
【０１１７】
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、書込指示を出力する。
メモリセルアレイ６０５は、メモリセル３０２に対し、書込データ２０２を書き込む。
前記書込の終了後、タイミングジェネレータ６０６は、アドレス加算部６０２に対し、インクリメント指示を行う。
【０１１８】
アドレス加算部６０２は、保持している入出力アドレスをインクリメントし、メモリセル３０３のカラムアドレスである０ｘ０Ａ０２をメモリセルアレイ６０５に対し出力する。
Ｔ２０４において、メモリ制御部７０は、書込データ２０３を出力する。
タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と書込を示す処理種別信号を出力する。
【０１１９】
ＩＯバッファ６０４は、前記ラッチ指示に従い、ＤＱ０からＤＱ１５に入力されている信号をラッチし、メモリセルアレイ６０５に対し出力する。
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、書込指示を出力する。
メモリセルアレイ６０５は、前記入出力アドレスが示すメモリセル３０３に対し、書込データ２０３を書き込む。
【０１２０】
前記書込の終了後、タイミングジェネレータ６０６は、アドレス加算部６０２に対し、インクリメント指示を行う。
アドレス加算部６０２は、保持している入出力アドレスをインクリメントし、メモリセル３０４のカラムアドレスである０ｘ０Ａ０３をメモリセルアレイ６０５に対し出力する。
【０１２１】
Ｔ２０５において、メモリ制御部７０は、書込データ２０４を出力する。
タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と書込を示す処理種別信号を出力する。
ＩＯバッファ６０４は、前記ラッチ指示に従い、ＤＱ０からＤＱ１５に入力されている信号をラッチし、メモリセルアレイ６０５に対し出力する。
【０１２２】
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、書込指示を出力する。
メモリセルアレイ６０５は、前記入出力アドレスが示すメモリセル３０４に対し、書込データ２０４を書き込む。
前記書込の終了後、タイミングジェネレータ６０６は、アドレス加算部６０２に対し、インクリメント指示を行う。
【０１２３】
アドレス加算部６０２は、保持している入出力アドレスをラップアラウンド方式によりインクリメントし、メモリセル３０１のカラムアドレスである０ｘ０Ａ００をメモリセルアレイ６０５に対し出力する。
Ｔ２０６において、メモリ制御部７０は、書込データ２０１を出力する。
タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と書込を示す処理種別信号を出力する。
【０１２４】
ＩＯバッファ６０４は、前記ラッチ指示に従い、ＤＱ０からＤＱ１５に入力されている信号をラッチし、メモリセルアレイ６０５に対し出力する。
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、書込指示を出力する。
メモリセルアレイ６０５は、前記入出力アドレスが示すメモリセル３０１に対し、書込データ２０１を書き込む。
【０１２５】
Ｔ２０７において、メモリ制御部７０は、バーストストップコマンドを出力し、データの書込処理が終了する。
＜３．２．１．読出動作＞
メモリセル３０１、メモリセル３０２、メモリセル３０３、メモリセル３０４には、図２に示すように、それぞれ、読出データ３１１、読出データ３１２、読出データ３１３、読出データ３１４が格納されているものとする。
【０１２６】
図１４は、メモリ制御部７０がメモリ部６０からデータを読み出す場合の、メモリ制御部７０とメモリ部６０との間の信号のタイミング図である。
Ｔ２５１において、メモリ制御部７０は、アクティブコマンドと、ロウアドレスを出力する。
タイミングジェネレータ６０６は、アドレスバッファ６０１に、前記ラッチ指示とロウアドレスを示すアドレス種別情報とを出力する。
【０１２７】
アドレスバッファ６０１は、ロウアドレスをラッチし、メモリセルアレイ６０５に出力する。
Ｔ２５２において、メモリ制御部７０は、リードコマンドと、カラムアドレスを出力する。
タイミングジェネレータ６０６は、前記リードコマンドと前記カラムアドレスとの入力を受け、アドレスバッファ６０１に、前記ラッチ指示とカラムアドレスを示す前記アドレス種別情報とを出力する。
【０１２８】
アドレスバッファ６０１は、前記カラムアドレスをラッチし、前記カラムアドレスをアドレス加算部６０２に出力する。
アドレス加算部６０２は、前記カラムアドレスを前記入出力アドレスとして保持し、前記入出力アドレスをメモリセルアレイ６０５に出力する。
前記入出力アドレスは、メモリセル３０２のカラムアドレスである０ｘ０Ａ０１である。
【０１２９】
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、読出指示を出力する。
メモリセルアレイ６０５は、Ｔ２５２からＣＡＳレイテンシである２クロック後のＴ２５３までに、メモリセル３０２に格納されている読出データ２１２をＩＯバッファ６０７に出力する。
【０１３０】
Ｔ２５３において、タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と読出を示す処理種別信号を出力する。
ＩＯバッファ６０４は、前記ラッチ指示に従い、メモリセルアレイ６０５が出力している読出データ３１２を示す信号をラッチし、ＤＱ０からＤＱ１５に出力する。
【０１３１】
メモリ制御部７０は、ＤＱ０からＤＱ１５に出力された読出データ３１２を受信する。
タイミングジェネレータ６０６は、アドレス加算部６０２に対し、インクリメント指示を行う。
アドレス加算部６０２は、保持している入出力アドレスをインクリメントし、メモリセル３０３のカラムアドレスである０ｘ０Ａ０２をメモリセルアレイ６０５に対し出力する。
【０１３２】
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、読出指示を出力する。
メモリセルアレイ６０５は、メモリセル３０３に格納されている読出データ３１３をＩＯバッファ６０７に出力する。
Ｔ２５４において、タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と読出を示す処理種別信号を出力する。
【０１３３】
ＩＯバッファ６０４は、前記ラッチ指示に従い、メモリセルアレイ６０５が出力している読出データ３１３を示す信号をラッチし、ＤＱ０からＤＱ１５に出力する。
メモリ制御部７０は、ＤＱ０からＤＱ１５に出力された読出データ３１３を受信する。
【０１３４】
タイミングジェネレータ６０６は、アドレス加算部６０２に対し、インクリメント指示を行う。
アドレス加算部６０２は、保持している入出力アドレスをインクリメントし、メモリセル３０４のカラムアドレスである０ｘ０Ａ０３をメモリセルアレイ６０５に対し出力する。
【０１３５】
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、読出指示を出力する。
メモリセルアレイ６０５は、メモリセル３０４に格納されている読出データ３１４をＩＯバッファ６０７に出力する。
Ｔ２５５において、メモリ制御部７０は、バーストストップコマンドを送信する。
【０１３６】
タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と読出を示す処理種別信号を出力する。
ＩＯバッファ６０４は、前記ラッチ指示に従い、メモリセルアレイ６０５が出力している読出データ３１４を示す信号をラッチし、ＤＱ０からＤＱ１５に出力する。
【０１３７】
メモリ制御部７０は、ＤＱ０からＤＱ１５に出力された読出データ３１４を受信する。
タイミングジェネレータ６０６は、アドレス加算部６０２に対し、インクリメント指示を行う。
アドレス加算部６０２は、保持している入出力アドレスをラップアラウンド方式によりインクリメントし、メモリセル３０１のカラムアドレスである０ｘ０Ａ００をメモリセルアレイ６０５に対し出力する。
【０１３８】
タイミングジェネレータ６０６は、メモリセルアレイ６０５に対し、読出指示を出力する。
メモリセルアレイ６０５は、メモリセル３０１に格納されている読出データ３１１をＩＯバッファ６０７に出力する。
Ｔ２５６において、タイミングジェネレータ６０６は、ＩＯバッファ６０４に、前記ラッチ指示と読出を示す処理種別信号を出力する。
【０１３９】
ＩＯバッファ６０４は、前記ラッチ指示に従い、メモリセルアレイ６０５が出力している読出データ３１１を示す信号をラッチし、ＤＱ０からＤＱ１５に出力する。
メモリ制御部７０は、ＤＱ０からＤＱ１５に出力された読出データ３１１を受信する。
＜４．その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。
【０１４０】
以下のような場合も本発明に含まれる。
（１）第１実施形態のＣＬＫは、ＣＰＵ３０から、メモリ制御部１０と、ＳＤＲＡＭ２０に供給し、クロック発生部１０３を省略してもよい。
（２）第１実施形態において、ＣＰＵ３０は、メモリ制御部１０に対し書込データを、前もって全て送信せず、メモリ制御部１０が、ＳＤＲＡＭ２０への書き込みのための信号を出力するまでに間に合うよう、送信すればよい。
（３）第２実施形態において、メモリ制御部５０は、ＳＤＲＡＭ２０からの全てのデータの受信を待たず、適宜開始カラムアドレスに対応するデータから、ＣＰＵ３０に送ってもよい。
（４）本発明は、実施の形態で説明したステップを含む方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
【０１４１】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【０１４２】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送するものとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
【０１４３】
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
【０１４４】
【発明の効果】
（１）本発明の情報処理装置は、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリ部、前記メモリ部との間でアドレス及びデータのバスを共有するメモリ制御部から構成される情報処理装置であって、メモリ制御部は、前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドと、前記メモリブロック内の残りのデータの入出力を指示する第２コマンドとを出力する出力手段を備え、前記メモリ部は前記第１及び第２コマンドに従い、データを入出力する。
【０１４５】
この構成によれば、メモリ制御部の信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとメモリ部が保持するデータの整合性を確保しながら情報処理が出来る。
（２）また、前記（１）の情報処理装置は、前記メモリ部は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）であり、前記ＳＤＲＡＭは、前記第１及び第２コマンドに従い、データを入出力してもよい。
【０１４６】
この構成によれば、メモリ制御部の信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとＳＤＲＡＭが保持するデータの整合性を確保しながら情報処理が出来る。
（３）また、前記（１）の情報処理装置は、前記第１コマンドは、書込指示と、前記途中順位より１先行する順位を示すアドレスを含み、前記第２コマンドは、前記書込指示と、前記途中順位より２先行する順位を示すアドレスを含み、前記出力手段は、前記第１コマンドを出力し、所定時間経過後に、前記第２コマンドを出力してもよい。
【０１４７】
この構成によれば、メモリ制御部の信号入出力端子数を削減し、かつ、ラップアラウンドに対応してメモリ部にデータを書込み、キャッシュメモリが保持するデータとメモリ部が保持するデータの整合性を確保しながら情報処理が出来る。
（４）また、前記（１）の情報処理装置は、前記第１コマンドは、読出指示と、前記途中順位を示すアドレスとを含み、前記第２コマンドは、前記読出指示と、前記前記途中順位より１先行する順位を示すアドレスを含み、前記出力手段は、前記第１コマンドを出力し、所定時間経過後に、前記第２コマンドを出力してもよい。
【０１４８】
この構成によれば、メモリ制御部の信号入出力端子数を削減し、かつ、ラップアラウンドに対応してメモリ部からデータを読出し、キャッシュメモリが保持するデータとメモリ部が保持するデータの整合性を確保しながら情報処理が出来る。
（５）本発明の情報処理装置は、予めブロック長より大きいバースト長が設定され、当該ブロック長のメモリブロックに対しブロックデータを入出力するメモリ部、前記メモリ部との間でアドレス及びデータのバスを共有するメモリ制御部、前記メモリ制御部に前記ブロックデータの入出力を要求するキャッシュ部から構成される情報処理装置であって、前記キャッシュ部から、前記メモリブロックの途中順位と、前記ブロックデータと、書込要求とを受信し、前記メモリ部に、前記メモリブロックの先頭順位から終端順位までに、それぞれの順位に対応するデータを格納する書込部と、前記キャッシュ部から、前記途中順位と、読出要求とを受信し、前記メモリ部から、前記メモリブロックの先頭順位から終端順位までに格納するデータを読出し、ラップアラウンド方式により、前記途中順位から前記途中順位より１先行する順位まで前記読み出したデータを前記キャッシュ部に送信する読出部とを備える。
【０１４９】
この構成によれば、メモリ制御部の信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとメモリ部が保持するデータの整合性を確保しながら情報処理が出来る。
（６）また、前記（５）の情報処理装置は、前記メモリ部は、ＳＤＲＡＭであり、前記キャッシュ部から、前記メモリブロックの途中順位と、前記ブロックデータと、書込要求とを受信し、前記メモリ部に、前記メモリブロックの先頭順位から終端順位までに、それぞれの順位に対応するデータを格納する書込部と、前記キャッシュ部から、前記途中順位と、読出要求とを受信し、前記メモリ部から、前記メモリブロックの先頭順位から終端順位までに格納するデータを読出し、ラップアラウンド方式により、前記途中順位から前記途中順位より１先行する順位まで前記読み出したデータを前記キャッシュ部に送信する読出部とを備えてもよい。
【０１５０】
この構成によれば、メモリ制御部の信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとＳＤＲＡＭが保持するデータの整合性を確保しながら情報処理が出来る。
（７）本発明のメモリは、入力される、クロックを含む制御用信号とアドレス信号とデータ信号とに基づき、データの記憶を行うメモリであって、前記入力される信号を伝送する伝送部と、前記クロックのエッジを検出する検出部と、データを記憶するための、それぞれにアドレスが割り振られた複数のメモリセルと、前記クロックの所定のエッジ検出時に、入力されているアドレス信号を取り込み書込先アドレスとして保持するアドレス保持部と、前記所定のエッジを除くエッジの検出後、次のエッジを検出するまでに前記書込先アドレスをインクリメントするアドレス加算部と、前記所定のエッジ検出後、エッジを検出する毎に、データ信号を取り込むデータ保持部と、前記データ信号を取り込む毎に、前記取り込んだデータを前記アドレス保持部が保持するアドレスに書き込むよう制御する制御部とを備える。
【０１５１】
この構成によれば、メモリ制御部の、アドレスのデクリメント処理を省略し、かつメモリ制御部の信号入出力端子数を削減出来る。
（８）また、前記（７）のメモリは、前記伝送部は、前記アドレス信号、前記データ信号、前記制御信号の内の何れか２つの信号が入力される１つの信号入出力端子と、データを入出力するメモリセルを指定するためのアドレスを保持するアドレス保持部、メモリセルに入出力するためのデータを保持するデータ保持部、前記入出力を制御する制御部の内、信号入出力端子に入力される信号に対応する２つとに接続する信号線とを含んでもよい。
【０１５２】
この構成によれば、メモリ制御部及びメモリの信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータと、メモリが保持するデータとの整合性を確保しながら情報処理が出来る。
（９）また、前記（７）のメモリはＳＤＲＡＭであり、前記入力される信号を伝送する伝送部と、前記クロックのエッジを検出する検出部と、データを記憶するための、それぞれにアドレスが割り振られた複数のメモリセルと、クロックの所定のエッジ検出時に、入力されたアドレス信号を取り込み書込先アドレスとして保持するアドレス保持部と、前記所定のエッジを除くエッジ検出後、次のエッジを検出するまでに前記書込先アドレスをインクリメントするアドレス加算部と、前記所定のエッジ検出後、エッジを検出する毎に、データ信号を取り込むデータ保持部と、前記アドレス保持部が保持するアドレスに前記取り込んだデータの書込制御を行う制御部とを備えてもよい。
【０１５３】
この構成によれば、メモリ制御部及びＳＤＲＡＭの信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとＳＤＲＡＭが保持するデータの整合性を確保しながら情報処理が出来る。
（１０）本発明の情報処理方法は、コマンドに従い動作し、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリに対し、アドレス及びデータのバスを共有し、データを入出力する情報処理方法であって、前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドを出力する第１出力ステップと、前記メモリブロック内の残りのデータの入出力を指示する第２コマンドを出力する第２出力ステップとを含む。
【０１５４】
この構成によれば、信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとメモリが保持するデータの整合性を確保しながら情報処理が出来る。
（１１）本発明のプログラムは、コマンドに従い動作し、予めバースト長が設定され、当該バースト長のメモリブロックからブロックデータをラップアラウンド方式により入出力するメモリに対し、アドレス及びデータのバスを共有し、データを入出力する情報処理装置に適用されるプログラムであって、前記メモリブロックの途中順位に対応するデータから入出力する場合において、当該データより１順位先行するデータを除く同一メモリブロック内のデータを入出力するよう指示する第１コマンドを出力する第１出力ステップと、前記メモリブロック内の残りのデータの入出力を指示する第２コマンドを出力する第２出力ステップとの各ステップをコンピュータに実行させる。
【０１５５】
この構成によれば、信号入出力端子数を削減し、かつ、キャッシュメモリが保持するデータとメモリが保持するデータの整合性を確保しながら情報処理が出来る。
【図面の簡単な説明】
【図１】本発明の情報処理装置の構成を示す図である。
【図２】ＣＰＵが、メモリ制御部に対し、ＳＤＲＡＭへの書込を要求する書込データの構造を示す図である。
【図３】ＳＤＲＡＭが備える、データを記憶するためのメモリ領域の１部を示す図である。
【図４】メモリ制御装置の構成を示すブロック図である。
【図５】メモリ制御部がＳＤＲＡＭからデータを読み出す場合の、メモリ制御部とＳＤＲＡＭとの間の信号のタイミング図である。
【図６】メモリ制御部がＳＤＲＡＭへデータを書き込む場合の、メモリ制御部とＳＤＲＡＭとの間の信号のタイミング図である。
【図７】メモリ制御部の構成を示す図である。
【図８】メモリ制御部がＳＤＲＡＭからデータを読み出す場合の、メモリ制御部とＳＤＲＡＭとの間の信号のタイミング図である。
【図９】メモリ制御部がＳＤＲＡＭへデータを書き込む場合の、メモリ制御部とＳＤＲＡＭとの間の信号のタイミング図である。
【図１０】メモリ部を用いた情報処理装置の構成を示す図である。
【図１１】メモリ部の構成を示すブロック図である。
【図１２】メモリセルアレイの構成の概略を示す図である。
【図１３】メモリ制御部がメモリ部へデータを書き込む場合の、メモリ制御部とメモリ部との間のデータのタイミング図である。
【図１４】メモリ制御部がメモリ部からデータを読み出す場合の、メモリ制御部とメモリ部との間の信号のタイミング図である。
【符号の説明】
１０  メモリ制御部
２０  ＳＤＲＡＭ
３０  ＣＰＵ
５０  メモリ制御部
６０  メモリ装置
７０  メモリ制御部
１０１  ＣＡＳレイテンシ保持部
１０２  ブロック長保持部
１０３  クロック発生部
１０４  アドレスバッファ部
１０５  第１カラムアドレス生成部
１０６  第２カラムアドレス生成部
１０７  ライトデータバッファ部
１０８  リードデータバッファ部
１０９  セレクタ
１１０  制御部
１２１  バス
１２２  バス
１３１  バス
１３２  バス
１３３  バス
１３４  バス
１３５  バス
１３６  バス
２０１  書込データ
２０２  書込データ
２０３  書込データ
２０４  書込データ
３０１  メモリセル
３０２  メモリセル
３０３  メモリセル
３０４  メモリセル
３０５  メモリブロック
３１１  読出データ
３１２  読出データ
３１３  読出データ
３１４  読出データ
５０１  アドレスバッファ部
５０２  オフセット制御部
５０３  ライトデータバッファ部
５０４  リードデータバッファ部
５０５  セレクタ
５０６  制御部
５３１  バス
５３２  バス
５３３  バス
５３４  バス
６０１  アドレスバッファ
６０２  アドレス加算部
６０３  リフレッシュカウンタ
６０４  ＩＯバッファ
６０５  メモリセルアレイ
６０６  タイミングジェネレータ
【図１】
2004310547.tif 000003
【図２】
2004310547.tif 000004
【図３】
2004310547.tif 000005
【図４】
2004310547.tif 000006
【図５】
2004310547.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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