(57)【要約】      （修正有）【課題】静電破壊保護回路のＥＳＤ耐性をより正確に予測可能な回路シミュレーション方法を提供する。【解決手段】ＭＯＳＦＥＴを有する静電破壊保護回路の回路シミュレーションにおいて、ＭＯＳＦＥＴの寄生バイポーラトランジスタの素子特性記述１のうち、ＭＯＳＦＥＴのゲート電圧に応じて電流増幅率を変更する。この際に、元の電流増幅率に実測値から求めたゲート電圧の関数式を掛けることで、電流増幅率を求める。【選択図】  図２
2004247601.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜とゲート電極とを有し、寄生バイポーラトランジスタを含む等価回路で置き換えられる電界効果型トランジスタを含む静電破壊保護回路についての回路シミュレーション方法であって、
上記電界効果型トランジスタのゲート電極に印加される電圧が基準値の際に、上記寄生バイポーラトランジスタのベース電流をａ、上記寄生バイポーラトランジスタのコレクタ電流をｂとしたとき、ｂ／ａで表される電流増幅率の値を設定するステップ（ａ）と、
上記電界効果型トランジスタのゲート電極に印加される電圧に応じて上記電流増幅率の値を変更するための係数を算出するステップ（ｂ）と、
上記ステップ（ａ）で設定された上記電流増幅率の値に、上記ステップ（ｂ）で算出された上記係数を乗算して電流増幅率の値を変更するステップ（ｃ）と、
上記ステップ（ｃ）で変更された電流増幅率の値を含むバイポーラトランジスタの素子特性記述と、上記寄生バイポーラトランジスタの素子データを含むネットリストとを用いて上記静電破壊保護回路のシミュレーションを行なうステップ（ｄ）と
を含んでいる回路シミュレーション方法。
【請求項２】
請求項１に記載の回路シミュレーション方法において、
上記ステップ（ａ）における電圧の基準値が０Ｖであることを特徴とする回路シミュレーション方法。
【請求項３】
請求項１または２に記載の回路シミュレーション方法において、
上記ステップ（ｂ）で算出される上記係数は定数であることを特徴とする回路シミュレーション方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の回路シミュレーション方法において、
上記ステップ（ｂ）で算出される上記係数は、上記電界効果型トランジスタのゲート電極に印加される電圧の関数であることを特徴とする回路シミュレーション方法。
【請求項５】
請求項１〜４のうちいずれか１つに記載の回路シミュレーション方法において、
上記ステップ（ｂ）では、上記電界効果型トランジスタのゲート電極に印加される電圧を変化させた場合の上記電流増幅率の実測値に基づいて上記係数を算出することを特徴とする回路シミュレーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を静電破壊（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）から保護するための静電破壊保護回路についてのシミュレーション方法に関するものであり、特に、静電破壊保護回路のＥＳＤ耐性をシミュレーションする方法に関するものである。
【０００２】
【従来の技術】
近年の半導体デバイスの微細化に伴って、半導体集積回路を開発する際には、静電放電（サージ）による半導体デバイスの破壊を無視することができなくなってきている。そのため、半導体集積回路には、サージを接地に逃がして内部回路を保護するための静電破壊保護回路が設けられていることが多い。この静電破壊保護回路のＥＳＤ耐性を向上させるには、静電破壊保護回路の面積を拡大すればよいが、チップの製造コストを抑制するためには、逆に静電破壊保護回路の面積を低減することが望まれる。そのため、小面積で十分なＥＳＤ耐性を確保するために、静電破壊保護回路の高性能化が求められている。
【０００３】
一方、静電破壊保護回路の評価は最終的な製品に対して行われるため、ＥＳＤ耐性の不足による半導体集積回路の後戻り開発は、製品開発期間の大きなロスになる。そのため、シミュレーションによって、静電破壊保護回路のＥＳＤ耐性を高精度に予測することが求められている。
【０００４】
静電破壊保護回路を構成する静電破壊保護素子は、電界効果トランジスタであることが多い。この静電破壊保護素子において、ソース−ドレイン間電圧（ＶＤＳ）に対してソース−ドレイン間に流れる電流（ＩＤＳ）をプロットすると、ＶＤＳが所定値を超えたところで急速にソース−ドレイン間に流れる電流（ＩＤＳ）が増加し、ＶＤＳはほとんど増加しなくなることが分かる。このような静電破壊保護素子の特性はスナップバック特性と呼ばれ、ＩＤＳが急増し始めるＶＤＳの所定値はスナップバック電圧Ｖｓｂと呼ばれる。静電破壊保護回路のＥＳＤ耐性は、静電破壊保護素子のスナップバック特性によってほとんど決定される。
【０００５】
なお、静電破壊保護回路のＥＳＤ耐性を評価するためのモデルは、半導体集積回路の外部で発生するサージの種類によっていくつかに分類され、人体帯電モデル（ＨＢＭ：Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）、機械モデル（ＭＭ：Ｍａｃｈｉｎｅ  Ｍｏｄｅｌ）、デバイス帯電モデル（ＣＤＭ：Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ）などがある。
【０００６】
静電破壊保護素子のスナップバック特性は、スナップバック電圧Ｖｓｂが低いほど、ＥＳＤ耐性が高いことが知られている。これは、サージ（静電放電）の印加によって静電破壊保護回路に一定量の電流が流れる場合、静電破壊保護素子のスナップバック電圧Ｖｓｂが小さい方が電力としては小さくなり、静電破壊保護回路の破壊の大きな要因である熱破壊が発生しにくくなるためである（例えば、特許文献１を参照）。
【０００７】
また、静電破壊保護素子に絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を用いた場合には、ゲート電圧が高いほど、上記スナップバック電圧Ｖｓｂが小さくなることが知られている。
【０００８】
ここで、従来の静電破壊保護回路のシミュレーション方法の一例を説明する。
【０００９】
従来、静電破壊保護回路をシミュレーションする場合、回路レイアウトやデバイスの構造から等価回路を作成して回路シミュレーションを行っていた。
【００１０】
図９は、静電破壊保護回路を構成する静電破壊保護素子の等価回路を示す図である。ここでは静電破壊保護素子が一個のｎ型ＭＯＳＦＥＴで構成される例を示している。
【００１１】
図９に示すように、静電破壊保護素子であるＭＯＳＦＥＴ１０９は、基板（あるいはウェル）１１６をベースとし、ソース１１３をエミッタ１１８とする寄生バイポーラトランジスタ１１０と、一端が接地された基板抵抗（あるいはウェル抵抗）１１１と、寄生バイポーラトランジスタ１１０のベース及び基板抵抗１１１に接続された電流源１１２とを有していると見なされる。回路シミュレーションでは、この等価回路に基づいてスナップバック特性を再現する。
【００１２】
ここで、図９に示す等価回路を参照しながら、この静電破壊保護素子の動作について説明する。
【００１３】
基板抵抗１１１の片方の端子とソース１１３とに０Ｖの電圧が印加され、ゲート１１４にも電圧が印加されているとき、ドレイン１１５にサージが印加されると、ソース１１３からドレイン１１５へ流れる電子は、ドレイン１１５と基板１１６との界面にできる空乏層中に発生する強電界によってインパクトイオン化されて、アバランシェ降伏を起こす。すると、ドレイン１１５から基板１１６へインパクトイオン化電流が流れる。図９に示す等価回路では、このインパクトイオン化電流を電流源１１２で置き換えている。ドレイン１１５の電圧が上昇していくと、インパクトイオン化電流が増加し、基板抵抗１１１での電圧降下により基板１１６の電位が上昇し、ベース１１７（基板１１６と等価）とエミッタ１１８（ソース１１３と等価）との接合が、順バイアスされる。これにより、寄生バイポーラトランジスタ１１０がオン状態になり、寄生バイポーラトランジスタ特性が支配的となる。
【００１４】
従来の回路シミュレーションでは、寄生バイポーラトランジスタ１１０のサイズやＭＯＳトランジスタ１０９のサイズなどの素子データを含むネットリストと、モデルパラメータセットとを用いて解析を行なう。このモデルパラメータセットは、寄生バイポーラトランジスタ１１０における、ＶＤＳが順方向バイアスであるときの飽和電流、コレクタ電流及びベース電流をパラメータとして含む。
【００１５】
図１０は、図９に示す静電破壊保護素子のＶＤＳとＩＤＳとの関係についての、従来のシミュレーション結果と実測値とを示すグラフ図である。同図には、それぞれＭＯＳＦＥＴ１０９のゲート電極に印加される電圧Ｖｇが０Ｖの場合の結果を示している。
【００１６】
図１０に示す結果から、実線で表されたシミュレーション結果が○印で表された実測値とよく一致し、静電破壊保護素子がスナップバック特性を示すことが分かる。
【００１７】
【特許文献１】
特開２００１−３３９０５２
【００１８】
【発明が解決しようとする課題】
しかしながら、従来の静電破壊保護素子のシミュレーション方法では、測定する条件によって、実測値に一致する結果を得られないことがあった。特に、静電破壊保護素子を組み合わせて構成する静電破壊保護回路については、動作を正確に再現することは難しく、ＥＳＤ耐性を正確に予測することも困難であった。
【００１９】
本発明の目的は、静電破壊保護素子の等価回路の特性をより正確に再現し、静電破壊保護回路のＥＳＤ耐性をより正確に予測可能な回路シミュレーション方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の回路シミュレーション方法は、ゲート絶縁膜とゲート電極とを有し、寄生バイポーラトランジスタを含む等価回路で置き換えられる電界効果型トランジスタを含む静電破壊保護回路についての回路シミュレーション方法であって、上記電界効果型トランジスタのゲート電極に印加される電圧が基準値の際に、上記寄生バイポーラトランジスタのベース電流をａ、上記寄生バイポーラトランジスタのコレクタ電流をｂとしたとき、ｂ／ａで表される電流増幅率の値を設定するステップ（ａ）と、上記電界効果型トランジスタのゲート電極に印加される電圧に応じて上記電流増幅率の値を変更するための係数を算出するステップ（ｂ）と、上記ステップ（ａ）で設定された上記電流増幅率の値に、上記ステップ（ｂ）で算出された上記係数を乗算して電流増幅率の値を変更するステップ（ｃ）と、上記ステップ（ｃ）で変更された電流増幅率の値を含むバイポーラトランジスタの素子特性記述と、上記寄生バイポーラトランジスタの素子データを含むネットリストとを用いて上記静電破壊保護回路のシミュレーションを行なうステップ（ｄ）とを含んでいる。
【００２１】
この方法により、静電破壊保護回路を構成する電界効果トランジスタのゲート電極に印加される電圧（ゲート電圧）を考慮に入れたシミュレーションが可能になるので、従来よりも正確かつ高精度に静電破壊保護素子及び静電破壊保護回路のＥＳＤ耐性を見積もることができるようになる。従って、本発明の回路シミュレーション方法を用いることで、静電破壊保護回路を有する半導体集積回路の製品開発において、静電破壊保護回路の設計変更による時間のロスを低減することができる。
【００２２】
また、上記ステップ（ａ）における電圧の基準値が０Ｖであることが好ましい。
【００２３】
また、上記ステップ（ｂ）で算出される上記係数は定数であることにより、特に静電破壊保護回路が１個の電界効果型トランジスタのみで構成されている場合に、従来よりも正確かつ高精度に回路シミュレーションを実行することができる。
【００２４】
また、上記ステップ（ｂ）で算出される上記係数は、上記電界効果型トランジスタのゲート電極に印加される電圧の関数であることにより、該ゲート電極に印加される電圧が連続的に変化する場合にも正確かつ高精度に回路シミュレーションを行なうことができる。従って、本発明の回路シミュレーション方法を用いれば、特に静電破壊保護回路が複数個の電界効果型トランジスタを有している場合であっても、従来より正確かつ高精度に回路シミュレーションを実行することが可能となる。
【００２５】
上記ステップ（ｂ）では、上記電界効果型トランジスタのゲート電極に印加される電圧を変化させた場合の上記電流増幅率の実測値に基づいて上記係数を算出することにより、最適な係数の値を算出することができる。
【００２６】
【発明の実施の形態】
−ゲートバイアスの影響についての検討−
静電破壊保護回路のＥＳＤ耐性予測を正確に行なうために、本願発明者らは、シミュレーション結果が実測値とずれる場合の条件の分析を行った。その結果、本願発明者らは、静電破壊保護素子のゲート電圧が、従来の方法によるシミュレーション結果を不正確にする要因となっていることを見いだした。
【００２７】
図１１は、図９に示す静電破壊保護素子のＶＤＳとＩＤＳとの関係について、ゲート電圧Ｖｇを変化させた場合の従来のシミュレーション結果と実測値とを示すグラフ図である。同図には、静電保護素子のゲート電極に印加される電圧（ゲート電圧）Ｖｇがそれぞれ０Ｖ、１．５Ｖ及び３．０Ｖの場合の結果を示している。
【００２８】
同図に示す結果から、ゲート電圧Ｖｇが０Ｖの場合にはシミュレーション結果と実測値がよく一致しているが、ゲート電圧Ｖｇが１．５Ｖや３．０Ｖの場合には、実測値からずれることが分かる。
【００２９】
また、静電破壊保護回路をシミュレーションする場合には、静電破壊保護素子の等価回路と抵抗、容量などを接続することで、静電破壊保護回路の等価回路を作成する。ところが、静電破壊保護素子のゲート電極に印加される電圧Ｖｇは、０Ｖ固定とする場合以外では、ＭＯＳＦＥＴのゲートオーバーラップ容量があるため、０Ｖに保持されることはないはずである。従って、従来の回路シミュレーション方法で静電破壊保護回路の等価回路の特性が十分正確に反映されなかったのは、ＭＯＳＦＥＴのゲート電圧Ｖｇの影響を考慮に入れていなかったためであると考えられた。
【００３０】
以上のことから、本願発明者らは、ゲート電圧Ｖｇの影響を考慮に入れた回路シミュレーション方法に想到した。
【００３１】
（本発明の実施形態）
以下、本発明の実施形態に係る回路シミュレーション方法について、図面を参照しながら説明する。
【００３２】
図１は、本発明の実施形態に係るＥＳＤシミュレーション方法を概略的に示すブロック図である。ここでは、静電破壊保護素子が図９に示すＭＯＳＦＥＴである場合を例として、シミュレーション方法の説明を行なう。なお、本発明の各実施形態では、回路シミュレータとして「ＳＰＩＣＥ」またはその改変プログラムを用いる。
【００３３】
まず、バイポーラトランジスタの素子データ１４及びＭＯＳＦＥＴの素子データ１５をマスクレイアウトデータなどから取得する。バイポーラトランジスタの素子データ１４には、例えば寄生バイポーラトランジスタのエミッタ、ベース及びコレクタのサイズなどのデータが含まれ、ＭＯＳＦＥＴの素子データ１５には、例えばＭＯＳＦＥＴのゲート幅やゲート長などのデータが含まれている。
【００３４】
次に、取得されたバイポーラトランジスタの素子データ１４及びＭＯＳＦＥＴの素子データ１５は、回路シミュレータ１８中のネットリスト１６に入力され、保存される。
【００３５】
一方、バイポーラトランジスタ及びＭＯＳＦＥＴについて、実際にデバイスを作製してそれらの電気的特性を測定する。ここで得られたデバイス測定データ１２を基にパラメータ抽出１３が行われ、バイポーラトランジスタ及びＭＯＳＦＥＴの電気的特性を表す関数式が算出される。このパラメータ抽出１３では、バイポーラトランジスタの素子特性記述１やＭＯＳＦＥＴの素子特性記述１１などが得られる。バイポーラトランジスタの素子特性記述１には、順方向バイアス時の飽和電流を表す値や、（コレクタ電流）／（ベース電流）である電流増幅率βの値が含まれている。この操作で抽出された各パラメータはモデルパラメータとも呼ばれ、上述の飽和電流や電流増幅率βはモデルパラメータの１つである。
【００３６】
なお、従来のＥＳＤシミュレーションでは電流増幅率βの値を固定値としていたが、本実施形態のＥＳＤシミュレーションでは、ＭＯＳＦＥＴのゲート電極に印加される電圧Ｖｇに応じて電流増幅率βの値を変更する。この方法については後に詳述する。
【００３７】
次に、パラメータ抽出１３により抽出されたパラメータ１７（モデルパラメータセット）は、回路シミュレータ１８に入力される。
【００３８】
次に、コントロールファイル（図示せず）により制御された回路シミュレータ１８上で、ネットリスト１６とパラメータ１７を用いてＥＳＤシミュレーションが行われる。そして、静電破壊保護素子のＥＳＤ耐性についての出力結果１９が得られる。この際に、コントロールファイルは、ネットリスト１６やパラメータ１７から必要なデータを読み込んだり、シミュレーションの収束条件を設定するなどの制御を行なう。
【００３９】
−電流増幅率βの変更方法−
次に、本実施形態に係るＥＳＤシミュレーションの特徴である、電流増幅率βの変更方法について説明する。以下で説明する電流増幅率βの変更方法には、静電破壊保護素子の場合に用いられる方法と、静電破壊保護素子から構成される静電破壊保護回路の場合に用いられる方法との２種類がある。
【００４０】
図２（ａ），（ｂ）は、それぞれ単独の静電破壊保護素子についてのＥＳＤシミュレーション方法を示すブロック図、及び静電破壊保護回路についてのＥＳＤシミュレーション方法を示すブロック図である。
【００４１】
図２（ａ）に示す静電破壊保護素子のＥＳＤシミュレーションの場合、図１に示すバイポーラトランジスタの素子特性記述１に含まれる電流増幅率βの値に、実測データに基づいて求められた所定の係数を掛けることにより、ＭＯＳＦＥＴ１０９（図９参照）のゲート電圧に依存した電流増幅率βの値を算出する。
【００４２】
ここで、電流増幅率βの係数を求める際には、静電破壊保護素子について、ゲート電圧Ｖｇを変化させた場合の電流増幅率βを実測する。この測定結果をデータとして保存しておき、ゲート電圧Ｖｇに応じた電流増幅率βの係数を求める（図２に示す「ゲート電圧に依存した電流増幅率の算出３」の操作）。このβの係数は、ゲート電圧Ｖｇの大きさに応じて決まる値である。なお、あらかじめ保存しておいた実測値から電流増幅率βの係数を求めてもよい。
【００４３】
次に、ゲート電圧Ｖｇに応じた係数を電流増幅率βに掛けて、電流増幅率βの値を変更する。これが、図２に示す「変更されたバイポーラトランジスタの素子特性記述４」である。そして、変更されたバイポーラトランジスタの素子特性記述４は、図１に示す回路シミュレータ１８にパラメータ１７の１つとして入力される。
【００４４】
図３は、静電破壊保護素子のゲート電圧Ｖｇが０Ｖである場合の電流増幅率の一例を示す図であり、図４は、本実施形態の静電破壊保護素子のＥＳＤシミュレーション方法において、ゲート電圧Ｖｇと電流増幅率βに掛ける係数の一例を示す図である。なお、これらの図中に示す「ＢＦ」は電流増幅率βを意味している。また、この例では、静電破壊保護素子のサイズはゲート幅Ｗ＝１０μｍ、ゲート長Ｌ＝０．５μｍである。
【００４５】
この例から、電流増幅率βに掛ける係数は、ゲート電圧Ｖｇが０Ｖのときを１とすると、１．５Ｖのときには約２．６にもなることが分かる。一方、静電破壊保護素子にサージが入力される際には、ＭＯＳＦＥＴのゲート電極の電圧も上昇する。従って、本実施形態の方法によれば、従来よりもはるかに正確に電流増幅率βを求められることになる。
【００４６】
以上のように、ＭＯＳＦＥＴのゲート電圧Ｖｇが、バイポーラトランジスタの特性に与える影響を考慮に入れることで、より正確なＥＳＤシミュレーションを行なうことが可能になる。
【００４７】
図６は、図９に示すＭＯＳＦＥＴについて、ソース−ドレイン間電圧（ＶＤＳ）及びソース−ドレイン間に流れる電流（ＩＤＳ）の実測値とシミュレーション結果とを示すグラフ図である。横軸はソース−ドレイン間電圧（ＶＤＳ）、縦軸はソース−ドレイン間に流れる電流（ＩＤＳ）を示している。同図において、丸印、四角印、三角印はゲート電圧Ｖｇがそれぞれ０Ｖ、１．５Ｖ及び３．０Ｖの場合の実測値を示しており、実線、破線、一点鎖線は、ゲート電圧Ｖｇがそれぞれ０Ｖ、１．５Ｖ及び３．０Ｖの場合のシミュレーション結果を示している。
【００４８】
図６から、本実施形態のＥＳＤシミュレーション方法によれば、ゲート電圧Ｖｇが１．５Ｖや３．０Ｖの際にもシミュレーション結果が実測値とほぼ一致し、高精度のシミュレーションが行えることが分かる。
【００４９】
なお、上述のバイポーラトランジスタの素子特性記述１には、電流増幅率β以外のモデルパラメータも含まれているが、本発明には関係しないので、説明は省略する。
【００５０】
次に、図２（ｂ）に示す静電破壊保護回路のＥＳＤシミュレーション方法について説明する。
【００５１】
この方法は、静電破壊保護回路中の静電破壊保護素子の電流増幅率βを変更するための係数として、ゲート電圧Ｖｇの多項式を用いることを特徴としている。
【００５２】
まず、図２（ａ）に示す方法と同様に、シミュレーションを行なう静電破壊保護素子のゲート電極に印加される電圧Ｖｇ（ゲート電圧Ｖｇ）を変化させたときの電流増幅率βを実測して、その結果をプロットする。そして、最小二乗法などにより、電流増幅率βに掛ける係数をゲート電圧Ｖｇの関数式で近似させる。これにより、電流増幅率βは、元の電流増幅率×（ゲート電圧Ｖｇの関数式）８で求められるようになる。
【００５３】
図５は、本実施形態の静電破壊保護回路のＥＳＤシミュレーション方法において、ゲート電圧Ｖｇと電流増幅率βに掛ける係数の一例を示す図である。この例では、３列×６段の計１８個のＭＯＳＦＥＴからなる静電破壊保護回路（図７に示す回路）についてのシミュレーションを示す。
【００５４】
この例において、電流増幅率β（ここではＢＦ）は、
ＢＦ＝０．３３×（１−０．９６Ｖｇ＋２．４４Ｖｇ２−０．１０Ｖｇ３＋０．２３Ｖｇ４−０．０１４Ｖｇ５）
で近似されている。なお、ここではＶｇの５乗の項まで示しているが、Ｖｇの１乗項まででも定数をあてはめる場合よりもシミュレーション精度を向上させることができる。ただし、乗数の項が増加するに従ってシミュレーション精度はより向上する。また、Ｖｇの１乗から５乗までの各定数は、実際のフィッティングによりプラスまたはマイナスの値をとりうる。
【００５５】
次に、変更された電流増幅率βを含む、変更されたバイポーラトランジスタの素子特性記述９は、静電保護回路動作の回路シミュレーション手段１０に入力される。具体的には、変更されたバイポーラトランジスタの素子特性記述９は図１に示す回路シミュレータ１８にパラメータ１７の一部として入力され、ゲート電圧Ｖｇを考慮に入れたＥＳＤシミュレーションが実行される。ここで、静電破壊保護回路を構成するＭＯＳＦＥＴのサイズなどが全て同じであれば、各ＭＯＳＦＥＴについて同じβを用いる。また、静電保護回路が互いに異なるサイズのＭＯＳＦＥＴで構成されている場合には、各ＭＯＳＦＥＴのサイズごとにβを求め、このβを用いてシミュレーションを行なう。
【００５６】
静電破壊保護回路が多数のＭＯＳＦＥＴで構成されている場合、各ＭＯＳＦＥＴのゲート電極に印加されるゲート電圧は一定ではなく、時間や回路構成によって変化する。そのため、本実施形態のＥＳＤシミュレーション方法のように、電流増幅率βの係数をゲート電圧Ｖｇの関数とすることで、βの係数を固定値とする場合に比べてより高精度のシミュレーションを行なうことが可能となる。
【００５７】
次に、図５に示すバイポーラトランジスタのモデルパラメータセットを使用して、静電保護回路動作をシミュレーションした例を示す。
【００５８】
図７は、本実施形態の静電破壊保護回路のシミュレーション方法の対象となる静電破壊保護回路の等価回路の一例を示す図である。ここでは、人体帯電モデルによるＥＳＤが印加される場合の等価回路図を示す。
【００５９】
同図に示す人体帯電モデルでは、例えば、容量が１００ｐＦで一端が接地されたキャパシタ２２と、インダクタンスが約７．５μＨのインダクタ２４と、抵抗値が約１．５ｋΩの抵抗２５とがスイッチ２３を介して互いに直列に接続されている。このスイッチ２３をオフ状態からオン状態に切り替えると、キャパシタ２２に蓄積された電荷が流れ、ＥＳＤが静電破壊保護回路に印加される。また、静電破壊保護回路は、互いのソース同士が接続されると共にドレイン同士も接続され、互いに並列に接続された３個のＭＯＳＦＥＴ２７を並列に６段分有している。各ＭＯＳＦＥＴ２７のゲート間には抵抗２６が設けられている。なお、ＭＯＳＦＥＴ２７は所定のゲート長、ゲート幅、ゲート酸化膜厚を有しており、人体帯電モデルのＥＳＤ耐圧の実測値は約３０００Ｖであることが分かっている。
【００６０】
図８は、図７に示すキャパシタ２２に帯電させる電圧を変化させた場合に、ＭＯＳＦＥＴ２７の自己発熱によって生じる温度の時間変化を計算した結果を示す図である。縦軸に自己発熱による温度、横軸に時間を示している。温度変化曲線２８、温度変化曲線２９及び温度変化曲線３０は、キャパシタ２２に帯電させる電圧をそれぞれ２０００Ｖ、３０００Ｖ及び４０００Ｖとした場合のシミュレーション結果である。
【００６１】
図８に示すシミュレーション結果から、キャパシタ２２に帯電させる電圧を３０００Ｖとしたときの最大温度は１６００Ｋ（Ｋ：ケルビン）強であることが分かる。この最大温度は、シリコンの融点である１６８１Ｋとほぼ一致している。従って、人体帯電モデルを用いた本シミュレーション結果からは、図７に示す静電破壊保護回路のＥＳＤ耐圧値が約３０００Ｖであると予測できる。この予測値はＥＳＤ耐圧の実測値と精度良く一致しており、本実施形態の静電破壊保護回路のＥＳＤシミュレーションによれば、多数のＭＯＳＦＥＴを有する静電破壊保護回路のＥＳＤ耐性を精度良く予測できることが分かる。
【００６２】
以上のように、本実施形態の回路シミュレーション方法によれば、静電破壊保護回路のＥＳＤ耐性を高精度に求めることができるため、半導体集積回路の製品開発時間が静電破壊保護回路の性能評価段階でロスするのを防ぐことができる。
【００６３】
なお、本実施形態の回路シミュレーション方法について、図３，図４及び図５ではＶｇが０Ｖのときの電流増幅率βを０．３３としたが、測定されるＭＯＳＦＥＴのサイズや不純物拡散層の形状などが異なれば、当然異なる値となる。また、電流増幅率βに掛ける係数も測定されるＭＯＳＦＥＴによって、図４及び図５に示した係数と当然異なってくる。
【００６４】
また、上述したβの係数を固定値とする方法、および電流増幅率βの係数をゲート電圧Ｖｇの関数とする方法では、共にＶｇが０Ｖの場合のβの値を基準としているが、Ｖｇが０Ｖ以外の場合のβの値を基準として用いても同様に正確なシミュレーションが行える。
【００６５】
なお、本実施形態で説明した回路シミュレーション方法は、静電破壊保護素子がＭＯＳＦＥＴの場合だけでなく、ＭＩＳＦＥＴなどのゲート絶縁膜とゲート電極を有する電界効果型トランジスタである場合にも適用される。
【００６６】
また、本実施形態で説明した回路シミュレーション方法は、図７に示す静電破壊保護回路に限らず、上述の電界効果型トランジスタを有する静電破壊保護回路に対して適用することができる。
【００６７】
【発明の効果】
本発明の回路シミュレーション方法によれば、静電破壊保護素子の等価回路について、ゲート電圧依存性を考慮したバイポーラトランジスタのモデルパラメータセットを使用することにより、静電破壊保護素子の等価回路の特性をより正確に再現するとともに、静電破壊保護回路のＥＳＤ耐性予測を従来よりも正確に実行することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＥＳＤシミュレーション方法を概略的に示すブロック図である。
【図２】（ａ），（ｂ）は、それぞれ単独の静電破壊保護素子についてのＥＳＤシミュレーション方法を示すブロック図、及び静電破壊保護回路についてのＥＳＤシミュレーション方法を示すブロック図である。
【図３】静電破壊保護素子のゲート電圧Ｖｇが０Ｖである場合の電流増幅率の一例を示す図である。
【図４】本発明の実施形態に係る静電破壊保護素子のＥＳＤシミュレーション方法において、ゲート電圧Ｖｇと電流増幅率βに掛ける係数の一例を示す図である。
【図５】本発明の実施形態に係る静電破壊保護回路のＥＳＤシミュレーション方法において、ゲート電圧Ｖｇと電流増幅率βに掛ける係数の一例を示す図である。
【図６】図９に示すＭＯＳＦＥＴについて、ソース−ドレイン間電圧（ＶＤＳ）及びソース−ドレイン間に流れる電流（ＩＤＳ）の実測値とシミュレーション結果とを示すグラフ図である。
【図７】本発明の実施形態に係る静電破壊保護回路のシミュレーション方法の対象となる静電破壊保護回路の等価回路の一例を示す図である。
【図８】図７に示すキャパシタに帯電させる電圧を変化させた場合に、ＭＯＳＦＥＴの自己発熱によって生じる温度の時間変化を計算した結果を示す図である。
【図９】静電破壊保護回路を構成する静電破壊保護素子の等価回路を示す図である。
【図１０】図９に示す静電破壊保護素子のＶＤＳとＩＤＳとの関係についての、従来のシミュレーション結果と実測値とを示すグラフ図である。
【図１１】図９に示す静電破壊保護素子のＶＤＳとＩＤＳとの関係について、ゲート電圧Ｖｇを変化させた場合の従来のシミュレーション結果と実測値とを示すグラフ図である。
【符号の説明】
１            バイポーラトランジスタの素子特性記述
３            ゲート電圧に依存した電流増幅率の算出
４            変更されたバイポーラトランジスタの素子特性記述
５            静電破壊保護素子の回路シミュレーション手段
８            元の電流増幅率×（ゲート電圧の多項式）
９            変更されたバイポーラトランジスタの素子特性記述
１０          静電破壊保護回路動作の回路シミュレーション手段
１１          ＭＯＳＦＥＴの素子特性記述
１２          デバイス測定データ
１３          パラメータ抽出
１４          バイポーラトランジスタの素子データ
１５          ＭＯＳＦＥＴの素子データ
１６          ネットリスト
１７          パラメータ
１８          回路シミュレータ
１９          出力結果
２２          キャパシタ
２３          スイッチ
２４          インダクタ
２５，２６    抵抗
２７          ＭＯＳＦＥＴ
２８，２９，３０  温度変化曲線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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