(57)【要約】【課題】高誘電率ゲート絶縁膜中に存在する固定電荷によって移動度が大きく低下してしまう。本発明の目的は、高誘電率ゲート絶縁膜を用いた微細ＣＭＯＳの酸化膜換算膜厚を薄膜化しつつ、ゲート絶縁膜中に存在する固定電荷による散乱で移動度が低下しにくく、なおかつ、高集積させる事のできる半導体装置およびその製造方法を提供する事にある。【解決手段】ＳＯＩ基板上に接合の存在しないＣＭＯＳを作製し、該ＣＭＯＳのゲート絶縁膜として高誘電率ゲート絶縁膜を用いる。本発明によるＣＭＯＳ素子の特徴は、該ＣＭＯＳ素子を蓄積状態において動作させることにあり、反転状態で動作する通常の素子と比べて、チャネルが基板表面から数ｎｍ程度離れたところに形成されるため、ゲート絶縁膜中に存在する固定電荷による移動度の低下が少なくできる。【選択図】  図１
2004247341.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に絶縁層と単結晶シリコン層が積層されてなるＳＯＩ基板と、
前記ＳＯＩ基板の表層部に形成された第１導電型を有するソース拡散層及びドレイン拡散層と、
一端が前記ソース拡散層に隣接し、他端が前記ドレイン拡散層に隣接するように形成されたチャネル部と、
前記チャネル部上に形成されたゲート絶縁膜とを備え、
前記チャネル部は前記第１導電型を有することを特徴とする半導体装置。
【請求項２】
支持基板上に絶縁層と単結晶シリコン層が積層されてなるＳＯＩ基板と、
前記ＳＯＩ基板の表層部に形成された第１導電型を有するソース拡散層及びドレイン拡散層と、
一端が前記ソース拡散層に隣接し、他端が前記ドレイン拡散層に隣接するように形成されたチャネル部と、
前記チャネル部上に形成されたゲート絶縁膜とを備え、
前記ゲート絶縁膜は、前記チャネル部上に形成された絶縁膜と前記絶縁膜より高い誘電率を有する金属酸化膜が積層されてなり、
前記チャネル部は前記第１導電型を有することを特徴とする半導体装置。
【請求項３】
前記チャネル部は、完全空乏化することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記単結晶シリコン層内には、前記第１導電型および前記第１導電型と反対の導電型からなる接合が形成されていないことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記ＳＯＩ基板は、前記支持基板上に絶縁膜を介して形成された第１の単結晶半導体層と前記第１の単結晶半導体層上に第２の単結晶半導体層とが積層されてなり、
前記第１の単結晶半導体の格子定数と、前記第２の単結晶半導体の格子定数が異なることにより前記チャネル部に歪みシリコン層が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記チャネル部を形成する不純物濃度は、前記ソースまたはドレイン層を形成する不純物濃度より低いことを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記単結晶シリコン層の厚さは、４０ｎｍ以下であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項８】
前記ゲート絶縁膜は、シリコン酸窒化膜またはシリコン窒化膜を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、金属酸化物、または金属酸窒化物を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜は、アルミニウム、ハフニウムあるいは、ジルコニウムのいずれかの金属材料の酸化物、または前記金属材料の酸化物を少なくとも１種類含む絶縁膜、または前記金属材料の酸窒化膜、またはシリケイト膜、またはこれらの積層膜を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１１】
支持基板上に絶縁層と単結晶シリコン層が積層されてなるＳＯＩ基板と、
前記ＳＯＩ基板内に形成された絶縁材料よりなる分離領域と、
前記分離領域に囲まれたＳＯＩ基板内の表層部に第１導電型を有するソース拡散層及びドレイン拡散層が形成された第１の領域と、
前記分離領域を介して前記第１の領域に隣接し、前記第１導電型と反対導電型を有するソース及びドレイン拡散層が形成された第２の領域とを備え、
前記第１および第２の領域にあって、その一端が前記ソース拡散層に隣接し、他端が前記ドレイン拡散層に隣接するように形成されたチャネル部上にゲート絶縁膜が設けられ、
前記ゲート絶縁膜は、前記チャネル部上に形成された絶縁膜と前記絶縁膜より高い誘電率を有する金属酸化膜が積層されてなり、
前記第１の領域のチャネル部は、前記第１導電型を有し、前記第２の領域のチャネル部は、第２導電型を有することを特徴とする半導体装置。
【請求項１２】
請求項１、２または１１のいずれかに記載の半導体装置が複数形成され、該半導体装置が有するゲート絶縁膜は、複数の膜厚を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ基板上に高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
シリコンを用いた集積回路技術は驚くべき速度で発展を続けている。微細化技術の進歩に伴って素子の寸法が縮小され、より多くの素子を１つのチップ内に集積することが可能となり、その結果、より多くの機能が実現されてきた。同時に、素子の微細化に伴う、電流駆動能力の向上と負荷容量の減少により、高速化が達成されてきた。現在のシリコン素子の主流はＣＭＯＳ  （Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であり、そのチャネル長が０．１μｍを切る製品がすでに出荷されるに至っている。
【０００３】
微細なチャネル長をもつＣＭＯＳでは、ソース拡散層とドレイン拡散層が近づくために、チャネルが形成されていなくてもソース側の空乏層とドレイン側の空乏層がつながり電流が流れるようになるパンチスルーと呼ばれる現象がおこる事が問題となっている。そのため、しきい値電圧の低下やサブスレッショルド特性の劣化などのいわゆる短チャネル効果によって素子の特性が低下する。短チャネル効果を防ぐための方法としては、イオン注入によってチャネル部の不純物濃度を高くする方法が知られている。この方法を用いると、トランジスタの寸法をより微細化するにつれて、より多くの不純物を添加する事が必要になる。実際、現在の最先端のトランジスタでは、基板濃度は１ｘ１０１８  （ｃｍ−３）に達している。しかしながら、このように不純物濃度が高くなると、不純物散乱によって、チャネルのキャリアが散乱されるため、移動度が低下するという問題が生じている。
【０００４】
そこで、次世代のＣＭＯＳは、不純物濃度を著しく増大させることなく、短チャネル効果の影響を受け難いＳＯＩ  （Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に作製することが主流になってくると期待されている。ここで、ＳＯＩ基板とは、シリコン単結晶基板表面上に二酸化シリコン膜（埋め込み酸化膜、  Ｂｕｒｉｅｄ  Ｏｘｉｄｅ、  ＢＯＸ層）を介しシリコン単結晶層（ＳＯＩ層）を設けた構造をした基板の事である。ＳＯＩ基板に作製された素子をＳＯＩ素子と呼ぶことにし、バルクのシリコン基板に作製された素子をバルク素子と呼ぶことで両者を区別する。ＳＯＩ素子は、ＢＯＸ層が設けられているため、チャネルが形成されていない場合には、ソース拡散層とドレイン拡散層の間に電流が流れにくい。従って、ＳＯＩ素子は、バルク素子と比べて、チャネル部分の不純物濃度を低く保ったまま、より優れた短チャネル特性を示すことが出来る。そのため、ＳＯＩ素子は、高濃度化に伴う不純物散乱による移動度低下をまねくことなく、高い電流駆動能力を示すことができる。また、ＳＯＩ素子は、バルク素子より、寄生容量を低減できることや放射線耐性に優れること等の特徴を有し、高性能、高信頼性が期待されている。ＳＯＩ素子の優れた特徴については、たとえば、非特許文献１に開示されている。
【０００５】
電流駆動能力を向上させるために素子の微細化が進められてきたが、なかでもゲート絶縁膜の薄膜化はその最たるものである。すでに、ゲート絶縁膜の膜厚が２ｎｍを切る製品が出荷されるに至っている。研究レベルでは、たとえば、非特許文献２では、ゲート絶縁膜の膜厚が０．８ｎｍのＣＭＯＳデバイスの動作も報告されている。これは、ゲート絶縁膜として用いている二酸化シリコンの原子層にして、実に３層分に相当する。
【０００６】
しかしながら、ゲート絶縁膜の膜厚が２ｎｍを切るような極薄の酸化膜を用いると様々な問題が生じる。その中でも最も深刻な問題は、ゲート絶縁膜を流れる直接トンネル効果によるリーク電流である。直接トンネル効果は、ゲート絶縁膜の膜厚が４ｎｍ程度より薄くなると顕著になり、すでにリーク電流が製品レベルでも顕在化する領域に到達している。リーク電流は、ゲート絶縁膜の膜厚を薄くするに従って指数関数的に増大する。従って、ゲート絶縁膜を更に薄膜化すると、消費電力の指数関数的な増大を引き起こす。たとえば、非特許文献３には、現在の技術傾向を単純に延長すると、２００５年には単位面積当たりのチップの消費電力が、原子力発電所の発熱量に匹敵するほど増大すると試算している。従って、明らかに、二酸化シリコンゲート絶縁膜の薄膜化は限界に近づいている。
【０００７】
そこで、二酸化シリコンゲート絶縁膜の薄膜化限界を超えて、更にＣＭＯＳの微細化を推し進めるために、二酸化シリコンに代わる高誘電率ゲート絶縁膜の研究開発が世界中で精力的に進められている。ここで、高誘電率ゲート絶縁膜とは、二酸化シリコンよりも大きい誘電率を有する材料を用いたゲート絶縁膜のことであり、たとえば、シリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３膜、ＨｆＯ２膜、やＺｒＯ２膜など、または、これらの積層膜のことを指す。高誘電率ゲート絶縁膜を用いると、二酸化シリコンを用いた場合と比べて、ゲート絶縁膜の物理的な膜厚を厚くすることができる。すなわち、高誘電率ゲート絶縁膜の誘電率をεｈｉｇｈ−ｋ、二酸化シリコンの誘電率εＳｉＯ２、及び、高誘電率ゲート絶縁膜の物理膜厚をｔｐｈｙｓとしたとき、高誘電率ゲート絶縁膜を二酸化シリコン膜に換算したときの膜厚（酸化膜換算膜厚、Ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ、  ＥＯＴと略されることが多い）ｔｏｘは、ｔｏｘ  ＝  ｔｐｈｙｓ・εｈｉｇｈ−ｋ／εＳｉＯ２で与えられるため、二酸化シリコンゲート絶縁膜の膜厚と高誘電率ゲート絶縁膜の酸化膜換算膜厚が等しい場合に、二酸化シリコンゲート絶縁膜と比べて高誘電率ゲート絶縁膜の物理膜厚は厚くなる。このため、直接トンネル効果によるリーク電流を小さくすることができる。従って、高誘電率ゲート絶縁膜を用いると、酸化膜換算膜厚を薄膜化することで駆動電流を増大させる事と、ゲート絶縁膜の物理膜厚を厚く保ちリーク電流を低減させる事を両立させることができる。このため、高誘電率ゲート絶縁膜は次世代のゲート絶縁膜として、大変期待されている。
【０００８】
【特許文献１】
特開２００２−３１３９５１号公報
【非特許文献１】
Ｄ．  Ｈｉｓａｍｏｔｏ、「２００１アイ・イー・デー・エム・テクニカル・ダイジェスト・インターナショナル（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ、  ２００１  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．  Ｉｎｔｅｒｎａｔｉｏｎａｌ）  」、  ２００１年、  ｐ．１９．３．１  −１９．３．４
【非特許文献２】
Ｒ．  Ｃｈａｕ、  「２０００アイ・イー・デー・エム・テクニカル・ダイジェスト・インターナショナル（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ、  ２０００．  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．  Ｉｎｔｅｒｎａｔｉｏｎａｌ）」、  ２０００年、  ｐ．４５
【非特許文献３】
Ｐ．  Ｐ．  Ｇｅｌｓｉｎｇｅｒ、「  ダイジェスト・オブ・テクニカル・ペーパーズアイ・エス・エス・シー・シー（Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ、  ２００１．  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．  ＩＳＳＣＣ．  ２００１  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ）」、  ２００１年、  ｐ．  ２２  −２５
【非特許文献４】
Ｄ．  Ａ．  Ｂｕｃｈａｎａｎ  ｅｔ  ａｌ．、「２０００アイ・イー・デー・エム・テクニカル・ダイジェスト・インターナショナル（  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ、  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ）」、２０００年、  ｐ．  ２２３
【非特許文献５】
Ｋ．  Ｔｏｒｉｉ  ｅｔ  ａｌ．、「２００１エクステンデッド・アブストラクツ・オブ・インターナショナル・ワークショップ・オン・ゲート・オン・ゲートインスレータ（２００１．  Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｇａｔｅ  Ｉｎｓｕｌａｔｏｒ  （ＩＷＧＩ）  ）  」、２００１年、ｐ．２３０
【非特許文献６】
Ｋ．  Ｔｏｒｉｉ  ｅｔ  ａｌ．、「ダイジェスト・オブ・テクニカル・ペーパーズ  オン・ＶＬＳＩ  テクノロジー（  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）  」、２００２年、  ｐ．  １８８−１８９
【非特許文献７】
Ｋ．  Ｒｉｍ、  ｅｔ  ａｌ．、「ダイジェスト・オブ・テクニカル・ペーパーズ  オン・ＶＬＳＩ  テクノロジー（  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ）  」、２００２年、ｓｅｓｓｉｏｎ  ２−１
【非特許文献８】
「インターナショナル・テクノロジー・ロードマップ・フォー・セミコンダクタ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  （ＩＴＲＳ））」、Ｓｅｍａｔｅｃｈ  、２００１年。
【０００９】
【発明が解決しようとする課題】
しかしながら、高誘電率ゲート絶縁膜を用いると二酸化シリコンを用いた場合と比較して移動度が大きく低下することが問題となっている。たとえば、非特許文献４には、ゲート絶縁膜としてＡｌ２Ｏ３膜を用いた場合の移動度が、最大でも１００  ｃｍ２／Ｖｓに満たない事が記載されている。この原因としては、高誘電率ゲート絶縁膜中に存在する固定電荷によってチャネルのキャリアが散乱されたためである可能性が高い。この散乱はリモート電荷散乱と呼ばれている。リモートと呼ばれる所以は、散乱体となる固定電荷がチャネルから離れた所に存在している事にある。従って、キャリアは、固定電荷に直接衝突することはないが、キャリアの進路が固定電荷のつくるポテンシャルによって曲げられるため、移動度が低下する。
【００１０】
高誘電率ゲート絶縁膜を用いると、このリモート電荷散乱が起こるという根拠としては、（ｉ）キャリア数の少なく電荷が十分遮蔽されていない低電界側での移動度低下が顕著である事、（ｉｉ）低温に低下させて格子振動を抑制させても移動度が大きく向上しない事、（ｉｉｉ）容量電圧特性からフラットバンド電圧が変化しており、ゲート絶縁膜中に固定電荷が存在する事、などを挙げることができる。移動度は駆動電流に直結するため、高速にデバイスを動作させるためには、移動度を大きくすることが不可欠である。従来の二酸化シリコンゲート絶縁膜を用いた場合、移動度はプロセス条件の詳細によらず、ユニバーサルカーブと呼ばれる曲線にのることが知られている。二酸化シリコンゲート絶縁膜を高誘電率ゲート絶縁膜へ置き換えるためには、高誘電率ゲート絶縁膜を用いた場合の移動度をユニバーサルカーブに近づける事が不可欠である。
【００１１】
移動度を向上させるためには、移動度低下の原因となっている固定電荷の量を減らし、理想的には固定電荷をすべて取り除く事が最も有効と考えられる。固定電荷の量を減らすための方法としては、たとえば、非特許文献５には、Ａｌ２Ｏ３膜を形成した後のアニール条件を、低温（４００℃から５００℃）、大気圧、酸素雰囲気中で行う代わりに、高温（７００℃から１０００℃）、減圧、酸素雰囲気中で行うことで、移動度を２００  ｃｍ２／Ｖｓ程度まで向上させる方法が記載されている。これは、固定電荷の量を減らす事ができたためと考えられる。
【００１２】
しかし、この方法を用いても、改善された移動度は、従来の二酸化シリコンゲート絶縁膜を用いた場合の半分程度であり、二酸化シリコンゲートを高誘電率ゲート絶縁膜に代用させるには、十分な値に改善したとは言えない。これは、現在の最先端の技術をもってしても、この固定電荷を完全に除去するために有効的な方法が知られていないからである。つまり、現在の高誘電率ゲート絶縁膜の形成技術では、固定電荷の量を十分に減らして、移動度をユニバーサルカーブと同等の移動度にまで改善するための決定的な方法は存在しない。
【００１３】
また、移動度を向上させるための別の方法として、特許文献１には、Ａｌ２Ｏ３膜とシリコン基板との間に０．５  ｎｍ以上の界面酸化膜を形成することで、固定電荷をチャネルから遠ざけることで、移動度やフラットバンド電圧などの電気特性を改善させる方法が開示されている。非特許文献６によると、固定電荷は界面酸化膜と高誘電率ゲート絶縁膜の界面に存在するため、界面層が厚くなると、固定電荷が作るクーロンポテンシャルが小さくなるため、チャネルのキャリアが固定電荷に散乱されにくくなるわけである。この方法を用いると、たとえば、界面酸化膜として２．０ｎｍの厚さを形成し、その上部に２．０ｎｍ程度のＡｌ２Ｏ３膜を形成した電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、  ＭＩＳＦＥＴと略）の移動度は、厚さ２．０ｎｍの二酸化シリコンゲート絶縁膜を有するＭＩＳＦＥＴの移動度と同程度の値にまで改善する。しかしながら、この方法では、ゲート絶縁膜の物理膜厚が厚くなるため、ＥＯＴを薄膜化しつつ、なおかつ、移動度をユニバーサルカーブに近い値になるように、デバイスを設計する事が困難である。
【００１４】
さらに、移動度を向上させるための別の方法として、非特許文献７には、歪シリコン上に高誘電率ゲート絶縁膜を形成する事で、移動度を最大３００ｃｍ２／Ｖｓ程度まで向上させる技術が記載されている。これは、歪シリコンを用いてバンド構造を変化させる事で高移動度を達成する技術である。この技術を用いると、高電界側での移動度をユニバーサルカーブより大きくすることができる。しかしながら、歪シリコンを用いた技術は、トータルプロセスとして製品に導入できるレベルにまで完成していない。最も深刻な問題は、Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎによって素子分離を行う事ができないため、素子を高集積化できない事である。また、エピタキシャル成長によってＳｉＧｅ層を形成する際に、結晶に欠陥が生じる事も懸念されている。さらに、不純物の拡散係数が通常のシリコン基板と異なるため、単チャネル効果を抑制した微細ＣＭＯＳを形成する事ができるかどうかが実証されていないのが現状である。
【００１５】
よって、たとえば、非特許文献８によると、歪シリコン技術は、早くとも２００７年以降に導入される次世代の技術と考えられている。したがって、歪シリコンを用いて高誘電率ゲート絶縁膜を用いたＭＩＳＦＥＴの移動度を向上させる技術は、現実的かつ決定的な解決策とは言えない。
【００１６】
係る問題を鑑み、本発明の目的は、現在の技術をもって容易に実現できる方法によって、高誘電率ゲート絶縁膜を用いた微細ＣＭＯＳのＥＯＴを薄膜化しつつ、ゲート絶縁膜中に存在する固定電荷による散乱で移動度が低下しにくく、なおかつ、高集積させる事のできる半導体装置およびその製造方法を提供する事にある。本発明の別の目的は、単チャネル効果に強く、リーク電流が小さく、なおかつ、高速に動作するＣＭＯＳを高集積させた半導体装置およびその製造方法を提供する事にある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ＳＯＩ基板上に接合の存在しないＣＭＯＳを作製し、該ＣＭＯＳのゲート絶縁膜として高誘電率ゲート絶縁膜を用いる事で、リーク電流の小さく、なおかつ、移動度の大きい微細ＣＭＯＳを提供する。本発明によるＣＭＯＳ素子の特徴は、該ＣＭＯＳ素子を蓄積状態において動作させることにあり、反転状態で動作する通常の素子と比べて、チャネルが基板表面から数ｎｍ程度離れたところに形成されるため、ゲート絶縁膜中に存在する固定電荷による移動度の低下が少ないことを特徴とする。
【００１８】
本発明に基づくＣＭＯＳ素子は、ＳＯＩ基板を用いて、チャネル部分の不純物の導電型と、該チャネル部に隣接して存在するソース拡散層及びドレイン拡散層の導電型を同一にする事で、ＣＭＯＳ素子からＰＮ接合を排除しているという特徴を有する。素子をＯＦＦ状態にするためには、チャネル部を完全に空乏化する必要があるため、基板としては、単結晶シリコンを用いることはできず、ＳＯＩ基板を用いる必要がある。このように、ＰＮ接合の存在しないＣＭＯＳは、蓄積状態にすることで、ソースドレイン間に電流を流し、素子をＯＮ状態にするため、以降、該ＣＭＯＳ素子の事を蓄積モードＳＯＩ素子と呼ぶことにする。
【００１９】
図２に、従来の二酸化シリコンゲート絶縁膜を用いた場合の移動度を蓄積モードと反転モードを比較して示す。
【００２０】
ここで、蓄積モードと反転モードの定義は以下に述べる。
チャネル部が蓄積状態の時にトランジスタがＯＮ状態になるように動作させることを蓄積モードと呼ぶ。蓄積モードではチャネル部の導電型とキャリアの極性が一致する。すなわち、チャネル部の導電型がＮ型の場合、蓄積モードでキャリアとなる電子数の方がホール数より大きくなる。これに対して、チャネル部が反転状態の時にＯＮ状態になるように動作させることを反転モードと呼ぶ。
【００２１】
二酸化シリコンゲート絶縁膜を用いる場合には、二酸化シリコンゲート絶縁膜の物理膜厚を薄くする必要があるため、多結晶シリコンゲート電極中に存在する空乏電荷がチャネルに近づくため、この空乏電荷によるリモート電荷散乱によって、移動度が低下する事が知られている。我々は、キャリアが電子であってもホールであっても、蓄積モードの方が反転モードより移動度が大きくなることを見出した。蓄積モードでの移動度の上昇は、特に、チャネル部分に印加される実効電界が小さいところでより顕著にあらわれる。これは、低電界側で、チャネルのキャリア数が少なく、電荷が十分に遮蔽されていないためである。従って、蓄積モードＳＯＩ素子が、リモート電荷散乱に対する移動度の低下に強い事を示している。従って、蓄積モードＳＯＩ素子は、リモート電荷散乱による移動度の低下が少ない事が判明した。二酸化シリコンゲート絶縁膜を用いた場合には、膜中に存在する固定電荷の数が少ないため図２に示した移動度の上昇分は少ないが、高誘電率ゲート絶縁膜を用いた場合には、膜中に非常に多くの固定電荷が存在するため、固定電荷に起因するリモート電荷散乱によって移動度が大きく低下する。よって、高誘電率ゲート絶縁膜を用いた場合には、蓄積モードでデバイスを動作させることで非常に大きな移動度の上昇を期待する事ができ、極めて有効であるという着想に到った。
【００２２】
我々は、蓄積モードでの移動度向上の機構を明らかにするために、量子効果を考慮に入れたシミュレーションを行った。その結果得られた、基板表面からチャネルの中心位置までの距離のゲート電圧依存性を図３に示す。蓄積モードの方が、反転モードに比べて、約１ｎｍ程度、チャネルが基板の内部に形成されていることがわかる。これは、蓄積モードＳＯＩ素子は、多数キャリアを用いて駆動電流を流しているため、チャネル部分に印加される電界を緩和することができるためである。この電界緩和のために、蓄積モードで動作させると、基板表面付近に存在する界面トラップやゲート絶縁膜中に存在する固定電荷からチャネルまでの距離を１ｎｍ程度遠ざけることができるため、散乱ポテンシャルを小さくすることができる。ゲート絶縁膜の薄膜化は一世代毎に０．１ｎｍから０．２ｎｍ程度薄膜化されていくため、この１ｎｍという距離は実に五世代以上前のゲート絶縁膜を用いた場合と同じ程度固定電荷をチャネルから遠ざけることに相当し、固定電荷による散乱を抑制するのには十分は距離である。
【００２３】
よって、シリコン基板の界面に存在する界面トラップ準位によるキャリアの散乱やゲート絶縁膜中に存在する固定電荷によるキャリアの散乱を抑制することができ、移動度を向上させる事ができる事が明らかになった。従って、蓄積モードＳＯＩ素子に高誘電率ゲート絶縁膜を用いた場合には、界面酸化膜を１ｎｍ程度増大させた時に期待される移動度上昇と同等の効果を、実際には、界面酸化膜の膜厚を増大させることなく達成することができる。従って、高誘電率ゲート絶縁膜を用いた蓄積モードＳＯＩ素子は、ＥＯＴを薄膜化させつつ、なおかつ、移動度をユニバーサルカーブと同程度にまで回復させることができる。すなわち、高誘電率ゲート絶縁膜を用いた蓄積モードで動作するＳＯＩ素子は、ゲート絶縁膜中に存在する固定電荷が引き起こすリモート電荷散乱の影響を受け難い素子であり、高移動度とＥＯＴの薄膜化を同時に達成することができ、なおかつ、リーク電流を二酸化シリコンゲート絶縁膜を用いた場合と比べて２桁から４桁程度低減させることができる。
【００２４】
ここで、注意しておきたい事は、蓄積モードＳＯＩ素子は、いわゆる埋め込みチャネルトランジスタとは異なることである。埋め込みチャネルトランジスタでは、基板表面のチャネル部分にＰＮ接合を形成している。よって、該埋め込みチャネルは、基板表面からおよそ５０ｎｍから２００ｎｍ程度の非常に深いところに形成されている。一方、図３にも示したとおり、蓄積モードＳＯＩ素子では、基板表面からおよそ１ｎｍから５ｎｍ程度の非常に浅いところにチャネルが形成されている。従って、蓄積モードＳＯＩ素子は、表面チャネルトランジスタであり、埋め込みチャネルトランジスタではない。また、構造上も、蓄積モードＳＯＩ素子には、ＰＮ接合が一切形成されていないという点で、埋め込みチャネルトランジスタとは明確に区別することができる。また、埋め込みチャネルトランジスタでは単チャネル効果の制御が難しいため微細ＣＭＯＳが動作するように設計することが困難なのに対し、蓄積モードＳＯＩ素子は単チャネル効果に強いＳＯＩ基板を用いているため、微細ＣＭＯＳの設計が容易であるという利点がある。さらに、埋め込みチャネルトランジスタでは、チャネルが非常に深いところに形成されるため、チャネルと基板表面との間に存在する空乏容量によって、素子の容量が低下してしまい駆動電流が低下するという欠点が存在する。これに対し、蓄積モードＳＯＩ素子は、表面チャネルトランジスタであるため、蓄積層が形成されている状態では、表面に空乏層が存在せず容量の低下が起こらないため、大きな駆動電流を得る事ができるという特徴を有する。
【００２５】
なお、ここで、完全空乏型のＳＯＩ−ＣＭＯＳ素子とは、  ＣＭＯＳトランジスタがオフ状態の時に、ＳＯＩ層が完全に空乏状態になる素子を指す。すなわち、  ＣＭＯＳトランジスタを完全空乏型とするためには、ＳＯＩ層の厚さをｔＳＯＩとして、空乏層の最大の厚さをＷｄｅｐとしたときに、  ｔＳＯＩ＜Ｗｄｅｐという条件を満足すれば良い。
加えて、微細な完全空乏型ＳＯＩ−ＣＭＯＳ素子を動作させるためには、短チャネル効果を抑制する必要があり、  ｔＳＯＩ＜Ｗｄｅｐという条件よりも更にＳＯＩ層を薄くする必要がある。Ｋ．  Ｓｕｚｕｋｉらの文献［ＩＥＥＥ、  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、  Ｖｏｌ．  ４０、  ｐ．  ２３２６  （１９９３）．］によると、  シリコンの誘電率をεＳｉ、ゲート長をＬｇとし、パラメータを下記の数式１で定義する場合に、  Ｌｇ／２λ＞３という条件を満たす必要がある。
【００２６】
【数１】
2004247341.tif 000003
この条件式から、典型的な値として酸化膜換算膜厚ｔｏｘ＝１．５ｎｍでＬｇ＝１００ｎｍの完全空乏型ＳＯＩ−ＣＭＯＳトランジスタを動作させるためには、ｔＳＯＩ＜４０ｎｍである必要がわかる。
【００２７】
【発明の実施の形態】
以下、本発明を実施例によりさらに詳細に説明する。理解を容易にするため、図面を用いて説明し、要部は他の部分よりも拡大して示されている。各部の材質、導電型、及び製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００２８】
＜実施例１＞
まず、図４のような、単結晶シリコン基板１、  ＢＯＸ層２、そしてＳＯＩ層３とから形成されたＳＯＩ基板を用意する。ＳＯＩ基板としては、２つの単結晶シリコン基板を二酸化シリコンを介して結合させる通常の貼り合わせ法などにより作製する方法か、あるいは、Ｓｉ基板に酸素イオンを注入し、高温で熱処理を行なうＳＩＭＯＸ法  （Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）により作製する方法が知られている。いずれの方法によって作製されたＳＯＩ基板を用いても差し支えないが、ＳＩＭＯＸ法で作製されたＳＯＩ基板では、酸素イオンを注入する際に欠陥が発生するため、貼り合わせ法によって作製された基板を用いる方が望ましい。ＳＯＩ層の厚さは、ＣＭＯＳ素子がＯＦＦ状態において完全に空乏化するために、１０−４０  ｎｍ程度が望ましい。最初に用意したＳＯＩ基板におけるＳＯＩ層の厚さがこれよりも厚い場合には、該ＳＯＩ基板を酸化させた後に、フッ酸水溶液によって表面に形成された二酸化シリコンを除去することで、該ＳＯＩ層を薄くする事ができる。また、ＳＯＩ層としては通常の単結晶シリコンを用いる代わりに、ＳｉＧｅ層とエピタキシャルシリコン層を積層した歪シリコン層を用いても差し支えない。ＳＯＩ層として、歪シリコン層を用いた場合には、歪シリコン層を用いることでの移動度上昇に加えて、本発明による蓄積モード動作による移動度上昇が加わるため、更なる移動度の向上が期待できる。
【００２９】
次に、シリコンナイトライドをマスクとして用いたドライエッチングによってＳＯＩ層に開口を施した後に、該開口部を二酸化シリコンで埋めた後に、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）によって表面を平坦化する事で、  Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  （ＳＴＩ）部４を形成して素子分離を行った図５の状態に加工する。図５では、通常のＣＭＯＳプロセスを想定して、Ｎ型チャネルＭＯＳ（ＮＭＯＳ）を形成するＮＭＯＳ形成領域５とＰ型チャネルＭＯＳ（ＰＭＯＳ）を形成するＰＭＯＳ形成領域６とに分離した。
その後、ＣＭＯＳ素子のしきい電圧を調整するために、ＮＭＯＳ形成領域５に対してリン又はヒ素を用いたＮ導電型イオンの注入を行い、ＰＭＯＳ形成領域６に対してボロンを用いたＰ導電型イオンの注入を行った。引き続き、イオンの引き延ばし活性化のための熱処理を行う事で、ＳＯＩ層の濃度を５×１０１６ｃｍ−３程度にすることで、図６に示すようなＮ−型低濃度チャネル領域７及びＰ−型低濃度チャネル領域８を形成する。なお、このイオン注入とその後の活性化熱処理によって、図４の最初の段階で用意したＳＯＩウェハのＳＯＩ層３がＰ型あるいはＮ型であったとしても、  何ら問題なく、該ＳＯＩ層に該Ｎ−型低濃度チャネル領域７と該Ｐ−型低濃度チャネル領域８の両方の領域を形成することができる。なぜなら、図４の段階で用意するＳＯＩウェハのＳＯＩ層３の基板濃度は、限りなくノンドープに近いＳＯＩ基板を用意することができ、その濃度は１０１４ｃｍ−３程度であり、図６に示したイオン注入の処理によって加えられた不純物濃度５×１０１６ｃｍ−３程度に対して２桁以上小さく、ノンドープとみなして差し支えないためである。従って、チャネル領域である、該Ｎ−型低濃度チャネル領域７及び該Ｐ−型低濃度チャネル領域８にはＰＮ接合が存在しないため、いわゆる埋め込みチャネル型のトランジスタにはならずに、表面チャネルトランジスタとすることができる。
【００３０】
次に、ウェハ表面を希釈フッ酸水溶液によって洗浄したのちに、図７に示すように、高誘電率ゲート絶縁膜９を形成する。高誘電率ゲート絶縁膜としては、シリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３膜、ＨｆＯ２膜、やＺｒＯ２膜など、または、これらの積層膜を用いることができる。本実施例においては、種々の高誘電率ゲート絶縁膜材料を用いて、蓄積モードＳＯＩ素子を作製したが、そのいずれの素子においても、移動度の向上を確認することができた。
なかでも、最もリーク電流が小さく、なおかつ、著しく移動度を向上させることができた高誘電率ゲート絶縁膜９の形成方法を以下に開示する。
【００３１】
まず、界面に、窒素を多量に含むシリコン酸窒化膜１０を物理膜厚１．５ｎｍ形成する。引き続き、Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｓｉｏｎ  （ＡＬＣＶＤ）法によって、Ａｌ２Ｏ３膜、ＨｆＯ２膜、またはＺｒＯ２膜を１．５ｎｍ程度形成した後に、表面に窒化処理を行い、Ａｌ、Ｈｆ、またはＺｒ酸窒化膜１１を形成する。引き続き、１０００℃の窒素雰囲気中でアニール処理を行う。図８には、このようにして形成した積層膜である高誘電率ゲート絶縁膜９を拡大して図示する。該高誘電率ゲート絶縁膜９は、ＥＯＴに換算して１．１ｎｍから１．５ｎｍにまで薄膜化することができ、二酸化シリコンゲート絶縁膜と比較して３桁から５桁程度リーク電流を低減できるばかりでなく、移動度をユニバーサルカーブと同程度の値にすることができた。また、高誘電率ゲート絶縁膜の表面に窒素を添加しているため、ゲート電極から不純物が高誘電率ゲート絶縁膜の中に拡散する現象、いわゆる、不純物の突き抜けを防ぐこともできる。加えて、最初に形成するシリコン酸窒化膜をより薄く形成すれば、更にＥＯＴを薄膜化することも容易に可能である。
【００３２】
次に、全面に多結晶シリコン１２を堆積させた後、表面を保護するために該多結晶シリコン１２の表面に二酸化シリコン膜１３を１０ｎｍ程度形成した図９の状態にする。引き続き、ＮＭＯＳ形成領域５に対してボロンを用いたＰ導電型イオンの注入を行いＰ型多結晶シリコン１４、ＰＭＯＳ形成領域６に対してリン又はヒ素を用いたＮ導電型イオンの注入を行いＮ型多結晶シリコン１５とした。引き続き、イオンの引き延ばし活性化のための熱処理を窒素雰囲気中の９５０℃で３０秒間行う事で、濃度を１×１０２０ｃｍ−３程度にした。
【００３３】
次に、フッ酸水溶液を用いて犠牲酸化膜１３を除去した後に、バリアメタルとしてＷＮ１６を５ｎｍ、メタル電極としてＷ１７を５０ｎｍ、層間膜として二酸化シリコン１８を１００ｎｍそれぞれ全面に堆積させた。引き続き、所望のパターンにするために、レジストマスクを用いたドライエッチングで図１０の状態に加工した。
次に、ＮＭＯＳ形成領域５に対してリン又はヒ素を用いたＮ導電型イオンの注入を行い、ＰＭＯＳ形成領域６に対してボロンを用いたＰ導電型イオンの注入を行った。引き続き、イオンの活性化熱処理を行うことで、濃度を１×１０２０ｃｍ−３程度にした、Ｎ＋導電型ソースドレイン拡散層１９、及び、  Ｐ＋導電型ソースドレイン拡散層２０を形成した図１１の状態にした。ここで、該活性化熱処理の条件は、高誘電率ゲート絶縁膜９の種類によって、最適化させることが望ましい。高誘電率ゲート絶縁膜９として、シリコン酸窒化膜、シリコン窒化膜、やＡｌ２Ｏ３膜、及び、これらの積層膜などを用いた場合には、高温での熱処理に耐える事ができるため、１０００℃の窒素雰囲気中で５秒行った。一方、ゲート絶縁膜９として、ＨｆやＺｒを含む酸化膜や酸窒化膜を用いた場合には、高温で熱処理を行うとゲート絶縁膜の結晶化がおこり、移動度の低下やリーク電流の増大など素子特性が劣化してしまうため、８５０℃の窒素雰囲気中で１０秒の熱処理で活性化熱処理を行った。
【００３４】
この後、通常のＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−Ａｌｉｎｅｄ−ｓｉＬＩＣＩＤＥ）工程によって、Ｎ＋導電型ソースドレイン拡散層１９、及び、  Ｐ＋導電型ソースドレイン拡散層２０の表面をシリサイド化した後に所望の配線を施しても良いが、ＳＯＩ層３の厚さが薄い場合には、ＳＡＬＩＣＩＤＥ工程を行う事が困難となるため、以下、ＳＡＬＩＣＩＤＥ工程を用いない製造方法を開示する。
【００３５】
まず、全面に二酸化シリコン２１を５０ｎｍ堆積させた後に、多結晶シリコン２２を３００ｎｍ堆積させる。引き続き、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）によって、表面に二酸化シリコン２１が露出するまで研磨して、図１２に示した状態に加工する。
次に、レジストマスクを用いたドライエッチングにより、多結晶シリコン２２を所望のパターンに加工し、ＳＴＩ部４の上部に開口部２３を施した図１３の状態に加工する。
【００３６】
次に、全面に二酸化シリコン２４を堆積させて、開口部２３を埋める。引き続き、ＣＭＰによって、表面に多結晶シリコン２２が露出するまで研磨した図１４の状態に加工する。
次に、ドライエッチングによって多結晶シリコン２２を選択的に除去した後に、ドライエッチングによって二酸化シリコン２１を５０ｎｍ選択的に除去した図１５の状態に加工する。
次に、全面に多結晶シリコン２５を３０ｎｍ堆積した。引き続き、二酸化シリコン２６を１０ｎｍ堆積した図１６の状態に加工する。引き続き、ＮＭＯＳ形成領域５に対してリン又はヒ素を用いたＮ導電型イオンの注入を行いＮ型多結晶シリコンゲート電極２７を形成し、ＰＭＯＳ形成領域６に対してボロンを用いたＰ導電型イオンの注入を行いＰ型多結晶シリコンゲート電極２８を形成した。引き続き、活性化のための熱処理を、７５０℃の窒素雰囲気中で２０分行う事で、該Ｎ型多結晶シリコンゲート電極２７及び該Ｐ型多結晶シリコンゲート電極２８の濃度を１×１０２０ｃｍ−３程度にする。引き続き、フッ酸水溶液を用いて二酸化シリコン２６を除去したあと、全面にＷ２９を堆積させる。引き続き、ＣＭＰを用いて、表面に該Ｎ型多結晶シリコンゲート電極２７及び該Ｐ型多結晶シリコンゲート電極２８を露出するまで研磨する。
【００３７】
引き続き、ドライエッチングによって、二酸化シリコン１８上に残置したＷ２９及び、該Ｎ型多結晶シリコンゲート電極２７、及び、該Ｐ型多結晶シリコンゲート電極２８を除去することで、図１７の状態に加工して、蓄積モードＳＯＩ素子を作製した。回路を集積化させるためには、この後、所望の配線工程を施せばよい。
図１８には、本実施例によって作製された蓄積モードＮ導電型ＭＯＳＦＥＴにおける実効移動度をチャネル部に印加される実効電界の関数として図示した。従来の反転モード素子と比較して、実効移動度が蓄積モードと比較して大きく上昇しており、蓄積モード素子の有効性を検証することができた。蓄積モード素子を用いることでの移動度の上昇は、反転モード素子の移動度最大約３倍にも達しており、移動度の低下が深刻な問題となっている高誘電率ゲート絶縁膜を用いる場合には、蓄積モード素子とすることが極めて有効であることが実証された。図１８では、高誘電率ゲート絶縁膜９として、本実施例によって開示したシリコン酸窒化膜１０とＡｌ酸窒化膜１１の積層膜を用いた場合について示したが、他の高誘電率ゲート絶縁膜材料として、ハフニウム酸窒化膜用いた場合にも最大約２倍程度の移動度の向上を確認した。また、Ｐ導電型のチャネルについても、シリコン酸窒化膜１０とＡｌ酸窒化膜１１の積層膜を用いた場合には、反転モード素子と比較して最大約２．５倍の移動度上昇を確認し、ハフニウム酸窒化膜用いた場合には、約２．３倍の移動度上昇を確認した。また、リーク電流に関しても、蓄積層が界面から離れたところに形成される効果によって、反転モードを用いた場合より蓄積モードを用いた場合の方が１０％程度小さくできることも合わせて確認された。従って、高誘電率ゲート絶縁膜を用いる場合には、蓄積モードで動作する完全空乏型のＳＯＩ素子と組み合わせることで、移動度の向上がはかれることが実証された。
【００３８】
＜実施例２＞
本実施例では、ダミーゲートプロセスを用いて蓄積モードＳＯＩ−ＣＭＯＳを作製することによって、高誘電率ゲート絶縁膜９にかかる熱負荷を軽減し、高移動度を達成する第２の実施例について述べる。
まず、前記実施例１と同様の工程によって、ＳＯＩ基板にＳＴＩで素子分離を行った後に、しきい電圧調整用のイオン注入と活性化熱処理を行った図６の状態に加工する。
【００３９】
次に、表面を保護するための犠牲酸化膜２９を１０ｎｍ形成した後、ダミーゲートとなる多結晶シリコン３０を１５０ｎｍ堆積した後、シリコンナイトライド３１を５０ｎｍ堆積させた。引き続き、所望のパターンにするために、レジストマスクを用いたドライエッチングで図１９の状態に加工した。
次に、  ＮＭＯＳ形成領域５に対してリン又はヒ素を用いたＮ導電型イオンの注入を行い、ＰＭＯＳ形成領域６に対してボロンを用いたＰ導電型イオンの注入を行った。引き続き、注入したイオンを活性化させるために１０００℃の窒素雰囲気中で５秒の熱処理を行い、濃度を１×１０２０ｃｍ−３程度にした、Ｎ＋導電型ソースドレイン拡散層１９、及び、  Ｐ＋導電型ソースドレイン拡散層２０を形成した図２０の状態にした。該活性化熱処理は、高誘電率ゲート絶縁膜９の形成前に行っているために、高温で短時間に行うことができる。従って、Ｎ＋導電型ソースドレイン拡散層１９及びＰ＋導電型ソースドレイン拡散層２０の不純物プロファイルが、それぞれ、Ｎ−型低濃度チャネル領域７及びＰ−型低濃度チャネル領域８に広がる事を防ぎつつ、不純物を活性化させる事ができる。従って、高誘電率ゲート絶縁膜９にかかる熱負荷を減らしつつ、なおかつ、微細なチャネル長を有する蓄積モードＳＯＩ素子を作製するのに最適なプロセスを提供できる。
【００４０】
次に、全面に二酸化シリコン２１を５０ｎｍ堆積させた後に、多結晶シリコン２２を３００ｎｍ堆積させる。引き続き、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）によって、表面にシリコンナイトライド３１が露出するまで研磨して、図２１に示した状態に加工する。
次に、実施例１と同様にして、レジストマスクを用いたドライエッチングにより、多結晶シリコン２２を所望のパターンに加工し、ＳＴＩ部４の上部に開口部２３を施す。引き続き、全面に二酸化シリコン２４を堆積させて、開口部２３を埋める。引き続き、ＣＭＰによって、表面に多結晶シリコン２２が露出するまで研磨した図２２の状態に加工する。
次に、多結晶シリコン３０の表面に酸化処理を行うことで、二酸化シリコン３２を２０ｎｍ程度形成する。引き続き、レジストマスクを用いて、ＮＭＯＳ形成領域５に対して、１８０℃に熱したリン酸溶液を用いたウェットエッチングによって、シリコンナイトライド３１を選択的に除去した後に、フッ硝酸を用いたウェットエッチングによって、多結晶シリコン３０を選択的に除去し、開口部３３を形成した図２３の状態に加工する。
【００４１】
次に、全面にシリコンナイトライド３４を堆積させた後に、該シリコンナイトライド３４に対してドライエッチングを施すことによって、開口部３３の側壁にのみ残置させて、サイドウォールを形成する。引き続き、ウェットエッチングによって、前記ドライエッチングによってダメージを受けた犠牲酸化膜２９を除去する。引き続き、Ｎ−型低濃度チャネル領域７の上部表面を酸化し二酸化シリコン膜（図示せず）を形成した後、該二酸化シリコン膜を除去することで、Ｎ−型低濃度チャネル領域７の上部表面を清浄化した図２４の状態に加工する。
次に、高誘電率ゲート絶縁膜９を形成する。本実施例のプロセス工程を用いると、高誘電率ゲート絶縁膜９を形成するより前の工程で、注入したイオンの活性化熱処理を終えているため、高誘電率ゲート絶縁膜９にかかる熱負荷を軽減することができる。そのため、高誘電率ゲート絶縁膜が結晶化することを防ぐ事ができ、高移動度と低リーク電流を同時に実現できる。高誘電率ゲート絶縁膜としては、積層膜を用いた。まず、開口部３３の界面に０．５ｎｍ程度の極薄酸化膜３５を形成する。引き続き、ＡＬＣＶＤ法によって、ＨｆＯ２膜、またはＺｒＯ２膜３６を２．０ｎｍ程度形成した後に、１０００℃の減圧酸素雰囲気中でアニール処理を行う。
【００４２】
引き続き、ゲート電極の形成を行う。本発明による蓄積モードＳＯＩ素子のＮＭＯＳＦＥＴをゲート電圧が印加されていない状態でオフ状態（ノーマリーオフ）にするためには、ゲート電極材料としては、シリコンの価電子帯に近い仕事関数を持つ材料を用いることが望ましい。本実施例では、ＴｉＮ膜３７を堆積させた。引き続き、二酸化シリコン３２を除去することで、図２５に示したような、状態に加工する。
次に、ＮＭＯＳ形成領域５に施したのと同様の工程をＰＭＯＳ形成領域６に施す。すなわち、ＰＭＯＳ形成領域６のシリコンナイトライド３１及び多結晶シリコン３０を選択的に除去し開口部を施した後に、シリコンナイトライド３４によるサイドウォールを形成し、引き続き、犠牲酸化膜２９を除去し、Ｐ−型低濃度チャネル領域８の表面を清浄化し、引き続き、極薄酸化膜３５とＨｆＯ２膜、またはＺｒＯ２膜３６の積層膜である高誘電率ゲート絶縁膜９を形成する。その後、蓄積モードＳＯＩ素子のＰＭＯＳＦＥＴをノーマリーオフにするために、ゲート電極材料としては、シリコンの伝導体帯に近い仕事関数を持つ材料を用いる。本実施例では、ＴａＳｉＮ膜３８をゲート電極とした。引き続き、二酸化シリコン３２を除去することで、図２６に示した状態に加工した。回路を集積化させるためには、この後、所望の配線工程を施せばよい。
【００４３】
本実施例によって作成された高誘電率ゲート絶縁膜を用いた蓄積モードＳＯＩ素子の移動度は、従来の二酸化シリコンゲート絶縁膜を用いた場合と同程度の移動度であることが確認された。すなわち、本実施例に基づく蓄積モードＳＯＩ素子は、高誘電率ゲート絶縁膜中に存在する固定電荷による移動度の低下が起こり難い素子である。また、リーク電流は、従来の二酸化シリコンゲート絶縁膜を用いた素子と比べて、３桁から４桁程度小さくできていることが確認され、低消費電力の素子であることも合わせて確認された。また、本発明による蓄積モードＳＯＩ素子は、ゲート長が２０ｎｍでも良好なデバイス動作を示しており、単チャンネル効果にも極めて強いことが合わせて確認された。
【００４４】
また、本実施例では、ＮＭＯＳ形成領域５とＰＭＯＳ形成領域６の二つの領域を示したが、これを更に多くの領域に分割することも容易にできる。この場合、各領域に形成する高誘電率ゲート絶縁膜の膜厚や材料を別々に設定することができる。これにより、多水準の膜厚を有する高誘電率ゲート絶縁膜を同一のチップ上に集積することができ、回路設計の自由度を飛躍的に増大させることが可能となる。
【００４５】
【発明の効果】
本発明によれば、高誘電率ゲート絶縁膜を用いた蓄積モードＳＯＩ素子は、移動度を従来の二酸化シリコンをゲート絶縁膜として用いた場合と同程度に保ちつつ、なおかつ、ゲート電極に流れるリーク電流を３桁から４桁程度小さくすることが可能となる。また、本発明によれば、高誘電率ゲート絶縁膜を用いた蓄積モードＳＯＩ素子は、量子効果を有効に利用することで、チャネルをシリコン基板界面から数ｎｍ程度離れたところに形成するため、高誘電率ゲート絶縁膜中に固定電荷が多量に存在する場合でさえ、移動度の低下がおこりにくい。従って、本発明による高誘電率ゲート絶縁膜を用いた蓄積モードＳＯＩ素子を用いて集積回路を作製すると、高速動作と低消費電力を両立することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の完成断面図。
【図２】蓄積モード素子と反転モード素子の移動度の比較。
【図３】基板表面からチャネル中心までの距離。
【図４】本発明の第１の実施例に用いるＳＯＩ基板の断面図。
【図５】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図６】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図７】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図８】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図９】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１０】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１１】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１２】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１３】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１４】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１５】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１６】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１７】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図１８】本発明の第１の実施例による移動度の向上効果。
【図１９】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図２０】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図２１】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図２２】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図２３】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図２４】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図２５】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【図２６】本発明の第２の実施例による半導体装置の製造工程順を示す断面図。
【符号の説明】
１…単結晶シリコン基板、
２…ＢＯＸ層、
３…ＳＯＩ層、
４…Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  （ＳＴＩ）部、
５…ＮＭＯＳ形成領域、
６…ＰＭＯＳ形成領域、
７…Ｎ−型低濃度チャネル領域、
８…Ｐ−型低濃度チャネル領域、
９…高誘電率ゲート絶縁膜、
１０…シリコン酸窒化膜、
１１…Ａｌ、Ｈｆ、またはＺｒ酸窒化膜、
１２、２２、２５、３０…多結晶シリコン、
１３…二酸化シリコン膜、
１４…Ｐ型多結晶シリコン、
１５…Ｎ型多結晶シリコン、
１６…ＷＮ、
１７…Ｗ、
１８、２１、２４、２６、３２…二酸化シリコン、
１９…Ｎ＋導電型ソースドレイン拡散層、
２０…Ｐ＋導電型ソースドレイン拡散層、
２３…開口部、
２７…Ｎ型多結晶シリコン・ソースドレイン電極、
２８…Ｐ型多結晶シリコン・ソースドレイン電極、
２９…犠牲酸化膜、
３１、３４…シリコンナイトライド、
３３…開口部
３５…極薄酸化膜、
３６…ＨｆＯ２膜、またはＺｒＯ２膜、
３７…ＴｉＮ膜、
３８…ＴａＳｉＮ膜。
【図１】
2004247341.tif 000004
【図２】
2004247341.tif 000005
【図３】
2004247341.tif 000006
【図４】
2004247341.tif 000007
【図５】
2004247341.tif 000008
【図６】
2004247341.tif 000009
【図７】
2004247341.tif 000010
【図８】
2004247341.tif 000011
【図９】
2004247341.tif 000012
【図１０】
2004247341.tif 000013
【図１１】
2004247341.tif 000014
【図１２】
2004247341.tif 000015
【図１３】
2004247341.tif 000016
【図１４】
2004247341.tif 000017
【図１５】
2004247341.tif 000018
【図１６】
2004247341.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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