(57)【要約】【課題】コンパクト化、電気的特性の向上、および品質の向上が図られた容量素子を備えた半導体装置を提供する。【解決手段】容量素子９の下部電極６および上部電極８のうち、少なくとも一方の電極６，８を、ＴａＮｘ膜６ａ、ＴａＮｘ膜６ａに接触して設けられて結晶構造が体心立方格子となっているＴａ膜６ｂ、およびＴａ膜６ｂをＴａＮｘ膜６ａとの間に挟んで設けられたＴａＮｘ膜６ｃの３層構造に形成する。【選択図】    図４
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【特許請求の範囲】
【請求項１】
基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子を具備してなり、
前記下部電極および上部電極の少なくとも一方が、第１の金属元素を含む化合物からなる第１の金属化合物層と、第２の金属元素単体からなり、前記第１の金属化合物層に接触して設けられて結晶構造が体心立方格子となっている中間金属層と、前記中間金属層を前記第１の金属化合物層との間に挟んで設けられた第２の金属化合物層と、の３層から構成されていることを特徴とする半導体装置。
【請求項２】
前記第２の金属化合物層は、前記第１の金属元素を含む化合物からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および第２の金属元素は、ＩＶａ族、Ｖａ族、およびＶＩａ族のうちの少なくとも１種類であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の金属元素は、前記第１の金属元素と同じ金属元素であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記中間金属層は、Ｔａ単体からなるとともに、前記中間金属層の結晶構造はα−Ｔａと称される体心立方格子になっていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記化合物は、窒化物であることを特徴とする請求項１〜５のうちのいずれかに記載の半導体装置。
【請求項７】
前記第１および第２の金属化合物層は、ＴａＮｘまたはＴｉＮであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記容量絶縁膜は、Ｔａ２Ｏ５またはＳｉＮにより形成されていることを特徴とする請求項１〜７のうちのいずれかに記載の半導体装置。
【請求項９】
前記容量素子は、平面型に形成されていることを特徴とする請求項１〜８のうちのいずれかに記載の半導体装置。
【請求項１０】
前記容量素子は、これを覆って設けられている層間絶縁膜の下層および上層の層間絶縁膜内に形成された配線間に設けられていることを特徴とする請求項１〜９のうちのいずれかに記載の半導体装置。
【請求項１１】
前記容量素子は、これを覆って設けられている層間絶縁膜の下層の層間絶縁膜内に形成された容量素子用凹部内に埋め込まれて設けられていることを特徴とする請求項１〜１０のうちのいずれかの半導体装置。
【請求項１２】
容量素子の下部電極および上部電極の少なくとも一方の電極を形成する際に、第１の金属元素を含む化合物からなる第１の金属化合物層を設ける工程と、
前記第１の金属化合物層の表面上に、前記第１の金属化合物層に接触して設けられることにより結晶構造が体心立方格子となる、第２の金属元素単体からなる中間金属層を設ける工程と、
前記中間金属層の表面上に第２の金属化合物層を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２の金属化合物層を、前記第１の金属元素を含む化合物を用いて形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の金属化合物層、前記中間金属層、および前記第２の金属化合物層は、それぞれ前記第１の金属元素または前記第２の金属元素からなるターゲット材を用いて反応性スパッタリング法により形成されることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の金属元素を、前記第１の金属元素と同じ金属元素とすることを特徴とする請求項１２〜１４のうちのいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子（キャパシタ素子）を備える半導体装置に係り、特にキャパシタ素子の電極の改良を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
２層に積層された配線層に容量素子（キャパシタ素子）が設けられている半導体装置の例を、図１０を参照しつつ簡潔に説明する。
【０００３】
図１０に示すように、半導体基板１０１上に設けられた第ｎ層目（ｎは１以上の整数）の層間絶縁膜（ｄ−ＴＥＯＳ膜）１０２に、第ｎ層目の配線１０３が埋め込み形成されている。層間絶縁膜１０２上に、ＭＩＭキャパシタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ  Ｃａｐａｃｉｔｏｒ）１０４が設けられている。ＭＩＭキャパシタ１０４の下部電極１０４ａおよび上部電極１０４ｃは、例えばＴａＮｘ膜を用いて形成されている。また、ＭＩＭキャパシタ１０４のキャパシタ絶縁膜１０４ｂは、例えばＴａ２Ｏ５膜を用いて形成されている。さらに、上部電極１０４ｃの上には、ＳｉＮ膜からなるカバー膜１０５が設けられている。
【０００４】
ＭＩＭキャパシタ１０４を覆って第ｎ層目の層間絶縁膜１０２上に設けられた第ｎ＋１層目の層間絶縁膜（ｄ−ＴＥＯＳ膜）１０６に、複数本の第ｎ＋１層目の配線１０７が埋め込み形成されている。配線１０７の一部は、コンタクトプラグ１０８を介して、ＭＩＭキャパシタ１０４の下部電極１０４ａまたは上部電極１０４ｃに電気的に接続されている。
【０００５】
【発明が解決しようとする課題】
通常、キャパシタ電極である下部電極１０４ａや上部電極１０４ｃを低抵抗にするためには、単に電極膜厚を厚くする。しかし、電極膜厚を厚くすると、ＭＩＭキャパシタ１０４を第ｎ層目の配線１０３と第ｎ＋１層目の配線１０７との間に挿入するのが困難になる。例えば、キャパシタ電極１０４ａ，１０４ｃをＴａＮ０．４膜を用いて形成する場合、キャパシタ電極のシート抵抗値を５Ω／□にするためには、ＴａＮ０．４膜を約４６０ｎｍの膜厚に形成する必要がある。また、キャパシタ電極１０４ａ，１０４ｃをＴｉＮ膜を用いて形成する場合、キャパシタ電極のシート抵抗値を５Ω／□にするためには、ＴｉＮ膜を約３００ｎｍの膜厚に形成する必要がある。ところが、層間絶縁膜１０６の膜厚が約１μｍ（約１０００ｎｍ）の場合、ＭＩＭキャパシタ１０６を配線１０３と配線１０７との間に挿入するためには、例えば下部電極１０４ａの厚さを約１４０ｎｍ以下にしなければならない。
【０００６】
また、一般に、ＴａＮｘ膜は脆弱である。このため、例えばスパッタリング法によりＴａＮｘ膜を厚肉に成膜しようとすると、スパッタリング装置の内壁に付着したＴａＮｘが成膜中に剥がれるおそれがある。この結果、成膜中のダスト問題を引き起こすおそれがある。
【０００７】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、コンパクト化、電気的特性の向上、および品質の向上が図られた容量素子を備えた半導体装置を提供することにある。それとともに、そのような半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、基板上に設けられ、容量絶縁膜を下部電極および上部電極で挟んで形成された容量素子を具備してなり、前記下部電極および前記上部電極の少なくとも一方が、第１の金属元素を含む化合物からなる第１の金属化合物層と、第２の金属元素単体からなり、前記第１の金属化合物層に接触して設けられて結晶構造が体心立方格子となっている中間金属層と、前記中間金属層を前記第１の金属化合物層との間に挟んで設けられた第２の金属化合物層と、の３層から構成されていることを特徴とするものである。
【０００９】
この半導体装置においては、容量素子の下部電極および上部電極の少なくとも一方が、第１の金属元素を含む第１の金属化合物層、第２の金属元素単体からなる中間金属層、および第２の金属化合物層、の３層から構成されている。中間金属層は、第１の金属化合物層に接触して設けられることにより、結晶構造が体心立方格子となっている。
【００１０】
結晶構造が体心立方格子となっている金属単体からなる中間金属層を電極内に設けることにより、電極の比抵抗が低減されている。また、中間金属層が設けられた電極は、電極の比抵抗が同じ大きさの中間金属層が設けられていない電極よりも、電極を薄く形成することができる。さらに、金属化合物層と金属単体からなる中間金属層とを交互に積層することにより、電極を形成する際のダストの発生が抑制される。このように、本発明に係る半導体装置は、電極が改良されてコンパクト化、電気的特性の向上、および品質の向上が図られた容量素子を具備している。
【００１１】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、容量素子の下部電極および上部電極の少なくとも一方の電極を形成する際に、第１の金属元素を含む化合物からなる第１の金属化合物層を設ける工程と、前記第１の金属化合物層の表面上に、前記第１の金属化合物層に接触して設けられることにより結晶構造が体心立方格子となる、第２の金属元素単体からなる中間金属層を設ける工程と、前記中間金属層の表面上に第２の金属化合物層を設ける工程と、を含むことを特徴とするものである。
【００１２】
この半導体装置の製造方法においては、容量素子の下部電極および上部電極の少なくとも一方の電極を形成する際に、先ず、第１の金属元素を含む化合物からなる第１の金属化合物層を設ける。次に、この第１の金属化合物層の表面上に、第１の金属化合物層に接触して設けられることにより結晶構造が体心立方格子となる、第２の金属元素単体からなる中間金属層を設ける。そして、この中間金属層の表面上に第２の金属化合物層を設ける。
【００１３】
結晶構造が体心立方格子となる金属単体からなる中間金属層を電極内に設けることにより、電極の比抵抗を容易に低減させることができる。また、中間金属層が設けられた電極は、電極の比抵抗が同じ大きさで中間金属層が設けられていない電極よりも、電極を薄く形成することができる。さらに、金属化合物層と金属単体からなる中間金属層とを交互に積層することにより、電極を形成する際のダストの発生を容易に抑制することができる。このように、本発明に係る半導体装置の製造方法は、電極が改良されてコンパクト化、電気的特性の向上、および品質の向上が図られた容量素子を具備する半導体装置を容易に製造することができる。
【００１４】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図６を参照しつつ説明する。図１〜図４は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図５は、本実施形態に係る半導体装置が備えるキャパシタ電極、および従来技術に係るキャパシタ電極のそれぞれの比抵抗値をグラフにして示す図である。図６は、本実施形態に係る半導体装置が備えるキャパシタの下部電極の構造を模式的に示す断面図である。本実施形態では、容量素子の下部電極を、ＴａＮｘ膜、Ｔａ膜、およびＴａＮｘ膜からなる３層構造に形成する。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００１６】
先ず、図１（ａ）に示すように、図示しない各種電子回路を構成する能動領域などが形成された半導体基板（シリコン基板）１上に、例えばｄ−ＴＥＯＳからなる第ｎ−１層目（ｎは２以上の整数）の層間絶縁膜２を設ける。続けて、層間絶縁膜２の内部に、例えばＣｕからなる第ｎ−１層目の配線（下層配線）３、およびバリアメタル膜４を埋め込み形成する。続けて、下層配線３などが形成された層間絶縁膜２の表面（上面）全面を覆うように、例えばＳｉＮからなる拡散防止膜５を設ける。
【００１７】
次に、図１（ｂ）に示すように、拡散防止膜５の表面全面を覆うように、第１の金属化合物層としてのＴａＮ（ＴａＮｘ）膜６ａを成膜する。続けて、ＴａＮ膜６ａの表面全面を覆うように、Ｔａ単体からなる中間金属層としてのＴａ膜６ｂを成膜する。続けて、Ｔａ膜６ｂの表面全面を覆うように、第２の金属化合物層としてのＴａＮ（ＴａＮｘ）膜６ｃを成膜する。これらＴａＮ膜６ａ、Ｔａ膜６ｂ、およびＴａＮ膜６ｃは、容量素子９の下部電極６となる。なお、これらＴａＮ膜６ａ、Ｔａ膜６ｂ、およびＴａＮ膜６ｃは、それぞれＴａからなる図示しないターゲット材を用いて、反応性スパッタリング法により成膜される。特に、ＴａＮ膜６ａおよびＴａＮ膜６ｃは、窒素雰囲気下において成膜される。また、Ｔａ膜６ｂは、ＴａＮ膜６ａの表面に接触して成膜されることにより、その結晶構造が一般にα−Ｔａと称される体心立方格子になっている。
【００１８】
続けて、ＴａＮ膜６ｃの表面全面を覆うように、例えばＴａ２Ｏ５からなる容量素子９の容量絶縁膜７を成膜する。続けて、Ｔａ２Ｏ５膜７の表面全面を覆うように、容量素子９の上部電極となるＴａＮ（ＴａＮｘ）膜８を成膜する。なお、これらＴａ２Ｏ５膜７およびＴａＮ膜８も、それぞれＴａからなるターゲット材を用いて、反応性スパッタリング法により成膜される。特に、Ｔａ２Ｏ５膜７は、酸素雰囲気下において成膜される。このように、容量素子９の下部電極６、容量絶縁膜７、および上部電極８を、すべてＴａからなるターゲット材を用いて反応性スパッタリング法により成膜することにより、容量素子９を迅速かつ容易に形成することができる。続けて、ＴａＮ膜８の表面全面を覆うように、例えばＳｉＮからなる上部電極８のカバー膜１０を成膜する。
【００１９】
次に、図２（ａ）に示すように、リソグラフィ技術およびドライエッチング技術により、容量素子９およびカバー膜１０を成形加工する。先ず、ＳｉＮ膜１０およびＴａＮ膜８を所定のパターンに沿って成形加工する。続けて、Ｔａ２Ｏ５膜７、ＴａＮ膜６ｃ、Ｔａ膜６ｂ、およびＴａＮ膜６ａを所定のパターンに沿って成形加工する。この際、容量素子９およびカバー膜１０は、下層配線３の上方から外れた位置に形成される。また、ＳｉＮ膜１０およびＴａＮ膜８は、Ｔａ２Ｏ５膜７の表面の一部を覆うように成形加工される。これにより、拡散防止膜５上に、いわゆる平面型からなる本実施形態の容量素子（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ  Ｃａｐａｃｉｔｏｒ：ＭＩＭキャパシタ）９が形成される。
【００２０】
次に、図２（ｂ）に示すように、カバー膜１０が設けられたＭＩＭキャパシタ９を覆うように、拡散防止膜５の表面上に、例えばｄ−ＴＥＯＳからなる第ｎ層目の層間絶縁膜１１を設ける。続けて、この層間絶縁膜１１の表面を、例えばＣＭＰ法により平坦化する。この後、リソグラフィ技術およびドライエッチング技術により、後述する第ｎ層目の配線１４を形成するための配線用凹部（配線用溝）１２、およびヴィアプラグ（コンタクトプラグ）１５を形成するためのヴィアホール（コンタクトホール）１３を、層間絶縁膜１１内に複数個形成する。なお、本実施形態では、配線１４をヴィアプラグ１５と一体に形成する。すなわち、配線１４は、いわゆるデュアルダマシン構造に形成される。したがって、配線用凹部１２およびヴィアホール１３は一体に形成される。
【００２１】
２本の下層配線３の上方には、各下層配線３の表面を露出するように、層間絶縁膜１１を貫通して２個の配線用凹部１２およびヴィアホール１３を形成する。また、ＭＩＭキャパシタ９の上方には、ＭＩＭキャパシタ９の下部電極６および上部電極８のそれぞれの表面を露出するように、配線用凹部１２ａ，１２ｂおよびヴィアホール１３ａ，１３ｂを形成する。この際、ＭＩＭキャパシタ９の下部電極６（ＴａＮ膜６ｃ）に連通する配線用凹部１２ａおよびヴィアホール１３ａは、下部電極６のうち上部電極８およびカバー膜１０に覆われていない領域の上方に１個形成される。また、ＭＩＭキャパシタ９の上部電極（ＴａＮ膜）８に連通する配線用凹部１２ｂおよびヴィアホール１３ｂは、上部電極８の上方に３個形成される。
【００２２】
次に、図３に示すように、各配線用凹部１２，１２ａ，１２ｂ、および各ヴィアホール１３，１３ａ，１３ｂの内部に、ダマシン（埋め込み）工程によりＣｕおよびバリアメタル膜１６を埋め込む。これにより、各配線用凹部１２，１２ａ，１２ｂ、および各ヴィアホール１３，１３ａ，１３ｂの内部に、ヴィアプラグ１５，１５ａ，１５ｂと一体の第ｎ層目のＣｕ配線１４，１４ａ，１４ｂ、およびバリアメタル膜１６を形成する。２本のＣｕ配線１４は、それぞれヴィアプラグ１５およびバリアメタル膜１６を介して各下層配線３と電気的に接続されている。また、１本のＣｕ配線１４ａは、ヴィアプラグ１５ａおよびバリアメタル膜１６を介してＭＩＭキャパシタ９の下部電極６と電気的に接続されている。同様に、３本のＣｕ配線１４ｂは、ヴィアプラグ１５ｂおよびバリアメタル膜１６を介してＭＩＭキャパシタ９の下部電極６と電気的に接続されている。
【００２３】
次に、図４に示すように、ＭＩＭキャパシタ９および第ｎ層目のＣｕ配線１４，１４ａ，１４ｂなどが設けられた第ｎ層目の層間絶縁膜１１の表面全面を覆うように、例えばＳｉＮからなる拡散防止膜１７を成膜する。続けて、拡散防止膜１７の表面全面を覆うように、例えばｄ−ＴＥＯＳからなる第ｎ＋１層目の層間絶縁膜１８を成膜する。この後、第ｎ層目のＣｕ配線１４，１４ａ，１４ｂを形成したのと同様の工程により、バリアメタル膜１９を伴ったデュアルダマシン構造からなる第ｎ＋１層目のＣｕ配線（上層配線）２０，２０ａ，２０ｂを、層間絶縁膜１８内に複数本設ける。
【００２４】
第ｎ層目の２本のＣｕ配線１４の上方には、これら各Ｃｕ配線１４と電気的に接続される上層配線２０を、各Ｃｕ配線１４と一対一で対応させて２本設ける。各上層配線２０は、それぞれヴィアプラグ２１および第ｎ層目の各Ｃｕ配線１４などを介して、各下層配線３と電気的に接続される。また、第ｎ層目のＣｕ配線１４ａの上方には、このＣｕ配線１４ａと電気的に接続される上層配線２０ａを、Ｃｕ配線１４ａと一対一で対応させて１本設ける。上層配線２０ａは、ヴィアプラグ２１ａおよびＣｕ配線１４ａなどを介して、ＭＩＭキャパシタ９の下部電極６と電気的に接続される。さらに、第ｎ層目の３本のＣｕ配線１４ｂの上方には、これら各Ｃｕ配線１４ｂと電気的に接続される上層配線２０ｂを、各Ｃｕ配線１４ｂに対して１本だけ設ける。上層配線２０ｂは、ヴィアプラグ２１ｂおよび３本のＣｕ配線１４ｂなどを介して、ＭＩＭキャパシタ９の上部電極８と電気的に接続される。すなわち、３本のＣｕ配線１４ｂは、３本のヴィアプラグ２１ｂおよび１本の上層配線２０ｂを介して、１つの通電経路にまとめられる。
【００２５】
以後、予め決められている所定の工程を経て、図４に示す所望の半導体装置２２を得る。すなわち、ＭＩＭキャパシタ９の下部電極６がＴａＮ膜６ａ、Ｔａ膜６ｂ、およびＴａＮ膜６ｃの３層構造に形成されているとともに、ＭＩＭキャパシタ９が下層配線３と上層配線２０，２０ａ，２０ｂとの間に設けられている半導体装置２２を得る。
【００２６】
ここで、本発明者らが行った実験について、図５および図６を参照しつつ説明する。前述したように、Ｔａ膜６ｂをＴａＮ（ＴａＮｘ）膜６ａの表面に接触させて成膜することにより、Ｔａ膜６ｂの結晶構造をα−Ｔａと称される体心立方格子とすることができる。これに対して、下地層となるＴａＮ（ＴａＮｘ）膜が無い状態でＴａ膜を成膜すると、その結晶構造は一般にβ−Ｔａと称される斜方晶となる。本実験では、図６に示すように、シリコン基板１上にＭＩＭキャパシタ９の下部電極６と同様に、ＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃの３層構造からなる積層膜６を設けて、Ｔａ膜６ｂの比抵抗値を調べた。
【００２７】
図５に示すように、本実験によれば、ＴａＮ０．４膜６ｃ上に設けられた、α−Ｔａ結晶構造からなるＴａ膜６ｂは、その比抵抗値が約２７．９μΩ・ｃｍであった。これに対して、β−Ｔａ結晶構造からなるＴａ膜は、その比抵抗値が約１９０．１μΩ・ｃｍであった。このように、α−Ｔａ結晶構造を有するＴａ膜６ｂの比抵抗値は、β−Ｔａ結晶構造を有するＴａ膜の比抵抗値よりも大幅に低減されていることが分かった。本発明者らがこの実験を繰り返し行ったところ、α−Ｔａ結晶構造を有するＴａ膜６ｂの比抵抗値は、β−Ｔａ結晶構造を有するＴａ膜の比抵抗値のおおよそ６〜７分の１になることが分かった。
【００２８】
ちなみに、下地層としてＴｉＮ膜を用いて、このＴｉＮ膜の上にＴａ膜を成膜した場合、その比抵抗値は約３０．６μΩ・ｃｍであった。すなわち、ＴｉＮ膜の上にＴａ膜を成膜した場合のＴａ膜の比抵抗値も、β−Ｔａ結晶構造を有するＴａ膜の比抵抗値のおおよそ６〜７分の１になることが分かった。また、ＴａＮ０．４膜６ｃ上にＴａ膜６ｂを成膜した場合と同様に、ＴｉＮ膜の上にＴａ膜を成膜した場合も、そのＴａ膜の結晶構造はα−Ｔａとなっていることが分かった。また、本発明者らが行った実験によれば、少なくとも約５ｎｍの厚さのＴａＮ０．４膜またはＴｉＮ膜があれば、それら各膜の上にα−Ｔａ結晶構造を有するＴａ膜を成膜できることが確認された。なお、ＴａＮ０．４膜６ｃ単体の比抵抗値は、図５に示すように、約２３８．０μΩ・ｃｍであった。また、ＴｉＮ膜単体の比抵抗値は、約１５２．４μΩ・ｃｍであった。
【００２９】
また、従来技術において説明したように、キャパシタ電極のシート抵抗値を５Ω／□に設定する場合、キャパシタ電極をＴａＮ０．４膜単体で形成すると、その膜厚は約４６０ｎｍ必要となる。また、同じ設定でキャパシタ電極をＴｉＮ膜単体で形成すると、その膜厚は約３００ｎｍ必要となる。これに対して、本発明者らが行った実験によれば、ＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃの３層構造で形成された下部電極６では、その総膜厚が約１００ｎｍで５Ω／□というシート抵抗値を満足できることが分かった。各膜６ａ〜６ｃの具体的な膜厚は、例えばＴａＮ０．４膜６ａが約４０ｎｍ、Ｔａ膜６ｂが約５５ｎｍ、そしてＴａＮ０．４膜６ｃが約５ｎｍであった。このように、所定のシート抵抗値を達成するために、ＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃの３層構造で形成された下部電極６は、その膜厚をＴａＮ０．４膜単体からなるキャパシタ電極の膜厚の１／４以下に抑制できることが分かった。同様に、下部電極６は、その膜厚をＴｉＮ膜単体からなるキャパシタ電極の膜厚の約１／３以下に抑制できることが分かった。本発明者らが行った実験によれば、ＴａＮ０．４膜６ａ，６ｃの代わりにＴｉＮ膜を用いた場合でも、略同じ結果を得ることができた。
【００３０】
また、一般に、キャパシタ素子が設けられる層間絶縁膜の膜厚が約１μｍ（約１０００ｎｍ）の場合、ＭＩＭキャパシタを下層配線と上層配線との間に設けるためには、下部電極または上部電極の厚さを約１４０ｎｍ以下にする必要があるとされている。このような条件を従来技術に係るキャパシタ電極を用いて満足することは実質的に不可能である。これに対して、ＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃの３層構造で形成された下部電極６を有する本実施形態のＭＩＭキャパシタ９は、その総膜厚が約１００ｎｍである。したがって、本実施形態では、たとえＭＩＭキャパシタ９を設ける第ｎ層目の層間絶縁膜１１の膜厚が約１０００ｎｍであっても、ＭＩＭキャパシタ９を下層配線３と上層配線２０，２０ａ，２０ｂとの間に十分な余裕をもって設けることができる。
【００３１】
さらに、一般的に、ＴａＮ（ＴａＮｘ）膜やＴｉＮ膜をスパッタリング法により厚く成膜しようとすると、図示しないスパッタリング装置のチャンバーの内壁面に付着したＴａＮ（ＴａＮｘ）やＴｉＮが剥がれ易くなる。すると、パーティクルやダストなどが発生し易くなり、キャパシタ素子、ひいては半導体装置の品質を劣化させるおそれが高くなる。本実施形態では、ＭＩＭキャパシタ９の下部電極６をＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃの３層構造とする。これにより、前述したように、成膜プロセスにおいてダストなどが発生し易いＴａＮ０．４膜６ａおよびＴａＮ０．４膜６ｃを、ＴａＮ０．４膜単体からなる電極や、ＴｉＮ膜単体からなる電極に比べて大幅に薄肉に形成できる。
【００３２】
前述したように、キャパシタ電極のシート抵抗値を５Ω／□に設定する場合、ＴａＮ０．４膜単体からなるキャパシタ電極は、その膜厚が約４６０ｎｍとなる。また、同じ設定でＴｉＮ膜単体からなるキャパシタ電極は、その膜厚が約３００ｎｍとなる。これに対して、本実施形態のＭＩＭキャパシタ９では、下部電極６のシート抵抗値を５Ω／□に設定する場合、ＴａＮ０．４膜６ａはその膜厚が約４０ｎｍで十分である。また、ＴａＮ０．４膜６ｃはその膜厚が約５ｎｍで十分である。本実施形態によれば、ＴａＮ０．４膜６ａおよびＴａＮ０．４膜６ｃを合わせても、その膜厚はＴａＮ０．４膜単体からなるキャパシタ電極の膜厚の１／１０以下である。また、本実施形態によれば、ＴａＮ０．４膜６ａおよびＴａＮ０．４膜６ｃを合わせた膜厚は、ＴｉＮ膜単体からなるキャパシタ電極の膜厚のおおよそ６〜７分の１である。したがって、本実施形態では、ダストなどが発生し易いＴａＮ０．４膜６ａおよびＴａＮ０．４膜６ｃを大幅に薄肉化して、ＴａＮ０．４膜６ａおよびＴａＮ０．４膜６ｃの成膜プロセスを大幅に短縮できる。
【００３３】
また、一般的に、Ｔａ膜はＴａＮｘ膜やＴｉＮ膜よりも粘性（吸着性）が高い。本発明者らが行った実験によれば、Ｔａ膜６ｂをＴａＮ０．４膜６ａおよびＴａＮ０．４膜６ｃの間に設けることにより、Ｔａ膜６ｂを成膜する際にチャンバーの内壁面に付着したＴａ膜を用いて、ＴａＮ０．４膜６ａおよびＴａＮ０．４膜６ｃを成膜する際にチャンバーの内壁面に付着したＴａＮ０．４膜が、チャンバーの内壁面から剥がれるのを大幅に抑制できることが分かった。すなわち、本実施形態では、Ｔａ膜のペースティング効果により、ＭＩＭキャパシタ９の下部電極６を形成する際のダストなどが発生するおそれを大幅に低減できることが分かった。
【００３４】
このように、本実施形態では、ＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃを連続して交互に積層して設けることにより、ＭＩＭキャパシタ９の下部電極６を形成する際の、ダストなどが発生するおそれを大幅に低減することができる。ひいては、ＭＩＭキャパシタ９全体、さらにはこのＭＩＭキャパシタ９を具備する半導体装置２２を製造する際の、ダストなどが発生するおそれを大幅に低減することができる。
【００３５】
また、一般的に、ＴａＮｘ膜やＴｉＮ膜はセラミックスであるため破壊靭性値が低く割れ易い。これに対して、Ｔａ膜は金属単体であるので延性がある（ダクタイルである）。したがって、ＭＩＭキャパシタ９の下部電極６を、ＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃの３層からなる積層構造（薄膜化複合積層構造）とすることにより、下部電極６の機械的強度を向上して実装信頼性の収率を向上することができる。ひいては、ＭＩＭキャパシタ９全体、さらにはこのＭＩＭキャパシタ９を具備する半導体装置２２の耐久性、安定性、および信頼性などを向上することができる。
【００３６】
以上説明したように、この第１実施形態によれば、ＭＩＭキャパシタ９の下部電極６を、ＴａＮ０．４膜６ａ、Ｔａ膜６ｂ、およびＴａＮ０．４膜６ｃからなる３層構造とする。これにより、下部電極６を、より薄肉に形成できるとともに、低抵抗化できる。また、下部電極６を形成する際のダストなどの発生を大幅に抑制できる。したがって、本実施形態のＭＩＭキャパシタ９はコンパクト化されているとともに、その電気的特性および品質などが向上されている。ひいては、ＭＩＭキャパシタ９を具備する本実施形態の半導体装置２２も、コンパクト化されているとともに、その電気的特性および品質などが向上されている。
【００３７】
また、この第１実施形態によれば、前述したように、ＭＩＭキャパシタ９の下部電極６、容量絶縁膜７、および上部電極８を、すべてＴａからなるターゲット材を用いて反応性スパッタリング法により成膜することができる。これにより、ＭＩＭキャパシタ９を迅速かつ容易に形成することができる。ひいては、ＭＩＭキャパシタ９を具備する半導体装置２２を迅速かつ容易に製造できる。したがって、半導体装置２２は歩留まりおよび生産効率が向上されているとともに、低コストで製造できる。
【００３８】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図７〜図９を参照しつつ説明する。図７〜図９は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。本実施形態では、容量素子を前述した第１実施形態よりも低い位置に設ける。以下、本実施形態の半導体装置およびその製造方法を、製造工程の順番に沿ってまとめて説明する。
【００３９】
先ず、図７（ａ）に示すように、前述した第１実施形態と同様の工程により、下地配線３などが形成された第ｎ−１層目の層間絶縁膜２の表面上に拡散防止膜５を設ける。続けて、リソグラフィ技術およびドライエッチング技術により、ＭＩＭキャパシタ９を収容するための容量素子用凹部３１を拡散防止膜５および層間絶縁膜２内に形成する。この凹部３１は、その深さを、カバー膜１０が設けられたＭＩＭキャパシタ９が、層間絶縁膜２内に収まる大きさに設定される。
【００４０】
次に、図７（ｂ）に示すように、第１実施形態と同様の工程により、容量素子用凹部３１内にＭＩＭキャパシタ９を設ける。続けて、ＭＩＭキャパシタ９の上部電極８上にカバー膜１０を設ける。このように、本実施形態では、ＭＩＭキャパシタ９は実質的に第ｎ−１層目の層間絶縁膜２内に設けられる。
【００４１】
次に、図８（ａ）に示すように、第１実施形態と同様の工程により、ＭＩＭキャパシタ９が設けられた容量素子用凹部３１内を埋めるように、拡散防止膜５の表面上にｄ−ＴＥＯＳからなる第ｎ層目の層間絶縁膜３２を設ける。続けて、この層間絶縁膜３２の表面をＣＭＰ法により平坦化する。続けて、層間絶縁膜３２内に複数の配線用凹部１２，３３ａ，３３ｂおよびヴィアホール１３，３４ａ，３４ｂを形成する。
【００４２】
次に、図８（ｂ）に示すように、第１実施形態と同様の工程により、各配線用凹部１２，３３ａ，３３ｂ内および各ヴィアホール１３，３４ａ，３４ｂ内にバリアメタル膜１６およびＣｕを埋め込む。これにより、層間絶縁膜３２内に第ｎ層目のＣｕ配線１４，３５ａ，３５ｂ、ヴィアプラグ１５，３６ａ，３６ｂ、およびバリアメタル膜１６を設ける。第１実施形態の各Ｃｕ配線１４，１４ａ，１４ｂと同様に、各Ｃｕ配線１４，３５ａ，３５ｂも、各ヴィアプラグ１５，３６ａ，３６ｂと一体に形成されている。すなわち、各Ｃｕ配線１４，３５ａ，３５ｂもデュアルダマシン構造に形成されている。Ｃｕ配線１４は、各下層配線３と一対一で電気的に接続される。また、Ｃｕ配線３５ａは、ＭＩＭキャパシタ９の下部電極６と一対一で電気的に接続される。また、３本のＣｕ配線３５ｂは、互いに独立にＭＩＭキャパシタ９の上部電極８に電気的に接続される。
【００４３】
次に、図９に示すように、第１実施形態と同様の工程により、ＭＩＭキャパシタ９および第ｎ層目のＣｕ配線１４，３５ａ，３５ｂなどが設けられた第ｎ層目の層間絶縁膜３２の表面上に拡散防止膜１７を成膜する。続けて、拡散防止膜１７の表面上に第ｎ＋１層目の層間絶縁膜１８を成膜する。この後、第ｎ層目のＣｕ配線１４，３５ａ，３５ｂを形成したのと同様の工程により、バリアメタル膜１９を伴ったデュアルダマシン構造からなる第ｎ＋１層目のＣｕ配線（上層配線）２０，２０ａ，２０ｂを、層間絶縁膜１８内に複数本設ける。
【００４４】
２本の上層配線２０は、それぞれヴィアプラグ２１および第ｎ層目の各Ｃｕ配線１４などを介して、各下層配線３と電気的に接続される。また、１本の上層配線２０ａは、ヴィアプラグ２１ａおよびＣｕ配線３５ａなどを介して、ＭＩＭキャパシタ９の下部電極６と電気的に接続される。さらに、上層配線２０ｂは、ヴィアプラグ２１ｂおよび３本のＣｕ配線３５ｂなどを介して、ＭＩＭキャパシタ９の上部電極８と電気的に接続される。すなわち、３本のＣｕ配線３５ｂは、３本のヴィアプラグ２１ｂおよび１本の上層配線２０ｂを介して、１つの通電経路にまとめられる。
【００４５】
以後、予め決められている所定の工程を経て、図９に示す所望の半導体装置３７を得る。すなわち、下部電極６がＴａＮ膜６ａ、Ｔａ膜６ｂ、およびＴａＮ膜６ｃの３層構造に形成されているＭＩＭキャパシタ９が、実質的に第ｎ−１層目の層間絶縁膜２内に設けられている半導体装置３７を得る。
【００４６】
以上説明したように、この第２実施形態によれば、ＭＩＭキャパシタ９を採用することにより、前述した第１と同様の効果を得ることができる。また、ＭＩＭキャパシタ９をより下層の層間絶縁膜２内に設けることができるので、半導体装置３７をさらにコンパクト化できる。
【００４７】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１および第２の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００４８】
例えば、ＭＩＭキャパシタ９の下部電極６に代えて、ＭＩＭキャパシタ９の上部電極８をＴａＮ（ＴａＮｘ）膜、Ｔａ膜、およびＴａＮ（ＴａＮｘ）膜の積層膜からなる３層構造に形成しても構わない。あるいは、ＭＩＭキャパシタ９の上下両電極６，８を、ともにＴａＮ（ＴａＮｘ）膜、Ｔａ膜、およびＴａＮ（ＴａＮｘ）膜の積層膜からなる３層構造に形成しても構わない。
【００４９】
また、ＭＩＭキャパシタ９の下部電極６を構成している第１の金属化合物層６ａおよび第２の金属化合物層６ｃは、前述したＴａＮ（ＴａＮｘ）膜には限定されない。例えば第１の金属化合物層６ａおよび第２の金属化合物層６ｃを、ＴｉＮ膜を用いて形成しても構わない。また、第１の金属化合物層６ａおよび第２の金属化合物層６ｃは、窒化物には限定されない。第１の金属化合物層６ａおよび第２の金属化合物層６ｃは、ＴａＮ（ＴａＮｘ）膜と同等の作用および効果を発揮できる膜を用いて形成されればよい。
【００５０】
また、第１の金属化合物層６ａに含まれる第１の金属元素は、ＴａやＴｉには限定されない。第１の金属元素は、例えばＩＶａ族、Ｖａ族、およびＶＩａ族のうちの少なくとも１種類であればよい。さらに、第２の金属化合物層６ｃに含まれる金属元素は、第１の金属化合物層６ａに含まれる第１の金属元素と同じ金属元素である必要はない。第２の金属化合物層６ｃに含まれる金属元素は、ＴａＮ（ＴａＮｘ）膜やＴｉＮ膜と同等の作用および効果を発揮できる膜を形成できる金属元素であればよい。
【００５１】
また、ＭＩＭキャパシタ９の下部電極６を構成している中間金属層６ｂは、前述したＴａ膜には限定されない。それとともに、中間金属層６ｂに含まれる第２の金属元素は、第１の金属化合物層６ａに含まれる第１の金属元素と同じ金属元素には限定されない。中間金属層６ｂに含まれる第２の金属元素も、ＩＶａ族、Ｖａ族、およびＶＩａ族のうちの少なくとも１種類であればよい。
【００５２】
また、容量絶縁膜７も前述したＴａ２Ｏ５膜には限定されない。例えば、容量絶縁膜７を、ＳｉＮ膜を用いて形成しても構わない。容量絶縁膜７は、Ｔａ２Ｏ５膜やＳｉＮ膜と同様の作用および効果を発揮できる膜を用いて形成されればよい。例えば、容量絶縁膜７として、各種の低比誘電率膜や強誘電体膜を用いることも可能である。また、カバー膜１０も、前述したＳｉＮ膜には限定されない。カバー膜１０は、ＳｉＮ膜と同様の作用および効果を発揮できる膜を用いて形成されればよい。その他、各層間絶縁膜２，１１，１８，３２や各拡散防止膜５，１７についても同様である。
【００５３】
また、ＭＩＭキャパシタ９の構造は、前述した第１および第２の各実施形態のように、平面型に限られない。例えば、スタック型やトレンチ型などと称される立体構造でも構わない。より具体的には、ＭＩＭキャパシタ９の構造を、いわゆるシリンダ型、箱型、凹型などに形成しても構わない。
【００５４】
また、第２実施形態のように、ＭＩＭキャパシタ９を第ｎ層よりも下層の層間絶縁膜内に設ける場合、ＭＩＭキャパシタ９を設けることができる層は、前記第ｎ−１層には限定されない。ＭＩＭキャパシタ９を、第ｎ−２層目や第ｎ−３層目など、第ｎ−１層よりも下層の層間絶縁膜内に設けても構わない。
【００５５】
また、ＭＩＭキャパシタ９の各膜（各層）の形成方法は、前述した反応性スパッタリング法には限定されない。ＭＩＭキャパシタ９の各膜は、反応性スパッタリング法と同程度の高い膜厚制御性を有する成膜方法であれば、様々な成膜方法により成膜可能である。
【００５６】
また、第ｎ層目の配線１４，１４ａ，１４ｂ，３５ａ，３５ｂ、および第ｎ＋１層目の配線（上層配線）２０，２０ａ，２０ｂは、前述したデュアルダマシン構造には限定されない。例えば、それら各配線１４，１４ａ，１４ｂ，３５ａ，３５ｂ，２０，２０ａ，２０ｂを、各ヴィアプラグ１５，１５ａ，１５ｂ，２１，２１ａ，２１ｂと別体の、いわゆるシングルダマシン構造に形成しても構わない。さらに、各配線１４，１４ａ，１４ｂ，３５ａ，３５ｂ，２０，２０ａ，２０ｂ、および各ヴィアプラグ１５，１５ａ，１５ｂ，２１，２１ａ，２１ｂを形成する方法は、前述した埋め込み法には限定されない。各配線１４，１４ａ，１４ｂ，３５ａ，３５ｂ，２０，２０ａ，２０ｂ、および各ヴィアプラグ１５，１５ａ，１５ｂ，２１，２１ａ，２１ｂを、例えば反応性イオンエッチング法（ＲＩＥ法）など、埋め込み法以外の形成方法を用いて形成しても構わない。
【００５７】
また、第ｎ−１層目の配線（下層配線）３、各配線１４，１４ａ，１４ｂ，３５ａ，３５ｂ，２０，２０ａ，２０ｂ、および各ヴィアプラグ１５，１５ａ，１５ｂ，２１，２１ａ，２１ｂは、前述したＣｕで形成される必要はない。各配線３，１４，１４ａ，１４ｂ，３５ａ，３５ｂ，２０，２０ａ，２０ｂ、および各ヴィアプラグ１５，１５ａ，１５ｂ，２１，２１ａ，２１ｂを、例えばＣｕ合金、Ａｌ、およびＡｌ合金などを用いて形成しても構わない。
【００５８】
容量素子９、各配線３，１４，１４ａ，１４ｂ，３５ａ，３５ｂ，２０，２０ａ，２０ｂ、および各ヴィアプラグ１５，１５ａ，１５ｂ，２１，２１ａ，２１ｂは、所望する半導体装置２２，３７の性能などに基づいて適宜、適正な材料を用いて形成すればよい。
【００５９】
さらに、下層配線３は、ＭＩＭキャパシタ９が設けられる層の１つ下の層に設けられる必要は無い。下層配線３を、ＭＩＭキャパシタ９が設けられる層の２つ以上下の層に設けても構わない。同様に、上層配線２０，２０ａ，２０ｂは、ＭＩＭキャパシタ９が設けられる層の１つ上の層に設けられる必要は無い。上層配線２０，２０ａ，２０ｂを、ＭＩＭキャパシタ９が設けられる層の２つ以上上の層に設けても構わない。
【００６０】
【発明の効果】
本発明に係る半導体装置が備える容量素子は、その下部電極および上部電極の少なくとも一方が、結晶構造が体心立方格子となっている金属単体からなる中間金属層を第１および第２の金属化合物層で挟んだ３層構造に構成されている。これにより、容量素子の下部電極および上部電極の少なくとも一方の電極は薄肉化かつ低抵抗化されているとともに、その電極が形成される際のダストの発生が抑制されている。したがって、本発明に係る半導体装置は、コンパクト化、電気的特性の向上、および品質の向上が図られた容量素子を備えている。
【００６１】
また、本発明に係る半導体装置の製造方法は、半導体装置が備える容量素子の下部電極および上部電極の少なくとも一方を、結晶構造が体心立方格子となっている金属単体からなる中間金属層を第１および第２の金属化合物層で挟んだ３層構造に構成する。これにより、容量素子の下部電極および上部電極の少なくとも一方の電極を容易に薄肉化かつ低抵抗化できるとともに、その電極を形成される際のダストの発生を容易に抑制できる。したがって、本発明に係る半導体装置の製造方法は、コンパクト化、電気的特性の向上、および品質の向上が図られた容量素子を備えた半導体装置を容易に製造できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】第１実施形態に係る半導体装置が備えるキャパシタ電極および従来技術に係るキャパシタ電極のそれぞれの比抵抗値をグラフにして示す図。
【図６】第１実施形態に係る半導体装置が備えるキャパシタの下部電極の構造を模式的に示す断面図。
【図７】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】従来技術に係る半導体装置のキャパシタ素子付近の構造を示す断面図。
【符号の説明】
１…シリコン基板、２…ｄ−ＴＥＯＳ膜（第ｎ−１層目の層間絶縁膜）、３…Ｃｕ配線（下層配線、第ｎ−１層目の配線）、６…下部電極、６ａ…ＴａＮ膜（ＴａＮｘ膜、第１の金属化合物層）、６ｂ…Ｔａ膜（中間金属層）、６ｃ…ＴａＮ膜（ＴａＮｘ膜、第２の金属化合物層）、７…Ｔａ２Ｏ５膜（容量絶縁膜）、８…ＴａＮ膜（上部電極）、９…ＭＩＭキャパシタ（容量素子）、１１，３２…ｄ−ＴＥＯＳ膜（第ｎ層目の層間絶縁膜）、１８…ｄ−ＴＥＯＳ膜（第ｎ＋１層目の層間絶縁膜）、２０，２０ａ，２０ｂ…Ｃｕ配線（上層配線、第ｎ＋１層目の配線）、２２，３７…半導体装置、３１…容量素子用凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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