(57)【要約】【課題】詳細配線後の回路についてさらなる低消費電力化を図る。【解決手段】半導体集積回路のネットリストを出力し、出力されたネットリストを用いて半導体集積回路の詳細配線を行い、詳細配線がなされた半導体集積回路を構成する複数のパス毎の遅延マージンを解析し、さらに、解析された遅延マージンが所定値以上のパスと、遅延マージンが所定値未満のパスとに切り分け、ネットリストを、遅延マージンが所定値以上のパスを含むネットリストと、遅延マージンが所定値未満のパスを含むネットリストとに分割し、遅延マージンが所定値以上のパスを含むネットリストに対してのみ低消費電力化を施し、その後、分割されたネットリストを結合する。【選択図】  図１
2004310426.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のネットリストを出力する処理と、
前記ネットリストを用いて前記半導体集積回路の詳細配線を行う処理と、
前記詳細配線がなされた前記半導体集積回路を構成する複数のパス毎の遅延マージンを解析する処理と、
前記解析された遅延マージンが所定値以上のパスと、前記遅延マージンが所定値未満のパスとに切り分ける処理と、
前記ネットリストを、前記遅延マージンが所定値以上のパスを含むネットリストと、前記遅延マージンが所定値未満のパスを含むネットリストとに分割する処理と、
前記遅延マージンが所定値以上のパスを含むネットリストに対してのみ低消費電力化を施す処理と、
前記分割されたネットリストを結合する処理とを順次行うことを特徴とする半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記ネットリストは、ＤＥＦファイルであることを特徴とする半導体集積回路の設計方法。
【請求項３】
請求項１または請求項２に記載の半導体集積回路の設計方法において、
前記低消費電力化を施す処理は、ゲートリサイズまたは論理最適化であることを特徴とする半導体集積回路の設計方法。
【請求項４】
半導体集積回路のネットリストを出力するネットリスト出力手段と、
前記ネットリストを用いて前記半導体集積回路の詳細配線を行う詳細配線手段と、
前記詳細配線がなされた前記半導体集積回路を構成する複数のパス毎の遅延マージンを解析する遅延解析手段と、
前記解析された遅延マージンが所定値以上のパスと、前記遅延マージンが所定値未満のパスとに切り分けるパス抽出手段と、
前記ネットリストを、前記遅延マージンが所定値以上のパスを含むネットリストと、前記遅延マージンが所定値未満のパスを含むネットリストとに分割するネットリスト分割手段と、
前記遅延マージンが所定値以上のパスを含むネットリストに対してのみ低消費電力化を施す低消費電力化手段と、
前記分割されたネットリストを結合するネットリスト結合手段とを有することを特徴とする半導体集積回路の設計装置。
【請求項５】
請求項４に記載の半導体集積回路の設計装置において、
前記ネットリストは、ＤＥＦファイルであることを特徴とする半導体集積回路の設計装置。
【請求項６】
請求項４または請求項５に記載の半導体集積回路の設計装置において、
前記低消費電力化手段は、ゲートリサイズまたは論理最適化により低消費電力化を施すことを特徴とする半導体集積回路の設計装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計方法に関し、特に、半導体集積回路の消費電力を低減するための半導体集積回路の設計方法及び設計装置に関する。
【０００２】
【従来の技術】
近年、ＣＭＯＳ−ＬＳＩの消費電力は、ＬＳＩプロセスの微細化によるクロック周波数の向上及び高集積化により一般的には増大を続けており、特に、ＣＰＵでは１００Ｗを超えるものも出現してきている。消費電力の増加は、実装コストや冷却コストの増加を招いてしまうため、ＬＳＩの消費電力を極力抑える必要性が高まっている。
【０００３】
しかしながら、ＬＳＩの設計では、決められた動作周波数を満たす必要があるため、容易に低消費電力のゲートに変換できるものではない。
【０００４】
そこで、半導体集積回路の配置配線方法の１つとして、概略配線後に過大遅延マージン及び過大容量マージンを含むブロックを検出し、そのブロックを変更や削除する設計フローが提案されている（例えば、特許文献１参照。）。
【０００５】
また、回路内を複数の論理パスに分割し、さらに、分割された論理パスをそのタイミングの制約により複数のグループにまとめ、タイミングに余裕があるグループから順にその論理パスに含まれる素子のゲートサイズをリサイジングし、それにより、消費電力の低減を図る方法が考えられている（例えば、特許文献２参照。）。
【０００６】
【特許文献１】
特開平１１−３３０２５２号公報
【特許文献２】
特開平１０−９２９４２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、概略配線後に過大遅延マージン及び過大容量マージンを含むブロックを検出し、そのブロックを変更や削除するものにおいては、概略配線後にブロックを検出することになるため、詳細配線後の最終的な配線結果との差が生じてしまうという問題点がある。また、検出したブロックを変更したり削除したりした後で詳細配線を行った場合であって遅延オーバー等の問題が発生した場合に、問題が発生した部分のみを修正することができないという問題点がある。
【０００８】
また、回路内を複数の論理パスに分割し、さらに、分割された論理パスをそのタイミングの制約により複数のグループにまとめ、タイミングに余裕があるグループから順にその論理パスに含まれる素子のゲートサイズをリサイジングし、それにより、消費電力の低減を図るものにおいては、分割された論理パスに含まれる素子のゲートサイズをリサイジングするだけであるため、消費電力を大幅に低減できるとは言いがたい。
【０００９】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、詳細配線後の回路についてさらなる低消費電力化を図ることができる半導体集積回路の設計方法及び設計装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は、
半導体集積回路のネットリストを出力する処理と、
前記ネットリストを用いて前記半導体集積回路の詳細配線を行う処理と、
前記詳細配線がなされた前記半導体集積回路を構成する複数のパス毎の遅延マージンを解析する処理と、
前記解析された遅延マージンが所定値以上のパスと、前記遅延マージンが所定値未満のパスとに切り分ける処理と、
前記ネットリストを、前記遅延マージンが所定値以上のパスを含むネットリストと、前記遅延マージンが所定値未満のパスを含むネットリストとに分割する処理と、
前記遅延マージンが所定値以上のパスを含むネットリストに対してのみ低消費電力化を施す処理と、
前記分割されたネットリストを結合する処理とを順次行うことを特徴とする。
【００１１】
また、前記ネットリストは、ＤＥＦファイルであることを特徴とする。
【００１２】
また、前記低消費電力化を施す処理は、ゲートリサイズまたは論理最適化であることを特徴とする。
【００１３】
また、半導体集積回路のネットリストを出力するネットリスト出力手段と、
前記ネットリストを用いて前記半導体集積回路の詳細配線を行う詳細配線手段と、
前記詳細配線がなされた前記半導体集積回路を構成する複数のパス毎の遅延マージンを解析する遅延解析手段と、
前記解析された遅延マージンが所定値以上のパスと、前記遅延マージンが所定値未満のパスとに切り分けるパス抽出手段と、
前記ネットリストを、前記遅延マージンが所定値以上のパスを含むネットリストと、前記遅延マージンが所定値未満のパスを含むネットリストとに分割するネットリスト分割手段と、
前記遅延マージンが所定値以上のパスを含むネットリストに対してのみ低消費電力化を施す低消費電力化手段と、
前記分割されたネットリストを結合するネットリスト結合手段とを有することを特徴とする。
【００１４】
また、前記ネットリストは、ＤＥＦファイルであることを特徴とする。
【００１５】
また、前記低消費電力化手段は、ゲートリサイズまたは論理最適化により低消費電力化を施すことを特徴とする。
【００１６】
（作用）
上記のように構成された本発明においては、半導体集積回路のネットリストを出力し、出力されたネットリストを用いて半導体集積回路の詳細配線を行い、詳細配線がなされた半導体集積回路を構成する複数のパス毎の遅延マージンを解析し、さらに、解析された遅延マージンが所定値以上のパスと、遅延マージンが所定値未満のパスとに切り分け、ネットリストを、遅延マージンが所定値以上のパスを含むネットリストと、遅延マージンが所定値未満のパスを含むネットリストとに分割し、遅延マージンが所定値以上のパスを含むネットリストに対してのみ低消費電力化を施し、その後、分割されたネットリストを結合する。
【００１７】
このように、半導体集積回路を構成するパスをネットリストレベルで分割しているため、遅延マージンが所定値以上のパスを含むネットリストに対して、ゲートリサイズだけでなく、論理最適化等といった、消費電力化をより大幅に低減可能な処理を行うことができるようになる。
【００１８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１９】
図１は、本発明の半導体集積回路の設計方法を説明するためのフローチャートである。
【００２０】
本形態は図１に示すように、ＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）入力処理（ステップＳ１）と、論理合成ツール等を使用した論理合成処理（ステップＳ２）と、ネットリスト出力処理（ステップＳ３）と、自動配置ツール等を使用した配置処理（ステップＳ４）と、自動配線ツール等を使用した概略配線処理（ステップＳ５）及び詳細配線処理（ステップＳ６）と、配線後の半導体集積回路を構成する複数のパス毎の遅延マージンを解析する遅延解析処理（ステップＳ７）と、ＳＩ（シグナルインティグリティ）やＤＲＣ（デザインルールチェック）等のデザインチェック処理（ステップＳ８）と、ＬＳＩ設計データ払い出し処理（ステップＳ９）と、ステップＳ７における遅延解析処理の結果に基づいて、遅延マージンが所定値以上のパスと遅延マージンが所定値未満のパスとを切り分けるパス抽出処理（ステップＳ１０）と、詳細配線後のネットリストであるＤＥＦを出力するＤＥＦ出力処理（ステップＳ１１）と、詳細配線後のＤＥＦを、遅延マージンが所定値以上のパスを含むＤＥＦと遅延マージンが所定値未満のパスを含むＤＥＦとに分割するＤＥＦ分割処理（ステップＳ１２）と、遅延マージンが所定値以上のパスを含むＤＥＦに対して行うゲートリサイズ処理（ステップＳ１３）と、遅延マージンが所定値以上のパスを含むＤＥＦに対して行う論理最適化処理（ステップＳ１４）と、遅延マージンが所定値未満のパスを含むＤＥＦと遅延マージンが所定値以上のパスを含むＤＥＦに対してステップＳ１３にてゲートリサイズ処理が行われた後のＤＥＦあるいはステップＳ１４にて論理最適化処理が行われた後のＤＥＦとを結合するＤＥＦ結合処理（ステップＳ１５）とから構成されている。
【００２１】
本形態においては、上記のような構成において、ＬＳＩ設計時、詳細配線後の遅延検証結果に基づいて、遅延マージンの少ないパスを含むネットリスト（一般的に広く用いられているのはＤＥＦファイル＝Ｄｅｓｉｇｎ  Ｅｘｃｈａｎｇｅ  Ｆｏｒｍａｔ、配置と配線結果等のレイアウト後の情報を含めて持っているファイル）と遅延マージンの多いパスを含むネットリストとに分割し、遅延マージンの多いパスを含むネットリストのみゲートリサイズや論理最適化等の自由な低消費電力化の処理を行い、その後、再度ネットリストを結合し、遅延マージンの少ないパスを含むネットリストに記録されているセルの配置情報（配置の向きや配置座標）、配線経路情報等を保持しながら遅延マージンの多いパスを含むネットリストを再配置、再配線することにより遅延マージンの少ないパスの遅延値を変化させずに低消費電力化を図る。ここで、ＤＥＦは、ＡＳＣＩＩファイルに格納されたシンプルで構文解析可能なシンタックスを使用し、開発プロセスの任意の時点で設計記述の一部、または全体を捕捉することを可能にする言語であって、ＤＥＦで表現できる設計固有の論理データには、内部セルの接続性（ネットリスト）、セルのグループ分け（階層）、タイミング・パラメータとパス制約条件、スキャン・チェーン、クロック・ツリー情報等が含まれる。また物理記述には、ハード領域かソフト領域によるセルのグループ分け、方向を含むセル配置、内部接続データ（配線ジオメトリ）、バック・アノテーション用の論理ＥＣＯ変更等が含まれる。
【００２２】
以下に、図１に示した一連の処理について詳細に説明する。
【００２３】
まず、論理合成ツール等へＲＴＬを入力する（ステップＳ１）。
【００２４】
次に、入力されたＲＴＬに基づいて論理合成ツール等によって論理合成を行い（ステップＳ２）、ネットリストを出力する（ステップＳ３）。
【００２５】
次に、出力されたネットリストに基づいて、自動配置ツール等を使用して配置処理を行う（ステップＳ４）。
【００２６】
次に、自動配線ツール等を使用して概略配線処理及び詳細配線処理を行う（ステップＳ５，Ｓ６）。
【００２７】
その後、配線後の半導体集積回路を構成する複数のパス毎の遅延マージンを解析する（ステップＳ７）。
【００２８】
ここで、従来においては、ステップＳ７における遅延解析を行い目標となる動作周波数を満たし、ステップＳ８におけるデザインチェックを満たせば、ステップＳ９にてＬＳＩ設計データを払い出し、ＬＳＩ設計は終了する。本形態においては、近年の増大しつづけるＬＳＩの消費電力に対してより一層の低消費電力化を必要とする状況下で、以下に説明するような処理を追加している。
【００２９】
（１）ＬＳＩ設計の初期から中期に有効な設計フロー
例えば、設計するＬＳＩの目標動作周波数を１ＧＨｚとするとＣＬＫサイクルは、１．０ｎｓ以内におさめる必要がある。全てのパスに対してステップＳ７にて遅延解析を行い、その後、ステップＳ１０にて、遅延マージンが所定の閾値以上であるパスと遅延マージンが所定の閾値未満であるパスとに切り分ける。ここで、閾値を０．６ｎｓとすると０．６ｎｓを超えるパスは遅延マージンが所定値未満とされて遅延マージン小に分類され、また、０．６ｎｓ以下のパスは遅延マージンが所定値以上とされて遅延マージン大に分類される。
【００３０】
また、ステップＳ１１において、詳細配線の後のＤＥＦ出力を行い、その後、ステップＳ１２において、その出力されたＤＥＦと遅延マージン大と小のパスの分類結果を使用して、遅延マージン小のパスを含むＤＥＦと遅延マージン大のパスを含むＤＥＦとに分割する。
【００３１】
ここで、ＤＥＦの分割方法は２つのＤＥＦファイルに分けてもよいし、１つのＤＥＦファイルの中で遅延マージン小に分類される部分のセルの配置情報や配線経路情報をＦＩＸＥＤ属性（すでに配置・配線されているために自動配置・自動配線ツールが変更できない状態）に変更するという方法でも良い。
【００３２】
その後、ステップＳ１４において、遅延マージン大のパスを含むＤＥＦに対して低消費電力化されるような論理最適化を行い、積極的に消費電力の低減を図る。ただし、この場合は論理最適化により遅延マージン大のパスを含むネットリストが変更になっているために遅延マージン大のパスを含むネットリストのセルの配置情報や配線経路情報はＤＥＦ出力のものと異なっており、それらの情報の消去を行ってから、ステップＳ１５において、遅延マージン小のパスを含むＤＥＦと遅延マージン大のパスを含むＤＥＦとを結合することになる。その後、再度、ステップＳ４における配置処理、ステップＳ５における概略配線処理、ステップＳ６における詳細配線処理、ステップＳ７における遅延解析処理、ステップＳ８におけるデザインチェック処理あるいはもう一度ステップＳ７における遅延解析処理及びステップＳ１０におけるパス抽出処理を行い、再度低消費電力化するフロー等を行う。
【００３３】
上述した一連の処理を行うことにより、遅延マージン大のパスを含むネットリストの配置処理、概略配線処理及び詳細配線処理は再実行が必要となるが、遅延マージン小のパスを含むネットリストのセルの配置情報や配線経路情報が、ステップＳ１１におけるＤＥＦ出力のまま保存されているので、再度配置と配線を行った後でも遅延マージン小のパスは、ステップＳ７における１回目の遅延解析処理とほぼ同じ遅延値が得られることになり、それにより、低消費電力化を行っても目標動作周波数に対して遅延オーバーになりにくく設計の効率化と低消費電力化を図ることができる。
【００３４】
（２）ＬＳＩ設計の後期に有効な設計フロー
上記（１）の設計フローと同様に、全てのパスに対してステップＳ７にて遅延解析を行い、その後、ステップＳ１０にて、遅延マージンが所定の閾値以上であるパスと遅延マージンが所定の閾値未満であるパスとに切り分ける。ここで、閾値を０．６ｎｓとすると０．６ｎｓを超えるパスは遅延マージンが所定値未満とされて遅延マージン小に分類され、また、０．６ｎｓ以下のパスは遅延マージンが所定値以上とされて遅延マージン大に分類される。
【００３５】
また、ステップＳ１１において、詳細配線の後のＤＥＦ出力を行い、その後、ステップＳ１２において、その出力されたＤＥＦと遅延マージン大と小のパスの分類結果を使用して、遅延マージン小のパスを含むＤＥＦと遅延マージン大のパスを含むＤＥＦとに分割する。
【００３６】
ここで、次のようなライブラリでのＬＳＩ設計を考える（高さのそろったセルを用いるスタンダードセル方式）。
【００３７】
図２及び図３は、図１に示したＬＳＩ設計フローで用いるインバータ回路構造の一例を示す図である。また、図４は、図１に示したＬＳＩ設計フローのライブラリのセルサイズの一例を示す図である。
【００３８】
図３に示すように、図２に示した負荷駆動力標準＝１Ｗのゲートを並列接続することにより（負荷駆動力２倍＝２Ｗ）、負荷駆動能力を増加させる。ただし、図４に示すように縦方向の高さは全ての種類のゲートでそろっていて横方向の長さが負荷駆動能力によって変化する。
【００３９】
この設計フローでは、分割されたＤＥＦのうち、遅延マージン大のパスを含むＤＥＦに対してゲートリサイズ処理のみを行う。低消費電力化を目的とするため、ゲートの論理は変更せずにＨｉｇｈパワーゲートからＬｏｗパワーゲートへの変換を行う。
【００４０】
図５は、図１に示したＬＳＩ設計フローのゲートリサイズの一例を示す図である。
【００４１】
図５に示すように、この場合はＤＥＦの中に記述されているセルの配置情報がゲートリサイズの前後で変化しないため、ステップＳ４における配置処理を省略し、ゲートリサイズを行った部分のみ、ステップＳ５における概略配線処理及びステップＳ６における詳細配線処理を再実行すればよい。
【００４２】
図６は、図１に示したＬＳＩ設計フローのゲートリサイズの効果を説明するための図である。
【００４３】
図６に示すように、セルサイズを小さくすると前段のゲートの出力に対して発生する入力容量が減少するため低消費電力化される。
【００４４】
また、ステップＳ１７におけるＤＥＦ結合処理の後に配線を行わずに（ゲートリサイズを行ってもネットリスト上のネットの接続情報は変化が無いために省略が可能となる）、１回目の配線時のＲＣ値を擬似的に用いて、実配線とは異なるが簡易的な遅延解析処理を行い、再度ステップＳ１０におけるパス抽出処理（この時、閾値を変更することもありうる）、ステップＳ１２におけるＤＥＦ分割処理、ステップＳ１５におけるゲートリサイズ処理及びステップＳ１７におけるＤＥＦ結合処理というフローを繰り返し可能な限りの低消費電力化を行い、最終的に出来上がったＤＥＦを用いて、ステップＳ５における概略配線、ステップＳ６における詳細配線、ステップＳ７における遅延解析処理、ステップＳ８におけるデザインチェック処理及びステップＳ９におけるＬＳＩ設計データ払い出し処理という設計フローも考えられる。
【００４５】
上述した一連の処理を行う場合は、遅延マージン大のパスを含むＤＥＦにおいてセルの配置情報がゲートリサイズの前後で変化しないため、ステップＳ４における配置処理を省略し、ゲートリサイズを行った部分のみ、ステップＳ５における概略配線処理及びステップＳ６における詳細配線処理を再実行すればよいため、ツールの処理時間を短縮することができる。
【００４６】
また、ステップＳ１７におけるＤＥＦ結合処理の後に、配線を行わずに１回目の配線時のＲＣ値を擬似的に用いて簡易的な遅延解析処理を行い、再度ステップＳ１０におけるパス抽出処理、ステップＳ１２におけるＤＥＦ分割処理、ステップＳ１５におけるゲートリサイズ処理及びステップＳ１７におけるＤＥＦ結合処理というフローを繰り返す場合では、実配線とは異なるが一度配線した時のデータを使用しているため擬似的なデータといえども精度の高いものであり（仮想配線データなどと比較すると）、さらに配線処理も省略しながら可能な限り低消費電力化を行える設計フローのためにツールの処理時間の大幅な短縮を行えると共に低消費電力化を行っても目標動作周波数に対して遅延オーバーになりにくく設計の効率化と低消費電力化を図ることができる。
【００４７】
さらに、低消費電力化によって変換した遅延マージン大のパスが再配線後に遅延オーバーした場合も、遅延オーバーしたパスのみをターゲットとして、ステップＳ１２におけるＤＥＦ分割処理、ステップＳ１５におけるゲートリサイズ処理（この場合ＬｏｗパワーゲートからＨｉｇｈパワーゲートに変換）及びステップＳ１７におけるＤＥＦ結合処理というフローを行えば遅延オーバーしたパスのみに絞って修正することが可能である。
【００４８】
なお、上述した一連の処理をそれぞれ実行する手段によって、低消費電力化が図られる半導体集積回路を設計する装置を構成することもできる。
【００４９】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載するような効果を奏する。
【００５０】
（１）詳細配線後のデータを使用することでパス抽出時の配線による遅延誤差をなくすことができる。
【００５１】
（２）詳細配線後に、遅延マージンが所定値以上のパスを含むネットリスト（例えば、ＤＥＦファイル等）と遅延マージンが所定値未満のパスを含むネットリストとに分割することによって、遅延マージン小のパスを含むネットリストのセルの配置情報及び配線経路情報が完全に保持され、遅延マージン小のパスを含むネットリストの遅延値を変化させずに、遅延マージン大のパスを含むネットリストを１回から複数回繰り返して低消費電力化の処理を行うことができる。
【００５２】
（３）設計フローにより再処理を行う工程を選べることにより、ＬＳＩ設計の時間を短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の設計方法を説明するためのフローチャートである。
【図２】図１に示したＬＳＩ設計フローで用いるインバータ回路構造の一例を示す図である。
【図３】図１に示したＬＳＩ設計フローで用いるインバータ回路構造の一例を示す図である。
【図４】図１に示したＬＳＩ設計フローのライブラリのセルサイズの一例を示す図である。
【図５】図１に示したＬＳＩ設計フローのゲートリサイズの一例を示す図である。
【図６】図１に示したＬＳＩ設計フローのゲートリサイズの効果を説明するための図である。
【符号の説明】
１０    ２Ｗインバータ
２０    １Ｗインバータ
【図１】
2004310426.tif 000003
【図２】
2004310426.tif 000004
【図３】
2004310426.tif 000005
【図４】
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【図５】
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【図６】
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