(57)【要約】【課題】メモリデバイスにおけるリンギングおよびライン反射を防止すること【解決手段】メモリデバイス、例えばＤＲＡＭまたはＳＤＲＡＭにおける伝送パスの特性インピーダンスの２倍〜８倍のインピーダンスを有するＮ−ＭＯＳトランジスタがメモリデバイスに設けられる。このＮ−ＭＯＳトランジスタは、メモリデバイスにおけるリンギングおよびライン反射を解消するようデバイスをイネーブルまたはディスエーブルすることによって自動終端を行う。【選択図】      図４
2004310969.tif 000002
【特許請求の範囲】
【請求項１】
送り手と受け手との間の伝送パスを終端するための装置において、前記伝送パスとアースとの間に結合されたインピーダンスを備え、該インピーダンスが前記伝送パスの特性インピーダンスの約２倍〜８倍のインピーダンス値を有する、伝送パスを終端するための装置。
【請求項２】
前記通信パスに信号が存在しない時に前記インピーダンスが前記伝送パスを低レベル値にプルするためのアクティーブデバイスを備える、請求項１記載の装置。
【請求項３】
前記アクティーブデバイスがＮＭＯＳトランジスタを備える、請求項２記載の装置。
【請求項４】
前記通信パスが同期式メモリデバイスの読み出し／書き込みパスまたはコマンド／アドレスパスである、請求項３記載の装置。
【請求項５】
前記メモリデバイスがダイナミックランダムアクセスメモリを備える、請求項４記載の装置。
【請求項６】
前記メモリデバイスが同期式ダイナミックランダムアクセスメモリを備える、請求項４記載の装置。
【請求項７】
前記メモリデバイスが二重データレート同期式ダイナミックランダムアクセスメモリを備える、請求項４記載の装置。
【請求項８】
前記パスがドライブされる際に前記トランジスタをディスエーブルする、請求項３記載の装置。
【請求項９】
前記パスを含むシステムが現在選択されていない時に、前記トランジスタをディスエーブルする、請求項３記載の装置。
【請求項１０】
前記パスを含むシステムが低パワー状態にある時に、前記トランジスタをディスエーブルする、請求項３記載の装置。
【請求項１１】
前記トランジスタが前記メモリデバイスの内部に設けられている、請求項５記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はコンピュータのメモリデバイスの技術分野に関するものであり、より詳細には、本発明は二重データレート（ＤＤＲ）同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスにおける自動終端方式に関するものである。
【０００２】
【従来の技術】
コンピュータおよび通信分野における技術進歩と共に、電子デバイスの処理速度は大幅に高くなった。メモリデバイスの処理速度がより高速になるにつれ、設計エンジニアは、より低速のデバイスを使用する時にはあまり重要ではなかった問題に直面することが多くなっている。これらの問題のうちの最も顕著な問題はライン反射の問題である。ライン反射が生じると伝送ラインにおいて信号歪が生じ、この結果、信号エッジにオーバーシュートまたはアンダーシュートが生じることにより究極的にシステム全体が誤作動する。
【０００３】
従来のメモリ回路、例えばＤＲＡＭ回路でのすべての信号トレースは伝送ラインである。この伝送ラインは種々の電気システムにおいて信号を伝送する媒体である。システムにおけるエッジレートおよびクロック速度が速くなるにつれ、信号パスに沿ったインピーダンスマッチングが必要となる。信号が伝送ラインを進む際に、信号はインピーダンスの不連続部に遭遇する。これら不連続部は信号ドライバーの出力端に存在し、デバイスの入力端に到達するまでのパスに沿った経路および分岐点で生じる。
【０００４】
図１は従来のメモリデバイス、例えばＤＤＲ  ＳＤＲＡＭの図である。メモリセルアレイ１０８はワードラインバス１０６により行デコーダ１０３に接続されており、行デコーダ１０３はアドレスライン１０２によりアドレスレジスタ１０１に接続されている。メモリセルアレイ１０８はビットラインバス１１０によりセンスアンプユニット１１２に接続されている。センスアンプユニット１１２の出力端には列デコーダ１１６が接続されており、列デコーダ１１６の出力端はバッファ１２０を介して中央プロセッサ１３０に接続されている。
【０００５】
システムクロック発生器１２２はクロックライン１２３、１２４、１２５および１２６を介してそれぞれセンスアンプユニット１１２、列デコーダ１１６、バッファ１２０および行デコーダ１０３をドライブする。中央プロセッサ１３０にはシステムデータバス１２８によりバッファ１２０が接続されている。システムデータバス１２８、クロックバス（１２３、１２４、１２５および１２６）およびメモリドライバーとメモリアレイとの間の伝送ライン（１０６、１１０および１１４）との間の伝送ラインを通して信号が伝送される。
【０００６】
図２はＤＤＲ  ＳＤＲＡＭにおけるトランスミッターとレシーバーとの間の信号フローパスの図である。レシーバーユニット２３０には伝送ライン２２０によりトランスミッターユニット２１０が接続されており、トランスミッターユニット２１０およびレシーバーユニット２３０はシステムクロック２２０に同期化されている。トランスミッターユニット２１０はデータを電圧／電流信号レベルとしてコード化する。送信ライン２２０はトランスミッターユニット２１０からレシーバーユニット２３０へ信号を送る。レシーバーユニット２３０は信号と基準値２６０とを比較し、送られたデータを回復する。クロック２４０はシステムクロックバス２５０によりトランスミッターユニット２１０とレシーバーユニット２３０とを同期化する。クロック信号は新しい信号をドライブする時をトランスミッターユニット２１０へ伝え、受信した信号をサンプリングする時をレシーバーユニット２３０に伝える。
【０００７】
ＤＲＡＭにおける反射は、信号パス（伝送ライン２２０）上の任意の点におけるインピーダンスのミスマッチング（不整合）によって生じる。反射ノイズはデータの波形を歪ませることがあり、このノイズは特にレシーバーユニットの入力端において反射がデータの遷移部に一致する時に有害である。図３は従来のＣＭＯＳ  ＤＤＲ  ＳＤＲＡＭに対する信号波形の図である。トランスミッターユニット２１０の出力端における信号は従来のＤＤＲ  ＳＤＲＡＭの負のエッジの出力信号となる。伝送ライン２２０の信号３１０のスタート点は低抵抗に起因する必要なレスポンスを示しており、伝送ライン２２０の端部ではかなりの歪が生じ、この歪は信号３２０として示されている。
【０００８】
デコーディングのためにレシーバーユニット２３０へは歪の生じた信号３２０が送られる。この伝送ライン２２０がアドレスライン（１０２／１０６）である場合、歪が生じる結果、間違ったメモリセルがアドレス指定されるか、またはラインがデータライン（１１０、１１４、１１８および１２８）となっている場合、データの歪が生じやすい。クロックライン（１２３、１２４、１２５および１２６）は基板上で最も反射を生じやすい信号パスである。クロックラインにおける反射は誤ったクロック制御または過剰なスキューを生じさせる遷移部の変曲点を生じさせ得る。１つのクロック信号がデバイスからデバイスへチェーン状に送られる場合、最初のデバイスと最後のデバイスとの間での全体のスキューは許容できない大きさになり得る。
【０００９】
反射現象を低減する従来の方法として、終端方法および信号の立ち上がり時間および降下時間を短縮する方法が挙げられる。立ち上がり時間および降下時間を短縮する方法は、目的地への出力信号の到着を遅らせ、データ伝送レートとを劣化させるので、好ましくない解決方法である。従来のライン終端方式として、抵抗終端方法、直列抵抗終端方法および抵抗−容量終端方法がある。
【００１０】
従来技術における抵抗終端方式は伝送ラインとアースとの間に等しい値の抵抗器を接続する方法である。代表的な伝送ラインのインピーダンスは正に５０〜１００オームであり、多くのトランスミッターユニット（ドライバー）はその低インピーダンスに対して電流のソースとはなり得ず、ドライバーが充分強力であったとしても５Ｖ／５０オームの終端器は０．５ワットの電力を消費し、各ラインをこのように終端させる方法はパワーの見地から非実用的である。
【００１１】
従来技術における直列抵抗終端方式はトランスミッターユニットおよびレシーバーユニットに特別に抵抗器を接続する方法である。ドライバーのプルアップ抵抗値とプルダウン抵抗値とは異なっていることが多く、双方の値は温度およびプロセスに対して２〜３倍異なる。製品内で良好に働く抵抗器の妥協値を選択するには注意深く検討することが必要であり、また決定することは極めて困難であることが多い。更に、回路内の電圧は最初半分にされ、階段状の波形によってクロックチェーンと共に使用するには扱いにくい。この方式は中間ノードの間の過渡遅延（伝搬遅延）時間が長くなるという問題があり、この方式は高速の回路に対しては好ましくない。
【００１２】
従来技術における抵抗／容量終端方式は伝送ラインとアースレベルとの間に抵抗器と直列なコンデンサを接続する方法である。この方式の最大の欠点は容量値が信号の立ち上がり時間に応じて変化するということである。この方式の容量値に対する依存性によって、立ち上がり時間がより高速の各出力デバイスは容量値が異なることになる。更に、伝送ラインの立ち上がり時間および降下時間は限界点近くまでに長くなるので、抵抗−容量終端方式は高周波におけるライン反射を終端させるのに効率的な方式とは言えない。
【００１３】
【発明が解決しようとする課題】
端部で伝送ラインを正しく終端しない場合、ライン上で搬送されるエネルギーは消費されず、その代わりにエネルギーは反射されて、ライン内に戻る。これら反射によって信号のかなりの歪が生じる。高周波に応じて正しい終端が行われない場合、信号エッジでの反射が生じ、この反射は次にデジタル論理回路の誤ったトリガーおよび誤作動を生じさせる。従来のランダムアクセスメモリ、例えばＳＤＲＡＭまたはＤＤＲ  ＳＤＲＡＭはこの問題を解決する効率的な方式を有していないので、より高速のクロック動作に対しては極めて信頼性が低い。
【００１４】
【課題を解決するための手段】
本発明はメモリデバイス、例えばＤＤＲ  ＳＤＲＡＭにおけるリンギングおよびライン反射を解消するためにデバイスをイネーブルまたはディスエーブルする、Ｎ−ＭＯＳ自動終端方式を実施するメモリデバイスを提供するものである。この自動終端は微弱なＮ−ＭＯＳトランジスタを使って行われる。このＮ−ＭＯＳトランジスタはデバイス内に設けられ、メモリデバイス、例えばＤＲＡＭまたはＳＤＲＡＭにおける伝送パスの特性インピーダンスの２倍〜８倍のインピーダンスを有する。通信パスは一般に読み出し／書き込みバスまたはコマンド／アドレスバスである。この自動終端方式はシステムクロックの非発生時間中にデータを受信するデバイス内に生じるライン反射を終端する。本発明はデータ入力信号に対し、より高速のセトリング時間でランダムアクセスメモリを作動させる方法および高いシステム性能を提供するものである。
【００１５】
次の説明、特許請求の範囲および添付図面を参照すれば、本発明の上記およびそれ以外の特徴、様相および利点についてより良好に理解できよう。
【００１６】
【発明の実施の形態】
本発明は、二重データレート（ＤＤＲ）の同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）の自動終端方式に関する。次の説明では本発明をより完全に理解できるよう、特定の細部を多数記載した。しかしながら、これら特定の細部の記載がなくても本発明を実施できることは、当業者にとって明らかであろう。更に１つ以上の実施例として記載した本発明はハードウェアおよび／またはソフトウェアの形態で実現することができる。
【００１７】
従って、１つ以上の特定の実施例を参照して、ＤＤＲ  ＳＤＲＡＭにおける自動終端方式のための方法および装置について説明する。本発明の好ましい変形例を参照して本発明についてかなり詳細に説明するが、他の変形も可能である。本発明は特許請求の範囲およびその均等物の全範囲によって定義されるものである。
【００１８】
自動終端方式
本発明はメモリデバイス、例えばＤＤＲ  ＳＤＲＡＭにおける自動終端方式に関する。メモリデバイスにおける自動終端方式はメモリデバイスに接続された伝送ラインにおけるライン反射またはリンギングを解消または終端させるものである。本発明では終端のために微弱なＮ−ＭＯＳトランジスタを設けている。このＮ−ＭＯＳトランジスタはＤＤＲ  ＳＤＲＡＭの伝送ライン（読み出し／書き込みまたはコマンド／アドレスパス）に接続されている。このＮ−ＭＯＳトランジスタの配置によって伝送ラインにおける反射をプルダウンすることが可能となっている。
【００１９】
二重データレート（ＤＤＲ）同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）はシステムのクロック信号の立ち上がりエッジと降下エッジの双方にて、システムのクロックと同期した状態でデータを転送する。クロック信号の非エッジ時間中にデータ転送がない終端デバイスは、データ転送がない時に入力ユニットと出力ユニットとの間の伝送パスを解消させる。この方式は多くの電力を節約でき、ＤＤＲ  ＳＤＲＡＭデバイスの性能を高める。
【００２０】
図４は本発明の多数の実施例のうちの１つにおけるトランスミッターとレシーバーとの間の信号フローパスの図である。レシーバーユニット４３０には伝送ライン４２０によりトランスミッターユニット４１０が接続されている。トランスミッターユニット４１０とレシーバーユニット４３０はシステムクロック４４０に同期化されている。トランスミッターユニット２１０はデータを電圧／電流信号レベルとしてコード化し、伝送ライン４２０はトランスミッターユニット４１０からレシーバーユニット４３０へ信号を送る。レシーバーユニット４３０は信号と基準値４６０とを比較し、送られたデータを回復する。
【００２１】
クロック４４０はシステムクロックバス４５０によりトランスミッターユニット４１０とレシーバーユニット４３０とを同期化する。クロック信号は新しい信号をドライブする時をトランスミッターユニット４１０に伝え、受信した信号をサンプリングする時をレシーバーユニット４２０に伝える。伝送ライン４２０にはＮ−ＭＯＳトランジスタ４７０が接続されており、伝送ライン４２０にはＮ−ＭＯＳトランジスタ５７０のソースターミナル４７５が接続されており、アース４９０にはＮ−ＭＯＳトランジスタ４７０のドレインターミナル４８５が接続されており、制御信号４９５にはＮ−ＭＯＳトランジスタ４７０のゲートターミナル４８０が接続されている。
【００２２】
ＤＲＡＭ内の反射は信号パス（伝送ライン４２０）上の任意のポイントにおけるインピーダンスのミスマッチングによって生じる。伝送ライン４２０に接続されたＮ−ＭＯＳトランジスタ４７０はライン反射を解消するようになっている。トランスミッターユニット４１０によるレシーバーユニット４３０へのデータの伝送後に、Ｎ−ＭＯＳトランジスタ４７０の４９５でゲートターミナル４８０に高レベル信号が印加される。レシーバーユニットからの反射信号はＮ−ＭＯＳトランジスタ４７０によりアースまで落とされる。
【００２３】
図５は本発明の複数の実施例のうちの１つに対する信号波形の図である。トランスミッターユニット４１０の出力端における信号５１０は負エッジ出力信号である。信号５１０は伝送ライン４２０の通過を開始し、レシーバーユニット４３０に達する。伝送ライン４２０の端部で生じるかなりの歪は、反射され伝送ライン４２０内を戻る。Ｎ−ＭＯＳトランジスタ４７０はこれら反射をプルダウンし、トランスミッターユニット４１０へ戻るように進む反射を終端させる。かかるライン反射から除去された信号は信号５２０として示されている。
【００２４】
本発明の別の実施例
Ｎ−ＭＯＳトランジスタはどの伝送ラインにも設けることができる。本発明の複数の実施例のうちの１つでは、このＮ−ＭＯＳトランジスタはＤＤＲ  ＳＤＲＡＭのセンスアンプに接続されている。ＤＤＲ  ＳＤＲＡＭでは、システムのクロック信号の立ち上がりエッジおよび降下エッジでしかデータは転送されない。データ転送がされ、この期間中に自動終端デバイスが附勢されない時、すなわちターンオフされる時にセンスアンプが作動される。データ転送のない時（システムクロックの規則的な高レベルまたは規則的な低レベルの周期）に自動終端デバイスはオンにされ、これにより検出ライン内で生じ得るライン反射を終端させる。
【００２５】
図６はセンスアンプに自動終端方式を実施する本発明の複数の実施例のうちの１つの略回路図である。ＤＤＲ  ＳＤＲＡＭは自動終端方式の行うセンスアンプ６００を有する。メモリセル６０１の出力端６０４および６０５はそれぞれバッファ６０６および６０８に接続されている。バッファ６０６の出力ターミナル６０７はオペアンプ６１６の非反転ターミナル６１２に接続されている。オペアンプ６１６の非反転入力ターミナルはＮ−ＭＯＳトランジスタ６２８のソースターミナル６３１にも接続されている。Ｎ−ＭＯＳトランジスタ６２８はアースバイアス基準電圧６３４に接続されたドレインターミナル６３０および６３３でゲート信号パルスに接続されたゲートターミナル６３３を有する。
【００２６】
バッファ６０８の出力ターミナル６０９はオペアンプ６２０の非反転ターミナル６２２に接続されており、オペアンプ６２０の非反転ターミナル６２２はＮ−ＭＯＳトランジスタ６３６のソースターミナル６２３にも接続されている。Ｎ−ＭＯＳトランジスタ６３６はアースバイアス基準電圧６３４に接続されたドレインターミナル６４２および６４０にてゲート信号パルスに接続されたゲートターミナル６３９を有する。
【００２７】
自動終端用Ｎ−ＭＯＳトランジスタ（６２８および６３６）の制御用のゲート信号によってセンスライン６０４、６０５および６１０におけるライン反射の終端がイネーブルされる。Ｎ−ＭＯＳトランジスタ（６２８および６３６）は伝送バス上のデータをメモリデバイスが受信した場合にイネーブルでき、またメモリデバイスが選択されないときにディスエーブルされる。本発明ではメモリデバイスはデータを受信することを終了させるように、自動終端方式が実現され、デバイスが伝送バスを駆動する時、またはデバイスが選択されない時には終端は行われない。
【００２８】
オペアンプ６１６の非反転ターミナル６１２とオペアンプ６２０の非反転ターミナル６２２とは互いに接続されており、これら非反転ターミナルの間のラインインピーダンスは６１０で示されている。オペアンプ６１６の反転ターミナル６１４とオペアンプ６２０の反転ターミナル６２４とは、正のバイアス基準電圧６４２に接続されている。オペアンプ６１６および６２０の出力ターミナル６１８および６２６はＮＡＮＤゲートデバイス６４４に接続されている。ＮＡＮＤゲートデバイス６４４の出力ターミナル６４５は列デコーダ６４６に接続されている。
【００２９】
図７はシステムクロック信号、データ転送期間、終端デバイスゲート信号およびデバイス作動サイクルのグラフである。ＤＤＲ  ＳＤＲＡＭメモリセル６０１はシステムクロック７００ａと同期化され、Ｎ−ＭＯＳトランジスタ６２８のゲートターミナル６３２およびＮ−ＭＯＳ６３６のゲートターミナル６３９にはゲート信号７００ｃが供給される。
【００３０】
ゲート信号はデータ転送時間中常に高レベルになることが要求される。ゲート信号が高レベル７１０にある時、Ｎ−ＭＯＳトランジスタ６２８および６４０は導通状態になる。Ｎ−ＭＯＳトランジスタ６２８および６４０が導通状態にあると、これによって電流が流れる低インピーダンスパスが形成され、よってアンプ６１６および６２０を通過するパスが防止される。従って、ライン内の反射はアンプ６１６および６２０を通してアースにプルダウンされる。アンプ６１６の非反転ターミナル６１２およびアンプ６２０の非反転ターミナル６２２における信号はメモリセルからの出力信号がＮ−ＭＯＳトランジスタ６２８および６３６を通過する際にほぼゼロの値に等しくなる。
【００３１】
アンプ６１６および６２０のゲートターミナル（６１２，６２２）に信号がない時は、アンプ６１６および６２０の出力信号は正の高レベル信号となるか、またはメモリセル６０１から伝送ライン６０４および６０５を通って伝送される信号の値となる。アンプ６１６および６２０の出力ターミナル（６１８，６２６）はＮＡＮＤゲート６４４の２つの入力ターミナルへ送られる。ＮＡＮＤゲート６４４の出力端は列デコーダ６４６から６４５に接続されており、ＮＡＮＤゲート６４４の出力信号は列デコーダ６４６によってデコードされる。
【００３２】
Ｎ−ＭＯＳトランジスタを使ってＤＤＲ  ＳＤＲＡＭ内で信号をアースに流すための伝送パスを一時的にプルダウンすることにより、送信信号におけるリンギングまたはライン反射を解消する方法は、「Ｎ−ＭＯＳ終端」として知られる。Ｎ−ＭＯＳトランジスタはデータ転送時間（７０６）中に「ターンオン」されないので、デバイスは列デコーダ６４６で処理される正の信号出力により機能できる。
【００３３】
Ｎ−ＭＯＳトランジスタ（６２８および６３６）は、信号パスを自動終端するためにＤＤＲ  ＳＤＲＡＭ通信パスの特性インピーダンスの２倍〜８倍のインピーダンスとして使用される。従って、Ｎ−ＭＯＳトランジスタ（６２８および６３６）が導通状態にない時は非反転ターミナル６１２および６２２を通してそれぞれアンプ６１６および６２０に電流が流れる。終端デバイスのオフ時間６１２はデータ転送期間と正確に同期化されている。
【００３４】
本発明のデバイス作動期間７１６および非作動期間７１８はデバイス作動サイクル７００ｄ内に示されている。本発明におけるＮ−ＭＯＳ伝送方式はＤＤＲ  ＳＲＤＡＭ入力におけるライン反射およびリンギングを解消するので、読み出し／書き込み信号のアンダーシュートまたはオーバーシュートを防止する。本発明はＤＤＲ  ＳＤＲＡＭ入力に対するより高速のセトリング時間を可能にすることにより、システムの性能を改善するものである。
【００３５】
以上で１つ以上の特定の実施例に関連してＤＤＲ  ＳＤＲＡＭにおける自動終端方式のための方法および装置について説明した。本発明の好ましい変形例についても、本発明をかなり詳細に説明したが、他の変形例も可能である。本発明は特許請求の範囲およびその均等物の全範囲によって定義されるものである。
【図面の簡単な説明】
【図１】従来のＤＤＲ  ＳＤＲＡＭのブロック図である。
【図２】従来のＤＤＲ  ＳＤＲＡＭにおけるデータ伝送パスの概観を示すフロー図である。
【図３】従来のＤＤＲ  ＳＤＲＡＭに対する電圧および時間に対する負エッジのデータの転送期間のグラフである。
【図４】本発明の実施例のうちの１つにおけるデータ伝送パスの概観を示すフロー図である。
【図５】本発明の実施例のうちの１つにおける電圧および時間に対する負エッジのデータの転送期間のグラフである。
【図６】センスアンプにおいて自動終端方式を実施する、本発明の実施例のうちの１つの略回路図である。
【図７】本発明の実施例のうちの１つにおける時間および電圧に対するクロック信号、データ転送期間、終端デバイスゲート信号およびデバイス作動サイクルのグラフ図である。
【符号の説明】
４１０  トランスミッターユニット
４２０  伝送ライン
４３０  レシーバーユニット
４５０  クロック
４６０  基準値
【図１】
2004310969.tif 000003
【図２】
2004310969.tif 000004
【図３】
2004310969.tif 000005
【図４】
2004310969.tif 000006
【図５】
2004310969.tif 000007
【図６】
2004310969.tif 000008
【図７】
2004310969.tif 000009
【外国語明細書】
2004310969.tif 000010
2004310969.tif 000011
2004310969.tif 000012
2004310969.tif 000013
2004310969.tif 000014
2004310969.tif 000015
2004310969.tif 000016
2004310969.tif 000017
2004310969.tif 000018
2004310969.tif 000019
2004310969.tif 000020
2004310969.tif 000021
2004310969.tif 000022
2004310969.tif 000023
2004310969.tif 000024
2004310969.tif 000025
2004310969.tif 000026
2004310969.tif 000027
2004310969.tif 000028
2004310969.tif 000029
2004310969.tif 000030
2004310969.tif 000031
2004310969.tif 000032