(57)【要約】【課題】金線とチップとの距離を確保し、また、薄型化に対応し得るパッケージ構造を提供する。【解決手段】対向するよう配置されたタブ部２３とポスト部２５と、これらの部位から延在するリード部２４および２６を有するリードフレーム２１であって、リード部２４とタブ部２３との高低差がＨ１、リード部２６とポスト部２５との高低差がＨ２、タブ部２３とポスト部２５との高低差はＨ３であるリードフレーム２１のタブ部２３上に、銀ペースト等のダイボンド材により半導体チップＣＨを接着し、半導体チップＣＨ表面に露出している表面電極と、リードフレーム２１のポスト部２５とを金線等の導電性ワイヤ５１を用いて接続した後、半導体チップＣＨの周辺部を封止樹脂６２で覆う。【選択図】　図７
2004146488.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１領域と、前記第１領域より高く形成された第２領域と、を有するリードと、
（ｂ）前記第１領域に搭載されたチップと、
（ｃ）前記チップと前記第２領域とを接続する導電線と、
を有することを特徴とする半導体装置。
【請求項２】
（ａ）第１領域を有する第１リード部と、
（ｂ）前記第１領域より高く形成された第２領域を有する第２リード部と、
（ｃ）前記第１領域に搭載されたチップと、
（ｄ）前記チップと前記第２領域とを接続する導電線と、
（ｅ）前記チップと前記導電線の周囲を覆う樹脂と、を有し、
（ｆ）前記第１リードおよび前記第２リードは、前記樹脂の内部で屈曲し、前記樹脂から突出していることを特徴とする半導体装置。
【請求項３】
（ａ）第１領域を有する第１リード部と、
（ｂ）第２領域を有する第２リード部と、
（ｃ）前記第１領域に搭載されたチップと、
（ｄ）前記チップと前記第２領域とを接続する導電線と、
（ｅ）前記チップと前記導電線の周囲を覆う樹脂と、を有し、
（ｆ）前記第１リードおよび前記第２リードは、前記樹脂から突出し、
（ｇ）前記第１リードの突出部と、前記第１領域との高低差Ｈ１は、前記第２リードの突出部と、前記第２領域との高低差Ｈ２より小さいことを特徴とする半導体装置。
【請求項４】
（ａ）第１領域と、前記第１領域より高く形成された第２領域と、を有するリードと、
（ｂ）前記第１領域に搭載され、その主表面にダイオード素子が形成されたチップと、
（ｃ）前記チップと前記第２領域とを接続する導電線と、
を有することを特徴とする半導体装置。
【請求項５】
（ａ）第１領域を有する第１リード部と、前記第１領域より高く形成された第２領域を有する第２リード部と、を有するリードフレームを準備する工程と、
（ｂ）前記第１領域にチップを搭載し、前記チップの表面電極と前記第２領域とを導電性材料により接続する工程と、
（ｃ）前記チップを封止する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、チップのパッケージ技術に適用して有効なものである。
【０００２】
【従来の技術】
表面実装型のパッケージには、半導体チップの外周をエポキシ樹脂等の樹脂により封止したものがあり、ＱＦＰ（ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）と呼ばれる。封止樹脂の外周からは、外部リードが取り出され、封止樹脂の内部においては、外部リードと、半導体チップの表面電極とが、金線等を用いて接続されている。
【０００３】
【発明が解決しようとする課題】
チップが搭載されるリードフレームには、例えば、タブと、ポストと呼ばれる箇所があり、タブには、チップ（ダイ、ペレット）が搭載され、このチップとポスト間は、金線等（ボンディングワイヤ）で接続される。
【０００４】
その後、チップの周囲が樹脂等で封止され、樹脂から突出したリード（アウターリード）が所望の形状に成形される。
【０００５】
一方、携帯電話などの小型機器に搭載される装置にいおいては、パッケージの小型・薄型化の要求が強い。
【０００６】
例えば、パッケージの小型化に対しては、例えば、１）アウターリードの形状をガルウィング形状からフラット化する、２）タブやポストの縮小化、３）タブとポスト間の縮小化などが検討されている。
【０００７】
図１７（ａ）および（ｂ）にガルウィングタイプの半導体装置（ＵＲＰ型）の要部平面図および要部断面図を示す。また、図１８（ａ）〜（ｅ）は、ガルウィングタイプの半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。リードフレームは、タブ部３２３と、ポスト部３２５を有し、タブ部３２３からはリード部３２４が、ポスト部３２５からはリード部３２６が延在している。また、ＣＨは、半導体チップであり、金線５１によって、チップとポスト部３２５とが接続される。６２は、封止樹脂である。この場合、タブ部とポスト部とは同じ高さに位置する。また、この場合、例えば、リードフレームの厚さは、０．１１ｍｍ、ペレット（半導体チップ）ＣＨの厚さは、０．１８ｍｍの場合、金線のループ高さは、０．２５ｍｍとなる。また、樹脂の底部は、金線の最低位置より０．１６ｍｍ下部で、また、樹脂の上部は、リードフレームより０．２ｍｍ上部であり、パッケージの高さは、０．９ｍｍである。
【０００８】
また、パッケージの薄型化に対しては、例えば、１）タブ下の樹脂（レジン）の厚さの低減、２）リードフレーム厚さやチップ厚さの低減、３）チップおよび金線上の樹脂の厚さの低減などが検討されている。
【０００９】
しかしながら、その強度的な問題から、リードフレームやチップの薄型化には限界がある。特に、製品歩留まりや製品取得数を多くするため、ウエハの大口径化が進められる今日においては、ウエハを薄型化すると、その製造工程においてウエハ割れの問題が生じ得る。
【００１０】
また、チップおよび金線上の樹脂の厚さは、金線のループ高さに支配されている。そこで、低ループ用の金線を使用することにより樹脂厚さを低減することが考えられるが、この場合、金線とチップとが接触しやすくなり、短絡不良が多くなる。従って、短絡不良の低減のためにループ高さの低減にも限界がある。
【００１１】
また、タブとポスト間を縮小化した場合も、金線とチップとが接触しやすくなり、短絡不良が多くなる。
【００１２】
本発明の目的は、金線とチップとの距離を確保し、また、薄型化に対応し得るパッケージ構造を提供することにある。
【００１３】
また、本発明の他の目的は、装置性能を向上させるパッケージ構造を提供することにある。
【００１４】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体装置は、（ａ）第１領域と、前記第１領域より高く形成された第２領域と、を有するリードと、（ｂ）前記第１領域に搭載されたチップと、（ｃ）前記チップと前記第２領域とを接続する導電線と、を有するものである。
【００１７】
本発明の半導体装置の製造方法は、（ａ）第１領域を有する第１リード部と、前記第１領域より高く形成された第２領域を有する第２リード部と、を有するリードフレームを準備する工程と、（ｂ）前記第１領域にチップを搭載し、前記チップの表面電極と前記第２領域とを導電性材料により接続する工程と、（ｃ）前記チップを封止する工程と、を有するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態の半導体装置の製造方法を図１〜図８を参照しながら説明する。図１〜図８は、本実施の形態の半導体装置の製造方法を示す基板やリードフレーム部の要部断面図もしくは要部平面図である。
【００２０】
まず、半導体基板の主表面に半導体素子を形成する。ここでは、ＰＩＮダイオードを例に説明する。
【００２１】
まず、図１に示すように、たとえば単結晶シリコンからなるｎ＋型半導体基板１上に、ｎ−型単結晶シリコン層（ｉ層）２をエピタキシャル成長により形成する。
【００２２】
次いで、例えば、ＰＢＦなどのドーピング材料を塗布しアニールを施すことによりＢ（ホウ素）等のｐ型不純物をドーピングし、ｎ＋型単結晶シリコン層（ｉ層）２中にｐ型拡散層６を形成する。
【００２３】
その結果、ｐ型拡散層６、ｎ−型単結晶シリコン層２およびｎ＋型半導体基板１によるｐｉｎ接合が形成される。
【００２４】
次いで、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ＋型単結晶シリコン層（ｉ層）２およびｐ型拡散層６上に酸化シリコン膜７を形成する。続いて、フォトリソグラフィ技術によって酸化シリコン膜７をパターニングし、ｐ型拡散層６上に開口部を形成する。
【００２５】
次いで、ｐ型拡散層６上を含む酸化シリコン膜７上にアルミニウム（Ａｌ）等の導電性膜を堆積し、フォトリソグラフィ技術によってパターニングすることにより表面電極（パッド部）９を形成する。
【００２６】
次に、半導体基板１の裏面に例えばＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜（薄膜）を堆積し、裏面電極１２を形成する。
【００２７】
その後、略円形のウエハ状態の半導体基板１をダイシングし、ｐｉｎダイオードを単位素子（半導体チップ）に分割する。
【００２８】
この半導体チップをリードフレーム上に搭載し、樹脂等により封止（実装）するのであるが、この実装工程について図２〜図８を参照しながら詳細に説明する。
【００２９】
図２は、本実施の形態の半導体装置に用いられるリードフレームを示す図である。図２（ａ）は、平面図、図２（ｂ）は、（ａ）のＡ−Ａ断面図を示す。
【００３０】
図示するように、リードフレーム２１は、チップが搭載されるタブ部２３と、ポスト部２５を有し、これらは対向するよう配置されている。また、このタブ部２３からはリード部２４が、ポスト部２５からはリード部２６が延在している。リード部２４および２６は、枠部２７によって接続されている。即ち、枠部２７によって、複数個のチップ分のリードフレーム２１が繋がっている。
【００３１】
また、図２（ｂ）に示すように、リード部２４は、タブ部２３より低く形成され、その高低差はＨ１である。言い換えれば、リード部２４の端部からタブ部２３の間に屈曲部を有する。また、リード部２６は、ポスト部２５より低く形成され、その高低差はＨ２である。言い換えれば、リード部２６の端部からタブ部２５の間に屈曲部を有する。また、リード部２６およびリード部２４は同じ高さに位置する。
【００３２】
また、タブ部２３は、ポスト部２５より低く、その表面の高低差はＨ３である。
【００３３】
このような形状のリードフレーム２１を形成するには、例えば、図３（ａ）に示すように、リード部２４およびタブ部２３を成形型３１ａおよび３１ｂで狭持し、タブ側の屈曲部を形成する。次いで、図３（ｂ）に示すように、リード部２６およびポスト部２５を成形型３２ａおよび３２ｂで狭持し、ポスト側の屈曲部を形成する。
【００３４】
なお、図３（ｃ）に示すように、タブ部２３、ポスト部２５、リード部２４および２６を成形型３３ａおよび３３ｂで狭持し、タブ側の屈曲部とポスト側の屈曲部を同時に成形してもよい。
【００３５】
次いで、図４に示すように、リードフレーム２１のタブ部２３上に、銀ペースト４１等のダイボンド材をポッティングし、その上部に半導体チップＣＨを搭載する。この銀ペースト４１により、半導体チップＣＨがタブ部２３上に固定（ダイボンディング）され、また、裏面電極（１２）とタブ部２３やリード部２４が電気的に接続される。
【００３６】
かかる工程は、ダイボンディング装置によって行われ、この際、リードフレーム２１のタブ部２３は、ヒートブロック４２で支持され、加熱されている。例えば、図示するように、タブ部２３とポスト部２５の高さに対応した凹凸を有するヒートブロック４２を用いることができる。
【００３７】
次いで、図５に示すように、半導体チップＣＨ表面に露出している表面電極（９）と、リードフレーム２１のポスト部２５とを金線等の導電性ワイヤ５１を用いて接続する（ワイヤボンディング）。
【００３８】
このワイヤボンディングは、例えば、その内部に金線を通したキャピラリの先端部において、金線５１を溶融し、半導体チップＣＨの表面（表面電極９）上に、熱圧着（第１ボンド）した後、金線５１をポスト部２５上まで延在させ、ポスト部２５に金線５１を熱圧着（第２ボンド）し、金線５１を切断することにより行う。
【００３９】
かかる工程は、ワイヤボンディング装置によって行われ、この際、例えばリードフレーム２１のタブ部２３およびポスト部２５は、これらの高さに対応した凹凸を有するヒートブロック５２によって支持される。
【００４０】
次いで、図６に示すように、モールド金型６１によりリードフレーム２１を挟持する。このモールド金型６１は、上金型６１ａおよび下金型６１ｂからなり、樹脂導入孔から溶融樹脂６２を注入し、モールド金型６１の窪み（キャビティ）内に、溶融樹脂を充填する。次いで、溶融樹脂を硬化させることにより、半導体チップＣＨの周辺部、即ち、半導体チップＣＨ、導電性ワイヤ５１を封止樹脂６２で覆う。
【００４１】
ここで、リード部２４とタブ部２３との間の屈曲部、およびリード部２６とポスト部２５との間の屈曲部は、封止樹脂６２内に位置する。このように、封止樹脂内でリードを曲げることによって、例えば、図１７に示すガルウィングタイプと比較し、パッケージを小型化することができる。
【００４２】
次いで、リードフレーム２１の端部を枠部（２７）から切り離すことによって、本実施の形態の半導体装置が完成する。
【００４３】
図７（ａ）および（ｂ）に、本実施の形態の半導体装置（ＥＦＰ型）の要部平面図および要部断面図を示す。また、図８（ａ）〜（ｅ）は、本実施の形態の半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である（図１０について同じ）。
【００４４】
図７（ａ）および（ｂ）に示すように、本実施の形態の半導体装置においては、タブ部２３をポスト部２５より低く形成したので、パッケージの薄型化を図ることができる。
【００４５】
例えば、図９（ａ）および（ｂ）に示すように、タブ部２３とポスト部２５とを同じ高さとする（ＳＦＰ型）と、金線５１のループ高さが大きくなり、パッケージの厚さが大きくなる。
【００４６】
図示するように、例えば、リードフレームの厚さが、０．１１ｍｍ、ポスト部の高さが、０．２１ｍｍ、ペレット（半導体チップ）ＣＨの厚さが、０．１３ｍｍの場合、金線のループ高さは、０．１７ｍｍとなる。また、樹脂高さが、金線の最高位置より０．０４ｍｍ上部とすると、パッケージ高さは、０．５５ｍｍとなる。なお、この際、第１ボンド部と第２ボンド部との平面距離（スパン長）は、０．４ｍｍであり、タブ下の樹脂厚は、０．１ｍｍである。図１０（ａ）〜（ｅ）に、この場合（タブ部とポスト部とが同じ高さの場合）の半導体装置の外観を示す。
【００４７】
これに対して、図７に示す、本実施の形態の場合には、リードフレームの厚さが、０．１１ｍｍ、タブ部２３の高さが、０．１９ｍｍ、ペレット厚さが、０．１２ｍｍの場合であっても、ポスト部２５の高さを０．２４ｍｍ、金線のループ高さを、０．１２ｍｍとできる。ここで、樹脂高さが、金線の最高位置より０．０４ｍｍ上部とすると、パッケージ高さは、０．４７ｍｍとなる。なお、この際、タブ下の樹脂厚は、０．０８ｍｍである。
【００４８】
このように、本実施の形態によれば、パッケージの薄型化を図ることができる。
【００４９】
特に、ＰＩＮダイオードは、例えば、図１１に示すようなアンテナ切り替え回路に使用され、携帯電話等に内蔵されている。このような素子は、小型化・薄型化の要求が大きく、本実施の形態を適用して好適である。
【００５０】
なお、図１１のＡＮＴは、アンテナであり、ＴＸ１およびＴＸ２は、送信部、ＲＸ１およびＲＸ２は、受信部である。
【００５１】
ＴＸ１とＲＸ１との間には、コンデンサＣ１、ダイオードＤ１、λ１／４およびコンデンサＣ２が直列に接続され、ダイオードＤ１のＴＸ１側の端子とＶｃ（コントロール電圧）との間には、コイルＣａと抵抗Ｒ１が直列に接続されている。また、ＴＸ２とＲＸ２との間には、コンデンサＣ３、ダイオードＤ３、λ１／４およびコンデンサＣ４が直列に接続され、ダイオードＤ３のＴＸ２側の端子とＶｃ（コントロール電圧）との間には、コイルＣｂと抵抗Ｒ２が直列に接続されている。また、ＡＮＴとダイオードＤ１のＲＸ１側の端子の間には、コンデンサＣ５が、また、ＡＮＴとダイオードＤ３のＲＸ２側の端子の間には、コンデンサＣ６が接続され、コンデンサＣ２のＴＸ１側の電極と接地電位ＧＮＤとの間には、ダイオードＤ２が、コンデンサＣ４のＴＸ２側の電極と接地電位ＧＮＤとの間には、ダイオードＤ４が接続されている。
【００５２】
また、携帯電話等には、図１２に示すＶＣＯ（ｖｏｌｔａｇｅ　ｃｏｎｔｒｏｌｌｅｄ　ｏｓｃｉｌｌａｔｏｒ）モジュール回路が内蔵されている。図示するように、この回路も、コンデンサＣ、抵抗Ｒ、バイポーラトランジスタＢ、ダイオードＤおよびコイルＣｏ等により構成されている。図中の破線の内部は、共振回路部であり、その右側は、増幅回路部である。なお、Ｖｃｃは、電源電位、Ｖｔは、チューニング電圧であり、ＡＣ（ｉｎ）は、入力部、ＡＣ（ｏｕｔ）は、出力部である。
【００５３】
このように、ＶＣＯ回路においてもダイオードやバイポーラ等の半導体素子が用いられ、特に、モバイル用のモジュールは、小型化・薄型化の要求が大きいため、本実施の形態を用いて好適である。この他、ＴＣＯＸ回路等のモバイル用のモジュールにも、本実施の形態を用いて好適である。
【００５４】
また、本実施の形態によれば、金線５１とペレットＣＨのエッジとの間の距離が大きくなるため、金線５１とペレットＣＨの接触による短絡不良を低減することができる。
【００５５】
即ち、図１３に示すように、ポスト部２５表面の高さが、Ｈｐ１である場合（ポスト部２５の表面の高さがタブ部２３と同じ場合、図中の破線の場合）には、金線５１とペレットＣＨとの最短距離は、Ｌ２となる。これに対して、ポスト部２５表面の高さが、Ｈｐ２である場合、即ち、ポスト部２５の表面の高さがタブ部２３より高く、その表面の高低差がＨ３（＝Ｈｐ２−Ｈｐ１）である場合には、金線５１とペレットＣＨとの最短距離は、Ｌ１となり、Ｌ２より大きくなる。
【００５６】
このように、金線５１とペレットＣＨのエッジとの間の距離を大きくでき、短絡不良を低減することができる。
【００５７】
また、本実施の形態によれば、低ループ用の金線を使用する等、特殊な材料や装置を用いなくても、従前の装置を使用し、パッケージの薄型化や短絡不良の低減を図ることができる。その結果、設備投資を低減でき、低コストで高性能の製品を提供することができる。
【００５８】
（実施の形態２）
実施の形態１においては、ポスト部側のリード部が１つの場合について説明したが、（１）ポスト部側のリード部が２つの場合（３端子の場合）、（２）３つの場合（４端子の場合）や、（３）タブ部が２つで、ポスト部側のリード部が４つの場合（６端子の場合）等、種々の形態の半導体装置に適用可能である。
【００５９】
（１）図１４の（ａ）〜（ｄ）に、ポスト部側のリード部が２つ（２２６ａ、２２６ｂ）の場合の本実施の形態の半導体装置を示す。なお、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【００６０】
この場合も、高さＨ１のタブ部２２３より高さＨ２のポスト部２２５ａおよび２２５ｂを高くすることによって、パッケージの薄型化を図ることができ、また、金線５１とペレットＣＨとの短絡不良を低減することができる。
【００６１】
このように、外部端子として、３端子（２２４、２２６ａ、２２６ｂ）を利用する半導体素子には、例えば、バイポーラトランジスタやＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等があり、例えば、バイポーラトランジスタにおいては、ベース、エミッタおよびコレクタがそれぞれ３端子と接続される。また、ＭＩＳＦＥＴにおいては、ゲート、ソース、およびドレインがそれぞれ３端子と接続される。
【００６２】
（２）図１５の（ａ）〜（ｄ）に、ポスト部側のリード部が３つ（２２６ａ、２２６ｂ、２２６ｃ）の場合の本実施の形態の半導体装置を示す。なお、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【００６３】
この場合も、高さＨ１のタブ部２２３より高さＨ２のポスト部２２５ａ、２２５ｂおよび２２５ｃを高くすることによって、パッケージの薄型化を図ることができ、また、金線５１とペレットＣＨとの短絡不良を低減することができる。
【００６４】
このように、外部端子が、４端子（２２４、２２６ａ、２２６ｂ、２２６ｃ）の場合には、例えば、バイポーラトランジスタやＭＩＳＦＥＴの所望の電極を２方向から引き出すことができる。
【００６５】
（３）図１６の（ａ）〜（ｄ）に、タブ部が２つ（２２３ａ、２２３ｂ）で、ポスト部側のリード部が４つ（２２６ａ、２２６ｂ、２２６ｃ、２２６ｄ）の場合の本実施の形態の半導体装置を示す。なお、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【００６６】
この場合も、高さＨ１のタブ部２２３ａ、２２３ｂより高さＨ２のポスト部２２５ａ、２２５ｂ、２２５ｃおよび２２５ｄを高くすることによって、パッケージの薄型化を図ることができ、また、金線５１とペレットＣＨとの短絡不良を低減することができる。
【００６７】
例えば、２つのバイポーラトランジスタの電極（ベース、エミッタ、コレクタ）を、リード部２２４ａ、２２４ｂ、２２６ａ、２２６ｂ、２２６ｃおよび２２６ｄから引き出すことができる（デュアルタイプトランジスタ）。
【００６８】
このように、複数のタブ部やポスト部を有する半導体装置においても、タブ部よりポスト部を高くすることによって、パッケージの薄型化を図ることができ、また、短絡不良を低減することができる。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７０】
特に、端子数（ポスト部やタブ部の数）は、前記実施の形態の組み合わせに限られるものではない。また、チップ内に形成される半導体素子も前記実施の形態で説明した素子に限定されるものではなく、リードフレームを用いた半導体装置に広く適用可能である。
【００７１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００７２】
第１領域と、前記第１領域より高く形成された第２領域と、を有するリードの第１領域にチップを搭載し、チップと第２領域とを導電線で接続することにより、導電線とチップとの距離を確保することができる。また、パッケージを薄型化することができる。また、半導体装置の性能の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２】（ａ）および（ｂ）は、本発明の実施の形態１である半導体装置に用いられるリードフレームを示す図であり、（ａ）は、要部平面図、（ｂ）は、要部断面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施の形態１である半導体装置に用いられるリードフレームの製造方法を示す要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す基板等の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す基板等の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す基板等の要部断面図である。
【図７】（ａ）および（ｂ）は、本発明の実施の形態１である半導体装置を示す図であり、（ａ）は、基板等の要部平面図であり、（ｂ）は、要部断面図である。
【図８】（ａ）〜（ｅ）は、本発明の実施の形態１である半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。
【図９】（ａ）および（ｂ）は、本発明の実施の形態１の効果を説明するための半導体装置を示す図であり、（ａ）は、基板等の要部平面図であり、（ｂ）は、要部断面図である。
【図１０】（ａ）〜（ｅ）は、本発明の実施の形態１の効果を説明するための半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。
【図１１】本発明の実施の形態１の半導体装置が用いられるアンテナ切り替え回路の一例を示す回路図である。
【図１２】本発明の実施の形態１の半導体装置が用いられるＶＣＯモジュール回路の一例を示す回路図である。
【図１３】本発明の実施の形態１の効果を説明するための半導体装置を示す基板等の要部断面図である。
【図１４】（ａ）〜（ｄ）は、本発明の実施の形態２である半導体装置を示す図であり、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【図１５】（ａ）〜（ｄ）は、本発明の実施の形態２である他の半導体装置を示す図であり、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【図１６】（ａ）〜（ｄ）は、本発明の実施の形態２である他の半導体装置を示す図であり、（ａ）は、上面図、（ｂ）は、側面図、（ｃ）は、裏面図、（ｄ）は、透過斜視図である。
【図１７】（ａ）および（ｂ）は、ガルウィングタイプの半導体装置を示す図であり、（ａ）は、基板等の要部平面図、（ｂ）は、要部断面図である。
【図１８】（ａ）〜（ｅ）は、図１７に示すガルウィングタイプの半導体装置の外観を示す図であり、（ａ）は、上面図、（ｂ）および（ｃ）は、側面図、（ｄ）は、裏面図、（ｅ）は、斜視図である。
【符号の説明】
１　　半導体基板
２　　ｎ−型単結晶シリコン層
６　　ｐ型拡散層
７　　酸化シリコン膜
９　　表面電極
１２　　裏面電極
２１　　リードフレーム
２３　　タブ部
２４　　リード部
２５　　ポスト部
２６　　リード部
２７　　枠部
３１ａ　　成形型
３１ｂ　成形型
３２ａ　　成形型
３２ｂ　成形型
３３ａ　　成形型
３３ｂ　成形型
４１　　銀ペースト
４２　　ヒートブロック
５１　　金線（導電性ワイヤ）
５２　　ヒートブロック
６１　　モールド金型
６１ａ　　上金型
６１ｂ　　下金型
６２　　封止樹脂（溶融樹脂）
２２３　　タブ部
２２３ａ、２２３ｂ　　タブ部
２２４、２２４ａ、２２４ｂ　リード部
２２５ａ〜２２５ｄ　　ポスト部
２２６ａ〜２２６ｄ　リード部
３２３　　タブ部
３２４　　リード部
３２５　　ポスト部
ＡＣ（ｏｕｔ）　　出力部
ＡＣ（ｉｎ）　　入力部
Ｂ　　バイポーラトランジスタ
Ｃ、Ｃ１〜Ｃ６　　コンデンサ
ＣＨ　　半導体チップ（ペレット）
Ｃａ、Ｃｂ　　コイル
Ｃｏ　　コイル
Ｄ、Ｄ１〜Ｄ４　　ダイオード
ＧＮＤ　　接地電位
Ｈ１　　タブ部高さ
Ｈ２　　ポスト部高さ
Ｈ３　タブ部とポスト部の高低差
Ｌ１　タブ部よりポスト部が高い場合の金線とペレットとの最短距離
Ｌ２　ポスト部とタブ部とが同じ高さの場合の金線とペレットとの最短距離
Ｒ、Ｒ１、Ｒ２　　抵抗
Ｖｃｃ　　電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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