(57)【要約】【課題】ＣＰＵを介することなく、電源投入後の回路情報のコンフィグレーション実行時に、ハードウェアのみで構成副版情報を認識してプログラマブル論理回路の論理回路構成の特定及びその動作可否を判断することができるプログラマブル論理回路装置を提供する。【解決手段】回路素子の接続関係を規定する回路情報に従って内部回路が構成されるＦＰＧＡ１，２と、各ＦＰＧＡ１，２の回路構成を特定する構成副版情報６，７と、構成副版情報６に対応するＦＰＧＡ１と組み合わせて動作可能な回路構成を特定する有効構成副版情報８とを取得・記憶し、ＦＰＧＡ１，２を組み合わせた電子回路を構成する回路情報を設定するにあたり、各組み合わせについての構成副版情報７と有効構成副版情報８とを比較して当該組み合わせによる回路の動作可否を判定する比較部１１とを備える。【選択図】　　　　図１
2004088625.tif 000002
【特許請求の範囲】
【請求項１】
回路素子の接続関係を規定する回路情報に従って内部回路が構成される複数のプログラマブル論理回路と、
上記各プログラマブル論理回路の回路構成を特定する構成特定情報と、１のプログラマブル論理回路と組み合わせて動作可能な回路構成を特定する有効構成特定情報とを取得・記憶する情報取得部と、
上記複数のプログラマブル論理回路を組み合わせた電子回路を構成する回路情報を設定するにあたり、各組み合わせについての上記構成特定情報と上記有効構成特定情報とを比較して当該組み合わせによる回路の動作可否を判定する動作判定部と
を備えたプログラマブル論理回路装置。
【請求項２】
情報取得部は、プログラマブル論理回路を実装する基板を特定する基板特定情報を取得・記憶し、
動作判定部は、上記基板特定情報を用いて各プログラマブル論理回路及びこれを実装する基板の組み合わせについての整合性及び当該回路の動作可否を判定することを特徴とする請求項１記載のプログラマブル論理回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は回路情報を書き換えることで論理回路構成の再構成が可能な複数のプログラマブル論理回路装置に係り、特にＣＰＵを介することなく回路情報を設定するコンフィグレーション実行時にプログラマブル論理回路の論理回路構成や動作可否を判断するプログラマブル論理回路装置に関するものである。
【０００２】
【従来の技術】
図９はＦＰＧＡを用いた従来のプログラマブル論理回路装置における構成情報の認識処理を説明する図である。図において、１００，１０１は回路情報を書き換えることによって再構成可能な論理回路であるＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）であって、それぞれ同一基板１０４上に配置されている。１０２はＦＰＧＡ１００，１０１を制御する演算処理部で、ＣＰＵ１０２ａやプログラムＲＯＭ１０３などから構成される。１０２ａはＣＰＵであって、プログラムＲＯＭ１０３に格納されたＦＰＧＡ１００，１０１の制御に関するプログラムを実行する。
【０００３】
１０３はプログラムＲＯＭで、ＣＰＵ１０２ａが実行するプログラムの他に、構成副版情報１０６ａ，１０６ｂにより規定されるＦＰＧＡ１００，１０１の論理回路の組み合わせが正しいか否かを検査する際に用いる有効副版情報を記憶する。ここで、有効副版情報とは、ＦＰＧＡなどの複数のプログラマブル論理回路を組み合わせて回路を構成するにあたり、互いに組み合わせて動作可能な論理回路構成を記述したプログラム情報を特定する副版情報（バージョン情報）である。図示の例で説明すると、ＦＰＧＡ１００と組み合わせて動作可能な、ＦＰＧＡ１０１の論理回路構成を記述するプログラム情報を特定する副版情報（バージョン情報）に相当する。
【０００４】
つまり、ＦＰＧＡ１００とＦＰＧＡ１０１とを組み合わせて動作可能である場合、ＦＰＧＡ１００に関する有効副版情報とＦＰＧＡ１０１の構成副版情報１０６ｂが等しくなる。また、構成副版情報１０６ａ，１０６ｂとは、ＦＰＧＡ１００，１０１の論理回路を記述するプログラム情報をそれぞれ特定する副版情報（バージョン情報）である。これらは、ＦＰＧＡ１００，１０１内の回路素子（プログラマブル素子）で構成された記憶部にそれぞれ格納されており、ＣＰＵ１０２ａによって適宜読み出される。１０４はＦＰＧＡ１００，１０１を実装する基板であって、内部バス１０５を介してＦＰＧＡ１００，１０１と演算処理部１０２とが接続され情報の送受が行われる。
【０００５】
次に動作について説明する。
基板１０４上に実装されたＦＰＧＡ１００，１０１で所望の論理回路を構築する場合、不図示のコンフィグレーションＲＯＭなどに当該論理回路を規定する回路情報を書き込む。この回路情報に従って、ＦＰＧＡ１００，１０１内の回路素子（プログラマブル素子）の機能と結線状態が決定され、所望の論理回路を構築することができる。また、コンフィグレーションＲＯＭ中の回路情報を新たな回路情報に書き換えることで、新たな論理回路に再構成することもできる。
【０００６】
ここで、回路情報の書き込みや書き換えが実行されると、各ＦＰＧＡ１００，１０１内の回路素子（プログラマブル素子）で構成された記憶部には、それぞれの論理回路構成を記述するプログラムを特定する構成副版情報１０６ａ，１０６ｂが記憶される。また、プログラムＲＯＭ１０３には、ＦＰＧＡ１００（又はＦＰＧＡ１０１）と組み合わせて動作可能なＦＰＧＡ１０１（又はＦＰＧＡ１００）の論理回路構成を記述するプログラムを特定する有効副版情報が格納される。
【０００７】
上述したような回路情報の書き込みや書き換えによってＦＰＧＡ１００，１０１の論理回路を再構成した場合、これらが所望の論理回路構成をとっているか否かを検査する必要がある。この処理について説明すると、プログラムＲＯＭ１０３内に格納された当該処理に関するプログラムを実行するＣＰＵ１０２ａが、内部バス１０５を介してＦＰＧＡ１００，１０１内から構成副版情報１０６ａ，１０６ｂをそれぞれ読み出す。
【０００８】
このあと、ＣＰＵ１０２ａは、ＦＰＧＡ１００，１０１から読み出した構成副版情報１０６ａ，１０６ｂのそれぞれに対応する有効副版情報をプログラムＲＯＭ１０３から読み出して、比較処理を実行する。これによって、構成副版情報１０６ａ，１０６ｂが有効副版情報に合致しなければ、ＣＰＵ１０２ａは、ＦＰＧＡ１００，１０１が所望の論理回路構成をとっていないと判断し、その旨を利用者に通知する。
【０００９】
【発明が解決しようとする課題】
従来のプログラマブル論理回路装置は以上のように構成されているので、ＣＰＵ１０２ａがＦＰＧＡ１００，１０１を制御するプログラムを実行して、ＦＰＧＡ１００，１０１を制御するシステムが立ち上がらないと、ＦＰＧＡ１００，１０１が所望の論理回路構成をとっているか否かを検査することができないという課題があった。
【００１０】
つまり、従来のプログラマブル論理回路装置では、ＣＰＵ１０２ａが、内部バス１０５を介してＦＰＧＡ１００，１０１内から構成副版情報１０６ａ，１０６ｂをそれぞれ読み出して有効副版情報との比較処理を実行する。このため、当該比較処理を実行可能な状態にシステムが立ち上がっていなかったり、ＣＰＵ１０２ａ自体が実装されていない場合、ＦＰＧＡ１００，１０１から構成副版情報１０６ａ，１０６ｂを読み出すことができない。これにより、ＦＰＧＡ１００，１０１が所望の論理回路構成をとっているか否か、若しくは、これらの組み合わせが動作可能かどうかを全く判断することができなかった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、ＣＰＵを介することなく、電源投入後の回路情報のコンフィグレーション実行時に、ハードウェアのみで構成副版情報を認識してプログラマブル論理回路の論理回路構成の特定及びその動作可否を判断することができるプログラマブル論理回路装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るプログラマブル論理回路装置は、回路素子の接続関係を規定する回路情報に従って内部回路が構成される複数のプログラマブル論理回路と、各プログラマブル論理回路の回路構成を特定する構成特定情報と、１のプログラマブル論理回路と組み合わせて動作可能な回路構成を特定する有効構成特定情報とを取得・記憶する情報取得部と、複数のプログラマブル論理回路を組み合わせた電子回路を構成する回路情報を設定するにあたり、各組み合わせについての構成特定情報と有効構成特定情報とを比較して当該組み合わせによる回路の動作可否を判定する動作判定部とを備えるものである。
【００１３】
この発明に係るプログラマブル論理回路装置は、情報取得部がプログラマブル論理回路を実装する基板を特定する基板特定情報を取得・記憶し、動作判定部が基板特定情報を用いて各プログラマブル論理回路及びこれを実装する基板の組み合わせについての整合性及び当該回路の動作可否を判定するものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるプログラマブル論理回路装置の構成を示すブロック図である。図において、１，２は回路情報によって規定される論理回路構成をとるＦＰＧＡ（プログラマブル論理回路）であって、ともに基板５上に実装され、内部配線を介して互いに情報を送受すると共に、不図示の内部バスを介して基板５外部と情報のやり取りを行う。３，４はＦＰＧＡ１，２に関する回路情報をそれぞれ格納するコンフィグレーションＲＯＭ（情報取得部）で、コンフィグレーション実行時にコンフィグレーション設定部９，１０によって適宜その内容が読み出される。また、コンフィグレーションＲＯＭ３，４には、回路情報以外に、ＦＰＧＡ１，２の構成副版情報６，７や有効副版情報８が格納される。なお、コンフィグレーションＲＯＭ３，４は、例えばＥＰＲＯＭやＥＥＰＲＯＭが用いられる。
【００１５】
５は基板であって、ＦＰＧＡ１，２を実装する。６，７はＦＰＧＡ１，２の論理回路構成を記述するプログラムを特定する構成副版情報（構成特定情報）であって、コンフィグレーションＲＯＭ３，４にそれぞれ格納され、コンフィグレーション実行時にコンフィグレーション設定部９，１０によって読み出される。これら構成副版情報６，７は、回路情報のうちＦＰＧＡ１，２の論理回路構成を記述した部分をそれぞれ特定するバージョン情報であって、当該回路情報をコンフィグレーションＲＯＭ３，４に設定した際に、上記回路情報の記憶領域とは別の空き領域に格納される。
【００１６】
８はコンフィグレーションＲＯＭ３に格納される有効副版情報（有効構成特定情報）で、ＦＰＧＡ１の構成副版情報６で特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ２の論理回路構成を記述するプログラムを特定する副版情報である。この有効副版情報６としては、例えばＦＰＧＡ１の構成副版情報６で特定される論理回路構成で動作可能であった論理回路構成を記述するプログラムのバージョン情報を逐次記録したものであってもよい。
【００１７】
９，１０はＦＰＧＡ１，２にそれぞれの回路情報を設定（コンフィグレーション処理）するコンフィグレーション設定部（動作判定部）で、コンフィグレーションの前処理として構成副版情報６，７や有効副版情報８の読み出しを行う。これらコンフィグレーション設定部９，１０は、電源が投入されるとＣＰＵを介さずに自動的に動作するように構成する。また、図中では、これらをＦＰＧＡ１，２外部に設けた例を示したが、ＦＰＧＡ１，２内の回路素子で構成してもよい。
【００１８】
１１はＦＰＧＡ２からの構成副版情報７とＦＰＧＡ１における有効副版情報８とを比較する比較部（動作判定部）であって、ＦＰＧＡ１内の回路素子（プログラマブル素子）によって構成される。１２は比較部１１による比較結果情報で、構成副版情報７と有効副版情報８が一致しなかった場合、エラー信号として外部の通知手段に伝達される。通知手段としては、例えばＬＥＤやブザーで利用者に視聴覚的に通知するものや、エラー要因をより詳しく通知する表示情報としてＬＣＤなどに表示するようにしてもよい。
【００１９】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３の所定のアドレスに対応する記憶領域に、ＦＰＧＡ１の回路情報、構成副版情報６及び有効副版情報８をそれぞれ記憶する。ここで、ＦＰＧＡ１の論理回路と組み合わせて動作可能な複数の構成を記述したプログラムを特定する各副版情報を、構成副版情報６を用いて適宜読み出せるように所定のアドレスに対応付けて、有効副版情報８としてコンフィグレーションＲＯＭ３にそれぞれ記憶する。一方、コンフィグレーションＲＯＭ４の所定のアドレスに対応する記憶領域には、ＦＰＧＡ２の回路情報及び構成副版情報７をそれぞれ記憶する。
【００２０】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９，１０は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３，４の上記所定のアドレスに対応する記憶領域から構成副版情報６，７をそれぞれ読み出す。このあと、コンフィグレーション設定部９は、構成副版情報６を用いてコンフィグレーションＲＯＭ３の内容を検索し、当該副版情報６に対応する有効副版情報８を読み出してＦＰＧＡ１内に送出する。
【００２１】
また、コンフィグレーション設定部１０は、構成副版情報７をそのままＦＰＧＡ２内に送出する。コンフィグレーション設定部１０から構成副版情報７を受けると、ＦＰＧＡ２内の回路素子からなる不図示の情報伝達部は、内部配線を介してＦＰＧＡ１に当該構成副版情報７を送出する。このあと、ＦＰＧＡ１内の比較部１１は、コンフィグレーション設定部９から取得したＦＰＧＡ２についての有効副版情報８と構成副版情報７とを比較する。このとき、有効副版情報８と構成副版情報７が一致すれば、比較部１１は、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１外部に通知する。このあと、ＦＰＧＡ１，２は、上記回路情報に基づいた論理回路構成にて起動する。
【００２２】
一方、ＦＰＧＡ２の構成副版情報７が有効副版情報８と一致しなければ、比較部１１は、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１外部に出力する。当該比較結果情報１２は、ＦＰＧＡ１外部の基板５上若しくは基板５外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１とＦＰＧＡ２を組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば両情報８，７が一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、両情報８，７が一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００２３】
以上のように、この実施の形態１によれば、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９，１０や比較部１１などのハードウェア構成のみで、ＦＰＧＡ１，２の論理回路構成をそれぞれ認識して、これら論理回路構成の特定及びこれらの組み合わせが動作するか否かを判断するので、ＦＰＧＡ１，２の論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１，２が動作可能か否かを即座に知ることができる。
【００２４】
実施の形態２．
上記実施の形態１ではＦＰＧＡ内に比較部を設ける例を示したが、この実施の形態２はＦＰＧＡ外に比較部を設けたものである。
【００２５】
図２はこの発明の実施の形態２によるプログラマブル論理回路装置の構成を示す図である。図において、１ａ，２ａは構成副版情報と有効副版情報を比較する比較部１１ａを有さないＦＰＧＡ（プログラマブル論理回路）であって、ともに基板５上に実装され、内部配線を介して互いに又は比較部１１ａと情報を送受すると共に、不図示の内部バスを介して基板５外部と情報のやり取りを行う。６ａ，７ａはＦＰＧＡ１ａ，２ａの論理回路構成を記述するプログラムを特定する構成副版情報（構成特定情報）であって、ＦＰＧＡ１ａ，２ａの回路情報をコンフィグレーションＲＯＭ３，４に設定した際に、当該回路情報の記憶領域とは別の空き領域に格納される。
【００２６】
８ａは比較部１１ａに保持される有効副版情報（有効構成特定情報）で、構成副版情報６ａ，７ａで特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ１ａ，２ａの論理回路構成を記述するプログラムを特定する副版情報である。１１ａはＦＰＧＡ１ａ，２ａの回路素子とは別個に設けた比較部（動作判定部）であって、ＦＰＧＡ１ａ，２ａからそれぞれ入力した構成副版情報６ａ，７ａと有効副版情報８ａとを比較する。また、比較部１１ａは、電源が投入されるとＣＰＵを介さずに自動的に動作するように構成する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００２７】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３，４の所定のアドレスに対応する記憶領域に、ＦＰＧＡ１ａ，２ａの回路情報及び構成副版情報６ａ，７ａをそれぞれ記憶する。ここで、ＦＰＧＡ１ａ，２ａの論理回路と組み合わせて動作可能な複数の構成を記述したプログラムを特定する各副版情報を、構成副版情報６ａ，７ａを用いて適宜読み出せるように所定のアドレスに対応付けて有効副版情報８ａとして比較部１１ａ内の記憶部に記憶する。
【００２８】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９，１０は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３，４の上記所定のアドレスに対応する記憶領域から構成副版情報６ａ，７ａをそれぞれ読み出す。このあと、コンフィグレーション設定部９，１０は、構成副版情報６ａ，７ａをそのままＦＰＧＡ１ａ，２ａ内に送出する。
【００２９】
コンフィグレーション設定部９，１０から構成副版情報６ａ，７ａを受けると、ＦＰＧＡ１ａ，２ａ内の回路素子からなる不図示の情報伝達部は、内部配線を介して外部の比較部１１ａに当該構成副版情報６ａ，７ａを送出する。このあと、比較部１１ａは、コンフィグレーション設定部９，１０から取得したＦＰＧＡ１ａ及びＦＰＧＡ２ａについての有効副版情報８ａと構成副版情報６ａ，７ａとを比較する。このとき、有効副版情報８ａと構成副版情報６ａ，７ａが一致すれば、比較部１１ａは、その旨を比較結果情報１２として、不図示の内部バスを介して外部に通知する。このあと、ＦＰＧＡ１ａ，２ａは、上記回路情報に基づいた論理回路構成にて起動する。
【００３０】
一方、ＦＰＧＡ１ａ及びＦＰＧＡ２ａの有効副版情報８ａが構成副版情報６ａ，７ａのいずれかと一致しなければ、比較部１１ａは、その旨を比較結果情報１２として、不図示の内部バスを介して外部に出力する。当該比較結果情報１２は、ＦＰＧＡ１ａ，２ａ外部の基板５上若しくは基板５外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１ａとＦＰＧＡ２ａを組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば情報８ａ，６ａ，７ａが一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、両情報８ａ，６ａ，７ａが一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００３１】
以上のように、この実施の形態２によれば、有効副版情報８ａ及び比較部１１ａをＦＰＧＡ１ａ，２ａ外に構成しても、上記実施の形態１と同様に、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９，１０や比較部１１ａなどのハードウェア構成のみで、ＦＰＧＡ１ａ，２ａの論理回路構成をそれぞれ認識して、これら論理回路構成の特定及びこれらの組み合わせが動作するか否かを判断するので、ＦＰＧＡ１ａ，２ａの論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１ａ，２ａが動作可能か否かを即座に知ることができる。
【００３２】
実施の形態３．
図３はこの発明の実施の形態３によるプログラマブル論理回路装置の構成を示す図である。図において、１ｂ，２ｂ，１３はＦＰＧＡ（プログラマブル論理回路）であって、ともに基板５上に実装され、シリアル入出力部１７−１〜１７−３を介して、互いに若しくは基板５外部と情報のやり取りを行う。６ｂ，７ｂ，１６はＦＰＧＡ１ｂ，２ｂ，１３の論理回路構成を記述するプログラムを特定する構成副版情報（構成特定情報）であって、ＦＰＧＡ１ｂ，２ｂ，１３の回路情報をコンフィグレーションＲＯＭ３，４，１５に設定した際に、上記回路情報の記憶領域とは別の空き領域に格納される。
【００３３】
８ｂはコンフィグレーションＲＯＭ３に格納される有効副版情報（有効構成特定情報）で、ＦＰＧＡ１ｂの構成副版情報６ｂで特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ２ｂ及びＦＰＧＡ１３の論理回路構成を記述するプログラムを特定する副版情報である。１１ｂはＦＰＧＡ２ｂ，１３からの構成副版情報７ｂ，１６とＦＰＧＡ１ｂにおける有効副版情報８ｂとを比較する比較部（動作判定部）であって、ＦＰＧＡ１ｂ内の回路素子（プログラマブル素子）によって構成される。
【００３４】
１４はＦＰＧＡ１３にそれぞれの回路情報を設定（コンフィグレーション処理）するコンフィグレーション設定部（動作判定部）で、コンフィグレーションの前処理として構成副版情報１６の読み出しを行ってシリアル入出力部１７−３に出力する。このコンフィグレーション設定部１４は、コンフィグレーション設定部９，１０と同様に、電源が投入されるとＣＰＵを介さずに自動的に動作するように構成する。また、図中では、これらをＦＰＧＡ１３外部に設けた例を示したが、ＦＰＧＡ１３内の回路素子で構成してもよい。
【００３５】
１５はＦＰＧＡ１３に関する回路情報を格納するコンフィグレーションＲＯＭ（情報取得部）で、コンフィグレーション実行時にコンフィグレーション設定部１４によって適宜その内容が読み出される。また、コンフィグレーションＲＯＭ１５には、例えばＥＰＲＯＭやＥＥＰＲＯＭが用いられる。１７−１〜１７−３はＦＰＧＡ１ｂ，２ｂ，１３間でやり取りされる情報をシリアル伝送するシリアル入出力部であって、ＦＰＧＡ１ｂ，２ｂ，１３内の回路素子（プログラマブル素子）によって構成される。但し、シリアル入出力部１７−１〜１７−３は、電源投入時に回路情報を更新するコンフィグレーションが実行されても、再構成されないように固定的に構成する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００３６】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３の所定のアドレスに対応する記憶領域に、ＦＰＧＡ１ｂの回路情報、構成副版情報６ｂ及び有効副版情報８ｂをそれぞれ記憶する。ここで、ＦＰＧＡ１ｂの論理回路と組み合わせて動作可能なＦＰＧＡ２ｂ，１３の構成を記述したプログラムを特定する各副版情報を、構成副版情報６ｂを用いて適宜読み出せるように所定のアドレスに対応付けて、有効副版情報８ｂとしてコンフィグレーションＲＯＭ３に記憶する。一方、コンフィグレーションＲＯＭ４，１５の所定のアドレスに対応する記憶領域には、ＦＰＧＡ２ｂ，１３の回路情報及び構成副版情報７ｂ，１６をそれぞれ記憶する。
【００３７】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９，１０，１４は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３，４，１５の上記所定のアドレスに対応する記憶領域から構成副版情報６ｂ，７ｂ，１６をそれぞれ読み出す。このあと、コンフィグレーション設定部９は、構成副版情報６ｂを用いてコンフィグレーションＲＯＭ３の内容を検索し、当該副版情報６ｂに対応する有効副版情報８ｂを読み出してＦＰＧＡ１ｂ内に送出する。
【００３８】
また、コンフィグレーション設定部１０，１４は、構成副版情報７ｂ，１６をそのままＦＰＧＡ２ｂ，１３内に送出する。コンフィグレーション設定部１０，１４から構成副版情報７ｂ，１６を受けると、ＦＰＧＡ２ｂ，１３内の回路素子からなるシリアル入出力部１７−２，１７−３は、内部配線を介してＦＰＧＡ１ｂに当該構成副版情報７ｂ，１６をシリアル伝送する。このあと、ＦＰＧＡ１ｂ内の比較部１１ｂは、コンフィグレーション設定部９から取得したＦＰＧＡ２ｂ及びＦＰＧＡ１３についての有効副版情報８ｂと構成副版情報７ｂ，１６を比較する。
【００３９】
このとき、有効副版情報８ｂと構成副版情報７ｂ，１６が一致すれば、比較部１１ｂは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｂ外部に通知する。このあと、ＦＰＧＡ１ｂ，２ｂ，１３は、上記回路情報に基づいた論理回路構成にて起動する。
【００４０】
一方、ＦＰＧＡ２ｂ及びＦＰＧＡ１３の構成副版情報７ｂ，１６のいずれかが有効副版情報８ｂと一致しなければ、比較部１１ｂは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｂ外部に出力する。当該比較結果情報１２は、ＦＰＧＡ１ｂ外部の基板５上若しくは基板５外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１ｂ、ＦＰＧＡ２ｂ及びＦＰＧＡ１３を組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば情報８ｂ，７ｂ，１６が一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、情報８ｂ，７ｂ，１６が一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００４１】
以上のように、この実施の形態３によれば、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９，１０，１４や比較部１１ｂなどのハードウェア構成のみで、ＦＰＧＡ１ｂ，２ｂ，１３の論理回路構成をそれぞれ認識して、これら論理回路構成の特定及びこれらの組み合わせが動作するか否かを判断するので、ＦＰＧＡ１ｂ，２ｂ，１３の論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１ｂ，２ｂ，１３が動作可能か否かを即座に知ることができる。
【００４２】
実施の形態４．
図４はこの発明の実施の形態４によるプログラマブル論理回路装置の構成を示す図である。図において、１ｃ，２ｃはＦＰＧＡ（プログラマブル論理回路）であって、ともに基板５上に実装され、シリアル入出力部１７−１，１７−２を介して、互いに若しくは基板５外部と情報のやり取りを行う。６ｃ，７ｃはＦＰＧＡ１ｃ，２ｃの論理回路構成を記述するプログラムを特定する構成副版情報（構成特定情報）であって、ＦＰＧＡ１ｃ，２ｃの回路情報をコンフィグレーションＲＯＭ３，４に設定した際に、上記回路情報の記憶領域とは別の空き領域に格納される。８ｃ−１，８ｃ−２はコンフィグレーションＲＯＭ３，４にそれぞれ格納される有効副版情報（有効構成特定情報）で、ＦＰＧＡ１ｃ，２ｃの構成副版情報６ｃ，７ｃで特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ２ｃ，１３の論理回路構成をそれぞれ記述するプログラムを特定する副版情報である。
【００４３】
１１ｃ−１，１１ｃ−２はＦＰＧＡ１ｃ及びＦＰＧＡ２ｃにそれぞれ設けた比較部（動作判定部）であって、ＦＰＧＡ１ｃの有効副版情報８ｃ−１とＦＰＧＡ２ｃの構成副版情報７ｃ、ＦＰＧＡ２ｃの有効副版情報８ｃ−２とＦＰＧＡ１３の構成副版情報１６をそれぞれ比較する。これら比較部１１ｃ−１，１１ｃ−２は、ＦＰＧＡ１ｃ，２ｃ内の回路素子（プログラマブル素子）によって構成する。なお、図１及び図３と同一構成要素には同一符号を付して重複する説明を省略する。
【００４４】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３，４の所定のアドレスに対応する記憶領域に、ＦＰＧＡ１ｃ，２ｃの回路情報、構成副版情報６ｃ，７ｃ及び有効副版情報８ｃ−１，８ｃ−２をそれぞれ記憶する。ここで、ＦＰＧＡ１ｃ，２ｃの論理回路と組み合わせて動作可能なＦＰＧＡ２ｃ，１３の構成を記述したプログラムを特定する各副版情報を、構成副版情報６ｃ，７ｃを用いて適宜読み出せるように所定のアドレスに対応付けて、有効副版情報８ｃ−１，８ｃ−２としてコンフィグレーションＲＯＭ３，４にそれぞれ記憶する。一方、コンフィグレーションＲＯＭ１５の所定のアドレスに対応する記憶領域には、ＦＰＧＡ１３の回路情報及び構成副版情報１６をそれぞれ記憶する。
【００４５】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９，１０，１４は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３，４，１５の上記所定のアドレスに対応する記憶領域から構成副版情報６ｃ，７ｃ，１６をそれぞれ読み出す。このあと、コンフィグレーション設定部９，１０は、構成副版情報６ｃ，７ｃを用いてコンフィグレーションＲＯＭ３，４の内容を検索し、当該副版情報６ｃ，７ｃに対応する有効副版情報８ｃ−１，８ｃ−２を読み出してＦＰＧＡ１ｃ，２ｃ内に送出する。
【００４６】
また、コンフィグレーション設定部１４は、構成副版情報１６をそのままＦＰＧＡ１３内に送出する。コンフィグレーション設定部１４から構成副版情報１６を受けると、ＦＰＧＡ１３内の回路素子からなるシリアル入出力部１７−３は、内部配線を介してＦＰＧＡ２ｃに当該構成副版情報１６をシリアル伝送する。このあと、ＦＰＧＡ２ｃ内の比較部１１ｃ−２は、コンフィグレーション設定部１０から取得したＦＰＧＡ２ｃについての有効副版情報８ｃ−２と構成副版情報１６とを比較する。
【００４７】
このとき、有効副版情報８ｃ−２と構成副版情報１６が一致すれば、比較部１１ｃ−２は、上記両情報８ｃ−２，１６が一致する旨を通知する情報及びＦＰＧＡ２ｃの構成副版情報７ｃを、シリアル入出力部１７−２を介してＦＰＧＡ１ｃにシリアル伝送する。このあと、ＦＰＧＡ２ｃ，１３は、上記回路情報に基づいた論理回路構成をとって起動する。一方、ＦＰＧＡ１３の構成副版情報１６が有効副版情報８ｃ−２と等しくなければ、比較部１１ｃ−２は、上記両情報８ｃ−２，１６が一致しない旨を通知する情報及びＦＰＧＡ２ｃの構成副版情報７ｃを、シリアル入出力部１７−２を介してＦＰＧＡ１ｃにシリアル伝送する。
【００４８】
続いて、ＦＰＧＡ１ｃ内の比較部１１ｃ−１は、コンフィグレーション設定部９から取得したＦＰＧＡ１ｃについての有効副版情報８ｃ−１と、ＦＰＧＡ２ｃからシリアル伝送されてきた構成副版情報７ｃとを比較する。このとき、有効副版情報８ｃ−１と構成副版情報７ｃが一致すれば、比較部１１ｃ−１は、その旨を通知する情報及びＦＰＧＡ２ｃからの比較結果情報を比較結果情報１２として、シリアル入出力部１７−１を介してＦＰＧＡ１ｃ外部に出力する。このあと、ＦＰＧＡ１ｃ，２ｃは、上記回路情報に基づいた論理回路構成にて起動する。
【００４９】
一方、ＦＰＧＡ２ｃの構成副版情報７ｃが有効副版情報８ｃ−１と一致しなければ、比較部１１ｃ−１は、その旨を通知する情報及びＦＰＧＡ２ｃからの比較結果情報を比較結果情報１２として、シリアル入出力部１７−１を介してＦＰＧＡ１ｃ外部に出力する。当該比較結果情報１２は、ＦＰＧＡ１ｃ外部の基板５上若しくは基板５外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１ｃ、ＦＰＧＡ２ｃ及びＦＰＧＡ１３を組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば情報８ｃ−１，８ｃ−２，７ｃ，１６が一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、情報８ｃ−１，８ｃ−２，７ｃ，１６が一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００５０】
以上のように、この実施の形態４によれば、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９，１０，１４や比較部１１ｃ−１，１１ｃ−２などのハードウェア構成のみで、ＦＰＧＡ１ｃ，２ｃ，１３の論理回路構成をそれぞれ認識して、これら論理回路構成の特定及びこれらの組み合わせが動作するか否かを判断するので、ＦＰＧＡ１ｃ，２ｃ，１３の論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１ｃ，２ｃ，１３が動作可能か否かを即座に知ることができる。
【００５１】
実施の形態５．
図５はこの発明の実施の形態５によるプログラマブル論理回路装置の構成を示す図である。図において、１ｄ，２ｄ，１３ａはＦＰＧＡ（プログラマブル論理回路）であって、ともに基板５上に実装され、内部配線を介して互いに情報を送受すると共に、不図示の内部バスを介して基板５外部と情報のやり取りを行う。６ｄ，７ｄ，１６ａはＦＰＧＡ１ｄ，２ｄ，１３ａの論理回路構成を記述するプログラムを特定する構成副版情報（構成特定情報）であって、ＦＰＧＡ１ｄ，２ｄ，１３ａの回路情報をコンフィグレーションＲＯＭ３，４，１５に設定した際に、上記回路情報の記憶領域とは別の空き領域に格納される。
【００５２】
８ｄはコンフィグレーションＲＯＭ３に格納される有効副版情報（有効構成特定情報）で、ＦＰＧＡ１ｄの構成副版情報６ｄで特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ２ｄ及びＦＰＧＡ１３ａの論理回路構成を記述するプログラムを特定する副版情報である。１１ｄはＦＰＧＡ２ｄ，１３ａからの構成副版情報７ｄ，１６ａとＦＰＧＡ１ｄにおける有効副版情報８ｄとを比較する比較部（動作判定部）であって、ＦＰＧＡ１ｄ内の回路素子（プログラマブル素子）によって構成される。なお、図１及び図３と同一構成要素には同一符号を付して重複する説明を省略する。
【００５３】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３の所定のアドレスに対応する記憶領域に、ＦＰＧＡ１ｄの回路情報、構成副版情報６ｄ及び有効副版情報８ｄをそれぞれ記憶する。ここで、ＦＰＧＡ１ｄの論理回路と組み合わせて動作可能なＦＰＧＡ２ｄ，１３ａの構成を記述したプログラムを特定する各副版情報を、構成副版情報６ｄを用いて適宜読み出せるように所定のアドレスに対応付けて、有効副版情報８ｄとしてコンフィグレーションＲＯＭ３に記憶する。一方、コンフィグレーションＲＯＭ４，１５の所定のアドレスに対応する記憶領域には、ＦＰＧＡ２ｄ，１３ａの回路情報及び構成副版情報７ｄ，１６ａをそれぞれ記憶する。
【００５４】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９，１０，１４は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３，４，１５の上記所定のアドレスに対応する記憶領域から構成副版情報６ｄ，７ｄ，１６ａをそれぞれ読み出す。このあと、コンフィグレーション設定部９は、構成副版情報６ｄを用いてコンフィグレーションＲＯＭ３の内容を検索し、当該副版情報６ｄに対応する有効副版情報８ｄを読み出してＦＰＧＡ１ｄ内に送出する。
【００５５】
また、コンフィグレーション設定部１０，１４は、構成副版情報７ｄ，１６ａをそのままＦＰＧＡ２ｄ，１３ａ内に送出する。コンフィグレーション設定部１０，１４から構成副版情報７ｄ，１６ａを受けると、ＦＰＧＡ２ｄ，１３ａ内の回路素子からなる不図示の情報伝達部は、内部配線を介してＦＰＧＡ１ｄに当該構成副版情報７ｄ，１６ａをそれぞれ出力する。
このあと、ＦＰＧＡ１ｄ内の比較部１１ｄは、コンフィグレーション設定部９から取得したＦＰＧＡ２ｄ及びＦＰＧＡ１３ａについての有効副版情報８ｄと構成副版情報７ｄ，１６ａを比較する。
【００５６】
このとき、有効副版情報８ｄと構成副版情報７ｄ，１６ａが一致すれば、比較部１１ｄは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｄ外部に出力する。このあと、ＦＰＧＡ１ｄ，２ｄ，１３ａは、上記回路情報に基づいた論理回路構成にて起動する。
【００５７】
一方、ＦＰＧＡ２ｄ及びＦＰＧＡ１３ａの構成副版情報７ｄ，１６ａのいずれかが有効副版情報８ｄと一致しなければ、比較部１１ｄは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｄ外部に出力する。当該比較結果情報１２は、ＦＰＧＡ１ｄ外部の基板５上若しくは基板５外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１ｄ、ＦＰＧＡ２ｄ及びＦＰＧＡ１３ａを組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば上記情報８ｄ，７ｄ，１６ａが一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、上記情報８ｄ，７ｄ，１６ａが一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００５８】
以上のように、この実施の形態５によれば、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９，１０，１４や比較部１１ｄなどのハードウェア構成のみで、ＦＰＧＡ１ｄ，２ｄ，１３ａの論理回路構成をそれぞれ認識して、これら論理回路構成の特定及びこれらの組み合わせが動作するか否かを判断するので、ＦＰＧＡ１ｄ，２ｄ，１３ａの論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１ｄ，２ｄ，１３ａが動作可能か否かを即座に知ることができる。
【００５９】
実施の形態６．
図６はこの発明の実施の形態６によるプログラマブル論理回路装置の構成を示す図である。図において、１ｅ，２ｅ，１３ｂはＦＰＧＡ（プログラマブル論理回路）であって、ともに基板５上に実装され、内部配線を介して互いに情報を送受すると共に、不図示の内部バスを介して基板５外部と情報のやり取りを行う。６ｅ，７ｅ，１６ｂはＦＰＧＡ１ｅ，２ｅ，１３ｂの論理回路構成を記述するプログラムを特定する構成副版情報（構成特定情報）であって、ＦＰＧＡ１ｅ，２ｅ，１３ｂの回路情報をコンフィグレーションＲＯＭ３，４，１５に設定した際に、上記回路情報の記憶領域とは別の空き領域に格納される。８ｅはコンフィグレーションＲＯＭ３に格納される有効副版情報（有効構成特定情報）で、ＦＰＧＡ１ｅの構成副版情報６ｅで特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ２ｅ及びＦＰＧＡ１３ｂの論理回路構成を記述するプログラムを特定する副版情報である。
【００６０】
１１ｅ−１，１１ｅ−２はＦＰＧＡ２ｅ及びＦＰＧＡ１３ｂにそれぞれ設けた比較部（動作判定部）であって、ＦＰＧＡ１ｅからの有効副版情報８ｅとＦＰＧＡ２ｅの構成副版情報７ｅ、ＦＰＧＡ１ｅからの有効副版情報８ｅとＦＰＧＡ１３ｂの構成副版情報１６ｂをそれぞれ比較する。これら比較部１１ｅ−１，１１ｅ−２は、ＦＰＧＡ２ｅ，１３ｂ内の回路素子（プログラマブル素子）によって構成される。なお、図１及び図３と同一構成要素には同一符号を付して重複する説明を省略する。
【００６１】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３の所定のアドレスに対応する記憶領域に、ＦＰＧＡ１ｅの回路情報、構成副版情報６ｅ及び有効副版情報８ｅをそれぞれ記憶する。ここで、ＦＰＧＡ１ｅの論理回路と組み合わせて動作可能なＦＰＧＡ２ｅ，１３ｂの構成を記述したプログラムを特定する各副版情報を、構成副版情報６ｅを用いて適宜読み出せるように所定のアドレスに対応付けて、有効副版情報８ｅとしてコンフィグレーションＲＯＭ３にそれぞれ記憶する。
一方、コンフィグレーションＲＯＭ４，１５の所定のアドレスに対応する記憶領域には、ＦＰＧＡ２ｅ，１３ｂの回路情報及び構成副版情報７ｅ，１６ｂをそれぞれ記憶する。
【００６２】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９，１０，１４は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３，４，１５の上記所定のアドレスに対応する記憶領域から構成副版情報６ｅ，７ｅ，１６ｂをそれぞれ読み出す。このあと、コンフィグレーション設定部９は、構成副版情報６ｅを用いてコンフィグレーションＲＯＭ３の内容を検索し、当該副版情報６ｅに対応する有効副版情報８ｅを読み出してＦＰＧＡ１ｅ内に送出する。コンフィグレーション設定部９から有効副版情報８ｅを受けると、ＦＰＧＡ１ｅ内の回路素子からなる不図示の情報伝達部は、内部配線を介してＦＰＧＡ２ｅ及びＦＰＧＡ１３ｂに当該有効副版情報８ｅを出力する。
【００６３】
また、コンフィグレーション設定部１０，１４は、構成副版情報７ｅ，１６ｂをそのままＦＰＧＡ２ｅ，１３ｂ内に送出する。このあと、ＦＰＧＡ２ｅ内の比較部１１ｅ−１は、ＦＰＧＡ１ｅから取得した有効副版情報８ｅと、コンフィグレーション設定部１０からの構成副版情報７ｅとを比較する。また、同時に、ＦＰＧＡ１３ｂ内の比較部１１ｅ−２も、ＦＰＧＡ１ｅから取得した有効副版情報８ｅと、コンフィグレーション設定部１４からの構成副版情報１６ｂとを比較する。
【００６４】
このとき、有効副版情報８ｅと構成副版情報７ｅが一致すれば、比較部１１ｅ−１は、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ２ｅ外部に通知する。このあと、ＦＰＧＡ１ｅ，２ｅは、上記回路情報に基づいた論理回路構成をとって起動する。一方、有効副版情報８ｅと構成副版情報７ｅが一致しなければ、比較部１１ｅ−１は、その旨を比較結果情報１２として、不図示の内部バスを介してを介してＦＰＧＡ２ｅ外部に出力する。
【００６５】
また、比較部１１ｅ−２においても、有効副版情報８ｅと構成副版情報１６ｂが一致すれば、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１３ｂ外部に通知する。このあと、ＦＰＧＡ２ｅ，１３ｂは、上記回路情報に基づいた論理回路構成をとって起動する。一方、有効副版情報８ｅと構成副版情報１６ｂが一致しなければ、比較部１１ｅ−２は、その旨を比較結果情報１２として、不図示の内部バスを介してを介してＦＰＧＡ１３ｂ外部に出力する。
【００６６】
特に、上記情報８ｅ，７ｅ，１６ｂが一致しない旨を伝える比較結果情報１２は、ＦＰＧＡ２ｅ，１３ｂ外部の基板５上若しくは基板５外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１ｅ、ＦＰＧＡ２ｅ及びＦＰＧＡ１３ｂを組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば上記情報８ｅ，７ｅ，１６ｂが一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、上記情報８ｅ，７ｅ，１６ｂが一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００６７】
以上のように、この実施の形態６によれば、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９，１０，１４や比較部１１ｅ−１，１１ｅ−２などのハードウェア構成のみで、ＦＰＧＡ１ｅ，２ｅ，１３ｂの論理回路構成をそれぞれ認識して、これら論理回路構成の特定及びこれらの組み合わせが動作するか否かを判断するので、ＦＰＧＡ１ｅ，２ｅ，１３ｂの論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１ｅ，２ｅ，１３ｂが動作可能か否かを即座に知ることができる。
【００６８】
実施の形態７．
図７はこの発明の実施の形態７によるプログラマブル論理回路装置の構成を示す図である。図において、１ｆは構成／基板有効副版情報１９と構成副版情報７及び基板構成副版情報１８とを比較する比較部１１ｆを備えたＦＰＧＡ（プログラマブル論理回路）であって、基板５上に実装され、内部配線を介してＦＰＧＡ２との間で情報を送受すると共に、不図示の内部バスを介して基板５外部と情報のやり取りを行う。３ａはＦＰＧＡ１ｆに関する回路情報を格納するコンフィグレーションＲＯＭ（情報取得部）で、コンフィグレーション実行時にコンフィグレーション設定部９ａによって適宜その内容が読み出される。また、コンフィグレーションＲＯＭ３ａには、上記回路情報以外に構成／基板有効副版情報１９が格納される。なお、コンフィグレーションＲＯＭ３ａには、例えばＥＰＲＯＭやＥＥＰＲＯＭが用いられる。
【００６９】
９ａはＦＰＧＡ１ｆに回路情報を設定（コンフィグレーション処理）するコンフィグレーション設定部（動作判定部）で、コンフィグレーションの前処理として構成副版情報６や構成／基板有効副版情報１９の読み出しを行う。このコンフィグレーション設定部９ａは、電源が投入されるとＣＰＵを介さずに自動的に動作するように構成する。また、図中では、これらをＦＰＧＡ１ｆ外部に設けた例を示したが、ＦＰＧＡ１ｆ内の回路素子で構成してもよい。１１ｆはＦＰＧＡ２からの構成副版情報７及び基板５の基板構成副版情報１８と、基板５についての構成／基板有効副版情報１９とを比較する比較部（動作判定部）であって、ＦＰＧＡ１ｆ内の回路素子（プログラマブル素子）によって構成される。
【００７０】
１８は基板構成副版情報（基板特定情報）で、基板５を特定するバージョン情報である。この基板構成副版情報１８は、基板５上のパターンやジャンパスイッチによって示される。１９はコンフィグレーションＲＯＭ３ａに格納される構成／基板有効副版情報で、ＦＰＧＡ１ｆの構成副版情報６で特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ２の論理回路構成を記述するプログラムを特定する副版情報と、ＦＰＧＡ１ｆ，２が実装されるべき基板５を特定する副版情報とを含んで構成される。また、構成／基板有効副版情報１９は、ＦＰＧＡ１ｆの回路情報をコンフィグレーションＲＯＭ３ａに設定した際に、上記回路情報を記憶する領域とは別の空き領域に格納される。なお、図１と同一構成要素には同一符号を付して重複を省略する。
【００７１】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３ａの所定のアドレスに対応する記憶領域に、ＦＰＧＡ１ｆの回路情報、構成副版情報６、及び構成／基板有効副版情報１９をそれぞれ記憶する。ここで、基板５に実装されたＦＰＧＡ１ｆの論理回路と組み合わせて動作可能な複数の構成を記述したプログラムを特定する各副版情報を、構成副版情報６を用いて適宜読み出せるように所定のアドレスに対応付けて、構成／基板有効副版情報１９としてコンフィグレーションＲＯＭ３ａに記憶する。一方、コンフィグレーションＲＯＭ４の所定のアドレスに対応する記憶領域には、ＦＰＧＡ２の回路情報及び構成副版情報７をそれぞれ記憶する。
【００７２】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９ａ，１０は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３ａ，４の上記所定のアドレスに対応する記憶領域から構成副版情報６，７を読み出す。このあと、コンフィグレーション設定部９ａは、構成副版情報６を用いてコンフィグレーションＲＯＭ３ａの内容を検索し、当該副版情報６に対応する構成／基板有効副版情報１９を読み出してＦＰＧＡ１ｆ内に送出する。
【００７３】
また、コンフィグレーション設定部１０は、構成副版情報７をそのままＦＰＧＡ２内に送出する。コンフィグレーション設定部１０から構成副版情報７を受けると、ＦＰＧＡ２内の回路素子からなる不図示の情報伝達部は、内部配線を介してＦＰＧＡ１ｆに当該構成副版情報７を送出する。ここで、比較部１１ｆは、基板５上のパターン又はジャンパスイッチから基板構成副版情報１８を読み込む。このあと、ＦＰＧＡ１ｆ内の比較部１１ｆは、コンフィグレーション設定部９ａから取得した構成／基板有効副版情報１９と、ＦＰＧＡ２からの構成副版情報７及び基板５の基板構成副版情報１８とを比較する。
このとき、構成／基板有効副版情報１９と構成副版情報７及び基板構成副版情報１８が一致すれば、比較部１１ｆは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｆ外部に通知する。このあと、ＦＰＧＡ１ｆ，２は、上記回路情報に基づいた論理回路構成にて起動する。
【００７４】
一方、構成／基板有効副版情報１９が構成副版情報７及び基板構成副版情報１８のいずれかと一致しなければ、比較部１１ｆは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｆ外部に出力する。当該比較結果情報１２は、ＦＰＧＡ１ｆ外部の基板５上若しくは基板５外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１ｆとＦＰＧＡ２を組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば両情報１９，７が一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、両情報１９，７が一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００７５】
以上のように、この実施の形態７によれば、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９ａ，１０や比較部１１ｆなどのハードウェア構成のみで、ＦＰＧＡ１ｆ，２の論理回路構成及び基板５をそれぞれ認識して、これら論理回路構成及び基板５の特定及びこれらの組み合わせが基板５上で動作するか否かを判断するので、ＦＰＧＡ１ｆ，２の論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１ｆ，２が動作可能か否かを即座に知ることができる。
【００７６】
実施の形態８．
図８はこの発明の実施の形態８によるプログラマブル論理回路装置の構成を示す図である。図において、１ｇは構成／基板有効副版情報１９ａと構成副版情報７，１６ｃ及び基板構成副版情報１８ａ，２０とを比較する比較部１１ｇを備えたＦＰＧＡ（プログラマブル論理回路）であって、基板５ａ上に実装され、内部配線を介してＦＰＧＡ２との間で情報を送受すると共に、不図示の内部バスを介して基板５ａ外部や基板５ｂ上のＦＰＧＡ１３ｃと情報のやり取りを行う。３ｂはＦＰＧＡ１ｇに関する回路情報を格納するコンフィグレーションＲＯＭ（情報取得部）で、コンフィグレーション実行時にコンフィグレーション設定部９ｂによって適宜その内容が読み出される。また、コンフィグレーションＲＯＭ３ｂには、上記回路情報以外に構成／基板有効副版情報１９ａが格納される。５ａ，５ｂは基板であって、ＦＰＧＡ１ｇ，２及びＦＰＧＡ１３ｃをそれぞれ実装する。
【００７７】
９ｂはＦＰＧＡ１ｇに回路情報を設定（コンフィグレーション処理）するコンフィグレーション設定部（動作判定部）で、コンフィグレーションの前処理として構成副版情報６や構成／基板有効副版情報１９ａの読み出しを行う。このコンフィグレーション設定部９ｂは、電源が投入されるとＣＰＵを介さずに自動的に動作するように構成する。また、図中では、これらをＦＰＧＡ１ｇ外部に設けた例を示したが、ＦＰＧＡ１ｇ内の回路素子で構成してもよい。１１ｇはＦＰＧＡ１ｇ内の回路素子（プログラマブル素子）によって構成される比較部（動作判定部）であって、ＦＰＧＡ２からの構成副版情報７、基板５ａの基板構成副版情報１８ａ、ＦＰＧＡ１３ｃからの構成副版情報１６ｃ及び基板５ｂの基板構成副板情報２０と、構成／基板有効副版情報１９ａとを比較する。１３ｃはＦＰＧＡ（プログラマブル論理回路）であって、ともに基板５ｂ上に実装され、不図示の内部バスを介してＦＰＧＡ１ｇや基板５ｂ外部と情報のやり取りを行う。
【００７８】
１４ａはＦＰＧＡ１３ｃに回路情報を設定するコンフィグレーション設定部（動作判定部）で、コンフィグレーションの前処理として構成副版情報１６ｃの読み出しを行う。このコンフィグレーション設定部１４ａは、電源が投入されるとＣＰＵを介さずに自動的に動作するように構成する。また、図中では、これらをＦＰＧＡ１３ｃ外部に設けた例を示したが、ＦＰＧＡ１３ｃ内の回路素子で構成してもよい。１５ａはＦＰＧＡ１３ｃに関する回路情報を格納するコンフィグレーションＲＯＭ（情報取得部）で、コンフィグレーション実行時にコンフィグレーション設定部１４ａによって適宜その内容が読み出される。また、コンフィグレーションＲＯＭ１５ａには、上記回路情報以外に、ＦＰＧＡ１３ｃの論理回路構成を特定する構成副版情報１６ｃが格納される。さらに、コンフィグレーションＲＯＭ３ｂ，１５ａには、例えばＥＰＲＯＭやＥＥＰＲＯＭが用いられる。
【００７９】
１８ａ，２０は基板構成副版情報（基板特定情報）であって、基板５ａ，５ｂをそれぞれ特定するバージョン情報である。また、基板構成副版情報１８ａ，２０は、基板５ａ，５ｂ上のパターンやジャンパスイッチによって示される。１９ａはコンフィグレーションＲＯＭ３ｂに格納される構成／基板有効副版情報で、ＦＰＧＡ１ｇの構成副版情報６で特定される論理回路構成と組み合わせた際に動作可能なＦＰＧＡ２，１３ｃの論理回路構成を記述するプログラムを特定する副版情報と、ＦＰＧＡ１ｇ，２が実装されるべき基板５ａ及びＦＰＧＡ１３ｃが実装されるべき基板５ｂをそれぞれ特定する副版情報とを含んで構成される。なお、図１及び図７と同一構成要素には同一符号を付して重複を省略する。
【００８０】
次に動作について説明する。
先ず、コンフィグレーションＲＯＭ３ｂの所定のアドレスに対応する記憶領域に、ＦＰＧＡ１ｇの回路情報、構成副版情報６、及び構成／基板有効副版情報１９ａをそれぞれ記憶する。ここで、基板５ａに実装されたＦＰＧＡ１ｇの論理回路と組み合わせて動作可能な複数の構成を記述したプログラムを特定する各副版情報を、構成副版情報６を用いて適宜読み出せるように所定のアドレスに対応付けて、構成／基板有効副版情報１９ａとしてコンフィグレーションＲＯＭ３ｂに記憶する。一方、コンフィグレーションＲＯＭ４の所定のアドレスに対応する記憶領域には、ＦＰＧＡ２の回路情報及び構成副版情報７をそれぞれ記憶する。さらに、コンフィグレーションＲＯＭ１５ａの所定のアドレスに対応する記憶領域に、ＦＰＧＡ１３ｃの回路情報及び構成副版情報１６ｃをそれぞれ記憶する。
【００８１】
次に、電源投入などによってコンフィグレーション処理を実行するにあたり、コンフィグレーション設定部９ｂ，１０は、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ３ｂ，４の上記所定のアドレスに対応する記憶領域から構成副版情報６，７をそれぞれ読み出す。さらに、コンフィグレーション設定部１４ａは、ＣＰＵなどによる演算処理を介することなく、コンフィグレーションＲＯＭ１５ａの上記所定のアドレスに対応する記憶領域から構成副版情報１６ｃを読み出す。
【００８２】
このあと、コンフィグレーション設定部９ｂでは、構成副版情報６を用いてコンフィグレーションＲＯＭ３ｂの内容を検索し、当該副版情報６に対応する構成／基板有効副版情報１９ａを読み出してＦＰＧＡ１ｇ内に送出する。また、コンフィグレーション設定部１０は、構成副版情報７をそのままＦＰＧＡ２内に送出する。コンフィグレーション設定部１０から構成副版情報７を受けると、ＦＰＧＡ２内の回路素子からなる不図示の情報伝達部は、内部配線を介してＦＰＧＡ１ｇに当該構成副版情報７を送出する。さらに、ＦＰＧＡ１ｇ内の比較部１１ｇは、基板５ａのパターン又はジャンパスイッチから基板構成副版情報１８ａを読み込む。
【００８３】
さらに、コンフィグレーション設定部１４ａは、構成副版情報１６ｃをそのままＦＰＧＡ１３ｃ内に送出する。コンフィグレーション設定部１４ａから構成副版情報１６ｃを受けると、ＦＰＧＡ１３ｃ内の回路素子からなる不図示の情報伝達部は、基板５ｂのパターン又はジャンパスイッチから基板構成副版情報２０を読み込み、内部配線を介して基板５ａ上のＦＰＧＡ１ｇに当該構成副版情報１６ｃ及び基板構成副版情報２０を送出する。
【００８４】
このあと、ＦＰＧＡ１ｇ内の比較部１１ｇは、コンフィグレーション設定部９ｂから取得した構成／基板有効副版情報１９ａと、ＦＰＧＡ２からの構成副版情報７、ＦＰＧＡ１３ｃからの構成副版情報１６ｃ、基板５ａの基板構成副版情報１８ａ及び基板５ｂの基板構成副版情報２０とを比較する。このとき、構成／基板有効副版情報１９ａと上記情報７，１６ｃ，１８ａ，２０が一致すれば、比較部１１ｇは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｇ外部に通知する。このあと、ＦＰＧＡ１ｇ，２，１３ｃは、上記回路情報に基づいた論理回路構成にて起動する。
【００８５】
一方、ＦＰＧＡ２からの構成副版情報７、ＦＰＧＡ１３ｃからの構成副版情報１６ｃ、基板構成副版情報１８ａ及び基板構成副版情報２０のうちのいずれかと構成／基板有効副版情報１９ａが一致しなければ、比較部１１ｇは、その旨を比較結果情報１２として、不図示の内部バスを介してＦＰＧＡ１ｇ外部に出力する。当該比較結果情報１２は、ＦＰＧＡ１ｇ外部の基板５ａ，５ｂ上若しくは基板５ａ，５ｂ外に設けた比較結果の通知装置に送られて、ＦＰＧＡ１ｇとＦＰＧＡ２，１３ｃを組み合わせると動作不可能である旨がユーザに通知される。当該通知装置としては、例えば上記情報１９ａ，７，１６ｃ，１８ａ，２０が一致しない旨を通知する比較結果情報１２を受けると発光するＬＥＤや、ビープ音を発生するブザー、上記情報１９ａ，７，１６ｃ，１８ａ，２０が一致しない旨を伝える文章や記号などを表示するＬＣＤなどで具現化される。
【００８６】
以上のように、この実施の形態８によれば、回路情報のコンフィグレーション実行時に、コンフィグレーション設定部９ｂ，１０，１４ａや比較部１１ｇなどのハードウェア構成のみで、ＦＰＧＡ１ｇ，２，１３ｃの論理回路構成及び基板５ａ，５ｂをそれぞれ認識して、これら論理回路構成及び基板５ａ，５ｂの特定及びこれらの組み合わせが基板５ａ，５ｂ上で動作するか否かを判断するので、ＦＰＧＡ１ｇ，２，１３ｃの論理回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、現在の回路情報に基づく論理回路構成のＦＰＧＡ１ｇ，２，１３ｃが動作可能か否かを即座に知ることができる。
【００８７】
なお、上記実施の形態８では、２つの基板５ａ，５ｂ上にＦＰＧＡを実装した場合について示したが、３つ以上の基板上に実装したＦＰＧＡについても、上記内容と同様にして本発明を適用することができる。
【００８８】
さらに、上記実施の形態１から上記実施の形態８までにおいて、回路情報に従って再構成可能な電子回路としてＦＰＧＡを例にして示したが、本発明はこれに限定されるものではない。例えば、ＦＰＧＡの他に、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）であっても本発明を適用することができる。つまり、回路情報に従って再構成可能な電子回路であり、その論理回路構成を特定する副版情報を取得することができるものであればよい。
【００８９】
【発明の効果】
以上のように、この発明によれば、回路素子の接続関係を規定する回路情報に従って内部回路が構成される複数のプログラマブル論理回路と、各プログラマブル論理回路の回路構成を特定する構成特定情報と、１のプログラマブル論理回路と組み合わせて動作可能な回路構成を特定する有効構成特定情報とを取得・記憶する情報取得部と、複数のプログラマブル論理回路を組み合わせた電子回路を構成する回路情報を設定するにあたり、各組み合わせについての構成特定情報と有効構成特定情報とを比較して当該組み合わせによる回路の動作可否を判定する動作判定部とを備えたので、回路情報を設定するコンフィグレーション処理において各組み合わせによる回路が動作可能か否かを判定することから、ＣＰＵによるソフトウェア処理によって各プログラマブル論理回路の回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていなくても、現在の回路情報に基づく回路構成の各プログラマブル論理回路の組み合わせが動作可能か否かを即座に知ることができるという効果がある。
【００９０】
この発明によれば、情報取得部がプログラマブル論理回路を実装する基板を特定する基板特定情報を取得・記憶し、動作判定部が基板特定情報を用いて各プログラマブル論理回路及びこれを実装する基板の組み合わせについての整合性及び当該回路の動作可否を判定するので、ＣＰＵによるソフトウェア処理によって各プログラマブル論理回路の回路構成を認識することができる程度にシステムが立ち上がっていなかったり、ＣＰＵ自体が実装されていない場合であっても、プログラマブル論理回路を実装する基板の組み合わせの整合性も知ることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるプログラマブル論理回路装置の構成を示すブロック図である。
【図２】この発明の実施の形態２によるプログラマブル論理回路装置の構成を示す図である。
【図３】この発明の実施の形態３によるプログラマブル論理回路装置の構成を示す図である。
【図４】この発明の実施の形態４によるプログラマブル論理回路装置の構成を示す図である。
【図５】この発明の実施の形態５によるプログラマブル論理回路装置の構成を示す図である。
【図６】この発明の実施の形態６によるプログラマブル論理回路装置の構成を示す図である。
【図７】この発明の実施の形態７によるプログラマブル論理回路装置の構成を示す図である。
【図８】この発明の実施の形態８によるプログラマブル論理回路装置の構成を示す図である。
【図９】従来のプログラマブル論理回路装置における構成情報の認識処理を説明する図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，１３，１３ａ，１３ｂ，１３ｃ　ＦＰＧＡ（プログラマブル論理回路）、３，３ａ，３ｂ，４，１５，１５ａ　コンフィグレーションＲＯＭ（情報取得部）、５，５ａ，５ｂ　基板、６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，７，７ａ，７ｂ，７ｃ，７ｄ，７ｅ，１６，１６ａ，１６ｂ，１６ｃ　構成副版情報（構成特定情報）、８，８ａ，８ｂ，８ｃ−１，８ｃ−２，８ｄ，８ｅ　有効副版情報（有効構成特定情報）、９，９ａ，９ｂ，１０，１４，１４ａ　コンフィグレーション設定部（動作判定部）、１１，１１ａ，１１ｂ，１１ｃ−１，１１ｃ−２，１１ｄ，１１ｅ−１，１１ｅ−２，１１ｆ，１１ｇ　比較部（動作判定部）、１２　比較結果情報、１７−１〜１７−３　シリアル入出力部、１８，１８ａ，２０　基板構成副版情報（基板特定情報）、１９，１９ａ　構成／基板有効副版情報。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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