(57)【要約】【課題】従来、入力データの遷移のレートが低い場合や外部クロックを高い逓倍率で逓倍して内部クロックを生成する場合等には、位相比較を行う間隔が長くなるため位相誤差（ジッター）が大きくなるといった課題がある。【解決手段】外部から供給される基準信号ＤＡＴＡ，ＣＬＫ１と内部クロックＣＬＫ２との位相比較を行う第１の位相比較器１と、前記基準信号に位相同期し、該基準信号よりもクロック遷移率の高い比較用クロックＣＬＫ３を発生する位相同期クロック発生回路６と、前記比較用クロックと前記内部クロックとの位相比較を行う第２の位相比較器７と、前記第１の位相比較器により得られた第１の位相差情報と、前記第２の位相比較器により得られた第２の位相差情報との加算を行う加算器４と、該加算器の出力に応じて位相調整された前記内部クロックを発生する内部クロック発生回路５とを備えるように構成する。【選択図】　　　図２
2004088476.tif 000002
【特許請求の範囲】
【請求項１】
制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、
該クロック発生回路から出力されたクロックの位相を基準になる波形と比較して位相差を検出する位相差検出回路と、
該位相差検出回路で得られた位相差情報に基づいて前記クロック発生回路のクロック位相を制御する制御信号を発生する制御信号発生回路とを備えるクロック発生装置であって、
前記位相差検出回路は複数の位相検出ユニットを備え、
前記複数の位相検出ユニットのうち少なくとも１つは、前記クロックの位相を基準になる波形の位相と直接比較する直接的位相検出を行い、且つ、
前記複数の位相検出ユニットのうち他の少なくとも１つは、前記クロック発生回路の出力または前記基準波形と位相が同期した関係にある波形を発生する位相同期波形発生回路、および、該位相が同期した関係にある波形から位相情報を取り出す位相情報取出回路を有する間接的位相検出を行うことを特徴とするクロック発生装置。
【請求項２】
請求項１に記載のクロック発生装置において、
前記直接的位相検出は、前記クロックと前記基準になる波形との位相比較を第１の頻度で行い、且つ、
前記間接的位相検出は、前記クロックと前記位相同期波形発生回路の出力との位相比較を前記第１の頻度よりも高い第２の頻度で行うことを特徴とするクロック発生装置。
【請求項３】
請求項２に記載のクロック発生装置において、
前記直接的位相検出は、前記クロックと外部から送られてきたデータとの位相差の検出によるものであり、且つ、
前記間接的位相検出は、前記クロックと前記外部から送られてきたデータに同期したデータクロックとの位相差の検出によるものであることを特徴とするクロック発生装置。
【請求項４】
請求項３に記載のクロック発生装置において、さらに、
前記複数の位相検出ユニットが発生する信号に従って前記クロックの位相調整を行うクロック位相調整回路を備え、該複数の位相検出ユニットの出力毎に前記クロックの位相へ影響を与える応答速度特性が異なっていることを特徴とするクロック発生装置。
【請求項５】
請求項４に記載のクロック発生装置において、
前記データクロックを伝送する１つのデータクロック線に対して複数のデータ線によりデータを伝送し、
前記データクロック線および前記データ線毎にクロック発生回路を有し、
前記データクロック線が有するクロック発生回路は、自身のクロック発生回路が発生するクロックと前記データクロックとの位相差を検出し、該検出された位相差の値に基づいて前記クロックの位相調整を行い、該位相調整に使われた制御信号を前記各データ線のクロック発生回路に出力し、前記各データ線のクロック発生回路が前記制御信号と各自のクロックとデータの位相差信号からクロック制御信号を発生することを特徴とするクロック発生装置。
【請求項６】
請求項５に記載のクロック発生装置において、前記データクロック線に附随した位相検出ユニットから得られる位相情報により、前記データクロックの位相の増加率に対応する値を得て、これを前記各データ線のクロック位相調整回路に送り、該各データ線ではこの情報と各自のクロックとデータと位相差の情報からクロック位相を調整することを特徴とするクロック発生装置。
【請求項７】
請求項１に記載のクロック発生装置において、前記クロック位相の検出は、
外部基準クロックと前記クロック発生回路が発生するクロックとを比較して位相差を検出する位相差検出回路と、
前記クロック発生回路の出力クロックをＰＬＬまたはＤＬＬに与えたとき、該ＰＬＬまたはＤＬＬの位相検出回路との両方を使用することを特徴とするクロック発生装置。
【請求項８】
請求項７に記載のクロック発生装置において、前記外部基準クロックと前記クロック発生回路の出力の位相を比較した値は、長い時定数で前記クロック発生回路の位相を制御し、前記ＰＬＬまたはＤＬＬの位相検出回路から得られる位相情報はより短い時定数で前記クロック発生回路の位相を制御することを特徴とするクロック発生装置。
【請求項９】
外部から供給される基準信号と内部クロックとの位相比較を行う第１の位相比較器と、
前記基準信号に位相同期し、該基準信号よりもクロック遷移率の高い比較用クロックを発生する位相同期クロック発生回路と、
前記比較用クロックと前記内部クロックとの位相比較を行う第２の位相比較器と、
前記第１の位相比較器により得られた第１の位相差情報と、前記第２の位相比較器により得られた第２の位相差情報との加算を行う加算器と、
該加算器の出力に応じて位相調整された前記内部クロックを発生する内部クロック発生回路とを備えることを特徴とするクロック発生装置。
【請求項１０】
請求項９に記載のクロック発生装置において、
前記基準信号は、複数のデータ線を介して並列に伝送されるデータに対して１つのデータクロック線を介して伝送されるデータクロックであり、
前記内部クロックは、前記複数のデータ線を介して伝送されるデータをそれぞれ受信する複数のデータ受信用クロックであり、
前記第２の位相比較器は、前記データクロック線に対応して１つ設けられ、
前記第１の位相比較器、前記加算器および前記内部クロック発生回路は、前記複数のデータ線に対応して複数設けられ、
前記各加算器は、対応する前記第１の位相比較器により得られた第１の位相差情報と前記第２の位相比較器により得られた第２の位相差情報とを加算し、
前記各内部クロック発生回路は、対応する前記加算器の出力に応じて位相調整された前記内部クロックを発生することを特徴とするクロック発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行う信号伝送技術に関し、特に、信号伝送を高ビットレートで行うために用いるクロック発生装置に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の半導体記憶装置、並びに、プロセッサおよびスイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＳＲＡＭやＤＲＡＭ等の半導体記憶装置とプロセッサとの間の速度ギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。さらには、周辺機器とプロセッサ／チップセット間の信号伝送もシステム全体の性能を制限する要素になっている。また、機器内で回路ボード間を接続するいわゆるバックプレーン（Ｂａｃｋ　ｐｌａｎｅ：　Ｂａｃｋ　Ｗｉｒｉｎｇ　Ｂｏａｒｄ：ＢＷＢとも呼ぶ）における信号伝送速度の向上も強く求められている。
【０００３】
一般に、回路ブロック間、チップ間、或いは、匡体内の高速信号伝送では、データの『０』（低レベル『Ｌ』）および『１』（高レベル『Ｈ』）を判定するためのクロックを受信回路側で発生（復元）することが行われている。そして、正しい信号の送受信を行うためには、クロックの立ち上がり時間のゆらぎ（理想的な周期的なタイミングからのずれ）、すなわち、ジッター（ｊｉｔｔｅｒ）が小さいことが要求され、正確でジッターの小さなクロックを発生することのできるクロック発生装置の提供が強く要望されている。
【０００４】
【従来の技術】
高速信号伝送におけるクロック発生は、大きく分けて２種類ある。１つは受信データからクロックを再生することであり、再生したクロックを使ってデータの『０』、『１』の判定を行うのでこの技術はＣＤＲ（Ｃｌｏｃｋ　ａｎｄ　Ｄａｔａ　Ｒｅｃｏｖｅｒｙ：クロックアンドデータリカバリ）と呼ばれる。
【０００５】
他の１つは、広い意味ではＣＤＲ技術に含まれるものであるが、チップ外から供給された基準クロックによりチップ内で必要な周波数のクロックを作ることである。ＣＤＲ方式によっては高い周波数の基準クロックを必要とするものがあり、そのためのクロックを作るにもＣＤＲ技術が用いられる。また、高速信号伝送を行うためのトランスミッタ（Ｔｘ）も高い周波数のクロックを必要とする。これらの高い周波数のクロックを直接チップの外から供給するのは実用的ではなく、より低い周波数のクロックをチップに供給し、チップ上で低い周波数のクロックを逓倍することで必要なクロックを発生するのが好ましい。
【０００６】
ところで、クロックの逓倍には、一般的にＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）が使用されるが、このようなクロックにおいても、ジッターは小さいことが要求される。なお、ＣＤＲもクロック逓倍もほぼ同じ原理が用いられている。
【０００７】
図１は従来のクロック発生装置の一例を示すブロック図である。図１において、参照符号１０１は位相比較器、１０２はチャージポンプ、１０３はループフィルタ、１０４はＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）、そして、１０５は１／ｎ分周器を示している。
【０００８】
図１に示されるように、従来のクロック発生装置は、例えば、外部からの基準クロック（外部クロック）ＣＬＫ１または入力データＤＡＴＡが位相比較器１０１に入力され、この外部クロックＣＬＫ１と後述する１／ｎ分周器１０５の出力とを位相比較して内部クロックＣＬＫ２の位相調整を行う。この位相調整は、ＶＣＯ１０４で行われるのが一般的である。すなわち、位相比較器１０１の出力によりチャージポンプ１０２が駆動され、このチャージポンプ１０２の出力がループフィルタ１０３を介して制御電圧としてＶＣＯ１０４に与えられ、この制御電圧によりＶＣＯ１０４の発振周波数が制御される。
【０００９】
ＶＣＯ１０４の出力は、内部クロックＣＬＫ２としてチップ内の各回路に供給されると共に、１／ｎ分周器１０５を介して位相比較器１０１にフィードバックされる。具体的に、例えば、外部クロックＣＬＫ１として５０ＭＨｚのクロックを与え、これを１００逓倍して５ＧＨｚの内部クロックＣＬＫ２を生成する場合、ＶＣＯ１０４の出力（内部クロックＣＬＫ２）は、１／ｎ分周器１０５により１００分周されて位相比較器１０１にフィードバックされ、外部クロックＣＬＫ１との位相比較が行われる。なお、位相比較器１０１において、データ（入力データＤＡＴＡ）と内部クロックＣＬＫ２の比較を行う場合、内部クロックＣＬＫ２の分周は行わないのが普通である。
【００１０】
【発明が解決しようとする課題】
ところで、データ（入力データＤＡＴＡ）からクロックの復元を行うとき、そのデータに含まれる『０』→『１』または『１』→『０』の遷移のレートが十分でない場合があり得る。例えば、何らコーディング等を行っていないデータでは『０』や『１』が連続して伝送される場合があり、そのような場合には位相比較を行う頻度が低くなって、位相比較が行われていない期間に内部クロック（ＣＬＫ２）とデータ（ＤＡＴＡ）の位相のずれが大きく、すなわち、ジッターが大きくなる可能性がある。
【００１１】
また、外部クロック（ＣＬＫ１）を逓倍して内部クロック（ＣＬＫ２）を生成する場合においても、逓倍率が高いと上述したデータからクロックの復元を行うときと同様の問題が生じる。すなわち、逓倍率が高い場合には、位相比較を行う間隔が長くなって位相ずれを修正する頻度が低下するため、位相誤差（ジッター）が大きくなる。
【００１２】
本発明は、上述した従来のクロック発生装置が有する課題に鑑み、クロック遷移率の低いデータから内部クロックを生成する場合や高い逓倍率で外部クロックを逓倍して内部クロックを生成する場合においても、ジッターの小さなクロックを発生することのできるクロック発生装置の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明の第１の形態によれば、制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、該クロック発生回路から出力されたクロックの位相を基準になる波形と比較して位相差を検出する位相差検出回路と、該位相差検出回路で得られた位相差情報に基づいて前記クロック発生回路のクロック位相を制御する制御信号を発生する制御信号発生回路とを備えるクロック発生装置であって、前記位相差検出回路は複数の位相検出ユニットを備え、前記複数の位相検出ユニットのうち少なくとも１つは、前記クロックの位相を基準になる波形の位相と直接比較する直接的位相検出を行い、且つ、前記複数の位相検出ユニットのうち他の少なくとも１つは、前記クロック発生回路の出力または前記基準波形と位相が同期した関係にある波形を発生する位相同期波形発生回路、および、該位相が同期した関係にある波形から位相情報を取り出す位相情報取出回路を有する間接的位相検出を行うことを特徴とするクロック発生装置が提供される。
【００１４】
本発明の第２の形態によれば、外部から供給される基準信号と内部クロックとの位相比較を行う第１の位相比較器と、前記基準信号に位相同期し、該基準信号よりもクロック遷移率の高い比較用クロックを発生する位相同期クロック発生回路と、前記比較用クロックと前記内部クロックとの位相比較を行う第２の位相比較器と、前記第１の位相比較器により得られた第１の位相差情報と、前記第２の位相比較器により得られた第２の位相差情報との加算を行う加算器と、該加算器の出力に応じて位相調整された前記内部クロックを発生する内部クロック発生回路とを備えることを特徴とするクロック発生装置が提供される。
【００１５】
図２は本発明に係るクロック発生装置の基本構成を示すブロック図である。図２において、参照符号１，７は位相比較器（位相検出ユニット）、２，８はチャージポンプ、３はローパスフィルタ、４は加算器、５はＶＣＯ（電圧制御発振器：クロック発生回路）、６は位相同期クロック発生回路（位相同期信号発生回路）、そして、９はハイパスフィルタを示している。
【００１６】
図２に示されるように、本発明に係るクロック発生装置は、例えば、外部からの入力データＤＡＴＡ（または、逓倍のための基準クロック（外部クロック）ＣＬＫ１）が位相比較器１に入力され、この入力データＤＡＴＡとＶＣＯ５の出力である内部クロックＣＬＫ２との位相比較が行われる。位相比較器１の出力は、チャージポンプ２に供給されてそのチャージポンプ２を駆動し、さらに、チャージポンプ２の出力はローパスフィルタ３を介して加算器４に与えられる。そして、ＶＣＯ５は、ローパスフィルタ３の出力とハイパスフィルタ９の出力を加算器４で加算した信号（制御電圧）により制御される。
【００１７】
ここで、図２の破線Ｌ１に示されるように、位相同期クロック発生回路６には外部からの入力データＤＡＴＡ（または、外部クロックＣＬＫ１）が供給され、その入力データ（受信データ）ＤＡＴＡと位相同期した比較用クロックＣＬＫ３を位相比較器７に出力するか、或いは、図２の破線Ｌ２に示されるように、位相同期クロック発生回路６には内部クロックＣＬＫ２が供給され、その内部クロックＣＬＫ２と位相同期した比較用クロックＣＬＫ３を位相比較器７に出力する。なお、位相同期クロック発生回路６から出力される比較用クロックＣＬＫ３は、入力データＤＡＴＡまたは内部クロックＣＬＫ２に同期したクロックであるが、そのクロック遷移数は、入力データＤＡＴＡまたは内部クロックＣＬＫ２のクロック遷移数よりも高くなるように構成されている。
【００１８】
位相比較器７は、クロック遷移数の高い位相同期クロック発生回路６からの比較用クロックＣＬＫ３と、ＶＣＯ５の出力である内部クロックＣＬＫ２との位相比較を行う。位相比較器７の出力は、チャージポンプ８に供給されてそのチャージポンプ８を駆動し、さらに、チャージポンプ８の出力はハイパスフィルタ９を介して加算器４に与えられる。なお、ＶＣＯ５は、加算器４により加算されたローパスフィルタ３の出力およびハイパスフィルタ９の出力（制御電圧）によりその発振周波数（内部クロックＣＬＫ２の周波数）が制御されることになる。
【００１９】
上述したように、位相同期クロック発生回路６の出力である比較用クロックＣＬＫ３は、入力データＤＡＴＡまたは内部クロックＣＬＫ２と位相同期しているが受信データよりも高いクロック遷移率になっており、位相比較器７から得られた位相情報は内部クロックの位相情報を高い周波数成分まで持っている。ただし、位相比較器７では、受信データと比較用クロックＣＬＫ３の間で一定の位相誤差が発生するため、位相比較器７だけを制御に使うと内部クロックＣＬＫ２と受信用データの間でも位相誤差が生じてしまう。この誤差は、直流分を含む低周波のゆらぎになる。
【００２０】
そこで、本発明に係るクロック発生装置では、位相比較器１（こちらは位相誤差が存在しない）で得られた位相差の低周波分を、ローパスフィルタ３を介して加算器４に与えると共に、位相比較器７で得られた位相差の高周波分を、ハイパスフィルタ９を介して加算器４に与え、これらローパスフィルタ３およびハイパスフィルタ９の出力を加算器４で加算することにより、低周波から高周波まで誤差のない位相差信号を得るようになっている。すなわち、位相比較（位相検出）の頻度は低いが低周波側での誤差の少ない位相比較器１の出力に基づく位相差信号と、位相比較の頻度は十分高く取れて位相誤差の高周波成分まで測定できる位相比較器７の出力に基づく位相差信号とが加算器４で組み合わされ、その加算器４の出力によりＶＣＯ５が制御されるため、広い周波数範囲での位相比較が行われた位相誤差（ジッター）の少ない内部クロックＣＬＫ２を発生することが可能になる。
【００２１】
このように、本発明によれば、クロック遷移率の低いデータから内部クロックを生成する場合や高い逓倍率で外部クロックを逓倍して内部クロックを生成する場合においても、ジッターの小さなクロックを発生することができ、タイミングマージンの大きな受信回路や高精度のクロック発生装置を実現することが可能になる。
【００２２】
【発明の実施の形態】
以下、本発明に係るクロック発生装置の各実施例を、添付図面を参照して詳述する。
【００２３】
図３は本発明に係るクロック発生装置の第１実施例を示すブロック図である。図３において、参照符号１，７は位相比較器、２，８はチャージポンプ、４は加算器、５はＶＣＯ（電圧制御発振器）、６は２逓倍回路（位相同期クロック発生回路）、９はハイパスフィルタ、１０は処理回路、そして、１１は制御信号発生回路を示している。
【００２４】
図３に示されるように、本第１実施例のクロック発生装置は、位相比較器１により外部クロックＣＬＫ１（または、入力データＤＡＴＡ）とＶＣＯ５の出力である内部クロックＣＬＫ２との位相比較を行い、また、位相比較器７により２逓倍回路６で２逓倍された外部クロック（比較用クロックＣＬＫ３）と内部クロックＣＬＫ２との位相比較を行う。
【００２５】
位相比較器１および７の出力は、制御信号発生回路１１に入力され、制御信号発生回路１１から出力される制御信号（制御電圧）によりＶＣＯ５が制御されて位相制御された内部クロックＣＬＫ２が出力される。制御信号発生回路１１は、位相比較器１の出力により駆動されるチャージポンプ２、位相比較器７の出力により駆動されるチャージポンプ８、チャージポンプ２の出力およびハイパスフィルタ９を介したチャージポンプ８の出力を加算する加算器４、並びに、加算器４の出力の積分＋１次のゼロ処理（（ｓ＋α）／ｓ）を行う処理回路１０を備えている。
【００２６】
すなわち、制御信号発生回路１１の加算器４において、位相比較器７の出力により駆動されるチャージポンプ８の出力は、低周波側をカットするハイパスフィルタ９を通した上で、位相比較器１の出力により駆動されるチャージポンプ２の出力と加算され、さらに、処理回路１０における所定の積分処理（ｓ＋α）／ｓが行われ、この処理回路１０の出力によりＶＣＯ５が制御されて内部クロックＣＬＫ２が生成される。
【００２７】
このように、本第１実施例のクロック発生装置によれば、位相比較器７は、２逓倍回路６で２逓倍された外部クロック（比較用クロックＣＬＫ３）と内部クロックＣＬＫ２との位相比較を行うことにより、位相比較のカットオフ周波数は２倍に向上する。２逓倍回路６が出力する比較用クロックＣＬＫ３は外部クロックＣＬＫ１と位相同期（周波数が異なるので分周の関係）しているが、静的な位相誤差（直流分を含む低周波のゆらぎ）は存在する。しかしながら、外部クロックＣＬＫ１を２逓倍した比較用クロックＣＬＫ３から得られた位相差信号の低域部分はハイパスフィルタ９によりカットされ、加算器４により、ハイパスフィルタ９の出力と通常の位相検出手段（位相比較器１およびチャージポンプ２）で得られた位相差信号との和を取ることにより、低域の誤差がなく高帯域の位相差信号を得ることができる。
【００２８】
図４は図３のクロック発生装置における２逓倍回路の一例を示す回路図である。
【００２９】
図４に示されるように、２逓倍回路６は、ｎＭＯＳトランジスタ６１〜６３を備え、トランジスタ６１および６２のゲートには差動の入力クロックＣＬＫ１および／ＣＬＫ１が供給され、これらトランジスタ６１および６２のソースとトランジスタ６３のドレインとの接続ノードから出力（比較用クロックＣＬＫ３）が取り出されるようになっている。すなわち、比較用クロックＣＬＫ３は入力クロック（外部クロック）ＣＬＫ１を２逓倍したクロックになっており、位相比較器７において、外部クロックＣＬＫ１の２倍の周波数を有する比較用クロックＣＬＫ３と内部クロックＣＬＫ２との位相比較を行うことになる。
【００３０】
図５は本発明に係るクロック発生装置の第２実施例を示すブロック図であり、外部から送られてきたデータに同期した内部クロックを発生させる場合を示している。図５において、参照符号２１はフリップフロップ回路（ＦＦ回路）、２２および２３は位相比較器、２４は制御電圧発生回路（制御信号発生回路）、そして、２５はＶＣＯを示している。
【００３１】
上述した図３の第１実施例のクロック発生装置では、位相同期したクロックを受信側で発生させていたが、図５に示す本第２実施例のクロック発生装置では、位相同期したクロックをデータ送信側で発生させている。すなわち、出力データを発生させる回路の中で用いられているＦＦ回路２１の駆動クロックをデータクロックＤ−ＣＬＫとして使い、データと共に送信する。受信側では、位相比較器２２によりデータＤＡＴＡと内部クロック（ＶＣＯ２５の出力クロック）ＣＬＫ２の位相比較を行い、さらに、位相比較器２３によりデータクロックＤ−ＣＬＫと内部クロックＣＬＫ２の位相比較を行う。
【００３２】
ここで、２つ位相比較器２２，２３の出力のうち、データクロックＤ−ＣＬＫとの位相比較を行った側（位相比較器２３）の出力は高域通過フィルタを通し、また、データＤＡＴＡとの位相比較を行った側（位相比較器２２）の出力は低域通過フィルタを通して制御電圧発生回路２４で合計し、その制御電圧発生回路２４の出力（制御電圧）によりＶＣＯ２５を制御して内部クロックＣＬＫ２を生成する。
【００３３】
本第２実施例のクロック発生装置では、データを送信する側で位相同期が保証されたクロックを発生するため、第１実施例よりも簡単な回路構成で内部クロックＣＬＫ２を発生することができ、さらに、データクロックＤ−ＣＬＫを使用するため、データのクロック遷移率が低くても高い位相精度で内部クロックを発生させることができる。なお、本第２実施例において、データクロックＤ−ＣＬＫとの位相比較結果の低周波側（直流を含む）は使用しないため、データクロックＤ−ＣＬＫおよびデータＤＡＴＡの定常位相誤差は内部クロックＣＬＫ２の位相に影響を与えないという利点もある。
【００３４】
図６は本発明に係るクロック発生装置の第３実施例を概念的に示すブロック図である。図６において、参照符号３１および４１−０〜４１−ｎは加算器（減算器）、３２および４２−０〜４２−ｎはレシーバおよび位相比較器（位相検出器）、３３および４３−０〜４３−ｎは位相インターポレータ（ＰＩ）、３４，３９，４４−０〜４４−ｎは係数器、３５，３７，４５−０〜４５−ｎおよび４７−０〜４７−ｎは加算器、３６は周波数レジスタ（積分回路）、３８は位相レジスタ（積分回路）、４０はハイパスフィルタ、そして、４６−０〜４６−ｎはレジスタを示している。ここで、周波数レジスタ３６および位相レジスタ３８は、例えば、アダー（Ａｄｄｅｒ）とアキュムレータ（Ａｃｃｕｍｕｌａｔｏｒ）により構成することができる。
【００３５】
係数器３４はレシーバおよび位相検出器３２の出力に対して係数ｇ１を与えて加算器３５に供給し、係数器３９はレシーバおよび位相検出器３２の出力に対して係数ｇ２を与えて加算器３７に供給し、そして、係数器４４−０〜４４−ｎはレシーバおよび位相検出器４２−０〜４２−ｎの出力に対して係数ｇ３を与えて加算器４５−０〜４５−ｎに供給する。
【００３６】
本第３実施例のクロック発生装置において、位相レジスタ３８および位相インターポレータ３３（４３−０〜４３−ｎ）は図２におけるＶＣＯ５に対応し、係数器３４，３９、加算器３５および周波数レジスタ３６は図２におけるチャージポンプ８およびハイパスフィルタ９に対応し、レシーバおよび位相検出器３２は図２における位相比較器７に対応し、そして、係数器４４−０〜４４−ｎ、加算器４５−０〜４５−ｎおよびレジスタ４６−０〜４６−ｎは図２におけるチャージポンプ２およびローパスフィルタ３に対応し、また、レシーバおよび位相検出器４２−０〜４２−ｎは図２における位相比較器１に対応する。さらに、各加算器４７−０〜４７−ｎの出力は、それぞれ位相情報を有するリカバードコード（Ｒｅｃｏｖｅｒｅｄ　Ｃｏｄｅ）になり、また、各位相インターポレータ４３−０〜４３−ｎの出力は減算器３１に供給されると共に、データの受信用クロックＲＤ−０〜ＲＤ−ｎとして利用されることになる。
【００３７】
図６に示されるように、本第３実施例のクロック発生装置では、１本の（差動信号の場合は一対の）データクロック線Ｐｃｌｋに対して複数本（例えば、１６本：差動信号の場合は１６対）のデータ線Ｐｄａｔａ−０〜Ｐｄａｔａ−ｎが設けられ、各データ線Ｐｄａｔａ−０〜Ｐｄａｔａ−ｎに対してそれぞれ受信用のクロックを発生させるための位相インターポレータ４２−０〜４２−ｎが設けられている。ここで、各位相インターポレータ３３および４２−０〜４２−ｎは、差動クロックの２位相（互いに位相が９０度ずれている）の重み付け和から任意の位相の信号を生成する回路である。また、各位相インターポレータ３３および４２−０〜４２−ｎで使用される位相重みは、ディジタル−アナログコンバータ（ＤＡＣ）により制御されるため、制御信号の発生の殆どはディジタル処理により行われる。なお、各位相インターポレータ３３および４２−０〜４２−ｎには、例えば、互いに位相が９０度異なる四相クロックが入力され、その四相クロックに対して重み付けおよび加算を行って任意の位相の信号を生成するようになっている。
【００３８】
本第３実施例のクロック発生装置では、データクロックＤ−ＣＬＫと内部クロックＣＬＫ２の位相比較結果は第１の位相ロックループＬＰ１に入力される。このループＬＰ１は、データクロックＤ−ＣＬＫと内部クロックＣＬＫ２の位相比較結果を積分して位相インターポレータ３３に帰還する。ここで、帰還ループＬＰ１の中には積分を行うレジスタが２つ設けられているが、１つはデータクロックＤ−ＣＬＫと位相インターポレータ３３の出力である基準クロックの周波数オフセットに対応する数値が蓄積される周波数レジスタ３６であり、他の１つはデータクロックＤ−ＣＬＫの位相に対応した数値が蓄積される位相レジスタ３８である。これら２つのレジスタ３６，３８の内、位相レジスタ３８の内容をデータ受信のための帰還ループの入力として使うようになっている。
【００３９】
データ受信のクロックＲＤ−０〜ＲＤ−ｎを発生させるループＬＰ２は、加算器４７−０〜４７−ｎにより位相誤差の入力が２つのポートにより行われる。すなわち、１つは内部クロックＣＬＫ２とデータの位相比較を行った位相比較器（４２−０〜４２−ｎ）からの入力ポートであり、他の１つはデータクロック受信ループＬＰ１の位相レジスタ３８の内容を受け取る入力ポートである。
【００４０】
なお、本第３実施例のクロック発生装置では、データクロック受信ループＬＰ１の位相レジスタ３８の内容に一定のバイアス値を加算してデータ受信用のクロック位相コードＲＣ−０〜ＲＣ−ｎを発生する。バイアス値は、データと内部クロックの位相差を入力とする帰還ループＬＰ２により得られる。ここで、クロック位相コードＲＣ−０〜ＲＣ−ｎは、例えば、テスト時等に使用される。
【００４１】
本第３実施例のクロック発生装置によれば、多チャネルのデータを受信するためのクロックＲＤ−０〜ＲＤ−ｎを発生することができる。位相差の高周波成分は、高いクロック遷移率を持つデータクロック（Ｄ−ＣＬＫ：Ｐｃｌｋ）から取得され、各データチャネル間のスキューはデータと内部クロックの位相比較結果から補正される。本第３実施例のクロック発生装置において、スキューはほとんど静的な変化しかしないため、データのクロック遷移率がかなり低くても格別のスタートアッププロトコルなしでスキュー補正が行える利点もある。
【００４２】
図７は図６に示すクロック発生装置の一部の構成例を示すブロック回路図であり、図６における減算器３１および４１−０〜４１−ｎ、レシーバおよび位相検出器（Ｒｘ／ＰＤＣ）３２および４２−０〜４２−ｎ、並びに、位相インターポレータ（ＰＩ）３３および４３−０〜４３−ｎに相当する回路ブロックを示すものである。
【００４３】
すなわち、図６における減算器３１，４１−０〜４１−ｎおよびＲｘ／ＰＤＣ３２，４２−０〜４２−ｎは、例えば、位相インターポレータ５１（３３，４３−０〜４３−ｎ）の出力を受け取るレシーバ（Ｒｘ）５１と、レシーバ５１の出力を受け取るロジック回路（位相検出回路：位相比較回路）５２とで構成される。
【００４４】
図８は本発明に係るクロック発生装置の第４実施例を概念的に示すブロック図である。
【００４５】
図６と図８との比較から明らかなように、本第４実施例のクロック発生装置は、上述した第３実施例のクロック発生装置におけるハイパスフィルタ４０および加算器４７−０〜４７−ｎをなくし、代わりに各係数器４４−０〜４４−ｎの出力に対して周波数レジスタ３６の出力を加算するための加算器４８−０〜４８−ｎを設けるようになっている。すなわち、本第４実施例のクロック発生装置は、データクロックＤ−ＣＬＫ（Ｐｃｌｋ）を受信する回路に内蔵された位相調整帰還ループ（クロック位相調整回路）の周波数レジスタ３６の内容を各データ受信用のクロックを発生する回路（ループＬＰ２）に送るようになっている。
【００４６】
ここで、周波数レジスタ３６の内容は、データと基準クロックの周波数差に対応している。すなわち、本第４実施例のクロック発生装置において、データクロックＤ−ＣＬＫは、データと基準クロックの周波数差を抽出するために使用され、各データ線（Ｐｄａｔａ−０〜Ｐｄａｔａ−ｎ）毎に異なるスキューの情報はこの周波数差の情報には含まれないが、スキューはデータと内部クロックの位相差の検出結果を使うことで再現されるようになっている。
【００４７】
このように、本第４実施例のクロック発生装置は、データクロックを受信する回路（ＬＰ１）からはスキュー情報を含まない位相誤差の高周波成分の情報が得られ、これとデータ線と内部クロックの位相比較から得られた直流成分の情報を合わせて位相調整信号を発生させるようになっている。従って、特別のディジタル的なフィルタ演算を行わなくても自然に高周波成分と低周波（直流）成分の合成を行うことができ、ループを安定化させる共に、より一層動作を高速化することが可能になる。
【００４８】
図９は本発明に係るクロック発生装置の第５実施例を示すブロック図であり、外部クロック（ＣＬＫ１）を逓倍するクロック逓倍ＰＬＬに応用した例を解析するためのブロック図である。また、図１０は図９のクロック発生装置における位相同期クロック発生回路の一例を示す回路図である。
【００４９】
図９および図１０に示されるように、本第５実施例のクロック発生装置において、間接的なクロック位相検出手段（ローカルフィードバックループ）は内部クロック（ＣＬＫ２）と位相同期したＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）６０であり、このＤＬＬ６０は、差動の遅延素子を４段（６０１〜６０４）使用し、この遅延段６０１〜６０４の遅延を制御電圧で制御してクロック１周期分の値に調整する。ここで、図９におけるＤＬＬ（ローカルフィードバックループ）６０は、減算要素（加算要素）７６、ゲインＫを与える増幅要素７７および積分要素７８を有すると考えられ、例えば、図２における位相同期クロック発生回路６、位相比較器７（７６，７７）、チャージポンプ８（７８）およびハイパスフィルタ９に対応する。また、図９における減算要素７１および増幅要素７２は図２における位相比較器１に対応し、積分要素７３は図２のチャージポンプ２に対応し、減算要素７４は図２の加算器４、そして、ＶＣＯ７５は図２のＶＣＯ５に対応する。
【００５０】
位相比較器６０５は、内部クロック（差動クロックＣＬＫ２，／ＣＬＫ２）と遅延段６０１〜６０４を通ったクロックとの位相比較を行い、その位相比較結果でチャージポンプを駆動して制御電圧を発生して遅延制御を行う。ここで、位相比較器６０５は、位相差に対して一定のゲイン（Ｋ）を持つ要素（７７）と考えられ、また、チャージポンプは積分要素（７８）と考えられるため、この帰還回路のオープンループゲインＧは、
Ｇ　＝　Ｋ／ｓ
になる。従って、伝達特性は、
Ｇ／（１＋Ｇ）　＝　Ｋ／（ｓ＋Ｋ）
と一次応答特性になる。さらに、入力位相から位相検出器の伝達特性は、
Ｅ　＝　１−Ｇ／（１＋Ｇ）　＝　ｓ／（ｓ＋Ｋ）
になる。この特性は、入力位相に対して高域通過特性（ハイパスフィルタ９）を示す。
【００５１】
このように、ＤＬＬを内蔵することにより外部クロック（ＣＬＫ１）を用いることなく内部クロック（ＣＬＫ２）の位相情報がわかるため、外部クロックの周波数の内部クロックに対する比率が小さい（逓倍率が高い）場合でも、内部クロックの位相の高周波成分を得ることができる。
【００５２】
さらに、位相比較器１（７１，７２）により外部クロックＣＬＫ１と内部クロックＣＬＫ２の間の位相を検出しチャージポンプ２（７３）を介した信号は、加算器４（減算要素７４）でＤＬＬ６０の位相比較器６０５から得られた信号と合成され、ＶＣＯ５（７５）を制御する制御信号（制御電圧）が発生される。
【００５３】
本第５実施例のクロック発生装置は、外部クロックＣＬＫ１の内部クロックＣＬＫ２に対する周波数の比率が小さい場合でも、ＤＬＬにより内部クロックの位相情報を高周波域まで得ることができるため、クロックのジッターを低減することが可能になる。なお、本第５実施例のクロック発生装置において、ＤＬＬ６０としてＰＬＬを適用することもできる。
【００５４】
図１１は本発明に係るクロック発生装置の第６実施例を示すブロック回路図である。
【００５５】
図９と図１１との比較から明らかなように、本第６実施例のクロック発生装置は、外部クロックＣＬＫ１と内部クロックＣＬＫ２とを位相比較器１（７１，７２）で位相比較した結果を、低域通過フィルタ（ローパスフィルタ）７９を通して加算器４（７４）に供給し、ＤＬＬ６０から得られた位相差信号と加算するようになっている。ここで、ローパスフィルタ７９は、上述したＤＬＬ６０が有するｓ／（ｓ＋Ｋ）の高域通過特性のカットオフ周波数に対応する低域通過特性のカットオフ周波数を持つようにされており、これにより低周波から高周波までフラットな誤差のない位相差信号（内部クロックＣＬＫ２）を得るようになっている。
【００５６】
すなわち、本第６実施例のクロック発生装置において、内部クロックＣＬＫ２の位相誤差の高周波成分はＤＬＬ６０の側から得られるため、ＤＬＬ６０側の位相検出における高域通過特性のカットオフ周波数と、上記ローパスフィルタ７９のカットオフ周波数を加算器４（７４）で合成することにより、直流から高周波まで位相情報を取得することができる。そして、外部クロックＣＬＫ１から取得した位相情報に対するカットオフ周波数を低くすることにより、外部クロックの周波数が低くても低いジッターのクロック発生が可能になり、さらに、外部クロックＣＬＫ１にジッターがあった場合でも、それがクロック出力に現れない（ジッターの伝達がない）クロック発生が可能になる。
【００５７】
上述したように、本発明に係るクロック発生装置の各実施例によれば、高速信号を受信する回路に用いるクロック復元回路（或いは、基準クロック発生装置等）において、入力されるデータまたは外部クロックのクロック遷移率が小さい場合でも、内部クロックの位相情報を高周波域まで得ることができるため、低いジッターのクロック発生が可能になり、その結果として受信タイミングマージンの広い受信回路を実現することができる。
【００５８】
（付記１）　制御信号によりクロックの位相を変化させる機能を備えたクロック発生回路と、
該クロック発生回路から出力されたクロックの位相を基準になる波形と比較して位相差を検出する位相差検出回路と、
該位相差検出回路で得られた位相差情報に基づいて前記クロック発生回路のクロック位相を制御する制御信号を発生する制御信号発生回路とを備えるクロック発生装置であって、
前記位相差検出回路は複数の位相検出ユニットを備え、
前記複数の位相検出ユニットのうち少なくとも１つは、前記クロックの位相を基準になる波形の位相と直接比較する直接的位相検出を行い、且つ、
前記複数の位相検出ユニットのうち他の少なくとも１つは、前記クロック発生回路の出力または前記基準波形と位相が同期した関係にある波形を発生する位相同期波形発生回路、および、該位相が同期した関係にある波形から位相情報を取り出す位相情報取出回路を有する間接的位相検出を行うことを特徴とするクロック発生装置。
【００５９】
（付記２）　付記１に記載のクロック発生装置において、
前記直接的位相検出は、前記クロックと前記基準になる波形との位相比較を第１の頻度で行い、且つ、
前記間接的位相検出は、前記クロックと前記位相同期波形発生回路の出力との位相比較を前記第１の頻度よりも高い第２の頻度で行うことを特徴とするクロック発生装置。
【００６０】
（付記３）　付記２に記載のクロック発生装置において、
前記直接的位相検出は、前記クロックと外部から送られてきたデータとの位相差の検出によるものであり、且つ、
前記間接的位相検出は、前記クロックと前記外部から送られてきたデータに同期したデータクロックとの位相差の検出によるものであることを特徴とするクロック発生装置。
【００６１】
（付記４）　付記３に記載のクロック発生装置において、さらに、
前記複数の位相検出ユニットが発生する信号に従って前記クロックの位相調整を行うクロック位相調整回路を備え、該複数の位相検出ユニットの出力毎に前記クロックの位相へ影響を与える応答速度特性が異なっていることを特徴とするクロック発生装置。
【００６２】
（付記５）　付記４に記載のクロック発生装置において、
前記データクロックを伝送する１つのデータクロック線に対して複数のデータ線によりデータを伝送し、
前記データクロック線および前記データ線毎にクロック発生回路を有し、
前記データクロック線が有するクロック発生回路は、自身のクロック発生回路が発生するクロックと前記データクロックとの位相差を検出し、該検出された位相差の値に基づいて前記クロックの位相調整を行い、該位相調整に使われた制御信号を前記各データ線のクロック発生回路に出力し、前記各データ線のクロック発生回路が前記制御信号と各自のクロックとデータの位相差信号からクロック制御信号を発生することを特徴とするクロック発生装置。
【００６３】
（付記６）　付記５に記載のクロック発生装置において、前記データクロック線に附随した位相検出ユニットから得られる位相情報により、前記データクロックの位相の増加率に対応する値を得て、これを前記各データ線のクロック位相調整回路に送り、該各データ線ではこの情報と各自のクロックとデータと位相差の情報からクロック位相を調整することを特徴とするクロック発生装置。
【００６４】
（付記７）　付記１に記載のクロック発生装置において、前記クロック位相の検出は、
外部基準クロックと前記クロック発生回路が発生するクロックとを比較して位相差を検出する位相差検出回路と、
前記クロック発生回路の出力クロックをＰＬＬまたはＤＬＬに与えたとき、該ＰＬＬまたはＤＬＬの位相検出回路との両方を使用することを特徴とするクロック発生装置。
【００６５】
（付記８）　付記７に記載のクロック発生装置において、前記外部基準クロックと前記クロック発生回路の出力の位相を比較した値は、長い時定数で前記クロック発生回路の位相を制御し、前記ＰＬＬまたはＤＬＬの位相検出回路から得られる位相情報はより短い時定数で前記クロック発生回路の位相を制御することを特徴とするクロック発生装置。
【００６６】
（付記９）　外部から供給される基準信号と内部クロックとの位相比較を行う第１の位相比較器と、
前記基準信号に位相同期し、該基準信号よりもクロック遷移率の高い比較用クロックを発生する位相同期クロック発生回路と、
前記比較用クロックと前記内部クロックとの位相比較を行う第２の位相比較器と、
前記第１の位相比較器により得られた第１の位相差情報と、前記第２の位相比較器により得られた第２の位相差情報との加算を行う加算器と、
該加算器の出力に応じて位相調整された前記内部クロックを発生する内部クロック発生回路とを備えることを特徴とするクロック発生装置。
【００６７】
（付記１０）　付記９に記載のクロック発生装置において、さらに、
前記第１の位相比較器の出力における低周波帯域を通過させて前記加算器に供給するローパスフィルタと、
前記第２の位相比較器の出力における高周波帯域を通過させて前記加算器に供給するハイパスフィルタとを備えることを特徴とするクロック発生装置。
【００６８】
（付記１１）　付記９に記載のクロック発生装置において、前記基準信号は、外部から供給される基準クロックであり、且つ、前記内部クロックは該基準クロックを逓倍したクロックであることを特徴とするクロック発生装置。
【００６９】
（付記１２）　付記１１に記載のクロック発生装置において、前記位相同期クロック発生回路は、逓倍回路であることを特徴とするクロック発生装置。
【００７０】
（付記１３）　付記９に記載のクロック発生装置において、前記基準信号は、外部から供給されるデータであり、且つ、前記内部クロックは該データを受信するためのクロックであることを特徴とするクロック発生装置。
【００７１】
（付記１４）　付記９に記載のクロック発生装置において、
前記基準信号は、複数のデータ線を介して並列に伝送されるデータに対して１つのデータクロック線を介して伝送されるデータクロックであり、
前記内部クロックは、前記複数のデータ線を介して伝送されるデータをそれぞれ受信する複数のデータ受信用クロックであり、
前記第２の位相比較器は、前記データクロック線に対応して１つ設けられ、
前記第１の位相比較器、前記加算器および前記内部クロック発生回路は、前記複数のデータ線に対応して複数設けられ、
前記各加算器は、対応する前記第１の位相比較器により得られた第１の位相差情報と前記第２の位相比較器により得られた第２の位相差情報とを加算し、
前記各内部クロック発生回路は、対応する前記加算器の出力に応じて位相調整された前記内部クロックを発生することを特徴とするクロック発生装置。
【００７２】
【発明の効果】
以上、詳述したように、本発明によれば、クロック遷移率の低いデータから内部クロックを生成する場合や高い逓倍率で外部クロックを逓倍して内部クロックを生成する場合においても、ジッターの小さなクロックを発生することのできるクロック発生装置を提供することができる。
【図面の簡単な説明】
【図１】従来のクロック発生装置の一例を示すブロック図である。
【図２】本発明に係るクロック発生装置の基本構成を示すブロック図である。
【図３】本発明に係るクロック発生装置の第１実施例を示すブロック図である。
【図４】図３のクロック発生装置における２逓倍回路の一例を示す回路図である。
【図５】本発明に係るクロック発生装置の第２実施例を示すブロック図である。
【図６】本発明に係るクロック発生装置の第３実施例を概念的に示すブロック図である。
【図７】図６に示すクロック発生装置の一部の構成例を示すブロック回路図である。
【図８】本発明に係るクロック発生装置の第４実施例を概念的に示すブロック図である。
【図９】本発明に係るクロック発生装置の第５実施例を示すブロック図である。
【図１０】図９のクロック発生装置における位相同期クロック発生回路の一例を示す回路図である。
【図１１】本発明に係るクロック発生装置の第６実施例を示すブロック回路図である。
【符号の説明】
１，７，２２，２３…位相比較器
２，８…チャージポンプ
３…ローパスフィルタ
４…加算器
５，２５…電圧制御発振器（ＶＣＯ）
６…位相同期クロック発生回路
９，４０…ハイパスフィルタ
１０…処理回路
１１，２４…制御信号発生回路
２１…フリップフロップ回路（ＦＦ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004088476.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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