(57)【要約】【課題】  ビットの数に応じてメモリセルに供給される電圧が可変されるようにし、無駄な電流消耗のないフラッシュメモリ用ドレインポンプを提供する。【解決手段】  プログラムすべきビットの数に応じて可変電圧を生成するための手段と、入力される電圧をポンプするためのポンプと、前記ポンプの出力電圧を前記可変電圧に応じてレギュレーションして出力するためのレギュレータとを備えてなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
プログラムすべきビットの数に応じて可変電圧を生成するための手段と、
入力される電圧をポンプするためのポンプと、
前記ポンプの出力電圧を前記可変電圧に応じてレギュレーションして出力するためのレギュレータと
を備えてなるフラッシュメモリ用ドレインポンプ。
【請求項２】
請求項１に記載のフラッシュメモリ用ドレインポンプにおいて、
前記手段は、プログラムすべきビットの数に応じて可変される電流を生成するためのバイナリデジタルアナログコンバータと、前記バイナリデジタルアナログコンバータの出力を増幅して前記可変電圧を生成するためのＯＰアンプとを含む
ことを特徴とするもの。
【請求項３】
請求項２に記載のフラッシュメモリ用ドレインポンプにおいて、
前記バイナリデジタルアナログコンバータは、前記ＯＰアンプからの第１及び第２電流の供給をそれぞれ受け、外部データ入力及び反転された外部データ入力に応じてそれぞれターンオンされ、ソース端子が互いに接続された一対のトランジスタからなる多数の電流パス手段と、前記それぞれの電流パス手段と接地との間にそれぞれ接続され、第１基準電圧に応じてターンオンされる多数のトランジスタとを含む
ことを特徴とするもの。
【請求項４】
請求項２又は３に記載のフラッシュメモリ用ドレインポンプにおいて、
前記ＯＰアンプは、電源と第１ノードとの間に接続された第１ＰＭＯＳトランジスタと、前記第１ノードと第１出力端子との間に接続され、第１電流を増幅するための第１カレントミラーと、電源と第２ノードとの間に接続された第２ＰＭＯＳトランジスタと、前記第２ノードと第２出力端子との間に接続され、第２電流を増幅するための第２カレントミラーとを含む
特徴とするもの。
【請求項５】
請求項４に記載のフラッシュメモリ用ドレインポンプにおいて、
前記第１出力端子と接地との間、及び前記第２出力端子と接地との間にそれぞれ接続される抵抗を含む
ことを特徴とするもの。
【請求項６】
請求項４に記載のフラッシュメモリ用ドレインポンプにおいて、
前記第１カレントミラーは、前記第１ノードと第１出力端子との間に接続された第３ＰＭＯＳトランジスタと、ドレイン端子及びゲート端子が前記第３ＰＭＯＳトランジスタのドレイン端子及びゲート端子にそれぞれ接続され、前記ゲート端子が自分のソース端子に接続された第４ＰＭＯＳトランジスタとを含む
ことを特徴とするもの。
【請求項７】
請求項４に記載のフラッシュメモリ用ドレインポンプにおいて、
前記第２カレントミラーは、前記第１ノードと第１出力端子との間に接続された第５ＰＭＯＳトランジスタと、ドレイン端子及びゲート端子が前記第５ＰＭＯＳトランジスタのドレイン端子及びゲート端子にそれぞれ接続され、前記ゲート端子が自分のソース端子に接続された第６ＰＭＯＳトランジスタとを含む
ことを特徴とするもの。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリ用ドレインポンプに係り、特に、メモリにプログラムしようとするビットの数に応じて出力電圧が可変であるフラッシュメモリ用ドレインポンプに関する。
【背景技術】
【０００２】
コードフラッシュメモリにおいて、スタックゲートセルを使用する場合に、メモリへのプログラム動作のために、ゲートには約９Ｖ、ドレインには約５Ｖをそれぞれ印加すると、ホットキャリアが発生してフローティングゲートにデータ（電荷）が格納される。
【０００３】
一般に、ワードモード（例えば、Ｘ１６）で動作する場合に、全ての１６ビットを同時にプログラムする場合が発生する。この際には、少ない数のビットをプログラムする場合に比べてドレインからソースに流れる電流が非常に大きくなる。実際、この電流によるホットキャリアによって電荷が格納されるので、プロセスが制限的であれば、プログラム効率と適切なしきい値電圧の増加のための時間を減らすために、電流を減らすことはできない。ビット当り流れる電流を５００μＡと仮定し、ワードモードで全てのビットをプログラムすると、８ｍＡの電流が流れる。この際、ドレインに印加する５Ｖの電圧を生成するドレインポンプでは、現在プログラムすべきビットの数を知ることができないので、常に少なくとも８００ｍＡ以上の電流を供給することが可能な能力をもってセルにバイアス電圧を供給している。ところが、プログラムすべきビットの数は、最大１６ビットから最小１ビットまで様々であるが、ビット数に関係なく一定の電圧が供給されるので、電流消耗が多くなるという欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、この発明は、そのような問題点を解決するためのもので、その目的は、ビットの数に応じてセルに供給される電圧を可変にし、そのような欠点を解消することが可能なフラッシュメモリ用ドレインポンプを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、この発明に係るドレインポンプは、プログラムすべきビットの数に応じて可変電圧を生成するための手段と、入力される電圧をポンプするためのポンプと、前記ポンプの出力電圧を前記可変電圧に応じてレギュレーションして出力するためのレギュレータとを含んでなることを特徴とする。
【発明の効果】
【０００６】
この発明によれば、プログラムすべきビットの数に応じてドレインポンプのレベルを制御することにより、過剰ドレイン電圧によるオーバプログラム問題を防止することができ、メモリセルのドレインソース間のブレークダウン電圧マージンを確保することができるので、プロセスマージンも改善することができる。また、反復的なプログラム動作によるメモリセルの信頼性を改善することができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面に基づいてこの発明の好適な実施例を説明する。
【０００８】
図１は、フラッシュメモリ用ドレインポンプの使用例を示すブロック図である。
【０００９】
従来のドレインポンプ１００は、入力される電圧を所定のレベルでポンプするためのポンプ１０と、基準電圧Ｖｒｅｆに応じてポンピング電圧を所定の電圧レベルにレギュレートするためのレギュレータ ２０とから構成される。レギュレータ２０の出力は、スイッチＳＷ１〜ＳＷ１５を介して、セルが接続されたビットラインｂ１〜ｂ１５に供給される。各ビットラインには、ワードラインＷｏｒｄ ｌｉｎｅ＜０＞〜Ｗｏｒｄ ｌｉｎｅ＜ｎ＞によって選択されるメモリセルＮ０……Ｎ５が接続されている。スイッチＳＷ１〜ＳＷ１５は外部入力データＤ＜０＞〜Ｄ＜１５＞に応じてターンオンされる。すなわち、外部入力データＤ＜０＞〜Ｄ＜１５＞がプログラムデータであれば、スイッチを開いてビットラインｂ１〜ｂ１５にレギュレータ２０からのプログラム電圧が提供されて該当セルがプログラムされる。例えば、ワードラインＷｏｒｄ ｌｉｎｅ＜０＞が選択され、外部データ入力Ｄ＜０＞がプログラムデータであれば、メモリセルＮ０がプログラムされる。
【００１０】
図２は、この発明に係るフラッシュメモリ用ドレインポンプのブロック図である。
【００１１】
この発明に係るドレインポンプは、バイナリデジタルアナログコンバータ３０、ＯＰアンプ４０、ポンプ１０及びレギュレータ２０を含んでなる。
【００１２】
デジタルアナログコンバータ３０は、外部入力データＤ＜０＞〜Ｄ＜１５＞に応じて第１及び第２電流ＩＳＵＭ及びＩＳＵＭｂの量が変化する。第１及び第２電流ＩＳＵＭ及びＩＳＵＭｂは、ＯＰアンプ４０で増幅され、増幅された電圧がレギュレータ２０に供給される基準電圧Ｖｒｅｆになる。ポンプは、入力される電圧を所定のレベルにポンプし、レギュレータ、は基準電圧Ｖｒｅｆに応じてポンプ１０の出力をレギュレーションする。
【００１３】
図３は、図２のバイナリデジタルアナログコンバータ３０の詳細回路図である。
【００１４】
基準電圧ＶＲＥＦ１によってＮＭＯＳトランジスタＱ３３〜Ｑ４８がターンオン状態を保つ。この状態で、例えば、外部データ入力Ｄ＜８＞がプログラム状態であれば、Ｄ＜８＞はハイ状態である反面、Ｄｂ＜８＞はロー状態になり、ＮＭＯＳトランジスタＱ１５はターンオンされる反面、ＮＭＯＳオランジスタＱ１６はターンオフされる。また、残りの外部データ入力Ｄ＜０＞〜Ｄ＜７＞、Ｄ＜９＞〜Ｄ＜１５＞はロー状態なので、これらを入力とするＮＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１、Ｑ１３、Ｑ１７、Ｑ１９、Ｑ２１、Ｑ２３、Ｑ２５、Ｑ２７、Ｑ２９、Ｑ３１がターンオフされる反面、反転外部データ入力Ｄｂ＜０＞〜Ｄｂ＜７＞、Ｄｂ＜９＞〜Ｄｂ＜１５＞はハイ状態なので、これらを入力とするＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２、Ｑ１４、Ｑ１８、Ｑ２０、Ｑ２２、Ｑ２４、Ｑ２６、Ｑ２８、Ｑ３０、Ｑ３２がターンオンされる。したがって、第１電流ＩＳＵＭは少なく流れる反面、第２電流ＩＳＵＭｂは多く流れる。
【００１５】
他の例として、外部入力データＤ＜０＞〜Ｄ＜１４＞がプログラムデータであれば、ＮＭＯＳトランジスタＱ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１、Ｑ１３、Ｑ１５、Ｑ１７、Ｑ１９、Ｑ２１、Ｑ２３、Ｑ２５、Ｑ２７、Ｑ２９、Ｑ３１がターンオンされる反面、ＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２、Ｑ１４、Ｑ１６、Ｑ１８、Ｑ２０、Ｑ２２、Ｑ２４、Ｑ２６、Ｑ２８、Ｑ３０、Ｑ３２がターンオフされる。したがって、第１電流ＩＳＵＭは、第２電流ＩＳＵＭｂより大きい電流になる。
【００１６】
このように外部入力データに応じて電流ＩＳＵＭ及びＩＳＵＭｂ値が変化する。すなわち、外部入力データ、すなわちプログラムすべきビット数に応じて電流値を増減することができる。プログラムすべきビット数が多ければ電流を増加させ、プログラムすべきビット数が少なければ電流を減少させる。
【００１７】
図４は、図２のＯＰアンプの詳細回路図である。
【００１８】
第２レファレンス電圧ＶＲＥＦ２によってＰＭＯＳトランジスタＰ２が制御される。電流ミラー構造で接続されたＰＭＯＳトランジスタＰ０及びＰ１が設けられるが、ＰＭＯＳトランジスタＰ２のチャネル幅及びチャネル長さは、ＰＭＯＳトランジスタＰ１の約２倍である。すなわち、第１電流ＩＳＵＭは抵抗Ｒ１を介して２倍に増幅されて流れる。
【００１９】
また、電流ミラー構造で接続されたＰＭＯＳトランジスタＰ３及びＰ４が提供されるが、ＰＭＯＳトランジスタＰ３のチャネル幅及びチャネル長さはＰＭＯＳトランジスタＰ４の約２倍である。すなわち、第２電流ＩＳＵＭは、抵抗Ｒ２を介して２倍に増幅されて流れる。
【００２０】
抵抗Ｒ１とＰＭＯＳトランジスタＰ１との接続点Ｋ１の電圧、又は抵抗Ｒ２とＰＭＯＳトランジスタＰ３との接続点Ｋ２の電圧を、図２のレギュレータ２０の基準電圧Ｖｒｅｆとして使用する。このような動作によって生成された基準電圧Ｖｒｅｆは、プログラムすべきビットの数に応じて変化されるので、レギュレータ２０の出力はプログラムすべきビット数に応じて変化する。すなわち、ＯＰアンプの出力電圧を、例えば１６個のレベルに調整し、プログラムすべきビット数が多くなると、レギュレータの出力電圧を上昇させてプログラム電流を増加させることによりプログラム効率を保たせ、逆にプログラムすべきビットの数が少なければ、レギュレータの出力電圧を下降させてプログラム効率を保たせる。この発明によれば、プログラム効率の改善は勿論のこと、メモリセルのドレインとソースの間のブレークダウンを超過しないように、すなわち、電気的特性変化を最小化することができる。
【００２１】
図５は、この発明に係るバイナリデジタルアナログコンバータのシミュレーション結果を示す波形図である。
【００２２】
図示したように、第１電流及び第２電流ＩＳＵＭ及びＩＳＵＭｂはプログラムすべきビットの数に応じて可変する。
【００２３】
この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明はこれらの実施例に限定されるものではなく、特許請求の範囲によって限定される。
【図面の簡単な説明】
【００２４】
【図１】フラッシュメモリ用ドレインポンプの使用例を示すブロック図である。
【図２】この発明に係るドレインポンプのブロック図である。
【図３】図２のバイナリデジタルアナログコンバータの詳細回路図である。
【図４】図３のＯＰアンプの詳細回路図である。
【図５】図３のバイナリデジタルアナログコンバータのシミュレーション結果を示す波形図である。
【符号の説明】
【００２５】
１０  ポンプ
２０  レギュレータ
３０  バイナリデジタルアナログコンバータ
４０  ＯＰアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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