(57)【要約】【課題】　シフトレジスタおよびそれを備えた画像表示装置において、駆動回路の簡略化による狭額縁化を可能にするとともに、クロック信号の振幅が低い場合でも正常に動作させ、消費電力の増加を抑える。【解決手段】　低電圧のクロック信号ＳＣＫ1、ＳＣＫ2が伝送され、レベルシフタＬＳnの直後にフリップフロップＦnが設けられ、一部のレベルシフタのみが動作する。【選択図】　図１
2004146055.tif 000002
【特許請求の範囲】
【請求項１】
　クロック信号に同期して動作する複数段のフリップフロップと、上記フリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを備えたシフトレジスタにおいて、
　上記レベルシフタが上記フリップフロップと１対１に対応するように設けられ、
　上記フリップフロップの前段のフリップフロップの出力信号に応じて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力することを特徴とするシフトレジスタ。
【請求項２】
　上記レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型の昇圧部を含んでいることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
　上記フリップフロップの前段のフリップフロップの出力信号が、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタの上記昇圧部へ入力され、かつ上記入力スイッチング素子が遮断するレベルの信号であることによって、当該レベルシフタを停止させることを特徴とする請求項２記載のシフトレジスタ。
【請求項４】
　上記フリップフロップの前段のフリップフロップの出力信号が、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタヘの電力供給を停止して、当該レベルシフタを停止させることを特徴とする請求項２記載のシフトレジスタ。
【請求項５】
　上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えていることを特徴とする請求項１ないし４のいずれかに記載のシフトレジスタ。
【請求項６】
　上記レベルシフタのうち上記フリップフロップに対応するレベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、上記フリップフロップの前段のフリップフロップの出力信号により、上記クロック信号の伝送線から切り離されることを特徴とする請求項１ないし５のいずれかに記載のシフトレジスタ。
【請求項７】
　Ｍを２以上の整数とするとき、Ｍ種類のクロック信号を用い、各クロック信号を上記フリップフロップに順次、（Ｍ−１）個おきに入力することを特徴とする請求項１ないし６のいずれかに記載のシフトレジスタ。
【請求項８】
　上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有することを特徴とする請求項７記載のシフトレジスタ。
【請求項９】
　上記Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下であることを特徴とする請求項７または８記載のシフトレジスタ。
【請求項１０】
　上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、上記レベルシフタのうち（ｉ＋ｋ×Ｍ）段目の上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴とする請求項７ないし９のいずれかに記載のシフトレジスタ。
【請求項１１】
　上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記フリップフロップの出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴とする請求項７ないし９のいずれかに記載のシフトレジスタ。
【請求項１２】
　複数のデータ信号線と、上記複数のデータ信号線にそれぞれ交差する複数の走査信号線と、上記データ信号線および上記走査信号線で包囲された部分に配置された複数の画素を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、
　予め定められた周期の第１クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、
　予め定められた周期の第２クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、
　上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、上記第１あるいは第２クロック信号を上記クロック信号とする請求項１ないし１１のいずれかに記載のシフトレジスタを備えていることを特徴とする画像表示装置。
【請求項１３】
　上記データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されていることを特徴とする請求項１２記載の画像表示装置。
【請求項１４】
　上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることを特徴とする請求項１２または１３記載の画像表示装置。
【請求項１５】
　上記データ信号線駆動回路、走査信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴とする請求項１４記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、例えば画像表示装置の駆動回路に好適に使用されるシフトレジスタおよびそれを備えた画像表示装置に関するものである。
【背景技術】
【０００２】
　画像表示装置のデータ信号線駆動回路や走査信号線駆動回路では、各データ信号線を映像信号からサンプリングする際のタイミングをとるためや、各走査信号線へ与える走査信号を作成するために、シフトレジスタが広く使われている。
【０００３】
　例えば、まずデータ信号線駆動回路における例を説明する。データ信号線に映像信号を書き込むために、サンプリング信号を作成する。この際、サンプリング信号が前段や次段のサンプリング信号と重なると、映像信号が大きく変動し、誤った映像信号をデータ信号線に書き込むことになってしまう。これを解決するための従来例として、図１８に回路図を、図１９にタイミングチャートを示す。
【０００４】
　ここで動作について説明する。図１８において、Ｓクロック信号ＳＣＫを、入力される映像信号をサンプリングする周期の半分の周期で与え、そのクロック信号に同期してシフトレジスタ部Ｐ１Ｓの出力が順次出力される。
【０００５】
　シフトレジスタＰ１Ｓの、あるｎ段目に着目した場合、ｎ段目（ＳＳＲn）の出力Ｑnと（ｎ−１）段目（ＳＳＲn-1）の出力Ｑn-1とで、ＮＡＮＤ＿Ｓnを用いて、ＮＳＯＵＴnを得る。
【０００６】
　ｎ本目のサンプリング信号は、（ｎ−１）本目のサンプリング信号と重ならないようにするために、ＮＳＯＵＴnと、サンプリングパルス幅を制御するサンプリングパルス幅制御信号ＳＰＷＣとの否定論理和をとるＮＯＲ＿Ｓａnによって、サンプリング信号の幅を小さくする。シフトレジスタＰ１Ｓの各出力に対し同じ処理を行うことにより、図１９のタイミングチャートに示すように、重ならないサンプリング信号が得られる。このとき、パルス幅制御信号ＳＰＷＣはＳクロック信号ＳＣＫの２倍の周波数を持っている。
【０００７】
　次に、走査信号線駆動回路における例を説明する。表示部に配列された画素に順次、データ信号線に与えられた映像信号を書き込むために走査信号を出力する。その時、ｎ本目の走査信号は、（ｎ−１）本目の走査信号と重ならないように、あるいは、（ｎ−１）本目に書き終えたデータ信号線上の映像信号をリフレッシュするための処理等を行うために、出力を止めなければならない。
【０００８】
　具体的には、図２０に回路図を、またそのタイミングチャートを図２１に示す。ここで動作について説明する。図２０において、Ｇクロック信号ＧＣＫに同期してシフトレジスタＰ１Ｇの出力が順次出力される。シフトレジスタＰ１Ｇの、あるｎ段目に着目した場合、ｎ段目（ＧＳＲn）の出力（Ｑn）と（ｎ−１）段目（ＧＳＲn-1）の出力（Ｑn-1）とで、ＮＡＮＤ＿Ｇnを用いて、ＮＯＵＴnを得る。このＮＯＵＴnは、走査信号と同じ周期でそれぞれ出力される。
【０００９】
　先にも述べた通り、ｎ本目の走査信号は、（ｎ−１）本目の走査信号と重ならないように、あるいは、（ｎ−１）本目に書き終えたデータ信号線上の映像信号をリフレッシュするため、またはプレチャージの処理等を行う目的として出力を止めるために、さらに走査パルス幅制御信号ＧＰＷＣを入力し、ＮＯＵＴnとでＮＯＲ＿Ｇnをとり、ＧＬnを得る。このＧＬnが、ｎ本目の走査信号線を駆動する走査信号線となる。このとき、パルス幅制御信号ＧＰＷＣは、Ｇクロック信号ＧＣＫの２倍の周波数を持っている。
【００１０】
　なお、従来のシフトレジスタを構成しているのはフリップフロップ回路（Ｄフリップフロップ）であり、図２２に示すように、Ｄ端子から信号Ａ（図中、ＩＮ）が入力されて、他の端子から２つのクロック信号ＣＫ、ＣＫＢが入力されると信号Ｂ（図中、ＯＵＴ）が出力される回路構成になっている。
【００１１】
　ここで、一般に、電子回路の消費電力は、周波数、負荷容量、電圧の２乗に比例して大きくなる。したがって、例えば、画像表示装置への映像信号を生成する回路など、画像表示装置に接続される回路、あるいは画像表示装置では、消費電力を低減するために、駆動電圧をますます低くする傾向にある。
【００１２】
　例えば上記映像信号の生成回路のように、単結晶シリコントランジスタを用いた回路では、駆動電圧は、例えば５Ｖや３．３Ｖあるいはそれ以下の値に設定されていることが多い。
【００１３】
　一方、例えば、画素や、データ信号線駆動回路、あるいは、走査信号線駆動回路のように、広い表示面積を確保するために多結晶シリコン薄膜トランジスタが使用される回路では、基板間のしきい値電圧の相違が、例えば、数Ｖ程度（例えば１５Ｖ）に達することもあるため、駆動電圧の低減が十分進んでいるとは言い難い。したがって、シフトレジスタの駆動電圧よりも低い入力信号が印加される場合には、シフトレジスタには、その入力信号を昇圧するためのレベルシフタが設けられる。なお、一般的に、レベルシフタの入力信号としては、２つの位相をもつ２種類の信号が用いられ、その２種類の信号は互いに逆相の関係にある。
【００１４】
　具体的には、図１８、図２０に示すように、シフトレジスタＰ１Ｓ、Ｐ１Ｇへ、例えば、５Ｖ程度の振幅の各入力信号が与えられると、図中、３つあるうちの上の２つのレベルシフタＬＳは、シフトレジスタＰ１Ｓ、Ｐ１Ｇの駆動電圧（１５Ｖ）まで、クロック信号ＳＣＫ、ＧＣＫを昇圧する。これらのレベルシフタＬＳの出力は、シフトレジスタＰ１Ｓ、Ｐ１Ｇを構成するフリップフロップＳＳＲ1〜ＳＳＲx、ＧＳＲ1〜ＧＳＲxへ入力される。シフトレジスタＰ１Ｓ、Ｐ１Ｇは、印加されたレベルシフタＬＳの出力に同期して、シフトレジスタＰ１Ｓ、Ｐ１Ｇの出力を得る。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
　しかしながら、上記従来のシフトレジスタを用いた種々の回路、すなわち、例えばデータ信号線駆動回路では、サンプリング信号が重ならないように、また例えば走査信号線駆動回路では走査信号が重ならないように、図１８または図２０に示すような論理回路（ＮＯＲなど）が必要となり、駆動回路が大きくなってしまう。
【００１６】
　また、上記パルス幅制御信号ＳＰＷＣやＧＰＷＣは、Ｓクロック信号ＳＣＫやＧクロック信号ＧＣＫの２倍の周波数を持っているため、駆動周波数が大きくなってしまう。
【００１７】
　また、シフトレジスタＰ１Ｓ、Ｐ１Ｇでは、クロック信号ＳＣＫ、ＳＣＫＢ（ＳＣＫの逆相）、ＧＣＫ、ＧＣＫＢ（ＧＣＫの逆相）をレベルシフトした後、シフトレジスタを構成する各段のフリップフロップに供給するため、フリップフロップＳＳＲ1〜ＳＳＲxの距離やＧＳＲ1〜ＧＳＲxの距離が離れるほど伝送距離が長くなり、消費電力が増大するという問題が生じる。具体的には、伝送距離が長くなるにしたがって、伝送用の信号線の容量が大きくなるので、レベルシフタＬＳにより、大きな駆動能力が必要となり、消費電力が増大する。
【００１８】
　さらに、多結晶シリコン薄膜トランジスタを用いてレベルシフタＬＳを含む上記駆動回路を形成する場合のように、レベルシフタＬＳの能力が十分でない場合には、歪みの無い波形を伝送するために、レベルシフタＬＳの直後に駆動能力の大きなバッファＢＵＦが必要となるので、さらに消費電力が大きくなる。
【００１９】
　近年では、より表示画面が広く、高精細で、かつ表示領域以外を狭くした画像表示装置が要求されているため、クロック信号の周波数が大きくなり、それに応じて、シフトレジスタＰ１Ｓ、Ｐ１Ｇの段数がますます多くなること、および、駆動回路の面積を小さくすることが必要となる。
【００２０】
　本発明は、上記の問題点に鑑みなされたものであり、その目的は、駆動回路の簡略化による狭額縁化を可能にするとともに、、クロック信号の振幅が低い場合でも正常に動作し、消費電力の少ないシフトレジスタおよびそれを備えた画像表示装置を提供することにある。
【課題を解決するための手段】
【００２１】
　上記の課題を解決するため、本発明のシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記フリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを備えたシフトレジスタにおいて、上記レベルシフタが上記フリップフロップと１対１に対応するように設けられ、上記フリップフロップの前段のフリップフロップの出力信号に応じて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力することを特徴としている。
【００２２】
　本発明のシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段のフリップフロップに入力される上記クロック信号を昇圧するためのレベルシフタとを備えたシフトレジスタにおいて、上記レベルシフタが、上記複数段のフリップフロップと１対１に対応するように設けられ、ｎを１以上の整数とするとき、ｎ段目の上記フリップフロップの出力信号に応じて、（ｎ＋１）段目の上記レベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、（ｎ＋１）段目のフリップフロップに入力するとともにシフトレジスタの出力信号として出力する構成とすることができる。
【００２３】
　例えば、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段フリップフロップごとに、上記クロック信号が電源電圧より低い電圧値を持つ場合に、上記複数段のフリップフロップごとに、上記クロック信号を昇圧するためのレベルシフタと、レベルシフタの動作を制御する制御手段とを有し、上記複数段のフリップフロップのｎ段目の出力信号に応じて、（ｎ＋１）段目の上記制御手段によってレベルシフタを制御し、上記クロック信号を昇圧して入力することにより、（ｎ＋１）段目のフリップフロップを動作させるとともに、上記クロック信号のパルス幅と同じ幅のパルスを昇圧し出力するようにする。
【００２４】
　上記の構成によれば、クロック信号に同期して動作するフリップフロップの出力は、次段のフリップフロップに供給されるクロック信号を昇圧するレベルシフタを動作させることができ、シフトレジスタ内に設けられたレベルシフタの一部分のみ、動作させることが可能となる。この昇圧されたクロック信号がシフトレジスタの出力（ＳＬ1など）となり、その出力はクロック信号と同じパルス幅を持つ。
【００２５】
　従来は、シフトレジスタの外部にレベルシフタを設け、クロック信号を一旦駆動電圧に昇圧し、シフトレジスタを構成する複数のフリップフロップに供給している。また、その昇圧されたクロック信号が、伝送線の容量や接続されているトランジスタのゲート容量等によりなまりや遅延を起こさないように大きなバッファを備えており、これらの容量や昇圧後の高電位によって、先の従来例でも述べたが、消費電力が、電力Ｐ＝容量Ｃ×周波数ｆ×電圧Ｖの２乗で増大し、回路の消費電力が大変大きくなる。
【００２６】
　これに対し、上記本発明の構成によれば、低電圧のクロック信号が伝送され、レベルシフタ直後にフリップフロップが設けられ、シフトレジスタ内に設けられたレベルシフタの一部分のみが動作するので、大幅な消費電力の低減を図ることができる。
【００２７】
　それに加え、論理演算（ＮＯＲなど）を行う回路を必要としないため、駆動回路の増大を軽減できる。また、論理演算部内で信号の遅延（信号の立ち上がり、立ち下がりの遅れ）により、論理演算部の出力の一部が重なることが避けられる。また、出力パルスの重なりを防ぐための特殊な回路や特殊な信号（ＳＰＷＣなど）のための伝送線を必要としないため、駆動回路の大幅な縮小化が図れる。
【００２８】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型の昇圧部を含んでいることを特徴としている。
【００２９】
　上記の構成によれば、レベルシフタが動作している間、レベルシフタの入力スイッチング素子は常時導通している。したがって、上記の構成による効果に加えて、入力信号のレベルによって入力スイッチング素子を導通／遮断する電圧駆動型のレベルシフタとは異なり、入力信号の振幅が入力スイッチング素子のしきい値電圧よりも低い場合であっても、何ら支障なく入力信号をレベルシフトできる。
【００３０】
　さらに、電流駆動型のレベルシフタは、動作中、入力スイッチング素子が導通しているため、電圧駆動型のレベルシフタよりは消費電力が大きいが、本構成では、シフトレジスタ内に設けられたレベルシフタのうち、フリップフロップの出力信号がアクティブのときにだけ動作し、それ以外は停止する。これにより、上記の構成による効果に加えて、入力信号が低い場合でも、レベルシフト可能でかつ消費電力を大幅に低減することが可能になる。
【００３１】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップの前段のフリップフロップの出力信号が、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタの上記昇圧部へ入力され、かつ上記入力スイッチング素子が遮断するレベルの信号であることによって、当該レベルシフタを停止させることを特徴としている。
【００３２】
　また、本発明のシフトレジスタは、上記の構成に加えて、ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタの上記各昇圧部へ入力され、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させる構成とすることができる。
【００３３】
　例えば、制御手段が、上記各昇圧部への入力信号として、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させるようにする。
【００３４】
　上記構成によれば、一例として、入力スイッチング素子がＭＯＳトランジスタの場合を例にして説明すると、例えば、入力信号がゲートに印加される場合は、ドレイン−ソース間が遮断されるレベルの入力信号をゲートへ印加すれば、入力スイッチング素子が遮断される。また、入力信号がソースへ印加される場合には、例えば、ドレインと略同じ入力信号を印加するなどして、入力スイッチング素子を遮断する。
【００３５】
　いずれの構成であっても、制御手段が入力信号のレベルを制御して入力スイッチング素子を遮断すれば、電流駆動型レベルシフタは動作を停止する。これにより、上記の構成による効果に加えて、レベルシフタを停止できるとともに、停止中、入力スイッチング素子に流れる電流分だけ、消費電力を低減できる。
【００３６】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップの前段のフリップフロップの出力信号が、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタヘの電力供給を停止して、当該レベルシフタを停止させることを特徴としている。
【００３７】
　また、本発明のシフトレジスタは、上記の構成に加えて、ｎ段目の上記フリップフロップの出力信号が、（ｎ＋１）段目の上記レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させる構成とすることができる。
【００３８】
　例えば、制御手段が、上記各レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させるようにする。
【００３９】
　上記構成によれば、制御手段は、各レベルシフタの電力供給を停止して、当該レベルシフタを停止させる。これにより、上記の構成による効果に加えて、レベルシフタを停止できると共に、動作中にレベルシフタで消費する電力の分だけ、消費電力を低減できる。
【００４０】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えていることを特徴としている。
【００４１】
　一般に、レベルシフタが停止している間、レベルシフタの出力電圧が不定になると、当該レベルシフタが接続されているフリップフロップの動作が不安定になるおそれがある。
【００４２】
　これに対し、上記本発明の構成によれば、レベルシフタが停止している間、当該レベルシフタの出力電圧は、出力安定手段によって、所定の値に保たれる。この結果、上記の構成による効果に加えて、不安定な出力電圧に起因するフリップフロップの誤動作を防止でき、より安定した動作のシフトレジスタを実現できる。
【００４３】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、上記フリップフロップの前段のフリップフロップの出力信号により、上記クロック信号の伝送線から切り離されることを特徴としている。
【００４４】
　また、本発明のシフトレジスタは、上記の構成に加えて、（ｎ＋１）段目の上記レベルシフタ内に設けられた、クロック信号が入力されるトランジスタのゲート容量が、ｎ段目の上記フリップフロップの出力信号により、上記クロック信号の伝送線から切り離される構成とすることができる。
【００４５】
　例えば、制御手段が、上記昇圧部内に設けられた、クロック信号が入力されるトランジスタのゲート容量を、上記クロック信号の伝送線から切り離すように制御するようにする。
【００４６】
　一般に、レベルシフタヘの入力信号は伝送線を通じて、各レベルシフタに送られるが、伝送線は回路上に当該伝送線以外の配線などと絶縁膜を介して配置されるため、その重なった部分で容量を持ってしまう。さらに、伝送線に関る容量はこれだけでない。すなわち、ＭＯＳトランジスタの場合、該入力信号がトランジスタのゲート電極に入力されるが、トランジスタのゲートにはゲート容量なる容量が存在し、その値はトランジスタの大きさに従って大きくなる。よって、伝送線の容量は、配線の重なった部分の容量とトランジスタのゲート容量によって構成されてしまう。
【００４７】
　レベルシフタなどのように低い入力電圧を昇圧する回路では、比較的大きなトランジスタのゲート電極に接続されることが多いため、ゲート容量が大きくなり、伝送線全体の容量が総じて大きくなってしまう。これにより、外部から信号を供給するためには、この伝送線の容量を駆動するために大きな電力が必要となり、外部回路の消費電力を大きくしてしまう。
【００４８】
　これに対し、上記本発明の構成によれば、複数のレベルシフタが設けられた場合でも、制御手段が入力信号を制御して、必要なときだけレベルシフタに入力信号を供給する。そのため、入力信号が、レベルシフタ内の比較的大きなトランジスタのゲート電極に接続されていても、必要以外のトランジスタのゲート電極とは切り離されている。それゆえ、上記の構成による効果に加えて、入力信号の伝送線の容量が低減され、伝送線の容量を駆動するために大きな電力が必要なく、外部回路の消費電力が大きくなることを防止できる。
【００４９】
　また、本発明のシフトレジスタは、上記の構成に加えて、Ｍを２以上の整数とするとき、Ｍ種類のクロック信号を用い、各クロック信号を上記フリップフロップに順次、（Ｍ−１）個おきに入力することを特徴としている。
【００５０】
　例えば、Ｍ（Ｍ≧２）種類のクロック信号を、上記複数段フリップフロップに順次、（Ｍ−１）個おきに入力するようにする。
【００５１】
　上記の構成によれば、複数のクロック信号を用いることにより周波数を低減することが可能となる。外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、上記の構成による効果に加えて、外部回路の消費電圧をより低減することができる。
【００５２】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有することを特徴としている。
【００５３】
　すなわち、上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、または、互いにローレベルの期間が重ならないような位相を有する。
【００５４】
　上記の構成によれば、上記レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。よって、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なること無く得られる。
【００５５】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下であることを特徴としている。
【００５６】
　上記の構成によれば、上記レベルシフタによって昇圧されたクロック信号がシフトレジスタの出力となり、その出力はクロック信号と同じパルス幅を持つ。よって、上記の構成による効果に加えて、昇圧された当該出力信号と隣接する昇圧された出力信号が重なることなく得られ、さらに、任意にパルス幅を変えることができる。
【００５７】
　ここで、「デューティー比」とは、信号波形のアクティブと非アクティブとの時間的な比率を表す。アクティブとは、信号が作用している状態であり、非アクティブとは、信号が作用していない状態である。波形の一周期はアクティブの時間と非アクティブの時間の和となる。例えば、デューティー比が４０％とは、アクティブの時間が一周期の４０％を占めるということを示している。例えば、信号波形がハイを示しているときをアクティブとし、信号波形がローを示しているときを非アクティブとする。あるいは、回路によっては、ローの期間がアクティブとなる場合もある。
【００５８】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、上記レベルシフタのうち（ｉ＋ｋ×Ｍ）段目の上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴としている。
【００５９】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力される構成とすることができる。
【００６０】
　上記の構成によれば、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できる。
【００６１】
　ここで、以下に「セット・リセット型フリップフロップ」について説明する。一般にフリップフロップとは、あるタイミングで信号が加えられるたびに、二つの安定状態の間を転移し、上記信号が入力されないときはその状態を保持する回路である。セット・リセット型フリップフロップは、例えば、入力されるセット信号によって出力をハイの状態にし、セット信号が非アクティブになってもその出力状態を保持し続ける。その後、セット信号が非アクティブで、リセット信号がアクティブになると、出力をローの状態にし、リセット信号が非アクティブになっても、セット信号がアクティブになるまでその状態を保持し続ける。
【００６２】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記フリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の上記フリップフロップの出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されることを特徴としている。
【００６３】
　上記の構成によれば、上記の構成による効果に加えて、各フリップフロップから出力される信号のパルス幅を所望の期間に調整できる。
【００６４】
　また、シフトレジスタの出力パルスをリセット信号として用いるのと異なり、フリップフロップの出力をリセット信号として用いることにより、シフトレジスタの出力パルスの負荷が増加するのを抑えることができる。
【００６５】
　また、本発明のシフトレジスタは、上記の構成に加えて、複数のデータ信号線と、上記複数のデータ信号線にそれぞれ交差する複数の走査信号線と、上記データ信号線および上記走査信号線で包囲された部分に配置された複数の画素を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第１クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、上記第１あるいは第２クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えていることを特徴としている。
【００６６】
　また、本発明の画像表示装置は、マトリクス状に配置された複数の画素と上記画素の各列に配置された複数のデータ信号線および上記画素の各列に対応して配置された走査信号線を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第１クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、上記第１あるいは第２クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えている構成とすることができる。
【００６７】
　例えば、上記走査信号線駆動回路は、上記複数の走査信号線に、所定のタイミング信号に同期して、順次、走査信号を出力する。また、上記データ信号線駆動回路は、上記複数のデータ信号線に、所定のタイミング信号に同期して、順次、映像信号を出力する。
【００６８】
　一般に、画像表示装置では、データ信号線の数、あるいは、走査信号線の数が大きくなるに従って、各信号線毎のタイミングを生成するためのフリップフロップの数が大きくなり、フリップフロップの両端間の距離が長くなる。これに対し、上記各構成のシフトレジスタは、レベルシフタの駆動能力が小さくかつフリップフロップの両端間の距離が長い場合であっても、バッファを削減でき、消費電力を削減できる。それゆえ、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上記各構成のシフトレジスタを備えることによって、消費電力を低減し、かつ、シフトレジスタの回路規模を小さくし、画像表示装置を狭額縁化することができる。
【００６９】
　また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されていることを特徴としている。
【００７０】
　上記構成によれば、データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されている。したがって、データ信号線駆動回路と各画素との間の配線、あるいは、走査信号線と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数あるいは走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。
【００７１】
　例えば、上記データ信号線駆動回路、走査信号線駆動回路、および各画素が同一基板上に形成される。その結果、データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されており、データ信号線駆動回路と各画素との間の配線、並びに、走査信号線と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。
【００７２】
　それゆえ、上記の構成による効果に加えて、製造時の手間を削減し、各信号線の容量の不所望な増大を防止できるとともに、集積度の低下を防止できる。
【００７３】
　また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることを特徴としている。
【００７４】
　すなわち、上記データ信号線駆動回路、走査信号線駆動回路、および各画素を構成する各スイッチング素子が、いずれも多結晶シリコン薄膜トランジスタからなる。
【００７５】
　一般に、多結晶シリコン薄膜は、単結晶シリコンに比べて、表示面積を拡大しやすいが、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、一方、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。また、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかるとともに、各信号線の容量が増大してしまう。
【００７６】
　これに対し、上記本発明の構成によれば、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、いずれも、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいる。このため、上記の構成による効果に加えて、表示面積を容易に拡大できる。さらに、同一基板上に容易に形成できるので、製造時の手間や各信号線の容量を削減できる。
【００７７】
　加えて、上記シフトレジスタが使用されているので、回路規模の縮小による狭額縁化が実現できるとともに、低振幅のクロック信号を用いてレベルシフタを設けることによってシフトレジスタを制御した場合でも消費電力の低減が実現できる。
【００７８】
　また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴としている。
【００７９】
　すなわち、上記データ信号線駆動回路、走査信号線駆動回路、および各画素を構成する各スイッチ素子が、いずれも、６００℃以下のプロセス温度で製造されている。
【００８０】
　上記の構成によれば、スイッチング素子のプロセス温度が６００℃以下に設定されるので、各スイッチング素子の基板として、通常の安価なガラス基板（歪み点が６００℃以下のガラス基板）を使用しても、歪み点以上のプロセスに起因する反りやたわみが発生しない。この結果、上記の構成による効果に加えて、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
【発明の効果】
【００８１】
　以上のように、本発明のシフトレジスタは、上記レベルシフタが上記フリップフロップと１対１に対応するように設けられ、上記フリップフロップの前段のフリップフロップの出力信号に応じて、上記レベルシフタのうち上記フリップフロップに対応するレベルシフタにて、上記クロック信号のパルス幅と同じ幅で昇圧されたパルスを、上記フリップフロップに入力するとともにシフトレジスタの出力信号として出力する構成である。
【００８２】
　これにより、シフトレジスタ内に設けられたレベルシフタの一部分のみが動作するので、大幅な消費電力の低減を図ることができるという効果を奏する。
【００８３】
　また、論理演算を行う回路を必要としないため、また、論理演算部内で信号の遅延により、論理演算部の出力の一部が重なることが避けられるという効果を奏する。
【００８４】
　また、出力パルスの重なりを防ぐための特殊な回路や特殊な信号のための伝送線を必要としないため、駆動回路を大幅に縮小化できるという効果を奏する。
【発明を実施するための最良の形態】
【００８５】
　〔実施の形態１〕
　本発明の実施の一形態について図１ないし図１４に基づいて説明すれば、以下の通りである。なお、本発明は、シフトレジスタに広く適用できるが、以下では、好適な例として、画像表示装置に適用した場合について説明する。
【００８６】
　本実施の形態に係るシフトレジスタは、例えば、画像表示装置の駆動回路に好適に使用され、駆動回路を縮小化でき、クロック入力信号の振幅が駆動電圧よりも低い場合でも、クロック信号のパルス幅を可変することによって、該シフトレジスタの出力信号のパルス幅を任意に変えることが可能である。
【００８７】
　図２に示すように、本実施形態にかかる画像表示装置１０１は、マトリクス状に配された画素ＰＩＸを有する表示部１０２と、各画素ＰＩＸを駆動するデータ信号線駆動回路１０３および走査信号線駆動回路１０４とを備えており、制御回路１０５が、各画素ＰＩＸの表示状態を表す映像信号ＤＡＴを生成すると、その映像信号ＤＡＴに基づいて画像が表示できる。
【００８８】
　上記表示部１０２および両駆動回路１０３、１０４は、製造時の手間と配線容量とを削減するために、同一のガラス基板上に設けられている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、上記表示部１０２および両駆動回路１０３、１０４に設けられている、各信号の導通をオンオフして制御するための各スイッチング素子が、いずれも、ガラス基板上に形成された多結晶シリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板（歪み点が６００℃以下のガラス基板）を用いても、歪み点以上のプロセスに起因する反りやたわみが発生しないように、上記多結晶シリコントランジスタは、６００℃以下のプロセス温度で製造される。
【００８９】
　ここで、上記表示部１０２は、ｎ本のデータ信号線ＳＬ1〜ＳＬnと、各データ信号線ＳＬ1〜ＳＬnにそれぞれ交差するｍ本の走査信号線ＧＬ1〜ＧＬmとを備えている。なお、以下、特に区別する必要のない限り、データ信号線ＳＬ1〜ＳＬnの出力信号もそれぞれＳＬ1〜ＳＬnと称することとする。走査信号線も同様である。ｎ以下の任意の正の整数をｉ、ｍ以下の任意の正の整数をｊとすると、データ信号線ＳＬiとＧＬjとの組み合わせごとに、画素ＰＩＸ（ｉ、ｊ）が設けられており、各画素ＰＩＸ（ｉ、ｊ）は、隣接する２本のデータ信号線ＳＬi、ＳＬi+1、およびＧＬj、ＧＬj+1で包囲された部分に配される。
【００９０】
　一方、上記画素ＰＩＸ（ｉ、ｊ）は、例えば図３に示すような、ゲートが走査信号線ＧＬjへ、ドレインがデータ信号線ＳＬiに接続された電界効果型トランジスタ（スイッチング素子）ＳＷと、当該電界効果型トランジスタＳＷのソースに一方の電極が接続された画素容量Ｃｐとを備えている。また、上記画素容量Ｃｐの他端は、全画素ＰＩＸに共通の共通電極線に接続されている。上記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。
【００９１】
　上記画素ＰＩＸ（ｉ、ｊ）において、走査信号線ＧＬjが選択されると、電界効果型トランジスタＳＷが導通し、データ信号線ＳＬiに印加された電圧が画素容量Ｃｐへ印加される。ここで、液晶の透過率あるいは反射率が、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬjを選択し、データ信号線ＳＬiへ映像データに応じた信号を印加すれば、当該画素ＰＩＸ（ｉ、ｊ）の表示状態を、映像データに合わせて変化させることができる。
【００９２】
　図２に示す画像表示装置１０１では、走査信号線駆動回路１０４が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素ＰＩＸへの映像データが、データ信号線駆動回路１０３によってそれぞれのデータ信号線ＳＬへ出力される。
【００９３】
　これにより、当該走査信号線ＧＬに接続された画素ＰＩＸへ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路１０４が走査信号線ＧＬを順次選択し、データ信号線駆動回路１０３がデータ信号線ＳＬへ映像データを出力する。この結果、表示部１０２の全画素ＰＩＸにそれぞれの映像データが書き込まれる。
【００９４】
　ここで、上記制御回路１０５からデータ信号線駆動回路１０３までの間、各画素ＰＩＸへの映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路１０３はタイミング信号となる所定の周期でデューティー比が５０％未満の（本実施形態ではハイの期間がローの期間より短い）クロック信号ＳＣＫ1と、位相が１８０°異なるクロック信号ＳＣＫ2と、開始信号ＳＳＰとに基づいたタイミングで、映像信号ＤＡＴから各映像データを抽出している。なお、上記クロック信号ＳＣＫ1、ＳＣＫ2のほかにも、これらの位相をそれぞれ反転させた反転信号であるＳＣＫ1B、ＳＣＫ2Bも、上記制御回路１０５からデータ信号線駆動回路１０３へ入力されている。また、開始信号ＳＳＰの位相を反転させた反転信号であるＳＳＰＢも、上記制御回路１０５からデータ信号線駆動回路１０３へ入力されている。
【００９５】
　より具体的には、上記データ信号線駆動回路１０３は、（１）クロック信号ＳＣＫ1とクロック信号ＳＣＫ2との立ち上がりに同期して開始信号ＳＳＰを入力することによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力することによって、１クロックずつタイミングが異なる出力信号ＳＬ1〜ＳＬnを生成するシフトレジスタ１０３ａと、（２）各出力信号ＳＬ1〜ＳＬnが示すタイミングで、映像データを映像信号ＤＡＴから抽出するサンプリング部１０３ｂとを備えている。
【００９６】
　同様に、走査信号駆動回路１０４は、クロック信号ＧＣＫ1、ＧＣＫ2に同期して、走査信号の開始信号ＧＳＰを入力することによって、順次、クロックの半周期に相当するパルスをシフトさせながら出力し、それによって、１クロックずつタイミングが異なる走査信号を、各走査信号線ＧＬ1〜ＧＬmへ出力するシフトレジスタ１０４ａを備えている。なお、上記クロック信号ＧＣＫ1、ＧＣＫ2のほかにも、これらをそれぞれ反転させた反転信号であるＧＣＫ1B、ＧＣＫ2Bも、上記制御回路１０５から走査信号駆動回路１０４へ入力されている。
【００９７】
　ここで、本実施形態に係る画像表示装置１０１では、表示部１０２および両駆動回路１０３・１０４が多結晶シリコン薄膜トランジスタで形成されており、これら表示部１０２・駆動回路１０３・１０４の駆動電圧Ｖｃｃは、例えば１５Ｖ程度に設定されている。一方、制御回路１０５は、上記各回路１０２、１０３、１０４とは異なる基板上に、単結晶シリコントランジスタで形成されており、駆動電圧は、例えば、５Ｖあるいはそれ以下の電圧など、上記駆動電圧Ｖｃｃよりも低い値に設定されている。なお、上記各回路１０２、１０３、１０４と制御回路１０５とは、互いに異なる基板に形成されているが、両者間で伝送されている信号の数は、上記各回路１０２、１０３、１０４間の信号の数よりも大幅に少なく、例えば、映像信号ＤＡＴや開始信号ＳＳＰあるいはクロック信号ＳＣＫ1、ＳＣＫ2（ＧＣＫ1、ＧＣＫ2）程度である。また、制御回路１０５は、単結晶シリコントランジスタで形成されているので、十分な駆動能力を確保しやすい。したがって、互いに異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。
【００９８】
　ここで、本実施形態では、上記シフトレジスタ１０３ａは、図１に示すシフトレジスタ１が使用されている。なお、以下では、シフトレジスタの段数Ｌ（ｍ）をｎで参照し、出力信号をＳＬ1〜ＳＬnと称する。
【００９９】
　具体的には、上記シフトレジスタ１には、ｎ段のセット・リセットフリップフロップ（ＳＲフリップフロップ）Ｆ1、…、ＦnおよびダミーのＳＲフリップフロップＦxを含むフリップフロップ部１２と、上記制御回路１０５から供給され、駆動電圧Ｖｃｃよりも振幅の小さなクロック信号ＳＣＫ1、ＳＣＫ2を昇圧して各ＳＲフリップフロップに入力するレベルシフタＬＳ1、…、ＬＳn、ＬＳxを含むレベルシフタ部１３と、また、開始信号ＳＳＰを昇圧するための、開始信号用レベルシフタ１４とを含んでいる。
【０１００】
　本実施形態では、レベルシフタ部１３内の各レベルシフタＬＳ1、…は、各ＳＲフリップフロップＦ1、…と１対１に対応するように設けられており、後述するように、クロック信号ＳＣＫ1、ＳＣＫ2の振幅が上記駆動電圧Ｖｃｃよりも小さい場合でも、何ら支障なく昇圧できるように、電流駆動型のレベルシフタとして構成されている。各レベルシフタは、制御信号ＥＮＡが動作を指示している間、クロック信号ＳＣＫ1またはＳＣＫ2に基づいて、対応するＳＲフリップフロップ（Ｆとする）へ、昇圧後のクロック信号を印加できる。各レベルシフタはさらに、制御信号ＥＮＡが動作停止を指示している間は、自身が動作を停止することで、対応するＳＲフリップフロップＦへのクロック信号の印加を阻止できるとともに、動作停止中、後述する入力スイッチング素子を遮断して、貫通電流に起因するレベルシフタ部１３の電力消費を削減できる。
【０１０１】
　一方、上記フリップフロップ部１２は、１クロック周期幅の開始信号ＳＳＰを、クロック信号ＳＣＫ1、ＳＣＫ2の立ち上がりごとに、次段へ伝送できるように構成されている。具体的には、前段の出力Ｑ（初段はＳＳＰ）によって、レベルシフタＬＳ1、ＬＳ2、…ＬＳxのうちで該当するもの（初段ではＬＳ1）が動作し、ＳＣＫ1またはＳＣＫ2（初段ではＳＣＫ1）が反転部ＩＮＶ1、ＩＮＶ2、…、ＩＮＶn、…、ＩＮＶxのうちで該当するもの（初段ではＩＮＶＳ1）を介して、負論理のセット信号Ｓバーとして該当するＳＲフリップフロップ（初段ではＦ1）に印加されるともに、シフトレジスタ１の出力（初段ではＳＬ1）として出力される。ＳＲフリップフロップＦ1の出力信号Ｑ1は、次段のレベルシフタＬＳ2を動作させる信号ＥＮＡ1として印加される。さらに、各ＳＲフリップフロップＦnには、後段のＳＲフリップフロップヘのセット信号のうち、シフトレジスタ出力ＳＬnと比べて伝送するパルス幅だけ遅れた信号がリセット信号Ｒとして印加される。
【０１０２】
　本実施形態では、１クロック周期幅のパルスを伝送するので、１クロック周期遅れた信号、すなわち、２段後のレベルシフタＬＳn+2（例えばＬＳ1に対してＬＳ3）によって昇圧された、シフトレジスタ１の出力信号ＳＬn+2が、フリップフロップＦnの正論理のリセット信号として印加される。
【０１０３】
　また、奇数段のＳＲフリップフロップＦ1、Ｆ3、…がクロック信号ＳＣＫ1の立ち上が上がりでセットされるように、奇数段のレベルシフタＬＳ1、ＬＳ3、…には、クロック信号ＳＣＫ1が入力される。一方、偶数段のレベルシフタＬＳ2、ＬＳ4、…には、偶数段のＳＲフリップフロップＦ2、…がクロック信号ＳＣＫ2の立ち上がりでセットされるように、ＳＣＫ2が印加される。
【０１０４】
　なお、本実施形態のシフトレジスタでは、図１に示すように、最終段（ｎ段目の次の段）にダミー用としてレベルシフタＬＳx、フリップフロップＦxが設けられている。そして、レベルシフタＬＳxの出力Ｓxがｎ段目のフリップフロップＦnのリセット端子に入力され、最終段のフリップフロップＦxのリセット端子には、フリップフロップＦx自身の出力Ｑxが入力される構成になっている。よって、最終段のフリップフロップＦxは、セットされて出力信号Ｑxが生ずると同時にリセットがかかることとなり、出力信号Ｑxは後述の図４のようになる。なお、出力信号Ｓxがｎ段目のフリップフロップＦnのリセット端子に入力される構成とせずに、最終段のフリップフロップＦxの出力信号Ｑxがｎ段目のフリップフロップＦnのリセット端子に入力される構成としてもよい。
【０１０５】
　次に、図４に示すタイミングチャートを用いて動作の具体的な説明を行う。なお、ここでは、Ｍを２以上の整数とするとき、Ｍ種類のクロック信号を用い、各クロック信号を、上記複数段フリップフロップに順次、（Ｍ−１）個おきに入力するようになっており、ここではＭ＝２とする。また、ここでは各タイミング信号の反転信号ＳＣＫ1B、ＳＣＫ2Bは図示しない。
【０１０６】
　上記構成によれば、図４に示すように、開始信号ＳＳＰがパルス入力されている間、最前段のレベルシフタＬＳ1が動作して、昇圧したあとのクロック信号ＳＣＫ1（ＳＣＫ1aとする）をＳＲフリップフロップＦ1へ印加するとともに、この信号がシフトレジスタの出力信号ＳＬ1となる。これにより、ＳＲフリップフロップＦ1は、パルス入力の開始時時点のあと、クロック信号が立ち上がった時点でセットされ、出力Ｑ1をハイへと変化させる。
【０１０７】
　上記Ｑ1は、制御信号ＥＮＡ1として、２段目のレベルシフタＬＳ2の端子ＥＮＡへ印加される。これにより、レベルシフタＬＳ2は、ＳＲフリップフロップＦ1がパルス出力している間（ＥＮＡ1＝Ｑ1がハイレベルの間）、端子ＯＵＴから、クロック信号ＳＣＫ2（より正確には、それを昇圧して得られたＳＣＫ2a）を出力する。これにより、ＳＲフリップフロップＦ2は、前段の出力Ｑ1がハイレベルになったあと、クロックＳＣＫ2が最初に立ち下がった時点でセットされ、出力Ｑ2をハイレベルヘと変化させる。また、ＳＣＫ2aは、シフトレジスタの出力信号ＳＬ2として出力される。
【０１０８】
　ここで、１以上ｎ以下の整数をｉとすると、各ＳＲフリップフロップ出力信号Ｑiは、次段のレベルシフタＬＳi+1へ、制御信号ＥＮＡiとして印加されているので、２段目以降のＳＲフリップフロップＦi+1は、前段の出力Ｑiよりも、ＳＣＫ1とＳＣＫ2の位相差分だけ遅れて出力Ｑi+1を出力する。
【０１０９】
　一方、シフトレジスタＦiには、２段後のレベルシフタＬＳi+2の出力がリセット信号Ｒとして印加される。したがって、各出力Ｑiは、１クロック周期だけハイレベルとなったあと、ローレベルヘと変化する。これにより、フリップフロップ部１２は、１クロック周期幅の開始信号ＳＳＰを、クロック信号ＳＣＫ1とＳＣＫ2の立ち上がりごとに次段に伝送できる。
【０１１０】
　ここで、各レベルシフタ（ＬＳ1、ＬＳ2、…）はＳＲフリップフロップごとに設けられているため、ＳＲフリップフロップの段数が多い場合であっても、唯一のレベルシフタでクロック信号ＳＣＫ1またはＳＣＫ2を昇圧したあと全てのフリップフロップへ印加する場合に比べて、互いに対応するレベルシフタとフリップフロップ間の距離を短くできる。したがって、昇圧後のクロック信号ＳＣＫ1aまたはＳＣＫ2aの伝送距離が短くできるとともに、各レベルシフタの負荷容量が削減できる。また、負荷容量が小さいので、例えば、レベルシフタが多結晶シリコン薄膜トランジスタから構成されている場合のように、レベルシフタの駆動能力が十分に確保することが難しい場合であっても、バッファを設ける必要がない。これらの結果、シフトレジスタの消費電力を削減できる。また、従来例で述べたパルス幅制御信号ＳＰＷＣのように、ＳＣＫ1の２倍の周波数をもつような信号が必要ないため、この点からも消費電力の削減が実現できる。
【０１１１】
　また、開始信号ＳＳＰや前段の出力Ｑi-1がローレベルである間のように、各ＳＲフリップフロップＦiがクロック信号の入力を必要としない場合、レベルシフタＬＳiが動作を停止している。この状態では、クロック信号が駆動されないため、駆動に必要な電力消費が発生しない。さらに、後述するように、各レベルシフタに設けられている昇圧部１３ａ（図７参照）への電力供給自体が停止されるとともに、入力スイッチング素子（後述のＰ１１、Ｐ１２）（図７参照）が遮断され、貫通電流を流さない。したがって、電流駆動型のレベルシフタが多数（ｎ個）設けられているにもかかわらず、動作中のレベルシフタでのみ、電力が消費される。この結果、シフトレジスタの消費電力を大幅に削減できる。
【０１１２】
　ここで、ｉ段目（２≦ｉ≦ｎ）のＳＲフリップフロップＦiの出力「Ｑi」に対する前段のＳＲフリップフロップＦi-1の出力が「Ｑi-1」となるのにならい、開始信号ＳＳＰを、説明の便宜上、１段目のＳＲフリップフロップＦ1に対する前段の出力Ｑ0と呼ぶことにすれば、本実施形態に係るレベルシフタＬＳi（１≦ｉ≦ｎ）は、ＳＲフリップフロップＦiにクロック信号が必要な期間、すなわち、前段の出力Ｑi-1がパルス出力を開始した時点からＳＲフリップフロップＦiがセットされるまでの期間を、前段の出力Ｑi-1のみに基づいて判定している。この結果、前段の出力Ｑi-1を直接印加するだけで、各レベルシフタＬＳiの動作／停止を制御でき、新たな制御信号を作成するための回路を設ける場合に比べて、シフトレジスタの回路構成を簡略化できる。
【０１１３】
　さらに、本実施形態では、各レベルシフタＬＳiが停止している間、各ＳＲフリップフロップＦiへのクロック入力が阻止される。したがって、レベルシフタＬＳiとは別にクロック入力の要否に応じて、導通するスイッチを設けなくとも、開始信号ＳＳＰを正しく伝送できる。
【０１１４】
　ここで、上記ＳＲフリップフロップは、例えば、図５に示すように、駆動電圧Ｖｃｃと接地レベルとの間に、Ｐ型ＭＯＳトランジスタＰ１、Ｎ型ＭＯＳトランジスタＮ２、およびＮ３が互いに直列に接続されており、トランジスタＰ１、Ｎ３のゲートには、負論理信号Ｓバーが印加される。また、トランジスタＮ２のゲートには、正論理のリセット信号Ｒが印加される。さらに、互いに接続された上記トランジスタＰ１、Ｎ２のドレイン電位は、インバータＩＮＶ1、ＩＮＶ2でそれぞれ反転させ、出力信号Ｑとして出力される。
【０１１５】
　一方、駆動電圧Ｖｃｃと接地レベルとの間には、さらに、それぞれ直列に接続されたＰ型のＭＯＳトランジスタＰ４、Ｐ５、およびＮ型のＭＯＳトランジスタＮ６、Ｎ７が設けられている。
【０１１６】
　上記トランジスタＰ６、Ｎ６のドレインは、上記インバータＩＮＶ1の入力に接続されているとともに、両トランジスタＰ５、Ｎ６のゲートは、インバータＩＮＶ1の出力に接続されている。さらに、上記トランジスタＰ４には、リセット信号Ｒが印加されるとともに、上記トランジスタＮ７には、セット信号Ｓバーが印加される。
【０１１７】
　上記ＳＲフリップフロップＦ1では、図６に示すように、リセット信号Ｒがインアクティブ（ローレベル）の間に、セット信号Ｓバーがアクティブ（ローレベル）に変化すると、上記トランジスタＰ１が導通して、インバータＩＮＶ1の入力をハイレベルに変化させる。これにより、ＳＲフリップフロップＦ1の出力信号Ｑはハイレベルヘと変化する。
【０１１８】
　この状態では、リセット信号ＲおよびインバータＩＮＶ1の出力によって、トランジスタＰ４・Ｐ５が導通する。また、リセット信号ＲおよびインバータＩＮＶ1の出力によって、トランジスタＮ２・Ｎ６が遮断される。これにより、セット信号Ｓバーがインアクティブに変化しても、インバータＩＮＶ1の入力はハイに維持され、出力信号Ｑはハイレベルのまま保たれる。
【０１１９】
　その後、リセット信号Ｒがアクティブになると、トランジスタＰ４が遮断され、トランジスタＮ２が導通する。ここで、セット信号Ｓバーがインアクティブのままなので、トランジスタＰ１は遮断され、トランジスタＮ３が導通する。したがって、インバータＩＮＶ1の入力がローレベルに駆動され、出力信号Ｑがローレベルヘと変化する。
【０１２０】
　一方、本実施形態に係るレベルシフタは、例えば、図７に示すように、クロック信号ＳＣＫ1またはＳＣＫ2をレベルシフトする昇圧部１３ａと、クロック信号の供給が不要な停止期間に、昇圧部１３ａへの電力供給を遮断する電力供給制御部１３ｂと、停止期間中、昇圧部１３ａとクロック信号が伝送される信号線とを遮断するスイッチとしての入力制御部１３ｃと、停止期間中、上記昇圧部１３ａの入力スイッチング素子（Ｐ１１、Ｐ１２）を遮断する入力スイッチング素子遮断制御部としての入力信号制御部１３ｄと、停止期間中、昇圧部１３ａの出力を所定の値に維持する出力安定部（出力安定手段）１３ｃとを備えている。
【０１２１】
　上記昇圧部１３ａは、入力段の差動入力対として、入力スイッチング素子としての、ソースが互いに接続されたＰ型のＭＯＳトランジスタＰ１１・Ｐ１２と、両トランジスタＰ１１・Ｐ１２のソースへ所定の電流を供給するための定電流源Ｉｃと、カレントミラー回路を構成し、両トランジスタＰ１１・Ｐ１２の能動負荷となるＮ型のＭＯＳトランジスタＮ１３・Ｎ１４と、差動入力対の出力を増幅するＣＭＯＳ構造のトランジスタＰ１５・Ｎ１６とを備えている。
【０１２２】
　上記トランジスタＰ１１のゲートには、後述するトランジスタＮ３１を介してクロック信号ＳＣＫ1が入力され、トランジスタＰ１２のゲートには、後述するトランジスタＮ３３を介してクロック信号ＳＣＫ1の反転信号ＳＣＫ1B（ＳＣＫ1バー）が入力される。また、トランジスタＮ１３・Ｎ１４のゲートは互いに接続され、さらに、上記トランジスタＰ１１・Ｎ１３のドレインに接続されている。一方、互いに接続されたトランジスタＰ１２・Ｎ１４のドレインは、上記トランジスタＰ１５・Ｎ１６のゲートに接続される。なお、トランジスタＮ１３・Ｎ１４のソースは、上記電力供給制御部１３ｂとしてＮ型のＭＯＳトランジスタＮ２１を介して接地されている。
【０１２３】
　一方、上記トランジスタＰ１１側の入力制御部１３ｃでは、クロック信号と上記トランジスタＰ１１のゲートとの間に、Ｎ型のＭＯＳトランジスタＮ３１が設けられている。また、トランジスタＰ１１側の入力信号制御部１３ｄでは、トランジスタＰ１１のゲートと駆動電圧Ｖｃｃとの間に、Ｐ型のＭＯＳトランジスタＰ３２が設けられている。同様に、トランジスタＰ１２のゲートには、入力制御部１３ｃとしてのトランジスタＮ３３を介して、クロック信号の反転信号ＳＣＫ1B（ＳＣＫ2B）が印加され、入力信号制御部１３ｄとしてのトランジスタＰ３４を介して、駆動電圧Ｖｃｃが与えられる。
【０１２４】
　また、上記出力安定部１１３ｅは、停止期間におけるレベルシフタ部１３の出力電圧ＯＵＴを接地レベルに安定させる構成であり、駆動電圧Ｖｃｃと上記トランジスタＰ１５・Ｎ１６のゲートとの間に、Ｐ型のＭＯＳトランジスタＰ４１を備えている。
【０１２５】
　なお、本実施形態では、制御信号ＥＮＡは、ハイレベルの場合にレベルシフタ部１３の動作を示すように設定されている。したがって、上記トランジスタＮ２１、Ｎ３１、Ｎ３３、Ｐ３２、Ｐ３４、Ｐ４１のゲートには、制御信号ＥＮＡが印加される。
【０１２６】
　上記構成のレベルシフタ部１３では、制御信号ＥＮＡが動作を示している場合（ハイレベル）、トランジスタＮ２１・Ｎ３１・Ｎ３３が導通し、トランジスタＰ３２・Ｐ３４・Ｐ４１が遮断される。この状態では、定電流源Ｉｃの電流はトランジスタＰ１１およびＮ１３、あるいは、トランジスタＰ１２・Ｎ１４を介した後、さらに、トランジスタＮ２１を介して流れる。また、両トランジスタＰ１１・Ｐ１２のゲートには、クロック信号ＳＣＫ1、ＳＣＫ2、あるいはクロック信号の反転信号ＳＣＫ1B・ＳＣＫ2Bが印加される。この結果、両トランジスタＰ１１・Ｐ１２には、それぞれのゲート−ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタＮ１３・Ｎ１４は、能動負荷として働くので、トランジスタＰ１２・Ｎ１４の接続点の電圧は、両ＳＣＫ1、ＳＣＫ2、ＳＣＫ1B、ＳＣＫ2Bの電圧レベル差に応じた電圧となる。当該電圧は、ＣＭＯＳトランジスタＰ１５・Ｎ１６のゲート電圧となり、両トランジスタＰ１５・Ｎ１６で電力増幅された後、出力電圧ＯＵＴとして出力される。
【０１２７】
　上記レベルシフタ部１３は、クロック信号ＳＣＫ1、ＳＣＫ2によって入力段のトランジスタＰ１１・Ｐ１２の導通／遮断を切り替える構成すなわち電圧駆動型とは異なり、動作中、入力段のトランジスタＰ１１・Ｐ１２が常時導通する電流駆動型であり、両トランジスタＰ１１・Ｐ１２のゲート−ソース間電圧の比率に応じて、定電流源Ｉｃの電流を分流することによって、クロック信号ＳＣＫ1、ＳＣＫ2の振幅が入力段のトランジスタＰ１１・Ｐ１２のしきい値よりも低い場合であっても、何ら支障なく、クロック信号ＳＣＫ1、ＳＣＫ2をレベルシフトできる。
【０１２８】
　この結果、各レベルシフタは、図４に示すように、それぞれに対応する制御信号ＥＮＡi-1すなわちＱi-1がハイレベルの間、クロック信号ＳＣＫ1、ＳＣＫ2として振幅が駆動電圧Ｖｃｃより低い場合（例えば５Ｖ程度）のクロック信号ＳＣＫ1、ＳＣＫ2と同一形状で、振幅が駆動電圧Ｖｃｃ（例えば１５Ｖ程度）にまで昇圧された出力信号ＯＵＴすなわちシフトレジスタのｉ番目のデータ信号線ＳＬiの出力信号（ＳＬi）を出力できる。
【０１２９】
　これとは逆に、制御信号ＥＮＡiが動作停止を示している場合（ローレベルの場合）、定電流源Ｉｃから、トランジスタＰ１１およびＮ１３、あるいは、トランジスタＰ１２およびＮ１４を介して流れる電流は、トランジスタＮ２１によって遮断される。この状態では、定電流源Ｉｃから電流供給がトランジスタＮ２１によって阻止されるため、当該電流に起因する消費電力を削減できる。また、この状態では、両トランジスタＰ１１・Ｐ１２へ電流が供給されないため、両トランジスタＰ１１・Ｐ１２は差動入力対として動作することができず、出力端、すなわち、両トランジスタＰ１２・Ｎ１４の接続点の電位を決定できなくなる。
【０１３０】
　さらに、この状態では、各入力制御部１３ｃのトランジスタＮ３１・Ｎ３３が遮断される。これにより、クロック信号ＳＣＫ1、ＳＣＫ2を伝送する信号線と、入力段の両トランジスタＰ１１・Ｐ１２のゲートとが切り離され、当該信号線の負荷容量となるゲート容量は、動作中のレベルシフタのもののみに限定される。この結果、当該信号線に複数のレベルシフタが接続されているにもかかわらず、信号線の負荷容量を削減でき、図２に示す制御回路１０５のようにクロック信号ＳＣＫ1、ＳＣＫ2、ＳＣＫ1B、ＳＣＫ2Bを駆動する回路の消費電力を削減できる。
【０１３１】
　また、停止中は、各入力信号制御部１３ｄのトランジスタＰ３２・Ｐ３４が導通するので、上記両トランジスタＰ１１・Ｐ１２のゲート電圧はいずれも駆動電圧Ｖｃｃとなり、両トランジスタＰ１１・Ｐ１２が遮断される。これにより、トランジスタＮ２１を遮断する場合と同様に、定電流源Ｉｃが出力する電流分だけ、消費電流を低減できる。なお、この状態では、両トランジスタＰ１１・Ｐ１２は、差動入力対として動作することができないので、上記出力端の電位を決定できない。
【０１３２】
　加えて、制御信号ＥＮＡが動作停止を示している場合には、さらに、出力安定部１３ｅのトランジスタＰ４１が導通する。この結果、上記出力端、すなわち、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電位は駆動電圧Ｖｃｃとなり、出力電圧ＯＵＴがローレベルとなる。これにより、図４に示すように、制御信号ＥＮＡi-1すなわちＱi-1が動作停止を示している場合、レベルシフタの出力電圧ＯＵＴすなわちシフトレジスタの出力信号ＳＬiは、クロック信号にかかわらず、ローレベルのまま保たれる。この結果、レベルシフタの停止中における出力電圧ＯＵＴが不定の場合と異なり、ＳＲフリップフロップの誤動作を防止でき、安定して動作可能なシフトレジスタが実現できる。
【０１３３】
　上記図１の例は、複数段のフリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されるものであり、Ｍ＝２、ｋ＝１の場合である。次に、Ｍ＝２、ｋ＝２の例について述べる。このときの回路図の例を図８および図９に示し、タイミングチャートを図１０に示す。図９は図８の右側に続く部分である。すなわち、図８はシフトレジスタの初段部分を示し、図９はシフトレジスタの最終段部分を示している。これらの図に示すように、例えば５段目の出力パルスＳＬ5が、１段目のフリップフロップＦ1に対するリセット信号として用いられている。上記のＭ＝２、ｋ＝１の例では各信号線において出力パルスは１回のみ出力されるが、このＭ＝２、ｋ＝２の例では、各信号線において２回の出力パルスを得ることができる。これにより、データ信号線駆動回路において、プレチャージと同等の効果を得ることができる。
【０１３４】
　すなわち、特に、液晶への電圧印加方法の一つである１水平期間反転駆動（１Ｈ反転駆動）において、上記２回の出力パルスのうち、２回目の出力パルスのタイミングで、サンプリングしたい映像データをソースバスラインにサンプリングするようにする。１回目の出力パルスでサンプリングする前でのソースバスラインの電位は、２回目の出力パルスでサンプリングする映像データの電位とは逆極性のある電位が保持されている。１回目の出力パルスでのサンプリングは、ソースバスラインに２回目の出力パルスでサンプリングする映像データの電位と同極性のある電位、すなわち２つ前のソースバスラインにサンプリングされる電位をサンプリングすることとなる。よって、このようなパルス幅制御（パルス制御）により、逆極性の電位になっているソースバスラインを１回の出力パルスだけで充電するよりも、所望の映像データをソースバスラインに充電するのがより容易になる。
【０１３５】
　ここで、プレチャージについて述べる。データ信号線駆動回路では、出力パルスはサンプリング部に入力され、該出力パルスに応じて映像データをソースバスラインにサンプリングしていく。すなわち、映像データの電位を、ソースバスラインが持つ容量へ充電する。このとき、サンプリング部の能力が低い場合には、所望の電位を充電できないことがある。特に液晶表示装置の場合、液晶の劣化を防ぐために交流電位を用いているため、電位の振れ幅が大きくなっている。この交流電位を用いることにより、１水平期間反転（１Ｈ反転、別称ゲート反転）、フレーム反転、ドット反転、ソース反転等の極性反転が行われる。交流電位を用いるのは、ある一つの画素に着目した場合、一般的に、１フレームごとに正極性と負極性とに交互に充電するためである。このため、サンプリング部に要求される充電能力は高くなっている。しかし、画像表示装置には高精細化、狭額縁化が求められるため、サンプリング時間やサンプリング部の大きさにも制限がある。これに対し、従来では、データ信号線駆動回路にソースバスラインを介して、表示パネル上の反対側にプレチャージ回路を設けたり、データ信号線駆動回路に、別途必要となる制御信号により駆動するプレチャージ機能を持たせたりするなどして、映像データをサンプリングする前に、次にサンプリングする極性の、任意の電位を充電するプレチャージを行っている。
【０１３６】
　この例では、上記のようにｋが２以上であり、各信号線において、ｋ個すなわち複数個の出力パルスが出力されるようになっている。複数個の出力パルスが出力されるということは、その出力パルスを受ける回路にとって動作する時間が増えるということであり、実質的に出力パルスのパルス幅が長くなることと同じ作用をすることになる。
【０１３７】
　上記図９の例では、有効となる最後の信号はＳＬnであり、ＳＬnを出力するために、ダミーのフリップフロップＦx、Ｆx+1、Ｆx+2とダミーのレベルシフタＬＳx、ＬＳx+1、ＬＳx+2を用いている。このとき、最終段のフリップフロップＦx+2は、自分自身の出力でリセットする。ＬＳx+2の出力が、ＩＮＶＳx+2を介してＦx+2のセット信号となるとともに、Ｆn-1、Ｆnのリセット信号となる。また、この信号を利用して、ダミーのフリップフロップＦx、Ｆx+1もリセットする。
【０１３８】
　なお、上記図９の代わりに、図１１のような構成も可能である。図８に示す部分は共通である。このときのタイミングチャートは図１２のようになる。この例では、上記の最終段のフリップフロップＦx+2を削除し、最終段のレベルシフタＬＳx+2の出力パルスをリセット信号としており、このようにしても図９同様の動作が可能である。
【０１３９】
　上記図１および図８ないし図１２の例は、複数段のフリップフロップがセット・リセット型フリップフロップであり、ｉおよびｋを１以上の整数とするとき、（ｉ＋ｋ×Ｍ）段目の出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力される場合である。これらの例と異なり、上記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されるように構成することもできる。このときの回路図の例を図１３に示し、タイミングチャートを図１４に示す。これらの図に示すように、例えば３段目のフリップフロップの出力信号Ｑ3（ＥＮＡ3）が、１段目のフリップフロップＦ1に対するリセット信号として用いられている。この例ではＭ＝２、ｋ＝１であるが、上記同様ｋを２以上とすることもできる。
【０１４０】
　このような構成をとっても、上記図１および図８ないし図１２の例と同様の効果が得られる。また、これらの例と異なり、シフトレジスタの出力パルスをフリップフロップのリセット信号として用いるのではなくフリップフロップの出力をフリップフロップのリセット信号として用いることにより、シフトレジスタの出力パルスの負荷を減らすことが可能になる。
【０１４１】
　〔実施の形態２〕
　本発明の他の実施の形態について図１５ないし図１７に基づいて説明すれば、以下の通りである。なお、説明の便宜上、上記の実施の形態の図面に示した部材と同一の機能を有する部材には、同一の符号を付記してその説明を省略する。
【０１４２】
　本実施形態では、本発明を走査信号線駆動回路に用いた場合について、図１５、図１６を用いて説明する。図１５は走査信号線駆動回路を示しているが、回路構成および回路の働きは実施の形態１のデータ信号線駆動回路と同様である。よって動作原理についての説明はここでは省く。
【０１４３】
　本実施形態に係るシフトレジスタ２は上述のように、図２の走査信号線駆動回路１０４に用いられるシフトレジスタであり、図１５に示すように、クロック信号として２種類のクロック信号ＧＣＫ1・ＧＣＫ2が入力され、スタートパルスである開始信号ＧＳＰが入力される以外は、実施の形態１のシフトレジスタ１の構成と同じである。
【０１４４】
　なお、上記クロック信号ＧＣＫ1、ＧＣＫ2のほかにも、これらの位相をそれぞれ反転させた反転信号であるＧＣＫ1B、ＧＣＫ2Bも、上記制御回路１０５から走査信号線駆動回路１０４へ入力されている。また、開始信号ＧＳＰの位相を反転させた反転信号であるＧＳＰＢも、上記制御回路１０５から走査信号線駆動回路１０４へ入力されている。
【０１４５】
　図１６に示すタイミングチャートにおいて、ＧＣＫ1、ＧＣＫ2（反転信号ＧＣＫ1B、ＧＣＫ2Bは図示しない）は、ハイ期間が重ならないような位相を持つものであり、本実施形態では、位相が１８０°ずれた関係のクロック信号ＧＣＫ1およびＧＣＫ2を用いている。
【０１４６】
　本実施形態では、上記のクロック信号ＧＣＫ1、ＧＣＫ2を用いることにより、ＧＣＫ1、ＧＣＫ2がレベルシフタＬＳにより昇圧され、ＩＮＶＧ1ないしＩＮＶＧnを介してフリップフロップヘの入力が制御されるとともに、ＧＬ1ないしＧＬnとして出力される。そのため、走査信号が重なることがなくなる。また、ＧＰＷＣ信号や従来例で述べたような論理回路を必要とせず狭額縁化が容易に実現できる。なお、走査信号線駆動回路の場合は、前後の走査信号が重なると、表示上、著しく表示が劣化するため、走査信号を重ならないようにするうえで、従来例で述べた、走査信号を重ならないようにするためのパルス幅制御信号ＧＰＷＣを用いることもできる。
【０１４７】
　実施の形態１や上記図１５および図１６の例では、Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下、より好ましくは（１００×１／Ｍ）％未満となっている。すなわち、これらの例ではＭ＝２であり、クロック信号ＳＣＫ1、ＳＣＫ2、ＧＣＫ1、ＧＣＫ2のデューティー比がいずれも５０％未満となっている。このため、Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、および、互いにローレベルの期間が重ならないような位相のうち、少なくとも一方を有している。すなわち、これらの例では、２種類のクロック信号（ＳＣＫ1とＳＣＫ2、また、ＧＣＫ1とＧＣＫ2）が、レベルシフタ部１３の作動を指示する期間であるハイレベルの期間が互いに重ならないような位相を有するような波形となっている。次に、本実施の形態において、上記デューティー比を図１５および図１６の例の値から変化させた例のタイミングチャートを図１７に示す。本タイミングチャートにおいて、クロック信号ＧＣＫ1、ＧＣＫ2、出力パルスＧＬ1、ＧＬ2、…、フリップフロップの出力信号Ｑ1、Ｑ2、…の波形中の点線で示す矩形波は図１５および図１６の例の波形であり、実線で示す矩形波は、これらを変化させた波形である。この図１７の例では、上記デューティー比を図１５および図１６の例の値からさらに小さくしている。この図１７の例によれば、クロック信号ＧＣＫ1、ＧＣＫ2に応じて出力される出力パルスＧＬ1、ＧＬ2、…は、図１５および図１６の例の出力パルスよりもパルス幅が狭くなっていることがわかる。このように、出力パルスのパルス幅を任意に変えることができる。
【０１４８】
　このように、本発明では、ＣＫ信号（ＳＣＫ1、ＳＣＫ2、ＧＣＫ1、ＧＣＫ2）に同期して動作するＳＲフリップフロップとクロック信号ＣＫを昇圧するレベルシフタで構成されたシフトレジスタにおいて、各ＳＲフリップフロップの前段の出力に応じてレベルシフタを動作させ、その出力によってシフトレジスタを動作させるとともに、そのレベルシフタの出力信号をシフトレジスタ出力とする。また、デューティー比が５０％未満でそれぞれのハイ（またはロー）の期間が重ならない２種類以上のＣＫ信号を用いることにより、シフトレジスタの各出力がオーバーラップすることが防げる。さらに、レベルシフタは、必要があるときのみ動作する。この結果、オーバーラップを防止する回路が必要なくなり駆動回路の縮小化が図れるとともに、任意にシフトレジスタの出力幅を変えることが可能で、クロック信号振幅が小さい場合でも正常に動作するシフトレジスタの消費電力を削減できる。したがって、画像表示装置の駆動回路に好適に使用され、クロック信号の小さい場合でも正常に動作し、さらに駆動回路を縮小化でき、出力信号のパルス幅を任意に変えることが可能であるとともに消費電力が少ないシフトレジスタ、および、それを備えた画像表示装置を実現することができる。
【０１４９】
　なお、本発明のシフトレジスタは、クロック信号に同期して動作する複数段のフリップフロップと、上記複数段フリップフロップごとに、上記クロック信号が電源電圧より低い電圧値を持つ場合に、上記複数段のフリップフロップごとに、上記クロック信号を昇圧するためのレベルシフタと、レベルシフタの動作を制御する制御手段とを有し、上記複数段のフリップフロップのｎ段目の出力信号に応じて、（ｎ＋１）段目の上記制御手段によってレベルシフタを制御し、上記クロック信号を昇圧して入力することにより、（ｎ＋１）段目のフリップフロップを動作させるとともに、上記クロック信号のパルス幅と同じ幅のパルスを昇圧し出力するように構成してもよい。
【０１５０】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記各レベルシフタが、動作中にはクロック信号を印加する入力スイッチング素子が常時導通する、電流駆動型のレベルシフト部（昇圧部）を含んでいるように構成してもよい。
【０１５１】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記各レベルシフト部（昇圧部）への入力信号として、上記入力スイッチング素子が遮断するレベルに信号を与えることによって、当該レベルシフタを停止させるように構成してもよい。
【０１５２】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記各レベルシフタヘの電力供給を停止して、当該レベルシフタを停止させるように構成してもよい。
【０１５３】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記レベルシフタが、停止時には予め定められた値の出力電圧を保つ出力安定手段を備えているように構成してもよい。
【０１５４】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記制御手段が、上記レベルシフト部（昇圧部）内に設けられた、クロック信号が入力されるトランジスタのゲート容量を、上記クロック信号の伝送線から切り離して当該伝送線の容量を低減することを目的として入力制御するように構成してもよい。
【０１５５】
　また、本発明のシフトレジスタは、上記の構成に加えて、少なくともＭ（Ｍ≧２）種類（本）のクロック信号を、上記複数段フリップフロップに順次、（Ｍ−１）本おきに入力するように構成してもよい。
【０１５６】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類のクロック信号が、互いにハイレベルの期間が重ならないような位相、または、互いにローレベルの期間が重ならないような位相を有するように構成してもよい。
【０１５７】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記Ｍ種類の各クロック信号のデューティー比が（１００×１／Ｍ）％以下であるように構成してもよい。
【０１５８】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップが、セット・リセット型フリップフロップであり、（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の上記出力パルスが、ｉ段目の上記フリップフロップのリセット端子へ入力されるように構成してもよい。
【０１５９】
　また、本発明のシフトレジスタは、上記の構成に加えて、上記複数段のフリップフロップが、セット・リセット型フリップフロップであり、上記複数段のフリップフロップの（ｉ＋ｋ×Ｍ）段目（ｋ≧１）の出力信号が、ｉ段目の上記フリップフロップのリセット端子へ入力されるように構成してもよい。
【０１６０】
　また、本発明の画像表示装置は、マトリクス状に配置された複数の画素と上記画素の各列に配置された複数のデータ信号線および上記画素の各列に対応して配置された走査信号線を有し、各走査信号線から供給される走査信号に同期して各データ信号線から各画素に画像表示のためのデータ信号が送られることによって上記画素に画像を表示する表示部と、予め定められた周期の第１クロックに同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路（上記複数の走査信号線に、所定のタイミング信号に同期して、順次、走査信号を出力する走査信号線駆動回路）と、予め定められた周期の第２クロックに同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路（上記複数のデータ信号線に、所定のタイミング信号に同期して、順次、映像信号を出力するデータ信号線駆動回路）とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方が、上記第１あるいは第２クロック信号を上記クロック信号とする上記いずれかのシフトレジスタを備えているように構成してもよい。
【０１６１】
　また、本発明の画像表示装置は、上記の構成に加えて、データ信号線駆動回路、走査信号線駆動回路の少なくとも一方が、上記画素と同一基板上に形成されているように構成してもよい。
【０１６２】
　また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいるように構成してもよい。
【０１６３】
　また、本発明の画像表示装置は、上記の構成に加えて、上記データ信号線駆動回路、走査信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいるように構成してもよい。
【産業上の利用可能性】
【０１６４】
　本発明は、例えば画像表示装置の駆動回路のような用途にも適用できる。
【図面の簡単な説明】
【０１６５】
【図１】本発明の実施形態を示すものであり、データ信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図２】上記シフトレジスタを備えた画像表示装置の要部構成を示すブロック図である。
【図３】上記画像表示装置において、画素の構成例を示す回路図である。
【図４】上記シフトレジスタの動作を示すタイミングチャートである。
【図５】上記シフトレジスタで用いられるセット・リセット・フリップフロップの構成例を示す回路図である。
【図６】上記セット・リセット・フリップフロップの動作を示すタイミングチャートである。
【図７】上記シフトレジスタにおけるレベルシフタの構成例を示す回路図である。
【図８】本発明の実施形態を示すものであり、データ信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成の一部を示すブロック図である。
【図９】図８の右側に続く部分の一例を示すブロック図である。
【図１０】上記シフトレジスタの動作を示すタイミングチャートである。
【図１１】図８の右側に続く部分の他の例を示すブロック図である。
【図１２】上記シフトレジスタの動作を示すタイミングチャートである。
【図１３】本発明の実施形態を示すものであり、データ信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図１４】上記シフトレジスタの動作を示すタイミングチャートである。
【図１５】本発明の実施形態を示すものであり、走査信号線駆動回路に適応したもので、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図１６】上記シフトレジスタの動作を示すタイミングチャートである。
【図１７】上記シフトレジスタの動作を示すタイミングチャートである。
【図１８】従来のデータ信号線駆動回路のシフトレジスタ部の構成を示すブロック図である。
【図１９】従来のデータ信号線駆動回路におけるシフトレジスタ部の動作を示すタイミングチャートである。
【図２０】従来の走査信号線駆動回路のシフトレジスタ部の構成を示すブロック図である。
【図２１】従来の走査信号線駆動回路におけるシフトレジスタ部の動作を示すタイミングチャートである。
【図２２】Ｄフリップフロップの動作を示すタイミングチャートである。
【符号の説明】
【０１６６】
　１　　シフトレジスタ
　２　　シフトレジスタ
１２　　フリップフロップ部
１３　　レベルシフタ部
１３ａ　昇圧部
１３ｂ　電力供給制御部
１３ｃ　入力制御部
１３ｄ　入力信号制御部
１３ｅ　出力安定部（出力安定手段）
１４　　開始信号用レベルシフタ
１０１　画像表示装置
１０２　表示部
１０３　データ信号線駆動回路
１０３ａ　シフトレジスタ
１０３ｂ　サンプリング部
１０４　走査信号線駆動回路
１０４ａ　シフトレジスタ
１０５　制御回路
ＤＡＴ　　映像信号
ＥＮＡ　　制御信号
Ｆ1、Ｆn、Ｆx　　フリップフロップ
ＧＣＫ1、ＧＣＫ2　　クロック信号
ＧＳＰ　　開始信号
Ｉｃ　　定電流源
ＩＮＶ1、ＩＮＶn　　反転部
ＬＳ1、ＬＳn、ＬＳx　　レベルシフタ
Ｎ２、Ｎ３、Ｎ６、Ｎ７　　Ｎ型トランジスタ
Ｐ１、Ｐ４、Ｐ５　　Ｐ型トランジスタ
Ｐ１１、Ｐ１２　　ＭＯＳトランジスタ（入力スイッチング素子）
ＰＩＸ　　画素
ＳＣＫ1、ＳＣＫ2　　クロック信号
ＳＬ1、ＳＬn　　データ信号線
ＧＬ1、ＧＬm　　走査信号線
ＳＳＰ　　開始信号
【図１】
2004146055.tif 000003
【図２】
2004146055.tif 000004
【図３】
2004146055.tif 000005
【図４】
2004146055.tif 000006
【図５】
2004146055.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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