(57)【要約】【課題】高密度ＭＲＡＭの提供。【解決手段】ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）において、抵抗特性の異なる磁性多層膜で磁気メモリ素子を並列或いは直列に連接し、並びにトランジスタを磁気メモリ素子と連接してデータ読み出しの制御素子となし、複雑な読み出しフローとクロックを必要とせず、ＭＲＡＭの高密度パッケージの目的を達成する。【選択図】        図１
2004171729.tif 000002
【特許請求の範囲】
【請求項１】
高密度ＭＲＡＭにおいて、該高密度ＭＲＡＭは、複数のメモリ素子で組成され、該メモリ素子が、複数のＭＴＪセル、トランジスタ、書き込み線、複数のビット線、読み出し信号線を具え、
該複数のＭＴＪセルは、その電気抵抗特性が異なり、並びに直列の連接方式で分離された等価抵抗状態を発生し、該ＭＴＪセル中の磁性材料素子が磁化方向の改変により該ＭＴＪセルのデータ状態を更新し、
該トランジスタは、該複数のＭＴＪセルの一端に連接されて、該複数のＭＴＪセルのデータ読み出しのスイッチ、及びその制御素子とされ、
該書き込み線は、該複数のＭＴＪセルの付近を通過し、該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、
該複数のビット線は、該複数のＭＴＪセルの一端に連接されて、該複数のＭＴＪセルのデータ読み出しのチャネルとされると共に該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、
以上を特徴とする、高密度ＭＲＡＭ。
【請求項２】
請求項１記載の高密度ＭＲＡＭにおいて、複数のＭＴＪセルがトランジスタの両極に直列に連接されたことを特徴とする、高密度ＭＲＡＭ。
【請求項３】
請求項１記載の高密度ＭＲＡＭにおいて、トランジスタの一極が読み出し信号線に連接されたことを特徴とする、高密度ＭＲＡＭ。
【請求項４】
請求項１記載の高密度ＭＲＡＭにおいて、複数のＭＴＪセルがサイズの異なるＭＴＪセルとされ、並びに電気抵抗特性の違いを形成したことを特徴とする、高密度ＭＲＡＭ。
【請求項５】
請求項１記載の高密度ＭＲＡＭにおいて、複数のＭＴＪセルが異なる製造工程で形成されたＭＴＪセルとされ、並びに電気抵抗特性の違いを形成したことを特徴とする、高密度ＭＲＡＭ。
【請求項６】
請求項１記載の高密度ＭＲＡＭにおいて、ビット線が書き込み線に不平行とされたことを特徴とする、高密度ＭＲＡＭ。
【請求項７】
請求項１記載の高密度ＭＲＡＭにおいて、読み出し信号線がオフの時、トランジスタがオフ状態とされて、複数のＭＴＪセルが相互に分離された書き込み状態とされることを特徴とする、高密度ＭＲＡＭ。
【請求項８】
請求項１記載の高密度ＭＲＡＭにおいて、ビット線と書き込み線の電流交差部分のＭＴＪセルにデータが書き込まれることを特徴とする、高密度ＭＲＡＭ。
【請求項９】
請求項１記載の高密度ＭＲＡＭにおいて、読み出し信号線が導通する時、トランジスタが導通状態とされ、複数のＭＴＪセルの読み出し状態とされることを特徴とする、高密度ＭＲＡＭ。
【請求項１０】
請求項８記載の高密度ＭＲＡＭにおいて、参考値ジェネレータによりがＭＴＪセルの複数のビットのデータ状態を読み取ることを特徴とする、高密度ＭＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高密度ＭＲＡＭに係り、特に、抵抗特性の異なる磁性多層膜で磁気メモリ素子を並列或いは直列に連接し、並びにトランジスタとの連接により、データ読み出しの制御素子となし、ＭＲＡＭの高密度パッケージの目的を達成した、高密度ＭＲＡＭに関する。
【０００２】
【従来の技術】
ＭＲＡＭは非揮発性、高集積度、高いアクセス速度、抗輻射線等の長所を有し、メモリデータ読み出し時には電流を選択セルに流入させ、その電圧値の違いを読み取ってデータのディジタル値を決定し、データ書き込み時には、２条の電流線（ビット線と書き込み線）の交差する点の素子を選択セルとしてその磁性材料の磁化方向が改変され、これによりデータが更新される。周知のとおり、ビット線と書き込み線の間のＭＴＪセルは、多層磁性金属材料の積層構造とされ、基本的に、その構造は、一層の軟磁性層（Ｓｏｆｔ  Ｍａｇｎｅｔｉｃ  Ｌａｙｅｒ）、一層の非磁性導電層（Ｎｏｎｍａｇｎｅｔｉｃ  ｃｏｎｄｕｃｔｏｒ）或いはトンネルバリア層（Ｔｕｎｎｅｌ  Ｂａｒｒｉｅｒ）、及び一層の硬磁性材料（Ｈａｒｄ  Ｍａｇｎｅｔｉｃ  Ｌａｙｅｒ）で組成され、この二層の磁性材料の磁化方向が平行か或いは反平行かにより、１或いは０の状態を決定し記憶する。周知のＭＲＡＭの主要な構造は、メモリ素子が一つのＭＴＪセルと一つのトランジスタで組成され（特許文献１参照。）、その構造中、二つの隣り合うトランジスタのソース及び絶縁領域（Ｉｓｏｌａｔｉｏｎ）は相互に共用され、組成されるメモリ素子サイズは２０Ｆ２  （Ｆはテクノロジーノードの特徴サイズ）とされる。しかし現在のＤＲＡＭは８Ｆ２  である（非特許文献１）のに較べ、なおも二倍以上大きい。強誘電体メモリ（ＦＲＡＭ）（非特許文献２）はすでにメモリ素子サイズの１５Ｆ２  まで縮小し、ＭＲＡＭは劣勢にある。最近、改良された構造が提出され（特許文献２）、それはＭＴＪセルを並列に連接する方式を利用し、同一のトランジスタを共用し、メモリ素子サイズを縮小している。しかし、並列式の等価抵抗値を読み取った後、なおもＤＲＡＭのバックライティング法（ｂａｃｋ−ｗｒｉｔｉｎｇ  ｍｅｔｈｏｄ）に類似の余分の複雑な読み取りプロセスで混雑したデータ状態を分離する必要があり、このため読み取り速度が緩慢となり、将来、ＳＲＡＭの代わりとなる目標の達成が困難となる。
【０００３】
図１は周知の技術のＭＲＡＭの一つのＭＴＪセルにトランジスタを加えた構造表示図である（特許文献３）。図中に、直交する第１書き込み線Ｗ１、第２書き込み線Ｗ２と第１ビット線Ｓ１と第２ビット線Ｓ２が示され、その間に複数のＭＴＪセル１１と複数のトランジスタ１３が挿入設置され、各メモリ素子に採用された一つのＭＴＪセルに一つのトランジスタを加えたメモリ構造中、トランジスタはソース、ドレイン、ゲート、絶縁領域の部分を具え、往々にしてレイアウト設計時に大きな面積を占用し、このような構造のメモリ素子面積は約２０Ｆ２  とされ、周知のＤＲＡＭとは比較にならず、産業上の競争力を具備しない。
【０００４】
図２は周知のＭＲＡＭの複数のＭＴＪセルに一つのトランジスタを加えた構造表示図である（特許文献２）。図示されるように、複数のＭＴＪセル２０を相互に並列に連結する方式を使用し、並びに同一のトランジスタを共用することにより得られる長所は素子密度の大幅な向上である。そのうち、第１トランジスタＴｒ１のゲートは第１読み出し信号線ＷＬ１に連接され、そのドレインは複数の並列連接されたＭＴＪセル２０に連接され、別に第２トランジスタＴｒ２のゲートが第２読み出し信号線ＷＬ２に連接され、一端のドレインが別の複数の並列に連接されたＭＴＪセル２０に連接され、第１トランジスタＴｒ１に連接された複数のＭＴＪセル２０と一つのビット線ＢＬを共用する。しかし、ビット線読み取り信号は複数のＭＴＪセル２０が並列に連接された後の等価抵抗値であり、ゆえに余分の読み出し過程をおこなわなければ混雑した信号を分離できず、この余分の読み出し過程が往々にして破壊式（Ｄｅｓｔｒｕｃｔｉｖｅ）の読み取り動作を必要とし、ＭＴＪセルの耐久度（Ｅｎｄｕｒａｎｃｅ）を低下させ、且つ読み出しの速度を緩慢とする。
【０００５】
【特許文献１】
米国特許第６４１８０４６号
【特許文献２】
米国特許第６４２１２７１号
【特許文献３】
米国特許第５７３４６０５号
【非特許特許文献１】
Ｈ．Ａｋａｔｚｕ等、ＶＬＳＩ  ２００２年「Ａ  Ｈｉｇｈｌｙ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  １１０ｎｍ  ＤＲＡＭ  Ｔｅｃｈｎｏｌｏｇｙｗｉｔｈ  ８Ｆ２  Ｖｅｒｔｉｃａｌ  Ｔｒａｎｓｉｓｔｏｒ  Ｃｅｌｌ  ｆｏｒ１Ｇｂ  ａｎｄ  Ｂｅｙｏｎｄ」
【非特許特許文献２】
Ｈ．Ｈ．Ｋｉｍ等、ＶＬＳＩ  ２００２年「Ｎｏｖｅｌ  Ｉｎｔｔｅｇｒａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  ｆｏｒ  Ｈｉｇｈｌｙ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  ３２Ｍｂ  ＦＲＡＭ」
【０００６】
【発明が解決しようとする課題】
本発明の実施例の高密度ＭＲＡＭは周知の、有効に体積を縮小できず、速度が緩慢である欠点を改善し、二つのセルが同一のトランジスタを共用する設計と、二つの抵抗特性の異なるＭＴＪセルを相互に並列或いは直列に連接することにより、セルのパッケージ密度を高める長所のほか、読み出し速度の低下を形成せず、将来、フラッシュメモリ、ＳＲＡＭ及びＤＲＡＭに代わる総合メモリ（Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）となりうる高密度ＭＲＡＭを提供するものである。
【０００７】
本発明は一種の高密度ＭＲＡＭを提供することを目的とし、それは、周知のＭＲＡＭの、体積を有効に縮小できなかった欠点を改善し、電気抵抗特性の異なる磁性多層膜を以て複数のＭＴＪセルを相互に直列或いは並列に連接し、並びにトランジスタで隔離すると共に、データ読み出しの制御素子となし、また、書き込み線で該複数のＭＴＪセルにデータを書き込む時の磁場を提供し、これにより本発明のＭＲＡＭの高密度パッケージの目的を達成し、また、将来的にフラッシュメモリ、ＳＲＡＭ及びＤＲＡＭに代わる総合メモリたりうるものである。
【０００８】
【課題を解決するための手段】
請求項１の発明は、高密度ＭＲＡＭにおいて、該高密度ＭＲＡＭは、複数のメモリ素子で組成され、該メモリ素子が、複数のＭＴＪセル、トランジスタ、書き込み線、複数のビット線、読み出し信号線を具え、
該複数のＭＴＪセルは、その電気抵抗特性が異なり、並びに直列の連接方式で分離された等価抵抗状態を発生し、該ＭＴＪセル中の磁性材料素子が磁化方向の改変により該ＭＴＪセルのデータ状態を更新し、
該トランジスタは、該複数のＭＴＪセルの一端に連接されて、該複数のＭＴＪセルのデータ読み出しのスイッチ、及びその制御素子とされ、
該書き込み線は、該複数のＭＴＪセルの付近を通過し、該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、
該複数のビット線は、該複数のＭＴＪセルの一端に連接されて、該複数のＭＴＪセルのデータ読み出しのチャネルとされると共に該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、
以上を特徴とする、高密度ＭＲＡＭとしている。
請求項２の発明は、請求項１記載の高密度ＭＲＡＭにおいて、複数のＭＴＪセルがトランジスタの両極に直列に連接されたことを特徴とする、高密度ＭＲＡＭとしている。
請求項３の発明は、請求項１記載の高密度ＭＲＡＭにおいて、トランジスタの一極が読み出し信号線に連接されたことを特徴とする、高密度ＭＲＡＭとしている。
請求項４の発明は、請求項１記載の高密度ＭＲＡＭにおいて、複数のＭＴＪセルがサイズの異なるＭＴＪセルとされ、並びに電気抵抗特性の違いを形成したことを特徴とする、高密度ＭＲＡＭとしている。
請求項５の発明は、請求項１記載の高密度ＭＲＡＭにおいて、複数のＭＴＪセルが異なる製造工程で形成されたＭＴＪセルとされ、並びに電気抵抗特性の違いを形成したことを特徴とする、高密度ＭＲＡＭとしている。
請求項６の発明は、請求項１記載の高密度ＭＲＡＭにおいて、ビット線が書き込み線に不平行とされたことを特徴とする、高密度ＭＲＡＭとしている。
請求項７の発明は、請求項１記載の高密度ＭＲＡＭにおいて、読み出し信号線がオフの時、トランジスタがオフ状態とされて、複数のＭＴＪセルが相互に分離された書き込み状態とされることを特徴とする、高密度ＭＲＡＭとしている。
請求項８の発明は、請求項１記載の高密度ＭＲＡＭにおいて、ビット線と書き込み線の電流交差部分のＭＴＪセルにデータが書き込まれることを特徴とする、高密度ＭＲＡＭとしている。
請求項９の発明は、請求項１記載の高密度ＭＲＡＭにおいて、読み出し信号線が導通する時、トランジスタが導通状態とされ、複数のＭＴＪセルの読み出し状態とされることを特徴とする、高密度ＭＲＡＭとしている。
請求項１０の発明は、請求項８記載の高密度ＭＲＡＭにおいて、参考値ジェネレータによりがＭＴＪセルの複数のビットのデータ状態を読み取ることを特徴とする、高密度ＭＲＡＭとしている。
【０００９】
【発明の実施の形態】
図３は本発明の実施例の高密度ＭＲＡＭの抵抗直列連接構造の二ビットＭＴＪセルの表示図である。そのうち、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２はそれぞれ抵抗状態の異なる特性曲線を具え、一つのトランジスタ３０を利用して直列に連接され、このトランジスタ３０のゲートが１本の金属導線を透過し、第１読み出し信号線ＷＬ１（Ｒｅａｄ  Ｗｏｒｄ  Ｌｉｎｅ）により読み出しの信号を制御し、第１ＭＴＪセルＲ１の一端と第１ビット線ＢＬ（Ｂｉｔ  Ｌｉｎｅ）１が連接ｓａｒｅ、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の付近を、第１書き込み線ＤＬ１（Ｗｒｉｔｅ  Ｗｏｒｄ  Ｌｉｎｅ）が通過して、ＭＴＪセルにデータを書き込むのに必要な一部磁場を提供し、磁化方向を改変することにより該ＭＴＪセルのデータ状態を更新し、データの書き込みと読み取りの目的を達成する。上述のトランジスタは該ＭＴＪセルのデータ読み出しのスイッチとされると共に、その制御素子とされる。
【００１０】
図４は本発明の実施例の高密度ＭＲＡＭのＭＴＪセルのＲ−Ｈ（抵抗ヒステリシス）ループ表示図である。図示される第１ＭＴＪセルＲ１を例に挙げると、零磁場では、該ＭＴＪセルの抵抗値は二つの状態があり得る。則ち、図中の第１抵抗最大値Ｒ１ｍａｘと第１抵抗最小値Ｒ１ｍｉｎであり、ゆえにこの二つの状態の抵抗を具えたＭＴＪセルは非揮発性のメモリ効果を有する。本発明は第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の二つの抵抗特性曲線の異なるＭＴＪセルを直列或いは並列に連接し、そのうちの第１ＭＴＪセルＲ１が第１抵抗最大値Ｒ１ｍａｘと第１抵抗最小値Ｒ１ｍｉｎの二つの状態を具え、第２ＭＴＪセルＲ２が第２抵抗最大値Ｒ２ｍａｘと第２抵抗最小値Ｒ２ｍｉｎの二つの状態を具えている。
【００１１】
以上の二つの抵抗の直列連接の例では、その結合が発生する四種類の等価抵抗状態は、Ｒ１ｍａｘ＋Ｒ２ｍａｘ、Ｒ１ｍｉｎ＋Ｒ２ｍａｘ、Ｒ１ｍａｘ＋Ｒ２ｍｉｎ、Ｒ１ｍｉｎ＋Ｒ２ｍｉｎである。同様に並列の連接方式も四つの状態の等価抵抗値を具えている。こうしてデータ読み出し時に余分の読み出しフローとクロック（ｃｌｏｃｋ）が不要となる。
【００１２】
以下に直列構造の一つの例を挙げてこの等価抵抗値を計算する。ＭＴＪセルの特徴抵抗値（Ｓｐｅｃｉｆｉｃ  Ｒｅｓｉｓｔａｎｃｅ；ＲＡ）を１０ＫＯｈｍ−ｕｍ２  とし、第１ＭＴＪセルＲ１の面積を０．２５９２ｕｍ２  （０．３６×０．７２ｕｍ２  ）とし、第２ＭＴＪセルＲ２の面積を０．１５６８ｕｍ２  （０．５６×０．２８ｕｍ２  ）とし、ＭＴＪセルの磁気抵抗率（ＭＲ比）を５０％に設定すると、この二ビットＭＴＪセル直列の等価抵抗はそれぞれ１５４ＫＯｈｍ、１２２ＫＯｈｍ及び１０２ＫＯｈｍの四つの状態となる。また、並列構造で計算すると、等価抵抗値は、３６ＫＯｈｍ、３０ＫＯｈｍ、２７ＫＯｈｍ及び２４ＫＯｈｍの四つの状態となる。
【００１３】
このほか、周知の技術の構造では、もし上述の第１ＭＴＪセルＲ１の抵抗値と第２ＭＴＪセルＲ２の抵抗値を同じ値に設置し、特徴抵抗値を１０ＫＯｈｍ−ｕｍ２  とし、面積を０．０．１５６８ｕｍ２  （０．５６×０．２８ｕｍ２  ）とすると、並列構造とすると、等価抵抗は三種類の状態（４８ＫＯｈｍ、３８ＫＯｈｍ及び３２ＫＯｈｍ）となり、余分の読み出しクロック方法を利用して二つのＭＴＪセルのデータ状態を識別しなければならない。
【００１４】
このほか、二つのＭＴＪセル則ち第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の直列或いは並列の連接の方式のほか、本発明はまた二つ以上のＭＴＪセルの直列或いは並列の連接方式を有する。三つのＭＴＪセルの直列或いは並列の連接構造を例とすると、８個の分離状態の等価抵抗値が得られる。適当な参考値ジェネレータを利用して分離した状態を読み取ってデータ状態を判読できる。この方法により、本発明は高密度及び高い読み取り速度のＭＲＡＭを得られる。
【００１５】
図５は本発明の実施例の高密度ＭＲＡＭのＭＴＪセル直列構造表示図である。図示されるのは、二つのＭＴＪセルが同一のトランジスタを利用する設計であり、十分に各ＭＴＪセルの占有する面積を減少できる。
【００１６】
図５は本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の直列連接構造表示図である。図示されるのは、二つのＭＴＪセルが同一のトランジスタを共用する設計であり、各一つのＭＴＪセルの占用面積が減少されている。そのうち第１ビット線ＢＬ１と第２ビット線ＢＬ２はそれぞれ第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２に連接され、並びにそれぞれ第１トランジスタ５１の両極に連接され、この第１トランジスタ５１のゲートはさらに第１読み出し信号線ＷＬ１に連接され、この第１読み出し信号線ＷＬ１は読み出しの信号を制御し、別の第１書き込み線ＤＬ１が第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の付近を通過し、一対のこれらＭＴＪセルのデータ書き込みのための一部磁場を形成し、これにより第１二ビットメモリ素子５５が形成される。別に、第２トランジスタ５２がＭＴＪセルを介して第１ビット線ＢＬ１と第２ビット線ＢＬ２に連接され、この第２トランジスタ５２のもう一端が第２読み出し信号線ＷＬ２に連接され、また、第２書き込み線ＤＬ２が二つのＭＴＪセルの付近を通過し、一対の該ＭＴＪセルのデータ書き込みのための一部磁場を形成し、また、第２二ビットメモリ素子５６を組成している。このほか、第３ビット線ＢＬ３と第４ビット線ＢＬ４も同様に、それぞれＭＴＪセルを介して第３トランジスタ５３の両極に連接され、第３トランジスタ５３のゲートは第１読み出し信号線ＷＬ１に連接され、さらに第１書き込み線ＤＬ１が付近を通過して書き込みのための一部磁場を形成し、第３二ビットメモリ素子５７を組成している。第４トランジスタ５４は第３ビット線ＢＬ３と第４ビット線ＢＬ４に連接され、この第４トランジスタ５４のもう一端が第２読み出し信号線ＷＬ２に連接され、別の第２書き込み線ＤＬ２が付近を通過して書き込みの一部磁場を形成し、第４二ビットメモリ素子５８を形成している。上述の第１二ビットメモリ素子５５、第２二ビットメモリ素子５６、第３二ビットメモリ素子５７、及び第４二ビットメモリ素子５８で本発明の実施例の直列連接構造が形成されている。
【００１７】
本発明の図５の高密度ＭＲＡＭの直列構造は図３の直列構造に示される二つのＭＴＪセルの直列構造を利用して組成された４×２アレイ構造である。しかし、実際の必要により連接されるＭＴＪセルは図示される数量に限定されるわけではない。
【００１８】
図６は本発明の実施例の高密度ＭＲＡＭの二つのＭＴＪセルの並列構造表示図である。そのうち、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２は抵抗状態の異なる特性曲線を具え、相互に並列に連接され、さらに一つのトランジスタ６０と直列に連接されている。このトランジスタ６０のゲートは第１読み出し信号線ＷＬ１を透過して読み出しの信号を制御し、このトランジスタ６０の一端が並列に連接された第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２に連接され、もう一端が接地線Ｇに連接され、第１ＭＴＪセルＲ１の一端が第１ビット線ＢＬ１に連接され、第２ＭＴＪセルＲ２の一端もこの第１ビット線ＢＬ１に連接され、第１ＭＴＪセルＲ１の付近を第１書き込み線ＤＬ１が通過して、データ書き込みに必要な一部磁場を提供し、第２ＭＴＪセルＲ２の付近を第２書き込み線ＤＬ２が通過し、これもまたデータ書き込みに必要な一部磁場を提供する。
【００１９】
図７は本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の並列連接構造表示図である。図示されるように、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２が第１トランジスタ５１の一端に共同で連接され、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２のもう一端が第１ビット線ＢＬ１に連接され、並びに第１書き込み線ＤＬ１と第２書き込み線ＤＬ２がＭＴＪセル付近を通過してデータ書き込みの一部磁場を形成し、この第１トランジスタ５１の一端が第１読み出し信号線ＷＬ１に連接されて、第１二ビットメモリ素子７５が形成されている。第１トランジスタ５１の別の一端がさらに並列配置された第２トランジスタ５２に連接され、第２トランジスタ５２の一端が二つの並列するＭＴＪセルに連接され、二つのＭＴＪセルのもう一端が第１ビット線ＢＬ１に連接され、並びに第３書き込み線ＤＬ３と第４書き込み線ＤＬ４がそれぞれ二つのＭＴＪセル付近を通過して書き込みに必要な一部磁場を形成し、この第２トランジスタ５２のもう一端が第２読み出し信号線ＷＬ２に連接されて、第２二ビットメモリ素子７６が形成されている。このほか、第３トランジスタ５３の一端が二つの並列配置されたＭＴＪセルに連接され、さらに第２ビット線ＢＬ２に連接され、並びに第１書き込み線ＤＬ１と第２書き込み線ＤＬ２がＭＴＪセル付近を通過し、第３トランジスタ５３の一端が第１読み出し信号線ＷＬ１に連接され、こうして第３二ビットメモリ素子７７が組成されている。この第３トランジスタ５３のもう一端が並列配置された第４トランジスタ５４の一端に連接され、第４トランジスタ５４の一端が並列に連接された二つのＭＴＪセルにより第２ビット線ＢＬ２に連接され、さらに第３書き込み線ＤＬ３と第４書き込み線ＤＬ４がそれぞれ二つのＭＴＪセルを通過し、この第４トランジスタ５４のもう一端が第２読み出し信号線ＷＬ２に連接され、こうして第４二ビットメモリ素子７８が組成されている。上述の読み出し信号線は該ＭＴＪセルの読み出しの信号を制御し、書き込み線はデータ書き込みに必要な一部磁場を提供し、該ＭＴＪセルのデータ状態を制御する。ビット線はデータ読み出し線とされると共に書き込みのための別の一部磁場を提供する。この第１二ビットメモリ素子７５、第２二ビットメモリ素子７６、第３二ビットメモリ素子７７、第４二ビットメモリ素子７８が本発明の実施例の並列構造を組成している。
【００２０】
本発明の図７の高密度ＭＲＡＭの並列構造は、図６に示される二つのＭＴＪセルを利用して組成された２×４アレイ構造とされるが、実際の必要により、連接されるＭＴＪセルは図示される数量に限定されるわけではない。
【００２１】
図８は本発明の実施例のＭＲＡＭの直列４×４アレイ構造の三度空間表示図である。図示されるのは複数のＭＴＪセルが直列配列された磁気メモリアレイ構造であり、並びにこの複数の直列されたＭＴＪセルの設計サイズの違いにより相互間の抵抗特性の違いの目的を達成する。隣り合い且つ異なるサイズの第１ＭＴＪセル８１と第２ＭＴＪセル８２がトランジスタ８３の両端に直列に連接され、該トランジスタ８３のゲートが第１読み出し信号線ＷＬ１に連接され、該第１ＭＴＪセル８１のもう一端が第１ビット線ＢＬ１に連接され、該第２ＭＴＪセル８２の別端が第２ビット線ＢＬ２に連接され、この二つのＭＴＪセルの付近を第１書き込み線ＤＬ１が通過してデータ書き込み時の一部磁場を提供する。該第１ＭＴＪセル８１、第２ＭＴＪセル８２、トランジスタ８３、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１読み出し信号線ＷＬ１及び第１書き込み線ＤＬ１が二ビットメモリ素子８５を組成する。図８は本発明の複数の二ビットメモリ素子８５のアレイ配列を示す。図示されるのは複数のサイズの異なるＭＴＪセル、複数のトランジスタと挿入された複数の書き込み線、複数の読み出し信号線、及び垂直な複数のビット線により高密度ＭＲＡＭの異なるＲ−Ｈ（抵抗ヒステリシス）ループの目的を達成している。
【００２２】
本発明の図８の直列アレイ構造が書き込みモードのときについて、図９の本発明の実施例の高密度ＭＲＡＭの直列構造書き込みモード表示図を参照されたい。全ての複数のＭＴＪセルはトランジスタのオフにより相互に分離され、１本のビット線及び１本の書き込み線が選択され、ＭＲＡＭの交差選択（Ｃｒｏｓｓ  Ｓｅｌｅｃｔｉｏｎ）によりデータ書き込みが行われる。
【００２３】
データ１を書き込みたい時、第１ＭＴＪセル８１と第２ＭＴＪセル８２等の複数のＭＲＡＭを通過する第１書き込み線ＤＬ１を通過する電流は右から左に流れ、このＭＴＪセル部分の磁化困難軸（Ｈａｒｄ  Ａｘｉｘ）磁場を提供し、第２ビット線ＢＬ２電流が下から上に、第２ＭＴＪセル８２等の複数のＭＴＪセルを通過してこのＭＴＪセル部分の磁化容易軸（Ｅａｓｙ  Ａｘｉｓ）の第１方向の磁場を提供し、二つの電流が交差し流れる第２ＭＴＪセル８２にデータ１が書き込まれ、則ちこれが交差選択（Ｃｒｏｓｓ  Ｓｅｌｅｃｔｉｏｎ）法とされる。実際の操作上の電流方向はこれに限られるものではない。
【００２４】
データ０を書き込みたい時は、第１書き込み線ＤＬ１の電流が右から左に図示される第１ＭＴＪセル８１等の複数のＭＴＪセルを通過し、この部分の磁化困難軸磁場を提供し、第３ビット線ＢＬ３の電流が上から下に流れ、ＭＴＪセル部分の磁化容易軸の第２方向の磁場を提供し、二つの電流が交差する第３ＭＴＪセル９３にデータ０が書き込まれる。図９に示される書き込み動作と従来の技術の一つのＭＴＪセルに一つのトランジスタを加えたメモリ構造（１Ｔ１ＭＴＪ）は同様であり、１本のビット線と１本の書き込み線の交差するところの一つのデータビットのデータ状態を更新する。
【００２５】
本発明の図８に示される直列アレイ構造が読み出しモードにあるときについては、図１０の本発明の実施例の高密度ＭＲＡＭの直列構造読み出しモード表示図を参照されたい。読み出しモードにあって、第１読み出し信号線ＷＬ１がトランジスタ８３をオンとする信号を伝送し、第１ビット線ＢＬ１が電流を送り込み、第２ビット線ＢＬ２が接地し、則ち誘起電流が図の矢印に示されるように、第１ＭＴＪセル８１、トランジスタ８３、第２ＭＴＪセル８２からもう一端に至り接地する。このほか、参考値ジェネレータ（Ｒｅｆｅｒｅｎｃｅ  Ｇｅｎｅｒａｔｏｒ）１００により、参考信号が生成されて、この誘起信号と対比される。この方法により、一回で２ビットデータ状態を読み取る能力を具備し、煩雑な読み出しクロックにより混雑したデータを分離する必要がなくなる。
【００２６】
図１１は本発明の実施例の高密度ＭＲＡＭの並列４×４アレイ構造３Ｄ表示図であり、二つの並列するＭＴＪセルの設計サイズの違いにより、二つの抵抗特性を異なるものとする目的を達成し、図４に示される異なるＲ−Ｈ（抵抗ヒステリシス）ループの目的を達成する。図示されるように、第１ＭＴＪセル８１と第２ＭＴＪセル８２は並列にトランジスタ８３の一端に連接され、該トランジスタ８３の別端は接地線Ｇ１に連接され、この接地線Ｇ１が更に各メモリ素子のトランジスタの一端の接地端とされ、該トランジスタ８３のゲートは読み出し信号制御の第１読み出し信号線ＷＬ１に連接されている。第１ＭＴＪセル８１と第２ＭＴＪセル８２の一端はさらに第１ビット線ＢＬ１に連接され、別に第１書き込み線ＤＬ１が第２ＭＴＪセル８２と並列された複数のＭＴＪセルの付近を通過し、ＭＴＪセルのデータ書き込みのための一部磁場を提供し、また第２書き込み線ＤＬ２が第１ＭＴＪセル８１と並列された複数のＭＴＪセル付近を通過し、これもまたこのＭＴＪセルのデータ書き込みのための一部磁場を提供する。こうして第１ＭＴＪセル８１、第２ＭＴＪセル８２、トランジスタ８３及び連接された各ビット線、書き込み線、読み出し信号線と接地線で二ビットメモリ素子１１０が組成され、複数の二ビットメモリ素子のアレイ配列により本発明の実施例の並列構造のＭＲＡＭが組成されている。
【００２７】
図１１に示される並列構造によると、書き込みモードの時、図１２の本発明の実施例の高密度ＭＲＡＭの並列構造書き込みモード表示図に示されるようになる。図１２において、複数のＭＴＪセルはトランジスタのオフにより相互に分離し、並びに一般のＭＲＡＭと同じ交差選択法によりデータの書き込みを行う。
【００２８】
データ１を書き込む時、第２書き込み線ＤＬ２の電流は図示される右側から左側に流れ、ＭＴＪセル部分の磁化困難軸（Ｈａｒｄ  Ａｘｉｓ）磁場を提供し、第１ビット線ＢＬ１の電流が下から上に流れ、ＭＴＪセル部分の磁化容易軸（Ｅａｓｙ  Ａｘｉｓ）第１方向の磁場を提供し、二つの電流の交差するＭＴＪセルにデータが書き込まれる。図中、第２書き込み線ＤＬ２と第１ビット線ＢＬ１の電流通過の交差部分は第１ＭＴＪセル８１とされ、これにより第１ＭＴＪセル８１にデータが書き込まれる。
【００２９】
データ０を書き込みたい時、第２書き込み線ＤＬ２の電流が右側から左側に流れ、ＭＴＪセル部分の磁化困難軸磁場を提供し、第２ビット線ＢＬ２の電流が上から下に流れ、ＭＴＪセル部分の磁化容易軸第２方向の磁場を提供し、電流が交差して流れるＭＴＪセルにデータ０が書き込まれ、図示されるのは第４ＭＴＪセル１２４である。書き込みの動作は従来の一つのＭＴＪセルに一つのトランジスタを加えた構造（１Ｔ１ＭＴＪ）のものと同様であり、１本のビット線と１本の書き込み線の交差部分のセルのデータ状態が更新される。実際の運転上の電流方向は上述した方向に限定されるわけではない。
【００３０】
図１３は本発明の実施例の高密度ＭＲＡＭの並列構造読み出しモード表示図である。読み出しモードのとき、そのうちの第１読み出し信号線ＷＬ１が導通し、則ちトランジスタ８３がオンされ、第１ビット線ＢＬ１が電流を送り込み、この誘起電流が並列の二つの第１ＭＴＪセル８１と第２ＭＴＪセル８２を流れ、さらにオンとされたトランジスタ８３を流れ、電流がその後に接地線Ｇ１に至る。このほか、参考値ジェネレータ（Ｒｅｆｅｒｅｎｃｅ  Ｇｅｎｅｒａｔｏｒ）１００により、参考信号が生成されて、この誘起信号と対比される。この方法により、一回で２ビットデータ状態を読み取る能力を具備し、煩雑な読み出しクロックにより混雑したデータを分離する必要がなくなる。
【００３１】
以上の高密度ＭＲＡＭのうち、メモリ素子は複数のサイズの異なるＭＴＪセルが配列組み合わされてなり、書き込み線に接地された異なるサイズの複数のＭＴＪセル或いはビット線に接地された異なるサイズの複数のＭＴＪセルを具え、これにより本発明は以下の二種類の異なる実施例を具備する。
【００３２】
図１４は本発明の高密度ＭＲＡＭの第２並列構造書き込みモード表示図であり、上述の図１２のＭＴＪセルの配列順序を改変したものである。図１２中の各書き込み線電流が通過する複数のＭＴＪセルは同一寸法のＭＴＪセルとされ、図１４では、第１書き込み線ＤＬ１、第２書き込み線ＤＬ２、第３書き込み線ＤＬ３、第４書き込み線ＤＬ４を通過する方向にある複数のＭＴＪセルの寸法が異なるものとされ、並びにデータ書き込み時に、第１読み出し信号線ＷＬ１と第２読み出し信号線ＷＬ２がいずれもオフ状態とされ、則ち各トランジスタがオフとされる。
【００３３】
図１５は本発明の実施例の高密度ＭＲＡＭの第２並列構造読み出しモード表示図であり、上述の図１３のＭＴＪセルの配列順序を改変したものである。図１３中、各書き込み線の電流が通過する複数のＭＴＪセルは同一サイズとされるが、図１５では第１書き込み線ＤＬ１、第２書き込み線ＤＬ２、第３書き込み線ＤＬ３及び第４書き込み線ＤＬ４の通過の方向にある複数のＭＴＪセルの寸法は同一でなく、並びにデータ読み出し時に、読み出し信号線の導通状態が、読み取りたいＭＴＪセルに連接されたトランジスタをオンする。
【００３４】
以上の抵抗特性の異なる二つのＭＴＪセルを相互に並列或いは直列に連接するための方法として、異なる面積のＭＴＪセルを直列或いは並列に連接する方法がある。このほか、同じ面積サイズのＭＴＪセルを、異なる工程ステップを利用して形成することにより、異なる電気抵抗特性のＭＴＪセルの直列或いは並列を達成することができる。以上の方法により、四つの状態以上の透過抵抗値を組成でき、一回の読み取り動作で二つの直列／並列セルの個別のデータ状態を分離でき、これにより余分の煩雑な読み出しフロー及びクロックが不要となる。ゆえにセルパッケージ密度を増加する長所のほか、読み出し速度が遅くなる現象を形成せず、将来的にフラッシュメモリ、ＳＲＡＭ、ＤＲＡＭの代わりに採用される総合メモリ（Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）となりうる。
【００３５】
【発明の効果】
以上が本発明の高密度ＭＲＡＭの詳細な説明であり、本発明は抵抗特性の異なる二つのＭＴＪセルの相互の並列或いは直列連接により、四つの状態の透過抵抗値を具備するものとされ、一回の読み取り動作で二つの直列／並列セルの個別のデータ状態を分離でき、これにより余分の煩雑な読み出しフロー及びクロックが不要となる。ゆえにセルパッケージ密度を増加する長所のほか、読み出し速度が遅くなる現象を形成せず、将来的にフラッシュメモリ、ＳＲＡＭ、ＤＲＡＭの代わりに採用される総合メモリ（Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）となりうる。
【００３６】
総合すると、本発明の高密度ＭＲＡＭは、その目的と機能上、いずれも実施上の進歩性を具備しており、極めて産業上の利用価値を有している。且つ現在、公開されていない新発明であり、特許の要件を具備している。なお、以上の実施例は本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【図１】周知の技術のＭＲＡＭの一つのＭＴＪセルに一つのトランジスタを加えた構造の表示図である。
【図２】周知の技術のＭＲＡＭの複数のＭＴＪセルに一つのトランジスタを加えた構造の表示図である。
【図３】本発明の実施例の高密度ＭＲＡＭの二つのＭＴＪセルの直列構造表示図である。
【図４】本発明の実施例の高密度ＭＲＡＭのＭＴＪセルのＲ−Ｈ（抵抗ヒステリシス）ループ表示図である。
【図５】本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の直列構造表示図である。
【図６】本発明の実施例の高密度ＭＲＡＭの二つのＭＴＪセルの並列構造表示図である。
【図７】本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の並列構造表示図である。
【図８】本発明の実施例の高密度ＭＲＡＭの直列４×４アレイ構造の三度空間表示図である。
【図９】本発明の実施例の高密度ＭＲＡＭの直列構造の書き込みモード表示図である。
【図１０】本発明の実施例の高密度ＭＲＡＭの直列構造の読み出しモード表示図である。
【図１１】本発明の実施例の高密度ＭＲＡＭの並列４×４アレイ構造の三度空間表示図である。
【図１２】本発明の実施例の高密度ＭＲＡＭの並列構造の書き込みモード表示図である。
【図１３】本発明の実施例の高密度ＭＲＡＭの並列構造の読み出しモード表示図である。
【図１４】本発明の実施例の高密度ＭＲＡＭの第２並列構造の書き込みモード表示図である。
【図１５】本発明の実施例の高密度ＭＲＡＭの第２並列構造の読み出しモード表示図である。
【符号の説明】
１１  ＭＴＪセル
１３  トランジスタ
Ｗ１  第１書き込み線
Ｗ２  第２書き込み線
Ｓ１  第１ビット線
Ｓ２  第２ビット線
２０  ＭＴＪセル
３０  トランジスタ
Ｔｒ１  第１トランジスタ
Ｔｒ２  第２トランジスタ
ＷＬ１  第１読み出し信号線
ＷＬ２  第２読み出し信号線
ＢＬ  ビット線
ＢＬ１  第１ビット線
ＢＬ２  第２ビット線
ＢＬ３  第３ビット線
ＢＬ４  第４ビット線
ＤＬ１  第１書き込み線
ＤＬ２  第２書き込み線
ＤＬ３  第３書き込み線
ＤＬ４  第４書き込み線
Ｒ１  第１ＭＴＪセル
Ｒ２  第２ＭＴＪセル
５１  第１トランジスタ
５２  第２トランジスタ
５３  第３トランジスタ
５４  第４トランジスタ
５５  第１二ビットメモリ素子
５６  第２二ビットメモリ素子
５７  第３二ビットメモリ素子
５８  第４二ビットメモリ素子
６０  トランジスタ
７５  第１二ビットメモリ素子
７６  第２二ビットメモリ素子
７７  第３二ビットメモリ素子
７８  第４二ビットメモリ素子
Ｒ１ｍａｘ  第１ＭＴＪセルの電気抵抗最大値
Ｒ２ｍａｘ  第２ＭＴＪセルの電気抵抗最大値
８１  第１ＭＴＪセル
８２  第２ＭＴＪセル
８３  トランジスタ
８５  二ビットメモリ素子
９３  第３ＭＴＪセル
１００  参考値ジェネレータ
１１０  二ビットメモリ素子
１２４  第４ＭＴＪセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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