(57)【要約】【課題】メモリへの書き込み制御信号と読み出し制御信号との間、すなわち第１のクロックと第２のクロックとの間にジッタがある場合は、第１のクロックの位相に同期するリセット信号を第２のクロックで受けたリセット信号にクロックスキューが発生し、出力信号が乱れるという問題があった。【解決手段】入力の同期信号から第１のクロックを用いて作成した検出エリア信号と第２のクロックを用いてカウンタ回路６で作成したデコード検出信号を比較し、検出エリア信号内にデコード検出信号がある場合すなわち、通常の２クロック間のジッタ変動幅以内で安定している場合は、選択回路８から第２のクロックに同期するデコードリセット信号を選択し、そのリセット信号によりカウンタ回路６および読み出し制御回路３をリセットさせることで第１クロックと第２クロック間のリセット基準信号受け渡しによるクロックスキューを発生させない。【選択図】　図１
2004032597.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を記憶する記憶手段と、前記入力信号に同期する同期信号および第１のクロックによって前記記憶手段への書き込み制御を行う書き込み制御手段と、前記記憶手段から第２のクロックによって前記入力信号を読み出すよう制御する読み出し制御手段と、前記同期信号に基づきリセット信号を発生するリセット信号発生手段と、前記同期信号に基づき所定の検出エリア信号を発生する検出エリア発生手段と、前記第２のクロックをカウントしデコード検出信号およびデコードリセット信号を出力するカウンタ手段と、前記検出エリア信号と前記デコード検出信号とを比較し前記検出エリア信号内に前記デコード検出信号の有無を判別する比較手段と、前記比較手段の判別結果により前記リセット信号と前記デコードリセット信号とを切り替え前記読み出し制御手段に出力する切り替え選択手段とを具備してなることを特徴とするサンプルレート変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号処理技術を用いた映像機器に利用して有効なサンプルレート変換装置に関するものである。
【０００２】
【従来の技術】
近年、半導体の技術の急速な発展により、各種記録メディアのデジタル化が急速に進展しつつある。特にビデオカメラ等の映像記録装置においても従来のアナログＶＴＲからデジタルＶＴＲへと急速に変化している。そこでその中でも急速に変化しつつあるデジタルビデオカメラ（以下ＤＶＣカメラとする）を例に従来のサンプルレート変換装置を説明する。
【０００３】
従来のＤＶＣカメラでは、高画質の手振れ補正等を実現させるためＣＣＤの画素数を４０万から１００万画素以上の高画素ＣＣＤを用いたシステムを採用している。この場合ＣＣＤの駆動周波数は画素数に比例して１４ＭＨｚから３６ＭＨｚ以上とかなり高い周波数となっている。しかしながらデジタルＶＴＲ部への記録データレートは、１３．５ＭＨｚと固定のサンプリングレートで規定されている。そこでカメラ部からのデータサンプリングレートを記録基準レートである１３．５ＭＨｚに一致させるためにサンプルレート変換装置を使用している。通常のサンプルレート変換装置では、周波数の異なるクロック間の受け渡しを行うため、ラインメモリやフィールドメモリを用いる。そのため水平同期信号や垂直同期信号に合わせてメモリ制御を行っている。
【０００４】
以下に従来のサンプルレート変換装置について説明する。
【０００５】
従来のサンプルレート変換装置として、図３及び図４を例に説明する。図３は従来の構成例であり、図４は各構成ブロックにおける入出力信号波形である。図３において、１は入力信号を書き込むメモリであり、２はそのメモリへの書き込み制御回路、３は読み出し制御回路である。４は読み出し制御回路３へのリセット信号を発生させるリセット信号発生回路である。
【０００６】
以上のように構成された従来のサンプルレート変換装置について、図４を用いてその動作を説明する。
【０００７】
第１のクロック（ａ）でサンプリングされ、折り返し除去のための帯域制限された入力信号（ｃ）は、書き込み制御回路２によってメモリ１に書き込まれる。この場合、書き込み制御回路２では、入力信号（ｃ）に同期した入力同期信号（ｂ）と第１のクロック（ａ）から作成した書き込み制御信号（ｄ）によってメモリ１に書き込む制御を行っている。ここで書き込み制御信号（ｄ）は、例えば書き込みアドレス信号（ｄ）−１、書き込みイネーブル信号（ｄ）−２等からなる信号である。
【０００８】
メモリ１に書き込まれた入力信号（ｃ）は、第２のクロック（ｇ）−１を用いた読み出し制御回路３からの制御信号（ｎ）−１によって、出力信号（ｏ）−１のように読み出される。この読み出し制御信号（ｎ）−１は、リセット信号発生回路４で入力同期信号（ｂ）に同期したリセット信号（ｆａ）を、第２のクロックで叩き直したリセット信号（ｆ）−１を基準に作成した読み出しアドレス信号（ｎ）−１、読み出しイネーブル信号（ｎ）−２等からなるものである。
【０００９】
【発明が解決しようとする課題】
しかしながらこのサンプリングレート変換を行う基準の書き込み、読み出しクロックは、ＰＬＬ等で周波数ロックされたものを使用する場合が多く、そのためある程度のクロックジッタを含んだものが一般的である。
【００１０】
従って上記従来の構成においては、メモリ１への書き込み制御信号（ｄ）と読み出し制御信号（ｎ）との間、すなわち第１のクロックと第２のクロックとの間にジッタがある場合は、第１のクロック（ａ）の位相に同期するリセット信号（ｆａ）を第２のクロック（ｇ）で受けたリセット信号（ｆ）−１にクロックスキューが発生し、出力信号が乱れるという問題があった。
【００１１】
すなわち第２のクロックが（ｇ）−１の場合、リセット信号は（ｆ）−１となるが、ジッタで位相シフトした第２のクロック（ｇ）−２の場合は、リセット信号は、（ｆ）−２のようになり、リセットタイミングがずれる。従ってこのジッタによって出力信号（ｏ）も乱れることになる（ジッタによって（ｏ）−１又は（ｏ）−２となる。）。
【００１２】
また、仮に同期信号の受け渡しを初期立ち上げ動作時のみとしてその後は固定周期で読み出し制御を行う構成にした場合においても、静電気等のノイズ妨害によりメモリ１の読み出し制御が一旦ずれてしまった場合、再度入力同期信号の受け渡し動作を行わなければ元に戻らず、誤動作になってしまうという問題点を有していた。
【００１３】
本発明は上記従来の問題点を解決するもので、メモリへの書き込みクロックと読み出しクロック間にジッタがある場合でも、読み出し制御タイミングがジッタに同期するような誤動作が無く、また静電気等のノイズ妨害によりメモリの読み出し制御が一端ずれてしまった場合でもすぐに正規動作に戻すことができるサンプルレート変換装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この目的を達成するために本発明のサンプルレート変換装置は、入力信号を記憶する記憶手段と、前記入力信号に同期する同期信号および第１のクロックによって前記記憶手段への書き込み制御を行う書き込み制御手段と、前記記憶手段から第２のクロックによって前記入力信号を読み出すよう制御する読み出し制御手段と、前記同期信号に基づきリセット信号を発生するリセット信号発生手段と、前記同期信号に基づき所定の検出エリア信号を発生する検出エリア発生手段と、前記第２のクロックをカウントし、デコード検出信号およびデコードリセット信号を出力するカウンタ手段と、前記検出エリア信号と前記デコード検出信号を比較し、検出エリア信号内にデコード検出信号があるか無いかを判別する比較手段と、前記比較手段から判別した出力制御信号によって、前記リセット信号と前記デコードリセット信号を切り替え、前記読み出し制御手段に出力するものである。
【００１５】
本構成によって、メモリへの書き込み用第１のクロックと読み出し用第２のクロックとの間にジッタがある場合でも、読み出し制御タイミングがジッタに同期するような誤動作が無く、また静電気等のノイズ妨害によりメモリの読み出し制御が一端ずれてしまった場合でもすぐに正規動作に戻す事ができると言う効果が得られる。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載の発明は、入力信号を記憶する記憶手段と、前記入力信号に同期する同期信号および第１のクロックによって前記記憶手段への書き込み制御を行う書き込み制御手段と、前記記憶手段から第２のクロックによって前記入力信号を読み出すよう制御する読み出し制御手段と、前記同期信号に基づきリセット信号を発生するリセット信号発生手段と、前記同期信号に基づき所定の検出エリア信号を発生する検出エリア発生手段と、前記第２のクロックをカウントし、デコード検出信号およびデコードリセット信号を出力するカウンタ手段と、前記検出エリア信号と前記デコード検出信号を比較し、検出エリア信号内にデコード検出信号があるか無いかを判別する比較手段と、前記比較手段から判別した出力制御信号によって、前記リセット信号と前記デコードリセット信号を切り替え、前記読み出し制御手段に出力する切り替え選択手段を具備してなることを特徴としたものであり、入力の同期信号から第１のクロックを用いてリセット信号と検出エリア信号を作成し、その検出エリア信号とカウンタ手段からのデコード検出信号を比較し、検出エリア信号内にデコード検出信号がある期間は切り替え選択手段からデコードリセット信号を出し続け、デコード検出信号が検出エリア信号の外に来た場合、リセット信号発生手段からのリセット信号を読出し制御手段に出力させることにより、多少クロックジッタが発生したとしてもカウンタ手段のリセット動作やメモリ読み出し制御手段の動作にジッタを発生させないという作用を有する。
【００１７】
以下、本発明の実施の形態について、図１から図２を用いて説明する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１のサンプルレート変換装置の実施の形態を示すブロック図である。
【００１９】
図１において、１は入力信号を記憶する記憶手段としてのメモリであり、２はメモリ１に入力信号を書き込むよう制御する書き込み制御手段である書き込み制御回路であり、第１のクロックと入力の同期信号からメモリへの書き込み制御信号を作成するものである。３はメモリ１に書き込まれた信号を第２のクロックを用いて読み出すよう制御する読み出し制御手段である読み出し制御回路である。４は入力の同期信号から第１のクロックを用いてリセット信号を作成するリセット信号発生手段であるリセット信号発生回路で、５は入力同期信号から第１のクロックを用いて所定の検出エリア信号を発生する検出エリア発生手段である検出エリア発生回路であり、６は第２のクロックをカウントし、デコード検出信号およびデコードリセット信号を作成させるカウンタ手段であるカウンタ回路であり、７は検出エリア発生回路５からの検出エリア信号とカウンタ回路６からのデコード検出信号とを比較し判別信号を出力する比較手段である比較回路であり、８は比較回路７から判別した出力制御信号によって、リセット信号とデコードリセット信号を切り替え、読み出し制御回路３に出力する切り替え選択手段である選択回路である。
【００２０】
以上のように構成された本実施の形態のサンプルレート変換装置について、図２を用いてその動作を説明する。図２は図１各ブロックにおける入出力信号波形図である。
【００２１】
まず、第１のクロック（ａ）に同期し、帯域制限された入力信号（ｃ）は、入力の同期信号（ｂ）を基準として、書き込み制御回路２によってメモリ１に書き込まれる。この場合、書き込み制御回路２では、入力信号（ｃ）に同期した入力同期信号（ｂ）と第１のクロック（ａ）から、入力信号（ｃ）に同期する書き込み制御信号（ｄ）を作成するものである。ここで書き込み制御信号（ｄ）は、例えば書き込みアドレス信号（ｄ）−１、書き込みイネーブル信号（ｄ）−２からなる信号である。更に入力の同期信号（ｂ）は、リセット信号発生回路４及び、検出エリア発生回路５に入力され、リセット信号発生回路４からは第１のクロック（ａ）に同期したリセット信号（ｆ）を、また検出エリア発生回路５からは同じく第１のクロック（ａ）に同期した所定のパルス期間を持つ検出エリア信号（ｅ）を出力させる。
【００２２】
一方、カウンタ回路６では、第２のクロック（ｇ）をカウントし、１同期信号周期毎にデコード検出信号（ｈ）及びデコードリセット信号（ｋ）を作成し、それぞれ比較回路７及び、選択回路８に入力している。比較回路７では、検出エリア発生回路５からの検出エリア信号（ｅ）とカウンタ回路６からのデコード検出信号（ｈ）とを比較し、検出エリア信号内にデコード検出信号があるかどうかを判別し、判別信号（ｊ）を選択回路８に入力する。
【００２３】
検出エリア発生回路５からの検出エリア信号（ｅ）は、少なくとも第１のクロックと第２のクロックとの間に発生するジッタ幅と第２のクロック幅を加算した以上のパルス幅を持たせたものである。
【００２４】
選択回路８では、比較回路７からの判別信号（ｊ）に従って、リセット信号発生回路４からのリセット信号（ｆ）とカウンタ回路６からのデコードリセット信号（ｋ）を切り替え、さらに第２のクロックで叩き直した読み出し基準リセット信号（ｍ）を作成し読み出し制御回路３及び、カウンタ回路６に入力させるものである。従ってリセット信号発生回路４からのリセット信号（ｆ）は、選択回路８で選択され第２のクロックで叩き直すことを想定し、少なくとも第２のクロック以上のパルス幅を有する必要がある。
【００２５】
以上のように本実施の形態によれば、入力の同期信号から第１のクロックを用いて作成した検出エリア信号と第２のクロックを用いてカウンタ回路６で作成したデコード検出信号を比較し、検出エリア信号内にデコード検出信号がある場合すなわち、通常の２クロック間のジッタ変動幅以内で安定している場合は、選択回路８から第２のクロックに同期するデコードリセット信号を選択し、そのリセット信号によりカウンタ回路６および読み出し制御回路３をリセットさせることで第１クロックと第２クロック間のリセット基準信号受け渡しによるクロックスキューを発生させない。
【００２６】
また仮に検出エリア信号内にデコード検出信号がない場合、すなわち静電気等で発生するノイズで書き込み用、読み出し用の２クロック間にジッタ変動幅以上の変動が発生した場合、選択回路で入力の同期信号に同期したリセット信号を選択しカウンタ回路をリセットさせ再び検出エリア信号内にデコード検出信号を戻すことで即座に正規動作に戻すことができるものである。
【００２７】
なお、以上の説明では比較回路７と選択回路８とを独立したものとして扱ったが、動作が同じであれば回路的に同一回路として構成しても良い。またカウンタ回路６からのデコード検出信号（ｈ）とデコードリセット信号（ｋ）についても動作タイミング的に考慮されていれば同一信号としても良い。更にリセット信号発生回路４と検出エリア発生回路５も独立したものとして扱ったが、検出エリア信号（ｅ）をリセット基準として動作可能であれば回路的に同一回路として構成しても良い。
【００２８】
【発明の効果】
以上のように本発明は、メモリへの書き込みクロックと読み出しクロック間にクロックジッタが発生している場合でもメモリ読み出し制御にそのジッタによる誤動作（制御タイミングずれ）を発生させること無く安定に動作させ、メモリからクロックレート変換されたデジタル信号を安定に読み出すことができるとともに、静電気ノイズ等で突然読み出し制御が誤動作した場合でも即座に正規動作に戻すことができるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるサンプルレート変換装置のブロック図
【図２】同実施の形態１におけるサンプルレート変換装置の動作説明のための信号波形図
【図３】従来のサンプルレート変換装置のブロック図
【図４】従来のサンプルレート変換装置における動作説明のための信号波形図
【符号の説明】
１　メモリ
２　書き込み制御回路
３　読み出し制御回路
４　リセット信号発生回路
５　検出エリア発生回路
６　カウンタ回路
７　比較回路
８　選択回路
【図１】
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【図２】
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【図３】
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【図４】
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