(57)【要約】【課題】断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡを有する半導体装置を提供する。【解決手段】半導体チップ１６の表面に支持基板１５が接着され、この半導体チップ１６の表面から支持基板１５上に延在したパッド電極１２が形成されている。また、このパッド電極１２の延在部分及び半導体チップ１６の裏面を感光性絶縁膜１７が覆っている。この感光性絶縁膜１７にコンタクトホール１８が形成され、再配線層２１が埋め込まれている。再配線層２１は、コンタクトホール１８を介してパッド電極１２と接続され、半導体チップ１６の裏面を覆う感光性絶縁膜１７上を延在している。そして、再配線層２１の上にボール状端子２２が形成されている。【選択図】  図１５
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの表面に接着された支持基板と、
前記半導体チップの表面から前記支持基板上に延在したパッド電極と、
前記パッド電極の延在部分及び前記半導体チップの裏面を覆う絶縁膜と、
前記絶縁膜に形成されたコンタクトホールに埋め込まれ、前記パッド電極と接続されると共に前記半導体チップの裏面を覆う前記絶縁膜上の延在する再配線層と、を有することを特徴とする半導体装置。
【請求項２】
前記絶縁膜は感光性絶縁膜が熱処理されて成ることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記再配線層に電気的に接続されたボール状端子を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の表面に絶縁膜を形成し、この絶縁膜上にダイシングライン領域に延在するパッド電極を形成する工程と、
前記半導体基板の表面に支持基板を接着する工程と、
前記パッド電極の一部が前記絶縁膜を介して露出するように前記半導体基板を裏面から部分的にエッチングする工程と、
前記半導体基板の裏面に感光性絶縁膜を被着する工程と、
前記感光性樹脂膜に露光・現像処理を施し、前記パッド電極の表面に到達するコンタクトホールを形成する工程と、
前記感光性樹脂膜を熱処理する工程と、
前記熱処理された感光性樹脂膜上及び前記コンタクトホール内に電解メッキ用のシーズ層を形成する工程と、
前記感光性樹脂膜上に再配線層のパターニング用のレジスト層を形成する工程と、
前記レジスト層をマスクとして用い電解メッキにより再配線層を形成する工程と、
前記レジスト層及びその下の前記シーズ層を除去する工程と、
前記ダイシングライン領域に沿って前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記再配線層に電気的に接続するボール状端子を形成する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記パッド電極の一部が前記絶縁膜を介して露出するように前記半導体基板を部分的にエッチングする工程において、前記半導体基板の角部がラウンドするようにウエットエッチングすることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記パッド電極の一部が前記絶縁膜を介して露出するように前記半導体基板を部分的にエッチングする工程の後に、該半導体基板にプラズマ酸化膜を形成し、その後前記半導体基板に感光性絶縁膜を被着することを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のボール状の導電端子が配列されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００４】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
【０００６】
図１７は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１７（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図１７（Ｂ）は、このＢＧＡ型の半導体装置の裏面側の斜視図である。
【０００７】
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、ボール状端子１０６が格子状に複数配置されている。この導電端子１０６は、第１の配線１０７を介して半導体チップ１０４へと接続される。複数の第１の配線１０７には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各ボール状端子１０６と半導体チップ１０４との電気的接続がなされている。
【０００８】
このＢＧＡ型の半導体装置１０１の断面構造について図１８を参照して更に詳しく説明する。図１８はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
【０００９】
半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂１０５ｂによって第２のガラス基板１０３と接着されている。そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線１１０上には、ボール状の導電端子１０６が形成されている。
【００１０】
上述した技術は、例えば以下の特許文献１に記載されている。
【００１１】
【特許文献１】
特許公表２００２−５１２４３６号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したＢＧＡを有する半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第１の配線１０７のステップカバレージにも問題があった。
【００１３】
【課題を解決するための手段】
そこで本発明の半導体装置は、半導体チップと、前記半導体チップの表面に接着された支持基板と、前記半導体チップの表面に形成され、この半導体チップの端から前記支持基板上に延在したパッド電極と、前記パッド電極の延在部分及び前記半導体チップの裏面を覆う絶縁膜と、前記絶縁膜に形成されたコンタクトホールに埋め込まれ、前記パッド電極と接続されると共に前記半導体チップの裏面を覆う前記絶縁膜上の延在する再配線層と、を有することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、半導体基板の表面に絶縁膜を形成し、この絶縁膜上にダイシングライン領域に延在するパッド電極を形成する工程と、前記半導体基板の表面に支持基板を接着する工程と、前記パッド電極の一部が前記絶縁膜を介して露出するように前記半導体基板を裏面から部分的にエッチングする工程と、前記半導体基板の裏面に感光性絶縁膜を被着する工程と、前記感光性樹脂膜に露光・現像処理を施し、前記パッド電極の表面に到達するコンタクトホールを形成する工程と、前記感光性樹脂膜を熱処理する工程と、前記熱処理された感光性樹脂膜上及び前記コンタクトホール内に電解メッキ用のシーズ層を形成する工程と、前記感光性樹脂膜上に再配線層のパターニング用のレジスト層を形成する工程と、前記レジスト層をマスクとして用い電解メッキにより再配線層を形成する工程と、前記レジスト層及びその下の前記シーズ層を除去する工程と、前記ダイシングライン領域に沿って前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする。
【００１５】
本発明の半導体装置及びその製造方法によれば、半導体チップのパッド電極から、その裏面のボール状端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡを有する半導体装置を得ることができる。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照しながら詳細に説明する。
まず、この半導体装置の構造について図１５、図１６を参照しながら説明する。図１５は、この半導体装置の断面図、図１６は半導体装置の裏面（再配線２１が形成されている面）から見た平面図である。図１５は、図１６のＸ−Ｘ線に沿った断面図である。
【００１７】
図１５、図１６は、ダイシングラインセンターＤＣに沿って個々の半導体パッケージ３０に分割されたものを示しており、特に、ダイシングライン領域及びその周辺を示したものである。
【００１８】
半導体チップ１６は、例えばＣＣＤイメージセンサ・チップであり、その表面には、層間絶縁膜１１を介してパッド電極１２が形成されている。このパッド電極１２は、半導体チップ１６内の内部回路と接続され、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで距離的に拡張したものである。このパッド電極１２は半導体チップ１６の端からダイシングラインセンターＤＣ方向に延びて形成されている。
【００１９】
パッド電極１２の表面は、シリコン窒化膜等のパッシベーション膜１３で被覆されている。このパッド電極１２が形成された半導体チップ１６の表面には、例えばエポキシ樹脂から成る樹脂層１４を介して、透明な支持基板１５が接着されている。この支持基板１５が光透過性を有するのは、外部からの光を半導体ウエーハの表面に形成されたＣＣＤまで到達させるためである。
【００２０】
半導体チップ１６の裏面は、絶縁膜、例えば熱処理によってキュアされた感光性絶縁膜１７で覆われている。この感光性絶縁膜１７は、半導体チップ１６の裏面から隣接する２つの半導体チップ１６，１６の間の溝領域に渡って形成されている。
【００２１】
そして、この感光性絶縁膜１７には、コンタクトホール１８が開口されている。このコンタクトホール１８に再配線層２１が埋め込まれ、再配線層２１がパッド電極１２の端部１２Ａと接続されている。この再配線層２１は半導体チップ１６の裏面に延在し、半導体チップ１６の裏面の平坦部に、再配線層２１と電気的に接続したボール状端子２２が形成されている。
【００２２】
こうして、半導体チップ１６の表面に形成されたパッド電極１２から、その裏面に形成されたボール状端子２２に至るまでの配線が可能となる。そして、本発明はコンタクトホール１８に埋設した再配線層２１を利用して、半導体チップ１６の表面から裏面へ配線をしているので、断線が起こりにくく、ステップカバレージも優れている。さらに配線の機械的強度も高い。
【００２３】
次にこの半導体装置の製造方法について説明する。図１に示すように、シリコンウエハ等の半導体ウエーハ１０の表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。そして、その半導体ウエーハ１０の表面には、ＢＰＳＧ等の層間絶縁膜１１が形成され、この層間絶縁膜１１上に、ダイシングライン領域まで延在するパッド電極１２が形成されている。この拡張パッド電極１２はアルミニウムかアルミニウム合金から成り、その厚さは１μｍ程度である。更に、このパッド電極１２上にはシリコン窒化膜等のパッシベーション膜１３が形成されている。
【００２４】
そして、エポキシ樹脂等から成る樹脂層１４を介して、半導体ウエーハ１０を支持すると共に、光を透過する性質を有した支持基板１５（例えば透明ガラス基板）を接着する。
【００２５】
そして、図２に示すように、この支持基板１５が接着された状態で、半導体ウエーハ１０の裏面エッチング、いわゆるバックグラインドを行い、その厚さを１００μｍ程度に加工する。
【００２６】
次に図３に示すように、ダイシングライン領域の半導体ウエーハ１０を部分的にエッチング除去する。つまり、パッド電極１２の一端部１２Ａが層間絶縁膜１１を介して露出するように半導体ウエーハ１０をエッチングする。このエッチングはレジストマスクを用いたドライエッチングである。これにより、半導体ウエーハ１０は個々の半導体チップ１６に分離される。つまり、隣接する２つの半導体チップ１６，１６の間には半導体が除去された結果として溝領域ＧＲが形成される。分離された個々の半導体チップ１６は支持基板１５に接着されているので、これによって個々の半導体チップ１６は互いに結合されており、全体としてウエーハ形態を維持している。
【００２７】
ここで、個々の半導体チップ１６の角部１６Ａをラウンド化させる（丸みを帯びさせる）ようにウエットエッチング処理を施すとよい。これにより、その後スパッタ法で形成するシード層の被覆性を良好にすることに有効である。
【００２８】
次に、図４に示すように、半導体チップ１６の裏面から全面に感光性絶縁膜１７をスピンコート法によって塗布する。感光性絶縁膜１７は半導体チップ１６の裏面及びエッチングされた側面、及び上記溝領域ＧＲに塗布される。その厚さは、半導体チップ１６の裏面の平坦部では１０μｍ〜２０μｍであり、溝領域ＧＲの中心部（最も窪んだ部分）では５０μｍ程度である。ここで、感光性絶縁膜１７は、感光性樹脂、例えばノボラック樹脂から成るものであり、流動性を有し、かつ感光性を有する絶縁膜、つまりレジストと同じように露光・現像処理によりパターニングが可能な絶縁膜である。そして、この感光性絶縁膜１７は熱処理（キュア）によって熱硬化し、絶縁膜となる性質を有している。
【００２９】
このとき、半導体チップ１６の端部１６Ａはラウンドしているので、感光性絶縁膜１７がこの部分で薄くなるのを極力防止し、後述する再配線層と半導体チップ１６の間の絶縁性を確保することができる。また、感光性絶縁膜１７を塗布する前に、半導体チップ１６の裏面を覆うようにＣＶＤ酸化膜（ＳｉＯ２）又は窒化膜（ＳｉＮ又はＳｉＯＮ）を２μｍ程度の厚さに被着してもよい。これらの膜の成膜を２００℃以上の高温処理で行うと、ＣＣＤデバイスの特性変動を起こす。そこで、低温プラズマＣＶＤ法による成膜が有効である。これにより、再配線層と半導体チップ１６の間の絶縁性を更に向上することができる。
【００３０】
次に、図５に示すように感光性絶縁膜１７にマスクを用いて露光を施し、現像処理することによりコンタクトホール１８を形成する。このコンタクトホール１８は、パッド電極１２の端部１２Ａ上に形成される。
【００３１】
次に、図６に示すように感光性絶縁膜１７を１７０℃程度の温度まで加熱することで、キュア（Ｃｕｒｅ）を行う。これにより、感光性絶縁膜１７は熱硬化し、その絶縁性も高まる。また、同時に感光性絶縁膜１７のコンタクトホール１８の端はラウンド化する。
【００３２】
次に、図７に示すように、コンタクトホール１８の底部に残存している層間絶縁膜１１をエッチングにより除去する。
【００３３】
そして、図８に示すように、バリア層（ＴｉＮ）、そして銅（Ｃｕ）から成るシード層１９を感光性絶縁膜１７上及びコンタクトホール１８の底部を含めて全面に、スパッタ法により形成する。シード層１９は後述する電解メッキ時のメッキ電極、すなわちメッキが成長するためのシーズ（種）となるもので、その厚さは２００ｎｍ〜３００ｎｍである。また、バリア層は銅によるＳｉ汚染を防止するもので、ＴｉＷ等の他の膜でも良い。また、シード層１９用の銅は、スパッタ法だけでなく、スパッタ法と無電解メッキ法を組み合わせて形成してもよい。
【００３４】
次に、図９に示すように全面にレジスト層２０を塗布する。そして、図１０に示すように、レジスト層２０の露光及び現像処理を施し、再配線層形成領域を除いた領域にレジスト層２０を残す。図９では、隣接する２つの半導体チップ１６，１６の間の感光性絶縁膜１７の一部上にレジスト層２０を残存させる。すなわち、この部分のシーズ層１９はレジスト層２０によって覆われる。
【００３５】
次に、図１１に示すように銅（Ｃｕ）の電解メッキを行う。これにより、レジスト層２０によって覆われていないシーズ層１９上に銅（Ｃｕ）から成る再配線層２１が形成される。この再配線層２１の厚さは、半導体チップ１６の裏面の平坦部上で２０μｍ〜３０μｍである。
【００３６】
次に、図１２に示すように、レジスト層２０を除去し、更に図１３に示すように、レジスト層２０の下のシーズ層１９をエッチングによって除去する。このとき、再配線層２１の表面もエッチングされるが、その厚さはシーズ層１９に比して厚いため問題ない。図１４はこの半導体装置の平面図（半導体チップ１６の裏面側から見た平面図）であり、図中のＸ−Ｘ線に沿った断面が図１３の断面図に対応している。上記の工程により、再配線層２１を形成した後、図１４に示すように、半導体チップ１６の内側に延在した再配線層２１上に、この再配線層２１と電気的に接続した外部接続端子であるボール状端子２２（ハンダボール）を形成する。
【００３７】
そして、図１５及び図１６に示すように、ダイシングラインセンターＤＣに沿って、上記構造体を切断し、個々の半導体パッケージ３０に分割する。このダイシング工程では、レーザービームやダイシングブレードを用いることができる。
【００３８】
【発明の効果】
本発明によれば、半導体チップの表面に形成されたパッド電極から、その裏面のボール状端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡを有する半導体装置を得ることができる。
【００３９】
また、本発明によれば、様々な集積回路チップを実装基板上に高密度で実装できるものである。特にＣＣＤイメージセンサの集積回路チップに適用することにより、当該集積回路チップを小型携帯用電子機器、例えば携帯電話の小さいな実装基板に実装することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する平面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造方法を説明する平面図である。
【図１５】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１６】本発明の実施形態に係る半導体装置及びその製造方法を説明する平面図である。
【図１７】従来例に係る半導体装置を説明する図である。
【図１８】従来例に係る半導体装置を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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