(57)【要約】【課題】ＣＰＵ間の通信方式において、特別な回路を追加することなく、スレーブ側ＣＰＵがマスタ側ＣＰＵの通信開始を直ちに検出できるようにして、通信時間のロスを小さくする。【解決手段】スレーブ側ＣＰＵは、マスタ側ＣＰＵから送出される通信開始の同期信号を外部割り込み信号入力端子より検出して割り込み処理を行い、この割り込み処理により１バイトのデータ通信が完了する前にＲＥＡＤＹ信号をＨとして、次の通信準備が整うまでマスタ側ＣＰＵを待機させる。次の通信の準備が整ったとき直ちにＲＥＡＤＹ信号をＬとしてマスタ側ＣＰＵに通信可能である旨を知らせ、マスタ側ＣＰＵに次の１バイトの通信を開始させる。【選択図】      図３
2004171467.tif 000002
【特許請求の範囲】
【請求項１】
同期信号を出力するマスタ側ＣＰＵと、
通信可能状態でなければ、その旨を示す信号（ＲＥＡＤＹ信号という）をＨとし、通信状態になればＲＥＡＤＹ信号をＬとしてマスタ側ＣＰＵに知らせ、マスタ側ＣＰＵから送出される同期信号を受けてマスタ側ＣＰＵとの間で通信を開始するスレーブ側ＣＰＵとによるＣＰＵ間の通信方式において、
スレーブ側ＣＰＵは、
マスタ側ＣＰＵから送出される同期信号を同期信号入力端子に受けると共に、外部割り込み信号入力端子に受ける構成とされ、
マスタ側ＣＰＵから送出された通信開始の同期信号を前記外部割り込み信号入力端子より検出して割り込み処理を行い、この割り込み処理により１バイトのデータ通信が完了する前にＲＥＡＤＹ信号をＨとし、さらに、次の通信の準備ができたとき直ちにＲＥＡＤＹ信号をＬとするものとされ、
特別なハードウェア回路を追加することなくスレーブ側ＣＰＵがマスタ側ＣＰＵの通信開始を直ちに検出できるようにしたことを特徴とするＣＰＵ間の通信方式。
【請求項２】
マスタ側ＣＰＵが光ディスク再生装置のユーザインターフェース制御用及び画面出力制御用のＣＰＵとして用いられ、スレーブ側ＣＰＵが光ディスク再生装置のディスク回転制御用及び光ピックアップのサーボ制御用のＣＰＵとして用いられることを特徴とする請求項１に記載のＣＰＵ間のデータ通信方式。
【請求項３】
同期信号を出力するマスタ側ＣＰＵと、
通信可能状態でなければ、その旨を示す信号（ＲＥＡＤＹ信号という）を出力し、通信状態になればその旨の信号を出力してマスタ側ＣＰＵに知らせ、マスタ側ＣＰＵから送出される同期信号を受けてマスタ側ＣＰＵとの間で通信を開始するスレーブ側ＣＰＵとによるＣＰＵ間の通信方式において、
スレーブ側ＣＰＵは、マスタ側ＣＰＵから送出される同期信号を同期信号入力端子に受けると共に、外部割り込み信号入力端子に受ける構成とされ、マスタ側ＣＰＵから送出された通信開始の同期信号を前記外部割り込み信号入力端子より検出したとき、マスタ側ＣＰＵとデータ通信を行い、
特別なハードウェア回路を追加することなくスレーブ側ＣＰＵがマスタ側ＣＰＵの通信開始を直ちに検出できるようにしたことを特徴とするＣＰＵ間の通信方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタ側ＣＰＵとスレーブ側ＣＰＵとによるＣＰＵ間の通信方式に関するものである。
【０００２】
【従来の技術】
従来から複数バイトに亘るデータをマスタ側ＣＰＵとスレーブ側ＣＰＵの間で通信する際には、該データを所定のバイト（例えば、１バイト）毎に区切り、この区切られたデータをマスタ側ＣＰＵから送出されるクロック信号と同期をとりながら順次通信する通信方式が採用されている。このような通信にあっては、マスタ側ＣＰＵは、１つの通信が完了した後、所定の時間（スレーブ側ＣＰＵが、次の通信準備を完了するのに必要十分な時間）待機しなければならなかった。そこで、マスタ側ＣＰＵの待機時間の短縮を図るために、スレーブ側ＣＰＵが、１つの通信を完了したとき、直ちにその旨を示すＲＥＡＤＹ信号をＬとしてマスタ側ＣＰＵに知らせるようにした通信方式がある。しかしながら、このような構成であっても、ＣＰＵ間の通信は専用のハードウェア機能により実現するため、マスタ側ＣＰＵは通信完了しか検出できない。そのため、スレーブ側ＣＰＵが通信完了後であっても次の通信準備が整う前はＲＥＡＤＹ信号をＨとして通信不可である旨をマスタ側ＣＰＵに示さなければならない。このＲＥＡＤＹ信号をＨとするタイミングが遅れると、マスタ側ＣＰＵはスレーブ側ＣＰＵが通信可能な状態であると誤認し、次のデータを送信してしまう虞れがある。
【０００３】
上述した問題を回避するためには、図７に示されるような、マスタ側ＣＰＵからスレーブ側ＣＰＵに通信のためのクロック信号が発生するとＲＥＡＤＹ信号をＨにする特別なハードウェア構成の通信回路が必要とされる。通信回路は、２つのＮＡＮＤゲート５０，６０により構成され、マスタ側ＣＰＵ７からのクロック信号をＮＡＮＤゲート５０の入力端子５１に入力し、スレーブ側ＣＰＵ４からのＲＥＡＤＹ信号及びＮＡＮＤゲート５０の出力をＮＡＮＤゲート６０の入力端子６１，６２にそれぞれ入力し、ＮＡＮＤゲート６０の出力をマスタ側ＣＰＵ７の出力すると共に、ＮＡＮＤゲート５０の入力端子５２に帰還させるように接続することで実現される。データ通信開始時には入力端子５２には“０”が入力されている。マスタ側ＣＰＵ７からクロック信号が送信されると、入力端子５１に“１”が入力され、ＮＡＮＤゲート５０はＮＡＮＤゲート６０の入力端子６２に“１”を出力する。ここで、スレーブ側ＣＰＵ４の通信状態がＮＯＴ  ＲＥＡＤＹであることを示すＲＥＡＤＹ信号＝Ｈが遅れてスレーブ側ＣＰＵ４から出力された場合、ＮＡＮＤゲート６０の入力端子６１には“０”が入力され、ＮＡＮＤゲート６０は“１”を出力する。その結果、マスタ側ＣＰＵ７のＲＥＡＤＹ信号入力端子に入力されるＲＥＡＤＹ信号はＨとなり、マスタ側ＣＰＵ７によるスレーブ側ＣＰＵ４の通信状態の誤認が回避される。
【０００４】
また、上記方式とは別に、２つのＣＰＵの通信ラインにゲートアレイを接続し、リクエスト信号の変化に合わせてＲＥＡＤＹ信号を変化させ、少ない通信ステップで高速な通信を行う通信方法が知られている（例えば、特許文献１参照）。また、クロック信号の立ち上がり又は立下りで通信以外の処理に対して割り込み、通信対象を送信状態に設定したか否かを対象選択信号の状態で検出し、通信対象が送信状態である場合にはシリアルデータを１ビットだけ取り込んで通信以外の処理を直ちに終了することによって、通信対象からのデータの取り込みと他の処理とを並行して実行できるようにした通信方法が知られている（例えば、特許文献２参照）。
【０００５】
【特許文献１】
特開５−２３３５３７号公報
【特許文献２】
特開７−１３１５０１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図７に示されるような回路、又は特許文献１に示される通信方法を用いてＣＰＵ間の通信を行う場合、ＣＰＵ間の通信ラインの構成が複雑となり、通信回路のコストアップを伴う。また、特許文献２に示される通信方法を用いても、上述した問題を解決することができない。
【０００７】
本発明は、上述した問題点を解決するためになされたものであり、特別な回路を追加することなく、スレーブ側ＣＰＵがマスタ側ＣＰＵの通信開始を直ちに検出できるようにして、通信と通信の間隔を短くして通信時間のロスを小さくすることができるＣＰＵ間の通信方式を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために請求項１の発明は、同期信号を出力するマスタ側ＣＰＵと、通信可能状態でなければ、その旨を示す信号（ＲＥＡＤＹ信号という）をＨとし、通信状態になればＲＥＡＤＹ信号をＬとしてマスタ側ＣＰＵに知らせ、マスタ側ＣＰＵから送出される同期信号を受けてマスタ側ＣＰＵとの間で通信を開始するスレーブ側ＣＰＵとによるＣＰＵ間の通信方式において、スレーブ側ＣＰＵは、マスタ側ＣＰＵから送出される同期信号を同期信号入力端子に受けると共に、外部割り込み信号入力端子に受ける構成とされ、マスタ側ＣＰＵから送出された通信開始の同期信号を外部割り込み信号入力端子より検出して直ちに割り込み処理を行い、この割り込み処理により１バイトのデータ通信が完了する前にＲＥＡＤＹ信号をＨとし、さらに、次の通信の準備ができたとき直ちにＲＥＡＤＹ信号をＬとするものとされ、特別なハードウェア回路を追加することなくスレーブ側ＣＰＵがマスタ側ＣＰＵの通信開始を直ちに検出できるようにしたものである。
【０００９】
この構成においては、スレーブ側ＣＰＵは、マスタ側ＣＰＵから送出された通信開始の同期信号を外部割り込み信号入力端子より検出し、マスタ側ＣＰＵとの通信を開始する。このとき、スレーブ側ＣＰＵは、割り込み処理によって１バイトのデータ通信が完了する前に、次の通信準備に備えてＲＥＡＤＹ信号をＨとしておく。そして、１バイトのデータ通信が完了し、次の通信準備が整うとＲＥＡＤＹ信号をＬに変えて、マスタ側ＣＰＵにその旨を知らせる。ＬのＲＥＡＤＹ信号を受けたマスタ側ＣＰＵは、再び同期信号を発信し、次の１バイトの通信を開始する。これにより、１つの通信を終えた後、次の通信を開始するまで固定の待ち時間を取る必要がなくなり、通信と通信の間に発生する時間のロスを小さくすることができる。また、スレーブ側ＣＰＵがマスタ側ＣＰＵからの通信開始の信号を外部割り込み信号入力端子により直ちに検出し、通信を開始するので、特別な回路を追加することなくＣＰＵ間の通信を高速に行うことができる。
【００１０】
請求項２の発明は、請求項１に記載のＣＰＵ間のデータ通信方式において、マスタ側ＣＰＵが光ディスク再生装置のユーザインターフェース制御用及び画面出力制御用のＣＰＵとして用いられ、スレーブ側ＣＰＵが光ディスク再生装置のディスク回転制御用及び光ピックアップのサーボ制御用のＣＰＵとして用いられるものである。この構成においては、光ディスク再生装置に用いられているＣＰＵ間の通信において、請求項１と同等の作用が得られる。
【００１１】
請求項３の発明は、同期信号を出力するマスタ側ＣＰＵと、通信可能状態でなければ、その旨を示す信号（ＲＥＡＤＹ信号という）を出力し、通信状態になればその旨の信号を出力してマスタ側ＣＰＵに知らせ、マスタ側ＣＰＵから送出される同期信号を受けてマスタ側ＣＰＵとの間で通信を開始するスレーブ側ＣＰＵとによるＣＰＵ間の通信方式において、スレーブ側ＣＰＵは、マスタ側ＣＰＵから送出される同期信号を同期信号入力端子に受けると共に、外部割り込み信号入力端子に受ける構成とされ、マスタ側ＣＰＵから送出された通信開始の同期信号を外部割り込み信号入力端子より検出したとき、マスタ側ＣＰＵとデータ通信を行い、特別なハードウェア回路を追加することなくスレーブ側ＣＰＵがマスタ側ＣＰＵの通信開始を直ちに検出できるようにしたものである。この構成においては、スレーブ側ＣＰＵがマスタ側ＣＰＵからの通信開始の信号を外部割り込み信号入力端子により検出し、通信を開始するので、特別な回路を追加することなくＣＰＵ間の通信を高速に行うことができる。
【００１２】
【発明の実施の形態】
本発明の一実施形態によるＣＰＵ間の通信方式を採用した光ディスク再生装置について図面を参照して説明する。図１は光ディスク再生装置の構成を示している。光ディスク再生装置１００は、光ディスクＤを回転駆動するためのモータ２と、光ディスクＤにレーザ光を照射し、その反射光を受光することにより光ディスクＤに記録された映像・音声データを読み出す光ピックアップ３と、モータ２及び光ピックアップ３の動作を制御するフロントエンドＣＰＵ（スレーブ側ＣＰＵ）４と、光ピックアップ３が読み出した映像・音声データを処理して映像出力端子８及び音声出力端子９に出力する映像音声信号処理部５と、光ディスク再生装置１００とユーザとのインターフェースとなるユーザインターフェース部６と、映像音声信号処理部５及びユーザインターフェース部６、その他装置各部の制御を司るバックエンドＣＰＵ（マスタ側ＣＰＵ）７により構成される。マスタ側ＣＰＵ７は、スレーブ側ＣＰＵ４との通信の際、クロック信号（同期信号）を送出し、このマスタ側ＣＰＵ７より送出されたクロック信号に基いてマスタ側ＣＰＵ７とスレーブ側ＣＰＵ４は同期式通信方式で随時通信を行う。
【００１３】
図２はマスタ側ＣＰＵ７とスレーブ側ＣＰＵ４の接続状態を示している。マスタ側ＣＰＵ７は、スレーブ側ＣＰＵ４から送信されたＲＥＡＤＹ信号を受信するためのＲＥＡＤＹ信号受信端子１１と、スレーブ側ＣＰＵ４にクロック信号を送信するためのクロック信号出力端子１２と、スレーブ側ＣＰＵ４にデータを送信するためのデータ送信端子１３と、スレーブ側ＣＰＵ４から送信されたデータを受信するためのデータ受信端子１４とを有している。スレーブ側ＣＰＵ４は、マスタ側ＣＰＵ７にＲＥＡＤＹ信号を送信するためのＲＥＡＤＹ信号送信端子２１と、マスタ側ＣＰＵ７から送信されたクロック信号を受信するためのクロック信号入力端子２２と、マスタ側ＣＰＵ７から送信されたＲＥＡＤＹ信号を受信するためのデータ受信端子２３と、マスタ側ＣＰＵ７にデータを送信するためのデータ送信端子２４と、外部からの割り込み信号を受信するための外部割り込み信号入力端子２５とを有している。クロック信号出力端子１２からクロック信号入力端子２２に至るクロック信号ライン３０は、その途中で分岐され、外部割り込み信号入力端子２５に接続される。これにより、マスタ側ＣＰＵ７から送信されるクロック信号は、スレーブ側ＣＰＵ４のクロック信号入力端子２２と外部割り込み信号入力端子２５に入力される。
【００１４】
図３はマスタ側ＣＰＵ７とスレーブ側ＣＰＵ４とによるデータ通信時におけるＲＥＡＤＹ信号、クロック信号及びデータが送受信されるタイミングを示している。時間Ｔ１における通信は、マスタ側ＣＰＵ７からスレーブ側ＣＰＵ４にデータを送信する場合を示し、時間Ｔ２における通信は、スレーブ側ＣＰＵ４から送信されたデータをマスタ側ＣＰＵ７が受信する場合を示している。スレーブ側ＣＰＵ４は、通信可能状態でなければ、▲１▼，▲４▼に示すようにＲＥＡＤＹ信号＝Ｈとしてマスタ側ＣＰＵ７に出力する。スレーブ側ＣＰＵ４が通信可能状態になれば、▲２▼，▲５▼に示すように、ＲＥＡＤＹ信号＝Ｌとしてマスタ側ＣＰＵ７に知らせる。マスタ側ＣＰＵ７は、スレーブ側ＣＰＵ４が通信可能状態（ＲＥＡＤＹ信号＝Ｌ）であることを確認し、クロック信号を送出して通信を開始する。このとき、マスタ側ＣＰＵ７から送出された通信開始のクロック信号はスレーブ側ＣＰＵ４の外部割り込み入力端子２５に入力される。この外部割り込み入力端子２５に入力されたクロック信号によりスレーブ側ＣＰＵ４の割り込みを発生させることで、▲３▼，▲６▼に示すように、割り込み処理でＲＥＡＤＹ信号をＨにする。この処理は最優先の割り込みを使用しているので、１バイトの通信が完了する前にＲＥＡＤＹ信号をＨにすることができる。そして、スレーブ側ＣＰＵ４は、１バイトの通信が完了し、次の通信の準備ができ次第、▲２▼，▲５▼に示すように、ＲＥＡＤＹ信号をＬにする。これにより、マスタ側ＣＰＵ７は、ＲＥＡＤＹ信号がＬであることを確認して、次の通信を開始することができる。このようにすれば、ある１バイトの通信から次の１バイトの通信まで、固定の待ち時間をとる必要がないので、通信と通信との間に発生する時間のロスを最小限にすることができる。
【００１５】
ＣＰＵ間の通信時におけるマスタ側ＣＰＵ７の処理について、図４を参照して説明する。マスタ側ＣＰＵ７は、スレーブ側ＣＰＵ４とデータ通信するとき（＃１においてＹＥＳ）、ＲＥＡＤＹ信号を確認してＲＥＡＤＹ信号がＬであれば（＃２においてＹＥＳ）、スレーブ側ＣＰＵ４が通信可能状態であると判断し、１バイトの通信を開始する（＃３）。ここで、１バイトの通信が完了するまで（＃４においてＮＯ）、スレーブ側ＣＰＵ４との通信を継続し、１バイトの通信が完了すると（＃４においてＹＥＳ）、＃１に戻り、次の１バイトの通信処理を行う。なお、＃１においてＮＯのときは＃１に戻り、＃２においてＮＯのときは＃２に戻る。
【００１６】
次に、ＣＰＵ間の通信時におけるスレーブ側ＣＰＵ４の処理について、図５を参照して説明する。スレーブ側ＣＰＵ４は、まず、ＲＥＡＤＹ信号をＨに初期設定した後（＃１１）、通信準備を行う（＃１２）。通信準備が完了すれば、ＲＥＡＤＹ信号をＬに設定し、マスタ側ＣＰＵ７に通信準備が完了したことを示す（＃１３）。これにより、マスタ側ＣＰＵ７よりクロック信号が送出され、１バイトの通信が開始される（＃１４）。クロック信号を受けたスレーブ側ＣＰＵ４は、図６に示されるクロック割り込み処理を実行し（＃１５）、１バイトの通信が完了するまで（＃１６においてＮＯ）、マスタ側ＣＰＵ７との通信を継続する。１バイトの通信が完了すると（＃１６においてＹＥＳ）、１バイト通信後の処理を行い（＃１７）、＃１２に戻って次の１バイトの通信処理を行う。ここで、＃１７における１バイト通信後の処理とは、例えば、シフトレジスタに一時的に保管された８ビットのデータを取出して、別のメモリに保管する処理等をいう。
【００１７】
スレーブ側ＣＰＵ４によるクロック割り込み処理について、図６を参照して説明する。図５中＃１５において、１バイトの通信が開始された後、スレーブ側ＣＰＵ４は、ＲＥＡＤＹ信号をＨに設定して、通信がビジー状態である旨をマスタ側ＣＰＵ７に知らせて（＃２１）、処理を終了する。
【００１８】
以上のように、本ＣＰＵ間の通信方式によれば、特別な回路を追加することなく、スレーブ側ＣＰＵ４がマスタ側ＣＰＵ７からの通信開始の信号を外部割り込み信号入力端子２５より検出することができるので、１つの通信を終えた後、次の通信を開始するまで固定の待ち時間を取る必要がなくなり、通信と通信の間に発生する時間のロスを小さくすることができる。また、スレーブ側ＣＰＵ４が、割り込み処理により１バイトのデータ通信が完了する前にＲＥＡＤＹ信号をＨとし、さらに、次の通信の準備ができたとき直ちにＲＥＡＤＹ信号をＬとするので、マスタ側ＣＰＵ７によるスレーブ側ＣＰＵ４の通信状態の誤認を回避することができ、確実な通信を行うことができる。
【００１９】
なお、本発明は上記実施形態の構成に限られることなく種々の変形が可能であり、例えば、上記通信方式は、光ディスク再生装置に内蔵された複数のＣＰＵ間の通信に限られることなく、クロック信号に基いて通信を行う形態であれば他のＣＰＵの通信についても適用することができる。
【００２０】
【発明の効果】
以上のように請求項１の発明によれば、スレーブ側ＣＰＵが、割り込み処理により１バイトのデータ通信が完了する前にＲＥＡＤＹ信号をＨとし、さらに、次の通信の準備ができたとき直ちにＲＥＡＤＹ信号をＬとするので、１つの通信を終えた後、次の通信を開始するまで固定の待ち時間を取る必要がなくなり、通信と通信の間に発生する時間のロスを小さくすることができ、高速な通信を行うことができる。また、スレーブ側ＣＰＵがマスタ側ＣＰＵからの通信開始の信号を外部割り込み信号入力端子より検出するので、特別な回路を追加することなく低コストな回路構成でＣＰＵ間の通信を高速に行うことができる。
【００２１】
請求項２の発明によれば、マスタ側ＣＰＵが光ディスク再生装置のインターフェース制御用及び画面出力制御用のＣＰＵとして用いられ、スレーブ側ＣＰＵが光ディスク再生装置のディスク回転制御用及び光ピックアップのサーボ制御用のＣＰＵとして用いられるので、光ディスク再生装置に用いられている複数のＣＰＵ間の通信において、請求項１と同等の効果が得られる。
【００２２】
請求項３の発明によれば、スレーブ側ＣＰＵがマスタ側ＣＰＵからの通信開始の信号を外部割り込み信号入力端子より検出することができるので、特別な回路を追加することなく低コストな回路構成でＣＰＵ間の通信を高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による通信方式を採用した光ディスク再生装置の構成を示すブロック図。
【図２】同装置のマスタ側ＣＰＵとスレーブ側ＣＰＵの接続状態を示す図。
【図３】同装置のマスタ側ＣＰＵとスレーブ側ＣＰＵとの間におけるデータ通信時のタイミングチャート。
【図４】同通信時のマスタ側ＣＰＵの処理を示すフローチャート。
【図５】同通信時のスレーブ側ＣＰＵの処理を示すフローチャート。
【図６】同通信時のスレーブ側ＣＰＵのクロック割り込み処理を示すフローチャート。
【図７】従来の光ディスク再生装置のマスタ側ＣＰＵとスレーブ側ＣＰＵの接続状態を示す図。
【符号の説明】
１００    光ディスク再生装置
４    フロントエンドＣＰＵ（スレーブ側ＣＰＵ）
７    バックエンドＣＰＵ（マスタ側ＣＰＵ）
２２    同期信号入力端子（クロック信号入力端子）
２５    外部割り込み信号入力端子
【図１】
2004171467.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004171467.tif 000007
【図６】
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【図７】
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