(57)【要約】【課題】アクティブマトリクス基板において、実装工程後も機能し、かつ電荷分散性の高い簡便な構造の短絡部材を備えることにより、低電圧領域においてリーク電流をほとんど生じることなく、静電気からＴＦＴを有効に保護する。【解決手段】アクティブマトリクス基板は、基板１と、基板１の上に形成された複数の画素電極と、複数の配線２および６と、それぞれが複数の画素電極の少なくとも一つと複数の配線２および６の少なくとも一つとを電気的に接続する複数のスイッチング素子２０と、バリスタの特性を有する短絡部材３とを有する。短絡部材３は、複数の配線２および６のうち互いに隣接する少なくとも２本の配線２および６を接続する。【選択図】  図１
2004273732.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された複数の画素電極と、
複数の配線と、
それぞれが、前記複数の画素電極の少なくとも一つと前記複数の配線の少なくとも一つとを電気的に接続する複数のスイッチング素子と、
バリスタの特性を有する短絡部材であって、前記複数の配線のうち互いに隣接する少なくとも２本の配線を接続する短絡部材と
を有する、アクティブマトリクス基板。
【請求項２】
前記複数の配線は、複数の走査線と、前記複数の走査線と交差する複数の信号線とを含み、
前記複数のスイッチング素子は、それぞれがゲート電極、ドレイン電極およびソース電極を備え、前記ゲート電極が前記複数の走査線の一つと、前記ドレイン電極が前記複数の画素電極の一つと、前記ソース電極が前記複数の信号線の一つとそれぞれ電気的に接続されており、
前記短絡部材は、前記複数の信号線のうち互いに隣接する少なくとも２本の信号線および／または前記走査の信号線のうち互いに隣接する少なくとも２本の走査線を接続する、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記短絡部材は、ＺｎＯまたはＺｎＯを主成分とする化合物を含む、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記短絡部材に含まれる前記ＺｎＯまたはＺｎＯを主成分とする化合物の結晶粒径は、３０ｎｍ以上であって、前記複数の配線のぞれぞれの線幅以下である、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記スイッチング素子は半導体層を有しており、前記半導体層はＺｎＯまたはＺｎＯを主成分とする化合物を含む、請求項２から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記半導体層および前記短絡部材はいずれもＺｎＯを含んでおり、前記半導体層に含まれるＺｎＯの結晶粒径は、前記短絡部材に含まれるＺｎＯの結晶粒径よりも小さい、請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記短絡部材のバリスタ電圧は、前記アクティブマトリクス基板を表示装置に適用したときに、表示装置の動作時に、前記少なくとも２本の信号線および／または前記少なくとも２本の走査線の間に生じる電位差の最大値よりも高く、１００Ｖよりも低い、請求項２から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記短絡部材は、前記基板と前記少なくとも２本の信号線との間に設けられている、請求項２から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
請求項１から８のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
【請求項１０】
基板と、
複数の画素電極と、
複数の配線と、
それぞれが、前記複数の画素電極の少なくとも一つと前記複数の配線の少なくとも一つとを電気的に接続する複数のスイッチング素子と、
前記複数の配線のうち互いに隣接するすくなくとも２本の配線を接続する短絡部材と
を備えたアクティブマトリクス基板の製造方法であって、前記短絡部材を形成する工程を包含し、前記短絡部材を形成する工程は、
前記基板の上に膜を堆積する工程と、
前記膜をパターニングする第１パターニングを行う工程と
を含み、前記短絡部材はバリスタ特性を有する、製造方法。
【請求項１１】
前記複数の配線は、複数の走査線および複数の信号線を含み、
前記短絡部材は前記複数の走査線のうち互いに隣接するすくなくとも２本の走査線および／または前記複数の信号線のうち互いに隣接する少なくとも２本の信号線を接続する、請求項１０に記載のアクティブマトリクス基板の製造方法。
【請求項１２】
前記複数のスイッチング素子のそれぞれは半導体層を有しており、前記膜をパターニングする第２パターニングを行うことによって、前記半導体層を形成する工程を含む、請求項１１に記載の製造方法。
【請求項１３】
前記第１パターニングと前記第２パターニングとを同時に行う、請求項１２に記載の製造方法。
【請求項１４】
前記第１パターニングによって第１パターンが得られ、前記短絡部材を形成する工程は、前記第１パターンを第１温度で熱処理する工程を含む、請求項１０から１３のいずれかに記載の製造方法。
【請求項１５】
前記第２パターニングによって第２パターンが得られ、前記半導体層を形成する工程は、前記第２パターンを前記第１温度よりも低い第２温度で熱処理する工程を含む、請求項１４に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板およびその製造方法、ならびにアクティブマトリクス基板を備えた液晶表示装置やＥＬ表示装置などの各種表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置は、画素毎にスイッチング素子を備えているため、高繊細で高品位の表示が可能である。上記スイッチング素子としては、薄膜トランジスタ（以下、「ＴＦＴ」と称することがある）、ダイオード等の非線形素子が用いられる。なかでも、アモルファスシリコンまたは多結晶シリコンを用いたＴＦＴが広く用いられている。
【０００３】
通常、アクティブマトリクス型の液晶表示装置の製造工程には、静電気を生じやすい工程（例えばラビング工程など）が多く含まれている。しかし、ＴＦＴに用いられるアモルファスシリコンや多結晶シリコンは、静電気による損傷を受けやすい。従って、液晶表示装置の製造工程において、静電気によって、ＴＦＴの特性が変化したり、ＴＦＴ自体が破壊されたりするので、製品の良品率を低下させるという問題があった。
【０００４】
そこで、液晶表示装置の製造工程において生じた静電気からＴＦＴを保護するための種々の手段を備えたアクティブマトリクス基板が提案され、または採用されている。
【０００５】
特許文献１は、図７に示すアクティブマトリクス基板を開示している。このアクティブマトリクス基板では、基板の最も外側に導電性ライン（導電性ショートリング）７が形成されており、この導電性ライン７によって基板に設けられた走査線および信号線は全て電気的に接続されている。このような構成により、基板に設けられたいずれかのＴＦＴが帯電した場合でも、この導電性ラインを介して電荷を分散させることができるので、ＴＦＴを静電気から保護できる。
【０００６】
また、特許文献２には、図８に示すように、高抵抗の半導体層（例えばリンドープのｎ＋アモルファスシリコン）からなるショートリング９を有するアクティブマトリクス基板が開示されている。
【０００７】
さらに、特許文献３は、図９に示すアクティブマトリクス基板を開示している。このアクティブマトリクス基板では、複数の走査線のうち互いに隣り合う走査線の間および複数の信号線のうち互いに隣り合う信号線の間にスイッチング素子からなる入力保護回路（２端子素子ショートリング）５がそれぞれ挿入されている。この入力保護回路５により、１つの線（走査線または信号線）に一定以上の静電気が加わると、その線から、入力保護回路５のスイッチング素子を介して、その線の隣に位置する線に過大な電荷を分散させることができる。
【０００８】
【特許文献１】
特開昭６１−０５９４７５号公報
【特許文献２】
特公平５−４７８１３号公報
【特許文献３】
特開平１０−２０３３６号公報
【０００９】
【発明が解決しようとする課題】
上述したようなアクティブマトリクス基板には、以下のような問題がある。
【００１０】
図７のアクティブマトリクス基板は、電荷の分散性は優れているが、駆動用ドライバを実装する前に導電性ショートリングを除去する必要がある。そのため、除去後の実装工程において静電気が生じると、その静電気からＴＦＴを充分に保護することができない。
【００１１】
これに対し、図８のアクティブマトリクス基板では、実装工程の前にショートリングを除去する必要はない。しかしながら、特許文献２に例示されたような半導体層（リンドープのｎ＋アモルファスシリコンなど）からなるショートリングは、基本的に電圧に対して直線性抵抗となるため、このショートリングに印加される電圧が低くても微小なリーク電流が生じ、その結果、ＴＦＴの駆動に悪影響を与える可能性がある。これを防ぐために、ショートリングはある程度高い抵抗を有する必要がある。そのような高抵抗なショートリングの電荷分散性は、図７の導電性ショートリングの電荷分散性よりも低い。また、ショートリングの抵抗値や駆動ドライバの出力インピーダンスの選択に制約が課されるため、アクティブマトリクス基板やそれを用いた表示パネルの設計の自由度を阻害するという問題もある。さらに、半導体層にアモルファスシリコン、コンタクト層にｎ＋アモルファスシリコンを用いた場合の製造プロセスでは、ソース・ドレイン電極をマスクとしてＴＦＴのギャップ部をエッチングするような短縮プロセスを採用することができないという問題があった。
【００１２】
図９のアクティブマトリクス基板は、図７または図８に示すようなショートリングを有するアクティブマトリクス基板と比べて明らかに複雑な構造を有している。そのため、図７や図８のアクティブマトリクス基板の製造技術よりも高い製造技術が要求される。例えば、所定位置にスイッチング素子を不良なく形成する必要がある。また、ガラス基板上に形成される複数のスイッチング素子の特性が、基板内におけるこれらの素子の位置に応じてばらつきやすいという問題もある。このようなばらつきを抑えて、スイッチング素子の特性を均一にするために、例えば基板を大型化できないなどの、より多くの制約が課されている。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、駆動用ドライバの実装工程後も機能し、かつ電荷分散性の高い簡便な構造の短絡部材を備えることにより、低電圧領域においてリーク電流をほとんど生じることなく、静電気からＴＦＴを有効に保護することができるアクティブマトリクス基板を提供することである。
【００１４】
【課題を解決するための手段】
本発明によるアクティブマトリクス基板は、基板と、前記基板の上に形成された複数の画素電極と、複数の配線と、それぞれが、前記複数の画素電極の少なくとも一つと前記複数の配線の少なくとも一つとを電気的に接続する複数のスイッチング素子と、バリスタの特性を有する短絡部材であって、前記複数の配線のうち互いに隣接する少なくとも２本の配線を接続する短絡部材とを有することを特徴とし、そのことにより上記目的が達成される。
【００１５】
ある好ましい実施形態において、前記複数の配線は、複数の走査線と、前記複数の走査線と交差する複数の信号線とを含み、前記複数のスイッチング素子は、それぞれがゲート電極、ドレイン電極およびソース電極を備え、前記ゲート電極が前記複数の走査線の一つと、前記ドレイン電極が前記複数の画素電極の一つと、前記ソース電極が前記複数の信号線の一つとそれぞれ電気的に接続されており、前記短絡部材は、前記複数の信号線のうち互いに隣接する少なくとも２本の信号線および／または前記走査の信号線のうち互いに隣接する少なくとも２本の走査線を接続する。
【００１６】
ある好ましい実施形態において、前記短絡部材は、ＺｎＯまたはＺｎＯを主成分とする化合物を含む。
【００１７】
前記短絡部材に含まれる前記ＺｎＯまたはＺｎＯを主成分とする化合物の結晶粒径は、３０ｎｍ以上であって、前記複数の配線のぞれぞれの線幅以下であることが好ましい。
【００１８】
ある好ましい実施形態において、前記スイッチング素子は半導体層を有しており、前記半導体層はＺｎＯまたはＺｎＯを主成分とする化合物を含む。
【００１９】
前記半導体層および前記短絡部材はいずれもＺｎＯを含んでおり、前記半導体層に含まれるＺｎＯの結晶粒径は、前記短絡部材に含まれるＺｎＯの結晶粒径よりも小さくてもよい。
【００２０】
前記短絡部材のバリスタ電圧は、前記アクティブマトリクス基板を表示装置に適用したときに、表示装置の動作時に、前記少なくとも２本の信号線および／または前記少なくとも２本の走査線の間に生じる電位差の最大値よりも高く、１００Ｖよりも低いことが好ましい。
【００２１】
前記短絡部材は、前記基板と前記少なくとも２本の信号線との間に設けられていてもよい。
【００２２】
本発明の表示装置は、上記のいずれかのアクティブマトリクス基板を備えたことを特徴とする。
【００２３】
本発明の製造方法は、基板と、複数の画素電極と、複数の配線と、それぞれが、前記複数の画素電極の少なくとも一つと前記複数の配線の少なくとも一つとを電気的に接続する複数のスイッチング素子と、前記複数の配線のうち互いに隣接するすくなくとも２本の配線を接続する短絡部材とを備えたアクティブマトリクス基板の製造方法であって、前記短絡部材を形成する工程を包含し、前記短絡部材を形成する工程は、前記基板の上に膜を堆積する工程と、前記膜をパターニングする第１パターニングを行う工程とを含み、前記短絡部材はバリスタ特性を有することを特徴とし、そのことにより上記目的が達成される。
【００２４】
ある好ましい実施形態において、前記複数の配線は、複数の走査線および複数の信号線を含み、前記短絡部材は前記複数の走査線のうち互いに隣接するすくなくとも２本の走査線および／または前記複数の信号線のうち互いに隣接する少なくとも２本の信号線を接続する。
【００２５】
ある好ましい実施形態において、前記複数のスイッチング素子のそれぞれは半導体層を有しており、前記膜をパターニングする第２パターニングを行うことによって、前記半導体層を形成する工程を含む。
【００２６】
前記第１パターニングと前記第２パターニングとを同時に行ってもよい。
【００２７】
前記第１パターニングによって第１パターンが得られ、前記短絡部材を形成する工程は、前記第１パターンを第１温度で熱処理する工程を含むことができる。
【００２８】
前記第２パターニングによって第２パターンが得られ、前記半導体層を形成する工程は、前記第２パターンを前記第１温度よりも低い第２温度で熱処理する工程を含むことができる。
【００２９】
【発明の実施の形態】
本発明では、アクティブマトリクス基板において、例えば酸化亜鉛（ＺｎＯ）または酸化亜鉛（ＺｎＯ）を主成分とする化合物を用いて形成される薄膜バリスタを用いることによって、走査線同士または信号線同士を短絡させる短絡部材またはショートリングを構成している。なお、本明細書では、「短絡部材」は、２本以上の線（走査線や信号線）を一定条件下で電気的に接続する部材を意味し、バリスタ、抵抗、ＴＦＴなどを広く含むものとする。また、図７や図８に示す従来技術のように、短絡部材を介してアクティブマトリックス基板に含まれる全ての線がリング状に接続される場合、そのような短絡部材を特に「ショートリング」と呼ぶことがある。
【００３０】
従来から、ＺｎＯは、その結晶粒界に２重ショットキーバリアが形成されることにより、非直線抵抗特性を発現する材料であることが知られている。ＺｎＯを用いて電圧非直線抵抗素子バリスタを形成する技術や、そのようなバリスタを利用する技術は数多く提案されている（例えば特公昭６２−３６６０６号公報や特許第２９１２０８１号公報など）。しかし、アクティブマトリクス基板にＺｎＯの非直線抵抗特性を利用する試みは行われていない。
【００３１】
本発明者らは、液晶表示装置等のアクティブマトリックス基板において、ＺｎＯ及びＺｎＯを主成分とする化合物を用いて形成された薄膜バリスタを用いることにより、上記課題を解決できることを見出し、本発明に到達した。
【００３２】
以下、図面を参照しながら、本発明によるアクティブマトリックス基板の実施形態を説明する。
【００３３】
本実施形態のアクティブマトリクス基板の等価回路図を図１に示す。図１のアクティブマトリクスマトリクス基板は、行および列からなるマトリクス状に配列された複数の画素電極と、それぞれ行方向および列方向に配列された複数の走査線（ゲート配線）２および複数の信号線（ソース配線）６を含む複数の配線とを有している。各走査線２と各信号線６との交点近傍には、例えば薄膜トランジスタなどのスイッチング素子２０がそれぞれ形成されている。各スイッチング素子２０のゲート電極およびソース電極は、複数の走査線２の一つおよび複数の信号線６の一つとそれぞれ電気的に接続されている。また、各スイッチング素子２０のドレイン電極は、複数の画素電極の一つと電気的に接続されている。複数のスイッチング素子２０を囲むように、バリスタ特性を有する短絡部材３が形成されている。短絡部材３は、例えばＺｎＯまたはＺｎＯを主成分とする化合物から形成された薄膜である。互いに隣接する走査線２および互いに隣接する信号線６は、それぞれ走査線入力端子部４および信号線入力端子部８近傍で、短絡部材３によって接続されている。
【００３４】
本実施形態では、ＺｎＯを用いて短絡部材３を構成しているが、本発明はこれに限定されない。ＺｎＯの代わりに、バリスタ特性を有する他の材料を用いて短絡部材３を構成してもよい。また、互いに隣り合う２本または３本以上の線（走査線２または信号線６）を接続する複数の短絡部材３を構成してもよいし、全ての線を接続する１本の短絡部材３（すなわちショートリング）を構成してもよい。さらに、短絡部材３は、互いに隣り合う走査線２の間と互いに隣り合う信号線６の間との両方に形成されてもよいし、どちらか一方にのみ形成されていてもよい。
【００３５】
なお、短絡部材３は、複数の走査線２のうち、互いに隣り合う少なくとも２本の走査線２の間または複数の信号線６のうち互いに隣り合う少なくとも２本の信号線６の間に形成されていればよい。
【００３６】
本実施形態では、走査線２または信号線６と短絡部材３とは入力端子部近傍で接続されているが、接続される位置はこれに限られない。例えばＺｎＯまたはＺｎＯを主成分とする化合物を用いて透明な短絡部材３を形成する場合、短絡部材３はアクティブマトリクス基板の表示領域に形成されてもよい。例えば、短絡部材３は画素電極と重なって形成されてもよい。
【００３７】
本実施形態では、スイッチング素子２０として薄膜トランジスタを用いているが、スイッチング素子２０はこれに限定されない。代わりに、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの他の三端子素子や、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ―Ｍｅｔａｌ）素子などの二端子素子を用いることもできる。二端子素子を用いる場合、各二端子素子は複数の配線（典型的には信号線）の一つと複数の画素電極の一つとを接続するので、短絡部材３は、複数の配線（信号線）のうち互いに隣接する少なくとも２本を接続するように形成される。
【００３８】
（実施形態１）
次に、図２を参照しながら、本実施形態のアクティブマトリクス基板における短絡部材３と信号線との接続部分の構成を説明する。
【００３９】
図２（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板における信号線入力端子部分の断面図および平面図を示す。図２（ａ）は図２（ｂ）のＡ−Ａ’線の断面図である。図２（ａ）および（ｂ）に示す例では、基板１の上に、ゲート絶縁層１１を介して複数の信号線（ソース配線）６が設けられている。複数の信号線６のうち互いに隣接する信号線６は、信号線６の上に形成された短絡部材３を介して接続されている。なお、本実施形態における各短絡部材３は、それぞれ２本の信号線のみを接続しているが、３本以上の信号線を接続していてもよい。
【００４０】
続いて、図４を参照しながら、本実施形態のアクティブマトリクス基板の製造方法を説明する。図４（ａ）〜（ｄ）は、各製造工程における、図１に示すようなアクティブマトリクス基板のうち、走査線入力端子が形成される部分、ＴＦＴが形成される部分および信号線入力端子が形成される部分（以下、それぞれ「走査線入力端子部」、「ＴＦＴ部」および「信号線入力端子部」と称する）の模式的な断面図を示す。なお、走査線入力端子は、走査線２に走査信号を送るための入力端子であり、信号線入力端子は、信号線６にデータ信号を送るための入力端子である。
【００４１】
まず、基板１を用意する。基板１は、ＴＦＴなどが形成される表面が絶縁性表面であればよく、石英基板、ガラス基板以外に表面が絶縁層で覆われたＳｉ基板や金属基板でもよい。本実施形態では、基板１として、コーニング社製１７３７ガラスなどの無アルカリガラス基板を用いる。
【００４２】
次に、図４（ａ）に示すように、基板１の上にゲート電極１０、走査線（ゲート配線）２、走査線入力端子４および信号線入力端子８を、例えばタンタル（Ｔａ）を用いて以下のような方法で同時に形成する。まず、スパッタ法などにより基板１上にＴａを堆積した後、Ｔａ上にゲート電極１０、走査線２、走査線入力端子４および信号線入力端子８を規定するパターンを有するフォトレジストを形成する。このフォトレジストをマスクとしてＴａをドライエッチングすることによって、Ｔａをパターニングする。この後、フォトレジストを剥離する。
【００４３】
続いて、図４（ｂ）に示すように、ゲート絶縁層１１、半導体層１２およびコンタクト層１３を形成する。ゲート絶縁層１１は、例えばプラズマＣＶＤ法によりＳｉＮｘを用いて形成する。ＴＦＴ部では、ゲート絶縁層１１の上に、半導体層１２およびコンタクト層１３をゲート電極１０の少なくとも一部を覆うように形成する。半導体層１２およびコンタクト層１３の形成は、例えばプラズマＣＶＤ法により、アモルファスシリコン（ａ−Ｓｉ）およびｎ＋シリコンをゲート絶縁層１１上に順次堆積させた後、パターニングすることにより行う。この後、走査線入力端子４および信号線入力端子８上のゲート絶縁層１１を、例えばドライエッチングによって除去する。
【００４４】
この後、図４（ｃ）に示すように、ソース電極およびドレイン電極１４、信号線（ソース配線）６、走査線（ゲート配線）２と短絡部材３とを接続する接続線１５を、例えばＴａを用いて以下に説明するような方法で形成する。まず、スパッタ法によりＴａを堆積した後、Ｔａ上にソース電極およびドレイン電極１４、信号線６および接続線１５のパターンを有するフォトレジストを形成する。このフォトレジストをマスクとしてＴａをドライエッチングすることによって、Ｔａをパターニングする。このパターニングにより、ＴＦＴ部には、コンタクト層１３上にソース電極およびドレイン電極１４が形成され、信号線入力端子部には、信号線入力端子８と接続された信号線６が形成され、走査線入力端子部には、走査線２と接続された接続線１５が形成される。また、このパターニングの際に、ソース電極とドレイン電極との間に位置するコンタクト層１３も同時にエッチングされるので、ソース電極とドレイン電極とは絶縁される。パターニング後、フォトレジストを剥離する。さらに、このパターニングにより、走査線２と信号線６とを電気的に接続する配線も同時に形成できる。
【００４５】
次に、図４（ｄ）に示すように、接続線１５および信号線６の上に、例えばＺｎＯを用いて短絡部材３を形成する。短絡部材３の形成は、例えば以下のような方法で行う。まず、ＺｎＯターゲットを用いたスパッタリング法によって、ＡｒとＯ２との混合ガス雰囲気中でＺｎＯを堆積する。この後、５００℃以上６００℃以下の温度で、酸素又は空気雰囲気中でＺｎＯを熱処理することによって、ＺｎＯを結晶成長させる。あるいは、ＺｎＯにエキシマレーザー等を照射すること（レーザーアニール）によって結晶成長させてもよい。レーザーアニールを行う場合は、ＺｎＯを部分的に結晶成長させることも可能である。このような熱処理（レーザーアニールを含む）により、好ましくは、抵抗率が１０５Ω・ｃｍ以上１０８Ω・ｃｍ以下で、結晶のＣ軸が基板１の表面に対して垂直に配向したＺｎＯを形成する。次いで、公知のフォトリソグラフィー工程で所定のレジストパターンを形成した後、酢酸を用いてＺｎＯをエッチングする。これにより、短絡部材３（またはショートリング）が得られる。信号線入力端子部では、この短絡部材３によって、信号線６は隣接する信号線と接続される。また、走査線入力端子部では、走査線２は接続線１５を介して短絡部材３と接続され、またその走査線２と隣接する走査線も接続線１５を介して同一の短絡部材と接続されるので、走査線２と隣接する走査線との接続が確保される。
【００４６】
本実施形態では、ＺｎＯを用いて短絡部材３を形成しているが、短絡部材３の材料は、ＺｎＯに限定されず、バリスタ特性を示すものであればよい。例えば、Ｂｉ、Ｍｎ、Ｃｏ、Ｓｂ、Ｔｉ等の酸化物を含有したＺｎＯを用いて短絡部材３を形成すると、より安定したバリスタ特性が得られる。
【００４７】
また、多数の短絡部材３がそれぞれ２本の線のみを接続するように形成されていてもよいし、３本以上の線を接続するように形成されていてもよい。あるいは、１本の短絡部材３が全ての線を接続するように形成されていてもよい。１本の短絡部材３が全ての線を接続するように形成される（すなわちショートリングである）場合は、複数の短絡部材を有する場合と比べて、短絡部材３のパターニングの際に要求される位置合わせの精度が低いので、有利である。
【００４８】
図６は、本実施形態における短絡部材３のＩ−Ｖ特性を示す図である。図６に示すＩ−Ｖ特性は、抵抗率１０５Ω・ｃｍ、膜厚１００ｎｍのＺｎＯを用いて、互いに隣接する信号線（ソース配線）の間に線幅１０μｍ、線長１００μｍのバリスタ特性を有する短絡部材３を形成し、この信号線間に電圧を印加した場合のＩ−Ｖ特性である。短絡部材３のバリスタ電圧は５０Ｖとしている。
【００４９】
信号線６間に印加する電圧がこのバリスタ電圧以下のとき、信号線６間の抵抗値（すなわち短絡部材３の抵抗値）は２１１Ωとなる。従って、この短絡部材３は、従来のショートリング、例えば図８に示すようなリンドープｎ＋アモルファスシリコンを用いて形成された高抵抗ショートリング（抵抗値：数ＭΩ）よりも高い絶縁性を有している。そのため、互いに隣接する信号線の間は完全に絶縁されていると考えられる。信号線６間に印加する電圧がバリスタ電圧である５０Ｖを超えると、短絡部材３の抵抗値が急激に低下するので、信号線６間は電気的に接続される。
【００５０】
短絡部材３のバリスタ電圧は、短絡部材３を形成するＺｎＯまたはＺｎＯを主成分とする化合物の結晶粒子径、膜厚、線幅、線長などを変えることで任意に設定できる。例えば、本実施形態のアクティブマトリックス基板を表示装置に適用した場合において、走査線電圧Ｖｇｈ、Ｖｇｌをそれぞれ１５Ｖ、−１０Ｖとすると、表示装置の動作時には、互いに隣接する走査線間には最大で２５Ｖの電位差が生じることになる。このような場合のバリスタ電圧は、隣接する走査線間に最大２５Ｖの電位差が生じても互いの信号が影響を受けないように、２５Ｖより大きいことが好ましい。このように、短絡部材３のバリスタ電圧を、表示装置の動作時に互いに隣接する線間に生じる電位差の最大値よりも高く設定することによって、その表示装置の通常の表示動作時には、短絡部材３によって接続された線同士は短絡状態にならないので、駆動ドライバからの信号を各線に与えることが可能になる。一方、ＴＦＴのゲート絶縁層を静電気から確実に保護するためには、バリスタ電圧は１００Ｖ以下であることが好ましい。より好ましいバリスタ電圧は、４０Ｖ以上７０Ｖ以下である。
【００５１】
（実施形態２）
次に、図３を参照しながら、実施形態２のアクティブマトリクス基板における短絡部材３（またはショートリング３）と信号線との接続部分の構成を説明する。
【００５２】
図３（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板における信号線入力端子部分の断面図および平面図を示す。図３（ａ）は図３（ｂ）のＢ−Ｂ’線の断面図である。本実施形態は、図３（ａ）および（ｂ）に示すように、短絡部材３が信号線（ソース配線）６の下、すなわち信号線６とゲート絶縁層１１との間に設けられている点で実施形態１と異なっている。このような構成は、ＴＦＴの半導体層をＺｎＯまたはＺｎＯを主成分とする化合物を用いて形成する場合に、短絡部材３とＴＦＴの半導体層とを同時に形成できるので有利である（例えば特開２０００−１５０９００号公報に、ＺｎＯまたはその化合物を用いてＴＦＴの半導体層を形成する技術が開示されている）。なお、実施形態１と同様に、短絡部材３は３本以上の信号線を接続するパターンを有していてもよく、例えばショートリングであってもよい。
【００５３】
続いて、図５を参照しながら、本実施形態のアクティブマトリクス基板の製造方法を説明する。図５（ａ）および（ｂ）は、図４と同様に、走査線入力端子部、ＴＦＴ部および信号線入力端子部における模式的な断面図を示す。
【００５４】
まず、実施形態１と同様の工程によって、図５（ａ）に示すように、基板１の上にゲート電極１０、走査線（ゲート配線）２、走査線入力端子４および信号線入力端子８を、例えばＴａを用いて同時に形成する。
【００５５】
続いて、実施形態１と同様の工程によって、ゲート絶縁層１１を例えばＳｉＮｘを用いて形成する。この後、ゲート絶縁層１１の上に、例えばＺｎＯを用いて半導体層１２および短絡部材３を形成する。半導体層１２および短絡部材３の形成は、例えば以下のようにして行う。まず、ＺｎＯターゲットを用いたスパッタリング法によって、ＡｒとＯ２との混合ガス雰囲気中でＺｎＯを堆積する。この後、酸素又は空気雰囲気中でＺｎＯを熱処理することによって、ＺｎＯを結晶成長させる。あるいは、ＺｎＯにエキシマレーザー等を照射すること（レーザーアニール）によって結晶成長させてもよい。熱処理の温度などの好ましい結晶成長条件は、典型的には、堆積させたＺｎＯのうち、半導体層１２となる部分と短絡部材３となる部分とで異なる。例えば、ＺｎＯのうち半導体層１２となる部分には、２００℃以上４００℃以下の温度Ｔ１で熱処理を行い、ＺｎＯのうち短絡部材３となる部分には、Ｔ１よりも高い温度Ｔ２（例えばＴ２は５００℃以上６００℃以下）で熱処理を行う。これにより、ＺｎＯのうち短絡部材３となる部分の結晶粒径は、半導体層１２となる部分の結晶粒径よりも大きくなる。このように部分的にＺｎＯの熱処理条件を変える場合には、レーザーアニールによる熱処理方法が好ましい。あるいは、上記のＺｎＯを堆積する工程において、基板温度を例えば２５０℃に設定してスパッタリングを行うことにより、結晶状態のＺｎＯを堆積させることができる。この場合、ＺｎＯのうち短絡部材３となる部分にはレーザーアニールなどの熱処理を行うことにより、バリスタ特性を有するようにＺｎＯをさらに結晶成長させ、一方、ＺｎＯのうち半導体層１２となる部分には熱処理を施さないことも可能である。
【００５６】
上記の熱処理条件は、それぞれ所望の特性を有する半導体層１２および短絡部材３が形成されるように適宜選択される。典型的には、結晶粒径が１０ｎｍ以上３０ｎｍ未満のＺｎＯは半導体層１２としても好適な特性を有し、結晶粒径が３０ｎｍ以上であるＺｎＯは短絡部材３として好適なバリスタ特性を有する。また、短絡部材３がバリスタ特性を確実に発揮するためには、接続する２本の線の間に結晶粒界が存在する必要があるので、短絡部材３の結晶粒径は、短絡部材３によって接続される走査線または信号線の線幅以下であることが好ましい。さらに、好適な短絡部材３を得るには、ＺｎＯのうち短絡部材３となる部分を、１０５Ω・ｃｍ以上１０８Ω・ｃｍ以下の抵抗率を有し、かつ結晶のＣ軸が基板１の表面に対して垂直に配向するようにＺｎＯを結晶成長させることが望ましい。
【００５７】
次いで、公知のフォトリソグラフィー工程でレジストパターンを形成した後、例えば酢酸を用いてＺｎＯをエッチングすることにより、ＺｎＯをパターニングする。これにより、短絡部材３および半導体層１２が同時に形成される。なお、短絡部材３のパターニングと半導体層１２のパターニングとを別個の工程で行ってもよい。この後、走査線入力端子４および信号線入力端子８上のゲート絶縁層１１を、例えばドライエッチングによって除去する。
【００５８】
続いて、実施形態１と同様の方法で、ソース電極およびドレイン電極１４、信号線（ソース配線）６、接続線１５を、例えばＴａを用いて形成する。なお、本実施形態では、ＴａはＺｎＯに対してオーミックコンタクトが可能であるので、実施形態１のようにコンタクト層１３を設ける必要はない。この結果、信号線入力端子部では、この短絡部材３によって、信号線６は隣接する信号線と接続される。また、走査線２は接続線１５を介して短絡部材３と接続され、またその走査線２と隣接する走査線も接続線１５を介して同一の短絡部材と接続されるので、走査線２と隣接する走査線との接続が確保される。
【００５９】
なお、本実施形態における短絡部材３と実施形態１における短絡部材３とは、形成される位置は異なっているが、同様の機能および特性（例えばＩ−Ｖ特性など）を有する。
【００６０】
上記実施形態のアクティブマトリクス基板は、上述したような短絡部材を有しているので、短絡部材によって接続された線間の電位差がバリスタ電圧以下では、リーク電流をほとんど生じない。また、本実施形態における短絡部材は電荷分散性が高く、アクティブマトリクス基板のＴＦＴを静電気から確実に保護できる。さらに、本実施形態における短絡部材はアクティブマトリクス基板の駆動を妨げないため、駆動ドライバを実装した後に、短絡部材を除去する必要がない。従って、アクティブマトリクス基板の製造工程において生じる静電気に起因する製品不良を低減することができる。
【００６１】
また、本実施形態のアクティブマトリクス基板の製造方法によると、上述したようなアクティブマトリクス基板を簡便に製造できる。特に、ＴＦＴの半導体層と短絡部材とを同じ材料を用いて同時に形成すると、製造工程を増加させたり、製造コストを増大させたりする必要がないので有利である。
【００６２】
【発明の効果】
アクティブマトリクス基板の実装工程後も機能し、かつ電荷分散性の高い簡便な構造の短絡部材を備えることにより、低電圧領域においてリーク電流をほとんど生じることなく、静電気からＴＦＴを有効に保護することができるアクティブマトリクス基板を提供することができる。
【００６３】
本発明は、アクティブマトリクス基板を備えた液晶表示装置やＥＬ表示装置などの各種表示装置に好適に適用される。
【図面の簡単な説明】
【図１】本発明の実施形態によるアクティブマトリクス基板の等価回路を示す図である。
【図２】（ａ）および（ｂ）は、それぞれ本発明の第１の実施形態のアクティブマトリクス基板における短絡部材を模式的に示す断面図および平面図である。
【図３】（ａ）および（ｂ）は、それぞれ本発明の第２の実施形態のアクティブマトリクス基板における短絡部材を模式的に示す断面図および平面図である。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態のアクティブマトリクス基板の製造方法を説明するための模式的な断面図である。
【図５】（ａ）および（ｂ）は、本発明の第２の実施形態のアクティブマトリクス基板の製造方法を説明するための模式的な断面図である。
【図６】本発明の実施形態における短絡部材のＩ−Ｖ特性を示す図である。
【図７】従来の導電性ショートリングを有するアクティブマトリクス基板の等価回路を示す図である。
【図８】従来の高抵抗半導体ショートリングを有するアクティブマトリクス基板の等価回路を示す図である。
【図９】従来の２端子素子からなるショートリングを有するアクティブマトリクス基板の等価回路を示す図である。
【符号の説明】
１        基板
２          走査線
３        短絡部材
４        走査線入力端子
５        入力保護回路
６        信号線
７        導電性ライン
８        信号線入力端子
９        高抵抗半導体ショートリング
１０      ゲート電極
１１      ゲート絶縁層
１２      半導体層
１４      ソース電極およびドレイン電極
２０      ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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