(57)【要約】【課題】入力ビット系列を可変長符号化することによって、拘束長が異なる可変長符号に対しても複雑な処理をすることなく、簡単なアルゴリズムでＤＳＶ制御が可能な符号化方法を提供する。【解決手段】入力データに対して、ＲＬＬ（１，７））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で可変長符号化する符号化方法であって、符号化テーブル（図４）を参照して、入力ビット系列うちの各１１ビットの上位２をシフトする毎に３ビットの符号語ビットに対応した符号語Ｃｋを得るステップと、各符号語Ｃｋに対応するＣＤＳを得るステップと、得られたＣＤＳに基いてＤＳＶ制御ビットを所定のビット間隔で入力ビット系列に順次挿入するステップとを備え、ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、入力ビット系列を可変長符号化する。【選択図】　図１
2004088725.tif 000002
【特許請求の範囲】
【請求項１】
入力ビット系列に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する符号化方法であって、
前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数）毎にｎビット（ｎは整数。ｍ＞ｎ）の符号語ビットに対応した符号語を得るステップと、
各前記符号語にそれぞれ対応するコード・ワード・デジタルサム（ＣＤＳ）を得るステップと、
少なくとも前記ＣＤＳに基づいて生成したディジタル・サム・バリエーション（ＤＳＶ）制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入するステップとを備え、
前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化方法。
【請求項２】
前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定するステップと、
決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持するステップと、
前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なうステップとをさらに備えたことを特徴とする請求項１に記載の符号化方法。
【請求項３】
前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする請求項１又は請求項２に記載の符号化方法。
【請求項４】
入力ビット系列に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する構成を有する符号化装置であって、
前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数）毎にｎビット（ｎは整数。ｍ＞ｎ）の符号語ビットに対応した符号語を得る手段と、
各前記符号語にそれぞれ対応するコード・ワード・デジタルサム（ＣＤＳ）を得る手段と、
少なくとも前記ＣＤＳに基づいて生成したディジタル・サム・バリエーション（ＤＳＶ）制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入する手段とを備え、
前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化装置。
【請求項５】
前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定する手段と、
決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持する手段と、
前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なう手段とをさらに備えたことを特徴とする請求項４に記載の符号化装置。
【請求項６】
前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする請求項４又は請求項５記載の符号化装置。
【請求項７】
請求項１乃至請求項３のいずれか１に記載の符号化方法より、前記入力ビット系列を可変長符号化して得られた符号語列を記録形成したことを特徴とする記録媒体。
【請求項８】
請求項１乃至請求項３のいずれか１に記載の符号化方法より、前記入力ビット系列を可変長符号化して得られた符号語列を、通信ネットを介して伝送可能なように構成したことを特徴とする伝送媒体。
【請求項９】
請求項１乃至請求項３のいずれか１に記載の符号化方法における各ステップを、コンピーュータにより実行するように構成したことを特徴とするプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル入力データに係る符号語列を可変長符号化するための符号化方法及び符号化装置、可変長符号化した符号語列を記録した記録媒体、可変長符号化した符号語列を通信ネットを介して伝送する伝送媒体、ディジタル入力データに係る符号語列を可変長符号化するための各ステップをコンピュータにより実行させるプログラムに関する。
【０００２】
【従来の技術】
従来より、磁気記録媒体、光ディスク等の光記録媒体にディジタル情報を記録するための符号化方法として、ランレングス制限規則ＲＬＬ（ｄ，ｋ）を満たす符号語列を得る符号化方法が用いられている。ＲＬＬ（ｄ、ｋ）は符号語中の論理値「１」と「１」との間の論理値「０」の数が最小でｄ個であり、かつ符号語中の論理値「１」と「１」との間の論理値「０」の数が最大でｋ個である規則である。
【０００３】
ＲＬＬ（ｄ，ｋ）を満たすようにディジタル情報を符号化する方法には、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）に採用されているＥＦＭＰｌｕｓ等のブロック符号化と、磁気記録でよく用いられてきたＲＬＬ（１，７）に代表される可変長符号化がある。
【０００４】
前者であるブロック符号化は８ビットのデータビットに対して１６ビットの符号語が必ず割り当て可能な符号化テーブルを用いて符号化を行うもので、符号化の際にはＲＬＬ（ｄ、ｋ）を満たすための例外はあるものの、８ビットのデータは１６ビットに必ず変換が可能である。
【０００５】
一方、後者である可変長符号化は２ビットデータを３ビット符号語に変換するのが基本であるが、ＲＬＬ（ｄ、ｋ）を満足するために、４ビットを６ビット、さらに６ビットを９ビットのように入力ビットパターンによって符号化の拘束長が異なる変換をすることが一般的に用いられてきた。
【０００６】
例えば、特許文献１では、最大拘束長が８ビット（２ビットを符号化単位とすると拘束長は４）のＲＬＬ（１，７）について提案がなされ、更にその符号化方法について明示されている。すなわち、この符号化方法は、データ列の要素内の「１」の数と、変換される符号語列の要素内の「１」の数とを、それぞれ２で割った余りが、どちらも「１」又は「０」で一致するような変換規則、最小ランｄの連続を有限回数以下に制限する第１の置き換えコード、及びラン長制限を守るための第２の置き換えコードを有する変換テーブルで変換処理を行う。これにより、少ない冗長度でディジタル・サム・バリエーション制御（Ｄｉｇｉｔａｌ　Ｓｕｍ　Ｖａｌｕｅ制御、以下「ＤＳＶ制御」と記す）を行うことができるようにしたものである。
【０００７】
【特許文献１】
特開平１１−３４６１５４号公報
【０００８】
【発明が解決しようとする課題】
前述した特許文献１記載の従来の符号化方法によれば、可変長符号のための拘束長判定を行いながらＤＳＶ制御を行うために、符号語の拘束長検出や最小ラン検出制御等の複雑な符号化処理を行う必要があった。
【０００９】
そこで本発明は以上の点に鑑みなされたものであり、入力ビット系列に対して所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する符号化方法であって、前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数）毎にｎビット（ｎは整数。ｍ＞ｎ）の符号語ビットに対応した符号語を得るステップと、各前記符号語にそれぞれ対応するコード・ワード・デジタルサム（Ｃｏｄｅ　Ｗｏｒｄ　Ｄｉｇｉｔａｌ　Ｓｕｍ、以下「ＣＤＳ」と記す）を得るステップと、少なくとも前記ＣＤＳに基づいて生成したＤＳＶ制御ビットを、所定のビット間隔をもって前記入力ビット系列に挿入するステップとを備え、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することによって、拘束長が異なる可変長符号に対しても複雑な処理をする事を必要とせず、簡単なアルゴリズムでＤＳＶ制御が可能な符号化方法及び符号化装置、可変長符号化した符号語列を記録した記録媒体、可変長符号化した符号語列を通信ネットを介して伝送する伝送媒体、ディジタル入力データに係る符号語列を可変長符号化するための各ステップをコンピュータにより実行させるプログラムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明は下記（１）〜（９）の構成を有する符号化方法、符号化装置、記録媒体、伝送媒体及びプログラムを提供する。
（１）　図１に示すように、入力ビット系列（入力データ）に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ）。例えばＲＬＬ（１，７））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する符号化方法であって、
前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素（図４に示すように、６個の「テーブル要素０」（Ｓｋ＝０）〜「テーブル要素５」（Ｓｋ＝５）のうちのいずれか）を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数。Ｄｋ。例えばＤｋ＝１１ビット）毎に（即ち、入力データから１１ビット列を取り出して、この１１ビット列の下位ビットから上位ビットに向う方向に２ビットずつシフトしたＤｋ＝１１ビット毎に）ｎビット（ｎは整数。ｍ＞ｎ。例えば３ビット）の符号語ビットに対応した符号語Ｃｋを得るステップと、
各前記符号語Ｃｋにそれぞれ対応するコード・ワード・デジタルサム（ＣＤＳ）を得るステップと、
少なくとも前記ＣＤＳに基づいて生成したディジタル・サム・バリエーション（ＤＳＶ）制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入するステップとを備え、
前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化方法。
（２）　前記ＤＳＶ制御ビットを、前記ＣＤＳの総和（即ち、毎同期フレームの開始からの各ＣＤＳの積算値）であるＤＳＶに基づいて決定するステップと、
決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持するステップと、
前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なうステップとをさらに備えたことを特徴とする請求項１に記載の符号化方法。
（３）　前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする請求項１又は請求項２に記載の符号化方法。
（４）　入力ビット系列に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する構成を有する符号化装置であって、
前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数）毎にｎビット（ｎは整数。ｍ＞ｎ）の符号語ビットに対応した符号語を得る手段と、
各前記符号語にそれぞれ対応するコード・ワード・デジタルサム（ＣＤＳ）を得る手段と、
少なくとも前記ＣＤＳに基づいて生成したディジタル・サム・バリエーション（ＤＳＶ）制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入する手段とを備え、
前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化装置。
（５）　前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定する手段と、
決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持する手段と、
前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なう手段とをさらに備えたことを特徴とする請求項４に記載の符号化装置。
（６）　前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする請求項４又は請求項５記載の符号化装置。
（７）　請求項１乃至請求項３のいずれか１に記載の符号化方法より、前記入力ビット系列を可変長符号化して得られた符号語列を記録形成したことを特徴とする記録媒体。
（８）　請求項１乃至請求項３のいずれか１に記載の符号化方法より、前記入力ビット系列を可変長符号化して得られた符号語列を、通信ネットを介して伝送可能なように構成したことを特徴とする伝送媒体。
（９）　請求項１乃至請求項３のいずれか１に記載の符号化方法における各ステップを、コンピーュータにより実行するように構成したことを特徴とするプログラム。
【００１１】
【発明の実施の形態】
以下、本発明の実施の態様につき、その好ましい実施例を用いて説明する。
図１は本発明になる符号化装置の一実施例ブロック図、図２は従来の可変長符号化テーブルを示す図、図３は図１中の１７符号化部の具体的な構成を示すブロック図、図４は本発明の実施に好適な符号化テーブルを示す図、図５はＤＳＶ制御と符号化とのタイミングを示す図、図６は入力ビット系列にＤＳＶ制御ビットを挿入した状態を示す図、図７，図８はそれぞれ入力ビット系列に挿入するＤＳＶ制御ビットを算出することを説明するための図、図９は本発明になる符号化装置の他の実施例ブロック図である。
【００１２】
図１〜図９中、Ａ，Ｂは符号化装置、１は入力データメモリ、２は１７符号化部、２Ａはシフトレジスタ、２Ｂは符号化テーブル、２Ｃは極性判定部、３はＤＳＶ演算部、４は制御ビット決定部、５はＤＳＶ制御ビットメモリ、６はＮＲＺＩ変換部、７は出力バッファ、８はタイミング制御部、９，１０は選択器１，２である。
【００１３】
本発明は、図１に示すように、入力ビット系列（入力データ）に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ）。例えばＲＬＬ（１，７））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する符号化方法である。
【００１４】
また本発明は、前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素（図４に示すように、６個の「テーブル要素０」（Ｓｋ＝０）〜「テーブル要素５」（Ｓｋ＝５））を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数。Ｄｋ。Ｄｋ＝１１ビット）毎に（即ち、入力データから１１ビット列を取り出して、この１１ビット列の下位ビットから上位ビットに向う方向に２ビットずつシフトしたＤｋ＝１１ビット毎に）ｎビット（ｎは整数。ｍ＞ｎ。例えば３ビット）の符号語ビットに対応した符号語Ｃｋを得るステップと、各前記符号語Ｃｋにそれぞれ対応するＣＤＳを得るステップと、少なくとも前記ＣＤＳに基づいて生成したＤＳＶ制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入するステップとを備え、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化方法である。
【００１５】
さらに本発明は、前述した符号化方法の構成に加えて、前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定するステップと、決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持するステップと、前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なうステップとをさらに備えたことを特徴とする符号化方法である。
【００１６】
さらに本発明は、前述した符号化方法における前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする符号化方法である。
【００１７】
さらに本発明は、入力ビット系列に対して、所定のランレングス制限規則（ＲＬＬ（ｄ，ｋ））を満たす符号語列を可変長符号による符号化規則に従って得るために、符号化の際の最大拘束長がＮ（Ｎは２以上の整数）の可変長符号規則で前記入力ビット系列を可変長符号化する構成を有する符号化装置であって、前記可変長符号規則に従い予め定めたＭ個（Ｍは２以上の整数）の符号化テーブル要素（図４に示すように、６個の「テーブル要素０」（Ｓｋ＝０）〜「テーブル要素５」（Ｓｋ＝５））を参照して、前記入力ビット系列のｍビット（ｍは２以上の整数。Ｄｋ。Ｄｋ＝１１ビット）毎に（即ち、入力データから１１ビット列を取り出して、この１１ビット列の下位ビットから上位ビットに向う方向に２ビットずつシフトしたＤｋ＝１１ビット毎に）ｎビット（ｎは整数。ｍ＞ｎ。例えば３ビット）の符号語ビットに対応した符号語Ｃｋを得る手段と、各前記符号語Ｃｋにそれぞれ対応するＣＤＳを得る手段と、少なくとも前記ＣＤＳに基づいて生成したＤＳＶ制御ビットを、所定のビット間隔をもって前記入力ビット系列に順次挿入する手段とを備え、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することを特徴とする符号化装置である。
【００１８】
さらに本発明は、前述した符号化装置の構成に加えて、前記ＤＳＶ制御ビットを、前記ＣＤＳの総和であるＤＳＶに基づいて決定する手段と、決定した前記ＤＳＶ制御ビットと前記入力ビット系列とを保持する手段と、前記ＤＳＶ制御ビットを元に、前記Ｍ個の符号化テーブル要素を参照しながら、前記入力ビット系列の可変長符号化を行なう手段とをさらに備えたことを特徴とする符号化装置である。
【００１９】
さらに本発明は、前述した符号化装置における前記ＲＬＬ（ｄ，ｋ）の最小ラン長ｄは１であり、最大ラン長ｋは７であることを特徴とする符号化装置である。
【００２０】
さらにまた本発明は、前述した符号化方法又は符号化装置により、前記入力ビット系列を可変長符号化して得られた符号語列を記録形成したことを特徴とする記録媒体である。
【００２１】
さらにまた本発明は、前述した符号化方法又は符号化装置により、前記入力ビット系列を可変長符号化して得られた符号語列を、通信ネットを介して伝送可能なように構成したことを特徴とする伝送媒体である。
【００２２】
さらにまた本発明は、前述した符号化方法における各ステップを、コンピーュータにより実行するように構成したことを特徴とするプログラムである。
【００２３】
次に、本発明の具体例について説明する。
本発明の一実施例である符号化装置Ａは、図１に示すように、入力データメモリ１、１７符号化部２、ＤＳＶ演算部３、制御ビット決定部４、ＤＳＶ制御ビットメモリ５、ＮＲＺＩ変換部６、出力バッファ７を備えている。１７符号化部２は符号化テーブル２Ｂを有している。
【００２４】
符号化装置Ａの入力側（１７符号化部２）には入力ビット系列（入力データ）が供給される。この入力データは、記録あるいは伝送されるべき画像音声等の情報データ列が図示せぬ離散化手段によってバイナリ系列のディジタル情報データ列として変換され、この後に図示せぬフォーマット部で誤り訂正符号の付加やセクタ構造化等のいわゆるフォーマット化がなされて同期フレーム化されたデータビット系列である。
【００２５】
符号化装置Ａに供給された入力データは２分岐されて、一方は入力データメモリ１に出力され、他方は符号化テーブル２Ｂ側に出力される。入力データメモリ１は入力データを同期フレーム単位でメモリする。
【００２６】
一方、符号化テーブル２Ｂ側に供給された入力データは、符号化テーブル２Ｂの入力ビット数（１１ビット）に適合するように、１１ビット単位で符号化テーブル２Ｂの入力側に供給される。符号化テーブル２Ｂの入力側に供給されるこの１１ビット単位の入力データＤｋ（図４）は、その下位ビットから上位ビットに向う方向に所定の符号化のタイミング（ビット同期クロック×２）で、２ビットづつ順次シフトされるものである。換言すれば、１１ビット単位の入力データは所定の符号化のタイミングで、２ビットづつ新しい入力データがその下位ビット側から上位ビット側に向って順次供給されることになる。
【００２７】
こうして、符号化テーブル２Ｂで、入力データは所定の符号化のタイミングで１１ビット毎に、３ビットの符号語Ｃｋ（図４）として変換出力され、後述するＤＳＶ制御ビットを所定ビット間隔で挿入された符号語列（図６）としてＮＲＺＩ変換部６に出力される。
【００２８】
ＤＳＶ制御ビットを所定ビット間隔で挿入された符号語列（図６）は、ランレングス制限規則ＲＬＬ（１，７）を満足する最小ラン長１で、最大ラン長７の符号語列である。この符号語列はＮＲＺＩ変換部６にてＮＲＺＩ変換されてＮＲＺＩ変換信号として出力バッファ７に送出され、ここで所定のビットレートに変換出力される。こうして、出力バッファ７から出力するＮＲＺＩ変換信号はレーザ駆動回路に供給され、このＮＲＺＩ変換信号に基づいて生成した記録用レーザ光を光ピックアップ（光ヘッド）に供給し記録媒体に照射することによって、記録媒体の一例である光ディスクに記録される。また、出力バッファ７から出力するＮＲＺＩ変換信号は磁気ヘッド駆動回路に供給され、このＮＲＺＩ変換信号に基づいて生成した記録用電流を磁気ヘッドに供給し磁気ヘッドを磁気記録媒体に摺接することによって、磁気記録媒体の一例である磁気テープに記録される。さらに、出力バッファ７から出力するＮＲＺＩ変換信号は、後段において伝送路符号化がなされて、通信ネット、例えばインターネットあるいはローカルネット、ホームネットワークなどを介して、これらネットに接続される受信側に伝送される伝送媒体とすることができる。
【００２９】
また、前述した所定の符号化のタイミングで１１ビット単位の入力データＤｋを３ビット単位の符号語Ｃｋ（図４）に変換することにより、入力データＤｋに対応したＣＤＳが得られる。このＣＤＳはＤＳＶ演算部３に出力される。
【００３０】
具体的には、図３に示すように、入力データＤｋは極性判定部２Ｃに供給され、入力データＤｋのビット極性を示す極性信号）が判定されて、この極性信号がＤＳＶ演算部３に出力される
【００３１】
ＤＳＶ演算部３は、入力データの当該同期フレームの開始から積算してあるＣＤＳの積算値であるＤＳＶ値を演算する。これにより得たＤＳＶ値は制御ビット決定部４に供給され、このＤＳＶ値を元にして、ＤＳＶ制御ビットが決定され、ＤＳＶ制御ビットはＤＳＶ制御ビットメモリ５に順次メモリされる。
【００３２】
前述した１７符号化部２の具体的な構成は、図３に示すように、シフトレジスタ２Ａ、符号化テーブル２Ｂ、極性判定部２Ｃを備えている。入力データは、ビット同期クロックで駆動されるシフトレジスタ２Ａを経由して、前述したように、２ビットずつ順次シフトされる１１ビット単位で符号化テーブル２Ｂに入力される。符号化テーブル２Ｂは、状態情報（テーブル要素）Ｓｋが”０”から”５”までの６つの状態から構成される。符号化テーブル２Ｂの構成についての詳細は後述する。
【００３３】
シフトレジスタ２Ａは入力データの１１ビット分をビット同期クロックに同期して蓄え、蓄えた１１ビット分の入力データを符号化テーブル２Ｂに対して送出する。前記したように、符号化テーブル２Ｂは供給されたこの１１ビット分の入力データＤｋに対応した３ビットの符号語ＣｋとＣＤＳとを用いて、次の状態情報（Ｓｋ＋１）を指定する。この次の符号化のタイミングにおいて、シフトレジスタ２Ａは蓄えてある１１ビット分の入力データを２ビット分シフトして、新たな２ビット分の入力データを読み込み、この新たな１１ビット分の入力データを用いて、符号化テーブル２Ｂを読む。
【００３４】
これに応じて、符号化テーブル２Ｂは供給された新たな１１ビット分の入力データＤｋに対応した３ビットの符号語ＣｋとＣＤＳとを用いて、さらに次の状態情報（Ｓｋ＋１）を指定する。こうした一連の動作を繰り返すことにより、シフトレジスタ２Ａに連続して供給される一連の入力データは、符号化テーブル２Ｂにより、後述するＤＳＶ制御ビットを所定ビット間隔で挿入された符号語列（図６）として符号化出力される。
【００３５】
符号化テーブル２Ｂは、前述したように６つのテーブル要素Ｓｋ（Ｓｋ＝０〜Ｓｋ＝５）を備えている。各テーブル要素Ｓｋ＝０〜Ｓｋ＝５にはそれぞれ、複数種類の入力データＤｋのパターンがある。符号化テーブル２Ｂ（図４）中、Ｄｋでｘと表記されているビットに関しては任意のビットであって良い。Ｃｋは入力データＤｋに対する符号語３ビットであり、ＣＤＳがコードワードデジタルサム、Ｓｋ＋１が次に選択するテーブル要素をそれぞれ示している。
【００３６】
極性判定部２Ｃは、出力ビットである符号語Ｃｋのビットパターン毎に前記した極性を判定出力する。符号語Ｃｋに「１」が奇数個の場合には「０」を、偶数個の場合には「１」をそれぞれ前記したＤＳＶ演算部３に出力する。前記した符号語列（図６）がＮＲＺＩ変換によって極性が反転する場合には「０」、反転しない場合には「１」を出力することになる。
【００３７】
次にＤＳＶ制御と符号化について説明を加える。
図５はＤＳＶ制御と符号化のタイミングを示す図である。図５に示すのは、入力データを、連続した４つの同期フレーム「フレーム０」〜「フレーム３」に区切った状態である。この「フレーム３」以降も「フレーム４」、「フレーム５」、…「フレームｎ」と順次配列している。各同期フレームは、同期語（同期信号）が挿入される周期（単位）を示している。図６に示すのは、図５に示した入力データの２つのフレームおきに、「１」又は「０」のＤＳＶ制御ビットが挿入されている状態の符号語列である。こうして、各フレームに対応する符号語列はＤＳＶの値が小になるよう符号化される。
【００３８】
例えば、前述した１７符号化部２を構成するシフトレジスタ２Ａに、「フレーム０」の入力データが供給されているフレーム期間（図５に示す「フレーム０」）には、前記した符号化テーブル２Ｂ、ＤＳＶ演算部３、制御ビット決定部４によって、この「フレーム０」の入力データに応じた多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム０」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００３９】
次のフレーム周期が到来すると、シフトレジスタ２Ａに、「フレーム１」の入力データが供給される。「フレーム１」の入力データが供給されている期間には（図５に示す「フレーム１」）、ＤＳＶ制御ビットメモリ５に蓄えられている「フレーム０」の入力データに対応するＤＳＶ制御ビットが順次読み出されて、入力データメモリ１から読み出した「フレーム０」に対応し、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列に、所定ビット間隔で順次挿入される。
【００４０】
こうして、ＤＳＶ制御ビットが挿入された「フレーム０」の符号語化列は、前記したＮＲＺＩ変換部６へ出力される。一方、「フレーム１」の入力データに対しては、前記した、「フレーム０」の入力データに対して得られたときと同様の多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム１」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００４１】
さらに次のフレーム周期が到来すると、シフトレジスタ２Ａに、「フレーム２」の入力データが供給される。「フレーム２」の入力データが供給されている期間には（図５に示す「フレーム２」）、ＤＳＶ制御ビットメモリ５に蓄えられている「フレーム１」の入力データに対応するＤＳＶ制御ビットが順次読み出されて、入力データメモリ１から読み出した「フレーム１」に対応し、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列に、所定ビット間隔で順次挿入される。
【００４２】
こうして、ＤＳＶ制御ビットが挿入された「フレーム１」の符号語化列は、前記したＮＲＺＩ変換部６へ出力される。一方、「フレーム２」の入力データに対しては、前記した、「フレーム１」の入力データに対して得られたときと同様の多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム２」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００４３】
またさらに次のフレーム周期が到来すると、シフトレジスタ２Ａに、「フレーム３」の入力データが供給される。「フレーム３」の入力データが供給されている期間には（図５に示す「フレーム３」）、ＤＳＶ制御ビットメモリ５に蓄えられている「フレーム２」の入力データに対応するＤＳＶ制御ビットが順次読み出されて、入力データメモリ１から読み出した「フレーム２」に対応し、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列に、所定ビット間隔で順次挿入される。
【００４４】
こうして、ＤＳＶ制御ビットが挿入された「フレーム２」の符号語化列は、前記したＮＲＺＩ変換部６へ出力される。一方、「フレーム３」の入力データに対しては、前記した、「フレーム２」の入力データに対して得られたときと同様の多数のＤＳＶ制御ビットが順次演算され決定されて、ＤＳＶ制御ビットメモリ５に順次蓄えられる。同時に、符号化テーブル２Ｂにて「フレーム３」の入力データは、ＤＳＶ制御ビットを所定ビット間隔で挿入されていない符号語列が形成される。この符号語列は一旦、入力データメモリ１にメモリされる。
【００４５】
同様に、「フレーム４」、「フレーム５」、…、「フレームｎ」の各入力データに対してもそれぞれ、ＤＳＶ制御ビットが挿入された「フレーム３」、「フレーム」、…、「フレーム（ｎ−１）」の符号語化列は、前記したＮＲＺＩ変換部６へ順次出力される。
【００４６】
前述したことを換言するならば次のとおりの動作となる。
即ち、まず、入力データにＤＳＶ制御ビット「０」とＤＳＶ制御ビット「１」とを別々に挿入し、２系統のＤＳＶ制御ビット付入力データ（第１と第２のＤＳＶ制御ビット付入力データ）をつくる。同時に、入力データを入力データメモリ１に蓄えておく。
【００４７】
次に、第１のＤＳＶ制御ビット付入力データを符号化テーブル２Ｂにより符号化するなどして第１のＤＳＶ制御ビット付入力データに対応した極性信号とＣＤＳ値とを得る。これら極性信号とＣＤＳ値とに基づき、第１のＤＳＶ制御ビット付入力データに対応した第１のＤＳＶ値を求める。
【００４８】
また、第２のＤＳＶ制御ビット付入力データを符号化テーブル２Ｂにより符号化するなどして第２のＤＳＶ制御ビット付入力データに対応した極性信号とＣＤＳ値とを得る。これら極性信号とＣＤＳ値とに基づき、第２のＤＳＶ制御ビット付入力データに対応した第２のＤＳＶ値を求める。
【００４９】
そして、次のＤＳＶ制御ビット挿入点において、第１のＤＳＶ値と第２のＤＳＶ値とを比較し、どちらの絶対値が小さいのかを決定する。絶対値小のＤＳＶ値に対応した一方のＤＳＶ制御ビット付入力データ中の挿入ＤＳＶ制御ビット、すなわち、一方の挿入ＤＳＶ制御ビット、を希望ＤＳＶ制御ビットとして選択する。この希望ＤＳＶ制御ビットをＤＳＶ制御ビットメモリ５に蓄える。
【００５０】
これを繰り返すことにより、複数の希望ＤＳＶ制御ビットがＤＳＶ制御ビットメモリ５に蓄えられる。次に、入力データを入力データメモリ１から読み出す。また、希望ＤＳＶ制御ビットをＤＳＶ制御ビットメモリ５から読み出す。そして、希望ＤＳＶ制御ビットを読み出したに入力データに挿入し、最終のＤＳＶ制御ビット付入力データを得る。
【００５１】
この最終のＤＳＶ制御ビット付入力データを符号化テーブル２Ｂにより符号化し、出力符号語列を得る。そして、この出力符号語列をＮＲＺＩ変換部６に出力するのである。
【００５２】
前記したＤＳＶ制御ビットの決定には、各フレームの入力データにそれぞれ対するＣＤＳと極性とによって、各ＤＳＶ値を制御ビット決定部４で決定し、図６で黒で示したＤＳＶ制御ビットの挿入点毎に、ＤＳＶ値の絶対値が小となるように、ＤＳＶ制御ビットの極性（「０」又は「１」）を定めればよい。
【００５３】
例えば、ＣＤＳが「３」で、「０」からＤＳＶの計算を始めた場合（つまり最初の極性が「０」）では、符号語Ｃｋが「０００」になる。この結果、３ビット間反転なしとなり、ＤＳＶは「−３」（＝０＋（−１）＋（−１）＋（−１））になる。次は負の極性から演算をする。
【００５４】
次のＣＤＳが「３」で極性が「１」であればもとのＤＳＶが−３で符号語Ｃｋは「０００」であり、符号語での極性反転がないので−３＋（−３）でＤＳＶは「−６」となる。次のＣＤＳが「１」で極性が「０」であれば、符号語Ｃｋは「００１」であってＤＳＶは「−７」（＝−６＋（−１））であり、次のＣＤＳが−３で極性が「０」であれば、すなわち符号語Ｃｋは「１００」であって、ＤＳＶは「−４」（＝−７−（−３））となる。
【００５５】
上述した動作について、図７、図８を用いてさらに詳しく説明をする。
例えば、入力データは「１１ｘ１１１００１１１０００１１１１０００」の２１ビット列、ｘがＤＳＶ制御ビットとし、ｘを決定する過程について述べる。入力データのＭＳＢは前記２１ビット列の左端「１」、ＬＳＢは前記２１ビット列の右端「０」とする。ここで符号化テーブル（図４）２Ｂが初期状態（テーブル要素０，Ｓｋ＝０）とし、ＤＳＶが「０」、ＮＲＺＩ変調後のビット極性が「１」とする状態から、前記入力ビットの符号化について説明する。初期状態において、符号化テーブル（図４）に入力する１１ビット列分の入力データはＭＳＢから１１ビット目までの「１１ｘ１１１００１１１」となる。
まず、ＤＳＶ制御ビットｘが「０」のときの符号化を説明し、次にＤＳＶ制御ビットｘが「１」のときの符号化を説明する。
【００５６】
（ＤＳＶ制御ビットｘが「０」の場合）
（１）　まず、入力データの１１ビット列「１１０１１１００１１１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から４行目に記載の入力データＤｋのパターン「１１０１１１００１ｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝００１、ＣＤＳ＝１、次の状態情報（Ｓｋ＋１）＝５となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「１」となる。
【００５７】
（２）　次に、前記入力データの１１ビット列「１１０１１１００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「０１１１００１１１００」を生成する。この新たな１１ビット列「０１１１００１１１００」は、符号化テーブルのテーブル要素５（Ｓｋ＝５）の上から１行目に記載の入力データＤｋのパターン「０１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝０００、ＣＤＳ＝３、次の状態情報（Ｓｋ＋１）＝５となる。Ｃｋの「１」の数が「０」なので、極性は「１」である。このときのＤＳＶは「−２」となる。
【００５８】
（３）　次に、前記入力データの１１ビット列「０１１１００１１１００」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１００１１１０００１」を生成する。この新たな１１ビット列「１１００１１１０００１」は、符号化テーブルのテーブル要素５（Ｓｋ＝５）の上から２行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝０００、ＣＤＳ＝３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が「０」なので、極性は「１」である。このときのＤＳＶは「−５」となる。
【００５９】
（４）　次に、前記入力データの１１ビット列「１１００１１１０００１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「００１１１０００１１１」を生成する。この新たな１１ビット列「００１１１０００１１１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から７行目に記載の入力データＤｋのパターン「００１ｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝０１０、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝２となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「−４」となる。
【００６０】
（５）　次に、前記入力データの１１ビット列「００１１１０００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１１０００１１１１０」を生成する。この新たな１１ビット列「１１１０００１１１１０」は、符号化テーブルのテーブル要素２（Ｓｋ＝２）の上から２行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝１００、ＣＤＳ＝−３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「−７」となる。
【００６１】
（６）　次に、前記入力データの１１ビット列「１１１０００１１１１０」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１０００１１１１０００」を生成する。この新たな１１ビット列「１０００１１１１０００」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から２行目に記載の入力データＤｋのパターン「１０ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図７に示すように、符号語Ｃｋ＝００１、ＣＤＳ＝１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「−８」となる。
【００６２】
このようにして、ＤＳＶ制御ビットｘが「０」の場合に、入力データ「１１ｘ１１１００１１１０００１１１１０００」の２１ビット列は、図４の符号化テーブルからＤＳＶは順次求まる（ＤＳＶ＝１，−２，−５，−４，−７，−８）。
【００６３】
一方、（ＤＳＶ制御ビットｘが「１」の場合）
（１）　まず、入力データの１１ビット列「１１１１１１００１１１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から６行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝１０１、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が偶数なので、極性は「１」である。このときのＤＳＶは「−１」となる。
【００６４】
（２）　次に、前記入力データの１１ビット列「１１１１１１００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１１１００１１１００」を生成する。この新たな１１ビット列「１１１１００１１１００」は、符号化テーブルのテーブル要素１（Ｓｋ＝１）の上か６行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝０００、ＣＤＳ＝３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が「０」なので、極性は「１」である。このときのＤＳＶは「２」となる。
【００６５】
（３）　次に、前記入力データの１１ビット列「１１１１００１１１００」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１００１１１０００１」を生成する。この新たな１１ビット列「１１００１１１０００１」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から６行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝１０１、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が偶数なので、極性は「１」である。このときのＤＳＶは「１」となる。
【００６６】
（４）　次に、前記入力データの１１ビット列「１１００１１１０００１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「００１１１０００１１１」を生成する。この新たな１１ビット列「００１１１０００１１１」は、符号化テーブルのテーブル要素１（Ｓｋ＝１）の上から７行目に記載の入力データＤｋのパターン「００１ｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝０１０、ＣＤＳ＝−１、次の状態情報（Ｓｋ＋１）＝２となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「０」となる。
【００６７】
（５）　次に、前記入力データの１１ビット列「００１１１０００１１１」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１１１０００１１１１０」を生成する。この新たな１１ビット列「１１１０００１１１１０」は、符号化テーブルのテーブル要素２（Ｓｋ＝２）の上から２行目に記載の入力データＤｋのパターン「１１ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝１００、ＣＤＳ＝−３、次の状態情報（Ｓｋ＋１）＝０となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「３」となる。
【００６８】
（６）　次に、前記入力データの１１ビット列「１１１０００１１１１０」を２ビット左側にシフトし、前記入力データの新たな１１ビット列「１０００１１１１０００」を生成する。この新たな１１ビット列「１０００１１１１０００」は、符号化テーブルのテーブル要素０（Ｓｋ＝０）の上から２行目に記載の入力データＤｋのパターン「１０ｘｘｘｘｘｘｘｘｘ」に相当する。これに応じて、図４、図８に示すように、符号語Ｃｋ＝００１、ＣＤＳ＝１、次の状態情報（Ｓｋ＋１）＝１となる。Ｃｋの「１」の数が奇数なので、極性は「０」である。このときのＤＳＶは「４」となる。
【００６９】
このようにして、ＤＳＶ制御ビットｘが「１」の場合に、入力データ「１１ｘ１１１００１１１０００１１１１０００」の２１ビット列は、図４の符号化テーブルからＤＳＶは順次求まる（ＤＳＶ＝−１，２，１，０，３，４）。
【００７０】
このように前述した手法を用いて、入力データに対してＤＳＶ制御ビットを、片方を「０」、もう一方を「１」とし、次のＤＳＶ制御ビット挿入点でのＤＳＶの比較をすることによって最初のＤＳＶ制御ビットが決定される。
【００７１】
図９は本発明になる符号化装置の他の実施例ブロック図であリ、前述した動作に基づく符号化装置である。この符号化装置Ｂ（図９）は、上述した符号化装置Ａ（図１）の構成中、ＤＳＶ制御ビットメモリと１７符号化部２との間に、縦続接続した選択器１，２を介挿接続した構成に等しいものである。前述したものと同一構成部分には同一符号を付しその説明を省略する。選択器１，２にはそれぞれ入力データとＤＳＶ制御ビットとが供給される。
【００７２】
図９に示すように、タイミング制御部８は符号化装置Ｂ全体の動作のタイミング信号を生成出力する。本図ではＤＳＶ制御ビットを決定するブロックと符号化をするブロックとが同一のブロックとして構成をし、説明をしたが、もちろん、動作上の速度制限によっては同一構成のブロックを２以上で構成してもよいし、同一のブロックで時分割処理を行っても良い。
【００７３】
さて、符号化装置Ｂを用いたＤＳＶ制御ビットの決定について説明する。
フレーム０の入力データが入力された場合、選択器２では入力データか、ＤＳＶ制御ビットかを選択する。入力データは入力データメモリ１、選択器２をそれぞれ介してシフトレジスタ２Ａに入力されて、符号化テーブル２Ｂを参照しながら、前述したように入力データの上位２ビットについて、順次ＣＤＳを出力し、ＤＳＶ演算部３にて極性信号を見ながらＤＳＶ演算を行う。
【００７４】
制御ビット決定部４では、ＤＳＶ演算部３から供給されるＤＳＶが所定のビット位置になったとき、ＤＳＶの大きさを元にＤＳＶ制御ビットを決定し、ＤＳＶ制御ビットメモリ５に決定したＤＳＶ制御ビットを送り、次のＤＳＶ制御ビットを決定する動作を続ける。
【００７５】
フレーム０の入力データが終わったら、選択器１の入力はＤＳＶ制御ビットメモリ５を選択し、ＤＳＶ制御ビットメモリ５に蓄えられたＤＳＶ制御ビットに従って、入力データメモリ１に蓄えられたフレーム０の入力データに従って符号化を行う。
【００７６】
上述したように、入力データの各１１ビットの上位２ビット毎にＣＤＳの出力が可能な符号化テーブルによってＤＳＶ制御を行うことが可能であって、拘束長が異なる可変長符号に対しても複雑な処理をする事を必要とせず、簡単なアルゴリズムでＤＳＶ制御が可能な符号化方法、符号化装置及び記録媒体を提供することが可能である。
【００７７】
【発明の効果】
以上説明したように本発明によれば、前記ＤＳＶ制御ビットを用いたＤＳＶ制御を行なって、前記入力ビット系列を可変長符号化することによって、拘束長が異なる可変長符号に対しても複雑な処理をする事を必要とせず、簡単なアルゴリズムでＤＳＶ制御が可能な符号化方法及び符号化装置、可変長符号化した符号語列を記録した記録媒体、可変長符号化した符号語列を通信ネットを介して伝送する伝送媒体、ディジタル入力データに係る符号語列を可変長符号化するための各ステップをコンピュータにより実行させるプログラムを提供することができる。
【図面の簡単な説明】
【図１】本発明になる符号化装置の一実施例ブロック図
【図２】従来の可変長符号化テーブルを示す図
【図３】図１中の１７符号化部の構成を示すブロック図
【図４】本発明の実施に好適な符号化テーブルを示す図
【図５】ＤＳＶ制御と符号化とのタイミングを示す図
【図６】入力ビット系列にＤＳＶ制御ビットを挿入した状態を示す図
【図７】入力ビット系列に挿入するＤＳＶ制御ビットを算出することを説明するための図
【図８】入力ビット系列に挿入するＤＳＶ制御ビットを算出することを説明するための図
【図９】本発明になる符号化装置の他の実施例ブロック図
【符号の説明】
１　入力データメモリ
２　１７符号化部
２Ａ　シフトレジスタ
２Ｂ　符号化テーブル
２Ｃ　極性判定部
３　ＤＳＶ演算部
４　制御ビット決定部
５　ＤＳＶ制御ビットメモリ
６　ＮＲＺＩ変換部
７　出力バッファ
８　タイミング制御部
９，１０　選択器１，２
Ａ，Ｂ　符号化装置
【図１】
2004088725.tif 000003
【図２】
2004088725.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004088725.tif 000008
【図７】
2004088725.tif 000009
【図８】
2004088725.tif 000010
【図９】
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