(57)【要約】【課題】微細なＭＯＳ型トランジスタを用いた半導体装置に不揮発性メモリセルを混載するため、製造中に発生する構造段差を低減する製造方法が必要になる。又、論理用半導体装置に必須なシリサイド形成の際に、不揮発性メモリセル内で短絡不良を防ぐ構造が必要になる。【解決手段】構造段差発生を防ぐため、多段階の洗浄が必要な複数水準膜厚のゲート絶縁膜形成工程を、浅溝素子分離構造形成前に行う。構造段差発生を防ぐため、不揮発性メモリセルを構成する記憶用ＭＯＳ型トランジスタとメモリセル選択用ＭＯＳ型トランジスタの何れかを、サイドウォール・スペーサ状に形成する。シリサイドによる短絡不良発生を防ぐため、不揮発性メモリセルを構成する記憶用ＭＯＳ型トランジスタとメモリセル選択用ＭＯＳ型トランジスタにおいて、記憶用ＭＯＳ型トランジスタのゲート電極がサイドウォール・スペーサ状の場合は、その電極をシリサイド化しない。メモリセル選択用ＭＯＳ型トランジスタのゲート電極がサイドウォール・スペーサ状の場合は、メモリセル選択用ＭＯＳ型トランジスタだけをシリサイド化する。【選択図】  図２２
2004247633.tif 000002
【特許請求の範囲】
【請求項１】
同一のシリコン基板上に、
論理回路用のＭＯＳ型トランジスタと、
不揮発性記憶用ＭＯＳ型トランジスタと、
その不揮発性メモリセルを選択するＭＯＳ型トランジスタと、
不揮発性記憶用ＭＯＳ型トランジスタに書込みと消去を行うための高耐圧ＭＯＳ型トランジスタとを有し、
前記論理回路用ＭＯＳ型トランジスタのゲート電極とソース・ドレイン、前記高耐圧ＭＯＳ型トランジスタのゲート電極とソース・ドレイン、及び前記不揮発性記憶用ＭＯＳ型トランジスタを選択するＭＯＳ型トランジスタのゲート電極に、低抵抗の層が形成されたことを特徴とする半導体装置。
【請求項２】
前記不揮発性記憶用ＭＯＳ型トランジスタのゲート電極が、その不揮発性記憶用ＭＯＳ型トランジスタを選択するＭＯＳ型トランジスタのゲート電極の側壁に自己整合的に形成されたサイドウォール・スペーサ状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
同一のシリコン基板上に、
論理回路用のＭＯＳ型トランジスタと、
不揮発性記憶用ＭＯＳ型トランジスタと、
その不揮発性メモリセルを選択するＭＯＳ型トランジスタと、
不揮発性記憶用ＭＯＳ型トランジスタに書込みと消去を行うための高耐圧ＭＯＳ型トランジスタを有し、
論理回路用ＭＯＳ型トランジスタのゲート電極とソース・ドレイン、高耐圧ＭＯＳ型トランジスタのゲート電極とソース・ドレインに低抵抗の層が被着され、不揮発性記憶用ＭＯＳ型トランジスタのゲート電極・ソース・ドレイン、その不揮発性メモリセルを選択するＭＯＳ型トランジスタのゲート電極・ソース・ドレインには、低抵抗層が被着されていないことを特徴とする半導体装置。
【請求項４】
前記不揮発性記憶用ＭＯＳ型トランジスタを選択するＭＯＳ型トランジスタのゲート電極が、前記不揮発性記憶用ＭＯＳ型トランジスタのゲート電極の側壁に自己整合的に形成されたサイドウォール・スペーサ状であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記不揮発性記憶用ＭＯＳ型トランジスタを選択するＭＯＳ型トランジスタの、サイドウォール・スペーサ状のゲート電極の一部に、当該サイドウォール・スペーサ状のゲート電極が搭載される側壁と交差する方向に延在する領域を有し、この領域で配線層に接続されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記サイドウォール・スペーサ状のゲート電極の、当該サイドウォール・スペーサ状のゲート電極が搭載される側壁と交差する方向に延在する領域が、このサイドウォール・スペーサ状のゲート電極に複数形成され、その複数の延在領域の各々に配線層が接続されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
請求項５に記載された半導体装置の各々の少なくとも一者を同一基板上の構成要素に含むことを特徴とする半導体装置。
【請求項８】
請求項６に記載された半導体装置の各々の少なくとも一者を同一基板上の構成要素に含むことを特徴とする半導体装置。
【請求項９】
同一の半導体基板上に、
論理回路用のＭＯＳ型トランジスタと、
不揮発性記憶用ＭＯＳ型トランジスタと、
その不揮発性メモリセルを選択するＭＯＳ型トランジスタと、
不揮発性記憶用ＭＯＳ型トランジスタに書込みと消去を行うための高耐圧ＭＯＳ型トランジスタとを、少なくとも有する半導体装置の製造方法であって、前記半導体基板の上部に準備された前記不揮発性記憶用ＭＯＳ型トランジスタのゲート用部材の、前記半導体基板と交差する面を有する一方の第１の端部をマスク部材を用いて、ドライ加工する第１の加工工程と、前記不揮発性記憶用ＭＯＳ型トランジスタのゲート用部材の他方の第２の端部をマスク部材を用いてドライ加工する第２の加工工程とを有して当該ゲート電極が加工され、
且つ前記論理回路用のＭＯＳ型トランジスタと、不揮発性記憶用ＭＯＳ型トランジスタに書込みと消去を行うための前記高耐圧ＭＯＳ型トランジスタのゲート電極用部材を、マスク部材を用いて所望形状にドライ加工する工程が、前記第１及び第２の加工工程のいずれかと同一工程でなされることを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板の上部に準備された前記不揮発性記憶用ＭＯＳ型トランジスタのゲート用部材を用いて二つのゲート電極を加工する場合、
前記第１の加工工程が、前記ゲート用部材を、前記二つのゲート電極を並置した時に両側に位置する第１の両端部をマスク部材を用いてドライ加工する第１の加工工程であり、
前記第２の工程が、前記第１の工程で加工された前記ゲート用部材を二つのゲート電極に分離する第２の加工工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の加工工程で形成されたゲート用部材で一対のゲート電極を形成し、且つ、前記第１の加工工程で形成されたゲート用部材の相対する側部に、当該不揮発性メモリセルを選択するＭＯＳ型トランジスタのゲート電極を形成される形態のゲート電極である場合、
前記第２の工程が、前記第１の工程で加工された前記ゲート用部材を二つのゲート電極に分離し、当該二つのゲート電極を形成する第２の加工工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第１の加工工程で形成されたゲート用部材の相対する側部の一方の側面にのみ、当該不揮発性メモリセルを選択するＭＯＳ型トランジスタのゲート電極を形成される形態のゲート電極である場合、
第１のゲート電極とこれと別異の第２のゲート電極とを一体としてゲート電極部材を準備し、且つ
前記第２の工程は、前記第１の工程で加工された前記ゲート用部材を二つのゲート電極に分離し、当該二つのゲート電極を形成する第２の加工工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第２の工程の後、少なくとも、前記論理回路用のＭＯＳ型トランジスタ、前記不揮発性記憶用ＭＯＳ型トランジスタに書込みと消去を行うための高耐圧ＭＯＳ型トランジスタの各トランジスタのゲート電極の側壁、及び前記不揮発性記憶用ＭＯＳ型トランジスタと前記不揮発性メモリセルを選択するＭＯＳ型トランジスタとで一対を構成する両ゲート電極の側壁に、絶縁薄層を形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
複数のＭＯＳ型トランジスタを有し且つゲート絶縁膜厚が相異なるＭＯＳ型トランジスタを同一基板上の構成要素に含む半導体装置の製造方法において、準備された半導体基体に複数のＭＯＳ型トランジスタを分離するための分離溝を形成する工程と、当該分離溝の形成工程の後、所望のＭＯＳ型トランジスタに供する１種類のゲート絶縁膜を形成する工程とを少なくとも有する半導体装置の製造方法。
【請求項１５】
前記分離溝の形成工程の後形成される１種類のゲート絶縁膜が、堆積された絶縁膜であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記分離溝の形成工程の後形成される１種類のゲート絶縁膜が、熱酸化膜であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記分離溝の形成工程の後形成される１種類のゲート絶縁膜が、不揮発性メモリセルの構成要素であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の構造と製法に関し、特に、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載する不揮発性半導体記憶装置の製造技術に関わるものである。
【０００２】
【従来の技術】
半導体不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能になる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。混載された不揮発性メモリには、そのマイクロコンピュータが必要とするプログラムを格納しておき、随時、読み出して使用するのが一般的である。  論理用半導体装置と混載する不揮発性メモリとして、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタからなるスプリットゲート型セルが挙げられる。この方式は、メモリを制御する周辺回路の面積が小さくて済むために、混載用途では主流となっている。関連する技術文献として、アイ・イー・イー・イー，ブイエルスアイ・テクノロジー・シンポジウム（ＩＥＥＥ，  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ）の１９９４年予稿集７１ページ乃至７２ページ（非特許文献１）、特開平５−４８１１３号公報（特許文献１）、特開平５−１２１７００号公報（特許文献２）などが挙げられる。本発明は、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタ、双方のゲート電極を独立に駆動することが出来るメモリセル構造に関わりが深く、その例として、特開平６−１８１３１９号公報（特許文献３）などが挙げられる。
【０００３】
【特許文献１】
特開平５−４８１１３号公報
【特許文献２】
特開平５−１２１７００号公報
【特許文献３】
特開平６−１８１３１９号公報
【非特許文献１】
アイ・イー・イー・イー，ブイエルスアイ・テクノロジー・シンポジウム（ＩＥＥＥ，  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ）、１９９４年予稿集、７１ページ〜７２ページ
【０００４】
【発明が解決しようとする課題】
半導体装置の微細化と低電圧化は益々進み、性能は向上を続けてきた。その一方で、加工の難度は高くなり、基板上に形成される段差、即ち、加工により生じた高低差のある領域の上に、微細なパターンを形成することも困難になってきた。例えば、フォトリソグラフィ技術では、ある平面上で理想的な焦点を結ばせて微細なパターンを精度良く形成する事は可能であるが、その焦点面から上下方向に離れるにつれて、パターンは十分解像しなくなる。この傾向は、パターンが微細になればなるほど顕著になることが知られている。従って、素子構造に起因する段差を如何に小さく抑えるかが重要である。特に、論理用ＭＯＳ型トランジスタの他に、不揮発性メモリセル、その制御を行うための高耐圧ＭＯＳ型トランジスタなどの種類の異なる素子を、同一基板上に形成せねばならない半導体装置の場合は、さらに深刻である。これらの段差は、ゲート酸化膜を複数水準にわたって形成するための洗浄や、ゲート電極の高さそのものによって生じる。複数の段差の生成をできるだけ抑える製造方法が必要になる。
【０００５】
論理用半導体装置の製法では、配線の自由度の高さや動作の高速性を向上させるために、ゲート電極とソース・ドレイン等の拡散層の寄生抵抗を低減させる必要がある。一般には、シリコンと高融点金属の合金であるシリサイドを自己整合的に形成する、サリサイド化プロセス（Ｓｅｌｆａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄａｔｉｏｎ）を用いる。不揮発性メモリセルに格納された情報を高速で読み出す場合、メモリセル部分もサリサイド化工程を省略することはできない。しかし、メモリセル毎に選択ＭＯＳ型トランジスタが存在するスプリットゲート型で、選択ＭＯＳ型トランジスタもしくは記憶用ＭＯＳ型トランジスタとの距離が非常に近い場合や、どちらかのゲート電極が自己整合構造をとる場合には、通常の方法でサリサイド化を行うことは難しい。双方のゲート電極間あるいはゲート電極と拡散層が、シリサイドによって短絡する不良が発生する可能性が高まるからである。短絡不良が発生しにくく、論理用ＭＯＳ型トランジスタと整合性が良い製造方法が必要になる。
【０００６】
【課題を解決するための手段】
段差の発生を少なくするために、通常のＭＯＳ型トランジスタのゲート酸化膜を、全て形成し、後に素子分離構造を形成する。この工程順序により、不要なゲート酸化膜を除去する際の洗浄が素子分離構造に及ぶことを防ぎ、結果として、半導体基板上の段差発生を抑制する。
【０００７】
不揮発性メモリセルの自己整合電極を形成する場合、それを形成したい側壁部を先に露出させ、自己整合電極を形成する。自己整合電極を形成しない側壁を後で形成することにより、不要な自己整合電極が形成されるのを防止する。この工程順序により、不要なゲート電極による短絡その他の不良を防止する。
【０００８】
選択ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタからなる不揮発性メモリセルのゲート電極の内、記憶用ＭＯＳ型トランジスタのゲート電極はシリサイド化しない。選択用ＭＯＳ型トランジスタは、プログラムの呼び出しのために高速に動作する必要があるので、そちらはシリサイド化を行う。記憶用ＭＯＳ型トランジスタのゲート電極は、配線層で裏打ちすることで抵抗を低減する。この手法により、シリサイドによる２種類のゲート電極間の短絡を抑止する。
【０００９】
側壁にサイドウォール・スペーサを形成できない自己整合電極、及びその電極に隣接する拡散層は、シリサイド化しない。この手法により、シリサイドによるゲート・拡散層間の短絡を抑止する。
【００１０】
【発明の実施の形態】
図１及び図２は、本発明の製造方法を適用する際の前提となる、半導体不揮発性メモリセルの１例である。これらは、情報記憶のためにトラップ膜を用いることを特徴としている。動作方式として、ソースサイド・インジェクションと呼ばれるホットエレクトロン注入、及びメモリゲートに電圧を印加することで生じる電界を利用したトンネル消去を用いることが出来る。尚、図中の文字表示のない斜線部は酸化物層を示す。それぞれ、動作時の電圧印加法も表１及び表２に記した。表１は図１の装置、表２は図２の装置に関するものである。以降、本発明の実施形態である製造工程を説明するに当たり、図１または図２の構造を用いる。
【００１１】
【表１】
2004247633.tif 000003
【表２】
2004247633.tif 000004
具体的な実施の諸形態を説明するに先立って、図面で用いる主な符号を説明しておく。これらは、便宜的に用いた符号である。これらの符号は、以下に示す諸実施の形態において同様である。
（１）主な構成部材或いは部位に関する符号
ＰＳＵＢ：Ｐ型シリコン基板、ＰＡＤＯＸ：熱酸化膜、ＰＡＤＳＩＮシリコン窒化膜
（２）半導体集積回路の各素子領域に関する符号
ＬＶＰＭＯＳ：論理用ＰチャネルＭＯＳ型トランジスタ形成領域
ＬＶＮＭＯＳ：論理用ＮチャネルＭＯＳ型トランジスタ形成領域
ＨＶＰＭＯＳ：不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域
ＨＶＮＭＯＳ：不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域
ＣＡＰ：静電容量形成領域
ＣＥＬＬ：不揮発性記憶素子形成領域
ＬＮＷＬ：ＬＶＰＭＯＳ用Ｎ型ウェル
ＬＰＷＬ：ＬＶＮＭＯＳ用Ｐ型ウェル
ＨＮＷＬ：ＨＶＰＭＯＳ用Ｎ型ウェル
ＨＰＷＬ：ＨＶＮＭＯＳ用Ｐ型ウェル
ＭＰＷＬ：ＣＥＬＬ用Ｐ型ウェル
＜実施の形態１＞
図３から図２２を用いて、本発明の実施形態を示す。標準的な浅溝素子分離構造を用い、メモリセル選択用ＭＯＳ型トランジスタを、記憶用ＭＯＳ型トランジスタより先に形成する工程順序である。尚、浅溝素子分離構造とは、基板ないしは基体に設けた浅い溝によって、この半導体装置に搭載される各素子部を分離する構造である。そして、この溝内には通例絶縁物が充填される。
【００１２】
先ず、図３を説明する。Ｐ型シリコン基板（ＰＳＵＢ）上に、将来、所望の素子を形成する領域を決めておくこととする。図中では、論理用ＰチャネルＭＯＳ型トランジスタ形成領域をＬＶＰＭＯＳ、論理用ＮチャネルＭＯＳ型トランジスタ形成領域をＬＶＮＭＯＳ、不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域をＨＶＰＭＯＳ、不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域をＨＶＮＭＯＳ、静電容量形成領域をＣＡＰ、不揮発性記憶素子形成領域をＣＥＬＬとする。
【００１３】
その後、全面に熱酸化膜（ＰＡＤＯＸ）、シリコン窒化膜（ＰＡＤＳＩＮ）を被着する。
【００１４】
図４は、図３に続く工程である。フォトリソグラフィと異方性ドライエッチング技術を用い、Ｐ型シリコン基板（ＰＳＵＢ）上に浅溝素子分離領域（前述の素子を分離するための浅い溝の領域）となる溝１を開口する。その後、全面に酸化膜（ＳＧＩＯＸ）を堆積し、開口した溝内を全て充填する。溝内充填に用いる酸化膜は、ＴＥＯＳを原料に用いた堆積酸化膜などが用いられる。こうして浅溝素子分離領域２が形成される。尚、ＴＥＯＳは当該分野で用いられているテトラエトキシシランあるいはテトラエトキシオルソシリケイトなどを指す。
【００１５】
図５は、図４に続く工程である。化学的機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｉｎｇと称される）を用いて、シリコン窒化膜（ＰＡＤＳＩＮ）が露出するまで研磨を進め、浅溝内に充填されたシリコン酸化膜（ＳＧＩＯＸ）以外の、不要な堆積酸化膜を除去する。その後、それぞれの領域に対応して、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）用Ｎ型ウェル（ＬＮＷＬ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）用Ｐ型ウェル（ＬＰＷＬ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）用Ｎ型ウェル（ＨＮＷＬ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）用Ｐ型ウェル（ＨＰＷＬ）、不揮発性記憶素子形成領域（ＣＥＬＬ）用Ｐ型ウェル（ＭＰＷＬ）、及び領域ＣＥＬＬを他の素子領域から電気的に分離するＮ型不純物層（ＮＩＳＯ）を設ける。これらの不純物層は、フォトリソグラフィ技術を用いて、選択的なイオン打込みを行うことで、設ける事が出来る。
【００１６】
図６は、図５に続く工程である。浅溝素子分離領域（ＳＧＩ：ＳｈａｌｌｏｗＧｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）を形成し終えたので、エッチングによりシリコン窒化膜（ＰＡＤＳＩＮ）を完全に除去する。残った熱酸化膜（ＰＡＤＯＸ）を介して高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のしきい電圧調整のための不純物層（ＨＰＥ）、及び高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）のしきい電圧調整のための不純物層（ＨＮＥ）を、イオン打込みで形成する。この不純物層ＨＰＥの形成にはリン、不純物層ＨＮＥの形成にはボロンを用いる。その後、熱酸化膜（ＰＡＤＯＸ）をフッ酸で完全に除去し、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）用及び高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）用のゲート酸化膜（ＨＶＯＸ）を熱酸化で形成する。その膜厚は２０ナノメートルとする。
【００１７】
図７は、図６に続く工程である。フォトリソグラフィ技術を用いて、高耐圧用ＰチャネルＭＯＳ型トランジスタ領域（ＨＶＰＭＯＳ）及び高耐圧用ＮチャネルＭＯＳ型トランジスタ領域（ＨＶＮＭＯＳ）のみをレジスト（ＲＥＳＧＯＸ）で覆い、露出したＰチャネルＭＯＳ型トランジスタ領域（ＬＶＰＭＯＳ）、ＮチャネルＭＯＳ型トランジスタ領域（ＬＶＮＭＯＳ）、不揮発性記憶素子形成領域（ＣＥＬＬ）のゲート酸化膜（ＨＶＯＸ）をフッ酸で除去する。
【００１８】
図８は、図７に続く工程である。ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）のしきい電圧調整用不純物層（ＬＰＥ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）のしきい電圧調整用不純物層（ＬＮＥ）、メモリセル選択用ＭＯＳ型トランジスタのしきい電圧調整用不純物層（ＳＥ）を、それぞれイオン打込みで選択的に形成した後、論理用ＰチャネルＭＯＳ型トランジスタ形成領域（ＬＶＰＭＯＳ）、論理用ＮチャネルＭＯＳ型トランジスタ形成領域（ＬＶＮＭＯＳ）及びメモリセル選択用ＭＯＳ型トランジスタのゲート酸化膜（ＬＶＯＸ）を熱酸化で形成する。
【００１９】
図９は、図８に続く工程である。全面に、ノンドープのポリシリコン（ＰＯＬＹＳＧ）を堆積し、その直上にシリコン酸化膜（ＳＧＣＡＰＯＸ）を堆積する。フォトリソグラフィ技術を用いて、キャパシタ領域（ＣＡＰ）、及び不揮発性記憶素子形成領域（ＣＥＬＬ）以外をフォトレジスト（ＲＥＳＳＧ）で覆い、露出しているノンドープのポリシリコン（ＰＯＬＹＳＧ）部に、リンをイオン打込みで導入し、Ｎ型ポリシリコンとする。
【００２０】
図１０は、図９に続く工程である。不揮発性記憶素子形成領域（ＣＥＬＬ）のノンドープのポリシリコン層（ＰＯＬＹＳＧ）を、フォトリソグラフィ技術と異方性ドライエッチングを用いて、電極ＳＧ０とする。電極ＳＧ０は、さらに加工を進めることで、具体的なメモリセル選択ＭＯＳ型トランジスタのゲート電極となるが、これは後の工程説明で明らかになるであろう。電極ＳＧ０を除去して露出したＣＥＬＬ用Ｐ型ウェル（ＭＰＷＬ）中に、メモリセルの記憶用ＭＯＳ型トランジスタしきい値調整用不純物層ＭＥを、イオン打込みで導入する。記憶用ＭＯＳ型トランジスタの中性しきい値は負にしておくことが望ましいため、不純物層ＭＥには、Ｎ型であるリンあるいはヒ素を打込む。尚、この打ち込みに際して、ＬＶＰＭＯＳの領域からＣＡＰの領域までの間をフォトレジストで覆って行なわれる。このフォトレジストは図示されていない。
【００２１】
図１１は、図１０に続く工程である。前記イオン打ち込み用のフォトレジストを除去した上で、まず、熱酸化膜（ＢＯＴＯＸ）を形成する。この膜は記憶用ＭＯＳ型トランジスタのゲート絶縁膜の最下層に用いられる。同時に、露出したままの層ＳＧ０の側壁も酸化され、熱酸化膜（ＢＯＴＯＸＳＷ）となる。
【００２２】
続いて、全面に、記憶用トラップ膜（ＭＳＩＮ）を被着する。再び熱酸化を行い、シリコン窒化膜（ＭＳＩＮ）の上部を酸化し、酸化膜（ＴＯＰＯＸ）とする。このようにして、記憶用ＭＯＳ型トランジスタのゲート絶縁膜兼記憶用膜を形成する。図１に相当するメモリセルを製造する場合の膜厚構成例として、ここでは熱酸化膜（ＢＯＴＯＸ）を５ナノメートル、シリコン窒化膜（ＭＳＩＮ）を１０ナノメートル、酸化膜（ＴＯＸ）を２ナノメートルとする。この膜厚構成は、メモリセルの動作方式によって変わるため、本発明の主眼ではないことを明記しておく。また、トラップ膜としては、シリコン窒化膜を例にするが、電荷の注入・放出が可能であれば、他の膜でも良い。その後、全面に、Ｎ型ポリシリコン（ＰＯＬＹＭＧ）を堆積する。
【００２３】
図１２は、図１１に続く工程である。フォトレジスト（ＲＥＳＣＡＰＣ）を形成し、これをマスクにして、異方性ドライエッチングを行うと、このフォトレジスト（ＲＥＳＣＡＰＣ）の直下にはＮ型ポリシリコン層（ＴＣＡＰＣ）が形成される。このＮ型ポリシリコン層（ＴＣＡＰＣ）はキャパシタの上部電極として用いるが、詳細は後述する。異方性ドライエッチングにより、電極（ＳＧ０）の側壁段差部分には、サイドウォール状のエッチ残りＮ型ポリシリコン層ＭＧ１、Ｎ型ポリシリコン層ＭＧ２が生じる。本発明では、これらを記憶用ＭＯＳ型トランジスタのゲート電極として使用する。尚、Ｎ型ポリシリコン層ＭＧ０も形成されるが、これは不揮発性記憶素子形成領域（ＣＥＬＬ）外に存在するので、記憶用ＭＯＳ型トランジスタのゲート電極としては用いない。
【００２４】
図１３は、図１２の状態を見た斜視図であり、不揮発性記憶素子形領域（ＣＥＬＬ）部分だけを示し、更に、基板上の酸化物層より上部のみを示している。ポリシリコン層ＭＧ１及びポリシリコン層ＭＧ２は、記憶用ＭＯＳ型トランジスタのゲート電極であるため、配線を接続する為の領域が必要になる。フォトレジスト（ＲＥＳＣＡＰＣ）がポリシリコン層ＭＧ１及びポリシリコン層ＭＧ２の一部を覆うことで、エッチングされない領域、即ち、サイドウォールではない平面的な領域（平坦領域）を残す事が出来る。その領域で、ポリシリコン層ＭＧ１及びポリシリコン層ＭＧ２を金属配線層と接続する。図１３に平坦領域と付した領域は、ポリシリコン層ＭＧ１或いはポリシリコン層ＭＧ２から延在されるポリシリコン層である。この領域は、メモリセル１６個毎あるいは８個毎などに設けるが、ポリシリコン層ＭＧ１或いはポリシリコン層ＭＧ２の寄生抵抗が大きいほど、設ける頻度を高くすることで、配線層の裏打ちによる抵抗低減を適切に行う事が出来る。
【００２５】
図１４は、図１２に続く工程である。全面に被着しているシリコン窒化膜（ＭＳＩＮ）の内、不要な部分を除去するため、記憶用トラップ膜となるシリコン窒化膜（ＭＳＩＮ）を除去する領域と、残す領域とを、フォトレジスト（ＲＥＳＭＲＶＭＳＩＮ）で分ける。露出した領域の記憶用トラップ膜（ＭＳＩＮ）を熱リン酸あるいは、ドライエッチングで除去する。Ｎ型ポリシリコン層（ＴＣＡＰＣ）の直下にあるシリコン窒化膜（ＭＳＩＮ）は、静電容量を製造するために必要なので除去しない。
【００２６】
図１５は、図１４に続く工程である。ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）の各領域にあるノンドープのポリシリコン（ＰＯＬＹＳＧ）には、Ｐ型ゲート形成のためのニフッ化ボロンを導入し、他方、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）の各領域にあるノンドープのポリシリコン（ＰＯＬＹＳＧ）には、Ｎ型ゲート形成のためのリンを導入する。これらは、フォトリソグラフィとイオン打込み技術を用いて行う。尚、図１５では、上記リンイオン打ち込みのためのレジスト（ＲＥＳＮＳＧ）を形成した状態を示している。
【００２７】
図１６は、図１５に続く工程である。未加工のポリシリコン（ＰＯＬＹＳＧ）を、ゲート電極に加工することを目的とする。フォトリソグラフィ技術によりフォトレジスト（ＲＥＳＧＡＴＥ）を形成し、異方性ドライエッチングを施す事で、ＬＶＰＭＯＳ用ゲート電極（ＬＶＰＧ）、ＬＶＮＭＯＳ用ゲート電極（ＬＶＮＧ）、ＨＶＰＭＯＳ用ゲート電極（ＨＶＰＧ）、ＨＶＮＭＯＳ用ゲート電極（ＨＶＮＧ）を形成する。この工程で、不揮発性記憶素子形成領域（ＣＥＬＬ）の領域に対応するポリシリコンＳＧ０を分断し、電極となるポリシリコンＭＧ１、ＭＧ２に対応する選択ＭＯＳ型トランジスタのゲート電極であるＳＧ１及びＳＧ２を形成する。さらに、キャパシタの下部電極（ＢＣＡＰＣ）をも形成する。キャパシタ（ＣＡＰ）は、上部電極（ＴＣＡＰＣ）、下部電極（ＢＣＡＰＣ）、それら２つの電極間絶縁膜であるＳＧＯＸ、ＭＳＩＮ、ＴＯＰＯＸの積層膜からなる。この加工時に、不要な層ＭＧ０を除去する。
【００２８】
図１７は、図１６に続く工程である。夫々のＭＯＳ型トランジスタのソース及びドレインの浅い接合領域を形成する。これらの各浅い接合領域は、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）にはＬＶＰＭ、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）にはＬＶＮＭ、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）にはＨＶＰＭ、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）にはＨＶＮＭとなる。メモリセルの選択ＭＯＳトランジスタに対しては、層ＳＧＮＭとなる。メモリセルの選択ＭＯＳトランジスタ用の浅い接合領域（ＳＧＮＭ）はＮチャネルＭＯＳ型トランジスタ用の浅い接合領域（ＬＶＮＭ）と同一としても良い。この工程での浅接合領域形成には、既存のフォトリソグラフィ技術とイオン打込み技術を用いる。また、記憶用ＭＯＳ型トランジスタのＮ型拡散層（ＭＮ）も、フォトリソグラフィ技術とイオン打込み技術で形成する。
【００２９】
図１８は、図１７に続く工程である。全面にシリコンの酸化膜を堆積し、それを異方性ドライエッチングで削る。各々のゲート電極の側壁には、シリコン酸化膜から成るサイドウォール・スペーサ（ＳＷＬＤＤ）が形成される。この後、全てのＰチャネルＭＯＳ型トランジスタの高濃度不純物領域（ソース或いはドレイン）（ＳＤＰ）、全てのＮチャネルＭＯＳ型トランジスタの高濃度不純物領域（ソース或いはドレイン）（ＳＤＮ）を、フォトリソグラフィとイオン打込みで形成する。高濃度不純物領域（ＳＤＰ）はＰ型ウェル引き上げ領域に、高濃度不純物領域ＳＤＮはＮ型ウェルの引き上げ領域にも打込まれる。
【００３０】
図１９は、図１８に続く工程である。メモリセルの自己整合型電極（ここでは記憶用ＭＯＳ型トランジスタのゲート電極）、及びそのゲート電極に隣接する拡散層を、フォトレジスト（ＲＥＳＲＭＶＯＸ）で覆う。そして、露出したゲート電極上部、ソース・ドレインの上部に存在する絶縁膜を除去し、ポリシリコン及びシリコン基板を露出させる。露出した領域にだけ、シリサイドを形成するための準備工程である。詳細は図２０で述べる。
【００３１】
図２０は、図１９に続く工程である。一般に、プロセッサーに代表される論理ＬＳＩの製造工程では、サリサイデーション（自己整合でのシリサイド化）技術を用いて、ゲート電極上部、ソース及びドレイン上部に低抵抗のシリサイド（シリコンと高融点金属の合金）層を形成する手法が用いられる。これは、電極の寄生抵抗を低減し、高速で動作するＬＳＩを実現するために欠かせない工程である。本発明の製造工程で形成される不揮発性メモリセルの選択ＭＯＳ型トランジスタは、読出しの際に高速で駆動されるものである。従って、そのゲート電極であるＳＧ１、ＳＧ２の表面にシリサイドを設け、寄生抵抗を低減せねばならない。しかし、電極ＳＧ１と自己整合型ゲート電極ＭＧ１、あるいは電極ＳＧ２と自己整合型ゲート電極ＭＧ２との距離は、シリコン酸化膜（ＢＯＴＯＸＳＷ）、タラップ膜（ＭＳＩＮ）、シリコン酸化膜（ＴＯＰＯＸ）の積層膜の厚さ分だけしかない。双方のゲート電極上部にシリサイドを形成した場合、ゲート間に短絡箇所を生じるおそれがある。シリサイド化は、どちらか一方の電極だけを対象とせざるを得ない。サイドウォール型の自己整合ゲート電極は、その側壁に絶縁用サイドウォールスペーサーを設け難いことから、拡散層との間にもシリサイド起因の短絡箇所を生じる可能性がある。これらのことから、自己整合サイドウォール構造ではない、電極ＳＧ１、ＳＧ２のみをシリサイド化することで、読出し時の高速動作に向き且つ製造不良が発生しない構造とすることができる。スパッタ法を用いて金属コバルトＣＯを被着した後、シリサイドを形成する領域をフォトレジスト（ＲＥＳＲＭＶＣＯ）で覆う。ウェットエッチングを行って、自己整合型ゲート電極ＭＧ１、ＭＧ２及びそれらのゲート電極に隣接する拡散層上にある金属コバルトＣＯを除去する。
【００３２】
図２１は、図２０に続く工程である。窒素雰囲気中で、７５０度、２分程度の熱処理を施し、金属コバルトとシリコンが接触した部分にコバルトシリサイドを形成する。その後、不要な未反応の金属コバルトを、ウェットエッチングで除去する。窒素雰囲気中で、７８０度、２分程度の熱処理を追加すると、所望のゲート電極上部、キャパシタ電極上部、拡散層上部に、低抵抗のコバルトシリサイド（ＣＯＳＩ）が形成される。自己整合型ゲート電極ＭＧ１、ＭＧ２及びそれらのゲート電極に隣接する拡散層上には、コバルトシリサイド層（ＣＯＳＩ）は形成されない。
【００３３】
図２２は、図２１に続く工程である。全面に配線層間絶縁膜（ＩＮＳ１）を堆積する。フォトリソグラフィとドライエッチング技術を用いて、各々のゲート電極、ソース、ドレイン、ウェル上にコンタクトホールを開口し、第１の配線層となる金属層を堆積する。その後、フォトリソグラフィと異方性ドライエッチング技術を用いて、所望の回路を構成する配線層Ｍ１を形成する。絶縁膜（ＩＮＳ２）は、配線層Ｍ１と第２の配線層とを絶縁するための、第２の配線層間絶縁膜である。以降、必要な配線を順次形成してゆく。以降の工程は、基本的に通例の半導体装置の製法に従って十分である。従って、その詳細な説明は省略する。
【００３４】
＜実施の形態２＞
図２３から図３４を用いて、本発明の第２の実施形態を示す。これは、トラップ膜を有する記憶用ＭＯＳ型トランジスタ部を、周辺の通常ＭＯＳ型トランジスタやメモリセル選択ＭＯＳ型トランジスタよりも先に製造する手法である。第１の実施形態と重複する部分の説明は、適宜、省略する。
【００３５】
図２３を説明する。Ｐ型シリコン基板（ＰＳＵＢ）上に、将来、所望の素子を形成する領域を決めておくこととする。論理用ＰチャネルＭＯＳ型トランジスタ形成領域をＬＶＰＭＯＳ、論理用ＮチャネルＭＯＳ型トランジスタ形成領域をＬＶＮＭＯＳ、不揮発性情報書換え用の高耐圧用ＰチャネルＭＯＳ型トランジスタ形成領域をＨＶＰＭＯＳ、不揮発性情報書換え用の高耐圧用ＮチャネルＭＯＳ型トランジスタ形成領域をＨＶＮＭＯＳ、不揮発性記憶素子形成領域をＣＥＬＬとする。
【００３６】
先ず、シリコン基板（ＰＳＵＢ）の所定領域の全面に熱酸化膜（ＰＡＤＯＸ）、シリコン窒化膜（ＰＡＤＳＩＮ）を被着する。
【００３７】
図２４は、図２３に続く工程である。フォトリソグラフィと異方性ドライエッチング技術を用い、シリコン基板（ＰＳＵＢ）上に、浅溝素子分離領域となる溝を開口する。その後、全面に酸化膜（ＳＧＩＯＸ）を堆積し、開口した溝内を全て充填する。
【００３８】
図２５は、図２４に続く工程である。化学的機械研磨法を用いて、シリコン窒化膜（ＰＡＤＳＩＮ）が露出するまで研磨を進め、浅溝１内に充填されたシリコン酸化膜（ＳＧＩＯＸ）以外の、不要な堆積酸化膜を除去する。その後、それぞれの領域に対応して、ＬＶＰＭＯＳ用Ｎ型ウェル（ＬＮＷＬ）、ＬＶＮＭＯＳ用Ｐ型ウェル（ＬＰＷＬ）、ＨＶＰＭＯＳ用Ｎ型ウェル（ＨＮＷＬ）、ＨＶＮＭＯＳ用Ｐ型ウェル（ＨＰＷＬ）、ＣＥＬＬ用Ｐ型ウェル（ＭＰＷＬ）、及びＣＥＬＬ領域を他の素子領域から電気的に分離するＮ型不純物層（ＮＩＳＯ
）を設ける。
【００３９】
図２６は、図２５に続く工程である。不揮発性記憶素子形成領域（ＣＥＬＬ）の記憶用ＭＯＳ型トランジスタのしきい値調整用不純物層（ＭＥ）を設ける。その後、記憶用ＭＯＳ型トランジスタのゲート絶縁膜の最下層の熱酸化膜（ＢＯＴＯＸ）、記憶用トラップ膜（ＭＳＩＮ）、記憶用トラップ膜（ＭＳＩＮ）の上部に酸化膜（ＴＯＰＯＸ）を形成する。シリコン酸化膜（ＴＯＰＯＸ）直上に、ノンドープのポリシリコン（ＰＯＬＹＭＧ）を堆積し、このポリシリコン（ＰＯＬＹＭＧ）の直上にシリコン酸化膜（ＭＧＣＡＰＯＸ）を堆積する。ＣＥＬＬ領域以外をフォトレジスト（ＲＥＳＮＭＧ）で覆い、不揮発性記憶素子形成領域（ＣＥＬＬ）のポリシリコン（ＰＯＬＹＭＧ）にのみリンイオンを打ち込み、Ｎ型ポリシリコンとする。ここではノンドープのポリシリコン（ＰＯＬＹＭＧ）をＮ型にする工程を示したが、当初よりＮ型ドープト・ポリシリコンを用いる事もできる。
【００４０】
図２７は、図２６に続く工程である。フォトリソグラフィとドライエッチングを用いて、不揮発性メモリセルの選択ＭＯＳ型トランジスタの領域を除いて、ポリシリコン（ＰＯＬＹＭＧ）を選択的に除去し、記憶用トラップ膜（ＭＳＩＮ）が露出したところで止める。
【００４１】
その後、記憶用トラップ膜（ＭＳＩＮ）が露出した前記領域の記憶用トラップ膜（ＭＳＩＮ）を熱リン酸で除去し、フッ酸でゲート絶縁膜の最下層熱酸化膜（ＢＯＴＯＸ）を除去する。
【００４２】
この段階で、層ＭＧ０の形状が出来る。層ＭＧ０の側壁に、シリコン酸化膜からなるサイドウォール・スペーサ（ＳＷＯＸ）を形成する。これは、シリコン酸化膜の堆積後に異方性ドライエッチングを施す事で形成する。フォトリソグラフィ技術とイオン打込み技術を用いて、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のしきい値調整用不純物層ＨＰＥ、及び高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）のしきい値調整用不純物層（ＨＮＥ）を形成する。その後、洗浄を経て、熱酸化を行い、シリコン酸化膜（ＨＶＯＸＡ）を形成する。その膜厚は３ナノメートルより５ナノメートルとする。続いて、シリコン酸化膜（ＨＶＯＸＡ）直上にシリコン酸化膜（ＨＶＯＸＢ）を堆積する。シリコン酸化膜（ＨＶＯＸＡ）とシリコン酸化膜（ＨＶＯＸＢ）の積層膜は、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）及び高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のゲート絶縁膜になるので、十分な絶縁耐圧が出るような膜厚にする。ここでは、積層膜厚を２０ナノメートルとする。
【００４３】
図２８は、図２７に続く工程である。高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）領域及び高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）領域を、フォトレジスト（ＲＥＳＨＶＧ）で覆う。フッ酸処理を施して、前記ＨＶＰＭＯＳ領域及び前記ＨＶＮＭＯＳ領域以外に存在する、シリコン酸化膜（ＨＶＯＸＡ）及びシリコン酸化膜（ＨＶＯＸＢ）からなる積層膜を除去する。
【００４４】
図２９は、図２８に続く工程である。フォトリソグラフィとイオン打込み技術を用いて、不揮発性記憶素子形成領域（ＣＥＬＬ）のメモリセル選択用ＭＯＳ型トランジスタのしきい値調整不純物層（ＳＥ）、ＰチャネルＭＯＳ型トランジスタＬＶＰＭＯＳ用のしきい値調整不純物層（ＬＰＥ）及びＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）のしきい値調整用の不純物層（ＬＮＥ）を形成する。その後、熱酸化膜（ＬＶＯＸ）を形成する。熱酸化膜（ＬＶＯＸ）は、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）及びメモリセル選択用ＭＯＳ型トランジスタのゲート絶縁膜として用いる。
【００４５】
全面にノンドープのポリシリコン（ＰＯＬＹＳＧ）、及びシリコン酸化膜（ＳＧＣＡＰＯＸ）を堆積する。ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）領域と高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）領域をフォトレジスト（ＲＥＳＮＳＧ）で覆い、それ以外の領域にリンイオンを打込んで、ノンドープのポリシリコン（ＰＯＬＹＳＧ）をＮ型ポリシリコンとする。フォトレジスト（ＲＥＳＮＳＧ）で覆われた領域にあるノンドープのポリシリコン（ＰＯＬＹＳＧ）には、ニフッ化ボロンを選択的に打込んでＰ型ポリシリコンにする。
【００４６】
図３０は図２９に続く工程である。不揮発性記憶素子形成領域（ＣＥＬＬ）以外をフォトレジスト（ＲＥＳＳＧ）で覆う。そして、異方性ドライエッチングを施して、シリコン酸化膜（ＳＧＣＡＰＯＸ）及びポリシリコン（ＰＯＬＹＳＧ）を除去する。この時、不揮発性記憶素子形成領域（ＣＥＬＬ）のポリシリコン（ＰＯＬＹＳＧ）をサイドウオール・スペーサ（ＳＷＯＸ）の外側にサイドウォール・スペーサ状になるように加工する。
【００４７】
図３１は、図３０の工程を斜め上から見た斜視図である。尚、図は不揮発性記憶素子形成領域（ＣＥＬＬ）だけを示し、更に、基板上の酸化物層より上部のみを示している。電極ＳＧ１及び電極ＳＧ２は、メモリセル選択用ＭＯＳ型トランジスタのゲート電極であるため、配線を接続する為の領域が必要になる。フォトレジストＲＥＳＳＧを電極ＳＧ１及び電極ＳＧ２の一部を覆うことで、エッチングされない、即ち、サイドウォールではない平面的な領域を残す事が出来る。その領域でＳＧ１及びＳＧ２を金属配線層と接続する。
【００４８】
図３２は、図３０に続く工程である。フォトリソグラフィ技術を用いて、フォトレジスト（ＲＥＳＧＡＴＥ）を、所望のゲート部位に対応する形状にパターニングし、異方性ドライエッチを施してゲート電極を形成する。各ゲート電極は、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）用ゲート電極（ＬＶＰＧ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）用ゲート電極（ＬＶＮＧ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）用ゲート電極（ＨＶＰＧ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）用ゲート電極（ＨＶＮＧ）である。このとき、層ＭＧ０を２分割して、各々を独立したゲート電極ＭＧ１及びＭＧ２とする。
【００４９】
図３３は、図３２に続く工程である。夫々のＭＯＳ型トランジスタのソース及びドレインの浅い接合領域を形成する。ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）にはＬＶＰＭ、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）にはＬＶＮＭ、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）にはＨＶＰＭ、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）にはＨＶＮＭとなる。メモリセルの選択ＭＯＳトランジスタに対してはＬＶＮＭである。この工程での浅い接合領域形成には、既存のフォトリソグラフィ技術とイオン打込み技術を用いる。また、記憶用ＭＯＳ型トランジスタのＮ型拡散層ＭＮも、フォトリソグラフィ技術とイオン打込み技術で形成する。
【００５０】
その後、ゲート電極側壁に、シリコン酸化膜からなるサイドウォール・スペーサ（ＳＷＬＤＤ）を形成する。この後、全てのＰチャネルＭＯＳ型トランジスタの高濃度ソース或いは高濃度ドレイン（ＳＤＰ）、全てのＮチャネルＭＯＳ型トランジスタの高濃度ソース或いは高濃度ドレイン（ＳＤＮ）を、フォトリソグラフィとイオン打込みで形成する。高濃度不純物領域（ＳＤＰ）はＰ型ウェル引き上げ領域に、高濃度不純物領域（ＳＤＮ）はＮ型ウェルの引き上げ領域にも打込む。
【００５１】
図３４は、図３３に続く工程である。電極ＳＧ１、電極ＳＧ２はＭＧ１及びＭＧ２に対して自己整合的に形成されたゲート電極であるが、その形状はサイドウォール・スペーサ状である。これをシリサイド化すると、隣接する拡散層と短絡する可能性が非常に高い。また、電極ＭＧ１、電極ＭＧ２をシリサイド化しても、読出し時の高速化には寄与しない。従って、不揮発性記憶素子形成領域（ＣＥＬＬ）にはシリサイドを設けないこととする。全面に金属ＣＯ層を被着した後、不揮発性記憶素子形成領域（ＣＥＬＬ）以外をフォトレジストＲＥＳＣＯで覆う。そして、この不揮発性記憶素子形成領域（ＣＥＬＬ）にあるＣＯ層を除去して、シリサイドが形成されないようにする。
【００５２】
図３５は、図３４に続く工程である。窒素雰囲気中で、７５０度、２分程度の熱処理を施し、金属コバルトとシリコンが接触した部分にコバルトシリサイドを形成する。その後、不要な未反応の金属コバルトを、ウェットエッチングで除去する。窒素雰囲気中で、７８０度、２分程度の熱処理を追加すると、所望のゲート電極上部、キャパシタ電極上部、拡散層上部に、低抵抗のコバルトシリサイド（ＣＯＳＩ）が形成される。
【００５３】
図３６は、図３５に続く工程である。全面に配線層間絶縁膜ＩＮＳ１を堆積する。フォトリソグラフィとドライエッチング技術を用いて、各々のゲート電極、ソース、ドレイン、ウェル上にコンタクトホールを開口し、第１の配線層となる金属層を堆積する。その後、フォトリソグラフィと異方性ドライエッチング技術を用いて、所望の回路を構成する配線層Ｍ１を形成する。配線層間絶縁膜ＩＮＳ２は、Ｍ１と第２の配線層とを絶縁するための、第２の配線層間絶縁膜である。以降の配線工程は通例のものと同様であるので、その詳細説明を省略する。
【００５４】
＜実施の形態３＞
図３７から図５１を用いて、本発明の第３の実施形態を示す。記憶用ＭＯＳ型トランジスタ部を、周辺の通常ＭＯＳ型トランジスタやメモリセル選択ＭＯＳ型トランジスタよりも後に製造する手法であるが、前述の第１及び第２の実施形態と異なり、記憶用ＭＯＳ型トランジスタ以外のゲート酸化膜を形成した後に、浅溝素子分離構造を形成する。説明文中で、適宜、数値を開示するが、これらは一例であり、本発明を特に限定するものではない。
【００５５】
図３７を説明する。シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＰＲＥＯＸ）を形成する。ここでの厚さは２０ナノメートルとする。熱酸化膜（ＰＲＥＯＸ）を通じて、論理用ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）、論理用ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）、静電容量形成領域（ＣＡＰ）、不揮発性記憶素子形成領域（ＣＥＬＬ）に対応したウェルＬＮＷＬ、ＬＰＷＬ、ＨＮＷＬ、ＨＰＷＬ、ＭＰＷＬを、イオン打込みで形成する。これらの記号が示す意味は、第１乃至第２の実施形態で説明したものと同一である。
【００５６】
図３８は、図３７に続く工程である。高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のしきい値調整用不純物層ＨＰＥ及び、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）のしきい値調整用不純物層（ＨＮＥ）を、フォトリソグラフィ技術とイオン打込み技術を用いて形成する。
【００５７】
その後、熱酸化膜（ＰＲＥＯＸ）を除去した後に熱酸化を行い、全面に熱酸化膜ＨＶＯＸを形成する。熱酸化膜（ＨＶＯＸ）の膜厚は２０ナノメートルとする。その後、フォトレジスト（ＲＥＳＧＯＸ）で高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）及び高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）領域を覆う。フッ酸ウェットエッチングを施せば、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）と高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）領域のみに熱酸化膜（ＨＶＯＸ）が残る。他の領域にあった熱酸化膜（ＨＶＯＸ）は、フッ酸で全て除去される。
【００５８】
図３９は、図３８に続く工程である。ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）のしきい値調整用不純物層（ＬＰＥ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）のしきい値調整用不純物層（ＬＮＥ）、及びメモリセル選択用ＭＯＳ型トランジスタしきい値調整用不純物層ＳＥを、フォトリソグラフィとイオン打ち込みを用いて形成する。熱酸化を行い、図３８の工程で露出したシリコン基板表面に、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）及びメモリセル選択用ＭＯＳ型トランジスタのゲート酸化膜となる、シリコン酸化膜（ＬＶＯＸ）を形成する。ここまでの工程で、記憶用ＭＯＳ型トランジスタ以外のゲート酸化膜は、全て形成された。次に、将来、ゲート電極の一部となるポリシリコンＰＯＬＹ１を、全面に堆積する。ポリシリコン（ＰＯＬＹ１）はノンドープであり、その膜厚は３０ナノメートルとする。ポリシリコン（ＰＯＬＹ１）の直上に、シリコン窒化膜（ＳＧＩＳＩＮ）を堆積する。この厚さを３０ナノメートルとする。シリコン窒化膜（ＳＧＩＳＩＮ）は、浅溝素子分離構造を形成するための研磨時に、酸化膜よりも研磨レートが低い事を利用して、後述するシリコン酸化膜（ＳＧＩＯＸ）の研磨量を調整するストッパーの役割を有する。なお、研磨を高精度に制御する事が可能な場合は、シリコン窒化膜（ＳＧＩＳＩＮ）は無くても構わない。
【００５９】
図４０は、図３９に続く工程である。フォトリソグラフィ技術と、異方性ドライエッチングを用いて、浅溝素子分離構造の溝１を、シリコン基板上に開口する。全面に、シリコン酸化膜（ＳＧＩＯＸ）を堆積して、全ての開口部を充填する。
【００６０】
図４１は、図４０に続く工程である。化学的機械研磨法を用いて、シリコン基板上に存在するシリコン窒化膜（ＳＧＩＳＩＮ）が露出するまで、シリコン酸化膜（ＳＧＩＯＸ）を除去する。ポリシリコン（ＰＯＬＹ１）は、将来、ゲート電極の構成要素になるので、研磨の際に、熱酸化膜（ＨＶＯＸ）やシリコン酸化膜（ＬＶＯＸ）が見えるまでに除去してはならない。図３９の述べた、シリコン窒化膜（ＳＧＩＳＩＮ）が無い場合には、ポリシリコン（ＰＯＬＹ１）が露出するまで酸化膜（ＳＧＩＯＸ）を除去することとする。削り過ぎて、シリコン酸化膜（ＬＶＯＸ）や熱酸化膜（ＨＶＯＸ）が露出してはならないことは同一である。
【００６１】
図４２は、図４１に続く工程である。残ったシリコン窒化膜（ＳＧＩＳＩＮ）を熱リン酸で除去すると、その直下のポリシリコン（ＰＯＬＹ１）が露出する。フッ酸洗浄を行った後、全面にノンドープのポリシリコン（ＰＯＬＹ２）を堆積する。この２つのポリシリコン層を合わせてゲート電極に供するため、ポリシリコンＰＯＬＹ１とＰＯＬＹ２は電気的に接触している必要がある。ポリシリコン（ＰＯＬＹ２）堆積前にフッ酸洗浄を行うのは、表面に形成された自然酸化膜を除去して、電気的接触を高めるためである。ポリシリコン（ＰＯＬＹ２）堆積後、その直上に、シリコン酸化膜（ＭＧＣＡＰＯＸ）を堆積する。シリコン酸化膜（ＭＧＣＡＰＯＸ）の膜厚は３０ナノメートルとする。
【００６２】
図４３は、図４２に続く工程である。メモリセルを構成する、記憶用ＭＯＳ型トランジスタを形成する領域及び不揮発性記憶素子形成領域（ＣＥＬＬ）に対応するウェル引き上げ領域に存在するシリコン酸化膜（ＭＧＣＡＰＯＸ）、ポリシリコン（ＰＯＬＹ２）、ポリシリコン（ＰＯＬＹ１）を、フォトリソグラフィ−技術と異方性ドライエッチングを用いて除去する。領域ＣＥＬＬにあるシリコン酸化膜（ＭＧＣＡＰＯＸ）、ポリシリコン（ＰＯＬＹ２）、ポリシリコン（ＰＯＬＹ１）は、将来、メモリセルの選択用ＭＯＳ型トランジスタのゲート電極として使用される。この段階ではそれらをＳＧ０と呼び表す。ＳＧ０に隣接する基板表面で、将来、記憶用ＭＯＳ型トランジスタを形成する領域に、記憶用ＭＯＳ型トランジスタしきい値調整用不純物層ＭＥを形成する。その中性しきい値は負になるいことが望ましい。
【００６３】
図４４は、図４３に続く工程である。熱酸化を施し、図４３で露出させたシリコン基板表面に、厚さ１．５ナノメートルのシリコン酸化膜（ＢＯＴＯＸ）を形成する。このとき、ＳＧ０及び他のポリシリコン層ＰＯＬＹ２、ＰＯＬＹ１からなる積層ポリシリコン層の側壁も、同時に酸化される。全面に電荷トラップ用膜（ＭＳＩＮ）を堆積する。電荷トラップ用膜（ＭＳＩＮ）はシリコン窒化膜とし、その膜厚を１０ナノメートルとする。その後、電荷トラップ用膜（ＭＳＩＮ）表面に、厚さ４ナノメートルの酸化膜（ＴＯＰＯＸ）を形成する。酸化膜（ＴＯＰＯＸ）は、電荷トラップ用膜（ＭＳＩＮ）表面を熱酸化した膜か、堆積酸化膜を用いる。その後、全面にＮ型ポリシリコン（ＰＯＬＹＭＧ）を堆積する。堆積時の膜厚は、ＳＧ０の高さと同等とする。
【００６４】
図４５は、図４４に続く工程である。ＣＡＰ領域の所望位置に形成されたフォトレジスト（ＲＥＳＣＡＰＣ）をマスクにして、異方性ドライエッチングを行うと、フォトレジスト（ＲＥＳＣＡＰＣ）直下にはポリシリコン層（ＴＣＡＰＣ）が形成される。このポリシリコン層（ＴＣＡＰＣ）はキャパシタの上部電極として用いるが、これは第１の実施形態で述べたものと同じである。異方性ドライエッチングにより、ＳＧ０の側壁段差部分には、サイドウォール状のポリシリコン層のエッチ残りＭＧ１、ＭＧ２が生じる。本発明では、これらを記憶用ＭＯＳ型トランジスタのゲート電極として使用する。尚、ＭＧ０は不揮発性記憶素子形成領域（ＣＥＬＬ）外に存在するので、記憶用ＭＯＳ型トランジスタのゲート電極としては用いない。又、第１の実施形態と同様に、ポリシリコン層ＭＧ１及びＭＧ２の一部に配線層と接続する領域を設けるため、サイドウォール・スペーサ状にならないようにフォトレジスト（ＲＥＳＣＡＰＣ）で覆っておく。
【００６５】
図４６は、図４５に続く工程である。フォトリソグラフィ技術によりフォトレジスト（ＲＥＳＧＡＴＥ）を形成し、異方性ドライエッチングを施す事で、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）用ゲート電極（ＬＶＰＧ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）用ゲート電極（ＬＶＮＧ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）用ゲート電極（ＨＶＰＧ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）用ゲート電極（ＨＶＮＧ）を形成する。この工程でＣＧ０を分断し、ＭＧ１、ＭＧ２に対応する選択ＭＯＳ型トランジスタのゲート電極である電極ＣＧ１及び電極ＣＧ２を形成する。更に、キャパシタの下部電極であるポリシリコン層（ＢＣＡＰＣ）をも形成する。キャパシタ（ＣＡＰ）は、上部電極（ＴＣＡＰＣ）、下部電極（ＢＣＡＰＣ）、それら２つの電極間絶縁膜である、シリコン酸化膜（ＳＧＯＸ）、シリコン窒化膜（ＭＳＩＮ）、シリコン酸化膜（ＴＯＰＯＸ）の積層膜からなる。この加工時に、ＭＧ０の不要な部分を除去する。
【００６６】
図４７は、図４６に続く工程である。夫々のＭＯＳ型トランジスタのソース及びドレイン浅接合領域を形成する。ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）には不純物領域（ＬＶＰＭ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）には不純物領域（ＬＶＮＭ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）には不純物領域（ＨＶＰＭ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）には不純物領域（ＨＶＮＭ）となる。メモリセルの選択ＭＯＳトランジスタに対しては、不純物領域（ＬＶＮＭ）である。記憶用ＭＯＳ型トランジスタのＮ型拡散層はＭＮである。これらの工程での浅接合領域形成には、既存のフォトリソグラフィ技術とイオン打込み技術を用いる。
【００６７】
その後、全面にシリコンの酸化膜を堆積し、異方性ドライエッチングを施して、サイドウォール・スペーサ（ＳＷＬＤＤ）を形成する。この後、全てのＰチャネルＭＯＳ型トランジスタの高濃度ソース或いはドレイン（ＳＤＰ）、全てのＮチャネルＭＯＳ型トランジスタの高濃度ソース或いはドレイン（ＳＤＮ）を、フォトリソグラフィとイオン打込みで形成する。高濃度の不純物領域（ＳＤＰ）はＰ型ウェル引き上げ領域に、高濃度の不純物領域（ＳＤＮ）はＮ型ウェルの引き上げ領域にも打込む。
【００６８】
図４８は、図４７に続く工程である。メモリセルの自己整合型電極（ここでは記憶用ＭＯＳ型トランジスタのゲート電極）、及びそのゲート電極に隣接する拡散層を、フォトレジスト（ＲＥＳＲＭＶＯＸ）で覆う。そして、露出したゲート電極（ＣＧ１、ＣＧ２）の上部、ソース或いはドレインの上部に存在する絶縁膜（自然酸化膜）を除去し、ポリシリコン層（ＣＧ１、ＣＧ２）或いはソース、ドレイン、ウエル引き上げ部を露出させる。ここは、第１の実施形態と同じである。前記自然酸化膜は、特に符号を付さなかったが、該当個所を太い横線として示した。
【００６９】
図４９は、図４８に続く工程である。スパッタ法を用いて金属コバルト層（ＣＯ）を被着した後、シリサイドを形成する領域をフォトレジスト（ＲＥＳＲＭＶＣＯ）で覆う。ウェットエッチングを行って、ＭＧ１、ＭＧ２及びそれらのゲート電極に隣接する拡散層（ＳＤＮ）上にある金属コバルト層（ＣＯ）を除去する。
【００７０】
図５０は、図４９に続く工程である。窒素雰囲気中で、７５０度、２分程度の熱処理を施し、金属コバルトとシリコンが接触した部分にコバルトシリサイドを形成する。その後、不要な未反応の金属コバルトを、ウェットエッチングで除去する。窒素雰囲気中で、７８０度、２分程度の熱処理を追加すると、所望のゲート電極上部、キャパシタ電極上部、拡散層上部に、低抵抗のコバルトシリサイド（ＣＯＳＩ）が形成される。
【００７１】
図５１は、図５０に続く工程である。配線層間絶縁膜（ＩＮＳ１）、第１の配線層となる金属層Ｍ１、Ｍ１と第２の配線層とを絶縁するための、第２の配線層間絶縁膜（ＩＮＳ２）を形成する。これらは第１の実施形態と同一である。
【００７２】
＜実施の形態４＞
図５２から図６７を用いて、第４の実施形態を説明する。この実施形態は、トラップ膜を被着した後に、浅溝素子分離構造を形成する方法であり、且つ記憶用ＭＯＳ型トランジスタを、メモリセル選択用ＭＯＳ型トランジスタより先に形成するものである。説明文中で、適宜、数値を開示するが、これらは一例であり、本発明を特に限定するものではない。
【００７３】
図５２を説明する。Ｐ型シリコン基板（ＰＳＵＢ）表面に、熱酸化膜（ＰＲＥＯＸ）を形成する。ここでの厚さは２０ナノメートルとするが、本発明の実施に当たっては、この数値に限定するものではない。熱酸化膜（ＰＲＥＯＸ）を通じて、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）、静電容量形成領域（ＣＡＰ）、不揮発性記憶素子形成領域（ＣＥＬＬ）に対応したウェルＬＮＷＬ、ＬＰＷＬ、ＨＮＷＬ、ＨＰＷＬ、ＮＩＳＯ、ＭＰＷＬを、イオン打込みで形成する。これらの記号が示す意味は、第１の実施形態で説明したものと同一である。
【００７４】
図５３は、図５２に続く工程である。ここでＭＥを形成する（ウエル形成時の熱処理後、ＰＲＥＯＸ除去前にＭＥは形成される）、熱酸化膜（ＰＲＥＯＸ）をフッ酸で全て除去した後、熱酸化膜（ＢＯＴＯＸ）を形成する。その膜厚は１．５ナノメートルとする。その直上に、トラップ膜（ＭＳＩＮ）を堆積する。その膜厚は１０ナノメートルとする。更に、トラップ膜（ＭＳＩＮ）の直上に、酸化膜（ＴＯＰＯＸ）を堆積する。その膜厚は５ナノメートルとする。
【００７５】
図５４は、図５３に続く工程である。フォトリソグラフィ技術とウェットエッチングを用いて、不揮発性記憶素子形成領域（ＣＥＬＬ）以外の酸化膜（ＴＯＰＯＸ）、トラップ膜（ＭＳＩＮ）、熱酸化膜（ＢＯＴＯＸ）を選択的に除去する。高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のしきい値調整用の不純物層ＨＰＥ及び高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）のしきい値調整用の不純物層（ＨＮＥ）をイオン打込みで形成する。その後、露出したシリコン基板表面に、膜厚２０ナノメートルの熱酸化膜（ＨＶＯＸ）を形成する。領域（ＣＥＬＬ）には、熱酸化を防ぐシリコン窒化膜（ＭＳＩＮ）があるため、熱酸化膜（ＢＯＴＯＸ）の膜厚が増加する事は無い。
【００７６】
図５５は、図５４に続く工程である。既知の手法を用いて、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）及びＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）を形成する領域から、熱酸化膜（ＨＶＯＸ）を選択的に除去する。ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）のしきい値調整用の不純物層（ＬＰＥ）、及びＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）のしきい値調整用の不純物層（ＬＮＥ）を、イオン打込みで形成する。熱処理を施した後に熱酸化を行い、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）及びＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）を形成する領域に、熱酸化膜（ＬＶＯＸ）を形成する。その後、全面にノンドープのポリシリコン（ＰＯＬＹ１）を堆積する。その膜厚は３０ナノメートルとする。その直上に、研磨量調整用のシリコン窒化膜（ＳＧＩＳＩＮ）を堆積する。その膜厚は３０ナノメートルとする。研磨を高精度に制御する事が可能な場合、研磨量調整用のシリコン窒化膜（ＳＧＩＳＩＮ）は無くても構わない。
【００７７】
図５６は、図５５に続く工程である。フォトリソグラフィー技術とドライエッチングを用いて、素子分離用の浅溝１を開口する。その後、全面にシリコン酸化膜（ＳＧＩＯＸ）を堆積して、開口した浅溝１を全て充填する。
【００７８】
図５７は、図５６に続く工程である。化学的機械研磨法を用いて、シリコン基板上に存在するシリコン窒化膜（ＳＧＩＳＩＮ）が露出するまで、シリコン酸化膜（ＳＧＩＯＸ）を除去する。図６０の説明で示した、シリコン窒化膜（ＳＧＩＳＩＮ）が無い場合には、ノンドープのポリシリコン（ＰＯＬＹ１）が露出するまでシリコン酸化膜（ＳＧＩＯＸ）を除去することとする。削り過ぎて、熱酸化膜ＬＶＯＸやＨＶＯＸが露出してはならない。
【００７９】
図５８は、図５７に続く工程である。残ったシリコン窒化膜（ＳＧＩＳＩＮ）を熱リン酸で除去すると、その直下のポリシリコン（ＰＯＬＹ１）が露出する。このポリシリコン（ＰＯＬＹ１）は、将来、ゲート電極の構成要素になるので、研磨の際に、熱酸化膜ＨＶＯＸやＬＶＯＸが見えるまでに除去してはならない。シリコン窒化膜（ＳＧＩＳＩＮ）を熱リン酸で除去し、フッ酸洗浄を行った後、全面にノンドープのポリシリコン層（ＰＯＬＹ２）を堆積する。この２つのポリシリコン層を合わせてゲート電極に供するため、ポリシリコン層ＰＯＬＹ１とＰＯＬＹ２は電気的に接触している必要がある。ポリシリコン層（ＰＯＬＹ２）の堆積前にフッ酸洗浄を行うのは、表面に形成された自然酸化膜を除去して、電気的接触を高めるためである。ポリシリコン層（ＰＯＬＹ２）の堆積後、その直上に、シリコン酸化膜（ＭＧＣＡＰＯＸ）を堆積する。シリコン酸化膜（ＭＧＣＡＰＯＸ）の膜厚は３０ナノメートルとする。フォトリソグラフィ技術により、領域ＣＥＬＬ以外に、フォトレジスト（ＲＥＳＮＭＧ）を残す。これをマスクにして、不揮発性記憶素子形成領域（ＣＥＬＬ）にあるＰＯＬＹ１及びＰＯＬＹ２のポリシリコン積層膜中に、リンイオンを打込んで、それらをＮ型ポリシリコンにする。
【００８０】
図５９は、図５８に続く工程である。全面にシリコン酸化膜を堆積し、それをフォトリソグラフィと技術とフッ酸処理を用いて、不揮発性記憶素子形成領域（ＣＥＬＬ）だけに残し、シリコン酸化膜（ＭＣＡＰＯＸ）とする。その後、全面にシリコン酸化膜（ＧＣＡＰＯＸ）を堆積する。不揮発性記憶素子形成領域（ＣＥＬＬ）のみ、ポリシリコン層（ＰＯＬＹ２）上の酸化膜を厚くすることを目的とした工程である。ゲート電極の低抵抗化工程にて、詳述する。
【００８１】
図６０は、図５９に続く工程である。フォトリソグラフィ技術とドライエッチングを用いて、メモリセルの選択用ＭＯＳ型トランジスタ及びウェル引き上げ領域にあるポリシリコン層ＰＯＬＹ１、ＰＯＬＹ２、及びそれらの直上に存在する酸化膜ＧＣＡＰＯＸ、ＭＣＡＰＯＸなどを全て除去する。ドライエッチングは、シリコン窒化膜（ＭＳＩＮ）が露出した時点で停止する。領域ＣＥＬＬに残ったポリシリコン層ＰＯＬＹ１、ポリシリコン層ＰＯＬＹ２、酸化膜ＭＣＡＰＯＸ、酸化膜ＧＣＡＰＯＸからなる積層部を、層ＭＧ０とする。
【００８２】
図６１は、図６０に続く工程である。図６０で露出したシリコン窒化膜（ＭＳＩＮ）を熱リン酸で除去する。その直下にある熱酸化膜（ＬＶＯＸ）もフッ酸で除去し、シリコン基板を露出させる。全面に、シリコン酸化膜５０ナノメートルを堆積し、異方性ドライエッチングを施して、サイドウォール・スペーサ（ＳＷＯＸ）を形成する。先にシリコン窒化膜（ＭＳＩＮ）と熱酸化膜（ＬＶＯＸ）を除去した領域に、新たな熱酸化膜（ＳＧＯＸ）を形成する。この熱酸化膜（ＳＧＯＸ）の膜厚は、熱酸化膜ＬＶＯＸと同じで良い。続いて、ノンドープのポリシリコン（ＰＯＬＹＳＧ）を全面に堆積する。続いて、フォトリソグラフィ技術を用いて、不揮発性記憶素子形成領域（ＣＥＬＬ）以外をフォトレジスト（ＲＥＳＮＭＧ）で覆い、イオン打込みを用いて領域ＣＥＬＬにあるノンドープのポリシリコン（ＰＯＬＹＳＧ）にリンイオンを導入し、Ｎ型ポリシリコンとする。
【００８３】
図６２は、図６１に続く工程である。ポリシリコン（ＰＯＬＹＳＧ）を異方性ドライエッチング技術によりエッチバックして、サイドウォール・スペーサ（ＳＷＯＸ）の外壁に、ポリシリコンのサイドウォール・スペーサＣＧ０、ＣＧ１、ＣＧ２を形成する。サイドウォール・スペーサ（ＣＧ０）は、この加工の際に生じる不要なサイドウォール・スペーサであるので、後で取り去ることとする。その後、領域ＣＥＬＬ以外に存在するＰＯＬＹ１及びＰＯＬＹ２の積層からなるポリシリコンで、将来のＰ型ゲート電極になる部分にはボロンイオンを、Ｎ型ゲート電極になる部分にはリンイオンを打ち込んで、夫々をＰ型ポリシリコン、Ｎ型ポリシリコンとする。尚、ここでも、サイドウォール・スペーサＣＧ１及びＣＧ２の一部の領域をフォトレジストで覆い、サイドウォール・スペーサを形成しない平坦領域を残す。図３１と同じであるので、図を用いての説明は略す。
【００８４】
図６３は図６２に続く工程である。フォトリソグラフィ技術とドライエッチング技術を用いて、層ＭＧ０を電極ＭＧ１とＭＧ２に分離する。同時に、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）のＰ型ゲート電極（ＬＶＰＧ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）のＮ型ゲート電極（ＬＶＮＧ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のＰ型ゲート電極（ＨＶＰＧ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）のＮ型ゲート電極（ＨＶＮＧ）を形成する。イオン打ち込みにより、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）のＬＤＤ構造（ＬＶＰＭ）、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）のＬＤＤ構造（ＬＶＮＭ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のＬＤＤ構造（ＨＶＰＭ）、高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のＬＤＤ構造（ＨＶＰＭ）を形成する。この工程は、通常のＭＯＳ型トランジスタと同じである。同様のイオン打ち込みによって、記憶用ＭＯＳ型トランジスタのＮ型ソース領域（ＭＳＮ）、選択用ＭＯＳ型トランジスタのドレイン領域（ＬＶＮＭ）を形成する。選択用ＭＯＳ型トランジスタのドレインは、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）のＬＤＤ構造（ＬＶＮＭ）と同じものを用いるので、同時に形成して良い。
【００８５】
図６４は図６３に続く工程である。前面にシリコン酸化膜を堆積した後、異方性ドライエッチングを施して、夫々のゲート電極側壁に、シリコン酸化膜からなるサイドウォール・スペーサ（ＳＷＬＤＤ）を形成する。続いて、ＰチャネルＭＯＳ型トランジスタ（ＬＶＰＭＯＳ）及び高耐圧用ＰチャネルＭＯＳ型トランジスタ（ＨＶＰＭＯＳ）のＰ型ソース・ドレイン領域ＳＤＰ、ＮチャネルＭＯＳ型トランジスタ（ＬＶＮＭＯＳ）、高耐圧用ＮチャネルＭＯＳ型トランジスタ（ＨＶＮＭＯＳ）及びメモリセル選択用ＭＯＳ型トランジスタのドレインとなるＮ型拡散層ＳＤＮを、フォトリソグラフィ技術とイオン打ち込み技術を用いて選択的に形成する。メモリセルの記憶用ＭＯＳ型トランジスタのソースには、Ｎ型拡散層ＭＮを設ける。また、領域ＣＥＬＬのウェル引き上げを行う領域にも、不純物領域ＳＤＮ用不純物を打ち込んでおくが、他のウェル引き上げ領域も同様、すなわち、Ｐ型ウェル引き上げ部には不純物領域ＳＤＰ用不純物を、Ｎ型ウェル引き上げ部には不純物領域ＳＤＮ用不純物を打ち込んでおく。
【００８６】
図６５は図６４に続く工程である。全面をフッ酸洗浄して、夫々のゲート電極及び拡散層上に存在するシリコン酸化膜を除去する。但し、層ＭＧ１及びＭＧ２の上部は、図６４で説明したとおり、酸化膜を厚く形成してあるために、酸化膜は除去されずに残る。全面に金属コバルトを被着した後に、シリサイドを形成しない領域ＣＥＬＬ以外をフォトレジスト（ＲＥＳＲＭＶＣＯ）で覆い、露出した金属コバルトＣＯをウエット除去する。
【００８７】
図６６は、図６５に続く工程である。窒素雰囲気中で７５０度程度の熱処理を行うと、シリコンとコバルトが接触した部分にシリサイド（ＣＯＳＩ）が形成される。未反応の金属コバルトを、アンモニアと過酸化水素水の混合液で除去すれば、夫々のゲート電極及び拡散層上に、低抵抗のシリサイド（ＣＯＳＩ）のみが残る。層ＭＧ１及びＭＧ２上部にはシリサイド（ＣＯＳＩ）が出来ないが、これにより、層ＭＧ１とＣＧ１、層ＭＧ２とＣＧ２との間に、シリサイド（ＣＯＳＩ）の架橋現象による短絡が生じるのを防ぐことができる。
【００８８】
図６７は図６６に続く工程である。全面に配線層間絶縁膜（ＩＮＳ１）を堆積する。フォトリソグラフィとドライエッチング技術を用いて、各々のゲート電極、ソース、ドレイン、ウェル上にコンタクトホールを開口し、第１の配線層となる金属層を堆積する。その後、フォトリソグラフィと異方性ドライエッチング技術を用いて、所望の回路を構成する配線層Ｍ１を形成する。層ＩＮＳ２は、配線層Ｍ１と第２の配線層とを絶縁するための、第２の配線層間絶縁膜である。以降、必要な配線を順次形成していくが、通例の半導体装置における工程を採用して十分であるので、その詳細説明は省略する。
【００８９】
本発明により、読出し動作周波数が高く且つ総面積の小さな半導体不揮発性メモリを混載した、半導体論理演算装置を提供することが出来る。本発明の技術を用いた半導体集積回路装置を用いれば、高性能情報機器を、低コストで実現することが可能になる。組み込み型マイクロコンピュータ等で有用である。
【００９０】
本発明の主な観点をまとめて列挙すれば、下記の通りである。
（１）同一のシリコン基板上に、論理回路用のＭＯＳ型トランジスタと、不揮発性記憶用ＭＯＳ型トランジスタと、その不揮発性メモリセルを選択するＭＯＳ型トランジスタと、不揮発性記憶用ＭＯＳ型トランジスタに書込みと消去を行うための高耐圧ＭＯＳ型トランジスタとを有し、前記論理回路用ＭＯＳ型トランジスタのゲート電極とソース・ドレイン、前記高耐圧ＭＯＳ型トランジスタのゲート電極とソース・ドレイン、及び前記不揮発性記憶用ＭＯＳ型トランジスタを選択するＭＯＳ型トランジスタのゲート電極に、低抵抗の層が形成されたことを特徴とする半導体装置。
（２）前記不揮発性記憶用ＭＯＳ型トランジスタのゲート電極が、その不揮発性記憶用ＭＯＳ型トランジスタを選択するＭＯＳ型トランジスタのゲート電極の側壁に自己整合的に形成されたサイドウォール・スペーサ状であることを特徴とする前項（１）に記載の半導体装置。
（３）同一のシリコン基板上に、論理回路用のＭＯＳ型トランジスタと、不揮発性記憶用ＭＯＳ型トランジスタと、その不揮発性メモリセルを選択するＭＯＳ型トランジスタと、不揮発性記憶用ＭＯＳ型トランジスタに書込みと消去を行うための高耐圧ＭＯＳ型トランジスタを有し、論理回路用ＭＯＳ型トランジスタのゲート電極とソース・ドレイン、高耐圧ＭＯＳ型トランジスタのゲート電極とソース・ドレインに低抵抗の層が被着され、不揮発性記憶用ＭＯＳ型トランジスタのゲート電極・ソース・ドレイン、その不揮発性メモリセルを選択するＭＯＳ型トランジスタのゲート電極・ソース・ドレインには、低抵抗層が被着されていないことを特徴とする半導体装置。
（４）前記不揮発性記憶用ＭＯＳ型トランジスタを選択するＭＯＳ型トランジスタのゲート電極が、前記不揮発性記憶用ＭＯＳ型トランジスタのゲート電極の側壁に自己整合的に形成されたサイドウォール・スペーサ状であることを特徴とする前項（３）に記載の半導体装置。
（５）サイドウォール・スペーサ状のゲート電極の一部に、ドライエッチングを施さない領域を設け、その領域で金属配線層に接続することを特徴とする半導体素子。
（６）前項（５）に記載のドライエッチングを施さない領域を１本のゲート電極に複数箇所設け、そのゲート電極と金属配線層を、その領域を介して並列に接続することを特徴とする半導体装置。
（７）前項（５）乃至前項（６）に記載の半導体素子を同一基板上の構成要素に含む半導体装置。
（８）前項（５）乃至前項（６）に記載の半導体素子が、不揮発性メモリセルを選択するＭＯＳ型トランジスタである半導体装置。
（９）不揮発性記憶用ＭＯＳ型トランジスタのゲート電極を形成する工程が、フォトリソグラフィ工程とドライエッチング工程の組み合わせ２回から成り、一方の工程が論理用ＭＯＳ型トランジスタ及び不揮発メモリセル書込・消去用高耐圧トランジスタのゲート電極形成を兼ねる、前項（１）乃至前項（４）に記載の半導体装置。
（１０）不揮発性記憶用ＭＯＳ型トランジスタのゲート電極を形成する１回目の工程では、論理用ＭＯＳ型トランジスタ及び不揮発メモリセル書込・消去用高耐圧トランジスタのゲート電極形成を行わない、前項（９）に記載の半導体装置。
（１１）前項（９）及び（１０）に記載の半導体装置の製造方法。
（１２）ゲート絶縁膜厚が相異なるＭＯＳ型トランジスタを同一基板上の構成要素に含み、浅溝素子分離構造の形成後に１種類のゲート絶縁膜を形成することを特徴とする、半導体装置。
（１３）前項（１２）に記載の半導体装置の製造方法。
（１４）前項（１２）に記載の浅溝素子分離構造の形成後に形成する１種類のゲート絶縁膜が、堆積絶縁膜を構成要素に含む事を特徴とする半導体装置。
（１５）前項（１４）に記載の半導体装置の製造方法。
（１６）前項（１２）に記載の浅溝素子分離構造の形成後に形成する１種類のゲート絶縁膜が、熱酸化膜のみであることを特徴とする半導体装置。
（１７）前項（１６）に記載の半導体装置の製造方法。
（１８）ゲート絶縁膜厚が相異なるＭＯＳ型トランジスタを同一基板上の構成要素に含み、浅溝素子分離構造の形成後に１種類のゲート絶縁膜を形成し、そのゲート絶縁膜を用いるＭＯＳ型トランジスタが、不揮発性メモリセルの構成要素であることを特徴とする半導体装置。
（１９）前項（１８）に記載の半導体装置の製造方法。
（２０）前項（１９）に記載の不揮発性メモリセルの構成要素であるＭＯＳ型トランジスタが、メモリセル選択用ＭＯＳ型トランジスタであることを特徴とする、半導体装置。
（２１）前項（２０）に記載の半導体装置の製造方法。
（２２）前項（１８）に記載の、不揮発性メモリセルの構成要素であるＭＯＳ型トランジスタが、記憶用ＭＯＳ型トランジスタであることを特徴とする半導体装置。
（２３）前項（２２）に記載の半導体装置の製造方法。
【００９１】
【発明の効果】
微細なＭＯＳ型トランジスタを用いた半導体装置に不揮発性メモリセルを混載するため、製造中に発生する構造段差を低減することが出来る。
【００９２】
又、論理用半導体装置に必須なシリサイド形成の際に、不揮発性メモリセル内で短絡不良を防ぐことが可能である。
【図面の簡単な説明】
【図１】図１は本発明を適用する不揮発性メモリセルの例を示す断面図である。
【図２】図２は本発明を適用する不揮発性メモリセルの例を示す断面図である。
【図３】図３は、本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図４】図４は、本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図５】図５は、本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図６】図６は、本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図７】図７は、本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図８】図８は、本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図９】図９は、本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１０】図１０は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１１】図１１は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１２】図１２は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１３】図１３は図１２の状態における装置の部分的な斜視図である。
【図１４】図１４は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１５】図１５は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１６】図１６は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１７】図１７は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１８】図１８は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図１９】図１９は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図２０】図２０は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図２１】図２１は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図２２】図２２は本発明の第１の実施形態を製造工程順に示す装置の断面図である。
【図２３】図２３は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図２４】図２４は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図２５】図２５は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図２６】図２６は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図２７】図２７は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図２８】図２８は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図２９】図２９は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図３０】図３０は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図３１】図３１は図３０の状態における装置の部分的な斜視図である。
【図３２】図３２は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図３３】図３３は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図３４】図３４は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図３５】図３５は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図３６】図３６は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図３７】図３７は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図３８】図３８は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図３９】図３９は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４０】図４０は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４１】図４１は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４２】図４２は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４３】図４３は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４４】図４４は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４５】図４５は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４６】図４６は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図４７】図４７は本発明の第２の実施形態を製造工程順に示す装置の断面図である。
【図４８】図４８は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図４９】図４９は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図５０】図５０は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図５１】図５１は本発明の第３の実施形態を製造工程順に示す装置の断面図である。
【図５２】図５２は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図５３】図５３は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図５４】図５４は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図５５】図５５は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図５６】図５６は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図５７】図５７は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図５８】図５８は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図５９】図５９は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６０】図６０は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６１】図６１は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６２】図６２は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６３】図６３は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６４】図６４は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６５】図６５は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６６】図６６は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【図６７】図６７は本発明の第４の実施形態を製造工程順に示す装置の断面図である。
【符号の説明】
ＬＶＰＭＯＳ…論理演算用の低圧ＰＭＯＳ型トランジスタ、ＬＶＮＭＯＳ…論理演算用の低圧ＮＭＯＳ型トランジスタ、ＨＶＰＭＯＳ…不揮発性メモリセル書込み・消去用の高耐圧ＰＭＯＳ型トランジスタ、ＨＶＮＭＯＳ…不揮発性メモリセル書込み・消去用の高耐圧ＮＭＯＳ型トランジスタ、ＭＧ１…不揮発性メモリセルを構成する記憶用ＭＯＳ型トランジスタのゲート電極、ＳＧ１…不揮発性メモリセルを構成する記憶用ＭＯＳ型トランジスタを選択するためのＭＯＳ型トランジスタのゲート電極。
【図１】
2004247633.tif 000005
【図２】
2004247633.tif 000006
【図３】
2004247633.tif 000007
【図４】
2004247633.tif 000008
【図５】
2004247633.tif 000009
【図６】
2004247633.tif 000010
【図７】
2004247633.tif 000011
【図８】
2004247633.tif 000012
【図９】
2004247633.tif 000013
【図１０】
2004247633.tif 000014
【図１１】
2004247633.tif 000015
【図１２】
2004247633.tif 000016
【図１３】
2004247633.tif 000017
【図１４】
2004247633.tif 000018
【図１５】
2004247633.tif 000019
【図１６】
2004247633.tif 000020
【図１７】
2004247633.tif 000021
【図１８】
2004247633.tif 000022
【図１９】
2004247633.tif 000023
【図２０】
2004247633.tif 000024
【図２１】
2004247633.tif 000025
【図２２】
2004247633.tif 000026
【図２３】
2004247633.tif 000027
【図２４】
2004247633.tif 000028
【図２５】
2004247633.tif 000029
【図２６】
2004247633.tif 000030
【図２７】
2004247633.tif 000031
【図２８】
2004247633.tif 000032
【図２９】
2004247633.tif 000033
【図３０】
2004247633.tif 000034
【図３１】
2004247633.tif 000035
【図３２】
2004247633.tif 000036
【図３３】
2004247633.tif 000037
【図３４】
2004247633.tif 000038
【図３５】
2004247633.tif 000039
【図３６】
2004247633.tif 000040
【図３７】
2004247633.tif 000041
【図３８】
2004247633.tif 000042
【図３９】
2004247633.tif 000043
【図４０】
2004247633.tif 000044
【図４１】
2004247633.tif 000045
【図４２】
2004247633.tif 000046
【図４３】
2004247633.tif 000047
【図４４】
2004247633.tif 000048
【図４５】
2004247633.tif 000049
【図４６】
2004247633.tif 000050
【図４７】
2004247633.tif 000051
【図４８】
2004247633.tif 000052
【図４９】
2004247633.tif 000053
【図５０】
2004247633.tif 000054
【図５１】
2004247633.tif 000055
【図５２】
2004247633.tif 000056
【図５３】
2004247633.tif 000057
【図５４】
2004247633.tif 000058
【図５５】
2004247633.tif 000059
【図５６】
2004247633.tif 000060
【図５７】
2004247633.tif 000061
【図５８】
2004247633.tif 000062
【図５９】
2004247633.tif 000063
【図６０】
2004247633.tif 000064
【図６１】
2004247633.tif 000065
【図６２】
2004247633.tif 000066
【図６３】
2004247633.tif 000067
【図６４】
2004247633.tif 000068
【図６５】
2004247633.tif 000069
【図６６】
2004247633.tif 000070
【図６７】
2004247633.tif 000071