(57)【要約】      （修正有）【課題】平坦化工程により段差が消失した場合に、製造工程の煩雑化を抑制しつつ、位置合わせマークの検出精度を向上させる。【解決手段】半導体基板上に平坦化膜を介して形成された金属配線層と、前記金属配線層の段差を残すことが可能な深さまで前記半導体基板を堀込むことにより形成された位置合わせマークを備える。例えば、深さＤが１０μｍ程度以上の溝２をシリコン基板１に形成し、この溝２に対応して形成されたＡｌ膜１４の段差１５を、Ａｌ配線層１４′の形成時の位置合わせマークとして利用する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板上に平坦化膜を介して形成された金属配線層と、
前記金属配線層の段差を残すことが可能な深さまで前記半導体基板を掘り込むことにより形成された位置合わせマークとを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された多結晶シリコン層と、
前記多結晶シリコン層上に形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれ、表面が平坦化された金属プラグと、
前記層間絶縁膜上に形成された金属配線層と、
前記金属配線層の段差を残すことが可能な深さまで前記半導体基板を掘り込むことにより形成された位置合わせマークとを備えることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された多結晶シリコン層と、
前記多結晶シリコン層上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜に埋め込まれ、表面が平坦化された第１金属プラグと、
前記第１層間絶縁膜上に形成された第１金属配線層と、
前記第１金属配線層上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜に埋め込まれ、表面が平坦化された第２金属プラグと、
前記第２層間絶縁膜上に形成された第２金属配線層と、
前記第２金属配線層の段差を残すことが可能な深さまで前記半導体基板を掘り込むことにより形成された位置合わせマークとを備えることを特徴とする半導体装置。
【請求項４】
前記位置合わせマークの深さは、１０μｍ以上であることを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
前記位置合わせマークは、前記半導体基板のスクライブ領域に形成されていることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記位置合わせマークは、露光時のショット領域ごとに形成されていることを特徴とする請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
半導体基板上に形成される金属配線層の段差を識別可能な深さまで前記半導体基板を掘り込むことにより、前記半導体基板に位置合わせマークを形成する工程と、
前記半導体基板上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に金属プラグを埋め込む工程と、
前記金属プラグが埋め込まれた前記層間絶縁膜を平坦化する工程と、
前記平坦化された層間絶縁膜上に金属膜を形成する工程と、
前記位置合わせマークに対応して形成された前記金属膜の段差に基づいて、露光用のマスク合わせを行う工程と、
前記マスク合わせ結果に基づいて、前記金属膜のパターニングを行う工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に形成される金属配線層の段差を識別可能な深さまで前記半導体基板を掘り込むことにより、前記半導体基板に位置合わせマークを形成する工程と、
前記半導体基板上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜内に第１金属プラグを埋め込む工程と、
前記第１金属プラグが埋め込まれた前記第１層間絶縁膜を平坦化する工程と、
前記平坦化された第１層間絶縁膜上に第１金属膜を形成する工程と、
前記位置合わせマークに対応して形成された前記第１金属膜の段差に基づいて、第１露光用のマスク合わせを行う工程と、
前記第１露光用のマスク合わせ結果に基づいて、前記第１金属膜のパターニングを行う工程と、
前記第１金属配線層上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜内に第２金属プラグを埋め込む工程と、
前記第２金属プラグが埋め込まれた前記第２層間絶縁膜を平坦化する工程と、
前記平坦化された第２層間絶縁膜上に第２金属膜を形成する工程と、
前記位置合わせマークに対応して形成された前記第２金属膜の段差に基づいて、第２露光用のマスク合わせを行う工程と、
前記第２露光用のマスク合わせ結果に基づいて、前記第２金属膜のパターニングを行う工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、フォトリソグラフィーで用いられる位置合わせマークに適用して好適なものである。
【０００２】
【従来の技術】
通常の半導体装置では、フォトリソグラフィー工程を繰り返すことにより、配線や素子などの形成が行われる。ここで、フォトリソグラフィー工程に用いられる露光装置では、半導体基板上に形成された位置合わせマークを検出することにより、露光用のマスク合わせが行われる。
【０００３】
図５、図６は、従来の半導体装置の製造方法を示す断面図である。
図５（ａ）において、シリコン基板２１上には多結晶シリコン層２３が形成され、多結晶シリコン層２３が形成されたシリコン基板２１上には、酸化珪素膜などの層間絶縁膜２４が形成されている。そして、層間絶縁膜２４には開口部２６が形成され、開口部２６にはタングステンプラグ２７が埋め込まれている。ここで、タングステンプラグ２７が埋め込まれた層間絶縁膜２４は、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）などの方法により平坦化されている。
【０００４】
また、タングステンプラグ２７が埋め込まれた層間絶縁膜２４上には、Ａｌ配線層２８が形成され、Ａｌ配線層２８上には、酸化珪素膜などの層間絶縁膜２９が形成されている。そして、層間絶縁膜２９の素子形成領域Ｒ１１には、開口部２８が形成され、層間絶縁膜２９のスクライブ領域Ｒ１２には、位置合わせマークとして使用される溝３０が形成されている。
【０００５】
そして、図６（ｃ）のＡｌ配線層３４´を層間絶縁膜２９上に形成する場合、図５（ｂ）に示すように、スパッタなどの方法により、開口部２８が埋め込まれるようにして、タングステン膜３２を層間絶縁膜２９上に積層する。ここで、タングステン膜３２を層間絶縁膜２９上に形成した場合、位置合わせマークとして使用される溝３０も、タングステン膜３２により埋め込まれる。
【０００６】
次に、図５（ｃ）に示すように、ＣＭＰなどの方法を用いて、タングステン膜３２および層間絶縁膜２９を研磨することにより、層間絶縁膜２９の表面を露出させ、開口部２８内にタングステンプラグ３２を形成するとともに、タングステンプラグ３２が埋め込まれた層間絶縁膜２９の表面を平坦化する。ここで、タングステンプラグ３２が埋め込まれた層間絶縁膜２９の表面を平坦化した場合、溝３０内に埋め込まれたタングステン膜３２の表面も平坦化される。
【０００７】
次に、図５（ｄ）に示すように、スパッタまたは蒸着などの方法により、タングステンプラグ３２が埋め込まれた層間絶縁膜２９上にＡｌ膜３３を積層する。
次に、図６（ａ）に示すように、スピンコートなどの方法により、Ａｌ膜３３上にフォトレジスト膜３４を形成する。
次に、図６（ｂ）に示すように、溝３０の位置を参照しながら、露光用のマスク合わせを行う。そして、露光用のマスクを介してフォトレジスト膜３４の露光を行い、露光されたフォトレジスト膜３４の現像を行うことにより、フォトレジスト膜３４をパターニングする。
【０００８】
次に、図６（ｃ）に示すように、フォトレジスト膜３４をエッチング用のマスクとして、Ａｌ膜３３のエッチングを行うことにより、Ａｌ配線層３３´を層間絶縁膜２９上に形成する。
このように、従来の半導体装置の製造方法では、位置合わせマークが各工程ごとに形成され、例えば、Ａｌ配線層３３´の形成する際には、位置合わせマークとして、層間絶縁膜２９のスクライブ領域Ｒ１２に溝３０が形成される。
【０００９】
また、特許文献１には、シリコン基板に直接段差を形成し、リコン基板に形成された段差を参照しながら、マスク合わせする方法が開示されている。
【００１０】
【特許文献１】
特開昭６３−１０２３１３号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、位置合わせマークとして、層間絶縁膜２９に溝３０を形成する方法では、図５（ｃ）の平坦化工程において、溝３０に埋め込まれたタングステン膜３２も平坦化され、溝３０による段差が消失する。さらに、図５（ｄ）の工程で、層間絶縁膜２９上にＡｌ膜３３を積層すると、層間絶縁膜２９に入射する光が遮光され、溝３０に埋め込まれたタングステン膜３２の識別ができなくなる。
【００１２】
このため、図６（ｂ）の工程において、溝３０の位置を参照しながら、露光用のマスク合わせを行う場合、溝３０の位置の検出が困難となり、重ね合わせ精度が劣化するという問題があった。
一方、特許文献１に開示された方法では、シリコン基板に形成された段差を参照するために、シリコン基板上に形成された半導体層を除去する必要があり、製造工程が煩雑化するという問題があった。
【００１３】
そこで、本発明の目的は、製造工程の煩雑化を抑制しつつ、位置合わせマークの検出精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に平坦化膜を介して形成された金属配線層と、前記金属配線層の段差を残すことが可能な深さまで前記半導体基板を掘り込むことにより形成された位置合わせマークとを備えることを特徴とする。
【００１５】
これにより、半導体基板上に形成された平坦化膜を介して金属配線層を形成する場合においても、位置合わせマークに対応した段差を金属配線層に残すことが可能となる。
このため、位置合わせマーク以外の領域の平坦化を可能としつつ、金属配線層上から位置合わせマークを識別することが可能となり、製造工程の煩雑化を抑制しつつ、位置合わせマークの検出精度を向上させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された多結晶シリコン層と、前記多結晶シリコン層上に形成された層間絶縁膜と、前記層間絶縁膜に埋め込まれ、表面が平坦化された金属プラグと、前記層間絶縁膜上に形成された金属配線層と、前記金属配線層の段差を残すことが可能な深さまで前記半導体基板を掘り込むことにより形成された位置合わせマークとを備えることを特徴とする。
【００１７】
これにより、金属プラグが埋め込まれた層間絶縁膜の平坦化を行った場合においても、位置合わせマークに対応した段差を金属配線層に残すことが可能となる。
このため、金属配線層を除去することなく、位置合わせマークを識別することが可能となり、製造工程の煩雑化を抑制しつつ、位置合わせマークの検出精度を向上させることが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された多結晶シリコン層と、前記多結晶シリコン層上に形成された第１層間絶縁膜と、前記第１層間絶縁膜に埋め込まれ、表面が平坦化された第１金属プラグと、前記第１層間絶縁膜上に形成された第１金属配線層と、前記第１金属配線層上に形成された第２層間絶縁膜と、前記第２層間絶縁膜に埋め込まれ、表面が平坦化された第２金属プラグと、前記第２層間絶縁膜上に形成された第２金属配線層と、前記第２金属配線層の段差を残すことが可能な深さまで前記半導体基板を掘り込むことにより形成された位置合わせマークとを備えることを特徴とする。
【００１９】
これにより、第２金属プラグが埋め込まれた第２層間絶縁膜の平坦化を行った場合においても、位置合わせマークに対応した段差を第２金属配線層に残すことが可能となる。
このため、第１金属配線層および第２金属配線層を除去することなく、位置合わせマークを識別することが可能となり、製造工程の煩雑化を抑制しつつ、位置合わせマークの検出精度を向上させることが可能となる。
【００２０】
また、半導体基板に形成された位置合わせマークを第１金属配線層および第２金属配線層の形成時に共通に使用することが可能となり、位置合わせマークを各工程ごとに形成する必要がなくなることから、位置合わせ精度を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記位置合わせマークの深さは、１０μｍ以上であることを特徴とする。
【００２１】
これにより、金属配線層の形成面の平坦化を行いつつ、半導体基板上に多層金属配線層を形成する場合においても、多層金属配線層に段差を残すことが可能となる。
このため、金属配線層上からの位置合わせマークの識別を可能としつつ、半導体基板に形成された位置合わせマークを多層金属配線層の形成時に共通に使用することが可能となり、製造工程の煩雑化を抑制しつつ、位置合わせマークの検出精度を向上させることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置によれば、前記位置合わせマークは、前記半導体基板のスクライブ領域に形成されていることを特徴とする。
これにより、素子形成領域の平坦化を可能としつつ、金属配線層上から位置合わせマークを識別することが可能となり、チップ面積の有効利用を可能としつつ、位置合わせマークの検出精度を向上させることが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置によれば、前記位置合わせマークは、露光時のショット領域ごとに形成されていることを特徴とする。
これにより、各ショットごとに位置合わせマークを識別することが可能となり、ステッパを用いて露光を行った場合においても、位置合わせマークの検出精度を向上させることが可能となる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に形成される金属配線層の段差を識別可能な深さまで前記半導体基板を掘り込むことにより、前記半導体基板に位置合わせマークを形成する工程と、前記半導体基板上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層上に層間絶縁膜を形成する工程と、前記層間絶縁膜内に金属プラグを埋め込む工程と、前記金属プラグが埋め込まれた前記層間絶縁膜を平坦化する工程と、前記平坦化された層間絶縁膜上に金属膜を形成する工程と、前記位置合わせマークに対応して形成された前記金属膜の段差に基づいて、露光用のマスク合わせを行う工程と、前記マスク合わせ結果に基づいて、前記金属膜のパターニングを行う工程とを備えることを特徴とする。
【００２５】
これにより、平坦化された層間絶縁膜上に金属膜を形成した場合においても、半導体基板上に形成された位置合わせマークを識別することが可能となり、製造工程の煩雑化を抑制しつつ、位置合わせマークの検出精度を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に形成される金属配線層の段差を識別可能な深さまで前記半導体基板を掘り込むことにより、前記半導体基板に位置合わせマークを形成する工程と、前記半導体基板上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜内に第１金属プラグを埋め込む工程と、前記第１金属プラグが埋め込まれた前記第１層間絶縁膜を平坦化する工程と、前記平坦化された第１層間絶縁膜上に第１金属膜を形成する工程と、前記位置合わせマークに対応して形成された前記第１金属膜の段差に基づいて、第１露光用のマスク合わせを行う工程と、前記第１露光用のマスク合わせ結果に基づいて、前記第１金属膜のパターニングを行う工程と、前記第１金属配線層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜内に第２金属プラグを埋め込む工程と、前記第２金属プラグが埋め込まれた前記第２層間絶縁膜を平坦化する工程と、前記平坦化された第２層間絶縁膜上に第２金属膜を形成する工程と、前記位置合わせマークに対応して形成された前記第２金属膜の段差に基づいて、第２露光用のマスク合わせを行う工程と、前記第２露光用のマスク合わせ結果に基づいて、前記第２金属膜のパターニングを行う工程とを備えることを特徴とする
これにより、平坦化された層間絶縁膜上に金属膜を形成した場合においても、半導体基板上に形成された位置合わせマークを識別することが可能となるとともに、第１金属膜および第２金属膜のパターニング時に使用される位置合わせマークを共通化することができ、製造工程の煩雑化を抑制しつつ、第１金属配線層および第２金属配線層の重ね合わせ精度を向上させることが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００２７】
図１（ａ）において、フォトリソグラフィー技術およびエッチング技術を用いることにより、位置合わせマークとして使用される溝２をシリコン基板１のスクライブ領域Ｒ２に形成する。なお、溝２の深さＤは、図３（ａ）の層間絶縁膜９上にＡｌ膜１４を積層した場合、フォトリソグラフィー工程で識別可能な段差１５をＡｌ膜１４に残すことができるように設定することができる。例えば、溝２の深さＤは１０μｍ以上とすることができ、より好ましくは、１５〜２０μｍ程度とするのがよい。また、溝２の幅Ｗは０．５μｍ以上とすることができ、より好ましくは、０．５〜１．０μｍ程度とするのがよい。さらに、溝２の間隔Ｈは０．５μｍ以上とすることができ、より好ましくは、０．５〜０．８μｍ程度とするのがよい。
【００２８】
次に、図１（ｂ）に示すように、シリコン基板１上の素子形成領域Ｒ１に多結晶シリコン層３を形成する。そして、多結晶シリコン層３が形成されたシリコン基板１上に酸化珪素膜などの層間絶縁膜４を積層する。そして、層間絶縁膜４に開口部６を形成し、タングステンプラグ７を開口部６に埋め込むとともに、タングステンプラグ７が埋め込まれた層間絶縁膜４を平坦化する。そして、タングステンプラグ７が埋め込まれた層間絶縁膜４上の素子形成領域Ｒ１にＡｌ配線層８を形成する。ここで、シリコン基板１に形成された溝２の深さＤは１０μｍ程度以上と深くなっているので、シリコン基板１上に層間絶縁膜４などを積層した場合においても、溝２を完全に埋め込むことができず、溝２上の層間絶縁膜４には段差５が形成される。
【００２９】
なお、多結晶シリコン層３や開口部６を形成するためのパターニングを行う場合、シリコン基板１に形成された溝２を位置合わせマークとして使用することができる。また、Ａｌ配線層８を形成するためのパターニングを行う場合、層間絶縁膜４に形成された段差５を位置合わせマークとして使用することができる。
次に、図１（ｃ）に示すように、ＣＶＤまたはスパッタなどの方法により、酸化珪素膜などの層間絶縁膜９を、Ａｌ配線層８が形成された層間絶縁膜４上に形成する。ここで、シリコン基板１に形成された溝２の深さＤは１０μｍ程度以上と深くなっているので、層間絶縁膜４上に層間絶縁膜９を積層した場合においても、層間絶縁膜４に形成された段差５を完全に埋め込むことができず、溝２上の層間絶縁膜９には段差１０が形成される。
【００３０】
次に、図１（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、層間絶縁膜９の素子形成領域Ｒ１に開口部１１を形成する。
次に、図２（ａ）に示すように、スパッタなどの方法により、開口部１１が埋め込まれるようにして、タングステン膜１２を層間絶縁膜９上に積層する。ここで、シリコン基板１に形成された溝２の深さＤは１０μｍ程度以上と深くなっているので、層間絶縁膜９上にタングステン膜１２を積層した場合においても、層間絶縁膜９に形成された段差１０を完全に埋め込むことができず、溝２上のタングステン膜１２には段差１３が形成される。
【００３１】
次に、図２（ｂ）に示すように、ＣＭＰなどの方法を用いて、タングステン膜１２および層間絶縁膜９を研磨することにより、層間絶縁膜９の表面を露出させ、開口部１１内にタングステンプラグ１２´を形成するとともに、タングステンプラグ１２´が埋め込まれた層間絶縁膜９の素子形成領域Ｒ１の表面を平坦化する。ここで、シリコン基板１に形成された溝２の深さＤは１０μｍ程度以上と深くなっているので、素子形成領域Ｒ１における層間絶縁膜９の表面を平坦化した場合においても、タングステン膜１２に形成された段差１３を完全に平坦化することができず、溝２上のタングステン膜１２には段差１３が残される。
【００３２】
次に、図３（ａ）に示すように、スパッタまたは蒸着などの方法により、タングステンプラグ１２´が埋め込まれた層間絶縁膜９上にＡｌ膜１４を積層する。ここで、シリコン基板１に形成された溝２の深さＤは１０μｍ程度以上と深くなっているので、平坦化された層間絶縁膜９上にＡｌ膜１４を積層した場合においても、タングステン膜１２に形成された段差１３を完全に埋め込むことができず、溝２上のＡｌ膜１４には段差１５が形成される。
【００３３】
次に、図３（ｂ）に示すように、スピンコートなどの方法により、Ａｌ膜１４上にフォトレジスト膜を形成する。そして、Ａｌ膜１４に形成された段差１５の位置を参照しながら、露光用のマスク合わせを行う。そして、露光用のマスクを介してフォトレジスト膜の露光を行い、露光されたフォトレジスト膜の現像を行うことにより、フォトレジスト膜をパターニングする。そして、フォトレジスト膜をエッチング用のマスクとして、Ａｌ膜１４のエッチングを行うことにより、Ａｌ配線層１４´を層間絶縁膜９上に形成する。
【００３４】
これにより、層間絶縁膜４、９やＡｌ膜１４などを除去することなく、シリコン基板１に形成された溝２の位置を識別することが可能となるとともに、多結晶シリコン層３、Ａｌ配線層８およびＡｌ配線層１４´などの形成時に、シリコン基板１に形成された溝２を位置合わせマークとして共通に使用することが可能となり、製造工程の煩雑化を抑制しつつ、位置合わせ精度を向上させることが可能となる。
【００３５】
図４は、本発明の一実施形態に係る位置合わせマークの配置方法を示す平面図である。
図４において、シリコンウェハＷには、露光時のショット領域ごとに位置合わせマークＭが形成されている。
これにより、各ショットごとに位置合わせマークＭを識別することが可能となり、ステッパを用いて露光を行った場合においても、位置合わせマークＭの検出精度を向上させることが可能となる。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す断面図。
【図４】一実施形態に係る位置合わせマークの配置方法を示す平面図。
【図５】従来の半導体装置の製造方法を示す断面図。
【図６】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
１  シリコン基板、２  溝、３  多結晶シリコン層、４、９  層間絶縁膜、５、１０、１３  段差  ６、１１  開口部、７、１２´  タングステンプラグ、８、１４´  Ａｌ配線層、１２  タングステン膜、１４  Ａｌ膜  Ｒ１  素子形成領域、Ｒ２  スクライブ領域
【図１】
2004273740.tif 000003
【図２】
2004273740.tif 000004
【図３】
2004273740.tif 000005
【図４】
2004273740.tif 000006
【図５】
2004273740.tif 000007
【図６】
2004273740.tif 000008