(57)【要約】【課題】【解決手段】本発明の装置は、絶縁性基板５と、絶縁性基板５上に形成された複数の薄膜トランジスタとを備えた装置である。複数の薄膜トランジスタの少なくとも一部の薄膜トランジスタは、絶縁性基板５上に形成された半導体薄膜６と、半導体薄膜６上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極と、半導体薄膜６中に形成され、かつゲート電極によってオーバラップされたチャネル領域と、半導体薄膜６中においてチャネル領域の一端に接する位置に形成され、かつゲート電極によってオーバラップされた低濃度不純物領域（ｎ−領域）と、半導体薄膜６中において低濃度不純物領域に電気的に接続される位置に形成され、かつ、端部がゲート電極によってオーバラップされた高濃度不純物領域（ｎ＋領域）とを備えている。、ゲート電極は、ゲート絶縁膜２上に形成されチャネル領域とオーバーラップする第１ゲート部材７と、第１ゲート部材７の表面上に選択的に成長し低濃度不純物領域とオーバラップする第２ゲート部材４とを有し、第１ゲート部材が金属から形成されている。【選択図】　図３
2004146422.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、前記絶縁性基板上に形成された複数の薄膜トランジスタとを備えた装置であって、
前記複数の薄膜トランジスタの少なくとも一部の薄膜トランジスタは、
前記絶縁性基板上に形成された半導体薄膜と、
前記半導体薄膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体薄膜中に形成され、かつ前記ゲート電極によってオーバラップされたチャネル領域と、
前記半導体薄膜中において前記チャネル領域の一端に接する位置に形成され、かつ前記ゲート電極によってオーバラップされた低濃度不純物領域と、
前記半導体薄膜中において前記低濃度不純物領域に電気的に接続される位置に形成され、かつ、端部が前記ゲート電極によってオーバラップされた高濃度不純物領域と、
を備え、
前記ゲート電極は、前記ゲート絶縁膜上に形成され前記チャネル領域とオーバーラップする第１ゲート部材と、前記第１ゲート部材の表面上に選択的に成長し前記低濃度不純物領域とオーバラップする第２ゲート部材とを有し、前記第１ゲート部材が金属から形成されている装置。
【請求項２】
前記第２ゲート部材は、前記第１ゲート部材の上面および側面を覆っている請求項１に記載の装置。
【請求項３】
前記第１ゲート部材の上面に形成された選択成長阻止層を更に備え、
前記第２ゲート部材は、前記第１ゲート部材の上面は覆わずに第１ゲート部材の側面を覆っている請求項１に記載の装置。
【請求項４】
前記選択成長阻止層は、前記ゲート電極の第２ゲート部材よりも薄く形成されている請求項３に記載の装置。
【請求項５】
前記選択成長阻止層は絶縁材料から形成されている請求項３または４に記載の装置。
【請求項６】
前記半導体薄膜は、結晶性を有するシリコンから形成されている請求項１から５のいずれかに記載の装置。
【請求項７】
前記低濃度不純物領域の不純物濃度は、５×１０１２ｃｍ−３以上５×１０１３ｃｍ−３以下であり、前記高濃度不純物領域の不純物濃度は、前記低濃度不純物領域の不純物濃度よりも高く設定されている請求項１から６のいずれかに記載の装置。
【請求項８】
前記ゲート絶縁膜は５０ｎｍ以上１５０ｎｍ以下の厚さを有し、コンタクトホール領域を除いて前記半導体薄膜の上面の略全体を覆っている請求項１から７のいずれかに記載の装置。
【請求項９】
前記絶縁性基板上に表示部および周辺回路部を備え、
前記複数の薄膜トランジスタのうちの一部の薄膜トランジスタは前記表示部に形成され、他の薄膜トランジスタは前記周辺回路部に形成されている請求項１から８のいずれかに記載の装置。
【請求項１０】
絶縁性基板上に形成された複数の薄膜トランジスタを備えた装置の製造方法であって、
前記絶縁性基板上に形成された半導体薄膜の上にゲート絶縁膜を形成する工程と、
前記半導体薄膜内のチャネル領域が形成されるべき部分を覆うパターンを有する第１ゲート部材を前記ゲート絶縁膜上に金属材料から形成する工程と、
前記第１ゲート部材をマスクとして前記半導体薄膜中に不純物をドープして低濃度不純物領域を形成する工程と、
前記第１ゲート部材の露出する表面上に選択的に導電層を成長させることによって第２ゲート部材を形成する工程と、
前記第１ゲート部材および第２ゲート部材をマスクとして前記半導体薄膜中に不純物をドープして高濃度不純物領域を形成する工程と、
を含む製造方法。
【請求項１１】
前記導電層を成長させる前に、前記第１ゲート部材の上面を選択成長阻止層で覆う工程を含む請求項１０に記載の製造方法。
【請求項１２】
前記ゲート絶縁膜は５０ｎｍ以上１５０ｎｍ以下の厚さを有し、かつ、コンタクトホール領域を除いて前記半導体薄膜の上面の略全体を覆うよう形成する請求項１０または１１に記載の製造方法。
【請求項１３】
前記装置は、前記絶縁性基板上に表示部および周辺回路部を備えており、
前記複数の薄膜トランジスタのうちの一部の薄膜トランジスタは前記表示部に形成し、他の薄膜トランジスタは前記周辺回路部に形成する請求項１０から１２のいずれかに記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁性基板上に形成された薄膜トランジスタを備える装置およびその製造方法に関している。本発明の装置は、液晶表示装置やＥＬ表示装置などの各種表示装置のみならず、他の半導体装置を広く含むものとする。
【０００２】
【従来の技術】
従来より、ｎ型の微細トランジスタにおけるドレイン端部の電界強度を緩和するために、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造やＧＯＬＤ（Ｇａｔｅ　Ｏｖｅｒ−ＬａｐｐｅｄＤｒａｉｎ）構造が採用されている。通常、これらの構造を実現するためには、低濃度不純物領域または高濃度不純物領域のパターンを規定するためのマスクを１枚追加する必要がある。
【０００３】
図１および図２を参照しながら、ＧＯＬＤ構造を有するトランジスタの従来の製造方法を説明する。ＧＯＬＤ構造のトランジスタは、ホットエレクトロン耐性に優れるため、半導体装置の信頼性が向上する。
【０００４】
図１を参照する。
【０００５】
まず、図１（ａ）に示すように、ガラス基板５上にシリコン薄膜６およびゲート絶縁膜２を形成した後、ゲート絶縁膜２上に不純物阻止層８を形成する。不純物阻止層８は、薄膜トランジスタのチャネル領域となるべき部分を覆うようにパターニングされる。次に、この不純物阻止膜８をマスクとしてｎ型不純物を低濃度でシリコン薄膜６中にドーピングして、図１（ｂ）に示す低濃度不純物領域（ｎ−領域）を形成する。
【０００６】
不純物阻止膜８を除去した後、図１（ｃ）に示すように、ゲート電極１７を形成する。ゲート電極１７は、チャネル領域を完全に覆い、かつ、チャネル領域の両端部に位置する低濃度不純物領域を部分的に覆うようにパターニングされる。その後、図１（ｄ）に示すように、ｎ型不純物を高濃度でドーピングし、ソース・ドレイン領域として機能する高濃度不純物領域（ｎ＋領域）を形成する。
【０００７】
このような製造方法によれば、チャネル領域（またはｎ−領域）を規定するマスクがゲート電極１７のパターンを規定するマスクとは別に必要になり、両マスクの位置あわせが必要となる。この位置合わせがずれると、低濃度不純物領域（ｎ−領域）の左右のサイズが非対称化するため、トランジスタ特性が変動するおそれがある。また、マスクの位置合わせが大きくずれてゲート電極が一方の低濃度不純物領域（ｎ−領域）とオーバーラップしない状態が生じると、トランジスタとして動作しなくなる。このため、上記製造方法で微細なトランジスタを作製することは困難である。
【０００８】
次に、上記の製造方法が有している問題を解決するために提案された製造方法を説明する。
【０００９】
まず、図２（ａ）に示すように、シリコン基板１上にゲート絶縁膜２を形成した後、ゲート電極の一部を構成するポリシリコンゲート部分３を形成する。次に、ポリシリコンゲート部分３をマスクしてｎ型不純物イオンを低濃度でシリコン基板１に注入し、低濃度不純物領域（ｎ−領域）を形成する。
【００１０】
次に、図２（ｃ）に示すように、選択ＣＶＤ法により、ポリシリコンゲート部分３の表面上にのみタングステン膜１４を成長させる。次に、ポリシリコンゲート部分３およびタングステン膜１４をマスクとしてｎ型不純物イオンをシリコン基板１中に注入し、高濃度不純物領域（ｎ＋領域）を形成する。この後、不純物活性化のための熱処理を施し、図２（ｄ）に示すＧＯＬＤ構造を形成するとができる。
【００１１】
このような構成のトランジスタは、例えば特許文献１〜４に記載されている。
【００１２】
【特許文献１】
特開昭６２−２５０６７３号公報
【特許文献２】
特開昭６４−８６５５９号公報
【特許文献３】
特開平４−３１３２３７号公報
【特許文献４】
特開平８−２２２７３６号公報
【００１３】
【発明が解決しようとする課題】
しかし、図２（ａ）〜（ｄ）に示す製造方法によれば、選択ＣＶＤ法によってポリシリコンゲート部分３の表面にタングステン膜１４を成長させようとすると、シリコンの還元反応が進行してポリシリコンゲート部分３とゲート絶縁膜２との間にタングステンが浸入し、食い込み現象を引き起こす可能性がある。このような食い込み現象が発生すると、トランジスタのＭＯＳ界面準位が増加し、トラジスタ特性に悪影響が及ぶ。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、自己整合的にＧＯＬＤ構造を形成でき、しかも、選択成長の過程でゲート電極とゲート絶縁膜との界面の侵食を防止できる、薄膜トランジスタを備えた装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の装置は、絶縁性基板と、前記絶縁性基板上に形成された複数の薄膜トランジスタとを備えた装置であって、前記複数の薄膜トランジスタの少なくとも一部の薄膜トランジスタは、前記絶縁性基板上に形成された半導体薄膜と、前記半導体薄膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体薄膜中に形成され、かつ前記ゲート電極によってオーバラップされたチャネル領域と、前記半導体薄膜中において前記チャネル領域の一端に接する位置に形成され、かつ前記ゲート電極によってオーバラップされた低濃度不純物領域と、前記半導体薄膜中において前記低濃度不純物領域に電気的に接続される位置に形成され、かつ、端部が前記ゲート電極によってオーバラップされた高濃度不純物領域とを備え、前記ゲート電極は、前記ゲート絶縁膜上に形成され前記チャネル領域とオーバーラップする第１ゲート部材と、前記第１ゲート部材の表面上に選択的に成長し前記低濃度不純物領域とオーバラップする第２ゲート部材とを有し、前記第１ゲート部材が金属から形成されている。
【００１６】
好ましい実施形態において、前記ゲート電極の第２ゲート部材は、前記第１ゲート部材の上面および側面を覆っている。
【００１７】
好ましい実施形態において、前記ゲート電極の第１ゲート部材の上面に形成された選択成長阻止層を更に備え、前記ゲート電極の第２ゲート部材は、前記第１ゲート部材の上面は覆わずに第１ゲート部材の側面を覆っている。
【００１８】
好ましい実施形態において、前記選択成長阻止層は、前記ゲート電極の第２ゲート部材よりも薄く形成されている。
【００１９】
好ましい実施形態において、前記選択成長阻止層は絶縁材料から形成されている。
【００２０】
好ましい実施形態において、前記半導体薄膜は、結晶性を有するシリコンから形成されている。
【００２１】
好ましい実施形態において、前記低濃度不純物領域の不純物濃度は、５×１０１２ｃｍ−３以上５×１０１３ｃｍ−３以下であり、前記高濃度不純物領域の不純物濃度は、前記低濃度不純物領域の不純物濃度よりも高く設定されている。
【００２２】
好ましい実施形態において、前記ゲート絶縁膜は５０ｎｍ以上１５０ｎｍ以下の厚さを有し、コンタクトホール領域を除いて前記半導体薄膜の上面の略全体を覆っている。
【００２３】
好ましい実施形態において、前記絶縁性基板上に表示部および周辺回路部を備え、前記複数の薄膜トランジスタのうちの一部の薄膜トランジスタは前記表示部に形成され、他の薄膜トランジスタは前記周辺回路部に形成されている。
【００２４】
本発明による装置の製造方法は、絶縁性基板上に形成された複数の薄膜トランジスタを備えた装置の製造方法であって、前記絶縁性基板上に形成された半導体薄膜の上にゲート絶縁膜を形成する工程と、前記半導体薄膜内のチャネル領域が形成されるべき部分を覆うパターンを有する第１ゲート部材を前記ゲート絶縁膜上に金属材料から形成する工程と、前記第１ゲート部材をマスクとして前記半導体薄膜中に不純物をドープして低濃度不純物領域を形成する工程と、前記第１ゲート部材の露出する表面上に選択的に導電層を成長させることによって第２ゲート部材を形成する工程と、前記第１ゲート部材および第２ゲート部材をマスクとして前記半導体薄膜中に不純物をドープして高濃度不純物領域を形成する工程とを含む。
【００２５】
好ましい実施形態において、前記導電層を成長させる前に、前記第１ゲート部材の上面を選択成長阻止層で覆う工程を含む。
【００２６】
好ましい実施形態において、前記ゲート絶縁膜は５０ｎｍ以上１５０ｎｍ以下の厚さを有し、かつ、コンタクトホール領域を除いて前記半導体薄膜の上面の略全体を覆うよう形成する。
【００２７】
好ましい実施形態において、前記装置は、前記絶縁性基板上に表示部および周辺回路部を備えており、前記複数の薄膜トランジスタのうちの一部の薄膜トランジスタは前記表示部に形成し、他の薄膜トランジスタは前記周辺回路部に形成する。
【００２８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２９】
（実施形態１）
本発明による装置の第１の実施形態を説明する。
【００３０】
本装置は、絶縁性基板上に形成された複数の薄膜トランジスタを備えているが、以下、簡単化のため、それらの薄膜トランジスタの１つについて構造および製造方法などを説明することにする。
【００３１】
まず、図３（ｄ）を参照しつつ、本実施形態における薄膜トランジスタの構造を説明する。
【００３２】
図示されている薄膜トランジスタは、ガラス基板５上に形成されたシリコン薄膜６と、シリコン薄膜６上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極（４、７）とを備えている。ゲート電極は、第１ゲート部材分７と第２ゲート部材４とから構成されている。
【００３３】
シリコン薄膜６中には、第１ゲート部材７によってオーバラップされたチャネル領域と、チャネル領域の一端に接する位置に形成され、かつ第２ゲート部材４によってオーバラップされた低濃度不純物領域（ｎ−領域）と、ｎ−領域に接続される位置に形成され、かつ、端部が第２ゲート部材４によってオーバラップされた高濃度不純物領域（ｎ＋）とが形成されている。
【００３４】
第１ゲート部材７は、ゲート絶縁膜２上に形成された金属膜をパターニングすることによって作製されたものであり、その下方にチャネル領域が形成される。一方、第２ゲート部材４は、第１ゲート部材７の表面上に選択成長するように形成され、低濃度不純物領域（ｎ−領域）とオーバラップする。図３（ｄ）に示す例では、第２ゲート部材４は、第１ゲート部材７の上面および側面を覆っている。
【００３５】
本実施形態における低濃度不純物領域（ｎ−領域）の不純物濃度は、５×１０１２ｃｍ−３以上５×１０１３ｃｍ−３以下であり、高濃度不純物領域（ｎ＋領域）の不純物濃度は、１×１０１５ｃｍ−３以上１×１０１６ｃｍ−３以下である。
【００３６】
ゲート絶縁膜は５０ｎｍ以上１５０ｎｍ以下の厚さを有し、コンタクトホール領域（不図示）を除いてシリコン薄膜６の上面の略全体を覆っている。
【００３７】
本実施形態では、ガラス基板５上に表示部および周辺回路部を備え、複数の薄膜トランジスタのうちの一部の薄膜トランジスタは表示部に形成され、他の薄膜トランジスタは周辺回路部に形成されている。本実施形態の装置を液晶表示装置にアクティブマトリクス基板として用いる場合、表示部に形成した薄膜トランジスタのアレイがスイッチング素子として機能し、液晶層に対して適切な電圧を画素単位で印加する。一方、周辺回路部に形成した薄膜トランジスタは、駆動回路（ソースドライバやケートドライバなど）を構成するトランジスタとして動作することになる。
【００３８】
以下、本実施形態の製造方法を説明する。
【００３９】
まず、図３（ａ）に示すように、ガラス基板５上のシリコン薄膜（厚さ：２０ｎｍ〜５０ｎｍ）６を覆うようにゲート絶縁膜（厚さ：５０ｎｍ〜１５０ｎｍ）２を形成した後、シリコン薄膜６内のチャネル領域が形成されるべき部分を覆うゲート配線パターンを有する第１ゲート部材７をゲート絶縁膜２上に形成する。第１ゲート部材７は、タングステンやアルミなどの金属からなる膜を堆積した後、その金属膜をフォトリソグラフィおよびエッチングによってパターニングすることによって作製される。金属膜の堆積は例えばスパッタリング法によって行われ、堆積する金属膜の厚さ（＝第１ゲート部材７の高さ）は、例えば３００ｎｍ以上５００ｎｍ以下の範囲に設定される。第１ゲート部材７のチャネル方向サイズは、薄膜トランジスタのチャネル長を規定する。本実施形態では、第１ゲート部材７のチャネル方向サイズを６μｍ以上１５μｍ以下の範囲に設定する。
【００４０】
次に、図３（ｂ）に示すように、第１ゲート部材７をマスクとしてシリコン薄膜６中にリンや砒素などのｎ型不純物イオンをドープして低濃度不純物領域（ｎ−領域）を形成する。この不純物ドーピングは、イオン注入装置などを用いて行われ、ドーズ量は例えば　１×１０１３ｃｍ−２以上５×１０１３ｃｍ−２以下に設定される。注入加速エネルギーは、例えば６０ｋｅＶ以上１００ｋｅＶ以下に設定され、接合深さは７０μｍ以上２００μｍ以下となる。
【００４１】
次に、図３（ｃ）に示すように、第１ゲート部材７の露出する表面上に選択的に導電層を成長させることによって第２ゲート部材７を形成する。このとき、本実施形態では、選択ＣＶＤ法により、タングステンを成長させる。選択ＣＶＤの成長条件は、例えば、以下のように設定される。
【００４２】
ガス：ＷＦ６、ＳｉＨ４
ガス流量比：４〜６：１〜３
ガス圧力：０．２Ｔｏｒｒ〜２Ｔｏｒｒ
堆積温度：３００℃〜３５０℃
【００４３】
用いるガスの種類を適切に選択することによって他の金属を選択成長させることもできる。本実施形態では、タングステン以外の金属としてアルミニウムを好適に用いることができる。
【００４４】
第２ゲート部材の厚さは、最終的な薄膜トランジスタにおける低濃度不純物領域のチャネル方向サイズを規定する。本実施形態では、タングステンの厚さが１００ｎｍ以上３００ｎｍ以下となるような条件で選択成長を行った。
【００４５】
次に、図３（ｃ）に示すように、第１ゲート部材７および第２ゲート部材４をマスクとしてシリコン薄膜６中にリンや砒素などのｎ型不純物イオンを高濃度にドープして高濃度不純物領域（ｎ＋）を形成する。この不純物ドーピング（ソース・ドレイン注入）は、イオン注入装置などを用いて行われ、ドーズ量は例えば１×１０１５ｃｍ−２以上８×１０１５ｃｍ−２以下に設定される。注入加速エネルギーは、例えば３０ｋｅＶ以上８０ｋｅＶ以下に設定され、接合深さは７０μｍ以上２００μｍ以下となる。
【００４６】
この不純物ドーピングにより、シリコン薄膜６のうち、第１ゲート部材７および第２ゲート部材４によって覆われていない領域にｎ型不純物が高濃度にドープされる。低濃度不純物領域（ｎ−領域）のうち、チャネル領域に接する部分は第２ゲート部材４によって覆われているため、ｎ型不純物の高濃度ドープは行われず、低濃度状態が保持される。
【００４７】
この後、不純物活性化のための熱処理が行われ、低濃度不純物領域（ｎ−領域）はＬＤＤとして機能するようになり、高濃度不純物領域はソース・ドレイン領域として機能するようになる。こうして、図３（ｄ）に示すトランジスタ構造が完成する。
【００４８】
本実施形態によれば、第１ゲート部材７をシリコンではなく、金属材料から形成しているため、第２ゲート部材４のための選択成長を行う過程で第１ゲート部材７と下層のゲート絶縁膜２との界面が侵食すること（食い込み現象）を防止できる。選択的に成長させるべき金属および第１ゲート部材７に用いる金属としては、タングステンやアルミを好適に用いることができる。この場合、タングステンの上にアルミやタングステンを選択的に成長させていもよいし、アルミの上にアルミやタングステンを選択的に成長させていもよい。
【００４９】
また、選択成長する膜の厚さを高い精度を再現性良く決定できるため、低濃度不純物領域とゲート電極のオーバーラップ長の制御に優れている。
【００５０】
（実施形態２）
以下、本発明の第２の実施形態を説明する。
【００５１】
本実施形態と上述の第１の実施形態との差異は、本実施形態における第１ゲート部材の上面に選択成長抑阻止層が設けられている点にある。
【００５２】
まず、図４（ｄ）を参照しつつ、本実施形態における薄膜トランジスタの構造を説明する。
【００５３】
図示されている薄膜トランジスタは、ガラス基板５上に形成されたシリコン薄膜６と、シリコン薄膜６上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極とを備えている。ゲート電極は、第１ゲート部材分７と第２ゲート部材４とから構成されている。
【００５４】
シリコン薄膜６中には、第１ゲート部材７によってオーバラップされたチャネル領域と、チャネル領域の一端に接する位置に形成され、かつゲート電極の第１ゲート部材４によってオーバラップされた低濃度不純物領域（ｎ−領域）と、ｎ−領域に接続される位置に形成され、かつ、端部が第２ゲート部材４によってオーバラップされた高濃度不純物領域（ｎ＋）とが形成されている。
【００５５】
第１ゲート部材７は、第１の実施形態と同様に、ゲート絶縁膜２上に形成された金属膜をパターニングすることによって作製されたものであり、その下方にチャネル領域が形成される。一方、第２ゲート部材４は、第１ゲート部材７の側面上に選択成長するように形成され、低濃度不純物領域（ｎ−領域）とオーバラップする。本実施形態における第２ゲート部材４は、第１ゲート部材７の側面を覆っているが、上面には成長していない。これは、第１ゲート部材７の上面に形成されたＳｉＯ２層などの絶縁層が選択成長阻止層９として機能するためである。
【００５６】
以下、本実施形態の製造方法を説明する。
【００５７】
まず、図４（ａ）に示すように、ガラス基板５上のシリコン薄膜（厚さ：２０ｎｍ〜５０ｎｍ）６を覆うようにゲート絶縁膜（厚さ：５０ｎｍ〜１５０ｎｍ）２を形成した後、シリコン薄膜６内のチャネル領域が形成されるべき部分を覆うゲート配線パターンを有する第１ゲート部材７をゲート絶縁膜２上に形成する。第１ゲート部材の上面には、ＳｉＯ２からなる選択成長阻止層９を形成している。第１ゲート部材７および選択成長阻止層９は、タングステンやアルミなどの金属膜とＳｉＯ２膜とを積層した後、それらの膜をフォトリソグラフィおよびエッチングによって順次パターニングすることによって作製される。金属膜やＳｉＯ２膜の堆積は、例えばスパッタリング法によって行われる。堆積する金属膜の厚さ（＝第１ゲート部材７の高さ）は、例えば１００ｎｍ以上３００ｎｍ以下の範囲に設定され、ＳｉＯ２膜の厚さ（＝選択成長阻止層９の厚さ）は、例えば１００ｎｍ以上３００ｎｍ以下の範囲に設定される。選択成長阻止層は、例えば、ＳｉＯ２やＳｉＮなどの材料から形成される。
【００５８】
第１ゲート部材７のチャネル方向サイズは、薄膜トランジスタのチャネル長を規定する。本実施形態では、第１ゲート部材７のチャネル方向サイズを６μｍ以上１５μｍ以下の範囲に設定する。
【００５９】
次に、図４（ｂ）に示すように、第１ゲート部材７および選択成長阻止層９をマスクとしてシリコン薄膜６中にリンや砒素などのｎ型不純物イオンをドープして低濃度不純物領域（ｎ−領域）を形成する。この不純物ドーピングは、イオン注入装置などを用いて行われ、ドーズ量は例えば１×１０１３ｃｍ−２以上５×１０１３ｃｍ−２以下に設定される。注入加速エネルギーは、例えば６０ｋｅＶ以上１００ｋｅＶ以下に設定され、接合深さは７０μｍ以上２００μｍ以下となる。
【００６０】
次に、図４（ｃ）に示すように、第１ゲート部材７の露出する表面、すなわち側面上に選択的に導電層を成長させることによって第２ゲート部材７を形成する。本実施形態では、第２ゲート部材７が第１ゲート部材７の側面にのみ成長するため、第２ゲート部材７は導電性のサイドウォールスペーサとして機能する。
【００６１】
本実施形態でも、選択ＣＶＤ法により、タングステンを成長させる。選択ＣＶＤの成長条件は、例えば、以下のように設定される。
【００６２】
ガス：ＷＦ６、ＳｉＨ４
ガス流量比：４〜６：１〜３
ガス圧力：０．２Ｔｏｒｒ〜２Ｔｏｒｒ
堆積温度：３００℃〜３５０℃
【００６３】
用いるガスの種類を適切に選択することによって他の金属を選択成長させることもできる。タングステン以外の金属としてアルミニウムを好適に用いることができる。
【００６４】
第２ゲート部材４の厚さは、最終的な薄膜トランジスタにおける低濃度不純物領域のチャネル方向サイズを規定する。本実施形態では、タングステンの厚さが１００ｎｍ以上３００ｎｍ以下となるような条件で選択成長を行った。本実施形態では、第１ゲート部材７の上面は選択成長阻止層９によって覆われているため、第１ゲート部材７の上面にはタングステンが成長しない。このため、ゲート段差は、選択成長させるタングステンの厚さとは無関係に、第１ゲート部材７および選択成長阻止層９の合計厚さによって規定される。選択成長阻止層９は薄くとも、選択成長を阻止する機能は十分に発揮される。このため、選択成長させるべきタングステンの厚さに比べて選択成長阻止層９の厚さを小さく設定することにより、ゲート段差を第１の実施形態にくらベて縮小することが可能となる。ゲート段差が小さくなると、薄膜トランジスタを覆うように堆積させる絶縁膜（フ不図示）の段差被覆性（ステップカバレッジ）が改善する。層間絶縁膜で薄膜トランジスタを覆い、その層間絶縁膜上に配線や画素電極などを形成する場合、ゲート段差が小さいほど、層間絶縁膜の上面が平坦化されるため、配線や画素電極を適切にパターニングできるため、断線や導電性膜のエッチング残渣に起因するショートを回避することが可能となる。
【００６５】
ゲート段差の増大を抑えつつ、選択成長を阻止するには、選択成長阻止層９の厚さを１００ｎｍ以上３００ｎｍ以下の範囲内に設定することが好ましい。
【００６６】
次に、図４（ｃ）に示すように、第１ゲート部材７および第２ゲート部材４をマスクとしてシリコン薄膜６中にリンや砒素などｎ型不純物イオンを高濃度にドープして高濃度不純物領域（ｎ＋）を形成する。この不純物ドーピング（ソース・ドレイン注入）は、イオン注入装置などを用いて行われ、ドーズ量は例えば１×１０１５ｃｍ−２以上８×１０１５ｃｍ−２以下に設定される。注入加速エネルギーは、例えば３０ｋｅＶ以上８０ｋｅＶ以下に設定され、接合深さは７０μｍ以上２００μｍ以下となる。
【００６７】
この不純物ドーピングにより、シリコン薄膜６のうち、第１ゲート部材７および第２ゲート部材４によって覆われていない領域にｎ型不純物が高濃度にドープされる。低濃度不純物領域（ｎ−領域）のうち、チャネル領域に接する部分は第２ゲート部材４によって覆われているため、ｎ型不純物の高濃度ドープは行われず、低濃度状態が保持される。
【００６８】
この後、不純物活性化のための熱処理が行われ、低濃度不純物領域（ｎ−領域）はＬＤＤとして機能するようになり、高濃度不純物領域はソース・ドレイン領域として機能するようになる。こうして、図４（ｄ）に示すトランジスタ構造が完成する。
【００６９】
本実施形態によれば、第１ゲート部材７をシリコンではなく、金属材料から形成しているため、第２ゲート部材４のための選択成長を行う過程で第１ゲート部材７と下層のゲート絶縁膜２との界面が侵食すること（食い込み現象）を防止できる。
【００７０】
また、選択成長する膜の厚さを高い精度を再現性良く決定できるため、低濃度不純物領域とゲート電極のオーバーラップ長の制御に優れている。
【００７１】
更に、第１の実施形態に比較してゲート段差を縮小できるため、上層配線の断線・ショートを防止することが容易になるという利点がある。
【００７２】
なお、上記の各実施形態で説明してきた薄膜トランジスタはＮ型である。これは、一般に、ホットエレクトロンによる信頼性低下はＮ型のＭＯＳ構造トランジスタの場合に生じる現象だからである。従って、同一の絶縁性基板（ガラスやプラスチックの基板）上にＮ型薄膜トランジスタとＰ型薄膜トランジスタの両方を形成する場合は、Ｎ型薄膜トランジスタについてのみ、上述した構成を付与すればよい。
【００７３】
上記の各実施形態では、半導体薄膜としてシリコン膜を用いているが、多結晶シリコンなどの結晶性シリコンを用いることにより、トランジスタの動作速度を向上させることができる。動作速度の高い薄膜トランジスタは、表示装置の駆動回路に適している。
【００７４】
【発明の効果】
本発明によれば、自己整合的にＧＯＬＤ構造を形成でき、しかも、選択成長の基礎となる第１ゲート部材をシリコンではなく金属材料から形成しているため、第１ゲート部材の露出表面上に第２ゲート部材のための選択成長を行う過程で、第１ゲート部材とゲート絶縁膜との界面の侵食を防止できる。
【図面の簡単な説明】
【図１】（ａ）から（ｄ）は、ＧＯＬＤ構造トランジスタを製造する方法の従来技術を示す工程断面図である。
【図２】（ａ）から（ｄ）は、ＧＯＬＤ構造トランジスタを製造する方法の他の従来技術を示す工程断面図である。
【図３】（ａ）から（ｄ）は、本発明による製造方法の第１の実施形態を示す工程断面図である。
【図４】（ａ）から（ｄ）は、本発明による製造方法の第２の実施形態を示す工程断面図である。
【符号の説明】
１　　　シリコン基板
２　　　ゲート絶縁膜
３　　　ゲート電極
４　　　ゲート電極の第２ゲート部分
５　　　ガラス基板
６　　　シリコン薄膜
７　　　ゲート電極の第１ゲート部分
９　　　選択成長阻止層
【図１】
2004146422.tif 000003
【図２】
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【図３】
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【図４】
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