(57)【要約】【課題】シフタ幅の制限解消が容易になると共に、ゲート配線パターンの細り、断線及び後退の発生や、ゲート電極パターンの歪みを防止し、デバイス面積のシュリンク処理も容易となり、極微細ゲートの寸法均一性を向上させる。【解決手段】ゲート電極及びゲート配線からなるゲートを形成するに際して、第１のマスク１及び第２のマスク２を用いた二重露光処理により、ゲート電極パターン１２のみを形成した後、第３のマスク３を用いた露光処理により、ゲート配線パターン１３を形成する。【選択図】  図１
2004247606.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極及びゲート配線からなるゲートを形成するに際して、
第１のマスク及び第２のマスクを用いた二重露光処理により、ゲート電極パターンのみを形成する工程と、
第３のマスクを用いた露光処理により、ゲート配線パターンを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
転写される前記ゲート電極パターンが活性領域上に位置することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
転写される前記ゲート電極パターンの２次元形状は、前記活性領域から引き出される両先端部分が対称形状であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
ゲート電極及びゲート配線からなるゲートを形成するためのフォトマスクであって、
二重露光によりゲート電極パターンのみを形成するための各マスクパターンを有する第１のマスク及び第２のマスクと、
ゲート配線パターンを形成するためのマスクパターンを有する第３のマスクと
を含むことを特徴とするフォトマスク。
【請求項５】
前記第１のマスク及び前記第２のマスクの少なくとも一方は位相シフトマスクであることを特徴とする請求項４に記載のフォトマスク。
【請求項６】
ゲート電極及びゲート配線からなるゲートを有する半導体装置であって、
前記ゲート電極は、島状に形成されており、
前記ゲート配線は、前記ゲート電極の上層で前記ゲート電極と接続されるように形成されていることを特徴とする半導体装置。
【請求項７】
前記ゲート電極は、基板の活性領域上に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極の２次元形状は、前記活性領域から引き出される両先端部分が対称形状であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ゲート配線は、前記ゲート電極上を覆うように形成されていることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトマスク、半導体装置及びその製造方法に関し、特に極微細なサイズのゲート電極を形成する場合に適用して好適である。
【０００２】
【従来の技術】
近年では、デバイスの微細化に伴い、微細パターン及び微細ピッチの形成が困難となってきており、微細パターンを形成するため、１層でフォトマスクを２枚使用する二重露光プロセスが導入されてきている。現在、この二重露光プロセスの中で特に注目されている技術に、いわゆるフェーズエッジ（Ｐｈａｓｅ  Ｅｄｇｅ）技術がある。この技術は、主にゲートの形成時で使用され、極微細サイズのゲートパターンを形成する領域には、通常パターンを形成するマスク（バイナリマスク又はハーフトーン位相シフトマスク）以外に、レベンソン位相シフトマスクが用いられる。レベンソン位相シフトマスクは、ゲート電極になるパターンの一方側で０相、他方側でπ相となるシフタを配置することにより、この領域の光の振幅を反転させ、コントラストを高くする効果を持つ。これにより、１００ｎｍ以下のサイズのパターンでさえ安定して形成することを可能としている。
【０００３】
図１４は、レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートパターンの従来の形成方法を示す概略平面図である。なお、本明細書では、活性領域に存する比較的幅狭の部位をゲート電極、活性領域外に存する比較的幅広の部位をゲート配線と呼び、ゲート電極及びゲート配線からゲートが構成されるものとして説明する。
【０００４】
図１４（ａ）では、通常のゲート配線パターンを形成する第１のマスクのパターンイメージ１０１を示している。ゲート電極パターンになる個所が幅広に形成されているが、これはレベンソン位相シフトマスクである第２のマスクのパターンイメージ１０２との位置合わせ余裕を確保するために予め大きく形成されたものである。図１４（ｂ）では、第２のマスクのパターンイメージ１０２を示している。これは、左右の透過領域部分の位相が０とπとなるように形成されたマスクであり、その間に挟まれた部分がゲート電極パターンとなる。第１のマスクと第２のマスクとを重ね合わせた様子を図１４（ｃ）に示す。これら２枚のマスクを連続してウェーハ上に転写することにより、図１４（ｄ）に示すゲートパターン１０３を形成する。
【０００５】
図１５及び図１６は、レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。各図において、上段がゲート電極の部位を、後段がゲート配線の部位をそれぞれ示す。
【０００６】
先ず、素子分離構造１０２の形成により活性領域１０３が形成されたシリコン基板１０１（図１５（ａ））上に、ゲート絶縁膜１０４を成膜する（図１５（ｂ））。次いで、ポリシリコン膜１０５、ハードマスク１０６、反射防止膜１０７及びレジスト１０８を順次成膜する（図１５（ｃ））。
【０００７】
この状態のシリコン基板１０１上において、先ほど説明したフェーズエッジ技術により、ゲートパターンをレジスト１０８に転写し、レジストパターン１０９を形成する（図１６（ａ））。このレジストパターン１０９をマスクとし、反射防止膜１０７、ハードマスク１０６、ポリシリコン膜１０５及びゲート絶縁膜１０４をエッチング加工する。
【０００８】
この時、ゲート電極の性能を上げることを目的として、エッチング工程でトリミングプロセスを使用する場合がある。トリミングプロセスを使用することにより、レジストパターン１０９で形成したゲート電極寸法よりも幅狭のパターンに加工することができる（図１６（ｂ））。
【０００９】
そして、全面にシリコン酸化膜を堆積した後の異方性エッチングにより、ポリシリコン膜１０５の両側面にサイドウォール１１０を形成し、不純物のイオン注入によりソース／ドレイン１１１を形成する（図１６（ｃ））。
【００１０】
同様に、レジストパターンよりも細くゲート電極パターンを形成できるプロセスについて、図１７〜図２１を用いて説明する。これは一般には、トレンチゲートと呼ばれる構造である。
【００１１】
先ず、素子分離構造１０２の形成により活性領域１０３が形成されたシリコン基板１０１（図１７（ａ））上に、例えばシリコン酸化膜からなる保護膜１２１を成膜する（図１７（ｂ））。次いで、ポリシリコン膜１０５を形成（図１７（ｃ））した後、反射防止膜１０７及びレジスト１０８を順次成膜する（図１８（ａ））。
【００１２】
この状態のシリコン基板１０１上において、先ほど説明したフェーズエッジ技術により、ゲートパターンをレジスト１０８に転写し、レジストパターン１０９を形成する（図１８（ｂ））。このレジストパターン１０９をマスクとし、反射防止膜１０７、ポリシリコン膜１０５及び保護膜１２１をエッチング加工する（図１８（ｃ））。
【００１３】
次いで、不純物のイオン注入によりソース／ドレイン１１１を形成した後、ポリシリコン膜１０５を埋め込むように絶縁膜１１２を堆積し（図１９（ａ））、この絶縁膜１１２をポリシリコン膜１０５の上面が露出するまで化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）する（図１９（ｂ））。
【００１４】
次いで、ポリシリコン膜１０５及び保護膜１２１を除去（図１９（ｃ））した後、絶縁膜１１２に形成された溝１１３の内壁を覆うように絶縁膜１１２上に他の絶縁膜１１４を形成し（図２０（ａ））、全面の異方性エッチングにより溝１１３の内壁にサイドウォール１１５を形成する（図２０（ｂ））。この時にゲート電極部分がシュリンクされる。
【００１５】
そして、ゲート絶縁膜１１６（図２０（ｃ））、導電膜１１７（図２１（ａ））を順次形成した後、この導電膜１１７をゲート絶縁膜１１６の上面が露出するまで化学機械研磨する（図２１（ｂ））。
【００１６】
【特許文献１】
特開平１１−２６０６９９号公報
【特許文献２】
特開２０００−２６０７０１号公報
【００１７】
【発明が解決しようとする課題】
ところが、このような微細パターンを形成するフェーズエッジ技術にもいくつかの問題が存在する。
【００１８】
問題点１として、シフタの大きさがある。ゲート電極になるパターンでは、レベンソン位相シフトマスクにより形成された暗部により、設計値通りに細く加工されるため、パターンが断線する等の懸念はない。しかしながら、ゲート配線になるパターンでは、シフタ配置は非常に大きな問題となる。ピッチが大きく配線パターンとシフタパターンとの距離が十分にある場合には問題ないが、デバイスの微細化に伴いこの間隔が狭くなると、ゲート配線がシフタに近づき過ぎ、シフタの影響を受けることで、シフタと隣接する部分のみパターンが細くなったり、甚だしくは断線する等の問題が生じる。対策としてシフタの大きさを制限する等の方法が考えられるが、高いコントラストを得るためには、ある程度の大きさのシフタ幅が必要であることから、対策としては不充分なものとなる。
【００１９】
図２２は、問題点１であるゲート配線パターンの細りについて説明するための概略平面図である。
図２２（ａ）に示すように、ゲート配線パターン２０１の他に活性領域２０２付近に他のゲート配線パターン２０３が存する場合、このゲート配線パターン２０３に図２２（ｂ）のレベンソン位相シフトマスクを重ねて露光すると、図２２（ｃ）のようにシフタ２０４とゲート配線パターン２０３との距離が近づきすぎることに起因して、図２２（ｄ）のようにゲート配線パターン２０３の一部が狭く加工されてしまう。このようなパターン配置がゲート配線パターン２０１の両脇に存在すると、断線する場合もある。
【００２０】
また、上記の問題とシフタの大きさの確保から、デバイス面積をシュリンクする際の障害にもなっている。
【００２１】
問題点２は、ゲート電極パターンの歪みである。フェーズエッジ技術に特有のものではないが、超微細レジストパターンでは現像後のベーク処理やエッチング処理時にゲート電極パターンがゲート配線パターンに引っ張られるように変形する（ゲート電極パターンに捻れや歪みが生じる）。特に近年、導入されてきているエッチングによるトリミング技術（レジストパターンを等方的にエッチングし、シュリンクする技術）によりこの現象は大きくなっている。これによりゲート電極パターンの寸法均一性はもとより、設計通りの位置にゲート電極パターンが形成されないため、他の層とのショートマージンを狭くするなどの問題が発生する。
【００２２】
図２３は、問題点２であるゲート電極パターンに繋がるゲート配線パターンが非対称である場合に起こる場合について説明するための概略平面図である。
図２３（ａ）は、ゲート配線パターンがゲート電極パターンの上下でサイズが異なっている場合について記載している。このゲート電極パターンに図２３（ｂ）のレベンソン位相シフトマスクを図２３（ｃ）のように重ねて露光する。この場合、ゲート電極の寸法が広い場合には問題とならないが、狭く形成されるゲート電極の場合、レジストパターンでは現像後のベークにより、レジストの多く存在しているゲート配線パターンに引っ張られるようにゲート電極パターンが変形する（ゲート電極パターンに捻れや歪みが生じる。）。また、エッチングを行うことにより、この変形はより大きいものとなる場合がある。
【００２３】
問題点３は、ゲート電極パターンのシュリンクである。近年では、レジストパターンで形成できる寸法よりも幅狭のゲート電極が必要とされており、先にも述べたが、エッチング時にトリミングプロセスを行う場合がある。この時、ゲート電極パターンと一緒にゲート配線パターンもシュリンクされることとなり、配線抵抗を大きくすることとなる。設計段階から、トリミングされる分だけ太くしようとしても配線ピッチの問題（ピッチが小さく、レジストパターンが解像できずショートする場合）で容易に改善できない場合がある。
【００２４】
本発明は、上記の諸問題に鑑みてなされたものであり、シフタ幅の制限解消が容易になると共に、ゲート配線パターンの細り、断線及び後退の発生や、ゲート電極パターンの歪みを防止し、デバイス面積のシュリンク処理も容易となり、極微細ゲートの寸法均一性を向上させることが可能となるフォトマスク、半導体装置及びその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００２６】
本発明のフォトマスクは、ゲート電極及びゲート配線からなるゲートを形成するためのフォトマスクであって、二重露光によりゲート電極パターンのみを形成するための各マスクパターンを有する第１のマスク及び第２のマスクと、ゲート配線パターンを形成するためのマスクパターンを有する第３のマスクとを含む。
【００２７】
本発明の半導体装置は、ゲート電極及びゲート配線からなるゲートを有する半導体装置であって、前記ゲート電極は、島状に形成されており、前記ゲート配線は、前記ゲート電極の上層で前記ゲート電極と接続されるように形成されている。
【００２８】
本発明の半導体装置の製造方法は、ゲート電極及びゲート配線からなるゲートを形成するに際して、第１のマスク及び第２のマスクを用いた二重露光処理により、ゲート電極パターンのみを形成する工程と、第３のマスクを用いた露光処理により、ゲート配線パターンを形成する工程とを含む。
【００２９】
【発明の実施の形態】
−本発明の基本骨子−
本発明者は、フェーズエッジ技術に伴う上述した３つの問題点、即ちレベンソン位相シフトマスクのシフタのサイズ、ゲート電極パターンの歪み、及びゲート電極パターンのシュリンクの各問題点を一挙に解決するため、ゲート電極パターンとゲート配線パターンを別々のマスクを用いて形成することに想到した。
【００３０】
具体例を図１に示す。ここでは特に、問題点１に対応した解決法を説明する。先ず、２枚のマスクを用いてゲート電極パターンを形成する。図１（ａ）にバイナリマスク又はハーフトーン位相シフトマスクである第１のマスクのパターンイメージ１を、図１（ｂ）にレベンソン位相シフトマスクである第２のマスクのパターンイメージ２をそれぞれ示す。図１（ａ）のように、第１のマスクのパターンイメージ１は、活性領域１１に対応した幅広の対称形状を有している。他方、図１（ｂ）のように、第２のマスクのパターンイメージ２は、左右の透過領域部分の位相が０とπとなるように形成されたマスクであり、その間に挟まれた幅狭の部分がゲート電極パターンとなる。このように、第１のマスクと第２のマスクとを重ね合わせて露光することにより、第２のマスクのパターンイメージ２に倣った幅狭のゲート電極パターンが形成される。
【００３１】
続いて、ゲート配線パターンを形成する。図１（ｃ）にバイナリマスク又はハーフトーン位相シフトマスクである第３のマスクのパターンイメージ３を示す。この第３のマスクは、形成されたゲート電極の上層でこれとゲート配線パターンが接続されるように配置される。第３のマスクを用いて露光することにより、第３のマスクのパターンイメージ３に倣った幅広のゲート配線パターンが形成される。第１〜第３のマスクを全て重ね合わせてゲート電極パターン１２及びゲート配線パターン１３が露光される様子を図１（ｄ）に示す。
【００３２】
このようなフォトマスクの構造では、ゲート電極パターン１２とゲート配線パターン１３とを異なるマスクで形成するものであるため、ゲート電極パターンの形成時に使用する第２のマスクのシフタとゲート配線パターン１３とが干渉することがなく、例えば素子活性領域１１に隣接するゲート配線パターン１３の細りや断線の防止になると同時に、ゲート配線パターン１３に依存してシフタの大きさが制限されることが防止される。
【００３３】
他の具体例を図２に示す。ここでは特に、問題点２に対応した解決法を説明する。
図２（ａ），（ｂ）は図１（ａ），（ｂ）と同様である。図２（ｃ）では、特に問題点２に言及するために、便宜上１本のゲートパターンのみを示す。第１〜第３のマスクを全て重ね合わせてゲート電極パターン１２及びゲート配線パターン１３が露光されるイメージを図１（ｄ）に示す。
【００３４】
このようなフォトマスクの構造では、ゲート電極パターン１２とゲート配線パターン１３とを異なるマスクで形成するものであるため、図２（ａ）のように、ゲート電極パターン１２に対応した第１のマスクのパターンイメージ１の形状に制約がなく、図示のように対称形状とすることができるため、ゲート配線パターン１３が単純な直線形状となる。これにより、ゲート電極パターン１２に懸かるストレスが均一となり、ゲート電極パターンの歪みや捻れの発生が防止され、均一な寸法でゲート電極を形成することが可能となる。
【００３５】
また、図１，図２のようなフォトマスクの構造では、問題点３の解決、即ちゲートをシュリンクする際に配線パターンを細めることなく、ゲート電極パターンのみをシュリンクすることが可能となる。
【００３６】
更に、このフォトマスクの構造では、素子面積の縮小化にも寄与する。図３はこのデバイス縮小効果について説明するための概略平面図である。図３（ａ），（ｂ）のように、従来のフェーズエッジ技術では、ゲート電極パターンの引き出し部分でゲート電極パターンの寸法均一性を高めるため、余分な領域を設けることが不可避であった。これに対して本発明では、図３（ｃ），（ｄ）（（ｃ）が（ａ）に、（ｄ）が（ｂ）に対応している。）のように、ゲート電極パターンと上層との接合部を上下に配置することにより、活性領域１１上でも接合部を配置することができ、素子面積の更なる縮小化が可能となる。
【００３７】
このように、本発明によれば、フェーズエッジ技術を使用した微細ピッチの微細なゲートパターンを形成するにおいて、ゲート電極パターンの形成とゲート配線パターンの形成とを分離して行うことにより、シフタ幅の制限解消が容易になると共に、配線パターン部分の細りや断線、後退等を防止し、ゲート電極パターンの歪みの発生も防止して、デバイス面積のシュリンクも容易に可能となる。
【００３８】
−本発明の具体的な諸実施形態−
（第１の実施形態）
ここでは、トリミングプロセスを使用したＭＯＳトランジスタの製造方法について説明する。各図において、上段がゲート電極の部位を、後段がゲート配線の部位をそれぞれ示す。
【００３９】
先ず、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法による素子分離構造２２の形成により活性領域２３が形成されたシリコン基板２１（図４（ａ））上に、ゲート絶縁膜２４を成膜する（図４（ｂ））。次いで、膜厚１００ｎｍ程度のポリシリコン膜２５、シリコン酸化膜からなる膜厚２０ｎｍ〜３０ｎｍ程度のハードマスク２６、膜厚８０ｎｍ程度の有機型の反射防止膜２７及び化学増幅型ＡｒＦポジレジストである膜厚２５０ｎｍ程度のレジスト２８を順次成膜する（図４（ｃ））。
【００４０】
この状態のシリコン基板２１上において、先ほど例えば図１を用いて説明したフェーズエッジ技術により、ゲート電極パターンをレジスト２８に転写し、レジストパターン２９を形成する（図５（ａ））。この時に使用するフォトマスクは、ＡｒＦ用ハーフトーン位相シフトマスク（ＨＴＰＳＭ：透過率６％）である第１のマスクと、ＡｒＦ用レベンソン型位相シフトマスクである第２のマスクから構成される。それぞれの露光条件は、ハーフトーン位相シフトマスクについてはＮＡ＝０．７５の１／２輪帯照明（σ＝０．４２５／０．８５）、露光量を１８０Ｊ／ｍ２程度とし、レベンソン型位相シフタマスクについてはＮＡ＝０．７５でσ＝０．４、露光量が８０Ｊ／ｍ２〜１００Ｊ／ｍ２程度とする。ここで、ゲート電極パターンは、その両先端部分がほぼ対称な形状になっていることが必要である（先にも記述したが、非対称形状であると、パターンの捻れや歪みの原因となる。）。
【００４１】
続いて、レジストパターン２９をマスクとし、反射防止膜２７、ハードマスク２６、ポリシリコン膜２５及びゲート絶縁膜２４をエッチング加工し、島状のゲート電極４１を形成する。
【００４２】
この時、ゲート電極の性能を上げることを目的として、エッチング工程でトリミングプロセスを使用する。トリミングプロセスにより、ポリシリコン膜２５をレジストパターン２９で形成したゲート電極寸法よりも幅狭のパターンに加工することができる（図５（ｂ））。ここで実行するトリミングは、有機系材料であるレジストと、ポリシリコン及びシリコン酸化膜からなるバルク部分のみをシュリンクするタイプのものである。条件としては、Ｃｌ２／Ｏ２の混合ガスを用い、ガス流量をそれぞれ２０ｓｃｃｍ／３０ｓｃｃｍ〜５０ｓｃｃｍ程度とし、ソース／バイアスをそれぞれ２００Ｗ／３０Ｗ程度とした。圧力を１．３３Ｐａ（１０ｍＴｏｒｒ）程度、エンドポイントを使用し、３０％のオーバーエッチング条件とした。このトリミングにより、バルク部分も含めて両側で４０ｎｍ程度のトリミングがなされる。その後、レジストパターン２９及びバルク部分をエッチング用マスクとしてポリシリコン膜２５をドライエッチングする。
【００４３】
今回は使用しなかったが、ポリシリコン膜を安定してエッチングするために、ポリシリコン膜上にシリコン酸化膜を５０ｎｍ程度の膜厚で成膜しても良い。このシリコン酸化膜は、ハードマスクとして使用し、トリミングされたレジストパターンとバルク部分とをハードマスクに一度転写し、このハードマスクパターンをマスクとしてポリシリコン膜をエッチングする。その後、このシリコン酸化膜をウェットエッチングにより除去する。
【００４４】
続いて、全面にシリコン酸化膜を堆積した後の異方性エッチングにより、ポリシリコン膜２５の両側面にサイドウォール３０を形成し、不純物のイオン注入によりソース／ドレイン３１を形成する（図５（ｃ））。
【００４５】
続いて、ポリシリコン膜２５を埋め込むように高密度プラズマ酸化膜（ＨＤＰ）である絶縁膜３２を堆積し（図６（ａ））、この絶縁膜３２をポリシリコン膜２５の上面が露出するまで化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）する（図６（ｂ））。
【００４６】
続いて、ポリシリコン膜３３を膜厚１００ｎｍ程度に成膜  （図６（ｃ））  した後、ポリシリコン膜３３上に再び有機型の反射防止膜３４及び化学増幅型ＡｒＦポジレジストであるレジスト３５をそれぞれ８０ｎｍ程度及び２５０ｎｍ程度の膜厚に形成する（図７（ａ））。
【００４７】
この状態のシリコン基板２１上において、先ほど例えば図１を用いて説明したフェーズエッジ技術により、ゲート配線パターンをレジスト３５に転写し、レジストパターン３６を形成する（図７（ｂ））。この時のフォトマスクは、ＡｒＦ用ハーフトーン位相シフトマスク（ＨＴＰＳＭ：透過率６％）である第３のマスクを用いる。露光条件は、ＮＡ＝０．７５の１／２輪帯照明（σ＝０．４２５／０．８５）、露光量を１５０Ｊ／ｍ２〜２００Ｊ／ｍ２程度とする。
【００４８】
この場合に使用するフォトマスクは、先に形成したゲート電極パターンを２次元的に包括する形状であることが必要である。また、上層と接合するために形成される部分は、２次元的に活性領域と重なる部分に形成されていることが望ましい（デバイス面積縮小化が容易となる。）。
【００４９】
そして、レジストパターン３６をエッチングマスクとし、反射防止膜３４及びポリシリコン膜３３をエッチング加工し、ゲート電極４１の上層でこれと接続されるようにゲート配線４２を形成する。
これらの工程を順に行うことで、ゲート電極４１及びゲート配線４２からなる極微細のゲート４３が形成される。
【００５０】
しかる後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、ＭＯＳトランジスタを完成させる。
【００５１】
以上説明したように、本実施形態によれば、シフタ幅の制限解消が容易になると共に、ゲート配線パターンの細り、断線及び後退の発生や、ゲート電極パターンの歪みを防止し、デバイス面積のシュリンク処理も容易となり、極微細ゲートの寸法均一性を向上させることが可能となる。
【００５２】
（第２の実施形態）
ここでは、トレンチゲートプロセスを使用したＭＯＳトランジスタの製造方法について説明する。各図において、上段がゲート電極の部位を、後段がゲート配線の部位をそれぞれ示す。
【００５３】
先ず、素子分離構造２２の形成により活性領域２３が形成されたシリコン基板２１（図８（ａ））上に、シリコン酸化膜からなる膜厚１ｎｍ〜２ｎｍ程度の保護膜５１を成膜する（図８（ｂ））。次いで、膜厚１００ｎｍ程度のポリシリコン膜２５を形成（図８（ｃ））した後、膜厚８０ｎｍ程度の有機型の反射防止膜２７及び化学増幅型ＡｒＦポジレジストである膜厚２５０ｎｍ程度のレジスト２８を順次成膜する（図９（ａ））。
【００５４】
この状態のシリコン基板２１上において、先ほど例えば図１を用いて説明したフェーズエッジ技術により、ゲート電極パターンをレジスト２８に転写し、レジストパターン２９を形成する（図９（ｂ））。この時に使用するフォトマスクは、バイナリマスク（ＣＯＧ）である第１のマスクと、ＡｒＦ用レベンソン型位相シフトマスクである第２のマスクから構成される。ここで、第１のマスクと第２のマスクとは、同一のフォトマスクに形成されている。それぞれの露光条件は、バイナリマスクについてはＮＡ＝０．７５の１／２輪帯照明（σ＝０．４２５／０．８５）、露光量を１８０Ｊ／ｍ２程度とし、レベンソン型位相シフタマスクについてはＮＡ＝０．７５でσ＝０．４、露光量が８０Ｊ／ｍ２〜１００Ｊ／ｍ２程度とする。ここで、転写されるゲート電極パターンは、その両先端部分がほぼ対称な形状になっていることが必要である（先にも記述したが、非対称形状であると、パターンの捻れや歪みの原因となる。）。
【００５５】
続いて、レジストパターン２９をマスクとし、反射防止膜２７、ポリシリコン膜２５及び保護膜５１をエッチング加工し、ポリシリコン膜２５を島状のゲート電極形状とする（図９（ｃ））。
【００５６】
今回は使用しなかったが、ポリシリコン膜を安定してエッチングするために、ポリシリコン膜上にシリコン酸化膜を５０ｎｍ程度の膜厚で成膜しても良い。このシリコン酸化膜は、ハードマスクとして使用し、レジストパターンをハードマスクに一度転写し、このハードマスクパターンをマスクとしてポリシリコン膜をエッチングする。
【００５７】
続いて、ポリシリコン膜２５の両側におけるシリコン基板２１に不純物をイオン注入し、ソース／ドレイン３１を形成する。
【００５８】
続いて、ポリシリコン膜２５を埋め込むように高密度プラズマ酸化膜（ＨＤＰ）である絶縁膜３２を堆積し（図１０（ａ））、この絶縁膜３２をポリシリコン膜２５の上面が露出するまで化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）する（図１０（ｂ））。
【００５９】
続いて、ポリシリコン膜２５及び保護膜５１をウェットエッチングにより除去（図１０（ｃ））した後、当該除去により絶縁膜３２に形成された溝５２の内壁を覆うように絶縁膜３２上に他の絶縁膜５３を形成し（図１１（ａ））、全面の異方性エッチングにより溝５２の内壁に膜厚１５ｎｍ程度のサイドウォール５４を形成する（図１１（ｂ））。この時にゲート電極となる部分が３０ｎｍ程度シュリンクされる。
【００６０】
続いて、シリコン酸化窒化膜（ＳｉＯＮ）からなる膜厚１ｎｍ程度のゲート絶縁膜５５（図１１（ｃ））、例えばタングステンからなる膜厚１００ｎｍ程度の導電膜５６（図１２（ａ））を順次形成する。
【００６１】
続いて、導電膜５６上に再び有機型の反射防止膜５７及び化学増幅型ＡｒＦポジレジストであるレジスト５８をそれぞれ８０ｎｍ程度及び２５０ｎｍ程度の膜厚に形成する（図１２（ｂ））。
【００６２】
この状態のシリコン基板２１上において、先ほど例えば図１を用いて説明したフェーズエッジ技術により、ゲート配線パターンをレジスト５８に転写し、レジストパターン５９を形成する（図１２（ｃ））。この時のフォトマスクは、ＡｒＦ用ハーフトーン位相シフトマスク（ＨＴＰＳＭ：透過率６％）である第３のマスクを用いる。露光条件は、ＮＡ＝０．７５の１／２輪帯照明（σ＝０．４２５／０．８５）、露光量を１５０Ｊ／ｍ２〜２００Ｊ／ｍ２程度とする。
【００６３】
この場合に使用するフォトマスクは、先に形成したゲート電極パターンを２次元的に包括する形状であることが必要である。また、上層と接合するために形成される部分は、２次元的に活性領域と重なる部分に形成されていることが望ましい（デバイス面積縮小化が容易となる。）。
【００６４】
そして、レジストパターン５９をエッチングマスクとし、反射防止膜５７及び導電膜５６をエッチング加工し、溝５１の島状電極形状に倣ったゲート電極６１及び上層でこれと一体形成されるようにゲート配線６２を形成する（図１３）。これらの工程を順に行うことで、ゲート電極６１及びゲート配線６２が一体形成されてなる極微細のゲート６３が形成される。
【００６５】
以上説明したように、本実施形態によれば、シフタ幅の制限解消が容易になると共に、ゲート配線パターンの細り、断線及び後退の発生や、ゲート電極パターンの歪みを防止し、デバイス面積のシュリンク処理も容易となり、極微細ゲートの寸法均一性を向上させることが可能となる。
【００６６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６７】
（付記１）ゲート電極及びゲート配線からなるゲートを形成するに際して、
第１のマスク及び第２のマスクを用いた二重露光処理により、ゲート電極パターンのみを形成する工程と、
第３のマスクを用いた露光処理により、ゲート配線パターンを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６８】
（付記２）前記第１及び第２のマスクの少なくとも一方は位相シフトマスクであることを特徴とする付記１に記載の半導体装置の製造方法。
【００６９】
（付記３）転写される前記ゲート電極パターンが活性領域上に位置することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７０】
（付記４）転写される前記ゲート電極パターンの２次元形状は、前記活性領域から引き出される両先端部分が対称形状であることを特徴とする付記３に記載の半導体装置の製造方法。
【００７１】
（付記５）前記ゲート配線パターンの形成領域は、前記ゲート電極パターンの形成領域を包括することを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記６）ゲート電極及びゲート配線からなるゲートを形成するためのフォトマスクであって、
二重露光によりゲート電極パターンのみを形成するための各マスクパターンを有する第１のマスク及び第２のマスクと、
ゲート配線パターンを形成するためのマスクパターンを有する第３のマスクと
を含むことを特徴とするフォトマスク。
【００７３】
（付記７）前記第１のマスク及び前記第２のマスクの少なくとも一方は位相シフトマスクであることを特徴とする付記６に記載のフォトマスク。
【００７４】
（付記８）前記第１のマスク及び前記第２のマスクの前記各マスクパターンは、前記二重露光により転写される前記ゲート電極パターンの２次元形状が活性領域から引き出される両先端部分が対称形状となるものであることを特徴とする付記６又は７に記載のフォトマスク。
【００７５】
（付記９）前記第３のマスクの前記マスクパターンにより転写される前記ゲート配線パターンの形成領域は、前記第１のマスク及び前記第２のマスクの前記各マスクパターンの二重露光により転写される前記ゲート電極パターンの形成領域を包括することを特徴とする付記６〜８のいずれか１項に記載のフォトマスク。
【００７６】
（付記１０）ゲート電極及びゲート配線からなるゲートを有する半導体装置であって、
前記ゲート電極は、島状に形成されており、
前記ゲート配線は、前記ゲート電極の上層で前記ゲート電極と接続されるように形成されていることを特徴とする半導体装置。
【００７７】
（付記１１）前記ゲート電極は、基板の活性領域上に形成されていることを特徴とする付記１０に記載の半導体装置。
【００７８】
（付記１２）前記ゲート電極の２次元形状は、前記活性領域から引き出される両先端部分が対称形状であることを特徴とする付記１１に記載の半導体装置。
【００７９】
（付記１３）前記ゲート配線は、前記ゲート電極上を覆うように形成されていることを特徴とする付記１０〜１２のいずれか１項に記載の半導体装置。
【００８０】
（付記１４）前記ゲート電極は、前記基板上に設けられた絶縁膜に形成された電極形状の溝を埋め込むように形成されていることを特徴とする付記１０〜１３のいずれか１項に記載の半導体装置。
【００８１】
【発明の効果】
本発明によれば、フェーズエッジ技術を使用した極微細ピッチの極微細ゲートパターンを形成する際に、ゲート電極パターンの形成とゲート配線パターンの形成を分離して行うことにより、シフタ幅の制限解消が容易になると共に、ゲート配線パターンの細り、断線及び後退の発生や、ゲート電極パターンの歪みを防止し、デバイス面積のシュリンク処理も容易となり、極微細ゲートの寸法均一性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明による二重露光技術を用いたゲート電極及び配線パターンの形成方法を示す概略平面図である。
【図２】本発明による二重露光技術を用いたゲート電極及び配線パターンの形成方法を示す概略平面図である。
【図３】本発明による二重露光技術を用いたゲート電極及び配線パターンの形成方法による素子面積の縮小化効果を説明するための概略平面図である。
【図４】本発明の第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本発明の第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本発明の第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本発明の第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】本発明の第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本発明の第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、本発明の第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、本発明の第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、本発明の第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、本発明の第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】従来の二重露光技術を用いたゲート電極及び配線パターンの形成方法を示す概略平面図である。
【図１５】レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。
【図１６】図１５に引き続き、レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。
【図１７】レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。
【図１８】図１７に引き続き、レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。
【図１９】図１８に引き続き、レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。
【図２０】図１９に引き続き、レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。
【図２１】図２０に引き続き、レベンソン位相シフトマスクを用いたフェーズエッジ技術によるゲートの従来の形成方法を示す概略平面図である。
【図２２】問題点１であるゲート配線パターンの細りについて説明するための概略平面図である。
【図２３】問題点２であるゲート電極パターンに繋がるゲート配線パターンが非対称である場合に起こる場合について説明するための概略平面図である。
【符号の説明】
１  第１のマスクのパターンイメージ
２  第２のマスクのパターンイメージ
３  第３のマスクのパターンイメージ
１１，２３  活性領域
１２  ゲート電極パターン
１３  ゲート配線パターン
２１  シリコン基板
２２  素子分離構造
２４，５５  ゲート絶縁膜
２５，３３  ポリシリコン膜
２６  ハードマスク
２７，３４，５７  反射防止膜
２８，３５，５８  レジスト
２９，３６，５９  レジストパターン
３０  サイドウォール
３１  ソース／ドレイン
３２，５３  絶縁膜
４１，６１  ゲート電極
４２，６２  ゲート配線
４３，６３  ゲート
５１  保護膜
５２  溝
５６  導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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