(57)【要約】【課題】単一の設計のバーによって、直列あるいは並列チャンネルに出力できるように、電気的に構成可能な光学検知装置を提供する。【解決手段】各々が一連の光学センサを有する複数のチップ１２を含む光学検知画像装置において、単一の基本的な設計のチップに命令し、装置の並列読み出し方式又は直列読み出し方式に一致させて動作させることができる。各チップに関連づけられたシフトレジスタライン上の信号が、オンチップ回路によって、チップを並列で動作させるか直列で動作させるかの命令として認識される。【選択図】　　　　図７
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【特許請求の範囲】
【請求項１】
複数の光学センサと、
出力ラインと、
経時的に信号を受けるシフトレジスタラインと、
前記シフトレジスタライン上の信号に基づき、前記光学センサからの信号出力を前記出力ライン上に移動させるシフトレジスタと、
命令信号を認識し、前記命令信号に応答して、並列方式又は直列方式のいずれかで前記出力ライン上の信号を読み出す、読み出し制御手段と、
を含む光学検知装置。
【請求項２】
請求項１に記載の装置であって、前記読み出し制御手段が、前記シフトレジスタライン上の命令信号を認識する手段を備える、装置。
【請求項３】
請求項１に記載の装置であって、更に、前記光学検知装置が直列方式で読み出される時に、前記装置内の第２の複数の光学センサに関連する回路に信号を印加する手段を含む、装置。
【請求項４】
請求項３に記載の装置であって、第１の前記複数の光学センサが第１のチップ上に配置され、前記第２の複数の光学センサが第２のチップ上に配置される、装置。
【請求項５】
請求項１に記載の装置であって、前記命令信号が、連続した信号出力を可能にすることに付随する所定の期間、Ｈ状態になることを特徴とする、装置。
【請求項６】
請求項１に記載の装置であって、前記読み出し制御手段が、時の経過と共にシフトレジスタ上の信号を保持するための複数のフリップフロップを備える、装置。
【請求項７】
請求項１に記載の装置であって、前記読み出し制御手段が更に、前記複数のフリップフロップに関連付けられた少なくとも１つの倫理ゲートであって、命令信号を認識するための倫理ゲートを備える、装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータへの変換のために行うハードコピー画像の走査用などの、一連の光学センサが線形アレイ状に配置される走査アレイに関し、より詳しくは、複数のシリコンチップが接合され、光学センサの単一の線形アレイを形成する、走査アレイに関する。
【０００２】
【従来の技術】
画像センサアレイは典型的に、画像を有する文書をラスタ走査するための光学センサの線形アレイを含み、各光学センサによって視認される微細な画像領域を映像信号に変換する。統合期間の後、光学センサ上に形成された画像信号電荷は、順次始動されるマルチプレックストランジスタによって増幅され、アナログ映像信号として共通の出力ライン又はバスに転送される。
【０００３】
高性能の画像センサアレイを実現するために好適な設計は、通常、縮小させる光学装置（ｒｅｄｕｃｔｉｖｅ　ｏｐｔｉｃｓ）を使わずに撮像することを可能にするために、走査されるページの幅と同程度の幅を有する、光学センサのアレイを備える。しかしながら、このような「全幅」アレイを提供するためには、比較的大きなシリコン構造を使って多数の光学センサを形成する必要がある。このような大きなアレイを作るための好適な技術として、アレイをいくつかの接合されたシリコンチップから作る方法がある。１つの設計においては、アレイは、端部同士が接合され、各々のチップが２４８の能動光学センサを１インチ辺り４００光学センサの間隔で備える、２０個のシリコンチップから作られるよう意図される。典型的には、アレイを形成するために接合されるチップは、シリコンウェーハに形成され、その後、いくつかのチップに「切削」される。これらのチップは、個々にテストされ、その後、バー形状に配置される。
【０００４】
この設計のセンサアレイにおいては、各チップが別個の集積回路である。典型的には、各チップは、最終的にはその特定のチップ上の光学センサから画像信号をダウンロードするための、個別の映像出力を有する。画像が走査されると、元のハードコピー画像がチップ上の光学センサの線形アレイを通過するにしたがって、非常に速い速度で映像信号が各チップから出力される。よって、バー内のチップの目的解像度が２．５４センチメートル（１インチ）辺り４００スポットの場合、元の画像が４００分の１インチ（４００分の２．５４センチメートル）移動するたびに、１ラインの映像データをチップから出力しなければならない。このため、２０チップまでのバーの場合、結果の映像データを高速で取り扱うことが、下流の回路のために、重要な設計事項となる。
【０００５】
なお、特許文献１は、いくつかのチップが接合されて単一の線形アレイを形成する、ＣＭＯＳ型の画像センサアレイの基本設計を開示する。
【０００６】
この設計においては、各チップが光学センサの線形アレイを含み、各光学センサが、２段の転送回路へと続き、これらの転送回路が、単一の映像出力ラインへと信号を選択的に出力する。
【０００７】
また、特許文献２は、多数の画像センサチップが接合されて単一のアレイを形成し、基板に取り付けられる画像センサアレイの一般的な設計を開示する。基板は、その上にプリント回路を備え、このプリント回路が様々なチップを中央のソケットに接続する。
【０００８】
さらに、特許文献３は、各チップを選択的に始動可能とし、これにより「浮遊」出力ラインを可能にするマルチチップ走査バーを開示する。この特徴により、チップへのリアルタイムの入力のみに基づいて、バーをチップの副集合からの直列出力又は並列出力と共に機能させる、基本的なハードウェア設計が容易となる。
【０００９】
【特許文献１】
米国特許第４，７３７，８５４号明細書
【特許文献２】
米国特許第５，５２８，２７２号明細書
【特許文献３】
米国特許第６，０１４，１６０号明細書
【００１０】
【発明が解決しようとする課題】
このような画像センサアレイの下流で回路を設計する時に鍵となる１つの要因としては、回路が、いくつのデジタルデータ用並列チャンネルを受け入れるよう設計されているか、ということがあげられる。例えば、多数のチップの出力を調整し、全てのチップが映像信号を単一の映像ラインに出力するようにできる。反対に、多数のチップが、並列で同時にそれぞれの映像データを出力することもできる。もちろん、２０のチップの出力を２本、４本、５本、１０本又は２０本の出力ラインに組合わせるなど、他の設計は、直列の出力と並列の出力との中間である場合もある。一般的には、単一の出力チャンネルにまとめられるチップの数が多くなるほど、そのアレイの最大可能走査速度が遅くなる。反対に、１つの出力チャンネルにまとめられるチップの数が少なくなるほど、その最大可能走査速度は増大する。もちろん、出力が大きく並列であるか又は大きく直列であるかにより、ハードウェア又は性能に対して、設計上のコストが増大する場合もある。したがって、単一の設計のバーによって、必要に応じて、直列チャンネル又は少数若しくは多数の並列チャンネルに出力できるように電気的に構成可能な画像センサバーを提供することが望まれる。
【００１１】
【課題を解決するための手段】
本発明の１つの態様によれば、光学感知装置が提供され、この装置は、複数の光学センサと、出力ラインと、経時的に信号を受けるシフトレジスタラインと、を含む。シフトレジスタが、シフトレジスタライン上の信号に応答して、光学センサからの信号出力を出力ラインへと送る。読み出し制御手段が、命令信号を認識し、この命令信号に応答して並列方式又は直列方式のいずれかで出力ライン上の信号を読み出す。
【００１２】
【発明の実施の形態】
図１は、画像センサバーの平面図である。一般的に１０で示されるバーは、端部同士が接合される複数の画像センサアレイチップ１２であって、この接合により各チップ上の光学センサのアレイ（図１には図示せず）がまとまって光学センサの単一の線形アレイを形成する、複数の画像センサアレイチップ１２を含む。チップ１２は、基板１４上に取り付けられる。図１においては、明確にするために、接合されたアレイを形成する個々のチップには、ローマ数字ＩからＶＩＩＩを付す。図から更にわかるように、各チップ１２は、少なくとも２つの特定の接続部、すなわち、「出力イネーブル」接続ＯＥ及び「映像出力」接続ＶＯを有する。図に示すように、例えば、Ｉと符号を付したチップは、出力イネーブルラインＯＥ１と映像出力ラインＶＯ１とに接続されている、などである。明瞭にするために、この実施形態では、ＯＥ接続は、各チップの１辺に接続されて図示され、ＶＯ接続は他辺に接続されて図示されるが、このような接続は、特定のチップの設計によって、チップのどの部分において行われてもいいことは明らかである。符号１６などによって示す、チップと基板１４の１辺との接続は、例えば、既知のプリント基板技術又はその他の当該分野で知られている同様の方法によって行うことができる。
【００１３】
様々なＯＥライン及びＶＯラインが、基板１４の１辺又は他辺の比較的小さな部分を占めるよう接続されていることもわかる。ここで図示するように、様々なＶＯ接続及びＯＥ接続は、符号１８で一般に示す当該分野に知られた設計の着脱可能に接続可能なソケットに接続できるように、近くに配置される。本発明の実施形態のより実用的な形の典型的な外見については、上で参照した特許文献２を参考されたい。もちろん、明瞭にするために別個の複数のソケット１８を図示しているものの、様々なＯＥ接続及びＶＯ接続を最終的に単一のソケット１８に接続することもできる。
【００１４】
図２は、１０などのバー上に含まれるチップ１２の典型的な構成を示す簡略図である。チップ１２は、少なくとも１つの光学センサの行２０を、実質的にチップの長さ全体にわたって伸びる線形アレイの形に配置して備える。広く知られているように、単色チップ１２は典型的に、光学センサの線形アレイを１つだけ備え、フルカラーのチップは典型的に、カラーフィルター層を含むことにより各々のアレイが１つの原色に反応する、３つの並列の光学センサの線形アレイを備える。線形アレイ２０は、実質的に、バー１０の全幅に渡って伸びる必要があり、これにより、端部動詞が接合されるいくつかのチップが、光学センサの単一の線形アレイを形成する。
【００１５】
図２を更に参照し、線形アレイ２０の各光学センサは、この実施形態では、転送回路２２に接続され、この転送回路２２が更にシフトレジスタ２４に接続される又はシフトレジスタ２４によって制御される。このタイプのチップのより詳しい実施方法に関しては、上で参照した米国特許１の米国特許第４，１３７，８５４号を参照されたい。ＣＯＭＳ型のチップの場合、シフトレジスタ２４は、典型的に、画像関連の電荷を光学センサ２０から映像出力ラインに転送させるよう転送回路２２を動作させるために使われ、ＣＣＤ型チップの場合には、シフトレジスタ２４の個々のセルが、画像に基づく信号電荷をチップの外へとシフトする。
【００１６】
本発明の目的のために、チップ１２は、「シフトレジスタ入力」又は「出力イネーブル」入力ラインＳＲＩＮ／ＯＥを備え、この入力ラインＳＲＩＮ／ＯＥは、シフトレジスタ２４に接続され、始動されると、光学センサ２０上の画像関連電荷を順次映像出力ラインＶＯに出力するようにシフトレジスタ２４を動作させる。出力イネーブルラインＯＥと同様の構成は。ＣＭＯＳ型であってもＣＣＤ型であってもほぼ全てのタイプの光学センサチップにおいて見られる。ここで重要なのは、信号がＯＥラインに入力されると、これに応答して、画像信号が映像出力ラインＶＯに出力されることである。本実施形態のように、ＯＥラインがシフトレジスタへの入力の形であり、ＳＲＩＮ／ＯＥラインを形成する場合には、ＳＲＩＮ／ＯＥラインは、事実上デジタルの「１」である短いパルスを受け、この短いパルスはシフトレジスタ２４の段を、典型的には規則正しい画素クロック信号と協調して通過して移動する。この動作は後に詳しく述べる。デジタルの１がシフトレジスタ２４の段を通過する際に、各段に関連づけられた転送回路２２は、その信号（対応する光学センサ２０からのもの）を映像出力ラインＶＯに出力するよう動作され、これによって、チップ１２全体において画像信号が読み出される。シフトレジスタの最後において、デジタルの「１」は、シフトレジスタ出力ラインＳＲＯＵＴ上のパルスとして現れる。
【００１７】
図１のバー１０の重要な特徴として、個々のチップの各々に対して、ＶＯライン及びＯＥラインが、バー１０から直ちに、１つ又はそれ以上のソケット１８を通じて直接アクセスできることがあげられる。映像出力ラインＶＯ１，ＶＯ２，．．．ＶＯ８について、これらの出力に関連づけられた回路が、個々のチップ１２の各々及びいずれかの映像出力を、直接受けることが物理的に可能である。しかしながら、実際には、映像出力のために８本よりも少ない並列チャンネルを設けることがより好適な場合が多い。図３から図５に映像出力ＶＯ１，ＶＯ２，．．．ＶＯ８を、出力チャンネル１００として示される配線結合されたバスの形で配線することにより、どのように実際に削ってより少ない数のラインにすることができるかの例を示す。例えば図３では、８本の映像出力ラインは、４本づつの２つのグループにまとめられる。図４においては、例えば、８本のラインが、各々が２本のラインを有する４つのグループにグループ分けされ、図５では、特定の状況において好ましい、４本のみが下流の回路に接続され、他の４つのチップからの出力は全く使われない構成を示す（もう１つの可能な構成としては、ＶＯラインの、例えばアレイにおいて２本おきなどの、均等に分配されたチップ１２の副集合のみに栓をする（ｔａｐ）構成が考えられる）。ここで重要なことは、バー１０を、下流の回路がいくつの映像出力チャンネルを必要とするかとは無関係な一般的な設計としつつ、いくつの並列映像出力チャンネルが利用可能であるかを判断する回路を、完全にバー１０の外に存在させることができることである。
【００１８】
一旦、デジタルコピー機又はファクシミリ機などにおける下流の回路がいくつの出力チャンネルを必要とするかを具体的に決定すると、映像ラインからの適切な出力を操作して、出力イネーブルラインＯＥへの信号の順序を意図的に決定することにより、所望数の並列チャンネルを実現できる。図６は、符号３０で示す「セレクタ」と呼ばれる構成を含むバー１０上のＯＥラインの相互作用を示す簡略図である。セレクタは、最終的にマイクロプロセッサ又はＰＵと関連していてもよく、より典型的には、この目的に適切なＡＳＩＣの形であってもよい。図示するように、セレクタ３０は、バー１０の各チップに対して１つのラインを出力として備え、所定の時に、デジタルの「１」を１つ又はその他の出力イネーブルラインＯＥに出力できる。また、このセレクタ３０は、１つのチップのＳＲＯＵＴラインからもう１つのチップのＳＲＩＮ／ＯＥラインへと転送できる。よって、これから明らかなように、セレクタ３０から出力イネーブルラインＯＥへの信号の種類及び順序を選択することにより、バー１０の総合的な出力を、図３から図５に示すような特定の下流回路のいずれに対しても適切なものとすることができる。重要なことに、このような構成は、単一のバー１０の基本ハードウェア設計を採用して、画像信号を、並列、直列又はハイブリッドのどのような望まれる方式でも出力できるようにすることを容易にする（すなわち、共通の出力ラインを有するチップの副集合内において、出力は直列であるが、バー１０全体を形成する可能性もあるいくつかの副集合の間では出力は並列である）。
【００１９】
図７及び図８はそれぞれ、各々が符号ＩからＮで示されるバー１０上のチップ１２の集合又は副集合を、各場合に対する経時的な一連の信号との組合わせで示す平面図であり、本発明に重要な動作の原理を示す。図７の実施形態では、チップ１２の副集合は、単一の直列ストリームで映像データを出力するよう構成される。これに対して図８の実施形態では、チップ１２の副集合の各々が、それぞれの映像データを別個の並列チャンネルに出力するよう意図される。
【００２０】
まず図７の直列出力システムに着目し、チップＩ−Ｎの副集合が、共通の出力ラインに出力すると仮定する。この場合、各チップのＳＲＯＵＴラインが接続されて、この副集合中の隣接するチップのＳＲＩＮ／ＯＥラインを形成することがわかるであろう。このようにして、シフトレジスタに沿って移動して単一チップ内の一連の光学センサからの直列出力を行わせるデジタルの「１」が、次のチップへとその「移動」を継続し、これにより、チップＩ−Ｎの副集合が実質的に、単一のシフトレジスタを有する１つの大きなチップとして機能する。
【００２１】
１つの実施の形態によれば、各チップが特定の回路設計を有する場合、１つのチップのシフトレジスタから次のチップのシフトレジスタへのデジタルの１の「ハンドオフ」は、図の信号波形に示すように、第１のチップのＳＲＯＵＴ上の短いパルスが、次のチップ上の第１のＳＲＩＮ信号となることにより特徴づけられる（ハンドオフは、図７の符号４０に示すような直接的な配線接続によって又は図６のセレクタ３０を含むなどのより大きなシステムによって達成できる）。
【００２２】
図８の並列出力システムに着目し、図７に示すようなチップ間のシフトレジスタの相互接続は明確ではなく、この代わりに、各チップ（又は光学センサの副集合）は、あたかも他のチップが存在しないかのように動作し、特定の時間に出力全体を出力するようにのみ命令されている。複数の並列チップ（又は複数のチップの副集合）を有するバーからの映像データの全幅読み出しを組立てるには、図の信号波形に示すように、各チップに関連づけられたＳＲＩＮ／ＯＥラインが、バー全体で順次始動される。この実施形態では、各チップ又はチップの副集合に、独立した各々のＯＥラインが割り当てられている。各チップに対して、ＯＥラインは、各チップ上の光学センサのアレイ全体が読み出すために十分長い時間Ｈレベル（ハイ：ｈｉｇｈ）に上げられ、その後、下げられて実質的にチップを「オフ」にする。実質的にこの直後、順序が次のチップのＳＲＩＮ／ＯＥライン上の信号が、ここでも光学センサの集合全体が読み出すために十分な期間、上げられる。この動作は、図示するように、バーを横切って移動するような順序で行われる。
【００２３】
２つの動作モードをまとめると、直列読み出しでは、チップのシフトレジスタラインが接続され、チップ間の読み出しのハンドオフは、短いパルスによって特徴づけられる。並列読み出しでは、独立して制御可能な各チップが、実質的に所定の時間ウィンドウにおいてオンにされ、各チップのＳＲＩＮ／ＯＥラインが比較的長い期間Ｈレベルにあげられる。
【００２４】
個々のチップ１２の観点からは、特定の方法で設計された又は動作するバー又はアレイ１０においては、チップが並列で動作しているのか或いは直列で動作しているのかを「知る」ことが有用である。チップが、そのチップ自体によってどちらの方式でも動作できる設計であった場合、チップが直列読み出し配列の一部として動作するのか並列読み出しの一部として動作するのかの命令を実質的に受けるような規則を定める必要がある。上述のように、本実施形態によれば、直列読み出し配列は、チップのＳＲＩＮ／ＯＥ入力上の入力信号が単純に、チップのシフトレジスタ上のデジタルの１の動きと基本的に一致する、比較的短いパルスであることを必要とする。並列配列においては、入力信号は、直列の場合よりも相当に長い時間Ｈレベルにとどまる。本実施形態においては、個々のチップが、パルスを受けているか延長された入力信号を受けているのかの指示を受け、その後、これにしたがって動作できる。
【００２５】
図９に、一連のオンチップ回路を概略的に示し、この回路により、上述の符号１２などの個々の光学センサチップが、与えられた時において、「直列」で動作すべきか「並列」で動作すべきかを示す命令を受けることができる。本実施形態では、２種類の「命令」は、そのチップのためのＳＲＩＮ／ＯＥライン上のＨ状態の長さにより特徴づけられる。重要なことに、この実施形態では、命令のための単一のＳＲＩＮ／ＯＥラインの他には、他のデータ入力チャンネルが存在しない。
【００２６】
本実施形態の目的のために、チップ１２上のＳＲＩＮ／ＯＥ入力を受けるためのピン又はコンタクトに、ここでは符号３０及び３２で示す２つの並列のフリップフロップの集合が関連づけられる。フリップフロップの各集合３０及び３２は、図示するように、実質的に鎖状につながっている。更に、各集合の各フリップフロップは、所定周波数の矩形クロックに接続される。このようなクロック信号は、シフトレジスタを使う分野においては広く知られている（より大きな装置の特定の実用的な設計によって、クロック信号は、各チップの内部で生成されても外部で生成されてもよい）。そして、各集合３０及び３２内のフリップフロップの特定の副集合の特定の出力が、ここでは集合体として「ロジック」３４として参照する一連の倫理ゲートに接続される。このロジック３４の特定の動作は、図を詳しく見ることにより判断できよう。
【００２７】
各集合３０及び３２内のフリップフロップ及びクロック信号ラインの相互接続の効果は、時間の経過と共に移動するＳＲＩＮ／ＯＥ信号のウィンドウが、フリップフロップによって記録されることである。ここで各フリップフロップはクロックの半サイクルに対応する。この記録された一連の信号は次に、ロジック３４の様々なゲートに印加される。ＳＲＩＮ／ＯＥラインへの最新の信号を反映する所定のフリップフロップの副集合が、所定の構成の信号をロジック３４に出力すると、ロジック３４の最終的な出力が、チップの直列動作又は並列動作を命令する入力信号として解釈される。ロジック３４内のゲートの特定の配置は実質的に、ＳＲＩＮ／ＯＥライン上の入力に対する「パターン認識」として動作する。図示する実施形態では、集合３０及びそれに関連するロジックは、経時的にチップの直列動作を指示する信号を検出するよう設計され、集合３２は、チップの並列動作を指示する信号を経時的に検出するよう設計される。
【００２８】
図１０及び図１１はそれぞれ、チップの直列制御及び並列制御のための、図９の回路の応答を示す、経時的な信号の集合を示す。各図において、Ａ−Ｐの符号を付された各信号は、図９の回路のＡ位置−Ｐ位置に対応する。２つの図面を比べると、図１０の直列制御のＳＲＩＮ／ＯＥ信号は短いパルス、この場合、クロック完全な１サイクルに対応する短いパルスであり、図１１の並列制御のＳＲＩＮ／ＯＥ信号は、より長い、この場合にはいくつかのクロックサイクルに対応する信号であり、少なくとも一般的にチップ上の光学センサの数に対応するものであることがわかる。
【００２９】
図示する実施形態を詳しく見ると、まず図１０（直列制御）に関して、鍵となる特徴として、Ｊ位置における半サイクルのパルスがあり、このパルスは図９の回路におけるＪ位置の上流の倫理ゲートの相互作用に起因する。このパルスは、図示するように、読み出しの最後に向けて、Ｌ及びＭにおける延長パルスを引き起こす。Ｌパルスは、チップからのＳＲＯＵＴパルスであり、このパルスが、図６に関して上で説明したように、直列読み出しにおいて次のチップのＳＲＩＮ／ＯＥパルスとしてハンドオフされる。
【００３０】
図１１の並列制御読み出しに関しては、上の場合のようなＪ位置ではなく、Ｋ位置に半サイクルのパルスが存在することがわかる。このパルスは、Ｍ位置にパルスが存在しない状態を作り、この代わりに、Ｐ位置における半サイクルのパルスを引き起こす。このＰにおけるパルスは、リセットパルスとして機能し、このリセットパルスは、図９のＲＳフリップフロップ３６に印加された場合、チップ上の全ての光学センサが読み出された後にチップの並列読み出しを停止させる。
【００３１】
まとめると、図２に示すような一般的なシフトレジスタに基づく設計のチップ内のＳＲＩＮ／ＯＥラインと関連づけられた図９の回路は、入力信号が並列動作と一致するか又は直列動作と一致するかを認識し、大きなバー又は他の装置内の１つのチップであってもよいチップを、所望の方法で動作させる。これにより、単一の基本的な設計のチップを、並列又は直列読み出し方式で所望の範囲にまで動作するよう企図される、より大きな装置に設置することができる。
【００３２】
本発明は、マルチチップ装置に関して説明されたが、ここで説明され請求項に記載された原理は、より大きな装置内のいずれの光学センサの集合の動作に対しても、この光学センサの集合が同一のチップ上に配置されている場合でも適用でき、この代わりに、いずれかの種類のより大きな構造内の光学センサの集合の動作に対しても適用できる。本発明は，ＣＭＯＳベースの装置において実施することもでき、ＣＣＤ装置や画像信号自体がシフトレジスタを通過させられる他の装置において実施することもできる。
【図面の簡単な説明】
【図１】接合された複数の光学センサチップを含むセンサバーを示す平面図である。
【図２】本発明に使われる光学センサチップの重要要素を示す、簡略化した平面図である。
【図３】本発明のセンサバーに対する、下流の回路の出力チャンネル構成の１例を示す。
【図４】本発明のセンサバーに対する、下流の回路の出力チャンネル構成の１例を示す。
【図５】本発明のセンサバーに対する、下流の回路の出力チャンネル構成の１例を示す。
【図６】センサバーに関連するラインの相互作用を示す簡略図である。
【図７】バー１０上のチップの副集合を示す平面図であり、１つの場合における経時的な一連の信号との組合わせを示し、本発明において重要な動作の原理を示す。
【図８】バー１０上のチップの副集合を示す平面図であり、１つの場合における経時的な一連の信号との組合わせを示し、本発明において重要な動作の原理を示す。
【図９】一連のオンチップ回路を示す概略図であり、この回路により、個々の光学センサチップが、直列方式又は並列方式で動作するための命令を受けることができる。
【図１０】図９に示す回路の応答を示す、一連の経時的な信号を示す図であり、チップの直列動作を示す。
【図１１】図９に示す回路の応答を示す、一連の経時的な信号を示す図であり、チップの並列動作を示す。
【符号の説明】
１０　アレイ、１２　チップ、４０　配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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