(57)【要約】【課題】シリサイド膜への金属プラグの耐熱性向上を実現する、高融点金属シリサイド膜を含みた半導体装置とその製造方法を提供する。【解決手段】同一シリコン基板（１００）上の半導体領域に設けられたＮ型拡散層及びＰ型拡散層と、その上に設けられたシリサイド膜（１０９，１１０）と、シリコン基板（１００）上に設けられた層間絶縁膜（１２３）と、層間絶縁膜（１２３）を貫通してシリサイド膜（１０９，１１０）に到達する接続孔（１２４）に埋め込まれた金属プラグ（１２７）とを含む。Ｎ型拡散層上シリサイド膜（１０９）の基板へのエピタキシャル成長の度合いと、Ｐ型拡散層層上シリサイド膜（１１０）基板へのエピタキシャル成長の度合いを、強い側に揃えることによって凝集を抑制し、シリサイド膜への金属プラグの耐熱性を向上する。【選択図】　図３
2004146696.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１の半導体領域に設けられたＮ型拡散層と、
前記半導体基板の第２の半導体領域に設けられたＰ型拡散層と、
前記Ｎ型拡散層上に形成された第１のシリサイド膜と、
前記Ｐ型拡散層上に形成された第２のシリサイド膜と、
前記第１のシリサイド膜及び第２のシリサイド膜の形成された前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第１のシリサイド膜に到達する第１の接続孔に埋め込まれた第１の金属プラグと、
前記層間絶縁膜を貫通して前記第２のシリサイド膜に到達する第２の接続孔に埋め込まれた第２の金属プラグとを含み、
前記Ｎ型拡散層内の酸素濃度は、前記Ｐ型拡散層の酸素濃度に比べて高濃度であることを特徴とする半導体装置。
【請求項２】
前記第１のシリサイド膜及び前記第２のシリサイド膜は、それぞれ前記半導体基板に対してエピタキシャル成長させたものである請求項１に記載の半導体装置。
【請求項３】
前記第１のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いと、前記第２のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いとの差が１０％以下である請求項２に記載の半導体装置。
【請求項４】
半導体基板に、第１の半導体領域と第２の半導体領域とを分離する素子分離領域を形成する工程（ａ）と、
前記第１の半導体領域に、Ｎ型拡散層を形成する工程（ｂ）と、
前記第２の半導体領域に、Ｐ型拡散層を形成する工程（ｃ）と、
前記Ｐ型拡散層及び前記Ｎ型拡散層中に酸素を導入する工程（ｄ）と、
前記工程（ｄ）の後に、前記Ｎ型拡散層上に第１のシリサイド膜を形成するとともに、前記Ｐ型拡散層上に第２のシリサイド膜を形成する工程（ｅ）と、
前記工程（ｅ）の後に、基板上に層間絶縁膜を形成する工程（ｆ）と、
前記層間絶縁膜に、前記第１のシリサイド膜に到達する第１の接続孔と、前記第２のシリサイド膜に到達する第２の接続孔とを形成する工程（ｇ）と、
前記第１の接続孔内に導体材料を埋め込んで第１の導体プラグを形成するとともに、前記第２の接続孔内に前記導体材料を埋め込んで第２の導体プラグを形成する工程（ｈ）とを含み、
前記工程（ｄ）では、前記Ｎ型拡散層中の酸素濃度が、前記Ｐ型拡散層中の酸素濃度に比べて高濃度になるように前記酸素の導入を行うことを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ｅ）では、前記第１のシリサイド膜及び前記第２のシリサイド膜は、前記半導体基板に対してエピタキシャル成長させたものである請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｄ）は、
前記Ｎ型拡散層に、酸素を注入する第１の工程と、
前記第１の工程の後に、酸素を用いたアッシングによって、前記Ｎ型拡散層及び前記Ｐ型拡散層上にプラズマ酸化膜を形成する第２の工程と、
前記第２の工程の後に、スパッタエッチングにより前記プラズマ酸化膜を除去するとともに、前記プラズマ酸化膜中の酸素原子の一部を、前記Ｎ型拡散層及び前記Ｐ型拡散層内に打ち込む第３の工程を含む請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）は、
前記Ｐ型拡散層上に、第１のプラズマ酸化膜を形成する第１の工程と、
前記Ｎ型拡散層上に、前記第１のプラズマ酸化膜よりも膜厚の厚い第２のプラズマ酸化膜を形成する第２の工程と、
前記第１の工程及び前記第２の工程の後に、スパッタエッチングにより前記第１のプラズマ酸化膜及び前記第２のプラズマ酸化膜を除去するとともに、前記第１のプラズマ酸化膜中の酸素原子の一部を、前記Ｐ型拡散層内に打ち込み、前記第２のプラズマ酸化膜中の酸素原子の一部を、前記Ｎ型拡散層内に打ち込む第３の工程を含む請求項４または５に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）は、
前記Ｐ型拡散層上に、第１のプラズマ酸化膜を形成する第１の工程と、
前記Ｎ型拡散層に、酸素を注入する第２の工程と、
前記第２の工程の後に、前記Ｎ型拡散層上に、前記第１のプラズマ酸化膜よりも膜厚の厚い第２のプラズマ酸化膜を形成する第３の工程と、
前記第１の工程及び前記第３の工程の後に、スパッタエッチングにより前記第１のプラズマ酸化膜及び前記第２のプラズマ酸化膜を除去するとともに、前記第１のプラズマ酸化膜中の酸素原子の一部を、前記Ｐ型拡散層内に打ち込み、前記第２のプラズマ酸化膜中の酸素原子の一部を、前記Ｎ型拡散層内に打ち込む第４の工程を含む請求項４または５に記載の半導体装置の製造方法。
【請求項９】
前記第１のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いと、前記第２のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いとの差が１０％以下である請求項４〜８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に拡散層上にシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年半導体デバイスの微細化が進むに伴って、ロジック（ＬＯＧＩＣ）用素子及びＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）用素子両方を同一基板上に形成する混載技術の必要性が益々強まって来ている。しかし、メモリセル形成時には、約８００℃前後の高温熱処理が数時間実行されるため、通常ＤＲＡＭ部に先立ちＬＯＧＩＣ部のトランジスタを先に形成するため、そのような高温に耐えられる半導体装置の熱的安定性が求められる。一方、ＬＯＧＩＣ部の高性能化を図るため、ＬＯＧＩＣ部にはシリサイドトランジスタを形成するが、通常のシリサイド膜は多結晶であり、シリコンとは大きく異なる熱膨張係数を持っている。このため、シリサイド膜は高温熱処理時に凝集を起こし易く、断線し易くなる。そこで、シリサイド膜の耐熱性を向上させるために、シリコン基板に対してエピタキシャル成長したシリサイド膜を形成している。このエピタキシャル成長したシリサイド膜形成に用いられるリフラクトリメタルとしては、コバルトが代表的である。これは、コバルトジシリサイドの格子定数がシリコンのとほぼ同じで、格子整合性が良いことから基板にエピタキシャル成長させ易いからである。シリコン基板にエピタキシャル成長するコバルトジシリサイド膜の形成方法は、Ｃｏ／Ｓｉ界面にＴｉ又は酸化膜を挟む、あるいは双方組み合わせの方法が提案されている（例えば、特許文献１参照）。
【０００３】
図４（ａ）〜（ｅ）は、従来技術による、拡散層上シリサイド膜に金属プラグを形成する製造工程を示す断面図である。図４（ａ）の左半分にＮ型トランジスタ部を、右半分にＰ型トランジスタ部を示している。図４（ａ）に示す状態は、シリコン基板２００上に、シャロートレンチ２１１による分離領域形成後、Ｎ型ゲート２１２（ゲート酸化膜２１２ａ、Ｎ型ゲート電極２１２ｂ、ゲート上保護膜２１２ｃ、サイドウォール２１２ｄ）、及びＰ型ゲート２１３（ゲート酸化膜２１３ａ、Ｐ型ゲート電極２１３ｂ、ゲート上保護膜２１３ｃ、サイドウォール２１３ｄ）の形成が終了している。Ｎ型トランジスタにおいては、ゲート電極２１２ｂに自己整合的にＮ型低濃度ソース・ドレイン拡散層２０１ａと、サイドウォール２１２ｄに自己整合的にＮ型高濃度ソース・ドレイン拡散層２０１ｂが、Ｐ型トランジスタにおいては、ゲート電極２１３ｂに自己整合的にＰ型低濃度ソース・ドレイン拡散層２０２ａと、サイドウォール２１３ｄに自己整合的にＰ型高濃度ソース・ドレイン拡散層２０２ｂの形成が終了している。
【０００４】
図４（ｂ）に示す状態は、基板上の全面に、Ｃｏ（コバルト）膜２１９及びＴｉＮ膜２２０を順次堆積する。
【０００５】
図４（ｃ）に示す状態は、ＴｉＮ膜２２０形成後に、４５０℃程度の低温で１回目のＲＴＡ処理を行った後、未反応のＣｏ膜とＴｉＮ膜の選択除去を行う。その後、８００℃程度の高温で２回目のＲＴＡ処理を行い、最終的なＮ型拡散層上コバルトジシリサイド膜２０９及びＰ型拡散層上コバルトジシリサイド膜２１０を形成する。
【０００６】
図４（ｄ）に示す状態は、基板上に層間絶縁膜２２３を形成した後、ＣＭＰ法により表面の平坦化を行う。その後、層間絶縁膜２２３を貫通して拡散層上コバルトジシリサイド膜２０９、２１０に到達する接続孔２２４を開口する。その後、基板上の全面に、Ｔｉ膜２２５及びＴｉＮ膜２２６を順次形成する。
【０００７】
図４（ｅ）に示す状態は、基板上の全面にタングステン膜を形成した後、ＣＭＰ法により平坦化を行うとともに、タングステン膜２２７を接続孔２２４内に埋め込み、Ｎ型拡散層上コバルトジシリサイド膜２０９とＰ型拡散層上コバルトジシリサイド膜２１０へのタングステンプラグを形成している。
【０００８】
その後、メモリセルを形成するための高温長時間の熱処理工程等が施される。
【０００９】
【特許文献１】
特開平８−１１６０５４号公報（第３−４頁、図１、図２）
【００１０】
【発明が解決しようとする課題】
しかし、上記のような従来技術による拡散層上シリサイド膜に金属プラグを形成する製造方法には、以下に示すような不具合があった。
【００１１】
すなわち、タングステンプラグ２２７を形成した後、メモリセルを形成するための高温長時間の熱処理工程によって、Ｐ型拡散層上コバルトジシリサイド膜２１０へのコンタクト抵抗に比べて、Ｎ型拡散層上コバルトジシリサイド膜２０９へのコンタクト抵抗が高く、且つ、大きくばらつくという問題があった。つまり、Ｎ型拡散層上コバルトジシリサイド膜２０９への、タングステンプラグの耐熱性が低いという課題があった。
【００１２】
また、コンタクト抵抗が高くなったＮ型拡散層上タングステンプラグ部分におけるコバルトジシリサイド膜とコンタクトメタルＴｉ膜の界面には、シリサイドの凝集によると推測されるボイドが発生しており、このボイドが原因で、タングステンプラグとコバルトジシリサイド膜の接触面積が減少し、コンタクト抵抗が増大したと考えられる。
【００１３】
そこで、Ｐ型拡散層上では起こらないシリサイドの凝集が、Ｎ型拡散層上で発生するのか検討を行った結果、コバルトジシリサイド膜のシリコン基板へのエピタキシャル成長の度合い（以下、エピ強度と称す）に依存することがわかった。ここで、「シリコン基板へのエピタキシャル成長」とは、コバルトジシリサイド膜とシリコン基板との結晶方位の関係が、ＣｏＳｉ２（１００）‖Ｓｉ（１００）を満たすことを意味する。さらに、ここでの「エピタキシャル成長の度合い」とは、コバルトジシリサイド膜のＣｏＳｉ２（４００）Ｘ線回析強度（以下、ＸＲＤ強度と称す）を指していう。ＸＲＤ測定において、ＣｏＳｉ２（１００）のピークは検出されないことと、２θ＝３４°付近に検出されるＣｏＳｉ２（２００）のピークは極めて低いことから、２θ＝７１°付近に検出されるＣｏＳｉ２（４００）のピークのＸＲＤ強度が「エピタキシャル成長の度合い」を指すことにしている。
【００１４】
すなわち、シリサイド膜のエピ強度は、Ｎ型拡散層に比べてＰ型拡散層の方が２倍以上も高く、Ｎ型拡散層上のシリサイド膜は、エピ強度が低いため凝集し易いことがわかった。
【００１５】
本発明は、前記した従来の問題を解決するため、Ｎ型拡散層上コンタクトプラグの高耐熱性を実現するシリサイド膜を備えている半導体装置とその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体装置は、半導体基板上の第１の半導体領域に設けられたＮ型拡散層と、前記半導体基板の第２の半導体領域に設けられたＰ型拡散層と、前記Ｎ型拡散層上に形成された第１のシリサイド膜と、前記Ｐ型拡散層上に形成された第２のシリサイド膜と、前記第１のシリサイド膜及び第２のシリサイド膜の形成された前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通して前記第１のシリサイド膜に到達する第１の接続孔に埋め込まれた第１の金属プラグと、前記層間絶縁膜を貫通して前記第２のシリサイド膜に到達する第２の接続孔に埋め込まれた第２の金属プラグとを含み、前記Ｎ型拡散層内の酸素濃度は、前記Ｐ型拡散層の酸素濃度に比べて高濃度であることを特徴とする。前記Ｐ型拡散層の酸素濃度に比べて前記Ｎ型拡散層内の酸素濃度は、１×１０１４ｃｍ−２以上５×１０１５ｃｍ−２以下の範囲高いことが好ましい。
【００１７】
この構成によれば、Ｎ型拡散層内の酸素濃度をＰ型拡散層の酸素濃度に比べて高濃度にすることによって、Ｎ型拡散層上に形成される第１のシリサイド膜のエピ強度の向上が図れ、第１のシリサイド膜のエピ強度とＰ型拡散層上に形成された第２のシリサイド膜のエピ強度とを同程度にすることができる。これにより、Ｎ型拡散層上のシリサイド膜の凝集によりコンタクトが高抵抗化してしまうプラグ不良を防ぐことができ、耐熱性向上を実現することができる。
【００１８】
上記半導体装置において、前記第１のシリサイド膜及び前記第２のシリサイド膜は、それぞれ前記半導体基板に対してエピタキシャル成長させたことが好ましい。エピタキシャル成長によって形成されたシリサイド膜は凝集しにくく、耐熱性を向上することができる。
【００１９】
また、上記半導体装置において、前記第１のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いと、前記第２のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いとの差が１０％以下であることが好ましい。両シリサイド膜におけるエピタキシャル成長の度合いの差を１０％以下にすることによって、両シリサイド膜の耐熱性を同程度にすることができるので、両拡散層に対するコンタクト抵抗を同程度にすることができる。
【００２０】
本発明の半導体装置の製造方法は、半導体基板に、第１の半導体領域と第２の半導体領域とを分離する素子分離領域を形成する工程（ａ）と、前記第１の半導体領域に、Ｎ型拡散層を形成する工程（ｂ）と、前記第２の半導体領域に、Ｐ型拡散層を形成する工程（ｃ）と、前記Ｐ型拡散層及び前記Ｎ型拡散層中に酸素を導入する工程（ｄ）と、前記工程（ｄ）の後に、前記Ｎ型拡散層上に第１のシリサイド膜を形成するとともに、前記Ｐ型拡散層上に第２のシリサイド膜を形成する工程（ｅ）と、前記工程（ｅ）の後に、基板上に層間絶縁膜を形成する工程（ｆ）と、前記層間絶縁膜に、前記第１のシリサイド膜に到達する第１の接続孔と、前記第２のシリサイド膜に到達する第２の接続孔とを形成する工程（ｇ）と、前記第１の接続孔内に導体材料を埋め込んで第１の導体プラグを形成するとともに、前記第２の接続孔内に前記導体材料を埋め込んで第２の導体プラグを形成する工程（ｈ）とを含み、前記工程（ｄ）では、前記Ｎ型拡散層中の酸素濃度が、前記Ｐ型拡散層中の酸素濃度に比べて高濃度になるように前記酸素の導入を行うことを特徴とする。前記Ｐ型拡散層の酸素濃度に比べて前記Ｎ型拡散層内の酸素濃度は、１×１０１４ｃｍ−２以上５×１０１５ｃｍ−２以下の範囲高くすることが好ましい。
【００２１】
この構成によれば、Ｎ型拡散層内の酸素濃度をＰ型拡散層の酸素濃度に比べて高濃度になるように酸素の導入を行うことによって、Ｎ型拡散層上に形成される第１のシリサイド膜のエピ強度の向上が図れ、第１のシリサイド膜のエピ強度とＰ型拡散層上に形成された第２のシリサイド膜のエピ強度とを同程度にすることができる。これにより、Ｎ型拡散層上のシリサイド膜の凝集によりコンタクトが高抵抗化してしまうプラグ不良を防ぐことができ、耐熱性向上を実現することができる。
【００２２】
上記半導体装置の製造方法において、前記工程（ｅ）では、前記第１のシリサイド膜及び前記第２のシリサイド膜は、前記半導体基板に対してエピタキシャル成長させたことが好ましい。
【００２３】
上記半導体装置の製造方法において、前記工程（ｄ）は、前記Ｎ型拡散層に、酸素を注入する第１の工程と、前記第１の工程の後に、酸素を用いたアッシングによって、前記Ｎ型拡散層及び前記Ｐ型拡散層上にプラズマ酸化膜を形成する第２の工程と、前記第２の工程の後に、スパッタエッチングにより前記プラズマ酸化膜を除去するとともに、前記プラズマ酸化膜中の酸素原子の一部を、前記Ｎ型拡散層及び前記Ｐ型拡散層内に打ち込む第３の工程とを有することが好ましい。
【００２４】
上記半導体装置の製造方法において、前記工程（ｄ）は、前記Ｐ型拡散層上に、第１のプラズマ酸化膜を形成する第１の工程と、前記Ｎ型拡散層上に、前記第１のプラズマ酸化膜よりも膜厚の厚い第２のプラズマ酸化膜を形成する第２の工程と、前記第１の工程及び前記第２の工程の後に、スパッタエッチングにより前記第１のプラズマ酸化膜及び前記第２のプラズマ酸化膜を除去するとともに、前記第１のプラズマ酸化膜中の酸素原子の一部を、前記Ｐ型拡散層内に打ち込み、前記第２のプラズマ酸化膜中の酸素原子の一部を、前記Ｎ型拡散層内に打ち込む第３の工程とを有することが好ましい。
【００２５】
上記半導体装置の製造方法において、前記工程（ｄ）は、前記Ｐ型拡散層上に、第１のプラズマ酸化膜を形成する第１の工程と、前記Ｎ型拡散層に、酸素を注入する第２の工程と、前記第２の工程の後に、前記Ｎ型拡散層上に、前記第１のプラズマ酸化膜よりも膜厚の厚い第２のプラズマ酸化膜を形成する第３の工程と、前記第１の工程及び前記第３の工程の後に、スパッタエッチングにより前記第１のプラズマ酸化膜及び前記第２のプラズマ酸化膜を除去するとともに、前記第１のプラズマ酸化膜中の酸素原子の一部を、前記Ｐ型拡散層内に打ち込み、前記第２のプラズマ酸化膜中の酸素原子の一部を、前記Ｎ型拡散層内に打ち込む第４の工程とを有することが好ましい。
【００２６】
上記半導体装置の製造方法において、前記第１のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いと、前記第２のシリサイド膜の前記半導体基板へのエピタキシャル成長の度合いとの差が１０％以下であることが好ましい。
【００２７】
【発明の実施の形態】
以下図面を参照しながら、本発明の実施の形態を説明する。
【００２８】
（第１の実施形態）
図１（ａ）〜（ｊ）は、本発明の第１の実施の形態についての、拡散層上のシリサイド膜上に金属プラグを形成する製造工程を示す断面図である。図１（ａ）の左半分にＮ型トランジスタ部を、右半分にＰ型トランジスタ部を示している。
【００２９】
図１（ａ）に示す状態は、シリコン基板１００上に、シャロートレンチ１１１による分離形成後、Ｎ型ゲート１１２（５ｎｍ厚ゲート酸化膜１１２ａ、１００ｎｍ厚Ｎ型ポリシリコン膜からなるＮ型ゲート電極１１２ｂ、２００ｎｍ厚窒化膜からなるゲート上保護膜１１２ｃ、７０ｎｍ厚酸化膜からなるサイドウォール１１２ｄ）、及びＰ型ゲート１１３（５ｎｍ厚ゲート酸化膜１１３ａ、１００ｎｍ厚Ｐ型ポリシリコン膜からなるＰ型ゲート電極１１３ｂ、２００ｎｍ厚窒化膜からなるゲート上保護膜１１３ｃ、７０ｎｍ厚酸化膜からなるサイドウォール１１３ｄ）の形成が終了している。Ｎ型トランジスタにおいては、ゲート電極１１２ｂに自己整合的にＮ型低濃度ソース・ドレイン拡散層１０１ａと、Ｐ型トランジスタにおいては、ゲート電極１１３ｂに自己整合的にＰ型低濃度ソース・ドレイン拡散層１０２ａの形成が終了している。
【００３０】
図１（ｂ）に示す状態は、Ｐ型トランジスタに対してボロンを、加速電圧５ｋｅＶ、注入量２．５×１０１５ｃｍ−２の条件で注入し、サイドウォール１１３ｄに自己整合的にＰ型高濃度ソース・ドレイン拡散層１０２ｂを形成している。
【００３１】
図１（ｃ）に示す状態は、リソグラフィーにより砒素注入レジストパターン１０３を形成し、Ｎ型トランジスタ部にＮ型高濃度ソース・ドレイン不純物である砒素１０４を、加速電圧５０ｋｅＶ、注入量４．５×１０１５ｃｍ−２の条件で注入している。
【００３２】
図１（ｄ）に示す状態は、砒素注入レジストパターン１０３によって、Ｎ型トランジスタ部に酸素１０５を、加速電圧１０ｋｅＶ、注入量５．０×１０１４ｃｍ−２の条件で注入している。
【００３３】
図１（ｅ）に示す状態は、砒素注入レジストパターン１０３をアッシングと洗浄により除去した後に、１０００℃、３０秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）処理を行って、注入したボロンと砒素の活性化を行い、サイドウォール１１２ｄに自己整合的にＮ型高濃度ソース・ドレイン拡散層１０１ｂを形成している。但し、Ｎ型高濃度ソース・ドレイン拡散層１０１ｂには、図１（ｄ）に示した工程で基板に注入された酸素１０６が存在する。引き続き、酸素流量３００ｓｃｃｍ、プラズマパワー２０００Ｗ、バイパスパワー５０Ｗの条件で２０秒間のアッシングを行い、アッシングによる１．０ｎｍ厚プラズマ酸化膜１１５が両トランジスタの拡散層上に形成させた。
【００３４】
図１（ｆ）に示す状態は、Ｃｏ成膜前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ、プラズマパワー４００Ｗ、バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ、エッチング時間５秒）によるスパッタエッチングを行い、アルゴンイオン１１６による物理的スパッタによってプラズマ酸化膜１１５を除去する。その際、プラズマ酸化膜１１５中の酸素原子は、スパッタされる酸素原子１１７とシリコン基板１００にリコイルされる酸素原子１１８とに分かれる。
【００３５】
図１（ｇ）に示す状態は、スパッタエッチングが終了した基板は真空中連続搬送されてＣｏスパッタチャンバに移動し、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で１０ｎｍ厚Ｃｏ膜１１９の成膜を行う。引き続き、真空中連続搬送されてＴｉスパッタチャンバに移動し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３の条件で２０ｎｍ厚ＴｉＮ膜１２０を成膜し大気曝露される。この状態でのＮ型拡散層には、基板に注入された酸素１０６にリコイルされる酸素１１８が加わり、Ｎ型拡散層内打ち込み酸素１０７が存在している。一方、Ｐ型拡散層には、リコイルされる酸素１１８からなるＰ型拡散層内打ち込み酸素１０８が存在している。勿論、Ｎ型拡散層内打ち込み酸素１０７の方が高濃度である。
【００３６】
図１（ｈ）に示す状態は、ＴｉＮ成膜後に大気曝露されたウエハをＲＴＡ装置によって、４７０℃、６０秒の１回目のＲＴＡ処理を行い、未反応のＣｏ膜とＴｉＮ膜の選択除去を行う。この未反応のＣｏ膜とＴｉＮ膜の除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液で実行することができる。選択除去後、８００℃、６０秒の２回目のＲＴＡ処理を行い、最終的なエピ化コバルトジシリサイド膜を形成する。この時、図１（ｄ）の工程において、酸素１０５の注入量を最適化しているので、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０のエピ強度を等しく形成できる。
【００３７】
図１（ｉ）に示す状態は、基板上に４００ｎｍ厚のホウ酸添加燐酸珪酸ガラス（ＢＰＳＧ：ｂｏｒｏｎ−ｄｏｐｅｄ　ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜からなる層間絶縁膜１２３を形成し、ＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）法により平坦化を行った後、フォトリソグラフィーとドライエッチングによって、層間絶縁膜１２３を貫通して拡散層上コバルトジシリサイド膜１０９，１１０に到達する接続孔１２４を開口する。そして、スパッタ法により、圧力１．５ｍＴｏｒｒ、ＤＣパワー１１０００Ｗの条件で２０ｎｍ厚Ｔｉ膜１２５と、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝３／７の条件で５０ｎｍ厚ＴｉＮ膜１２６を形成している。
【００３８】
図１（ｊ）に示す状態は、ＣＶＤ法により２００ｎｍ厚タングステン膜を形成した後、ＣＭＰ法により平坦化を行うとともに、タングステン膜１２７を接続孔１２４内に埋め込み、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０へのタングステンプラグを形成している。これ以降に高温長時間のメモリセル形成工程を経過しても、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０のエピ強度が等しい為に、シリサイド膜の凝集によりコンタクトが高抵抗化してしまうプラグ不良を防ぐことができ、耐熱性向上を実現することができる。
【００３９】
なお、以上の発明において、拡散層上にコバルトシリサイド膜を形成したが、チタンシリサイド膜、ニッケルシリサイド膜のいずれの場合においても、本実施形態と同じ効果を発揮することができる。
【００４０】
（第２の実施形態）
図２（ａ）〜（ｊ）は、本発明の第２の実施の形態についての、拡散層上のシリサイド膜上に金属プラグを形成する製造工程を示す断面図である。図２（ａ）の左半分にＮ型トランジスタ部を、右半分にＰ型トランジスタ部を示している。図２（ａ）に示す状態は、シリコン基板１００上に、シャロートレンチ１１１による分離形成後、Ｎ型ゲート電極１１２（５ｎｍ厚ゲート酸化膜１１２ａ、１００ｎｍ厚Ｎ型ポリシリコン膜からなるゲート電極１１２ｂ、２００ｎｍ厚窒化膜からなるゲート上保護膜１１２ｃ、７０ｎｍ厚酸化膜からなるサイドウォール１１２ｄ）、及びＰ型ゲート１１３（５ｎｍ厚ゲート酸化膜１１３ａ、１００ｎｍ厚Ｐ型ポリシリコン膜からなるＰ型ゲート電極１１３ｂ、２００ｎｍ厚窒化膜からなるゲート上保護膜１１３ｃ、７０ｎｍ厚酸化膜からなるサイドウォール１１３ｄ）の形成が終了している。Ｎ型トランジスタにおいては、ゲート電極１１２ｂに自己整合的にＮ型低濃度ソース・ドレイン拡散層１０１ａと、サイドウォール１１２ｄに自己整合的にＮ型高濃度ソース・ドレイン拡散層１０１ｂが、Ｐ型トランジスタにおいては、ゲート電極１１３ｂに自己整合的にＰ型低濃度ソース・ドレイン拡散層１０２ａと、サイドウォール１１３ｄに自己整合的にＰ型高濃度ソース・ドレイン拡散層１０２ｂの形成が終了している。
【００４１】
引き続き、酸素流量３００ｓｃｃｍ、プラズマパワー２０００Ｗ、バイパスパワー５０Ｗの条件で２０秒間のアッシングを行い、アッシングによる１．０ｎｍ厚プラズマ酸化膜１１５が両トランジスタの拡散層上に形成されている。そして、Ｐ型高濃度ソース・ドレイン不純物であるボロン注入を行った時と同じ、ボロン注入レジストパターン２０１を再度形成した状態である。
【００４２】
図２（ｂ）に示す状態は、Ｐ型拡散層上のプラズマ酸化膜１１５を、バッファー弗酸による５秒間のウェットエッチングで除去し、撥水したＰ型拡散層２０２を形成している。
【００４３】
図２（ｃ）に示す状態は、ボロン注入レジストパターン２０１を、酸素流量３００ｓｃｃｍ、プラズマパワー２０００Ｗ、バイアスパワー５０Ｗの条件で２０秒間のアッシングと硫酸洗浄＋希弗酸洗浄によって除去し、その際にＰ型拡散層上の薄いプラズマ酸化膜２０３が１．０ｎｍ厚形成されている。
【００４４】
図２（ｄ）に示す状態は、Ｎ型高濃度ソース・ドレイン不純物である砒素注入を行った時と同じ、砒素注入レジストパターン１０３を再度形成し、Ｎ型拡散層上のプラズマ酸化膜１１５を、バッファー弗酸による５秒間のウェットエッチングで除去し、撥水したＮ型拡散層２０４を形成している。
【００４５】
図２（ｅ）に示す状態は、砒素注入レジストパターン１０３を、酸素流量３００ｓｃｃｍ、プラズマパワー２０００Ｗ、バイアスパワー５０Ｗの条件で７０秒間のアッシングと硫酸洗浄＋希弗酸洗浄によって除去するのであるが、前記レジストパターン２０１のアッシング時間よりも５０秒間長く設定し、Ｐ型拡散層上の薄いプラズマ酸化膜２０３よりも厚く、Ｎ型拡散層上の厚いプラズマ酸化膜２０５を３．５ｎｍ厚形成している。
【００４６】
図２（ｆ）に示す状態は、Ｃｏ成膜前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ、プラズマパワー４００Ｗ、バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ、エッチング時間１７秒）によるスパッタエッチングを行い、アルゴンイオン１１６による物理的スパッタによってプラズマ酸化膜（２０５と２０３）を除去する。その際、スパッタされる酸素原子１１７とシリコン基板１００にリコイルされる酸素原子１１８とに分かれる。
【００４７】
図２（ｇ）に示す状態は、スパッタエッチングが終了した基板は真空中連続搬送されてＣｏスパッタチャンバに移動し、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で１０ｎｍ厚Ｃｏ膜１１９の成膜を行う。引き続き、真空中連続搬送されてＴｉスパッタチャンバに移動し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３の条件で２０ｎｍ厚ＴｉＮ膜１２０を成膜し大気曝露される。この状態でのＮ型拡散層には、Ｎ型拡散層上の厚いプラズマ酸化膜２０５からの多量の酸素がリコイルされ、Ｎ型拡散層内打ち込み酸素２０６が存在している。一方、Ｐ型拡散層には、Ｐ型拡散層上の薄いプラズマ酸化膜２０３からリコイルした、Ｐ型拡散層内打ち込み酸素１０８が存在する。勿論、Ｎ型拡散層内打ち込み酸素２０６の方が高濃度である。
【００４８】
図２（ｈ）に示す状態は、大気曝露されたウエハをＲＴＡ装置によって、４７０℃、６０秒の１回目のＲＴＡ処理を行い、未反応のＣｏ膜とＴｉＮ膜の選択除去を行う。この未反応のＣｏ膜とＴｉＮ膜の除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液で実行することができる。選択除去後、８００℃６０秒の２回目のＲＴＡ処理を行い、最終的なエピ化コバルトジシリサイド膜を形成する。この時、ボロン注入レジストパターン２０１のアッシング時間よりも、砒素注入レジストパターン１０３のアッシング時間を長く最適化をしているため、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０のエピ強度を等しく形成できる。
【００４９】
図２（ｉ）に示す状態は、基板上に４００ｎｍ厚ＢＰＳＧ膜からなる層間絶縁膜１２３を形成し、ＣＭＰ法により平坦化を行った後、フォトリソグラフィーとドライエッチングによって、層間絶縁膜１２３を貫通して拡散層上コバルトジシリサイド膜に到達する接続孔１２４を開口する。そして、スパッタ法により、圧力１．５ｍＴｏｒｒ、ＤＣパワー１１０００Ｗの条件で２０ｎｍ厚Ｔｉ膜１２５と、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝３／７の条件で５０ｎｍ厚ＴｉＮ膜１２６を形成している。
【００５０】
図２（ｊ）に示す状態は、ＣＶＤ法により２００ｎｍ厚タングステン膜を形成した後、ＣＭＰ法により平坦化を行うとともに、タングステン膜１２７を接続孔１２４内に埋め込み、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０へのタングステンプラグを形成した状態である。これ以降に高温長時間のメモリセル形成工程を経験しても、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０のエピ強度が等しい為に、シリサイド膜の凝集によりコンタクトが高抵抗化してしまうプラグ不良を防ぐことができ、耐熱性向上を実現することができる。なお、以上の発明において、拡散層上にコバルトシリサイド膜を形成したが、チタンシリサイド膜、ニッケルシリサイド膜のいずれの場合においても、本実施形態と同じ効果を発揮することができる。
【００５１】
（第３の実施形態）
図３（ａ）〜（ｉ）は、本発明の第３の実施の形態についての、拡散層上のシリサイド膜上に金属プラグを形成する製造工程を示す断面図である。図３（ａ）の左半分にＮ型トランジスタ部を、右半分にＰ型トランジスタ部を示している。図３（ａ）に示す状態は、シリコン基板１００上に、シャロートレンチ１１１による分離形成後、Ｎ型ゲート電極１１２（５ｎｍ厚ゲート酸化膜１１２ａ、１００ｎｍ厚Ｎ型ポリシリコン膜からなるゲート電極１１２ｂ、２００ｎｍ厚窒化膜からなるゲート上保護膜１１２ｃ、７０ｎｍ厚酸化膜からなるサイドウォール１１２ｄ）、及びＰ型ゲート１１３（５ｎｍ厚ゲート酸化膜１１３ａ、１００ｎｍ厚Ｐ型ポリシリコン膜からなるＰ型ゲート電極１１３ｂ、２００ｎｍ厚窒化膜からなるゲート上保護膜１１３ｃ、７０ｎｍ厚酸化膜からなるサイドウォール１１３ｄ）の形成が終了している。Ｎ型トランジスタにおいては、ゲート電極１１２ｂに自己整合的にＮ型低濃度ソース・ドレイン拡散層１０１ａと、サイドウォール１１２ｄに自己整合的にＮ型高濃度ソース・ドレイン拡散層１０１ｂが、Ｐ型トランジスタにおいては、ゲート電極１１３ｂに自己整合的にＰ型低濃度ソース・ドレイン拡散層１０２ａと、サイドウォール１１３ｄに自己整合的にＰ型高濃度ソース・ドレイン拡散層１０２ｂの形成が終了している。
【００５２】
引き続き、酸素流量３００ｓｃｃｍ、プラズマパワー２０００Ｗ、バイパスパワー５０Ｗの条件で２０秒間のアッシングを行い、アッシングによる１．０ｎｍ厚プラズマ酸化膜１１５が両トランジスタの拡散層上に形成される。そして、Ｐ型高濃度ソース・ドレイン不純物であるボロン注入を行った時と同じ、ボロン注入レジストパターン２０１を再度形成した後、Ｐ型拡散層上のプラズマ酸化膜１１５を、バッファー弗酸による５秒間のウェットエッチングで除去し、撥水したＰ型拡散層２０２を形成している。
【００５３】
図３（ｂ）に示す状態は、ボロン注入レジストパターン２０１を、酸素流量３００ｓｃｃｍ、プラズマパワー２０００Ｗ、バイアスパワー５０Ｗの条件で２０秒間のアッシングと硫酸洗浄＋希弗酸洗浄によって除去し、その際にＰ型拡散層上の薄いプラズマ酸化膜２０３が１．０ｎｍ厚形成されている。
【００５４】
図３（ｃ）に示す状態は、Ｎ型高濃度ソース・ドレイン不純物である砒素注入を行った時と同じ、砒素注入レジストパターン１０３を再度形成し、Ｎ型拡散層のみに酸素１０５を、加速電圧１０ｋｅＶ、注入量３．０×１０１４ｃｍ−２の条件で注入を行っている。引き続きレジストパターン１０３を残したまま、図３（ｄ）に示す状態は、酸素１０５の注入を行ったＮ型拡散層上のプラズマ酸化膜１１５を、バッファー弗酸による５秒間のウェットエッチングで除去し、撥水したＮ型拡散層２０４を形成し、Ｎ型拡散層には基板に注入された酸素１０６が存在している。
【００５５】
図３（ｅ）に示す状態は、砒素注入レジストパターン１０３を、酸素流量３００ｓｃｃｍ、プラズマパワー２０００Ｗ、バイアスパワー５０Ｗの条件で４０秒間のアッシングと硫酸洗浄＋希弗酸洗浄によって除去するのであるが、前記レジストパターン２０１のアッシング時間よりも２０秒長く設定し、Ｐ型拡散層上の薄いプラズマ酸化膜２０３よりも厚く、Ｎ型拡散層上の厚いプラズマ酸化膜３０１を２．５ｎｍ厚形成している。
【００５６】
図３（ｆ）に示す状態は、Ｃｏ成膜前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ、プラズマパワー４００Ｗ、バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ、エッチング時間１２秒）によるスパッタエッチングを行い、アルゴンイオン１１６による物理的スパッタによってプラズマ酸化膜（３０１と２０３）を除去する。その際、スパッタされる酸素原子１１７とシリコン基板１００にリコイルされる酸素原子１１８とに分かれる。
【００５７】
図３（ｇ）に示す状態は、スパッタエッチングが終了した基板は真空中連続搬送されてＣｏスパッタチャンバに移動し、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で１０ｎｍ厚Ｃｏ膜１１９の成膜を行う。引き続き、真空中連続搬送されてＴｉスパッタチャンバに移動し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３の条件で２０ｎｍ厚ＴｉＮ膜１２０を成膜し大気曝露される。この状態でのＮ型拡散層には、基板に注入された酸素１０６に厚いプラズマ酸化膜３０１からのリコイルされた酸素が加わり、Ｎ型拡散層内打ち込み酸素１０７が存在している。一方、Ｐ型拡散層には、薄いプラズマ酸化膜２０３からリコイルされたＰ型拡散層内打ち込み酸素１０８が存在している。当然、Ｎ型拡散層内打ち込み酸素１０７の方が高濃度である。
【００５８】
図３（ｈ）に示す状態は、大気曝露されたウエハをＲＴＡ装置によって、４７０℃、６０秒の１回目のＲＴＡ処理を行い、未反応のＣｏ膜とＴｉＮ膜の選択除去を行う。この未反応のＣｏ膜とＴｉＮ膜の除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液で実行することができる。選択除去後、８００℃、６０秒の２回目のＲＴＡ処理を行い、最終的なエピ化コバルトジシリサイド膜を形成する。この時、酸素１０５の注入量と各々のレジストパターン（２０１と１０３）のアッシング時間を最適化をしているため、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０のエピ強度を等しく形成できる。
【００５９】
図３（ｉ）に示す状態は、基板上に４００ｎｍ厚ＢＰＳＧ膜からなる層間絶縁膜１２３を形成し、ＣＭＰ法により平坦化を行った後、フォトリソグラフィーとドライエッチングによって、層間絶縁膜１２３を貫通して拡散層上コバルトジシリサイド膜に到達する接続孔１２４を開口する。そして、スパッタ法により、圧力１．５ｍＴｏｒｒ、ＤＣパワー１１０００Ｗの条件で２０ｎｍ厚Ｔｉ膜１２５と、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝３／７の条件で５０ｎｍ厚ＴｉＮ膜１２６を形成している。
【００６０】
図３（ｊ）に示す状態は、ＣＶＤ法により２００ｎｍ厚タングステン膜を形成した後、ＣＭＰ法により平坦化を行うとともに、タングステン膜１２７を接続孔１２４内に埋め込み、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０へのタングステンプラグを形成した状態である。これ以降に高温長時間のメモリセル形成工程を経験しても、Ｎ型拡散層上コバルトジシリサイド膜１０９とＰ型拡散層上コバルトジシリサイド膜１１０のエピ強度が等しい為に、シリサイド膜の凝集によりコンタクトが高抵抗化してしまうプラグ不良を防ぐことができ、耐熱性向上を実現することができる。
【００６１】
なお、以上の発明において、拡散層上にコバルトシリサイド膜を形成したが、チタンシリサイド膜、ニッケルシリサイド膜のいずれの場合においても、本実施形態と同じ効果を発揮することができる。
【００６２】
【発明の効果】
以上のように本発明は、Ｎ型拡散層上のシリサイド膜とＰ型拡散層上のシリサイド膜の、シリコン基板に対するエピタキシャル成長の度合いを高い方に揃えることで、高温長時間に渡るメモリセル形成工程を経ても、両拡散層上でのシリサイド膜の凝集を防止でき、耐熱性の高いシリサイド膜への金属プラグを有する半導体装置及びその製造方法を実現できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｊ）は、本発明の第１実施形態における拡散層上シリサイド膜に金属プラグを形成する製造工程を示す断面図。
【図２】（ａ）〜（ｊ）は、本発明の第２実施形態における拡散層上シリサイド膜に金属プラグを形成する製造工程を示す断面図。
【図３】（ａ）〜（ｊ）は、本発明の第３実施形態における拡散層上シリサイド膜に金属プラグを形成する製造工程を示す断面図。
【図４】従来技術による、拡散層上シリサイド膜に金属プラグを形成する製造工程を示す断面図
【符号の説明】
１００　シリコン基板
１０１ａ　Ｎ型低濃度ソース・ドレイン拡散層
１０１ｂ　Ｎ型高濃度ソース・ドレイン拡散層
１０２ａ　Ｐ型低濃度ソース・ドレイン拡散層
１０２ｂ　Ｐ型高濃度ソース・ドレイン拡散層
１０３　砒素注入レジストパターン
１０４　砒素イオン
１０５　酸素イオン
１０６　基板に注入された酸素
１０７　Ｎ型拡散層内打ち込み酸素
１０８　Ｐ型拡散層内打ち込み酸素
１０９　Ｎ型拡散層上コバルトジシリサイド膜
１１０　Ｐ型拡散層上コバルトジシリサイド膜
１１１　シャロートレンチ
１１２　Ｎ型ゲート
１１２ａ　ゲート酸化膜
１１２ｂ　ゲート電極
１１２ｃ　ゲート上保護膜
１１２ｄ　サイドウォール
１１３　Ｐ型ゲート
１１３ａ　ゲート酸化膜
１１３ｂ　ゲート電極
１１３ｃ　ゲート上保護膜
１１３ｄ　サイドウォール
１１４　シリコン酸化膜
１１５　プラズマ酸化膜
１１６　アルゴンイオン
１１７　スパッタされる酸素原子
１１８　リコイルされる酸素原子
１１９　Ｃｏ膜
１２０　ＴｉＮ膜
１２１　Ｎ型拡散層内打ち込み酸素
１２２　エピ化コバルトジシリサイド膜
１２３　層間絶縁膜
１２４　接続孔
１２５　Ｔｉ膜
１２６　ＴｉＮ膜
１２７　タングステン膜（金属プラグ）
【図１】
2004146696.tif 000003
【図２】
2004146696.tif 000004
【図３】
2004146696.tif 000005
【図４】
2004146696.tif 000006