(57)【要約】【課題】スイッチング速度を高速化し、スイッチング損失を低減化することが可能である新規なスイッチング回路を提供する。【解決手段】一次−二次間が絶縁されたトランス１の巻線に直列に接続される電圧駆動型の主スイッチング素子２を備えるスイッチング回路において、前記主スイッチング素子２を駆動するドライブ回路３の出力を、前記主スイッチング素子２の制御端子に接続し、前記トランス１の巻線と並列に補助巻線４を設け、この補助巻線４の出力からコンデンサ５を介して前記主スイッチング素子２の制御端子に正帰還接続してあることを特徴とするスイッチング回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
一次−二次間が絶縁されたトランスの巻線に直列に接続される電圧駆動型の主スイッチング素子を備えるスイッチング回路において、前記主スイッチング素子を駆動するドライブ回路の出力を、前記主スイッチング素子の制御端子に接続し、前記トランスの巻線と並列に補助巻線を設け、この補助巻線の出力からコンデンサを介して前記主スイッチング素子の制御端子に正帰還接続してあることを特徴とするスイッチング回路。
【請求項２】
前記主スイッチング素子はＦＥＴで構成し、このＦＥＴのゲート端子に前記をドライブ回路の出力を接続してあることを特徴とする請求項１記載のスイッチング回路。
【請求項３】
前記コンデンサと直列に抵抗を接続してあることを特徴とする請求項１又は２記載のスイッチング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一次−二次間が絶縁されたトランスの巻線に直列に接続される電圧駆動型の主スイッチング素子を備えるスイッチング回路に関するものである。
【０００２】
【従来の技術】
従来のスイッチング回路を図４に示す。また、このスイッチング回路の出力電圧の動作波形図を図５に示す。このスイッチング回路は、一次−二次間が絶縁されたトランス１０１の巻線に電圧駆動型の主スイッチング素子１０２を直列に接続し、この主スイッチング素子１０２の制御端子にドライブ回路１０３の出力を接続し、このドライブ回路１０３は周波数制御された駆動パルスを主スイッチング素子１０２に印加するように構成してある（特許文献１参照）。
【０００３】
【特許文献１】
特開平１０−１５０７６９号公報（第３頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかし、上記構成では、スイッチング速度がドライブ信号の立ち上がり、立ち上がり速度及びドライブ回路１０３のインピーダンスに依存している。そのため、ドライブ回路１０３の出力インピーダンスが高い場合、若しくは、スイッチング速度が遅い場合に、図５の下側の波形図で示すように、主スイッチング素子１０２の活性領域を通るため、立ち上がりが遅くなり、スイッチング損失が増大するという課題が生じた。
【０００５】
スイッチング損失を減らすためには、スイッチング速度を速くする必要があるが、ドライブ回路の能力で制限されるという課題があった。また、特にドライブの速度は制御回路などの速度に依存するため、高速化を行うためには性能の良い制御回路を選択する必要があった。
【０００６】
本発明は、上記問題に鑑みてなされたものであり、スイッチング速度を高速化し、スイッチング損失を低減化することが可能である新規なスイッチング回路を提供する。
【０００７】
【課題を解決しようとする手段】
上記目的を達成するためになされた本発明は、制御回路のスイッチング速度やドライブ回路の出力インピーダンスに依存せず、スイッチング素子のゲートが閾値を超えた時点でトランスから正帰還がかかるように、トランスの補助巻線出力をコンデンサを介して接続させたことにより、スイッチング素子のスイッチング遷移期間を高速にすることができ、スイッチング損失を低減することができる。
【０００８】
【発明の実施の形態】
以下、添付図面を用いて本発明スイッチング回路に係る実施例を説明する。図１は本発明に係るスイッチング回路の実施例である。１はトランス、２は主スイッチング素子、３はドライブ回路、４は補助巻線、５はコンデンサである。
【０００９】
このスイッチング回路は、一次−二次間が絶縁されたトランス１の巻線にＦＥＴからなる電圧駆動型の主スイッチング素子２を直列に接続してある。この主スイッチング素子２の制御端子であるゲートに抵抗６とダイオード７の並列回路を介して、ドライブ回路３の出力を接続してある。トランス１の巻線と並列に補助巻線４を設け、この補助巻線４の出力からコンデンサ５を介して主スイッチング素子２のゲートに正帰還接続してある。
【００１０】
このスイッチング回路の二次側には、図１に示すように、二つのダイオード８，９、チョークコイル１０、及びコンデンサ１１を備えてある。なお、二次側の回路は図１に示す回路に限定する必要はなく、これと異なる構成であっても、本発明を構成することは可能である。
【００１１】
実施例に示すドライブ回路３はｎｐｎトランジスタ１３とｐｎｐトランジスタ１４とを接続して構成したバッファを備え、ｎｐｎトランジスタ１３のコレクタ端子に基準電圧１２を接続し、ｐｎｐトランジスタ１４のコレクタ端子を接地してある。このバッファのエミッタ端子を抵抗６とダイオード７との並列回路に接続し、このバッファのベース端子をドライブ回路３の入力端子１５に接続してある。なお、このドライブ回路３は単なる一実施例であり、本発明ではドライブ回路３の構成は限定しない。
【００１２】
本実施例に係るスイッチング回路は、以上のように構成してあり、以下のように作用する。図２は動作波形図を示す。具体的には、この波形図で、上側はドライブ回路３の出力電圧の動作波形を、下側はこのスイッチング回路の出力電圧の動作波形をそれぞれ示す。主スイッチング素子２がオンすると、ドライブ回路３から信号が送られ、トランス１の一次巻線に電流が流れる。主スイッチング素子２のゲートが閾値を超えた時点で、ドライブ回路３から送られる信号が弱まり、主スイッチング素子２の立ち上がりが遅くなりかかる。
【００１３】
一方、トランス１の一次巻線に電流が流れると同時に、補助巻線４に電流が流れる。これによりコンデンサ５に充電され、主スイッチング素子２のゲートが閾値を超えた時に、補助巻線４から正帰還がかかる。これにより、図２に示すように、立ち上がりが速くなる。
【００１４】
なお、本実施例はフォワード型コンバータを用いているが、一次−二次間が絶縁されたトランスの巻線に直列に接続される電圧駆動型の主スイッチング素子を備えるいずれのスイッチング回路においても、本発明に係る構成、即ち、主スイッチング素子２をドライブするドライブ回路３の出力を、主スイッチング素子２の制御端子に接続し、トランス１の巻線と並列に補助巻線４を設け、この補助巻線４の出力からコンデンサ５を介して主スイッチング素子２の制御端子に正帰還接続してある構成を適用する事が可能である。
【００１５】
また、図１図示実施例では、ドライブ回路３とスイッチング素子２のゲートの間に抵抗６とダイオード７との並列回路を接続してあるが、図３に示すように、ドライブ回路３とスイッチング素子２のゲートの間にダイオード７を接続し、コンデンサ５と補助巻線４との間に抵抗６を接続することも可能である。
【００１６】
【発明の効果】
本発明によれば、制御回路のスイッチング速度やドライブ回路の出力インピーダンスに依存せず、スイッチング素子のゲートが閾値を超えた時点でトランスから正帰還がかかるように、トランスの補助巻線出力をコンデンサを介して接続させたことにより、スイッチング素子のスイッチング遷移期間を高速にすることができ、スイッチング損失を低減することができる効果がある。
【図面の簡単な説明】
【図１】本発明に係る一実施例を示す回路図である。
【図２】前記実施例に係る動作波形図である。
【図３】図１とは別の実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】前記従来例に係る動作波形図である。
【符号の説明】
１　トランス
２　主スイッチング素子、
３　ドライブ回路
４　補助巻線
５，１１　コンデンサ
６　抵抗
７，８，９　ダイオード
１０　チョークコイル
１２　基準電圧
１３　ｎｐｎトランジスタ
１４　ｐｎｐトランジスタ
１５　ドライブ回路３の入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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