(57)【要約】【課題】ＳＯＩ膜に形成された完全空乏型のＮＭＯＳＦＥＴにおいて、不純物濃度が高すぎることがないようにして、駆動能力の低下を抑制しながら、オフリーク電流を小さくする。【解決手段】ゲート電極がＰ＋型のポリシリコンで形成され、ＳＯＩ膜のチャネル領域がＮ型であり、その不純物濃度が約３Ｅ１７／ｃｍ３程度である。ゲート長はゲート絶縁膜の厚さは２ｎｍ程度であり、ＳＯＩ膜の厚さは２０ｎｍ程度である。ソース及びドレインが、Ｎ型の不純物を、約１Ｅ２１／ｃｍ３以上の濃度で含む。【選択図】　　　　図１
2004146550.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に位置する絶縁膜と、上記絶縁膜の上に位置するＳＯＩ膜とを有し、上記ＳＯＩ膜中にソース、ドレイン及びチャネル領域が位置し、上記ＳＯＩ膜の上記チャネル領域の上にゲート電極が位置し、上記ゲート電極と上記チャネル領域の間にゲート絶縁膜が位置し、上記ソース、ドレイン、チャネル領域、ゲート電極及びゲート絶縁膜によりＮＭＯＳＦＥＴが形成されている半導体装置において、
上記ＮＭＯＳＦＥＴの上記ゲート電極がＰ型のポリシリコンで形成され、
上記ＳＯＩ膜のチャネル領域がＮ型である
ことを特徴とする半導体装置。
【請求項２】
上記チャネル領域の不純物濃度が約１Ｅ１７／ｃｍ３〜約１Ｅ１８／ｃｍ３の範囲内にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記チャネル領域の不純物濃度が約３Ｅ１７／ｃｍ３程度であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
上記ＮＭＯＳＦＥＴのゲート絶縁膜の厚さが約１ｎｍ〜約４ｎｍであり、上記ＳＯＩ膜の厚さが約１０ｎｍ〜４０ｎｍであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
上記ＮＭＯＳＦＥＴのゲート絶縁膜の厚さが２ｎｍ程度であり、上記ＳＯＩ膜の厚さが２０ｎｍ程度であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
上記ＮＭＯＳＦＥＴの上記ソース及びドレインが、Ｎ型の不純物を、約１Ｅ２１／ｃｍ３以上の濃度で含むものであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
上記チャネル領域の長さが約０．１〜０．２５μｍであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
上記チャネル領域の長さが０．１５μｍ程度であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板の上に位置する絶縁膜と、上記絶縁膜の上に位置するＳＯＩ膜とを有し、上記ＳＯＩ膜中にソース、ドレイン及びチャネル領域が位置し、上記ＳＯＩ膜の上記チャネル領域の上にゲート電極が位置し、上記ゲート電極と上記チャネル領域の間にゲート絶縁膜が位置する半導体装置の製造方法において、
（ａ）　上記ＳＯＩ膜にＮ型の不純物を、濃度が１Ｅ１７／ｃｍ３〜１Ｅ１８／ｃｍ３の範囲内となるように、導入する工程と、
（ｂ）　上記ＳＯＩ膜のうちのチャネル領域を覆うように、上記ゲート絶縁膜及び上記ゲート電極を形成する工程と、
（ｃ）　上記ＳＯＩ膜のソース及びドレイン領域に、Ｎ型の不純物を、濃度が１Ｅ２１／ｃｍ３以上となるように、導入する工程と
を有する半導体装置の製造方法。
【請求項１０】
上記工程（ａ）において、Ｎ型の不純物を、濃度が３Ｅ１７／ｃｍ３程度となるように、導入することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
上記チャネルのＮ型の不純物がホウ素（Ｂ）であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
上記半導体基板と上記ＳＯＩ膜とが貼り合わせにより形成されるものであり、貼り合わせ前に上記工程（ａ）の不純物導入を行なうことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
（ｄ）　上記半導体基板の上に位置する上記絶縁膜と、上記絶縁膜の上に位置する上記ＳＯＩ膜とからなるＳＯＩ基板を形成する工程をさらに有し、
上記工程（ｄ）の後で、上記工程（ａ）の不純物導入を行なう
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）構造のＭＯＳＦＥＴ（金属−酸化物−半導体−電界効果トランジスタ）を備えた半導体装置、及びその製造方法に関する。
【０００２】
【従来の技術】
従来のＳＯＩＭＯＳＦＥＴの例が下記の特許文献１及び非特許文献１に示されている。
【０００３】
【特許文献１】
特開２００１−２８４５９０号公報
【非特許文献１】
アイ・イー・ディー・エム論文集第９３号第７２３乃至７２６頁；リサ・ティー・スー他、「０．２μ未満のＳＯＩＭＯＳＦＥＴにおける直列抵抗の最適化」（Ｐｒｏｃ．　ＩＥＤＭ　９３，　ｐｐ．　７２３　−　７２６；　Ｌｉｓａ　Ｔ．　Ｓｕ，　ｅｔ　ａｌ．　”Ｏｐｔｉｍｉｚａｔｉｏｎ　ｏｆ　Ｓｅｒｉｅｓ　Ｒｅｓｉｓｔａｎｃｅ　ｉｎ　Ｓｕｂ−０．２　μｍ　ＳＯＩ　ＭＯＳＦＥＴｓ”）
【０００４】
従来のＳＯＩＭＯＳＦＥＴにおいては、素子の微細化に伴いゲート長が短くなるにつれて、いわゆる短チャネル効果（ＳＣＥ：ｓｈｏｒｔ　ｃｈａｎｎｅｌ　ｅｆｆｅｃｔ）により、ゲートしきい値電圧が低下するとともに、ゲート長の製造上のばらつきによるしきい値電圧の変動が大きくなると言う問題があり、これに対して、ＳＯＩ膜厚を薄くすることでＳＣＥ問題を改善しているのが一般的である。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の短チャネル効果を抑制するためにＳＯＩ層を薄くすると、オフリーク電流が大きくなると言う問題があり、省電力が重要な課題である携帯電話など携帯用機器においては、これが大きな問題であった。オフリーク電流を小さくするには、ゲートしきい値電圧を高める必要があり、そのためには、不純物濃度を高くする必要がある。しかし、不純物濃度を高くすると、キャリアの衝突頻度が高まるために移動度が低下し、駆動能力が下がると言う問題がある。
【０００６】
そこで、本発明の目的は、不純物濃度が高すぎることがないようにして、駆動能力の低下を抑制しながら、オフリーク電流を小さくすることにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、ＳＯＩＮＭＯＳＦＥＴを備えるものであり、上記ＮＭＯＳＦＥＴの上記ゲート電極がＰ型のポリシリコンで形成され、上記ＳＯＩ膜のチャネル領域がＮ型であることを特徴とする。
【０００８】
上記の半導体装置は、例えば、ＳＯＩ膜にＮ型の不純物を、濃度が１Ｅ１７／ｃｍ３〜１Ｅ１８／ｃｍ３の範囲内となるように、導入し、次にＳＯＩ膜のうちのチャネル領域を覆うように、上記ゲート絶縁膜及び上記ゲート電極を形成し、ＳＯＩ膜のソース及びドレイン領域に、Ｎ型の不純物を、濃度が１Ｅ２１／ｃｍ３以上となるように、導入することにより形成される。
【０００９】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。図１はこの発明の一実施の形態の、ＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）構造の電界効果トランジスタ（ＭＯＳＦＥＴ）を備えた半導体装置を示す概略断面図である。
【００１０】
この半導体装置は、例えばシリコンで形成された半導体基板１０１と、半導体基板１０１の上に位置し、例えば酸化シリコン（ＳｉＯ２）で形成された絶縁膜（ＢＯＸ膜）１０２と、絶縁膜１０２の上に位置し、例えばシリコンで形成された半導体膜（ＳＯＩ膜）１０３とを有する。ＳＯＩ膜１０３の厚さは、約１０ｎｍ〜４０ｎｍであり、好ましくは、上記ＳＯＩ膜に形成されるＮＭＯＳＦＥＴが完全空乏型ＭＯＳＦＥＴとなる、２０ｎｍ程度である。
【００１１】
ＳＯＩ膜１０３には、ＭＯＳＦＥＴのソース１０４と、ドレイン１０５と、これらの間に位置するチャネル領域１０６とが形成されている。ソース１０４及びドレイン１０５の上面にはそれぞれチタンサリサイド（ＴｉＳｉ２）膜１１４及び１１５が形成されている。
【００１２】
チャネル領域１０６の上には、ゲート電極１０７が位置しており、ゲート電極１０７とチャネル領域１０６との間に、ゲート絶縁膜１０８が位置している。さらに、ゲート電極１０７の上面にはチタンサリサイド（ＴｉＳｉ２）膜１１７が形成され、ゲート電極１０７及びゲート絶縁膜１０８の両側には、サイドウォールスペーサ１１０が配置されている。
【００１３】
上記のうち、ソース１０４、ドレイン１０５、チャネル領域１０６、ゲート電極１０７、ゲート絶縁膜１０８及びサイドウォールスペーサ１１０によりＳＯＩＮＭＯＳＦＥＴが形成されている。
【００１４】
このようなＳＯＩＭＯＳＦＥＴは隣接する他の素子例えば同様のＳＯＩＭＯＳＦＥＴから、例えばＬＯＣＯＳ（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）又はＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）で形成された素子分離膜１１１により分離されている。
【００１５】
ＳＯＩ膜１０３、ゲート電極１０７及び素子分離膜１１１は、層間絶縁膜１２１で覆われており、この層間絶縁膜１２１の上に金属配線１２４及び１２５が位置しており、金属配線１２４及び１２５は、それぞれ絶縁膜１２１を貫通するコンタクトプラグ１２６及び１２７により、ソース１０４及びドレイン１０５上面のサリサイド膜１１４及び１１５に接続されている。コンタクトプラグ１２６及び１２７は例えばタングステンで形成されている。
【００１６】
ソース１０４及びドレイン１０５は、Ｎ＋型であり、不純物として砒素（Ａｓ）が用いられ、濃度は、約１Ｅ２１／ｃｍ３以上（「１Ｅ２１／ｃｍ３」は「１×１０２１／ｃｍ３」を表す。本明細書の他の個所及び添付の図面においても同様である。）、好ましくは２Ｅ２１／ｃｍ３程度である。チャネル領域１０６は、Ｎ型であり、不純物として同じく砒素（Ａｓ）が用いられ、濃度は、約１Ｅ１７／ｃｍ３〜１Ｅ１８／ｃｍ３の範囲内にあり、好ましくは３Ｅ１７／ｃｍ３程度である。ＳＯＩ膜１０３中の不純物濃度のプロファイル（チャネルの長手方向の濃度分布）は図２のごとくである。同図において、曲線Ａｓは砒素濃度を示し、曲線Ｃａはキャリア濃度を示す。
【００１７】
ゲート電極１０６は、Ｐ型（Ｐ＋型）ポリシリコンで形成され、不純物としてホウ素（Ｂ）が用いられる。
ゲート絶縁膜１０７としては、酸化シリコン（ＳｉＯ２）が用いられており、その厚さは約１ｎｍ〜約４ｎｍであり、好ましくは２ｎｍ程度である。
【００１８】
本実施の形態のＳＯＩＭＯＳＦＥＴは、Ｓ値が７０ｍＶ／ｄｅｃであり、ゲート長が約０．１〜０．２５μｍの範囲内にあり、例えば０．１５μｍ程度であり、ゲートしきい値電圧Ｖｔは約０．３６Ｖであり、単位ゲート幅当りのオフリーク電流即ち正規化オフリーク電流（Ｉоｆｆ／Ｗ）は１Ｅ−１１Ａ／μｍである。なお、以下の説明では正規化オフリーク電流を単にオフリーク電流と言うこともある。またゲートしきい値電圧としては、定電流法で定義されたもの（Ｖｔ）と、反転層の形成によって定義されるもの（Ｖｔｈ）とがあるが、両者は略一致している。
【００１９】
定電流法で定義されるゲートしきい値電圧は、所定の電流Ｉｔ＝０．１×（Ｗ／Ｌ）×１Ｅ−６（Ａ）が流れたときのゲート電圧をしきい値電圧Ｖｔと定義される。本実施の形態では、ゲート長が０．１５μｍであるので、ゲート幅Ｗをμｍで表した場合、単位ゲート幅当りの電流即ち正規化電流が
2004146550.tif 000003
となったときのゲート電圧がしきい値電圧Ｖｔと定義される。
【００２０】
定電流法で定義されたゲートしきい値電圧Ｖｔはオフリーク電流Ｉоｆｆと直接的に関係付けられているので、オフリーク電流Ｉоｆｆを検討する際は、定電流法によるゲートしきい値電圧を用いるのが便宜である。一方、ＭＯＳＦＥＴを構成する各部の材料、ＭＯＳＦＥＴ内の不純物濃度としきい値電圧との関係を検討する場合には、反転層の形成により定義されるしきい値電圧を用いる方が便宜である。但し、反転層の形成により定義されるしきい値電圧は、ゲート長が５μｍ程度以上のＭＯＳＦＥＴについてはチャネルの不純物濃度、ゲート電極の材料、ゲート絶縁膜の厚さなどに基づく計算で比較的正確に求められるが、ゲート長が１μｍ程度以下では、ショートチャンネル効果（ＳＣＥ）を考慮に入れたシミュレーションによりその低下（ロールオフ）を推測する必要があり、簡単には求まらない。
【００２１】
図３は上記のようにゲート電極をＰ＋ポリシリコンで形成し、チャネル領域をＮ型とし、その不純物濃度を３Ｅ１７／ｃｍ３としたＭＯＳＦＥＴの、シミュレーションによって求めた、ゲート長としきい値電圧との関係を示す。ゲート電極はＰ＋型であり、その仕事関数が５．２７ｅＶである場合を想定している。同図で曲線Ｔ１は、本実施の形態のようにチャネル領域の不純物濃度を３Ｅ１７／ｃｍ３とした場合を示し、曲線Ｔ０は、チャネル領域の不純物濃度が略０（或いは十分に低い、即ち１Ｅ１１／ｃｍ３以下）の場合である。
【００２２】
図示のように、ゲート長が約０．４μｍ以上の領域では、不純物濃度が略０の場合（曲線Ｔ０）は、しきい値電圧が０．７３Ｖ程度であるが、不純物導入により、曲線Ｔ１で示すように、しきい値電圧が約０．３Ｖ下がり、約０．４４Ｖとなっている。ゲート長が０．４μｍ以下の領域では、しきい値電圧は低下する。曲線Ｔ１の場合、０．２μｍで約０．４Ｖ、０．１５μｍで約０．３６Ｖとなっている。不純物濃度が略０場合も、不純物濃度を３Ｅ１７／ｃｍ３の場合と同じように低下する。
【００２３】
このように、図３は、Ｎ型の不純物濃度を高めることによりしきい値電圧が低下すること、Ｎ型の不純物濃度によってしきい値電圧を調整し得ることを示している。
【００２４】
上記のように、定電流法で定義されるしきい値電圧Ｖｔと正規化オフリーク電流（Ｉоｆｆ／Ｗ）とは互いに関係付けられており、しきい値電圧Ｖｔが大きくなると正規化オフリーク電流（Ｉоｆｆ／Ｗ）が小さくなる。例えば、完全空乏型ＭＯＳＦＥＴでは、Ｓ値は７０ｍＶ／ｄｅｃであるのが一般的であり、定電流法で定義されるしきい値電圧が０．３３７Ｖであると、正規化オフリーク電流（Ｉоｆｆ／Ｗ）が１Ｅ−１１Ａ／μｍとなる。従って、しきい値電圧は０．３３７Ｖより大きいことが望ましく、上記のように０．３６Ｖであればこの条件を満たしている。
【００２５】
このように、本実施の形態では、ゲート電極をＰ＋ポリシリコンで形成し、ＳＯＩ膜１０３のチャネル領域を構成するボディ部をＮ型とすることで、しきい値電圧を０．３６Ｖ程度として、正規化オフリーク電流（Ｉоｆｆ／Ｗ）を抑制するとともに、チャネル領域の不純物濃度を３Ｅ１７／ｃｍ３に抑えることができ、移動度の低下を抑制することができ、その結果、オン電流Ｉｏｎ（オン時のドレイン電流）が大きくなる。
【００２６】
なお、しきい値電圧を高くするほど、オフリーク電流は小さくなるが、それだけでなくオン電流も小さくなるので、動作が遅くなると言う問題があり、この点からしきい値電圧の上限が決まり、上記のように０．３６Ｖ程度とするのが適切である。
【００２７】
図４は、上記のようにゲート電極がＰ＋ポリシリコンで形成され、チャネル領域がＮ型であり、不純物濃度が３Ｅ１７／ｃｍ３であり、しきい値電圧が０．４ＶであるＮＭＯＳＦＥＴの、シミュレーションによって求めた、ゲート電圧に対するドレイン電流を示す。ドレイン電圧を５０ｍＶとした場合が曲線Ｃｇ１１で、ドレイン電圧を１．０Ｖとした場合が曲線Ｃｇ１２で示されている。図５は、上記と同様にゲート電極がＰ＋ポリシリコンで形成され、チャネル領域がＮ型であり、不純物濃度が３Ｅ１７／ｃｍ３であり、しきい値電圧が０．４ＶであるＮＭＯＳＦＥＴの、シミュレーションによって求めた、ドレイン電圧に対するドレイン電流を示す。ゲート電圧をそれぞれ０．５、０．７５、１．０Ｖとした場合がそれぞれ曲線Ｃｄ１１、Ｃｄ１２、Ｃｄ１３で示されている。
【００２８】
いずれの場合も、比較のため従来例のドレイン電流が併せて図示されている。従来例を示す曲線Ｃｇ０１、Ｃｇ０２、Ｃｄ０１、Ｃｄ０２、Ｃｄ０３は、それぞれ、本発明の場合の曲線Ｃｇ１１、Ｃｇ１２、Ｃｄ１１、Ｃｄ１２、Ｃｄ１３に対応している。ここで従来例としては、チャネル領域がＰ型であってその不純物濃度が２Ｅ１０１８／ｃｍ３であり、ゲート電極がＮ型のポリシリコンで形成されており、その他の点では図１に示すものと同じものを用いている。これらの図から分かるように、本発明に係る構成を採用すると、従来例に比べ、ドレイン電流が１０％以上大きくなっている。
【００２９】
以下、ＭＯＳＦＥＴを構成する各部の材料、ＭＯＳＦＥＴのチャネル領域の不純物濃度について考察するため、反転層の形成で定義されるしきい値電圧を考察する。反転層の形成で定義されるしきい値電圧Ｖｔｈは以下の式（１）及び（２）で与えられる。
【００３０】
Ｖｔｈ＝Ｖｆｂ＋Φｆ−ｑ×Ｎｄ×Ｔｓｏｉ／Ｃｏｘ　…（１）
ここで、
Ｖｆｂはフラットバンド電圧であり、下記の式（２）で与えられる。
Ｖｆｂ＝Ｗｍ−Ｗｓ−Ｑｏｘ／Ｃｏｘ　…（２）
【００３１】
式（２）で、
Ｗｍはゲート電極仕事関数であり、Ｐ＋型ポリシリコンの場合には例えば約５．２７Ｖである。
Ｗｓはチャネル領域を構成するシリコンの仕事関数であり、約４．７Ｖである。
【００３２】
また、式（２）の右辺の第３項において、
Ｑｏｘは界面電荷密度であり、例えば単位面積当たりの固定電荷量４Ｅ１２（／ｃｍ２）と素電荷１．６Ｅ−１９Ｃとの積（正の値）で与えられる。したがって、
Ｑｏｘ＝４Ｅ１２（／ｃｍ２）×１．６Ｅ−１９（Ｃ）
＝６．４Ｅ−７（Ｃ／ｃｍ２）
である。
また、Ｃｏｘはゲート酸化膜の静電容量であり、例えば１．７３Ｅ−１６（Ｆ／ｃｍ２）である。
【００３３】
従って、式（２）の右辺の第３項は、
2004146550.tif 000004
【００３４】
従って、ゲート電極の材料が決まると式（１）の右辺の第１項が決まる。上記の例では、右辺の第１項は
2004146550.tif 000005
となる。
【００３５】
再び式（１）において、右辺の第２項のΦｆは、チャネル領域の不純物濃度に依存する値であり、不純物濃度の上昇に伴い小さくなる。不純物濃度が略ゼロの場合は、０．５６Ｖ程度であり、不純物濃度Ｎｄが３Ｅ１７／ｃｍ３のときは、Φｆ＝０．３８Ｖ程度である。
【００３６】
さらに、式（１）の右辺の第３項において、
ｑは素電荷であり、１．６Ｅ−１９Ｃである。
Ｎｄはチャネル領域（ＳＯＩ膜ボディ）の不純物濃度濃度、
ＴｓｏｉはＳＯＩ膜の厚さであり、例えば２０ｎｍである。
Ｃｏｘは上記のようにゲート酸化膜の静電容量であり、例えば１．７３Ｅ−１６（Ｆ／ｃｍ２）である。
【００３７】
不純物濃度が略０の場合、Ｎｄ＝０（又は十分に小さい値）となり、式（１）の右辺の第３項は略０となり、右辺の第２項は上記のように０．５６Ｖであるので、従って、そのときのしきい値電圧Ｖｔｈは、約０．７３Ｖとなる。
【００３８】
チャネル領域の不純物濃度が３Ｅ１７／ｃｍ３の場合、
式（１）の右辺の第３項は、
ｑ×Ｎｄ×Ｔｓｏｉ／Ｃｏｘ
＝（１．６Ｅ−１９）×３Ｅ１７×２Ｅ−６／１．７３Ｅ−６　…（５）
＝０．０６Ｖとなり、
式（１）の右辺は
０．１７＋０．３８−０．０６＝０．４９Ｖ
となる。なお、これはゲート長が比較的長い場合（０．４μｍ以上の場合）の数値であり、ゲート長が短い場合には、図３に示すように、ゲート長が短くなるに連れて低下する。
【００３９】
また、上に示した数値は、図３で表されている数値とも若干異なるが、図３の場合には、上記の計算では省略した因子をも考慮しているためである。
【００４０】
以上のように、本発明では、ゲート電極をＰ＋ポリシリコンとし、チャネルをＮ型とし、その不純物濃度を３Ｅ１７／ｃｍ３程度とすることにより、ゲート長が０．１５μｍの場合に、しきい値電圧が０．３６Ｖとなり、これにより正規化オフリーク電流（Ｉоｆｆ／Ｗ）を所望の値に抑制するとともに、オン電流が過度に小さくなることがないようにしている。
【００４１】
即ち上記のように、しきい値電圧が０．３３７Ｖ以上であればオフリーク電流が十分小さい値となるが、上記の実施の形態では、ゲート長が０．１５μｍの場合に０．３６Ｖ程度のしきい値電圧が実現できる。従って、オフリーク電流が十分小さく、かつオン電流が十分に大きいＭＯＳＦＥＴを得ることができる。
【００４２】
以下上記のＳＯＩＭＯＳＦＥＴを備えた半導体装置の製造方法を説明する。
図６及び図７にＳＯＩ膜にＭＯＳＦＥＴが形成された半導体装置の製造方法における各工程での断面図を示す。
【００４３】
まず、シリコン基板１０１上に酸化膜１０２が位置し、その上に表面シリコン膜（後にその一部がＳＯＩ膜となる膜）２０３が位置する複合基板を用意する（図６（ａ））。そして、複合基板の表面シリコン層２０３を犠牲酸化し、犠牲酸化膜を除去することによって、表面シリコン層２０３の膜厚を調整する。この結果形成される表面シリコン層２０３の膜厚は例えば２２ｎｍ程度である。
【００４４】
次に、ＬＯＣＯＳ（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）法又はＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）法により、素子分離酸化膜１１１を生成する（図６（ｂ））。
なお、この際に素子分離端における寄生チャネル発生を抑制するために素子分離端にイオン注入（チャネルストップインプラ）を行うこととしても良い。
【００４５】
次に、表面シリコン膜２０３に、ＮＭＯＳのしきい値制御イオン注入を行う。このイオン注入においては、表面シリコン膜２０３の全体、即ちＳＯＩ膜１０３のチャネル領域となる部分のみならず、ソース、ドレインとなる部分にも注入される。本実施の形態では、砒素（Ａｓ）を濃度が３Ｅ１７／ｃｍ３となるように注入する。
【００４６】
次に表面シリコン層２０３の表面部を酸化することによりゲート酸化膜１０８を形成する（図６（ｂ））。表面シリコン層のうち、酸化されなかった部分がＳＯＩ膜１０３となる。ＳＯＩ膜１０３の厚さは、約２０ｎｍとされる。ゲート酸化膜の厚さは約２ｎｍとされる。
なお、上記したしきい値制御イオン注入の前にゲート酸化膜１０８を形成することとしても良い。
【００４７】
次に、Ｐ＋型のポリシリコンのゲート電極１０７を形成する（図６（ｃ））。ゲート電極１０７の不純物は例えばホウ素（Ｂ）とされ、ゲート電極１０７の膜厚は例えば２００ｎｍ程度とされる。ゲート電極１０７は例えばＣＶＤにより形成される。不純物は、ＣＶＤの際ホウ素を含む化合物例えばジボラン（Ｂ２Ｈ６）を同時に反応させて膜形成と同時に導入しても良く、ＣＶＤの後、イオン注入により不純物を導入することにより形成しても良い。Ｐ型のシリコン基板１０１を用いる本実施の形態の半導体装置において、ゲート電極１０７を構成するポリシリコンには、シリコン基板１０１に含まれるＰ型不純物濃度よりも高い濃度の不純物が注入されている。つまり、Ｐ＋型のポリシリコンのゲート電極１０７となっている。
【００４８】
次に、所望ゲート長のレジストパターンを用いて、エッチングを行ない、ゲート電極１０７及びゲート絶縁膜１０８をパターニングする（図６（ｃ））。
【００４９】
次に、ＳＯＩ膜１０３のうちの、ソース及びドレインとなる領域に、イオン注入を行なってソース１０４及びドレイン１０５を形成する（図６（ｄ））。
【００５０】
次に、ゲート電極１０７にＳｉＯ２又はＳｉ３Ｎ４のサイドウォールスペーサ１１０を形成する（図６（ｄ））。
なお、先にサイドウォールスペーサ１１０を形成し、その後、ソース１０４及びドレイン１０５を形成しても良い。
【００５１】
なお、短チャネル効果抑制などの目的のために、ソース及びドレインの形成前にハロー（Ｈａｌｏ）イオン注入を行うこととしても良い。
【００５２】
次に、ＳＯＩ層１０３上のソース１０４及びドレイン１０５の領域およびゲート電極１０７のシート抵抗を低減するため、ＴｉＳｉ２などのシリサイド膜１１４、１１５、１１７を形成する（図７（ａ）。
【００５３】
シリサイド膜はＴｉなどを堆積した後に一回目のＲＴＡ熱処理（５５０℃〜６５０℃程度）を行い、未反応のＴｉなどを選択除去して、２回目のＲＴＡ熱処理（７００℃〜８５０℃程度）を行うことで、形成される）。
シリサイド膜としては、ＴｉＳｉ２の他にＣｏＳｉ２やＮｉＳｉなどを用いることとしても良い。
【００５４】
次に、層間絶縁膜１２１を堆積し、次に、コンタクトホールを形成するためのエッチングを行ない、次に、コンタクトプラグ１２６及び１２７の形成及び金属配線１２４及び１２５を形成する（図７（ｂ））。
【００５５】
以上により、本実施の形態のＳＯＩＭＯＳＦＥＴを備えた半導体装置が作成される。
【００５６】
上記の製造方法では、ＳＯＩ膜に注入する不純物が一種類（Ａｓのみ）であるので、工程数が少なく、製造が簡単である。
【００５７】
なお、上記の実施の形態では、ＳＯＩ膜１０３となる表面シリコン膜２０３とシリコン基板１０１とを有する複合基板を形成した後、ＳＯＩ膜に不純物を注入しているが、ＳＯＩ膜１０３となる表面シリコン膜２０３とシリコン基板（ベース基板）１０１とを貼り合わせることにより複合基板を形成する場合には、この貼り合わせの前に表面シリコン膜２０３に不純物を注入しても良い。
また、本発明におけるＳＯＩ構造を有した半導体装置において、シリコン基板１０１、絶縁膜１０２、ＳＯＩ膜１０３から構成されるＳＯＩ基板については、絶縁膜が形成されたシリコン基板にＳＯＩ膜を貼り合わせてＳＯＩ基板とする貼り合わせ法によるものに限られず、シリコン基板１０１に酸素イオンを注入することで絶縁膜及びＳＯＩ膜を形成するＳＩＭＯＸ法を用いたものであっても良い。
【００５８】
上記のＳＯＩＮＭＯＳＦＥＴではゲート長が約０．１５μｍであるが、本発明は、ゲート長が異なる値のＳＯＩＮＭＯＳＦＥＴに適用でき、特にゲート長が約０．１乃至０．２５μｍの範囲内にあるＳＯＩＮＭＯＳＦＥＴに適用したときに効果が著しい。
【００５９】
【発明の効果】
以上のように本発明によれば、オフリーク電流が十分小さく、かつオン電流が十分大きく、従って動作速度も十分に速いＳＯＩＭＯＳＦＥＴを備えた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置を示す断面図である。
【図２】本発明の一実施の形態の半導体装置におけるＳＯＩ膜中の、チャネルの長手方向の濃度分布を示す図である。
【図３】本発明及び従来例のＭＯＳＦＥＴの、ゲート長としきい値電圧との関係を示す図である。
【図４】本発明及び従来例のＭＯＳＦＥＴの、ゲート電圧に対するドレイン電流を示す図である。
【図５】本発明及び従来例のＭＯＳＦＥＴの、ドレイン電圧に対するドレイン電流を示す図である。
【図６】本発明の一実施の形態のＭＯＳＦＥＴを含む半導体装置の製造方法における各工程での断面を示す図である。
【図７】本発明の一実施の形態のＭＯＳＦＥＴを含む半導体装置の製造方法における各工程での断面を示す図である。
【符号の説明】
１０１　シリコン基板、　１０２　酸化膜（ＢＯＸ膜）、　１０３　ＳＯＩ膜、　１０４　ソース、　１０５　ドレイン、　１０６　チャネル領域、　１０７ゲート電極、　１０８　ゲート絶縁膜。
【図１】
2004146550.tif 000006
【図２】
2004146550.tif 000007
【図３】
2004146550.tif 000008
【図４】
2004146550.tif 000009
【図５】
2004146550.tif 000010
【図６】
2004146550.tif 000011
【図７】
2004146550.tif 000012
【手続補正書】
【提出日】平成15年10月30日(2003.10.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
ゲート電極１０７は、Ｐ型（Ｐ＋型）ポリシリコンで形成され、不純物としてホウ素（Ｂ）が用いられる。
ゲート絶縁膜１０７としては、酸化シリコン（ＳｉＯ２）が用いられており、その厚さは約１ｎｍ〜約４ｎｍであり、好ましくは２ｎｍ程度である。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
いずれの場合も、比較のため従来例のドレイン電流が併せて図示されている。従来例を示す曲線Ｃｇ０１、Ｃｇ０２、Ｃｄ０１、Ｃｄ０２、Ｃｄ０３は、それぞれ、本発明の場合の曲線Ｃｇ１１、Ｃｇ１２、Ｃｄ１１、Ｃｄ１２、Ｃｄ１３に対応している。ここで従来例としては、チャネル領域がＰ型であってその不純物濃度が２Ｅ１８／ｃｍ３であり、ゲート電極がＮ型のポリシリコンで形成されており、その他の点では図１に示すものと同じものを用いている。これらの図から分かるように、本発明に係る構成を採用すると、従来例に比べ、ドレイン電流が１０％以上大きくなっている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、式（２）の右辺の第３項において、
Ｑｏｘは界面電荷密度であり、例えば単位面積当たりの固定電荷量４Ｅ１２（／ｃｍ２）と素電荷１．６Ｅ−１９Ｃとの積（正の値）で与えられる。したがって、
Ｑｏｘ＝４Ｅ１２（／ｃｍ２）×１．６Ｅ−１９（Ｃ）
＝６．４Ｅ−７（Ｃ／ｃｍ２）
である。
また、Ｃｏｘはゲート酸化膜の静電容量であり、例えば１．７３Ｅ−６（Ｆ／ｃｍ２）である。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
従って、式（２）の右辺の第３項は、
Ｑｏｘ／Ｃｏｘ＝６．４Ｅ−７（Ｃ／ｃｍ２）／１．７３Ｅ−６（Ｆ／ｃｍ２）
＝０．４Ｖ


【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2004146550.tif 000013