(57)【要約】【課題】低消費電力化が図れるデジタル遅延回路を得ること。【解決手段】入力端子と出力端子との間に並列に接続される複数の遅延回路１−１〜１−ｎは、それぞれ制御信号７に従って入力信号の伝搬が制御されるバッファゲート１１ａ〜１ｎａと、バッファゲート１１ａ〜１ｎａの出力端と接地との間に設けられる容量素子１１ｂ〜１ｎｂと、制御信号６に従ってバッファゲート１１ａ〜１ｎａの出力を外部に出力するスイッチゲート１１ｃ〜１ｎｃとで構成され、かつ、複数の遅延回路１−１〜１−ｎは、前記バッファゲートの駆動能力と前記容量素子の容量値との組合わせによって互いの遅延時間が異なるように構成されている。【選択図】　　　図１
2004088441.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に並列に接続される複数の遅延回路を備えたデジタル遅延回路であって、
各遅延回路は、
第１制御信号に従って入力信号の伝搬が制御されるバッファゲートと、
前記バッファゲートの出力端に設けられる容量素子と、
第２制御信号に従って前記バッファゲートの出力を外部に出力するスイッチゲートとで構成され、
かつ、複数の遅延回路は、前記バッファゲートの駆動能力と前記容量素子の容量値との組合わせによって互いの遅延時間が異なるように構成されている、
ことを特徴とするデジタル遅延回路。
【請求項２】
前記複数の遅延回路の中の１つの遅延回路を選択する制御信号として前記第１制御信号と前記第２制御信号とを同期して発生する選択回路、を備えたことを特徴とする請求項１に記載のデジタル遅延回路。
【請求項３】
前記選択回路は、
前記複数の遅延回路数に対応したビット長を有し、前記複数の遅延回路を順々に選択するように前記制御信号を出力するシフトレジスタであって、最端部では前記制御信号を保持出力する機構が設けられているシフトレジスタ、
を備えたことを特徴とする請求項２に記載のデジタル遅延回路。
【請求項４】
前記複数の遅延回路毎に前記第２制御信号を発生する第１選択回路と、
前記第１選択回路が１つの遅延回路に対する前記第２制御信号を発生するとき、当該遅延回路におけるバッファゲートと、当該遅延回路の遅延時間と前後する遅延時間を持つ１以上の遅延回路におけるバッファゲートとを一括して制御する所定数の前記第１制御信号を発生する第２選択回路と、
を備えたことを特徴とする請求項１に記載のデジタル遅延回路。
【請求項５】
前記第１選択回路は、
前記複数の遅延回路数に対応したビット長を有し、前記複数の遅延回路におけるスイッチゲートを順々に選択するように前記第２制御信号を出力するシフトレジスタであって、最端部では前記第２制御信号を保持出力する機構が設けられているシフトレジスタ、
を備えたことを特徴とする請求項４に記載のデジタル遅延回路。
【請求項６】
一方の入力端には、信号が並列に入力され、他方の入力端には、初段では、固定論理値が入力され、以降の各段では、前段の出力が入力され、個別に選択する制御信号によって選択されたとき一方の入力端に印加される信号を単位時間遅延して出力し、非選択のときは、他方の入力端に印加される信号を単位時間遅延して出力する複数の単位遅延回路、
を備えたことを特徴とするデジタル遅延回路。
【請求項７】
入力端には、初段では信号が入力され、以降の各段では前段の出力が入力され、信号を単位時間遅延して出力する複数の単位遅延回路と、
前記複数の単位遅延回路の対応する出力が入力され、出力端が共通に接続される複数のスイッチゲートであって、制御信号によって個別に導通制御が行われる複数のスイッチゲートと、
を備えたことを特徴とするデジタル遅延回路。
【請求項８】
前記複数の単位遅延回路数に対応したビット長を有し、前記複数の単位遅延回路を順々に選択するように前記制御信号を出力するシフトレジスタであって、最端部では前記制御信号を保持出力する機構が設けられているシフトレジスタを有する選択回路、
を備えたことを特徴とする請求項６または７に記載のデジタル遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳトランジスタで構成される半導体集積回路であるデジタル回路において用いられるデジタル遅延回路に関するものである。
【０００２】
【従来の技術】
デジタル回路では、データとクロックとの位相や、データ間の位相を調整するためにデジタル遅延回路が用いられる場合が多い。この場合のデジタル遅延回路では、任意の遅延時間が実現できることが必要である。この種のデジタル遅延回路としては、従来、例えば特開平９−１７２３５６号公報（遅延回路及びデジタル位相ロック回路）に開示されたものが知られている。図７は、従来のデジタル遅延回路の構成例を示す回路図である。
【０００３】
図７において、データやクロックが印加される入力端子７１に対し、インバータ７２ａとスイッチ７３ａとの直列回路と、インバータ７２ｂとスイッチ７３ｂとの直列回路と、インバータ７２ｃとスイッチ７３ｃとの直列回路と、インバータ７２ｄとスイッチ７３ｄとの直列回路とが並列に接続されている。各直列回路の出力端は、共通にインバータ７４の入力端に接続され、インバータ７４の入力端と接地（ＣＮＤ）との間には容量素子７５が設けられている。インバータ７４の出力端は、出力端子７６に接続されている。
【０００４】
この構成によれば、スイッチ７３ａ〜７３ｄのうち、開閉操作する個数を変えることによって容量素子７５の充放電時間、つまり遅延時間を調整することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のように構成される従来のデジタル遅延回路では、スイッチ７３ａ〜７３ｄのうち、開路しているスイッチに対応するインバータも動作しているので、無駄な電力消費がある。多数の遅延時間を実現するためには、インバータとスイッチの直列回路を増加させる必要がある。したがって、従来のデジタル遅延回路では、低消費電力化が困難である。
【０００６】
この発明は、上記に鑑みてなされたもので、低消費電力化が図れるデジタル遅延回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかるデジタル遅延回路は、入力端子と出力端子との間に並列に接続される複数の遅延回路を備えたデジタル遅延回路であって、各遅延回路は、第１制御信号に従って入力信号の伝搬が制御されるバッファゲートと、前記バッファゲートの出力端に設けられる容量素子と、第２制御信号に従って前記バッファゲートの出力を外部に出力するスイッチゲートとで構成され、かつ、複数の遅延回路は、前記バッファゲートの駆動能力と前記容量素子の容量値との組合わせによって互いの遅延時間が異なるように構成されていることを特徴とする。
【０００８】
この発明によれば、入力端子と出力端子との間に並列に接続される複数の遅延回路は、バッファゲートの駆動能力と容量素子の容量値との組合わせによって互いの遅延時間が異なるように構成されている。各遅延回路では、入力信号の伝搬を制御するバッファゲートが第１制御信号に従って起動されると、対応する容量素子に充電が行われ、所定時間の遅延操作が行われる。また、スイッチゲートが第２制御信号に従って導通状態に制御されると、前記バッファゲートの出力が外部に出力される。
【０００９】
つぎの発明にかかるデジタル遅延回路は、上記の発明において、前記複数の遅延回路の中の１つの遅延回路を選択する制御信号として前記第１制御信号と前記第２制御信号とを同期して発生する選択回路を備えたことを特徴とする。
【００１０】
この発明によれば、上記の発明において、選択回路から前記複数の遅延回路の中の１つの遅延回路を選択する制御信号として前記第１制御信号と前記第２制御信号とが同期して発生する。
【００１１】
つぎの発明にかかるデジタル遅延回路は、上記の発明において、前記選択回路は、前記複数の遅延回路数に対応したビット長を有し、前記複数の遅延回路を順々に選択するように前記制御信号を出力するシフトレジスタであって、最端部では前記制御信号を保持出力する機構が設けられているシフトレジスタを備えたことを特徴とする。
【００１２】
この発明によれば、上記の発明において、前記選択回路は、前記複数の遅延回路数に対応したビット長を有するシフトレジスタを用いて前記複数の遅延回路を順々に選択するように前記制御信号を出力する。このとき、シフトレジスタは、その最端部では前記制御信号を保持出力する機構が設けられている。
【００１３】
つぎの発明にかかるデジタル遅延回路は、上記の発明において、前記複数の遅延回路毎に前記第２制御信号を発生する第１選択回路と、前記第１選択回路が１つの遅延回路に対する前記第２制御信号を発生するとき、当該遅延回路におけるバッファゲートと、当該遅延回路の遅延時間と前後する遅延時間を持つ１以上の遅延回路におけるバッファゲートとを一括して制御する所定数の前記第１制御信号を発生する第２選択回路とを備えたことを特徴とする。
【００１４】
この発明によれば、上記の発明において、第１選択回路によって、前記複数の遅延回路におけるスイッチゲートが前記第２制御信号によって個別に導通制御される。第２選択回路では、第１選択回路が１つの遅延回路を選択すると、当該遅延回路におけるバッファゲートと、当該遅延回路の遅延時間と前後する遅延時間を持つ１以上の遅延回路におけるバッファゲートとを一括して制御する所定数の前記第１制御信号を発生する。
【００１５】
つぎの発明にかかるデジタル遅延回路は、上記の発明において、前記第１選択回路は、前記複数の遅延回路数に対応したビット長を有し、前記複数の遅延回路におけるスイッチゲートを順々に選択するように前記第２制御信号を出力するシフトレジスタであって、最端部では前記第２制御信号を保持出力する機構が設けられているシフトレジスタを備えたことを特徴とする。
【００１６】
この発明によれば、上記の発明において、前記第１選択回路は、前記複数の遅延回路数に対応したビット長を有するシフトレジスタを用いて前記複数の遅延回路を順々に選択するように前記制御信号を出力する。このとき、シフトレジスタは、その最端部では前記制御信号を保持出力する機構が設けられている。
【００１７】
つぎの発明にかかるデジタル遅延回路は、一方の入力端には、信号が並列に入力され、他方の入力端には、初段では、固定論理値が入力され、以降の各段では、前段の出力が入力され、個別に選択する制御信号によって選択されたとき一方の入力端に印加される信号を単位時間遅延して出力し、非選択のときは、他方の入力端に印加される信号を単位時間遅延して出力する複数の単位遅延回路を備えたことを特徴とする。
【００１８】
この発明によれば、複数の単位遅延回路は、選択された単位遅延回路以降において遅延操作が行われるので、任意の１つを選択することによって所定の遅延時間が得られる。
【００１９】
つぎの発明にかかるデジタル遅延回路は、入力端には、初段では信号が入力され、以降の各段では前段の出力が入力され、信号を単位時間遅延して出力する複数の単位遅延回路と、前記複数の単位遅延回路の対応する出力が入力され、出力端が共通に接続される複数のスイッチゲートであって、制御信号によって個別に導通制御が行われる複数のスイッチゲートとを備えたことを特徴とする。
【００２０】
この発明によれば、複数の単位遅延回路では、遅延操作が順々に行われ、その遅延操作された遅延時間を持つ信号が複数のスイッチゲートの対応するものに入力されるので、複数のスイッチゲートの任意の１つを選択することによって所定の遅延時間が得られる。
【００２１】
つぎの発明にかかるデジタル遅延回路は、上記の発明において、前記複数の単位遅延回路数に対応したビット長を有し、前記複数の単位遅延回路を順々に選択するように前記制御信号を出力するシフトレジスタであって、最端部では前記制御信号を保持出力する機構が設けられているシフトレジスタを有する選択回路を備えたことを特徴とする。
【００２２】
この発明によれば、上記の発明において、選択回路は、前記複数の単位遅延回路数に対応したビット長を有するシフトレジスタを用いて前記複数の単位遅延回路を順々に選択するように前記制御信号を出力する。このとき、シフトレジスタは、その最端部では前記制御信号を保持出力する機構が設けられている。
【００２３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるデジタル遅延回路の好適な実施の形態を詳細に説明する。
【００２４】
実施の形態１．
図１は、この発明の実施の形態１であるデジタル遅延回路の構成を示す回路図である。図１に示すデジタル遅延回路は、並列に接続された複数の遅延回路１−１〜１−ｎを備えている。各遅延回路は、ＭＯＳトランジスタによって同様に構成されている。
【００２５】
すなわち、遅延回路１−１は、２入力のバッファゲート１１ａと、バッファゲート１１ａの出力端と接地（ＧＮＤ）との間に設けられる容量素子１１ｂと、バッファゲート１１ａの出力を入力とするスイッチゲート１１ｃとで構成されている。遅延回路１−２は、２入力のバッファゲート１２ａと、バッファゲート１２ａの出力端と接地（ＧＮＤ）との間に設けられる容量素子１２ｂと、バッファゲート１２ａの出力を入力とするスイッチゲート１２ｃとで構成されている。遅延回路１−ｎは、２入力のバッファゲート１ｎａと、バッファゲート１ｎａの出力端と接地（ＧＮＤ）との間に設けられる容量素子１ｎｂと、バッファゲート１ｎａの出力を入力とするスイッチゲート１ｎｃとで構成されている。
【００２６】
そして、複数の遅延回路１−１〜１−ｎは、前記バッファゲートの駆動能力と前記容量素子の容量値との組合わせによって互いの遅延時間が異なるようになっている。
【００２７】
バッファゲート１１ａ，１２ａ，〜１ｎａの一方の入力端は、遅延処理すべき信号（データ信号やクロック信号）が入力される入力端子２に接続されている。スイッチゲート１１ｃ，１２ｃ，〜１ｎｃは、出力端が共通に接続され、出力バッファ３を介して出力端子４に接続されている。
【００２８】
制御信号６，７は、複数の遅延回路１−１〜１−ｎと１対１対応で設けられている。制御信号７は、バッファゲート１１ａ，１２ａ，〜１ｎａの他方の入力端に入力され、対応するバッファゲートに信号伝搬を行わせる。制御信号６は、スイッチゲート１１ｃ，１２ｃ，〜１ｎｃの制御端に入力され、対応するスイッチゲートの導通制御を行うようになっている。
【００２９】
以上の構成において、例えば、遅延回路１−１のバッファゲート１１ａにのみ制御信号７が印加され、他の遅延回路１−２〜１−ｎのバッファゲート１２ａ〜１ｎａには制御信号７が印加されない場合には、バッファゲート１１ａのみが制御信号７によって信号の伝搬が制御され、容量素子１１ｂに充電が行われ、所定遅延時間の信号がスイッチゲート１１ｃに入力される。
【００３０】
そして、遅延回路１−１のスイッチゲート１１ｃにのみ制御信号６が印加され、他の遅延回路１−２〜１−ｎのスイッチゲート１２ｃ〜１ｎｃには制御信号７が印加されない場合には、スイッチゲート１１ｃのみが導通状態となり、遅延回路１−１から所定時間遅延された信号が出力バッファ３を介して出力端子４に出力される。このとき、他の遅延回路１−２〜１−ｎは、動作しない。
【００３１】
このように、この実施の形態１によれば、制御信号６，７によって、遅延動作の必要な遅延回路のみを動作させ、遅延動作の不要な遅延回路の動作を抑えることができるので、消費電力の低減が図れる。
【００３２】
実施の形態２．
図２は、この発明の実施の形態２であるデジタル遅延回路の構成を示す回路図である。なお、図２では、図１に示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３３】
この実施の形態２では、実施の形態１（図１）にて示した制御信号６，７を遅延回路毎に同期して発生する場合の構成例が示されている。すなわち、図２に示すように、実施の形態２によるデジタル遅延回路では、実施の形態１（図１）にて示した構成において、選択回路２１が設けられている。
【００３４】
選択回路２１は、遅延回路毎に、実施の形態１（図１）にて示した制御信号６，７を一つにまとめた制御信号２２を発生し、同時に２以上の遅延回路に対し制御信号２２を発生しないようになっている。具体的には、制御信号２２は、遅延回路１−１〜１−ｎの数分のビット長を有するシフトレジスタの各出力を用いることができる。
【００３５】
以上の構成において、選択回路２１があるタイミングで例えば遅延回路１−１を選択する制御信号２２を発生すると、遅延回路１−１のみにおいて、バッファゲート１１ａが制御信号２２によって信号の伝搬が制御され、容量素子１１ｂに充電が行われ、所定遅延時間の信号がスイッチゲート１１ｃに入力される。スイッチゲート１１ｃは、その同一の制御信号２２によって導通状態となるので、遅延回路１−１から所定時間遅延された信号が出力バッファ３を介して出力端子４に出力される。このとき、他の遅延回路１−２〜１−ｎは、動作しない。
【００３６】
このように、この実施の形態２によれば、遅延動作の必要な１つの遅延回路のみを動作させ、遅延動作の不要な残り全ての遅延回路の動作を抑えることができるので、消費電力の低減が図れる。
【００３７】
実施の形態３．
図３は、この発明の実施の形態３であるデジタル遅延回路の構成を示す回路図である。なお、図３では、図１に示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００３８】
この実施の形態３では、実施の形態１（図１）にて示した制御信号６，７を別個独立に発生する場合の構成例が示されている。すなわち、図３に示すように、実施の形態３によるデジタル遅延回路では、実施の形態１（図１）にて示した構成において、スイッチゲート選択回路３１と、バッファゲート選択回路３２とが設けられている。
【００３９】
スイッチゲート選択回路３１は、遅延回路毎に、実施の形態１（図１）にて示したスイッチゲートを制御する（つまり遅延回路を選択する）制御信号６に相当する制御信号３３を発生し、同時に２以上の遅延回路に対し制御信号３３を発生しないようになっている。具体的には、制御信号３３は、遅延回路１−１〜１−ｎの数分のビット長を有するシフトレジスタの各出力を用いることができる。また、スイッチゲート選択回路３１は、バッファゲート選択回路３２に対して、制御信号３３によって選択した遅延回路を示す制御信号３４を出力するようになっている。
【００４０】
バッファゲート選択回路３２は、遅延回路毎に、実施の形態１（図１）にて示した入力信号の伝搬を制御する制御信号７に相当する制御信号３５を発生するが、スイッチゲート選択回路３１からの制御信号３４に従いその制御信号３４にて指定された遅延回路におけるバッファゲートと当該遅延回路の遅延時間と前後する遅延時間を持つ１以上の遅延回路におけるバッファゲートとを一括して制御するように所定数の制御信号３５を発生するようになっている。具体的には、制御信号３５は、遅延回路１−１〜１−ｎの数分のビット長を有するシフトレジスタを用いて発生することができる。
【００４１】
以上の構成において、スイッチゲート選択回路３１は、遅延回路１−１〜１−ｎから１つの遅延回路を選択する制御信号３３を出力し、１つの遅延回路をイネーブルにする。一方、バッファゲート選択回路３２は、制御信号３３によってイネーブルとなる遅延回路と、遅延時間がそのイネーブルとなる遅延回路の遅延時間に最も近い遅延時間を持つ遅延回路とに対し、入力信号の伝搬を制御する制御信号３５を発生する。ここで、最も近い遅延時間を持つ遅延回路とは、イネーブルとなる遅延回路の遅延時間よりも早い遅延時間を持つ遅延回路と、遅い遅延時間を持つ遅延回路との一方または双方である。
【００４２】
つまり、制御信号３３によって１つの遅延回路がイネーブルとなると、そのイネーブルとなる遅延回路にて入力信号の伝搬が制御されるだけでなく、前後の遅延時間を持つ１以上の遅延回路でも入力信号の伝搬が制御される。したがって、制御信号３３によって遅延回路の選択を切り換える場合に、遅延回路切り換えタイミングと入力信号伝搬制御動作タイミングとが同時となるので、入力信号に対して、出力する遅延信号の変化タイミングのずれを最小に抑えることが可能となる。
【００４３】
このように、この実施の形態３によれば、各種遅延信号の出力動作タイミングを早めることができるので、高速応答性を持つデジタル遅延回路が得られる。このとき、遅延動作は、必要最小限の遅延回路のみで行われ、不必要な遅延動作を可能な限り抑えることができるので、消費電力の低減が図れる。
【００４４】
実施の形態４．
図４は、この発明の実施の形態３であるデジタル遅延回路の構成を示す回路図である。なお、図４では、図１に示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００４５】
この実施の形態４では、実施の形態１（図１）にて示した遅延回路を選択する制御信号６を発生する回路の構成例が示されている。すなわち、図４に示すように、実施の形態４によるデジタル遅延回路では、実施の形態１（図１）にて示した制御信号６を発生する回路として、選択回路４１が設けられている。
【００４６】
選択回路４１は、遅延回路１−１〜１−ｎの数分のビット長を有するシフトレジスタ４２を備えている。シフトレジスタ４２の各シフト段の出力４２−１〜４２−ｎが、制御信号６に相当するスイッチゲートに対する制御信号として、対応する遅延回路１−１〜１−ｎに与えられる。このとき、シフトレジスタ４２の最右端部から制御信号４２−１を出力するときは、その制御信号４２−１を保持出力することができ、最左端部から制御信号４２−ｎを出力するときは、その制御信号４２−ｎを保持出力することができるようになっている。
【００４７】
以上の構成において、シフトレジスタ４２に対するシフト操作によって、遅延回路１−１〜１−ｎの中の１つの遅延回路のみをイネーブルにする１ビットのイネーブル信号（制御信号４２−１〜４２−ｎ）が各シフト段から順々に出力され、遅延回路１−１〜１−ｎが順々に選択される。
【００４８】
このとき、イネーブル信号が、シフトレジスタ４２の最右端部や最左端部での出力信号である場合、シフトレジスタ４２では、単にシフト操作が行われるだけであるので、そのままでは、シフトアウトされ、つまり遅延回路の選択がなくなり、遅延回路出力が不定になる。
【００４９】
そこで、シフトレジスタ４２の最右端部と最左端部では、シフトアウトされるイネーブル信号を再度、その最右端部と最左端部の入力に取り込むようにし、イネーブル信号がシフトレジスタ４２の最右端部や最左端部での出力信号である場合には、そのイネーブル信号を保持し続けるようにしている。
【００５０】
このように、この実施の形態４によれば、複数の遅延回路をシフトレジスタを用いて選択する場合に、シフトレジスタの最端部では、制御信号を保持出力することができるので、遅延回路の出力が不定になるのを防ぐことができ、常に１つの選択回路のみを安定的に選択することができる。なお、この実施の形態４は、実施の形態２における選択回路２１と、実施の形態３におけるスイッチゲート選択回路３１とに適用できるものである。
【００５１】
実施の形態５．
図５は、この発明の実施の形態５であるデジタル遅延回路の構成を示す回路図である。この実施の形態５では、実施の形態４（図４）にて示した選択回路を用いたデジタル遅延回路の構成例（その１）が示されている。
【００５２】
すなわち、図５に示すように、実施の形態５によるデジタル遅延回路は、複数の単位遅延回路５２−１〜５２−ｎと、単位遅延回路５２−１〜５２−ｎの中の１つを選択する選択回路５５とを備え、入力端子５１から入力される信号が単位遅延回路５２−１〜５２−ｎにて遅延処理を受け、出力バッファ５３を介して出力端子５４から出力される。
【００５３】
選択回路５５は、実施の形態４（図４）にて示した選択回路４１と同様に、単位遅延回路５２−１〜５２−ｎの数分のビット長を有するシフトレジスタ５６を備えている。
【００５４】
シフトレジスタ５６の各シフト段の出力５６−１〜５６−ｎが、単位遅延回路を選択する制御信号として、対応する単位遅延回路５２−１〜５２−ｎに与えられる。このとき、シフトレジスタ５６の最右端部から制御信号５６−１を出力するときは、その制御信号５６−１を保持出力することができ、最左端部から制御信号５６−ｎを出力するときは、その制御信号５６−ｎを保持出力することができるようになっている。
【００５５】
複数の単位遅延回路５２−１〜５２−ｎは、一方の入力端には、入力端子５１から信号が並列に入力される。他方の入力端には、初段の単位遅延回路５２−ｎでは、固定論理値に相当する例えば接地電位が入力され、以降の各段の単位遅延回路５２−ｎ−１〜５２−１では、前段の出力が入力される。そして、個別に選択する制御信号５６−１〜５６−ｎによって選択されたとき一方の入力端に印加される信号を単位時間遅延して出力する。また、非選択のときは、他方の入力端に印加される信号が固定論理値でないときはその信号を単位時間遅延して出力する一方、固定論理値であるときはオフ状態になる回路である。
【００５６】
以上の構成において、初段の単位遅延回路５２−ｎでは、他方の入力端は、接地（ＧＮＤ）されているので、非選択のときは、オフ状態になっており、出力端には、論理値０が出力される。そして、制御信号５６−ｎによって選択されると、入力端子５１から一方の入力端に入力する信号を単位時間遅延して出力する。次段以降の各単位遅延回路では、他方の入力端に前段の単位遅延回路の出力信号が入力するので、それぞれ単位時間の遅延動作が行われる。その結果、入力端子５１から入力される信号は、単位時間のｎ倍の遅延操作を受けて出力端子５４から出力される。このとき、制御信号５６−ｎは、継続して出力されるので、出力が不定になることはない。
【００５７】
また、例えば、制御信号５６−２によって単位遅延回路５２−２が選択されると、他方の入力端には前段から論理値０の信号が入力されるが、入力端子５１から一方の入力端に入力する信号を単位時間遅延して出力する。次段の単位遅延回路５２−１では、他方の入力端に単位遅延回路５２−２の出力信号が入力するので、単位時間の遅延動作が行われる。その結果、入力端子５１から入力される信号は、単位時間の２倍の遅延操作を受けて出力端子５４から出力される。
【００５８】
また、例えば、制御信号５６−１によって単位遅延回路５２−１が選択されると、他方の入力端には前段から固定論理値の信号が入力されるが、入力端子５１から一方の入力端に入力する信号を単位時間遅延して出力する。その結果、入力端子５１から入力される信号は、単位時間だけの遅延操作を受けて出力端子５４から出力される。このとき、制御信号５６−１は、継続して出力されるので、出力が不定になることはない。
【００５９】
このように、この実施の形態５によれば、複数の単位遅延回路をシフトレジスタを用いて選択する場合に、シフトレジスタの最端部では、制御信号を保持出力することができるので、遅延回路の出力が不定になるのを防ぐことができ、常に１つの遅延回路のみを安定的に選択することができる。また、必要な数の単位遅延回路のみを動作させ得るので、消費電力の低減が図れる。
【００６０】
実施の形態６．
図６は、この発明の実施の形態６であるデジタル遅延回路の構成を示す回路図である。なお、図６では、図５に示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００６１】
この実施の形態６では、実施の形態４（図４）にて示した選択回路を用いたデジタル遅延回路の構成例（その２）が示されている。すなわち、図６に示すように、実施の形態６によるデジタル遅延回路は、実施の形態５（図５）にて示した複数の単位遅延回路５２−１〜５２−ｎに代えて、複数の単位遅延回路６２−１〜６２−ｎが設けられている。
【００６２】
複数の単位遅延回路６２−１〜６２−ｎは、それぞれ同じ構成であって、単位遅延回路６２−ｎに符号を付して示すように、単位遅延素子６３とスイッチゲート６４とで構成されている。
【００６３】
初段の単位遅延回路６２−ｎでは、入力端子５１から入力される信号が単位遅延素子６３に入力される。以降の単位遅延回路６２−ｎ−１〜６２−１での単位遅延素子６３には、前段の単位遅延回路での単位遅延素子６３の出力が入力される。
【００６４】
そして、複数の単位遅延回路６２−１〜６２−ｎのそれぞれでは、単位遅延素子６３の出力がスイッチゲート６４に入力され、各スイッチゲート６４の出力端は、共通に出力バッファ５３の入力端に接続されている。
【００６５】
選択回路５５が備えるシフトレジスタ５６の各シフト段の出力５６−１〜５６−ｎが、単位遅延回路を選択する制御信号として、対応する単位遅延回路６２−１〜６２−ｎにおけるスイッチゲート６４の制御端に与えられる。
【００６６】
以上の構成において、例えば、制御信号５６−ｎによって初段の単位遅延回路６２−ｎが選択されると、単位遅延素子６３が入力端子５１から一方の入力端に入力する信号を単位時間遅延して出力する。このとき、単位遅延回路６２−ｎにおけるスイッチゲート６４のみが制御信号５６−ｎによって導通状態となるので、入力端子５１から入力される信号は、単位時間だけの遅延操作を受けて出力端子５４から出力される。このとき、制御信号５６−ｎは、継続して出力されるので、出力が不定になることはない。
【００６７】
また、例えば、単位遅延回路６２−２では、前段に存在する全ての単位遅延回路６２−３〜６２−ｎにて単位時間ずつ遅延操作された信号が入力するが、制御信号５６−２によって単位遅延回路６２−２が選択されると、単位遅延回路６２−２におけるスイッチゲート６４のみが制御信号５６−２によって導通状態となるので、入力端子５１から入力される信号は、単位時間のｎ−１倍の遅延操作を受けて出力端子５４から出力される。
【００６８】
また、例えば、単位遅延回路６２−１では、前段に存在する全ての単位遅延回路６２−２〜６２−ｎにて単位時間ずつ遅延操作された信号が入力するが、制御信号５６−１によって単位遅延回路６２−１が選択されると、単位遅延回路６２−１におけるスイッチゲート６４のみが制御信号５６−１によって導通状態となるので、入力端子５１から入力される信号は、単位時間のｎ倍の遅延操作を受けて出力端子５４から出力される。このとき、制御信号５６−１は、継続して出力されるので、出力が不定になることはない。
【００６９】
このように、この実施の形態６によれば、複数の単位遅延回路では、遅延操作が順々に行われ、その遅延操作された遅延時間を持つ信号が複数のスイッチゲートの対応するものに入力されるので、複数のスイッチゲートの任意の１つを選択することによって所定の遅延時間が得られる。したがって、複数のスイッチゲートの選択切り換えによって各種の遅延時間を得ることができる。
【００７０】
また、実施の形態５と同様に、複数の単位遅延回路をシフトレジスタを用いて選択する場合に、シフトレジスタの最端部では、制御信号を保持出力することができるので、遅延回路の出力が不定になるのを防ぐことができ、常に１つの遅延回路のみを安定的に選択することができる。
【００７１】
【発明の効果】
以上説明したように、この発明によれば、入力端子と出力端子との間に並列に接続される複数の遅延回路は、バッファゲートの駆動能力と容量素子の容量値との組合わせによって互いの遅延時間が異なるように構成されている。各遅延回路では、入力信号の伝搬を制御するバッファゲートが第１制御信号に従って起動されると、対応する容量素子に充電が行われ、所定時間の遅延操作が行われる。また、スイッチゲートが第２制御信号に従って導通状態に制御されると、前記バッファゲートの出力が外部に出力される。したがって、第１制御信号と第２制御信号とを用いて必要な遅延回路のみに遅延動作を行わせ、不要な遅延回路には遅延動作を行わせないようにすることができるので、消費電力の低減が図れる。
【００７２】
つぎの発明によれば、上記の発明において、選択回路から前記複数の遅延回路の中の１つの遅延回路を選択する制御信号として前記第１制御信号と前記第２制御信号とが同期して発生するので、１つの遅延回路のみに遅延動作を行わせ、他の全ての遅延回路には遅延動作を行わせないので、消費電力の低減が図れる。
【００７３】
つぎの発明によれば、上記の発明において、前記選択回路は、前記複数の遅延回路数に対応したビット長を有するシフトレジスタを用いて前記複数の遅延回路を順々に選択するように前記制御信号を出力する。このとき、シフトレジスタは、その最端部では前記制御信号を保持出力する機構が設けられている。したがって、シフトレジスタを用いて１つの遅延回路を選択して遅延動作を行わせる場合に、シフトレジスタをシフト操作される１ビットの制御信号が最端部に位置するとき、シフトアウトされ、消えてしまうことがないので、遅延出力が不定となるのを防ぐことができる。
【００７４】
つぎの発明によれば、上記の発明において、第１選択回路によって、前記複数の遅延回路におけるスイッチゲートが前記第２制御信号によって個別に導通制御される。第２選択回路では、第１選択回路が１つの遅延回路を選択すると、当該遅延回路におけるバッファゲートと、当該遅延回路の遅延時間と前後する遅延時間を持つ１以上の遅延回路におけるバッファゲートとを一括して制御する所定数の前記第１制御信号を発生する。したがって、遅延回路の選択を切り換える場合に、遅延回路切り換えタイミングと入力信号伝搬制御動作タイミングとが同時となるので、入力信号に対して、出力する遅延信号の変化タイミングのずれを最小に抑えることが可能となる。つまり、各種遅延信号の出力動作タイミングを早めることができるので、高速応答性を持つデジタル遅延回路が得られる。このとき、遅延動作は、必要最小限の遅延回路のみで行われ、不必要な遅延動作を可能な限り抑えることができるので、消費電力の低減が図れる。
【００７５】
つぎの発明によれば、上記の発明において、前記第１選択回路は、前記複数の遅延回路数に対応したビット長を有するシフトレジスタを用いて前記複数の遅延回路を順々に選択するように前記制御信号を出力する。このとき、シフトレジスタは、その最端部では前記制御信号を保持出力する機構が設けられている。したがって、シフトレジスタを用いて１つの遅延回路を選択して遅延動作を行わせる場合に、シフトレジスタをシフト操作される１ビットの制御信号が最端部に位置するとき、シフトアウトされ、消えてしまうことがないので、遅延出力が不定となるのを防ぐことができる。
【００７６】
つぎの発明によれば、複数の単位遅延回路は、選択された単位遅延回路以降において遅延操作が行われるので、任意の１つを選択することによって所定の遅延時間が得られる。したがって、必要な単位遅延回路のみに遅延動作を行わせ、不要な単位遅延回路には遅延動作を行わせないようにすることができるので、消費電力の低減が図れる。
【００７７】
つぎの発明によれば、複数の単位遅延回路では、遅延操作が順々に行われ、その遅延操作された遅延時間を持つ信号が複数のスイッチゲートの対応するものに入力されるので、複数のスイッチゲートの任意の１つを選択することによって所定の遅延時間が得られる。したがって、複数のスイッチゲートの選択切り換えによって各種の遅延時間を得ることができる。
【００７８】
つぎの発明によれば、上記の発明において、選択回路は、前記複数の単位遅延回路数に対応したビット長を有するシフトレジスタを用いて前記複数の単位遅延回路を順々に選択するように前記制御信号を出力する。このとき、シフトレジスタは、その最端部では前記制御信号を保持出力する機構が設けられている。したがって、シフトレジスタを用いて１つの単位遅延回路を選択して所望の遅延時間を得る場合に、シフトレジスタをシフト操作される１ビットの制御信号が最端部に位置するとき、シフトアウトされ、消えてしまうことがないので、遅延出力が不定となるのを防ぐことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるデジタル遅延回路の構成を示す回路図である。
【図２】この発明の実施の形態２であるデジタル遅延回路の構成を示す回路図である。
【図３】この発明の実施の形態３であるデジタル遅延回路の構成を示す回路図である。
【図４】この発明の実施の形態４であるデジタル遅延回路の構成を示す回路図である。
【図５】この発明の実施の形態５であるデジタル遅延回路の構成を示す回路図である。
【図６】この発明の実施の形態６であるデジタル遅延回路の構成を示す回路図である。
【図７】従来のデジタル遅延回路の構成例を示す回路図である。
【符号の説明】
１−１〜１−ｎ　遅延回路、２，５１　入力端子、３，５３　出力バッファ、４，５４　出力端子、１１ａ〜１ｎａ　バッファゲート、１１ｂ〜１ｎｂ　容量素子、１１ｃ〜１ｎｃ，６４　スイッチゲート、２１，４１，５５　選択回路、３１　スイッチゲート選択回路、３２　バッファゲート選択回路、４２，５６　シフトレジスタ、５２−１〜５２−ｎ，６２−１〜６２−ｎ　単位遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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