(57)【要約】【課題】内蔵メモリの機密保持性を維持し且つテスト時間を短縮する。【解決手段】テスト回路２が、メモリ１の最終読出アドレスをデコードし全メモリデータのテスト結果の出力タイミング信号を生成する出力タイミング回路２２と、メモリ１の読出しデータと外部入力の期待値データとを比較し不一致信号を出力するデータ比較回路２３と、不一致信号に基づき不一致結果を保持し保持信号として出力する不一致保持回路２４と、サイクルクロック信号に基づき保持信号を複数ビットシフトし各ビット並列に出力しシステムリセット信号によりリセットされるシフトレジスタ回路２５と、このシフトレジスタ回路２５の出力，不一致信号，保持信号および出力タイミング信号に基づき単独不一致または限定不一致の不一致結果パタンのパタン検出信号を生成してテスト判定信号を出力するパタン検出判定回路２６とを備える。【選択図】      図１
2004233104.tif 000002
【特許請求の範囲】
【請求項１】
電源断時にデータ保持可能なメモリと、このメモリのメモリデータをテストモード時に順次読み出して前記外部入力の期待値データと比較し不一致の結果を保持し前記メモリデータの最終読出し後に前記メモリのテスト判定信号として外部へパルス出力するテスト回路とを備えるテスト機能付き集積回路において、
前記テスト回路が、３つ以上の読出しメモリデータに対する不一致または一致の結果パタンから単独不一致または限定不一致の不一致結果パタンを最初に検出しそのパタン検出信号を外部へパルス出力することを特徴とするテスト機能付き集積回路。
【請求項２】
前記不一致結果パタンが、単独または限定数以下の不一致結果を複数の一致結果の間に有する、請求項１記載の、テスト機能付き集積回路。
【請求項３】
前記不一致結果パタンが、一致から不一致への結果変化と、不一致から一致への結果変化とを含む、請求項１または２記載の、テスト機能付き集積回路。
【請求項４】
前記パタン検出信号が、前記テスト判定信号に含まれて外部出力される、請求項１，２または３記載の、テスト機能付き集積回路。
【請求項５】
前記テスト回路が、前記メモリの読出サイクルに対応したサイクルクロック信号をテストモード時に計数し前記メモリのアドレス信号を順次生成するアドレス生成回路と、
前記メモリの最終読出アドレスをデコードし全メモリデータのテスト結果の出力タイミング信号を生成する出力タイミング回路と、
前記メモリの読出しデータと外部入力の期待値データとを比較し不一致または一致の結果に対応して不一致信号または一致信号を出力するデータ比較回路と、
前記不一致信号に基づき前記不一致結果を保持し保持信号として出力する不一致保持回路と、
前記サイクルクロック信号に基づき前記保持信号を複数ビットシフトし各ビット並列に出力し前記システムリセット信号によりリセットされるシフトレジスタ回路と、
このシフトレジスタ回路の出力，前記不一致信号，前記保持信号および前記出力タイミング信号に基づき前記パタン検出信号を生成して前記テスト判定信号を出力するパタン検出判定回路とを備える、請求項１，２，３または４記載の、テスト機能付き集積回路。
【請求項６】
前記パタン検出判定回路が、前記シフトレジスタ回路のｎビット目出力，ｎ＋１ビット目反転出力および前記一致信号の論理積信号を前記パタン検出信号として出力する論理積ゲートと、
前記保持信号および前記出力タイミング信号の論理積信号を全メモリデータのテスト結果信号として出力する論理積ゲートと、
前記パタン検出信号および前記テスト結果信号の論理和信号を前記テスト判定信号として出力する論理和ゲートとを備える、請求項５記載の、テスト機能付き集積回路。
【請求項７】
前記不一致保持回路が、前記シフトレジスタ回路の１ビット目出力および前記不一致信号の論理和信号を前記保持信号として出力する論理和ゲートである、請求項５または６記載の、テスト機能付き集積回路。
【請求項８】
前記不一致保持回路が、前記不一致信号およびシステムリセット信号に対応してセットおよびリセットされ前記保持信号を出力するＲＳフリップフロップ回路である、請求項５または６記載の、テスト機能付き集積回路。
【請求項９】
前記アドレス生成回路が、ＣＰＵ内のプログラムカウンタである、請求項５，６，７または８記載の、テスト機能付き集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テスト機能付き集積回路に関し、特に、電源断時にデータ保持可能なメモリを内蔵する、テスト機能付き集積回路に関する。
【０００２】
【従来の技術】
従来、この種のテスト機能付き集積回路は、各種機器の制御などのため、広く用いられ、電源断時にデータ保持可能なＲＯＭ，不揮発性メモリなどのメモリを内蔵し、制御用のプログラムまたはデータを格納し、ＣＰＵなどにより読み出して実行または処理する。また、このテスト機能付き集積回路は、製造時または出荷時のテストを容易化するため、実動作モード以外にテストモードを有し、テストモード時に内部回路のテスト機能を履行するテスト回路を備える。
【０００３】
例えば、図５は、この従来のテスト機能付き集積回路の例を示すブロック図である。なお、この従来のテスト機能付き集積回路は、特許文献１を参照して記載され、本明細書において従来技術として説明する便宜上、１部の用語が等価変更され、符号が変更されている。
【０００４】
この従来のテスト機能付き集積回路は、不揮発性メモリ１と、そのテスト回路２とを備え、更に、テスト回路２は、アドレス生成回路２１，出力タイミング回路２２，データ比較回路２３，不一致保持回路２４，判定回路２７を備える。
【０００５】
アドレス生成回路２１は、テストモード時を示すテスト信号に対応して不揮発性メモリ１の読出サイクルに対応したサイクルクロック信号をテストモード時に計数し、不揮発性メモリ１のアドレス信号を順次生成する。このとき、順次生成されるアドレス信号は、アドレス順でなくともよい。なお、このアドレス生成回路２１は、テスト機能付き集積回路がＣＰＵ内蔵の場合、周知のように、ＣＰＵ内でテストモード時に同等動作するプログラムカウンタにより代替され得る。
【０００６】
出力タイミング回路２２は、不揮発性メモリ１の最終読出アドレスをデコードし、全メモリデータのテスト結果の出力タイミング信号を生成する。
【０００７】
データ比較回路２３は、外部入力された期待値データと、不揮発性メモリ１の読出しメモリデータとを比較し、読出しメモリデータ単位で発生した不一致／一致の結果を示す不一致信号を出力する。
【０００８】
不一致保持回路２４は、例えば、ＲＳフリップフロップ回路から構成され、データ比較回路２３からの不一致信号，システムリセット信号に対応してセット，リセットされ、読出しメモリデータ単位で発生した不一致の結果をシステムリセット信号の入力まで保持し、保持信号として出力する。
【０００９】
判定回路２７は、例えば、ゲート回路から構成され、不一致保持回路２４から保持信号を入力し、出力タイミング回路２２からの出力タイミング信号によりゲート制御またはマスク制御し、不揮発性メモリ１の全メモリデータのテスト結果を示すテスト判定信号として外部へパルス出力する。
【００１０】
次に、この従来のテスト機能付き集積回路のテストモード動作について、簡単に説明する。
【００１１】
まず、テストモード時に、テスト信号が“１”となり、システムリセット信号によりシステム全体がリセットされた後、テスト回路２のアドレス生成回路２１から、サイクルクロック信号に同期して、アドレス信号が順次生成され不揮発性メモリ１へ出力され、不揮発性メモリ１から、メモリデータが順次読み出され、テスト回路２のデータ比較回路２３へ出力される。データ比較回路２３において、読出しメモリデータは、外部入力の期待値データとそれぞれ比較され、読出しメモリデータ単位で発生した不一致／一致の結果を示す不一致信号が、不一致保持回路２４へ順次出力される。
【００１２】
図６は、この従来のテスト機能付き集積回路のテスト回路２における内部動作例を示すタイミング図である。
【００１３】
図６に示すように、読出しメモリデータおよび期待値データの比較結果が最初に不一致になると、不一致信号が“１”となり、不一致保持回路２４がセットされ、保持信号が“１”となり、その後、比較結果が一致し、不一致信号が“０”となっても、システムリセットまで保持される。
【００１４】
次に、アドレス生成回路２１から順次生成されたアドレス信号が最終読出アドレスに達すると、出力タイミング回路２２によりデコードされ、全メモリデータのテスト結果の出力タイミング信号が生成され“１”となる。このとき、判定回路２７から、保持信号が“１”の場合、全メモリデータのテスト結果ＦＡＩＬ／ＰＡＳＳを示すテスト判定信号が“１”となり、外部へパルス出力され、保持信号が“０”の場合、外部へパルス出力されない。
【００１５】
上述のように、この従来のテスト機能付き集積回路は、実動作モード以外にテストモードを有し、テスト判定信号のパルス出力の有無をＬＳＩテスタなどによりテストでき、制御用のプログラムまたはデータが格納された内蔵の不揮発性メモリを個別に容易にテストできる。
【００１６】
また、内蔵の不揮発性メモリの読出しメモリデータと、その期待値データとの比較結果とが共に外部出力されない。このため、仮に、テスト機能付きであることがユーザ以外に周知となっても、内蔵の不揮発性メモリに格納された制御用のプログラムまたはデータなどのメモリデータ内容が、最大限の解読難易度で、機密保持される。
【００１７】
【特許文献１】
特開平６−２９５２６６号公報（段落０００７〜００１５，図１）
【００１８】
【発明が解決しようとする課題】
しかし、この従来のテスト機能付き集積回路は、上述した、電源断時にデータ保持可能なＲＯＭ，不揮発性メモリなどの内蔵メモリのメモリデータ内容に対する機密保持性の利点と引き換えに、テストモード時の内蔵メモリのテスト時間が長くなるという課題がある。これは、テストモード時に外部出力されＩＣテスタにより判定されるテスト判定信号が、内蔵メモリのメモリデータの順次読出し比較テスト中は出力されず、内蔵メモリの全メモリデータの順次読出し比較後に、初めて、パルス出力されるためである。
【００１９】
一般に、集積回路のテスト時間が長くなると、ＬＳＩテスタなどのテスト設備およびテスト要員によるテストコストが増大し、集積回路のコストが増大する。
【００２０】
従って、本発明の目的は、電源断時にデータ保持可能なＲＯＭ，不揮発性メモリなどの内蔵メモリのメモリデータ内容に対する機密保持性を維持し且つテスト時間を短縮することにある。
【００２１】
【課題を解決するための手段】
そのため、本発明は、電源断時にデータ保持可能なメモリと、このメモリのメモリデータをテストモード時に順次読み出して前記外部入力の期待値データと比較し不一致の結果を保持し前記メモリデータの最終読出し後に前記メモリのテスト判定信号として外部へパルス出力するテスト回路とを備えるテスト機能付き集積回路において、
前記テスト回路が、３つ以上の読出しメモリデータに対する不一致または一致の結果パタンから単独不一致または限定不一致の不一致結果パタンを最初に検出しそのパタン検出信号を外部へパルス出力している。
【００２２】
また、前記不一致結果パタンが、単独または限定数以下の不一致結果を複数の一致結果の間に有している。
【００２３】
また、前記不一致結果パタンが、一致から不一致への結果変化と、不一致から一致への結果変化とを含んでいる。
【００２４】
また、前記パタン検出信号が、前記テスト判定信号に含まれて外部出力される。
【００２５】
また、前記テスト回路が、前記メモリの読出サイクルに対応したサイクルクロック信号をテストモード時に計数し前記メモリのアドレス信号を順次生成するアドレス生成回路と、
前記メモリの最終読出アドレスをデコードし全メモリデータのテスト結果の出力タイミング信号を生成する出力タイミング回路と、
前記メモリの読出しデータと外部入力の期待値データとを比較し不一致または一致の結果に対応して不一致信号または一致信号を出力するデータ比較回路と、
前記不一致信号に基づき前記不一致結果を保持し保持信号として出力する不一致保持回路と、
前記サイクルクロック信号に基づき前記保持信号を複数ビットシフトし各ビット並列に出力し前記システムリセット信号によりリセットされるシフトレジスタ回路と、
このシフトレジスタ回路の出力，前記不一致信号，前記保持信号および前記出力タイミング信号に基づき前記パタン検出信号を生成して前記テスト判定信号を出力するパタン検出判定回路とを備えている。
【００２６】
また、前記パタン検出判定回路が、前記シフトレジスタ回路のｎビット目出力，ｎ＋１ビット目反転出力および前記一致信号の論理積信号を前記パタン検出信号として出力する論理積ゲートと、
前記保持信号および前記出力タイミング信号の論理積信号を全メモリデータのテスト結果信号として出力する論理積ゲートと、
前記パタン検出信号および前記テスト結果信号の論理和信号を前記テスト判定信号として出力する論理和ゲートとを備えている。
【００２７】
また、前記不一致保持回路が、前記シフトレジスタ回路の１ビット目出力および前記不一致信号の論理和信号を前記保持信号として出力する論理和ゲートである。
【００２８】
また、前記不一致保持回路が、前記不一致信号およびシステムリセット信号に対応してセットおよびリセットされ前記保持信号を出力するＲＳフリップフロップ回路である。
【００２９】
また、前記アドレス生成回路が、ＣＰＵ内のプログラムカウンタである。
【００３０】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明のテスト機能付き集積回路の実施形態を示すブロック図である。本実施形態のテスト機能付き集積回路は、不揮発性メモリ１と、そのテスト回路２とを備え、更に、テスト回路２は、アドレス生成回路２１，出力タイミング回路２２，データ比較回路２３，不一致保持回路２４，シフトレジスタ回路２５およびパタン検出判定回路２６を備える。
【００３１】
アドレス生成回路２１は、従来と同じく、テストモード時を示すテスト信号に対応して不揮発性メモリ１の読出サイクルに対応したサイクルクロック信号をテストモード時に計数し、不揮発性メモリ１のアドレス信号を順次生成する。このとき、順次生成されるアドレス信号は、アドレス順でなくともよい。なお、このアドレス生成回路２１は、テスト機能付き集積回路がＣＰＵ内蔵の場合、周知のように、ＣＰＵ内でテストモード時に同等動作するプログラムカウンタにより代替され得る。
【００３２】
出力タイミング回路２２は、従来と同じく、不揮発性メモリ１の最終読出アドレスをデコードし、全メモリデータのテスト結果の出力タイミング信号を生成する。
【００３３】
データ比較回路２３は、従来と同じく、外部入力された期待値データと、不揮発性メモリ１の読出しメモリデータとを比較し、読出しメモリデータ単位で発生した不一致／一致の結果を示す不一致信号を出力する。
【００３４】
不一致保持回路２４は、従来と同じく、例えば、ＲＳフリップフロップ回路から構成され、データ比較回路２３からの不一致信号，システムリセット信号に対応してセット，リセットされ、読出しメモリデータ単位で発生した不一致の結果をシステムリセット信号の入力まで保持し、保持信号として出力する。
【００３５】
シフトレジスタ回路２５は、ｎ＋１ビットのシフトレジスタであり、不一致保持回路２４から保持信号を入力し、サイクルクロック信号に基づき複数ビットシフトし、各ビット並列に出力し、システムリセット信号によりリセットされる。また、本実施例では、ｎビット目出力およびｎ＋１ビット目出力が、パタン検出判定回路２６へ並列に出力されている。例えば、ｎ＝１とした場合、シフトレジスタ回路２５は２ビットのシフトレジスタとなり、１ビット目出力，２ビット目出力がパタン検出判定回路２６へ並列に出力され、ｎ＝２とした場合、シフトレジスタ回路２５は３ビットのシフトレジスタとなり、２ビット目出力，３ビット目出力がパタン検出判定回路２６へ並列に出力される。
【００３６】
パタン検出判定回路２６は、シフトレジスタ回路２５のｎビット目出力，ｎ＋１ビット目出力および不一致信号に基づき、３つ以上の読出しメモリデータに対する不一致または一致の結果パタンから単独不一致または限定不一致の不一致結果パタンを最初に検出しそのパタン検出信号を生成し、また、保持信号および出力タイミング信号に基づき、全メモリデータのテスト結果信号を生成し、パタン検出信号およびテスト結果信号の論理和信号をテスト判定信号として外部出力する。
【００３７】
図２は、このパタン検出判定回路２６の構成例を示す回路図である。図２を参照すると、このパタン検出判定回路２６は、論理積ゲート１２６１，論理積ゲート２６２，論理和ゲート２６３を備える。
【００３８】
論理積ゲート２６１は、シフトレジスタ回路２５のｎビット目出力，ｎ＋１ビット目反転出力および一致信号の論理積信号をパタン検出信号として出力し、論理積ゲート２６２は、保持信号および出力タイミング信号の論理積信号を全メモリデータのテスト結果信号として出力する。また、論理和ゲート２６３は、パタン検出信号およびテスト結果信号の論理和信号をテスト判定信号として出力する。
【００３９】
次に、本実施形態のテスト機能付き集積回路のテストモード動作について、説明する。
【００４０】
まず、従来と同じく、テストモード時に、テスト信号が“１”となり、システムリセット信号によりシステム全体がリセットされた後、テスト回路２のアドレス生成回路２１から、サイクルクロック信号に同期して、アドレス信号が順次生成され不揮発性メモリ１へ出力され、不揮発性メモリ１から、メモリデータが順次読み出され、テスト回路２のデータ比較回路２３へ出力される。データ比較回路２３において、読出しメモリデータは、外部入力の期待値データとそれぞれ比較され、読出しメモリデータ単位で発生した不一致／一致の結果を示す不一致信号が、不一致保持回路２４へ順次出力される。
【００４１】
図３は、本実施形態のテスト機能付き集積回路のテスト回路２における内部動作例を示すタイミング図であり、分図（Ａ），（Ｂ）は、ｎ＝１，２の場合をそれぞれ示す。
【００４２】
ｎ＝１の場合、分図（Ａ）に示すように、読出しメモリデータおよび期待値データの比較結果が最初に不一致になると、不一致信号が“１”となり、不一致保持回路２４がセットされ、保持信号が“１”となり、その後、比較結果が一致し、不一致信号が“０”となっても、システムリセットまで保持される。また、シフトレジスタ回路２５の１ビット目出力，２ビット目出力は、最初の不一致の比較結果まで、“０”，“０”であり、次の読出サイクルでは“１”，“０”となり、以後の読出サイクルでは“１”，“１”となる。
【００４３】
従って、最初の不一致結果の１読出サイクル後に一致結果となり、不一致信号が“０”となった場合のみ、論理積ゲート２６１により、パタン検出信号が“１”となりパルス出力され、論理和ゲート２６３により、テスト判定信号として外部へパルス出力される。最初の不一致結果の１読出サイクル後に不一致結果となり、不一致信号が“０”となった場合は、パタン検出信号は、外部へパルス出力されない。
【００４４】
次に、従来と同じく、アドレス生成回路２１から順次生成されたアドレス信号が最終読出アドレスに達すると、出力タイミング回路２２によりデコードされ、全メモリデータのテスト結果の出力タイミング信号が生成され“１”となる。このとき、判定回路２７から、保持信号が“１”の場合、全メモリデータのテスト結果ＦＡＩＬ／ＰＡＳＳを示すテスト判定信号が“１”となり、外部へパルス出力され、保持信号が“０”の場合、外部へパルス出力されない。
【００４５】
また、ｎ＝２の場合、分図（Ｂ）に示すように、読出しメモリデータおよび期待値データの比較結果が最初に不一致になると、不一致信号が“１”となり、不一致保持回路２４がセットされ、保持信号が“１”となり、その後、比較結果が一致し、不一致信号が“０”となっても、システムリセットまで保持される。また、シフトレジスタ回路２５の２ビット目出力，３ビット目出力は、最初の不一致結果の１読出サイクル後まで“０”，“０”であり、更に次の読出サイクルでは“１”，“０”となり、以後の読出サイクルでは“１”，“１”となる。
【００４６】
従って、最初の不一致結果の２読出サイクル後に一致結果となり、不一致信号が“０”となった場合のみ、論理積ゲート２６１により、パタン検出信号が“１”となりパルス出力され、論理和ゲート２６３により、テスト判定信号として外部へパルス出力される。最初の不一致結果の２読出サイクル後に不一致結果となり、不一致信号が“０”となった場合は、パタン検出信号は、外部へパルス出力されない。言い換えると、ｎ＝２の場合、最初の不一致結果を含み２個以下に限定の不一致結果を含む限定不一致の不一致結果パタンが検出され、パタン検出信号が“１”となり、外部へパルス出力される。
【００４７】
次に、従来と同じく、アドレス生成回路２１から順次生成されたアドレス信号が最終読出アドレスに達すると、出力タイミング回路２２によりデコードされ、全メモリデータのテスト結果の出力タイミング信号が生成され“１”となる。このとき、判定回路２７から、保持信号が“１”の場合、全メモリデータのテスト結果ＦＡＩＬ／ＰＡＳＳを示すテスト判定信号が“１”となり、外部へパルス出力され、保持信号が“０”の場合、外部へパルス出力されない。
【００４８】
本実施形態のテスト機能付き集積回路は、実動作モード以外にテストモードを有し、分図（Ａ）または（Ｂ）に示したように、限定数ｎ＝１または２の単独または限定数以下の不一致結果を複数の一致結果の間に有する単独不一致または限定不一致の不一致結果パタンを最初に検出し、または、一致から不一致への結果変化と、不一致から一致への結果変化とを含む不一致結果パタンを最初に検出し、そのパタン検出信号を全メモリデータのテスト結果と共にテスト判定信号として外部へパルス出力できる。また、このパルス出力の有無がＬＳＩテスタなどによりテストできる。
【００４９】
上述の単独不一致または限定不一致の不一致結果パタンは、メモリセルアレイ部の不良メモリセルに対応して発生し、メモリ全体に占めるメモリセルアレイ部の割合が大きいため、実際の不揮発性メモリのテストにおいて頻繁に出現する。このため、本実施形態のテスト機能付き集積回路は、全メモリデータのテスト結果信号がテスト判定信号として外部へパルス出力される前に、上述の単独不一致または限定不一致の不一致結果パタンの検出時点で不良判定でき、総不良判定時間が短縮され、総テスト時間が短縮される。
【００５０】
また、本実施形態のテスト機能付き集積回路は、従来と同じく、内蔵の不揮発性メモリの読出しメモリデータと、その期待値データとの比較結果とが共に外部出力されず、従来に追加して、上述の単独不一致または限定不一致の不一致結果パタンのパタン検出信号がテスト判定信号として外部出力されるのみであり、且つ、このパタン検出信号は、内蔵の不揮発性メモリに格納された制御用のプログラムまたはデータなどのメモリデータ内容の解読に利用できない。
【００５１】
その理由は、一般に、内蔵の不揮発性メモリに格納された制御用のプログラムまたはデータなどのメモリデータ内容を解読するとき、読出しメモリデータごとに外部から期待値データを可変入力して比較し一致結果となる期待値データを求めるルーチンが実行され、このルーチン実行において、上述の単独不一致または限定不一致の不一致結果パタンの出現頻度は、ほとんどゼロであり、そのパタン検出信号は、外部へパルス出力されないためである。
【００５２】
従って、本実施形態のテスト機能付き集積回路において、仮に、テスト機能付きであることがユーザ以外に周知となっても、従来と同じく、制御用のプログラムまたはデータなどの、内蔵の不揮発性メモリに格納されたメモリデータ内容が、最大限の解読難易度で、機密保持される。
【００５３】
なお、本実施形態のテスト機能付き集積回路では、不一致保持回路２４が、例えば、従来と同じく、ＲＳフリップフロップ回路により構成されると説明した。しかし、この説明に限定されず、他の変形例が可能である。例えば、図４は、この変形例における不一致保持回路を示す回路図である。図４に示すように、この変形例における不一致保持回路２４は、シフトレジスタ回路２５の１ビット目出力および不一致信号の論理和信号を保持信号として出力する論理和ゲートから構成される。シフトレジスタ回路２５は、システムリセット信号によりリセットされるため、ＲＳフリップフロップ回路と同様に、保持信号が不一致信号およびシステムリセット信号によりセットおよびリセットされることは明らかであろう。これにより、不一致保持回路２４が簡単化され、回路素子数が削減される。
【００５４】
また、本実施形態のテスト機能付き集積回路では、パタン検出信号がテスト判定信号に含まれて外部出力されると説明したが、この説明に限定されず、パタン検出信号がテスト判定信号と別途に出力される変形例も構成可能である。
【００５５】
また、本実施形態のテスト機能付き集積回路では、ｎ＝１の場合、最初の不一致結果のみの単独不一致の不一致結果パタンが検出され、ｎ＝２の場合、最初の不一致結果を含み２個以下に限定の不一致結果を含む限定不一致の不一致結果パタンが検出されて、パタン検出信号が“１”となり、外部へパルス出力されることを説明した。しかし、この説明に限定されず、ｎを可変選択し設定する変形例も構成可能である。
【００５６】
また、本実施形態のテスト機能付き集積回路のテスト回路２がアドレス生成回路２１を備えるとして説明したが、ＣＰＵが内蔵される場合、ＣＰＵ内のプログラムカウンタをアドレス生成回路２１として動作させる変形例も構成可能である。
【００５７】
【発明の効果】
以上説明したように、本発明のテスト機能付き集積回路は、電源断時にデータ保持可能なＲＯＭ，不揮発性メモリなどのメモリのテスト機能付きであることが仮にユーザ以外に周知となっても、従来と同じく、制御用のプログラムまたはデータなどの、内蔵の不揮発性メモリに格納されたメモリデータ内容が、最大限の解読難易度で、機密保持され、且つ、単独不一致または限定不一致の不一致結果パタンの検出時点で不良判定でき、総不良判定時間が短縮され、総テスト時間が短縮され、更には、集積回路のコストが低減されるなどの効果がある。
【図面の簡単な説明】
【図１】本発明のテスト機能付き集積回路の実施形態を示すブロック図である。
【図２】図１のテスト機能付き集積回路におけるパタン検出判定回路２６の構成例を示す回路図である。
【図３】図１のテスト機能付き集積回路のテスト回路２における内部動作例を示すタイミング図である。
【図４】図１のテスト機能付き集積回路の変形例における不一致保持回路を示す回路図である。
【図５】従来のテスト機能付き集積回路の例を示すブロック図である。
【図６】従来のテスト機能付き集積回路のテスト回路２における内部動作例を示すタイミング図である。
【符号の説明】
１    メモリ
２    テスト回路
２１    アドレス生成回路
２２    出力タイミング回路
２３    データ比較回路
２４    不一致保持回路
２５    シフトレジスタ回路
２６    パタン検出判定回路
２７    判定回路
２６１，２６２    論理積ゲート
２６３    論理和ゲート
【図１】
2004233104.tif 000003
【図２】
2004233104.tif 000004
【図３】
2004233104.tif 000005
【図４】
2004233104.tif 000006
【図５】
2004233104.tif 000007
【図６】
2004233104.tif 000008