(57)【要約】【課題】画像の残像を防ぎ、画素部毎の感度ばらつきが小さい。【解決手段】受光ダイオード１１と、キャリアポケット領域２０の電荷蓄積領域を備え、電荷蓄積領域に蓄積された電荷量に応じて変化するチャネル電位を信号として出力する絶縁ゲート型電界効果トランジスタ１２とを有する単位画素部１０が基板１３上に複数設けられた固体撮像装置１において、リセット動作時に、まず、基板１３から電荷蓄積領域への電荷注入を行った後に、電荷蓄積領域から基板１３に不完全に電荷を排出させて電荷蓄積領域に一定量の電荷ΔＱ１を残留させる。【選択図】  図１
2004247796.tif 000002
【特許請求の範囲】
【請求項１】
光電変換した電荷を電荷蓄積領域に蓄積し、蓄積電荷量に応じた信号を読み出し可能とするトランジスタ手段を制御して、電荷蓄積、信号読み出しおよびリセット動作を行う駆動制御手段を備えた固体撮像装置において、前記駆動制御手段は、該リセット動作時の蓄積電荷排出前に、該電荷蓄積領域への電荷注入処理を行う固体撮像装置。
【請求項２】
光電変換した電荷を電荷蓄積領域に蓄積し、蓄積電荷量に応じた信号を読み出し可能とするトランジスタ手段を有する画素部が基板上に複数設けられ、該トランジスタ手段のゲート電圧、ソース電圧およびドレイン電圧を制御して、電荷蓄積、信号読み出しおよびリセット動作を制御する駆動制御手段を備えた固体撮像装置において、
該駆動制御手段は、該リセット動作時に、該基板領域から該電荷蓄積領域への電荷注入を可能とする第１ゲート電圧を出力制御した後に、該画素部毎の感度ばらつきが低安定レベルとなる第２ゲート電圧を出力制御する固体撮像装置。
【請求項３】
前記駆動制御手段は、前記電荷注入後、該電荷蓄積領域に一定量の電荷を残留させるように該電荷蓄積領域から該基板領域に蓄積電荷を排出させる請求項１または２記載の固体撮像装置。
【請求項４】
前記トランジスタ手段は、第３ゲート電圧により前記受光手段からの電荷を前記電荷蓄積領域に蓄積可能とし、該電荷蓄積領域に蓄積された電荷量に応じて変化するチャネル電位を信号として第４ゲート電圧により読み出し可能とする請求項１または２記載の固体撮像装置。
【請求項５】
前記駆動制御手段は、前記基板領域から前記電荷蓄積領域への電荷注入時に、前記第１ゲート電圧により該基板領域から該電荷蓄積領域へのポテンシャルバリアを信号蓄積時のポテンシャルバリアに比べて小さくなる方向にシフトさせる請求項１または２記載の固体撮像装置。
【請求項６】
前記第２ゲート電圧は、完全電荷排出動作に必要とされる第５ゲート電圧に比べて、該電荷蓄積領域に電荷を残留させる方向に電位をシフトさせた電圧である請求項２記載の固体撮像装置。
【請求項７】
前記複数の画素部が基板上に行方向および列方向にマトリクス状に配設された請求項２または３記載の固体撮像装置。
【請求項８】
前記駆動制御手段は、選択行においてリセット動作時に、選択行では、前記第１ゲート電圧により前記基板領域から前記電荷蓄積領域へのポテンシャルバリアを該信号蓄積時のポテンシャルバリアに比べて小さくなる方向にシフトさせて該基板領域から該電荷蓄積領域への電荷注入を行わせ、非選択行では、前記基板領域から前記電荷蓄積領域へのポテンシャルバリアを該第１ゲート電圧印加時のポテンシャルバリアに比べて大きくなる方向にシフトさせる第３ゲート電圧を出力して該基板領域から該電荷蓄積領域への電荷注入を行わせないように構成した請求項７記載の固体撮像装置。
【請求項９】
前記トランジスタ手段は、一方導電型基板の一表面側の他方導電型ウェル領域上に設けられた一方導電型ウェル領域上に、リング状のゲート電極と、その内側に設けられた他方導電型のソース領域と、該ゲート電極の外周を囲むように設けられた他方導電型のドレイン領域と、該ゲート電極下の半導体表面部に設けられたチャネル領域と、該ゲート電極およびチャネル領域下方であって、該ソース領域近傍の一方導電型ウェル領域内に該ソース領域を囲むように設けられた一方導電型の電荷蓄積領域とを有し、トランジスタ手段は該一方導電型ウェル領域によって光電変換用の受光手段と接続されている請求項１または２記載の固体撮像装置。
【請求項１０】
光電変換した電荷を電荷蓄積領域に蓄積し、蓄積電荷量に応じた信号を読み出し可能とするトランジスタ手段を制御して、電荷蓄積、信号読出しおよびリセット動作を駆動制御する固体撮像装置の駆動方法において、
該電荷蓄積領域に蓄積された電荷を基板領域へ排出するリセット動作時に、該基板領域から該蓄積領域へのポテンシャルバリアを該信号蓄積時の第３ゲート電圧ＶＭによるポテンシャルバリアに比べて小さくなる方向にシフトさせる第１ゲート電圧ＶＬを該トランジスタ手段のゲート電極に出力して該基板領域から該電荷蓄積領域への電荷注入を行う処理ステップを有する固体撮像装置の駆動方法。
【請求項１１】
前記電荷注入処理後に、完全電荷排出動作に必要とされる第５ゲート電圧Ｖ２に比べて、該蓄積領域に電荷を残留させる方向に電位をシフトさせた第２ゲート電圧Ｖ２１を該トランジスタ手段のゲート電極に出力して、該電荷蓄積領域に一定量の電荷を残留させるように該電荷蓄積領域から該基板領域に電荷を排出させる処理ステップを更に有する請求項１０記載の固体撮像装置の駆動方法。
【請求項１２】
信号読み出し時においては、前記電荷注入処理前に、前記第３ゲート電圧ＶＭを前記トランジスタ手段のゲート電極に出力して、該トランジスタ手段の電荷蓄積領域に電荷を蓄積させる処理ステップと、
第４ゲート電圧ＶＨを該トランジスタ手段のゲート電極に出力し、該トランジスタ手段のドレイン電圧を所定の電位ＶＤとして、該電荷蓄積領域に蓄積された電荷量に応じて変化するチャネル電位を信号として読み出す処理ステップとを有する請求項１０または１１記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば閾値電圧変調方式ＭＯＳ型イメージセンサなどの固体撮像装置およびその駆動方法に関する。
【０００２】
【従来の技術】
この種の固体撮像装置として、単位画素毎に信号増幅機能を持たせて、走査回路により各単位画素から信号を順次読み出す増幅型固体撮像装置が広く用いられるようになっている。この増幅型固体撮像装置には、各単位画素内にそれぞれ、増幅部、リセット部および画素選択部などの各部分が平面的に横方向に配置された横型の増幅型固体撮像装置と、それらの各部分が深さ方向に重ねられて配置された縦型の増幅型固体撮像装置とがある。
【０００３】
例えば特許文献１，２には、縦型の増幅型固体撮像装置として、光信号検出用ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のチャネル領域下にキャリアポケット（電荷蓄積領域）を設けた閾値電圧変調方式のＭＯＳ型イメージサンサと称される固体撮像装置が提案されている。
【０００４】
この閾値電圧変調方式のＭＯＳ型イメージセンサの構成例について図６を用いて詳細に説明する。
【０００５】
図６は従来の閾値電圧変調方式のＭＯＳ型イメージセンサにおける要部構成を示す図であって、（ａ）はその１画素分の平面図であり、（ｂ）は（ａ）のＡＡ’線断面図である。
【０００６】
図６（ａ）および図６（ｂ）において、各単位画素部１０はそれぞれ、照射光量に応じた光電荷に光電変換する受光ダイオード１１と、この受光ダイオード１１に隣接する光信号検出用のＭＯＳトランジスタ１２とを有している。
【０００７】
受光ダイオード１１は、Ｐ型基板１３の一表面側にＮ型ウェル領域１４が設けられ、このＮ型ウェル領域１４上にＰ型ウェル領域１５が更に設けられている。このＰ型ウェル領域１５が受光領域となっており、Ｐ型ウェル領域１５への光照射によって電荷（またはホール）を発生する。このＰ型ウェル領域１５によって受光ダイオード１１と光信号検出用のＭＯＳトランジスタ１２とが接続されている。
【０００８】
光信号検出用のＭＯＳトランジスタ１２は、環状のゲート電極１６と、その内側のＮ型のソース領域１７と、その外側のＮ型のドレイン領域１８と、トランジスタチャネル領域であるＮ層１９と、電荷蓄積領域としてのＰ型のホールポケット領域２０とを有している。
【０００９】
ゲート電極１６はソース領域１７を囲むようにリング状に形成されている。
【００１０】
ソース領域１７は、リング状のゲート電極１６の内側に形成されている。
【００１１】
ドレイン領域１８は、リング状のゲート電極１６の外周を囲むように形成されている。
【００１２】
Ｎ層１９は、ソース領域１７とドレイン領域１８間のトランジスタチャネル層として、ゲート電極１６直下の半導体表面部側に形成されている。
【００１３】
ホールポケット領域２０は、ゲート電極１６の下方位置にあって、ソース領域１７近傍側のＰ型ウェル領域１５の内部に、平面視でソース領域１７を囲むように環状に設けられている。このホールポケット領域２０には、受光ダイオード１１で発生した光信号（電荷）がＰ型ウェル領域１５を介して蓄積され、信号読み出し時に、ゲート電極１６に印加されるゲート電圧によって画素部１０が選択されると、光信号（電荷）がホールポケット領域２０からソース領域１７を介して出力されるようになっている。また、ホールポケット領域２０に蓄積された電荷は、リセット動作時には、ゲート電極１６に印加されるゲート電圧によって、ホールポケット領域２０からドレイン領域１８を介して基板１３側に排出されるようになっている。
【００１４】
ＭＯＳ型イメージセンサでは、以上の単位画素部１０が行方向および列方向にマトリクス状に複数配置されており、ゲート駆動回路（図示せず）によって選択行および非選択行のゲート電圧を別々に制御することにより、選択行の各画素部１０から選択列の各ラインを介して選択画素部１０毎の各撮像信号を順次読み出すようになっている。
【００１５】
以上のＭＯＳ型イメージセンサの動作について、図７および図８を用いて説明する。
【００１６】
図７は、図６のＭＯＳ型イメージセンサの各動作における画素部のポテンシャル分布を示す図である。図７では横軸が図６（ｂ）のＢＢ’線断面位置に対する表面からの深さに対応した各領域を示し、縦軸がその各領域に対する各動作時のポテンシャル電位を示している。表面からの深さに対応した各領域とは、表面部からゲート電極１６、チャネル領域のＮ層１９、ホールポケット領域２０、Ｎ型ウェル領域１４さらに基板１３の順に配置された各領域である。また、その各動作とは、信号蓄積動作、信号読み出し動作およびリセット動作である。
【００１７】
図７に示すように、まず、信号蓄積動作時に、ゲート電極１６の電位（ゲート電圧）はＶ０とされ、受光ダイオード１１からの信号電荷（またはホール）は、ホールポケット領域２０に転送されて蓄積される。このとき、基板１３からホールポケット領域２０へのホールに対するポテンシャルバリアΔφＩＮＪは、基板１３からホールポケット領域２０への注入が生じない程度に大きくなるように、各層の濃度プロファイルが設定されている。
【００１８】
次に、信号読み出し動作時に、ゲート電極１６の電位はＶ１とされ、ドレイン電位はＶＤとされるため、ホールポケット領域２０に存在する信号量（蓄積電荷量）に応じて、チャネル領域であるＮ層１９の電位は変化し、例えば蓄積電荷量０ではφ０、電荷量Ｑｓではφ１のように電位が変化する。このようなＮ層１９の電位変化を、各画素部１０の光信号による蓄積電荷量（以下Ｓ信号と称する）としてソース領域１７から読み出すことができる。
【００１９】
このようにして、信号読み出し動作が終了すると、ゲート電極１６の電位は高電位のＶ２とされ、これによって、ホールポケット領域２０に蓄積された信号電荷は基板１３側へ排出されるリセット動作が行われる。このリセット動作後に、ゲート電極１６の電位は再びＶ１とされ、ホールポケット領域２０に蓄積電荷が存在しない状態で、画素基準信号（以下、Ｎ信号と称する）をソース電極１７から信号読み出しすることができる。このＮ信号読み出し後は、再び、最初の信号蓄積動作に戻り（ゲート電極１６の電位Ｖ０）、次の撮像動作サイクルが行われ、これが繰り返される。
【００２０】
図８は、図７の各動作（信号蓄積動作、信号読み出し動作およびリセット動作）をゲート電圧の動作タイミングとして示すタイミングチャートであり、（ａ）は選択行の動作タイミングを示し、（ｂ）は非選択行の動作タイミングを示している。
【００２１】
選択行では、図８（ａ）に示すように、まず、信号蓄積動作期間終了後のゲート電圧Ｖ０から、期間Ｔ１でゲート電圧がＶ１とされてＳ信号読み出し動作が行われる。
【００２２】
次に、期間Ｔ２でゲート電圧が高電圧のＶ２とされてリセット動作が行われる。その後、期間Ｔ３で再びゲート電圧がＶ１とされてＮ信号読み出し動作が行われる。これらの各動作が撮像動作サイクル毎に繰り返される。
【００２３】
また、非選択行では、図８（ｂ）に示すように、ゲート電圧はＶ０とされ、ホールポケット領域２０に電荷が蓄積される。
【００２４】
【特許文献１】
特開平１１−１９５７７８号公報
【特許文献２】
特開２００２−１３４７２９号公報
【００２５】
【発明が解決しようとする課題】
上記従来の閾値電圧変調方式のＭＯＳイメージセンサでは、リセット動作時に、ホールポケット領域２０から基板１３への電荷（またはホール）に対するポテンシャルバリアΔφＲＳＴが存在すると、一部の電荷ΔＱがホールポケット領域２０に残留してしまう。
【００２６】
図７に、リセット動作時のゲート電圧Ｖ２とそれよりも低いゲート電圧Ｖ２’との比較で示すように、ホールポケット領域２０から基板１３へのホールに対するポテンシャルバリアΔφＲＳＴおよびホールポケット領域２０に残留する残留電荷量ΔＱはゲート電圧に依存し、ゲート電圧が大きくなって高電圧のＶ２に近づくに従ってポテンシャルバリアΔφＲＳＴおよび残留電荷量ΔＱは減少する。
【００２７】
このようなホールポケット領域２０の残留電荷量ΔＱの増大は、画像において残像の増大をもたらす。この残留電荷量と画像の残像との関係を図９に示す。
【００２８】
図９に示すように、ゲート電圧Ｖ２０以上でホールポケット領域２０の残留電荷量ΔＱは０になる。このため、画像における残像は、ゲート電圧Ｖ２０以下になるほど大きくなるが、ゲート電圧Ｖ２０以上では発生しない。
【００２９】
一方、閾値電圧変調方式のＭＯＳ型イメージサンサにおいて、画素部１０毎の感度ばらつき（ＰＲＮＵ）は残留電荷量ΔＱが減少すると大きくなることが経験的（実験）に知られている。
【００３０】
この残留電荷量ΔＱと画素部１０毎の感度ばらつき（ＰＲＮＵ）との関係は、図９に示すように、リセット時のゲート電圧Ｖ２が、残像が無くなるＶ２０よりも低いＶ２１以上になると、感度ばらつき（ＰＲＮＵ）は急激に増大する。したがって、画像の残像抑制と感度ばらつき（ＰＲＮＵ）とを同時に満足させることができるリセット時のゲート電圧条件は存在しない。
【００３１】
本発明は、上記従来の問題を解決するもので、画像の残像を防ぐと共に画素部毎の感度ばらつきを抑制して高画質の画像を得ることができる固体撮像装置およびその駆動方法を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明の固体撮像装置は、光電変換した電荷を電荷蓄積領域に蓄積し、蓄積電荷量に応じた信号を読み出し可能とするトランジスタ手段を制御して、電荷蓄積、信号読み出しおよびリセット動作を行う駆動制御手段を備えた固体撮像装置において、前記駆動制御手段は、該リセット動作時の蓄積電荷排出前に、該電荷蓄積領域への電荷注入処理を行うものであり、そのことにより上記目的が達成される。
【００３３】
また、本発明の固体撮像装置は、光電変換した電荷を電荷蓄積領域に蓄積し、蓄積電荷量に応じた信号を読み出し可能とするトランジスタ手段を有する画素部が基板上に複数設けられ、該トランジスタ手段のゲート電圧、ソース電圧およびドレイン電圧を制御して、電荷蓄積、信号読み出しおよびリセット動作を制御する駆動制御手段を備えた固体撮像装置において、前記駆動制御手段は、該リセット動作時に、該基板領域から該電荷蓄積領域への電荷注入を可能とする第１ゲート電圧を出力制御した後に、該画素部毎の感度ばらつきが低安定レベルとなる第２ゲート電圧を出力制御するものであり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の固体撮像装置における駆動制御手段は、前記電荷注入後、該電荷蓄積領域に一定量の電荷を残留させるように前記第２ゲート電圧により該電荷蓄積領域から該基板領域に蓄積電荷を排出させる。
【００３５】
さらに、好ましくは、本発明の固体撮像装置におけるトランジスタ手段は、第３ゲート電圧により前記受光手段からの電荷を前記電荷蓄積領域に蓄積可能とし、該電荷蓄積領域に蓄積された電荷量に応じて変化するチャネル電位を信号として第４ゲート電圧により読み出し可能とする。
【００３６】
さらに、好ましくは、本発明の固体撮像装置における駆動制御手段は、前記基板領域から前記電荷蓄積領域への電荷注入時に、前記第１ゲート電圧により該基板領域から該電荷蓄積領域へのポテンシャルバリアを信号蓄積時のポテンシャルバリアに比べて小さくなる方向にシフトさせる。
【００３７】
さらに、好ましくは、本発明の固体撮像装置における第２ゲート電圧は、完全電荷排出動作に必要とされる第５ゲート電圧に比べて、該電荷蓄積領域に電荷を残留させる方向に電位をシフトさせた電圧である。
【００３８】
さらに、好ましくは、本発明の固体撮像装置において、複数の画素部が基板上に行方向および列方向にマトリクス状に配設されている。
【００３９】
さらに、好ましくは、本発明の固体撮像装置における駆動制御手段は、選択行においてリセット動作時に、選択行では、前記第１ゲート電圧により前記基板領域から前記電荷蓄積領域へのポテンシャルバリアを該信号蓄積時のポテンシャルバリアに比べて小さくなる方向にシフトさせて該基板領域から該電荷蓄積領域への電荷注入を行わせ、非選択行では、前記基板領域から前記電荷蓄積領域へのポテンシャルバリアを該第１ゲート電圧印加時のポテンシャルバリアに比べて大きくなる方向にシフトさせる第３ゲート電圧を出力して該基板領域から該電荷蓄積領域への電荷注入を行わせないように構成している。このリセット動作は、電荷蓄積および信号読み出し時のみでなく、シャッタ動作、即ち信号読み出しを行わないで電荷排出のみを行う場合もある。これら両方の場合に注入動作を行う。
【００４０】
さらに、好ましくは、本発明の固体撮像装置におけるトランジスタ手段は、一方導電型基板の一表面側の他方導電型ウェル領域上に設けられた一方導電型ウェル領域上に、リング状のゲート電極と、その内側に設けられた他方導電型のソース領域と、該ゲート電極の外周を囲むように設けられた他方導電型のドレイン領域と、該ゲート電極下の半導体表面部に設けられたチャネル領域と、該ゲート電極およびチャネル領域下方であって、該ソース領域近傍の一方導電型ウェル領域内に該ソース領域を囲むように設けられた一方導電型の電荷蓄積領域とを有し、トランジスタ手段は該一方導電型ウェル領域によって光電変換用の受光手段と接続されている。
【００４１】
本発明の固体撮像装置の駆動方法は、光電変換した電荷を電荷蓄積領域に蓄積し、蓄積電荷量に応じた信号を読み出し可能とするトランジスタ手段を有する画素部が基板上に複数設けられ、該トランジスタ手段のゲート電圧、ソース電圧およびドレイン電圧を制御して、電荷蓄積、信号読出しおよびリセット動作を駆動制御する固体撮像装置の駆動方法において、該電荷蓄積領域に蓄積された電荷を基板領域へ排出するリセット動作時に、該基板領域から該蓄積領域へのポテンシャルバリアを該信号蓄積時の第３ゲート電圧ＶＭによるポテンシャルバリアに比べて小さくなる方向にシフトさせる第１ゲート電圧ＶＬを該トランジスタ手段のゲート電極に出力して該基板領域から該電荷蓄積領域への電荷注入を行う処理ステップと、該電荷注入処理後に、完全電荷排出動作に必要とされる第５ゲート電圧Ｖ２に比べて、該蓄積領域に電荷を残留させる方向に電位をシフトさせた第２ゲート電圧Ｖ２１を該トランジスタ手段のゲート電極に出力して、該電荷蓄積領域に一定量の電荷を残留させるように該電荷蓄積領域から該基板領域に電荷を排出させる処理ステップとを有するものであり、そのことにより上記目的が達成される。信号電荷、従って構造の極性を反転すれば、大小の関係（Ｖ２１＜Ｖ２またはＶ２１＞Ｖ２）は反転する。
【００４２】
また、好ましくは、本発明の固体撮像装置の駆動方法における電荷注入処理前に、信号読み出し時においては、前記第３ゲート電圧ＶＭを前記トランジスタ手段のゲート電極に出力して、該トランジスタ手段の電荷蓄積領域に電荷を蓄積させる処理ステップと、第４ゲート電圧ＶＨを該トランジスタ手段のゲート電極に出力し、該トランジスタ手段のドレイン電圧を所定の電位ＶＤとして、該電荷蓄積領域に蓄積された電荷量に応じて変化するチャネル電位を信号として読み出す処理ステップとを有する。
【００４３】
上記構成により、以下に、本発明の作用について説明する。
【００４４】
本発明においては、電荷蓄積および信号読み出し後のリセット動作時に、まず、基板領域から電荷蓄積領域への電荷注入を行い、その後、電荷蓄積領域に少量の電荷を残留させた状態で基板領域への電荷排出を行う。これによって、前の電荷蓄積期間の電荷蓄積量（＝入射光量）の大小に関わらず、電荷蓄積領域に常に一定量の電荷を残留させることができるため、画面全体として画素部毎の像変化はなく、残像が発生しない。しかも、電荷蓄積領域に少量の電荷を残留させることによって、感度ばらつき（ＰＲＮＵ）を低安定レベルＸに保つことができる。
【００４５】
また、トランジスタ手段のゲート電圧などの各電圧を制御する駆動制御手段によって、容易に、画面全体の画素部に対して、上記基板領域から電荷蓄積領域への電荷注入および電荷蓄積領域への少量の電荷残留を制御することが可能となる。また、選択行と非選択行とで別々にゲート電圧を制御することによって、容易に、選択行毎の画面全体の各画素部に対して、上記基板領域から電荷蓄積領域への電荷注入および電荷蓄積領域への少量の電荷残留を順次制御することが可能となる。
【００４６】
【発明の実施の形態】
以下に、本発明の固体撮像装置の実施形態を閾値電圧変調方式のＭＯＳ型イメージセンサに適用した場合について、図面を参照しながら説明する。
【００４７】
図１は、本発明の閾値電圧変調方式のＭＯＳ型イメージセンサ（固体撮像装置）の一実施形態における要部構成を示すブロック図である。なお、図１では、図６と同様の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【００４８】
図１において、固体撮像装置１は、複数配置された画素部１０と、選択行および非選択行の画素部１０の各制御電圧（後述するゲート電圧、ソース電圧およびドレイン電圧）を別々に制御することにより、選択行毎の各画素部１０から選択列のラインを介して選択画素部１０毎の各撮像信号を順次読み出す駆動制御手段２とを有している。
【００４９】
画素部１０は、前述したように、光電変換する受光部としての受光ダイオード１１と、この受光ダイオード１１に隣接する光信号検出用のトランジスタ手段としてのＭＯＳトランジスタ１２とを有している。
【００５０】
受光ダイオード１１では、そのＰ型ウェル領域１５が受光領域となっており、Ｐ型ウェル領域１５への光照射量に応じた電荷量（またはホール量）を発生する。
【００５１】
ＭＯＳトランジスタ１２は、図６にて前述したように、Ｐ型基板１３の一表面側のＮ型ウェル領域１４上に設けられたＰ型ウェル領域１５上に、リング状のゲート電極１６と、その内側に設けられたＮ型のソース領域１７と、ゲート電極１６の外周を囲むように設けられたＮ型のドレイン領域１８と、ゲート電極１６下の半導体表面部に設けられたチャネル領域であるＮ層１９と、ゲート電極１６およびＮ層１９下方であって、ソース領域１７近傍のＰ型ウェル領域１５内にソース領域１７を囲むように設けられたＰ型のキャリアポケット領域（電荷蓄積領域）２０とを有しており、ＭＯＳトランジスタ１２はＰ型ウェル領域１５によって光電変換用の受光領域と接続されている。
【００５２】
駆動制御手段２は、ＭＯＳトランジスタ１２のゲート電極１６、ソース電極１７およびドレイン電極１８に対して、電荷蓄積動作、信号読み出し動作およびリセット動作を制御する各ゲート電圧、ソース電圧およびドレイン電圧を出力制御する。駆動制御手段２は、リセット時に、基板１３からキャリアポケット領域２０の電荷蓄積領域への電荷注入を可能とするゲート電圧を出力制御した後に、画素部１０毎の感度ばらつきが低安定レベルＸとなるゲート電圧を出力することにより、キャリアポケット領域２０の電荷蓄積領域に一定量の電荷を残留させるようにキャリアポケット領域２０の電荷蓄積領域から基板１３側に蓄積電荷を排出させる。
【００５３】
上記構成により、本発明の閾値電圧変調方式のＭＯＳ型イメージセンサの動作について、図２および図３を用いて説明する。
【００５４】
図２は、図１の閾値電圧変調方式のＭＯＳ型イメージサンサの画素部におけるポテンシャル分布を示す図であって、（ａ）はその信号蓄積動作および信号読み出し動作時のポテンシャル分布図であり、（ｂ）はそのリセット動作時のポテンシャル分布図である。図２では横軸が図１のゲート電極の表面からの深さに対応した各領域を示し、縦軸がその各領域に対する各動作時のポテンシャル電位を示している。表面からの深さに対応した各領域とは、表面部からゲート電極１６、チャネル領域のＮ層１９、キャリアポケット領域（例えばホールポケット領域）２０、Ｎ型ウェル領域１４さらに基板１３の順に配置された各領域である。
【００５５】
まず、信号蓄積動作時に、図２（ａ）に示すように、ゲート電極１６の電位はＶＭ（例えば図６のＶ０）とされ、受光ダイオード１１からの信号電荷（またはホール）は、ホールポケット領域２０に転送されて蓄積される。なお、このとき、基板１３からホールポケット領域２０への信号電荷（またはホール）に対するポテンシャルバリアΔφＩＮＪは、基板１３からホールポケット領域２０への電荷注入が生じない程度に大きくなるように、各層の濃度プロファイルが設定されている。
【００５６】
次に、信号読み出し時に、ゲート電極１６の電位はＶＨ（例えば図６のＶ１）とされ、ドレイン電位はＶＤとされるため、ホールポケット領域２０に存在する信号量（蓄積電荷量）に応じて、チャネル領域であるＮ層１９の電位は変化する。即ち、チャネル領域であるＮ層１９の電位は、例えば蓄積電荷量０でφ０、蓄積電荷量Ｑｓでφ１のように変化する。このチャネル領域の電位の変化を、各画素部１０の光信号（以下、Ｓ信号と称する）としてソース領域１７から読み出すことができる。
【００５７】
この信号読み出し動作が終了すると、図２（ｂ）に示すように、まず、ゲート電極１６の電位は上記ＶＭより低いＶＬとされる。これによって、基板１３からホールポケット領域２０へのポテンシャルバリアはΔφＩＮＪ（Ｍ）よりも小さい値ΔφＩＮＪ（Ｌ）となり、基板１３からホールポケット領域２０へのホール注入（電荷注入）が生じる。このときの注入電荷量をΔＱ２とする。
【００５８】
次に、ゲート電極１６の電位は、残像が無くなるＶ２０よりも低いＶ２１とされ、ホールポケット領域２０に蓄積された信号電荷は基板１３へ排出されてリセット動作が行われる。このとき、ホールポケット領域２０から基板１３への電荷（またはホール）に対するポテンシャルバリアΔφＲＳＴは、ホールポケット領域２０にΔＱ１だけ電荷を残留させるような所定電荷量の大きさに設定される。なお、所定電荷量ΔＱ１は上記注入電荷量ΔＱ２よりも小さい値である。
【００５９】
このリセット動作後、ゲート電極１６の電位は再びＶＭとされ、ホールポケット領域２０に蓄積電荷が存在しない状態で、画素基準信号（以下、Ｎ信号と称する）をソース電極１７から読み出すことができる。このＮ信号読み出し後は、再び、最初の信号蓄積動作に戻り、次の撮像動作サイクルが行われ、これが繰り返される。
【００６０】
なお、このとき、ゲート電圧ＶＬでのポテンシャルバリアΔφＩＮＪ（Ｌ）、ゲート電圧ＶＭでのポテンシャルバリアΔφＩＮＪ（Ｍ）、およびゲート電圧Ｖ２１でのポテンシャルバリアΔφＲＳＴの各値は、上記各条件を満たすように、各層の濃度プロファイルが設定されている。
【００６１】
図３は、図２の各動作（信号蓄積動作、信号読み出し動作およびリセット動作）をゲート電圧の動作タイミングとして示すタイミングチャートであり、（ａ）は選択行の動作タイミングを示し、（ｂ）は非選択行の動作タイミングを示している。
【００６２】
図３（ａ）に示すように、まず、期間Ｔ１でゲート電圧がＶＨとされてＳ信号読み出し動作が行われ、次に、期間Ｔｘでゲート電圧がＶＬとされて基板１３からホールポケット領域２０へのホール注入が行われる。次に、期間Ｔ２でゲート電圧がＶ２１とされて、ホールポケット領域２０に電荷がΔＱ１だけ残留された状態でリセット動作が行われる。その後、期間Ｔ３で再びゲート電圧がＶＨとされてＮ信号読み出し動作が行われる。これらの動作が撮像動作サイクル毎に繰り返される。
【００６３】
上記一連の動作において、リセット動作時に、まず、基板１３からホールポケット領域２０の電荷蓄積領域への電荷注入を行い、その後、電荷蓄積領域に少量の電荷を残留させるように基板領域への電荷排出を行う。このため、前の電荷蓄積期間の信号量（＝入射光量）の大小に関わらず、電荷蓄積領域には常に一定量の電荷が残留し、残像が発生しない。さらに、電荷蓄積領域に少量の電荷を残留させるため、ＰＲＮＵ（画素毎の感度ばらつき）を低い値に保つことができる。
【００６４】
なお、図３はＳ信号読み出し動作後にリセット動作を行う場合の一例であるが、シャッタ動作時には信号読み出し動作を行わずにリセット動作のみ行う。本発明をこの場合に適用した一例を図１０に示す。即ち、図１０（ａ）はシャッタ動作選択行の動作タイミングを示し、（ｂ）は非選択行の動作タイミングを示している。図１０（ａ）に示すように、期間Ｔ１を含む先行期間でゲート電圧がＶＭとされた後、期間Ｔｘでゲート電圧がＶＬとされて基板１３からホールポケット領域２０へのホール注入が行われる。次に、期間Ｔ２でゲート電圧がＶ２１とされて、ホールポケット領域２０に電荷がΔＱ１だけ残留された状態でリセット動作が行われる。その後、期間Ｔ３を含む後行期間で再びゲート電圧がＶＭとされる。シャッタ時には、図１０（ａ）に示す動作が図３（ａ）に示す読み出し期間動作サイクルの間に挿入される。
【００６５】
図４に、本発明の実施形態の固体撮像装置における残留電荷量ΔＱと、画像の残像および画素部１０毎の感度ばらつき（ＰＲＮＵ）との関係を示している。
【００６６】
図４に示すように、リセット時のゲート電圧Ｖ２がＶ２１付近であれば、画面全体の各画素部１０に一定の残留電荷ΔＱが存在するために、感度ばらつき（ＰＲＮＵ）を低い値（低安定レベルＸ）に留めることができ、これによって、画面全体にわたって像変化はなく、残像は発生しない状態とすることができる。よって、本実施形態の固体撮像装置１によれば、高画質の閾値電圧変調方式のＭＯＳ型イメージサンサを実現することが可能となる。
【００６７】
図５は、図１の固体撮像装置１をさらに詳細に説明するために、２次元の閾値電圧変調方式ＭＯＳ型イメージサンサの例えば２画素×２画素の回路構成に適応させた場合の一例を示す回路図である。
【００６８】
図５において、２次元の固体撮像装置１Ａは、受光ダイオード１１と、光信号検出用のＭＯＳトランジスタ１２（絶縁ゲート型電界効果トランジスタ）とによって構成された単位画素部１０が、行方向および列方向にマトリクス状に複数配置（例えば四つ）されている。各画素部１０は、光信号検出用のＭＯＳトランジスタ１２のゲート電極１６（Ｇ）がゲート線２１を介してゲート電圧制御手段３と接続され、ドレイン電極１８（Ｄ）がドレイン線２２を介してドレイン電圧制御手段４（ドレイン駆動回路）に接続され、ソース電極１７（Ｓ）がソース線２３を介して昇圧手段５（昇圧回路）および水平読み出し手段６（水平読み出し回路）に接続され、これらのゲート電圧制御手段３、ドレイン電圧制御手段４および昇圧手段５には、上記各動作を実現するために必要な駆動パルスおよび駆動電圧を発生する電圧発生手段７が接続されている。以上のゲート電圧制御手段３、ドレイン電圧制御手段４、昇圧手段５および電圧発生手段７により駆動制御回路２Ａが構成され、これらのゲート電圧制御手段３、ドレイン電圧制御手段４および昇圧手段５から供給される各制御電圧によって各動作（電荷蓄積動作、信号読み出し動作およびリセット動作）が制御される。
【００６９】
上記構成により、ゲート電圧制御手段３により最初のゲート線２１が選択されるときには、ゲート電圧制御手段３および昇圧手段５から図３（ａ）に示すように駆動波形（第１〜第４のゲート電圧ＶＬ、Ｖ２１、ＶＭ、ＶＨ）が最初のゲート線２１に順次印加される。このとき、次のゲート線２１は非選択となり、ゲート電圧制御手段２から図３（ｂ）に示す駆動波形（ゲート電圧ＶＭ）が次のゲート線２１に印加される。
【００７０】
これによって、選択されたゲート線２１と接続された各画素部１０（選択行）において、電荷蓄積（第３ゲート電圧ＶＭ）からＳ信号読み出し（第４ゲート電圧ＶＨ）→ホール注入（第１ゲート電圧ＶＬ）→一部電荷残存リセット（第２ゲート電圧Ｖ２１）→Ｎ信号読み出し（第４ゲート電圧ＶＨ）という一連の各動作が順次行われる。また、非選択のゲート線２１に接続された画素部１０（非選択行）では、電荷の蓄積（第３ゲート電圧ＶＭ）が行われている。なお、リセット動作時の画素部１０への電圧印加は、昇圧手段５からソース線２３を介して行われる。
【００７１】
信号読出し時に、ソース線２３から読み出された信号は、水平読み出し手段５および出力回路８を介して出力端子に出力される。
【００７２】
以上により、本実施形態の固体撮像装置１、１Ａによれば、選択行と非選択行とで別々にゲート電圧を制御することにより、容易に、選択行に対してのみ、基板１３から電荷蓄積領域２０への電荷注入およびホールポケット領域２０の電荷蓄積領域への一定で少量の電荷残留を制御することができる。これによって、画像全体として像変化はないことから残像が発生せず、また、画素部１０毎の感度ばらつきを低い値（低安定レベルＸ）に保つことができる。
【００７３】
リセット時にリセット動作をする画素部のみ（全画素部でもよい）に電荷注入した後に、電荷排除用電圧を印加することにより残像および感度ばらつきを抑制することができる。リセット時に全画素部に電荷注入するだけで、リセット後の過剰電荷排出分が埋め合わせされ、残像が防止できる。感度ばらつきが低レベルとなる電荷排除用電圧に設定すればよい。
【００７４】
なお、ゲート電圧は例えば図３のように変化するが、このときのソース電圧やドレイン電圧は基本的には従来の場合と同じである。詳細には様々な可能性があり、特定できないが、例えば、図５で昇圧手段５によりソース側から高い電圧を印加し、結果的にゲート電圧を図２のＶ２１にする方法は、特開２００１−１９６５７０で開示されている技術である。これを実現するには、ソース電圧、ドレイン電圧は複雑な設定が必要であるが、本発明はこれに限定されるものではない。
【００７５】
【発明の効果】
以上により、本発明によれば、リセット動作時に、まず、基板から電荷蓄積領域への電荷注入を行い、その後、電荷蓄積領域に一定で少量の電荷を残留させて基板への電荷排出を行うことによって、前の電荷蓄積期間の電荷蓄積量（＝入射光量）の大小に関わらず、電荷蓄積領域に常に一定量の電荷を残留させることができるため、残像が発生せず、また、画素部毎の感度ばらつきを低い値に保つことができる。したがって、高画質の閾値電圧変調方式ＭＯＳ型イメージセンサを実現することができる。
【図面の簡単な説明】
【図１】本発明の閾値電圧変調方式のＭＯＳ型イメージセンサの実施形態における要部構成を示すブロック図である。
【図２】図１の閾値電圧変調方式のＭＯＳ型イメージサンサの画素部におけるポテンシャル分布を示す図であって、（ａ）はその信号蓄積動作および信号読み出し動作時のポテンシャル分布図であり、（ｂ）はそのリセット動作時のポテンシャル分布図である。
【図３】図２の各動作をゲート電圧の動作タイミングとして示すタイミングチャートであり、（ａ）は選択行のタイミングチャートであり、（ｂ）は非選択行のタイミングチャートである。
【図４】図１の固体撮像装置のホールポケット領域における残留電荷量ΔＱと画像残像および画素部毎の感度ばらつきとの関係を示すグラフである。
【図５】図１の固体撮像装置を、２次元の閾値電圧変調方式ＭＯＳ型イメージサンサの例えば２画素×２画素の回路構成に適応させた場合の一例を示す回路図である。
【図６】従来の閾値電圧変調方式のＭＯＳ型イメージセンサ（固体撮像装置）における要部構成を示す図であって、（ａ）はその１画素分の平面図であり、（ｂ）は（ａ）のＡＡ’線断面図である。
【図７】図６のＭＯＳ型イメージセンサ（固体撮像装置）の各動作における画素部のポテンシャル分布図である。
【図８】図７の各動作をゲート電圧の動作タイミングとして示すタイミングチャートであり、（ａ）は選択行のタイミングチャートであり、（ｂ）は非選択行のタイミングチャートである。
【図９】従来の固体撮像装置のホールポケット領域における残留電荷量ΔＱと画像残像および画素部毎の感度ばらつきとの関係を示すグラフである。
【図１０】図２の各動作の他の一例、例えばシャッタ時の動作をゲート電圧の動作タイミングとして示すタイミングチャートであり、（ａ）はシャッタ選択行のタイミングチャートであり、（ｂ）は非選択行のタイミングチャートである。
【符号の説明】
１，１Ａ  固体撮像装置
２，２Ａ  駆動制御手段
３  ゲート電圧制御手段
４    ドレイン電圧制御手段
５    昇圧手段
６    水平読み出し手段
７  電圧発生手段
８    出力手段
１０    位画素部
１１  受光ダイオード
１２  光信号検出用のＭＯＳトランジスタ
１３    基板
１４    Ｎ型ウェル
１５    Ｐ型ウェル
１６    ゲート電極
１７    ソース領域
１８    ドレイン領域
１９    チャネル領域のＮ層
２０    キャリアポケット領域（電荷蓄積領域）
２１    ゲート線
２２    ドレイン線
２３    ソース線
【図１】
2004247796.tif 000003
【図２】
2004247796.tif 000004
【図３】
2004247796.tif 000005
【図４】
2004247796.tif 000006
【図５】
2004247796.tif 000007
【図６】
2004247796.tif 000008
【図７】
2004247796.tif 000009
【図８】
2004247796.tif 000010
【図９】
2004247796.tif 000011
【図１０】
2004247796.tif 000012