(57)【要約】【課題】　複数のメモリセルを備える改良形不揮発性メモリアレイを提供する。　【解決手段】　メモリセルのうちの少なくとも１つは、少なくとも１つのメモリセルの論理状態を記憶するための３端子不揮発性記憶素子を備える。メモリアレイは、さらに、メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に書き込むために、メモリセルに動作できるように結合している複数の書き込み線と、メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に読み出しおよび書き込むために、メモリセルに動作できるように結合している複数のビット線およびワード線を備える。都合のよいことに、メモリアレイは、少なくとも１つのメモリセルの対応する不揮発性記憶素子に動作できるように結合しているパスゲートを使用しないですむように構成されている。【選択図】　　　図１
2004118998.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも１つが、少なくとも１つのメモリセルの論理状態を記憶するための３端子不揮発性記憶素子を備え、さらに、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルに選択的に書き込むために、前記メモリセルに動作できるように結合している複数の書き込み線と、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルを選択的に読み出しおよび書き込むために、前記メモリセルに動作できるように結合している複数のビット線およびワード線とを備え、前記メモリアレイが、前記少なくとも１つのメモリセルの対応する不揮発性記憶素子に動作できるように結合しているパスゲートを必要としないような構成になっている不揮発性メモリアレイ。
【請求項２】
前記ワード線が前記ビット線にほぼ直角に配置されていて、
　前記書き込み線が、同じ書き込み線に結合している２つのメモリセルが同じワード線またはビット線を共有しないように、前記ワード線およびビット線に対してほぼ対角線方向に配置されている、請求項１に記載のメモリアレイ。
【請求項３】
前記メモリセルの少なくとも一部が、それぞれビット線と対応するワード線の交点で動作できるように結合している、請求項２に記載のメモリアレイ。
【請求項４】
前記ワード線が、前記ビット線に対してほぼ直角に配置されていて、
　前記書き込み線が、前記ワード線およびビット線の少なくとも一方に対してほぼ平行に配置されている、請求項１に記載のメモリアレイ。
【請求項５】
前記不揮発性記憶素子の第１の端子が、対応する書き込み線に結合していて、前記不揮発性記憶素子の第２の端子が、対応するワード線に結合していて、前記不揮発性記憶素子の第３の端子が、対応するビット線に結合している、請求項１に記載のメモリアレイ。
【請求項６】
前記少なくとも１つのメモリセルが、少なくとも、
　前記少なくとも１つのメモリセルの論理状態が読み出される第１のモード、および
　前記少なくとも１つのメモリセルが所定の論理状態に書き込まれる第２のモードで選択的に動作することができる、請求項１に記載のメモリアレイ。
【請求項７】
前記第１のモードが、前記不揮発性記憶素子の前記第２および第３の端子間の領域のコンダクタンスを決定するステップを含み、前記コンダクタンスが、前記少なくとも１つのメモリセルの論理状態を表す、請求項６に記載のメモリアレイ。
【請求項８】
第１の動作モード中、前記不揮発性記憶素子内の第２および第３の端子間の領域のコンダクタンスが、
　前記不揮発性記憶素子の第２および第３の端子の両端に所定の電位を供給し、ほぼ同時に、前記不揮発性記憶素子の前記第２および第３の端子間の領域を通って流れる電流を測定するステップと、
　前記不揮発性記憶素子の前記第２および第３の端子間の領域を通して所定の電流を供給し、ほぼ同時に、前記不揮発性記憶素子の第２および第３の端子間の電圧を測定するステップのうちの少なくとも１つを実行することにより決定される、請求項７に記載のメモリアレイ。
【請求項９】
前記不揮発性記憶素子が、強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）であり、前記第１の端子が、前記ＦｅＧＦＥＴのゲート端子であり、前記第２の端子が、前記ＦｅＧＦＥＴの第１のドレイン／ソース端子であり、前記第３の端子が、前記ＦｅＧＦＥＴの第２のドレイン／ソース端子である、請求項６に記載のメモリアレイ。
【請求項１０】
前記第２の動作モード中、強誘電体ゲートの誘電体層に関連する抗電界に少なくとも等しい前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層内に電界が発生し、それにより、前記メモリセルの論理状態が前記ＦｅＧＦＥＴに記憶され、前記論理状態の少なくとも一部が、供給された電界の向きにより決定されるように、前記ＦｅＧＦＥＴのゲート端子と、前記第１および第２のドレイン／ソース端子のうちの少なくとも１つとの間に電位を供給することにより、少なくとも１つのメモリセルの論理状態が書き込まれる、請求項９に記載のメモリアレイ。
【請求項１１】
前記第２のモードが、
　前記ＦｅＧＦＥＴの第１のドレイン／ソース端子および前記第２のドレイン／ソース端子のうちの少なくとも１つに第１の電圧を供給するステップであって、該第１の電圧が、前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層の抗電圧ＶＣより小さいステップと、
　前記ＦｅＧＦＥＴのゲート端子に第２の電圧を供給するステップであって、該第２の電圧が、前記第１の電圧と加算した場合に、前記ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の抗電圧ＶＣに少なくとも等しい電位になる電圧と極性を有するステップとを含む、請求項９に記載のメモリアレイ。
【請求項１２】
前記第１の電圧が、前記抗電圧の半分（ＶＣ／２）にほぼ等しい電位を有し、前記第２の電圧が、前記第１の電圧の反対の極性を有する抗電圧の半分（−ＶＣ／２）にほぼ等しい電位を有する、請求項１１に記載のメモリアレイ。
【請求項１３】
少なくとも１つのメモリセルが、さらに、少なくとも第３のモードで選択的に動作することができ、前記不揮発性記憶素子の第１、第２および第３の端子のところの電位がほぼ等しく、それにより、前記少なくとも１つのメモリセルの論理状態を保持する、請求項６に記載のメモリアレイ。
【請求項１４】
少なくとも２つのメモリセルが、垂直方向に相互に積み重ねられる、請求項１に記載のメモリアレイ。
【請求項１５】
不揮発性メモリアレイを形成するための方法であって、
　複数のメモリセルを供給するステップであって、前記メモリセルのうちの少なくとも１つが少なくとも１つのメモリセルの論理状態を記憶するための３端子不揮発性記憶素子を備える複数のメモリセルを供給するステップと、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に読み出しおよび書き込むために、前記メモリセルを複数の書き込み線、ビット線およびワード線に結合するステップであって、前記メモリセルが、前記少なくとも１つのメモリセルの対応する不揮発性記憶素子に結合しているパスゲートを使用しなくてもすむように、前記書き込み線、ビット線およびワード線に動作できるように結合しているステップとを含む方法。
【請求項１６】
前記メモリセルを前記複数の書き込み線、ビット線およびワード線に結合するステップが、
　各不揮発性記憶素子の第１の端子を対応する書き込み線に接続するステップと、
　各不揮発性記憶素子の第２の端子を対応するワード線に接続するステップと、
　各不揮発性記憶素子の第３の端子を対応するビット線に接続するステップとを含む、請求項１５に記載の方法。
【請求項１７】
前記複数のワード線の少なくとも一部を、前記複数のビット線の少なくとも一部に対してほぼ直角に配置するステップと、
　同じ書き込み線に結合している２つのメモリセルが、同じワード線またはビット線を共有しないように、前記複数の書き込み線の少なくとも一部を、前記ワード線およびビット線に対してほぼ対角線方向に配置するステップとをさらに含む、請求項１５に記載の方法。
【請求項１８】
第１の動作モード中、前記少なくとも１つのメモリセルの論理状態を選択的に読み出すステップと、
　第２の動作モード中、前記少なくとも１つのメモリセルの論理状態を選択的に書き込むステップとをさらに含む、請求項１５に記載の方法。
【請求項１９】
前記少なくとも１つのメモリセルの論理状態を読み出すステップが、前記不揮発性記憶素子の前記第２および第３の端子間の領域のコンダクタンスを決定するステップを含み、前記コンダクタンスが、前記少なくとも１つのメモリセルの論理状態を表す、請求項１８に記載の方法。
【請求項２０】
チャネル領域の前記コンダクタンスを決定するステップが、
　前記不揮発性記憶素子の前記第２および第３の端子の両端に所定の電位を供給し、ほぼ同時に、前記不揮発性記憶素子の前記第２および第３の端子間の領域を通って流れる電流を測定するステップと、
　前記不揮発性記憶素子の前記第２および第３の端子間の領域を通して所定の電流を供給し、ほぼ同時に、前記不揮発性記憶素子の前記第２および第３の端子間の電圧を測定するステップのうちの少なくとも１つを含む、請求項１９に記載の方法。
【請求項２１】
前記不揮発性記憶素子が、強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）であり、前記第１の端子が、前記ＦｅＧＦＥＴのゲート端子であり、前記第２の端子が、前記ＦｅＧＦＥＴの第１のドレイン／ソース端子であり、前記第３の端子が、前記ＦｅＧＦＥＴの第２のドレイン／ソース端子である、請求項１８に記載の方法。
【請求項２２】
前記少なくとも１つのメモリセルの論理状態を書き込むステップが、前記強誘電体ゲートの誘電体層に関連する抗電界に少なくとも等しい前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層内に電界を発生し、それにより、前記メモリセルの論理状態が、前記ＦｅＧＦＥＴに記憶され、前記論理状態の少なくとも一部が、前記電界の向きにより決定される、請求項２１に記載の方法。
【請求項２３】
前記少なくとも１つのメモリセルの論理状態を書き込むステップが、
　前記ＦｅＧＦＥＴの第１のドレイン／ソース端子および前記第２のドレイン／ソース端子のうちの少なくとも１つに第１の電圧を供給するステップであって、前記第１の電圧が、前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層の抗電圧ＶＣより小さいステップと、
　前記ＦｅＧＦＥＴの前記ゲート端子に第２の電圧を供給するステップであって、前記第２の電圧が、前記第１の電圧と加算した場合に、強誘電体ゲートの誘電体層の抗電圧ＶＣに少なくとも等しい前記ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の電位になる電圧と極性を有するステップとを含む、請求項２１に記載の方法。
【請求項２４】
前記第１の電圧が、前記抗電圧ＶＣの半分（ＶＣ／２）にほぼ等しい電位を有し、前記第２の電圧が、前記第１の電圧の反対の極性を有する抗電圧ＶＣの半分（−ＶＣ／２）にほぼ等しい電位を有する、請求項２３に記載の方法。
【請求項２５】
２つまたはそれ以上のメモリセルを垂直方向に相互に積み重ねるステップを含む、請求項１５に記載の方法。
【請求項２６】
複数のビット線、ワード線および書き込み線を含むメモリアレイで使用するためのメモリセルであって、
　前記メモリセルの論理状態を記憶するための、第１、第２および第３の端子を含む不揮発性記憶素子を含み、
　前記不揮発性記憶素子の前記第１、第２および第３の端子が、前記不揮発性記憶素子に結合しているパスゲートを使用しなくてもすむように、前記メモリアレイにおいて、それぞれ、対応するビット線、ワード線、および書き込み線に動作できるように結合しているメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、概して、メモリ回路に関し、特に複数の３端子不揮発性記憶素子を含むメモリアレイに関する。
【背景技術】
【０００２】
（関連出願への相互参照）
　本願は、弁理士整理番号ＹＯＲ９２００２００７１ＵＳ１により識別される、本願と同時に出願された、「強誘電体ゲート電界効果トランジスタを使用する不揮発性メモリ」（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｕｓｉｎｇ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｇａｔｅ　Ｆｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒｓ）という名称の米国特許出願に関連する。上記米国特許出願は、引用によって本明細書の記載に援用する。
【０００３】
　不揮発性メモリを製造する際に、強誘電物質を使用する方法はすでに確立されている。例えば、Ｗｕ他の米国特許第３，８３２，７００号に、記憶機構として強誘電体フィルムの残留分極を使用する強誘電体メモリ・デバイスが開示されている。この構造は、従来のＥＥＰＲＯＭ（電気的に消去できるプログラム可能な読み出し専用メモリ）類似の構造と見なすことができる。Ｅａｔｏｎ，Ｊｒ．の米国特許第４，８７３，６６４号に、従来のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に非常によく似ているトランジスタを通してビット線に結合している強誘電体コンデンサを有するメモリセルを使用する半導体メモリ・デバイスが開示されている。
【０００４】
　ＤＲＡＭ類似のメモリセル構造およびＥＥＰＲＯＭ類似のセル構造の両方が、強誘電体メモリ製品での使用のために提案されてきた。現在の強誘電体メモリ製品は、ＤＲＡＭタイプのセル構造をほとんど開発しつくしている。このような構造は、シリコン・デバイス領域から記憶コンデンサを分離することによる集積の複雑性の最低限度までの低減という利点と、シリコン・デバイスの頂部上に強誘電体コンデンサを積み重ねることによるセルの密度の改善という利点の両方を持っている。
【０００５】
　このタイプのメモリは容易に製造することができるが、ＤＲＡＭ類似のセル構造は、結合ノイズ感度、結合ノイズ発生、消費電力が大きいこと、および全性能が低いことを含めていくつかの欠点を持つ。メモリ・デバイスの密度が、従来のＤＲＡＭと比較すると低くなっている少なくともその一部の理由は、強誘電体コンデンサ・プレート電極を使用しなければならないことと、特殊なドライバ回路が必要であることである。さらに、ドライバ回路は、読み出し動作および書き込み動作中に、大きな負荷が掛かっているワイヤを駆動しなければならないので動作が非常に遅い。さらに、読み出しおよび書き込み動作の両方に対して、ブーストした高電圧信号が必要である。そのため、信号線間に有意のノイズ結合が起こり消費電力も大きくなる。密度、消費電力および材料関連の問題の点では最近少し進歩が見られたが、ＤＲＡＭタイプのセル構造を使用している強誘電体メモリの開発の場合にはいくつかの基本的問題が未解決のままであり、そのため、このタイプの従来のメモリは、高密度、高速および／または低電力用途に使用することができない。
【特許文献１】同時出願の「強誘電体ゲート電界効果トランジスタを使用する不揮発性メモリ」（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｕｓｉｎｇ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒｓ）（ＩＢＭ整理番号ＹＯＲ９２００２００７１ＵＳ１）
【特許文献２】米国特許第４，８７３，６６４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　それ故、従来の不揮発性メモリアレイが持つ上記欠点を含まない改良形不揮発性メモリアレイの開発が待望されている。
【課題を解決するための手段】
【０００７】
　本発明は、従来の不揮発性メモリアレイの欠点のうちの少なくともいくつかを持たない改良形不揮発性メモリアレイを提供する。本発明のメモリアレイは、１つの強誘電体デバイスを含む強誘電体メモリセルを使用し、それにより、メモリアレイに内蔵した場合に、都合のよいことに、従来のメモリ・アーキテクチャと比較すると、より密度が高いメモリアレイになる小型のメモリセルを提供する。
【０００８】
　ある態様によれば、本発明は、複数のメモリセルを備える改良形不揮発性メモリアレイである。メモリセルのうちの少なくとも１つは、少なくとも１つのメモリセルの論理状態を記憶するための３端子不揮発性記憶素子を備える。メモリアレイは、さらに、メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に書き込むために、メモリセルに動作できるように結合している複数の書き込み線と、メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に読み出しおよび書き込むために、メモリセルに動作できるように結合している複数のビット線およびワード線を備える。都合のよいことに、メモリアレイは、少なくとも１つのメモリセルの対応する不揮発性記憶素子に動作できるように結合しているパスゲートを必要としないような構成になっている。
【０００９】
　他の態様によれば、本発明は、少なくとも１つのメモリセルが、少なくとも１つのメモリセルの論理状態を記憶するための３端子不揮発性記憶素子を備える複数のメモリセルを供給するステップと、メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に読み出しおよび書き込むために、メモリセルを複数の書き込み線、ビット線およびワード線に結合するステップとを含む不揮発性メモリアレイを形成するための方法を提供する。メモリセルは、書き込み線、ビット線およびワード線に動作できるように結合しているので、パスゲートを、少なくとも１つのメモリセルの対応する不揮発性記憶素子に結合しなくてもよい。
　本発明の上記および他の目的、機能および利点は、添付の図面を参照しながら、例示としての実施形態の以下の詳細な説明を読めば理解することができるだろう。
【発明を実施するための最良の形態】
【００１０】
　本発明を、それぞれのメモリセルが、１つの強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）デバイスを備える複数のメモリセルを使用するメモリ・アーキテクチャにより説明する。各メモリセル内のＦｅＧＦＥＴデバイスは、エネルギーを消費しないで所与のセルの論理状態を保持する不揮発性記憶素子として機能する。しかし、本発明は、このようなＦｅＧＦＥＴデバイス、または任意の特定のメモリ・アーキテクチャに限定されないことを理解されたい。それどころか、本発明は、都合のよいことに、メモリセルの少なくとも一部の記憶素子に結合しているパスゲートを使用しないですむように構成されている不揮発性メモリ・アーキテクチャの供給にもっと広く適用することができる。さらに、本発明は、メモリセルとして使用されるＦｅＧＦＥＴデバイスに限定されない。それどころか、掛けた電界による可変抵抗の変化を示す任意の３端子記憶素子を、本発明と一緒に使用することができる。抵抗の変化は、電界を取り除いた後でも残る。
【００１１】
　図１は、本発明のある態様により形成された、例示としての不揮発性メモリ・アーキテクチャ１００の少なくとも一部を示す。好適には、メモリ・アーキテクチャ１００は、複数のメモリセル１０９ａ，１０９ｂ，１０９ｃ，１０９ｄ，１０９ｅ，１０９ｆ，１０９ｇ，１０９ｈおよび１０９ｉ（本明細書においては、全体を１０９で表す）を含んでいることが好ましい。メモリアレイ１００は、さらに、アレイ内の１つまたはそれ以上のメモリセルを選択的に読み出しおよび書き込むために、メモリセル１０９に動作できるように結合している複数のワード線１１２，１１６および１２０、複数のビット線１２２，１２６および１３０、および複数の書き込み線１４０，１４２，１４４，１４６および１４８を含む。好適には、ビット線１２２，１２６，１３０は、相互に平行に、ワード線１１２，１１６，１２０に直角に配置されていることが好ましい。例えば、図面に示すように、ビット線１２２，１２６，１３０は、列（すなわち、垂直）方向に配置することができ、ワード線１１２，１１６，１２０は、行（すなわち、水平）方向に配置することができる。好適には、書き込み線１４０，１４２，１４４，１４６，１４８は、同じワード線またはビット線に結合している２つのメモリセルが同じ書き込み線に結合しないように、ビット線およびワード線に対して対角線方向に配置することが好ましい。完全なメモリ回路は、例えば、ワード・ドライバ、ビット・ドライバ／マルチプレクサ、書き込み回路（例えば、デコーダ）、読み出し回路（例えば、感知増幅器）等を含む周辺回路（図示せず）にメモリアレイ１００の書き込み線１４０，１４２，１４４，１４６，１４８、ワード線１１２，１１６，１２０およびビット線１２２，１２６，１３０を接続することにより形成することができる。
【００１２】
　好適には、各メモリセル１０９ａ，１０９ｂ，１０９ｃ，１０９ｄ，１０９ｅ，１０９ｆ，１０９ｇ，１０９ｈ，１０９ｉは、メモリセルの論理状態を記憶するために、対応するＦｅＧＦＥＴデバイス１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ，１０１ｆ，１０１ｇ，１０１ｈ，１０１ｉ（本明細書においては、全体を１０１と呼ぶ）をそれぞれ含むことが好ましい。各ＦｅＧＦＥＴ１０１は、ゲート端子、ソース端子およびドレイン端子を含む。ＦｅＧＦＥＴデバイスは二方向性なので、ドレイン端子およびソース端子という名称は本質的には任意の呼び方である。それ故、ＦｅＧＦＥＴのドレイン端子およびソース端子は、本明細書においては、第１および第２のドレイン／ソース端子と呼ぶ。本発明と一緒に使用するのに適しているＦｅＧＦＥＴデバイスについては、例えば、引用によって本明細書の記載に援用する、同時出願の「強誘電体ゲート電界効果トランジスタを使用する不揮発性メモリ」（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｕｓｉｎｇ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒｓ）（ＩＢＭ整理番号ＹＯＲ９２００２００７１ＵＳ１）という名称の関連出願に開示されている。別の強誘電体メモリ・デバイスも、同じように本発明に従って使用することができることを理解されたい。
【００１３】
　好適には、メモリセル１０９は、交点アレイ構成のような対応するビット線およびワード線の交点に結合することが好ましい。しかし、別の接続配置も考えられる。より詳細に説明すると、ＦｅＧＦＥＴ１０１ａは、ノード１０５ａで書き込み線１４４に接続しているそのゲート端子と、ノード１０７ａでワード線１１２に接続しているその第１のドレイン／ソース端子と、ノード１０３ａでビット線１２２に接続している第２のドレイン／ソース端子を持つように構成される。同様に、ＦｅＧＦＥＴ１０１ｂのゲート端子は、ノード１０５ｂで書き込み線１４２に接続していて、第１のドレイン／ソース端子は、ノード１０７ｂでワード線１１６に接続していて、第２のドレイン／ソース端子は、ノード１０３ｂでビット線１２２に接続している。ＦｅＧＦＥＴ１０１ｃのゲート端子は、ノード１０５ｃで書き込み線１４０に接続していて、第１のドレイン／ソース端子は、ノード１０７ｃでワード線１２０に接続していて、第２のドレイン／ソース端子は、ノード１０３ｃでビット線１２２に接続している。ＦｅＧＦＥＴ１０１ｄのゲート端子は、ノード１０５ｄで書き込み線１４６に接続していて、第１のドレイン／ソース端子は、ノード１０７ｄでワード線１１２に接続していて、第２のドレイン／ソース端子は、ノード１０３ｄでビット線１２６に接続している。ＦｅＧＦＥＴ１０１ｅのゲート端子は、ノード１０５ｅで書き込み線１４４に接続していて、第１のドレイン／ソース端子は、ノード１０７ｅでワード線１１６に接続していて、第２のドレイン／ソース端子は、ノード１０３ｅでビット線１２６に接続している。ＦｅＧＦＥＴ１０１ｆのゲート端子は、ノード１０５ｆで書き込み線１４２に接続していて、第１のドレイン／ソース端子は、ノード１０７ｆでワード線１２０に接続していて、第２のドレイン／ソース端子は、ノード１０３ｆでビット線１２６に接続している。ＦｅＧＦＥＴ１０１ｇのゲート端子は、ノード１０５ｇで書き込み線１４８に接続していて、第１のドレイン／ソース端子は、ノード１０７ｇでワード線１１２に接続していて、第２のドレイン／ソース端子は、ノード１０３ｇでビット線１３０に接続している。ＦｅＧＦＥＴ１０１ｈのゲート端子は、ノード１０５ｇで書き込み線１４８に接続していて、第１のドレイン／ソース端子は、ノード１０７ｇでワード線１１２に接続していて、第２のドレイン／ソース端子は、ノード１０３ｇでビット線１３０に接続している。ＦｅＧＦＥＴ１０１ｈのゲート端子は、ノード１０５ｈで書き込み線１４６に接続していて、第１のドレイン／ソース端子は、ノード１０７ｈでワード線１１６に接続していて、第２のドレイン／ソース端子は、ノード１０３ｈでビット線１３０に接続している。ＦｅＧＦＥＴ１０１ｉのゲート端子は、ノード１０５ｉで書き込み線１４４に接続していて、第１のドレイン／ソース端子は、ノード１０７ｉでワード線１２０に接続していて、第２のドレイン／ソース端子は、ノード１０３ｉでビット線１３０に接続している。
【００１４】
　メモリアレイ１００の重要な利点は、上記構成により、メモリセル内でＦｅＧＦＥＴに結合しているパスゲートまたは電界効果トランジスタ（ＦＥＴ）が必要なくなるということである。そのため、都合のよいことに、より小さなメモリセルを形成することができ、それにより、もっと密度の高いメモリ・アーキテクチャを提供することができる。
【００１５】
　好適には、以下にさらに詳細に説明するように、メモリアレイ１００内の各メモリセル１０９は、少なくともスタンバイ・モード、読み出しモードまたは書き込みモードで使用することが好ましい。好適には、メモリセルは、読み出しまたは書き込み動作が要求されるまでスタンバイ・モードでいて、次に、読み出し動作または書き込み動作終了後にスタンバイ・モードに戻ることが好ましい。動作のスタンバイ・モード中、ＦｅＧＦＥＴデバイス内に記憶されているメモリセルの状態は保護される（すなわち、保持される）。好適には、ＦｅＧＦＥＴデバイス内の強誘電体ゲートの誘電体層を横切る電界をほぼゼロに低減することにより、ＦｅＧＦＥＴデバイスに対する強い双安定状態を得ることが好ましい。このような双安定状態は、例えば、ＦｅＧＦＥＴデバイスのゲート端子、ドレイン端子、ソース端子を共通の等電圧Ｖｅｑに電気的に接続し、それにより、ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の電気ダイポールの向きの均一性を維持することにより達成することができる。電界が存在しなければ、ＦｅＧＦＥＴデバイス内の任意の領域（すなわち、電気ダイポール）の電界による反転が防止され、アレイ内のすべてのメモリセルの論理状態が保持される。
【００１６】
　好適には、スタンバイ・モード中、メモリアレイ１００内のすべての書き込み線１４０，１４２，１４４，１４６，１４８、ワード線１１２，１１６，１２０およびビット線１２２，１２６，１３０を等電圧Ｖｅｑに維持して、それにより、各ＦｅＧＦＥＴ１０１のすべての端子を共通電位Ｖｅｑに本質的に結合することが好ましい。等電圧Ｖｅｑは、本質的にはメモリアレイの負（例えば、アース）の電圧供給レールと正（例えば、ＶＤＤ）の電圧供給レール間の任意の電圧であってもよいが、好適には、供給電圧の約半分（例えば、ＶＤＤ／２）であることが好ましい。すべての書き込み線、ワード線およびビット線を強制的に同じ電圧にすることにより、メモリアレイ１００内に駆動電位が存在しなくなり、それ故、ＦｅＧＦＥＴ１０１に関連する電気ダイポールの各論理状態が保持される。各ＦｅＧＦＥＴのダイポールの向きが対応するメモリセルの論理（すなわち、ブール）状態を定義するので、スタンバイ・モード中の所与のメモリセルのメモリ状態は変化しない。さらに、ワード線およびビット線が等電圧である間は電流が流れないので、メモリアレイ１００では電力は事実上消費されない。
【００１７】
　例示としてのメモリアレイ１００内の選択したメモリセル１０９ｅに関連して、読出動作について説明するがこれは単に例示としてのものに過ぎない。以下の説明においては、選択したメモリセル１０９ｅを含めてすべてのメモリセルは、すでに説明したように、最初、動作のスタンバイ・モード状態にあるものと仮定する。各メモリセルは、２つの安定状態のどちらか（例えば、状態１または状態２）に設定される。選択したメモリセル１０９ｅの状態は、それに対応するＦｅＧＦＥＴデバイス１０１ｅのドレイン／ソースの導電率を評価することにより決定することができる。この決定が強誘電体ゲートの誘電体層の抗電界より低い電位で行われる限りは、読み出し動作は非破壊的に行われる（すなわち、チャネルの状態は保持される）。それ故、メモリセルの現在の状態を変化させないで読み出し動作を行うためには、好適には、書き込み線１４０，１４２，１４４，１４６，１４８、ビット線１２２，１２６，１３０、およびワード線１１２，１２０を等電圧Ｖｅｑに保持することが好ましい。読み出し動作のために選択したメモリセル１０９ｅの一部を選択するワード線１１６は例外である。以下にさらに詳細に説明するように、好適には、読み出し動作中、ワード線１１６は、等電圧Ｖｅｑより少し高いか少し低い電圧に設定することが好ましい。
【００１８】
　所与のＦｅＧＦＥＴ１０１ｅのチャネル領域は、ＦｅＧＦＥＴの第１および第２のドレイン／ソース端子の両端に現れるが、これはそれに結合している対応するワード線１１６およびビット線１２６上で測定することができる。図２は、メモリアレイ１００の簡単な略図である。この図に示すように、ＦｅＧＦＥＴデバイス１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ，１０１ｆ，１０１ｇ，１０１ｈ，１０１ｉのチャネル領域は、アレイ内の対応するビット線およびワード線の間にそれぞれ結合している（本明細書においては、全体を１５１で表す）抵抗１５１ａ，１５１ｂ，１５１ｃ，１５１ｄ，１５１ｅ，１５１ｆ，１５１ｇ，１５１ｈ，１５１ｉとしてモデル化することができる。例えば、ＦｅＧＦＥＴ１０１ｅ内のチャネル領域は、ノード１０３ｅのところのビット線１２６およびノード１０７ｅのところのワード線１１６を横切って結合している抵抗１５１ｅで表される。各抵抗１５１の抵抗値は、それに関連するＦｅＧＦＥＴデバイスの論理状態により変化する。この論理状態とは、ＦｅＧＦＥＴの２つの可能なダイポールの向きの一方を表す。好適には、書き込み線１４０，１４２，１４４，１４６，１４８は、すでに説明したように、等電圧Ｖｅｑに保持することが好ましいが、図２には示していない。
【００１９】
　所与のメモリセルの状態は、好適には、当業者であれば周知のように、電圧を強制的に掛け、同時に信号電流を測定する（または、その逆を行う）感知技術により確認することができる。このようにして、ＦｅＧＦＥＴのチャネル領域の抵抗を入手することができる。この抵抗は、それに対応するメモリセルの論理状態を表す。すでに説明したように、選択したメモリセルは、好適には、スタンバイ・モードでスタートし、その後、読み出しモードに移行することが好ましい。
【００２０】
　引き続き図１および図２を参照しながら説明を続けるが、メモリアレイ１００内の選択したメモリセル１０９ｅを読み出すために、好適には、少なくとも２つの動作を行うことが好ましい。第１の動作としては、好適には、選択したメモリセル１０９ｅに対応するワード線１１６を等電圧Ｖｅｑ以上または以下の電位に駆動することが好ましい。第２の動作は、読み出しモード中に、感知増幅器（図示せず）を、選択したメモリセル１０９ｅに関連するビット線１２６に接続することである。好適には、感知増幅器は、選択したビット線１２６上の電圧を等電圧Ｖｅｑにクランプし、抵抗１５１ｅで表すＦｅＧＦＥＴ１０１ｅのチャネル領域を横切る電圧降下を維持するために必要な、適当な信号電流を供給することが好ましい。理想的には、電圧降下は、選択したメモリセル１０９ｅの両端だけに、より詳細には、対応するＦｅＧＦＥＴ１０１ｅのチャネル領域の両端だけに現れることが好ましい。理想的には、選択したビット線１２６に接続している、他のメモリセル１０９ｄ，１０９ｆの両端の電位は、その各ワード線１１２，１２０を等電圧Ｖｅｑにクランプすることによりゼロに保持することが好ましい。それ故、感知増幅器がビット線１２６に供給する信号電流は、等電圧ＶｅｑとＦｅＧＦＥＴ１０１ｅのチャネル抵抗で割ったワード線１１６上の電圧との間の違いにほぼ等しい。選択したＦｅＧＦＥＴ１０１ｅのチャネル領域を通る電流の流れの結果としての符号は、感知電流がビット線１２６からのものか、ビット線１２６へのものかを示す。
【００２１】
　好適には、選択したビット線１２６に接続している他のＦｅＧＦＥＴ１０１ｄ，１０１ｆを通る有意のノイズ電流が流れないことが望ましい。何故なら、これらの選択しなかったＦｅＧＦＥＴの両端には駆動電位が存在しないからである。これらの他のメモリセル１０１ｄ，１０１ｆに対応するワード線１１２，１２０は、それぞれ、好適には、例えば、等電圧Ｖｅｑのようなビット線１２６と同じ電位に保持することが好ましい。１つまたはそれ以上の選択しなかったメモリセルを流れるノイズ電流は、読み出し動作中に感知を混乱させる恐れがある。何故なら、これらの感知増幅器からのまたはこれらの感知増幅器への全電流は、主として、信号電流の合計にノイズ電流成分を加えたものであるからである。ノイズ電流は、主として、メモリアレイ内またはそれに関連する周辺回路内の不整合によるものである。最悪のシナリオの場合には、全ノイズ電流は、信号電流よりも多い場合もある。
【００２２】
　理想的には、感知増幅器は、選択した１つのメモリセル（または、複数のメモリセル）の両端を強制的に等電圧Ｖｅｑにし、選択しなかったメモリセルの両端の電圧を強制的にゼロにすることが望ましい。この例の場合には、感知した読み出し電流は、次に、選択したメモリセル１０９ｅの状態だけに依存する。しかし、都合の悪いことに、例えば、ビット線、ワード線および感知増幅器をＶｅｑにクランプするために使用するトランジスタのしきい値の不整合は、選択しなかったメモリセルの両端に小さなオフセット電圧降下を発生し、それにより、メモリアレイ１００の信号対雑音比を低減する場合がある。この問題を軽減するために、自動ゼロ感知増幅器（図示せず）を、例えば、オフセット補正スキームのような上記不整合を修正するために使用することができる。本発明と一緒に使用するのに適している自動ゼロ感知増幅器は、当業者にとって周知のものであるので、このような感知増幅器の詳細な説明はここでは省略する。
【００２３】
　図３は、本発明による選択したメモリセル１０９ｅを読み出すために使用する例示としての信号を示す論理タイミング図である。図を見れば分かるように、選択した書き込み線１４４を含むすべての書き込み線１４０，１４２，１４６，１４８、およびビット線１２２，１３０、および選択したメモリセル１０９ｅに接続しているもの以外のワード線１１２、１２０は、等電圧Ｖｅｑに保持される。読み出し動作中、好適には、等電圧Ｖｅｑにほぼ等しい電圧を、選択したメモリセル１０９ｅに関連するビット線１２６上に強制的に供給し、電圧降下を維持するのに必要な結果として得られる電流を同時に測定することが好ましい。好適には、ほぼ同時に、選択したメモリセル１０９ｅに関連するワード線１１６が、選択したメモリセル１０９ｅのＦｅＧＦＥＴ１０１ｅに関連する（本明細書においては、所与のＦｅＧＦＥＴの電気ダイポールの向きを逆にするのに必要な電圧として定義されている）抗電圧ＶＣを超えるように、等電圧Ｖｅｑから、等電圧Ｖｅｑより少し低いか少し高い電圧であって、等電圧Ｖｅｑよりそれほど低くないかまたは高くない電圧に移行し、セルの論理状態を保持することが好ましい。
【００２４】
　再び図１を参照しながら、選択したメモリセル１０９ｅに対する書き込み動作について説明する。選択したメモリセルの書き込み動作中、以下にさらに詳細に説明するように、電界が、ＦｅＧＦＥＴの電気ダイポールの向きを逆にするために、選択したメモリセル１０９ｅに関連するＦｅＧＦＥＴデバイス１０１ｅの強誘電体ゲートの誘電体層に選択的に掛けられる。すでに説明したように、ＦｅＧＦＥＴの電気ダイポールの向きを逆にするのに必要な電圧と定義される抗電圧ＶＣと等しいかまたはそれより高い電圧が、選択したＦｅＧＦＥＴに書き込むための必要な電界を発生するために使用される。
【００２５】
　所与のＦｅＧＦＥＴの強誘電体ゲートの誘電体層の両端に、強誘電体ゲートの誘電体層を形成している材料の抗電界よりも強い電界を生成するのに十分な負の電位が掛けられると、強誘電体ゲートの誘電体層は、正孔（すなわち、正の電荷のキャリヤ）をＦｅＧＦＥＴのチャネル領域に引き寄せるように分極される。好適には、チャネル領域は、ｎ型の材料からできていることが好ましいので、材料内に追加の正孔が存在すると、チャネルの導電率が低減する。反転は、Ｐ型の材料からできているチャネル領域に対しても行われる。強誘電体ゲートの誘電体層内の強誘電物質の残留分極により、ゲート電位がデバイスから除去された後でも、またはゲート／ソース・ドレイン電位がゼロになっても、チャネル領域は低い導電率状態のままである。ゲート電界が除去された後でも低い導電率状態が続いているので、不揮発性状態にあるものと思われる。
【００２６】
　別の方法としては、抗電界より強い電界を生成するのに十分な正の電位を、ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の両端に掛けることもできる。この場合、強誘電体ゲートの誘電体層は、チャネル領域内に電子（すなわち、負の電荷のキャリヤ）を引き付けるように分極される。ここでもまた、チャネル領域を形成している材料は、好適には、ｎ型の材料であることが好ましいので、材料内に追加の電子が存在するとチャネルの導電率が増大する。すでに説明したように、強誘電体ゲートの誘電体層内の材料の残留分極により、ゲート電界が除去された後でも、またはゲート／ソース・ドレイン電位がゼロになっても、チャネル領域は高い導電率状態のままである。
【００２７】
　すでに説明したように、選択したメモリセルを含むすべてのメモリセルは、最初、動作のスタンバイ・モード状態にあるものと仮定する。所与のメモリセルに書き込むために、ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の両端の電圧の合計が抗電圧ＶＣに少なくとも等しくなるように、電圧が、選択したメモリセルに対応する選択したワード線とビット線のペア、および書き込み線に同時に掛けられる。例えば、選択したＦｅＧＦＥＴ１０１ｅを１つの電気ダイポールの向きに書き込むために、−ＶＣ／２の電圧をワード線１１６およびビット線１２６に掛けることができ、一方、等しく、極性が反対の電圧、＋ＶＣ／２を書き込み線１４４に掛けることができ、それにより、ＦｅＧＦＥＴ１０１ｅの強誘電体ゲートの誘電体層の両端の全電圧（すなわち、ＶＴ＝Ｖ１４４−Ｖ１１６、ここで、ＶＴは、ＦｅＧＦＥＴ１０１ｅの強誘電体ゲートの誘電体層の両端の全電圧であり、Ｖ１４４は、書き込み線１４４上の電圧であり、Ｖ１１６は、ワード線１１６上の電圧である）はＶＣに等しい。選択したＦｅＧＦＥＴ１０１ｅを反対の電気ダイポールの向きに書き込むために、書き込み線１４４、ワード線１１６およびビット線１２６に掛ける２つの電圧の符号を反対にすることができる。このようにして、書き込み線１４４とワード線１１６とビット線１２６のペア間の電位差により発生した電界は、好適には、選択したメモリセル１０９ｅで、それぞれ、論理「１」または、「０」の状態に対応する正または負の向きにＦｅＧＦＥＴ１０１ｅの強誘電体ダイポールを書き込むことが好ましい。メモリアレイ１００の利点は、駆動される選択したメモリセルに対応するビット線およびワード線上の電圧を、書き込み動作中同じ電位にすることができることであり、その結果、選択したメモリセルに対応するＦｅＧＦＥＴの強誘電体ゲートの誘電体層を横切って均等な電界を発生することができることである。
【００２８】
　図４は、本発明による選択したメモリセル１０９ｅに書き込むために使用する例示としての信号を示す論理タイミング図である。図を見れば分かるように、選択したメモリセル１０９ｅに接続しているもの以外の書き込み線１４０，１４２，１４６，１４８、ビット線１２２，１３０、およびワード線１１２，１２０は等電圧Ｖｅｑに保持される。書き込み動作中、アースすることができる−ＶＣ／２にほぼ等しいか、またはそれより低い電圧を、好適には、選択したメモリセル１０９ｅに関連するビット線１２６およびワード線１１６上に強制的に供給し、一方、好適には、ＶＤＤであってもよいＶＣ／２にほぼ等しいか、またはそれより高い電圧を書き込み線１４４に供給することが好ましい。すでに説明したように、ＦｅＧＦＥＴ１０１ｅの強誘電体ゲートの誘電体層の両端の２つの電圧の合計は、好適には、ＦｅＧＦＥＴ１０１ｅの抗電圧ＶＣに等しいか、またはそれより高く、それによりＦｅＧＦＥＴに書き込むことができることが好ましい。ＦｅＧＦＥＴ１０９ｅは、単に、ＦｅＧＦＥＴ１０９ｅに対応するビット線１２６、ワード線１１６、および書き込み線１４４にかけられる電圧の各極性を反対にするだけで反対の状態に書き込むことができる。
【００２９】
　図５は、本発明の他の態様により形成された別の不揮発性メモリアレイ２００の少なくとも一部を示す。メモリアレイ２００は、好適には、アレイ内の１つまたはそれ以上のメモリセルに選択的に読み出しおよび書き込みを行うために、メモリセル２０９に動作できるように結合している複数のメモリセル２０９ａ，２０９ｂ，２０９ｃおよび２０９ｄ（本明細書においては、全体を２０９で表す）、複数の書き込みビット線２２０および２２４、複数のビット線２２２および２２６、および複数のワード線２１２および２１６を備えることが好ましい。上記の例示としてのメモリアレイ１００と同様に、メモリアレイ２００は、各メモリセル内のパスゲートまたはＦＥＴを必要としないような構成になっていて、それにより、都合のよいことに、従来のメモリ・アーキテクチャと比較した場合、もっと密度の高いメモリアレイを供給するような構成になっている。さらに、当業者であれば理解することができると思うが、メモリアレイ２００の書き込み線の配置は、メモリアレイ１００より優れたいくつかの利点、特に集積回路製造レイアウトの場合にいくつかの利点を供給することができる。
【００３０】
　例示としてのメモリアレイ２００は、ビット線２２２，２２６は、好適には、相互に平行に、またワード線２１２，２１６に対して直角に配置することが好ましいという点で、メモリアレイ１００（図１に示す）に類似している。例えば、図５に示すように、ビット線２２２，２２６は、列（すなわち、垂直）方向に配置することができ、ワード線２１２，２１６は、行（すなわち、水平）方向に配置することができる。しかし、メモリアレイ１００の対角線書き込み線と比較した場合、メモリアレイ２００の書き込みビット線２２０，２２４は、好適には、ビット線に平行に、すなわち、垂直方向に配置されていることが好ましい。本発明の場合には、別の配置も同様に使用できることを理解されたい。完全なメモリ回路は、例えば、ワード・ドライバ、ビット・ドライバ／マルチプレクサ、書き込み回路（例えば、デコーダ）、読み出し回路（例えば、感知増幅器）等を含む周辺回路（図示せず）に、メモリアレイ２００の書き込みビット線２２０，２２４、ビット線２２２，２２６、およびワード線２１２，２１６を接続することにより形成することができる。
【００３１】
　すでに説明したメモリアレイ１００のように、例示としてのメモリアレイ２００のメモリセル２０９は、好適には、交点アレイ構成のように対応するビット線およびワード線の交点に結合することが好ましい。しかし、別の接続配置も可能である。各メモリセル２０９ａ，２０９ｂ，２０９ｃ，２０９ｄは、メモリセルの論理状態を記憶するために、対応するＦｅＧＦＥＴ２０１ａ，２０１ｂ，２０１ｃ，２０１ｄをそれぞれ備える。例示としてのメモリアレイ２００においては、メモリセル２０９ａのＦｅＧＦＥＴ２０１ａは、そのゲート端子がノード２０５ａで書き込みビット線２２０に結合していて、その第１のドレイン／ソース端子が、ノード２０７ａでワード線２１２に結合していて、その第２のドレイン／ソース端子が、ノード２０３ａでビット線２２２に結合しているように構成されている。同様に、メモリセル２０９ｂにおいては、ＦｅＧＦＥＴ２０１ｂのゲート端子は、ノード２０５ｂで書き込みビット線２２０に結合していて、第１のドレイン／ソース端子は、ノード２０７ｂでワード線２１６に結合していて、第２のドレイン／ソース端子は、ノード２０３ｂでビット線２２２に結合している。メモリセル２０９ｃのＦｅＧＦＥＴ２０１ｃのゲート端子は、ノード２０５ｃで書き込みビット線２２４に結合していて、第１のドレイン／ソース端子は、ノード２０７ｃでワード線２１２に結合していて、第２のドレイン／ソース端子は、ノード２０３ｃでビット線２２６に結合している。メモリセル２０９ｄのＦｅＧＦＥＴ２０１ｄのゲート端子は、ノード２０５ｄで書き込みビット線２２４に結合していて、第１のドレイン／ソース端子は、ノード２０７ｄでワード線２１６に結合していて、第２のドレイン／ソース端子は、ノード２０３ｄでビット線２２６に結合している。
【００３２】
　例示としてのメモリアレイ２００の場合には、メモリセル２０９は、少なくともスタンバイ・モード、読み出しモードまたは書き込みモードで使用される。好適には、メモリセルは、読み出しまたは書き込み動作が要求されるまでスタンバイ・モードでいて、その後、読み出し動作または書き込み動作終了後にスタンバイ・モードに戻ることが好ましい。動作のスタンバイ・モード中、ＦｅＧＦＥＴデバイス内に記憶されているメモリセルの状態は保護される（すなわち、保持される）。図１のメモリアレイ１００で説明したのと同じような方法で、ＦｅＧＦＥＴデバイスのゲート端子、ドレイン端子およびソース端子を共通の等電圧Ｖｅｑに電気的に結合することにより、各ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の電気ダイポールの向きが均等に維持される。電界が存在しなければ、ＦｅＧＦＥＴデバイス内の任意の領域（すなわち、電気ダイポール）の電界による反転が防止され、アレイ２００内のすべてのメモリセル２０９の論理状態が保持される。
【００３３】
　好適には、例示としてのメモリアレイ２００での読み出し動作は、図１および図２のメモリアレイ１００で説明したのと同じ方法で実行することが好ましい。より詳細に説明すると、選択したＦｅＧＦＥＴ２０１ａのチャネル領域のコンダクタンスは、２つの安定状態のうちの一方により決定される。この決定が、強誘電体ゲートの誘電体層に関連する抗電界より低い電位で行われる限りは、すでに説明したように、読み出しは非破壊的に行われる（すなわち、チャネルの状態は保持される）。それ故、メモリセル２０９の現在の状態を変化させないで、選択したメモリセル２０９ａの読み出し動作を行うためには、好適には、書き込みビット線２２０，２２４、ビット線２２６、およびワード線２１６を等電圧Ｖｅｑに保持することが好ましい。等電圧Ｖｅｑは、正（例えば、ＶＤＤ）の電圧供給レールと負（例えば、アース）の電圧供給レール（例えば、ＶＤＤ／２）の間の半分に設定される。好適には、ワード線２１２は、等電圧Ｖｅｑより少し低いか少し高い電圧を供給することにより、読み出し動作のための選択したメモリセル２０９ａを部分的に選択するために使用することが好ましい。同時に、選択したＦｅＧＦＥＴ２０１ａのチャネル領域のコンダクタンスを決定するために、等電圧Ｖｅｑが、ビット線２２２上に強制的に供給され、結果として得られる電流が測定されるか、またはその逆が行われる。各ＦｅＧＦＥＴの端子をほぼ同じ電位に保持すると、ＦｅＧＦＥＴの強誘電体ゲートの誘電体層を横切る電界は存在しない。
【００３４】
　図６は、読み出し動作を説明するために簡単にしたメモリアレイ２００の略図である。この図に示すように、ＦｅＧＦＥＴデバイス２０１ａ，２０１ｂ，２０１ｃ，２０１ｄのチャネル領域は、アレイ内の対応するビット線およびワード線の間にそれぞれ結合している抵抗２５１ａ，２５１ｂ，２５１ｃ，２５１ｄ（本明細書においては、全体を２５１で表す）としてモデル化することができる。例えば、ＦｅＧＦＥＴ２０１ａに関連するチャネル領域は、ノード２０３ａのところのビット線２２２およびノード２０７ａのところのワード線２１２の両端に結合している抵抗２５１ａで表される。すでに説明したように、各抵抗２５１の抵抗値は、それに関連するＦｅＧＦＥＴデバイスの論理状態により変化する。この論理状態とは、ＦｅＧＦＥＴの２つの可能なダイポールの向きの一方を表す。好適には、書き込みビット線２２０，２２４は、読み出し動作中、等電圧Ｖｅｑに保持することが好ましいが、図６には示していない。選択したメモリセルのＦｅＧＦＥＴのチャネル領域の抵抗（コンダクタンス）は、当業者であれば周知のように、好適には、ある電圧を強制的に供給し、信号電流を同時に測定することにより（または、その逆を行うことにより）決定される。測定した抵抗値は、すでに説明したように、それに対応するメモリセルの論理状態を表す。
【００３５】
　図７は、本発明による選択したメモリセル２０９ａを読み出すために使用する例示としての信号を示すタイミング図である。図を見れば分かるように、選択したメモリセル２０９ａに接続しているもの以外のすべての書き込みビット線２２０，２２４、ビット線２２６およびワード線２１６は等電圧Ｖｅｑに保持される。読み出し動作中、好適には、等電圧Ｖｅｑにほぼ等しい電圧をビット線２２２上に強制的に供給し、電圧降下を維持するのに必要な結果として得られる電流が同時に測定されることが好ましい。好適には、ほぼ同時に、選択したメモリセル２０９ａのＦｅＧＦＥＴ２０１ａに関連する抗電圧を超えるように、ワード線２１２が、等電圧Ｖｅｑから、等電圧Ｖｅｑより低いか高い電圧であって、等電圧Ｖｅｑよりあまり低くもなければ、あまり高くもないある電圧に移行し、それにより、セルの論理状態を保持することが好ましい。
【００３６】
　図５を参照しながら、例示としてのメモリアレイ２００内の選択したメモリセル２０９ａに対する書き込み動作について説明するが、これは単に例示としてのものに過ぎない。以下の説明おいては、すでに説明したように、選択したメモリセル２０９ａを含むすべてのメモリセルは、最初、動作のスタンバイ・モード状態にあると仮定する。メモリアレイ２００に対する書き込み動作は、図１のメモリアレイ１００で説明した書き込み動作とは少し違っている。このような違いがあるのは、アレイ２００内の書き込みビット線の接続配置のためである。図１のメモリアレイ１００の場合には、書き込み線は、同じ書き込み線に沿った２つのメモリセルが、同じワード線またはビット線を共有しないように、対角線方向に沿った対応するメモリセルに結合していたことを思い出してほしい。図５のメモリアレイ２００は、同じ書き込みビット線に結合しているメモリセルが同じビット線を共有するような構成になっている。図５のメモリアレイ２００は、図１のメモリアレイ１００と比較すると、コンパクトなメモリセルおよび簡単な復号回路を供給する。以下に説明するように、メモリアレイ２００よりメモリアレイ１００が優れている点は書き込み動作であり、より詳細に説明すると、強誘電体ゲートの誘電体層内に論理状態を記憶することである。それ故、各メモリ・アーキテクチャは、それに関連するいくつかの折り合う点を持つ。
【００３７】
　引き続き図５について説明すると、書き込み動作中、ビット線２２２，２２６は、等電圧Ｖｅｑに維持することが好ましい。この等電圧Ｖｅｑは、すでに説明したように、正および負の電圧供給レールの間の半分（例えば、ＶＤＤ／２）であってもよい。メモリアレイ２００内の選択しなかったメモリセル（例えば、２０９ｂ，２０９ｃ，２０９ｄ）に対応するワード線（例えば、２１６）、書き込みビット線（例えば、２２４）も、好適には、等電圧Ｖｅｑに保持することが好ましい。選択したメモリセル２０９ａを、必要な論理状態（例えば、「０」または「１」）に書き込むために、選択したメモリセル２０９ａ内のＦｅＧＦＥＴ２０１ａに結合しているワード線２１２および書き込みビット線２２０に供給される電圧は、２つの電圧の合計が、ＦｅＧＦＥＴ２０１ａの強誘電体ゲートの誘電体層の抗電圧ＶＣに少なくとも等しくなるように、ＦｅＧＦＥＴ２０１ａのノード２０７ａでの第１のドレイン／ソース端子およびノード２０５ａのところのゲート端子の両端で効果的に加算される。
【００３８】
　好適には、選択したメモリセル２０９ａに論理「０」を書き込むために、電圧−ＶＣ／２をワード線２１２に供給することができ、一方、書き込みビット線２２０に電圧ＶＣ／２を供給することができることが好ましい。その結果、ＦｅＧＦＥＴ２０１ａの強誘電体ゲートの誘電体層の両端の全電圧はＶＣに等しくなる。選択したＦｅＧＦＥＴ２０１ａを反対の電気ダイポールの向きに書き込むために、書き込みビット線２２０およびワード線２１２に供給する２つの電圧の符号は逆になる。このようにして、書き込みビット線２２０とワード線２１２との間の電位差により発生する電界は、好適には、ＦｅＧＦＥＴ２０１ａの強誘電体ダイポールを、それぞれ、選択したメモリセル２０９ａの論理「１」または「０」に対応する正または負の向きに書き込むことが好ましい。
【００３９】
　都合の悪いことに、ノード２０３ａに接続している第２のドレイン／ソース端子付近の強誘電体ゲートの誘電体層の一部は、全抗電圧ＶＣまたは−ＶＣではなく、ＶＣ／２または−ＶＣ／２のどちらかである抗電圧の半分しか供給を受けない。何故なら、ビット線２２２は、好適には、等電圧Ｖｅｑに近い電圧に保持することが好ましいからである。図１のメモリアレイ１００の場合のように、ビット線２２２上の電圧がワード線２１２の電圧に設定された場合には、選択しなかったメモリセル２０９ｂに偶発的な書き込みが行われる。何故なら、全抗電圧ＶＣまたは−ＶＣが、ノード２０３ｂに接続している第２のドレイン／ソース端子の付近の強誘電体ゲートの誘電体層の一部に供給されるからである。メモリアレイ２００においては、選択しなかったメモリセルにも、同様に偶発的な書き込み動作を行わないで、選択したメモリセルの強誘電体ゲートの誘電体層の両端に均等に電界を掛けるための手段が存在しない。
【００４０】
　図８は、本発明による選択したメモリセル２０９ａ内の選択したＦｅＧＦＥＴ２０１ａの論理状態を書き込むために使用する例示としての信号を示すタイミング図である。図を見れば分かるように、選択しなかったメモリセルに対応する書き込みビット線２２４、ワード線２１６およびビット線２２６は等電圧Ｖｅｑに保持される。選択したメモリセル２０９ａに対応するビット線２２２も、すでに説明したように、等電圧Ｖｅｑに保持される。メモリセル２０９ａの「０」書き込み動作中、ワード線２１２は、ＶＤＤ／２であってもよい等電圧Ｖｅｑから、ゼロボルトであってもよい電圧−ＶＣ／２に移行する。同時に、書き込みビット線２２０は、電圧ＶＤＤ／２からＶＤＤであってもよいＶＣ／２に移行し、それにより、ＦｅＧＦＥＴ２０１ａの強誘電体ゲートの誘電体層の両端に、抗電圧ＶＣに少なくとも等しいある電圧を掛ける。同様に、「１」書き込み動作中、選択したメモリセル２０９ａに対応するワード線２１２および書き込みビット線２２０上の電圧の極性は逆になる。
【００４１】
　本発明の他の実施形態（図示せず）の場合には、別々の個々のメモリアレイ１００，２００は、例えば、一方の上に他方を積み重ねる方法で積み重ねることができる。２つまたはそれ以上のメモリセルを垂直方向に積み重ねることにより、記憶装置の密度を改善することができ、そのため、ダイのコストを最低限度まで低減することができる。この積み重ねたメモリ・アーキテクチャに対する読み出しおよび書き込み動作は、各メモリアレイ構成のところで前に説明した方法と類似の方法で行うことができる。
【００４２】
　添付の図面を参照しながら、本発明の例示としての実施形態について説明してきたが、本発明は、これらのそのままの実施形態に制限されるものではなく、また、当業者であれば、添付の特許請求の範囲から逸脱することなしに、種々の他の変更および修正を行うことができることを理解されたい。
【００４３】
　まとめとして、本発明の構成に関して以下の事項を開示する。
【００４４】
（１）不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも１つが、少なくとも１つのメモリセルの論理状態を記憶するための３端子不揮発性記憶素子を備え、さらに、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルに選択的に書き込むために、前記メモリセルに動作できるように結合している複数の書き込み線と、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルを選択的に読み出しおよび書き込むために、前記メモリセルに動作できるように結合している複数のビット線およびワード線とを備え、前記メモリアレイが、前記少なくとも１つのメモリセルの対応する不揮発性記憶素子に動作できるように結合しているパスゲートを必要としないような構成になっている不揮発性メモリアレイ。
（２）前記ワード線が前記ビット線にほぼ直角に配置されていて、
　前記書き込み線が、同じ書き込み線に結合している２つのメモリセルが同じワード線またはビット線を共有しないように、前記ワード線およびビット線に対してほぼ対角線方向に配置されている、請求項１に記載のメモリアレイ。
（３）前記メモリセルの少なくとも一部が、それぞれビット線と対応するワード線の交点で動作できるように結合している、請求項２に記載のメモリアレイ。
（４）前記ワード線が、前記ビット線に対してほぼ直角に配置されていて、
　前記書き込み線が、前記ワード線およびビット線の少なくとも一方に対してほぼ平行に配置されている、請求項１に記載のメモリアレイ。
（５）前記不揮発性記憶素子の第１の端子が、対応する書き込み線に結合していて、前記不揮発性記憶素子の第２の端子が、対応するワード線に結合していて、前記不揮発性記憶素子の第３の端子が、対応するビット線に結合している、請求項１に記載のメモリアレイ。
（６）前記少なくとも１つのメモリセルが、少なくとも、
　前記少なくとも１つのメモリセルの論理状態が読み出される第１のモード、および
　前記少なくとも１つのメモリセルが所定の論理状態に書き込まれる第２のモードで選択的に動作することができる、請求項１に記載のメモリアレイ。
（７）前記第１のモードが、前記不揮発性記憶素子の前記第２および第３の端子間の領域のコンダクタンスを決定するステップを含み、前記コンダクタンスが、前記少なくとも１つのメモリセルの論理状態を表す、請求項６に記載のメモリアレイ。
（８）第１の動作モード中、前記不揮発性記憶素子内の第２および第３の端子間の領域のコンダクタンスが、
　前記不揮発性記憶素子の第２および第３の端子の両端に所定の電位を供給し、ほぼ同時に、前記不揮発性記憶素子の前記第２および第３の端子間の領域を通って流れる電流を測定するステップと、
　前記不揮発性記憶素子の前記第２および第３の端子間の領域を通して所定の電流を供給し、ほぼ同時に、前記不揮発性記憶素子の第２および第３の端子間の電圧を測定するステップのうちの少なくとも１つを実行することにより決定される、請求項７に記載のメモリアレイ。
（９）前記不揮発性記憶素子が、強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）であり、前記第１の端子が、前記ＦｅＧＦＥＴのゲート端子であり、前記第２の端子が、前記ＦｅＧＦＥＴの第１のドレイン／ソース端子であり、前記第３の端子が、前記ＦｅＧＦＥＴの第２のドレイン／ソース端子である、請求項６に記載のメモリアレイ。
（１０）前記第２の動作モード中、強誘電体ゲートの誘電体層に関連する抗電界に少なくとも等しい前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層内に電界が発生し、それにより、前記メモリセルの論理状態が前記ＦｅＧＦＥＴに記憶され、前記論理状態の少なくとも一部が、供給された電界の向きにより決定されるように、前記ＦｅＧＦＥＴのゲート端子と、前記第１および第２のドレイン／ソース端子のうちの少なくとも１つとの間に電位を供給することにより、少なくとも１つのメモリセルの論理状態が書き込まれる、請求項９に記載のメモリアレイ。
（１１）前記第２のモードが、
　前記ＦｅＧＦＥＴの第１のドレイン／ソース端子および前記第２のドレイン／ソース端子のうちの少なくとも１つに第１の電圧を供給するステップであって、該第１の電圧が、前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層の抗電圧ＶＣより小さいステップと、
　前記ＦｅＧＦＥＴのゲート端子に第２の電圧を供給するステップであって、該第２の電圧が、前記第１の電圧と加算した場合に、前記ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の抗電圧ＶＣに少なくとも等しい電位になる電圧と極性を有するステップとを含む、請求項９に記載のメモリアレイ。
（１２）前記第１の電圧が、前記抗電圧の半分（ＶＣ／２）にほぼ等しい電位を有し、前記第２の電圧が、前記第１の電圧の反対の極性を有する抗電圧の半分（−ＶＣ／２）にほぼ等しい電位を有する、請求項１１に記載のメモリアレイ。
（１３）少なくとも１つのメモリセルが、さらに、少なくとも第３のモードで選択的に動作することができ、前記不揮発性記憶素子の第１、第２および第３の端子のところの電位がほぼ等しく、それにより、前記少なくとも１つのメモリセルの論理状態を保持する、請求項６に記載のメモリアレイ。
（１４）少なくとも２つのメモリセルが、垂直方向に相互に積み重ねられる、請求項１に記載のメモリアレイ。
（１５）不揮発性メモリアレイを形成するための方法であって、
　複数のメモリセルを供給するステップであって、前記メモリセルのうちの少なくとも１つが少なくとも１つのメモリセルの論理状態を記憶するための３端子不揮発性記憶素子を備える複数のメモリセルを供給するステップと、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に読み出しおよび書き込むために、前記メモリセルを複数の書き込み線、ビット線およびワード線に結合するステップであって、前記メモリセルが、前記少なくとも１つのメモリセルの対応する不揮発性記憶素子に結合しているパスゲートを使用しなくてもすむように、前記書き込み線、ビット線およびワード線に動作できるように結合しているステップとを含む方法。
（１６）前記メモリセルを前記複数の書き込み線、ビット線およびワード線に結合するステップが、
　各不揮発性記憶素子の第１の端子を対応する書き込み線に接続するステップと、
　各不揮発性記憶素子の第２の端子を対応するワード線に接続するステップと、
　各不揮発性記憶素子の第３の端子を対応するビット線に接続するステップとを含む、請求項１５に記載の方法。
（１７）前記複数のワード線の少なくとも一部を、前記複数のビット線の少なくとも一部に対してほぼ直角に配置するステップと、
　同じ書き込み線に結合している２つのメモリセルが、同じワード線またはビット線を共有しないように、前記複数の書き込み線の少なくとも一部を、前記ワード線およびビット線に対してほぼ対角線方向に配置するステップとをさらに含む、請求項１５に記載の方法。
（１８）第１の動作モード中、前記少なくとも１つのメモリセルの論理状態を選択的に読み出すステップと、
　第２の動作モード中、前記少なくとも１つのメモリセルの論理状態を選択的に書き込むステップとをさらに含む、請求項１５に記載の方法。
（１９）前記少なくとも１つのメモリセルの論理状態を読み出すステップが、前記不揮発性記憶素子の前記第２および第３の端子間の領域のコンダクタンスを決定するステップを含み、前記コンダクタンスが、前記少なくとも１つのメモリセルの論理状態を表す、請求項１８に記載の方法。
（２０）チャネル領域の前記コンダクタンスを決定するステップが、
　前記不揮発性記憶素子の前記第２および第３の端子の両端に所定の電位を供給し、ほぼ同時に、前記不揮発性記憶素子の前記第２および第３の端子間の領域を通って流れる電流を測定するステップと、
　前記不揮発性記憶素子の前記第２および第３の端子間の領域を通して所定の電流を供給し、ほぼ同時に、前記不揮発性記憶素子の前記第２および第３の端子間の電圧を測定するステップのうちの少なくとも１つを含む、請求項１９に記載の方法。
（２１）前記不揮発性記憶素子が、強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）であり、前記第１の端子が、前記ＦｅＧＦＥＴのゲート端子であり、前記第２の端子が、前記ＦｅＧＦＥＴの第１のドレイン／ソース端子であり、前記第３の端子が、前記ＦｅＧＦＥＴの第２のドレイン／ソース端子である、請求項１８に記載の方法。
（２２）前記少なくとも１つのメモリセルの論理状態を書き込むステップが、前記強誘電体ゲートの誘電体層に関連する抗電界に少なくとも等しい前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層内に電界を発生し、それにより、前記メモリセルの論理状態が、前記ＦｅＧＦＥＴに記憶され、前記論理状態の少なくとも一部が、前記電界の向きにより決定される、請求項２１に記載の方法。
（２３）前記少なくとも１つのメモリセルの論理状態を書き込むステップが、
　前記ＦｅＧＦＥＴの第１のドレイン／ソース端子および前記第２のドレイン／ソース端子のうちの少なくとも１つに第１の電圧を供給するステップであって、前記第１の電圧が、前記ＦｅＧＦＥＴの前記強誘電体ゲートの誘電体層の抗電圧ＶＣより小さいステップと、
　前記ＦｅＧＦＥＴの前記ゲート端子に第２の電圧を供給するステップであって、前記第２の電圧が、前記第１の電圧と加算した場合に、強誘電体ゲートの誘電体層の抗電圧ＶＣに少なくとも等しい前記ＦｅＧＦＥＴの強誘電体ゲートの誘電体層の電位になる電圧と極性を有するステップとを含む、請求項２１に記載の方法。
（２４）前記第１の電圧が、前記抗電圧ＶＣの半分（ＶＣ／２）にほぼ等しい電位を有し、前記第２の電圧が、前記第１の電圧の反対の極性を有する抗電圧ＶＣの半分（−ＶＣ／２）にほぼ等しい電位を有する、請求項２３に記載の方法。
（２５）２つまたはそれ以上のメモリセルを垂直方向に相互に積み重ねるステップを含む、請求項１５に記載の方法。
（２６）複数のビット線、ワード線および書き込み線を含むメモリアレイで使用するためのメモリセルであって、
　前記メモリセルの論理状態を記憶するための、第１、第２および第３の端子を含む不揮発性記憶素子を含み、
　前記不揮発性記憶素子の前記第１、第２および第３の端子が、前記不揮発性記憶素子に結合しているパスゲートを使用しなくてもすむように、前記メモリアレイにおいて、それぞれ、対応するビット線、ワード線、および書き込み線に動作できるように結合しているメモリセル。
【図面の簡単な説明】
【００４５】
【図１】本発明の１つの態様により形成した例示としての不揮発性メモリアレイの少なくとも一部を示す電気的概略図である。
【図２】図１のメモリアレイの簡単な回路を示す電気的概略図である。
【図３】本発明による、図１のメモリアレイ内の選択したメモリセルを読み出すための例示としての信号を示す論理タイミング図である。
【図４】本発明による、図１のメモリアレイ内の選択したメモリセルに書き込むための例示としての信号を示す論理タイミング図である。
【図５】本発明の他の態様により形成した、例示としての不揮発性メモリアレイの少なくとも一部を示す電気的概略図である。
【図６】図５のメモリアレイの簡単な回路を示す電気的概略図である。
【図７】本発明による、図５のメモリアレイ内の選択したメモリセルを読み出すための例示としての信号を示す論理タイミング図である。
【図８】本発明による、図５のメモリアレイ内の選択したメモリセルに書き込むための例示としての信号を示す論理タイミング図である。
【符号の説明】
【００４６】
１００　メモリアレイ
１０９　メモリセル
１１２，１１６，１２０，２１２，２１６　ワード線
１２２，１２６，１３０，２２２，２２６　ビット線
１４０，１４２，１４４，１４６，１４８　書き込み線
１５１　抵抗
２２０，２２４　書き込みビット線
【図１】
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【図２】
2004118998.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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