(57)【要約】  【課題】  ＮＭＯＳ型固体撮像装置に、Ｎ型ＭＯＳトランジスタのみで回路構成された高速なＡＤ変換器を搭載できるようにする。  【解決手段】  ＮＭＯＳ型固体撮像装置１００は、２次元行列状に並べられた複数の画素１０１ａから構成される画素部１０１と、任意の画素行を選択するための行選択信号を出力する垂直走査器１０２と、任意の画素列を選択するための列選択信号を出力する水平走査器１０３とを備えている。画素部１０１から出力されたアナログ信号をデジタル信号に変換して記憶する比較器１０４及び記憶器１０５を構成する回路には昇圧回路が設けられており、それによって、電圧減衰がなく高速なＡＤ変換器をＮＭＯＳ型固体撮像装置１００に搭載できる。【選択図】      図１
2004254297.tif 000002
【特許請求の範囲】
【請求項１】
回路を構成するトランジスタとしてＮ型ＭＯＳトランジスタのみが用いられた固体撮像装置であって、
光に応答して電荷を発生する光電変換素子と該光電変換素子で発生した電荷と対応する電圧信号をアナログ信号として出力する増幅素子とをそれぞれを有する複数の画素が２次元行列状に並べられてなる画素部と、
前記画素部の各画素行に対して設けられた選択信号線と、
前記画素部の各画素列に対して設けられ且つ前記画素部の中から選択された画素行を構成する各画素における前記増幅素子から出力されたアナログ信号をデジタル信号に変換して記憶する比較記憶部と、
前記比較記憶部に記憶されたデジタル信号を時系列に選択して読み出す走査器と、
前記読み出されたデジタル信号を増幅して外部に出力する増幅器とを備えていることを特徴とする固体撮像装置。
【請求項２】
前記比較記憶部は比較器を有すると共に、該比較器は、Ｎ型ＭＯＳトランジスタのみが用いられ且つ互いに直列に接続された３個のインバータ回路と、出力信号の電圧減衰を防止し且つ該出力信号を高速化する昇圧回路とを有し、
前記３個のインバータ回路のうち１段目のインバータ回路の立ち下がり速度を大きくするために、前記１段目のインバータ回路におけるＧＮＤ電位と接続されるトランジスタのＯＮ抵抗は、電源電位と接続されるトランジスタのＯＮ抵抗よりも小さく設定され、
前記３個のインバータ回路のうち２段目のインバータ回路の立ち上がり速度を大きくするために、前記２段目のインバータ回路における電源電位と接続されるトランジスタのＯＮ抵抗は、ＧＮＤ電位と接続されるトランジスタのＯＮ抵抗よりも小さく設定され、
前記３個のインバータ回路のうち３段目のインバータ回路の立ち下がり速度を大きくするために、前記３段目のインバータ回路におけるＧＮＤ電位と接続されるトランジスタのＯＮ抵抗は、電源電位と接続されるトランジスタのＯＮ抵抗よりも小さく設定されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記比較記憶部は記憶器を有すると共に、該記憶器は、前記比較器からの信号に基づきカウンタ値を読み出す第１のスイッチと、前記読み出されたカウンタ値を保存する容量と、前記容量に保存されたカウンタ値を転送する第２のスイッチと、前記転送されたカウンタ値を削除する第３のスイッチと、前記走査器からの信号に基づき、前記転送されたカウンタ値を読み出す第４のスイッチと、前記読み出されたカウンタ値を外部に出力する前記増幅器とを有し、
前記増幅器は、出力信号の電圧減衰を防止し且つ該出力信号を高速化する昇圧回路を有することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記走査器のうちの水平走査器から出力された列選択信号に基づきパルス信号を生成するパルス生成器と、
前記生成されたパルス信号に基づき前記カウンタ値を生成するカウンタ生成器とをさらに備えていることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記カウンタ生成器は、出力信号の電圧減衰を防止し且つ該出力信号を高速化する昇圧回路を有することを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記パルス生成器によって生成されたパルス信号及び前記カウンタ生成器により生成されたカウンタ値のそれぞれに基づきランプ信号を生成するランプ波形生成器をさらに備えていることを特徴とする請求項４に記載の固体撮像装置。
【請求項７】
半導体基板上に形成され且つ光と対応する電圧信号をアナログ信号として出力する画素部と、
前記半導体基板上に形成され且つ前記画素部から出力されたアナログ信号をデジタル信号に変換するＡＤ変換器とを備え、
前記画素部及び前記ＡＤ変換器のそれぞれを構成するトランジスタは全てＮ型ＭＯＳトランジスタであり、
前記ＡＤ変換器は昇圧回路を含むことを特徴とする固体撮像装置。
【請求項８】
前記昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、
前記トランジスタのゲートに前記電源電位以上の電圧が印加されることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記ＡＤ変換器は、前記昇圧回路に加えて、比較器、記憶器、パルス生成器及びカウンタ生成器のうちのいずれか又は全てから構成される回路を含むことを特徴とする請求項７に記載の固体撮像装置。
【請求項１０】
前記比較器は、前記昇圧回路が付加されたインバータ回路を含み、
前記昇圧回路は、ソース又はドレインが電源電位と接続された第１のトランジスタを有し、
前記第１のトランジスタのゲートに前記電源電位以上の電圧が印加されることを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記比較器は、前記昇圧回路が付加されたインバータ回路を含み、
前記インバータ回路は、他のウェル領域から独立したウェル領域上に設けられた第２のトランジスタを有し、
前記第２のトランジスタのゲート及びソースは前記ウェル領域と電気的に接続されていることを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記記憶器は、複数のスイッチと容量と出力増幅器とを有し、
前記出力増幅器は昇圧回路を含み、
前記昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、
前記トランジスタのゲートに前記電源電位以上の電圧が印加されることを特徴とする請求項９に記載の固体撮像装置。
【請求項１３】
前記ＡＤ変換器により得られたデジタル信号を時系列に選択して読み出す走査器をさらに備え、
前記記憶器は、前記比較器からの信号に基づきカウンタ値を読み出す第１のスイッチと、前記読み出されたカウンタ値を保存する容量と、前記容量に保存されたカウンタ値を転送する第２のスイッチと、前記転送されたカウンタ値を消去する第３のスイッチと、前記走査器からの信号に基づき前記転送されたカウンタ値を読み出す第４のスイッチと、前記読み出されたカウンタ値を外部に出力する出力増幅器とを有することを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記ＡＤ変換器により得られたデジタル信号を時系列に選択して読み出す走査器をさらに備え、
前記パルス生成器は、前記走査器のうちの水平走査器から出力された列選択信号に基づきパルス信号を生成する回路であって、互いに直列に接続された複数のインバータ回路を含み、
前記複数のインバータ回路のうちの最終段のインバータ回路には昇圧回路が付加されており、
前記昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、
前記トランジスタのゲートに前記電源電位以上の電圧が印加されることを特徴とする請求項９に記載の固体撮像装置。
【請求項１５】
前記カウンタ生成器は、前記パルス生成器で生成されたパルス信号に基づきカウンタ値を生成する回路であって、それぞれ昇圧回路が付加された複数のインバータ回路を含み、
前記各昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、
前記トランジスタのゲートに前記電源電位以上の電圧が印加されることを特徴とする請求項９に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路を構成するトランジスタとしてＮ型ＭＯＳトランジスタのみを用いたＮＭＯＳ型固体撮像装置に関し、特に、デジタル信号出力機能を実現するためにＮＭＯＳ型固体撮像装置にＡＤ変換器を内蔵させる技術に関する。
【背景技術】
【０００２】
図１６は、従来のＣＭＯＳ型固体撮像装置の内部構成を示すブロック図である。図１６に示すように、ＣＭＯＳ型固体撮像装置１０は、行列状に並べられた複数の画素１１ａから構成される画素部１１と、画素部１１の中から任意の画素行を選択するための行選択信号を出力する垂直走査部１２と、行選択信号によって選択された画素行を構成する各画素から出力されるアナログ信号を読み出す水平走査部１３とを備えている。垂直走査部１２は、画素部１１の各画素行と第１の選択信号線１１ｂを介して接続されており、水平走査部１３は、画素部１１の各画素列と第２の選択信号線１１ｃを介して接続されている。また、画素部１１と水平走査部１３との間には、画素部１１の各画素から出力されるアナログ信号からノイズを除去するノイズ除去部１４が設けられている。また、ＣＭＯＳ型固体撮像装置１０は、水平走査部１３によって読み出されたアナログ信号を増幅する増幅アンプ部１５と、増幅アンプ部１５によって増幅されたアナログ信号をデジタルの画素信号に変換して外部（信号処理装置２０）に出力するＡＤ変換器１６とを備えている。尚、信号処理装置２０からは、ＣＭＯＳ型固体撮像装置１０の各構成部分の動作に必要なパルス等が送信される。
【０００３】
アナログの画素信号を出力する場合と比べて、デジタルの画素信号を出力する利点としては、固体撮像装置からＤＳＰ（Digital Signal Processor）に代表される信号処理装置までのインターフェース部分においてノイズの影響を受けにくくなること、及び信号の劣化が起こりにくくなることが挙げられる。このため、多くのＣＭＯＳ型固体撮像装置はＡＤ変換器を内蔵している（例えば特許文献１参照）。
【０００４】
近年、従来のＣＣＤ型固体撮像装置又はＣＭＯＳ型固体撮像装置とは別に、ＮＭＯＳ型固体撮像装置の開発が始められている。ＮＭＯＳ型固体撮像装置においては、回路を構成するトランジスタとしてＮ型ＭＯＳトランジスタのみが使用されている。すなわち、ＮＭＯＳ型固体撮像装置は、撮像性能を維持しつつ基板におけるウェル形成又はトランジスタ形成のプロセス工程数を大幅に削減できる魅力的な固体撮像装置として期待されている。
【０００５】
図１７は、従来のＮＭＯＳ型固体撮像装置の内部構成を示すブロック図である。図１７に示すように、ＮＭＯＳ型固体撮像装置３０は、行列状に並べられた複数の画素３１ａから構成される画素部３１と、画素部３１の中から任意の画素行を選択するための行選択信号を出力する垂直走査部３２と、行選択信号によって選択された画素行を構成する各画素から出力されるアナログ信号を読み出す水平走査部３３とを備えている。垂直走査部３２は、画素部３１の各画素行と第１の選択信号線３１ｂを介して接続され、水平走査部３３は、画素部３１の各画素列と第２の選択信号線３１ｃを介して接続されている。ここで、画素部３１と水平走査部３３との間には、画素部３１の各画素から出力されるアナログ信号からノイズを除去するノイズ除去部３４が設けられている。また、ＮＭＯＳ型固体撮像装置３０は、水平走査部３３によって読み出されたアナログ信号を増幅して外部（信号処理装置４０）に出力する増幅アンプ部３５をさらに備えている。尚、信号処理装置４０からは、ＮＭＯＳ型固体撮像装置３０の各構成部分の動作に必要なパルス等が送信される。
【特許文献１】特開２０００−２８６７０６（第２−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、トランジスタとしてＮ型ＭＯＳトランジスタのみを用いて構成されたＮＭＯＳ型固体撮像装置に、ＣＭＯＳ型固体撮像装置と同等の機能を搭載すること、特に、ＡＤ変換器を搭載することは、変換速度の確保という点から非常に困難である。具体的には、図１７に示すように、従来のＮＭＯＳ型固体撮像装置にはＡＤ変換器は搭載されていない。このため、ＮＭＯＳ型固体撮像装置は前述のように魅力的な固体撮像装置でありながら、ＣＭＯＳ型固体撮像装置と比べて機能的に劣ってしまうという問題がある。
【０００７】
前記に鑑み、本発明は、ＮＭＯＳ型固体撮像装置に、Ｎ型ＭＯＳトランジスタのみで回路構成された高速ＡＤ変換器を搭載できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明に係る固体撮像装置は、回路を構成するトランジスタとしてＮ型ＭＯＳトランジスタのみが用いられた固体撮像装置を前提とし、光に応答して電荷を発生する光電変換素子と該光電変換素子で発生した電荷と対応する電圧信号をアナログ信号として出力する増幅素子とを有する複数の画素が２次元行列状に並べられてなる画素部と、画素部の各画素行に対して設けられた選択信号線と、画素部の各画素列に対して設けられ且つ画素部の中から選択された画素行を構成する各画素における増幅素子から出力されたアナログ信号をデジタル信号に変換して記憶する比較記憶部と、比較記憶部に記憶されたデジタル信号を時系列に選択して読み出す走査器と、読み出されたデジタル信号を増幅して外部に出力する増幅器とを備えている。
【０００９】
本発明のＮＭＯＳ型固体撮像装置によると、比較記憶部において、画素部の中から選択された画素行を構成する各画素における増幅素子から出力されたアナログ信号をデジタル信号に高速に変換する。このため、ＮＭＯＳ型固体撮像装置においてもＣＭＯＳ型固体撮像装置と同程度のＡＤ変換機能を実現できるので、ＮＭＯＳ型固体撮像装置の付加価値を飛躍的に向上させることができる。
【００１０】
本発明のＮＭＯＳ型固体撮像装置において、比較記憶部は比較器を有すると共に、該比較器は、Ｎ型ＭＯＳトランジスタのみが用いられ且つ互いに直列に接続された３個のインバータ回路と、出力信号の電圧減衰を防止し且つ該出力信号を高速化する昇圧回路とを有することが好ましい。このとき、３個のインバータ回路のうち１段目のインバータ回路の立ち下がり速度を大きくするために、１段目のインバータ回路におけるＧＮＤ電位と接続されるトランジスタのＯＮ抵抗は、電源電位と接続されるトランジスタのＯＮ抵抗よりも小さく設定され、３個のインバータ回路のうち２段目のインバータ回路の立ち上がり速度を大きくするために、２段目のインバータ回路における電源電位と接続されるトランジスタのＯＮ抵抗は、ＧＮＤ電位と接続されるトランジスタのＯＮ抵抗よりも小さく設定され、３個のインバータ回路のうち３段目のインバータ回路の立ち下がり速度を大きくするために、３段目のインバータ回路におけるＧＮＤ電位と接続されるトランジスタのＯＮ抵抗は、電源電位と接続されるトランジスタのＯＮ抵抗よりも小さく設定されていることが好ましい。
【００１１】
このようにすると、比較器に昇圧回路を設けていると共に、比較器の３段目のインバータ回路の最終出力特性における「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルへの立ち下がり速度を大きくしているので、Ｎ型ＭＯＳトランジスタのみを用いた回路でも、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題を防止できる。
【００１２】
本発明のＮＭＯＳ型固体撮像装置において、比較記憶部は記憶器を有すると共に、該記憶器は、比較器からの信号に基づきカウンタ値を読み出す第１のスイッチと、読み出されたカウンタ値を保存する容量と、容量に保存されたカウンタ値を転送する第２のスイッチと、転送されたカウンタ値を削除する第３のスイッチと、走査器からの信号に基づき、転送されたカウンタ値を読み出す第４のスイッチと、読み出されたカウンタ値を外部に出力する増幅器とを有することが好ましい。また、増幅器は、出力信号の電圧減衰を防止し且つ該出力信号を高速化する昇圧回路を有することが好ましい。
【００１３】
このようにすると、記憶器において、動作の特徴に従って回路を共通化できるので、回路規模を縮小できる。また、増幅器に昇圧回路を設けているため、Ｎ型ＭＯＳトランジスタのみを用いた回路でも、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題を防止でき、それにより実用レベルの性能を持つＮＭＯＳ型固体撮像装置を実現できる。
【００１４】
本発明のＮＭＯＳ型固体撮像装置において、走査器のうちの水平走査器から出力された列選択信号に基づきパルス信号を生成するパルス生成器と、生成されたパルス信号に基づきカウンタ値を生成するカウンタ生成器とをさらに備えていることが好ましい。
【００１５】
このようにすると、従来、固体撮像装置の外部のＤＳＰ等の信号処理装置に搭載されていたパルス生成回路を削減できる。また、この場合、カウンタ生成器が、出力信号の電圧減衰を防止し且つ該出力信号を高速化する昇圧回路を有すると、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題をより確実に防止できる。
【００１６】
本発明のＮＭＯＳ型固体撮像装置において、パルス生成器によって生成されたパルス信号及びカウンタ生成器により生成されたカウンタ値のそれぞれに基づきランプ信号を生成するランプ波形生成器をさらに備えていてもよい。
【００１７】
本発明に係る他の固体撮像装置は、半導体基板上に形成され且つ光と対応する電圧信号をアナログ信号として出力する画素部と、該半導体基板上に形成され且つ画素部から出力されたアナログ信号をデジタル信号に変換するＡＤ変換器とを備え、画素部及びＡＤ変換器のそれぞれを構成するトランジスタは全てＮ型ＭＯＳトランジスタであり、ＡＤ変換器は昇圧回路を含む。
【００１８】
本発明の他のＮＭＯＳ型固体撮像装置によると、ＡＤ変換器において、画素部から出力されたアナログ信号をデジタル信号に変換する。また、ＡＤ変換器が昇圧回路を含むため、出力パルスの電圧減衰を防止することができると共に出力パルスを高速化することができる。このため、ＮＭＯＳ型固体撮像装置においてもＣＭＯＳ型固体撮像装置と同程度の高速ＡＤ変換機能を実現できるので、ＮＭＯＳ型固体撮像装置の付加価値を飛躍的に向上させることができる。
【００１９】
本発明の他のＮＭＯＳ型固体撮像装置において、昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、トランジスタのゲートに電源電位以上の電圧が印加されることが好ましい。
【００２０】
このようにすると、昇圧回路のトランジスタを完全に導通状態にすることができるので、電圧減衰を防止しながら「Ｈｉｇｈ」レベルを出力することができる。
【００２１】
本発明の他のＮＭＯＳ型固体撮像装置において、ＡＤ変換器は、昇圧回路に加えて、比較器、記憶器、パルス生成器及びカウンタ生成器のうちのいずれか又は全てから構成される回路を含むことが好ましい。
【００２２】
このようにすると、高速ＡＤ変換器を確実に構成することができる。
【００２３】
ＡＤ変換器が比較器を有する場合、該比較器は、昇圧回路が付加されたインバータ回路を含み、昇圧回路は、ソース又はドレインが電源電位と接続された第１のトランジスタを有し、第１のトランジスタのゲートに電源電位以上の電圧が印加されてもよい。
【００２４】
また、ＡＤ変換器が比較器を有する場合、該比較器は、昇圧回路が付加されたインバータ回路を含み、インバータ回路は、他のウェル領域から独立したウェル領域上に設けられた第２のトランジスタを有し、第２のトランジスタのゲート及びソースはウェル領域と接続されていてもよい。
【００２５】
ＡＤ変換器が記憶器を有する場合、該記憶器は、複数のスイッチと容量と出力増幅器とを有し、出力増幅器は昇圧回路を含み、昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、トランジスタのゲートに電源電位以上の電圧が印加されてもよい。このとき、記憶器は、比較器からの信号に基づきカウンタ値を読み出す第１のスイッチと、読み出されたカウンタ値を保存する容量と、容量に保存されたカウンタ値を転送する第２のスイッチと、転送されたカウンタ値を消去する第３のスイッチと、走査器からの信号に基づき転送されたカウンタ値を読み出す第４のスイッチと、読み出されたカウンタ値を外部に出力する出力増幅器とを有していてもよい。
【００２６】
ＡＤ変換器がパルス生成器を有する場合、該パルス生成器は、水平走査器から出力された列選択信号に基づきパルス信号を生成する回路であって、互いに直列に接続された複数のインバータ回路を含み、複数のインバータ回路のうちの最終段のインバータ回路には昇圧回路が付加されており、昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、トランジスタのゲートに電源電位以上の電圧が印加されてもよい。
【００２７】
ＡＤ変換器がカウンタ生成器を有する場合、該カウンタ生成器は、パルス生成器で生成されたパルス信号に基づきカウンタ値を生成する回路であって、それぞれ昇圧回路が付加された複数のインバータ回路を含み、各昇圧回路は、ソース又はドレインが電源電位と接続されたトランジスタを有し、トランジスタのゲートに電源電位以上の電圧が印加されてもよい。
【発明の効果】
【００２８】
本発明によると、ＮＭＯＳ型固体撮像装置に、画素部から出力されたアナログ信号をデジタル信号に変換し且つＮ型ＭＯＳトランジスタのみから構成された高速比較記憶部、つまり高速ＡＤ変換器が設けられている。このため、ＮＭＯＳ型固体撮像装置においてもＣＭＯＳ型固体撮像装置に劣らないＡＤ変換器を組み込むことが可能となるので、ＮＭＯＳ型固体撮像装置の付加価値を飛躍的に向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の一実施形態に係る固体撮像装置、具体的には、回路を構成するトランジスタとしてＮ型ＭＯＳトランジスタのみを用い且つＡＤ変換器を内蔵したＮＭＯＳ型固体撮像装置について、図面を参照しながら説明する。
【００３０】
図１は、本実施形態のＮＭＯＳ型固体撮像装置の概略構成を示すブロック図である。
【００３１】
図１に示すように、ＮＭＯＳ型固体撮像装置１００は、２次元行列状に並べられた複数の画素１０１ａから構成される画素部１０１と、画素部１０１の中から任意の画素行を選択するための行選択信号を出力する垂直走査器１０２と、画素部１０１から任意の画素列を選択するための列選択信号を出力する水平走査器１０３とを備えている。尚、垂直走査器１０２は、画素部１０１の各画素行と第１の選択信号線１０１ｂを介して接続されており、水平走査器１０３は、画素部１０１の各画素列と第２の選択信号線１０１ｃを介して接続されている。図示は省略しているが、画素部１０１の各画素１０１ａは、光に応答して電荷を発生する光電変換素子（例えばフォトダイオード）と、該光電変換素子で発生した電荷と対応する電圧信号をアナログ信号として出力する増幅素子（例えば増幅トランジスタ）とを有する。
【００３２】
本実施形態の特徴は、画素部１０１と水平走査器１０３との間に、比較記憶部（比較器１０４及び記憶器１０５）が画素部１０１の各画素列に対して設けられていることである。比較記憶部は、画素部１０１の中から選択された画素行を構成する各画素１０１ａにおける増幅素子から出力されたアナログ信号をデジタル信号に変換して記憶するものである。具体的には、比較器１０４は、行選択信号によって選択された画素行の各画素１０１ａからアナログ信号を読み出すと共に該読み出されたアナログ信号をランプ信号と合成して該合成信号と基準電圧とを比較する。また、記憶器１０５は、比較器１０４によって得られた比較結果を入力して該比較結果に基づきカウンタ値を記憶すると共に該記憶されたカウンタ値を列選択信号に基づきデジタル信号として時系列に読み出す。尚、後述するように、記憶器１０５の内部には、デジタル信号を増幅して外部（信号処理装置１５０）に出力する増幅器が設けられている。
【００３３】
また、本実施形態の他の特徴として、ＮＭＯＳ型固体撮像装置１００は、水平走査器１０３からの列選択信号に基づきパルス信号を生成するパルス生成器１０６と、パルス生成器１０６からのパルス信号に基づき、記憶器１０５に必要なカウンタ値を生成するカウンタ生成器１０７と、カウンタ生成器１０７からのカウンタ値に基づきアナログ信号を生成するＤＡ変換器１０８と、ＤＡ変換器１０８からのアナログ信号とパルス生成器１０６からのパルス信号とに基づき、比較器１０４に必要なランプ信号を生成するランプ波形生成器１０９とをさらに備えている。尚、パルス生成器１０６からは、画素部１０１、垂直走査器１０２、比較器１０４及び記憶器１０５のそれぞれに対してもパルス信号が送られる。また、ＮＭＯＳ型固体撮像装置１００の外部の信号処理装置１５０からは、水平走査器１０３及びカウンタ生成器１０７のそれぞれに対して所定の信号が送られる。
【００３４】
以上のように、本実施形態においては、比較器１０４、記憶器１０５、パルス生成器１０６及びカウンタ生成器１０７によってＡＤ変換器が構成されるが、ＡＤ変換器の構成方法は、これに限られるものではない。例えば、ＡＤ変換器は、比較器１０４、記憶器１０５、パルス生成器１０６及びカウンタ生成器１０７の全てを有している必要はない。また、後述するように、ＡＤ変換器は昇圧回路を含むことが好ましい。
【００３５】
以下、ＮＭＯＳ型固体撮像装置１００の各構成要素、具体的には、比較器１０４、記憶器１０５、パルス生成器１０６、カウンタ生成器１０７、ＤＡ変換器１０８及びランプ波形生成器１０９のそれぞれについて詳しく説明する。尚、以下の説明においては、ＮＭＯＳ型固体撮像装置１００の各構成要素（画素部及びＡＤ変換器等）が同一チップ（つまり同一半導体基板）上に形成されていることを前提とする。
【００３６】
まず、比較器１０４について説明する。図１に示すように、比較器１０４は、画素部１０１から列毎に出力されるアナログ画素信号と、ランプ波形生成器１０９から出力されるランプ信号とから合成信号を生成し、該合成信号と比較器１０４内で発生させた基準電圧とを比較し、該比較結果を記憶器１０５に高速で伝送する。ところで、比較器１０４を構成するトランジスタはＮ型ＭＯＳトランジスタのみであるが、本実施形態では、Ｎ型ＭＯＳトランジスタよりなる回路に特有の、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題を防止するために、以下に説明するような回路的に特別な対策を比較器１０４に施している。すなわち、比較器１０４において、互いに直列に接続された３個のインバータ回路を用いている。ここで、３個のインバータ回路のうち入力初段（第１段）のインバータ回路は、立ち下がり速度を速くするために、ＧＮＤ電位と接続されるトランジスタのＯＮ抵抗が相対的に小さくなると共に電源電位と接続されるトランジスタのＯＮ抵抗が相対的に大きくなるように設計されている。また、２段目のインバータ回路は、立ち上がり速度を速くするために、電源電位と接続されるトランジスタのＯＮ抵抗が小さくなると共にＧＮＤ電位と接続されるトランジスタのＯＮ抵抗が大きくなるように設計されている。また、３段目のインバータ回路は、立ち下がり速度を速くするために、ＧＮＤ電位と接続されるトランジスタのＯＮ抵抗が小さくなると共に電源電位と接続されるトランジスタのＯＮ抵抗が大きくなるように設計されている。さらに、出力パルスの電圧減衰を防止すると共に出力パルスを高速化するために、比較器１０４には昇圧回路が設けられる。このように、３段目のインバータ回路の最終出力特性における「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルへの立ち下がり速度の向上に重点を置いた回路設計を行なうことによって、Ｎ型ＭＯＳトランジスタのみを用いた回路でも、信号電圧レベル保持、消費電力削減又は応答速度向上等の性能面で実用レベルを達成できる。
【００３７】
図２は、本実施形態の比較器１０４の回路構成（画素列６列分と対応する部分）の一例を示すブロック図であり、図３は、図２に示す比較器１０４における１画素列と対応する部分の詳細な回路構成を示すブロック図であり、図４は、図２に示す比較器１０４の動作タイミング図である。尚、図２及び図３において、Ｍ１９〜Ｍ２９はＮ型ＭＯＳトランジスタであり、Ｃ２０〜Ｃ２３は容量であり、Ｉ２１〜Ｉ２３はインバータ回路である。
【００３８】
図２〜図４に示すように、比較器１０４においては、まず、水平ブランキング期間中にアナログ画素信号ＳＩＧがリセットレベルにホールドされた状態で画素信号入力スイッチＳＩＧＳＷを「Ｈｉｇｈ」にすることにより、トランジスタＭ２０をオンして画素信号ＳＩＧのリセットレベルを入力する。次に、コンパレータリセットスイッチＣＭＰＲＳを「Ｈｉｇｈ」にすることにより、トランジスタＭ２２をオンしてトランジスタＭ２３の閾値バラツキと各画素の増幅トランジスタの閾値バラツキとを削除した後、各画素のフォトダイオードから画素信号ＳＩＧを読み出す。その後、ランプ信号入力スイッチＳＡＷＳＷを「Ｈｉｇｈ」にすることにより、トランジスタＭ１９をオンしてランプ信号を入力し、それによってランプ信号と画素信号ＳＩＧとの合成信号を、ノードＶＩＮ（図３参照）に出現させる。ここで、ＶＩＮ部電圧の初期値が必ずトランジスタＭ２３の閾値バラツキよりも低い電圧になるようにランプ波形が調整される。続いて、ランプ信号がリニアにスイープされるに従ってＶＩＮ部電圧も上昇し、ＶＩＮ部電圧がトランジスタＭ２３の閾値よりも高い電圧になった時点で、ノードＮ２２が「Ｌｏｗ」レベルに、ノードＮ２４が「Ｈｉｇｈ」レベルに、そしてコンパレータ出力信号ＣＭＰＯＵＴが「Ｌｏｗ」レベルにそれぞれ変化する。
【００３９】
比較器１０４によって実現すべきポイントは、コンパレータ出力信号ＣＭＰＯＵＴの初期値である「Ｈｉｇｈ」レベルが電源電圧（電源電位）レベルであること、及びＣＭＰＯＵＴの「Ｈｉｇｈ」から「Ｌｏｗ」への立ち下がり速度が可能な限り高速であることである。この理由は、比較器１０４の後段にある記憶器１０５（図５参照）において、ＣＭＰＯＵＴによってＮ型ＭＯＳトランジスタＭ３０が制御されてカウンタ値が記憶される構成が採用されているためである。
【００４０】
そこで、本実施形態では、使用トランジスタがＮ型ＭＯＳトランジスタのみである、３段のインバータ回路Ｉ２１〜Ｉ２３のディメンジョンを工夫した。すなわち、１段目のインバータ回路Ｉ２１においては立ち下がり特性を重視し、２段目のインバータ回路Ｉ２２においては立ち上がり特性を重視し、且つ３段目のインバータ回路Ｉ２３においては立ち下がり特性を重視する設計を行なった。
【００４１】
具体的には、１段目のインバータ回路Ｉ２１においては、「Ｌｏｗ」にドライブするトランジスタＭ２３のゲート長を相対的に小さくすると共にゲート幅を相対的に大きくすることによってトランジスタＭ２３のオン抵抗を小さくし、それにより１段目のインバータ回路Ｉ２１の立ち下がり速度を高速化する。一方、「Ｈｉｇｈ」にドライブするトランジスタＭ２１のゲート長を相対的に大きくすると共にゲート幅を相対的に小さくすることによってトランジスタＭ２１のオン抵抗を大きくし、それにより電流を小さくする。尚、昇圧回路が付加された１段目のインバータ回路Ｉ２１における「Ｈｉｇｈ」電位は、インバータ回路Ｉ２１のトランジスタＭ２１がデプレッション型であるために、電源電位（つまり電源電圧ＶＤＤ）と同じ電位になっている。図１８は、１段目のインバータ回路Ｉ２１を構成するトランジスタＭ２１の断面図である。図１８に示すように、トランジスタＭ２１の導電形態と同じ導電型の半導体基板２００、つまり本実施形態のＮＭＯＳ型固体撮像装置１００が搭載される半導体基板２００には、半導体基板２００と異なる導電型のウェル２０１及び２０２が形成されている。ここで、ウェル２０２はウェル２０１から独立して形成されている。また、ウェル２０１上には、トランジスタＭ２１以外のＮ型ＭＯＳトランジスタが形成される一方、ウェル２０２上にはトランジスタＭ２１のみが形成される。具体的には、ウェル２０２上には絶縁膜２０３を介してゲート電極２０６が形成されている。また、ウェル２０２におけるゲート電極２０６の両側にはドレイン領域２０４及びソース領域２０５が形成されている。さらに、トランジスタＭ２１のソース領域２０５及びゲート電極２０６は配線２０７を介してウェル２０２と同電位に設定されている。尚、図示は省略しているが、ソース領域２０５及びゲート電極２０６は配線２０７を介してトランジスタＭ２３のドレインに接続されている。また、トランジスタＭ２１のドレイン領域２０４は配線２０８を介して電源に接続されている。
【００４２】
また、２段目のインバータ回路Ｉ２２においては、「Ｈｉｇｈ」にドライブするトランジスタＭ２５のゲート長を相対的に小さくすると共にゲート幅を相対的に大きくすることによってトランジスタＭ２５のオン抵抗を小さくしている。さらに、１段目のインバータ回路Ｉ２１が「Ｈｉｇｈ」レベルを出力したときに、トランジスタＭ２４がオンして、電源電位ＶＤＤからトランジスタＭ２４の閾値電圧を差し引いた電圧がトランジスタＭ２５のゲートに印加される。また、１段目のインバータ回路Ｉ２１が「Ｌｏｗ」レベルを出力したときには、トランジスタＭ２５のゲートには電源電位ＶＤＤ以上に昇圧された電圧が印加されるため、トランジスタＭ２５は完全に導通状態となる。すなわち、インバータ回路Ｉ２２には、ソース又はドレインが電源電位ＶＤＤと接続されたトランジスタＭ２５を有する昇圧回路が付加されている。これにより、電圧減衰が生じることなく、２段目のインバータ回路Ｉ２２の立ち上がり速度を高速化することができる。一方、「Ｌｏｗ」にドライブするトランジスタＭ２６のゲート長を相対的に大きくすると共にゲート幅を相対的に小さくすることによってトランジスタＭ２６のオン抵抗を大きくし、それにより電流を小さくする。
【００４３】
また、３段目のインバータ回路Ｉ２３においては、「Ｌｏｗ」にドライブするトランジスタＭ２９のゲート長を相対的に小さくすると共にゲート幅を相対的に大きくすることによってトランジスタＭ２９のオン抵抗を小さくし、それにより３段目のインバータ回路Ｉ２３の立ち下がり速度を高速化する。一方、「Ｈｉｇｈ」にドライブするトランジスタＭ２８のゲート長を相対的に大きくすると共にゲート幅を相対的に小さくすることによってトランジスタＭ２８のオン抵抗を大きくし、それにより電流を小さくする。尚、「Ｈｉｇｈ」レベルを電源電位ＶＤＤよりも減衰させずに出力するために、予めトランジスタＭ２８のゲートには電源電位ＶＤＤからトランジスタＭ２７の閾値電圧を差し引いた電圧が印加されている。また、２段目のインバータ回路Ｉ２２が「Ｌｏｗ」レベルを出力するときには、トランジスタＭ２８のゲートには電源電位ＶＤＤ以上に昇圧された電圧が印加されるため、トランジスタＭ２８は完全に導通状態となる。すなわち、インバータ回路Ｉ２３には、ソース又はドレインが電源電位ＶＤＤと接続されたトランジスタＭ２８を有する昇圧回路が付加されている。このようにして、電圧減衰が生じることなく、「Ｈｉｇｈ」レベルを出力することができる。
【００４４】
以上に説明した回路設計によって、比較器１０４のコンパレータ出力信号ＣＭＰＯＵＴの立ち下がり速度の向上と、比較器１０４の消費電力の低減とが達成される。
【００４５】
次に、記憶器１０５について説明する。図１に示すように、記憶器１０５は、カウンタ生成器１０７から入力されるカウンタ値を、比較器１０４の比較動作によって出力された「Ｌｏｗ」の信号によって遮断し、遮断時に入力されていたカウンタ値をカウンタ値保持用容量に保存する。また、記憶器１０５は、保存されているカウンタ値を水平走査器１０３からのパルス（列選択信号）に基づき時系列に読み出して順次出力増幅器を通してデジタル信号として外部（信号処理装置１５０）に出力する。ここで、比較器１０４と同様に、記憶器１０５を構成するトランジスタもＮ型ＭＯＳトランジスタのみであるので、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題を防止するために、記憶器１０５に昇圧回路を搭載することによって、実用レベルの性能を確保する。また、回路規模を縮小するために、記憶器１０５の回路を、動作の特徴に基づき極力共通化する。
【００４６】
図５は、本実施形態の記憶器１０５の回路構成（画素列６列分と対応する部分）の一例を示すブロック図であり、図６は、図５に示す記憶器１０５における１画素列と対応する部分の詳細な回路構成を示すブロック図であり、図７は、図５に示す記憶器１０５の動作タイミング図である。尚、図５及び図６において、Ｍ３０〜Ｍ３４及びＭ４０〜Ｍ４８はＮ型ＭＯＳトランジスタであり、Ｃ３０及びＣ４０〜Ｃ４３は容量であり、Ｌａｔはラッチ回路であり、ＡＭＰは増幅器である。
【００４７】
図５〜図７に示すように、記憶器１０５のラッチ回路Ｌａｔにおいては、まず、水平ブランキング期間中に比較器１０４からのコンパレータ出力信号ＣＭＰＯＵＴの電圧が「Ｌｏｗ」に変化した時点で、トランジスタＭ３０がオフすることにより、カウンタ生成器１０７からのカウンタコード（デジタル値）をサンプリングしてプリフェッチ用容量Ｃ３０にプリフェッチする。次に、ラッチデータ転送信号ＤＡＴＡＴＲを「Ｈｉｇｈ」にすることにより、トランジスタＭ３１をオンして、プリフェッチされたカウンタコードをトランジスタＭ３４のゲートに印加する。これにより、トランジスタＭ３４のドレイン（トランジスタＭ３３側）には、カウンタコードのデータと反対のデータ（反転データ）が現れる。尚、トランジスタＭ３３のゲートには、水平走査器１０３からのパルス（列選択信号ＨＳＲ）が順次印加され、その結果、プリフェッチされたカウンタコードの反転データが時系列信号として、反転出力を行なうＡＭＰに入力されていく。カウンタコードの反転データがＡＭＰに入力された後は、各プリフェッチ容量Ｃ３０の電荷をクリアにするために、データクリア信号ＤＡＴＡＣＬＲを「Ｈｉｇｈ」にして、トランジスタＭ３２をＯＮにする。
【００４８】
次に、ＡＤ変換後のデジタル値を外部に出力するために記憶器１０５に設けられているＡＭＰにおいて、１段目のインバータ回路を動作させるための動作開始パルス（インバータスタート１信号）ＩＮＶＳＴＡ１をオンし、続いて、２段目のインバータ回路を動作させるための動作開始パルス（インバータスタート２信号）ＩＮＶＳＴＡ２をオンする。これによって、ＡＭＰを予め動作状態にしておくことができる。ここで、前述のように、水平走査器１０３からの列選択信号ＨＳＲを「Ｈｉｇｈ」にすることによってトランジスタＭ３３をオンすると共に該トランジスタＭ３３を介してＡＭＰに、プリフェッチされたカウンタコードをデジタル信号として入力する。これにより、アナログの画素信号が変換されてなるデジタル信号が、最終的にＡＭＰによって増幅されて外部に出力される。尚、ＡＭＰにおいては、増幅動作が不要なときには、インバータ動作停止パルス（インバータストップ信号）ＩＮＶＳＴＰを用いて消費電力を削減することができる。また、ＡＭＰ中のインバータ回路に昇圧回路を設けているため、「Ｈｉｇｈ」レベルを電源電位に設定でき、それにより出力信号の電圧減衰を防止できると共に該出力信号を高速化できる。この昇圧回路の具体的な動作は次の通りである。すなわち、インバータスタート１信号ＩＮＶＳＴＡ１をＯＮにしたときに、各インバータ回路の昇圧回路を構成するトランジスタＭ４１及びＭ４４のそれぞれのゲートに、電源電位ＶＤＤからトランジスタＭ４０及びＭ４３のそれぞれの閾値電圧を差し引いた電圧を印加しておく。そして、トランジスタＭ３４のゲートが「Ｌｏｗ」になったとき、トランジスタＭ４１のゲートには電源電位ＶＤＤ以上に昇圧された電圧が印加されるため、トランジスタＭ４１は完全に導通状態になるので、電圧減衰が生じることなく「Ｈｉｇｈ」レベルを出力することができる。同様に、トランジスタＭ３４のゲートが「Ｈｉｇｈ」になったとき、トランジスタＭ４４のゲートには電源電位ＶＤＤ以上に昇圧された電圧が印加されるため、トランジスタＭ４４は完全に導通状態になるので、電圧減衰が生じることなく「Ｈｉｇｈ」レベルを出力することができる。尚、トランジスタＭ４１及びＭ４４のそれぞれのソース又はドレインは電源電位ＶＤＤと接続されている。
【００４９】
ところで、前述の昇圧回路によって、「Ｈｉｇｈ」レベルを出力するための立ち上がり速度を高速化することは容易になるが、「Ｌｏｗ」レベルを出力するための立ち下がり速度を高速化することは困難である。そこで、本実施形態では、Ｌａｔの出力を「Ｌｏｗ」にドライブするトランジスタＭ３４、及びＡＭＰの出力を「Ｌｏｗ」にドライブするトランジスタＭ４６のそれぞれのゲート長を相対的に小さくすると共に該各トランジスタＭ３４及びＭ４６のそれぞれのゲート幅を相対的に大きくすることによって、オン抵抗を小さくし、それにより立ち下がり速度の向上を図っている。
【００５０】
次に、パルス生成器１０６について説明する。図１に示すように、パルス生成器１０６は、水平走査器１０３からの出力パルス（列選択信号）を合成することにより、ＡＤ変換動作に必要なタイミングパルスを生成すると共に生成されたパルスを後段のカウンタ生成器１０７に入力する。
【００５１】
図８は、本実施形態のパルス生成器１０６の回路構成の一例を示すブロック図であり、図９は、図８に示すパルス生成器１０６の動作タイミング図である。尚、図８及び図９において、Ｍ１〜Ｍ４はＮ型ＭＯＳトランジスタであり、Ｃ１は容量である。
【００５２】
図８及び図９に示すように、本実施形態のパルス生成器１０６は、水平走査器１０３から時系列に出力される２種類のパルスの立ち上がりエッジを用いて新たにパルスを生成する。また、パルス生成器１０６は、互いに直列に接続された複数のインバータ回路（本実施形態では２段のインバータ回路）を含み、該複数のインバータ回路のうちの最終段のインバータ回路には昇圧回路が付加されている。具体的には、パルス生成器１０６においては、水平走査器１０３からの入力信号ＩＮＰＵＴ１が「Ｈｉｇｈ」になると、トランジスタＭ１がオンし、それによりブートストラップ容量Ｃ１に電圧［電源電位ＶＤＤ−トランジスタＭ１の閾値電圧］が印加されて容量Ｃ１が充電されると共に、トランジスタＭ３のゲートに前記の電圧が印加される。このため、パルス生成器１０６の出力信号ＯＵＴＰＵＴとして、［電源電位ＶＤＤ−トランジスタＭ３の閾値電圧］が出現する。これにより、ノードＮ１が昇圧されて、その電圧がトランジスタＭ３のゲートに印加される。言い換えると、昇圧回路を構成し且つソース又はドレインが電源電位ＶＤＤと接続されたトランジスタＭ３のゲートには電源電位ＶＤＤ以上の電圧が印加される。このため、出力信号ＯＵＴＰＵＴとして、電源電位ＶＤＤレベルの「Ｈｉｇｈ」が出現する。一方、水平走査器１０３からの入力信号ＩＮＰＵＴ２が「Ｈｉｇｈ」になると、トランジスタＭ２及びトランジスタＭ４がオンするため、ノードＮ１及び出力信号ＯＵＴＰＵＴがＧＮＤレベルにドライブされるので、出力信号ＯＵＴＰＵＴとして「Ｌｏｗ」が出現する。以上に説明した動作原理によって、パルス生成器１０６は、水平走査器１０３からのパルスから、ＡＤ変換動作及びカウンタコード生成のそれぞれに必要なパルスを生成する。
【００５３】
次に、カウンタ生成器１０７について説明する。図１に示すように、カウンタ生成器１０７は、水平走査器１０３からの出力パルスとパルス生成器１０６により生成されたパルスとを入力として、ＡＤ変換動作のデジタル出力値となるデータ（カウンタ値）を生成し、生成されたデータを記憶器１０５に出力する。
【００５４】
図１０は、分周回路を用いた本実施形態のカウンタ生成器１０７の回路構成の一例を示すブロック図であり、図１１は、図１０に示すカウンタ生成器１０７における１つの分周回路の構成を示すブロック図であり、図１２は、図１０に示すカウンタ生成器１０７の動作タイミング図である。尚、図１１において、Ｍ５１〜Ｍ７４はＮ型ＭＯＳトランジスタであり、Ｃ５１〜Ｃ５４は容量である。
【００５５】
図１０〜図１２に示すように、カウンタ生成器１０７の回路動作は、パルス生成部１０６によって生成されたパルスと、信号処理装置１５０から水平走査器１０３へ入力される基準パルスとを最初に用いてスタートする。そして、分周スタートパルス入力ＣＯＤＥｎＳＴＡ（ｎ＝０〜９）が「Ｈｉｇｈ」になった状態で、被分周パルスを入力すると、２分周パルス出力ＣＯＤＥｎ（ｎ＝０〜９）として、被分周パルスと同期して極性が反転する信号が出現する。次に、ＣＯＤＥｎＳＴＡを「Ｌｏｗ」に変化させて被分周パルスを入力すると、再び、２分周パルス出力ＣＯＤＥｎとして、被分周パルスと同期して極性が反転する信号が出現する。カウンタ生成器１０７においては、図１１に示す分周回路をカスケードに接続することによって、以上に説明した動作原理に従ってＡＤ変換に必要なカウンタ値を生成している。
【００５６】
尚、図１１に示す分周回路は、それぞれ昇圧回路が付加された複数のインバータ回路を含んでいる。この昇圧回路の具体的な動作は次の通りである。すなわち、各昇圧回路を構成し且つソース又はドレインが電源電位ＶＤＤと接続されたトランジスタＭ５３、Ｍ５７及びＭ６０のそれぞれのゲートに予め、電源電位ＶＤＤからトランジスタＭ５２、Ｍ５６及びＭ５９のそれぞれの閾値電圧を差し引いた電圧を印加しておく。そして、トランジスタＭ５３、Ｍ５７及びＭ６０のそれぞれにおけるドライブ側のトランジスタＭ５４、Ｍ５８及びＭ６１のそれぞれのゲートが「Ｌｏｗ」の時に、トランジスタＭ５３、Ｍ５７及びＭ６０のそれぞれのゲートに電源電位ＶＤＤ以上に昇圧された電圧が印加されるため、トランジスタＭ５３、Ｍ５７及びＭ６０が完全に導通状態になる。これにより、電圧減衰が生じることなく「Ｈｉｇｈ」レベルを出力することができる。
【００５７】
ところで、前述の昇圧回路によって、「Ｈｉｇｈ」レベルを出力するための立ち上がり速度を高速化することは容易になるが、「Ｌｏｗ」レベルを出力するための立ち下がり速度を高速化することは困難である。そこで、本実施形態では、図１１に示す分周回路の各インバータ回路の出力を「Ｌｏｗ」にドライブするトランジスタＭ５４、Ｍ５８及びＭ６１のそれぞれのゲート長を相対的に小さくすると共にトランジスタＭ５４、Ｍ５８及びＭ６１のそれぞれのゲート幅を相対的に大きくすることによって、オン抵抗を小さくし、それにより立ち下がり速度の向上を図っている。
【００５８】
次に、ＤＡ変換器１０８及びランプ波形生成器１０９について説明する。図１に示すように、ＤＡ変換器１０８は、カウンタ生成器１０７により生成されたコードデータ（カウンタ値）を入力してアナログ信号を生成する。また、ランプ波形生成器１０９は、ＤＡ変換器１０８により生成されたアナログ信号とパルス生成器１０６により生成されたパルスとを入力して、比較器１０４に必要なランプ信号を生成する。ここで、ＤＡ変換器１０８及びランプ波形生成器１０９のそれぞれを構成するトランジスタは全てＮ型ＭＯＳトランジスタである。
【００５９】
図１３は、本実施形態のＤＡ変換器１０８の回路構成の一例を示すブロック図であり、図１４は、本実施形態のランプ波形生成器１０９の回路構成の一例を示すブロック図であり、図１５は、図１４に示すランプ波形生成器１０９の動作タイミング図である。尚、図１３において、Ｍ８０〜Ｍ８９はＮ型ＭＯＳトランジスタであり、Ｉ８０〜Ｉ８９はインバータ回路であり、Ｒ及び２Ｒは抵抗である。また、図１４において、Ｍ９０〜Ｍ９３はＮ型ＭＯＳトランジスタであり、Ｃ９０及びＣ９１は容量であり、Ｖ９０及びＶ９１は電源である。
【００６０】
まず、図１３に示すように、ＤＡ変換器１０８においては、カウンタ生成器１０７で生成されたカウンタ値（コードデータＣＯＤＥｎ）がビット毎に入力される。また、ＤＡ変換器１０８はＲ−２Ｒ型のＤＡ変換器であって、カウンタ値に比例した電位をアナログアウト信号ＡＮＡＯＵＴとして出力する。アナログアウト信号ＡＮＡＯＵＴは、例えばのこぎり波等のようにリニアにスイープする波形を持つ（図１５参照）。続いて、図１４に示すランプ波形生成器１０９において、パルス生成器１０６により生成されたパルス（リセットパルス）と、ＤＡ変換器１０８により生成されたアナログアウト信号ＡＮＡＯＵＴとを、図１５に示すタイミングで印加することにより、ＡＤ変換に必要な波形を持つランプ信号が生成される。具体的には、まず、リセットスイッチＭ９１によって容量Ｃ９０の電荷をクリアにし、同時に、ＤＣクランプスイッチＭ９２をオンにしてランプ信号レベルを一旦電源Ｖ９０の電位に保つ。次に、オフセットレベル設定スイッチＭ９３をオンにしてランプ信号出力レベルを電源Ｖ９１の電位に保つ。そして、リセットスイッチＭ９１をオフした後、アナログアウトスイッチＭ９０をオンにすることによって、ランプ信号出力として、アナログアウト信号ＡＮＡＯＵＴと同様の、リニアにスイープする波形がオフセットレベルを基準にして出現する。
【００６１】
以上に説明したように、本実施形態のＮＭＯＳ型固体撮像装置によると、使用トランジスタとしてＮ型ＭＯＳトランジスタのみを用いて各構成部分（比較器１０４及び記憶器１０５等）の設計を最適化することによって、画素部１０１の中から選択された画素行を構成する各画素１０１ａにおける増幅素子から出力されたアナログ信号をデジタル信号に変換する。すなわち、使用トランジスタがＮ型ＭＯＳトランジスタのみであるＡＤ変換器をＮＭＯＳ型固体撮像装置に搭載できる。このため、デジタル出力が可能なＮＭＯＳ型固体撮像装置を実現できるので、ＮＭＯＳ型固体撮像装置の付加価値を飛躍的に向上させることができる。
【００６２】
また、本実施形態のＮＭＯＳ型固体撮像装置によると、比較器１０４に昇圧回路を設けていると共に、比較器１０４の３段目のインバータ回路Ｉ２３の最終出力特性における「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルへの立ち下がり速度を大きくしている。従って、Ｎ型ＭＯＳトランジスタのみを用いた回路でも、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題を防止できる。
【００６３】
また、本実施形態のＮＭＯＳ型固体撮像装置によると、記憶器１０５において、動作の特徴に従って回路を共通化しているので、回路規模を縮小できる。また、記憶器１０５中の増幅器ＡＭＰに昇圧回路を設けているため、Ｎ型ＭＯＳトランジスタのみを用いた回路でも、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題を防止でき、それにより実用レベルの性能を持つＮＭＯＳ型固体撮像装置を実現できる。
【００６４】
また、本実施形態のＮＭＯＳ型固体撮像装置によると、水平走査器１０３から出力された列選択信号に基づきパルス信号を生成するパルス生成器１０６を備えているため、従来、固体撮像装置の外部のＤＳＰ等の信号処理装置に搭載されていたパルス生成回路を削減できる。
【００６５】
また、本実施形態のＮＭＯＳ型固体撮像装置によると、カウンタ値を生成するカウンタ生成器１０７が、出力信号の電圧減衰を防止し且つ該出力信号を高速化する昇圧回路を有するため、信号電圧レベル減衰、消費電力増加又は応答速度低下等の問題をより確実に防止できる。
【００６６】
尚、本実施形態において、比較器１０４及び記憶器１０５をそれぞれ別個に設けたが、これに代えて、両者の機能を有する比較記憶部を設けてもよい。
【００６７】
また、本実施形態において、記憶器１０５の一部として増幅器ＡＭＰを設けたが、これに代えて、記憶器１０５とは別に増幅器ＡＭＰを設けてもよい。
【産業上の利用可能性】
【００６８】
本発明は、固体撮像装置にＡＤ変換器を内蔵させる技術に関し、デジタル信号出力機能を実現するためにＮＭＯＳ型固体撮像装置に適用する場合に特に有用である。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置の概略構成を示すブロック図である。
【図２】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置における比較器の概略回路構成を示すブロック図である。
【図３】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置における比較器の詳細回路構成を示すブロック図である。
【図４】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置における比較器の動作タイミングを示す図である。
【図５】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置における記憶器の概略回路構成を示すブロック図である。
【図６】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置における記憶器の詳細回路構成を示すブロック図である。
【図７】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置における記憶器の動作タイミングを示す図である。
【図８】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるパルス生成器の回路構成を示すブロック図である。
【図９】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるパルス生成器の動作タイミングを示す図である。
【図１０】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるカウンタ生成器の回路構成を示すブロック図である。
【図１１】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるカウンタ生成器に用いられる分周回路の詳細回路構成を示すブロック図である。
【図１２】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるカウンタ生成器の動作タイミングを示す図である。
【図１３】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるＤＡ変換器の回路構成を示すブロック図である。
【図１４】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるランプ波形生成器の回路構成を示すブロック図である。
【図１５】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置におけるランプ波形生成器の動作タイミングを示す図である。
【図１６】従来のＣＭＯＳ型固体撮像装置の概略構成を示すブロック図である。
【図１７】従来のＮＭＯＳ型固体撮像装置の概略構成を示すブロック図である。
【図１８】本発明の一実施形態に係るＮＭＯＳ型固体撮像装置における比較器に含まれるインバータ回路を構成するトランジスタの断面図である。
【符号の説明】
【００７０】
１００    ＮＭＯＳ型固体撮像装置
１０１    画素部
１０１ａ  画素
１０１ｂ  第１の選択信号線
１０１ｃ  第２の選択信号線
１０２    垂直走査器
１０３    水平走査器
１０４    比較器
１０５    記憶器
１０６    パルス生成器
１０７    カウンタ生成器
１０８    ＤＡ変換器
１０９    ランプ波形生成器
１５０    信号処理装置
２００    半導体基板
２０１    ウェル
２０２    ウェル
２０３    絶縁膜
２０４    ドレイン領域
２０５    ソース領域
２０６    ゲート電極
２０７    配線
２０８    配線
【図１】
2004254297.tif 000003
【図２】
2004254297.tif 000004
【図３】
2004254297.tif 000005
【図４】
2004254297.tif 000006
【図５】
2004254297.tif 000007
【図６】
2004254297.tif 000008
【図７】
2004254297.tif 000009
【図８】
2004254297.tif 000010
【図９】
2004254297.tif 000011
【図１０】
2004254297.tif 000012
【図１１】
2004254297.tif 000013
【図１２】
2004254297.tif 000014
【図１３】
2004254297.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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