(57)【要約】【課題】フォトダイオードのｐｎ接合部における過大なリーク電流を防止することのできる技術を提供する。【解決手段】半導体基板１の主面に形成された素子分離部２に囲まれた活性領域に、ｐウェル３と、素子分離部２から離間し、ｐウェル３に囲まれたｎ＋型領域４ａとからなるフォトダイオードＤ１を形成し、さらにｎ＋型領域４ａの周辺部から素子分離部２までの間の活性領域の上に酸化シリコン膜６ａを介して設けられたシリコン多結晶膜からなる周囲電極７ａをｎ＋型領域４ａから所定の距離をおいて配置し、ｎ＋型領域４ａに印加する電圧よりも高い電圧を周囲電極７ａに印加する。【選択図】      図３
2004247647.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面に形成された素子分離部に囲まれた活性領域に、第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、前記第２領域の周辺部から前記素子分離部までの間の前記活性領域の上に絶縁膜を介して設けられた導電材料からなる周囲電極とを有し、
前記周囲電極の一部は前記素子分離部上に載り上がり、前記周囲電極と前記第２領域とは所定の距離をおいて配置され、前記第２領域に印加する電圧よりも高い電圧が前記周囲電極に印加されることを特徴とするフォトダイオード。
【請求項２】
基板の主面に形成された素子分離部に囲まれた活性領域に、第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、前記第２領域の周辺部から前記素子分離部までの間の前記活性領域の上に絶縁膜を介して設けられた導電材料からなる周囲電極とを有し、
前記周囲電極と前記第２領域、および前記周囲電極と前記素子分離部とはそれぞれ所定の距離をおいて配置され、前記第２領域に印加する電圧よりも高い電圧が前記周囲電極に印加されることを特徴とするフォトダイオード。
【請求項３】
基板の主面に形成された素子分離部に囲まれた活性領域に、第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、前記第２領域の周辺部から前記素子分離部までの間の前記活性領域の上に絶縁膜を介して設けられた導電材料からなる周囲電極とを有し、
前記周囲電極と前記第２領域、および前記周囲電極と前記素子分離部とはそれぞれ所定の距離をおいて配置され、前記周囲電極から前記素子分離部までの間の前記活性領域に前記第２導電型の第３領域が形成され、前記第２領域に印加する電圧よりも高い電圧が前記周囲電極に印加されることを特徴とするフォトダイオード。
【請求項４】
基板の主面に形成された素子分離部に囲まれた活性領域に、第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、前記第２領域の周辺部から前記素子分離部までの間の前記活性領域の上に絶縁膜を介して設けられた導電材料からなる周囲電極とを有し、前記周囲電極の一部は前記素子分離部上に載り上がり、前記周囲電極と前記第２領域とは所定の距離をおいて配置され、前記第２領域に印加する電圧よりも高い電圧が前記周囲電極に印加されるフォトダイオードと、
ソース・ドレインを構成する前記第２導電型の第３領域の一方が前記フォトダイオードの前記第２領域に繋がる電界効果トランジスタとを備えることを特徴とするイメージセンサ。
【請求項５】
基板の主面に形成された素子分離部に囲まれた活性領域に、第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、前記第２領域の周辺部から前記素子分離部までの間の前記活性領域の上に絶縁膜を介して設けられた導電材料からなる周囲電極とを有し、前記周囲電極の一部は前記素子分離部上に載り上がり、前記周囲電極と前記第２領域とは所定の距離をおいて配置され、前記第２領域に印加する電圧よりも高い電圧が前記周囲電極に印加されるフォトダイオードと、
ソース・ドレインを構成する前記第２導電型の第３領域の一方が前記フォトダイオードの前記第２領域に繋がる電界効果トランジスタとを備えるイメージセンサであって、
前記周囲電極を構成する導電材料と、前記電界効果トランジスタのゲート電極を構成する導電材料とは同一層であることを特徴とするイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトダイオードに関し、特に、ＣＭＯＳイメージセンサに備わるフォトダイオードに適用して有効な技術に関する。
【０００２】
【従来の技術】
現在、画像を電気信号に変換する撮像デバイスとして、撮像管や光電子増倍管に換わりイメージセンサ（固体撮像デバイス）が用いられている。イメージセンサは、フォトダイオード等の光電変換素子を２次元に多数配列させ、各光電変換素子で得られた信号電荷をスイッチングまたは転送により出力端子まで順次走査し、そこから信号電荷を読み出すものである。イメージセンサとして、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）、ＣＰＤ（Ｃｈａｒｇｅ  Ｐｒｉｍｉｎｇ  Ｄｅｖｉｃｅ）、ＣＳＤ（Ｃｈａｒｇｅ  Ｓｗｅｅｐ  Ｄｅｖｉｃｅ）などの様々なタイプが開発されているが、高速化が要求される分野ではＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）タイプが主流になっている。
【０００３】
ＣＭＯＳイメージセンサにも幾つかの種類があるが、一般には１つのフォトダイオードと１つの電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下ＭＩＳＦＥＴと記す）との組み合わせで受光部の画素が形成される。各画素はアレイ状に並べられて垂直、水平シフトレジスタに接続されており、各画素に入射された光をフォトダイオードで光電変換し、垂直、水平シフトレジスタによって各画素を順次走査することにより、全画素の信号が出力端子に読み出される（例えば、非特許文献１および２参照。）。
【０００４】
なお、受光部領域とスイッチ部領域とからなる画素で、受光部領域とスイッチ部領域とが隣合わせになるように配置し、各画素の受光部領域は、所定の１次元方向で隣接する画素の受光部領域と隣合わせになるように配置した構成が開示されている（例えば、特許文献１参照。）。
【０００５】
また、フォトダイオード等の光電変換部の基板表面からのｎ型領域の深さを、光電変換部の基板表面からの素子分離絶縁層の深さよりも深く形成して、リーク電流による再生画像の著しい劣化を防ぐ方法が開示されている（例えば、特許文献２参照。）。
【０００６】
【非特許文献１】
竹村裕夫著「ＣＣＤカメラ技術入門」コロナ社出版、１９９７年１２月１５日、Ｐ３７−４１
【０００７】
【非特許文献２】
Ｋｅｖｉｎ  Ｎｇ、“Ｔｅｃｈｎｏｌｏｇｙ  Ｒｅｖｉｅｗ  ｏｆ  Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ  ａｎｄ  ＣＭＯＳ  Ｂａｓｅｄ  Ｅｌｅｃｔｒｏｎｉｃ  Ｉｍａｇｅｒｓ”２００１年１１月２１日、［２００２年１０月１０日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｅｅｃｇ．ｔｏｒｏｎｔｏ．ｅｄｕ／￣ｋｐｈａｎｇ／ｅｃｅ１３５２ｆ／ｐａｐｅｒｓ／ｎｇ＿ＣＣＤ．ｐｄｆ＞
【０００８】
【特許文献１】
特開平１０−３２６３４１号公報
【０００９】
【特許文献２】
特開平１０−３０８５０７号公報
【００１０】
【発明が解決しようとする課題】
ＣＭＯＳイメージセンサの受光部の１画素は、例えばｎ＋−ｐ接合フォトダイオードとｎチャネルＭＩＳＦＥＴとから構成される。基板にｎ型不純物が導入されてなるｎ＋型領域とｐ型不純物が導入されてなるｐ型領域とによってｎ＋−ｐ接合フォトダイオードが形成されるが、ｎ＋型領域はｎチャネルＭＩＳＦＥＴのソース・ドレインを構成するｎ＋型領域と同一工程、ｐ型領域はｐウェルと同一工程で形成される。さらに隣接するフォトダイオードの間は、素子分離部によって電気的に分離される。
【００１１】
ところで、フォトダイオードに逆バイアスを印加した場合、微小な電流、いわゆるリーク電流が流れる。微小とはいえリーク電流が流れると、画像のノイズレベルが上がる、待機電流が大きくなり消費電力が増加するなどの問題が生じる。このため、リーク電流の低減はフォトダイオードにとって重要な課題である。
【００１２】
しかしながら、本発明者が検討したところ、フォトダイオードのｎ＋型領域とｐ型領域との界面（以下、ｐｎ接合界面と記す）が素子分離部または基板の表面に形成された絶縁膜に直接接触すると、リーク電流が大きくなることが明らかとなった。
【００１３】
図１７に、本発明者が検討したフォトダイオードを示す。図１７（ａ）は、ｐｎ接合界面が素子分離部に接しているフォトダイオードＤ４、同図（ｂ）は、ｐｎ接合界面が半導体基板の表面に形成された絶縁膜に接しているフォトダイオードＤ５を示す半導体基板の要部断面図である。
【００１４】
シリコン単結晶からなる半導体基板５１の主面には絶縁膜からなる素子分離部５２に囲まれた活性領域が形成され、この活性領域にはｐ型不純物が導入されてなるｐウェル５３が形成されている。ｐウェル５３はｐ＋型領域５４を介して接地電位ＧＮＤに接続される。さらにｐウェル５３に囲まれてｎ型不純物が導入されてなるｎ＋型領域５５が形成されており、ｐウェル５３とｎ＋型領域５５とでフォトダイオードＤ４，Ｄ５のｐｎ接合部を構成する。またフォトダイオードＤ４，Ｄ５が形成された半導体基板５１の表面には、例えば酸化シリコン膜からなる絶縁膜５６が形成されている。
【００１５】
以下、低電界におけるリーク電流を考える。フォトダイオードＤ４，Ｄ５のｐｎ接合界面の底面部Ｌ１では、逆バイアスＶｒによって空乏層５７内に生じる生成電流がリーク電流になると考えられる。一方素子分離部５２を構成する絶縁膜または絶縁膜５６に接するｐｎ接合界面の周辺部Ｌ２では、逆バイアスＶｒによって空乏層５７内に生じる生成電流に、半導体基板５１と素子分離部５２を構成する絶縁膜との界面（図１７（ａ））に流れる電流、または半導体基板５１と絶縁膜５６との界面（図１７（ｂ））に流れる電流を付加した電流がリーク電流になると考えられる。これは、上記界面において半導体基板５１を構成するシリコン単結晶のシリコン結合が切れていること、界面準位により電子正孔対の生成再結合が生じることなどに起因する。さらに周辺部Ｌ２では、ｐｎ接合界面が素子分離部５２を構成する絶縁膜または絶縁膜５６に接していることから電界が局所的に高くなり、同じ電圧下でも底面部Ｌ１よりも生成電流が大きくなる可能性がある。
【００１６】
本発明の目的は、フォトダイオードのｐｎ接合部における過大なリーク電流を防止することのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明は、半導体基板の主面に形成された素子分離部に囲まれた活性領域に、ｐウェルと、前記素子分離部から離間し、ｐウェルに囲まれたｎ＋型領域と、ｎ＋型領域の周辺部から素子分離部までの間の活性領域の上に絶縁膜を介して設けられた導電材料からなる周囲電極とを有するフォトダイオードであって、周囲電極の一部は素子分離部上に載り上がり、周囲電極とｎ＋型領域とは所定の距離をおいて配置され、ｎ＋型領域に印加する電圧よりも高い電圧が周囲電極に印加されるものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１は、本実施の形態１であるイメージセンサの受光部を構成するフォトダイオードとＭＩＳＦＥＴとを組み合わせたフォトダイオードセルの等価回路である。
【００２２】
イメージセンサの受光部を構成する各フォトダイオードセルは、フォトダイオードＤ１と、フォトダイオードＤ１で蓄えた信号電荷をフォトダイオードセルの外に伝える際にスイッチとして機能するＭＩＳＦＥＴＱｎとからなる。各フォトダイオードセルは、ＭＩＳＦＥＴＱｎのゲートに画素選択線を介して印加されるパルスによってスイッチングされ、フォトダイオードＤ１に蓄えられた信号電荷がデータ線を介して出力に取り出される。光が各フォトダイオードセルに入射されるとフォトダイオードＤ１で光電変換されて、光の強弱に応じた信号電荷が時間とともに蓄積される。
【００２３】
図２は、本実施の形態１であるフォトダイオードセルの平面レイアウト図、図３は、図２のフォトダイオードセルを示す半導体基板の要部断面図である。
【００２４】
ｐ型のシリコン単結晶からなる半導体基板１の主面には、素子分離部２に囲まれた活性領域が形成され、活性領域にはｐ型不純物、例えばボロンが導入されてなるｐウェル３が形成されている。この半導体基板１の表面にはｎ型不純物、例えばリンまたはヒ素が導入されてなるｎ＋型領域４ａが形成されており、ｐウェル３とｎ＋型領域４ａとでフォトダイオードＤ１のｐｎ接合部を構成する。ｐウェル３は、他の活性領域に形成された不純物濃度が相対的に高いｐ＋型領域５を介して接地電位に接続される。またｎ＋型領域４ａは、素子分離部２から、例えば０．５〜２．０μｍ程度離れて形成されている。
【００２５】
半導体基板１の表面にはｎ型不純物が導入されてなるＭＩＳＦＥＴＱｎのソース・ドレインを構成する一対のｎ型領域４ｂが形成されており、ｎ型領域４ｂの一部はフォトダイオードＤ１のｎ＋型領域４ａと一体に形成される。
【００２６】
ＭＩＳＦＥＴＱｎのソース・ドレインを構成する一対のｎ型領域４ｂの間には、図示はしないが、しきい値電圧制御層が形成されている。このしきい値電圧制御層の上には酸化シリコン膜６ａからなるゲート絶縁膜６が形成されている。さらにゲート絶縁膜６の上にはシリコン多結晶膜からなるゲート電極７が形成され、ゲート電極７の側壁にはサイドウォールスペーサ８が形成されている。このゲート電極７は画素選択線として機能する。なお、ゲート電極７は、シリコン多結晶膜およびシリサイド膜が下層から順に堆積された積層膜、またはシリコン多結晶膜および金属膜が下層から順に堆積された積層膜で構成してもよい。
【００２７】
また、フォトダイオードＤ１が形成される活性領域の周囲の上に素子分離部２にも載り上がって、ＭＩＳＦＥＴＱｎのゲート電極７と同一層の導体膜からなる電極（以下、周囲電極と言う）７ａが、ｎ＋型領域４ａから所定の距離をおいて設けられている。この周囲電極７ａの下の活性領域にはＭＩＳＦＥＴＱｎのゲート絶縁膜６と同一層の酸化シリコン膜６ａが形成され、周囲電極７ａの側壁には、ＭＩＳＦＥＴＱｎのサイドウォールスペーサ８と同一層の絶縁膜からなるサイドウォールスペーサ８ａが形成されている。なお、上記周囲電極７ａは、ＭＩＳＦＥＴＱｎのゲート電極７とショートさせないために、活性領域の全ての周囲には形成せず、ＭＩＳＦＥＴＱｎに近いところで切れている。
【００２８】
ＭＩＳＦＥＴＱｎのゲート電極７の上層には、例えば酸化シリコン膜からなる絶縁膜９が形成されている。この絶縁膜９には、ＭＩＳＦＥＴＱｎのｎ型領域４ｂなどの必要部分に達するコンタクトホール１０が開孔している。コンタクトホール１０の内部にはバリア膜、例えば窒化チタン膜および金属膜、例えばタングステン膜が埋め込まれてプラグ１１が形成されており、このプラグ１１を介して、配線１２がＭＩＳＦＥＴＱｎのｎ型領域４ｂなどの必要部分に接続されている。
【００２９】
次に、本実施の形態１のフォトダイオードにおけるリーク電流について、図４に示すＭＩＳＦＥＴを省略してフォトダイオードのみをとりだした概略断面図を用いて説明する。
【００３０】
フォトダイオードＤ１のｎ＋−ｐ接合のｎ＋型領域４ａ側に逆バイアスＶｒを印加する際、周囲電極７ａには逆バイアスＶｒよりも高い電圧Ｖｇを印加する。例えば逆バイアスＶｒを１Ｖ、電圧Ｖｇを２Ｖとする。ｐ＋型領域５の不純物濃度および周囲電極７ａの仕事関数にも依存するが、ＭＩＳＦＥＴＱｎのしきい値電圧が１Ｖ程度とすると、周囲電極７ａ直下のｐウェル３に反転層のｎ層１３が形成される。ｎ層１３は孤立しているのでｎ＋型領域４ａからｎ層１３へ流れる電流はない。
【００３１】
さらに、ｎ＋型領域４ａとｎ層１３との間隔はサイドウォールスペーサ８ａの寸法で決まるが、この寸法を０．１μｍオーダとしてｎ＋型領域４ａに１Ｖの逆バイアスを印加すると、ｎ＋型領域４ａとｎ層１３との間（Ａ部）に空乏層１４が形成される。この空乏層１４の横方向の幅は、前記図１７（ｂ）に示したフォトダイオードＤ５のｎ＋型領域５５の周辺部に形成される空乏層５７の幅よりも狭くなる。またｎ＋型領域４ａの周辺部（Ｂ部）に生じる空乏層１４はｎ層１３の下にできるものであることから逆バイアスＶｒの影響を受けにくく、またその幅は、逆バイアスＶｒの電界による空乏層（ｎ＋型領域４ａの底面部の空乏層）の幅よりも狭くなる。
【００３２】
生成電流の発生確率または半導体基板の表面における電子正孔対の生成再結合の確率は、空乏層の幅に比例して少なくなることから、フォトダイオードＤ１のｐｎ接合界面の周辺部におけるリーク電流が、周囲電極７ａを設けないフォトダイオード、例えば、前記図１７（ｂ）に示すフォトダイオードＤ５のｐｎ接合接合界面の周辺部におけるリーク電流よりも小さくなる。これによって、フォトダイオードＤ１のｐｎ接合部全体におけるリーク電流は、周囲電極７ａを設けないフォトダイオードのｐｎ接合部全体におけるリーク電流よりも小さくすることができる。
【００３３】
図５に、本実施の形態１であるフォトダイオードのｐｎ接合部におけるリーク電流を示す。横軸はｎ＋型領域に印加される逆バイアスＶｒ、縦軸はリーク電流Ｉｒである。パラメータには、周囲電極に印加される電圧Ｖｇを用いた。
【００３４】
逆バイアスＶｒが約１．２Ｖ以下では、電圧Ｖｇが２Ｖの場合のリーク電流は、電圧Ｖｇが０Ｖの場合のリーク電流よりも約１桁小さくなる。なお逆バイアスＶｒが１．２Ｖより大きくなると、反転層が消滅するため、電圧Ｖｇを印加してもリーク電流Ｉｒが急激に増加する。この遷移電圧は電圧Ｖｇによって変わるので、フォトダイオードを使用する際に印加される電圧が１Ｖ以下であれば電圧Ｖｇを２Ｖ、２Ｖ以下であれば電圧Ｖｇを３Ｖとすればよい。
【００３５】
次に、本実施の形態１であるイメージセンサの受光部を構成するフォトダイオードセルの製造方法の一例を図６〜図１０に示す半導体基板の要部断面図を用いて工程順に示す。
【００３６】
まず、図６に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。次に、半導体基板１を熱酸化してその表面に厚さ０．０１μｍ程度の薄い酸化シリコン膜を形成し、続いてその上層にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で厚さ０．１μｍ程度の窒化シリコン膜を堆積する。この後、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜および半導体基板１を順次エッチングすることにより、素子分離領域の半導体基板１に深さ０．３５μｍ程度の素子分離溝２ａを形成する。
【００３７】
次に、半導体基板１上に酸化シリコン膜２ｂを堆積する。続いて半導体基板１を１０００℃程度で熱処理して、素子分離溝２ａに埋め込んだ酸化シリコン膜２ｂを焼き締める。次に、酸化シリコン膜２ｂをエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝２ａの内部に酸化シリコン膜２ｂを残す。その後、熱リン酸を用いたウェットエッチングで窒化シリコン膜を除去することにより素子分離部２を形成する。
【００３８】
なお、半導体基板１上に酸化シリコン膜２ｂを堆積する前に、熱酸化法によって酸化シリコン膜を成膜する工程を加えて、半導体基板１と酸化シリコン膜２ｂとの界面をより清浄にしてもよい。また素子分離部２の形成に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いてもよい。
【００３９】
次に、半導体基板１に不純物をイオン注入し、ｐウェル３を形成する。ｐウェル３にはｐ型不純物、例えばボロンをイオン注入する。ｐ型不純物としてボロンをイオン注入する際の打ち込み条件としては、エネルギー１００〜２００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２を例示することができる。この後、ｐウェル３にＭＩＳＦＥＴＱｎのしきい値を制御するための不純物をイオン注入してもよい。次いで熱酸化法またはＣＶＤ法により、半導体基板１の表面にＭＩＳＦＥＴＱｎ形成領域ではゲート絶縁膜６となる厚さ１０ｎｍ程度の酸化シリコン膜６ａを形成する。
【００４０】
次に、図７に示すように、ｎ型不純物、例えばリンが導入された厚さ２００ｎｍ程度のシリコン多結晶膜をＣＶＤ法で半導体基板１上に堆積した後、レジストパターンをマスクとしてシリコン多結晶膜をエッチングし、シリコン多結晶膜からなるゲート電極７および周囲電極７ａを形成する。この後、半導体基板１に、例えば９００℃程度のドライ酸化処理を施す。
【００４１】
次に、イオン注入を避ける領域をレジストパターンＲＰ１で覆い、これをマスクとして半導体基板１にｎ型不純物、例えばリンまたはヒ素をイオン注入して、ソース・ドレインを構成するｎ型エクステンション（Ｅｘｔｅｎｓｉｏｎ）領域４ｂ１を形成する。ｎ型不純物としてリンをイオン注入する際の打ち込み条件としては、エネルギー５０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２を例示することができる。なおイオン注入を避ける領域とは、周囲電極７ａとそれを僅かにオーバーラップする領域（後に形成されるサイドウォールスペーサ８ａの長さと合わせ余裕を足した領域）およびｐウェル３の給電部となるｐ＋型領域５などである。
【００４２】
次に、図８に示すように、レジストパターンＲＰ１を除去した後、半導体基板１上に厚さ１５０ｎｍ程度の酸化シリコン膜を堆積する。続いてこの酸化シリコン膜を、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法で異方性エッチングしてゲート電極７の側壁にサイドウォールスペーサ８、周囲電極７ａの側壁にサイドウォールスペーサ８ａを形成する。この後、熱酸化法またはＣＶＤ法により、厚さ１０ｎｍ程度の酸化シリコン膜（図示は省略）を形成する。
【００４３】
次に、イオン注入を避ける領域をレジストパターンＲＰ２で覆い、これをマスクとして半導体基板１にｎ型不純物、例えばリンまたはヒ素をイオン注入し、フォトダイオードＤ１のｎ＋型領域４ａおよびＭＩＳＦＥＴＱｎのソース・ドレインを構成するｎ型拡散領域４ｂ２を形成する。なおイオン注入を避ける領域とはｐウェル３の給電部となるｐ＋型領域５などである。ｎ型不純物としてヒ素をイオン注入する際の打ち込み条件としては、エネルギー８０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２を例示することができる。これにより、ｎ型エクステンション領域４ｂ１とｎ型拡散領域４ｂ２とでＭＩＳＦＥＴＱｎのソース・ドレインを構成するｎ型領域４ｂが形成される。この場合、ｎ型エクステンション領域４ｂ１の不純物濃度を相対的に低く、ｎ型拡散領域４ｂ２の不純物濃度を相対的に高くすることにより、ゲート電極７端部の電界緩和ができるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース・ドレインが形成される。
【００４４】
次に、図９に示すように、レジストパターンＲＰ３をマスクとして、半導体基板１にｐ型不純物、例えばボロンをイオン注入して、ｐウェル３の給電部となるｐ＋型領域５を形成する。その後、レジストパターンＲＰ３を除去した後、半導体基板１に、例えば窒素雰囲気中において９００〜１０００℃、１０秒程度の熱処理を施す。
【００４５】
次に、図１０に示すように、半導体基板１上に、例えば酸化シリコン膜からなる絶縁膜９を形成した後、この絶縁膜９を、例えばＣＭＰ法で研磨することによりその表面を平坦化する。続いてレジストパターンをマスクとしたエッチングによって絶縁膜９にコンタクトホール１０を形成する。このコンタクトホール１０はＭＩＳＦＥＴＱｎのソース・ドレインを構成するｎ型領域４ｂ上などの必要部分に形成する。
【００４６】
さらにコンタクトホール１０の内部を含む半導体基板１の全面に窒化チタン膜を、例えばＣＶＤ法で形成し、さらにコンタクトホール１０を埋め込むタングステン膜を、例えばＣＶＤ法で形成する。その後、コンタクトホール１０以外の領域の窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去してコンタクトホール１０の内部にプラグ１１を形成する。
【００４７】
次に、半導体基板１上に、例えばアルミニウム合金膜を形成した後、レジストパターンをマスクとしたエッチングによってアルミニウム合金膜を加工し、前記図３に示す配線１２を形成する。アルミニウム合金膜は、例えばスパッタ法により形成できる。その後、パッシベーション膜で半導体基板１の全面を覆うことにより、フォトダイオードＤ１とＭＩＳＦＥＴＱｎとを組み合わせたフォトダイオードセルが略完成する。
【００４８】
このように、本実施の形態１によれば、フォトダイオードＤ１のｐｎ接合界面の周辺部における空乏層の延びを抑えることができるので、生成電流の発生確率または半導体基板１の表面での電子正孔対の生成再結合の確率が小さくなり、フォトダイオードＤ１のｐｎ接合部におけるリーク電流を低減することができる。
【００４９】
（実施の形態２）
図１１は、本実施の形態２であるフォトダイオードセルを示す半導体基板の要部断面図である。
【００５０】
前記実施の形態１で示したフォトダイオードＤ１と同様に、半導体基板１の主面にｐ型ウェル３およびｎ＋型領域４ａからなるｎ＋−ｐ接合フォトダイオードＤ２が形成されており、ｐウェル３はｐ＋型領域５を介して接地電位に接続される。しかし、フォトダイオードＤ２が形成される活性領域の上に、ｎ＋型領域４ａを囲んでＭＩＳＦＥＴＱｎのゲート電極７と同一層の導体膜からなる周囲電極７ａが設けられている。またｎ＋型領域４ａは、周囲電極７ｂが取り囲む内側で、かつそのサイドウォールスペーサ８ａに対して自己整合的にｐウェル３の表面に形成されており、周囲電極７ａの外側、すなわち周囲電極７ａと素子分離部２との間のｐウェル３には形成されない。
【００５１】
図１２は、本実施の形態２であるフォトダイオードセルの平面レイアウト図の一例である。図１２（ａ）に、第１のフォトダイオードセルを示し、同図（ｂ）に第２のフォトダイオードセルを示す。
【００５２】
図１２（ａ）に示す第１のフォトダイオードセルでは、フォトダイオードＤ２に設けられた周囲電極４ａが素子分離部２の端部から離れて活性領域の上のみにあってｎ＋型領域４ａの周囲を取り囲んでいる。周囲電極７ａは閉じたものでなく、ＭＩＳＦＥＴＱｎ形成領域近傍で切れている。これはＭＩＳＦＥＴＱｎのソース・ドレインを構成するｎ型領域４ｂとフォトダイオードＤ２のｎ＋型領域４ａとを繋げるためである。ｐｎ接合界面は周囲電極７ａが切れた（開孔した）箇所の近傍にある。
【００５３】
図１２（ｂ）に示す第２のフォトダイオードセルでは、ＭＩＳＦＥＴＱｎ形成領域近傍に周囲電極７ａの開孔があることは前記第１のフォトダイオードセルと同じであるが、終端部が素子分離部２上に乗り上げている。ｐｎ接合界面の境界は周囲電極７ａによって規定される。
【００５４】
次に、本実施の形態２のフォトダイオードにおけるリーク電流について図１３に示す概略断面図を用いて説明する。
【００５５】
フォトダイオードＤ２のｎ＋−ｐ接合のｎ＋型領域４ａに印加する逆バイアスＶｒおよび周囲電極７ａに印加する電圧Ｖｇの条件は、前記実施の形態１と同じである。例えば逆バイアスＶｒを１Ｖ、電圧Ｖｇを２Ｖとすると、周囲電極７ａ直下のｐウェル３に反転層のｎ層１３が形成される。さらにｎ＋型領域４ａの底面部、ｎ＋型領域４ａとｎ層１３との間（Ａ部）、ｎ層１３の下（Ｂ部）およびｎ＋型領域４ａとは反対側のｎ層１３の側面（Ｃ部）に空乏層１４が形成される。上記Ｂ部およびＣ部に生じる空乏層１４は逆バイアスＶｒの影響を受けにくく、またその幅は、逆バイアスＶｒの電界による空乏層（ｎ＋型領域４ａの底面部の空乏層）の幅よりも狭くなる。
【００５６】
なお、前記図１１に示したフォトダイオードＤ２は、幾つかのレジストパターンは異なるが、前記実施の形態１の図６〜図１０に示したフォトダイオードＤ１の製造方法とほぼ同じ工程で形成することができる。
【００５７】
このように、本実施の形態２によれば、前記実施の形態１と同様に、フォトダイオードＤ２のｐｎ接合界面の周辺部における空乏層１４の延びを抑えて、フォトダイオードＤ２のｐｎ接合部におけるリーク電流を低減することができる。また、フォトダイオードＤ２のｎ＋型領域４ａから空乏層１４の端部が絶縁膜と接する点（図１３のＣ点）までの距離は、前記実施の形態１に記載したフォトダイオードＤ２のｎ＋型領域４ａから空乏層１４の端部が絶縁膜と接する点（図３のＢ点）までの距離に比べて遠くなるので、フォトダイオードＤ２では、フォトダイオードＤ１に比して、絶縁膜と接する空乏層１４の端部における電界が弱くなり、表面リーク電流を低減することができる。
【００５８】
（実施の形態３）
図１４は、本実施の形態３であるフォトダイオードセルを示す半導体基板の要部断面図である。
【００５９】
前記実施の形態２で示したフォトダイオードＤ２と同様に、半導体基板１の主面にｐ型ウェル３およびｎ＋型領域４ａからなるｎ＋−ｐ接合フォトダイオードＤ３が形成されており、フォトダイオードＤ３が形成される活性領域の上に、ｎ＋型領域４ａを囲んでＭＩＳＦＥＴＱｎのゲート電極７と同一層の導体膜からなる周囲電極７ａが設けられている。しかし、フォトダイオードＤ３では、周囲電極７ａの外側、すなわち周囲電極７ａと素子分離部２との間のｐウェル３にｎ＋型領域４ｃが形成される。このｎ＋型領域４ｃは、周囲電極７ａの内側に形成されたｎ＋型領域４ａと電気的に分離されており、配線には接続せずにフローティングにするか、または配線に接続して接地電位とする。
【００６０】
図１５は、本実施の形態３であるフォトダイオードセルの平面レイアウト図の一例である。図１５（ａ）に、第１のフォトダイオードセルを示し、同図（ｂ）に第２のフォトダイオードセルを示す。
【００６１】
図１５に示すように、周囲電極７ａの外側、すなわち周囲電極７ａと素子分離部２との間のｐウェル３にｎ＋型領域４ｃを形成する以外は、前記実施の形態２に示したフォトダイオードセルの平面レイアウト図と同じである。図１５（ａ）に示す第１のフォトダイオードセルでは、ｐｎ接合界面が周囲電極７ａが切れた（開孔した）箇所の近傍にある。
【００６２】
次に、本実施の形態３のフォトダイオードにおけるリーク電流について、図１６に示すフォトダイオードの概略断面図を用いて説明する。
【００６３】
フォトダイオードＤ３のｎ＋−ｐ接合のｎ＋型領域４ａに印加する逆バイアスＶｒおよび周囲電極７ａに印加する電圧Ｖｇの条件は、前記実施の形態１と同じである。例えば逆バイアスＶｒを１Ｖ、電圧Ｖｇを２Ｖとすると、周囲電極７ａ直下のｐウェル３に反転層のｎ層１３が形成される。さらにｎ＋型領域４ａの底面部、ｎ＋型領域４ａとｎ層１３との間（Ａ部）、ｎ層１３の下（Ｂ部）、ｎ＋型領域４ａとは反対側のｎ層１３の側面（Ｃ部）およびｎ＋型領域４ｃの下（Ｄ部）に空乏層１４が形成される。上記Ｂ部、Ｃ部およびＤ部に生じる空乏層１４は逆バイアスＶｒの影響を受けにくく、またその幅は、逆バイアスＶｒの電界による空乏層（ｎ＋型領域４ａの底面部の空乏層）の幅よりも狭くなる。
【００６４】
なお、前記図１４に示したフォトダイオードＤ３は、幾つかのレジストパターンは異なるが、前記実施の形態１の図６〜図１０に示したフォトダイオードＤ１の製造方法とほぼ同じ工程で形成することができる。
【００６５】
このように、本実施の形態３によれば、前記実施の形態１と同様に、フォトダイオードＤ３のｐｎ接合界面の周辺部における空乏層１４の延びを抑えて、フォトダイオードＤ３のｐｎ接合部におけるリーク電流を低減することができる。また、フォトダイオードＤ３のｎ＋型領域４ａから空乏層１４の端部が絶縁膜と接する点（図１６のＤ点）までの距離は、前記実施の形態１に記載したフォトダイオードＤ１のｎ＋型領域４ａから空乏層１４の端部が絶縁膜と接する点（図３のＢ点）までの距離に比べて遠くなるので、フォトダイオードＤ３では、フォトダイオードＤ１に比して、絶縁膜と接する空乏層１４の端部における電界が弱くなり、表面リーク電流を低減することができる。
【００６６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６７】
たとえば、前記実施の形態では、ＣＭＯＳイメージセンサに適用した場合について説明したが、他の撮像デバイス、例えばＣＣＤの画素にも本発明は適用可能である。
【００６８】
また、前記実施の形態では、フォトダイオードをｎ＋−ｐ接合としたが、逆の導電型、すなわちｐ＋−ｎ接合としてもよい。この場合、ｐ型とｎ型とが逆になるが、前記実施の形態と同様な効果が得られる。
【００６９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７０】
フォトダイオードのｎ＋−ｐ接合を構成するｎ＋型領域の周辺部の空乏層幅を狭くして、ｐｎ接合界面の周辺部におけるリーク電流を低減することにより、ｐｎ接合部のリーク電流を低減することができる。さらにリーク電流を低減することによってノイズレベルを下げることができるので、鮮明な画像を得ることができる。
【図面の簡単な説明】
【図１】本実施の形態１であるイメージセンサの受光部を構成するフォトダイオードとＭＩＳＦＥＴとを組み合わせたフォトダイオードセルの等価回路図である。
【図２】本実施の形態１であるフォトダイオードセルの平面レイアウト図である。
【図３】本実施の形態１であるフォトダイオードセルを示す半導体基板の要部断面図である。
【図４】本実施の形態１であるフォトダイオードのリーク電流を説明するためのフォトダイオードを示す概略断面図である。
【図５】本実施の形態１であるフォトダイオードのｐｎ接合部におけるリーク電流を示すグラフ図である。
【図６】本実施の形態１であるフォトダイオードセルの製造方法の一例を示す半導体基板の要部断面図である。
【図７】本実施の形態１であるフォトダイオードセルの製造方法の一例を示す半導体基板の要部断面図である。
【図８】本実施の形態１であるフォトダイオードセルの製造方法の一例を示す半導体基板の要部断面図である。
【図９】本実施の形態１であるフォトダイオードセルの製造方法の一例を示す半導体基板の要部断面図である。
【図１０】本実施の形態１であるフォトダイオードセルの製造方法の一例を示す半導体基板の要部断面図である。
【図１１】本実施の形態２であるフォトダイオードセルを示す半導体基板の要部断面図である。
【図１２】本実施の形態２であるフォトダイオードセルの平面レイアウト図の一例である。図（ａ）は第１のフォトダイオードセル、図（ｂ）は第２のフォトダイオードセルの平面レイアウト図である。
【図１３】本実施の形態２であるフォトダイオードのリーク電流を説明するためのフォトダイオードを示す概略断面図である。
【図１４】本実施の形態３であるフォトダイオードセルを示す半導体基板の要部断面図である。
【図１５】本実施の形態３であるフォトダイオードセルの平面レイアウト図の一例である。図（ａ）は第１のフォトダイオードセル、図（ｂ）は第２のフォトダイオードセルの平面レイアウト図である。
【図１６】本実施の形態３であるフォトダイオードのリーク電流を説明するためのフォトダイオードを示す概略断面図である。
【図１７】（ａ），（ｂ）は本発明者が検討したフォトダイオードを示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離部
２ａ  素子分離溝
２ｂ  酸化シリコン膜
３  ｐウェル
４ａ  ｎ＋型領域
４ｂ  ｎ型領域
４ｂ１  ｎ型エクステンション領域
４ｂ２  ｎ型拡散領域
４ｃ  ｎ＋型領域
５  ｐ＋型領域
６  ゲート絶縁膜
６ａ  酸化シリコン膜
７  ゲート電極
７ａ  周囲電極
８  サイドウォールスペーサ
８ａサイドウォールスペーサ
９  絶縁膜
１０  コンタクトホール
１１  プラグ
１２  配線
１３  ｎ層
１４  空乏層
５１  半導体基板
５２  素子分離部
５３  ｐウェル
５４  ｐ＋型領域
５５  ｎ＋型領域
５６  絶縁膜
５７  空乏層
Ｄ１  フォトダイオード
Ｄ２  フォトダイオード
Ｄ３  フォトダイオード
Ｄ４  フォトダイオード
Ｄ５  フォトダイオード
Ｑｎ  ＭＩＳＦＥＴ
Ｌ１  底面部
Ｌ２  周辺部
Ｖｒ  逆バイアス
Ｖｇ  電圧
ＧＮＤ  接地電位
ＲＰ１  レジストパターン
ＲＰ２  レジストパターン
ＲＰ３  レジストパターン
【図１】
2004247647.tif 000003
【図２】
2004247647.tif 000004
【図３】
2004247647.tif 000005
【図４】
2004247647.tif 000006
【図５】
2004247647.tif 000007
【図６】
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【図７】
2004247647.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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