(57)【要約】【課題】オン電流を増加させ、ソース／ドレイン抵抗を減少させることができる薄膜トランジスタ及びその製造方法を提供すること。【解決手段】薄膜トランジスタのチャネル領域となる半導体層（５１）の両面に薄膜トランジスタのゲート電極（６１）とバルクトランジスタのゲート電極（４５）を配置した。薄膜トランジスタのソース／ドレイン電極（５７，５７ａ）はその半導体層と直接接触し、かつ双方のゲート電極の両側に絶縁層を介して側壁状に形成される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１ソース／ドレイン領域が形成された半導体基板とこの半導体基板上に第１絶縁層を介して形成された第１ゲート電極とからなるバルクトランジスタの前記第１ゲート電極を含む前記半導体基板上に第２絶縁層を形成するステップと、
前記第１ゲート電極上に第２絶縁層を介して薄膜トランジスタ用チャネル領域となる半導体層を形成するステップと、
前記第２絶縁層上に前記半導体層に連結された薄膜トランジスタ用ソース／ドレイン電極を形成するステップと、
前記半導体層上にゲート絶縁膜を介して薄膜トランジスタ用の第２ゲート電極を形成するステップと
を備え、
前記薄膜トランジスタ用ソース／ドレイン電極は、前記第１ゲート電極および第２ゲート電極の両側に形成されることを特徴とする半導体デバイスの製造方法。
【請求項２】
半導体基板上に第１絶縁層を介してバルクトランジスタ用の第１ゲート電極を形成するステップと、
前記第１ゲート電極の両側の前記半導体基板内にバルクトランジスタ用第１ソース／ドレイン領域を形成するステップと、
前記第１ゲート電極を含む前記半導体基板上に前記第１ゲート電極上に第２絶縁層を介して薄膜トランジスタ用チャネル領域となる半導体層を形成するステップと、
前記第２絶縁層上に前記半導体層に連結された薄膜トランジスタ用ソース／ドレイン電極を形成するステップと、
前記半導体層上にゲート絶縁膜を介して薄膜トランジスタ用の第２ゲート電極を形成するステップと
を備え、
前記薄膜トランジスタ用ソース／ドレイン電極は、前記第１ゲート電極および第２ゲート電極の両側に形成されることを特徴とする半導体デバイスの製造方法。
【請求項３】
前記薄膜トランジスタ用ソース／ドレイン電極を形成するステップは、
前記半導体層上に絶縁パターンを形成するステップと、
前記絶縁パターンを含んだ全面にポリシリコン層を形成するステップと、
前記ポリシリコン層をエッチングバックして前記第１ゲート電極と前記絶縁パターンの両側にポリシリコン層を残すステップと
を備えることを特徴とする請求項１記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特にデバイスの信頼性を向上させるようにしたことに関する。
【背景技術】
【０００２】
一般に、薄膜トランジスタは４Ｍ級又は１６Ｍ級以上のＳＲＡＭセルにおけるＣＭＯＳの負荷トランジスタ又は負荷抵抗の代わりに使用する。又、液晶表示デバイスでは、各ピクセル領域の画像データ信号をスイッチングするスイッチングデバイスとして用いる。特に、ＳＲＡＭセルにおいてＰＭＯＳ薄膜トランジスタ（ＴＦＴ）を負荷トランジスタとして用いることにより、負荷トランジスタのオフ電流を減少させ、オン電流を増加させることができるようになった。これにより、ＳＲＡＭセルの消費電力を減少させ且つ記憶特性を向上させることにより、高品質のＳＲＡＭセルが得られる。
【０００３】
以下、従来の薄膜トランジスタ及びその製造方法を添付図面に基づき説明する。
図１は従来の技術による薄膜トランジスタの構造断面図である。
図１に示すように、薄膜トランジスタは、絶縁層２１上にゲート電極２２ａを形成し、そのゲート電極２２ａを形成させた絶縁層２１の上にゲート絶縁膜２４を介してゲート電極２２ａを覆うように半導体層を形成させてある。その半導体層にソース領域Ｓ、ドレイン領域Ｄを形成させ、その間にチャネル領域Ｉとオフセット領域IIとを形成させている。半導体層のゲート電極２２ａの一方の側にソース領域Ｓが、他方の側にドレイン領域Ｄが形成され、ソース領域Ｓはゲート電極２２ａの一端部から絶縁層２１にかけて形成され、ドレイン領域Ｄはゲート電極から離して形成させている。その間がチャネル領域とオフセット領域であり、チャネル領域Ｉはソース領域から続くゲート電極２２ａの表面部分であり、オフセット領域IIがチャネル領域Ｉとドレイン領域Ｄとの間である。
【０００４】
上記のように構成された従来の薄膜トランジスタの製造方法を図２によって説明する。
図２（ａ）に示すように、絶縁層２１上にバルクトランジスタのゲート電極用の第１ポリシリコン層２２を形成する。第１ポリシリコン層２２上にフォトレジストを塗布した後、露光及び現像工程を用いてマスクパターン２３を形成する。次いで、マスクパターン２３を用いたエッチング工程で第１ポリシリコン層２２を選択的に除去して、図２ｂに示すようにゲート電極２２ａを形成する。
【０００５】
この後、図２ｃに示すように、前記ゲート電極２２ａを含んだ絶縁層２１上にゲート絶縁膜２４を堆積し、ゲート絶縁膜２４上に、薄膜トランジスタのソース／ドレイン領域、そしてオフセット領域／チャネル領域として用いられる第２ポリシリコン層２５を形成する。次いで、第２ポリシリコン層２５上にフォトレジスト２６を塗布した後、チャネル領域とオフセット領域にのみ残るように露光及び現像工程でパターニングする。
図２ｄに示すように、パターニングされたフォトレジスト２６ａをマスクとして用いて、露出された第２ポリシリコン層２５にソース／ドレイン用の不純物イオンを注入する。これにより、ソース領域Ｓはゲート電極２２ａの上側に一定の部分がオーバーラップされ、ドレイン領域Ｄはゲート電極２２ａから一定の距離離して形成される。また、ソース領域Ｓとドレイン領域Ｄとの間にはチャネル領域Ｉ及びオフセット領域IIが形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記のような従来の薄膜トランジスタ及びその製造方法は以下のような問題点があった。
薄膜トランジスタのチャネルが一方面にのみ形成されるため、オン電流が少ない。
ソース／ドレイン領域がチャネル領域と同じ厚さのポリシリコンからなるため、抵抗が大きくなる。
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、薄膜トランジスタのオン電流を増加させ、ソース／ドレイン抵抗を減少させた半導体デバイスの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明は、基板に形成されるバルクトランジスタのゲート電極の上側に薄膜トランジスタのチャネル領域となる半導体層を形成させ、その上側に薄膜トランジスタのゲート電極を形成させ、双方のゲート電極の側面に半導体層と連結される薄膜トランジスタ用のソース／ドレイン領域を形成させたことを特徴とする。
【０００８】
又、本発明の製造方法は、半導体基板上に第１絶縁層を介して第１ゲート電極を形成し、第１ゲート電極上に第２絶縁層を介在して半導体層を形成し、その半導体層上に第２ゲート電極を形成し、半導体層に連結されるように、前記第１、第２ゲート電極の側面にソース／ドレイン領域を形成することを特徴とする。
【発明の効果】
【０００９】
本発明半導体デバイスの薄膜トランジスタは、薄膜トランジスタのゲート電極を垂直型のデュアルゲートに形成してあり、双方のゲート電極の間にチャネルとなる半導体層を形成してあるので、薄膜トランジスタのチャネル領域はその両側からゲート電圧が加えられるので、オン電流を増加させることができる。
また、第１、第２ゲート電極の両側に側壁状のソース／ドレイン領域を形成しているので、ソース／ドレイン領域が大きくなり、ソース／ドレイン抵抗を減少させることができる。
さらに、その製造方法は先にバルクトランジスタを形成させた後、その上に薄膜トランジスタを形成させるだけであるので、格別その製造方法が複雑になることはない。
【発明を実施するための最良の形態】
【００１０】
以下、実施形態に基づいて本発明を説明する。
図３は本実施形態による半導体デバイスの構造断面図である。
本実施形態は基本的にＴＦＴ構造のバルクトランジスタの上に絶縁膜を介在させて薄膜トランジスタを形成させたものである。バルクトランジスタ自体は一般的な形状で基板４１の上にゲート絶縁膜４３を介して第１ゲート電極４５とその両側に絶縁側壁４７とを有する形状である。当然基板のゲート電極５１の両側にはソース／ドレイン領域４８、４８ａが形成されている。
バルクトランジスタを形成させた基板４１の表面に第２絶縁層４９を形成させ、その第１ゲート電極４５の上に当たる箇所に半導体層５１を形成させる。その幅は第１ゲート電極４５の幅よりわずかに狭い。その半導体層５１の上に第４絶縁層５９を介して薄膜トランジスタ用の第２ゲート電極６１を形成させる。重ねられた第１ゲート電極４５、半導体層５１、第２ゲート電極６１の両側に薄膜トランジスタ用の第２ソース／ドレイン領域５７、５７ａを形成させている。第２ソース／ドレイン領域５７、５７ａは第２絶縁層４９と第４絶縁層５９との間にある。それらはまた、半導体層５１には直接接触しているが、第２ゲート電極６１には第４絶縁層５９を介して隣接している。
半導体層５１は薄膜トランジスタのチャネル領域となる。また、この半導体層５１はバルクトランジスタの第１ゲート電極４５に第２ゲート電極６１へ加わる電圧と同じ極性の電圧が印加されたときにもチャネルが形成される。一般に、ＳＲＡＭに用いられるバルクトランジスタはＮＭＯＳであり、薄膜トランジスタはＰＭＯＳで、薄膜トランジスタの動作時にはバルクトランジスタがオフ状態となる。したがって、本実施形態の薄膜トランジスタの半導体層５１は、上側で第２ゲート電極６１から、下側で第１ゲート電極４５から動作させるための電圧が同時に加えられるので、半導体層５１の上側、下側にチャネルが形成される。そのため、オン電流が増加する。また、ソース／ドレイン領域は断面積が広がっているので抵抗が小さくなる。
薄膜トランジスタ用の第２ソース／ドレイン領域５７、５７ａは前記基板４１と同じ導電性を有し、バルクトランジスタ用の第１ソース／ドレイン領域４８、４８ａ不純物領域は基板４１と反対導電性を有する。
【００１１】
上記のように構成された本実施形態の薄膜トランジスタの製造方法を図４〜図６に基づいて説明する。
図４（ａ）に示すように、半導体基板４１上に第１絶縁層４３を形成した後、第１絶縁層４３上にポリシリコン層を形成する。写真エッチング工程でポリシリコン層を選択的に除去して第１ゲート電極４５を形成する。この第１ゲート電極４５はバルクトランジスタのゲート電極である。この後、第１ゲート電極４５をマスクとして用いてＬＤＤイオン注入を施す。
【００１２】
図４（ｂ）に示すように、第１ゲート電極４５を含んだ基板４１の全面に絶縁膜を形成した後、エッチバックすることにより、第１ゲート電極４５の両側面に絶縁側壁４７を形成する。そして、第１ゲート電極４５及び絶縁側壁４７をマスクとして用いた不純物イオン注入で第１ゲート電極４５の両側の基板４１内に第１ソース／ドレイン領域４８、４８ａを形成する。
この第１ソース／ドレイン領域４８、４８ａはバルクトランジスタのソース／ドレイン領域として用いられる。
【００１３】
図４（ｃ）に示すように、バルクトランジスタを形成させた基板４１の全面に第２絶縁層４９を形成する。その第２絶縁層４９上に半導体層５１を形成し、半導体層５１上に第３絶縁層５３を順次に形成する。その際、半導体層５１はポリシリコンであり、薄膜トランジスタ（後述する）のチャネル領域として用いられる。第３絶縁層５３はシリコン酸化膜である。次いで、第３絶縁層５３上にフォトレジスト５５を塗布した後、パターニングすることにより、薄膜トランジスタのゲート電極形成領域のみに残るようにする。
【００１４】
図５（ｄ）に示すように、パターニングされたフォトレジスト５５をマスクとして用いて、第２絶縁層４９の表面が露出されるようにエッチング行程で第３絶縁層５３、半導体層５１を順次に除去する。
次いで、図５（ｅ）に示すように、第３絶縁層５３を含んだ基板４１の全面にポリシリコン層を形成した後、エッチバックすることにより、第２ソース／ドレイン領域５７、５７ａを形成する。この第２ソース／ドレイン領域５７、５７ａは第３絶縁層５３の表面から基板４１の第１ソース／ドレイン領域４８、４８ａの表面の箇所まで側壁状に厚く形成される。また、この第２ソース／ドレイン領域５７、５７ａは薄膜トランジスタのソース／ドレイン領域である。第２ソース／ドレイン領域５７、５７ａは、前記第１ソース／ドレイン領域４８、４８ａと反対導電性を有し、半導体基板４１とは同じ導電性を有する。
【００１５】
図６（ｆ）に示すように、半導体層５１上の第３絶縁層５３を除去した後、全面に第４絶縁層５９を形成する。この第４絶縁層５９は後で薄膜トランジスタのゲート絶縁膜として用いられる。
図６（ｇ）に示すように、第４絶縁層５９を含んだ基板４１の全面にポリシリコン層を形成した後、エッチバックすることにより、半導体層５１の上側に第２ゲート電極６１を形成する。この第２ゲート電極６１は薄膜トランジスタ用のゲート電極である。かかる方法によって得られる半導体デバイスは、半導体層５１をバルクトランジスタの第１ゲート電極４５と薄膜トランジスタの第２ゲート電極６１との間に形成して、前記半導体層５１を薄膜トランジスタのチャネルとして用いる。
【図面の簡単な説明】
【００１６】
【図１】従来の技術による薄膜トランジスタの構造断面図。
【図２】従来の薄膜トランジスタの製造方法を説明する工程断面図。
【図３】本発明実施形態の構造断面図。
【図４】本発明の実施形態を製造する方法を説明する工程断面図。
【図５】本発明の実施形態を製造する方法を説明する工程断面図。
【図６】本発明の実施形態を製造する方法を説明する工程断面図。
【符号の説明】
【００１７】
４１…半導体基板、４５…第１ゲート電極、４７…絶縁側壁、４８、４８ａ…第１ソース／ドレイン領域、５１…半導体層、５７、５７ａ…第２ソース／ドレイン領域、６１…第２ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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