(57)【要約】【課題】絶縁ゲート型半導体素子のターンオフタイムをより短縮することのできる絶縁ゲート型半導体素子のゲート回路を提供する。【解決手段】絶縁ゲート型半導体素子１０を駆動するために半導体素子１２、１３と１５、１６がそれぞれトーテムポール接続された直列接続体を二組設け、それぞれの陽極に抵抗２３、２４、２５、２６を介して正負の電源を接続し、半導体素子１２、１３の中点は抵抗１１を介して、半導体素子１５、１６の中点は直接絶縁ゲート型半導体素子１０のゲートＧに接続し、半導体素子１５、１６へ遅延回路１８、１９によりスイッチング信号を遅延させて供給するようにし、第１の直列接続体の負側半導体素子１３に直列接続された抵抗２４と並列にスイッチング素子２７を設けて、スイッチング素子２７をワンショット信号発生回路２８の出力信号によりオンオフ制御することで絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させる。【選択図】　　　図１
2004088892.tif 000002
【特許請求の範囲】
【請求項１】
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、
前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、
前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、
前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、
前記第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている前記抵抗と並列に設けられたスイッチング素子と、
前記スイッチング信号源からのスイッチング信号に基づいて前記スイッチング素子をオンオフ制御する制御手段と、
を有することを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項２】
前記制御手段は、前記スイッチング信号源からのスイッチング信号からワンショット信号を生成するワンショット信号発生回路であることを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート回路。
【請求項３】
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、
前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、
前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、
前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、
前記第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている前記抵抗と並列に設けられたスイッチング素子と、
前記絶縁ゲート型半導体素子のコレクタ電圧を検出し、当該検出した電圧値に基づき前記スイッチング素子を制御する電圧制御回路と、
を有することを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項４】
前記電圧検出制御回路は、ダイオードを介してコレクタ電圧を検出することを特徴とする請求項３記載の絶縁ゲート型半導体素子のゲート回路。
【請求項５】
前記電圧検出制御回路は、光絶縁素子を介してコレクタ電圧を検出することを特徴とする請求項３記載の絶縁ゲート型半導体素子のゲート回路。
【請求項６】
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、
前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、
前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、
前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、
前記第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている前記抵抗と並列に設けられ、前記絶縁ゲート型半導体素子のゲート容量より大きい容量のコンデンサと、
を有することを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項７】
前記コンデンサは、高周波特性を有することを特徴とする請求項６記載の絶縁ゲート型半導体素子のゲート回路。
【請求項８】
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、
前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、
前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、
前記第２の直列接続体を構成する半導体素子のうち正側の半導体素子の制御極に前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、
前記第２の直列接続体を構成する半導体素子のうち負側の半導体素子の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させた信号と前記スイッチング信号源からのスイッチング信号から生成されたワンショット信号との論理和信号を供給する制御回路と、
を有することを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項９】
前記制御回路は、
前記スイッチング信号源からの信号を遅延させる遅延回路と、
前記スイッチング信号源からのスイッチング信号からワンショット信号を生成するワンショット信号発生回路と、
前記遅延回路からの信号を前記第２の直列接続体を構成する半導体素子のうち負側の半導体素子の制御極に供給する第１のダイオードと、
前記ワンショット信号発生回路からの信号を前記第２の直列接続体を構成する半導体素子のうち負側の半導体素子の制御極に供給する第２のダイオードと、
を有することを特徴とする請求項８記載の絶縁ゲート型半導体素子のゲート回路。
【請求項１０】
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、
前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、
前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、
前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、
前記負の電源と直列に接続された第２の負の電源と、
前記第１の負の電源と前記第２の負の電源間にダイオードを介して接続されたスイッチング素子と、
前記スイッチング信号源からのスイッチング信号に基づいて前記スイッチング素子の制御極にワンショット信号を供給するワンショット信号発生回路と、
を有することを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１１】
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、
Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、
前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、
前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、
前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、
前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、
スイッチング素子と第２の抵抗を直列接続し、前記スイッチング素子は前記絶縁ゲート型半導体素子の制御極に接続され、前記第２の抵抗は負の電源に接続された第３の直列接続体と、
前記スイッチング信号源からのスイッチング信号に基づいて前記スイッチング素子の制御極にワンショット信号を供給するワンショット信号発生回路と、
を有することを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１２】
前記第２の直列接続体を構成するＰチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの陽極に接続された抵抗のうち少なくとも一方は、低インピーダンス素子であることを特徴とする請求項１乃至１１のいずれか一つに記載の絶縁ゲート型半導体素子のゲート回路。
【請求項１３】
前記低インピーダンス素子は、前記抵抗と並列に接続したコンデンサを有する並列体であることを特徴とする請求項１２記載の絶縁ゲート型半導体素子のゲート回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子のゲート回路に関する。
【０００２】
【従来の技術】
ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子は、たとえばＭＯＳＦＥＴ、ＩＧＢＴ、ＩＥＧＴ（ＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｄＧａｔｅＴｒａｎｓｉｓｔｏｒ）などがある。
【０００３】
これら絶縁ゲート型半導体素子は、電圧駆動型であり、ゲート・エミッタ間の容量を充電、放電する電流がオンオフ切り替え時に短時間流れるだけで、定常時にはゲート電流が流れない。したがって、絶縁ゲート型半導体素子は、ゲートパワーはパイポーラ素子に比べ非常に小さくできる利点がある。また、絶縁ゲート型半導体素子は、ＭＯＳ構造特有の高速動作が可能である。
【０００４】
これらのことから、近年、この種の電圧駆動型の半導体素子の開発が進められ、高圧大電流（例えば４．５ｋＶ―２０００Ａ級）の絶縁ゲート型半導体素子が開発されて電力変換装置へ応用され始めている。
【０００５】
しかしながら、絶縁ゲート型半導体素子は、高電圧、大電流化に伴いコレクタ・エミッタ間、コレクタ・ゲート間、およびゲート・エミッタ間のそれぞれの静電容量が大きくなってきている。
【０００６】
図１２は、絶縁ゲート型半導体素子を駆動する従来のゲート回路を簡単化して示した図面である。
【０００７】
図１２に示すように、絶縁ゲート型半導体素子１０の制御極（ゲート）Ｇには、スイッチング信号源１７からのスイッチング信号が半導体スイッチ１２、１３によりゲート抵抗１１を介して供給されている。
【０００８】
図１３は、絶縁ゲート型半導体素子を使用してインバータ回路を構成した時の１相分の回路であり、図１４は、図１２に示した従来のゲート回路により図１３に示したインバータ回路を動作させた時のゲート電圧波形と絶縁ゲート型半導体素子の電圧（Ｖｃｅ）および電流（Ｉｃ）を示したものである。
【０００９】
絶縁ゲート型半導体素子は、ゲートのターンオン、ターンオフ時にゲート・エミッタ間の容量特性によりミラー電圧時間が現れる。特にターンオン時には高耐圧素子ほどミラー電圧時間が長くなる傾向がある。これは、特にゲート・エミッタ間の容量がコレクタ・エミッタ間電圧に依存するためで、ターンオンによりコレクタ・エミッタ電圧が低下してくるとゲート・エミッタ容量が増加することに起因する。
【００１０】
ＰＷＭ（パルス幅変調）インバータでは、負荷電流をより正弦波にするため、そのスイッチング周波数を高くすることが望まれるが、前記のミラー時間により最小オン時間やデッドタイムの制約がでるために上限周波数が制限されることになる。
【００１１】
このミラー時間は、ゲート抵抗を小さくすれば短縮することが可能であるが、そうすると、絶縁ゲート型半導体素子のスイッチング特性も早くなり、ターンオン時には電流が急峻に立ち上がり（ｄＩ／ｄｔ）、またターンオフ時には電圧が急峻に立ち上がるため（ｄＶ／ｄｔ）、このような電流や電圧の急激な変化によって素子が破損したり、ＥＭＩノイズが多くなったり、また、負荷側へ悪影響を及ぼすなどの問題がある。
【００１２】
このような悪影響を防止するために、ターンオン、ターンオフ時には図１４に示すように、図１３の上下アーム（Ｕ、Ｖ）のゲート信号にデッドタイムＴ０を設け、上下短絡を防止している。
【００１３】
しかしながら、反対アームの絶縁ゲート型半導体素子をターンオンまたターンオフすると、各端子間の容量の分担により、特に電流の急変（ｄＩ／ｄｔ）や電圧の急変（ｄＶ／ｄｔ）によりゲート・エミッタ間の容量への充電放電により、ゲート電圧が正方向または負方向に持ち上がるという現象（図１４のＡ、Ｂ部）が確認されている。
【００１４】
さらにこのような現象を防止するためには、ゲート・エミッタ間にコンデンサを設けることが有効であるが、コンデンサを設けると絶縁ゲート型半導体素子のスイッチング時間が遅くなるためスイッチング損失が増加する問題が発生する。
【００１５】
このような問題を解決するための絶縁ゲート型半導体素子のゲート回路が、特開２００１−１６９５３４号公報に提案されている。
【００１６】
この公報記載の絶縁ゲート型半導体素子のゲート回路は、図１５に示すように、絶縁ゲート型半導体素子１０を駆動するトーテムポール接続の直列接続体を二組設け（半導体素子１２および１３よりなる第１の直列接続体と、半導体素子１５および１６よりなる第２の直列接続体）、それぞれの直列接続体のコレクタ端子を正負の電源Ｐ、Ｎに接続し、第１の直列接続体の接続点はゲート抵抗１１を介して絶縁ゲート型半導体素子１０のゲートＧに、第２の直列接続体の接続点はゲート抵抗を介さず絶縁ゲート型半導体素子１０のゲートＧに直に接続し、第２の直列接続体の両方のコレクタ側は低インピーダンスの抵抗２５、２６を介して正負の電源に接続し、第２の直列接続体のそれぞれの制御極への信号はスイッチング信号源１７からのスイッチング信号を所定時間遅延する遅延回路１８および１９を介して供給するように構成し、ミラー時間の短縮を図っている。
【００１７】
【発明が解決しようとする課題】
上記公報記載の技術により、これまでの様々な問題が解決できるようになってきたところであるが、近年の絶縁ゲート型半導体素子は、さらなる容量増大に伴いターンオフ時のミラー時間がさらに延びる傾向、すなわち、ターンオフタイムが延びる傾向にある。このため、近年の絶縁ゲート型半導体素子では、その容量を増大させるために上下アーム素子間のデッドタイムＴ０を増大させる必要がでてきた。
【００１８】
ゲート抵抗とターンオフ時間には、図１６に示すような相関関係があり、ターンオフ時間短縮にはゲート抵抗値の低減効果がある。しかし、ゲート抵抗値を下げると、絶縁ゲート型半導体素子のスイッチング特性も早くなりターンオフ時の電圧の立ち上がり（ｄＶ／ｄｔ）がより急峻になり、サージ電圧の増大やＥＭＩノイズの誘発、負荷への悪影響が懸念される。
【００１９】
このため、ｄＶ／ｄｔを増大させずターンオフタイムを短縮できるゲート回路に改善することが望まれる。
【００２０】
本発明は、上記問題に鑑みてなされたものであり、その目的は、絶縁ゲート型半導体素子のターンオフタイムをより短縮することのできる絶縁ゲート型半導体素子のゲート回路を提供することである。
【００２１】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、前記第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている前記抵抗と並列に設けられたスイッチング素子と、前記スイッチング信号源からのスイッチング信号に基づいて前記スイッチング素子をオンオフ制御する制御手段と、を有することを要旨とする。
【００２２】
この発明は、絶縁ゲート型半導体素子を駆動するトーテムポール接続された直列接続体を二組設け、それぞれの直列接続体の陽極は正負の電源に抵抗を介して接続し、第１の直列接続体における両半導体素子の中点は抵抗を介して絶縁ゲート型半導体素子のゲートに、第２の直列接続体における両半導体素子の中点はゲート抵抗を介さずに制御対象である絶縁ゲート型半導体素子のゲートに接続し、第２の直列接続体における両半導体素子のそれぞれの制御極への信号はスイッチング信号源からのスイッチング信号を遅延回路を介して所定時間遅延させて供給するように構成し、さらに第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている抵抗と並列にスイッチング素子を設けて、このスイッチング素子を制御手段によってスイッチング信号源からのスイッチング信号に基づいてオンオフ制御することで、このスイッチング素子を介して絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させ、絶縁ゲート型半導体素子のターンオフ時間の短縮を図ろうとするものである。
【００２３】
請求項２記載の発明は、請求項１記載の絶縁ゲート型半導体素子のゲート回路において、前記制御手段は、前記スイッチング信号源からのスイッチング信号からワンショット信号を生成するワンショット信号発生回路であることを要旨とする。
【００２４】
この発明は、絶縁ゲート型半導体素子の動作状態を変化させるスイッチング信号を供給しているスイッチング信号源からの信号によりワンショット信号を生成して、この生成したワンショット信号によってスイッチング素子を制御しようとするものである。
【００２５】
請求項３記載の発明は、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、前記第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている前記抵抗と並列に設けられたスイッチング素子と、前記絶縁ゲート型半導体素子のコレクタ電圧を検出し、当該検出した電圧値に基づき前記スイッチング素子を制御する電圧制御回路と、を有することを要旨とする。
【００２６】
この発明は、絶縁ゲート型半導体素子を駆動するトーテムポール接続された直列接続体を二組設け、それぞれの直列接続体の陽極は正負の電源に抵抗を介して接続し、第１の直列接続体における両半導体素子の中点は抵抗を介して絶縁ゲート型半導体素子のゲートに、第２の直列接続体における両半導体素子の中点はゲート抵抗を介さずに制御対象である絶縁ゲート型半導体素子のゲートに接続し、第２の直列接続体における両半導体素子のそれぞれの制御極への信号はスイッチング信号源からのスイッチング信号を遅延回路を介して所定時間遅延させて供給するように構成し、さらに第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている抵抗と並列にスイッチング素子を設けて、このスイッチング素子を電圧制御回路によって絶縁ゲート型半導体素子のコレクタ電圧を検出することで、絶縁ゲート型半導体素子の動作状態に応じて制御しようとするものである。
【００２７】
請求項４記載の発明は、請求項３記載の絶縁ゲート型半導体素子のゲート回路において、前記電圧検出制御回路は、ダイオードを介してコレクタ電圧を検出することを要旨とする。
【００２８】
この発明は、電圧検出制御回路としてダイオードを用いることにより、簡単な回路構成で、絶縁ゲート型半導体素子のコレクタ電圧が所定値以上となったときにスイッチング素子をオンオフ制御することができるようにするものである。
【００２９】
請求項５記載の発明は、請求項３記載の絶縁ゲート型半導体素子のゲート回路において、前記電圧検出制御回路は、光絶縁素子を介してコレクタ電圧を検出することを要旨とする。
【００３０】
この発明は、電圧検出制御回路として光絶縁素子を用いることにより、光絶縁素子を構成する発光素子側の発光する電圧値を調整することで、絶縁ゲート型半導体素子のコレクタ電圧が所定値以上となったことを検出し、それにより発光した受光素子によってスイッチング素子をオンオフ制御することができるようにするものである。
【００３１】
請求項６記載の発明は、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子が接続された第２の直列接続体と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、前記第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている前記抵抗と並列に設けられ、前記絶縁ゲート型半導体素子のゲート容量より大きい容量のコンデンサと、を有することを要旨とする。
【００３２】
この発明は、絶縁ゲート型半導体素子を駆動するトーテムポール接続された直列接続体を二組設け、それぞれの直列接続体の陽極は正負の電源に抵抗を介して接続し、第１の直列接続体における両半導体素子の中点は抵抗を介して絶縁ゲート型半導体素子のゲートに、第２の直列接続体における両半導体素子の中点はゲート抵抗を介さずに制御対象である絶縁ゲート型半導体素子のゲートに接続し、第２の直列接続体における両半導体素子のそれぞれの制御極への信号はスイッチング信号源からのスイッチング信号を遅延回路を介して所定時間遅延させて供給するように構成し、さらに第１の直列接続体を構成する半導体素子のうち負側の半導体素子に直列に接続されている抵抗と並列に、絶縁ゲート型半導体素子のゲート容量より大きい容量のコンデンサを設けて、このコンデンサにより絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させ、絶縁ゲート型半導体素子のターンオフ時間の短縮を図ろうとするものである。
【００３３】
請求項７記載の発明は、請求項６記載の絶縁ゲート型半導体素子のゲート回路において、前記コンデンサは、高周波特性を有することを要旨とする。
【００３４】
この発明は、コンデンサに高周波特性の良いものを用いることで、絶縁ゲート型半導体素子のオンオフの動作周波数が速いものにも対応できるようにしようとするものである。
【００３５】
請求項８記載の発明は、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子が接続された第２の直列接続体と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、前記第２の直列接続体を構成する半導体素子のうち正側の半導体素子の制御極に前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、前記第２の直列接続体を構成する半導体素子のうち負側の半導体素子の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させた信号と前記スイッチング信号源からのスイッチング信号から生成されたワンショット信号との論理和信号を供給する制御回路と、を有することを要旨とする。
【００３６】
この発明は、絶縁ゲート型半導体素子を駆動するトーテムポール接続された直列接続体を二組設け、それぞれの直列接続体の陽極は正負の電源に抵抗を介して接続し、第１の直列接続体における両半導体素子の中点は抵抗を介して絶縁ゲート型半導体素子のゲートに、第２の直列接続体における両半導体素子の中点はゲート抵抗を介さずに制御対象である絶縁ゲート型半導体素子のゲートに接続し、第２の直列接続体の正側の半導体素子の制御極へはスイッチング信号源からのスイッチング信号を遅延回路を介して所定時間遅延させて供給するように構成し、さらに第２の直列接続体を構成する半導体素子のうち負側の半導体素子の制御極には、スイッチング信号源からのスイッチング信号を所定時間遅延させた信号とスイッチング信号源からのスイッチング信号から生成されたワンショット信号との論理和信号を供給することで、第２の直列接続体を構成する半導体素子のうち負側の半導体素子のオンオフのタイミングを正側の半導体素子のオンオフタイミングと違うようにして、このタイミングの差により絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させ、絶縁ゲート型半導体素子のターンオフ時間の短縮を図ろうとするものである。
【００３７】
請求項９記載の発明は、請求項８記載の絶縁ゲート型半導体素子のゲート回路において、前記制御回路は、前記スイッチング信号源からの信号を遅延させる遅延回路と、前記スイッチング信号源からのスイッチング信号からワンショット信号を生成するワンショット信号発生回路と、前記遅延回路からの信号を前記第２の直列接続体を構成する半導体素子のうち負側の半導体素子の制御極に供給する第１のダイオードと、前記ワンショット信号発生回路からの信号を前記第２の直列接続体を構成する半導体素子のうち負側の半導体素子の制御極に供給する第２のダイオードと、を有することを要旨とする。
【００３８】
この発明は、２つのダイオードを用いた簡単な回路構成により論理和信号を供給できるようにするものである。
【００３９】
請求項１０記載の発明は、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、前記負の電源と直列に接続された第２の負の電源と、前記第１の負の電源と前記第２の負の電源間にダイオードを介して接続されたスイッチング素子と、前記スイッチング信号源からのスイッチング信号に基づいて前記スイッチング素子の制御極にワンショット信号を供給するワンショット信号発生回路と、を有することを要旨とする。
【００４０】
この発明は、絶縁ゲート型半導体素子を駆動するトーテムポール接続された直列接続体を二組設け、それぞれの直列接続体の陽極は正負の電源に抵抗を介して接続し、第１の直列接続体における両半導体素子の中点は抵抗を介して絶縁ゲート型半導体素子のゲートに、第２の直列接続体における両半導体素子の中点はゲート抵抗を介さずに制御対象である絶縁ゲート型半導体素子のゲートに接続し、第２の直列接続体における両半導体素子のそれぞれの制御極への信号はスイッチング信号源からのスイッチング信号を遅延回路を介して所定時間遅延させて供給するように構成し、さらに、第２の負の電源、第１の負の電源と直列に接続し、これをスイッチング素子とダイオードを介して第２の直列接続体を構成する負側の半導体素子、すなわち絶縁ゲート型半導体素子のオフゲート電源側に接続して、スイッチング素子の制御極にスイッチング信号源からのスイッチング信号から生成されたワンショット信号を供給することで、スイッチング信号源からのスイッチング信号に対応して、絶縁ゲート型半導体素子の負側の電源ラインを第２の負の電源を加えた電位になるようにして、絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させ、絶縁ゲート型半導体素子のターンオフ時間の短縮を図ろうとするものである。
【００４１】
請求項１１記載の発明は、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続した第１の直列接続体と、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続し、当該Ｐチャンネル半導体素子とＮチャンネル半導体素子の中点に絶縁ゲート型半導体素子の制御極が接続された第２の直列接続体と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極に接続された正および負の電源と、前記第１の直列接続体および前記第２の直列接続体のそれぞれの陽極をそれぞれ前記正および負の電源に接続するための抵抗と、前記第１の直列接続体の中点と前記第２の直列接続体の中点とを接続したゲート抵抗と、前記第１の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極にスイッチング信号を供給するスイッチング信号源と、前記第２の直列接続体を構成する前記Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて供給する遅延回路と、スイッチング素子と第２の抵抗を直列接続し、前記スイッチング素子は前記絶縁ゲート型半導体素子の制御極に接続され、前記第２の抵抗は負の電源に接続された第３の直列接続体と、前記スイッチング信号源からのスイッチング信号に基づいて前記スイッチング素子の制御極にワンショット信号を供給するワンショット信号発生回路と、を有することを要旨とする。
【００４２】
この発明は、絶縁ゲート型半導体素子を駆動するトーテムポール接続された直列接続体を二組設け、それぞれの直列接続体の陽極は正負の電源に抵抗を介して接続し、第１の直列接続体における両半導体素子の中点は抵抗を介して絶縁ゲート型半導体素子のゲートに、第２の直列接続体における両半導体素子の中点はゲート抵抗を介さずに制御対象である絶縁ゲート型半導体素子のゲートに接続し、第２の直列接続体における両半導体素子のそれぞれの制御極への信号はスイッチング信号源からのスイッチング信号を遅延回路を介して所定時間遅延させて供給するように構成し、さらに、絶縁ゲート型半導体素子のゲートと負の電源との間に、スイッチング素子と抵抗を直列に接続して、このスイッチング素子の制御極にスイッチング信号源からのスイッチング信号からワンショット信号を供給することで、スイッチング信号源からのスイッチング信号に応じて、このスイッチング素子を介して負の電源ラインに絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させ、絶縁ゲート型半導体素子のターンオフ時間の短縮を図ろうとするものである。
【００４３】
請求項１２記載の発明は、請求項請求項１乃至１１のいずれか一つに記載の絶縁ゲート型半導体素子のゲート回路において、前記第２の直列接続体を構成するＰチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの陽極に接続された抵抗のうち少なくとも一方は、低インピーダンス素子であることを要旨とする。
【００４４】
この発明は、Ｐチャンネル半導体素子とＮチャンネル半導体素子のそれぞれの陽極に接続された抵抗のうち少なくとも一方を低インピーダンスとすることで、絶縁ゲート型半導体素子のオフ期間中の外乱変動を小さく抑えようとするものである。
【００４５】
請求項１３記載の発明は、請求項１２記載の絶縁ゲート型半導体素子のゲート回路において、前記低インピーダンス素子は、前記抵抗と並列に接続したコンデンサを有する並列体であることを要旨とする。
【００４６】
この発明は、低インピーダンス素子として抵抗と並列にコンデンサを設けたことで、インピーダンスをより小さくしようとするものである。
【００４７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００４８】
（第１の実施の形態）
図１は、本発明を適用した第１の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【００４９】
このゲート回路は、ＮＰＮ型半導体素子（Ｎチャネル半導体素子）１２とＰＮＰ型半導体素子（Ｐチャネル半導体素子）１３を直列にトーテムポール接続した第１の直列接続体と、同様にトーテムポール接続されたＮＰＮ型半導体素子１５とＰＮＰ型半導体素子１６よりなる第２の直列接続体を有する。ここで、ＮＰＮ型半導体素子１２、ＰＮＰ型半導体素子１３、ＮＰＮ型半導体素子１５、およびＰＮＰ型半導体素子１６は、いずれもバイポーラトランジスタである。
【００５０】
第１の直列接続体と第２の直列接続体には、それぞれに抵抗２３、２４と抵抗２５、２６を介してそれぞれのコレクタ（陽極）に正負の電源Ｐ（正）、Ｎ（負）が接続されている。また、第１の直列接続体と第２の直列接続体は、それぞれの中点（半導体素子１２および１３の接続点と半導体素子１５および１６の接続点）に接続されているゲート抵抗１１が設けられている。ここで、抵抗２５および２６は、低インピーダンスの抵抗器である。
【００５１】
第１の直列接続体を構成している半導体素子１２および１３のそれぞれのベース（制御極）に、分岐線を通してその一端が接続された抵抗１４が設けられている。
【００５２】
この抵抗１４を介して、スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１７が接続されている。
【００５３】
また、スイッチング信号源１７からのスイッチング信号は、遅延回路１８および１９を介して第２の直列接続体を構成している半導体素子１５および１６のそれぞれのベースに遅延されたスイッチング信号として供給されている。
【００５４】
第１の直列接続体には、負側の半導体素子１３に直列に設けられた抵抗２４と並列にスイッチング素子２７が設けられている。ここでスイッチング素子２７は、いわゆるスイッチングトランジスタである（以下、他のスイッチング素子において同様である）。
【００５５】
このスイッチング素子２７は、スイッチング信号源１７の出力信号Ａのオフ制御信号をトリガーとしてワンショット信号を供給するワンショット信号発生回路２８の出力信号により駆動される。
【００５６】
そして、ゲート抵抗１１と第２の直列接続体の中点との接続点に制御対象である絶縁ゲート型半導体素子１０のゲートＧが接続されている。
【００５７】
本実施の形態における作用を説明する。
【００５８】
図２は、図１に示したゲート回路の動作タイムチャートを示す図面である。
【００５９】
まず、時刻ｔ０でスイッチング信号源１７の出力信号Ａにより半導体素子１２（ＳＷ１２）にオン信号が供給される。このとき半導体素子１３（ＳＷ１３）、１６（ＳＷ１６）はオフである。
【００６０】
これにより、絶縁ゲート型半導体素子１０は、ゲート抵抗１１を介して時刻ｔ１でターンオンし、コレクタ・エミッタ間電圧（Ｖｃｅ）が低下して負荷電流（Ｉｃ）が流れる。
【００６１】
一方、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）は、図２で示すように、ミラー電圧レベルがゲート・エミッタ間容量の充電が完了するまで継続する。この時間は、ゲート抵抗１１の抵抗値にもよるが２０〜３０μ秒にもなる。
【００６２】
ゲート・エミッタ間容量は、遅延回路１８で設定された時間（たとえば１０μ秒）後の時刻ｔ２で、第２の直列接続体の半導体素子１５（ＳＷ１５）がオンになり、抵抗２５によりただちに充電される。
【００６３】
これにより、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）が正の電源Ｐのレベルまで上昇し、絶縁ゲート型半導体素子１０は安定したオン状態となる。この状態となれば、外乱などによりゲート電圧が低下しようとしても半導体素子１５（ＳＷ１５）と直列に接続された抵抗２５によりゲート電圧が低下することなく維持される。
【００６４】
スイッチング信号源１７の出力信号Ａが時刻ｔ３で反転してオフ制御信号となると、半導体素子１２、１５にオフ信号、半導体素子１３（ＳＷ１３）にオン信号が与える。これと共に、ワンショット信号発生回路２８がスイッチング信号源１７からのオフ制御信号を受けると同時にワンショット信号を出力してスイッチング素子２７（ＳＷ２７）がオンされる。
【００６５】
これにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間に充電されていた電荷がゲート抵抗１１、半導体素子１３、スイッチング素子２７を介して放電されはじめる。
【００６６】
そして、スイッチング素子２７はミラー時間完了前にオフになり、抵抗２４を介して放電が継続される。コレクタ・エミッタ間電圧（Ｖｃｅ）は放電完了後の時刻ｔ４で上昇し、電流が遮断されてターンオフが完了する。その後、遅延回路１９により遅延したスイッチング信号源１７からの信号により半導体素子１６（ＳＷ１６）がオンになる。
【００６７】
これにより、図２の破線で示したミラー時間（ｔ３〜ｔ５）は、スイッチング素子２７によるワンショットで時間の早い放電により、より短いミラー時間（ｔ３〜ｔ４）になりターンオフタイムを短くすることができる。
【００６８】
これは、たとえば、絶縁ゲート型半導体素子１０のゲート・エミッタ間の静電容量に蓄積された電荷Ｑが２０μクーロンの場合、オフゲート電流はゲート抵抗１１と抵抗２４の合計値で決まり、オフゲート電流が２Ａの場合には前記電荷Ｑを引き抜くまで約１０μ秒かかる。
【００６９】
これに対して、図１に示すようにターンオフ時にスイッチング素子２７をオンしてゲート抵抗１１のみにより、たとえば１０Ａ流せばＱ＝電流×時間より２μ秒でゲート・エミッタ間の電荷は引き抜くことができ、ターンオフタイムが大幅に短縮される。
【００７０】
なお、このゲート回路の遅延回路１９で設定された時間は、絶縁ゲート型半導体素子１０のターンオフ時間の時刻ｔ５以上を設定しており、第２の直列接続体の半導体素子１６をオンにすると、絶縁ゲート型半導体素子１０は、低インピーダンスで負の電源Ｎのレベルに固定された安定状態にしている。
【００７１】
（第２の実施の形態）
図３は、本発明を適用した第２の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【００７２】
図３に示したゲート回路は、図１における第２の直列接続体を構成する半導体素子として、電界効果トランジスタ（ＭＯＳＦＥＴ）３５および３６を使用した例である。その他の構成および動作は、前述した第１の実施の形態のゲート回路と同じである。
【００７３】
このように、第２の直列接続体にＭＯＳＦＥＴを使用した場合にも、その動作は、前述した第１の実施の形態のようにＮＰＮ型半導体素子１５、およびＰＮＰ型半導体素子１６としてパイポーラトランジスタを使用した場合と同様に、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができる。
【００７４】
なお、図示省略するが、第１の直列接続体にＭＯＳＦＥＴを使用することも可能であり、同じように絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができる。
【００７５】
（第３の実施の形態）
図４は、本発明を適用した第３の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【００７６】
図４に示すゲート回路は、図１に示したゲート回路において、第２の直列接続体を構成する半導体素子のうち半導体素子１６に接続されている抵抗２６と並列に（すなわち負側の半導体素子１６に対して直列に）コンデンサ３７を接続して低インピーダンス素子としたものである。その他の構成およびゲート回路としての基本的な動作は第１の実施の形態のゲート回路と同じである。
【００７７】
このように、第２の直列接続体を構成している負側の半導体素子１６と直列にコンデンサ３７を設けることで、負側の半導体素子１６に接続されている抵抗のインピーダンスをより低下させて、オフ期間中のゲート負バイアスにノイズ的な急変外乱があった場合にも変動をより小さく抑えることができる。
【００７８】
なお、本実施の形態では、負側の半導体素子１６に接続されている抵抗２６と並列にコンデンサ３７を設けた形態を説明したが、同様に、正側の半導体素子１５に接続されている抵抗２５と並列にコンデンサを設けることで、オフ期間中のゲート正バイアスにノイズ的な急変外乱があった場合にも変動をより小さく抑えることができる。
【００７９】
（第４の実施の形態）
図５は、本発明を適用した絶縁ゲート型半導体素子のゲート回路に用いるワンショット信号発生回路の一例を示す図面である。
【００８０】
本第４の実施の形態は、スイッチング信号源１７の出力信号Ａをトリガーとしてワンショット信号を作るワンショット信号発生回路２８として、抵抗４１および４２とコンデンサ４３から構成される微分回路を組んだものである。
【００８１】
この微分回路によるワンショット信号の信号幅は、周知の通り、抵抗４１および４２とコンデンサ４３の時定数で決めることができる。
【００８２】
このように微分回路によってワンショット信号をつくりだすことによって、前述した第１の実施の形態のようにゲート回路を動作させることが可能である。
【００８３】
また、図示省略するが、スイッチング信号源１７の出力信号Ａをトリガーとしてワンショット信号を作る手段としては、一般に市販されている単安定マルチＩＣなどにより構成してもよい。
【００８４】
（第５の実施の形態）
図６は、本発明を適用した第５の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【００８５】
図６に示すゲート回路は、図１に示したゲート回路において、絶縁ゲート型半導体素子１０のコレクタ電圧をダイオード５１を介して検出し、コレクタ電圧が所定電圧値以上となった時点でスイッチング素子２７をオフ動作させているものである。また、第２の直列接続体の負側の半導体素子１６には、抵抗２６と並列にコンデンサ３７を設けている。その他の構成および動作は第１の実施の形態のゲート回路と同じである。
【００８６】
ここで、ダイオード５１とスイッチング素子２７の間に接続されている抵抗５２が検出する所定電圧値を決めている。一方、抵抗２６と並列に設けたコンデンサ３７は、前述した第３の実施の形態と同様に、第２の直列接続体の負側に低インピーダンス素子を構成するためのものである（後述する実施の形態において同様である）。
【００８７】
このゲート回路では、絶縁ゲート型半導体素子１０のコレクタ電圧に基づいてスイッチング素子２７をオフ動作させることで、ゲート抵抗１１および２４により絶縁ゲート型半導体素子１０をソフトにターンオフさせることができる。
【００８８】
したがって、このゲート回路では、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができると共に、ターンオフをソフトにしたことで、ターンオフ時の電圧の立ち上がりを滑らかにすることができる。
【００８９】
（第６の実施の形態）
図７は、本発明を適用した第６の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【００９０】
図７に示すゲート回路は、図１に示したゲート回路において、絶縁ゲート型半導体素子１０のコレクタ電圧を発光素子６１により検出し、その光信号を光受光素子６３により受けてスイッチング素子２７をオフ動作させるものである。また、第２の直列接続体の負側の半導体素子１６には、抵抗２６と並列にコンデンサ３７を設けている。その他の構成および動作は第１の実施の形態のゲート回路と同じである。
【００９１】
ここで、発光素子６１と絶縁ゲート型半導体素子１０のエミッタの間に接続されている抵抗６２によって発光素子６１が発光する電圧値を調整することができる。また、受光素子６３に接続されている抵抗６４は、電源電圧調整のための抵抗である。
【００９２】
このゲート回路では、絶縁ゲート型半導体素子１０の陽極（Ｖｃｅ）電圧が上昇し始めると発光素子６１が発光し、受光素子６３がオンになり電流が流れて、電源からの電流が抵抗６４および６５を介してスイッチング素子２７のゲートに入力されて、導体スイッチング素子２７をオフにする。そして、このオフ動作によって、絶縁ゲート型半導体素子１０をソフトにターンオフさせる。
【００９３】
したがって、このゲート回路では、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができると共に、そのターンオフをソフトにしたことで、ターンオフ時の電圧の立ち上がりを滑らかにすることができる。
【００９４】
（第７の実施の形態）
図８は、本発明を適用した第７の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【００９５】
図８に示すゲート回路は、図１に示したゲート回路において、スイッチング素子の代わりに、第１の直列接続体の負側の半導体素子１３と直列に接続される抵抗２４と並列にコンデンサ７１を設けたものである。また、第２の直列接続体の負側の半導体素子１６には、抵抗２６と並列にコンデンサ３７を設けている。その他の構成および動作は第１の実施の形態のゲート回路と同じである。
【００９６】
このコンデンサ７１の容量は、絶縁ゲート型半導体素子１０のゲート・エミッタ間の容量より充分大きい容量で高周波特性に優れたのもの、たとえばＰＰフィルムコンデンサを使用して、最適化している。
【００９７】
これにより、このゲート回路は、スイッチング素子２７を設けたと同様なワンショット時間を確保し、絶縁ゲート型半導体素子に充電された電荷をいち早く放電させて、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができる。
【００９８】
特に、高周波特性に優れたコンデンサを用いることで、絶縁ゲート型半導体素子のオンオフの動作周波数が速いものにも対応することができる。
【００９９】
（第８の実施の形態）
図９は、本発明を適用した第８の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【０１００】
図９に示すゲート回路は、図１に示したゲート回路において、スイッチング信号源１７の出力信号Ａを遅延させる遅延回路１９を接続し、また、スイッチング信号源１７の出力信号Ａのオフ制御信号によりワンショット信号を生成するワンショット信号発生回路２８を接続している。そして、遅延回路１９からの信号をダイオード８１を介して、ワンショット信号発生回路２８からのワンショット信号をダイオード８２を介して第２の直列接続した半導体素子の負側の半導体素子１６の制御極に供給するように構成したものである。その他の構成および動作は第１の実施の形態のゲート回路と同じである。
【０１０１】
このゲート回路は、ダイオード８１と８２によって、遅延回路１９からの遅延されたスイッチング信号とワンショット信号発生回路２８からワンショット信号との論理和信号を作り、この論理和信号を第２の直列接続した半導体素子の負側の半導体素子１６の制御極に供給するように構成したものである。
【０１０２】
このゲート回路では、出力信号Ａからのオフ制御信号がでると、まずワンショット信号により負側の半導体素子１６がオンし、抵抗２６により絶縁ゲート型半導体素子１０のゲート・エミッタ間の電荷が大電流により放電を開始する。そして、ワンショット時間経過後は、半導体素子１６が一旦オフになり、半導体素子１３、抵抗１１、および抵抗２４により絶縁ゲート型半導体素子１０がソフトにターンオフする。
【０１０３】
ターンオフ後は、再び遅延回路１９からの出力信号によりスイッチング素子１６がオンになって抵抗２５および２６で負バイアス状態になる。
【０１０４】
これにより、このゲート回路においては、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができると共に、ターンオフがソフトになることで、ターンオフ時の電圧の立ち上がりを滑らかにすることができる。
【０１０５】
なお、本第８の実施の形態に用いたワンショット信号発生回路２８は、前述した第４の実施の形態と同様に、抵抗とコンデンサから構成される微分回路、または市販されている単安定マルチＩＣなどにより構成することができる。
【０１０６】
（第９の実施の形態）
図１０は、本発明を適用した第９の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【０１０７】
図１０に示すゲート回路は、図１に示したゲート回路において、直列に接続された第１の負電源Ｅ１と第２の負電源Ｅ２を設けている。第２の負電源Ｅ２は、ダイオード９１を介してスイッチング素子２７のコレクタ側に接続されており、スイッチング素子２７のエミッタ側が負の電源Ｎに接続している。また、直列に接続された第１の負電源Ｅ１と第２の負電源Ｅ２の中点からダイオード９２を介して負の電源ラインＮに接続している。その他の構成および動作は第１の実施の形態のゲート回路と同じである。
【０１０８】
このゲート回路は、スイッチング素子２７が、スイッチング信号源１７からの出力信号Ａのオフ制御信号によりワンショット信号を生成するワンショット信号発生回路２８の出力信号によりワンショット時間の間のみオンする。そうすると、絶縁ゲート型半導体素子１０をターンオフする際に、負の電源ＮのラインにはＥ１＋Ｅ２の電圧が供給され、絶縁ゲート型半導体素子１０のオフゲート電源側の電位が下がる。
【０１０９】
これにより、負の電源ＮのラインにＥ１＋Ｅ２の電圧が供給されて電位が下がることで、絶縁ゲート型半導体素子１０のゲート・エミッタ間の電荷をより速く引き抜くことができるようになり、いっそうミラー時間を短くするようにでき、絶縁ゲート型半導体素子１０のターンオフタイムをいっそう短くすることができる。
【０１１０】
なお、本第９の実施の形態に用いたワンショット信号発生回路２８は、前述した第４の実施の形態と同様に、抵抗とコンデンサから構成される微分回路、または市販されている単安定マルチＩＣなどにより構成することができる。
【０１１１】
（第１０の実施の形態）
図１１は、本発明を適用した第１０の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【０１１２】
図１１に示すゲート回路は、図１に示したゲート回路において、スイッチング素子１０１と低インピーダンスの抵抗１０２とを直列に接続し、スイッチング素子１０１のエミッタ側を制御対象である絶縁ゲート型半導体素子１０のゲートＧに、コレクタ側を抵抗１０２を介して負の電源Ｎに接続している。スイッチング素子１０１の制御極へは、スイッチング信号源１７の出力信号Ａのオフ制御信号をトリガーとしたワンショット信号発生回路２８の出力信号を供給している。
【０１１３】
これにより、このゲート回路においては、スイッチング素子１０１が、ワンショット信号によりオンとなったワンショット時間の間に絶縁ゲート型半導体素子１０のゲート・エミッタ間に充電されていた電荷がゲート抵抗１１、半導体素子１３、スイッチング素子１０１を介して放電されワンショット時間の早い放電により、ターンオフタイムを短くすることができる。
【０１１４】
以上本発明を適用した実施の形態を説明したが、本発明は、これら実施の形態に限定されるものではなく、たとえば、それぞれの実施の形態の要素を組み合わせて、さらに変形した形態とすることもできる。
【０１１５】
【発明の効果】
以上本発明によれば、高電圧・大電流の絶縁ゲート型半導体素子特有のターンオフ特性、すなわち、ミラー時間を短縮することができる。したがって、たとえばＰＷＭインバータなどのデッドタイムを短縮することが可能となり、絶縁ゲート型半導体素子の特性を充分活かした高周波のスイッチングが可能となり、ＰＷＭインバータなどの電力変換装置の制御性や性能向上が図れると共にシステム信頼性の高い絶縁ゲート型半導体素子のゲート回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図２】上記第１の実施の形態におけるゲート回路の動作を示すタイムチャートである。
【図３】本発明の第２の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図４】本発明の第３の実施の形態を示すにおける絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図５】本発明を適用した絶縁ゲート型半導体素子のゲート回路に用いるワンショット信号発生回路の一例を示す図面である。
【図６】本発明の第５の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図７】本発明の第６の実施の形態をにおける絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図８】本発明の第７の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図９】本発明の第８の実施の形態における絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図１０】本発明の第９の実施の形態を示すにおける絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図１１】本発明の第１０の実施の形態を示すにおける絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図１２】従来の絶縁ゲート型半導体素子のゲート回路を示す図面である。
【図１３】インバータ回路の１相分の回路例を示す図面である。
【図１４】従来のゲート回路でインバータ回路を駆動した時の動作を示すタイミングチャートである。
【図１５】従来のゲート回路を示す図面である。
【図１６】絶縁ゲート型半導体素子のゲート抵抗とターンオフ時間の特性を示す図面である。
【符号の説明】
１０　絶縁ゲート型半導体素子
１１、１４、２３、２４、２５、２６、４１、４２、５２、６２、６４、６５、１０２　抵抗
１２、１５　ＮＰＮ型半導体素子
１３、１６　ＰＮＰ型半導体素子
１７　スイッチング信号源
１８、１９　遅延回路
２７、１０１　スイッチング素子
２８　ワンショット信号発生回路
３７、７１　コンデンサ
５１、８１、８２、９１、９２　ダイオード
６１　発光素子
６３　受光素子
３７、７１　コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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