(57)【要約】【課題】冗長構成を有する半導体記憶装置において救済効率を上げるとともに、冗長構成に伴なう回路面積の増大を抑制することが可能な半導体記憶装置を提供する。【解決手段】判定回路Ａは、外部からの行アドレス信号Ａ＜ｍ＋ｎ：０＞を受けると、その上位アドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞と、ヒューズラッチ群Ａの記憶する不良メモリセルの上位アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞との一致比較動作を実行して、スペアロウブロックＡの選択／非選択を判定する。スペアロウブロックＡを選択する判定信号を受けて、ヒューズラッチ群Ｃの記憶する不良冗長メモリセルの下位アドレスＦＣ＜ｍ：０＞と下位アドレス信号Ａ＜ｍ：０＞との一致比較動作を実行してスペアロウＣの選択／非選択を判定する。スペアロウＣが選択された場合は、最終的にスペアロウブロックＡは非選択とされる。【選択図】　　　　図３
2004118896.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルの中に生じた不良メモリセルをブロック単位で置換救済するための第１の冗長回路と、
前記第１の冗長回路の中に生じた不良冗長メモリセルを行または列単位で置換救済するための第２の冗長回路と、
前記不良メモリセルがアクセスの対象に指定された場合に、前記第１の冗長回路または前記第２の冗長回路のいずれか一方を選択的に活性化させるための冗長制御回路とを備え、
前記冗長制御回路は、
前記第１の冗長回路に対応して配置され、前記不良メモリセルを特定するアドレス情報のうち、上位アドレスを記憶する第１のプログラム回路と、
前記第２の冗長回路に対応して配置され、前記不良冗長メモリセルを特定するアドレス情報のうち、下位アドレスを記憶する第２のプログラム回路と、
前記第１のプログラム回路の記憶する前記不良メモリセルの上位アドレスが前記アクセス対象に指定された場合に、前記第１の冗長回路を活性化し、
前記第１の冗長回路が活性化された場合に、前記第２のプログラム回路の記憶する前記不良メモリセルの下位アドレスが前記アクセス対象に指定されると、前記第２の冗長回路を活性化するとともに、前記第１の冗長回路を非活性化するための判定回路とを含む、半導体記憶装置。
【請求項２】
前記判定回路は、
前記上位アドレスと、前記アクセス対象を示すためのアドレス信号との一致比較動作を行ない、第１の一致／不一致の判定信号を出力する第１の比較回路と、
前記下位アドレスと、前記アクセス対象を示すためのアドレス信号との一致比較動作を行ない、第２の一致／不一致の判定信号を出力する第２の比較回路と、
前記第１および第２の一致／不一致の判定信号を受けて、前記第１および第２の冗長回路の活性化／非活性化を選択する手段とを含み、
前記第２の比較回路は、前記第１の比較回路から、前記第１の一致判定信号を受けると、一致比較動作を行なって前記第２の一致／不一致判定信号を出力し、
前記選択手段は、前記第１の一致判定信号を受けるとともに前記第２の一致判定信号を受けると、前記第１の冗長回路を非活性化するとともに、前記第２の冗長回路を活性化させる、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のプログラム回路は、
前記不良メモリセルの上位アドレスを構成するｎ（ｎ：自然数）ビットからなる不良アドレスビットを特定するアドレス情報を不揮発的に記憶するためのｎ個の第１のプログラム素子と、
前記第１の冗長回路を活性化するイネーブル信号を不揮発的に記憶するための第２のプログラム素子と、
前記第１および第２のプログラム素子の記憶情報を前記判定回路に出力するための（ｎ＋１）個の第１の論理素子とを備え、
前記第２のプログラム回路は、
前記不良メモリセルの下位アドレスを構成するｍ（ｍ：自然数）ビットからなる不良アドレスビットを特定するアドレス情報を不揮発的に記憶するためのｍ個の第３のプログラム素子と、
前記第２の冗長回路を活性化するイネーブル信号を不揮発的に記憶するための第４のプログラム素子と、
前記第３および第４のプログラム素子の記憶情報を前記判定回路に出力するための（ｍ＋１）個の第２の論理素子とを備える、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１および第２のプログラム回路は、さらに、
外部電源電圧投入時において、前記第１〜４のプログラム素子の記憶内容を初期化するためのリセット信号を前記第１〜４のプログラム素子および前記第１〜２の論理素子のそれぞれに入力する手段とを備え、
前記リセット信号は、
外部電源電圧投入後所定の期間においては第１の論理レベルとなって、前記第１〜４のプログラム素子の記憶内容を初期化し、前記所定の期間経過後においては第２の論理レベルとなって通常動作状態に移行し、
前記第１および第３のプログラム素子は、前記第２の論理レベルのリセット信号が入力されると、前記不良アドレスビットを特定するアドレス情報を記憶し、
前記第２および第４のプログラム素子は、前記第２の論理レベルのリセット信号が入力されると、前記第１および第２の冗長回路を活性化するイネーブル信号を記憶する、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１および第２の論理素子は、前記第２の論理レベルのリセット信号が入力されると、前記第１および第３のプログラム素子の記憶する前記不良アドレスビットを特定するアドレス情報と、第２および第４のプログラム素子の記憶する前記第１および第２の冗長回路を活性化するイネーブル信号とを前記判定回路に出力する、請求項４に記載の半導体記憶装置。
【請求項６】
前記第２のプログラム回路に記憶される前記不良冗長メモリセルを特定するアドレス情報を求めるためのテストモード手段をさらに備え、
前記テストモード手段エントリ時において、前記第１のプログラム回路の記憶する所定の上位アドレスをアクセス対象に指定して、前記第１の冗長回路を活性化し、前記第１の冗長回路内の冗長メモリセルを特定する下位アドレスを順次アクセスの対象に指定して動作試験を行なう、請求項１に記載の半導体記憶装置。
【請求項７】
前記第２のプログラム回路に記憶される前記不良冗長メモリセルを特定するアドレス情報を求めるためのテストモード手段をさらに備え、
前記テストモード手段は、
テストモードにエントリするためのテストエントリ信号の入力手段を備え、
前記第１のプログラム回路は、前記外部電源電圧投入後の所定の期間に前記テストエントリ信号が入力されると、前記リセット信号を第１の論理レベルに固定して前記第１の論理素子の各々に入力し、
前記第１の論理素子は、前記第１の論理レベルのリセット信号が入力されると、前記第１のプログラム素子の記憶する所定の上位アドレスを特定するアドレス情報および前記第２のプログラム素子の記憶する前記第１の冗長回路を活性化するイネーブル信号を前記判定回路に出力し、
前記判定回路は、前記所定の上位アドレスがアクセス対象に指定されると、前記第１の冗長回路を活性化し、前記第１の冗長回路内の冗長メモリセルを特定する下位アドレスを順次アクセスの対象に指定して動作試験を行なう、請求項４に記載の半導体記憶装置。
【請求項８】
前記所定の上位アドレスおよび前記第１の冗長回路を活性化するイネーブル信号は、前記第１の論理レベルのリセット信号によって一意的に特定され、前記第１および第２のプログラム素子の記憶情報に依存しない、請求項７に記載の半導体記憶装置。
【請求項９】
複数の前記第１の冗長回路に生じた前記不良冗長メモリセルを特定するアドレス情報を求めるためのテストモード手段をさらに備え、
前記テストモード手段エントリ時において、複数の前記第１の冗長回路の１つに対応する前記第１のプログラム回路の記憶する所定の上位アドレスを前記アクセス対象に指定することにより、前記複数の第１の冗長回路を順次活性化して、前記活性化された第１の冗長回路内の冗長メモリセルをアクセスの対象として動作試験を行なう、請求項６に記載の半導体記憶装置。
【請求項１０】
前記所定の上位アドレスは、前記複数の第１の冗長回路のそれぞれに対応する前記第１のプログラム回路において、相互に不一致に特定される、請求項９に記載の半導体記憶装置。
【請求項１１】
前記複数の第１の冗長回路のそれぞれに対応する前記第１のプログラム回路において、一の第１のプログラム回路における前記第１の論理素子と、他の第１のプログラム回路における前記第１の論理素子とは相互に異なる、請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、欠陥メモリセルを救済するための冗長構成を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と呼ばれる半導体記憶装置では、メモリセルアレイの一部に欠陥が生じた場合、その欠陥部分をチップ上に予め設けられた冗長回路で置き換えて救済する。
【０００３】
救済方法としては、メモリセルに予備（スペア）の行または列を予め設けておいて、欠陥により不良となったメモリセルを行または列単位でスペアのメモリセルと置き換える方法が主流である。
【０００４】
具体的には、不良メモリセルのアドレス情報は、冗長回路にプログラムされて、内部に不揮発的に記憶されており、使用時において、当該不良メモリセルへのアクセスが要求された場合には、不良メモリセルに代えて、冗長回路を用いてデータ読出およびデータ書込が実行される。
【０００５】
このような構成とすることにより、製造欠陥により不良メモリセルが生じた場合においても、スペアメモリセルで構成される冗長回路を用いて半導体記憶装置全体を正常に動作させることができる。これにより、製品歩留まりの確保が可能となる。
【０００６】
しかしながら、上記に示す従来の救済方法では、正規のメモリセルの不良に対してはスペアメモリセルによって救済できる一方で、スペアメモリセルに欠陥が発生した場合は救済する手段がなかった。
【０００７】
したがって、不良のあるスペアメモリセルに置き換えられた半導体記憶装置には、依然として不良があるために正常動作ができず、歩留まりの確保を困難なものとしていた。
【０００８】
かかる問題を解決する手段として、従来、例えば特許文献１に示す半導体記憶装置が提案されている。
【０００９】
図１４は、従来の半導体記憶装置の一例における救済方法を説明するための原理説明図である。
【００１０】
図１４を参照して、第１のアドレス記憶回路１００は、複数本のワード線またはビット線により構成される通常ブロックを選択するアドレスを第１冗長アドレスとして記憶する。
【００１１】
第１冗長デコーダ１０１は、外部から入力されるアドレス信号と、第１アドレス記憶回路１００に記憶された第１冗長アドレスとを比較し、両者が一致する場合は、外部から入力されるアドレス信号により選択される通常ブロックを複数本の冗長ワード線または複数本の冗長ビット線からなる冗長ブロックに置換するための第１の一致判定信号ＪＵＧ１を出力する。
【００１２】
第２アドレス記憶回路１０２は、冗長ブロック内の欠陥セルが接続された冗長ワード線またはその冗長ワード線を含む複数の冗長ワード線、あるいは欠陥セルが接続された冗長ビット線またはその冗長ビット線を含む複数の冗長ビット線を選択する冗長アドレスを第２冗長アドレスとして記憶する。
【００１３】
第２冗長デコーダ１０３は、外部から入力されるアドレス信号と第２アドレス記憶回路１０２に記憶された第２冗長アドレスとを比較し、両者が一致する場合に冗長ブロック内の欠陥セルを新たな一または複数の冗長ワード線、あるいは新たな一または複数の冗長ビット線にて冗長するための第２の一致判定信号ＪＵＧ２を出力する。
【００１４】
なお、第１冗長デコーダ１０１は、第２の一致判定信号ＪＵＧ２に基づいて非活性化される。これにより、冗長ブロック内の欠陥セルが接続された冗長ワード線またはその冗長ワード線を含む複数の冗長ワード線は第１の冗長デコーダにより選択されない。
【００１５】
したがって、従来の半導体記憶装置によれば、冗長ブロックに欠陥セルがある場合であっても、その欠陥セルがある冗長ワード線またはその冗長ワード線を含む複数の冗長ワード線を新たな冗長ワード線にて冗長することにより、救済効率を向上することができる。
【００１６】
【特許文献１】
特開平１１−１１０９９６号公報（第３頁、第１図）
【００１７】
【発明が解決しようとする課題】
ここで、図１４に示す救済方法では、第１冗長デコーダ１０１と第２冗長デコーダ１０３とは、それぞれ第１のアドレス記憶回路１００および第２アドレス記憶回路１０２として、図示しない第１冗長ＲＯＭおよび第２冗長ＲＯＭを有しており、第１冗長ＲＯＭには、第１冗長デコーダ１０１にて冗長される欠陥ブロックのアドレスが記憶される。一方、第２冗長ＲＯＭには、冗長ブロックに発生する１本の欠陥ワード線のアドレスが記憶される。
【００１８】
この構成において、外部より入力されるアドレス信号に対して、第１冗長デコーダ１０１と第２冗長デコーダ１０３とはそれぞれ個別にデコードし、第２冗長デコーダの出力する第２の一致判定信号によって第１冗長デコーダを非活性化する。
【００１９】
したがって、第２冗長デコーダの選択／非選択は、第１冗長デコーダの選択／非選択とは独立して判定されることから、第２アドレス記憶回路１０２として、第１アドレス記憶回路１００と同規模の記憶回路が必要となり、半導体記憶装置全体の回路規模は増加してしまうこととなる。
【００２０】
一方、図１４に示す従来の半導体記憶装置における救済方法においては、第２アドレス記憶回路１０２に記憶される冗長ブロックの欠陥セルを特定するアドレス情報を求めるための動作試験は、冗長ブロックを構成する冗長ワード線を順次アクセスの対象に指定して、この冗長ワード線にデータの書込み・読出しを行なうことによって実施される。
【００２１】
そのためには、第１の記憶回路１００は、正規のワード線に代えて冗長ワード線にアクセスを指示するためのアドレス情報を内部に予め記憶（プログラム）する必要があることから、従来の動作試験では、動作試験実行前にヒューズブロー工程を設けていた。当該ヒューズブロー工程は、第１記憶回路１００内のヒューズ素子にレーザカット等の処置を施して実行することから、動作試験におけるプロセスを複雑化するとともに、高額なコストがかかるという問題があった。
【００２２】
そこで、本発明はかかる問題を解決するためになされたものであり、その１つの目的は、冗長構成を有する半導体記憶装置において救済効率を上げるとともに、冗長構成に伴なう回路面積の増大を抑制することが可能な半導体記憶装置を提供することにある。
【００２３】
本発明の他の目的は、冗長ブロックにおける欠陥セルを検出するための動作試験は、冗長ブロックのアドレス情報を記憶する記憶回路において、ヒューズ素子を切断することなく行なうことが可能な半導体記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】
この発明の１つの局面は、冗長構成を備えた半導体記憶装置であって、複数のメモリセルと、複数のメモリセルの中に生じた不良メモリセルをブロック単位で置換救済するための第１の冗長回路と、第１の冗長回路の中に生じた不良冗長メモリセルを行または列単位で置換救済するための第２の冗長回路と、不良メモリセルがアクセスの対象に指定された場合に、第１の冗長回路または第２の冗長回路のいずれか一方を選択的に活性化させるための冗長制御回路とを備える。冗長制御回路は、第１の冗長回路に対応して配置され、不良メモリセルを特定するアドレス情報のうち、上位アドレスを記憶する第１のプログラム回路と、第２の冗長回路に対応して配置され、不良冗長メモリセルを特定するアドレス情報のうち、下位アドレスを記憶する第２のプログラム回路と、第１のプログラム回路の記憶する前記不良メモリセルの上位アドレスがアクセス対象に指定された場合に、第１の冗長回路を活性化し、第１の冗長回路が活性化された場合に、第２のプログラム回路の記憶する不良メモリセルの下位アドレスがアクセス対象に指定されると、第２の冗長回路を活性化するとともに、第１の冗長回路を非活性化するための判定回路とを含む。
【００２５】
好ましくは、判定回路は、上位アドレスと、アクセス対象を示すためのアドレス信号との一致比較動作を行ない、第１の一致／不一致の判定信号を出力する第１の比較回路と、下位アドレスと、アクセス対象を示すためのアドレス信号との一致比較動作を行ない、第２の一致／不一致の判定信号を出力する第２の比較回路と、第１および第２の一致／不一致の判定信号を受けて、第１および第２の冗長回路の活性化／非活性化を選択する手段とを含む。第２の比較回路は、第１の比較回路から、第１の一致判定信号を受けると、一致比較動作を行なって第２の一致／不一致判定信号を出力する。選択手段は、第１の一致判定信号を受けるとともに第２の一致判定信号を受けると、第１の冗長回路を非活性化するとともに、第２の冗長回路を活性化させる。
【００２６】
より好ましくは、第１のプログラム回路は、不良メモリセルの上位アドレスを構成するｎ（ｎ：自然数）ビットからなる不良アドレスビットを特定するアドレス情報を不揮発的に記憶するためのｎ個の第１のプログラム素子と、第１の冗長回路を活性化するイネーブル信号を不揮発的に記憶するための第２のプログラム素子と、第１および第２のプログラム素子の記憶情報を判定回路に出力するための（ｎ＋１）個の第１の論理素子とを備える。第２のプログラム回路は、不良メモリセルの下位アドレスを構成するｍ（ｍ：自然数）ビットからなる不良アドレスビットを特定するアドレス情報を不揮発的に記憶するためのｍ個の第３のプログラム素子と、第２の冗長回路を活性化するイネーブル信号を不揮発的に記憶するための第４のプログラム素子と、第３および第４のプログラム素子の記憶情報を判定回路に出力するための（ｍ＋１）個の第２の論理素子とを備える。
【００２７】
より好ましくは、第１および第２のプログラム回路は、さらに、外部電源電圧投入時において、第１〜４のプログラム素子の記憶内容を初期化するためのリセット信号を第１〜４のプログラム素子および第１〜２の論理素子のそれぞれに入力する手段とを備える。リセット信号は、外部電源電圧投入後所定の期間においては第１の論理レベルとなって、第１〜４のプログラム素子の記憶内容を初期化し、所定の期間経過後においては第２の論理レベルとなって通常動作状態に移行し、第１および第３のプログラム素子は、第２の論理レベルのリセット信号が入力されると、不良アドレスビットを特定するアドレス情報を記憶する。第２および第４のプログラム素子は、第２の論理レベルのリセット信号が入力されると、第１および第２の冗長回路を活性化するイネーブル信号を記憶する。
【００２８】
好ましくは、第１および第２の論理素子は、第２の論理レベルのリセット信号が入力されると、第１および第３のプログラム素子の記憶する不良アドレスビットを特定するアドレス情報と、第２および第４のプログラム素子の記憶するイネーブル信号とを判定回路に出力する。
【００２９】
この発明の別の局面によれば、第２のプログラム回路に記憶される不良冗長メモリセルを特定するアドレス情報を求めるためのテストモード手段をさらに備える。テストモード手段エントリ時において、第１のプログラム回路の記憶する所定の上位アドレスをアクセス対象に指定して、第１の冗長回路を活性化し、第１の冗長回路内の冗長メモリセルを特定する下位アドレスを順次アクセスの対象に指定して動作試験を行なう。
【００３０】
好ましくは、第２のプログラム回路に記憶される不良冗長メモリセルを特定するアドレス情報を求めるためのテストモード手段をさらに備える。テストモード手段は、テストモードにエントリするためのテストエントリ信号の入力手段を備える。第１のプログラム回路は、外部電源電圧投入後の所定の期間に前記テストエントリ信号が入力されると、リセット信号を第１の論理レベルに固定して第１の論理素子の各々に入力し、第１の論理素子は、第１の論理レベルのリセット信号が入力されると、第１のプログラム素子の記憶する所定の上位アドレスを特定するアドレス情報および第２のプログラム素子の記憶する第１の冗長回路を活性化するイネーブル信号を判定回路に出力する。判定回路は、所定の上位アドレスがアクセス対象に指定されると、第１の冗長回路を活性化し、第１の冗長回路内の冗長メモリセルを特定する下位アドレスを順次アクセスの対象に指定して動作試験を行なう。
【００３１】
より好ましくは、所定の上位アドレスおよび第１の冗長回路を活性化するイネーブル信号は、第１の論理レベルのリセット信号によって一意的に特定され、第１および第２のプログラム素子の記憶情報に依存しない。
【００３２】
好ましくは、複数の第１の冗長回路に生じた不良冗長メモリセルを特定するアドレス情報を求めるためのテストモード手段をさらに備える。テストモード手段エントリ時において、複数の第１の冗長回路の１つに対応する第１のプログラム回路の記憶する所定の上位アドレスをアクセス対象に指定することにより、複数の第１の冗長回路を順次活性化して、活性化された第１の冗長回路内の冗長メモリセルをアクセスの対象として動作試験を行なう。
【００３３】
好ましくは、所定の上位アドレスは、複数の第１の冗長回路のそれぞれに対応する第１のプログラム回路において、相互に不一致に特定される。
【００３４】
好ましくは、複数の第１の冗長回路のそれぞれに対応する第１のプログラム回路において、一の第１のプログラム回路における第１の論理素子と、他の第１のプログラム回路における第１の論理素子とは相互に異なる。
【００３５】
したがって、この発明の１つの局面によれば、半導体記憶装置において、不良メモリセルを置換救済する第１の冗長回路に不良冗長メモリセルがあれば、さらに第２の冗長回路によって置換救済する冗長構成とすることにより、不良メモリセルに対する救済効率が高められることから、歩留まりを確保することができるとともに、第１のプログラム回路および第２のプログラム回路は、それぞれ不良メモリセル行のアドレス情報のうち上位アドレスまたは下位のアドレスのみを記憶すればよいことから、回路規模を小さくでき、冗長構成に伴なう回路面積の増加を抑制することができる。
【００３６】
さらに、この発明の別の局面によれば、第２のプログラム回路に記憶させる第１の冗長回路内の欠陥セルのアドレス情報を求めるための動作試験は、第１のプログラム回路におけるヒューズ素子の切断を要しないことから、動作試験の工程の簡略化および低コスト化が可能となる。
【００３７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３８】
［実施の形態１］
図１は、この発明の実施の形態１の半導体記憶装置における救済方法を模式的に説明するために、メモリセルアレイの部分の一例の詳細を示す構成図である。
【００３９】
図１を参照して、メモリセルアレイは、正規のメモリセルで構成される正規メモリセルアレイ１と、欠陥により不良となった正規のメモリセルＡおよびＢをそれぞれ救済するための冗長メモリセルで構成されたスペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３と、スペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３内において不良となった冗長メモリセルをそれぞれ救済するためのスペアロウ（Ｃ）４およびスペアロウ（Ｄ）５とで構成される。
【００４０】
図１の構成のメモリセルアレイからなる半導体記憶装置において、外部からの行アドレス信号Ａ＜ｍ＋ｎ：０＞（＝Ａ（ｍ＋ｎ）〜Ａ（０）（ｍ，ｎは自然数））によって、正規メモリセルアレイ１内の不良メモリセルＡを含むメモリセル行がアクセスの対象に指定されると、この不良のメモリセル行をブロック単位でスペアロウブロック（Ａ）２に置き換えることにより救済される。
【００４１】
なお、本実施例では、正規メモリセルアレイ１内の不良メモリセルＡを含むメモリセル行に対して、上位の行アドレス情報Ａ＜ｍ＋ｎ：ｍ＋１＞（＝Ａ（ｍ＋ｎ）〜Ａ（ｍ＋１））を同じくする複数のメモリセル行を一体として、スペアロウブロック（Ａ）２に置き換えることとする。
【００４２】
ここで、不良メモリセルに対してブロック単位で置換する構成としたのは、個々のメモリセルをそれぞれ救済するような冗長構成とすると、各構成ごとにヒューズおよびデコーダが必要となり回路面積が増大してしまうからである。
【００４３】
さらに、図１に示すように、スペアロウブロック（Ａ）２内に欠陥の冗長メモリセルＲＡが存在し、この不良冗長メモリセルＲＡを含む冗長メモリセル行がアクセスの対象に指定された場合は、この不良冗長メモリセル行をスペアロウ（Ｃ）３で置き換えることにより救済される。
【００４４】
本実施例では、行アドレス信号Ａ＜ｍ＋ｎ：０＞のうち上位のアドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞によって選択され、置換されたスペアロウブロック（Ａ）２を構成する複数の冗長メモリセル行のうち、下位のアドレス信号Ａ＜ｍ：０＞によって選択される不良冗長メモリセル行をスペアロウ（Ｃ）４に置換することによって行なわれる。
【００４５】
同様に、正規メモリセルアレイ１における不良メモリセルＢに対する救済についても、不良メモリセルＢを含むメモリセル行と行アドレス信号Ａ＜ｍ＋ｎ：０＞のうち上位のアドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞により選択される複数のメモリセル行とを、ブロック単位でスペアロウブロック（Ｂ）３に置き換えることにより実行される。
【００４６】
さらに、置換されたスペアロウブロック（Ｂ）３のうち、欠陥が生じた冗長メモリセルＲＢがアクセスの対象に指定された場合は、この不良冗長メモリセルＲＢを含む冗長メモリセル行をスペアロウ（Ｄ）５に置換することによって救済される。
【００４７】
このときも、行アドレス信号Ａ＜ｍ＋ｎ：０＞の上位のアドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞によって選択されたスペアロウブロック（Ｂ）３のうち、下位のアドレス信号Ａ＜ｍ：０＞によって指定される不良冗長メモリセル行をスペアロウ（Ｄ）５に置き換えることによって救済される。
【００４８】
したがって、図１の冗長構成を備えた半導体記憶装置は、不良メモリセルに対する救済効率が高められることから、歩留まりを確保することができる。
【００４９】
さらに、スペアロウブロックおよびスペアロウに対応するプログラム回路は、それぞれ不良メモリセル行のアドレスのうち上位アドレスまたは下位アドレスのみを記憶すればよいことから、回路規模を小さくでき、冗長構成に伴なう回路面積の増加を抑制することができる。
【００５０】
図２は、実施の形態１の半導体記憶装置において、図１に示す冗長構成に関する部分を抽出して説明するためのブロック図である。
【００５１】
図２を参照して、半導体記憶装置は、行列状に配置された複数のメモリセルを有する正規メモリセルアレイ１と、行アドレス信号Ａ＜ｍ＋ｎ：０＞をデコードしてメモリセル行の選択を実行するデコーダ６と、欠陥が生じたメモリセルを救済するための冗長メモリセルで構成されたスペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３と、スペアロウブロック（Ａ）および（Ｂ）の選択を実行するデコーダ（Ａ）７およびデコーダ（Ｂ）８と、スペアロウブロック（Ａ）および（Ｂ）内の欠陥が生じた冗長メモリセルを救済するための冗長メモリセルで構成されたスペアロウ（Ｃ）４およびスペアロウ（Ｄ）５と、スペアロウ（Ｃ）および（Ｄ）の選択を実行するデコーダ（Ｃ）９およびデコーダ（Ｄ）１０とを含む。
【００５２】
半導体記憶装置は、さらに、不良メモリセルに関するアドレス情報を予め不揮発的に記憶するためのヒューズラッチ群（Ａ）〜（Ｄ）１４〜１７と、判定回路（Ａ）１１および判定回路（Ｂ）１２とを備える。
【００５３】
ここで、後述するように、ヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｂ）１６には、不良メモリセルを含むメモリセル行のアドレス情報Ａ＜ｍ＋ｎ：０＞のうち上位アドレスに相当するＡ＜ｍ＋ｎ：ｍ＋１＞がプログラミングされている。
【００５４】
また、ヒューズラッチ群（Ｃ）１５およびヒューズラッチ群（Ｄ）１７には、不良の冗長メモリセルを含むメモリセル行のアドレス情報Ａ＜ｍ＋ｎ：０＞のうち下位のアドレスに相当するＡ＜ｍ：０＞がプログラミングされている。
【００５５】
判定回路（Ａ）１１および判定回路（Ｂ）１２は、ヒューズラッチ群（Ａ）〜（Ｄ）１４〜１７に予めプログラミングされている不良メモリセルのアドレス情報と、外部から入力される行アドレス信号との一致比較を実行し、不良メモリセルがアクセスの対象となった場合には、対応するスペアロウブロック（Ａ）または（Ｂ）、スペアブロック（Ｃ）または（Ｄ）に対してアクセスを指示する。
【００５６】
以上の構成からなる半導体記憶装置において、外部より入力された行アドレス信号Ａ＜ｍ＋ｎ：０＞は、デコーダ７に入力されるとともに並行して判定回路（Ａ）１１および判定回路（Ｂ）１２に入力される。
【００５７】
判定回路（Ａ）１１には、さらに、ヒューズラッチ群（Ａ）１４の出力する、不良メモリセルを含むメモリセル行と、該不良メモリセル行の上位のアドレスによってアクセスの対象となる複数のメモリセル行とからなるブロックを特定するためのアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞（＝ＦＡ（ｍ＋ｎ）〜ＦＡ（ｍ＋１））と、スペアロウブロック（Ａ）２を活性化させるためのイネーブル信号ＦＡＥとが入力される。
【００５８】
また、ヒューズラッチ群（Ｃ）１５からは、スペアロウブロック（Ａ）２内の不良メモリセルを含む冗長メモリセル行を特定するためのアドレス信号ＦＣ＜ｍ：０＞（＝ＦＣ（ｍ）〜ＦＣ（０））と、スペアロウ（Ｃ）４を活性化させるためのイネーブル信号ＦＣＥとが入力される。
【００５９】
同様に、判定回路（Ｂ）１２には、行アドレス信号Ａ＜ｍ＋ｎ：０＞に加えて、ヒューズラッチ群（Ｂ）１６の出力する、不良メモリセル行の上位のアドレスによりアクセスの対象とされる複数のメモリセル行からなるブロックを特定するためのアドレス情報ＦＢ＜ｍ＋ｎ：ｍ＋１＞（＝ＦＢ（ｍ＋ｎ）〜ＦＢ（ｍ＋１））と、スペアロウブロック（Ｂ）３を活性化させるためのイネーブル信号ＦＢＥとが入力される。
【００６０】
また、ヒューズラッチ群（Ｄ）１７からは、スペアロウブロック（Ｂ）３内の不良メモリセルを含む冗長メモリセル行を特定するためのアドレス情報ＦＤ＜ｍ：０＞（＝ＦＤ（ｍ）〜ＦＤ（０））と、スペアロウ（Ｄ）５を活性化させるためのイネーブル信号ＦＤＥとが入力される。
【００６１】
ここで、各スペアロウブロックおよびスペアロウのイネーブル信号ＦＡＥ〜ＦＡＤは、後述するように、ヒューズラッチ群（Ａ）〜（Ｄ）１４〜１７のそれぞれに含まれるヒューズラッチ回路において、ヒューズ素子ＦＳを切断することにより非可逆的に「Ｈ」レベルに活性化される信号である。テストモード時において不良メモリセルおよび不良冗長メモリセルが検出されたことに応じて、対応するヒューズラッチ回路のヒューズ素子ＦＳが切断されると、「Ｈ」レベルとなったイネーブル信号が出力されてスペアロウブロックおよびスペアロウを活性化させる働きをする。
【００６２】
次に、判定回路（Ａ）１１は、行アドレス信号Ａ＜ｍ＋ｎ：０＞と、ヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｃ）１５の記憶するアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞およびＦＣ＜ｍ：０＞との一致比較動作を実行し、一致比較結果として、デコーダ（Ａ）７およびデコーダ（Ｃ）９に対して、行選択動作を実行させるスペアデコーダ（Ａ）イネーブル信号ＳＤＥＡおよびスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣをそれぞれ出力する。
【００６３】
判定回路（Ｂ）１６においても、同様に、行アドレス信号Ａ＜ｍ＋ｎ：０＞と、ヒューズラッチ群（Ｂ）１６およびヒューズラッチ群（Ｄ）１７の記憶するアドレス情報ＦＢ＜ｍ＋ｎ：ｍ＋１＞およびＦＤ＜ｍ：０＞との一致比較動作を実行し、一致比較結果として、デコーダ（Ｂ）８およびデコーダ（Ｄ）１０に対して、スペアデコーダ（Ｂ）イネーブル信号ＳＤＥＢおよびスペアデコーダ（Ｄ）イネーブル信号ＳＤＥＤをそれぞれ出力する。
【００６４】
さらに、スペアデコーダイネーブル信号ＳＤＥＡ〜ＳＤＥＤは、対応するデコーダ（Ａ）〜（Ｄ）７〜１０に入力されるとともに、４入力ＯＲ回路１３にそれぞれ入力される。
【００６５】
４入力ＯＲ回路１３の出力ノードからは、入力された４つのスペアデコーダイネーブル信号ＳＤＥＡ〜ＳＤＥＤの論理和の演算結果として、ノーマルエレメントディセーブル信号ＮＥＤが出力され、デコーダ６に入力される。
【００６６】
ノーマルエレメントディセーブル信号ＮＥＤは、正規メモリセルアレイ１内の不良メモリセルを非活性化させる信号であり、４つのスペアデコーダイネーブル信号ＳＤＥＡ〜ＳＤＥＤのいずれか１つが活性状態となったことを受けて活性化されると、デコーダ６に入力されて正規のデコーダの行選択動作を停止させる。
【００６７】
すなわち、上記の半導体記憶回路においては、外部からの行アドレス信号Ａ＜ｍ＋ｎ：０＞を受けると、その上位のアドレスＡ＜ｍ＋ｎ：ｍ＋１＞に対してスペアロウブロック（Ａ）２の選択／非選択が判定され、スペアロウブロック（Ａ）２が選択された場合には、その判定信号を受けて、不良の冗長メモリセルのアドレス（行アドレス信号の下位アドレスＡ＜ｍ：０＞に相当）に対してスペアロウ（Ｃ）４の選択／非選択が判定されることとなる。なお、スペアロウ（Ｃ）４が選択された場合は、最終的にスペアロウブロック（Ａ）２は非選択とされる。
【００６８】
したがって、ヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｃ）１５は、それぞれ不良メモリセルを特定するアドレス情報のうち、上位または下位のアドレスのみを記憶させる構成とすればよい。
【００６９】
これにより、第１アドレス記憶回路１００および第２アドレス記憶回路１０２のそれぞれに不良メモリセルを特定するアドレス情報を記憶させ、個別にデコードしていた図１４に示す従来の半導体記憶装置に対して、救済回路の回路規模を小さくすることができ、冗長構成に伴なう回路面積の増加を抑えることが可能となる。
【００７０】
図３は、図２の判定回路（Ａ）１１の一例の詳細を示す回路図である。
なお、判定回路（Ｂ）１２は、判定回路（Ａ）１１と同一の構成であり、入力されるヒューズラッチ群からのアドレス情報と、スペアロウブロックおよびスペアロウのイネーブル信号とをそれぞれ対応する信号に置き換えることによって同様に説明できることから、今回は判定回路（Ａ）１１を例に説明し、判定回路（Ｂ）１２については説明を省略する。
【００７１】
図３を参照して、判定回路（Ａ）１１は、２入力ＥＸＮＯＲ回路２０，２１と、２入力ＡＮＤ回路２２，２４と、３入力ＡＮＤ回路２３とからなる。
【００７２】
２入力ＥＸＮＯＲ回路２０は、図２のヒューズラッチ群（Ａ）１４の記憶する不良メモリセルを特定するアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞を第１の入力ノードに受け、外部からの行アドレス信号Ａ＜ｍ＋ｎ：０＞を第２の入力ノードに受けると、ＦＡ＜ｍ＋ｎ：ｍ＋１＞と行アドレス信号Ａ＜ｍ＋ｎ：０＞のうちの上位のアドレスＡ＜ｍ＋ｎ：ｍ＋１＞との一致比較動作を実行する。
【００７３】
２入力ＥＸＮＯＲ回路２０の出力ノードからは、一致比較結果として、行アドレス信号Ａ＜ｍ＋ｎ：０＞の上位のアドレスＡ＜ｍ＋ｎ：ｍ＋１＞と、ＦＡ＜ｍ＋ｎ：ｍ＋１＞とが一致する場合（不良メモリセルがアクセスの対象とされることを意味する。）は、「Ｈ」（論理ハイ）レベルの信号が出力される。
【００７４】
一方、行アドレス信号Ａ＜ｍ＋ｎ：０＞の上位アドレスと、ＦＡ＜ｍ＋ｎ：ｍ＋１＞とが不一致の場合（不良メモリセルがアクセスの対象とされないことを意味する。）は、「Ｌ」（論理ロー）レベルの信号が出力される。
【００７５】
一方、２入力ＥＸＮＯＲ回路２１は、図２のヒューズラッチ群（Ｃ）１５の記憶する不良冗長メモリセルを特定するアドレス情報ＦＣ＜ｍ：０＞を第１の入力ノードに受け、行アドレス信号Ａ＜ｍ＋ｎ：０＞を第２の入力ノードに受けると、ＦＣ＜ｍ：０＞と行アドレス信号Ａ＜ｍ＋ｎ：０＞のうちの下位のアドレスＡ＜ｍ：０＞との一致比較動作を実行する。
【００７６】
２入力ＥＸＮＯＲ２１回路の出力ノードからは、一致比較結果として、行アドレス信号Ａ＜ｍ＋ｎ：０＞とＦＣ＜ｍ：０＞とが一致する場合（不良冗長メモリセルがアクセスの対象とされることを意味する。）は、「Ｈ」レベルの信号が出力される。
【００７７】
一方、行アドレス信号Ａ＜ｍ＋ｎ：０＞と、ＦＣ＜ｍ：０＞とが不一致の場合（不良冗長メモリセルがアクセスの対象とされないことを意味する。）は、「Ｌ」レベルの信号が出力される。
【００７８】
次に、２入力ＡＮＤ回路２２は、第１の入力ノードに２入力ＥＸＮＯＲ回路２０からの一致比較結果出力信号を受け、第２の入力ノードにスペアロウブロック（Ａ）イネーブル信号ＦＡＥを受けると、出力ノードに、２信号の論理積の演算結果を出力する。
【００７９】
すなわち、行アドレス信号Ａ＜ｍ＋ｎ：０＞とヒューズラッチ群（Ａ）１４に記憶されているアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞とが一致し、かつスペアロウブロック（Ａ）イネーブル信号ＦＡＥが「Ｈ」レベルに活性化されているとき、出力信号は「Ｈ」レベルとなる。
【００８０】
３入力ＡＮＤ回路２３は、第１の入力ノードに２入力ＡＮＤ回路２２の出力信号を受け、第２の入力ノードに２入力ＥＸＮＯＲ回路２１からの一致比較結果出力信号を受ける。さらに、第３の入力ノードに、スペアロウ（Ｃ）イネーブル信号ＦＣＥを受ける。
【００８１】
これにより、３入力ＡＮＤ回路２３の出力ノードには、これらの３つの信号の論理積の演算結果が出力される。
【００８２】
すなわち、行アドレス信号Ａ＜ｍ＋ｎ：０＞とヒューズラッチ群（Ａ）１４に記憶されているアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞とが一致し、かつスペアロウブロック（Ａ）イネーブル信号ＦＡＥが「Ｈ」レベルに活性化されているときであって、行アドレス信号Ａ＜ｍ＋ｎ：０＞は、さらにヒューズラッチ群（Ｃ）１５に記憶されているアドレス情報ＦＣ＜ｍ：０＞とにも一致し、かつスペアロウ（Ｃ）イネーブル信号ＦＣＥが「Ｈ」レベルに活性化されているとき、３入力ＡＮＤ回路２３の出力ノードからは、「Ｈ」レベルの信号が出力される。
【００８３】
２入力ＡＮＤ回路２２および３入力ＡＮＤ回路２３からの出力信号は、後段の２入力ＡＮＤ回路２４に入力される。
【００８４】
このとき、３入力ＡＮＤ回路２３の出力信号は、反転されて２入力ＡＮＤ回路２４に入力されるとともに、判定回路（Ａ）１１の出力ノードよりデコーダ（Ｃ）９を活性化させるスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣとして出力される。
【００８５】
また、２入力ＡＮＤ回路２４においては、２入力ＡＮＤ回路２２の出力信号と、反転された３入力ＡＮＤ回路２３の出力信号との論理積が計算され、その演算結果は、デコーダ（Ａ）７を活性化させるスペアデコーダ（Ａ）イネーブル信号ＳＤＥＡとして出力される。
【００８６】
ここで、行アドレス信号Ａ＜ｍ＋ｎ：０＞が、ヒューズラッチ群（Ａ）１４に記憶されている不良アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞に一致するとともに、スペアロウ（Ｃ）４に記憶されている不良冗長アドレスＦＣ＜ｍ：０＞にも一致する場合であって、スペアロウブロック（Ａ）イネーブル信号ＦＡＥおよびスペアロウ（Ｃ）イネーブル信号ＦＣＥがともに「Ｈ」レベルに活性化されているときは、２入力ＡＮＤ回路２４の出力ノードからは「Ｌ」レベルのスペアデコーダ（Ａ）イネーブル信号ＳＤＥＡが出力される。
【００８７】
一方、３入力ＡＮＤ回路２３の出力ノードを介して「Ｈ」レベルのスぺアデコーダ（Ｃ）イネーブル信号ＳＤＥＣが出力される。
【００８８】
したがって、行アドレス信号Ａ＜ｍ＋ｎ：０＞が、不良アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞と不良冗長アドレスＦＣ＜ｍ：０＞とのいずれにも一致する場合は、デコーダ（Ｃ）１０が活性化されて行選択動作を実行することとなり、正規メモリセル内の不良メモリセルを含むメモリセル行は、スペアロウ（Ｃ）４に置き換えられることにより救済される。
【００８９】
一方、行アドレス信号Ａ＜ｍ＋ｎ：０＞が、不良アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞と一致するが、不良冗長アドレスＦＣ＜ｍ：０＞とは不一致となる場合は、２入力ＡＮＤ回路２２からは「Ｈ」レベルの出力信号が出力されるとともに、３入力ＡＮＤ回路２３からは「Ｌ」レベルのスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣが出力される。これを受けて、２入力ＡＮＤ回路２４から出力されるスペアデコーダ（Ａ）イネーブル信号ＳＤＥＡは、「Ｈ」レベルとなる。
【００９０】
このときはデコーダ（Ａ）７が活性化されて行選択動作を実行することから、正規メモリセル内の不良メモリセルを含むメモリセル行は、上位のアドレスによってアクセスの対象とされる複数のメモリセル行とともに、ブロック単位でスペアロウブロック（Ａ）に置き換えられることとなる。
【００９１】
上記の判定回路（Ａ）１１における一連の救済処理は、判定回路（Ｂ）１２においても同様の手順で実行され、正規メモリセル内の不良メモリセルがスペアロウブロック（Ｂ）３またはスペアロウ（Ｄ）５に置き換えられて救済される。
【００９２】
具体的には、行アドレス信号Ａ＜ｍ＋ｎ：０＞が、不良アドレスＦＢ＜ｍ＋ｎ：ｍ＋１＞と不良冗長アドレスＦＤ＜ｍ：０＞とのいずれにも一致する場合は、「Ｈ」レベルのスペアデコーダ（Ｄ）イネーブル信号ＳＤＥＤによってデコーダ（Ｄ）１０が活性化されて行選択動作を実行することから、正規メモリセルアレイ１内の不良メモリセルを含むメモリセル行は、スペアロウ（Ｄ）５に置き換えられることにより救済される。
【００９３】
一方、行アドレス信号Ａ＜ｍ＋ｎ：０＞が、不良アドレスＦＢ＜ｍ＋ｎ：ｍ＋１＞と一致するが、不良冗長アドレスＦＤ＜ｍ：０＞とは不一致となる場合は、「Ｈ」レベルのスペアデコーダ（Ｂ）イネーブル信号ＳＤＥＢによってデコーダ（Ｂ）８が活性化されて行選択動作を実行することから、正規メモリセルアレイ１内の不良メモリセルを含むメモリセル行は、上位のアドレスによって選択される複数のメモリセル行とともに、ブロック単位でスペアロウブロック（Ｂ）３に置き換えられることとなる。
【００９４】
図４は、実施の形態１の半導体記憶装置において、以上の救済処理の実行時におけるメモリの動作を総合的に説明する図である。
【００９５】
図４を参照して、図１の正規メモリセルアレイ１内に欠陥が生じていない場合は、スペアロウブロック（Ａ）イネーブル信号ＦＡＥが「Ｌ」レベルであり、スペアロウブロック（Ａ）２は非活性状態となって、データの書込み・読出しの通常のメモリ動作は正規メモリセル１にて実行される。
【００９６】
一方、正規メモリセルアレイ１に欠陥が生じている場合は、スペアロウブロック（Ａ）イネーブル信号ＦＡＥはこれを受けて「Ｈ」レベルとなって、スペアロウブロック（Ａ）２を活性化する。したがって、正規メモリセルに代えてスペアロウブロック（Ａ）２がアクセスの対象となり、スペアロウブロック（Ａ）２の冗長メモリセルにてメモリ動作が行なわれる。
【００９７】
以上は、スペアロウブロック（Ａ）２内に欠陥が生じていない場合における救済方法である。このとき、スペアロウ（Ｃ）イネーブル信号ＦＣＥは「Ｌ」レベルのままであることから、スペアロウ（Ｃ）４は非活性状態である。
【００９８】
ここで、正規メモリセルを置換救済するスペアブロックＡ２において欠陥が生じている場合は、さらにスペアコラムＣイネーブル信号ＦＣＥが「Ｈ」レベルとなって、スペアロウ（Ｃ）４が活性化される。
【００９９】
したがって、外部からの行アドレス信号によって、欠陥の生じた冗長メモリセルがアクセスの対象に指定された場合は、この不良冗長メモリセルに代えてスペアロウ（Ｃ）４にアクセスが指示されることとなり、スペアロウ（Ｃ）４に対してメモリ動作が実行される。
【０１００】
なお、正規メモリセルアレイ１内の別の不良メモリセルを置換救済するためのスペアロウブロック（Ｂ）３およびスペアロウ（Ｄ）５についても、同様に、スペアロウブロック（Ｂ）イネーブル信号ＦＢＥとスペアロウ（Ｄ）イネーブル信号ＦＤＥに応じてスペアロウブロック（Ｂ）３とスペアロウ（Ｄ）５とがそれぞれ活性化されると、欠陥が生じた正規メモリセルを置換救済して、図４に示すメモリ動作の対象となる。
【０１０１】
以上のように、この発明の実施の形態１によれば、不良メモリセルを置換救済するためのスペアロウブロックに欠陥セルが生じており、この不良冗長メモリセルがアクセスの対象となった場合は、不良メモリセルをスペアロウによって置換救済することから、救済効率を向上することが可能となり、歩留まりを確保できる。
【０１０２】
さらに、スペアロウブロックおよびスペアロウに対応するヒューズラッチ群はそれぞれ不良メモリセルのアドレス情報のうち、上位のアドレスまたは下位のアドレスのみを記憶すればよいことから、救済回路の回路規模を小さくすることができ、冗長構成に伴なう回路面積の増加を抑えることができる。
【０１０３】
［実施の形態２］
図５は、実施の形態２の半導体記憶装置において、冗長構成に関する部分を抽出して説明するためのブロック図である
図５を参照して、半導体記憶装置は、正規メモリセルアレイ１と、デコーダ６と、スペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３と、スペアロウブロック（Ａ）およびＢの選択を実行するデコーダ（Ａ）７およびデコーダ（Ｂ）８と、スペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３内の欠陥が生じた冗長メモリセルを救済するための冗長メモリセルで構成されたスペアロウ（Ｃ）４と、スペアロウ（Ｃ）の選択を実行するデコーダ（Ｃ）９とを含む。
【０１０４】
さらに、不良メモリセルに関するアドレス情報を予め不揮発的にプログラミングするためのヒューズラッチ群（Ａ）〜（Ｃ）１４〜１６と、行アドレス信号Ａ＜ｍ＋ｎ：０＞との一致比較を実行して比較結果に応じてスペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３とスペアロウ（Ｃ）４とにアクセスするための判定回路３０とを備える。
【０１０５】
図５の半導体記憶装置は、図２に示す実施の形態１の半導体記憶装置に対して、スペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３の救済をスペアロウ（Ｃ）４のみで行なう点で異なる。
【０１０６】
これは、スペアロウブロックの欠陥密度が低い場合は、複数のスペアロウブロックに対して１つのスペアロウで十分救済が可能であることを理由とする。
【０１０７】
したがって、スペアロウを削減することによって、これに付随するヒューズラッチ群および判定回路等を削除または縮小することが可能となり、図２の各スペアブロックに対してスペアロウを設ける構成とするよりも回路規模をより小さくすることができる。
【０１０８】
図６は、図５の判定回路３０の一例の詳細を示す回路図である。
図６を参照して、判定回路３０は、２入力ＥＸＮＯＲ回路３２〜３４と、２入力ＡＮＤ回路３５，３７，３９，４０と、３入力ＡＮＤ回路３６と、２入力ＯＲ回路３８とからなる。
【０１０９】
この構成において、２入力ＥＸＮＯＲ回路３２〜３４は、図１１に示す判定回路（Ａ）１１の２入力ＥＸＮＯＲ回路２０，２１と同様に、それぞれ、行アドレス信号Ａ＜ｍ＋ｎ：０＞と、ヒューズラッチ群（Ａ）〜（Ｃ）に記憶された不良メモリセルのアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞、ＦＢ＜ｍ＋ｎ：ｍ＋１＞およびＦＣ＜ｍ：０＞とを入力ノードに受けると、一致比較動作を行ない、一致比較結果に応じた信号を出力ノードに出力する。
【０１１０】
次に、２入力ＥＸＮＯＲ回路３２〜３４の一致比較結果の出力信号は、それぞれ後段の２入力ＡＮＤ回路３５，３７または３入力ＡＮＤ回路３６の第１入力ノードに入力される。
【０１１１】
２入力ＡＮＤ回路３５，３７および３入力ＡＮＤ回路３６の第２の入力ノードにはそれぞれ、スペアロウブロック（Ａ）イネーブル信号ＦＡＥと、スペアロウブロック（Ｂ）イネーブル信号ＦＢＥと、スペアロウ（Ｃ）イネーブル信号ＦＣＥとが入力される。
【０１１２】
２入力ＡＮＤ回路３５の出力ノードには、２入力ＥＸＮＯＲ回路３２の一致比較結果の出力信号とスペアロウブロック（Ａ）イネーブル信号ＦＡＥとの論理積の演算結果として出力信号ＦＡＥＣＣが出力される。
【０１１３】
出力信号ＦＡＥＣＣは、２入力ＡＮＤ回路３９の第１の入力ノードに入力されるとともに、２入力ＯＲ回路３８の第１入力ノードに入力される。
【０１１４】
同様に、２入力ＡＮＤ回路３７の出力ノードからは、２入力ＥＸＮＯＲ回路３４の一致比較結果の出力信号とスペアロウブロック（Ｂ）イネーブル信号ＦＢＥとの論理積の演算結果として出力信号ＦＢＥＣＣが出力され、２入力ＡＮＤ回路４０の第１の入力ノードに入力されるとともに、２入力ＯＲ回路３８の第２の入力ノードに入力される。
【０１１５】
２入力ＯＲ回路３８は、出力信号ＦＡＥＣＣと出力信号ＦＢＥＣＣとの論理和を演算して、演算結果を出力信号ＦＡＢＥとして出力する。
【０１１６】
出力信号ＦＡＢＥは、３入力ＡＮＤ回路３６の第３の入力ノードに入力されると、先述した２入力ＥＸＮＯＲ回路３３からの一致比較結果の出力信号およびスペアロウ（Ｃ）イネーブル信号ＦＣＥとの間で論理積が演算される。
【０１１７】
さらに、３入力ＡＮＤ回路３６の演算結果の出力信号は、図５のデコーダ（Ｃ）９を活性化させるスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣとして出力されるとともに、論理レベルが反転されて２入力ＡＮＤ回路３９，４０の第２の入力ノードに入力される。
【０１１８】
以上の構成において、出力信号ＦＡＥＣＣは、行アドレス信号Ａ＜ｍ＋ｎ：０＞の上位のアドレスＡ＜ｍ＋ｎ：ｍ＋１＞と、不良メモリセルＡのアドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞とが一致し、かつスペアロウブロック（Ａ）イネーブル信号ＦＡＥが「Ｈ」レベルのときに、「Ｈ」レベルとなる信号である。
【０１１９】
一方、出力信号ＦＢＥＣＣは、行アドレス信号Ａ＜ｍ＋ｎ：０＞の上位のアドレス信号Ａ＜ｍ＋ｎ：ｍ＋１＞と、不良メモリセルＢのアドレスＦＢ＜ｍ＋ｎ：ｍ＋１＞とが一致し、かつスペアロウブロック（Ｂ）イネーブル信号ＦＢＥが「Ｈ」レベルのときに、「Ｈ」レベルとなる信号である。
【０１２０】
したがって、出力信号ＦＡＥＣＣおよびＦＢＥＣＣの論理和の演算結果として２入力ＯＲ回路３８から出力される信号ＦＡＢＥは、上記の２つの出力信号のうちいずれか一方が「Ｈ」レベルであれば「Ｈ」レベルとなる。
【０１２１】
つまり、正規メモリセル内の不良メモリセルＡまたはＢのいずれかがアクセスの対象となったときに出力信号ＦＡＢＥは「Ｈ」レベルを示すこととなる。
【０１２２】
さらに、３入力ＡＮＤ回路３６から出力されるスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣは、入力信号のいずれもが「Ｈ」レベルのときに「Ｈ」レベルとなる信号であることから、行アドレス信号Ａ＜ｍ＋ｎ：０＞の下位アドレス＜ｍ：０＞と、不良メモリセルの下位アドレスＦＣ＜ｍ：０＞とが一致し、かつスペアロウ（Ｃ）イネーブル信号ＦＣＥが「Ｈ」レベルであって、出力信号ＦＡＢＥが「Ｈ」レベルのときに、「Ｈ」レベルとなる。
【０１２３】
つまり、正規メモリセル内の不良メモリセルＡまたはＢのいずれかに代わって、スペアロウブロック（Ａ）２またはスペアロウブロック（Ｂ）３のいずれかがアクセスの対象となった場合において、冗長メモリセルがさらに不良であるときは、冗長メモリセルを含む冗長メモリセル行に代えてスペアロウ（Ｃ）にアクセスを指示すべく、スペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣが「Ｈ」レベルとなってデコーダ（Ｃ）９を活性化することとなる。
【０１２４】
なお、このとき、２入力ＡＮＤ回路３９，４０から出力されるスペアデコーダ（Ａ）イネーブル信号ＳＤＥＡおよびスペアデコーダ（Ｂ）イネーブル信号ＳＤＥＢは、論理レベルが「Ｌ」に反転されたスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣを受けて「Ｌ」レベルとなり、デコーダ（Ａ）７およびデコーダ（Ｂ）８を非活性化する。
【０１２５】
さらに、スペアデコーダイネーブル信号ＳＤＥＡ、ＳＤＥＢおよびＳＤＥＣは図５の３入力ＯＲ回路３１に入力されると、３つの信号の論理和が計算され、演算結果として「Ｈ」レベルのノーマルエレメントディセーブル信号ＮＥＤを出力し、これによってデコーダ７の行選択動作を停止する。
【０１２６】
以上のように、この発明の実施の形態２によれば、半導体記憶装置において、複数のスペアロウブロックに対して一のスペアロウで救済する冗長構成とすることにより、高い救済効率を維持するとともに、スペアロウとこれに付随するヒューズラッチ群および判定回路との回路規模を縮小できることから、冗長構成による回路面積の増加をさらに抑えることが可能となる。
【０１２７】
［実施の形態３］
図７は、図２のヒューズラッチ群（Ａ）１４の一例の詳細を示す回路図である。
【０１２８】
図７を参照して、ヒューズラッチ群（Ａ）１４は、不良メモリセルの上位のアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞の各アドレスビットをプログラミングするためのヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎと、スペアロウブロック（Ａ）イネーブル信号ＦＡＥをプログラミングするためのヒューズラッチ回路（ＦＬＡＥ）４２とを備える。
【０１２９】
なお、ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎは、不良アドレスビットＦＡ（ｍ＋１）〜ＦＡ（ｍ＋ｎ）の各々に対応して設けられており、不良アドレスビットごとのアドレス情報をプログラムするためのヒューズ素子ＦＳ４３−１，．．．４３−ｎを備える。
【０１３０】
ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎおよびヒューズラッチ回路（ＦＬＡＥ）４２の各々の入力ノードは、ヒューズラッチ群（Ａ）１４の初期化を行なうリセット信号ＳＦＣの発生回路１８の出力ノードに接続され、出力ノードは、２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の第１入力ノードに接続される。
【０１３１】
ここで、リセット信号ＳＦＣは、ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎおよびヒューズラッチ回路（ＦＬＡＥ）４２の記憶内容を初期化するための信号であり、図２のＰＯＲ（パワーオンリセット）回路１９の出力するパワーオンリセット信号ＰＯＲを基にリセット信号ＳＦＣ発生回路１８にて生成される。リセット信号ＳＦＣは、外部電源投入後一定の期間（以下、「リセット期間」と称する。）においては、「Ｌ」レベルを示し、通常動作期間においては「Ｈ」レベルを示す。
【０１３２】
なお、本実施の形態では、リセット信号ＳＦＣをパワーオンリセット信号ＰＯＲを基に生成したが、外部に独自にリセット信号ＳＦＣ発生回路を設け、そこから直接入力してもよく、その作用効果は、以下に示す本実施の形態の作用効果と同様である。
【０１３３】
以上の構成において、ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎは、通常動作期間において「Ｈ」レベルのリセット信号ＳＦＣが入力されると、それぞれヒューズ素子ＦＳ４３−１，．．．４３−ｎの切断／未切断を選択することによって、１ビットのプログラム情報を不揮発的に記憶し、当該プログラム情報に応じたレベルのプログラム信号ＦＡＣ１〜ＦＡＣｎを生成する。
【０１３４】
ヒューズラッチ回路（ＦＬＡＥ）４２は、「Ｈ」レベルのリセット信号ＳＦＣが入力されると、図２のスペアロウブロック（Ａ）２にて置換救済を行なうか否かに応じてヒューズ素子ＦＳ４４の切断／未切断を選択し、スペアロウブロック（Ａ）２の活性／非活性情報を不揮発的に記憶してプログラム信号ＦＡＣＥを生成する。
【０１３５】
次に、プログラム信号ＦＡＣ１〜ＦＡＣｎおよびＦＡＣＥは、ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎと、ヒューズラッチ回路（ＦＬＡＥ）４２とのそれぞれの出力ノードに接続された２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の第１入力ノードに入力される。
【０１３６】
２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の第２の入力ノードには、それぞれ「Ｈ」レベルのリセット信号ＳＦＣが入力される。
【０１３７】
これにより、２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６は、プログラム信号ＦＡＣ１〜ＦＡＣｎ，ＦＡＣＥとリセット信号ＳＦＣとの論理積を演算し、演算結果として、各アドレスビットの情報であるＦＡ（ｍ＋１）〜ＦＡ（ｍ＋ｎ）およびスペアロウブロック（Ａ）イネーブル信号ＦＡＥを出力する。
【０１３８】
図８は、図７のヒューズラッチ群（Ａ）１４を構成するヒューズラッチ回路の一例の詳細を示す回路図である。
【０１３９】
なお、ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ），（ＦＬＡＥ）４１−１，．．．４１−ｎ，４２は、いずれも同一の構成であることから、今回は、このうちの一のヒューズラッチ回路（ＦＬＡ１）４１−１を例に説明する。
【０１４０】
図８を参照して、ヒューズラッチ回路（ＦＬＡ１）４１−１は、パルス発生回路６０と、ヒューズ素子ＦＳ４３−１と、ＰチャネルＭＯＳトランジスタ６１と、ＮチャネルＭＯＳトランジスタ６２と、トランスファーゲート６４と、インバータ６５〜６９とからなる。
【０１４１】
ヒューズラッチ回路（ＦＬＡ１）４１−１の入力ノードはパルス発生回路６０の入力ノードに接続され、パルス発生回路６０の出力ノードは、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６２のゲートに接続される。
【０１４２】
ＰチャネルＭＯＳトランジスタ６１のソースは、外部電源ノード６３に接続され、ＮチャネルＭＯＳトランジスタ６２のソースと接地ノードとの間には、ヒューズ素子ＦＳ４３−１が接続される。
【０１４３】
ヒューズ素子ＦＳ４３−１は、初期状態においては未切断であって導通状態にあり、外部からのブロー入力等によって切断されると、非導通状態に非可逆的に変化する。この結果、ヒューズ素子ＦＳ４３−１が導通状態である場合には、ＮチャネルＭＯＳトランジスタ６２のソースは接地ノードと電気的に結合され、ヒューズ素子ＦＳ４３−１が非導通状態に変化すると、ＮチャネルＭＯＳトランジスタ６２のソースは接地ノードから電気的に切離される。
【０１４４】
ＰチャネルＭＯＳトランジスタ６１のドレインと、インバータ６７および６８からなるラッチ回路の入力ノードとの間にはトランスファーゲート６４が接続される。トランスファーゲート６４は、パルス発生回路６０の出力信号ＩＳＦＣのインバータ６５を介する反転信号と、インバータ６５および６６を介する出力信号ＩＳＦＣとを受けて、ＣＭＯＳインバータの出力ノードとラッチ回路の入力ノードとを電気的に結合する。
【０１４５】
インバータ６７および６８からなるラッチ回路の出力ノードには、インバータ６９が接続され、インバータ６９の出力ノードはヒューズラッチ回路４１の出力ノードに接続される。
【０１４６】
この構成において、リセット信号ＳＦＣがパルス発生回路６０に入力されると、一つのパルス波形ＩＳＦＣが生成されてパルス発生回路６０から出力される。
【０１４７】
次に、出力信号ＩＳＦＣは、後段のＣＭＯＳインバータに入力されると、論理レベルが反転された信号ＮＩとなって出力される。
【０１４８】
ここで、トランスファーゲート６４は、出力信号ＩＳＦＣの論理レベルが「Ｌ」のときにオンされ、信号ＮＩをインバータ６７および６８からなるラッチ回路に伝達する。
【０１４９】
最後に、ラッチ回路の出力信号がインバータ６９に入力されると、その論理レベルが反転されてプログラム信号ＦＡＣ１が生成され、図示しないヒューズラッチ回路４１−１の出力ノードから出力される。
【０１５０】
図９は、ヒューズラッチ回路（ＦＬＡ１）４１−１における各出力信号の動作波形図である。
【０１５１】
図９を参照して、ヒューズラッチ回路４１−１に入力されるリセット信号ＳＦＣ（ａ）と、パルス発生回路６０にて生成される信号ＩＳＦＣ（ｂ）と、信号ＩＳＦＣがＣＭＯＳインバータを介して出力される信号ＮＩ（ｃ），（ｅ）と、信号ＮＩがトランスファーゲート６４からラッチ回路に伝達された後にインバータ６９から出力される信号ＦＡＣ１（ｄ），（ｆ）との波形図を示す。
【０１５２】
図９（ａ）のリセット信号ＳＦＣがリセット期間（「Ｌ」レベルに相当）から通常動作状態（「Ｈ」レベルに相当）に変化したことを受けて、パルス発生回路６０の出力信号ＩＦＣは、リセット期間では「Ｈ」レベルであった電圧レベルに一つのパルスが発生し、所定の期間「Ｌ」レベルに立ち下がった後に再び「Ｈ」レベルに遷移する（図９（ｂ））。
【０１５３】
これを受けて、信号ＮＩは、図９（ｃ）に示すように、リセット期間においては、「Ｈ」または「Ｌ」レベルのいずれかであるが、「Ｌ」レベルに遷移した信号ＩＳＦＣが後段のＣＭＯＳインバータによって論理レベルが反転されることにより、「Ｈ」レベルに遷移する。
【０１５４】
さらに、信号ＮＩは、「Ｌ」レベルの信号ＩＳＦＣが入力されてオンとなったトランスファーゲート６４を通過し、ラッチ回路において「Ｈ」レベルに保持される。
【０１５５】
ここで、信号ＩＳＦＣにおけるパルスの電位が「Ｌ」レベルから「Ｈ」レベルに遷移したとき、信号ＮＩの電圧レベルの変化は、ヒューズ素子ＦＳ４３−１の切断／未切断に依存して以下に示す２通りの経過を辿ることとなる。
【０１５６】
ヒューズ素子ＦＳ４３−１が未切断であって導通状態である場合は、「Ｈ」レベルに保持された信号ＮＩの電位は、電荷がＣＭＯＳインバータのＮチャネルＭＯＳトランジスタ６２とヒューズ素子ＦＳ４３−１とを介して接地ノードに引き抜かれることから、図９（ｃ）で示すように「Ｌ」レベルに遷移する。
【０１５７】
このとき、インバータ６９の出力ノードを介して出力されるプログラム信号ＦＡＣ１は、信号ＮＩの電位の遷移を受けて、「Ｈ」レベルから「Ｌ」レベルに遷移する（図９（ｄ））。
【０１５８】
一方、ヒューズ素子ＦＳ４３−１が外部からのブロー入力等によって切断されて導通状態から非導通状態へと変化している場合は、「Ｈ」レベルに保持された信号ＮＩの電位は、ヒューズ素子ＦＳ４３−１の切断によって接地ノードと切離されたＮチャネルＭＯＳトランジスタ６２からは電荷を引き抜かれることがないため、図９（ｅ）に示すように「Ｈ」レベルを保持する。
【０１５９】
インバータ６９の出力ノードを介して出力されるプログラム信号ＦＡＣ１も、これを受けて、「Ｈ」レベルを保持する（図９（ｆ））。
【０１６０】
以上の結果、ヒューズラッチ回路（ＦＬＡ１）４１−１から出力されるプログラム信号ＦＡＣ１は、通常動作状態において、ヒューズ素子ＦＳ４３−１の切断によって「Ｈ」レベルを保持し、ヒューズ素子ＦＳ４３−１の未切断によって「Ｌ」レベルを保持することとなる。
【０１６１】
したがって、図７のヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ），（ＦＬＡＥ）４１−１，．．．４１−ｎ，４２からは、それぞれ、内在するヒューズ素子ＦＳの切断によって「Ｈ」レベルとなり、未切断によって「Ｌ」レベルとなるプログラム信号ＦＡＣ１〜ＦＡＣｎおよびＦＡＣＥが出力され、後段の２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の第１の入力ノードにそれぞれ論理レベルが反転されて入力されることとなる。
【０１６２】
一方、先述のように、２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の各々の第２の入力ノードには、通常動作状態において「Ｈ」レベルのリセット信号ＳＦＣが入力される。
【０１６３】
したがって、上記の２信号を受けて２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６からそれぞれ出力される不良アドレスビット情報ＦＡ（ｍ＋１）〜ＦＡ（ｍ＋ｎ）およびスペアロウブロック（Ａ）イネーブル信号ＦＡＥは、プログラム信号ＦＡＣ１〜ＦＡＣｎおよびＦＡＣＥの論理レベルがそのまま反映されることとなる。例えば、プログラム信号ＦＡＣ１が「Ｈ」レベルであれば、不良アドレスビットの情報ＦＡ（ｍ＋１）は「Ｈ」レベルとなり、プログラム信号ＦＡＣ１が「Ｌ」レベルであれば、ＦＡ（ｍ＋１）は「Ｌ」レベルとなる。
【０１６４】
したがって、不良アドレスビット情報ＦＡ（ｍ＋１）〜ＦＡ（ｍ＋ｎ）とスペアロウブロック（Ａ）イネーブル信号ＦＡＥとは、通常動作状態（リセット信号ＳＦＣが「Ｈ」レベルに相当）において、ヒューズ素子ＦＳ４３−１，．．．４３−ｎ，４４の切断により「Ｈ」レベルとなり、ヒューズ素子ＦＳ４３−１，．．．４３−ｎ，４４の未切断により「Ｌ」レベルとなることから、対応するヒューズ素子ＦＳの切断／未切断を選択することによって、不良メモリセルの上位のアドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞を不揮発的に記憶することができる。
【０１６５】
一方、リセット期間（リセット信号ＳＦＣが「Ｌ」レベルに相当）においては、２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の各出力ノードから出力される信号ＦＡ（ｍ＋１）〜ＦＡ（ｍ＋ｎ）とスペアロウブロック（Ａ）イネーブル信号ＦＡＥとは、プログラム信号ＦＡＣ１〜ＦＡＣｎおよびＦＡＣＥの論理レベルとは無関係となり、常に「Ｈ」レベルに設定される。
【０１６６】
これは、「Ｌ」レベルのリセット信号ＳＦＣを２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６のそれぞれに入力することにより、不良メモリセルのアドレス情報のうちの上位アドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞とスペアロウブロック（Ａ）イネーブル信号ＦＡＥとの論理レベルは、ヒューズ素子ＦＳ４３−１，．．．４３−ｎ，４４の切断／未切断に関係なく、常に「Ｈ」レベルに設定できることを意味する。
【０１６７】
したがって、このリセット信号ＳＦＣをヒューズラッチ群（Ａ）１４において利用すれば、以下に示すように、ヒューズ素子ＦＳの切断を伴なわずにスペアロウブロック（Ａ）２の動作試験を行なうことができ、ヒューズラッチ群（Ｃ）１５に記憶するための冗長不良メモリセルのアドレス情報を求めることが可能となる。
【０１６８】
まず、図７に示すリセット信号ＳＦＣ発生回路１８に、リセット期間においてテストモードにエントリするために、図示しないテストエントリ信号発生回路からテストエントリ信号ＴＥを入力する。
【０１６９】
このとき、テストエントリ信号ＴＥは、リセット信号ＳＦＣ発生回路１８に入力されると、テストモードに移行するとともに、「Ｌ」レベルであるリセット信号ＳＦＣの論理レベルを「Ｌ」に固定する。
【０１７０】
したがって、テストモード時において、「Ｌ」レベルのリセット信号ＳＦＣによって、上位アドレスビットのアドレス情報ＦＡ（ｍ＋１）〜ＦＡ（ｍ＋ｎ）とスペアロウブロック（Ａ）イネーブル信号ＦＡＥとは、すべて「Ｈ」レベルに設定されることとなる。
【０１７１】
次に、外部から、上位アドレスＡ＜ｍ＋ｎ：ｍ＋１＞をすべて「Ｈ」レベルとする行アドレス信号Ａ＜ｍ＋ｎ：０＞を入力する。
【０１７２】
これにより、正規のメモリセルに代えて、スペアロウブロック（Ａ）２がアクセスの対象に指定される。
【０１７３】
したがって、スペアロウブロック（Ａ）２が、正規のメモリセルに置換されて動作することとなり、正規のメモリセルと同様にデータの書込み・読出しを行なうことが可能となる。
【０１７４】
さらに、下位の行アドレス信号Ａ＜ｍ：０＞を順次切り替えることで、スペアロウブロック（Ａ）の冗長メモリセルに順次アクセスして動作試験を行なうことにより、スペアロウブロック（Ａ）内の欠陥セルを検出することができる。
【０１７５】
以上のようにこの実施の形態３によれば、テストモード時において、リセット信号ＳＦＣを利用すれば、ヒューズラッチ群に、ヒューズ素子の切断／未切断に依存しない所定の論理レベルのアドレス情報を保持することができることから、この所定の論理レベルのアドレスをアクセスの対象とすることにより、ヒューズ素子の切断を伴なわずにスペアロウブロックについての動作試験を行なうことが可能となり、動作試験が簡略化されるとともにコストが低減される。
【０１７６】
［実施の形態４］
図１０は、図２のヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｂ）１６の一例の詳細を示す回路図である。
【０１７７】
複数のスペアロウブロックからなる冗長構成を備えた半導体記憶装置において、実施の形態３で示すスペアロウブロックについての動作試験は、各スペアロウブロックに対応するヒューズラッチ群の構成を変更することによって、それぞれのスペアロウブロックにおいて、ヒューズ素子ＦＳの切断を伴なわずに行なうことが可能となる。
【０１７８】
今回は、実施の形態１の図２で示す半導体記憶装置において、スペアロウブロック（Ａ）２およびスペアロウブロック（Ｂ）３について動作試験を行なう場合を例に説明する。
【０１７９】
図１０を参照して、（ａ）はヒューズラッチ群（Ａ）１４の回路構成であり、（ｂ）は、ヒューズラッチ群（Ｂ）１６の回路構成である。
【０１８０】
図１０（ａ）のヒューズラッチ群（Ａ）１４は、実施の形態３の半導体記憶装置において、図７に示すヒューズラッチ群（Ａ）１４と同一の構成からなる。
【０１８１】
図１０（ｂ）のヒューズラッチ群（Ｂ）１６は、ヒューズラッチ群（Ａ）１４と基本的には同一の構成であり、不良メモリセルのアドレス情報のうち上位のアドレスＦＢ＜ｍ＋ｎ：ｍ＋１＞の各アドレスビットをプログラミングするためのヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｎ）４７−１，．．．４７−ｎと、スペアロウブロック（Ｂ）イネーブル信号ＦＢＥをプログラミングするためのヒューズラッチ回路（ＦＬＢＥ）４８とを備える。
【０１８２】
ヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｎ），（ＦＬＢＥ）４７−１，．．．４７−ｎ，４８の各々の入力ノードは、リセット信号ＳＦＣ発生回路１８の出力ノードに接続される。
【０１８３】
ここで、（ａ）のヒューズラッチ群（Ａ）１４と同様に、（ｂ）のヒューズラッチ群（Ｂ）１６のヒューズラッチ回路（ＦＬＢ２）〜（ＦＬＢｎ）および（ＦＬＢＥ）４７−２，．．．４７−ｎ，４８の各々の出力ノードは、２入力ＮＡＮＤ回路５１−２，．．．５１−ｎ，５２の第１入力ノードに接続される。
【０１８４】
一方、ヒューズラッチ回路（ＦＬＢ１）４７−１の出力ノードは、（ａ）のヒューズラッチ回路（ＦＬＡ１）４１−１の出力ノードが２入力ＮＡＮＤ回路４５−１に接続されるのに対して、２入力ＡＮＤ回路５１−１に接続される点で異なる。
【０１８５】
したがって、２入力ＡＮＤ回路５１−１は、第１の入力ノードにヒューズラッチ回路（ＦＬＢ１）４７−１からのプログラム信号ＦＢＣ１が入力され、第２の入力ノードにリセット信号ＳＦＣが入力されると、２信号の論理積を演算結果として出力信号ＦＢ（ｍ＋１）を出力する。
【０１８６】
通常動作状態（リセット信号ＳＦＣが「Ｈ」レベルに相当）においては、ヒューズラッチ回路（ＦＬＢ１）４７−１からのプログラム信号ＦＢＣ１は、先述のプログラム信号ＦＡＣ１と同様に、ヒューズ素子ＦＳ４９−１の切断により「Ｈ」レベルとなり、ヒューズ素子ＦＳ４９−１の未切断により「Ｌ」レベルとなることから、２入力ＡＮＤ回路５１−１から出力される信号ＦＢ（ｍ＋１）は、ヒューズ素子ＦＳ４９−１の切断により「Ｈ」レベルとなり、ヒューズ素子ＦＳ４９−１の未切断により「Ｌ」レベルとなる。
【０１８７】
したがって、対応するヒューズ素子ＦＳ４９−１の切断／未切断を選択することによって、不良アドレスビットのアドレス情報ＦＢ（ｍ＋１）を不揮発的に記憶することができる。
【０１８８】
一方、リセット信号ＳＦＣが「Ｌ」レベルである場合、２入力ＡＮＤ回路５１−１の出力信号ＦＢ（ｍ＋１）は、プログラム信号ＦＢＣ１の論理レベルとは無関係となり、常に「Ｌ」レベルに設定される。
【０１８９】
すなわち、リセット信号ＳＦＣが「Ｌ」レベルのときは、ヒューズ素子ＦＳ４９−１の切断／未切断に関係なく、２入力ＡＮＤ回路５１−１の出力ノードから出力される信号ＦＢ（ｍ＋１）は「Ｌ」レベルに設定され、２入力ＮＡＮＤ回路５１−２，．．．５１−ｎ，５２から出力される信号ＦＢ（ｍ＋２）〜ＦＢ（ｍ＋ｎ）およびＦＢＥは、すべて「Ｈ」レベルに設定される。
【０１９０】
これは、「Ｌ」レベルのリセット信号ＳＦＣを２入力ＡＮＤ回路５１−１と、２入力ＮＡＮＤ回路５１−２，．．．５１−ｎ，５２とのそれぞれに入力することにより、不良メモリセルのアドレス情報のうち上位アドレスＦＢ＜ｍ＋ｎ：ｍ＋１＞とスペアロウブロック（Ｂ）イネーブル信号ＦＢＥとの論理レベルは、ヒューズ素子ＦＳ４９−１，．．．４９−ｎ，５０の切断／未切断に関係なく、ＦＢ（ｍ＋１）＝「Ｌ」、ＦＢ（ｍ＋２）〜ＦＢ（ｍ＋ｎ）＝「Ｈ」、ＦＢＥ＝「Ｈ」に設定できることを意味する。
【０１９１】
したがって、実施の形態３で説明したスペアロウブロック（Ａ）についての動作試験と同様に、テストモード時において、リセット信号ＳＦＣをテストエントリ信号ＴＥによって「Ｌ」レベルに固定し、外部から、上位アドレスＡ＜ｍ＋ｎ：ｍ＋１＞のうちＡ（ｍ＋１）を「Ｌ」レベルとし、Ａ（ｍ＋２）〜Ａ（ｍ＋ｎ）のをすべて「Ｈ」レベルとする行アドレス信号Ａ＜ｍ＋ｎ：０＞を入力すれば、正規のメモリセルに代えて、スペアロウブロック（Ｂ）３をアクセスの対象に指定することができる。
【０１９２】
したがって、スペアロウブロック（Ｂ）３に、正規のメモリセルと同様にデータの書込み・読出しを行なうことが可能となることから、下位の行アドレス信号Ａ＜ｍ：０＞を順次切り替えることで、スペアロウブロック（Ｂ）３の冗長メモリセルに順次アクセスして動作試験を行なうことが可能となる。
【０１９３】
以上、スペアロウブロック（Ａ）２とスペアロウブロック（Ｂ）３とを含む半導体記憶装置について、それぞれのスペアロウブロックの動作試験を行なう方法について述べた。
【０１９４】
さらに、２以上のスペアロウブロックで構成される半導体記憶装置においては、それぞれのヒューズラッチ群において、２入力ＡＮＤ回路と２入力ＮＡＮＤ回路との組み合せを変えることによって相互に異なる上位アドレスに設定することができることから、それぞれの上位アドレスを順次アクセスの対象に指定して対応するスペアロウブロックについての動作試験を行なうことができる。
【０１９５】
以上のようにこの実施の形態４によれば、複数のスペアロウブロックのそれぞれに対応するヒューズラッチ群間において、論理回路の構成を相互に変更することにより、テストモード時において、個々のヒューズラッチ群にリセット信号ＳＦＣを利用して、相互に異なるアドレス情報を保持することができることから、この相互に異なるアドレス情報を順次アクセスの対象に指定すれば、ヒューズ素子の切断を伴なわずに複数のスペアロウブロックについての動作試験を行なうことが可能となる。
【０１９６】
［実施の形態５］
図１１は、実施の形態５の半導体記憶装置において、冗長構成に関する部分を抽出して説明するためのブロック図である。
【０１９７】
図１１を参照して、半導体記憶装置は、正規メモリセルアレイ１と、行アドレス信号ＲＡ＜ｍ＋ｎ：０＞（＝ＲＡ（ｍ＋ｎ）〜ＲＡ（０））をデコードしてメモリセル行の選択を実行するロウデコーダ７０と、列アドレス信号ＣＡ＜ｐ＋ｑ：０＞（＝ＣＡ（ｐ＋ｑ）〜ＣＡ（０）（ｐ，ｑ：自然数））をデコードしてメモリセル列の選択を実行するコラムデコーダ７１と、欠陥が生じたメモリセルをロウ救済するための冗長メモリセルで構成されたスペアロウブロック（Ａ）２と、欠陥が生じたメモリセルをコラム救済するための冗長メモリセルで構成されたスペアコラムブロック（Ｂ）７５と、スペアロウブロック（Ａ）２およびスペアコラムブロック（Ｂ）７５の選択を実行するロウデコーダ（Ａ）７２およびコラムデコーダ（Ｂ）７４と、スペアロウブロック（Ａ）２内の欠陥が生じた冗長メモリセルを救済するための冗長メモリセルで構成されたスペアロウ（Ｃ）４と、スペアコラムブロック（Ｂ）７５内の欠陥が生じた冗長メモリセルを救済するための冗長メモリセルで構成されたスペアコラム（Ｄ）７６と、スペアロウ（Ｃ）４およびスペアコラム（Ｄ）７６の選択を実行するロウデコーダ（Ｃ）７３およびコラムデコーダ（Ｄ）７７とで構成される。
【０１９８】
図１１の構成の半導体記憶装置は、図２に示す実施の形態１の半導体記憶装置が不良メモリセルをワード線方向に救済する構成であるのに対して、不良メモリセルをワード線方向に救済（ロウ救済）するとともに、ビット線方向に救済（コラム救済）する構成とした点で異なる。
【０１９９】
これは、いずれか一方向のみで置換救済を行なう場合は、不良メモリセルによっては救済し切れない事態が生じうることから、ロウ救済およびコラム救済の両方を備えることによって、救済効率の向上を図ったものである。
【０２００】
さらに、不良メモリセルに関する行アドレス情報をプログラミングするためのヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｃ）１５と、行アドレス信号ＲＡ＜ｍ＋ｎ：０＞との一致比較を実行してスペアロウブロック（Ａ）２とスペアロウ（Ｃ）４とにアクセスするための判定回路（Ａ）１１とを備える。
【０２０１】
さらに、半導体記憶装置は、不良メモリセルに関する列アドレス情報をプログラミングするためのヒューズラッチ群（Ｂ）１６およびヒューズラッチ群（Ｄ）１７と、列アドレス信号ＣＡ＜ｐ＋ｑ：０＞との一致比較を実行してスペアコラムブロック（Ｂ）７５とスペアコラム（Ｄ）７６とにアクセスするための判定回路（Ｂ）１２とを備える。
【０２０２】
ここで、実施の形態１の半導体記憶装置と同様に、ヒューズラッチ群（Ａ）１４には、不良メモリセルを含むメモリセル行の行アドレス情報ＦＡ＜ｍ＋ｎ：０＞のうち上位アドレスに相当するＦＡ＜ｍ＋ｎ：ｍ＋１＞がプログラミングされている。
【０２０３】
ヒューズラッチ群（Ｃ）１５には、不良の冗長メモリセルを含む冗長メモリセル行の行アドレス情報ＦＡ＜ｍ＋ｎ：０＞のうち下位のアドレスに相当するＦＡ＜ｍ：０＞がプログラミングされている。
【０２０４】
一方、ヒューズラッチ群（Ｂ）１６には、不良メモリセルを含む列アドレス情報ＦＢ＜ｐ＋ｑ：０＞（＝ＦＢ（ｐ＋ｑ）〜ＦＢ（０））のうち上位アドレスに相当するＦＢ＜ｐ＋ｑ：ｐ＋１＞がプログラミングされている。
【０２０５】
ヒューズラッチ群（Ｄ）１７には、不良の冗長メモリセルを含むメモリセル列の列アドレス情報ＦＢ＜ｐ＋ｑ：０＞のうち下位アドレスに相当するＦＢ＜ｑ：０＞がプログラミングされている。
【０２０６】
以上の構成からなる救済回路において、外部より入力された行アドレス信号ＲＡ＜ｍ＋ｎ：０＞は、ロウデコーダ７０に入力されるとともに並行して判定回路（Ａ）１１に入力される。
【０２０７】
判定回路（Ａ）には、さらに、ヒューズラッチ群（Ａ）１４の出力する、不良メモリセル行のアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞と、スペアロウブロック（Ａ）イネーブル信号ＦＡＥとが入力される。
【０２０８】
また、ヒューズラッチ群（Ｃ）１５からは、不良冗長メモリセルのアドレス情報ＦＣ＜ｍ：０＞と、スペアロウ（Ｃ）イネーブル信号ＦＣＥとが入力される。
【０２０９】
同様に、判定回路（Ｂ）には、外部からの列アドレス信号ＣＡ＜ｐ＋ｑ：０＞に加えて、ヒューズラッチ群（Ｂ）１６の出力する、不良メモリセル列のアドレス情報ＦＢ＜ｐ＋ｑ：ｐ＋１＞と、スペアコラムブロック（Ｂ）イネーブル信号ＦＢＥとが入力される。
【０２１０】
また、ヒューズラッチ群（Ｄ）１７からは、スペアコラムブロック（Ｂ）７５内の不良冗長メモリセル列のアドレス情報ＦＤ＜ｐ：０＞と、スペアコラム（Ｄ）イネーブル信号ＦＤＥとが入力される。
【０２１１】
次に、判定回路（Ａ）１１は、行アドレス信号ＲＡ＜ｍ＋ｎ：０＞と、不良メモリセル行のアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞およびＦＣ＜ｍ：０＞との一致比較動作を実行し、一致比較結果として、ロウデコーダ（Ａ）７２およびロウデコーダ（Ｃ）７３に対して、行選択動作を実行させるスペアデコーダ（Ａ）イネーブル信号ＳＤＥＡおよびスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣをそれぞれ出力する。
【０２１２】
判定回路（Ｂ）１２においても、同様に、列アドレス信号ＣＡ＜ｐ＋ｑ：０＞と、不良メモリセル列のアドレス情報ＦＢ＜ｐ＋ｑ：ｐ＋１＞およびＦＤ＜ｐ：０＞との一致比較動作を実行し、一致比較結果として、コラムデコーダ（Ｂ）７４およびコラムデコーダ（Ｄ）７７に対して、列選択動作を実行させるスペアデコーダ（Ｂ）イネーブル信号ＳＤＥＢおよびスペアデコーダ（Ｄ）イネーブル信号ＳＤＥＤをそれぞれ出力する。
【０２１３】
さらに、スペアデコーダ（Ａ）イネーブル信号ＳＤＥＡとスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣとは、対応するロウデコーダ（Ａ）７２およびロウデコーダ（Ｃ）７３に入力されるとともに、２入力ＯＲ回路７９に入力される。
【０２１４】
２入力ＯＲ回路７９の出力ノードからは、スペアデコーダ（Ａ）イネーブル信号ＳＤＥＡとスペアデコーダ（Ｃ）イネーブル信号ＳＤＥＣとのいずれか一方が活性化されたときに活性化されるノーマルエレメントディセーブル信号ＮＥＤＲＤが出力される。
【０２１５】
以上の結果、ロウデコーダ７０は、活性化されたノーマルエレメントディセーブル信号ＮＥＤＲＤによって非活性化されて行選択動作を停止する。
【０２１６】
一方、スペアデコーダ（Ｂ）イネーブル信号ＳＤＥＢとスペアデコーダ（Ｄ）イネーブル信号ＳＤＥＤとは、対応するコラムデコーダ（Ｂ）７４およびコラムデコーダ（Ｄ）７７に入力されるとともに、２入力ＯＲ回路７８に入力される。
【０２１７】
２入力ＯＲ回路７８の出力ノードからスペアデコーダ（Ｂ）イネーブル信号ＳＤＥＢとスペアデコーダ（Ｄ）イネーブル信号ＳＤＥＤとのいずれか一方が活性化されることによって活性化されるノーマルエレメントディセーブル信号ＮＥＤＣＤが出力されると、コラムデコーダ７１は、非活性化されて列選択動作を停止する。
【０２１８】
したがって、図１１の半導体記憶装置は、実施の形態１の半導体記憶装置に対して、ロウ救済とコラム救済とからなる冗長構成を備えることにより、救済効率をさらに向上することが可能となり、歩留まりを一層向上することができる。
【０２１９】
さらに、実施の形態１の半導体記憶装置と同様に、ヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｃ）１５には、それぞれ不良メモリセル行を特定するアドレス情報のうち、上位または下位のアドレスのみを記憶させる構成とすればよく、ヒューズラッチ群（Ｂ）１６およびヒューズラッチ群（Ｄ）１７には、不良メモリセル列を特定するアドレス情報のうち、上位または下位のアドレスのみを記憶させる構成とすればよいことから、冗長構成に伴なう回路規模の増大を抑制することができる。
【０２２０】
以上のように、この発明の実施の形態５によれば、ロウ救済およびコラム救済からなる冗長構成とし、スペアロウブロックおよびスペアコラムブロックを置換救済するためのスペアロウおよびスペアコラムを設けることにより、救済効率をさらに高めることができる。
【０２２１】
さらに、各スペアには、不良メモリセルのアドレス情報のうち上位アドレスまたは下位のアドレスのみを記憶させればよいことから、冗長構成に伴なう回路面積の増加を抑制することが可能となる。
【０２２２】
［実施の形態６］
図１２は、図１１に示す実施の形態５の半導体記憶装置におけるヒューズラッチ群（Ａ）１４とヒューズラッチ群（Ｂ）１６との一例の詳細を示す回路図である。
【０２２３】
実施の形態６においては、図１１に示すロウ救済とコラム救済とからなる冗長構成を備えた半導体記憶装置において、スペアロウブロックおよびスペアコラムブロックのそれぞれについて、実施の形態３で示す動作試験を実行するためのヒューズラッチ群の構成について説明する。
【０２２４】
図１２を参照して、ヒューズラッチ群（Ａ）１４は、図７に示すヒューズラッチ群（Ａ）１４と同様に、不良メモリセルの行アドレス情報のうち上位のアドレスＦＡ＜ｍ＋ｎ：ｍ＋１＞の各アドレスビットをプログラミングするためのヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎと、スペアロウブロック（Ａ）イネーブル信号ＦＡＥをプログラミングするためのヒューズラッチ回路（ＦＬＡＥ）４２とを備える。
【０２２５】
さらに、ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎおよびヒューズラッチ回路（ＦＬＡＥ）４２の出力ノードは、それぞれ２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の第１の入力ノードに接続される。
【０２２６】
ヒューズラッチ群（Ｂ）１６は、図１０に示すヒューズラッチ群（Ｂ）１６と同様の構成であるが、コラム救済を行なうべく、不良メモリセルの列アドレス情報のうち上位のアドレスＦＢ＜ｐ＋ｑ：ｐ＋１＞の各アドレスビットをプログラミングするためのヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｑ）８２−１，．．．８２−ｑと、スペアコラムブロックＢイネーブル信号ＦＢＥをプログラミングするためのヒューズラッチ回路（ＦＬＢＥ）８３とを備える。
【０２２７】
さらに、ヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｑ），（ＦＬＢＥ）８２−１，．．．８２−ｑ，８３のそれぞれの出力ノードは、２入力ＡＮＤ回路８４−１，．．．８４−ｑ，８５の第１の入力ノードに接続される。
【０２２８】
リセット信号ＳＦＣの発生回路１８の出力ノードは、ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）および（ＦＬＡＥ）４１−１，．．．４１−ｎ，４２の入力ノードに接続されるとともに、ヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｑ），（ＦＬＢＥ）８２−１，．．．８２−ｑ，８３の入力ノードに接続される。
【０２２９】
リセット信号ＳＦＣの発生回路１８の出力ノードは、さらに、２入力ＮＡＮＤ回路４５−１，．．．４５−ｎ，４６の第２の入力ノードに接続されるとともに、２入力ＮＡＮＤ回路８４−１，．．．８４−ｑ，８５の第２の入力ノードに接続される。
【０２３０】
リセット信号ＳＦＣの発生回路１８の出力ノードは、さらに、２入力ＯＲ回路８６，８８の第１の入力ノードに接続される。
【０２３１】
２入力ＯＲ回路８６は、第１の入力ノードにリセット信号ＳＦＣが入力されるとともに、第２の入力ノードに制御信号ＲＳＣＬが入力される。
【０２３２】
ここで、制御信号ＲＳＣＬは、不良メモリセルに対してロウ救済を行なうか、あるいはコラム救済を行なうかを選択する信号である。通常動作時においては、スペアロウブロック（Ａ）イネーブル信号ＦＡＥとスペアコラムブロック（Ｂ）イネーブル信号ＦＢＥとは、制御信号ＲＳＣＬのレベルによらず、独立して活性／非活性化されるが、テストモード時においては、後述するように、制御信号ＲＳＣＬの「Ｈ」／「Ｌ」レベルの入力に応答して、いずれか一方が活性化され、他方が非活性化される。これにより、スペアロウブロック（Ａ）２またはスペアコラムブロック（Ｂ）７５のいずれか一方を選択的に活性化して、選択したスペアについての動作試験を行なうことができる。
【０２３３】
２入力ＯＲ回路８６は、リセット信号ＳＦＣと制御信号ＲＣＳＬとを受けると、２信号の論理和の演算結果として、ロウ制御信号ＲＳＬを出力する。
【０２３４】
ロウ制御信号ＲＳＬは、ヒューズラッチ群（Ａ）１４内の２入力ＮＡＮＤ回路４６の第２の入力ノードに入力されるとともに、インバータ８７を介することにより論理レベルが反転されて、２入力ＯＲ回路８８の第２の入力ノードに入力される。
【０２３５】
２入力ＯＲ回路８８は、リセット信号ＳＦＣと、論理レベルが反転されたロウ選択信号ＲＳＬとが入力されると、２信号の論理和の演算結果として、コラム制御信号ＣＳＬを出力する。
【０２３６】
コラム制御信号ＣＳＬは、ヒューズラッチ群（Ｂ）１６内の２入力ＮＡＮＤ回路８５の第２の入力ノードに入力される。
【０２３７】
以上の構成からなるヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｂ）１６を備えた半導体記憶装置において、スペアロウブロック（Ａ）２およびスペアコラムブロック（Ｂ）７５の動作試験は、以下に示す手順で実行される。
【０２３８】
まず、外部電源電圧投入後のリセット期間において、リセット信号ＳＦＣの発生回路１８にテストエントリ信号が入力されると、テストモードにエントリするとともに、リセット信号ＳＦＣは、論理レベルが「Ｌ」に固定される。
【０２３９】
次に、「Ｌ」レベルのリセット信号ＳＦＣが、ヒューズラッチ群（Ａ）１４のヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）４１−１，．．．４１−ｎと、２入力ＮＡＮＤ回路４５−１，．．．４５−ｎとに入力されると、実施の形態３で説明したように、図示しないヒューズ素子ＦＳの切断／未切断に依存せずに、「Ｈ」レベルに設定された出力信号ＦＡ（ｍ＋１）〜ＦＡ（ｍ＋ｎ）が出力される。
【０２４０】
一方、「Ｌ」レベルのリセット信号ＳＦＣが、ヒューズラッチ群（Ｂ）１６のヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｎ）８２−１，．．．８２−ｑと、２入力ＮＡＮＤ回路８５とに入力されると、同じく「Ｈ」レベルに設定された出力信号ＦＢ（ｐ＋１），．．．ＦＢ（ｐ＋ｑ）が出力される。
【０２４１】
これと並行して、２入力ＯＲ回路８６には、「Ｌ」レベルのリセット信号ＳＦＣとともに、制御信号ＲＣＳＬが入力される。
【０２４２】
ここで、制御信号ＲＣＳＬが「Ｈ」レベルであるときは、２入力ＯＲ回路８６からは、「Ｈ」レベルのロウ選択信号ＲＳＬが出力される。
【０２４３】
さらに、ヒューズラッチ群（Ａ）１４内のヒューズラッチ回路（ＦＬＡＥ）４２には「Ｌ」レベルのリセット信号ＳＦＣが入力され、２入力ＮＡＮＤ回路４６には「Ｈ」レベルのロウ選択信号ＲＳＬが入力される。
【０２４４】
したがって、２入力ＮＡＮＤ回路４６においては、ヒューズラッチ回路（ＦＬＡＥ）４２から、図示しないヒューズ素子ＦＳの未切断に応じて「Ｌ」レベルに設定されたプログラム信号ＦＡＣＥと、「Ｈ」レベルのロウ選択信号ＲＳＬとを受けて、「Ｌ」レベルのスペアロウブロック（Ａ）イネーブル信号ＦＡＥが出力されることとなる。
【０２４５】
一方、２入力ＯＲ回路８８においては、インバータ８７により「Ｌ」レベルに反転されたロウ選択信号ＲＳＬと、「Ｌ」レベルのリセット信号ＳＦＣとの入力を受けて、「Ｌ」レベルのコラム選択信号ＣＳＬを出力する。
【０２４６】
したがって、ヒューズラッチ群（Ｂ）１６内のヒューズラッチ回路（ＦＬＢＥ）８３には「Ｌ」レベルのリセット信号ＳＦＣが入力され、２入力ＮＡＮＤ回路８５には、「Ｌ」レベルのコラム選択信号ＣＳＬが入力されることから、２入力ＮＡＮＤ回路８５からは、「Ｈ」レベルのスペアコラムブロック（Ｂ）イネーブル信号が出力される。
【０２４７】
すなわち、「Ｈ」レベルの制御信号ＲＳＣＬの入力に応じて、スペアロウブロック（Ａ）イネーブル信号ＦＡＥは「Ｌ」レベルに設定されるとともに、スペアコラムブロック（Ｂ）イネーブル信号ＦＢＥは「Ｈ」レベルに設定されることから、スペアロウブロック（Ａ）２が非活性化される一方で、スペアコラムブロック（Ｂ）７５が活性化されることとなる。
【０２４８】
なお、「Ｌ」レベルの制御信号ＲＳＣＬの入力時は、これとは正反対となり、スペアロウブロック（Ａ）イネーブル信号ＦＡＥは「Ｈ」レベルに設定されるとともに、スペアコラムブロック（Ｂ）イネーブル信号ＦＢＥは「Ｌ」レベルに設定されることから、スペアロウブロック（Ａ）２が活性化される一方で、スペアコラムブロック（Ｂ）７５が非活性化されることとなる。
【０２４９】
以上の結果に基づいて、スペアコラムブロック（Ｂ）７５について動作試験を行なう場合は、テストモード時において、「Ｈ」レベルの制御信号ＲＳＣＬを入力してスペアコラムブロック（Ｂ）７５を活性化させ、ヒューズラッチ群（Ｂ）１６の出力するアドレス情報ＦＢ＜ｐ＋ｑ：ｐ＋１＞にアクセスを指示することにより、スペアコラムブロック（Ｂ）７５に正規のメモリセルと同様にデータの書込み・読出しを行なうことが可能となることから、下位の列アドレス信号ＣＡ＜ｐ：０＞を順次切り替えることで、スペアコラムブロック（Ｂ）７５の冗長メモリセルに順次アクセスして実行することができる。
【０２５０】
一方、スペアロウブロック（Ａ）２について動作試験を行なう場合は、テストモード時において、「Ｌ」レベルの制御信号ＲＣＳＬを入力することにより、スペアロウブロック（Ａ）２が活性化されることから、ヒューズラッチ群（Ａ）１４の出力するアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞にアクセスを指示し、さらに下位の行アドレス信号ＲＡ＜ｍ：０＞によってスペアロウブロック（Ａ）２内の冗長メモリセル行に順次アクセスすることにより実行することができる。
【０２５１】
以上のようにこの発明の実施の形態６によれば、ロウ救済およびコラム救済からなる冗長構成を備える半導体記憶装置において、スペアロウブロックおよびスペアコラムブロックの活性／非活性を選択する制御信号ＲＣＳＬを入力することにより、それぞれのスペアについての動作試験を行なうことができる。
【０２５２】
［実施の形態７］
ロウ救済とコラム救済とを行なう冗長構成からなる半導体記憶装置において、実施の形態６の図１２に示すように、救済回路内のヒューズラッチ群にスペアロウブロックとスペアコラムブロックとの活性／非活性を選択する制御信号ＲＣＳＬを入力することにより、それぞれのスペアについての動作試験を行なうことが可能となった。
【０２５３】
しかしながら、一方では、図１２の構成では、スペアコラムＢ７５が活性化されているときはスペアロウブロック（Ａ）２が非活性化されるというように、いずれか一方のスペアのみが選択されて活性化されることから、図１１の斜線領域で示すスペアロウブロック（Ａ）２とスペアコラムブロック（Ｂ）７５との交差領域８０においては、制御信号ＲＣＳＬが「Ｈ」および「Ｌ」のいずれの論理レベルにおいても活性化されないため、動作試験を行なうことができなかった。
【０２５４】
そこで、この制御信号ＲＣＳＬを、スペアロウブロックとスペアコラムブロックとに対してそれぞれ独立して設けることにより、斜線で示す交差領域８０についても動作試験を行なうことが可能となる。
【０２５５】
図１３は、実施の形態７の半導体記憶装置のヒューズラッチ群（Ａ）１４とヒューズラッチ群（Ｂ）１６との一例の詳細を示す回路図である。
【０２５６】
図１３を参照して、実施の形態７のヒューズラッチ群は、図１２のヒューズラッチ群に対して、スペアロウブロック（Ａ）２およびスペアコラムブロック（Ｂ）７５の活性／非活性の選択を独立して行なうためのロウ制御信号ＲＣＳＬＲおよびコラム制御信号ＲＣＳＬＣの入力手段を備えた点で異なっており、ヒューズラッチ群（Ａ）１４およびヒューズラッチ群（Ｂ）１６については同一の構成であることから説明を繰り返さない。
【０２５７】
図１３の構成において、テストモード時において、スペアロウブロック（Ａ）２の活性／非活性を選択するためのロウ制御信号ＲＣＳＬＲは、「Ｌ」レベルに固定されたリセット信号ＳＦＣとともに、２入力ＯＲ回路８９に入力される。
【０２５８】
ここで、ロウ制御信号ＲＣＳＬＲが「Ｈ」レベルのときは、２入力ＯＲ回路８９からは「Ｈ」レベルのロウ選択信号ＲＳＬが出力される。
【０２５９】
これにより、ヒューズラッチ群（Ａ）１４内のヒューズラッチ回路（ＦＬＡＥ）４２には「Ｌ」レベルのリセット信号ＳＦＣが入力され、２入力ＮＡＮＤ回路４６には「Ｈ」レベルのロウ選択信号ＲＳＬが入力される。
【０２６０】
したがって、２入力ＮＡＮＤ回路４６においては、ヒューズラッチ回路（ＦＬＡＥ）４２から、図示しないヒューズ素子ＦＳの未切断に応じて「Ｌ」レベルに設定されたプログラム信号ＦＡＣＥと、「Ｈ」レベルのロウ選択信号ＲＳＬとを受けて、「Ｌ」レベルのスペアロウブロック（Ａ）イネーブル信号ＦＡＥが出力されることとなる。
【０２６１】
一方、ロウ制御信号ＲＣＳＬＲが「Ｌ」レベルのときは、２入力ＯＲ回路８９からは「Ｌ」レベルのロウ選択信号ＲＳＬが出力される。
【０２６２】
したがって、ヒューズラッチ群（Ａ）１４内のヒューズラッチ回路（ＦＬＡＥ）４２には「Ｌ」レベルのリセット信号ＳＦＣが入力され、２入力ＮＡＮＤ回路４６には、「Ｌ」レベルのロウ選択信号ＲＳＬが入力されることから、２入力ＮＡＮＤ回路４６からは、「Ｈ」レベルのスペアロウブロック（Ａ）イネーブル信号ＦＡＥが出力される。
【０２６３】
すなわち、テストモード時において、「Ｈ」レベルのロウ制御信号ＲＣＳＬＲに応じてスペアロウブロック（Ａ）イネーブル信号ＦＡＥが「Ｌ」レベルとなることから、スペアロウブロック（Ａ）２は非活性化され、「Ｌ」レベルのロウ制御信号ＲＣＳＬＲに応じてスペアロウブロック（Ａ）イネーブル信号ＦＡＥが「Ｈ」レベルとなることから、スペアロウブロック（Ａ）２は活性化されることとなる。
【０２６４】
したがって、スペアロウブロック（Ａ）２について動作試験を行なう場合は、テストモード時において、「Ｌ」レベルのロウ制御信号ＲＣＳＬＲを入力することによりスペアロウブロック（Ａ）２が活性化されることから、ヒューズラッチ群（Ａ）１４の出力するアドレス情報ＦＡ＜ｍ＋ｎ：ｍ＋１＞にアクセスを指示し、さらに下位の行アドレス信号ＲＡ＜ｍ：０＞によってスペアロウブロック（Ａ）２内の冗長メモリセル行に順次アクセスすることにより実行することができる。
【０２６５】
以上は、ロウ制御信号ＲＣＳＬＲを用いたスペアロウブロック（Ａ）２についての動作試験であるが、スペアコラムブロック（Ｂ）７５についての動作試験も同様に、スペアコラムブロック（Ｂ）７５の活性／非活性を選択するためのコラム制御信号ＲＣＳＬＣを２入力ＯＲ回路９０に入力することにより、独自に行なうことが可能となる。
【０２６６】
すなわち、テストモード時において、「Ｈ」レベルのコラム制御信号ＲＣＳＬＣに応じてスペアコラムブロック（Ｂ）イネーブル信号ＦＢＥが「Ｌ」レベルとなることから、スペアコラムブロック（Ｂ）７５は非活性化され、「Ｌ」レベルのコラム制御信号ＲＣＳＬＣに応じてスペアコラムブロック（Ｂ）イネーブル信号ＦＢＥが「Ｈ」レベルとなることから、スペアコラムブロック（Ｂ）７５は活性化される。
【０２６７】
したがって、スペアコラムブロック（Ｂ）７５についての動作試験は、テストモード時において、「Ｌ」レベルのコラム制御信号ＲＣＳＬＣを入力してスペアコラムブロックＢ７５を活性化し、ヒューズラッチ群（Ｂ）１６の出力するアドレス情報ＦＢ＜ｐ＋ｑ：ｐ＋１＞をアクセス対象に指定すれば、下位の列アドレス信号ＣＡ＜ｐ：０＞によってスペアコラムブロック（Ｂ）７５内の冗長メモリセル行に順次アクセスすることにより実行することができる。
【０２６８】
以上の結果、スペアロウブロック（Ａ）２およびスペアコラムブロック（Ｂ）７５の動作試験は、ロウ制御信号ＲＣＳＬＲおよびコラム制御信号ＲＣＳＬＣをそれぞれ個別に制御して行なうことが可能となる。
【０２６９】
さらに、ロウ制御信号ＲＣＳＬＲおよびコラム制御信号ＲＣＳＬＣをともに「Ｌ」レベルとすれば、スペアロウブロック（Ａ）２およびスペアコラムブロック（Ｂ）７５のいずれもが活性化されることとなり、図１１の交差領域８０を活性化することができる。
【０２７０】
したがって、この交差領域８０にアクセスを指示すれば、動作試験を行なうことができ、交差領域８０内の不良冗長メモリセルの検出が可能となる。
【０２７１】
以上のようにこの発明の実施の形態７によれば、ロウ救済およびコラム救済からなる冗長構成を備える半導体記憶装置において、スペアロウブロックおよびスペアコラムブロックの活性／非活性を独立して選択する制御信号ＲＣＳＬＲおよびＲＣＳＬＣを入力することにより、スペアロウブロックとスペアコラムブロックとの交差領域についての動作試験を行なうことが可能となる。
【０２７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２７３】
【発明の効果】
以上のように、この発明の１つの局面によれば、不良メモリセルを置換救済するスペアロウブロック内の不良冗長メモリセルがアクセスの対象となった場合は、さらにこの不良冗長メモリセルをスペアロウによって置換救済することから、救済効率を上げることが可能となり、歩留まりを向上できる。
【０２７４】
さらに、スペアロウブロックおよびスペアロウに対応するヒューズラッチ回路はそれぞれ不良メモリセルのアドレス情報のうち、上位のアドレスまたは下位のアドレスのみを記憶すればよいことから、救済回路の回路規模を小さくすることができ、冗長構成に伴なう回路面積の増加を抑えることができる。
【０２７５】
また、複数のスペアロウブロックに対して一のスペアロウで救済することにより、高い救済効率を維持するとともに、スペアロウおよびこれに付随するヒューズラッチ群および判定回路の回路規模を縮小できることから、冗長構成による回路面積の増加をさらに抑えることが可能となる。
【０２７６】
また、ロウ救済とコラム救済とを併用し、かつスペアロウブロックおよびスペアコラムブロックのそれぞれに対してスペアロウおよびスペアコラムを設けた救済回路の構成とすることにより、救済効率をさらに高めることができる。なお、それぞれのスペアに対するヒューズラッチ群は上位または下位アドレスのいずれかのみを記憶する構成であることから、冗長構成に伴なう面積の増加を抑制することが可能となる。
【０２７７】
この発明の別の局面によれば、テストモード時において、リセット信号ＳＦＣを利用すれば、ヒューズラッチ群に、ヒューズ素子の切断／未切断に依存しない所定の論理レベルのアドレス情報を保持することができることから、この所定の論理レベルのアドレスをアクセスの対象とすることにより、ヒューズ素子の切断を伴なわずにスペアロウブロックについての動作試験が実行でき、動作試験の簡略化および低コスト化が可能となる。
【０２７８】
さらに、複数のスペアロウブロックのそれぞれに対応するヒューズラッチ群間において、論理回路の構成を相互に変更することにより、テストモード時において、個々のヒューズラッチ群にリセット信号ＳＦＣを利用して、相互に異なる論理レベルのアドレス情報を保持することができることから、この相互に異なる論理レベルのアドレスを順次アクセスの対象に指定すれば、ヒューズ素子の切断を伴なわずに複数のスペアロウブロックについての動作試験を行なうことが可能となる。
【０２７９】
また、ロウ救済およびコラム救済からなる冗長構成を備える半導体記憶装置において、スペアロウブロックおよびスペアコラムブロックの活性／非活性を選択する制御信号ＲＣＳＬを入力することにより、それぞれのスペアについての動作試験を行なうことができる。
【０２８０】
さらに、スペアロウブロックおよびスペアコラムブロックの活性／非活性を独立して選択する制御信号ＲＣＳＬＲおよびＲＣＳＬＣを入力することにより、スペアロウブロックとスペアコラムブロックとの交差領域についての動作試験を行なうことが可能となる。
【図面の簡単な説明】
【図１】発明の実施の形態１の半導体記憶装置におけるメモリセルアレイの部分を抽出した構成図である。
【図２】発明の実施の形態１の半導体記憶装置における冗長構成に関する部分を抽出して説明するためのブロック図である。
【図３】図２の判定回路（Ａ）の一例の詳細を示す回路図である。
【図４】実施の形態１の半導体記憶装置におけるメモリの動作を総合的に説明する図である。
【図５】発明の実施の形態２の半導体記憶装置における冗長構成に関する部分を抽出して説明するためのブロック図である。
【図６】図５の判定回路の一例の詳細を示す回路図である。
【図７】図２のヒューズラッチ群（Ａ）の一例の詳細を示す回路図である。
【図８】図７のヒューズラッチ群（Ａ）を構成するヒューズラッチ回路の一例の詳細を示す回路図である。
【図９】図８のヒューズラッチ回路における各出力信号の動作波形図である。
【図１０】図２のヒューズラッチ群（Ａ）およびヒューズラッチ群（Ｂ）の一例の詳細を示す回路図である。
【図１１】発明の実施の形態５の半導体記憶装置における冗長構成に関する部分を抽出して説明するためのブロック図である。
【図１２】図１１のヒューズラッチ群（Ａ）およびヒューズラッチ群（Ｂ）の一例の詳細を示す回路図である。
【図１３】実施の形態７の半導体記憶装置におけるヒューズラッチ群（Ａ）およびヒューズラッチ群（Ｂ）の一例の詳細を示す回路図である。
【図１４】従来の半導体記憶装置の一例における救済方法を説明するための原理説明図である。
【符号の説明】
１　正規メモリセルアレイ、２　スペアロウブロック（Ａ）、３　スペアロウブロック（Ｂ）、４　スペアロウ（Ｃ）、５　スペアロウ（Ｄ）、６　デコーダ、７　デコーダ（Ａ）、８　デコーダ（Ｂ）、９　デコーダ（Ｃ）、１０　デコーダ（Ｄ）、１１　判定回路（Ａ）、１２　判定回路（Ｂ）、１３　４入力ＯＲ回路、１４　ヒューズラッチ群（Ａ）、１５　ヒューズラッチ群（Ｃ）、１６　ヒューズラッチ群（Ｂ）、１７　ヒューズラッチ群（Ｄ）、１８　リセット信号ＳＦＣ発生回路、１９　パワーオンリセット回路、２０，２１，３２〜３４　２入力ＥＸＮＯＲ回路、２２，２４，３５，３７，３９，４０，５１−１　２入力ＡＮＤ回路、２３，３６　３入力ＡＮＤ回路、３０　判定回路、３１　３入力ＯＲ回路、３８，７８，７９，８６，８８，８９，９０　２入力ＯＲ回路、４１−１，．．．４１−ｎ　ヒューズラッチ回路（ＦＬＡ１）〜（ＦＬＡｎ）、４２　ヒューズラッチ回路（ＦＬＡＥ）、４３−１，．．．４３−ｎ，４４，４９−１，．．．４９−ｎ，５０　ヒューズ素子ＦＳ、４５−１，．．．４５−ｎ，４６，５１−２，．．．５１−ｎ，５２，８４−１，．．．８４−ｑ，８５　２入力ＮＡＮＤ回路、４７−１，．．．４７−ｎ　ヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｎ）、４８　ヒューズラッチ回路（ＦＬＢＥ）、６０　パルス発生回路、６１　ＰチャネルＭＯＳトランジスタ、６２　ＮチャネルＭＯＳトランジスタ、６３　外部電源ノード、６４　トランスファーゲート、６５〜６９，８７　インバータ、７０　ロウデコーダ、７１　コラムデコーダ、７２　ロウデコーダ（Ａ）、７３　ロウデコーダ（Ｃ）、７４　コラムデコーダ（Ｂ）、７５　スペアコラムブロック（Ｂ）、７６　スペアコラム（Ｄ）、７７　コラムデコーダ（Ｄ）、８０　スペアロウブロック（Ａ）２とスペアコラムブロック（Ｂ）７５との交差領域、８２−１，．．．８２−ｑ　ヒューズラッチ回路（ＦＬＢ１）〜（ＦＬＢｑ）、８３　ヒューズラッチ回路（ＦＬＢＥ）、１００　第１アドレス記憶回路、１０１　第１冗長デコーダ、１０２　第２アドレス記憶回路、１０３　第２冗長デコーダ。
【図１】
2004118896.tif 000003
【図２】
2004118896.tif 000004
【図３】
2004118896.tif 000005
【図４】
2004118896.tif 000006
【図５】
2004118896.tif 000007
【図６】
2004118896.tif 000008
【図７】
2004118896.tif 000009
【図８】
2004118896.tif 000010
【図９】
2004118896.tif 000011
【図１０】
2004118896.tif 000012
【図１１】
2004118896.tif 000013
【図１２】
2004118896.tif 000014
【図１３】
2004118896.tif 000015
【図１４】
2004118896.tif 000016