(57)【要約】【課題】半導体素子の面積を拡大することなく、静電気が印加されても高抵抗領域に発熱集中が生じない半導体素子を提供する。【解決手段】半導体素子１０は、Ｎウェル１３及びＮウェル１３よりも高い不純物濃度を有するＮ＋拡散層１４を有するＰ型半導体基板１１と、Ｎ＋拡散層１４上に部分的に形成されたシリサイド層１２と、を備える。Ｎウェル１３は半導体基板１１の表面に露出する露出領域１３Ｒを有しており、シリサイド層１２は、Ｎ＋拡散層１の一部が露出領域１３Ｒと連続して露出する第二露出領域１４Ｒを有するように形成されており、露出領域１３Ｒは二つのＮ＋拡散層１４に囲まれている。シリサイド層１２は低抵抗領域を、Ｎ＋拡散層１４の第二露出領域１４Ｒは中抵抗領域を、Ｎウェル１３の露出領域１３Ｒは高抵抗領域をそれぞれ形成している。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第一の不純物濃度を有する第一領域と、前記第一の不純物濃度よりも高い第二の不純物濃度を有する第二領域と、を有する半導体基板と、
前記第二領域の表面に接して形成されたシリサイド層と、
を備える半導体素子であって、
前記第一領域及び前記第二領域は前記シリサイド層に覆われていない第一表面領域及び第二表面領域をそれぞれ有しており、
前記第一表面領域は二つの前記第二表面領域に挟まれるように形成されており、
前記シリサイド層は、前記第二表面領域が前記第一表面領域と連続し、かつ、前記第二表面領域が露出するように形成されており、
前記シリサイド層は低抵抗領域を、前記第二表面領域は中抵抗領域を、前記第一表面領域は高抵抗領域をそれぞれ形成している半導体素子。
【請求項２】
第一の不純物濃度を有する第一領域と、前記第一の不純物濃度よりも高い第二の不純物濃度を有する第二領域と、を有する半導体基板と、
前記第二領域の表面に接して部分的に形成されたシリサイド層と、
を備える半導体素子であって、
前記第一領域は前記半導体基板の表面に露出する露出領域を有しており、
前記シリサイド層は、前記第二領域の一部が前記露出領域に対して連続的に露出する第二露出領域を有するように形成されており、
前記露出領域は二つの前記第二領域に挟まれており、
前記シリサイド層は低抵抗領域を、前記第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第一領域の前記露出領域は高抵抗領域をそれぞれ形成している半導体素子。
【請求項３】
前記第一領域はウェル領域からなるものであることを特徴とする請求項２に記載の半導体素子。
【請求項４】
第一の不純物濃度を有する第一領域と、前記第一の不純物濃度よりも高い第二の不純物濃度を有する第二領域と、を有する半導体基板と、
前記第二領域の表面に接して部分的に形成されたシリサイド層と、
を備える半導体素子であって、
前記第一領域はウェル領域からなり、
前記第一領域上には、前記第一の不純物濃度よりも高く、かつ、前記第二の不純物濃度よりも低い第三の不純物濃度を有する第三領域が形成されており、
前記第三領域は、二つの前記第二領域に挟まれ、かつ、前記半導体基板の表面に露出する露出領域を形成するとともに、前記第三領域は前記半導体基板の表面において前記第二領域と重なり合って形成されており、
前記シリサイド層は、前記第二領域の一部が前記露出領域に対して連続的に露出する第二露出領域を有するように形成されており、
前記シリサイド層は低抵抗領域を、前記第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第三領域の前記露出領域は高抵抗領域をそれぞれ形成している半導体素子。
【請求項５】
前記第一領域は、前記半導体基板の表面に形成され、かつ、前記半導体基板の表面において前記第二領域と重なり合って形成されていることを特徴とする請求項２に記載の半導体素子。
【請求項６】
前記第一領域の前記第一の不純物濃度は、前記半導体基板にウェル領域を形成したと仮定した場合に、前記ウェル領域の不純物濃度よりも高いことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記第一表面領域または前記露出領域上にはフィールド酸化膜が形成されていることを特徴とする請求項１乃至６の何れか一項に記載の半導体素子。
【請求項８】
前記第一表面領域上または前記露出領域上にはゲート電極構造が形成されていることを特徴とする請求項１乃至６の何れか一項に記載の半導体素子。
【請求項９】
前記第二露出領域は前記露出領域と同等の表面長さ、または、前記露出領域の表面長さよりも大きい表面長さを有していることを特徴とする請求項２乃至６の何れか一項に記載の半導体素子。
【請求項１０】
前記第二露出領域の表面長さは前記第二領域の深さと等しいか、または、前記第二領域の深さよりも大きいことを特徴とする請求項２乃至６及び９の何れか一項に記載の半導体素子。
【請求項１１】
半導体基板に不純物を注入し、第一の不純物濃度を有する第一領域を形成する第一の過程と、
前記半導体基板の表面において、前記第一領域の両側に、前記第一の不純物濃度よりも高い不純物濃度を有する第二領域を形成する第二の過程と、
前記第二領域の表面に接してシリサイド層を形成する第三の過程と、
を備え、
前記第三の過程においては、前記第一領域及び前記第二領域は前記シリサイド層に覆われていない第一表面領域及び第二表面領域をそれぞれ有し、前記第一表面領域は二つの前記第二表面領域に挟まれるように、前記シリサイド層が形成され、
前記シリサイド層は低抵抗領域を、前記第二表面領域は中抵抗領域を、前記第一表面領域は高抵抗領域をそれぞれ形成するものである半導体素子の製造方法。
【請求項１２】
半導体基板に不純物を注入し、第一の不純物濃度を有する第一領域を形成する過程と、
前記第一領域が前記半導体基板の表面に露出する露出領域を有するように、前記露出領域の両側に、かつ、前記半導体基板の表面において、前記第一の不純物濃度よりも高い不純物濃度を有する第二領域を形成する過程と、
前記第二領域の一部が前記第一領域の前記露出領域に対して連続的に露出する第二露出領域を有するように、前記第二領域の表面に接してシリサイド層を形成する過程と、
を備え、
前記シリサイド層は低抵抗領域を、前記第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第一領域の露出領域は高抵抗領域をそれぞれ形成するものである半導体素子の製造方法。
【請求項１３】
半導体基板に不純物を注入し、第一の不純物濃度を有する第一領域を形成する過程と、
前記半導体基板の表面において前記第一領域と重なり合うように、前記第一の不純物濃度よりも高い不純物濃度を有する第三領域を形成する過程と、
前記第三領域が前記半導体基板の表面に露出する露出領域を有するように、前記露出領域の両側に、かつ、前記半導体基板の表面において、前記第三領域の不純物濃度よりも高い不純物濃度を有する第二領域を形成する過程と、
前記第二領域の一部が前記第一領域の前記露出領域に対して連続的に露出する第二露出領域を有するように、前記第二領域の表面に接してシリサイド層を形成する過程と、
を備え、
前記シリサイド層は低抵抗領域を、前記第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第三領域の露出領域は高抵抗領域をそれぞれ形成するものである半導体素子の製造方法。
【請求項１４】
前記第二領域は、前記半導体基板の表面において、前記第一領域と重なり合って形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記第一領域の前記第一の不純物濃度は、前記半導体基板にウェル領域を形成したと仮定した場合に、前記ウェル領域の不純物濃度よりも高いことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第二露出領域は前記露出領域と同等の表面長さ、または、前記露出領域の表面長さよりも大きい表面長さを有するように形成されることを特徴とする請求項１２乃至１５の何れか一項に記載の半導体素子の製造方法。
【請求項１７】
前記第二露出領域の表面長さは前記第二領域の深さと等しいか、または、前記第二領域の深さよりも大きくなるように形成されることを特徴とする請求項１２乃至１６の何れか一項に記載の半導体素子の製造方法。
【請求項１８】
第一の不純物濃度を有する第一領域と、前記第一の不純物濃度よりも高い第二の不純物濃度を有する第１、第２及び第３の第二領域と、を有する半導体基板と、
前記第１乃至第３の第二領域の表面に接して形成されたシリサイド層と、
前記第１の第二領域の表面に接して形成されたシリサイド層上に形成されたソース電極及びドレイン電極の何れか一方と、
前記第１及び第２の第二領域の表面に接して形成されたシリサイド層の間に形成されたゲート電極と、
前記第３の第二領域の表面に接して形成されたシリサイド層上に形成されたソース電極及びドレイン電極の他方と、
を備える半導体装置であって、
前記第一領域、前記第２の第二領域及び前記第３の第二領域は前記第２及び第３の第二領域の表面に接して形成された前記シリサイド層の間において前記シリサイド層に覆われていない第一表面領域、第２の第二表面領域及び第３の第二表面領域をそれぞれ有しており、
前記第一表面領域は前記第２及び第３の第二表面領域に挟まれるように形成されており、
前記シリサイド層は、前記第２及び第３の第二表面領域が前記第一表面領域と連続し、かつ、前記第２及び第３の第二表面領域が露出するように形成されており、
前記シリサイド層は低抵抗領域を、前記第二表面領域は中抵抗領域を、前記第一表面領域は高抵抗領域をそれぞれ形成している半導体装置。
【請求項１９】
第一の不純物濃度を有する第一領域と、前記第一の不純物濃度よりも高い第二の不純物濃度を有する第１、第２及び第３の第二領域と、を有する半導体基板と、
前記第１乃至第３の第二領域の表面に接して形成されたシリサイド層と、
前記第１の第二領域の表面に接して形成されたシリサイド層上に形成されたソース電極及びドレイン電極の何れか一方と、
前記第１及び第２の第二領域の表面に接して形成されたシリサイド層の間に形成されたゲート電極と、
前記第３の第二領域の表面に接して形成されたシリサイド層上に形成されたソース電極及びドレイン電極の他方と、
を備える半導体装置であって、
前記第一領域は前記第２及び第３の第二領域の間において前記半導体基板の表面に露出する露出領域を有しており、
前記シリサイド層は、前記第２及び第３の第二領域が前記露出領域に対して連続的に露出する第二露出領域を有するように形成されており、
前記露出領域は二つの前記第二領域に挟まれており、
前記シリサイド層は低抵抗領域を、前記第２及び第３の第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第一領域の前記露出領域は高抵抗領域をそれぞれ形成している半導体装置。
【請求項２０】
前記第一領域はウェル領域からなるものであることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
第一の不純物濃度を有する第一領域と、前記第一の不純物濃度よりも高い第二の不純物濃度を有する第１、第２及び第３の第二領域と、前記第一の不純物濃度よりも高く、かつ、前記第二の不純物濃度よりも低い不純物濃度を有する第三領域と、を有する半導体基板と、
前記第１乃至第３の第二領域の表面に接して形成されたシリサイド層と、
前記第１の第二領域の表面に接して形成されたシリサイド層上に形成されたソース電極及びドレイン電極の何れか一方と、
前記第１及び第２の第二領域の表面に接して形成されたシリサイド層の間に形成されたゲート電極と、
前記第３の第二領域の表面に接して形成されたシリサイド層上に形成されたソース電極及びドレイン電極の他方と、
を備える半導体装置であって、
前記第一領域はウェル領域からなり、
前記第三領域は前記第一領域上に形成されており、
前記第三領域は前記第２及び第３の第二領域の間において前記半導体基板の表面に露出する前記露出領域を形成するとともに、前記第三領域は前記半導体基板の表面において前記第二領域と重なり合って形成されており、
前記シリサイド層は、前記第２及び第３の第二領域が前記露出領域に対して連続的に露出する第二露出領域を有するように形成されており、
前記シリサイド層は低抵抗領域を、前記第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第一領域の前記露出領域は高抵抗領域をそれぞれ形成している半導体装置。
【請求項２２】
前記第一領域は、前記半導体基板の表面に形成され、かつ、前記半導体基板の表面において前記第二領域と重なり合って形成されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２３】
前記第一領域の前記第一の不純物濃度は、前記半導体基板にウェル領域を形成したと仮定した場合に、前記ウェル領域の不純物濃度よりも高いことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第一表面領域上または前記露出領域上にはフィールド酸化膜が形成されていることを特徴とする請求項１８乃至２３の何れか一項に記載の半導体装置。
【請求項２５】
前記第一表面領域上または前記露出領域上にはゲート電極構造が形成されていることを特徴とする請求項１８乃至２３の何れか一項に記載の半導体装置。
【請求項２６】
前記第二露出領域は前記露出領域と同等の表面長さ、または、前記露出領域の表面長さよりも大きい表面長さを有していることを特徴とする請求項１９乃至２５の何れか一項に記載の半導体装置。
【請求項２７】
前記第二露出領域の表面長さは前記第二領域の深さと等しいか、または、前記第二領域の深さよりも大きいことを特徴とする請求項１９乃至２６の何れか一項に記載の半導体装置。
【請求項２８】
半導体基板に不純物を注入し、第一の不純物濃度を有する第一領域を形成する第一の過程と、
前記第一の不純物濃度よりも高い不純物濃度を有する第１、第２及び第３の第二領域を前記半導体基板に形成する過程であって、前記第２及び第３の第二領域は、前記第一領域の両側に、かつ、前記半導体基板の表面において形成されるものである過程と、
前記第一領域、前記第２の第二領域及び前記第３の第二領域がシリサイド層に覆われていない第一表面領域及び第二表面領域をそれぞれ有し、前記第一表面領域は二つの前記第二表面領域に挟まれるように、前記第１乃至第３の第二領域の表面に接してシリサイド層を形成する過程と、
前記第１及び第２の第二領域の表面に接して形成された前記シリサイド層の間にゲート電極を形成する過程と、
前記第１の第二領域の表面に接して形成された前記シリサイド層上にソース電極及びドレイン電極の何れか一方を、前記第３の第二領域の表面に接して形成された前記シリサイド層上に他方を形成する過程と、
を備え、
前記シリサイド層は低抵抗領域を、前記第二表面領域は中抵抗領域を、前記第一表面領域は高抵抗領域をそれぞれ形成するものである半導体装置の製造方法。
【請求項２９】
半導体基板に不純物を注入し、第一の不純物濃度を有する第一領域を形成する過程と、
前記第一の不純物濃度よりも高い不純物濃度を有する第１、第２及び第３の第二領域を前記半導体基板に形成する過程であって、前記第２及び第３の第二領域は、前記第一領域が前記半導体基板の表面に露出する露出領域を有するように、前記露出領域の両側に、かつ、前記半導体基板の表面において形成されるものである過程と、
前記第２及び第３の第二領域が前記第一領域の前記露出領域に対して連続的に露出する第二露出領域を有するように、前記第１乃至第３の第二領域の表面に接してシリサイド層を形成する過程と、
前記第１及び第２の第二領域の表面に接して形成された前記シリサイド層の間にゲート電極を形成する過程と、
前記第１の第二領域の表面に接して形成された前記シリサイド層上にソース電極及びドレイン電極の何れか一方を、前記第３の第二領域の表面に接して形成された前記シリサイド層上に他方を形成する過程と、
を備え、
前記シリサイド層は低抵抗領域を、前記第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第一領域の露出領域は高抵抗領域をそれぞれ形成するものである半導体装置の製造方法。
【請求項３０】
半導体基板に不純物を注入し、第一の不純物濃度を有する第一領域を形成する過程と、
前記半導体基板の表面において前記第一領域と重なり合うように、前記第一の不純物濃度よりも高い不純物濃度を有する第三領域を形成する過程と、
前記第三領域の不純物濃度よりも高い不純物濃度を有する第１、第２及び第３の第二領域を前記半導体基板に形成する過程であって、前記第２及び第３の第二領域は、前記第三領域が前記半導体基板の表面に露出する露出領域を有するように、前記露出領域の両側に、かつ、前記半導体基板の表面において、形成されるものである過程と、
前記第２及び第３の第二領域が前記第一領域の前記露出領域に対して連続的に露出する第二露出領域を有するように、前記第１乃至第３の第二領域の表面に接してシリサイド層を形成する過程と、
前記第１及び第２の第二領域の表面に接して形成された前記シリサイド層の間にゲート電極を形成する過程と、
前記第１の第二領域の表面に接して形成された前記シリサイド層上にソース電極及びドレイン電極の何れか一方を、前記第３の第二領域の表面に接して形成された前記シリサイド層上に他方を形成する過程と、
を備え、
前記シリサイド層は低抵抗領域を、前記第二領域のうち前記半導体基板の表面に露出している領域は中抵抗領域を、前記第三領域の露出領域は高抵抗領域をそれぞれ形成するものである半導体装置の製造方法。
【請求項３１】
前記第二領域は、前記半導体基板の表面において、前記第一領域と重なり合って形成されることを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３２】
前記第一領域の前記第一の不純物濃度は、前記半導体基板にウェル領域を形成したと仮定した場合に、前記ウェル領域の不純物濃度よりも高いことを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記第二露出領域は前記露出領域と同等の表面長さ、または、前記露出領域の表面長さよりも大きい表面長さを有するように形成されることを特徴とする請求項２９乃至３２の何れか一項に記載の半導体装置の製造方法。
【請求項３４】
前記第二露出領域の表面長さは前記第二領域の深さと等しいか、または、前記第二領域の深さよりも大きくなるように形成されることを特徴とする請求項２９乃至３３の何れか一項に記載の半導体装置の製造方法。
【請求項３５】
前記第一表面領域上または前記露出領域上にフィールド酸化膜を形成する過程をさらに備えることを特徴とする請求項２８乃至３４の何れか一項に記載の半導体装置の製造方法。
【請求項３６】
前記第一表面領域上または前記露出領域上にゲート電極構造を形成する過程をさらに備えることを特徴とする請求項２８乃至３４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子、半導体装置及びそれらの製造方法に関し、特に、静電気破壊（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）から半導体素子または半導体装置を保護する静電気保護回路を形成している半導体素子、半導体装置及びそれらの製造方法に関する。
【０００２】
【従来の技術】
近年においては、半導体素子の微細化の要求に伴い、ソース領域及びドレイン領域を形成する不純物拡散層を浅く形成することが必要になってきた。
【０００３】
しかしながら、不純物拡散層を浅く形成することは、ソース領域及びドレイン領域の高抵抗化をもたらし、トランジスタの電流駆動能力を著しく劣化させる原因となっている。
【０００４】
このような問題を解決するために、ソース領域及びドレイン領域上に選択的にシリサイド層を形成し、ソース領域及びドレイン領域の抵抗を低下させた構造のトランジスタが提案されている。このような構造は一般にサリサイド構造と呼ばれている。
【０００５】
このサリサイド構造はソース領域及びドレイン領域を低抵抗化することが可能であるが、静電気に対して極めて弱いという問題を有している。
【０００６】
一般に、集積回路が静電気に対する耐性を得るためには、以下の二つの条件が必須となる。
【０００７】
（１）集積回路上に搭載した保護素子が静電気を効率よく除去し、保護する対象となる素子に静電気による過電圧及び過電流を伝えないこと。
【０００８】
（２）集積回路上に搭載した保護素子自体が静電気に対して耐性を有していること。
【０００９】
サリサイド構造を有する集積回路においては上記の（２）が大きな問題となる。保護素子の静電気に対する耐性は、ドレインからソースまでの抵抗値の分布により決定される。他の領域に比べて局所的に抵抗値が大きい領域が存在すると、その領域に局所的に熱が発生し、静電破壊を起こす確率が大きくなる。
【００１０】
サリサイド構造を有するトランジスタにおいては、前述したように、ソース及びドレイン領域にシリサイドを配置して極端に抵抗を低下させているため、トランジスタのゲート両端に分布しているＬＤＤ注入領域からチャネル領域にかけて局所的な熱が発生し、その結果、サリサイド構造を有しないトランジスタと比較して、静電気に対する耐性は著しく低下する。
【００１１】
このような問題点を解決するため、種々の半導体装置が提案されている。
【００１２】
図２６は、その第一の例として、特許第２７７３２２０号公報（特許文献１）に記載された半導体装置２００の断面図を示す。
【００１３】
半導体装置２００は、Ｐ型基板２０１を備えており、Ｐ型基板２０１の表面には、Ｎ＋拡散層２０２と、Ｎ＋拡散層２０２よりも不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）注入層２０３とが重なり合って形成されている。
【００１４】
Ｎ＋拡散層２０２上には第１乃至第３のシリサイド層２０４ａ、２０４ｂ、２０４ｃが選択的に形成されている。第１のシリサイド層２０４ａ上にはソース電極２０５が形成され、第３のシリサイド層２０４ｃ上にはドレイン電極２０６がそれぞれ形成されている。
【００１５】
第１のシリサイド層２０４ａと第２のシリサイド層２０４ｂとの間には、Ｐ型基板２０１上にゲート絶縁膜２０７（ゲート絶縁膜２０７の下方にはＬＤＤ注入層２０３は形成されていない）が形成されており、ゲート絶縁膜２０７上にはゲート電極２０８が形成されている。ゲート電極２０８の周囲はサイドウォール２０９で囲まれている。
【００１６】
図２７は、第二の例として、米国特許第６４７９８７０号公報（特許文献２）に記載された半導体装置２１０の断面図を示す。
【００１７】
図２７に示した半導体装置２１０は、図２６に示した半導体装置２００と比較して、第２のシリサイド層２０４ｂと第３のシリサイド層２０４ｃとの間にはＰ型基板２０１の表面にＮウェル２１１が形成されている点と、第２のシリサイド層２０４ｂと第３のシリサイド層２０４ｃとの間においてはＬＤＤ注入層２０３及びＮ＋拡散層２０２が形成されず、その代わりに、フィールド酸化膜２１２が形成されている点と、が相違している。
【００１８】
図２８は、第三の例として、米国特許第５６３７９０２号公報（特許文献３）に記載された半導体装置２２０の断面図を示す。
【００１９】
図２８に示した半導体装置２２０は、図２６に示した半導体装置２００と比較して、第２のシリサイド層２０４ｂと第３のシリサイド層２０４ｃとの間にはＰ型基板２０１の表面にＮウェル２２１が形成されている点と、第２のシリサイド層２０４ｂと第３のシリサイド層２０４ｃとの間においてはＬＤＤ注入層２０３及びＮ＋拡散層２０２が形成されず、その代わりに、ゲート酸化膜とゲート電極とサイドウォールとからなるゲート電極構造２２２が形成されている点と、が相違している。
【００２０】
図２６、図２７及び図２８に示した半導体装置２００、２１０及び２２０はいずれも、第２のシリサイド層２０４ｂと第３のシリサイド層２０４ｃとの間にシリサイド層を形成しない領域２３０ａ、２３０ｂ、２３０ｃを有している。このように、シリサイド層を形成しない領域２３０ａ、２３０ｂ、２３０ｃを設けることにより、配線材（図示せず）からソース電極及びドレイン電極の各端部までの間の抵抗を一様にすることが可能になり、静電気に対する耐性を高めることが可能であるとされている。
【００２１】
【特許文献１】
特許第２７７３２２０号公報（特開平２０２７１６７３号公報）（第１図（ａ））
【００２２】
【特許文献２】
米国特許第６４７９８７０号公報
【００２３】
【特許文献３】
米国特許第５６３７９０２号公報
【００２４】
【発明が解決しようとする課題】
図２６に示した半導体装置２００においては、高濃度の不純物が注入された領域であるＮ＋拡散層２０２上にはシリサイド層２０４ｂ、２０４ｃが形成されていない領域２３０ａが設けられており、シリサイド層２０４ｂ、２０４ｃが低抵抗領域を形成するのに対して、領域２３０ａは中抵抗領域を形成している。
【００２５】
また、図２７に示した半導体装置２１０及び図２８に示した半導体装置２２０においては、Ｎウェル２１１、２２１またはＬＤＤ注入層２０３などの低濃度の不純物を注入した領域を高抵抗領域として機能させている。
【００２６】
しかしながら、図２６に示した半導体装置２００においては、シリサイド化されていない領域２３０ａの直下に高濃度の不純物を注入したＮ＋拡散層２０２が存在するため、半導体装置２００の単位面積あたりの抵抗値は小さい。このため、半導体装置２００のように、抵抗値が小さい領域のみからなる抵抗素子を構成した場合、所望の抵抗値を得るためには、抵抗素子ひいては領域２３０ａの面積をその抵抗値に応じて大きくしなければならず、半導体素子を小さな面積で製造することが不可能となり、近年の半導体素子の微細化の要求に応えることができない。
【００２７】
この点、図２７に示した半導体装置２１０及び図２８に示した半導体装置２２０のように、高抵抗領域で抵抗素子を構成した場合、半導体素子２００の場合とは異なり、半導体素子の小面積化を図ることは可能であるが、静電気の印加により大きな電流が流れたときに、抵抗素子そのものが破壊されやすいという問題点を有している。
【００２８】
以下、この問題点を図２９を参照して説明する。図２９（Ａ）は、図２７に示した半導体装置２１０のうちフィールド酸化膜２１２及びその周辺の領域を示す断面図であり、図２９（Ｂ）は、図２９（Ａ）に示した領域に対応する位置と、印加される電圧との関係を示すグラフである。
【００２９】
図２９（Ｂ）から明らかであるように、静電気の印加に起因して大きな電流が流れると、高抵抗領域２３０ｂにおいて、電圧はＶ１からＶ２まで降下し、急激な電圧降下が発生する。このため、高抵抗領域２３０ｂに発熱が集中し、高抵抗領域２３０ｂにおいて局所的な発熱が起こる。特に、半導体素子の小面積化を図るため、高抵抗領域２３０ｂは小さな面積を有するものとして形成されているため、単位面積当たりの発熱量は極めて大きくなり、その結果、抵抗素子そのものが熱的に破壊されてしまう確率が極めて大きくなる。
【００３０】
本発明は、以上のような従来の半導体素子における問題点に鑑みてなされたものであり、半導体素子の面積を拡大することなく、静電気が印加されても高抵抗領域に発熱集中が生じない半導体素子、半導体装置及びそれらの製造方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】
この目的を達成するため、本発明は、高抵抗領域と、高抵抗領域を取り囲む中抵抗領域と、シリサイド層からなる低抵抗領域とを備える半導体素子あるいはこのような半導体素子を含む半導体装置を提供する。例えば、高抵抗領域及び中抵抗領域はいずれも基板の表面に露出している。
【００３２】
本発明に係る半導体素子によれば、半導体素子の抵抗値が位置に応じて段階的に変化し、高抵抗領域に発熱が集中することがない。従って、従来の半導体素子のように高抵抗領域のみで抵抗素子を形成する場合と比較して、静電気破壊に対する耐性をより高くすることができる。
【００３３】
さらに、本発明に係る半導体素子においては、抵抗素子は、高抵抗領域、中抵抗領域及び低抵抗領域の３種類の抵抗領域から形成されているため、抵抗素子を低抵抗領域または中抵抗領域のみから形成した半導体素子と比較して、所望の抵抗値をより小さい領域で達成することができるため、半導体素子全体の面積を小さくすることが可能である。
【００３４】
このように、本発明に係る半導体素子によれば、３種類の抵抗領域が混在することにより、小面積でありながら、静電気破壊（ＥＳＤ）に対する高い耐性を有する抵抗素子もしくは静電気保護回路を形成することができる。
【００３５】
【発明の実施の形態】
（第一の実施形態）
図１は、本発明の第一の実施形態に係る半導体素子１０の断面図である。
【００３６】
半導体素子１０は、Ｐ型半導体基板１１と、Ｐ型半導体基板１１上に形成されたシリサイド層１２と、を備えている。
【００３７】
Ｐ型半導体基板１１には、比較的低濃度である第一の不純物濃度を有する第一領域としてのＮウェル１３と、Ｎウェル１３の第一の不純物濃度よりも高い第二の不純物濃度を有する第二領域としての二つのＮ＋拡散層１４と、が形成されている。第一領域としてのＮウェル１３及び第二領域としての二つのＮ＋拡散層１４はシリサイド層１２に覆われていない第一表面領域及び第二表面領域をそれぞれ有している。Ｎウェル１３の第一表面領域はＰ型半導体基板１１の表面に露出している露出領域１３Ｒとして形成されており、Ｎ＋拡散層１４の第二表面領域は露出領域１３Ｒを囲むようにして、第二露出領域１４Ｒとして、Ｐ型半導体基板１１の表面に形成されている。
【００３８】
シリサイド層１２は、第二領域としてのＮ＋拡散層１４上にそれぞれ形成されており、Ｎ＋拡散層１４の一部が露出領域１３Ｒと連続して露出する第二露出領域１４Ｒをなすように形成されている。
【００３９】
第一の不純物濃度（Ｎウェル１３の不純物濃度）及び第二の不純物濃度（Ｎ＋拡散層１４の不純物濃度）の一例を以下に示す。
【００４０】
第一の不純物濃度：１Ｅ１３乃至２Ｅ１３（ｃｍ−２）
第二の不純物濃度：１Ｅ１５乃至６Ｅ１５（ｃｍ−２）
また、第二露出領域１４ＲのＰ型半導体基板１１の表面上における全長（以下、「表面長さ」と呼ぶ）２Ｗは露出領域１３ＲのＰ型半導体基板１１の表面上における長さ（表面長さ）Ｓよりも小さくないように形成されている。すなわち、第二露出領域１４Ｒの表面長さ２Ｗは露出領域１３Ｒの表面長さＳとほぼ等しいか、あるいは、第二露出領域１４Ｒの表面長さ２Ｗは露出領域１３Ｒの表面長さＳよりも大きい。
【００４１】
すなわち、２Ｗ≒Ｓまたは２Ｗ＞Ｓである。
【００４２】
ＥＳＤパルスを印加するとジュール熱が発生するが、熱による破壊を防止するため、このジュール熱は広面積に分散させることが必要である。本発明者が行った実験及び解析によれば、熱が発生する面積を従来の約２倍以上とし、抵抗素子の破壊耐性を従来の２倍以上にすることが必要であることが判明した。
【００４３】
図２９に示した従来の半導体装置２１０においては、高抵抗領域２３０ｂにおいて発熱が生じる。ここで、高抵抗領域２３０ｂの長さをＳとすると、発熱領域の長さはＳで表される。
【００４４】
一方、図１に示した本実施形態に係る半導体素子１０において熱が発生する領域は第二露出領域（中抵抗領域）１４Ｒ及び露出領域（高領域抵抗）１３Ｒである。すなわち、発熱領域の長さは（２Ｗ＋Ｓ）である。このため、第二露出領域（中抵抗領域）１４Ｒの長さ２Ｗを露出領域（高領域抵抗）１３Ｒの長さＳとほぼ同等または長さＳ以上とすることにより、
２Ｗ＋Ｓ≒２Ｓ  または  ２Ｗ＋Ｓ＞２Ｓ
となり、発熱領域の面積を従来の２倍以上にすることができる。
【００４５】
さらに、第二露出領域１４Ｒの表面長さＷはＮ＋拡散層１４の深さＤと等しいか、あるいは、深さＤよりも大きく設定されている。
【００４６】
すなわち、Ｗ≧Ｄである。
【００４７】
図３（Ａ）は、従来の半導体素子２１０における電流経路の長さＬ１を示す概略図であり、図３（Ｂ）は、本実施形態に係る半導体素子１０における電流経路の長さＬ２を示す概略図である。
【００４８】
図３（Ｂ）に示すように、本実施形態に係る半導体素子１０の中抵抗領域１４Ｒにおいては、電流は矢印Ｘ２に沿って流れる。
【００４９】
従って、中抵抗領域１４Ｒを流れる電流の経路の長さＬ２は
Ｌ２＝２×（Ｗ２＋Ｄ２）１／２
となる。
【００５０】
一方、従来の半導体素子においても、電流がＮ＋拡散層２０２を全く流れないわけではなく、低抵抗領域に電流が流れる過程において、いくらかの電流が矢印Ｘ１に沿ってＮ＋拡散層２０２にも流れているものと考えられる。この場合の電流経路Ｌ１は
Ｌ１＝２×Ｄ
である。
【００５１】
仮に、第二露出領域（中抵抗領域）１４Ｒの表面長さＷがＮ＋拡散層１４の深さＤに対して極めて小さければ（Ｗ≪Ｄ）、
Ｌ２＝２×（Ｗ２＋Ｄ２）１／２＝２×（Ｄ２）１／２＝２×Ｄ＝Ｌ１
となる。
【００５２】
すなわち、Ｗ≪Ｄである場合には、電流の経路の長さＬ２は従来の半導体素子における電流の経路の長さＬ１と同等であり、従って、従来の半導体素子と同等の耐性しか得ることができない。
【００５３】
このため、Ｗ≧Ｄと設定することにより、Ｎ＋拡散層１４を流れる電流の経路長さを従来の半導体素子における経路長さよりも大きくし、従来の半導体素子よりも大きな耐性を得ることができる。
【００５４】
本実施形態に係る半導体素子１０においては、シリサイド層１２が低抵抗領域を、Ｎ＋拡散層１４の第二露出領域１４Ｒが中抵抗領域を、Ｎウェル１３の露出領域１３Ｒは高抵抗領域をそれぞれ形成している。
【００５５】
図２は、半導体素子１０の図１の断面上の各位置と、印加される電圧との関係を示すグラフであり、従来の半導体素子２１０における同様の関係を示す図２９（Ｂ）に対応するグラフである。
【００５６】
図２に示されているように、従来の半導体素子２１０（図２９（Ｂ））の場合と同様に、中抵抗領域を形成している第二露出領域１４Ｒ及び高抵抗領域を形成している露出領域１３Ｒにおいては、電圧降下が発生している。しかしながら、図２９（Ｂ）に示したグラフにおいては、電圧降下の勾配は一定であったのに対して、図２に示したグラフにおいては、中抵抗領域を形成している第二露出領域１４Ｒにおける電圧降下の勾配θ１と高抵抗領域を形成している露出領域１３Ｒにおける電圧降下の勾配θ２とは異なっている。具体的には、中抵抗領域を形成している第二露出領域１４Ｒにおける電圧降下の勾配θ１の方が高抵抗領域を形成している露出領域１３Ｒにおける電圧降下の勾配θ２よりも小さくなっている。
【００５７】
このように、各抵抗領域における勾配θ１、θ２が異なることにより、半導体素子１０において電圧がＶ１からＶ２まで降下する結果として発熱が生じる領域は、従来の半導体素子２１０において電圧がＶ１からＶ２まで降下する結果として発熱が生じる領域よりも広くなる。これを一次元的な量、すなわち、長さに置き換えて考えると、従来の半導体素子２１０において発熱が生じる領域の長さはＬ１であったのに対して、本実施形態に係る半導体素子１０において発熱が生じる領域の長さはＬ２であり、各抵抗領域における勾配θ１、θ２が異なることの結果として、長さＬ２は長さＬ１よりも長い。
【００５８】
このため、従来の半導体素子２１０における電圧降下量と本実施形態に係る半導体素子１０における電圧降下量とが同一、すなわち、電圧降下に伴う発熱量が同一であっても、本実施形態に係る半導体素子１０において発熱が生じる領域の方が従来の半導体素子２１０において発熱が生じる領域よりも広いため、本実施形態に係る半導体素子１０は、高抵抗領域（露出領域１３Ｒ）への発熱の集中を抑制することができると同時に、従来の半導体素子２１０よりも小さい温度上昇率を達成することができる。従って、高抵抗領域における発熱による破壊を防止することができる。
【００５９】
このように、本実施形態に係る半導体素子１０においては、高抵抗領域（露出領域または第一表面領域１３Ｒ）の周囲に中抵抗領域（第二露出領域または第二表面領域１４Ｒ）を形成し、さらに、中抵抗領域（第二露出領域または第二表面領域１４Ｒ）の周囲に低抵抗領域（シリサイド層１２）を形成している。このため、半導体素子１０の抵抗値が位置に応じて段階的に変化し、高抵抗領域（露出領域１３Ｒ）に発熱が集中することがない。従って、従来の半導体素子２１０のように高抵抗領域のみで抵抗素子を形成する場合と比較して、静電気破壊に対する耐性をより高くすることができる。
【００６０】
さらに、本実施形態に係る半導体素子１０においては、抵抗素子は、高抵抗領域（露出領域または第一表面領域１３Ｒ）、中抵抗領域（第二露出領域または第二表面領域１４Ｒ）及び低抵抗領域（シリサイド層１２）の３種類の抵抗領域から形成されているため、抵抗素子を低抵抗領域または中抵抗領域のみから形成した半導体素子と比較して、所望の抵抗値をより小さい領域で達成することができるため、半導体素子全体の面積を小さくすることが可能である。
【００６１】
このように、本実施形態に係る半導体素子１０によれば、３種類の抵抗領域が混在することにより、小面積でありながら、静電気破壊（ＥＳＤ）に対する高い耐性を有する抵抗素子もしくは静電気保護回路を形成することができる。
【００６２】
以下、図４を参照して、静電気破壊（ＥＳＤ）に対する耐性の向上について説明する。
【００６３】
図４（Ａ）は、ドレイン抵抗がない場合の保護素子のスナップバック特性を示す曲線Ａ１、従来の半導体素子において使用されている保護素子のスナップバック特性を示す曲線Ａ２、本実施形態に係る半導体素子１０において使用されている保護素子のスナップバック特性を示す曲線Ａ３、をそれぞれ示すグラフであり、縦軸は電流［Ａ］、縦軸はドレイン電圧［Ｖ］をそれぞれ示す。図４（Ｂ）は、保護素子を含む半導体素子の等価回路図である。
【００６４】
図４に示す例においては、保護素子はＭＯＳトランジスタからなるものとする。
【００６５】
保護素子としてのＭＯＳトランジスタがブレークダウンすると、ドレインから基板に電流が流れる（点Ａ）。
【００６６】
図４（Ｂ）に示すように、ドレインと基板との間には基板の寄生抵抗があるため、ドレインから基板に電流が流れると、基板電位が上昇し、寄生素子であるバイポーラトランジスタＴｒがオンする「スナップバック」という動作が起こる（点Ｂ）。
【００６７】
その後、寄生バイポーラトランジスタＴｒやドレイン抵抗ＲＤが破壊するまで、電流は流れ続ける。
【００６８】
スナップバックした後の特性曲線の傾斜は寄生バイポーラトランジスタＴｒがオンしたときの抵抗値とドレインの抵抗値とによって決定される。
【００６９】
図４（Ａ）の曲線Ａ１はドレインに抵抗がない場合の曲線であるため、傾斜は急峻であるが、曲線Ａ２及びＡ３においては、ドレインに抵抗を接続しているため、比較的緩やかな傾斜になっている。
【００７０】
曲線Ａ２に示すように、従来の半導体素子においては、ドレインの抵抗素子に局所的に高熱が発生するため、ドレイン抵抗がない場合（曲線Ａ１）と比較しても、破壊電流は小さい。
【００７１】
これに対して、曲線Ａ３に示すように、本実施形態に係る半導体素子１０においては、抵抗素子の破壊耐性を向上させることができるので、破壊電流の値も従来の半導体素子における破壊電流の値よりも大きくなる。破壊電流の値が向上することにより、半導体素子そのものの静電気破壊に対する耐性も向上する。
【００７２】
図５乃至図１６は、本実施形態に係る半導体素子１０の各製造過程を示す断面図である。以下、図５乃至図１６を参照して、本実施形態に係る半導体素子１０の製造方法の一例を説明する。
【００７３】
先ず、図５に示すように、Ｐ型半導体基板１１の表面上に所定のパターンを有するフォトレジスト１５を形成する。
【００７４】
次いで、図６に示すように、フォトレジスト１５をマスクとして、Ｐ型半導体基板１１に低濃度のＮ型不純物を注入し、第一の不純物濃度を有する第一領域としてのＮウェル１３を形成する。
【００７５】
この後、図７に示すように、Ｐ型半導体基板１１上のフォトレジスト１５を除去する。
【００７６】
次いで、図８に示すように、第二領域としてのＮ＋拡散層１４を形成するためのパターンを有するフォトレジスト１６をＰ型半導体基板１１の表面上に形成する。
【００７７】
次いで、図９に示すように、フォトレジスト１６をマスクとして、Ｐ型半導体基板１１に高濃度のＮ型不純物を注入し、第一の不純物濃度よりも高い不純物濃度を有する第二領域としてのＮ＋拡散層１４をＮウェル１３内に形成する。
【００７８】
この後、図１０に示すように、Ｐ型半導体基板１１上のフォトレジスト１６を除去する。この段階においては、Ｎウェル１３は、Ｐ型半導体基板１１の表面に露出している露出領域（または、第一表面領域）１３Ｒを有しており、二つのＮ＋拡散層１４は露出領域１３Ｒを囲むようにして形成されている。
【００７９】
次いで、図１１に示すように、Ｐ型半導体基板１１上に全面にわたってシリコン酸化膜１７を形成する。
【００８０】
次いで、図１２に示すように、露出領域（または、第一表面領域）１３Ｒ及び第二露出領域（または、第二表面領域）１４Ｒを形成するためのパターンを有するフォトレジスト１８をシリコン酸化膜１７上に形成する。
【００８１】
次いで、図１３に示すように、フォトレジスト１８をマスクとして、シリコン酸化膜１７をエッチングする。
【００８２】
この後、図１４に示すように、シリコン酸化膜１７上のフォトレジスト１８を除去する。
【００８３】
次いで、図１５に示すように、Ｐ型半導体基板１１及びシリコン酸化膜１７の全面にわたって金属膜をスパッタリングにより形成する。この後、熱処理を行うことにより、Ｐ型半導体基板１１及びシリコン酸化膜１７上の金属膜はシリコンと反応し、シリサイド層１２を形成する。
【００８４】
次いで、図１６に示すように、エッチングにより、シリコン酸化膜１７及びその上のシリサイド層を除去する。この場合、シリコン酸化膜１７上の金属膜はエッチングの際に化学反応により除去されるが、シリサイド化した金属膜（すなわち、シリサイド層１２）はエッチングによっては除去されにくいため、Ｐ型半導体基板１１上のシリサイド層１２のみが残る。
【００８５】
以上の過程を経て、図１に示した本実施形態に係る半導体素子１０が形成される。
【００８６】
図１７は、本実施形態に係る半導体素子１０を備える半導体装置１１０の断面図である。なお、図１７において、明示されたものを除き、図１に示した半導体素子１０の構成要素と同一の構成要素には同一の符号を付けて示す。
【００８７】
半導体装置１１０においては、Ｐ型半導体基板１１には、第二領域としての第１、第２及び第３のＮ＋拡散層１４Ａ、１４Ｂ、１４Ｃが形成されており、Ｎ＋拡散層１４Ａ、１４Ｂ、１４Ｃの各々の上には第１、第２及び第３のシリサイド層１２Ａ、１２Ｂ、１２Ｃがそれぞれ形成されている。
【００８８】
Ｐ型半導体基板１１、Ｎウェル１３、第２及び第３のＮ＋拡散層１４Ｂ、１４Ｃ（半導体素子１０におけるＮ＋拡散層１４に対応している）、第２及び第３のシリサイド層１２Ｂ、１２Ｃ（半導体素子１０におけるシリサイド層１２に対応している）が本実施形態に係る半導体素子１０を形成している。
【００８９】
第１のシリサイド層１２Ａは、第２及び第３のシリサイド層１２Ｂ、１２Ｃとは異なり、第１のＮ＋拡散層１４Ａの全体を覆っている。
【００９０】
第１のシリサイド層１２Ａ上にはソース電極１１１が、第３のシリサイド層１２Ｃ上にはドレイン電極１１２がそれぞれ形成されている。
【００９１】
また、第１のシリサイド層１２Ａと第２のシリサイド層１２Ｂとの間には、Ｐ型半導体基板１１上に形成されたゲート絶縁膜１１３と、ゲート絶縁膜１１３上に形成されたゲート電極１１４と、ゲート絶縁膜１１３及びゲート電極１１４の周囲に形成されたサイドウォール１１５と、からなるゲート電極構造が形成されている。
【００９２】
さらに、ゲート絶縁膜１１３の周囲には、Ｐ型半導体基板１１の表面にＬＤＤ注入領域１１６が形成されている。
【００９３】
半導体装置１１０は本実施形態に係る半導体素子１０の構造をそのまま備えているので、本実施形態に係る半導体素子１０によって与えられる効果をそのまま有する。すなわち、半導体装置１１０は、半導体素子の部分において、３種類の抵抗領域が混在することにより、小面積でありながら、静電気破壊（ＥＳＤ）に対する高い耐性を有する抵抗素子もしくは静電気保護回路を形成している。
【００９４】
以下、半導体装置１１０の製造方法の一例を説明する。
【００９５】
先ず、図５乃至図７に示した過程と同様の過程により、Ｐ型半導体基板１１にＮウェル１３を形成する。
【００９６】
次いで、フォトリソグラフィー及びドライエッチングにより、Ｐ型半導体基板１１上にゲート絶縁膜１１３及びゲート電極１１４を形成する。
【００９７】
その後、ゲート電極１１４をマスクとして、Ｐ型半導体基板１１にＮ型不純物を導入し、ＬＤＤ注入領域１１６を形成する。
【００９８】
次いで、ゲート絶縁膜１１３及びゲート電極１１４の周囲にサイドウォール１１５を形成する。
【００９９】
次いで、図８乃至図１０に示した過程と同様の過程により、第１乃至第３の第１、第２及び第３のＮ＋拡散層１４Ａ、１４Ｂ、１４Ｃを形成する。この場合、第１及び第２のＮ＋拡散層１４Ａ、１４Ｂの形成に際しては、ゲート電極１１４及びサイドウォール１１５がマスクとして作用する。
【０１００】
次いで、図１１乃至図１６に示した過程と同様の過程により、第１乃至第３の第１、第２及び第３のＮ＋拡散層１４Ａ、１４Ｂ、１４Ｃ上に第１乃至第３のシリサイド層１２Ａ、１２Ｂ、１２Ｃを形成する。この場合、第１及び第２のシリサイド層１２Ａ、１２Ｂの形成に際しては、ゲート電極１１４及びサイドウォール１１５がマスクとして作用する。
【０１０１】
その後、フォトリソグラフィー及びドライエッチングにより、第１のシリサイド層１２Ａ上にソース電極１１１を、第３のシリサイド層１２Ｃ上にドレイン電極１１２を形成する。
【０１０２】
以上の過程を経て、図１７に示した半導体装置１１０が形成される。
【０１０３】
なお、本実施形態に係る半導体素子１０はＮチャネルＭＯＳトランジスタとして示したが、基板１１その他の構成要素の導電型を全て逆にして、本実施形態に係る半導体素子１０をＰチャネルＭＯＳトランジスタとして構成することも可能である。
【０１０４】
また、本実施形態に係る半導体素子１０は、Ｐ型半導体基板上の素子として構成したが、Ｎ型半導体基板上の素子またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）上の素子として構成することも可能である。
（第二の実施形態）
図１８は、本発明の第二の実施形態に係る半導体素子２０の断面図である。
【０１０５】
本実施形態に係る半導体素子２０は、図１に示した第一の実施形態に係る半導体素子１０と比較して、第一領域の構成が異なっている。
【０１０６】
図１に示した第一の実施形態に係る半導体素子１０においては、第一領域はＮウェル１３のみから形成されていたが、本実施形態に係る半導体素子２０においては、第一領域は、Ｎウェル１３と、Ｎウェル１３に重なって形成された第三領域としてのＬＤＤ注入領域２１とからなっている。第三領域としてのＬＤＤ注入領域２１は、Ｎウェル１３の不純物濃度よりも高く、かつ、Ｎ＋拡散層１４の不純物濃度よりも低い不純物濃度を有している。従って、高抵抗領域を形成する露出領域１３ＲはＬＤＤ注入領域２１により構成されている。ＬＤＤ注入領域２１はＰ型半導体基板１１の表面においてＮウェル１３及びＮ＋拡散層１４と重なり合っている。
【０１０７】
ＬＤＤ注入領域２１の不純物濃度は、例えば、４Ｅ１３乃至４Ｅ１４（ｃｍ−２）である。
【０１０８】
以上のように、第一領域の構成が異なっている点を除いて、本実施形態に係る半導体素子２０は第一の実施形態に係る半導体素子１０と同一の構造を有している。このため、半導体素子１０と同一の構成要素は同一の参照符号により表す。
【０１０９】
Ｎウェルの不純物濃度とＬＤＤ領域の不純物濃度とを比較すると、一般的には、ＬＤＤ領域の不純物濃度の方が大きい。このため、ＬＤＤ領域の単位長さ当たりの抵抗値はＮウェルよりも小さく、占有面積はＮウェルよりも大きく、また、電位勾配はＮウェルよりも小さくなる。このため、本実施形態に係る半導体素子２０は、第一の実施形態に係る半導体素子１０の構成にＬＤＤ注入領域２１を加えたことにより、第一の実施形態に係る半導体素子１０よりも大きな耐性を得ることができる。
【０１１０】
以下、本実施形態に係る半導体素子２０の製造方法の一例を説明する。
【０１１１】
先ず、図５乃至図７に示した過程と同様の過程により、Ｐ型半導体基板１１にＮウェル１３を形成する。
【０１１２】
次いで、Ｐ型半導体基板１１にＮ型不純物を導入し、Ｐ型半導体基板１１の表面にＬＤＤ注入領域２１を形成する。
【０１１３】
以下、第一の実施形態に係る半導体素子１０の製造過程と同様の過程を実施することにより、本実施形態に係る半導体素子２０が製造される。
【０１１４】
図１９は、本実施形態に係る半導体素子２０を備える半導体装置１２０の断面図である。なお、図１９において、図１７に示した半導体装置１１０の構成要素と同一の構成要素には同一の符号を付けて示す。
【０１１５】
図１７に示した半導体装置１１０においては、ＬＤＤ注入領域１１６はゲート絶縁膜１１３の端部（図１７における右側の端部）から第２のシリサイド層１２Ｂの下方、すなわち、Ｎウェル１３と重なり合わない領域までしか形成されていなかったが、半導体装置１２０においては、ＬＤＤ注入領域２１はＮウェル１３と全体的に重なり合うように形成されている。この点を除いて、半導体装置１２０は図１７に示した半導体装置１１０と同一の構造を有している。
【０１１６】
半導体装置１２０は本実施形態に係る半導体素子２０の構造をそのまま備えているので、本実施形態に係る半導体素子２０によって与えられる効果をそのまま有する。
【０１１７】
以下、半導体装置１２０の製造方法の一例を説明する。
【０１１８】
半導体装置１２０の製造に際しては、図１７に示した半導体装置１１０の製造方法において、ＬＤＤ注入領域１１６の長さを変更する。ＬＤＤ注入領域１１６の長さを変更することのみによって、他の過程に変更を加えることなく、半導体装置１１０の製造方法と同様の方法により、半導体装置１２０を製造することができる。
【０１１９】
なお、本実施形態に係る半導体素子２０はＮチャネルＭＯＳトランジスタとして示したが、基板１１その他の構成要素の導電型を全て逆にして、本実施形態に係る半導体素子２０をＰチャネルＭＯＳトランジスタとして構成することも可能である。
【０１２０】
また、本実施形態に係る半導体素子２０は、Ｐ型半導体基板上の素子として構成したが、Ｎ型半導体基板上の素子またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）上の素子として構成することも可能である。
（第三の実施形態）
図２０は、本発明の第三の実施形態に係る半導体素子３０の断面図である。
【０１２１】
本実施形態に係る半導体素子３０は、図１に示した第一の実施形態に係る半導体素子１０と比較して、第一領域の構成が異なっている。
【０１２２】
図１に示した第一の実施形態に係る半導体素子１０においては、第一領域はＮウェル１３から形成されていたが、本実施形態に係る半導体素子３０においては、第一領域はＰ型半導体基板１１の表面に形成されたＬＤＤ注入領域３１からなっている。従って、高抵抗領域を形成する露出領域１３ＲはＬＤＤ注入領域３１により構成される。ＬＤＤ注入領域３１はＰ型半導体基板１１の表面においてＮ＋拡散層１４と重なり合っている。
【０１２３】
ＬＤＤ注入領域３１の不純物濃度は、例えば、４Ｅ１３乃至４Ｅ１４（ｃｍ−２）である。
【０１２４】
以上のように、第一領域の構成が異なっている点を除いて、本実施形態に係る半導体素子３０は第一の実施形態に係る半導体素子１０と同一の構造を有している。このため、半導体素子１０と同一の構成要素は同一の参照符号により表す。
【０１２５】
本実施形態に係る半導体素子３０においても、第一の実施形態に係る半導体素子１０と同様に、抵抗素子は、高抵抗領域（露出領域１３Ｒ）、中抵抗領域（第二露出領域１４Ｒ）及び低抵抗領域（シリサイド層１２）の３種類の抵抗領域から形成される。このため、小面積でありながら、静電気破壊（ＥＳＤ）に対する高い耐性を有する抵抗素子もしくは静電気保護回路を形成することができる。
【０１２６】
以下、本実施形態に係る半導体素子３０の製造方法の一例を説明する。
【０１２７】
先ず、図５乃至図７に示した過程と同様の過程により、Ｐ型半導体基板１１にＮウェル１３に代えてＬＤＤ注入領域３１を形成する。
【０１２８】
以下、第一の実施形態に係る半導体素子１０の製造過程と同様の過程を実施することにより、本実施形態に係る半導体素子３０が製造される。
【０１２９】
図２１は、本実施形態に係る半導体素子３０を備える半導体装置１３０の断面図である。なお、図２１において、図１７に示した半導体装置１１０の構成要素と同一の構成要素には同一の符号を付けて示す。
【０１３０】
図１７に示した半導体装置１１０においては、ＬＤＤ注入領域１１６はゲート絶縁膜１１３の端部（図１７における右側の端部）から第２のシリサイド層１２Ｂの下方、すなわち、第２のＮ＋拡散層１４Ｂと部分的に重なり合う領域までしか形成されていなかったが、半導体装置１３０においては、図１９に示した半導体装置１２０の場合と同様に、ＬＤＤ注入領域３１は第２のＮ＋拡散層１４Ｂ及び第３のＮ＋拡散層１４Ｃと全体的に重なり合うように形成されている。
【０１３１】
さらに、半導体装置１３０には、半導体装置１１０には形成されていたＮウェル１３は形成されていない。
【０１３２】
これらの点を除いて、半導体装置１３０は図１７に示した半導体装置１１０と同一の構造を有している。
【０１３３】
半導体装置１３０は本実施形態に係る半導体素子３０の構造をそのまま備えているので、本実施形態に係る半導体素子３０によって与えられる効果をそのまま有する。
【０１３４】
以下、半導体装置１３０の製造方法の一例を説明する。
【０１３５】
半導体装置１３０は、図１９に示した半導体装置１２０の製造方法においてＮウェル１３を形成する過程を除く全ての過程を同様に実施することにより、製造することができる。
【０１３６】
なお、本実施形態に係る半導体素子３０はＮチャネルＭＯＳトランジスタとして示したが、基板１１その他の構成要素の導電型を全て逆にして、本実施形態に係る半導体素子３０をＰチャネルＭＯＳトランジスタとして構成することも可能である。
【０１３７】
また、本実施形態に係る半導体素子３０は、Ｐ型半導体基板上の素子として構成したが、Ｎ型半導体基板上の素子またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）上の素子として構成することも可能である。
（第四の実施形態）
図２２は、本発明の第四の実施形態に係る半導体素子４０の断面図である。
【０１３８】
本実施形態に係る半導体素子４０は、図１８に示した第二の実施形態に係る半導体素子２０と比較して、以下の点が異なっている。
【０１３９】
すなわち、本実施形態に係る半導体素子４０においては、図１８に示した半導体素子２０において露出領域（または、第一表面領域）１３Ｒを形成していたＬＤＤ注入領域２１に代えて、フィールド酸化膜４１が形成されている。この点を除いて、本実施形態に係る半導体素子４０は図１８に示した第二の実施形態に係る半導体素子２０と同一の構造を有している。
【０１４０】
このように、フィールド酸化膜４１を形成することにより、露出領域１３Ｒは失われるが、フィールド酸化膜４１が露出領域１３Ｒと同様の機能を奏するため、本実施形態に係る半導体素子４０は第一の実施形態に係る半導体素子１０と同様の効果を奏する。すなわち、本実施形態に係る半導体素子４０によれば、高抵抗領域、中抵抗領域及び低抵抗領域の３種類の抵抗領域が混在することにより、小面積でありながら、静電気破壊（ＥＳＤ）に対する高い耐性を有する抵抗素子もしくは静電気保護回路を形成することができる。
【０１４１】
なお、本実施形態に係る半導体素子４０は第二の実施形態に係る半導体素子２０をベースとしたが、図１に示した第一の実施形態に係る半導体素子１０または図２０に示した第三の実施形態に係る半導体素子３０をベースとすることが可能である。
【０１４２】
すなわち、第一の実施形態に係る半導体素子１０におけるＮウェル１３の露出領域１３Ｒまたは第三の実施形態に係る半導体素子３０におけるＬＤＤ注入領域３１の露出領域１３Ｒにフィールド酸化膜４１を形成することも可能である。
【０１４３】
以下、本実施形態に係る半導体素子４０の製造方法の一例を説明する。
【０１４４】
先ず、図５乃至図７に示した過程と同様の過程により、Ｐ型半導体基板１１にＮウェル１３を形成する。
【０１４５】
次いで、公知の方法により、Ｎウェル１３内にフィールド酸化膜４１を形成する。
【０１４６】
以下、第二の実施形態に係る半導体素子２０の製造過程と同様の過程を実施することにより、本実施形態に係る半導体素子４０が製造される。なお、フィールド酸化膜４１はＬＤＤ注入領域２１及びＮ＋拡散層１４を形成する際にマスクとして用いることができる。
【０１４７】
図２３は、本実施形態に係る半導体素子４０を備える半導体装置１４０の断面図である。なお、図２３において、図１９に示した半導体装置１２０の構成要素と同一の構成要素には同一の符号を付けて示す。
【０１４８】
半導体装置１４０は、図１９に示した半導体装置１２０と比較して、第２のＮ＋拡散層１４Ｂ及び第３のＮ＋拡散層１４Ｃの間において露出領域１３Ｒを形成していたＬＤＤ注入領域２１に代えて、フィールド酸化膜４１が形成されている。この点を除いて、半導体装置１４０は図１９に示した半導体装置１２０と同一の構造を有している。
【０１４９】
半導体装置１４０は本実施形態に係る半導体素子４０の構造をそのまま備えているので、本実施形態に係る半導体素子４０によって与えられる効果をそのまま有する。
【０１５０】
以下、半導体装置１４０の製造方法の一例を説明する。
【０１５１】
先ず、Ｐ型半導体基板１１にＮウェル１３を形成した後、公知の方法により、Ｎウェル１３内にフィールド酸化膜４１を形成する。以下、半導体装置１２０の製造方法と同一の過程を実施することにより、半導体装置１４０を製造することができる。なお、フィールド酸化膜４１はＬＤＤ注入領域２１、第２のＮ＋拡散層１４Ｂ及び第３のＮ＋拡散層１４Ｃを形成する際にマスクとして用いることができる。
【０１５２】
なお、本実施形態に係る半導体素子４０はＮチャネルＭＯＳトランジスタとして示したが、基板１１その他の構成要素の導電型を全て逆にして、本実施形態に係る半導体素子４０をＰチャネルＭＯＳトランジスタとして構成することも可能である。
【０１５３】
また、本実施形態に係る半導体素子４０は、Ｐ型半導体基板上の素子として構成したが、Ｎ型半導体基板上の素子またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）上の素子として構成することも可能である。
（第五の実施形態）
図２４は、本発明の第五の実施形態に係る半導体素子５０の断面図である。
【０１５４】
本実施形態に係る半導体素子５０は、図１８に示した第二の実施形態に係る半導体素子２０と比較して、以下の点が異なっている。
【０１５５】
すなわち、本実施形態に係る半導体素子５０においては、露出領域（または、第一表面領域）１３Ｒ上に、Ｐ型半導体基板１１上に形成されたゲート酸化膜５１と、ゲート酸化膜５１上に形成されたゲート電極５２と、ゲート酸化膜５１及びゲート電極５２の周囲に形成されたサイドウォール５３と、からなるゲート電極構造が形成されている。ＬＤＤ注入領域２１は、ゲート酸化膜５１の下方の領域には形成されていない。これらの点を除いて、本実施形態に係る半導体素子５０は図１８に示した第二の実施形態に係る半導体素子２０と同一の構造を有している。
【０１５６】
上述の第一乃至第三の実施形態に係る半導体素子１０、２０及び３０においては、高抵抗領域１３Ｒは、Ｎ＋拡散層１４を形成する高濃度Ｎ型不純物注入工程の際のマスクパターンにより、画定される。
【０１５７】
これに対して、本実施形態に係る半導体素子５０においては、高抵抗領域１３Ｒは基板上に形成したポリシリコンの位置により決定される。このポリシリコンはトランジスタのゲート電極５２を形成する工程において形成されるため、Ｎ＋拡散層１４を形成する高濃度Ｎ型不純物注入工程の際のマスクパターンと比較して、より高精度かつより微細に加工することが可能である。従って、本実施形態に係る半導体素子５０は、第一乃至第三の実施形態に係る半導体素子１０、２０及び３０と比較して、より高精度かつより微細に設計することが可能である。
【０１５８】
以下、本実施形態に係る半導体素子５０の製造方法の一例を説明する。
【０１５９】
先ず、図５乃至図７に示した過程と同様の過程により、Ｐ型半導体基板１１にＮウェル１３を形成する。
【０１６０】
次いで、フォトリソグラフィー及びドライエッチングにより、Ｐ型半導体基板１１上にゲート絶縁膜５１及びゲート電極５２を形成する。
【０１６１】
その後、ゲート電極５２をマスクとして、Ｐ型半導体基板１１にＮ型不純物を導入し、ＬＤＤ注入領域２１を形成する。
【０１６２】
次いで、ゲート絶縁膜５１及びゲート電極５２の周囲にサイドウォール５３を形成する。
【０１６３】
次いで、図８乃至図１０に示した過程と同様の過程により、Ｎ＋拡散層１４を形成する。この場合、Ｎ＋拡散層１４の形成に際しては、ゲート電極５２及びサイドウォール５３がマスクとして作用する。
【０１６４】
次いで、図１１乃至図１６に示した過程と同様の過程により、Ｎ＋拡散層１４上にシリサイド層１２を形成する。
【０１６５】
以上の過程を経て、図２４に示した半導体装置５０が形成される。
【０１６６】
図２５は、本実施形態に係る半導体素子５０を備える半導体装置１５０の断面図である。なお、図２５において、図１９に示した半導体装置１２０の構成要素と同一の構成要素には同一の符号を付けて示す。
【０１６７】
半導体装置１５０においては、露出領域１３Ｒ上に、Ｐ型半導体基板１１上に形成されたゲート酸化膜５１と、ゲート酸化膜５１上に形成されたゲート電極５２と、ゲート酸化膜５１及びゲート電極５２の周囲に形成されたサイドウォール５３と、からなるゲート電極構造が形成されている。ＬＤＤ注入領域２１は、ゲート酸化膜５１の下方の領域には形成されていない。これらの点を除いて、半導体装置１５０は図１９に示した半導体装置１２０と同一の構造を有している。
【０１６８】
半導体装置１５０は本実施形態に係る半導体素子５０の構造をそのまま備えているので、本実施形態に係る半導体素子５０によって与えられる効果をそのまま有する。
【０１６９】
以下、半導体装置１５０の製造方法の一例を説明する。
【０１７０】
図１９に示した半導体装置１２０を製造する際に、第１のシリサイド層１２Ａと第２のシリサイド層１２Ｂとの間に、ゲート酸化膜１１３とゲート電極１１４とサイドウォール１１５とからなるゲート電極構造が形成されるが、半導体装置１５０を製造する際には、そのゲート電極構造と同時に、ゲート酸化膜５１とゲート電極５２とサイドウォール５３とからなるゲート電極構造をも形成する。これ以外は半導体装置１２０の製造過程と同一の過程を実施することにより、半導体装置１５０を製造することができる。
【０１７１】
なお、本実施形態に係る半導体素子５０はＮチャネルＭＯＳトランジスタとして示したが、基板１１その他の構成要素の導電型を全て逆にして、本実施形態に係る半導体素子５０をＰチャネルＭＯＳトランジスタとして構成することも可能である。
【０１７２】
また、本実施形態に係る半導体素子５０は、Ｐ型半導体基板上の素子として構成したが、Ｎ型半導体基板上の素子またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）上の素子として構成することも可能である。
【０１７３】
【発明の効果】
以上のように、本発明に係る半導体素子においては、高抵抗領域をなす露出領域の周囲に中抵抗領域をなす第二露出領域が形成され、さらに、第二露出領域の周囲に低抵抗領域をなすシリサイド層１２が形成される。このため、半導体素子の抵抗値が位置に応じて段階的に変化し、高抵抗領域に発熱が集中することがない。従って、従来の半導体素子のように高抵抗領域のみで抵抗素子を形成する場合と比較して、静電気破壊に対する耐性を高めることができる。
【０１７４】
さらに、本発明に係る半導体素子においては、抵抗素子は、高抵抗領域（露出領域）、中抵抗領域（第二露出領域）及び低抵抗領域（シリサイド層）の３種類の抵抗領域から形成されているため、抵抗素子を低抵抗領域または中抵抗領域のみから形成した半導体素子と比較して、所望の抵抗値をより小さい領域で達成することができ、半導体素子全体の面積を小さくすることが可能である。
【０１７５】
このように、本発明に係る半導体素子によれば、３種類の抵抗領域が混在することにより、小面積でありながら、静電気破壊（ＥＳＤ）に対する高い耐性を有する抵抗素子もしくは静電気保護回路を形成することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る半導体素子の断面図である。
【図２】図１に示した第一の実施形態に係る半導体素子の断面上の各位置と、印加される電圧との関係を示すグラフである。
【図３】従来の半導体素子おける電流経路の長さ（図３（Ａ））及び本発明の第一の実施形態に係る半導体素子における電流経路の長さ（図３（Ｂ））を示す断面図である。
【図４】従来の半導体素子及び本発明の第一の実施形態に係る半導体素子のそれぞれにおける電流−ドレイン電圧曲線を示すグラフ（図４（Ａ））及び等価回路の回路である（図４（Ｂ））。
【図５】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図６】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図７】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図８】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図９】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１０】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１１】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１２】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１３】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１４】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１５】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１６】図１に示した第一の実施形態に係る半導体素子の各製造過程を示す断面図である。
【図１７】第一の実施形態に係る半導体素子を備える半導体装置の断面図である。
【図１８】本発明の第二の実施形態に係る半導体素子の断面図である。
【図１９】第二の実施形態に係る半導体素子を備える半導体装置の断面図である。
【図２０】本発明の第三の実施形態に係る半導体素子の断面図である。
【図２１】第三の実施形態に係る半導体素子を備える半導体装置の断面図である。
【図２２】本発明の第四の実施形態に係る半導体素子の断面図である。
【図２３】第四の実施形態に係る半導体素子を備える半導体装置の断面図である。
【図２４】本発明の第五の実施形態に係る半導体素子の断面図である。
【図２５】第五の実施形態に係る半導体素子を備える半導体装置の断面図である。
【図２６】第一の従来例に係る半導体素子の断面図である。
【図２７】第二の従来例に係る半導体素子の断面図である。
【図２８】第三の従来例に係る半導体素子の断面図である。
【図２９】図２９（Ａ）は、図２７に示した半導体装置のうちフィールド酸化膜及びその周辺の領域を示す断面図であり、図２９（Ｂ）は、図２９（Ａ）に示した領域に対応する位置と、印加される電圧との関係を示すグラフである。
【符号の説明】
１０  第一の実施形態に係る半導体素子
１１  Ｐ型半導体基板
１２、１２Ａ、１２Ｂ、１２Ｃ  シリサイド層
１３  Ｎウェル
１３Ｒ  露出領域
１４、１４Ａ、１４Ｂ、１４Ｃ  Ｎ＋拡散層
１４Ｒ  第二露出領域
１５、１６、１８フォトレジスト
１７  酸化膜
２０  第二の実施形態に係る半導体素子
２１  ＬＤＤ注入領域
３０  第三の実施形態に係る半導体素子
３１  ＬＤＤ注入領域
４０  第四の実施形態に係る半導体素子
４１  フィールド酸化膜
５０  第五の実施形態に係る半導体素子
５１  ゲート酸化膜
５２  ゲート電極
５３  サイドウォール
１１０、１２０、１３０、１４０、１５０  半導体装置
１１１  ソース電極
１１２  ドレイン電極
１１３  ゲート絶縁膜
１１４  ゲート電極
１１５  サイドウォール
１１６  ＬＤＤ注入領域
【図１】
2004273973.tif 000003
【図２】
2004273973.tif 000004
【図３】
2004273973.tif 000005
【図４】
2004273973.tif 000006
【図５】
2004273973.tif 000007
【図６】
2004273973.tif 000008
【図７】
2004273973.tif 000009
【図８】
2004273973.tif 000010
【図９】
2004273973.tif 000011
【図１０】
2004273973.tif 000012
【図１１】
2004273973.tif 000013
【図１２】
2004273973.tif 000014
【図１３】
2004273973.tif 000015
【図１４】
2004273973.tif 000016
【図１５】
2004273973.tif 000017
【図１６】
2004273973.tif 000018
【図１７】
2004273973.tif 000019
【図１８】
2004273973.tif 000020
【図１９】
2004273973.tif 000021
【図２０】
2004273973.tif 000022
【図２１】
2004273973.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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