(57)【要約】【課題】ＬＳＩの回路規模が増大すると、スキャンテストにかかる検査時間が増大する。【解決手段】スキャン用入出力端子に高速動作可能な端子を用い、１本の入力端子から複数のスキャンチェーンへ入力情報をシリアル入力し、ＬＳＩ内部の回路で各スキャンチェーンに分割入力した上で、複数のスキャンチェーンの出力をパラレルシリアル変換し１本の出力端子に出力することにより、スキャンチェーンの本数を入出力端子の本数のｎ倍にする。【選択図】　図１
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【特許請求の範囲】
【請求項１】
１つの入力端子を介して入力されたクロック信号をパラレル信号に変換するシリアルパラレル変換回路と、複数のスキャンパルを有し、前記シリアルパラレル変換回路から出力される信号が入力される順序回路と、前記順序回路から出力されるパラレル信号をシリアル信号に変換するパラレルシリアル変換回路と、これら回路間のデータのやり取りを制御するクロックを生成するＰＬＬ回路とを備えたスキャンテスト可能な半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体製品のスキャンテスト回路に関するものである。
【０００２】
【従来の技術】
近年ＬＳＩの高集積化が進むにつれて、ＬＳＩ内部の回路規模も非常に大きくなってきており、それを検査するためのテスト回路としてスキャンテストが一般的に用いられている。しかし、回路規模が増大するとスキャンチェーンの長さを長くするとかスキャンテスト用の端子を増加させスキャンテストチェーンの本数を増やすことにより増大する回路の検査を行ってきている。
【０００３】
従来技術の実施例を図２に示す。図２において、１５はＬＳＩ内部の検査対象の順序回路、１０は順序回路１５内にある１本のスキャンチェーン１１でつながれた回路である。１２はスキャンデータ入力用の入力端子である。１３はスキャンデータの出力端子である。１４はスキャンテスト用のクロック入力端子である。１４のクロック端子に入力されるクロックに同期して１２の入力端子に各スキャンチェーンに対するスキャンデータが入力され、このデータがスキャンチェーンを通り１３の出力端子より出力され、出力データを比較検査することで順序回路１５の試験を行う。
【０００４】
【発明が解決しようとする課題】
従来の技術において検査時間を短縮するには、
（１）スキャンチェーン自体の動作可能周波数を改善させ、検査する周波数を高速化して検査時間の短縮を図るか、
（２）スキャン用の入出力端子を増やしスキャンチェーンの本数を増やすことでスキャンチェーンにつながるフィリップフロップの数を減らし、検査時間の短縮を図っていた。
【０００５】
しかし、これらの方法では特に大規模ＬＳＩの場合、
（Ａ）ＬＳＩのレイアウト設計時にスキャンチェーンに対する動作周波数を改善し高速で検査出来るようにするためのレイアウトや回路変更などの対策に膨大な時間がかかるとか、
（Ｂ）スキャンチェーン用に必要なテスト端子が増え少数端子のＬＳＩではスキャンチェーンの本数に限界があり検査時間の短縮が困難などの問題があった。
【０００６】
【課題を解決するための手段】
本発明においては、スキャン用入出力端子に高速動作可能な端子を用い、１本の入力端子から複数のスキャンチェーンへ入力情報をシリアル入力し、ＬＳＩ内部の回路で各スキャンチェーンに分割入力した上で、複数のスキャンチェーンの出力をパラレルシリアル変換し１本の出力端子に出力することにより、スキャンチェーンの本数を入出力端子の本数のｎ倍にする。
【０００７】
この構成により、ＬＳＩの外部からスキャンチェーンに入力及び出力する端子をスキャンチェーンの本数の１／ｎにすることが出来る。
【０００８】
また、スキャンテストに使用する入出力端子を増加させないでスキャンチェーンの本数を容易に増加させられることから各スキャンチェーンのフリップフロップ数を削減しスキャンチェーンの長さを短くすることで検査時間を短縮出来る。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１０】
図１は、本発明の一実施の形態におけるスキャンチェーンを有する半導体装置の構成を示すブロック図である。
【００１１】
図１において、１はＬＳＩ内部の検査対象の順序回路、９は順序回路１の内部にある１本のスキャンチェーン２でつながれた回路である。３はスキャンデータ入力用の入力端子である。４はスキャンデータ出力用の出力端子である。５はスキャンテスト用のクロック入力端子である。６はクロック入力端子５のクロック入力に同期した同一周波数のクロックを生成し、かつ、その生成されたクロックを分周したクロックを生成するＰＬＬ回路、７は入力端子３のシリアル入力されたスキャンデータをｎ本のパラレル信号に変換する回路、８はｎ本のスキャンチェーンから出力されたパラレルデータをシリアルデータに変換するパラレルシリアル変換回路である。ａは半導体装置外部からクロック端子５を介して入力される入力クロック、ｂはＰＬＬ回路６の位相制御用クロックである。ｃはＰＬＬ回路６によって入力クロックａと位相の合ったクロックで、パラレルシリアル変換回路８に供給されるパラレルシリアル変換用クロックである。ｄはスキャンチェーン用にＰＬＬ回路６より出力される出力クロックである。
【００１２】
位相制御用クロックｂはスキャン用フリップフロップ９に入力されるクロックであり、入力クロックａと位相を一致させるようにＰＬＬ回路６が作動する。ただし、出力クロックｄと位相制御用クロックｂは配線と各スキャン用フリップフロップ９に入力される各クロックの位相をそろえるためのクロックツリー用クロックバッファによってつながれているため、クロックの位相は相互にずれている。ｅはＰＬＬ回路６によって生成され、シリアルパラレル変換器７へ入力されるクロックシリアルパラレル変換用クロックで、入力クロックａと位相が合っている。
【００１３】
ｆは入力端子３から入力されたスキャンデータ、ｇはパラレル−シリアル変換器８より出力端子４を介して出力されるスキャン出力データ、ｈ−１からｈ−ｎは各スキャンチェーン２に入力されるスキャンデータ、ｉ−１からｉ−ｎは２−１から２−ｎの各スキャンチェーンから出力されるスキャン出力信号である。
【００１４】
クロック端子５に入力された入力クロックａに同期して入力端子３にはｎ本分のスキャンチェーンに分配されるシリアルデータｆが入力される。また、ＰＬＬ回路６はスキャンチェーン２に含まれるスキャン用フリップフロップ９に入力される位相制御用クロックｂのクロックエッジがクロック端子５から入力された入力クロックａのエッジと位相を同じくするように位相制御した同一周波数のクロックであるシリアルパラレル変換用クロックｅを生成する。このシリアルパラレル変換用クロックｅをシリアルパラレル変換器７に用いることにより入力端子３から入力したデータｆはシリアルパラレル変換器７で容易にデータラッチが可能となる。シリアルパラレル変換器７においてラッチされたシリアルデータｆはパラレルデータｈ−１からｈ−ｎに変換される。次にこのスキャンデータｈ−１からｈ−ｎは２の各スキャンチェーン２−１から２−ｎに入力される。スキャンチェーン２ではＰＬＬ回路６にて生成されたクロックｄ（入力クロックａのｎ分の１に分周されている）が入力され、このクロックｄがクロックツリー用バッファを通過しクロックｂとして各スキャン用フリップフロップのクロック端子に入力される。このクロックｂとクロックａの位相が一致するようにＰＬＬ回路６にて制御することにより、各スキャン用フリップフロップ９にてデータのラッチが容易に行えるようにする。その後、各スキャンチェ−ン２から出力されたデータｉ−１からｉ−ｎはパラレルシリアル変換器８でシリアルデータｇに変換される。パラレルシリアル変換器８でもＰＬＬ回路６で生成したスキャン用フリップフロップのクロックと位相を合わせたクロックｃを用いることにより、スキャンデータを容易にラッチすることができる。パラレルシリアル変換器８においてシリアルデータ化されたスキャン出力データｇは出力端子４より出力される。これにより１本のスキャン用入力端子からｎ本のスキャンチェーンへのデータ入力とｎ本のスキャンチェーンからのデータを１本の出力端子にスキャン出力を出力することを可能とする。この説明ではシリアル入力及びシリアル出力がそれぞれ１本の時を説明したが、シリアル入力３を複数本、またシリアル出力４を複数本にすることによりスキャンチェーンの本数を増やすことで各スキャンチェーンのフリップフロップの個数を少なくすることが出来、検査時間をさらに短縮することが可能である。
【００１５】
また、シリアル入力端子とシリアル出力端子の本数は同一である必要はなく、検査をするテスタの能力に合わせてシリアル出力端子数を増やすことで比較器の動作周波数能力が低いテスタでも検査可能な構成を作ることが可能である。
【００１６】
【発明の効果】
本発明の構成により、少ない入出力端子で高速にスキャン検査を実行することが出来る。また、本発明の方式ではレイアウト設計時にスキャンチェーンに対するスキャンテスト時の動作周波数改善の対策にかかる時間を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体装置の構成を示すブロック図
【図２】従来例の半導体装置の構成を示すブロック図
【符号の説明】
１　順序回路
２　スキャンチェーン
３　入力端子
４　出力端子
５　クロック端子
６　クロック逓倍器（ＰＬＬ）
７　シリアルパラレル変換器
８　パラレルシリアル変換器
９　スキャン用フリップフロップ
１０　スキャン用フリップフロップ
１１　スキャンチェーン
１２　入力端子
１３　出力端子
１４　クロック端子
１５　順序回路
【図１】
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【図２】
2004061340.tif 000004