(57)【要約】【課題】安価なＬＳＩを実現できるマルチプロセッサおよび携帯端末を提供する。【解決手段】ＣＰＵと、ＤＳＰと、ＤＳＰに内蔵されるデータ用メモリおよび命令用メモリと、各メモリを切り替えるスイッチと、各スイッチとＤＳＰバスを介して接続されるＤＳＰコアと、各スイッチとＣＰＵとを接続するＣＰＵバスと、ＣＰＵからＣＰＵバスを介して各スイッチに接続されるＲＥＧと、ＣＰＵからＣＰＵバスを介してＤＳＰコアに接続されるリセット制御手段と、ＣＰＵからＣＰＵバスを介してＤＳＰコアに接続されるクロック制御手段とを有し、各スイッチは、ＲＥＧからの制御信号により、ＣＰＵバスおよびＤＳＰバスを切り替える。ＤＳＰバスが選択されている時は、ＤＳＰコアが各メモリにアクセスし、ＣＰＵバスが選択されている時は、ＣＰＵが各メモリにアクセスする。【選択図】        図１
2004310549.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、
ＤＳＰと、
前記ＤＳＰに内蔵される、少なくとも１つのデータ用メモリと、
前記ＤＳＰに内蔵される命令用メモリと、
前記各メモリを切り替えるスイッチと、
前記各スイッチとＤＳＰバスを介して接続されるＤＳＰコアと、
前記各スイッチと前記ＣＰＵとを接続するＣＰＵバスと、
前記ＣＰＵから前記ＣＰＵバスを介して前記各スイッチに接続されるＲＥＧと、
前記ＣＰＵから前記ＣＰＵバスを介して前記ＤＳＰコアに接続されるリセット制御手段と、
前記ＣＰＵから前記ＣＰＵバスを介し、前記ＤＳＰコアに接続されるクロック制御手段とを有し、
前記各スイッチは、前記ＲＥＧの制御信号によって、前記ＣＰＵが前記ＤＳＰ未使用時に前記各メモリを使用するために前記ＣＰＵバスを切り替えることを特徴とするマルチプロセッサ。
【請求項２】
前記各スイッチは、前記ＲＥＧからの制御信号によって、前記ＣＰＵバスおよび前記ＤＳＰバスを切り替えることを特徴とする請求項１記載のマルチプロセッサ。
【請求項３】
前記ＤＳＰバスが選択されている時は、前記各スイッチを用いて前記ＤＳＰコアが前記各メモリにアクセスすることを特徴とする請求項１記載のマルチプロセッサ。
【請求項４】
前記ＣＰＵバスが選択されている時は、前記各スイッチを用いて前記ＣＰＵが前記各メモリにアクセスすることを特徴とする請求項１記載のマルチプロセッサ。
【請求項５】
前記ＣＰＵは、前記クロック制御回路を制御し、前記ＤＳＰのクロック信号のオン／オフをコントロールすることを特徴とする請求項１記載のマルチプロセッサ。
【請求項６】
前記ＣＰＵは、リセット制御回路を制御し、前記ＤＳＰのリセット信号のアクティブ／非アクティブをコントロールすることを特徴とする請求項１記載のマルチプロセッサ。
【請求項７】
請求項１から６のいずれか１項に記載のマルチプロセッサを有することを特徴とする携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯端末用マルチプロセッサおよび携帯端末に関する。
【０００２】
【従来の技術】
携帯電話等に使用されるマルチプロセッサは、ＤＳＰとＣＰＵが内蔵されているケースが多い。また、携帯電話等のマルチプロセッサは、メール作成や通話やＴＶ電話等のケースに応じてＤＳＰの停止／動作の状態が変化する。たとえば、メール作成時は、ＤＳＰは動作する必要がなく、通話やＴＶ電話の場合はＤＳＰの動作が必要となる。
【０００３】
従来技術例として、ＤＳＰがＣＰＵからの割り込み処理とデジタル信号処理とを並列処理することができ、また、ＤＳＰのもつ処理能力を最大限活用してデジタル信号処理を行える「信号処理装置」がある（例えば、特許文献１参照）。また、ＤＳＰの命令コードとＣＰＵの命令コードとの双方が書き込まれた共有メモリを備えることで、メモリ数を少なくでき、回路の小規模化が図れる移動体通信端末がある（例えば、特許文献２参照）。また、ＤＳＰ内のＲＡＭを、ユーザアクセスによるプログラムを格納できるように構成するとともに、当該プログラムを演算部に供給できるように構成することによって、処理の高速化を図る「半導体装置」がある（例えば、特許文献３参照）。
【０００４】
【特許文献１】
特開平１１−３２８０１２号公報
【特許文献２】
特開平１１−１４６４４９号公報
【特許文献３】
特開平４−２１７０７８号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のマルチプロセッサは、電力削減と高速処理のため、表示用のメモリは内蔵されている場合が多いが、ＬＳＩのチップサイズが大きくなり高価な物になってしまう。また、ＤＳＰを使用しない場合でも動作するので消費電力の無駄があった。
【０００６】
また、上記特許文献１から３記載の発明は、ＤＳＰ未使用時においてＤＳＰ内蔵のメモリをＣＰＵが使用できるように制御することはできない。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、ＤＳＰ未使用時にＤＳＰのメモリをＣＰＵへ開放し、また、最低限のメモリを内蔵することによって、安価なＬＳＩを実現できるマルチプロセッサおよび携帯端末を提供することを目的とする。
【０００８】
【課題を解決するための手段】
かかる目的を達成するために、請求項１記載のマルチプロセッサは、ＣＰＵと、ＤＳＰと、ＤＳＰに内蔵される、少なくとも１つのデータ用メモリと、ＤＳＰに内蔵される命令用メモリと、各メモリを切り替えるスイッチと、各スイッチとＤＳＰバスを介して接続されるＤＳＰコアと、各スイッチとＣＰＵとを接続するＣＰＵバスと、ＣＰＵからＣＰＵバスを介して各スイッチに接続されるＲＥＧと、ＣＰＵからＣＰＵバスを介してＤＳＰコアに接続されるリセット制御手段と、ＣＰＵからＣＰＵバスを介し、ＤＳＰコアに接続されるクロック制御手段とを有し、各スイッチは、ＲＥＧの制御信号によって、ＣＰＵがＤＳＰ未使用時に各メモリを使用するためにＣＰＵバスを切り替えることを特徴とする。
【０００９】
請求項２記載のマルチプロセッサは、請求項１記載のマルチプロセッサにおいて、各スイッチは、ＲＥＧからの制御信号によって、ＣＰＵバスおよびＤＳＰバスを切り替えることを特徴とする。
【００１０】
請求項３記載のマルチプロセッサは、請求項１記載のマルチプロセッサにおいて、ＤＳＰバスが選択されている時は、各スイッチを用いてＤＳＰコアが各メモリにアクセスすることを特徴とする。
【００１１】
請求項４記載のマルチプロセッサは、請求項１記載のマルチプロセッサにおいて、ＣＰＵバスが選択されている時は、各スイッチを用いてＣＰＵが各メモリにアクセスすることを特徴とする。
【００１２】
請求項５記載のマルチプロセッサは、請求項１記載のマルチプロセッサにおいて、ＣＰＵは、クロック制御回路を制御し、ＤＳＰのクロック信号のオン／オフをコントロールすることを特徴とする。
【００１３】
請求項６記載のマルチプロセッサは、請求項１記載のマルチプロセッサにおいて、ＣＰＵは、リセット制御回路を制御し、ＤＳＰのリセット信号のアクティブ／非アクティブをコントロールすることを特徴とする。
【００１４】
請求項７記載の携帯端末は、請求項１から６のいずれか１項に記載のマルチプロセッサを有することを特徴とする。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、ＤＳＰ未使用時にＤＳＰのメモリをＣＰＵへ開放し、また、最低限のメモリを内蔵することによって、安価なＬＳＩを実現できるマルチプロセッサおよび携帯端末を提供することを目的とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態であるマルチプロセッサについて、添付図面を参照しながら詳細に説明する。
【００１７】
図１は、本発明の一実施例であるマルチプロセッサの構成を示している。マルチプロセッサ０８は、ＤＳＰ０１とＣＰＵ０６で構成されている。ＤＳＰ０１は、ＤＳＰコア０５と、Ｘ−ＲＡＭ０２、Ｙ−ＲＡＭ０３、Ｉ−ＲＡＭ０４、およびＳＷ０９、ＳＷ１０、ＳＷ１１で構成されている。
【００１８】
Ｘ−ＲＡＭ０２はデータ用のメモリで、ＳＷ０９を経由してバス１２でＤＳＰコア０５と接続されている。Ｙ−ＲＡＭ０３はデータ用のメモリで、ＳＷ１０を経由してバス１３でＤＳＰコア０５と接続されている。Ｉ−ＲＡＭ０４は命令用のメモリで、ＳＷ１１を経由してバス１４でＤＳＰコア０５と接続されている。
【００１９】
また、Ｘ−ＲＡＭ０２は、ＳＷ０９を経由してＣＰＵ０６のバス１５に接続されている。Ｙ−ＲＡＭ０３は、ＳＷ１０を経由してＣＰＵ０６のバス１５に接続されている。Ｉ−ＲＡＭ０４は、ＳＷ１２を経由してＣＰＵ０６のバス１５に接続されている。
【００２０】
ＳＷ０９、ＳＷ１０、ＳＷ１１は、ＲＥＧ０７の制御信号１６によって、ＤＳＰコア０５のバス１２とバス１３とバス１４の３系統のバスとＣＰＵ０６のバス１５を切り替える。
【００２１】
ＲＥＧ０７は、ＣＰＵ０６からバス１５を介して制御される。ＤＳＰ０１のＲＥＳＥＴ１８は、リセット制御回路１９に接続されており、ＣＰＵ０６によってバス１５を介して制御できる。また、ＤＳＰ０１のクロック１７は、クロック制御回路２０に接続されておりＣＰＵ０６によってバス１５を介して制御できるクロック制御回路２０には、外部クロック２１が供給される。
【００２２】
以下、本発明の実施例であるマルチプロセッサの動作について図１を参照して説明する。ＳＷ０９、ＳＷ１０、ＳＷ１１は、ＲＥＧ０７の制御信号１６によってバス１２、バス１３、バス１４のＤＳＰ０１側のバスとＣＰＵ０６側のバス１５を切り替えることができる。
【００２３】
バスがＤＳＰ０１側に選択されているときは、ＳＷ０９とＳＷ１０とＳＷ１１とによって、ＤＳＰコア０５は、バス１２からデータメモリＸ−ＲＡＭ０２と、バス１３からデータメモリＹ−ＲＡＭ０３とバス１４から命令メモリＩ−ＲＡＭ０４にアクセスができる。この状態では、ＣＰＵ０６からはＸ−ＲＡＭ０２、Ｙ−ＲＡＭ０３、Ｉ−ＲＡＭ０４にはアクセスできない。
【００２４】
バスがＣＰＵ０１側に選択されているときは、ＳＷ０９とＳＷ１０とＳＷ１１によってＣＰＵ０６は、バス１５からＸ−ＲＡＭ０２、Ｙ−ＲＡＭ０３、Ｉ−ＲＡＭ０４にアクセスできる。この状態では、ＤＳＰコア０５からは、アクセスできない。
【００２５】
ＣＰＵ０６は、クロック制御回路２０とリセット制御回路１９が制御でき、ＤＳＰ０１のリセット信号１８のアクティブ／非アクティブとクロック信号１９のＯＮ／ＯＦＦの状態をコントロールする。
【００２６】
ＤＳＰ０１がリセット状態でクロックがＯＦＦ状態の場合、ＤＳＰ０１は停止状態にある。ＤＳＰ０１が未使用時は、この停止状態に設定する。このとき、ＣＰＵ０６は、ＲＥＧ０７の制御信号１６をコントロールして、Ｘ−ＲＡＭ０２、Ｙ−ＲＡＭ０３、Ｉ−ＲＡＭ０４の選択をＣＰＵ０６側のバス１５にすることで、ＤＳＰ内のＲＡＭにアクセスすることができる。
【００２７】
よって、本発明の実施形態によれば、ＤＳＰ未使用時には、ＤＳＰのＲＡＭをＣＰＵが制御できるため外部メモリへのアクセス量が減り、消費電力が低減できる。また、携帯電話において、メール作成や通話やＴＶ電話等のケースに応じてＤＳＰの停止／動作の状態が変化する。たとえば、メール作成時は、ＤＳＰは動作する必要がないため、表示用メモリを表示メモリに割り当て、動作電力を低減させる。通話やＴＶ電話の場合は、ＤＳＰ動作しているため、表示用のメモリを外部メモリに切り替える。以上のようにすることで、内蔵するメモリを最小限のサイズに抑えコスト低減の効果がある。
【００２８】
【発明の効果】
請求項１記載のマルチプロセッサによれば、ＣＰＵと、ＤＳＰと、ＤＳＰに内蔵される、少なくとも１つのデータ用メモリと、ＤＳＰに内蔵される命令用メモリと、各メモリを切り替えるスイッチと、各スイッチとＤＳＰバスを介して接続されるＤＳＰコアと、各スイッチとＣＰＵとを接続するＣＰＵバスと、ＣＰＵからＣＰＵバスを介して各スイッチに接続されるＲＥＧと、ＣＰＵからＣＰＵバスを介してＤＳＰコアに接続されるリセット制御手段と、ＣＰＵからＣＰＵバスを介し、ＤＳＰコアに接続されるクロック制御手段とを有し、各スイッチは、ＲＥＧの制御信号によって、ＣＰＵがＤＳＰ未使用時に各メモリを使用するためにＣＰＵバスを切り替えることを特徴としているので、外部メモリへのアクセス量が減り、消費電力が低減できる。また、ＤＳＰ動作が必要ない時は、表示用メモリを表示メモリに割り当て、動作電力を低減させることができ、ＤＳＰ動作が必要な時は、表示用メモリを外部メモリに切り替えることができる。また、内蔵するメモリを最小限のサイズに抑え、コスト低減を実現できる。
【００２９】
請求項２記載のマルチプロセッサによれば、請求項１記載のマルチプロセッサにおいて、各スイッチは、ＲＥＧからの制御信号によって、ＣＰＵバスおよびＤＳＰバスを切り替えることを特徴としているので、外部メモリへのアクセス量が減り、消費電力が低減できる。また、ＤＳＰ動作が必要ない時は、表示用メモリを表示メモリに割り当て、動作電力を低減させることができ、ＤＳＰ動作が必要な時は、表示用メモリを外部メモリに切り替えることができる。また、内蔵するメモリを最小限のサイズに抑え、コスト低減を実現できる。
【００３０】
請求項３記載のマルチプロセッサによれば、請求項１記載のマルチプロセッサにおいて、ＤＳＰバスが選択されている時は、各スイッチを用いてＤＳＰコアが各メモリにアクセスすることを特徴としているので、外部メモリへのアクセス量が減り、消費電力が低減できる。ＤＳＰ動作が必要ない時は、表示用メモリを表示メモリに割り当て、動作電力を低減させることができ、ＤＳＰ動作が必要な時は、表示用メモリを外部メモリに切り替えることができる。
【００３１】
請求項４記載のマルチプロセッサによれば、請求項１記載のマルチプロセッサにおいて、ＣＰＵバスが選択されている時は、各スイッチを用いてＣＰＵが各メモリにアクセスすることを特徴としているので、外部メモリへのアクセス量が減り、消費電力が低減できる。ＤＳＰ動作が必要ない時は、表示用メモリを表示メモリに割り当て、動作電力を低減させることができ、ＤＳＰ動作が必要な時は、表示用メモリを外部メモリに切り替えることができる。
【００３２】
請求項５記載のマルチプロセッサによれば、請求項１記載のマルチプロセッサにおいて、ＣＰＵは、クロック制御回路を制御し、ＤＳＰのクロック信号のオン／オフをコントロールすることを特徴としているので、ＤＳＰ動作が必要ない時は、表示用メモリを表示メモリに割り当て、動作電力を低減させることができ、ＤＳＰ動作が必要な時は、表示用メモリを外部メモリに切り替えることができる。
【００３３】
請求項６記載のマルチプロセッサによれば、請求項１記載のマルチプロセッサにおいて、ＣＰＵは、リセット制御回路を制御し、ＤＳＰのリセット信号のアクティブ／非アクティブをコントロールすることを特徴としているので、ＤＳＰ動作が必要ない時は、表示用メモリを表示メモリに割り当て、動作電力を低減させることができ、ＤＳＰ動作が必要な時は、表示用メモリを外部メモリに切り替えることができる。
【００３４】
請求項７記載の携帯端末によれば、請求項１から６のいずれか１項に記載のマルチプロセッサを有することを特徴としているので、内蔵するメモリを最小限のサイズに抑え、コスト低減を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態であるマルチプロセッサの内部構成を示すブロック図である。
【符号の説明】
０１  ＤＳＰ
０２  Ｘ−ＲＡＭ
０３  Ｙ−ＲＡＭ
０４  Ｉ−ＲＡＭ
０５  ＤＳＰ  Ｃｏｒｅ
０６  ＣＰＵ
０７  ＲＥＧ
０８  マルチプロセッサ
０９  ＳＷ
１０  ＳＷ
１１  ＳＷ
１２  バス
１３  バス
１４  バス
１５  バス
１６  制御信号
１７  クロック
１８  リセット信号
１９  リセット制御回路（ＲＥＳＥＴ）
２０  クロック制御回路（ＣＬＫ）
２１  外部クロック
２２  ＤＭＡＣ
２３  内蔵メモリ
２４  ＭＥＭＣ
２５  外部メモリ
【図１】
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