(57)【要約】【課題】ＺｎＯから半導体層を形成し、かつ、電極・配線材料としてアルミニウム用いた半導体装置を提供する。【解決手段】基板１と、基板１に支持されている少なくとも１つの電極と、電極の上面の少なくとも一部に接触する半導体層（ＺｎＯ）４とを備えた半導体装置であって、電極は、アルミニウムから形成された第１導電層２と、第１導電層２の上面と半導体層４との間に配置され、アルミニウムよりも電蝕反応を生じにくい材料（Ｔｉなど）から形成された第２導電層３と、半導体層４の下面と第１導電層２の側面との間に位置する絶縁性保護層７とを有している。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持されている少なくとも１つの電極と、
前記電極の上面の少なくとも一部に接触する半導体層と、
を備えた半導体装置であって、
前記電極は、
第１導電材料から形成された第１導電層と、
前記第１導電層の上面と前記半導体層との間に配置され、前記第１導電材料とは異なる第２導電材料から形成された第２導電層と、
前記半導体層の下面と前記第１導電層の側面との間に位置する絶縁性保護層と、
を有している半導体装置。
【請求項２】
前記半導体層は、バンドギャップが３ｅＶ以上の半導体から形成されている請求項１に記載の半導体装置。
【請求項３】
前記半導体層は、ＺｎＯまたはＺｎＯを主成分とした化合物半導体から形成されている請求項２に記載の半導体装置。
【請求項４】
前記第１導電体材料は、主としてアルミニウムを含む請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁性保護層は、前記第１導電材料の酸化物および／または窒化物から形成されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１導電材料の比抵抗は、前記第２導電材料の比抵抗よりも低く、前記第２導電材料は前記第１導電材料に比べて局部電池反応による腐食が生じにくい請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第２導電材料と前記半導体層との間でオーミック性を有する接触が生じている請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第２導電材料は、第ＩＶ族、第Ｖ族、もしくは第ＶＩ族の金属またはこれらの金属の窒化物である請求項７に記載の半導体装置。
【請求項９】
前記金属は、Ｔｉ、Ｔａ、およびＭｏからなる群から選択された少なくとも１つの金属である請求項８に記載の半導体装置。
【請求項１０】
前記少なくとも１つの電極は、前記基板上において離れた位置に形成された２つの電極を含んでいる請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記２つの電極の各々における前記絶縁性保護層は、前記基板上において連続している請求項１０に記載の半導体装置。
【請求項１２】
前記絶縁性保護層は、可視光を透過する材料から形成されている請求項１１に記載の半導体装置。
【請求項１３】
前記絶縁性保護層は、ＳｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ３、およびＳｉＮｘ（０≦ｘ＜３）からなる群から選択された少なくとも１つの絶縁材料から形成されている請求項１２に記載の半導体装置。
【請求項１４】
前記半導体層の上面側に配置され、前記半導体層と接触する第２の電極を更に有している請求項１から９のいずれかに記載の半導体装置。
【請求項１５】
前記２つの電極は、それぞれ、ソース電極およびドレイン電極であり、
前記第２の電極は、前記半導体層の上面に形成されたゲート絶縁膜を介して前記半導体層に対向するゲート電極である請求項１１または１２に記載の半導体装置。
【請求項１６】
請求項１から１５のいずれかに記載の半導体装置を備えた表示装置。
【請求項１７】
少なくとも１つの電極を基板上に形成する工程と、
前記電極を覆うように半導体層を形成する工程と
を含む半導体装置の製造方法であって、
前記電極を形成する工程は、
第１導電材料の膜を形成する工程と、
前記第１導電材料以外の第２導電材料の膜を前記第１導電層材料の膜の上に堆積する工程と、
前記２つの膜をパターニングすることにより、前記第１導電材料から形成された第１導電層と、前記第２導電材料から形成された第２導電層とを含む積層構造を形成する工程と、
前記第１導電層の側面の少なくとも一部を覆う絶縁性保護層を形成する工程と
を含む、製造方法。
【請求項１８】
前記２つの膜をパターニングする工程は、
前記２つの膜の上にレジストマスクを堆積する工程と、
前記２つの膜のうちレジストマスクで覆われてない部分をエッチングする工程とを含む請求項１７に記載の製造方法。
【請求項１９】
前記絶縁性保護層を形成する工程は、前記第１導電層の側面を酸化および／または窒素する工程を含む、請求項１７または１８に記載の製造方法。
【請求項２０】
前記絶縁性保護層を形成する工程は、
前記レジストマスクを除去する前に、絶縁膜を基板上に堆積する工程と、
前記レジストマスクを除去することにより、前記絶縁膜の不要部分のリフトオフを行い、前記絶縁膜の一部を前記第１導電層の側面に残置する工程と、
を含む請求項１７に記載の製造方法。
【請求項２１】
基板と、
前記基板に支持されている少なくとも１つの電極と、
前記電極の上面の少なくとも一部に接触する半導体層と、
を備えた半導体装置であって、
前記半導体層は、ＺｎＯまたはＺｎＯを主成分とした化合物半導体から形成されており、
前記電極は、
アルミニウムを主成分とする第１導電材料から形成された第１導電層と、
前記第１導電層の上面と前記半導体層との間に配置され、前記第１導電材料とは異なる第２導電材料から形成された第２導電層と、
を有しており、
前記第２導電材料は、前記第１導電材料に比べて局部電池反応による腐食が生じにくい半導体装置。
【請求項２２】
前記第２導電層は、前記第１導電層の上面および側面の両方を覆っている、請求項２１に記載の半導体装置。
【請求項２３】
前記少なくとも１つの電極は、前記基板上において離れた位置に形成された２つの電極を含んでおり、前記２つの電極の各々における前記第２導電層は、前記基板上において電気的に分離されている請求項２２に記載の半導体装置。
【請求項２４】
前記第２導電材料と前記半導体層との間でオーミック性を有する接触が生じている請求項２３に記載の半導体装置。
【請求項２５】
前記第２導電材料は、第ＩＶ族、第Ｖ族、もしくは第ＩＶ族の金属またはこれらの金属の窒化物である請求項２４に記載の半導体装置。
【請求項２６】
前記金属は、Ｔｉ、Ｔａ、およびＭｏからなる群から選択された少なくとも１つの金属である請求項２５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関している。
【０００２】
【従来の技術】
液晶表示装置の表示パネルに用いられる薄膜トランジスタの半導体部分は、通常、アモルファスシリコン（ａ−Ｓｉ）や多結晶シリコン（ｐｏｌｙ−Ｓｉ）から形成されている。
【０００３】
これらの半導体材料は可視光を吸収するため、光の照射によって半導体中に電子・正孔対が形成され、トランジスタ特性が劣化する。具体的には、トランジスタがオフ状態にあるときでも、光の照射によって半導体層のチャネル領域にキャリアが生成され、ソース領域とドレイン領域との間に電流が流れる。オフ時のトランジスタを流れる電流は「オフリーク電流」と呼ばれ、この値が大きいと、表示バネルが正常に動作しないという問題がある。このため、光が半導体層を照射しないように遮光膜のパターンを形成することが行われている。しかし、遮光膜のパターンを形成するには、遮光膜の堆積工程やフォトリソグラフィ・エッチング工程が必要になるため、工程が煩雑になる。
【０００４】
このような問題を解決するため、近年、禁制帯幅（バンドギャップ）が３．４ｅＶと広い直接遷移型の半導体である酸化亜鉛（ＺｎＯ）やＺｎＯを主成分とした化合物半導体から形成した透明トランジスタが注目されている。このような透明トランジスタでは、半導体のバンドギャップが可視光帯域の光エネルギよりも大きく、可視光を吸収しないため、光の照射を受けてもオフリーク電流は増大しないという利点を有し、注目されている。
【０００５】
ＺｎＯを半導体層に用いたスタガ型薄膜トランジスタは、例えば、特許文献１に開示されている。図１を参照しながら、ＺｎＯを半導体層に用いたスタガ型薄膜トランジスタの構成を説明する。
【０００６】
図１の薄膜トランジスタは、絶縁性基板１上に形成されたソース電極２０ａおよびドレイン電極２０ｂと、ソース・ドレイン電極２０ａ、２０ｂに接触するように配置されたＺｎＯ層４と、ＺｎＯ層４上に積層されたゲート絶縁層５およびゲート電極６とを備えている。
【０００７】
この薄膜トランジスタは、ＺｎＯ層４の下方にソース・ドレイン電極２０ａ、２０ｂを有し、かつ、ＺｎＯ層４の上方にゲート電極６を有するスタガ構成を備えている。このようなスタガ型薄膜トランジスタを形成するには、ソース・ドレイン電極材料膜をパターニングする工程と、ＺｎＯ膜、ゲート絶縁材料膜、およびゲート電極材料膜の積層体をパターニングする工程とが必要であるが、そのために必要なフォトリソグラフィ工程でのマスクアライメントは最低２回であり、製造コストの削減が期待できる。
【０００８】
一方、近年の表示パネルの大型化および高精細化に伴って、ソース・ドレイン電極２０ａ、２０ｂやソース電極２０ａと一体的に形成されるソースバス配線の材料として、電気抵抗がより低い金属を用いることが求められている。このために、従来から広く用いられているＴａなどの高融点金属よりも比抵抗が低いアルミニウム（Ａｌ）またはＡｌを主成分とするＡｌ合金が注目されている。
【０００９】
【特許文献１】
特開２０００−１５０９００号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、本発明者の検討によると、図１に示されるスタガ型薄膜トランジスタのソース・ドレイン電極２０ａ、２０ｂのための導電材料としてＡｌを用いた場合、ソース・ドレイン電極２０ａ、２０ｂとＺｎＯ層４との接触部において、ソース・ドレイン電極２０ａ、２０ｂに一部欠落などの欠陥・不良が生じることがわかった。
【００１１】
このよう欠陥・不良は、現像液などの電解質を含んだ溶液や大気中に水分と薄膜トランジスタとが接触することにより発生した。このため、ソース・ドレイン電極２０ａ、２０ｂとＺｎＯ層４との接触部で局部電池反応が生じ、その結果、電蝕反応が進行して断線等の不良を引き起こしてしまうと考えられる。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、ＺｎＯから半導体層を形成し、かつ、電極・配線材料としてアルミニウム用いた場合でも電蝕による欠陥・不良が生じない半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明による半導体装置は、基板と、前記基板に支持されている少なくとも１つの電極と、前記電極の上面の少なくとも一部に接触する半導体層とを備えた半導体装置であって、前記電極は、第１導電材料から形成された第１導電層と、前記第１導電層の上面と前記半導体層との間に配置され、前記第１導電材料とは異なる第２導電材料から形成された第２導電層と、前記半導体層の下面と前記第１導電層の側面との間に位置する絶縁性保護層とを有している。
【００１４】
ある好ましい実施形態において、前記半導体層は、バンドギャップが３ｅＶ以上の半導体から形成されている。
【００１５】
ある好ましい実施形態において、前記半導体層は、ＺｎＯまたはＺｎＯを主成分とした化合物半導体から形成されている。
【００１６】
ある好ましい実施形態において、前記第１導電体材料は、主としてアルミニウムを含む。
【００１７】
ある好ましい実施形態において、前記絶縁性保護層は、前記第１導電材料の酸化物および／または窒化物から形成されている。
【００１８】
ある好ましい実施形態において、前記第１導電材料の比抵抗は、前記第２導電材料の比抵抗よりも低く、前記第２導電材料は前記第１導電材料に比べて局部電池反応による腐食が生じにくい。
【００１９】
ある好ましい実施形態において、前記第２導電材料と前記半導体層との間でオーミック性を有する接触が生じている。
【００２０】
ある好ましい実施形態において、前記第２導電材料は、第ＩＶ族、第Ｖ族、もしくは第ＶＩ族の金属またはこれらの金属の窒化物である。
【００２１】
ある好ましい実施形態において、前記金属は、Ｔｉ、Ｔａ、およびＭｏからなる群から選択された少なくとも１つの金属である。
【００２２】
ある好ましい実施形態において、前記少なくとも１つの電極は、前記基板上において離れた位置に形成された２つの電極を含んでいる。
【００２３】
ある好ましい実施形態において、前記２つの電極の各々における前記絶縁性保護層は、前記基板上において連続している。
【００２４】
ある好ましい実施形態において、前記絶縁性保護層は、可視光を透過する材料から形成されている。
【００２５】
ある好ましい実施形態において、前記絶縁性保護層は、ＳｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ３、およびＳｉＮｘ（０≦ｘ＜３）からなる群から選択された少なくとも１つの絶縁材料から形成されている。
【００２６】
ある好ましい実施形態において、前記半導体層の上面側に配置され、前記半導体層と接触する第２の電極を更に有している。
【００２７】
ある好ましい実施形態において、前記２つの電極は、それぞれ、ソース電極およびドレイン電極であり、前記第２の電極は、前記半導体層の上面に形成されたゲート絶縁膜を介して前記半導体層に対向するゲート電極である。
【００２８】
本発明の表示装置は、上記のいずれかに記載の半導体装置を備えている。
【００２９】
本発明による半導体装置の製造方法は、少なくとも１つの電極を基板上に形成する工程と、前記電極を覆うように半導体層を形成する工程とを含む半導体装置の製造方法であって、前記電極を形成する工程は、第１導電材料の膜を形成する工程と、前記第１導電材料以外の第２導電材料の膜を前記第１導電層材料の膜の上に堆積する工程と、前記２つの膜をパターニングすることにより、前記第１導電材料から形成された第１導電層と、前記第２導電材料から形成された第２導電層とを含む積層構造を形成する工程と、前記第１導電層の側面の少なくとも一部を覆う絶縁性保護層を形成する工程とを含む。
【００３０】
ある好ましい実施形態において、前記２つの膜をパターニングする工程は、前記２つの膜の上にレジストマスクを堆積する工程と、前記２つの膜のうちレジストマスクで覆われてない部分をエッチングする工程とを含む。
【００３１】
ある好ましい実施形態において、前記絶縁性保護層を形成する工程は、前記第１導電層の側面を酸化および／または窒素する工程を含む。
【００３２】
ある好ましい実施形態において、前記絶縁性保護層を形成する工程は、前記レジストマスクを除去する前に、絶縁膜を基板上に堆積する工程と、前記レジストマスクを除去することにより、前記絶縁膜の不要部分のリフトオフを行い、前記絶縁膜の一部を前記第１導電層の側面に残置する工程とを含む。
【００３３】
本発明による他の半導体装置は、基板と、前記基板に支持されている少なくとも１つの電極と、前記電極の上面の少なくとも一部に接触する半導体層とを備えた半導体装置であって、前記半導体層は、ＺｎＯまたはＺｎＯを主成分とした化合物半導体から形成されており、前記電極は、アルミニウムを主成分とする第１導電材料から形成された第１導電層と、前記第１導電層の上面と前記半導体層との間に配置され、前記第１導電材料とは異なる第２導電材料から形成された第２導電層とを有しており、前記第２導電材料は、前記第１導電材料に比べて局部電池反応による腐食が生じにくい。
【００３４】
ある好ましい実施形態において、前記第２導電層は、前記第１導電層の上面および側面の両方を覆っている。
【００３５】
ある好ましい実施形態において、前記少なくとも１つの電極は、前記基板上において離れた位置に形成された２つの電極を含んでおり、前記２つの電極の各々における前記第２導電層は、前記基板上において電気的に分離されている。
【００３６】
ある好ましい実施形態において、前記第２導電材料と前記半導体層との間でオーミック性を有する接触が生じている。
【００３７】
ある好ましい実施形態において、前記第２導電材料は、第ＩＶ族、第Ｖ族、もしくは第ＶＩ族の金属またはこれらの金属の窒化物である。
【００３８】
ある好ましい実施形態において、前記金属は、Ｔｉ、Ｔａ、およびＭｏからなる群から選択された少なくとも１つの金属である。
【００３９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の好ましい実施形態を説明する。
【００４０】
（実施形態１）
まず、図２を参照しながら、本発明による半導体装置の第１の実施形態の構成を説明する。本実施形態の半導体装置は、液晶表示装置などの表示パネルに好適に用いられるアクティブマトリクス基板である。
【００４１】
なお、本明細書における「半導体装置」の用語は、基板上に形成された薄膜トランジスタなどの半導体素子そのものを指し示すのではなく、薄膜トランジスタなどの半導体素子が形成された基板を備える構造物、または当該構造物を備えた装置を広く指し示すものとする。また、基板上に形成される半導体素子は、薄膜トランジスタなどの三端子素子に限定されず、発光素子やスイッチング素子として機能するダイオードをも含むものとする。
【００４２】
以下、簡単のため、複数の薄膜トランジスタが行および列からなるマトリクス状に配列されたアクティブマトリクス基板上の単一の薄膜トランジスタに着目して本実施形態を詳述する。図面には、単一の薄膜トランジスタのみを記載しているが、実際の基板上には複数の薄膜トランジスタが形成されている。
【００４３】
本実施形態の半導体装置は、図２に示すように、基板１と、基板１に支持されたソース電極２０ａおよびドレイン電極２０ｂと、ソース・ドレイン電極２０ａ、２０ｂの各々の上面の少なくとも一部に接触する半導体層４とを備えている。半導体層４の上には、ゲート絶縁膜５およびゲート電極６がこの順序で積層されており、薄膜トランジスタか構成されている。なお、図示してはいないが、現実のアクティブマトリクス基板には、上記の薄膜トランジスタに接続されたソースバスライン、ゲートバスライン、および画素電極が形成されており、また、これらを覆う絶縁膜や配向膜が堆積されている。
【００４４】
本実施形態における基板１は、液晶表示装置用の無アルカリガラス（コーニング社製１７３７ガラス）から形成されている。基板１は、ガラスやプラスチックなどの透明材料から形成することが好ましいが、用途によっては、必ずしも透明な絶縁性材料から形成される必要はない。
【００４５】
半導体層４は、ＺｎＯから形成されている。前述したように、ＺｎＯは、バンドギャップが３ｅＶを超える化合物半導体であり、可視光を透過する。透過型の液晶表示装置に用いるアクティブマトリクス基板は、背面側に可視光の光源（バックライト）を配置するため、図示されている薄膜トランジスタもバックライトからの光で照射されることになる。従来のようにシリコンを用いて形成した薄膜トランジスタの場合、バックライトからの光が薄膜トランジスタを照射しないように遮光膜を適切に配置する必要があるが、本実施形態では、そのような必要はない。
【００４６】
ゲート絶縁層５は、ＳｉＯ２から形成され、ゲート電極６は、Ａｌから形成されている。これらゲート絶縁層５およびゲート電極６の材料は、ここに示したものに限定されず、適宜最適な材料を選択して、用いることができる。
【００４７】
ソース・ドレイン電極２０ａ、２０ｂの各々は、アルミニウム（Ａｌ）から形成された第１導電層２と、チタニウム（Ｔｉ）から形成された第２導電層３と、第１導電層２および第２導電層３の側面を覆う絶縁性保護層７とを有している。言い換えると、第１導電層２の上面と半導体層４との間には第２導電層３が配置され、第１導電層２の側面と半導体層４の下面との間には絶縁性保護層７が配置されている。
【００４８】
本実施形態では、このように第１導電層２と半導体層４との直接的な接触が避けられているため、第１導電層２にＡｌを用い、半導体層４にＺｎＯを用いた場合でも、局部電池反応による電蝕が生じないため、ソース・ドレイン電極２０ａ、２０ｂの断線などの欠陥・不良の発生を防止することができる。
【００４９】
第２導電層３の材料（第２導電材料）としては、第１導電層２の材料（第１導電材料）に比べて、半導体層４の間で局部電池反応による腐食が生じにくい材料を用いることが好ましく、また、半導体層４との間でオーミック性を有する接触が生じる材料を選択することが好ましい。半導体層４の材料としてＺｎＯやＺｎＯを主成分とする化合物半導体を用いる場合、第２導電材料としては、第ＩＶ族、第Ｖ族、もしくは第ＩＶ族の金属またはこれらの金属の窒化物を用いることが可能であり、これらの金属は、具体的にはＴｉ、Ｔａ、および／またはＭｏである。
【００５０】
半導体層４の材料として、ＺｎＯやＺｎＯを主成分とする化合物半導体以外の半導体を用いる場合は、その半導体との間で電蝕が生じにくく、かつ、オーミック接触の可能な材料を適宜選択すればよい。
【００５１】
第２導電層３の厚さは、第１導電層２と半導体層４との間にあって電蝕防止効果を発揮し得る大きさを有しておればよい。また、第２導電層３を厚く形成しすぎると、第２導電材料の堆積に要する工程時間が長くなるため、好ましくない。第２導電層３の厚さは、例えば３０ｎｍ以上２００ｎｍ以下の範囲に設定され得る。
【００５２】
第１導電層２の材料（第１導電材料）は、比抵抗が低いという観点から純度の高いアルミニウムを使用しているが、この代わりに添加物が付与されたアルミニウム合金などを用いても良い。アルミニウムには、温度の高いプロセスを経ると、ヒロックが成長しやすいという問題があるが、本実施形態のように、上面を第２導電層３で覆い、かつ側面を絶縁性保護層７で覆うことにより、ヒロックの発生・成長を抑制する効果も得られる。配線抵抗をより低くするためには、第１導電層２を厚く形成することが好ましく、液晶表示装置が大画面化すると、今までよりも第１導電層２を厚く形成することが必要になる。第１導電層２が厚くなるほど、第２導電層２の側面から成長するヒロックによる短絡などが問題になり得るが、本実施形態のように側面が絶縁性保護層７で覆われていると、そのようなヒロックを効果的に抑制できるという利点が得られる。
【００５３】
第１導電層２の好ましい厚さ範囲は、例えば５０ｎｍ以上７００ｎｍ以下である。第１導電層２が５０ｎｍよりも薄くなると、抵抗低減効果がほんど得られないから好ましくなく、また、第１導電層２が７００ｎｍを超えて厚くなると、表面段差が大きくなりすぎるため、好ましくない。
【００５４】
絶縁性保護層７の厚さは、電蝕防止効果を示すに充分な絶縁性を示す大きさを持つことが好ましい。絶縁性保護層７を厚く形成しすぎると、そのために必要な工程時間が長くなるため、好ましくない。このため、絶縁性保護層７の厚さは、例えば５ｎｍ以上５０ｎｍ以下の範囲に設定され得る。
【００５５】
本実施形態では、絶縁性保護層７を第１導電層２の側面に選択的に形成した絶縁膜から形成している。このため、特別のパターニング工程が不要である。
【００５６】
以下、図２の薄膜トランジスタの製造方法を説明する。
【００５７】
ます、ＤＣスパッタ成膜方法などの薄膜堆積技術を用いて、５０〜７００ｎｍの範囲から選択された厚さ（例えば１００ｎｍ）を有するＡｌ膜を基板１上に堆積した後、Ａｌ膜上に３０〜２００ｎｍの範囲から選択された厚さ（例えば５０ｎｍ）を有するＴｉ膜を堆積する。
【００５８】
次に、図３（ａ）に示すように、上記積層金属膜（Ａｌ／Ｔｉ積層膜）上に、ソース・ドレイン電極およびソース・ドレイン電極２０ａ、２０ｂと一体的に形成される配線の形状を規定するレジストマスク８を形成する。レジストマスク８は、公知のフォトリソグラフィ技術によってフォトレジスト材料を露光・現像することによって作製される。
【００５９】
次に、上記のＡｌ／Ｔｉ積層膜のうちレジストマスク８に覆われていない部分をエッチングすることにより、図３（ａ）に示すような第１導電層２および第２導電層３のＴｉ／Ａｌ積層体を作製する。このエッチングは、好ましくは、プラズマを用いた異方性の高いドライエッチング技術で行う。
【００６０】
次に、Ｔｉ／Ａｌ積層体の側面に対して絶縁性保護層７を形成する。本実施形態では、酸素プラズマ処理により、絶縁性保護層７を形成する。具体的には、まず、基板１をプラズマ処理装置のチャンバー内に挿入し、チャンバー内の圧力が４００〜１０００ｍＴｏｒｒになるよう酸素ガスを導入する。次に、基板１が置かれる下部電極と、それに対向して配置されてい上部電極との間に例えば１３．６ＭＨｚの高周波電界を印加する。投入する電力は、例えば５００〜１０００Ｗの範囲に設定することができる。プラズマ処理装置における上下の電極間に発生した酸素プラズマにより、Ｔｉ／Ａｌ積層体のうちレジストマスク８で覆われていない領域（側面部）が酸化され、その部分に厚さ５〜５０ｎｍ（好ましくは１０〜３０ｎｍ）の絶縁性酸化物が成長し、それによって絶縁性保護層７が形成される。本実施形態における絶縁性保護層７は、Ａｌ２Ｏ３部分およびＴｉＯｘ部分から構成されている。より詳細には、絶縁性保護層７のうちのＡｌ２Ｏ３部分は第１導電層２の側面を覆い、ＴｉＯｘ部分は第２導電層３の側面を覆っている。ＡｌとＴｉとでは酸化レートが異なるため、絶縁性保護層７のうちのＡｌ２Ｏ３部分とＴｉＯｘ部分とでは厚さが異なり得る。
【００６１】
絶縁性保護層７を窒化膜から形成することも可能である。プラズマ処理装置のチャンバー内に窒素を導入し、窒素プラズマでＴｉ／Ａｌ積層体の露出した側面が窒化すればよい。Ｔｉ／Ａｌ積層体の側面を窒化する場合、絶縁性保護層７は、第１導電層２の側面に形成されるＡｌＮから構成されることになる。第２導電層３の側面にはＴｉＮが形成されるが、ＴｉＮは導電性を有するため、絶縁性保護層７としては機能しない。
【００６２】
本実施形態では、プラズマを用いた酸化によって第１導電層２の側面に酸化物を形成したが、陽極酸化法によって、数十ｎｍ程度の酸化物を形成しても良い。陽極酸化は、化成液中に基板１を浸し、７０〜１００Ｖの化成電圧を印加することによって行うことができる。Ａｌの陽極酸化を行う場合、化成液としては、エチレングリコールまたはプロピレングリコールで希釈した酒石酸（ＰＨ：７程度）を用いることが好ましい。このように、Ａｌの陽極酸化にとって最適な条件を採用すると、Ｔｉなどからなる第２導電層３の側面には陽極酸化膜が形成されにくくなる。化成電圧が高くなりにくいため、ソース・ドレイン電極２０ａ、２０ｂにおける第１導電層２の側面に形成されるＡｌ２Ｏ３の成長レートも小さい。しかし、Ａｌ２Ｏ３の厚さは数十ｎｍ程度もあれば、電蝕反応を抑制する効果は充分に発揮される。また、第２導電層３の側面は酸化膜によって覆われている必要はないため、Ｔｉの陽極酸化膜を形成できなくとも問題ない。
【００６３】
次に、ＣＶＤ法やスパッタ法などの薄膜堆積技術により、ＺｎＯ膜（厚さ：例えば１００ｎｍ）およびＳｉＯ２膜（厚さ：例えば２００ｎｍ）を基板１上に連続して堆積した後、スパッタ法により、Ａｌ膜（厚さ：例えば１００ｎｍ）をＳｉＯ２膜上に堆積する。ＺｎＯ膜の堆積にスパッタ法を用いる場合、好ましくは、ＺｎＯの焼結ターゲットを用い、基板温度を例えば２５０℃に保持しながら、ＡｒおよびＯ２の混合ガス雰囲気中（ガス流量はＡｒ：Ｏ２＝２：１）でＺｎＯを堆積することができる。この後、必要に応じて熱処理を行ってもよい。
【００６４】
次に、フォトリソグラフィ技術により、ゲート電極・配線のパターンを規定するレジストマスクを形成し、Ａｌ／ＳｉＯ２／ＺｎＯ積層膜のうちレジストマスクで覆われてない部分を連続的にエッチングする。このエッチングは、好ましくは、プラズマを用いた異方性の高いドライエッチング方法などを用いて実行する。この後、剥離洗浄工程を行い、レジストマスクを除去する。こうして、図２に示すように、半導体層４、ゲート絶縁膜５、およびゲート電極６を形成することができる。
【００６５】
本実施形態の方法によれば、半導体層４、ゲート絶縁膜５、およびゲート電極６が同一の平面レイアウトを有しており、ゲート電極６の下方に半導体層４が存在している。なお、トランジスタ毎に半導体層４を孤立させる場合、ゲート絶縁膜５およびゲート電極６のため膜を堆積する前に、半導体膜をパターニングしてアイランド状の半導体４を得てもよい。
【００６６】
このようにして作製されたスタガ型薄膜トランジスタでは、ＡｌとＺｎＯとの接触が完全に避けることができるため、ＡｌとＺｎＯと間で電蝕反応が生じず、配線不良の発生を防止することができる。
【００６７】
（実施形態２）
以下、図４を参照しながら、本発明による半導体装置の第２の実施形態を説明する。
【００６８】
本実施形態の半導体装置と、実施形態１における半導体装置との相違点は、ソース・ドレイン電極２０ａ、２０ｂの構成にあり、それ以外の点では同様であるため、以下、ソース・ドレイン電極２０ａ、２０ｂの構成およびその作製方法を詳しく説明する。
【００６９】
本実施形態におけるソース・ドレイン電極２０ａ、２０ｂは、図４に示すように、それぞれ。Ａｌから形成された第１導電層２と、Ｔｉから形成された第２導電層３と、第１導電層２および第２導電層３の側面および基板表面を覆う絶縁性保護層７とを有している。実施形態１と同様に、第１導電層２の上面と半導体層４との間には第２導電層３が配置され、第１導電層２の側面と半導体層４の下面との間には絶縁性保護層７が配置されているため、アルミニウムから形成された第１導電層２と半導体層４との直接的な接触が避けられている。
【００７０】
本実施形態で特徴的な点のひとつは、絶縁性保護層７がソース電極２０ａとドレイン電極２０ｂとの間で連続していることにある。
【００７１】
以下、図５（ａ）および（ｂ）を参照しながら、本実施形態の半導体装置の製造方法を説明する。
【００７２】
まず、絶縁性基板１として、無アルカリガラス基板（コーニング社製１７３７ガラス）１を用意し、ＤＣスパッタ成膜方法により、基板１上にＡｌ膜（厚さ：例えば１００ｎｍ）およびＴｉ膜（厚さ：例えば５０ｎｍ）を連続的に堆積する。次に、フォトリソグラフィ工程により、ソース・ドレイン電極２０ａ、２０ｂおよびソース・ドレイン電極２０ａ、２０ｂと一体的に連結された配線の形状を規定するレジストマスク８をＴｉ／Ａｌ積層膜上に作製する。
【００７３】
次に、Ｔｉ／Ａｌ積層膜のうち、レジストマスク８によって覆われていない部分をエッチングし、ソース・ドレイン電極における第１導電層２および第２導電層３を形成する。このエッチングは、好ましくは、反応性イオンエッチング（ＲＩＥ）方式によって行う。具体的には、Ｃｌ２ガス（圧力：例えば１０ｍＴｏｒｒ）でエッチング装置のチャンバーを満たし、電極間に５ｋＷ程度のＲＦを印加することによって行うことができる。
【００７４】
以上の工程により、図５（ａ）に示す構造を得る。次に、レジストマスク８を除去することなく、ＲＦスパッタリング法またはＣＶＤ法により、本実施形態ではＳｉＯ２膜（厚さ：３０ｎｍ程度）を基板１上に堆積する（図５（ｂ））。レジストマスク８が基板１上に存在するため、ＳｉＯ２膜の堆積温度は２００℃以下に設定することが好ましい。
【００７５】
この後、レジストマスク８を剥離する工程を行うことにより、レジストマスク８上のＳｉＯ２膜の一部をリフトオフで除去する。このリフトオフにより、ＳｉＯ２膜のうち図５（ｂ）の点線部よりも上に位置する部分がレジストマスク８とともに除去されるため、ソース・ドレイン電極２０ａ、２０ｂにおける第１および第２導電層２、３の側面および基板１の表面を覆うＳｉＯ２膜が残置されることになる。このようにして残ったＳｉＯ２が絶縁性保護７として機能する。このように本実施形態では、基板１の上面のうち、ソース・ドレイン電極２０ａ、２０ｂが形成されていない領域が絶縁性保護層７によって覆われている。
【００７６】
次に、ＣＶＤ法やスパッタ法などの薄膜堆積技術により、ＺｎＯ膜（厚さ：例えば１００ｎｍ）およびＳｉＯ２膜（厚さ：例えば２００ｎｍ）を基板１上に連続して堆積した後、スパッタ法により、Ａｌ膜（厚さ：例えば１００ｎｍ）をＳｉＯ２膜上に堆積する。
【００７７】
次に、フォトリソグラフィ技術により、ゲート電極・配線のパターンを規定するレジストマスク（不図示）を形成し、Ａｌ／ＳｉＯ２／ＺｎＯ積層膜のうちレジストマスクで覆われてない部分を連続的にエッチングする。このエッチングは、好ましくは、プラズマを用いた異方性の高いドライエッチング方法により実行する。この後、剥離洗浄工程を行い、レジストマスクを除去する。こうして、図４に示す半導体層４、ゲート絶縁膜５、およびゲート電極６を形成することができる。
【００７８】
以上の方法で作製されたスタガ型薄膜トランジスタでは、ＡｌとＺｎＯとが接触していないため、ＡｌとＺｎＯとの間に電蝕反応が抑制される。
【００７９】
本実施形態では、絶縁性保護層７としてＳｉＯ２の膜を用いているが、絶縁性保護層７の材料はＳｉＯ２に限定されない。液晶表示装置の場合、絶縁性保護層７の上に画素電極が形成されるため、透過型の表示を行うには、絶縁性保護層７がバックライトからの光を高い効率で透過する性質を持つことが好ましい。
【００８０】
また、本実施形態における絶縁性保護層７は、ソース電極とドレイン電極との間に連続して存在しているため、その絶縁性が充分に高いことが望まれる。絶縁性保護層７の材料としては、ＳｉＮｘ、Ａｌ２Ｏ３、Ｔａ２Ｏ５などの材料が好適である。
【００８１】
上記の実施形態１および２における薄膜トランジスタを液晶表示装置の画像表示領域におけるスイッチング素子として使用する場合、ソース電極２０ａはソースバスライン（信号線）と接続され、ドレイン電極２０ｂは、対応する画素電極に接続される。好ましい態様では、ソースバスラインがソース電極２０ａと一体的に形成され、その場合には、ソースバスラインもソース・ドレイン電極２０ａ、２０ｂと同様の断面構成を有することになる。前述のように、アルミニウムはタンタルなどに比べて比抵抗が小さいため、タンタルからソースバスラインを形成した場合に比べてソースバスラインの配線抵抗を大きく低減することができる。
【００８２】
なお、上記の各実施形態におけるアクティブマトリクス基板を用いて液晶表示装置を作製する場合、公知の製造方法により、対向基板とアクティブマトリクス基板との間に液晶を封止することによって液晶パネルを形成すればよい。
【００８３】
（実施形態３）
次に、図６を参照しながら、本発明による半導体装置の第３の実施形態を説明する。
【００８４】
本実施形態では、薄膜トランジスタではなく、薄膜ダイオードを基板上に形成している。図６に示すように、本実施形態の半導体装置は、基板１と、基板１に支持された第１電極３０と、第１電極３０の上面の少なくとも一部に接触する半導体層４とを備えている。半導体層４の上には、第２電極１２が配置されている。第１電極３０および第２電極１２は、ダイオードのカソードまたはアノードとして機能する。
【００８５】
本実施形態では、半導体層４がＺｎＯから形成されており、半導体層４の下方に位置する第１電極３０が第１導電層１０および第２導電層１１を有し、かつ、側面が絶縁性保護層７によって覆われた構造を有している。
【００８６】
以下、図６の半導体装置の製造方法を説明する。
【００８７】
まず、絶縁性基板１を用意し、その上に、ＤＣスパッタ成膜方法によってＡｌ膜（厚さ：例えば１００ｎｍ）およびＴｉ膜（厚さ：例えば５０ｎｍ）を連続的に堆積する。次に、フォトリソグラフィ工程で、第１電極の形状を規定するレジストマスクをＴｉ／Ａｌ積層膜上に作製する。Ｔｉ／Ａｌ積層膜のうち、レジストマスクで覆わていない部分をエッチングし、第１電極３０の第１導電層１０および第２導電層１１を作製する。ドライエッチングは、反応性イオンエッチング（ＲＩＥ）方式で行う。具体的には、Ｃｌ２ガス（圧力：１０ｍＴｏｒｒ）でエッチング装置のチャンバーを満たし、電極間に５ｋＷ程度のＲＦを印加することによって行うことができる。
【００８８】
次に、実施形態１と同様の方法で第１導電層１０および第２導電像１１の側面に絶縁性保護層７を形成する。その後、ＣＶＤ又はスパッタ法でＺｎＯからなる半導体層（厚さ：１００ｎｍ）４を堆積し、所定の形状にパターニングする。その後、ＺｎＯとの間でショットキー接合を形成し得る材料（金、白金、Ｎｉなど）からショットキー接合電極（第２電極）１２を形成し、図６に示す薄膜ダイオードを得る。
【００８９】
図６に示す薄膜ダイオードにおいても、ＡｌとＺｎＯとの接触が完全に避けられているため、ＡｌとＺｎＯとの間に電蝕反応が抑制されている。
【００９０】
（実施形態４）
図７は、実施形態２で説明した方法で絶縁性保護層７を形成した点以外は、上記の実施形態３と同様の方法で作製した薄膜ダイオードの断面構成を示している。本実施形態における薄膜ダイオードにおいても、ＡｌとＺｎＯとの接触が完全に避けられているため、ＡｌとＺｎＯとの間に電蝕反応が抑制されている。
【００９１】
以上説明してきた各実施形態では、いずれも、半導体層をＺｎＯから形成しているが、本発明はこれに限定されない。ＺｎＯを主成分とした化合物半導体から半導体層を形成する場合にも本発明の電蝕防止効果を発揮する。また、半導体層としてシリコン層を用いる場合であっても、アルミニウムとシリコンとが直接接触しないことによる種々の効果を奏することができる。アルミニウムとシリコンとは相互拡散しやすく、直接接触した状態で高温の熱処理を行うと、アルミニウムがシリコン層の内部に深く拡散してしまうという問題がある。また、アルミニウムからは、熱処理によってはヒロックを成長しやすく、配線の短絡などを引き起こす可能性がある。しかし、上記実施形態の構成によれば、第１導電層の上面および側面をヒロックが発生しにくい材料から形成した層で覆っているため、第１導電層の材料としてアルミニウムのようにヒロックを発生しやすい材料を用いても、配線の短絡を防止することができる。アルミニウムを主成分とする導電材料は、比抵抗の低い材料であり、電極・配線として好んで用いられる傾向にあるが、ヒロックを形成しやすいという欠点を有している。本発明によれば、第２導電層が第１導電層の上面から延びるヒロックの発生を効果的に抑制する一方、絶縁性保護層が第１導電層の側面から延びるヒロックの発生を効果的に抑制する。なお、第１導電層の厚さが比較的薄い場合は、第１導電層の側面から延びるヒロックの問題はさほど重要ではないが、今後、第１導電層の抵抗を低下させるために第１導電層を厚くしてゆくと、側面からのヒロックが重要な不良要因となり得る。しかし、上記の各実施形態によれば、第１導電層と半導体層との間に配置した絶縁保護層によってこのような側面ヒロックの発生を効果的に抑制できる。
【００９２】
第１導電層の材料（第１導電材料）は、アルミニウムに限定されない。アルミニウムに他の元素が添加された合金や複合材料であっても、ＺｎＯまたはＺｎＯを主成分とした化合物半導体との間で電蝕反応が生じると考えられるため、本発明の構成を採用することによる効果がある。
【００９３】
更に、アルミニウムを実質的に含有しない導電材料から第１導電層を形成する場合であっても、その側面が絶縁性保護層で覆われているため、少なくとも短絡や断線が生じにくいという効果が得られると考えられる。このため、本発明によれば、第１導電層の材料および半導体層の材料の組合せによらず、半導体装置の信頼性が向上すると考えられる。
【００９４】
（実施形態５）
図８を参照しながら、本発明による半導体装置の第５の実施形態を説明する。
【００９５】
本実施形態に特徴的な点は、ソース電極２５ａおよびドレイン電極２５ｂの各々が第１導電層２および第２導電層３の積層構造を有しているが、第１導電層２の側面に絶縁性保護層が存在していない点にある。
【００９６】
本実施形態によれば、第１導電層２の上面と半導体層４の下面との直接的な接触が避けられるが、第１導電層２の側面と半導体層４の下面との間が直接接触している。このため、第１導電層２の上面の面積に比べて第１導電層２の側面の面積が格段に小さい場合や、第１導電層２の側面に形成される自然酸化膜によって第１導電層２と半導体層４との間の電気的抵抗が充分に高い場合、局部電池反応による電蝕をある程度抑制することが可能である。また、本実施形態によれば、絶縁性保護層を形成する工程が不要になるため、製造工程を単純化できるという利点がある。
【００９７】
（実施形態６）
図９を参照しながら、本発明による半導体装置の第６の実施形態を説明する。
【００９８】
本実施形態に特徴的な点は、ソース・ドレイン電極２５ａ、２５ｂが第１導電層２および第２導電層３の積層構造を有しており、しかも、第２導電層３が第１導電層２の側面をも覆っている点にある。
【００９９】
本実施形態によれば、第１導電層２の半導体層４との直接的な接触を避けることができるため、局部電池反応による電蝕をある充分に抑制することができる。ただし、ソース電極２５ａとドレイン電極２５ｂとの間において、第２導電層３を電気的に分離する必要がある。このため、第２導電層３を基板１の上面に堆積した後、フォトリソグラフィ工程およびエッチング工程により、第２導電層３をパターニングする工程が付加的に必要になる。
【０１００】
なお、選択成長法により、第１導電層２の上面および側面にのみに第２導電層３を選択的に成長させることができれば、上記のフォトリソグラフィ工程およびエッチング工程は不要である。
【０１０１】
【発明の効果】
本発明によれば、第１導電層の上面と半導体層との間に第２導電層を配置しているため、第１導電層の材料として半導体層との間で電蝕しやすい材料を用いたとしても、局部電池反応を抑制し、それによって電蝕を抑制することが可能である。更に、第１半導体層の側面と半導体層との間に絶縁性保護層を設けることにより、電蝕防止効果を更に高めるとともに、第１導電層の側面から延びるヒックに起因した断線などを効果的に防止することが可能になる。
【０１０２】
本発明によれば、透明半導体として注目されているＺｎＯやＺｎＯを主成分とする化合物半導体から半導体層を形成し、かつ、電極・配線材料として低抵抗であるが電蝕反応を引き起こしやすいアルミニウムまたはアルミニウム合金を用いることが可能になる。
【図面の簡単な説明】
【図１】従来の半導体装置を示す断面図である。
【図２】本発明による半導体装置の第１の実施形態を示す断面図である。
【図３】（ａ）および（ｂ）は、本発明による半導体装置の第１の実施形態の製造方法を示す工程断面図である。
【図４】本発明による半導体装置の第２の実施形態を示す断面図である。
【図５】（ａ）および（ｂ）は、本発明による半導体装置の第２の実施形態の製造方法を示す工程断面図である。
【図６】本発明による半導体装置の第３の実施形態を示す断面図である。
【図７】本発明による半導体装置の第４の実施形態を示す断面図である。
【図８】本発明による半導体装置の第５の実施形態を示す断面図である。
【図９】本発明による半導体装置の第６の実施形態を示す断面図である。
【符号の説明】
１  ・・・  基板
２  ・・・  ソース・ドレイン電極の第１導電層
３  ・・・  ソース・ドレイン電極の第２導電層
４  ・・・  半導体層
５  ・・・  ゲート絶縁層
６  ・・・  ゲート電極
７  ・・・  絶縁性保護層
８  ・・・  レジストマスク
１０・・・  第１電極の第１導電層
１１・・・  第１電極の第２導電層
１２・・・  第２電極
２０ａ・・・ソース電極
２０ｂ・・・ドレイン電極
２５ａ・・・ソース電極
２５ｂ・・・ドレイン電極
３０・・・  第１電極
【図１】
2004273614.tif 000003
【図２】
2004273614.tif 000004
【図３】
2004273614.tif 000005
【図４】
2004273614.tif 000006
【図５】
2004273614.tif 000007
【図６】
2004273614.tif 000008
【図７】
2004273614.tif 000009
【図８】
2004273614.tif 000010
【図９】
2004273614.tif 000011