(57)【要約】【課題】　メモリセルの微細化を行ってもメタル配線の信頼性の低下および信号の遅延の発生を可及的に防止することを可能にする。【解決手段】　同一層上に互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第１接続配線３と、第１接続配線と同一層上に第１接続配線と交互にかつ並行に配列されそれぞれが異なるコンタクト部と接続する複数の第２接続配線と、第１プラグ６を介して第１接続配線に接続する複数の第１メタル配線７と、第２プラグ１２を介して第１メタル配線と異なる層に形成される複数の第２メタル配線１３とを備え、第１および第２メタル配線は互いに厚さ、幅の少なくとも一方が異なり、あるいは互いに配線材の抵抗が異なり、かつ複数の第１メタル配線の配線間の配線容量と配線抵抗の積と、複数の第２メタル配線の配線間の配線容量と配線抵抗の積とが実質的に同一となるように構成されている。【選択図】　図３
2004146812.tif 000002
【特許請求の範囲】
【請求項１】
　同一層内で互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第１接続配線と、前記第１接続配線と同一層内で前記第１接続配線と交互にかつ互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第２接続配線と、前記複数の第１接続配線上にそれぞれ形成された複数の第１プラグと、前記複数の第２接続配線上にそれぞれ形成された複数の第２プラグと、前記複数の第１プラグに接続する複数の第１メタル配線と、前記第１メタル配線と異なる層に形成され前記複数の第２プラグに接続する複数の第２メタル配線とを備え、前記第１および第２メタル配線は互いに厚さ、幅の少なくとも一方が異なり、かつ前記複数の第１メタル配線の配線間の配線容量と配線抵抗の積と、前記複数の第２メタル配線の配線間の配線容量と配線抵抗の積とが実質的に同一となるように構成されていることを特徴とする半導体記憶装置。
【請求項２】
　前記第１および第２メタル配線は材料が同一であり、メモリセルアレイのビット線を形成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
　前記第１メタル配線は前記第２メタル配線より下層に形成され、かつ前記第２メタル配線よりも厚さが薄いことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
　前記第２メタル配線はメモリセルアレイの周辺回路領域で電源線を形成することを特徴とする請求項３記載の半導体記憶装置
【請求項５】
　同一層内で互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第１接続配線と、前記第１接続配線と同一層内で前記第１接続配線と交互にかつ互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第２接続配線と、前記複数の第１接続配線上にそれぞれ形成された複数の第１プラグと、前記複数の第２接続配線上にそれぞれ形成された複数の第２プラグと、前記複数の第１プラグに接続する複数の第１メタル配線と、前記第１メタル配線と異なる層に形成され前記複数の前記第２プラグに接続する複数の第２メタル配線とを備え、前記第１および第２メタル配線は互いに材料および構成の少なくとも一方が異なり、かつ前記複数の第１メタル配線の配線間の配線容量と配線抵抗の積と、前記複数の第２メタル配線の配線間の配線容量と配線抵抗の積とが実質的に同一となるように構成されていることを特徴とする半導体記憶装置。
【請求項６】
　前記第１および第２メタル配線はメモリセルアレイのビット線を形成することを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
　前記第１および第２メタル配線の少なくとも一方が、異なる材料が積層されてなる多層構造を有することを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
　前記第１および第２メタル配線の幅および厚さはそれぞれ同一であることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
　前記第１メタル配線は前記第２メタル配線より下層に形成され、前記第２メタル配線の材料は前記第１メタル配線の材料よりも固有抵抗率が低く、前記複数の第１メタル配線の配線間に設けられる絶縁膜の比誘電率は前記複数の第２メタル配線の配線間に設けられる絶縁膜の比誘電率よりも低いことを特徴とする請求項５記載の半導体記憶装置。
【請求項１０】
　前記第１メタル配線は前記第２メタル配線より下層に形成され、前記第２メタル配線はメモリセルアレイの周辺回路領域で電源線を形成し、前記第１メタル配線は前記周辺回路領域で信号線を形成することを特徴とする請求項６記載の半導体記憶装置。
【請求項１１】
　前記複数の第１メタル配線の配線間および前記複数の第２メタル配線の配線間に設けられる絶縁膜の比誘電率が互いに異なることを特徴とする請求項１または５記載の半導体記憶装置。
【請求項１２】
　前記第１および第２メタル配線の少なくとも一方がダマシン配線であることを特徴とする請求項１乃至１１記載の半導体記憶装置。
【請求項１３】
　同一チップ上にメモリセルアレイを有するメモリ回路と、論理回路が混載され、前記第１および第２メタル配線は前記メモリセルアレイのビット線を形成することを特徴とする請求項１または５記載の半導体記憶装置。
【請求項１４】
　前記第１および第２メタル配線は、さらに前記論理回路の配線パターンを形成することを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
　前記第１メタル配線は前記第２メタル配線より下層に形成され、前記第１メタル配線の材料はアルミニウムであり、前記第２メタル配線の材料は銅であることを特徴とする請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体記憶装置に関し、特に、微細なメモリセル及びメタル配線を有するメモリセルアレイ構造に適用される。
【背景技術】
【０００２】
　従来の半導体記憶装置の配線形成を、図９（ａ）乃至図１１を参照して説明する。図９（ａ）乃至図１０（ｂ）は、メモリセルのメタル配線部の製造工程を示す断面図である。まず、例えば、Ｐ型シリコン半導体基板２１の主面に表面が平坦に仕上げられた層間絶縁膜２２を５００ｎｍ形成する（図９（ａ）参照）。次に、層間絶縁膜２２の全面にフォトレジストを塗布し光リソグラフィ−技術により所望のレジストパターン（図示せず）を形成する。その後、上記レジストパターンをマスクとして層間絶縁膜２２をドライエッチング例えばＲＩＥ（Reactive　Ion　Etching）を用いて加工し、層間絶縁膜２２に例えば深さ１００ｎｍの溝を形成する。その後、下からＴｉ層５０ｎｍ、ＴｉＮ層５０ｎｍ、Ｗ層２５０ｎｍからなる積層構造のメタル配線を形成した後、ケミカルメカニカルポリッシュ（以後ＣＭＰ）で表面を所望の高さで平坦化し上記溝内にタングステン配線２３を形成する（図９（ｂ）参照）。なお、タングステン配線２３は、図示しないコンタクトを介して基板内の拡散層と接続されている。
【０００３】
　次に、上記層間絶縁膜２２と上記タングステン配線２３上の全面に層間絶縁膜２４を５００ｎｍ形成する。その後、層間絶縁膜２４の全面にフォトレジストを塗布し光リソグラフィ−技術によりタングステン配線２３上の一部に開口を有するレジストパターン（図示せず）を形成した後、ドライエッチングを用いて層間絶縁膜２４をパターニングし、層間絶縁膜２４にタングステン配線２３に達する深さ５００ｎｍのビアホールを形成する。その後、下層よりＴｉ層５０ｎｍ、ＴｉＮ層５０ｎｍ、Ｗ層２５０ｎｍの積層構造を有する金属層を、上記ビアホールを埋め込むように形成し、ＣＭＰで表面を所望の高さで平坦化し、上記ビアホール内にタングステンプラグ２５を形成する。
【０００４】
　次に、層間絶縁膜２４およびタングステンプラグ２５を覆うように、下層よりＴｉ層５０ｎｍおよびＴｉＮ層５０ｎｍからなるバリアメタル層２６ａと、膜厚２００ｎｍのＡｌ層２６ｂと、Ｔｉ層５０ｎｍおよびＴｉＮ層５０ｎｍからなるバリアメタル層２６ｃとを有する積層構造のメタル配線膜２６を形成する（図９（ｃ）参照）。
【０００５】
　更に、メタル配線２６上にフォトレジストを塗布し光リソグラフィ−技術により所望のレジストパターンを形成した後、メタル配線膜２６をドライエッチングを用いて加工し、タングステンプラグ２５上の所望の位置にメタル配線２６Ａを形成する（図１０（ａ）参照）。その後、メタル配線２６Ａ上には、保護膜２９が形成され（図１０（ｂ）参照）、これにより半導体記憶装置の多層配線工程の一部が完成される。なお、保護膜２９が形成される前、すなわち、図１０（ａ）に示す半導体記憶装置の上面図を、層間絶縁膜２４を図示省略したうえで図１１に示す。
【０００６】
　しかし、半導体記憶装置においては、特にワード線とビット線に用いられる配線は最小デザイン寸法で形成する必要がある。メモリセルが微細化されるに従い、配線寸法も同時に微細化が進行する。ところが、図１２に示すようにメタル配線の特性を示すエレクトロマイグレーション（以後ＥＭ）特性は、配線寸法に依存し、配線寸法が微細な領域では細線ほど急激に劣化を引き起こすことが知られている。このため、メモリセルを微細化するとメタル配線の信頼性が失われるという問題がある。
【０００７】
　また、微細化がもたらす他の問題点として図１３に示すように、配線の抵抗Ｒの上昇と配線間容量Ｃの増大によって時定数τ（＝Ｃ×Ｒ）が増大し、信号の遅延が発生する。信号が伝達される信号線における遅延の発生は、高速動作が要求されるトランジスタの駆動に変化をもたらすため、デバイス性能の低下を招くことになる。
【０００８】
　なお、ビット線間のカップリング容量を低減して誤動作を削減するために、上層の配線部と下層の配線部とを有し、隣接するビット線間では互いに隣接する部位において異なる層の配線部が配置された半導体記憶装置が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−５７２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　本発明は、上記事情を考慮してなされたものであって、メモリセルの微細化を行っても配線の信頼性を失うことなくかつ信号の遅延の発生を可及的に防止することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
　本発明の第１の態様による半導体記憶装置は、同一層内で互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第１接続配線と、前記第１接続配線と同一層内で前記第１接続配線と交互にかつ互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第２接続配線と、前記複数の第１接続配線上にそれぞれ形成された複数の第１プラグと、前記複数の第２接続配線上にそれぞれ形成された複数の第２プラグと、前記複数の第１プラグに接続する複数の第１メタル配線と、前記第１メタル配線と異なる層に形成され前記複数の第２プラグに接続する複数の第２メタル配線とを備え、前記第１および第２メタル配線は互いに厚さ、幅の少なくとも一方が異なり、かつ前記複数の第１メタル配線の配線間の配線容量と配線抵抗の積と、前記複数の第２メタル配線の配線間の配線容量と配線抵抗の積とが実質的に同一となるように構成されていることを特徴とする。
【００１１】
　本発明の第２の態様による半導体記憶装置は、同一層内で互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第１接続配線と、前記第１接続配線と同一層内で前記第１接続配線と交互にかつ互いに並行に配列されそれぞれが異なるコンタクト部と接続する複数の第２接続配線と、前記複数の第１接続配線上にそれぞれ形成された複数の第１プラグと、前記複数の第２接続配線上にそれぞれ形成された複数の第２プラグと、前記複数の第１プラグに接続する複数の第１メタル配線と、前記第１メタル配線と異なる層に形成され前記複数の前記第２プラグに接続する複数の第２メタル配線とを備え、前記第１および第２メタル配線は互いに材料および構成の少なくとも一方が異なり、かつ前記複数の第１メタル配線の配線間の配線容量と配線抵抗の積と、前記複数の第２メタル配線の配線間の配線容量と配線抵抗の積とが実質的に同一となるように構成されていることを特徴とする。
【発明の効果】
【００１２】
　本発明によれば、メモリセルの微細化を行っても配線の信頼性を失うことなくかつ信号の遅延の発生を可及的に防止することができる。
【発明を実施するための最良の形態】
【００１３】
　以下、本発明の一実施形態について図面を参照しながら具体的に説明する。
【００１４】
　まず、本発明の一実施形態による半導体記憶装置を説明する前に、本実施形態の前提となる半導体記憶装置を、参考例として、図１（ａ）乃至図６を参照して説明する。この参考例による半導体記憶装置は、以下のように形成される。
【００１５】
　まず、例えば、図示しないメモリセルアレイや周辺回路となる素子が形成されたＰ型シリコン半導体基板１の主面に表面が平坦に仕上げられた層間絶縁膜２を５００ｎｍ形成する（図１（ａ）参照）。なお、層間絶縁膜２内には図示しないゲート線が埋め込まれており、層間絶縁膜２の表面にはこのゲート線と直交する配線を形成する。具体的には、層間絶縁膜２の全面にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして層間絶縁膜２をドライエッチングを用いて加工し、層間絶縁膜２に深さ１００ｎｍの溝（図示せず）を形成する。
【００１６】
　その後、下層よりＴｉ層５０ｎｍ、ＴｉＮ層５０ｎｍ、Ｗ層２５０ｎｍの積層構造を有するメタル配線膜を形成し、続いてＣＭＰで表面を所望の高さで平坦化し上記溝内にタングステン配線３を形成する（図１（ｂ）参照）。このようにして形成されたタングステン配線３の上面図を図５に示す。図１（ｂ）は、図５に示す切断線Ａ−Ａで切断したときの断面図である。また、図５に示す切断線Ｂ−Ｂで切断したときの断面図を図６に示す。図５から分かるように、タングステン配線３は、後述のビット線となるメタル配線と接続するためのコンタクト部３ａと、シリコン半導体基板１に形成されたＮ型の活性領域２８とビット線コンタクト２７を介して接続する細長い部分３ｂとを有している。そして、図５の下側にコンタクト部３ａを有するタングステン配線（下側のタングステン配線）３と、上側にコンタクト部３ａを有するタングステン配線（上側のタングステン配線）３が交互に形成された構成となっている。活性領域２８は、シリコン基板１に形成された浅い素子分離絶縁膜６１によって分離されている。なお、図６において、層間絶縁膜２は２層の層間絶縁膜から構成されている。すなわち、下層の絶縁膜は、図示しないゲート線を埋め込むためにＢＰＳＧ(Boron Phosphorus Silicate Glass)から構成されており、上層の絶縁膜はＳｉＯ２から構成されている。
【００１７】
　次に、層間絶縁膜２およびタングステン配線３を覆うように膜厚５００ｎｍの層間絶縁膜４を形成する（図１（ｃ）参照）。その後、層間絶縁膜４の全面にフォトレジストを塗布し光リソグラフィ−技術により、一本置きのタングステン配線３上の一部に開口１７を有するレジストパターン５を形成する。続いて、このレジストパターン５をマスクとして、層間絶縁膜４をドライエッチング、例えばＲＩＥを用いて加工し、層間絶縁膜４に、タングステン配線３に達する深さ５００ｎｍのビアホール１７を形成する（図１（ｄ）参照）。本実施形態で用いているコンタクト開口用レジストはサーマルフローレジストを用いており露光時の寸法に対して小径化が可能となっている。
【００１８】
　次に、レジストパターン５を除去した後、下層よりＴｉ層５０ｎｍ、ＴｉＮ層５０ｎｍ、Ｗ層２５０ｎｍからなる積層構造を有する金属膜を上記ビアホール１７を埋め込むように形成した後、ＣＭＰで表面を所望の高さで平坦化し上記ビアホール内にタングステンプラグ６を形成する（図２（ａ）参照）。
【００１９】
　次に、層間絶縁膜４およびタングステンプラグ６を覆うように、下層よりＴｉ層５０ｎｍおよびＴｉＮ層５０ｎｍからなるバリアメタル７ａと、膜厚２００ｎｍのＡｌ層７ｂと、Ｔｉ層５０ｎｍおよびＴｉＮ層５０ｎｍからなるバリアメタル７ｃからなる積層構造を有するメタル配線膜を順に形成し、更に、このメタル配線膜上にフォトレジストを塗布し光リソグラフィ−により所望のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして上記メタル配線膜をドライエッチング、例えばＲＩＥを用いて加工し、タングステンプラグ６上の所望の位置に膜厚が２００ｎｍのメタル配線７を形成する（図２（ｂ）参照）。
【００２０】
　次に、上記レジストパターンを除去した後、図２（ｃ）に示すように、メタル配線７を覆うように全面に層間絶縁膜１０を形成する。その後、層間絶縁膜１０の全面にフォトレジストを塗布し光リソグラフィ−技術により、タングステンプラグ６が接触しているタングステン配線３と隣接するタングステン配線に対応して開口を有する所望のレジストパターン１１を形成した後、このレジストパターン１１をマスクとしてドライエッチング、例えばＲＩＥを用いて層間絶縁膜１０、４を加工し、層間絶縁膜１０、４にタングステン配線に達するビアホール１８を形成する（図２（ｃ）参照）。このとき、開口されたビアホール１８は、図５に示す上側のタングステン配線３のコンタクト部３ａに接続するものであり、図５に示す切断線Ｃ−Ｃで切断した場合に図面上に現れるものである。なお、図１（ｄ）で形成されたビアホール１７は、図５に示す下側のタングステン配線３のコンタクト部３ａに接続するものである。また、図１（ａ）乃至図３は、図５で示す切断線Ａ−Ａで切断した場合の断面図である。前回の工程と同様、本工程で用いているコンタクト開口用レジストはサーマルフローレジストを用いており露光時の寸法に対して小径化が可能となっている。
【００２１】
　次に、上記レジストパターン１１を除去した後、図３に示すように、下層よりＴｉ層５０ｎｍ、ＴｉＮ層５０ｎｍ、Ｗ層２５０ｎｍからなる積層構造のメタル膜を、ビアホール１８を埋め込むように形成した後、ＣＭＰで表面を平坦化し、ビアホール１８内にタングステンプラグ１２を形成する。
【００２２】
　続いて、層間絶縁膜１０およびタングステンプラグ１２を覆うように、下層よりＴｉ層５０ｎｍおよびＴｉＮ層５０ｎｍからなるバリアメタル１３ａと、膜厚が２００ｎｍのＡｌ層１３ｂと、Ｔｉ層５０ｎｍおよびＴｉＮ層５０ｎｍからなるバリアメタル１３ｃとを有する積層構造のメタル配線膜を形成する。更に、このメタル配線膜上にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成した後、このレジストパターンをマスクとして上記メタル配線膜を、ドライエッチング、例えばＲＩＥを用いて加工し、タングステンプラグ１２上の所望の位置に、ビット線となるメタル配線１３を形成する。レジストパターンを除去した後、メタル配線１３上には、保護膜１６を形成し（図３参照）、これにより半導体記憶装置の多層配線工程の一部が完成する。
【００２３】
　この参考例によって形成された配線の平面図を図４に示す。なお、図４は、層間絶縁膜４、１０、１６を図示省略した場合の平面図である。本参考例による半導体記憶装置は、従来の半導体記憶装置に比べてメタル配線１３が付加された二層メタル配線構造を有している。なお、本参考例においては、メタル配線７とメタル配線１３の厚さ及び配線間スペースに関してはそれぞれ同一となるように形成している。したがって、メタル配線７を伝達する信号の遅延とメタル配線１３を伝達する信号の遅延は実質的に同一となる。
【００２４】
　以上、説明したように、本参考例によれば、二層メタル配線構造としたことにより、隣接するメタル配線の間隔（配線間スペース）及びメタル配線のピッチを従来の場合に比べて大きくすることが可能となり、メタル配線の幅を太くすることができる。これにより、メモリセルを微細化しても、メタル配線は従来の場合に比べて微細化する必要がなく、メタル配線の信頼性の低下および信号の遅延の発生を防止することができる。
【００２５】
　このようなビット線構造を取ることによって、デザインルールより緩和した配線寸法で形成することができるため、メタル配線の信頼性やトランジスタの駆動力を低下させないメモリトランジスタを製造することができる。
【００２６】
　次に、本発明の一実施形態による半導体記憶装置の構成を図７および図８を参照して説明する。図７は本実施形態による半導体記憶装置の構成を示す断面図であり、図８は本実施形態による半導体記憶装置のメタル配線の平面図である。
【００２７】
　この実施形態による半導体記憶装置は、参考例による半導体記憶装置のメタル配線７およびメタル配線１３の幅ｂと配線間スペースｃは同一とし、メタル配線７およびメタル配線１３の一方のメタル配線、例えばメタル配線７の厚さ（膜厚）を他方のメタル配線１３の厚さ（膜厚）ａの１／ｘ（ｘ≠０）倍したものとなっている。
【００２８】
　このようにメタル配線７の厚さをメタル配線１３の厚さａの１／ｘ倍とすると、メタル配線７の抵抗Ｒは、メタル配線１３の抵抗のｘ倍となるが、メタル配線７の配線間容量Ｃは、メタル配線１３の配線間容量の１／ｘ倍となる。このため、本実施形態においては、メタル配線７を伝達する信号の遅延とメタル配線１３を伝達する信号の遅延は実質的に同一となる。なお、本実施形態において、遅延が実質的に同一であるとは、抵抗Ｒと配線間容量Ｃの積が±２％以内の範囲にあることを意味する。
【００２９】
　このように、メタル配線７，１３の材料を変えないで、一方のメタル配線の厚さを変えること、例えばメタル配線１３の厚さをメタル配線７の厚さよりも厚くすることは、メタル配線１３をメモリセルアレイのビット線と周辺回路領域の電源線とで共用する場合に有効である。すなわち、電源線のようなグローバルな配線は一般にローカルな信号線より上層に設けられ、かつビット線の幅はできるだけ狭くすることが微細化のために必要である一方、電源線は電流密度を確保するために断面積をできるだけ広くすることが望まれるので、これらに共用のメタル配線１３は厚さを厚くすることでこれらへの要求を同時に満足させることが可能となる。また、この場合メタル配線７の厚さがメタル配線１３に比べて薄いため、層間絶縁膜１０の膜厚を薄くすることが可能となり、タングステンプラグ１２を形成する際に、より埋め込み易くなる。
【００３０】
　本実施形態では、参考例の場合と同様に、二層メタル配線構造としたことにより、隣接するメタル配線の間隔及びメタル配線のピッチを従来の場合に比べて大きくすることが可能となり、メタル配線の幅を太くすることができる。これにより、メモリセルを微細化しても、メタル配線は従来の場合に比べて微細化する必要がなく、メタル配線の信頼性の低下および信号の遅延の発生を防止することができる。
【００３１】
　また図７および図８に示した実施形態においては、メタル配線７とメタル配線１３の材料を変えないで、一方のメタル配線の厚さを変えたが、本発明の他の実施形態では、一方のメタル配線の固有抵抗率が他方のメタル配線の固有抵抗率と異なるような材料を用いても良い。この場合、配線幅ｂと配線間スペースｃとの和は、メタル配線７とメタル配線１３で同一とし、一方のメタル配線の配線幅を変えるか、メタル配線７間の層間絶縁膜１０とメタル配線１３間の絶縁膜１６について互いに誘電率が異なる材料を用いることにより、配線抵抗Ｒと配線間容量Ｃとの積がメタル配線７とメタル配線１３で実質的に同一となるようにする。特に、メタル配線１３を周辺回路領域の電源線と共用する場合には、メタル配線１３の材料として、例えば銅を用いれば、固有抵抗率が低いため電源線としての電流密度を高くすることができるというメリットがある。この場合、メタル配線７間の層間絶縁膜１０は、比誘電率が低い材料とすれば、下層のメタル配線７を周辺回路側で信号線に用いたとしても信号伝達を高速に行うことができる。
【００３２】
　また、図７および図８に示した実施形態と同様、メタル配線７とメタル配線１３の間で配線材料を変えず、抵抗Ｒと配線間容量Ｃの積を互いに実質的に同一としつつ、配線幅および配線間の絶縁膜の比誘電率を異ならせても良い。すなわち、本発明の他の実施形態においては、メタル配線７とメタル配線１３の間で、配線材料の固有抵抗率、配線幅および配線間の絶縁膜の比誘電率のうちの２つまたは３つを異ならせて、配線抵抗Ｒと配線間容量Ｃとの積がメタル配線７とメタル配線１３とで実質的に同一となるようにするのが良い。このとき、メタル配線７とメタル配線１３は厚さが互いに同一であっても、図７に示したように、互いに異なる厚さとしても良い。
【００３３】
　また、メタル配線７とメタル配線１３の材料を変える場合は、図１５に示すように、一方のメタル配線を単層とし、他方のメタル配線を多層（図１５では２層）としても良い。この場合、配線厚さａ、配線幅ｂ、および配線間スペースｃは、メタル配線７とメタル配線１３で同一とし、配線抵抗Ｒと配線間容量Ｃとの積がメタル配線７とメタル配線１３とで実質的に同一となるようにするのが良い。例えば、図１５においては、メタル配線７は単層、メタル配線１３は配線層１３Ａ、１３Ｂからなる２層構造であって、メタル配線７の配線厚さをａ、配線幅をｂ、固有抵抗率をρとし、配線層１３Ａの配線厚さをａ１、配線幅をｂ、固有抵抗率をρ１、配線層１３Ｂの配線厚さをａ２、配線幅をｂ、固有抵抗率をρ２とし、各配線は同じ長さＬでかつ層間絶縁膜１０と保護膜１６との材質が同じであると仮定する。すると、メタル配線７の抵抗Ｒは、Ｒ＝ρ×Ｌ／（ｂ×ａ）、配線層１３Ａの抵抗Ｒ１は、Ｒ１＝ρ１×Ｌ／（ｂ×ａ１）、配線層１３Ｂの抵抗Ｒ２は、Ｒ２＝ρ２×Ｌ／（ｂ×ａ２）と表される。したがって、メタル配線１３の抵抗がメタル配線７の抵抗Ｒと同じとなるようにすれば、すなわち、
　　　　　　　　１／Ｒ＝１／Ｒ１＋１／Ｒ２　　　　・・・（１）
であれば、配線抵抗Ｒと配線間容量Ｃとの積がメタル配線７とメタル配線１３とで実質的に同一となる。
【００３４】
　また、メタル配線１３の厚さａは、配線層１３Ａの厚さａ１と配線層１３Ｂの厚さａ２との和、すなわち
　　　　　　　　ａ＝ａ１＋ａ２　　　　　・・・（２）
である。
【００３５】
　固有抵抗率ρ、ρ１、ρ２を既知として、配線層１３Ａの厚さａ１と配線層１３Ｂの厚さａ２を上記（１）式および（２）式から求めれば、この値ａ１、ａ２が配線抵抗Ｒと配線間容量Ｃとの積がメタル配線７とメタル配線１３とで実質的に同一となる解を与える。なお、図１５に示す例はメタル配線１３は２層構造であったが、３層以上の多層構造であってもよい。
【００３６】
　また、メタル配線７とメタル配線１３をともに、互いに異なる材料からなる多層構造としてもよいし、互いに同一の材料からなる多層構造であって、多層構造中の各層の厚さを変えてもよい。このように、メタル配線７とメタル配線１３の多層構造のメンバーの材料が異なるかまたはメンバーの厚さ等の構成が異なる場合に、メタル配線７とメタル配線１３のそれぞれの合成抵抗Ｒが異なるときには、配線抵抗Ｒと配線間容量Ｃとの積がメタル配線７とメタル配線１３とで実質的に同一となるように、メタル配線の配線幅やメタル配線間の層間絶縁膜の材料を変える必要がある。
【００３７】
　なお、上層のメタル配線１３の材料として銅を用い、下層のメタル配線７にメタル配線１３よりも固有抵抗率の高い材料、例えばアルミニウムを用いる他の例としては、図１４に示すように、メモリ回路３２と論理回路３４が１チップ上に混載された半導体記憶装置３０を挙げることができる。このようなメモリ回路３２と論理回路３４が１チップ上に混載された半導体記憶装置３０にも本発明を適用可能であることは云うまでもない。
【００３８】
　このようなメモリ回路３２と論理回路３４が１チップ上に混載された半導体記憶装置３０の一具体例の断面図を図１６に示す。メモリ回路３２は、ＥＥＰＲＯＭであって、半導体基板４０上に、ワード線により選択される電気的に書き換え可能なメモリセル４１が複数個直列接続されてＮＡＮＤセルを構成するように形成されている。各メモリセル４１は、トンネル酸化膜４１ａを介して形成された浮遊ゲート４１ｂと、浮遊ゲート４１ｂ上に形成された層間ゲート絶縁膜４１ｃと、層間ゲート絶縁膜４１ｃ上に形成されたワード線となる制御ゲート４１ｄを備えている。そして、各メモリセル４１は、ソース・ドレイン拡散層４２を介して直列接続されている。
【００３９】
　また、ＮＡＮＤセルは、層間絶縁膜４４に設けられたコンタクト４５を介して配線４７に接続されている。配線４７は層間絶縁膜４４上に形成された層間絶縁膜４６内に埋め込まれている。配線４７は、配線４７を覆う層間絶縁膜４８に設けられたビア４９を介して第１ビット線５０に接続されている。なお、図示しない他のＮＡＮＤセルが、層間絶縁膜４６内に埋め込まれた配線４７と同層の図示しない他の配線に接続され、この他の配線が層間絶縁膜４８、および第１ビット線５０上に形成された層間絶縁膜５１に設けられた破線で示すビア５２を介して第２ビット線５３に接続される。
【００４０】
　一方、論理回路３４は、半導体基板４０上に論理素子を構成するトランジスタ６０ａ、６０ｂが形成され、各トランジスタ６０ａ、６０ｂは素子分離絶縁膜６１によって素子分離されている。各トランジスタのソース・ドレイン拡散層４２は層間絶縁膜４４に設けられたコンタクト４５ａを介してパッド４７ａに接続されている。なお、パッド４７ａは層間絶縁膜４４上に形成された層間絶縁膜４６内に埋め込まれている。そして、パッド４７ａは、層間絶縁膜４８に設けられたビア４９ａを介して第１ビット線５０と同層となる配線５０ａ、５０ｂに接続されるか、または層間絶縁膜４８、５１に形成されたビア５２ａを介して配線５３ａに接続される。なお、配線５０ｂは、層間絶縁膜５１に形成されたビア５２ｂを介して配線５３ｂに接続される。配線５３ａ、５３ｂは、第２ビット線５３と同層となっている。また、配線５３ａは、配線５３ａ、５３ｂを覆う層間絶縁膜５５に設けられたビア５４を介して配線５７に接続する。配線５７は、層間絶縁膜５５上に形成された層間絶縁膜５６に埋め込まれている。このように、論理回路３４において、種種の配線層を用いるのは、配線パターンの構成を、面積または距離に関して最適化するためである。
【００４１】
　図１６に示したように、メモリ回路３２と論理回路３４が混載された半導体記憶装置においては、一般にこれらの回路間で配線や層間絶縁膜は共有している。さらに論理回路３４における配線パターンが最適化されるように配線の厚さ、材料、層間絶縁膜の材料が選択される。そのうえで、図１６に示した実施形態では、例えば第１ビット線５０と第２ビット線５３の配線幅を互いに異ならせることで、第１ビット線５０の配線間の配線容量と配線抵抗の積と、第２ビット線５３の配線間の配線容量と配線抵抗の積とが実質的に同一となるように構成されている。なお、図１６において、メモリ回路３２の第１ビット線５０は、論理回路３４の配線５０ａ、５０ｂと、第２ビット線５３は、論理回路３４の配線５３ａ、５３ｂと同層となるように形成したが、論理回路３４の他の配線層と同層となるように形成してもよい。
【００４２】
　また、図７および図８に示した実施形態では、メタル配線７、１３の形成方法としてＲＩＥを用いて加工したが、図１６に示した実施形態のようにＲＩＥでの加工が難しい材料、例えば銅を配線材料として用いる場合は、ダマシン配線を用いることができる。ダマシン配線を用いた場合には、配線間に設けられる層間絶縁膜としては誘電率が低い材料を好ましく用いることができる。このように、メタル配線材料として低抵抗材料（例えば、銅）を用い、メタル配線間の絶縁膜材料として低誘電率材料を用いた場合には、信号の伝達に高速性が求められる配線に有効である。
【００４３】
　さらに本発明は、上述したような各実施形態には制約されず、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、強誘電体メモリ等の各種半導体記憶装置に適用できることは云うまでもない。
【００４４】
　以上、述べたように、本発明の実施形態によれば、メモリセルの微細化を行ってもメタル配線の信頼性の低下および信号の遅延の発生を可及的に防止することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態の参考例となる半導体記憶装置の製造工程を示す断面図。
【図２】本発明の一実施形態の参考例となる半導体記憶装置の製造工程を示す断面図。
【図３】本発明の一実施形態の参考例となる半導体記憶装置の構成を示す断面図。
【図４】参考例の半導体記憶装置のメタル配線の平面図。
【図５】タングステン配線の構成を示す平面図。
【図６】図５に示す切断線Ｂ−Ｂで切断した断面図。
【図７】本発明の一実施形態による半導体記憶装置の構成を示す断面図。
【図８】本発明の一実施形態による半導体記憶装置のメタル配線の平面図。
【図９】従来の半導体記憶装置の製造工程断面図。
【図１０】従来の半導体記憶装置の製造工程断面図。
【図１１】従来の半導体記憶装置によるメタル配線の平面図。
【図１２】配線のエレクトロマイグレーション特性を示す図。
【図１３】配線幅と配線の時定数との関係を示す図。
【図１４】メモリ回路と論理回路が混載された半導体記憶装置の構成を示すブロック図。
【図１５】本発明の一実施形態の変形例による半導体記憶装置の構成を示す断面図。
【図１６】メモリ回路と論理回路が混載された半導体記憶装置の一例の構成を示す断面図。
【符号の説明】
【００４６】
１　シリコン半導体基板
２　層間絶縁膜
３　タングステン配線
４　層間絶縁膜
５　レジストパターン
６　タングステンプラグ
７　メタル配線
７ａ　バリアメタル
７ｂ　Ａｌ層
７ｃ　バリアメタル
１０　層間絶縁膜
１１　レジストパターン
１２　タングステンプラグ　
１３　メタル配線
１３ａ　バリアメタル
１３ｂ　Ａｌ層
１３ｃ　バリアメタル
１６　保護膜
１７　ビアホール
１８　ビアホール
５１　素子分離絶縁膜
５３　活性領域
５７　ビット線コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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