(57)【要約】【課題】本発明の目的は、クロック同期式半導体記憶装置において、使用される各周波数で最適な、かつプロセス、温度、電圧変動に対する変動量の小さいディレイを提供することにある。【解決手段】本発明のクロック同期式半導体記憶装置は、クロック情報記憶部、動作タイミング生成部、タイミング切替部を具備している。クロック情報記憶部は、入力するクロックに関するクロック情報を記憶している。動作タイミング生成部は、外部クロックに同期する内部クロックに基づいて複数の動作タイミングを生成する。タイミング切替部は、動作タイミング生成部で生成する動作タイミングからクロック情報記憶部で記憶しているクロック情報に基づいて動作のタイミングを選択する。【選択図】  図２
2004273008.tif 000002
【特許請求の範囲】
【請求項１】
入力するクロックに関するクロック情報を記憶するクロック情報記憶部と、
前記クロックに同期する内部クロックに基づいて複数の動作タイミングを生成する動作タイミング生成部と、
前記クロック情報に基づいて前記複数の動作タイミングから特定の動作タイミングを選択するタイミング切替部と
を具備するクロック同期式半導体記憶装置。
【請求項２】
前記クロック情報は、
前記クロックの周波数または周期を識別するコード化したデータである
請求項１に記載のクロック同期式半導体記憶装置。
【請求項３】
前記動作タイミングは、
センスアンプを活性化するタイミングと、
データアンプを活性化するタイミングと
の少なくとも一方を含む請求項１または請求項２に記載のクロック同期式半導体記憶装置。
【請求項４】
前記動作タイミング生成部は、
前記内部クロックを計数する計数回路と、
遅延を生成する組合せ回路による遅延回路と
を含む請求項１から請求項３のいずれかに記載のクロック同期式半導体記憶装置。
【請求項５】
外部から前記クロック情報を入力する外部接続端子を有する
請求項１から請求項４のいずれかに記載のクロック同期式半導体記憶装置。
【請求項６】
前記クロック情報記憶部は、予め設定された前記クロック情報を有する
請求項１から請求項４のいずれかに記載のクロック同期式半導体記憶装置。
【請求項７】
入力するクロックに関するクロック情報を記憶するクロック情報記憶ステップと、
前記クロックに同期する内部クロックに基づいて複数の動作タイミングを生成する動作タイミング生成ステップと、
前記クロック情報に基づいて前記複数の動作タイミングから特定の動作タイミングを選択するタイミング切替ステップと
を具備するクロック同期式半導体記憶装置制御方法。
【請求項８】
前記クロック情報は、
前記クロックの周波数または周期を識別するコード化したデータである
請求項７に記載のクロック同期式半導体記憶装置制御方法。
【請求項９】
前記動作タイミングは、
センスアンプを活性化するタイミングと、
データアンプを活性化するタイミングと
の少なくとも一方を含む請求項７または請求項８に記載のクロック同期式半導体記憶装置制御方法。
【請求項１０】
前記動作タイミング生成ステップは、
前記内部クロックを計数する計数ステップと、
前記内部クロックと非同期に遅延を生成する遅延ステップと
を含む請求項７から請求項９のいずれかに記載のクロック同期式半導体記憶装置制御方法。
【請求項１１】
外部から前記クロック情報を入力する外部接続端子を有する
請求項７から請求項１０のいずれかに記載のクロック同期式半導体記憶装置制御方法。
【請求項１２】
前記クロック情報記憶ステップは、予め設定された前記クロック情報を有する
請求項７から請求項１０のいずれかに記載のクロック同期式半導体記憶装置制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期して動作する半導体メモリに関し、特に内部回路のタイミング信号を生成する技術に関する。
【０００２】
【従来の技術】
従来のクロック同期式半導体記憶装置の構成と動作について特許文献１を参照して説明する。
【０００３】
クロック同期式半導体記憶装置は、動作を示すコマンドをクロック信号に同期して与えて動作させる形式のメモリであり、外部接続端子から入力する制御信号線やアドレス信号線はすべてクロック信号に同期している。クロック同期式半導体記憶装置のメモリチップは、いくつかのバンクと称されるメモリブロックが集まって一つのメモリチップとして機能する。要求された動作を行うメモリブロックは、バンクアドレスによって指定される。
【０００４】
外部接続端子から入力するクロック信号に同期する内部クロックＩＣＬＫは、内部の回路各部へ供給され、動作の基準となる。コマンドは、複数の制御線入力によって表され、クロック信号に同期して入力される。入力されたコマンドは、コマンドデコーダによって解釈される。コマンドデコーダは、ステートマシンであり、外部接続端子から入力する信号（コマンド）に基づいて動作を決定し、内部クロックＩＣＬＫに同期して、行選択制御信号ＡＲＡＳ、ＢＲＡＳ、列選択制御信号ＣＡＳ、読み出し信号ＲＥＡＤ、書き込み信号ＷＲＩＴＥ、バンク活性化信号ＢＡＮＫなどその動作に必要な内部信号を生成する。
【０００５】
複数あるバンクの一つの構成を図５に示す。バンク１０は、セルアレイ１３、ラッチ回路１７、ラッチ回路１８、行アドレスデコーダ１２、ラッチ回路１１、ライトアンプ１６、センスアンプ１４、データアンプ１５を備えている。
【０００６】
セルアレイ１３は、１ビットの情報を記憶するセルがアレイ状に配置された記憶の主体である。ラッチ回路１７は、行選択制御信号ＡＲＡＳを入力し、内部クロックＩＣＬＫに同期させたワード活性化信号ＸＥを出力する。ラッチ回路１８は、ワード活性化信号ＸＥを内部クロックＩＣＬＫによって１クロック時間分遅延させたセンスアンプ活性化信号ＳＥを出力する。
【０００７】
行アドレスデコーダ１２は、行アドレス信号ＸＡＤＤとワード活性化信号ＸＥに基づいて行選択線ＷＬを選択する。ラッチ回路１１は、列アドレス信号ＹＡＤＤ２、バンク活性化信号ＢＡＮＫを入力し、内部クロックＩＣＬＫに同期して、ビット線対ＢＬを選択する。
【０００８】
ライトアンプ１６は、内部バス対ＲＷＢＵＳと内部信号ＢＡＮＫに基づいて、書き込みデータ信号ＷＩを出力する。センスアンプ１４は、読み出し時には、センスアンプ活性化信号ＳＥとビット線対ＢＬに基づいてセルアレイ１３からデータを読み出して読み出しデータ信号ＲＯに出力し、書き込み時には、書き込みデータ信号ＷＩとセンスアンプ活性化信号ＳＥとビット線対ＢＬに基づいてデータをセルアレイ１３に書き込む。データアンプ１５は、読み出しデータ信号ＲＯ、データアンプ活性化信号ＤＥ、バンク活性化信号ＢＡＮＫに基づいて内部バス対ＲＷＢＵＳに読み出したデータを出力する。
【０００９】
図６に従ってデータの読み出しに関連する動作を説明する。データの読み出しは、まず読み出すデータが格納されているバンクに対してアクティブコマンドを発行し、バンクを活性化する。その後、活性化したバンクに対してリードコマンドを発行してデータを読み出すという２段階の手順となる。
【００１０】
外部からサイクルＣ４において、バンク１０に対してのアクティブコマンドを受けると、コマンドデコーダは、行選択制御信号ＡＲＡＳを活性化する。行選択制御信号ＡＲＡＳをラッチ回路１７で内部クロックＩＣＬＫに基づいて１サイクル遅延させ、サイクルＣ５においてワード活性化信号ＸＥを活性化する。ワード活性化信号ＸＥが活性化すると、行アドレスデコーダ１２によって行選択線ＷＬが選択され、ビット線対ＢＬにメモリセルデータに応じた差電位が生じる。
【００１１】
ワード活性化信号ＸＥをさらにラッチ回路１８によって１サイクル遅延させ、サイクルＣ６においてセンスアンプ活性化信号ＳＥを活性化する。センスアンプ活性化信号ＳＥが活性化するとビット線対ＢＬの差電位が増幅される。ここまででバンク１０に対するアクティブコマンドの動作が完了する。
【００１２】
その後、リードコマンドが入力され、データを読み出す動作に移る。同一のバンクに対してのリードコマンドは、アクティブコマンドが発行されてから回路の動作時間を考慮して規定されている時間の後に発行される。図６では、リードコマンドは、もう一方のバンクであるバンク２０に対して発行されている例であるため、サイクルＣ５においてリードコマンドが発行されている。リードコマンドが発行されてからの動作は同じであるので、ここでは、サイクルＣ５においてバンク１０に対してリードコマンドが発行されたものと読み替えて説明する。
【００１３】
サイクルＣ５でバンク１０に対してのリードコマンドが入力されると、読み出し信号ＲＥＡＤが活性化し、バンク１０の読み出し動作が開始される。サイクルＣ６での内部クロックＩＣＬＫに同期してデータアンプ活性化信号ＤＥが活性化し、データアンプ１５が活性化される。データアンプ１５が活性化されると、読み出しデータは、内部バス対ＲＷＢＵＳに伝達される。内部バス対ＲＷＢＵＳに伝達された読み出しデータは、出力用のラッチ回路によって保持されて外部へ出力される。
【００１４】
このようにすると，ワード活性化信号ＸＥが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの時間は、プロセス、温度、電圧等によらず外部クロック１サイクル分の遅延値で動作する。
【００１５】
近年のＤＲＡＭにみられるような外部クロックが４００ＭＨｚ／３００ＭＨｚ（サイクルタイムは２．５ｎｓ／３．３ｎｓ）で使用される場合について、同様の動作を考えてみる。図７は、ワード活性化信号ＸＥとセンスアンプ活性化信号ＳＥを生成する回路を示す。図５におけるラッチ回路１７、ラッチ回路１８の回路に相当し、ディレイ７２と、内部クロックＩＣＬＫに同期するフリップフロップ５段のシフトレジスタ７１を備えている。ディレイ７２はワード活性化信号ＸＥを、シフトレジスタ７１はセンスアンプ活性化信号ＳＥを生成する。
【００１６】
ディレイ７２は、ワード活性化信号ＸＥを伝達するためのバッファとして機能し、その遅延時間γは非常に小さい。ワード活性化信号ＸＥが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの時間は、セルアレイ１３からビット線対ＢＬにデータを読み出す時間である。ビット線対ＢＬに生じる微妙な電位差が十分でない時に、センスアンプ活性化信号ＳＥが活性化してセンスアンプ１４を駆動させると誤動作を生じる。そのため、外部クロックの周波数が高くなっても、ワード活性化信号ＸＥが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの時間を単純に短縮することはできないが、その時間を１２．５ｎｓとする。センスアンプ活性化信号ＳＥは、行選択制御信号ＡＲＡＳからシフトレジスタ７１によって内部クロックＩＣＬＫ５サイクル（１２．５ｎｓ）遅延させて生成される。
【００１７】
図８は、外部クロックが４００ＭＨｚの場合の動作を示すタイミングチャートである。アクティブコマンドが発行されてからリードコマンドが発行されるまでの最短時間ｔＲＣＤｍｉｎは、回路の動作時間を考慮してクロック７サイクル（１７．５ｎｓ）と規定する。
【００１８】
アクティブコマンドを受けると、行選択制御信号ＡＲＡＳが活性化し、ディレイ７２を介してワード活性化信号ＸＥが活性化する。行選択制御信号ＡＲＡＳをシフトレジスタ７１で遅延させ、センスアンプ活性化信号ＳＥが５サイクル後（サイクルＣ５）に活性化する。
【００１９】
サイクルＣ７にリードコマンドを受けると、データアンプ活性化信号ＤＥが活性化する。ところで、特開平０８−１２９８８７には明記されていないが、データアンプ活性化信号ＤＥが活性化する前に、センスアンプ選択信号ＹＳが活性化し、読み出しデータ信号ＲＯに微小差電位のリードデータが出てくることは周知の事実である。よって、リードコマンドを受けると、まずセンスアンプ選択信号ＹＳが活性化し、読み出しデータ信号ＲＯに微小差電位のリードデータが出力された後、データアンプ活性化信号ＤＥが活性化し、読み出しデータ信号ＲＯを増幅する。
【００２０】
行選択制御信号ＡＲＡＳが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの時間は１２．５ｎｓ、センスアンプ活性化信号ＳＥが活性化してからセンスアンプ選択信号ＹＳが活性化するまでの時間は５．０ｎｓである。この遅延値は、外部クロックの周期で決まるため、プロセス、温度、電圧変動にはほとんど依存せず１２．５ｎｓと５．０ｎｓ付近に保たれる。
【００２１】
この回路において、外部クロックが３００ＭＨｚとなった場合のタイミングチャートを図９に示す。アクティブコマンド発行からリードコマンド発行までの最短時間ｔＲＣＤｍｉｎは、４００ＭＨｚ動作時と同様にアクティブコマンド発行から７サイクルとすると、２３．１ｎｓとなる。４００ＭＨｚ動作時の１７．５ｎｓに対して性能が低下するため、３００ＭＨｚ動作時はｔＲＣＤｍｉｎを６サイクルとして１９．８ｎｓに短縮するのが一般的である。
【００２２】
行選択制御信号ＡＲＡＳが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの時間は、内部クロックＩＣＬＫの５サイクル分であるから１６．５ｎｓとなる。ｔＲＣＤｍｉｎは、内部クロックＩＣＬＫの６サイクル分であるから１９．８ｎｓとなり、センスアンプ活性化信号ＳＥが活性化してからセンスアンプ選択信号ＹＳが活性化するまでの時間は３．３ｎｓとなる。センスアンプ活性化信号ＳＥが活性化してからセンスアンプ選択信号ＹＳが活性化するまでの時間が３．３ｎｓでは、必要な遅延が得られずセンスマージンの悪化を招き、安定動作は不可能である。
【００２３】
これを回避するためには、性能低下を許容して、ｔＲＣＤｍｉｎを７サイクル（２３．１ｎｓ）とするか、センスアンプ活性化信号ＳＥを生成する回路にクロック周期に依存しないで遅延時間を生成できるインバータチェーンで代表されるようなディレイを使わざるを得ない。インバータチェーン方式のディレイはプロセス、温度、電圧変動で大きく変動するため、あらゆる条件で安定した動作マージンを得ることが難しい。
【００２４】
クロック信号によって電源、温度依存などを排除する技術として、同期式マスクＲＯＭにおいて、センスアンプ活性化信号やラッチ取込信号を、コマンド入力信号を起点として、設定されたレイテンシのクロック数に応じたサイクル後のクロック信号の立ち上がり、または立ち下がりに同期させてパルス幅を決定し、タイミングを発生させ、電源、温度依存や、トランジスタのしきい値電圧依存に関係なくタイミングを適正化できる技術が知られていた（例えば、特許文献２参照）。
【００２５】
さらに、特開平１０−１９９２５１号公報によれば、工程の変化や供給電圧のノイズ、温度変化等に影響を受けず、適切な時間が経過した後にセンスアンプを動作させることが可能なセンスアンプイネーブル信号発生装置を提供することを目的とし、メモリアレイの行アドレスを選択するためのＲＡＳＢ信号が入力されるとともに、クロック信号に同期して信号を出力し、前記ＲＡＳＢ信号の入力が停止すると動作が停止するカウント手段と、このカウント手段によって出力されたカウント値が予めプログラムされた時間遅延設定値まで増加すると、センスアンプの動作開始を指示するセンスアンプイネーブル信号を出力し、前記ＲＡＳＢ信号の入力が停止すると、前記センスアンプイネーブル信号の出力を停止する比較手段と、を備えることを特徴とする技術が知られていた。
【００２６】
【特許文献１】
特開平８−１２９８８７号公報
【特許文献２】
特開２０００−２８５６８７号公報
【特許文献３】
特開平１０―１９９２５１号公報
【００２７】
【発明が解決しようとする課題】
本発明の目的は、想定される各周波数で最適な、且つプロセス、温度、電圧変動に対する変動量の小さいディレイを提供することにある。
【００２８】
また、本発明の他の目的は、使用される各周波数において安定に動作するクロック同期式半導体記憶装置を提供することにある。
【００２９】
さらに、本発明の他の目的は、本来持つ性能を充分に引き出し、コストパフォーマンスの高いメモリシステムを構築することにある。
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３０】
本発明の観点では、クロック同期式半導体記憶装置は、クロック情報記憶部（３１）、動作タイミング生成部（４０）、タイミング切替部（６０）を具備している。クロック情報記憶部（３１）は、外部から入力するクロックに関するクロック情報を記憶している。動作タイミング生成部（４０）は、外部から入力するクロックに同期している内部クロックに基づいて複数の動作タイミングを生成する。タイミング切替部（６０）は、クロック情報記憶部（３１）で記憶しているクロック情報に基づいて、動作タイミング生成部（４０）で生成する複数の動作タイミングから特定の動作タイミングを選択する。
【００３１】
上記のクロック同期式半導体記憶装置において、クロック情報は、外部から入力するクロックの周波数または周期を識別するコード化したデータである。
【００３２】
上記のクロック同期式半導体記憶装置において、動作タイミング生成部（４０）で生成する動作タイミングは、センスイネーブル信号（ＳＥ）によって示されるセンスアンプ（１４）を活性化するタイミングと、データアンプ活性化信号（ＤＥ）によって示されるデータアンプ（１５）を活性化するタイミングとの少なくとも一方のタイミングを含んでいる。
【００３３】
上記のクロック同期式半導体記憶装置において、動作タイミング生成部（４０）は、計数回路（４１〜４６、５１〜５３）と遅延回路（５５、５６、５７）とを含んでいる。計数回路（４１〜４６、５１〜５３）は、内部クロックに基づいて遅延時間を計数する。遅延回路（５５、５６、５７）は、組合せ回路によって遅延（アナログディレイ）を生成する。
【００３４】
上記のクロック同期式半導体記憶装置は、クロック情報記憶部（３１）に記憶するクロック情報を入力する外部接続端子（３２）を有する。クロック情報は、外部接続端子（３２）から随時与えられる。
【００３５】
上記のクロック同期式半導体記憶装置は、クロック情報を製造の過程において予めクロック情報記憶部（３１）に設定する。設定は、ヒューズ切断、ボンディングオプションなどで行ってもよい。
【００３６】
本発明の観点では、クロック同期式半導体記憶装置制御方法は、クロック情報記憶ステップと、動作タイミング生成ステップと、タイミング切替ステップとを具備している。クロック情報記憶ステップは、外部から入力するクロックに関するクロック情報を記憶する。動作タイミング生成ステップは、外部から入力するクロックに同期している内部クロックに基づいて複数の動作タイミングを生成する。タイミング切替ステップは、クロック情報記憶ステップで記憶しているクロック情報に基づいて、動作タイミング生成ステップで生成する複数の動作タイミングから特定の動作タイミングを選択する。
【００３７】
上記のクロック同期式半導体記憶装置制御方法において、クロック情報は、外部から入力するクロックの周波数または周期を識別するコード化したデータである。
【００３８】
上記のクロック同期式半導体記憶装置制御方法において、動作タイミング生成ステップで生成する動作タイミングは、センスアンプ（１４）を活性化するタイミングと、データアンプ（１５）を活性化するタイミングとの少なくとも一方を含んでいる。
【００３９】
上記のクロック同期式半導体記憶装置制御方法において、動作タイミング生成ステップは、計数ステップと遅延ステップとを含んでいる。計数ステップは、内部クロックを計数してタイミングを生成する。遅延ステップは、内部クロックと非同期にタイミングを生成する。
【００４０】
上記のクロック同期式半導体記憶装置制御方法において、クロック情報記憶ステップで記憶するクロック情報は、外部接続端子（３２）を通して随時入力される。
【００４１】
上記のクロック同期式半導体記憶装置制御方法において、クロック情報記憶ステップで記憶するクロック情報は、予めクロック情報記憶ステップに組み込まれている。
【００４２】
【発明の実施の形態】
本発明のクロック同期式半導体記憶装置の一実施形態について説明する。
【００４３】
図１は、従来の技術で説明した部分に対応する本発明によるクロック同期式半導体記憶装置の１バンクと共通回路部分に設けられるクロック情報記憶部３１の構成を示したものである。クロック同期式半導体記憶装置は、複数のバンクを含むことが多く、その複数のバンクを共通に制御する回路が存在し、当業者にとってよく知られているので図示はしない。クロック情報記憶部３１は、バンクごとに設けてもよいが、クロック同期式半導体記憶装置の各バンクで共通に使用できるため、装置の共通回路部分に設けるものとする。
【００４４】
クロック情報記憶部３１は、レジスタを備え、使用される外部クロックの周波数を示すコードデータを記憶している。ここでは、クロック周波数４００ＭＨｚと３００ＭＨｚを示すために、クロック周波数４００ＭＨｚに対してコード１を、クロック周波数３００ＭＨｚに対してコード０を対応させる。１ビットの情報であるから、フロップフロップに情報を保持してもよい。外部クロックの種類は、３種以上であってもよく、それぞれを識別するコードデータで記憶している。記憶する情報は、随時外部入力端子３２から与えられ、レジスタに記憶している。また、レジスタではなく、ヒューズ切断やボンディングオプションなどによって、製造する過程で予め記憶させておいてもよい。記憶しているクロック情報は、バンク制御部２１にクロック情報信号ｃｙｃ３００、ｃｙｃ４００として出力される。クロック情報信号ｃｙｃ３００、ｃｙｃ４００は、それぞれ外部クロック３００ＭＨｚ、４００ＭＨｚに対応している。
【００４５】
バンク１０は、セルアレイ１３、ＹＳ生成回路２２、バンク制御部２１、行アドレスデコーダ１２、ラッチ回路１１、ライトアンプ１６、センスアンプ１４、データアンプ１５を備えている。
【００４６】
セルアレイ１３は、１ビットの情報を記憶するセルがアレイ状に配置された記憶の主体である。ＹＳ生成回路２２は、センスアンプを選択するセンスアンプ選択信号ＹＳを列選択制御信号ＣＡＳから内部クロックＩＣＬＫに同期させて生成する。
【００４７】
バンク制御部２１は、行選択制御信号ＡＲＡＳ、列選択制御信号ＣＡＳを入力し、クロック情報記憶部３１に記憶しているクロック情報と内部クロックＩＣＬＫに基づいて、ワード活性化信号ＸＥ、センスアンプ活性化信号ＳＥ、データアンプ活性化信号ＤＥを出力する。
【００４８】
行アドレスデコーダ１２は、行アドレス信号ＸＡＤＤとワード活性化信号ＸＥに基づいて行選択線ＷＬを選択する。ラッチ回路１１は、列アドレス信号ＹＡＤＤ２、バンク活性化信号ＢＡＮＫを入力し、内部クロックＩＣＬＫに同期して、ビット線対ＢＬを選択する。
【００４９】
ライトアンプ１６は、内部バス対ＲＷＢＵＳと内部信号ＢＡＮＫに基づいて、書き込みデータ信号ＷＩを出力する。センスアンプ１４は、センスアンプ選択信号ＹＳで選択され、読み出し時には、センスアンプ活性化信号ＳＥとビット線対ＢＬに基づいてセルアレイ１３からデータを読み出して読み出しデータ信号ＲＯに出力し、書き込み時には、書き込みデータ信号ＷＩとセンスアンプ活性化信号ＳＥとビット線対ＢＬに基づいてデータをセルアレイ１３に書き込む。データアンプ１５は、読み出しデータ信号ＲＯ、データアンプ活性化信号ＤＥ、バンク活性化信号ＢＡＮＫに基づいて内部バス対ＲＷＢＵＳに読み出したデータを出力する。
【００５０】
バンク制御部２１は、図２に示すように、動作タイミング生成部４０とタイミング切替部６０とを備えている。動作タイミング生成部４０は、フリップフロップによる計数回路部分と組合せ回路による遅延回路部分を含んでいる。
【００５１】
計数回路部分は、フリップフロップによるシフトレジスタによって、行選択制御信号ＡＲＡＳと列選択制御信号ＣＡＳの２系統の入力信号に対してそれぞれ２種類の内部クロックＩＣＬＫに同期した遅延を生成する。行選択制御信号ＡＲＡＳに対して、３．５サイクル分の遅延をフリップフロップ４１、４２、４３、４６で、５サイクル分の遅延をフリップフロップ４１、４２、４３、４４、４５で形成するシフトレジスタによって生成する。列選択制御信号ＣＡＳに対して、２サイクル分の遅延をフリップフロップ５１、５２で、２．５クロック分の遅延をフリップフロップ５１、５２、５３で形成するシフトレジスタによって生成する。
【００５２】
遅延回路部分は、組合せ回路によって遅延（アナログディレイ）を生成する。遅延時間γのタイミングを生成するディレイ５５、遅延時間αのタイミングを生成するディレイ５６、遅延時間βを生成するディレイ５７を備えている。
【００５３】
計数回路部分と遅延回路部分の組合せによって、ワード活性化信号ＸＥと、センスアンプ活性化信号ＳＥの基になる２種類の信号と、データアンプ活性化信号ＤＥの基になる２種類の信号が生成される。ワード活性化信号ＸＥは、ディレイ５５によって、行選択制御信号ＡＲＡＳから遅延時間γだけ遅れる信号となる。行選択制御信号ＡＲＡＳから、さらに、センスアンプ活性化信号ＳＥの基になる内部信号ＳＥＡと内部信号ＳＥＢの２種類の信号が生成される。内部信号ＳＥＡは、行選択制御信号ＡＲＡＳから３．５サイクル＋αの遅延と、内部信号ＳＥＢは、５サイクルの遅延となる。データアンプ活性化信号ＤＥの基になる２種類の信号は、列選択制御信号ＣＡＳから２サイクル遅延した内部信号ＤＥＡと２．５サイクル＋β遅延した内部信号ＤＥＢ信号である。
【００５４】
タイミング切替部６０は、クロック情報記憶部３１に記憶されているクロック情報によって動作タイミング生成部４０で生成した信号を選択し、切り替える。クロック情報記憶部３１から入力するクロック情報信号ｃｙｃ３００とクロック情報信号ｃｙｃ４００は、それぞれ外部クロック３００ＭＨｚ、４００ＭＨｚに対応した信号を選択することを指示している。タイミング切替部６０は、セレクタ回路６１とセレクタ回路６２を備えている。セレクタ回路６１は、Ａ側に接続する内部信号ＳＥＡとＢ側に接続する内部信号ＳＥＢからセンスアンプ活性化信号ＳＥを選択する。セレクタ回路６２は、Ａ側に接続する内部信号ＤＥＡとＢ側に接続する内部信号ＤＥＢからデータアンプ活性化信号ＤＥを選択する。クロック情報信号ｃｙｃ３００によって、セレクタ回路６１とセレクタ回路６２のＡ側が、クロック情報信号ｃｙｃ４００によって、セレクタ回路６１とセレクタ回路６２のＢ側が選択される。
【００５５】
図３は、クロック情報記憶部３１からｃｙｃ４００が出力されているとき（外部クロック４００ＭＨｚ動作時）の動作を示すタイミングチャートである。アクティブコマンドによってロウアドレスを確定してからリードコマンドによってカラムアドレスを確定するまでの時間ｔＲＣＤは、７サイクルとしてあるので、アクティブコマンドは、サイクルＣ０で、リードコマンドはサイクルＣ７で入力される。タイミング切替部６０は、Ｂ側が選択されている状態になっている。
【００５６】
サイクルＣ０において、アクティブコマンドを受けると、行選択制御信号ＡＲＡＳが活性化し、ディレイ５５によって遅延時間γ後にワード活性化信号ＸＥが活性化する。行選択制御信号ＡＲＡＳから５サイクル遅延して内部信号ＳＥＢが活性化する。この信号がタイミング切替部６０でセンスアンプ活性化信号ＳＥとして選択され、センスアンプを活性化する。行選択制御信号ＡＲＡＳが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの遅延時間は、２．５ｎｓ×５サイクル＝１２．５ｎｓとなる。
【００５７】
サイクルＣ７において、リードコマンドを受けると、列選択制御信号ＣＡＳが活性化し、ＹＳ生成回路２２で内部クロックＩＣＬＫに同期したセンスアンプ選択信号ＹＳが生成される。一方、列選択制御信号ＣＡＳは動作タイミング生成部４０に入力され、内部信号ＤＥＢが列選択制御信号ＣＡＳから２．５サイクル＋β遅延して活性化する。この信号が、データアンプ活性化信号ＤＥとしてタイミング切替部６０によって選択される。データアンプ活性化信号ＤＥによってデータアンプが活性化し、読み出しデータが出力される。センスアンプ選択信号ＹＳが活性化してからデータアンプ活性化信号ＤＥが活性化するまでの遅延時間は、２．５ｎｓ×２．５サイクル＋β＝６．６ｎｓとなる。
【００５８】
次に、外部クロックが３００ＭＨｚの場合の動作について、図４に示すタイミングチャートによって説明する。クロック情報記憶部３１からｃｙｃ３００が出力され、タイミング切替部６０は、Ａ側の信号が選択される状態になっている。外部クロックが４００ＭＨｚの場合に７サイクルであった時間ｔＲＣＤは、１サイクル少ない６サイクルとし、アクティブコマンドはサイクルＣ０で、リードコマンドはサイクルＣ６で入力される。
【００５９】
サイクルＣ０において、アクティブコマンドを受けると、行選択制御信号ＡＲＡＳが活性化し、ディレイ５５によって遅延時間γ後にワード活性化信号ＸＥが活性化する。行選択制御信号ＡＲＡＳから３．５サイクル＋α遅延して内部信号ＳＥＡが活性化し、タイミング切替部６０でセンスアンプ活性化信号ＳＥとして選択される。センスアンプ活性化信号ＳＥによってセンスアンプを活性化する。行選択制御信号ＡＲＡＳが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの遅延時間は、３．３ｎｓ×３．５サイクル＋α＝１２．５ｎｓとなる。
【００６０】
サイクルＣ６において、リードコマンドを受けると、列選択制御信号ＣＡＳが活性化し、ＹＳ生成回路２２で内部クロックＩＣＬＫに同期したセンスアンプ選択信号ＹＳが生成される。一方、列選択制御信号ＣＡＳは動作タイミング生成部４０に入力され、内部信号ＤＥＡが列選択制御信号ＣＡＳから２サイクル遅延して活性化する。この信号が、データアンプ活性化信号ＤＥとしてタイミング切替部６０によって選択される。データアンプ活性化信号ＤＥによってデータアンプが活性化し、読み出しデータが出力される。センスアンプ選択信号ＹＳが活性化してからデータアンプ活性化信号ＤＥが活性化するまでの遅延時間は、３．３ｎｓ×２サイクル＝６．６ｎｓとなる。
【００６１】
以上から、行選択制御信号ＡＲＡＳが活性化してからセンスアンプ活性化信号ＳＥが活性化するまでの時間は、４００ＭＨｚの時には２．５ｎｓ×５サイクル＝１２．５ｎｓ、３００ＭＨｚの時には３．３ｎｓ×３．５サイクル＋α＝１２．５ｎｓとなっている。また、データアンプ活性化信号ＤＥは、列選択制御信号ＣＡＳが活性化し、センスアンプ選択信号ＹＳが活性化してから、４００ＭＨｚの時２．５サイクル＋β後に、３００ＭＨｚの時２サイクル後に活性化し、リードデータが出力される。センスアンプ選択信号ＹＳが活性化してからデータアンプ活性化信号ＤＥが活性化するまでの時間は、４００ＭＨｚの時２．５ｎｓ×２．５＋β＝６．６ｎｓ、３００ＭＨｚの時３．３ｎｓ×２＝６．６ｎｓと一定にすることができる。遅延時間α（０．９５ｎｓ）、β（０．３５ｎｓ）は、インバータ遅延のディレイで作っているため、プロセス、温度、電圧などによる遅延値の変動がみられる。遅延時間α、βの絶対値はそれぞれ０．９５ｎｓ、０．３５ｎｓと短時間である。プロセス、温度、電圧などによる遅延の変動量は、さらに短時間となり、全体の遅延時間に対する影響は小さい。
【００６２】
また、従来の回路をそのまま拡張した回路で、必要な遅延が得られずセンスマージンの悪化を招くおそれのあった、センスアンプ活性化信号ＳＥが活性化してからセンスアンプ選択信号ＹＳが活性化するまでの時間は、４００ＭＨｚの時２．５ｎｓ×２サイクル＝５ｎｓ、３００ＭＨｚの時３．３×２．５サイクル−α＝７．３ｎｓとなり、安定動作が可能となる。
【００６３】
【発明の効果】
本発明によれば、プロセス、温度、電圧変動による影響が少ない安定した、かつ動作速度に対する適切なディレイ回路を実現することができる。
【００６４】
また、本発明によれば、クロック周波数の情報を用いてクロック数を切り替えることによって各周波数に応じて安定した動作を行うクロック同期式半導体記憶装置を提供することができる。
【００６５】
さらに、本発明によれば、クロック周波数に応じたｔＲＣＤｍｉｎなどの時間設定が可能となり、本来持つ性能を充分に引き出し、コストパフォーマンスの高いメモリシステムを構築することができる。
【図面の簡単な説明】
【図１】実施の形態に係るクロック同期式半導体記憶装置におけるバンクの構成を示すブロック図である。
【図２】同バンク制御部の構成を示すブロック図である。
【図３】同４００ＭＨｚ動作時の動作を説明するタイミングチャートである。
【図４】同３００ＭＨｚ動作時の動作を説明するタイミングチャートである。
【図５】従来のクロック同期式半導体記憶装置におけるバンクの構成を示すブロック図である。
【図６】同バンクの動作を説明するタイミングチャートである。
【図７】同バンクの動作クロックを高速化した場合のタイミングを生成する回路を示す回路図である。
【図８】同バンクの４００ＭＨｚ動作時の動作を説明するタイミングチャートである。
【図９】同バンクの３００ＭＨｚ動作時の動作を説明するタイミングチャートである。
【符号の説明】
１０  バンク
１１  ラッチ回路
１２  行アドレスデコーダ
１３  セルアレイ
１４  センスアンプ
１５  データアンプ
１６  ライトアンプ
１７  ラッチ回路
１８  ラッチ回路
２１  バンク制御部
２２  ＹＳ生成回路
３１  クロック情報記憶部
３２  外部入力端子
４０  動作タイミング生成部
４１  フリップフロップ
４２  フリップフロップ
４３  フリップフロップ
４４  フリップフロップ
４５  フリップフロップ
４６  フリップフロップ
５１  フリップフロップ
５２  フリップフロップ
５３  フリップフロップ
５５  ディレイ
５６  ディレイ
５７  ディレイ
６０  タイミング切替部
６１  セレクタ回路
６２  セレクタ回路
７１  シフトレジスタ
７２  ディレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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