(57)【要約】【課題】、接地インダクタンスを抑制しつつ、ダイシング・ライン幅を縮小してウエーハ上で無駄な領域を低減できる半導体素子、この半導体素子を用いた半導体装置及びそれらの製造方法を提供することを目的とする。【解決手段】上面と側面と裏面とを備えた半導体素子（２００）であって、前記側面は、前記上面に対して略垂直状に形成された垂直側面部（２２０）と、前記上面から前記裏面に向けて順テーパ状に張り出した斜面側面部（２１０）と、を有し、前記上面から斜面側面部を介して前記裏面に至る配線層（２４０）が設けられたことを特徴とする半導体素子を提供する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
上面と側面と裏面とを備えた半導体素子であって、
前記側面は、前記上面に対して略垂直状に形成された垂直側面部と、前記上面から前記裏面に向けて順テーパ状に張り出した斜面側面部と、を有し、
前記上面から斜面側面部を介して前記裏面に至る配線層が設けられたことを特徴とする半導体素子。
【請求項２】
上面と側面と裏面とを備え、
前記上面に、第１及び第２の主電極と、制御電極と、が設けられ、前記制御電極に与える信号に応じて前記第１及び第２の主電極間のスイッチングが可能な半導体素子であって、
前記側面は、前記上面に対して略垂直状に形成された垂直側面部と、前記上面から前記裏面に向けて順テーパ状に張り出した斜面側面部と、を有し、
前記第１及び第２の主電極及び前記制御電極のいずれかは、前記上面から斜面側面部に延在した配線層に接続されていることを特徴とする半導体素子。
【請求項３】
前記上面は、略四角形であり、
その４辺のうちの対向する一対の辺に対応する側面が前記斜面側面部とされ、前記４辺のうちの他の一対の辺に対応する側面が前記垂直側面部とされたことを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記上面は、略四角形であり、
その４辺のうちの隣り合う２辺に対応する側面が前記斜面側面部とされ、
前記４辺のうちの他の２辺に対応する側面が前記垂直側面部とされたことを特徴とする請求項１または２に記載の半導体素子。
【請求項５】
前記上面は、略四角形であり、
その４辺のうちの１辺に対応する側面が前記斜面側面部とされ、
前記４辺のうちの他の３辺に対応する側面が前記垂直側面部とされたことを特徴とする請求項１または２に記載の半導体素子。
【請求項６】
前記上面は、略四角形であり、
その４辺のうちの３辺に対応する側面が前記斜面側面部とされ、
前記４辺のうちの残りの１辺に対応する側面が前記垂直側面部とされたことを特徴とする請求項１または２に記載の半導体素子。
【請求項７】
前記裏面に金属層が設けられたことを特徴とする請求項１〜６のいずれか１つ記載の半導体素子。
【請求項８】
前記配線層は、動作状態において接地電位とされることを特徴とする請求項１〜７のいずれか１つに記載の半導体素子。
【請求項９】
電極パターンを有する実装基板と、
前記電極パターンの上に設けられた請求項１〜７のいずれか１つに記載の半導体素子と、
を備え、
前記配線層は、前記電極パターンに接続されてなることを特徴とする半導体装置。
【請求項１０】
電極パターンと、第１及び第２の電極パッドと、を有する実装基板と、
前記電極パターンの上に設けられた請求項２記載の半導体素子と、
を備え、
前記配線層は、前記電極パターンに接続され、
前記第１及び第２の主電極及び前記制御電極のうちで前記配線層に接続されていない２つの電極は、それぞれ前記第１及び第２の電極パッドにワイアで接続されてなることを特徴とする半導体装置。
【請求項１１】
前記第１及び第２の電極パッドのいずれか一方に接続された入力整合回路と、前記第１及び第２の電極パッドのいずれか一方に接続されたバイアス制御回路と、
前記第１及び第２の電極パッドのいずれか他方に接続された出力整合回路と、
をさらに備えたことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記電極パターンは、動作状態において接地電位とされることを特徴とする請求項９〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
半導体基板上に複数の半導体素子を形成する工程と、
前記複数の半導体素子のそれぞれの間に設けられた分離領域に溝を形成する工程であって、前記溝の側面として前記基板の主面に対して略垂直な側面と傾斜した側面とを形成することにより、前記複数の半導体素子のそれぞれについて、その側面のいずれかの側面が前記主面に対して略垂直な側面であり他のいずれかの側面が前記主面に対して傾斜した側面となるように、溝を形成する工程と、
前記複数の半導体素子のそれぞれについて、その上面から前記傾斜した側面に延在し前記溝の底に至る配線層を形成する工程と、
前記基板をその裏面側から前記溝に至るまで研磨して、前記複数の半導体素子のそれぞれを分離する工程と、
を備えたことを特徴とする半導体素子の製造方法。
【請求項１４】
前記溝を形成する工程において、前記略垂直な側面と前記傾斜した側面とを併せ持つ非対称溝を形成することを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１５】
前記非対称溝を、刃先の断面形状が非対称であるダイシング・ブレードにより形成することを特徴とする請求項１４記載の半導体素子の製造方法。
【請求項１６】
前記溝を形成する工程において、両側面が前記略垂直な側面である第１の溝と、両側面が前記傾斜した側面である第２の溝と、を形成することを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１７】
前記第１の溝を、刃先の両側面が前記主面に対して略垂直なダイシング・ブレードにより形成し、
前記第２の溝を、刃先の両側面が前記主面に対して傾斜したダイシング・ブレードにより形成することを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項１８】
前記第１の溝の幅は、前記第２の溝の幅よりも狭いことを特徴とする請求項１６または１７に記載の半導体素子の製造方法。
【請求項１９】
前記分離する工程の後に、前記半導体素子の裏面に金属層を形成する工程をさらに備えたことを特徴とする請求項１３〜１８のいずれか１つに記載の半導体素子の製造方法。
【請求項２０】
請求項１３〜１９のいずれか１つに記載の半導体素子の製造方法と、
前記分離する工程により分離された前記半導体素子を、実装基板の上に形成された電極パターンの上に接着する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２１】
前記接着する工程において、前記半導体素子の側面に形成された前記配線層を導線性材料により前記電極パターンに接続することを特徴とする請求項２０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子、半導体装置及びそれらの製造方法に関し、より詳細には、高周波増幅器などに用いることができる半導体素子、半導体装置及びそれらの製造方法に関する。
【０００２】
【従来の技術】
ガリウムヒ素（ＧａＡｓ）系などの化合物半導体を用いて形成されたヘテロ接合バイポーラトランジスタやＭＥＳＦＥＴ（ＭＥｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｅｉｌｄ　ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）などの半導体装置を用いたパワーアンプモジュールは、携帯電話などの分野で広く用いられている。
【０００３】
図２６は、通常、採用される半導体装置の断面構造を表す模式図である。すなわち、実装基板５２０の上に半導体チップ５００がマウントされ、半導体装置５００と実装基板５２０とはボンディング・ワイア５４０によりグラウンド接続されている。しかし、この構造の場合、接地インダクタンスが大きくなり、特に高周波動作させた場合にパワーゲインが劣化するという問題が生ずる。
【０００４】
こうした接地インダクタンスの問題を解決するため、半導体チップの側面に電極を形成する構造が考えられる。
【０００５】
図２７は、本発明者が本発明に至る過程で検討した半導体装置の断面構造を表す模式図である。すなわち、半導体チップ（半導体素子）６００の周囲全ての側面を斜面にして接地電極（グラウンド・メタル）６４０を形成する。一方、実装基板６２０にはグラウンド・パッド６５０を形成しておく。そして、接地電極６４０とグラウンド・パッド６５０とを接続する。このようにすれば、ワイアによる接地インダクタンスの増大を防いで、高周波特性を改善できる。
【０００６】
また一方、特許文献１には、半導体チップに形成したバイアホールを介して実装基板にグラウンド接続する構造が開示されている。
【０００７】
また、特許文献２には、いわゆる「逆メサ（逆テーパ）」状のチップ側面を金属メッキ層でメタライズすることにより、ダイボンディング作業におけるチップ外周部の「ひび」や「かけ」を防ぐ構造が開示されている。
【０００８】
【特許文献１】
特開平５−４７９３７号公報
【特許文献２】
特許第２６３４３００号公報
【０００９】
【発明が解決しようとする課題】
しかし、これらはいずれも、ウエーハから得られる半導体チップの数が減るためにコストが上がるという問題を有する。
【００１０】
すなわち、図２７に表した半導体装置の場合、半導体チップ６００の周囲全ての側面を斜面に加工するためのダイシング・ライン幅が無駄となる。
【００１１】
図２８は、図２７に表した半導体チップ６００の製造途中の状態を表す模式断面図である。すなわち、ウエーハ７００には、多数の半導体チップ６００が並列して形成され、これら半導体チップ同士の間に断面がＶ字状の溝６８０が縦横に形成されている。そして、この溝６８０の上にグラウンド・メタル６４０が形成されている。Ｖ字状の溝６８０は、例えばＶ型のダイシング・ブレードにより形成できる。また、グラウンド・メタル６４０は、金（Ａｕ）めっきにより形成できる。
【００１２】
この後、ウエーハ７００を裏面側から研磨し、同図に一点鎖線で表した位置まで研磨を進めると、図２７に表した半導体チップ６００が得られる。
【００１３】
しかし、この構造の場合、Ｖ字状の溝６８０が深くなるに従って、溝６８０の幅が増加してしまい、ダイシング・ライン幅を広げる必要がある。例えば、最終的な得られるチップの厚みを１００ミクロンとした場合には、ダイシング・ライン幅を２００ミクロン近くも確保する必要が生ずる。こうしたダイシングライン幅の増加は、ウエーハ上で無駄になる領域の増加につながるため、コストアップを招く。
【００１４】
同様の問題は、前述した特許文献１及び特許文献２に開示されている半導体装置においても生ずる。
【００１５】
本発明はかかる課題の認識に基づいてなされたものであり、その目的は、接地インダクタンスを抑制しつつ、ダイシング・ライン幅を縮小してウエーハ上で無駄な領域を低減できる半導体素子、この半導体素子を用いた半導体装置及びそれらの製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の半導体素子は、上面と側面と裏面とを備えた半導体素子であって、前記側面は、前記上面に対して略垂直状に形成された垂直側面部と、前記上面から前記裏面に向けて順テーパ状に張り出した斜面側面部と、を有し、前記上面から斜面側面部を介して前記裏面に至る配線層が設けられたことを特徴とする。
【００１７】
上記構成によれば、接地インダクタンスを抑制しつつ、ダイシング・ライン幅を縮小してウエーハ上で無駄な領域を低減できる半導体素子を提供できる。
【００１８】
また、本発明の第２の半導体素子は、上面と側面と裏面とを備え、前記上面に、第１及び第２の主電極と、制御電極と、が設けられ、前記制御電極に与える信号に応じて前記第１及び第２の主電極間のスイッチングが可能な半導体素子であって、前記側面は、前記上面に対して略垂直状に形成された垂直側面部と、前記上面から前記裏面に向けて順テーパ状に張り出した斜面側面部と、を有し、前記第１及び第２の主電極及び前記制御電極のいずれかは、前記上面から斜面側面部に延在した配線層に接続されていることを特徴とする。
【００１９】
上記構成によっても、接地インダクタンスを抑制しつつ、ダイシング・ライン幅を縮小してウエーハ上で無駄な領域を低減できる半導体素子を提供できる。
【００２０】
上記第１及び第２の半導体素子において、前記上面は、略四角形であり、その４辺のうちの対向する一対の辺に対応する側面が前記斜面側面部とされ、前記４辺のうちの他の一対の辺に対応する側面が前記垂直側面部とされたものとすることができる。
【００２１】
または、前記上面は、略四角形であり、その４辺のうちの隣り合う２辺に対応する側面が前記斜面側面部とされ、前記４辺のうちの他の２辺に対応する側面が前記垂直側面部とされたものとしてもよい。
【００２２】
または、前記上面は、略四角形であり、その４辺のうちの１辺に対応する側面が前記斜面側面部とされ、前記４辺のうちの他の３辺に対応する側面が前記垂直側面部とされたものとしてもよい。
【００２３】
または、前記上面は、略四角形であり、その４辺のうちの３辺に対応する側面が前記斜面側面部とされ、前記４辺のうちの残りの１辺に対応する側面が前記垂直側面部とされたものとしてもよい。
【００２４】
またさらに、前記裏面に金属層が設けられたものとすれば、マウント面に対する接続をより確実に得ることができる。
【００２５】
また、前記配線層は、動作状態において接地電位とされる場合に、効果的である。
【００２６】
一方、本発明の第１の半導体装置は、電極パターンを有する実装基板と、前記電極パターンの上に設けられた上記いずれかの半導体素子と、を備え、前記配線層は、前記電極パターンに接続されてなることを特徴とする。
【００２７】
また、本発明の第２の半導体装置は、電極パターンと、第１及び第２の電極パッドと、を有する実装基板と、前記電極パターンの上に設けられた請求項２記載の半導体素子と、を備え、前記配線層は、前記電極パターンに接続され、前記第１及び第２の主電極及び前記制御電極のうちで前記配線層に接続されていない２つの電極は、それぞれ前記第１及び第２の電極パッドにワイアで接続されてなることを特徴とする。
【００２８】
ここで、前記第１及び第２の電極パッドのいずれか一方に接続された入力整合回路と、前記第１及び第２の電極パッドのいずれか一方に接続されたバイアス制御回路と、前記第１及び第２の電極パッドのいずれか他方に接続された出力整合回路と、をさらに備えたものとすることもできる。
【００２９】
また、前記電極パターンは、動作状態において接地電位とされる場合に、特に効果的である。
【００３０】
一方、本発明の半導体素子の製造方法は、半導体基板上に複数の半導体素子を形成する工程と、前記複数の半導体素子のそれぞれの間に設けられた分離領域に溝を形成する工程であって、前記溝の側面として前記基板の主面に対して略垂直な側面と傾斜した側面とを形成することにより、前記複数の半導体素子のそれぞれについて、その側面のいずれかの側面が前記主面に対して略垂直な側面であり他のいずれかの側面が前記主面に対して傾斜した側面となるように、溝を形成する工程と、前記複数の半導体素子のそれぞれについて、その上面から前記傾斜した側面に延在し前記溝の底に至る配線層を形成する工程と、前記基板をその裏面側から前記溝に至るまで研磨して、前記複数の半導体素子のそれぞれを分離する工程と、を備えたことを特徴とする。
【００３１】
上記構成によれば、接地インダクタンスを抑制しつつ、ダイシング・ライン幅を縮小してウエーハ上で無駄な領域を低減できる半導体素子の製造方法を提供できる。
【００３２】
ここで、前記溝を形成する工程において、前記略垂直な側面と前記傾斜した側面とを併せ持つ非対称溝を形成することができる。
【００３３】
この場合、前記非対称溝を、刃先の断面形状が非対称であるダイシング・ブレードにより形成することができる。
【００３４】
または、前記溝を形成する工程において、両側面が前記略垂直な側面である第１の溝と、両側面が前記傾斜した側面である第２の溝と、を形成してもよい。
【００３５】
この場合には、前記第１の溝を、刃先の両側面が前記主面に対して略垂直なダイシング・ブレードにより形成し、前記第２の溝を、刃先の両側面が前記主面に対して傾斜したダイシング・ブレードにより形成することができる。
【００３６】
そして、前記第１の溝の幅は、前記第２の溝の幅よりも狭いものとすれば、ダイシングライン幅を縮小できる。
【００３７】
また、前記分離する工程の後に、前記半導体素子の裏面に金属層を形成する工程をさらに備えたものとしてもよい。
【００３８】
一方、本発明の半導体装置の製造方法は、上記いずれかの半導体素子の製造方法と、前記分離する工程により分離された前記半導体素子を、実装基板の上に形成された電極パターンの上に接着する工程と、を備えたことを特徴とする。
【００３９】
ここで、前記接着する工程において、前記半導体素子の側面に形成された前記配線層を導線性材料により前記電極パターンに接続することができる。
【００４０】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００４１】
図１は、本発明の実施の形態にかかる半導体装置の断面構造を例示する模式図である。同図（ａ）は、半導体装置の平面図、同図（ｂ）は、そのＡ−Ａ線断面図、同図（ｃ）は、そのＢ−Ｂ線断面図である。
【００４２】
本発明の半導体装置は、実装基板３００とその上にマウントされた半導体素子２００とを有する。半導体素子２００は、例えばＧａＡｓ系材料などにより形成されたヘテロ接合バイポーラトランジスタ（ＨＢＴ）や、ＭＥＳＦＥＴなどである。または、半導体素子２００は、これらトランジスタのいずれかを含み、さらに他の素子も含んだ集積回路素子であってもよい。
【００４３】
半導体素子２００の上面には、端子電極２５０が形成され、実装基板３００に設けられた電極パッド３６０にワイア２９０により接続されている。なお、図１においては、端子電極２５０を１つだけ表したが、その数は複数としてもよい。
【００４４】
一方、半導体素子２００の側面を見ると、順メサ（順テーパ）状の斜面を有する側面２１０と、チップ主面に対して略垂直な側面２２０と、が設けられている。図１の具体例の場合、チップ形状は四角形であり、その対向する一対の側面が斜面、他の一対の側面が略垂直に形成されている。
【００４５】
そして、これら斜面状の側面２１０に電極２４０が形成されている。この電極は、半導体素子２００の接地電極（グラウンド・メタル）であり、例えば、半導体素子のいずれかの端子電極とすることができる。電極２４０は、半導体素子２００の上面から斜面状の側面２１０を延在して素子の下端に至るように形成されている。そして、実装基板３００の電極パターン３５０に接続されている。つまり、半導体素子２００の斜面２１０に形成された電極によってグラウンド接続されている。
【００４６】
このようにすれば、図２６に関して前述したようなワイアによる寄生インダクタンスを排除できるため、半導体装置の高周波特性を改善できる。さらに、本実施形態によれば、半導体素子２００に垂直な側面２２０をも与えることにより、ウエーハあたりの収量を増加することができる。
【００４７】
図２は、製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。同図（ａ）は、チップ２００の四辺を全て斜面状に形成した場合、同図（ｂ）は本実施形態によりチップの２辺のみを斜面状に形成した場合をそれぞれ表す。
【００４８】
図２（ａ）に表したように、チップ２００の四辺に斜面を形成するためには、Ｖ字状のダイシングブレードによりダイシング・ライン８００を縦横に形成する必要がある。例えば、チップのサイズを４００ミクロン、チップの厚みを１００ミクロンとした場合、斜面状の側面を形成するためのダイシング・ライン８００の幅を、およそ２００ミクロン程度とする必要がある。従って、ウエーハ上でのこのダイシング・ライン８００の幅の領域の全てが無駄となる。
【００４９】
これに対して、本実施形態によれば、図２（ｂ）に表したように、略垂直な側面を形成するためのダイシング・ライン８２０の幅をはるかに狭くすることができる。後に実施例として詳述するように、垂直な側面を形成するためのダイシング・ライン８２０の幅は、およそ７０ミクロン程度にまで狭くすることが可能である。
【００５０】
その結果として、ウエーハ上で無駄となる面積を減らし、チップ２００の収量を増加させることができる。上記具体例の場合、図２（ａ）と比較して図２（ｂ）においては、チップの収量を１５０パーセント以上にすることも可能となる。
【００５１】
この効果は、チップのサイズが小さくなるほど顕著となり、例えば、ダイシング・ライン８００の幅に対して、チップのサイズが同程度である場合には、図２（ａ）と比較して図２（ｂ）においてはチップの収量を２００パーセント近くにまで増加することができる。またさらに、ダイシング・ライン８００の幅よりもチップサイズが小さくなった場合には、さらに収量を増加することも可能となる。
【００５２】
以上説明したように、本実施形態によれば、半導体素子２００のグラウンド接続を低インダクタンスで実施するとともに、ウエーハあたりのチップ収量を増加することができる。つまり、高性能の半導体素子を低コストで大量に量産することが可能となる。
【００５３】
以下、本発明の変形例について説明する。
【００５４】
図３は、本発明の第１の変形例としての半導体装置の断面構造を例示する模式図である。同図（ａ）は、半導体装置の平面図、同図（ｂ）は、そのＡ−Ａ線断面図、同図（ｃ）は、そのＢ−Ｂ線断面図である。同図については、図１に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５５】
本変形例においても、半導体素子２００は四角形であり、その２辺が斜面状の側面２１０を有し、他の２辺が略垂直な側面２２０を有する。但し、これら斜面状の側面２１０は隣接した２辺に設けられている。このようにしても、図１及び図２に関して前述したものと同様に、電極２４０を介して低インダクタンスでグラウンド接地することができる。
【００５６】
なお、図３においては、隣接する側面２１０のそれぞれに別々に電極２４０を設けた具体例を表したが、これら２辺の側面２１０、２１０に連続的につながったグラウンド電極を形成してもよい。
【００５７】
図４は、製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。同図（ａ）は、チップ２００の四辺を全て斜面状に形成した場合、同図（ｂ）は本変形例によりチップの２辺のみを斜面状に形成した場合をそれぞれ表す。同図についても、図１乃至図３に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００５８】
本変形例によれば、図４（ｂ）に表したように、縦横に形成するダイシング・ラインのうちの半分を、幅が狭いライン８２０とすることができる。その結果として、チップの収量を増加することができる。
【００５９】
ただし、図４（ｂ）に例示したようなチップ配列の場合、ウエーハ上のチップの方向が同一ではなく、その位置によって９０度ずつ回転している。従って、チップの構造が非対称であるような場合には、ステッパによる露光が不便となるなど、製造プロセスがやや複雑化する。
【００６０】
これに対して、図５に表したようなチップ配列とすると、ウエーハ上に形成するチップの方向を揃えることができる。ここで、ダイシング・ライン８４０は、垂直状の切断面８４０Ａと、斜面状の切断面８４０Ｂとにより構成される。
【００６１】
図６は、このようなダイシング・ライン８４０を形成することができるダイシング・ブレードの先端付近の断面図である。すなわち、ダイシング・ブレード１００の垂直側面が切断面８４０Ａすなわち半導体素子の側面２２０を形成し、ブレードの斜面は切断面８４０Ｂすなわち半導体素子の側面２１０を形成する。このような非対称断面を有するダイシング・ブレードを用いることにより、図５（ｂ）に表したように、チップの配列方向を揃えてウエーハ上に形成することができる。
【００６２】
図７は、本発明の第２の変形例としての半導体装置の断面構造を例示する模式図である。同図（ａ）は、半導体装置の平面図、同図（ｂ）は、そのＡ−Ａ線断面図、同図（ｃ）は、そのＢ−Ｂ線断面図である。同図についても、図１乃至図４に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００６３】
本実施形態においては、四角形の半導体素子２００の１辺が斜面状の側面２１０とされ、残りの３辺が略垂直な側面２２０とされている。そして、斜面状の側面２１０にグラウンド電極２４０が形成され、これが実装基板の電極パターン３５０に接続されている。このようにしても、図１乃至図４に関して前述したものと同様に、低インダクタンスでグラウンド接地することができる。
【００６４】
図８は、製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。同図（ａ）は、チップ２００の四辺を全て斜面状に形成した場合、同図（ｂ）は本変形例によりチップの１辺のみを斜面状に形成した場合をそれぞれ表す。同図についても、図１乃至図５に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００６５】
本変形例によれば、図８（ｂ）に表したように、縦横に形成するダイシング・ラインのうちの４分の３を、幅が狭いライン８２０とすることができる。その結果として、チップの収量を大幅に増加することができる。例えば、チップのサイズを４００ミクロン、チップの厚みを１００ミクロン、斜面状の側面２１０を形成するためのダイシング・ライン８００の幅を２００ミクロン、垂直な側面２２０を形成するためのダイシング・ライン８２０の幅を７０ミクロンとした場合、図８（ｂ）のチップ収量は、図８（ａ）と比べて２００パーセント近くとなる。
【００６６】
このように、本変形例によれば、チップの１辺のみを斜面状に形成することにより、接地インダクタンスを低くしつつ、チップ収量も大幅に増加することが可能となる。特に、変形例においては、チップの収量を増加する効果が顕著に得られる。
【００６７】
但し、図８（ｂ）に表したチップ配列の場合、チップの位置に応じて方向が１８０度回転する。従って、非対称構造のチップの場合には、プロセスが煩雑になる場合もある。このような場合には、図９に表したようなチップ配列とすることにより、ウエーハ上でのチップの方向を揃えることができる。
【００６８】
すなわち、図９において、ダイシング・ライン８４０は、図６に例示したような非対称型のダイシング・ブレードにより形成したものであり、その切断面８４０Ａは略垂直状で、切断面８４０Ｂは斜面を構成している。
【００６９】
図１０は、本発明の第３の変形例としての半導体装置の断面構造を例示する模式図である。同図（ａ）は、半導体装置の平面図、同図（ｂ）は、そのＡ−Ａ線断面図、同図（ｃ）は、そのＢ−Ｂ線断面図である。同図についても、図１乃至図９に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００７０】
本実施形態においては、四角形の半導体素子２００の３辺が斜面状の側面２１０とされ、残りの１辺が略垂直な側面２２０とされている。そして、斜面状の側面２１０にグラウンド電極２４０が形成され、これが実装基板の電極パターン３５０に接続されている。このようにしても、図１乃至図９に関して前述したものと同様に、低インダクタンスでグラウンド接地することができる。本変形例においては、チップの３辺をグラウンド接地用の斜面としてるので、グラウンド接地をより確実に得る点で有利となる。
【００７１】
図１１は、製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。同図（ａ）は、チップ２００の四辺を全て斜面状に形成した場合、同図（ｂ）は本変形例によりチップの３辺を斜面状に形成した場合をそれぞれ表す。同図についても、図１乃至図１０に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００７２】
本変形例によれば、図１１（ｂ）に表したように、縦横に形成するダイシング・ラインのうちの４分の１を、幅が狭いライン８２０とすることができる。その結果として、チップの収量を増加することができる。本変形例は、例えば図７に表したものと比較すると、チップ収量の点では劣るが、グラウンド接地をより確実に確保する点で優れる。
【００７３】
また、図１１（ｂ）に表したチップ配列の場合も、ウエーハ上でチップの位置に応じてその方向が１８０度回転する。これに対して、図１２（ｂ）に表したような非対称のダイシング・ライン８４０を形成することにより、ウエーハ上でのチップの方向を揃えることも可能となる。なお、図１２（ｂ）に表したダイシング・ライン８４０も、図６に表したような非対称型のダイシング・ブレードにより形成可能である。
【００７４】
以上、図１乃至図１２を参照しつつ、本発明の実施の形態について説明した。本発明を適用するにあたって、図１乃至図１２のいずれの構造を採用するかは、グラウンド接地の確実性とチップコストとの兼ね合いにより適宜決定すればよい。また、チップの形状やサイズ、電極の数や配置についても、適宜決定することができる。
【００７５】
以下、実施例を参照しつつ、本発明の半導体装置の構成及び製造方法について詳述する。
【００７６】
（第１の実施例）
まず、本発明の第１の実施例として、半導体素子の隣接する２辺を斜面状に形成してグラウンド接地させた半導体装置について説明する。
【００７７】
図１３は、本実施例の半導体装置の要部を表す斜視図である。本実施形態の半導体装置も、実装基板３００とその上にマウントされた半導体素子２００とを有する。半導体素子２００は、ほぼ四角形であり、図面手前側の２辺が斜面状の側面２１０、図面奥側の２辺が略垂直の側面２２０とされている。素子２００の上面には信号線パッド（端子電極）２５０が設けられ、実装基板の電極パッド３６０とワイア２９０により接続されている。
【００７８】
一方、半導体素子２００の斜面状の側面２１０にはグラウンド電極２４０が連続的に設けられ、銀（Ａｇ）ペーストなどの導線性接着部材３８０により実装基板のグラウンド・パッド（電極パターン）３５０に接続されている。つまり、半導体素子２００は、グラウンド電極２４０によってグラウンド接続されている。
【００７９】
以下、本実施例の半導体装置の製造方法について説明する。
【００８０】
図１４及び図１５は、本実施例の半導体装置の製造工程の要部を表す工程断面図である。すなわち、同図は、図１３におけるＡ−Ａ線断面図である。
【００８１】
まず、図１４（ａ）に表したように、ウエーハ１の主面上にグラウンド・パッド１０と信号線パッド２５０とが設けられた半導体素子２００を形成する。これらパッドは、絶縁膜２０などにより適宜保護、絶縁分離することができる。
【００８２】
次に、ウエーハのダイシングライン領域８４０に、ダイシング・ブレード１００によって深さ約１００ミクロン（μｍ）の溝を掘る。その際、ブレード１００の刃先は、片側のみ傾斜を有するレ字型のブレードを用いることで、溝の片側面に傾斜を設ける。これは、図５（ｂ）に表したチップ配列に対応する。このようにして、半導体素子の４辺の側面のうちの２面が斜面、他の２面が垂直となる。ダイシング・ラインをこのような形状とすることで、その幅を、Ｖ字型ブレード用いた時のおよそ半分に縮小でき、チップの収量を増加できる。
【００８３】
次に、図１４（ｃ）に表したように、グラウンド・パッド１０とチップの傾斜面２１０の上にグラウンド電極を形成するようにレジスト５０でパターンニングし、下地金属層として、５０ナノメートルの厚みのチタン（Ｔｉ）と、２ミクロンの厚みの金（Ａｕ）を蒸着して、グラウンド電極２４０を形成する。
【００８４】
そして、図１５（ａ）に表したように、レジスト５０をリフトオフすることにより、必要な部分のみにグラウンド・メタルを形成する。
【００８５】
次に、図１５（ｂ）に表したように、ウエーハ１の裏面を研磨する。研磨が進行するとダイシング溝の底部のグラウンド電極２４０が露出され、さらに研磨するとウエーハがチップ毎に分離される。
【００８６】
次に、こうして形成された半導体素子２００を、図１５（ｃ）に表したように、銀ペーストなどの導電性材料３８０によって、実装基板３００のグラウンド・パッド３５０に接続する。この際、導電性材料３８０が、チップ側面に設けたグラウンド電極２４０と実装基板のグラウンド・パッド３５０とを接続するように形成する。
【００８７】
また、半導体素子２００の信号線パッド２５０と実装基板の電極パッド３６０とをワイア２９０により適宜配線して、半導体装置の要部が完成する。
【００８８】
以上説明したように、本実施例によれば、接地インダクタンスの低減とチップの縮小および実装基板の小型化が可能となる。またこの構造では、信号線のワイアとチップ側壁のグラウンドとの接触が回避される。
【００８９】
（第２の実施例）
次に、本発明の第２の実施例として、半導体素子の対向する２辺を斜面状に形成してグラウンド接地させた半導体装置について説明する。
【００９０】
図１６は、本実施例の半導体装置の要部を表す斜視図である。本実施形態の半導体装置も、実装基板３００とその上にマウントされた半導体素子２００とを有する。半導体素子２００は、ほぼ四角形であり、対向する２辺が斜面状の側面２１０、もう一対の対向する２辺が略垂直の側面２２０とされている。素子２００の上面には信号線パッド（端子電極）２５０が設けられ、実装基板の電極パッド３６０とワイア２９０により接続されている。
【００９１】
一方、半導体素子２００の斜面状の側面２１０にはグラウンド電極２４０が連続的に設けられ、銀（Ａｇ）ペーストなどの導線性接着部材３８０により実装基板のグラウンド・パッド（電極パターン）３５０に接続されている。つまり、半導体素子２００は、グラウンド電極２４０によってグラウンド接続されている。
【００９２】
以下、本実施例の半導体装置の製造方法について説明する。
【００９３】
図１７乃至図１９は、本実施例の半導体装置の製造工程の要部を表す工程断面図である。これらのうちで、図１７（ａ）及び（ｂ）、図１８（ａ）及び（ｃ）、図１９（ａ）及び（ｂ）は、図１６におけるＡ−Ａ線断面図であり、図１７（ｃ）及び図１８（ｂ）は、図１６におけるＢ−Ｂ線断面図である。
【００９４】
まず、図１７（ａ）に表したように、ウエーハ１の主面上にグラウンド・パッド１０と信号線パッド２５０とが設けられた半導体素子２００を形成する。これらパッドは、絶縁膜２０などにより適宜保護、絶縁分離することができる。
【００９５】
次に、ウエーハのダイシングライン領域に、ダイシング・ブレード１１０、１２０によって深さ約１００ミクロン（μｍ）の溝を掘る。
【００９６】
この際、斜面２１０を形成するダイシング・ラインについては、図１７（ｂ）に表したように、刃先角θ（６０°）のＶ字型のブレード１１０を用いることで、溝の側面に傾斜をつけることができる。使用するブレードの刃先角度は出来るだけ鋭角が望ましいが、２ｄ×ｔａｎ（θ／２）（ここでは１１５ミクロン）の幅以上のダイシングライン幅が必要になる。マージンを考えると、２００ミクロン程度が必要になる。
【００９７】
また、これと相前後して、図１７（ｃ）に表したように、垂直面２２０を形成するダイシング・ラインについても、深さｄ（ここでは１００ｕｍ）の溝を掘る。この場合には、通常用いられている、厚さ２０ミクロン程度のストレート形状のブレード１２０を用いることができる。この場合のダイシング幅は、マージンを考えても７０ミクロン程度まで狭くできる。こうすることで、横方向のダイシングライン幅を広げる必要がなく、無駄になるウエハ面積が減少する。
【００９８】
図２０は、このように、２種類のダイシング・ブレードによりダイシングした後のウエーハを表す斜視図である。
【００９９】
この後、図１８（ａ）及び（ｂ）に表したように、ウエーハ全面に、チタン（Ｔｉ）と金（Ａｕ）を蒸着して、メッキの給電金属層２４０Ａを形成する。この際に、ダイシング・ブレード１１０により形成された傾斜状の側面２１０には、金メッキをするのに十分な厚さの給電金属層２４０Ａが形成される。一方、ダイシング・ブレード１２０により形成された垂直な側面２２０は、給電金属層２４０Ａは堆積されず、「段切れ」が生ずる。
【０１００】
次に、図１８（ｃ）に表したように、レジストマスク５０を形成し、さらに、メッキにより２ミクロンの厚みの金メッキ層２４０Ｂを形成する。
【０１０１】
次に、図１９（ａ）に表したようにレジスト５０をリフトオフして、グラウンド電極２４０を形成する。レジスト５０を除去した後、イオン・ミリングにより不用なＴｉ／Ａｕ給電金属層２４０Ａを除去する。
【０１０２】
次に、図１９（ｂ）に表したように、ウエーハ１を裏面から研磨する。研磨が進行すると、ダイシング溝の底部の金メッキ層２４０Ｂが露出され、さらに研磨すると、ウエーハが半導体素子２００毎に分離される。
【０１０３】
こうして形成した半導体素子２００を、銀ペーストなどの導電性材料３８０によって、実装基板のグラウンド・パッド３５０に接続する。また、半導体素子２００の信号線パッド２５０を実装基板の電極パッド３６０とワイア２９０で接続することにより、図１６に表した半導体装置の要部が完成する。
【０１０４】
本実施例においても、容易に接地インダクタンスの低減とチップの縮小および実装基板の小型化が可能となる。また本実施例の場合、信号線パッド２５０に接続するワイア２９０とグラウンド電極２４０とが、異なる方向に配置されるので、これらの接触を回避しやすい。
【０１０５】
（第３の実施例）
次に、本発明の第３の実施例として、半導体素子の裏面にグラウンド金属層が形成された半導体装置について説明する。
【０１０６】
図２１は、本実施例の半導体素子の断面構造を表す模式図である。同図については、第１実施例及び第２実施例に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【０１０７】
この半導体素子２００は、裏面側に、グラウンド金属層７０が設けられている。この金属層７０は、この金属層７０は、素子の側面に設けられたグラウンド電極２４０と接続するように設けることが望ましい。
【０１０８】
このグラウンド金属層７０は、例えば、図１５（ｂ）あるいは図１９（ｂ）に表したように、ウエーハ１を研磨して半導体素子毎に分離した後に、その裏面側からチタン（Ｔｉ）と金（Ａｕ）を蒸着することにより形成できる。
【０１０９】
本実施例によれば、半導体素子２００の裏面にグラウンド金属層７０を設けることにより、半導体素子２００のグラウンド接地をさらに強固且つ確実なものとすることができる。
【０１１０】
また、半導体素子２００を実装基板のグラウンド・パッド３５０に半田などにより接着する際にも、接着強度を上げることができるという効果も得られる。
【０１１１】
さらに、半導体素子２００から実装基板３００に対する熱の放散性も高くすることができるため、動作時の半導体素子２００の加熱を抑制できるという効果も得られる。
【０１１２】
（第４の実施例）
次に、本発明の第４の実施例として、実装基板３００の上にバイアス制御回路なども設け、高周波増幅器として動作する半導体装置について説明する。
【０１１３】
図２２は、本実施例の半導体装置の要部を表す回路ブロック図である。この半導体装置は、バイポーラ・トランジスタを用いたエミッタ接地型の高周波増幅器である。すなわち、半導体素子２００は、バイポーラ・トランジスタであり、そのエミッタはグラウンドに接地されている。そして、この接地の経路は、図１乃至図２１に関して前述したように、半導体素子２００の斜面に形成されたグラウンド電極２４０を介して実装基板のグラウンド・パッド３５０に接続することより実現されている。
【０１１４】
増幅器の入力段には、入力整合回路９１０が設けられている。その出力は、バイアス制御用回路９２０により制御されたバイアス出力と共に、半導体素子２００のベースに入力される。そして、半導体素子２００のコレクタは、コレクタバイアスＶｃｃと並列に出力整合回路９３０に接続され、この出力が増幅出力として取り出される。
【０１１５】
これらの回路９１０〜９３０は、半導体素子２００とともに実装基板の上に形成され、高周波増幅器を構成している。
【０１１６】
本発明によれば、エミッタ接地を素子の側面に形成したグラウンド電極２４０により確保できるため、接地配線の寄生インダクタンスが小さく、高周波特性に優れた増幅器を実現できる。さらに、半導体素子２００に垂直状の側面２２０を設けることにより、素子サイズを縮小できるため、半導体装置をコンパクトに形成できる。さらにまた、半導体素子２００を低コストで製造できるため、半導体装置全体のコストも下げることができる。
【０１１７】
次に、本発明の変形例について説明する。
【０１１８】
図２３は、本実施例の変形例の半導体装置の要部を表す回路ブロック図である。
同図については、図１乃至図２２に関して前述したものと同様の要素については同一の符号を付して詳細な説明は省略する。
【０１１９】
本変形例は、バイポーラ・トランジスタを用いたベース接地型の高周波増幅器である。すなわち、半導体素子２００のベースがグラウンドに接地されている。この場合も、図１乃至図２１に関して前述したように、半導体素子２００の斜面に形成されたグラウンド電極２４０を介して実装基板のグラウンド・パッド３５０に接続することより、低インダクタンスのベース接地を実現できる
図２４は、本実施例の第２の変形例の半導体装置の要部を表す回路ブロック図である。同図についても、図１乃至図２３に関して前述したものと同様の要素については同一の符号を付して詳細な説明は省略する。
【０１２０】
本変形例は、バイポーラ・トランジスタを用いたコレクタ接地型の高周波増幅器である。すなわち、半導体素子２００のコレクタがグラウンドに接地されている。この場合も、図１乃至図２１に関して前述したように、半導体素子２００の斜面に形成されたグラウンド電極２４０を介して実装基板のグラウンド・パッド３５０に接続することより、低インダクタンスのコレクタ接地が実現できる。
【０１２１】
図２５は、本実施例の第３の変形例の半導体装置の要部を表す回路ブロック図である。同図についても、図１乃至図２４に関して前述したものと同様の要素については同一の符号を付して詳細な説明は省略する。
【０１２２】
本変形例は、ＦＥＴを用いたソース（またはドレイン）接地型の高周波増幅器である。すなわち、半導体素子２００はＭＥＳＦＥＴあるいはＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）などのＦＥＴであり、そのソース（またはドレイン）がグラウンドに接地されている。この場合も、図１乃至図２１に関して前述したように、半導体素子２００の斜面に形成されたグラウンド電極２４０を介して実装基板のグラウンド・パッド３５０に接続することより、低インダクタンスの接地が実現できる。
【０１２３】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【０１２４】
例えば、各具体例における半導体素子と半導体装置の構造や、各要素の寸法や形状、導電型、不純物濃度、材料などについては、当業者が公知の範囲から適宜選択して本発明と同様の作用効果が得られるものも本発明の範囲に包含される。
【０１２５】
例えば、上記した具体例では、半導体素子の形状が略四角形であるが、本発明はこれに限定されず、他の多角形あるいは曲面などを有する形状であってもよい。
【０１２６】
また、例えば、半導体素子としてヘテロ接合バイポーラトランジスタを用いる場合に、ベース層と比べてエミッタ層のみがバンドギャップが大きい、いわゆる「シングルヘテロバイポーラトランジスタ（ＳＨＢＴ）」でも良いし、あるいは、コレクタ層のバンドギャップも相対的に大きくした、いわゆる「ダブルヘテロバイポーラトランジスタ（ＤＨＢＴ）」でも良い。
【０１２７】
一方、本発明においてチップ側面の斜面に形成するグラウンド電極は、接地電位に直接接続されたもののみならず、抵抗やインダクタンスあるいはキャパシタンスなどを介して接地電位に接続されたものも包含する。
【０１２８】
またさらに、本発明の半導体素子は、ＦＥＴや、ホットエレクトロントランジスタ、共鳴トンネルトランジスタなど、バイポーラ動作を基本原理としないトランジスタであっても良い。またさらに、本発明の半導体素子は、トランジスタのみならず、高周波的に接地されたインダクタンス素子やキャパシタンス素子であってもよい。
【０１２９】
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【０１３０】
【発明の効果】
以上詳述したように、本発明によれば、接地インダクタンスを抑制しつつ、ウエーハあたりのチップ収量を増加して低コストで製造できる半導体素子、この半導体素子を用いた半導体装置及びそれらの製造方法を提供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の断面構造を例示する模式図である。
【図２】製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。
【図３】本発明の第１の変形例としての半導体装置の断面構造を例示する模式図である。
【図４】製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。
【図５】ウエーハ上に形成するチップの方向を揃えることができるチップ配置を表す平面図である。
【図６】ダイシング・ライン８４０を形成することができるダイシング・ブレードの先端付近の断面図である。
【図７】本発明の第２の変形例としての半導体装置の断面構造を例示する模式図である。
【図８】製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。
【図９】ウエーハ上でのチップの方向を揃えることができるチップ配置を表す平面図である。
【図１０】本発明の第３の変形例としての半導体装置の断面構造を例示する模式図である。
【図１１】製造工程におけるウエーハ上でのチップの配置を模式的に表した平面図である。
【図１２】ウエーハ上でのチップの方向を揃えることができるチップ配置を表す平面図である。
【図１３】本発明の第１実施例の半導体装置の要部を表す斜視図である。
【図１４】第１実施例の半導体装置の製造工程の要部を表す工程断面図である。
【図１５】第１実施例の半導体装置の製造工程の要部を表す工程断面図である。
【図１６】本発明の第２実施例の半導体装置の要部を表す斜視図である。
【図１７】第２実施例の半導体装置の製造工程の要部を表す工程断面図である。
【図１８】第２実施例の半導体装置の製造工程の要部を表す工程断面図である。
【図１９】第２実施例の半導体装置の製造工程の要部を表す工程断面図である。
【図２０】２種類のダイシング・ブレードによりダイシングした後のウエーハを表す斜視図である。
【図２１】本発明の第３実施例の半導体素子の断面構造を表す模式図である。
【図２２】本発明の第４実施例の半導体装置の要部を表す回路ブロック図である。
【図２３】第４実施例の変形例の半導体装置の要部を表す回路ブロック図である。
【図２４】第４実施例の第２の変形例の半導体装置の要部を表す回路ブロック図である。
【図２５】第４実施例の第３の変形例の半導体装置の要部を表す回路ブロック図である。
【図２６】通常、採用される半導体装置の断面構造を表す模式図である。
【図２７】本発明者が本発明に至る過程で検討した半導体装置の断面構造を表す模式図である。
【図２８】図２７に表した半導体チップ６００の製造途中の状態を表す模式断面ずである。
【符号の説明】
１　ウエーハ
１０　電極パッド
２０　絶縁膜
５０　レジスト
７０　グラウンド金属層
１００、１１０、１２０　ダイシング・ブレード
２００　半導体素子（チップ）
２１０　傾斜側面
２２０　垂直側面
２４０　グラウンド電極（配線層）
２４０Ａ　給電金属層
２４０Ｂ　金メッキ層
２５０　信号線パッド（端子電極）
２９０　ワイア
３００　実装基板
３５０　電極パッド（電極パターン）
３６０　電極パッド
３８０　導線性接着部材
５００　半導体チップ
５２０　実装基板
５４０　ワイア
６００　半導体チップ
６２０　実装基板
６４０　接地電極
６５０　パッド
６８０　溝
７００　ウエーハ
８００、８２０、８４０　ダイシング・ライン
８４０Ａ　切断面
８４０Ｂ　切断面
９１０　入力整合回路
９２０　バイアス制御用回路
９３０　出力整合回路
【図１】
2004146557.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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