(57)【要約】【目的】従来無い「多値の各数値と各電位が１対１で対応する多値論理回路」を提供することである。多値特定値判定回路では多値数がｎで、電源線Ｖ０から電源線Ｖ（ｎ−１）の方に番号順に電位が高くなって行くｎ本の電源線が有って、その中の電源線Ｖｍの電位を特定電位と決める。入力端子Ｉｎの電位が特定電位に対応するかどうかを判定し、対応すると判定すれば出力端子Ｏｕｔから電源線Ｖｍの電位を出力し、そうでないと判定すれば出力端子Ｏｕｔを開放する。【構成】例えば電源線Ｖ（ｍ＋１）にｐＭＯＳ１をソース接地し、電源線Ｖ（ｍ−１）にｎＭＯＳ２をソース接地し、両ゲートを接続して入力端子Ｉｎとし、両ドレイン間に「図の様なトランジスタ３〜６とダイオード９〜１２から成る双方向性スイッチング手段（参考：特開平７−３０７６５４号）」の駆動部を接続し、電源線Ｖｍ・出力端子Ｏｕｔ間にその双方向性スイッチング手段のスイッチング部を接続する等している。このことによって、上記の多値特定値判定回路を構成できて、その目的を達成することができる。【選択図】　図１
2004032702.tif 000002
【特許請求の範囲】
【請求項１】
３又は３以上である所定の複数をＮとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち、１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記入力端子の電位が前記特定電位に対応するかどうかを判定する入力電位判定手段と、
前記入力電位判定手段の出力信号に基づいて動作し、前記入力端子の電位が前記特定電位に対応すると前記入力電位判定手段が判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値判定回路。
【請求項２】
請求項１記載の多値特定値判定回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＯＴ回路。
【請求項３】
３又は３以上である第１の所定の複数をＮ、第２の所定の複数をＳとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
第１〜第Ｓの入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記第１の入力端子の電位が前記特定電位に対応するかどうかを判定する第１入力電位判定手段と、
同様に前記第２〜第Ｓの入力端子の各電位が前記特定電位に対応するかどうかを判定する第２入力電位判定手段〜第Ｓ入力電位判定手段それぞれと、
前記第１〜第Ｓ入力電位判定手段の出力信号に基づいて動作し、前記第１〜第Ｓの入力端子の各電位が前記特定電位に対応すると前記第１〜第Ｓ入力電位判定手段それぞれが判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＡＮＤ回路。
【請求項４】
請求項３記載の多値特定値ＡＮＤ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＡＮＤ回路。
【請求項５】
それぞれの前記特定電位が前記第１〜前記第Ｎ電位の１電位ずつであるＮ個の請求項３記載の多値特定値ＡＮＤ回路が有って、
全ての前記出力端子を接続して新出力端子とし、
Ｓ個の新入力端子を形成する時それぞれの新入力端子に各多値特定値ＡＮＤ回路の前記入力端子が１つずつ接続されていることを特徴とする多値ＡＮＤ回路。
【請求項６】
３又は３以上である第１の所定の複数をＮ、第２の所定の複数をＳとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
第１〜第Ｓの入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記第１の入力端子の電位が前記特定電位に対応するかどうかを判定する第１入力電位判定手段と、
同様に前記第２〜第Ｓの入力端子の各電位が前記特定電位に対応するかどうかを判定する第２入力電位判定手段〜第Ｓ入力電位判定手段それぞれと、
前記第１〜第Ｓ入力電位判定手段の出力信号に基づいて動作し、前記第１〜第Ｓの入力端子のうち少なくとも１つの入力端子の電位が前記特定電位に対応すると前記第１〜第Ｓ入力電位判定手段が判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＯＲ回路。
【請求項７】
請求項６記載の多値特定値ＯＲ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＯＲ回路。
【請求項８】
３又は３以上である所定の複数をＮとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち、１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記入力端子の電位が前記特定電位より高いかどうかを判定する入力電位判定手段と、
前記入力電位判定手段の出力信号に基づいて動作し、前記入力端子の電位が前記特定電位より高いと前記入力電位判定手段が判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＯＶＥＲ回路。
【請求項９】
請求項８記載の多値特定値ＯＶＥＲ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＯＶＥＲ回路。
【請求項１０】
３又は３以上である第１の所定の複数をＮ、第２の所定の複数をＳとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
第１〜第Ｓの入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記第１の入力端子の電位が前記特定電位より高いかどうかを判定する第１入力電位判定手段と、
同様に前記第２〜第Ｓの入力端子の各電位が前記特定電位より高いかどうかを判定する第２入力電位判定手段〜第Ｓ入力電位判定手段それぞれと、
前記第１〜第Ｓ入力電位判定手段の出力信号に基づいて動作し、前記第１〜第Ｓの入力端子の各電位が前記特定電位より高いと前記第１〜第Ｓ入力電位判定手段それぞれが判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＡＮＤ・ＯＶＥＲ回路。
【請求項１１】
請求項１０記載の多値特定値ＡＮＤ・ＯＶＥＲ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＡＮＤ・ＯＶＥＲ回路。
【請求項１２】
３又は３以上である第１の所定の複数をＮ、第２の所定の複数をＳとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
第１〜第Ｓの入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記第１の入力端子の電位が前記特定電位より高いかどうかを判定する第１入力電位判定手段と、
同様に前記第２〜第Ｓの入力端子の各電位が前記特定電位より高いかどうかを判定する第２入力電位判定手段〜第Ｓ入力電位判定手段それぞれと、
前記第１〜第Ｓ入力電位判定手段の出力信号に基づいて動作し、前記第１〜第Ｓの入力端子のうち少なくとも１つの入力端子の電位が前記特定電位より高いと前記第１〜第Ｓ入力電位判定手段が判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＯＲ・ＯＶＥＲ回路。
【請求項１３】
請求項１２記載の多値特定値ＯＲ・ＯＶＥＲ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＯＲ・ＯＶＥＲ回路。
【請求項１４】
３又は３以上である所定の複数をＮとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち、１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記入力端子の電位が前記特定電位より低いかどうかを判定する入力電位判定手段と、
前記入力電位判定手段の出力信号に基づいて動作し、前記入力端子の電位が前記特定電位より低いと前記入力電位判定手段が判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＵＮＤＥＲ回路。
【請求項１５】
請求項１４記載の多値特定値ＵＮＤＥＲ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＵＮＤＥＲ回路。
【請求項１６】
３又は３以上である第１の所定の複数をＮ、第２の所定の複数をＳとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
第１〜第Ｓの入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記第１の入力端子の電位が前記特定電位より低いかどうかを判定する第１入力電位判定手段と、
同様に前記第２〜第Ｓの入力端子の各電位が前記特定電位より低いかどうかを判定する第２入力電位判定手段〜第Ｓ入力電位判定手段それぞれと、
前記第１〜第Ｓ入力電位判定手段の出力信号に基づいて動作し、前記第１〜第Ｓの入力端子の各電位が前記特定電位より低いと前記第１〜第Ｓ入力電位判定手段それぞれが判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＡＮＤ・ＵＮＤＥＲ回路。
【請求項１７】
請求項１６記載の多値特定値ＡＮＤ・ＵＮＤＥＲ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＡＮＤ・ＵＮＤＥＲ回路。
【請求項１８】
３又は３以上である第１の所定の複数をＮ、第２の所定の複数をＳとしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれと、
第１〜第Ｓの入力端子と、
出力端子と、
前記第１〜第Ｎ電位供給線手段のうち１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段と、
「前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位」に基づいて前記第１の入力端子の電位が前記特定電位より低いかどうかを判定する第１入力電位判定手段と、
同様に前記第２〜第Ｓの入力端子の各電位が前記特定電位より低いかどうかを判定する第２入力電位判定手段〜第Ｓ入力電位判定手段それぞれと、
前記第１〜第Ｓ入力電位判定手段の出力信号に基づいて動作し、前記第１〜第Ｓの入力端子のうち少なくとも１つの入力端子の電位が前記特定電位より低いと前記第１〜第Ｓ入力電位判定手段が判定するとき前記出力電位プル手段をオン駆動し、そうでないときそれをオフ駆動するオン・オフ駆動手段、
を有することを特徴とする多値特定値ＯＲ・ＵＮＤＥＲ回路。
【請求項１９】
請求項１８記載の多値特定値ＯＲ・ＵＮＤＥＲ回路において、前記オン・オフ駆動手段のオン・オフ駆動が正反対であることを特徴とする多値特定値ＮＯＲ・ＵＮＤＥＲ回路。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、多値（≧３）の各数値が各電位供給線手段（例：電源線）の各電位または各電圧と互いに１対１ずつ対応する多値論理回路（又は多進法輪理回路）に関する。第１発明の多値特定値判定回路は「入力された数値がその回路の特定値（あらかじめ設定された数値）と同じ時」その特定値を出力し、そうでない時その出力を開放する。その判定出力の否定が第１発明の多値特定値ＮＯＴ回路である。第２発明の多値特定値ＡＮＤ回路は「入力された複数個の数値すべてがその回路の特定値と同じ時」その特定値を出力し、そうでない時その出力を開放する。そのＡＮＤ出力の否定が第２発明の多値特定値ＮＡＮＤ回路である。第３発明の多値ＡＮＤ回路は「入力された複数個の数値すべてが同じ時」その数値を出力し、そうでない時その出力を開放する。第４発明の多値特定値ＯＲ回路は「入力された複数個の数値のうち少なくとも１つがその回路の特定値と同じである時」その特定値を出力し、そうでない時その出力を開放する。そのＯＲ出力の否定が第４発明の多値特定値ＮＯＲ回路である。
【０００２】
第５発明の多値特定値ＯＶＥＲ（オウバー）回路は「入力された数値がその回路の特定値より大きい時」その特定値を出力し、そうでない時その出力を開放する。そのＯＶＥＲ出力の否定が第５発明の多値特定値ＮＯＶＥＲ（ノウバー）回路である。第６発明の多値特定値ＡＮＤ・ＯＶＥＲ回路は「入力された複数個の数値の全てがその回路の特定値より大きい時」その特定値を出力し、そうでない時その出力を開放する。そのＡＮＤ・ＯＶＥＲ出力の否定が第６発明の多値特定値ＮＡＮＤ・ＯＶＥＲ回路である。第７発明の多値特定値ＯＲ・ＯＶＥＲ回路は「入力された複数個の数値のうち少なくとも１つがその回路の特定値より大きい時」その特定値を出力し、そうでない時その出力を開放する。そのＯＲ・ＯＶＥＲ出力の否定が第７発明の多値特定値ＮＯＲ・ＯＶＥＲ回路である。
【０００３】
第８発明の多値特定値ＵＮＤＥＲ（アンダー）回路は「入力された数値がその回路の特定値より小さい時」その特定値を出力し、そうでない時その出力を開放する。そのＵＮＤＥＲ出力の否定が第８発明の多値特定値ＮＵＮＤＥＲ（ナンダー）回路である。第９発明の多値特定値ＡＮＤ・ＵＮＤＥＲ回路は「入力された複数個の数値の全てがその回路の特定値より小さい時」その特定値を出力し、そうでない時その出力を開放する。そのＡＮＤ・ＵＮＤＥＲ出力の否定が第９発明の多値特定値ＮＡＮＤ・ＵＮＤＥＲ回路である。第１０発明の多値特定値ＯＲ・ＵＮＤＥＲ回路は「入力された複数個の数値のうち少なくとも１つがその回路の特定値より小さい時」その特定値を出力し、そうでない時その出力を開放する。そのＯＲ・ＵＮＤＥＲ出力の否定が第１０発明の多値特定値ＮＯＲ・ＵＮＤＥＲ回路である。第１１発明の多値特定値ＮＡＮＤ・ＯＶＥＲ−ＯＲ−ＮＡＮＤ・ＵＮＤＥＲ回路は「入力された複数個の数値の全てがその回路の特定値より大きいか、又は、小さいとき」その出力を開放し、そうでないときその特定値を出力する。尚、『特定値を出力する』とは電気的には『その特定値に対応する電位または電圧を出力する』ことを意味する。また、これら多値（又は多進法）論理回路は多値（又は多進法）演算回路や多値（又は多進法）コンピュータ（特に４、８、『１０』、１６、３２、６４、１００進法コンピュータ）や多値（又は多進法）制御手段に利用できる。
【０００４】
【背景技術】
今まで２進法の論理回路、演算回路、コンピュータまたは制御手段においては半導体の高集積化によって高機能化を果たして来たが、そろそろそれも限界に達していると言われており、別の手段、方法が模索されている。その１つの答えが多値化であるが、本発明の様な多値論理回路（又は多進法論理回路）は従来存在しなかった。そこで、本発明は全く新しい多値論理回路（又は多進法論理回路）を提供することを目的としている。　　　　　　　　　　　　　（発明の目的）
【０００５】
【第１発明の開示】
即ち、第１発明は請求項１に記載した通りの多値特定値判定回路である。そのＮは多値（３≧）の数を指しており、その数値は０〜（Ｎ−１）である。その第１電位が数値０を、その第２電位が数値１を、……………、その第Ｎ電位が数値（Ｎ−１）をそれぞれ表わす。そして、ある信号電位が「その第１電位を基準にしたプラスのしきい値電位」より低ければその信号電位は数値０を表わす。ある信号電位が「その第２電位を基準にしたマイナスのしきい値電位とプラスのしきい値電位の間」にあればその信号電位は数値１を表わし、ある信号電位が同様に第（Ｎ−１）電位までの各電位の両しきい値電位間にあればその信号電位は数値（Ｎ−２）までの各数値を表わす。ある信号電位が「その第Ｎ電位を基準にしたマイナスのしきい値電位」より高ければその信号電位は数値（Ｎ−１）を表わす。このため、この多値特定値判定回路では「その入力端子の電位に対応する数値」が「その特定電位（あらかじめ設定された、その回路固有の電位）に対応する数値（特定値）」であると判定される時その特定電位すなわちその特定値が出力され、そうでない時その出力端子は開放される。その判定出力の否定形が請求項２に記載した通りのＮＯＴ回路である。なお、電位の代わりに電圧でも良い。
【０００６】
【第２発明の開示】
また、第２発明は請求項３に記載した通りの多値特定値ＡＮＤ回路で、多値の各数値と各電位の対応関係は前述した通りである。但し、入力端子の個数がＳ（≧２）個有ってＡＮＤ回路を構成しているので、この多値特定値ＡＮＤ回路では「各入力端子の電位に対応する数値」すべてが「その特定電位に対応する数値（特定値）」であると判定される時その特定電位すなわちその特定値が出力され、そうでない時その出力端子は開放される。そのＡＮＤ出力の否定形が請求項４に記載した通りのＮＡＮＤ回路である。
【０００７】
【第３発明の開示】
また、第３発明は請求項５に記載した通りの多値ＡＮＤ回路で、多値の各数値と各電位の対応関係は前述した通りである。この多値ＡＮＤ回路では「各入力端子の電位に対応する数値すべてが同じである」と判定される時その数値を出力し、そうでない時その出力端子は開放される。
【０００８】
【第４発明の開示】
さらに、第４発明は請求項６に記載した通りの多値特定値ＯＲ回路で、多値の各数値と各電位の対応関係は前述した通りである。但し、入力端子の個数がＳ（≧２）個有ってＯＲ回路を構成しているので、「各入力端子の電位に対応する各数値」のうち、少なくとも１つが「その特定電位に対応する数値（特定値）」であると判定される時その特定電位すなわちその特定値が出力され、そうでない時その出力端子は開放される。尚、第１発明の多値特定値判定回路をＳ個用意してその全ての出力端子を接続しても多値特定値ＯＲ回路を構成することができる。そのＯＲ出力の否定形が請求項７に記載した通りのＮＯＲ回路である。
【０００９】
【第５発明の開示】
第５発明は請求項８に記載通りの多値特定値ＯＶＥＲ（オウバー）回路で、多値の各数値と各電位の対応関係は前述した通りである。この『ＯＶＥＲ』という概念の論理は従来の２進法には存在しなかったので、本発明では新しく以下の通り定義した。すなわち、「入力端子の電位に対応する数値」が「その特定電位に対応する数値（特定値）」より大きいと判定される時その特定電位つまりその特定値が出力され、そうでない時その出力端子は開放される。そのＯＶＥＲ出力の否定形が請求項９に記載通りの多値特定値ＮＯＶＥＲ（ノウバー）回路である。
【００１０】
【第６発明の開示】
第６発明は請求項１０に記載通りの多値特定値ＡＮＤ・ＯＶＥＲ回路で、多値の各数値と各電位の対応関係は前述した通りである。この『ＡＮＤ・ＯＶＥＲ』という概念の論理も従来の２進法には存在しなかったので、本発明では新しく以下の通り定義した。すなわち、「各入力端子の電位に対応する数値」すべてが「その特定電位に対応する数量（特定値）」より大きいと判定される時その特定電位つまりその特定値が出力され、そうでない時その出力端子は開放される。そのＡＮＤ・ＯＶＥＲ出力の否定形が請求項１１に記載通りの多値特定値ＮＡＮＤ・ＯＶＥＲ回路である。
【００１１】
【第７発明の開示】
第７発明は請求項１２に記載通りの多値特定値ＯＲ・ＯＶＥＲ回路で、多値の各数値と各電位の対応関係は前述した通りである。この『ＯＲ・ＯＶＥＲ』という概念の論理も従来の２進法には存在しなかったので、本発明では新しく以下の通り定義した。すなわち、「各入力端子の電位に対応する数値」のうち、少なくとも１つが「その特定電位に対応する数値（特定値）」より大きいと判定される時その特定電位つまりその特定値が出力され、そうでない時その出力端子は開放される。そのＯＲ・ＯＶＥＲ出力の否定形が請求項１３に記載通りの多値特定値ＮＯＲ・ＯＶＥＲ回路である。
【００１２】
【第８発明の開示】
第８発明は請求項１４に記載通りの多値特定値ＵＮＤＥＲ（アンダー）回路で、多値の各数値と各電位の対応関係は前述した通りである。この『ＵＮＤＥＲ』という概念の論理も従来の２進法には存在しなかったので、本発明では新しく以下の通り定義した。すなわち、「入力端子の電位に対応する数値」が「その特定電位に対応する数値（特定値）」より小さいと判定される時その特定電位つまりその特定値が出力され、そうでない時その出力端子は開放される。そのＵＮＤＥＲ出力の否定形が請求項１５に記載通りの多値特定値ＮＵＮＤＥＲ（ナンダー）回路である。
【００１３】
【第９発明の開示】
第９発明は請求項１６に記載通りの多値特定値ＡＮＤ・ＵＮＤＥＲ回路で、多値の各数値と各電位の対応関係は前述通りである。この『ＡＮＤ・ＵＮＤＥＲ』という概念の論理も従来の２進法には存在しなかったので、本発明では新しく以下の通り定義した。すなわち、「各入力端子の電位に対応する数値」すべてが「その特定電位に対応する数値（特定値）」より小さいと判定される時その特定電位つまりちその特定値が出力され、そうでない時その出力端子は開放される。そのＡＮＤ・ＵＮＤＥＲ出力の否定形が請求項１７に記載した通りの多値特定値ＮＡＮＤ・ＵＮＤＥＲ回路である。
【００１４】
【第１０発明の開示】
第１０発明は請求項１８に記載通りの多値特定値ＯＲ・ＵＮＤＥＲ回路で、多値の各数値と各電位の対応関係は前述した通りである。この『ＯＲ・ＵＮＤＥＲ』という概念の論理も従来の２進法には存在しなかったので、本発明では新しく以下の通り定義した。すなわち、「各入力端子の電位に対応する数値」のうち、少なくとも１つが「その特定電位に対応する数値（特定値）」より小さいと判定される時その特定電位つまりその特定値が出力され、そうでない時その出力端子は開放される。そのＯＲ・ＵＮＤＥＲ出力の否定形が請求項１９に記載した通りの多値特定値ＮＯＲ・ＵＮＤＥＲ回路である。
【００１５】
【第１１発明の開示】
第１１発明は以下の通りの多値特定値ＮＡＮＤ・ＯＶＥＲ−ＯＲ−ＮＡＮＤ・ＵＮＤＥＲ回路である。
３又は３以上である第１の所定の複数をＮ、第２の所定の複数をＳとした時に、「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の各電位を供給する第１電位供給線手段〜第Ｎ電位供給線手段それぞれ」と、
「第１〜第Ｓの入力端子」と、
「出力端子」と、
「前記第１〜第Ｎ電位供給線手段のうち１つの特定電位の電位供給線手段と前記出力端子の間に接続され、オンのとき前記出力端子の電位を前記特定電位にプル・アップ又はプル・ダウンする出力電位プル手段」と、
「『前記特定電位を基準にして予め決められたプラス又はマイナスのしきい値電位』に基づいて前記第１の入力端子の電位が前記特定電位に対応するかどうかを判定する第１入力電位判定手段」と、
「同様に前記第２〜第Ｓの入力端子の各電位が前記特定電位に対応するかどうかを判定する第２入力電位判定手段〜第Ｓ入力電位判定手段それぞれ」と、
「前記第１〜第Ｓ入力電位判定手段の出力信号に基づいて動作し、前記第１〜第Ｓの入力端子の全電位が前記特定電位より高い電位、又は、前記特定電位より低い電位に対応すると前記第１〜第Ｓ入力電位判定手段それぞれが判定するとき前記出力電位プル手段をオフ駆動し、そうでないときそれをオン駆動するオン・オフ駆動手段」を有する多値特定値ＮＡＮＤ・ＯＶＥＲ−ＯＲ−ＮＡＮＤ・ＵＮＤＥＲ回路である。
【００１６】
このことによって、「Ｓ（≧２）個の入力端子の電位に対応する数値」全てが「その特定電位に対応する数値（特定値）」より大きいか、又は、小さいと判定される時その出力端子は開放され、そうでない時その特定電位つまりその特定値が出力される。尚、多値の各数値と各電位の対応関係は前述した通りである。
【００１７】
【各発明を実施するための最良の形態】
各発明をより詳細に説明するために以下添付図面に従ってこれを説明する。図１に示す第１発明の実施例では次の通り各構成要素が前述した請求項１記載中の各構成手段に相当する。なお、図中のｎが前述したＮに相当し、「ｎ≧３」、「ｎ−１≧ｍ＋１」、「ｍ−１≧０」の関係に有る。
ａ）電源線Ｖ０……電源線Ｖ（ｍ−１）、電源線Ｖｍ、電源線Ｖ（ｍ＋１）……電源線Ｖ（ｎ−１）それぞれが前述した第１電位供給線手段〜第Ｎ電位供給線手段それぞれに。
ｂ）入力端子Ｉｎが前述した入力端子に。
ｃ）出力端子Ｏｕｔが前述した出力端子に。
ｄ）電源線Ｖｍの電位が前述した特定電位に。
ｅ）電源線Ｖｍが前述した１つの特定電位の電位供給線手段に。
ｆ）「電源線Ｖｍと出力端子Ｏｕｔの間に接続され、トランジスタ３〜６とダイオード９〜１２によって構成される双方向性スイッチング手段」が前述した出力電位プル手段に。　　　　　　（参考：特開平７−３０７６５４号）
なお、この双方向性スイッチング手段ではオフのとき各スイッチ端子とそ
の駆動部の間はオフである。
ｇ）電源線Ｖ（ｍ＋１）、電源線Ｖ（ｍ−１）及びトランジスタ１〜２の接続体が前述した入力電位判定手段に。
なお、そのマイナスのしきい値電位は電源線Ｖ（ｍ−１）の電位とトランジスタ２のオン・オフしきい値電圧の大きさで決まり、そのプラスのしきい値電位は電源線Ｖ（ｍ＋１）の電位とトランジスタ１のオン・オフしきい値電圧での大きさで決まる。
ｈ）トランジスタ１、２、ツェナー・ダイオード１３、１４及び抵抗１５、１６の接続体が前述したオン・オフ駆動手段に。
【００１８】
図１に示す第１発明の実施例の動作は次の通りである。入力端子Ｉｎの電位が上記「電源線Ｖｍの電位を基準にしたマイナスのしきい値電位とプラスのしきい値電位」の間にあれば、トランジスタ１、２が同時オンとなるため、トランジスタ３〜６がオン駆動される。その結果、出力端子Ｏｕｔは電源線Ｖｍと双方向に導通となるので、出力端子Ｏｕｔの電位は電源線Ｖｍの電位にプル・アップ又はプル・ダウンされ、出力端子Ｏｕｔは電源線Ｖｍの電位を出力する。一方、入力端子Ｉｎの電位がその両しきい値電位間に無ければ、トランジスタ１、２の一方または両方がオフとなり、抵抗１５、１６がトランジスタ３〜６をオフ駆動するため、出力端子Ｏｕｔは開放となる。この双方向性スイッチング手段はトランジスタ１、２の一方のオンだけではトランジスタ３〜６をオン駆動できない。
【００１９】
尚、「出力端子Ｏｕｔは抵抗等で『電源線Ｖｍ以外の電源線』または『電源線Ｖ０〜Ｖ（ｎ−１）以外の電源線』にプル・アップ又はプル・ダウンする」という使い方も考えられる。また、「その特定電位が互いに異なる図１の実施例を複数個用意して入力端子同士を接続し、出力端子同士を接続する」という使い方も考えられる。さらに、電源線Ｖ０の電位≦出力端子Ｏｕｔの電位≦電源線Ｖ（ｎ−１）の電位の関係に有れば、ダイオード７、８は無くても構わないし、ツェナー・ダイオード１３、１４も無くても構わない。それから、抵抗１５、１６の代わりに「そのゲート・ソース間を直結した接合型ＦＥＴまたはノーマリィ・オン型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。そして、ダイオード９〜１２の代わりに「後述する図１２の実施例で出力端子に接続されている各ＭＯＳ・ＦＥＴ」の様に「そのゲート、バックゲート及びソースを直結したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。これらの事は後述する図２〜図２７の各実施例についても同様に当てはまる。加えて、トランジスタ３、４それぞれの代わりにＮチャネル型ＩＧＢＴを１つずつ使い、トランジスタ５、６それぞれの代わりにＰチャネル型ＩＧＢＴを１つずつ使うことも可能である。この場合、各ＩＧＢＴが逆阻止型ならダイオード９〜１２は要らない。
【００２０】
図２に示す第１発明の実施例では前述した出力電位プル手段として「トランジスタ６、３とダイオード１２、９が形成する１方向性スイッチング手段」と「トランジスタ４、５とダイオード１０、１１が形成する１方向性スイッチング手段」を逆並列接続した双方向性スイッチング手段を使用するので、トランジスタ１ａ、１ｂとトランジスタ２ａ、２ｂという具合に２つずつ必要となる。
【００２１】
図３に示す第１発明の実施例では前述の出力電位プル手段としてダイオード・ブリッジ接続型整流回路を用いた双方向性スイッチング手段が使われている。
【００２２】
図４に示す第１発明の実施例（多値特定値判定回路）ではトランジスタ１、２両方がオンである時だけトランジスタ４、６をオン駆動する為に、トランジスタ１７がトランジスタ２のオン・オフを検出し、トランジスタ１８がトランジスタ１のオン・オフを検出する。そして、トランジスタ１、２両方がオンの時トランジスタ１、１７の直列回路がトランジスタ４をオン駆動し、トランジスタ１８、２の直列回路がトランジスタ６をオン駆動する。
【００２３】
図５〜図６各図に示す第１発明の実施例は多値特定値ＮＯＴ回路である。図５の実施例において各ダイオードの代わりに「コレクタとベースを直結したＰＮＰ又はＮＰＮトランジスタ」を１つずつ用いても構わない。また、各ＰＮＰトランジスタの代わりにＰチャネル型ＢＳＩＴ（バイポーラ・モードの静電誘導型トランジスタ）を１つずつ用いても構わないし、各ＮＰＮトランジスタの代わりにＮチャネル型ＢＳＩＴを１つずつ用いても構わない。これらの置換えは後述する図８、図２２〜図２４、図２６〜図２７についても同様に言える。
【００２４】
図７に示す第２発明の実施例は、多値特定値ＡＮＤ回路で、図１の実施例においてトランジスタ１の代わりに「それと同型のトランジスタ３個」が直列接続され、トランジスタ２の代わりに「それと同型のトランジスタ３個」が直列接続され、入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３の３つが設けられたものである。入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３の各電位が上述した「電源線Ｖｍの電位を基準にしたマイナスのしきい値電位とプラスのしきい値電位」の間にあれば、出力端子Ｏｕｔは電源線Ｖｍの電位を出力する一方、入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３の電位が１つでもその両しきい値電位間に無ければ、出力端子Ｏｕｔは開放となる。
【００２５】
図８に示す第２発明の実施例は、マルチ・エミッタのＰＮＰとＮＰＮトランジスタを用いた多値特定値ＮＡＮＤ回路で、図５の実施例を応用している。
【００２６】
図９〜図１０各図に１つずつ示す第４発明の実施例は多値特定値ＯＲ回路である。各回路では符号ａ、ｂ、ｃを付した各導線同士は接続状態に有る。入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３の電位が１つでも上述した「電源線Ｖｍの電位を基準にしたマイナスのしきい値電位とプラスのしきい値電位」の間にあれば、出力端子Ｏｕｔは電源線Ｖｍの電位を出力する一方、入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３の電位すべてがその両しきい値電位間に無ければ、出力端子Ｏｕｔは開放となる。
【００２７】
図１１〜図１２各図に１つずつ示す第４発明の実施例は多値特定値ＮＯＲ回路である。図１１の実施例は図６の実施例（ＮＯＴ回路）を応用している。図１２の実施例は図１１の実施例を完全にＣ・ＭＯＳ化したものである。
【００２８】
図１３に示す第５発明の実施例は多値特定値ＯＶＥＲ回路である。電源線Ｖ（ｍ−１）の電位（又は電圧）とトランジスタ２のオン・オフしきい値電圧で決まる電位（又は電圧）より入力端子Ｉｎの電位（又は電圧）が高いとき出力端子Ｏｕｔは電源線Ｖｍの電位（又は電圧）あるいは「電源線Ｖｍの電位（又は電圧）に対応する数値」を出力し、そうでないとき出力端子Ｏｕｔは開放となる。
【００２９】
図１４に示す第８発明の実施例は多値特定値ＵＮＤＥＲ回路である。電源線Ｖ（ｍ＋１）の電位（又は電圧）とトランジスタ１のオン・オフしきい値電圧で決まる電位（又は電圧）より入力端子Ｉｎの電位（又は電圧）が低いとき出力端子Ｏｕｔは電源線Ｖｍの電位（又は電圧）あるいは「電源線Ｖｍの電位（又は電圧）に対応する数値」を出力し、そうでないとき出力端子Ｏｕｔは開放となる。
【００３０】
図１５に示す第６発明の実施例は多値特定値ＡＮＤ・ＯＶＥＲ回路で、図１３の実施例を応用している。図１６に示す第９発明の実施例は多値特定値ＡＮＤ・ＵＮＤＥＲ回路で、図１４の実施例を応用している。各実施例では点線で示す各ダイオードは有っても無くても構わない。
【００３１】
図１７に示す第１発明の実施例は最高電位の電源線Ｖ（ｎ−１）用の多値特定値判定回路である。図１８に示す第１発明の実施例は最低電位の電源線Ｖ０用の多値特定値判定回路である。各実施例では点線で示す各ダイオードは有っても無くても構わない。
【００３２】
ここで、第３発明の実施例について述べる。例えば、「ｎ＝１０で、ｍが１〜８である図７の実施例８つ」、「ｎ＝１０である図１７の実施例１つ」及び「ｎ＝１０である図１８の実施例１つ」を用意して、入力端子Ｉｎ１同士１０個、入力端子Ｉｎ２同士１０個、入力端子Ｉｎ３同士１０個および出力端子Ｏｕｔ同士１０個をそれぞれ接続して、新しい入力端子Ｉｎ１〜１ｎ３と出力端子Ｏｕｔを形成すれば、１０値３入力型の多値ＡＮＤ回路ができる。この場合、「入力端子Ｉｎ１〜Ｉｎ３の電位に対応する数値」全てが同じなら、「その数値に対応する電位（又は電圧）」が出力端子Ｏｕｔから出力される。
【００３３】
図１９に示す第７発明の実施例は多値特定値ＯＲ・ＯＶＥＲ回路で、図１３の実施例を応用している。図２０に示す第１０発明の実施例は多値特定値ＯＲ・ＵＮＤＥＲ回路で、図１４の実施例を応用している。各実施例では点線で示す各ダイオードは有っても無くても構わない。
【００３４】
図２１に示す第１１発明の実施例は多値特定値ＮＡＮＤ・ＯＶＥＲ−ＯＲ−ＮＡＮＤ・ＵＮＤＥＲ回路である。入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３の電位すべてが上述した「電源線Ｖｍの電位を基準にしたプラスのしきい値電位」より高いか、または、「電源線Ｖｍの電位を基準にしたマイナスのしきい値電位」より低いとき出力端子Ｏｕｔは開放となる。一方、入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３の電位がそうでないとき出力端子Ｏｕｔは電源線Ｖｍの電位を出力する。
【００３５】
図２２〜図２４各図に１つずつ示す第１発明の実施例はバイポーラ・トランジスタで構成した多値特定値判定回路である。各動作は図１の実施例と同様である図２５に示す第１発明の実施例はＣ・ＭＯＳ構成の多値特定値判定回路である。ダイオード２個ずつの各直列回路は出力電位（又は電圧）がＶｍとなる様に調整するレベル・シフト・ダイオードの役割も果たすので、その調整に応じてその個数を増減する。図２６に示す第１発明の実施例は図４の実施例をバイポーラ・トランジスタ等で構成した多値特定値判定回路である。図２７に示す第１発明の実施例は多値特定値ＮＯＴ回路である。図２７の実施例の簡単化が図５の実施例。図２８は多値特定値ＮＯＴ回路で、図２９は多値特定値ＮＡＮＤ回路で、どちらも図５と図８の各実施例に従来の２値ＤＴＬ（ダイオード・トランジスタ論理回路）を応用している。
【００３６】
最後に次の事を補足する。各実施例において点線で示す各ダイオードは有っても良いし、無くても良いことを示す。図３の実施例は図１の実施例において「電源線Ｖｍ・出力端子Ｏｕｔ間に接続されている双方向性スイッチング手段」を「ダイオード・ブリッジ接続型整流回路を用いた双方向性スイッチング手段」で置き換えたものである。図６、図９〜図１０、図１３〜図１６、図１９〜図２１の各実施例においても同様な置換えをした実施例が可能である。その置換えは図２の実施例中の双方向性スイッチング手段についても同様である。また、各実施例において各電源線の高低を正反対にして、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）で１つずつ置換え、方向性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」もまた可能である。但し、その場合、その機能が元と同じ場合も有るし、違う場合も有る。図８の実施例ではエミッタ接地のＮＰＮのベース部はダイオードのＯＲ回路になっているが、この組合せの代わりに「コレクタ同士、エミッタ同士を接続した４つのＮＰＮをエミッタ接地したトランジスタＯＲ回路」を使い、エミッタ接地のＰＮＰ側も代わりに「同様に４つのＰＮＰを並列接続したトランジスタＯＲ回路」を使うことができる。
【００３７】
さらに、半導体の（基板）多層化技術や低電圧化技術は本発明の様な多値または多進法の論理回路もしくはコンピューターなどの実用化を強力にアシストする。もし、半導体の（基板）多層化技術、低電圧化技術、省エネルギー技術、冷却技術などがどんどん進歩すれば、６４進法、１００進法、１２８進法の論理回路もしくはコンピューター等も可能になり、６４進法、１００進法、１２８進法の超ウルトラ・スーパー・コンピューターが出現するかもしれない。
【００３８】
それから、１０進法コンピューター『ＤＣ』（Ｄｅｃｉｍａｌ　Ｃｏｍｐｕｔｅｒ）が「現在の２進法コンピューターが引き起こす『コンピューター過剰適応症』と呼ばれる症候群」を無くしたり、予防したり、又は、治（なお）したり、することが期待される。『コンピューター過剰適応症』では「０」か「１」しかないコンピューターの２進法的な思考に同一化して、「曖昧（あいまい）な余地を残す他者」とのコミュニケーションができなくなり、人間関係が悪化する。
参考：日本経済新聞（東京版）の２００２年３月１１日付け朝刊Ｐ．３４、
『心蝕（むしば）むテクノストレス』。
この事は『人間ぽい、人に優しいコンピューター、ニューロ・コンピューター又は人工知能を造るには多進法、特に１０進法の方が良い』こと、及び、『ファジィー制御にも多進法、特に１０進法の方が向いている』ことを示唆している。
【図面の簡単な説明】
【図１〜図２９】各図は、第１〜第１１発明の各実施例を１つずつ示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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