(57)【要約】【課題】書き換えの保証回数を増加させることができ、また、信頼性試験に要する時間の短縮化が図れるようにする。【解決手段】メモリ回路１ａに、少なくとも１つの置換対象メモリブロック１２と少なくと１つの予備メモリブロック１１とを規定するとともに、置換対象メモリブロック１２におけるメモリセルの故障に至る前の劣化程度を判定する劣化程度判定回路６と、劣化程度判定回路６が劣化していると判定した場合に置換対象メモリブロック１２を予備メモリブロック１１と置き換えるブロック切換回路３ａとを備えている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置のメモリ回路に、少なくと１つの置換対象メモリブロックと少なくと１つの予備メモリブロックとを規定するとともに、
前記置換対象メモリブロックにおけるメモリセルの故障に至る前の劣化程度を判定する劣化程度判定手段と、
前記劣化程度判定手段が劣化していると判定した場合に前記置換対象メモリブロックを前記予備メモリブロックと置き換える切換手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記切換手段は、前記置換対象メモリブロックが複数個存在する場合に、一番最初に劣化した置換対象メモリブロックを予備メモリに置換することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記切換手段は、前記予備メモリブロックが複数個存在する場合に、劣化しているとの判定結果が入力される度に、予備メモリブロックを順々に切り換えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記切換手段は、前記置換対象メモリブロックおよび前記予備メモリブロックが複数個存在する場合に、複数個の置換対象メモリブロックのうちの一番最初に劣化した置換対象メモリブロックを予備メモリに置換すること、その後劣化しているとの判定結果が入力される度に予備メモリブロックを順々に切り換えること、２以上の置換対象メモリブロックを一括して対応する数の予備メモリブロックに置換することのいずれかを実行することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
不揮発性半導体記憶装置のメモリ回路に、複数の劣化有無判断対象メモリブロックを規定するとともに、
前記複数の劣化有無判断対象メモリブロック毎にメモリセルの故障に至る前の劣化程度を判定する劣化程度判定手段と、
前記複数の劣化有無判断対象メモリブロックそれぞれについての前記劣化程度判定手段の判定結果を示すモニタフラグがそれぞれ設定されるモニタフラグレジスタと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
劣化程度判定手段は、複数の劣化判定基準レベルを有し、前記モニタフラグレジスタは、前記複数の劣化有無判断対象メモリブロック毎に前記複数の劣化判定基準レベルそれぞれにおける判定結果を示すモニタフラグがそれぞれ設定されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
不揮発性半導体記憶装置において、
メモリ回路におけるメモリセルの故障に至る前の劣化程度を判定する劣化程度判定手段と、
前記メモリ回路全体を囲むチップ上に配置される抵抗素子と、
前記劣化程度判定手段がメモリセルの劣化を検出したとき、一定時間内前記抵抗素子に電流を供給して発熱させ劣化回復措置を採る制御手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項８】
不揮発性半導体記憶装置におけるメモリ回路を構成するメモリブロックにおいて、
メモリブロックにおけるメモリセルの故障に至る前の劣化程度を判定する劣化程度判定手段と、
前記メモリブロック全体を囲むチップ上に配置される抵抗素子と、
前記劣化程度判定手段がメモリセルの劣化を検出したとき、一定時間内前記抵抗素子に電流を供給して発熱させ劣化回復措置を採る制御手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記制御手段は、２以上の前記メモリブロックの相互間において、
１のメモリブロックについて前記劣化回復措置を採るときは、当該１のメモリブロックへのアクセスを未使用である他のメモリブロックに切り換えることを実行し、その後前記他のメモリブロックについて前記劣化回復措置を採るときは、当該他のメモリブロックへのアクセスを前記劣化回復措置が行われた前記１のメモリブロックに切り換えることを実行することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記劣化程度判定手段は、消去動作に要した時間が予め設定した時間以上であるか否かによってメモリセルの劣化程度を判定することを特徴とする請求項１〜９のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１１】
前記劣化程度判定手段は、書込動作に要した時間が予め設定した時間以上であるか否かによってメモリセルの劣化程度を判定することを特徴とする請求項１〜９のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１２】
前記劣化程度判定手段は、予め設定した時間だけ消去動作が行われた後におけるメモリセルのしきい電圧が所定電圧以下に低下するか否かによってメモリセルの劣化程度を判定することを特徴とする請求項１〜９のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１３】
前記劣化程度判定手段は、予め設定した時間だけ書込動作が行われた後におけるメモリセルのしきい電圧が所定電圧以上に上昇するか否かによってメモリセルの劣化程度を判定することを特徴とする請求項１〜９のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１４】
前記劣化程度判定手段は、消去動作または書込動作が予め定めた回数だけ実行されたとき、判定動作を実行することを特徴とする請求項１〜９のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１５】
前記劣化程度判定手段は、劣化していると判定する場合が予め定めた回数だけ生じたときに、正式に劣化していると判定することを特徴とする請求項１〜９のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１６】
前記劣化程度判定手段は、劣化していると判定する場合が予め定めた回数だけ連続して生じたときに、正式に劣化していると判定することを特徴とする請求項１〜９のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１７】
不揮発性半導体記憶装置において、
メモリ回路への消去動作が実行される度に消去時間を計測する計測手段と、
前記計測手段が計測した消去時間が予め定めた判定基準を超える度に、予め定めた複数の消去電圧のうち低い電圧から高い電圧に向かって順に設定する消去電圧制御手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１８】
不揮発性半導体記憶装置において、
メモリ回路への書込動作が実行される度に書込時間を計測する計測手段と、
前記計測手段が計測した書込時間が予め定めた判定基準を超える度に、予め定めた複数の書込電圧のうち高い電圧から低い電圧に向かって順に設定する書込電圧制御手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
不揮発性半導体記憶装置において、
メモリ回路への消去動作または書込動作が実行される度に対応するしきい電圧を計測する計測手段と、
前記計測手段が計測したしきい電圧が予め定めた判定基準を超える度に、制御クロックの発信周期として予め定めた複数の発信周期のうち低い発信周期から高い発信周期に向かって順に設定するクロック制御手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的に書換可能な不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
電気的に書換可能な不揮発性半導体記憶装置には、各種あるが、その中でもフラッシュメモリがよく知られているので、この明細書では、フラッシュメモリを例に挙げて説明する。
【０００３】
図３２は、フラッシュメモリにおけるメモリセルの状態遷移を説明する図である。図３３は、フラッシュメモリにおける書換回数と消去時間との関係を説明する図である。図３４は、フラッシュメモリにおける書換回数と書込時間との関係を説明する図である。
【０００４】
図３２において、フラッシュメモリでは、データの読み出し時に用いる読み出ししきい電圧Ｖｔｈの分布１００と、データの書き込み時に用いる書込しきい電圧Ｖｔｈの分布１０１と、データの消去時に用いる消去しきい電圧Ｖｔｈの分布１０２とが適宜間隔を置いて配置されている。図３２に示すように、書込時のしきい電圧Ｖｔｈの分布１０１は、読み出しきい電圧Ｖｔｈの分布１００よりも高い方に位置し、消去しきい電圧Ｖｔｈの分布１０２は、読み出ししきい電圧Ｖｔｈの分布１００よりも低い方に位置している。つまり、フラッシュメモリでは、メモリセルのしきい電圧Ｖｔｈを制御することにより、読み出しと、書き込み（Ｗｒｉｔｅ）と、消去（Ｅｒａｓｅ）との各動作が行えるようになっている。
【０００５】
ところで、フラッシュメモリでは、データの書込動作と消去動作、つまりデータの書換動作を繰り返すと、メモリセルの劣化によってしきい電圧Ｖｔｈの移動が遅くなり、図３３と図３４に示すように、消去時間あるいは書込時間が増加してくるという問題がある。
【０００６】
図３３において、横軸は、データの書換回数（Ｅ／Ｗ回数）であり、縦軸は、消去時間である。そして、縦軸では、３つの消去時間ｔｅ０，ｔｅ１，ｔｅＮＧ（ｔｅ０＜ｔｅ１＜ｔｅＮＧ）が示されている。消去時間が時間ｔｅ０以下である場合は、正常に使用できるが、消去時間が時間ｔｅ０を超えて時間ｔｅＮＧに向かって増加する間は劣化が進行している劣化状態１０３であり、消去時間が時間ｔｅＮＧを超えると使用不可の故障状態１０４となる。
【０００７】
図３３に示すように、Ｅ／Ｗ回数があるレベルに達するまでは、消去時間は時間ｔｅ０を保つが、Ｅ／Ｗ回数が増えてくると、メモリセルが劣化してきて、あるＥ／Ｗ回数から消去時間が時間ｔｅ０を超えることが起こり、その後は増加が顕著になってくる。そして、消去時間がある時間ｔｅＮＧを越えると実使用上、メモリとして使用できなくなり故障に至る。
【０００８】
図３４において、横軸は、データの書換動作回数（Ｅ／Ｗ回数）であり、縦軸は、書込時間である。そして、縦軸では、３つの書込時間ｔｗ０，ｔｗ１，ｔｗＮＧ（ｔｗ０＜ｔｗ１＜ｔｗＮＧ）が示されている。書込時間が時間ｔｗ０以下である場合は、正常に使用できるが、書込時間が時間ｔｗ０を超えて時間ｔｗＮＧに向かって増加する間は劣化が進行している劣化状態１０５であり、書込時間が時間ｔｗＮＧを超えると使用不可の故障状態１０６となる。
【０００９】
図３４に示すように、Ｅ／Ｗ回数があるレベルに達するまでは、書込時間は時間ｔｗ０を保つが、Ｅ／Ｗ回数が増えてくると、メモリセルが劣化してきて、あるＥ／Ｗ回数から書込時間が時間ｔｗ０を超えることが起こり、その後は増加が顕著になってくる。そして、書込時間がある時間ｔｗＮＧを越えると実使用上、メモリとして使用できなくなり故障に至る。
【００１０】
【発明が解決しようとする課題】
このように消去時間あるいは書込時間がある時間（ｔｅＮＧ、ｔｗＮＧ）よりも長くなると、実使用上、書き換えができなくなるので、そのメモリセルを含むメモリブロック全体が使用できなくなる。製品としては保証すべき書換回数を大きくする必要があるが、上記のように書換回数の増加に伴い消去／書込の時間も増加するので、大きな書換回数を保証することが困難になるという問題がある。
【００１１】
また、製品として保証すべき書換回数が大きくなるに伴い、それを保証するための信頼性試験の時間も長くなり、開発期間を長期化させる一因となるという問題もある。
【００１２】
この発明は、上記に鑑みてなされたもので、書き換えの保証回数を増加させることができ、また、信頼性試験に要する時間の短縮化が図れる不揮発性半導体記憶装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる不揮発性半導体記憶装置は、メモリ回路に、少なくと１つの置換対象メモリブロックと少なくと１つの予備メモリブロックとを規定するとともに、前記置換対象メモリブロックにおけるメモリセルの故障に至る前の劣化程度を判定する劣化程度判定手段と、前記劣化程度判定手段が劣化していると判定した場合に前記置換対象メモリブロックを前記予備メモリブロックと置き換える切換手段とを備えたことを特徴とする。
【００１４】
この発明によれば、少なくと１つの置換対象メモリブロックと少なくと１つの予備メモリブロックとを規定し、置換対象メモリブロックが故障に至る前の劣化状態を示すとき、置換対象メモリブロックを予備メモリブロックと置き換えることができる。
【００１５】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる不揮発性半導体装置の好適な実施の形態を詳細に説明する。
【００１６】
実施の形態１．
図１は、この発明の実施の形態１である不揮発性半導体装置の構成を示すブロック図である。図１において、フラッシュメモリ内のメモリ回路１ａでは、例えば先頭番地に予備メモリブロック１１が規定され、それ以降に実際にデータの消去（Ｅｒａｓｅ）と書込（Ｗｒｉｔｅ）、つまりデータの書き換えが行われるＮ個のメモリブロックＡ〜メモリブロックＮが規定され、最終番地に置換情報格納領域２ａが規定されている。
【００１７】
そして、Ｎ個のメモリブロックＡ〜メモリブロックＮのうち、メモリブロックＡは、最もデータの書換頻度が高いので、置換対象メモリブロック１２となっている。それ以外のメモリブロックＢ〜メモリブロックＮは、データの書換頻度が低いので、非置換対象メモリブロック１３である。
【００１８】
図１に示すように、予備メモリブロック１１とメモリブロックＡは、同じアドレス構造を有し、両者間での切り換えを実行するブロック切換回路３ａが設けられている。ブロック切換回路３ａには、置換情報格納領域２ａからメモリブロック置換信号ａが入力される。
【００１９】
このメモリ回路１ａが接続される内部バス４には、データの消去（Ｅｒａｓｅ）と書込（Ｗｒｉｔｅ）を制御するＥ／Ｗ制御回路５が接続されている。Ｅ／Ｗ制御回路５には、その消去制御動作または書込制御動作をモニタしてメモリブロックＡの故障に至る前の劣化状態の判定を行う劣化判定回路６が接続されている。
【００２０】
劣化判定回路６は、例えば劣化レベル比較器７と劣化判定レジスタ７とで構成されている。劣化レベル比較器７は、Ｅ／Ｗ制御回路５が実行する消去制御動作の時間（消去時間）あるいは書込制御動作の時間（書込時間）を読み取り、基準となる劣化時間との比較を行う。その比較結果が劣化判定レジスタ８に一次記憶される。Ｅ／Ｗ制御回路５は、劣化判定レジスタ８の記憶内容を読み取り、メモリブロック置換情報ｂを生成し、置換情報格納領域２ａに与えるようになっている。
【００２１】
図２は、図１に示すブロック切換回路３ａの構成例を示す回路図である。図２において、ブロック切換回路３ａは、一方のデコーダを構成するＡＮＤ回路２２およびインバータ２３と、他方のデコーダを構成するＡＮＤ回路２４とで構成されている。
【００２２】
ＡＮＤ回路２２，２４の一方の入力端に入力されるアドレス信号は、予備メモリブロック１１とメモリブロックＡのアドレス情報である。置換情報格納領域２ａが出力するメモリブロック置換信号ａは、ＡＮＤ回路２２の他方の入力端にインパータ２３を介して入力され、ＡＮＤ回路２４の他方の入力端に直接入力されている。図示例では、ＡＮＤ回路２２の出力は、予備メモリブロック１１のデコード信号となり、ＡＮＤ回路２４の出力は、メモリブロックＡのデコード信号となっている。
【００２３】
置換情報格納領域２ａには、置換ブロック設定レジスタ２０ａが設けられている。置換ブロック設定レジスタ２０ａの特定の１ビットには、Ｅ／Ｗ制御回路５からのメモリブロック置換情報ｂによって、“０”または“１”が設定される。置換ブロック設定レジスタ２０ａのこの特定の１ビットの内容がメモリブロック置換信号ａとなっている。
【００２４】
次に、以上のように構成される不揮発性半導体装置であるフラッシュメモリの劣化回避動作について説明する。フラッシュメモリは、電気的に書換え可能なメモリであるが、一般的にその記憶内容の多くはプログラムであり、システムの動作中に書換えられるデータ量は少ない。したがって、メモリセルアレイであるメモリ回路を適宜に分割して、書換頻度の少ない情報（データ、プログラム等）は、大容量メモリブロック領域に記憶し、書換頻度の多い情報は、小容量のメモリブロック領域に記憶することが多い。
【００２５】
そこで、この実施の形態１では、図１に示すように、その書換頻度の高い特定のメモリブロックＡとアドレス構造を同一にした予備メモリブロック１１を置換可能に設け、特定のメモリブロックＡの書き換えを繰り返し実行しているうちにメモリブロックＡ内のあるメモリセルが劣化してきて、そのメモリブロックＡおよびフラッシュメモリのメモリ回路全体が故障に至る前に予備メモリブロック１１に置換できるようにしている。
【００２６】
まず、図１、図２を参照して置換動作を説明する。Ｅ／Ｗ制御回路５は、メモリブロックＡ〜メモリブロックＮの消去動作と書込動作を従前通りに制御するが、この実施の形態では、同時にメモリブロックＡの消去動作または書込動作を実行する際にメモリブロックＡ内の各メモリセルの故障に至る前の劣化の程度を示す消去時間または書込時間を測定している。
【００２７】
Ｅ／Ｗ制御回路５にて測定されたメモリセルの劣化の程度は、その都度劣化レベル比較器７に送られる。劣化レベル比較器７では、劣化していると判断する基準レベルが予め設定されており．その基準レベルとＥ／Ｗ制御回路５からの測定レベルとが比較される。比較結果は、劣化判定レジスタ８に一旦格納される。劣化判定レジスタのデフォルト値は“１”であるが、劣化レベル比較器２にてメモリセルの劣化が認められた場合、“０”が格納される。
【００２８】
Ｅ／Ｗ制御回路５は、劣化判定レジスタ８に“０”が格納されると、フラッシュメモリの外部に対してウェイト信号を出力し、外部からのフラッシュメモリへのアクセスを一旦禁止する。そして、劣化判定レジスタ８の内容をメモリブロック置換情報ｂとしてメモリ回路１ａ内の特定番地に設けた置換情報格納領域２ａ内の置換ブロック設定レジスタ２０ａの特定ビットに書き込むことを行う。
【００２９】
ブロック切換回路３ａでは、置換ブロック設定レジスタ２０ａの特定ビットの内容が“１”の場合、メモリブロックＡのアドレス信号がＡＮＤ回路２２，２４に入力されると、予備メモリブロック１１のデコード信号は“０”となって予備メモリブロック１１は選択されないが、メモリブロックＡのデコード信号は“１”となってメモリブロックＡが選択される。
【００３０】
また、ブロック切換回路３ａでは、置換ブロック設定レジスタ２０ａの特定ビットの内容が“０”の場合、メモリブロックＡのアドレス信号がＡＮＤ回路２２，２４に入力されると、予備メモリブロック１１のデコード信号は“１”となって予備メモリブロック１１が選択され、メモリブロックＡのデコード信号は“０”となってメモリブロックＡは選択されない。
【００３１】
そして、ブロック切換回路３ａが置換情報格納領域２ａ内の置換ブロック設定レジスタ２０ａの特定ビットの内容を受けて、メモリブロックＡを予備メモリブロック１１に切換える置換作業が完了すると、Ｅ／Ｗ制御回路５は、外部に対して出力していたウェイト信号を解除し外部からのアクセスを受け付ける。
【００３２】
このように、メモリブロックＡ内のメモリセルの劣化があるレベルに達した場合、メモリブロックＡが故障に至る前に自動的に予備メモリブロック１１に置換することができるので、メモリブロックＡでの書換回数、つまり寿命を倍に伸ばすことができる。その結果、フラッシュメモリ全体としての寿命も倍に延ばすことが可能となる。
【００３３】
次に、図３〜図９を参照して、Ｅ／Ｗ制御回路５と劣化レベル比較器７との協同作業として行われる劣化判定動作について説明する。なお、図３は、劣化判定方法（その１）を説明するフローチャートである。図４は、劣化判定方法（その２）を説明するフローチャートである。図５は、劣化判定方法（その３）を説明する図（一定時間消去した時のメモリセルの状態を示す図）である。図６は、劣化判定方法（その４）を説明する図（一定時間書き込みを行った時のメモリセルの状態を示す図）である。図７は、劣化判定時期（その１）を説明するタイミングチャートである。図８は、劣化判定時期（その２）を説明するタイミングチャートである。図９は、劣化判定時期（その３）を説明するタイミングチャートである。
【００３４】
（１）図３では、消去時間による劣化判定の動作が示されている。すなわち、図３３にて説明したように、当初は消去時間ｔｅ０にて消去できていたものが書換回数（Ｅ／Ｗ回数）を増やしていくと、メモリセルの劣化に伴って消去時間が長くなってくる。そして、消去時間が長くなり過ぎて時間ｔｅＮＧになると故障と判断される。つまり、劣化が認められる消去時間ｔｅ０から故障と判断される消去時間ｔｅＮＧまでの間が劣化が進行している劣化状態１０３として存在することが解っている。
【００３５】
そこで、Ｅ／Ｗ制御回路５では、メモリブロックＡについて消去処理を実施する際に、消去時間（メモリしきい電圧Ｖｔｈの移行時間）を測定する（ステップＳＴ１）。劣化レベル比較器７では、劣化判定の比較基準値として図３３に示したｔｅ０＜ｔｅ１＜ｔｅＮＧなる消去時間ｔｅ１が設定されている。つまり、劣化レベル比較器７では、メモリブロックＡについて消去動作が行われる度にＥ／Ｗ制御回路５にて測定された消去時間と比較基準値ｔｅ１との大小関係を比較する。そして、その比較結果に基づき、測定した消去時間が置換を実施する劣化レベルにあるか否かを判断する（ステップＳＴ２）。
【００３６】
ここでは、測定された消去時間が比較基準値ｔｅ１よりも小さいときは、今回測定された消去時間は、置換を実施する劣化レベルにないと判断される（ステップＳＴ２：Ｎｏ）。劣化判定レジスタ８には“１”が格納される。そして、測定された消去時間が比較基準値ｔｅ１よりも大きいときは、今回測定された消去時間は、置換を実施する劣化レベルにあると判断される（ステップＳＴ２：Ｙｅｓ）。劣化判定レジスタ８には“０”が格納される。
【００３７】
Ｅ／Ｗ制御回路５は、今回測定した消去時間が劣化レベルにあると判定されると、外部にウェイト命令を出力し（ステップＳＴ３）、劣化判定レジスタ８の値であるメモリブロック置換情報ｂを置換情報格納領域２ａ内の置換ブロック設定レジスタ２０ａに書き込む（ステップＳＴ４）。書き込みが終了すると、メモリブロックＡと予備メモリブロック１１との置換が完了するので、ウェイト命令を解除する（ステップＳＴ５）。その結果、ユーザーがメモリブロックＡにアクセスする場合、ブロック切換回路３ａによって自動的に予備メモリブロック１１に切り換えられる。
【００３８】
（２）図４では、書込時間による劣化判定の動作が示されている。すなわち、図３４にて説明したように、当初は書込時間ｔｗ０にて書込できていたものが、書換回数（Ｅ／Ｗ回数）を増やしていくと、メモリセルの劣化に伴って書込時間が長くなってくる。そして、書込時間が長くなり過ぎて時間ｔｗＮＧになると故障と判断される。つまり、劣化が認められる書込時間ｔｗ０から故障と判断される書込時間ｔｗＮＧまでの間が劣化が進行している劣化状態１０５として存在することが解っている。
【００３９】
そこで、Ｅ／Ｗ制御回路５では、メモリブロックＡについて書込処理を実施する際に、書込時間（メモリしきい電圧Ｖｔｈの移行時間）を測定する（ステップＳＴ１１）。劣化レベル比較器７では、劣化判定の比較基準値として図３４に示したｔｗ０＜ｔｗ１＜ｔｗＮＧなる書込時間ｔｗ１が設定されている。つまり、劣化レベル比較器７では、メモリブロックＡについて書込動作が行われる度にＥ／Ｗ制御回路５にて測定された書込時間と比較基準値ｔｗ１との大小関係を比較する。そして、その比較結果に基づき、測定した書込時間が置換を実施する劣化レベルにあるか否かを判断する（ステップＳＴ１２）。
【００４０】
ここでは、測定された書込時間が比較基準値ｔｗ１よりも小さいときは、今回測定された書込時間は、置換を実施する劣化レベルにないと判断される（ステップＳＴ１２：Ｎｏ）。そして、測定された書込時間が比較基準値ｔｗ１よりも大きいときは、今回測定された書込時間は、置換を実施する劣化レベルにあると判断される（ステップＳＴ１２：Ｙｅｓ）。
【００４１】
今回測定された書込時間が置換を実施する劣化レベルにある場合（ステップＳＴ１２：Ｙｅｓ）、劣化レベル比較器７での比較結果“０”が劣化判定レジスタ８に格納される（ステップＳＴ１３）。Ｅ／Ｗ制御回路５は、メモリブロックＡに書き込みを行った後は、消去を行うまではメモリブロックＡを読み出さなければならないので、次にメモリブロックＡの消去命令が入力するまで（ステップＳＴ１４：Ｎｏ）、劣化判定レジスタ８の内容を読み出すことはしない。
【００４２】
Ｅ／Ｗ制御回路５は、メモリブロックＡの消去命令が入力すると（ステップＳＴ１４：Ｙｅｓ）、メモリブロックＡについて消去処理を実行し（ステップＳＴ１５）、その後、外部にウェイト命令を出力し（ステップＳＴ１６）、劣化判定レジスタ８の値であるメモリブロック置換情報ｂを置換情報格納領域２ａ内の置換ブロック設定レジスタ２０ａに書き込む（ステップＳＴ１７）。書き込みが終了すると、メモリブロックＡと予備メモリブロック１１との置換が完了するので、ウェイト命令を解除する（ステップＳＴ１８）。その結果、ユーザーがメモリブロックＡにアクセスする場合、ブロック切換回路３ａによって自動的に予備メモリブロック１１に切り換えられる。
【００４３】
（３）図５を参照して、消去速度による劣化判定の動作について説明する。図５では、消去時のしきい電圧として、Ｖｅ０＜Ｖｅ１＜ＶｅＮＧなる関係にある３つのしきい電圧Ｖｅ０，Ｖｅ１，ＶｅＮＧが示されている。すなわち、図５に示すように、一定時間消去後のしきい電圧分布は、書換回数が少ない場合（正常動作時）には、しきい電圧Ｖｅ０がしきい電圧Ｖｔｈの最大値であるしきい電圧分布２６になっている。
【００４４】
書換回数が多くなると、メモリセルの劣化に伴って消去速度が遅くなるので、しきい電圧Ｖｔｈの最大値がしきい電圧Ｖｅ１を超えているしきい電圧分布２７のように、しきい電圧分布が高い方にずれてくる。そして、消去速度が遅くなりすぎて一定時間消去しても、しきい電圧分布における最も高いしきい電圧Ｖｔｈがしきい電圧ＶｅＮＧよりも下がらない場合には、故障と判断される。
【００４５】
このように、メモリセルが完全に故障に至るまでに消去速度が次第に遅くなる劣化状態が存在することが解っている。そこで、一定時間消去した後のしきい電圧分布における最も高いしきいＶｔｈがしきい電圧Ｖｅ１以下に下がらない場合にメモリセルが劣化したと判断し、予備メモリブロックに置き換えるようにする。
【００４６】
具体的には、図３に示したステップＳＴ１では、Ｅ／Ｗ制御回路５が一定時間消去した後のしきい電圧Ｖｔｈ（分布の最高電圧）を測定する。そして、ステップＳＴ２では、劣化レベル比較器７がしきい電圧Ｖｅ１とＥ／Ｗ制御回路５にて測定されたしきい電圧Ｖｔｈとを比較する。その結果、劣化している場合は、同様にステップＳＴ４，ＳＴ５の処理が行える。
【００４７】
（４）図６を参照して、書込速度による劣化判定の動作について説明する。図５では、書込時のしきい電圧として、ＶｗＮＧ＜Ｖｗ１＜Ｖｗ０なる関係にある３つのしきい電圧ＶｗＮＧ，Ｖｗ１，Ｖｗ０が示されている。すなわち、図６に示すように、一定時間書込後のしきい電圧分布は、書換回数が少ない場合（正常動作時）には、最も低いしきい電圧Ｖｔｈがしきい電圧Ｖｗ０であるしきい電圧分布２８になっている。
【００４８】
書換回数が多くなると、メモリセルの劣化に伴って書込速度が遅くなるので、最も高いしきい電圧Ｖｔｈがしきい電圧Ｖｗ１以下になっているしきい電圧分布２９のように、しきい電圧分布が低い方にずれてくる。そして、書込速度が遅くなりすぎて一定時間書込しても、しきい電圧分布における最も低いしきい電圧Ｖｔｈがしきい電圧ＶｗＮＧよりも高くならない場合には、故障と判断される。
【００４９】
このように、メモリセルが完全に故障に至るまでに書込速度が次第に遅くなる劣化状態が存在することが解っている。そこで、一定時間書込みした後のしきい電圧分布における最も低いしきいＶｔｈがしきい電圧Ｖｗ１以上にならない場合にメモリセルが劣化したと判断し、予備メモリブロックに置き換えるようにする。
【００５０】
具体的には、図４に示したステップＳＴ１１では、Ｅ／Ｗ制御回路５が一定時間書込した後のしきい電圧Ｖｔｈ（分布の最低電圧）を測定する。そして、ステップＳＴ１２では、劣化レベル比較器７がしきい電圧Ｖｗ１とＥ／Ｗ制御回路５にて測定されたしきい電圧Ｖｔｈとを比較する。その結果、劣化している場合は、同様にステップＳＴ１３〜ＳＴ１８の処理が行える。
【００５１】
劣化の判定は、以上説明したように、（１）消去時間、（２）書込時間、（３）消去速度、（４）書込速度のいずれかを監視することによって行うことができる。しかし、実際に起こるメモリセルの劣化は、急激に進行するものではなく、通常は書換回数が増えるに従って徐々に進行していくものである。つまり、劣化の判定は、一般には消去動作や書込動作の度に行う必要はないということができる。そして、この劣化判定の時期は、Ｅ／Ｗ制御回路５にて決定することができる。
【００５２】
（５）具体的には、劣化判定の時期（その１）は、消去動作あるいは書込動作を複数回行う度に一回、判定動作を実行するようにしてもよい。例えば、図７に示すように、Ｅ／Ｗ制御回路５において消去動作を１００回実行する度に劣化判定の測定を実施するようにし、消去動作を１００回実行する度に１回劣化判定を行うようにする。図７では、１回目（Ｅ／Ｗ回数１００）〜３回目（Ｅ／Ｗ回数３００）の劣化判定では、測定した消去時間が時間Ｖｅ１以下であるので、正常（劣化判定：Ｏ）と判定され、４回目（Ｅ／Ｗ回数４００）の劣化判定において測定した消去時間が時間Ｖｅ１を超えたので、劣化状態３１にある（劣化判定：×）と判定された場合が示されている。書込動作においても同様である。
【００５３】
また、実際に起こるメモリセルの劣化には、一過性のものもある。具体的にはフラッシュメモリ外部の電源電圧変動（降下）などの外的要因を受けて、突発的に消去時間や書込時間が増加して劣化傾向を示す場合もある。
【００５４】
（６）そこで、劣化判定の時期（その２）として、例えば、消去動作あるいは書込動作を複数回行う度に実行した判定動作において劣化判定基準を超える場合が複数回起きたとき、初めて劣化したと判定するようにしてもよい。例えば、図８に示すように、消去動作において、劣化状態３１にあることが間隔を置いて５回検出されたと場合、５回目の劣化判定にて初めてメモリブロックＡが劣化したと判定する例が示されている。書込動作においても同様である。
【００５５】
（７）また、劣化判定の時期（その３）として、例えば、消去動作あるいは書込動作を複数回行う度に実行した判定動作において劣化判定基準を超える場合が連続して複数回起きたとき、初めて劣化したと判定するようにしてもよい。例えば、図９に示すように、消去動作において、劣化状態３１にあることが間隔を置いて検出されたと場合は劣化したとは判定しないが、その後に、連続して５回劣化状態３１にあることが検出されたとき、初めてメモリブロックＡが劣化したと判定する例が示されている。書込動作においても同様である。
【００５６】
実施の形態２．
図１０は、この発明の実施の形態２である不揮発性半導体装置の構成を示すブロック図である。なお、図１０では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００５７】
図１０に示すフラッシュメモリでは、図１に示した構成において、メモリ回路１ａに代えて、メモリ回路１ｂが設けられている。メモリ回路１ｂでは、予備メモリブロック１１の配置位置以降に存在するＮ個のメモリブロックＡ〜メモリブロックＮのうち、メモリブロックＡ，Ｂ，Ｃの３つが、最もデータの書換頻度が高いので、置換対象メモリブロック１４となっている。なお、メモリブロックＤ以降メモリブロックＮまでは、データの書換頻度が低いので、非置換対象メモリブロック１３である。また、最終番地に置換情報格納領域２ｂが規定されている。
【００５８】
そして、図１０に示すように、予備メモリブロック１１とメモリブロックＡ，Ｂ，Ｃとは、同じアドレス構造を有し、それらの間での切り換えを実行するブロック切換回路３ｂが設けられている。ブロック切換回路３ｂには、置換情報格納領域２ｂからメモリブロック置換信号ａが入力される。
【００５９】
図１１は、図１０に示すブロック切換回路３ｂの構成例を示す回路図である。図１１において、ブロック切換回路３ｂは、予備メモリブロック１１用のデコーダを構成するＡＮＤ回路３２，３３，３４、インバータ３９おとびＯＲ回路４２と、メモリブロックＡ用のデコーダを構成するＡＮＤ回路３５と、メモリブロックＢ用のデコーダを構成するＡＮＤ回路３６と、メモリブロックＣ用のデコーダを構成するＡＮＤ回路３７とで構成されている。
【００６０】
ＡＮＤ回路３２〜３７の一方の入力端に入力されるアドレス信号は、予備メモリブロック１１とメモリブロックＡ，Ｂ，Ｃのアドレス情報である。置換情報格納領域２ｂが出力するメモリブロック置換信号ａは、ＡＮＤ回路３２〜３３の他方の入力端には、インバータ４０〜４１を介して入力され、ＡＮＤ回路３５〜３７の他方の入力端には、直接入力されている。図示例では、ＯＲ回路４２の出力は、予備メモリブロック１１のデコード信号、ＡＮＤ回路３５の出力は、メモリブロックＡのデコード信号、ＡＮＤ回路３６の出力は、メモリブロックＢのデコード信号、ＡＮＤ回路３７の出力は、メモリブロックＣのデコード信号となっている。
【００６１】
置換情報格納領域２ｂには、置換ブロック設定レジスタ２０ｂが設けられている。置換ブロック設定レジスタ２０ｂの特定の３ビット（ｂ０、ｂ１、ｂ２）には、Ｅ／Ｗ制御回路５からのメモリブロック置換情報ｂによって、“０”または“１”が設定される。置換ブロック設定レジスタ２０ｂのこの特定の３ビット（ｂ０、ｂ１、ｂ２）の内容がメモリブロック置換信号ａとなっている。
【００６２】
次に、以上のように構成される不揮発性半導体装置であるフラッシュメモリの劣化回避動作について説明する。Ｅ／Ｗ制御回路５は、実施の形態１にて説明した方法で、メモリブロックＡ，Ｂ，Ｃについて消去動作ないしは書込動作を行う際に、消去時間や書込時間などを測定する。メモリブロックＡ，Ｂ，Ｃにおける劣化は、同期して進行するのではなく、通常、互いの劣化時期はそれぞれ異なる。つまり、劣化判定レジスタ８には、メモリブロックＡ，Ｂ，Ｃについての劣化判定結果が格納されるが、格納される時期が互いに異なる。
【００６３】
その結果、Ｅ／Ｗ制御回路５が発生するメモリブロック置換情報ｂは、メモリブロックＡ，Ｂ，Ｃのうちのいずれか１つのメモリブロックについての劣化判定結果を示すので、これによって置換ブロック設定レジスタ２０ｂの特定の３ビット（ｂ０、ｂ１、ｂ２）の１つが“０”に設定されると、ＯＲ回路４２から予備メモリブロック１１用のデコード信号が出力され、メモリブロックＡ，Ｂ，Ｃのうちの対応するメモリブロックが予備メモリブロック１１の置き換えられる。
【００６４】
そして、その後に、メモリブロックＡ，Ｂ，Ｃのうちの他のメモリブロックが劣化状態を示し、置換ブロック設定レジスタ２０ｂの特定の３ビット（ｂ０、ｂ１、ｂ２）の対応するビットが“０”に設定されても、後発のメモリブロックについては、予備メモリブロック１１への置き換えは行われない。
【００６５】
このように、この実施の形態２によれば、頻繁に書き換えるメモリブロックが複数存在する場合に、一番最初に劣化したと判断されたメモリブロックを故障に至る前に予備メモリブロックと置換して寿命を延ばして使用することができる。
【００６６】
実施の形態３．
図１２は、この発明の実施の形態３である不揮発性半導体装置の構成を示すブロック図である。なお、図１２では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００６７】
図１２に示すフラッシュメモリでは、図１に示した構成において、メモリ回路１ａに代えて、メモリ回路１ｃが設けられている。メモリ回路１ｃでは、図１にて示した予備メモリブロック１１の配置位置に、置換対象メモリブロック１５としてのメモリブロックＡが規定され、それ以降に存在する９個のメモリブロックＢ，Ｃ、Ｄ、〜Ｊが予備メモリブロック１６として規定されている。なお、メモリブロックＫ以降メモリブロックＮまでは、データの書換頻度が低いので、非置換対象メモリブロック１３である。また、最終番地に置換情報格納領域２ｃが規定されている。
【００６８】
そして、図１２に示すように、置換対象メモリブロック１２であるメモリブロックＡと、予備メモリブロック１６であるメモリブロックＢ，Ｃ、Ｄ、〜Ｊとが同じアドレス構造を有し、それらの間での切り換えを実行するブロック切換回路３ｃが設けられている。ブロック切換回路３ｃには、置換情報格納領域２ｃからメモリブロック置換信号ａが入力される。
【００６９】
図１３は、図１２に示す置換情報格納領域２ｃに設けられる置換ブロック設定レジスタの構成を説明する図である。したがって、置換情報格納領域２ｃは、図１３に示すように、１０ビット構成の置換ブロック設定レジスタが設けられる。但し、図１３では、８ビット構成のレジスタを２つ用意し、一方のレジスタの全８ビットを置換ブロック設定レジスタ２０ｃとし、他方のレジスタの２ビットを置換ブロック設定レジスタ２０ｄとした場合が示されている。
【００７０】
斯くして、置換ブロック設定レジスタ２０ｃでは、ビットｂ０〜ビットＢ７にメモリブロックＡ〜メモリブロックＨ用の置換ビットを設定することができ、置換ブロック設定レジスタ２０ｄでは、ビットｂ０、ｂ１にメモリブロックＩ、Ｊ用の置換ビットを設定することができる。前述したように、劣化していると判定された場合は、“０”が設定される。
【００７１】
図１４は、図１３に示す置換ブロック設定レジスタと選択ブロックとの関係を説明する図である。図１４において、置換ブロック設定レジスタ０は、置換ブロック設定レジスタ２０ｃを示し、置換ブロック設定レジスタ１は、置換ブロック設定レジスタ２０ｄを示している。
【００７２】
つまり、ブロック切換回路３ｃでは、図１４に示すように、置換ブロック設定レジスタ２０ｃの下位ビットと上位ビット、置換ブロック設定レジスタ２０ｄの下位ビットの都合３ビットの論理状態に基づきメモリブロックを順に切り換えるように構成されている。
【００７３】
図示例では、１６進表記であるが、“ＦＦＦ”の場合は、メモリブロックＡを選択する。“ＦＦＥ”の場合は、メモリブロックＢを選択する。“ＦＦＣ”の場合は、メモリブロックＣを選択する。“ＦＦ８”の場合は、メモリブロックＤを選択する。“ＦＦ０”の場合は、メモリブロックＥを選択する。“ＦＥ０”の場合は、メモリブロックＦを選択する。“ＦＣ０”の場合は、メモリブロックＧを選択する。“Ｆ８０”の場合は、メモリブロックＨを選択する。“Ｆ００”の場合は、メモリブロックＩを選択する。“Ｅ００”の場合は、メモリブロックＪを選択する。そして、“Ｃ００”の場合は、メモリブロックＪを選択する（故障前の状態）。
【００７４】
このように、実施の形態３によれば、１つのメモリブロックが劣化すると、９つ用意されている予備のメモリブロックに順に置換していくので、頻繁に書き換えるメモリブロックの寿命をほぼ１０倍に延ばすことが可能となる。
【００７５】
また、信頼性試験において、例えば１０００００回の書換保証をするための試験に、従来では、仮に１０００時間かかっていたとすると、この実施の形態３の構成にすれば、１つのメモリブロックで１００００回の書換試験を行えばよいので１００時間で済むことになり、信頼性試験に要する時間を１／１０に短縮することができる。したがって、開発に要する期間を大幅に短縮することができる。
【００７６】
実施の形態４．
図１５は、この発明の実施の形態４である不揮発性半導体装置の構成を示すブロック図である。なお、図１５では、図１２に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００７７】
図１５に示すフラッシュメモリでは、図１２に示した構成において、メモリ回路１ｃに代えて、メモリ回路１ｄが設けられている。メモリ回路１ｄでは、図１２にて示した予備メモリブロック１６に代えて、予備メモリブロック１７が設けられている。また、最終番地に置換情報格納領域２ｄが規定されている。
【００７８】
そして、図１５に示すように、置換対象メモリブロック１２であるメモリブロックＡと、予備メモリブロック１７であるメモリブロックＢ，Ｃ、Ｄ、〜Ｊとが同じアドレス構造を有し、それらの間での切り換えを実行するブロック切換回路３ｃが設けられている。ブロック切換回路３ｄには、置換情報格納領域２ｄからメモリブロック置換信号ａが入力される。
【００７９】
ここで、予備メモリブロック１７は、実施の形態３と同様に、９個のメモリブロックＢ，Ｃ、Ｄ、〜Ｊで構成されるが、この実施の形態４では、置換対象メモリブロック１５と予備メモリブロック１７との区分は、固定ではなく、例えば図１６に示すように、置換できるメモリブロックの数と回数が自由に設定できるようになっている。
【００８０】
図１６は、図１５に示す置換情報格納領域２ｄに設けられる置換ブロック設定レジスタと選択ブロックとの関係を説明する図である。図１６に示すように、置換情報格納領域２ｄには、８ビット構成の置換ブロック設定レジスタ２０ｅが設けられている。
【００８１】
ブロック切換回路３ｃでは、図１６に示すように、置換ブロック設定レジスタ２０ｅの上位４ビットと下位４ビットの論理状態に基づきメモリブロックを切り換えるように構成されている。
【００８２】
図１６において、置換ブロック設定レジスタ２０ｅの設定内容が“ＦＦｈ”の場合は、メモリブロックＡが劣化するとメモリブロックＢに置換する。設定内容が“ＦＣｈ”の場合は、メモリブロックＡが劣化するとメモリブロックＢ，Ｃに劣化に応じて順に置換する。設定内容が“Ｆ８ｈ”の場合は、メモリブロックＡが劣化するとメモリブロックＢ，Ｃ，Ｄに劣化に応じて順に置換する。設定内容が“Ｆ０ｈ”の場合は、メモリブロックＡが劣化するとメモリブロックＢ，Ｃ，Ｄ，Ｅに劣化に応じて順に置換する。
【００８３】
さらに、設定内容が“Ｅ０ｈ”の場合は、メモリブロックＡおよびＢが１つの置換対象メモリブロックとなり、メモリブロックＡおよびＢが劣化すると、メモリブロックＣおよびＤに置換する。同様に、設定内容が“Ｃ０ｈ”の場合は、メモリブロックＡ，ＢおよびＣが１つの置換対象メモリブロックとなり、メモリブロックＡ，ＢおよびＣが劣化すると、メモリブロックＤ，ＥおよびＦに置換する。
【００８４】
このように、実施の形態４によれば、複数の予備メモリブロックを用意する場合に、置換できるメモリブロックの数と回数を自由に設定することができる。したがって、ユーザの使用するプログラム、データ、用途に柔軟に対応して劣化回避措置を講ずることができる。
【００８５】
実施の形態５．
図１７は、この発明の実施の形態５である不揮発性半導体装置の構成を示すブロック図である。フラッシュメモリでは、多数回の消去動作と書込動作による特性劣化時に、メモリチップを加熱すると劣化が回復することが判明している。この実施の形態５では、その劣化回復措置の構成例（その１）が示されている。
【００８６】
図１７に示すように、メモリ回路であるフラッシュメモリセルアレイ４９の４周囲に加熱処理用の抵抗素子５３が配置され、各抵抗素子５３の配置場所には温度センサ素子５２が取り付けられている。各抵抗素子５３と各温度センサ素子５２とは、それぞれ温度制御回路５１に接続されている。また、フラッシュメモリセルアレイ４９に設けられる前述した劣化判定回路６の出力はタイマ５０に入力され、タイマ５０の出力は温度制御回路５１に入力されている。
【００８７】
図１８は、図１７に示す温度センサ素子の電気的構成を示す図である。図１９は、図１８に示す温度センサ素子の温度・電圧特性図である。温度センサ素子は、図１８に示すように、ダイオードに電流Ｉｆを流したときの順方向電圧Ｖｆが温度特性を有すること利用して構成される。図１９に示すように、順方向電圧Ｖｆは、負の温度特性（例えば、−２ｍＶ／℃）を有している。
【００８８】
図２０は、図１７に示す温度制御回路が備える電圧遮断回路の構成例を示す回路図である。図２１は、図２０に示す電圧遮断回路の温度・遮断電圧特性図である。図２０において、電源ＶＤＤには、温度センサ５２のアノードが接続されている。温度センサ５２のカソードは、抵抗素子５５を介して接地（ＧＮＤ）に接続されるとともに、制御トランジスタ５７のゲート電極に接続されている。
【００８９】
制御トランジスタ５７のドレイン電極は、抵抗素子５６を介して電源ＶＤＤに接続されるとともに、負荷である発熱体５８が接続されている。発熱体５８は、図１７に示した抵抗素子５２である。また、制御トランジスタ５７のソース電極は、接地（ＧＮＤ）に接続されている。
【００９０】
以上のように構成される電圧遮断回路の動作について説明する。温度センサ素子５２の周囲温度が上昇すると、図１８に示す順方向電圧Ｖｆは、図１９に示すように減少する。温度センサ素子５２のオン抵抗と抵抗素子５５とによる分圧電圧５９は、制御トランジスタ５７のゲート入力信号であるが、順方向電圧Ｖｆが減少すると、図２１に示す「ＶＤＤ−Ｖｆ」の特性でもって上昇する。
【００９１】
そこで、制御トランジスタ５７は、動作しきい電位Ｖ１が固定したい所望の周囲温度Ｔ１に対応する値となるように予め作り込んである。すなわち、周囲温度が温度Ｔ１よりも低いうちは、分圧電圧５９が制御トランジスタ５７の動作しきい電位Ｖ１よりも低くなるので、制御トランジスタ５７はオフ動作する。
【００９２】
これによって、図２１に示すように、周囲温度が所望の温度Ｔ１よりも低いところでは、制御トランジスタ５７はオフ動作するので、制御トランジスタ５７の制御出力Ｖｔは、動作しきい電位Ｖ１を超える高レベルとなる。そして、温度の上昇に伴い分圧電圧５９が上昇し、動作しきい電位Ｖ１に到達すると、制御トランジスタ５７は温度Ｔ１にてオン動作を行うので、制御出力Ｖｔは低レベルに急降下する。すなわち、発熱体５８に供給する電流値を制御することができ、メモリチップの温度を所定値に制御することが行える。
【００９３】
したがって、図１７において、劣化判定回路６は、実施の形態１にて説明した方法でメモリセルの劣化を検出すると、タイマ５０が一定時間だけ温度制御回路５１を起動する。温度制御回路５１は、フラッシュメモリセルアレイ４９の周辺に配置してある抵抗素子５３に電流を流す。これにより発生するジュール熱によってフラッシュメモリセルアレイ４９が加熱される。このとき、温度制御回路５１は、温度センサ素子５２によって抵抗素子５２の温度を検出し、所定の温度になるように供給電流を制御する。この加熱温度を所定値にする温度制御動作は、タイマ５１によって定められた一定時間継続して行われる。その結果、劣化メモリセルの特性回復が可能となる。
【００９４】
このように、実施の形態５によれば、フラッシュメモリセルの劣化が起きた場合に、自動的にメモリチップを加熱することで劣化状態を回復させることができるので、フラッシュメモリの寿命を延ばすことができる。
【００９５】
実施の形態６．
図２２は、この発明の実施の形態６である不揮発性半導体装置の構成を示すブロック図である。この実施の形態６では、加熱による劣化回復措置の構成例（その２）が示されている。
【００９６】
図２２において、フラッシュメモリのメモリ回路を構成するメモリブロックＡ６０ａの４周囲に加熱処理用の抵抗素子５３ａが配置され、各抵抗素子５３ａの配置場所には温度センサ素子５２ａが取り付けられている。各抵抗素子５３ａと各温度センサ素子５２ａとは、それぞれ温度制御回路５１ａに接続されている。また、メモリブロックＡ６０ａに設けられる前述した劣化判定回路６ａの出力はタイマ５０ａに入力され、タイマ５０ａの出力は温度制御回路５１ａに入力されている。
【００９７】
また、図２２において、フラッシュメモリのメモリ回路を構成するメモリブロックＢ６０ｂの４周囲に加熱処理用の抵抗素子５３ｂが配置され、各抵抗素子５３ｂの配置場所には温度センサ素子５２ｂが取り付けられている。各抵抗素子５３ｂと各温度センサ素子５２ｂとは、それぞれ温度制御回路５１ｂに接続されている。また、メモリブロックＡ６０ｂに設けられる前述した劣化判定回路６ｂの出力はタイマ５０ｂに入力され、タイマ５０ｂの出力は温度制御回路５１ｂに入力されている。
【００９８】
この構成によれば、メモリブロックＡ６０ａとメモリブロックＢ６０ｂのそれぞれにおいて、特性劣化の有無をモニタし、劣化を検出すると、実施の形態５にて説明した加熱温度制御が行われ、劣化の回復措置が行われる。
【００９９】
このように、実施の形態６では、実施の形態５にて説明した加熱による劣化回復措置の一式をフラッシュメモリ内のメモリブロック毎に独立して設け、メモリブロック毎に独立してメモリセルの劣化回復が行えるようになっている。したがって、実施の形態６によれば、劣化の回復と置換の動作が実現できる。
【０１００】
すなわち、あるメモリブロックでメモリセルの劣化を検出した場合に、そのメモリブロックを別のメモリブロックに置換すると同時に、元の劣化メモリセルの含まれるメモリブロックを加熱制御により、劣化回復させる。さらに、置換後のメモリブロック内メモリセルにおいて多数回の書き換え（Ｅ／Ｗ）を行い、劣化を検出すると、劣化回復させてあった元のメモリブロックヘの置換処理を行い、その後劣化メモリブロックに対し劣化回復のための加熱処理を行うように構成することができる。
【０１０１】
具体的には、例えば、図２３に示す動作が実現できる。なお、図２３は、図２２に示す不揮発性半導体装置において実現できる劣化回復と置換の動作を説明する図である。図２３では、メモリブロックＡとメモリブロックＢの２つが示されている。
【０１０２】
図２３において、（１）初期状態では、メモリブロックＡが使用中で、メモリブロックＢは未使用である。（２）メモリブロックＡが劣化すると、メモリブロックＢへの置換を行い、メモリブロックＡについて加熱回復処理を行う。（３）その後、メモリブロックＢが劣化すると、回復させてあったメモリブロックＡへの置換を行い、メモリブロックＢについて加熱回復処理を行う。以降、同様に、メモリブロックＡとメモリブロックＢとの間で劣化回復と置換の動作が繰り返される。
【０１０３】
このように、劣化したメモリブロックをただ予備メモリブロックに置換するだけの実施の形態１では、書換可能回数が２倍になるだけであったが、実施の形態６では、メモリブロック毎に加熱して再利用できるようにしたので、メモリブロックの書換可能回数をさらに数倍に延ばすことが可能となる。
【０１０４】
なお、実施の形態５，６では、加熱する際の温度制御のために温度センサ素子を搭載したが、予めどれだけの電流をどれだけの時間内流せばメモリセルの回復が得られるかが経験的に解っている場合には、温度センサ素子を省略し、温度制御回路の代わりに電流制御回路を備える構成にし、タイマと電流制御回路だけで加熱するようにしてもよい。
【０１０５】
実施の形態７．
図２４は、この発明の実施の形態７である不揮発性半導体装置の構成を示すブロック図である。なお、図２４では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態７に関わる部分を中心に説明する。
【０１０６】
図２７に示すように、図１に示した構成において、メモリ回路１ａに代えて、メモリ回路１ｅが設けられている。メモリ回路１ｅでは、複数のメモリブロック（メモリブロックＡ〜メモリブロックＮ）が規定されているとともに、メモリブロック劣化モニタレジスタ７１が規定されている。図１に示したブロック切換回路３ａは、設けられていない。
【０１０７】
複数のメモリブロック（メモリブロックＡ〜メモリブロックＮ）は、一部または全部がそれぞれ劣化有無の監視対象である。メモリブロック劣化モニタレジスタ７１は、劣化判定回路６による判定結果である“１”（正常）または“０”（劣化）を示す劣化モニタフラグが設定できるようになっている。このメモリブロック劣化モニタレジスタ７１に劣化モニタフラグを設定する方法には、２つの方法がある。
【０１０８】
（１）劣化判定回路６は、１つの判定基準を用いて劣化有無の監視対象メモリブロック毎に劣化有無を判定し、劣化モニタフラグを劣化有無の監視対象メモリブロックと１対１対応でメモリブロック劣化モニタレジスタ７１に設定する。具体例を図２５に示してある。図２５は、図２４に示すメモリブロックモニタレジスタの構成例（その１）を示す図である。
【０１０９】
図２５では、複数のメモリブロックのうち、メモリブロックＡ〜メモリブロックＨの８個が劣化有無の監視対象である場合が示されている。メモリブロック劣化モニタレジスタ７１は、図２５に示すように、各ビットがメモリブロックＡ〜メモリブロックＨと１対１で対応するように、８ビット構成となっている。ビットｂ０には、メモリブロックＡ用の劣化モニタフラグが設定される。ビットｂ７には、メモリブロックＨ用の劣化モニタフラグが設定される。
【０１１０】
この構成によれば、ユーザーは、メモリブロック劣化モニタレジスタ７１の内容を読み出すことによって、各メモリブロックにて故障に至るような劣化が始まっているか否かを判断することができる。そして、劣化が始まっていると判断すると、空きメモリブロックがある場合には、劣化しているメモリブロックを空きメモリブロックに置換するプログラムを用意することにより、継続して使用することができる。
【０１１１】
（２）劣化判定回路６では、劣化が始まってから故障に至るまでの劣化状態を判定する基準を複数設けて、劣化がどの程度進んでいるかがモニタできるようする。つまり、メモリブロック劣化モニタレジスタ７１は、上記のように各メモリブロックと１対１で対応するように構成するが、各メモリブロックにおいて、劣化判定回路６がモニタした劣化が始まってから故障に至るまでの劣化状態が複数の段階で設定できるようにする。以下、図２６、図２７を参照して説明する。なお、図２６、図２７は、劣化判定の基準に消去時間を用いて説明しているが、書込時間や消去速度、書込速度でも同様に用いることができることは言うまでもない。
【０１１２】
図２６は、Ｅ／Ｗ回数と故障状態に至る消去時間との関係を示す図である。図２６において、横軸は、データの書換動作回数（Ｅ／Ｗ回数）であり、縦軸は、消去時間である。消去時間が時間ｔｅ０以下である場合は、正常に使用できるが、消去時間が時間ｔｅ０を超えて時間ｔｅＮＧに向かって増加する間は劣化が進行している劣化状態３１であり、消去時間が時間ｔｅＮＧを超えると使用不可の故障状態３０となる。
【０１１３】
この場合に、劣化判定回路６の劣化レベル比較器７では、図２６に示すように、劣化状態３１における消去時間を判断する基準に、ｔｅ０＜ｔｅ１＜ｔｅ２＜ｔｅ３＜ｔｅ４＜ｔｅＮＧなる関係の時間ｔｅ１，ｔｅ２，ｔｅ３，ｔｅ４を用い、順に比較する。
【０１１４】
そして、メモリブロックモニタレジスタ７１は、図２７に示すように、劣化有無の監視対象メモリブロック毎に、消去時間ｔｅ１，ｔｅ２，ｔｅ３，ｔｅ４における劣化モニタフラグがそれぞれ設定できるように構成する。図２７は、図２４に示すメモリブロックモニタレジスタの構成例（その２）を示す図である。図２７では、メモリブロックＡ用として、劣化が始まってから故障に至るまでの劣化状態が４段階で設定できる構成が示されている。
【０１１５】
この構成によれば、ユーザーは、各メモリブロックの劣化モニタレジスタの内容を読み出すことによって、どのメモリブロックがどれだけ劣化しているかを知ることができる。つまり、ユーザーは、メモリブロックの劣化の進行状況を知ることができるようになるので、どのメモリブロックがあとどれくらいの寿命を持つかを容易に推測することができる。
【０１１６】
実施の形態８．
図２８は、この発明の実施の形態８である不揮発性半導体装置の構成を示すブロック図である。図２８に示すフラッシュメモリ８０では、メモリ回路１ｆの他にフラッシュメモリ内消去電圧制御回路８１が示されている。Ｅ／Ｗ制御回路５は、前述したようにメモリ回路１ｆの消去動作を行う際に例えば消去時間を測定する。
【０１１７】
フラッシュメモリ内消去電圧制御回路８１は、この実施の形態８では、Ｅ／Ｗ制御回路５が測定した消去時間をモニタし、消去時間が予め定められた一定値を越えた場合に、消去電圧を予め設定しておいたより大きな消去電圧に変更できるように構成されている。
【０１１８】
具体的には、フラッシュメモリ内消去電圧制御回路８１は、例えば図２９に示す方法で消去電圧を変更できるように構成されている。なお、図２９は、図２８に示すフラッシュメモリ内消去電圧制御回路の消去電圧設定操作を説明する図である。
【０１１９】
図２９において、横軸はＥ／Ｗ回数であり、縦軸は消去時間である。縦軸では、ｔｅ０＜ｔｅ１＜ｔｅＮＧなる関係の３つの消去時間が示されている。そのうち時間ｔｅ０は初期の消去時間、時間ｔｅ１はメモリ劣化判定消去時間、時間ｔｅＮＧはメモリ故障判定消去時間である。
【０１２０】
そして、変更設定する消去電圧設定値を複数値用意している。図２９では、−９．０Ｖの消去電圧設定値Ａと、−９．２Ｖの消去電圧設定値Ｂと、−９．４Ｖの消去電圧設定値Ｃと、−９．６Ｖの消去電圧設定値Ｄとの４種類用意する場合が示されている。
【０１２１】
図２９に示すように、フラッシュメモリ内消去電圧制御回路８１は、Ｅ／Ｗ制御回路５が測定した消去時間が劣化判定消去時間ｔｅ１に到達する毎に、消去電圧を設定値Ａ，Ｂ，Ｃ，Ｄとこの順により高い値に変更していくようになっている。これによって、消去限度回数の増大を図ることが可能となる。なお、以上の措置は、書込動作についても同様に適用可能である。
【０１２２】
このように、実施の形態８によれば、フラッシュメモリセルに劣化が起きた場合に、劣化の程度に応じて自動的に消去電圧あるいは書込電圧を変えることができるので、消去限度回数や書込限度回数の増大を図ることができ、フラッシュメモリの寿命を延ばすことができる。
【０１２３】
実施の形態９．
図３０は、この発明の実施の形態９である不揮発性半導体装置の構成を示すブロック図である。図３０に示すフラッシュメモリ９０では、メモリ回路１ｆの他にフラッシュメモリ内クロック制御回路９１が示されている。Ｅ／Ｗ制御回路５は、前述したようにメモリ回路１ｆの消去動作を行う際に例えば消去しきい電圧最大値を測定する。
【０１２４】
フラッシュメモリ内クロック制御回路９１は、この実施の形態９では、Ｅ／Ｗ制御回路５が測定した消去しきい電圧最大値をモニタし、予め定めた消去しきい電圧値を超えるとき、制御クロックの発振周期を予め設定しておいたより大きな発振周期に変更できるように構成されている。
【０１２５】
具体的には、フラッシュメモリ内クロック制御回路９１は、例えば図３１に示す方法で制御クロックの発振周期を変更できるように構成されている。なお、図３１は、図３０に示すフラッシュメモリ内クロック制御回路の発信周期制御動作を説明する図である。
【０１２６】
図３１において、横軸はＥ／Ｗ回数であり、縦軸は消去しきい電圧である。縦軸では、ＶＴＨｅ０＜ＶＴＨｅ１＜ＶＴＨｅＮＧなる関係の３つの消去しきい電圧が示されている。そのうち電圧ＶＴＨｅ０は初期の消去しきい電圧最大値、電圧ＶＴＨｅ１はメモリ劣化判定消去しきい電圧最大値、時間ＶＴＨｅＮＧはメモリ故障判定消去しきい電圧最大値である。
【０１２７】
そして、変更設定する制御クロックの発振周期設定値を複数値を用意している。図３１では、１００ｎｓの発振周期Ａと、１２５ｎｓの発振周期Ｂと、１５０ｎｓの発振周期Ｃと、１７５ｎｓの発振周期Ｄとの４種類用意する場合が示されている。
【０１２８】
図３１に示すように、フラッシュメモリ内クロック制御回路９１は、Ｅ／Ｗ制御回路５が測定した消去しきい電圧最大値が劣化判定消去しきい電圧最大値ＶＴＨｅ１に到達する毎に、発振周期を設定値Ａ，Ｂ，Ｃ，Ｄとこの順により高い値に変更していくようになっている。
【０１２９】
制御クロックの発振周期を増大させることによって、消去電圧印加時間を増大して消去度合いを深めることができるので、Ｅ／Ｗ制御回路５が測定した消去しきい電圧最大値を劣化判定レベルＶＴＨｅ１以下に低下させ消去を正常に完了させることができる。その結果、消去限度回数の増大を図ることが可能となる。なお、以上の措置は、書込動作についても同様に適用可能である。
【０１３０】
このように、実施の形態９によれば、フラッシュメモリセルに劣化が起きた場合に、劣化の程度に応じて自動的に制御クロックの発振周期を変えることができるので、消去限度回数や書込限度回数の増大を図ることができ、フラッシュメモリの寿命を延ばすことができる。
【０１３１】
【発明の効果】
以上説明したように、この発明によれば、メモリ回路に、少なくとも１つの置換対象メモリブロックと少なくとも１つの予備メモリブロックとを規定し、置換対象メモリブロックが故障に至る前の劣化状態を示すとき、置換対象メモリブロックを予備メモリブロックと置き換えることができるので、書き換えの保証回数を増加させることができ、また、信頼性試験に要する時間の短縮化が図れるようになる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である不揮発性半導体装置の構成を示すブロック図である。
【図２】図１に示すブロック切換回路の構成例を示す回路図である。
【図３】劣化判定方法（その１）を説明するフローチャートである。
【図４】劣化判定方法（その２）を説明するフローチャートである。
【図５】劣化判定方法（その３）を説明する図（一定時間消去した時のメモリセルの状態を示す図）である。
【図６】劣化判定方法（その４）を説明する図（一定時間書き込みを行った時のメモリセルの状態を示す図）である。
【図７】劣化判定時期（その１）を説明するタイミングチャートである。
【図８】劣化判定時期（その２）を説明するタイミングチャートである。
【図９】劣化判定時期（その３）を説明するタイミングチャートである。
【図１０】この発明の実施の形態２である不揮発性半導体装置の構成を示すブロック図である。
【図１１】図１０に示すブロック切換回路の構成例を示す回路図である。
【図１２】この発明の実施の形態３である不揮発性半導体装置の構成を示すブロック図である。
【図１３】図１２に示す置換情報格納領域に設けられる置換ブロック設定レジスタの構成を説明する図である。
【図１４】図１３に示す置換ブロック設定レジスタと選択ブロックとの関係を説明する図である。
【図１５】この発明の実施の形態４である不揮発性半導体装置の構成を示すブロック図である。
【図１６】図１５に示す置換情報格納領域に設けられる置換ブロック設定レジスタと選択ブロックとの関係を説明する図である。
【図１７】この発明の実施の形態５である不揮発性半導体装置の構成を示すブロック図である。
【図１８】図１７に示す温度センサ素子の電気的構成を示す図である。
【図１９】図１８に示す温度センサ素子の温度・電圧特性図である。
【図２０】図１７に示す温度制御回路が備える電圧遮断回路の構成例を示す回路図である。
【図２１】図２０に示す電圧遮断回路の温度・遮断電圧特性図である。
【図２２】この発明の実施の形態６である不揮発性半導体装置の構成を示すブロック図である。
【図２３】図２２に示す不揮発性半導体装置において実現できる劣化回復と置換の動作を説明する図である。
【図２４】この発明の実施の形態７である不揮発性半導体装置の構成を示すブロック図である。
【図２５】図２４に示すメモリブロックモニタレジスタの構成例（その１）を示す図である。
【図２６】Ｅ／Ｗ回数と故障状態に至る消去時間との関係を示す図である。
【図２７】図２４に示すメモリブロックモニタレジスタの構成例（その２）を示す図である。
【図２８】この発明の実施の形態８である不揮発性半導体装置の構成を示すブロック図である。
【図２９】図２８に示すフラッシュメモリ内消去電圧制御回路の消去電圧設定操作を説明する図である。
【図３０】この発明の実施の形態９である不揮発性半導体装置の構成を示すブロック図である。
【図３１】図３０に示すフラッシュメモリ内クロック制御回路の発信周期制御動作を説明する図である。
【図３２】フラッシュメモリにおけるメモリセルの状態遷移を説明する図である。
【図３３】フラッシュメモリにおける書換回数と消去時間との関係を説明する図である。
【図３４】フラッシュメモリにおける書換回数と書込時間との関係を説明する図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ  メモリ回路、１１，１６，１７  予備メモリブロック、１２，１４，１５  置換対象メモリブロック、１３  非置換対象メモリブロック、２ａ，２ｂ，２ｃ，２ｄ  置換情報格納領域、３ａ，３ｂ，３ｃ，３ｄ  ブロック切換回路、４  内部バス、５  消去／書込（Ｅ／Ｗ）制御回路、６  劣化判定回路、７  劣化レベル比較器、８  劣化判定レジスタ、２０ａ，２０ｂ，２０ｃ，２０ｄ  置換ブロック設定レジスタ、２２，２４，３２〜３８  ＡＮＤ回路、２３，３９〜４１  インバータ、４２  ＯＲ回路、４９、８０，９０  フラッシュメモリ、  ５０，５０ａ，５０ｂ  タイマ、５１，５１ａ，５１ｂ  温度制御回路、５２，５２ａ，５２ｂ  温度センサ、５３，５３ａ，５３ｂ，５５，５６  抵抗素子、５６  トランジスタ、５８  発熱体（抵抗素子）、６０ａ  メモリブロックＡ、６０ｂ  メモリブロックＢ、７１  メモリブロック劣化レジスタ、８１  フラッシュメモリ内消去電圧制御回路、９１  フラッシュメモリ内クロック制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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