(57)【要約】【課題】スタックゲート型フラッシュＥＥＰＲＯＭのゲート幅方向に隣接する浮遊ゲート電極間の短絡防止のための熱酸化工程を不要にし、高性能化、超微細化を可能にする。【解決手段】半導体基板１に選択的に素子分離絶縁膜２が形成され、素子分離絶縁膜２の相互間の半導体基板１上にはゲート絶縁膜３を介して浮遊ゲート電極４Ａが形成され、浮遊ゲート電極４Ａと素子分離絶縁膜２上には容量絶縁膜５を介してゲート幅方向に延在するように制御ゲート電極６が形成されている。浮遊ゲート電極４Ａのゲート幅方向における側壁面が上面に対して１１０°以上の鈍角となる順テーパ状であることにより、制御ゲート電極６、容量絶縁膜５および浮遊ゲート電極４Ａをパターン形成する際、素子分離絶縁膜２上の浮遊ゲート電極形成用の導電膜を完全に分離し、ゲート幅方向に隣接する浮遊ゲート電極４Ａ間の短絡を防止できる。【選択図】　　　　図１
2004146417.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面を所定方向に並んだ複数の素子形成領域に分離する素子分離絶縁膜と、それぞれの前記素子形成領域の前記半導体基板上に下方より順に、第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜および制御ゲート電極が形成され、かつ前記複数の素子形成領域の並び方向がゲート幅方向となるように前記浮遊ゲート電極の両側の前記半導体基板表面にソース・ドレイン領域が形成された複数のメモリセルとを備え、前記メモリセルの前記浮遊ゲート電極のゲート幅方向の両端部が前記素子分離絶縁膜上まで形成されるとともに、前記複数のメモリセルの前記第２の絶縁膜および制御ゲート電極が前記素子分離絶縁膜上を通って連続して形成された不揮発性半導体記憶装置であって、
前記素子分離絶縁膜上の前記浮遊ゲート電極のゲート幅方向の両端部の側壁面が上面に対して１１０°以上の鈍角となる順テーパ状であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板表面を所定方向に並んだ複数の素子形成領域に分離する素子分離絶縁膜と、それぞれの前記素子形成領域の前記半導体基板上に下方より順に、第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜および制御ゲート電極が形成され、かつ前記複数の素子形成領域の並び方向がゲート幅方向となるように前記浮遊ゲート電極の両側の前記半導体基板表面にソース・ドレイン領域が形成された複数のメモリセルとを備え、前記メモリセルの前記浮遊ゲート電極のゲート幅方向の両端部が前記素子分離絶縁膜上まで形成されるとともに、前記複数のメモリセルの前記第２の絶縁膜および制御ゲート電極が前記素子分離絶縁膜上を通って連続して形成された不揮発性半導体記憶装置であって、
前記素子分離絶縁膜上の前記浮遊ゲート電極のゲート幅方向の両端部の側壁面が上面に対して鋭角となる逆テーパ状であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第２の絶縁膜は組成が互いに異なる複数の絶縁膜を積層した積層体であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板表面を所定方向に並んだ複数の素子形成領域に分離するように前記半導体基板表面に素子分離絶縁膜を形成する工程と、
前記素子形成領域の前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および素子分離絶縁膜を形成した前記半導体基板上全面に第１の導電膜を堆積する工程と、
前記第１の導電膜における前記素子分離絶縁膜上の所定部分をエッチングにより除去する工程と、
前記第１の導電膜の所定部分をエッチングにより除去した前記半導体基板上全面に第２の絶縁膜、第２の導電膜を順次堆積する工程と、
前記第２の導電膜、第２の絶縁膜および第１の導電膜の所定部分を順次エッチング除去することにより、制御ゲート電極、制御・浮遊ゲート間絶縁膜および前記複数の素子形成領域の並び方向をゲート幅方向とする浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の両側の前記半導体基板表面にソース・ドレイン領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法であって、
前記第１の導電膜における前記素子分離絶縁膜上の所定部分をエッチングにより除去する際に、前記第１の導電膜のエッチング除去された部分の側壁面が上面に対して１１０°以上の鈍角である順テーパ状となるようにエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板表面を所定方向に並んだ複数の素子形成領域に分離するように前記半導体基板表面に素子分離絶縁膜を形成する工程と、
前記素子形成領域の前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および素子分離絶縁膜を形成した前記半導体基板上全面に第１の導電膜を堆積する工程と、
前記第１の導電膜における前記素子分離絶縁膜上の所定部分をエッチングにより除去する工程と、
前記第１の導電膜の所定部分をエッチングにより除去した前記半導体基板上全面に第２の絶縁膜、第２の導電膜を順次堆積する工程と、
前記第２の導電膜、第２の絶縁膜および第１の導電膜の所定部分を順次エッチング除去することにより、制御ゲート電極、制御・浮遊ゲート間絶縁膜および前記複数の素子形成領域の並び方向をゲート幅方向とする浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の両側の前記半導体基板表面にソース・ドレイン領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法であって、
前記第１の導電膜における前記素子分離絶縁膜上の所定部分をエッチングにより除去する際に、前記第１の導電膜のエッチング除去された部分の側壁面が上面に対して鋭角である逆テーパ状となるようにエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第２の絶縁膜は組成が互いに異なる複数の絶縁膜を積層して形成することを特徴とする請求項４または５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタックゲート構造の不揮発性半導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話をはじめとする携帯情報機器やデジタルカメラ等の記憶媒体として需要が年々増加しているフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍａｂｌｅ　ＲＯＭ）は、機器の高機能化に伴う大容量化が求められており、さらなる微細化を進める必要性がある。
【０００３】
また、近年、ＥＥＰＲＯＭで制御ゲートと浮遊ゲート間の電界集中を緩和するために、制御ゲートの長手方向における浮遊ゲートの断面形状が台形状で、浮遊ゲートの側壁面がその上面となす角度が例えば１００〜９５度の鈍角となるように側壁面を順テーパ状にしたものが提案されている（例えば、特許文献１参照）。
【０００４】
図１４（ａ）〜（ｃ）は従来のスタックゲート構造を有するフラッシュＥＥＰＲＯＭのメモリセル部の構成を概略的に示したものであり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’部の断面図、（ｃ）は（ａ）のＢ−Ｂ’部の断面図である。
【０００５】
図１４（ａ）〜（ｃ）に示すように、スタックゲート構造を有するフラッシュＥＥＰＲＯＭは、半導体基板１に形成されたドレイン領域７Ａ、ソース領域７Ｂ間のチャネル領域上に形成されたゲート絶縁膜３上に浮遊ゲート電極４、層間絶縁膜５、制御ゲート電極６が順次形成されている。また、浮遊ゲート電極４は、ゲート幅方向における素子分離絶縁膜２上で１ビット単位に分離されている。
【０００６】
このフラッシュＥＥＰＲＯＭの書き込みは、ドレイン領域７Ａと制御ゲート電極６に高電圧を印加し、高電界状態になるドレイン近傍のチャネル領域で発生するホットエレクトロンを、ゲート絶縁膜３を介して浮遊ゲート電極４へと注入するチャネルホットエレクトロン方式により行われる。また、制御ゲート電極６にのみ高電圧を印加して、トンネル効果により半導体基板１からゲート絶縁膜３を介して浮遊ゲート電極４へと電子を注入する方式もある。
【０００７】
他方、消去は、半導体基板１に高電圧を印加し、浮遊ゲート電極４に蓄積した電子をトンネル効果によりゲート絶縁膜３を介して半導体基板１へと放出する方式、同様の原理に基づき、ソース領域７Ｂへと電子を放出して消去する方式もある。
【０００８】
以下に、従来のスタックゲート型フラッシュＥＥＰＲＯＭの製造方法について、図１５〜図１９の工程順平面および断面概略図に従って説明する。図１５〜図１９の各図において、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＡ−Ａ’部の断面図、（ｃ）は（ａ）のＢ−Ｂ’部の断面図、（ｄ）は（ａ）のＣ−Ｃ’部の断面図である。
【０００９】
まず、図１５（ａ）〜（ｄ）に示すように、半導体基板１０１に素子分離絶縁膜１０２を形成する。
【００１０】
次に図１６（ａ）〜（ｄ）に示すように、半導体基板１０１上を公知の熱酸化法により酸化を行い、浮遊ゲート酸化膜となる第１の酸化シリコン膜１０３を形成し、その後、公知のＣＶＤ法により第１の多結晶シリコン膜１０４を堆積する。次いで、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン１０５を形成し、公知のドライエッチング技術により、所定部分の第１の多結晶シリコン膜１０４を除去して浮遊ゲート電極となる部分の第１の多結晶シリコン膜１０４をゲート幅方向に対して分離する。
【００１１】
次に図１７（ａ）〜（ｄ）に示すように、浮遊ゲート電極分離用マスクパターン１０５を除去し、公知のＣＶＤ法により第１の絶縁膜１０６、第２の多結晶シリコン膜１０７を順次堆積する。
【００１２】
次に図１８（ａ）〜（ｄ）に示すように、公知のフォトレジスト技術により制御ゲートおよび浮遊ゲート電極形成用マスクパターン１０８を形成する。その後、公知のドライエッチングにより、所定部分の第２の多結晶シリコン膜１０７、第１の絶縁膜１０６、第１の多結晶シリコン膜１０４を除去し、制御ゲート電極１０７Ａ、容量絶縁膜１０６Ａ、浮遊ゲート電極１０４Ａを形成する。このとき、素子分離絶縁膜１０２上の第１の多結晶シリコン膜１０４および第１の絶縁膜１０６は、図１６に示す浮遊ゲート電極分離用マスクパターン１０５に沿って残った状態になっている（図１８（ａ），（ｃ））。これは、浮遊ゲート電極分離用マスクパターン１０５に沿って第１の絶縁膜１０６の垂直方向膜厚が厚いためにこの部分の第１の絶縁膜１０６が残り、さらにこれがマスクとなってその下に第１の多結晶シリコン膜１０４がエッチング残差として残るためである。この残った第１の多結晶シリコン膜１０４によって、ゲート幅方向に隣接する浮遊ゲート電極１０４Ａ間は短絡状態にある。
【００１３】
次に図１９（ａ）〜（ｄ）に示すように、制御ゲートおよび浮遊ゲート電極形成用マスクパターン１０８を除去後、浮遊ゲート電極分離用マスクパターン１０５に沿って残った第１の多結晶シリコン膜１０４を、公知の熱酸化法により完全に酸化して第２の酸化シリコン膜１０９とすることにより、浮遊ゲート電極１０４Ａを１ビット単位に分離する（前述の隣接する浮遊ゲート電極１０４Ａ間の短絡状態の解消）。次いで、制御ゲート電極１０７Ａをマスクとして砒素イオンを注入し、ドレインおよびソースとなる拡散層領域１１０を形成する。
【００１４】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００１５】
【特許文献１】
特開平１０−１２５８１２号公報（第６頁段落００４６−第７頁段落００５８、図３）
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法では、浮遊ゲート電極１０４Ａを形成する際に第１の絶縁膜１０６がマスクとなり第１の多結晶シリコン膜１０４が素子分離絶縁膜１０２上でエッチング残差となる構成となっているため、隣接する浮遊ゲート電極１０４Ａ間の短絡を防止するための熱酸化工程が不可欠であった。その熱酸化工程により、図１９（ｂ）に示すように浮遊ゲート電極１０４Ａおよび制御ゲート電極１０７Ａに不要なバーズビークが発生し、記憶素子の性能劣化および今後の微細化が困難という問題点を有していた。
【００１７】
本発明は上記従来の問題点を解決するためのものであって、従来不可欠であった熱酸化を行うことなく、素子分離絶縁膜上で隣接する浮遊ゲート電極間の短絡防止を図り、記憶素子の性能向上および今後の微細化に対応可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の不揮発性半導体記憶装置は、半導体基板表面を所定方向に並んだ複数の素子形成領域に分離する素子分離絶縁膜と、それぞれの素子形成領域の半導体基板上に下方より順に、第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜および制御ゲート電極が形成され、かつ複数の素子形成領域の並び方向がゲート幅方向となるように浮遊ゲート電極の両側の半導体基板表面にソース・ドレイン領域が形成された複数のメモリセルとを備え、メモリセルの浮遊ゲート電極のゲート幅方向の両端部が素子分離絶縁膜上まで形成されるとともに、複数のメモリセルの第２の絶縁膜および制御ゲート電極が素子分離絶縁膜上を通って連続して形成された不揮発性半導体記憶装置であって、素子分離絶縁膜上の浮遊ゲート電極のゲート幅方向の両端部の側壁面が上面に対して１１０°以上の鈍角となる順テーパ状であることを特徴とする。
【００１９】
この構成によれば、浮遊ゲート電極のゲート幅方向の両端部の側壁面が上面に対して１１０°以上の鈍角となる順テーパ状であるので、その側壁面に形成される第２の絶縁膜の垂直方向膜厚は薄くなり、制御ゲート電極、制御・浮遊ゲート間の第２の絶縁膜および浮遊ゲート電極にパターン形成する際、制御・浮遊ゲート間部分以外の第２の絶縁膜を確実に除去することができる。これにより、本来の浮遊ゲート電極部分以外の素子分離絶縁膜上の浮遊ゲート電極形成用の導電膜を完全に除去することができ、ゲート幅方向に隣接する浮遊ゲート電極どうしの短絡を防止することができる。その結果、従来、素子分離絶縁膜上にエッチング残りしていた浮遊ゲート電極形成用の導電膜を酸化することで隣接する浮遊ゲート電極の短絡防止を目的とした熱酸化工程を不要にすることができ、浮遊ゲート電極および制御ゲート電極に不要なバーズビークの発生を抑え、記憶素子の性能向上および超微細化に寄与することができる。
【００２０】
また、本発明の第２の不揮発性半導体記憶装置は、半導体基板表面を所定方向に並んだ複数の素子形成領域に分離する素子分離絶縁膜と、それぞれの素子形成領域の半導体基板上に下方より順に、第１の絶縁膜、浮遊ゲート電極、第２の絶縁膜および制御ゲート電極が形成され、かつ複数の素子形成領域の並び方向がゲート幅方向となるように浮遊ゲート電極の両側の半導体基板表面にソース・ドレイン領域が形成された複数のメモリセルとを備え、メモリセルの浮遊ゲート電極のゲート幅方向の両端部が素子分離絶縁膜上まで形成されるとともに、複数のメモリセルの第２の絶縁膜および制御ゲート電極が素子分離絶縁膜上を通って連続して形成された不揮発性半導体記憶装置であって、素子分離絶縁膜上の浮遊ゲート電極のゲート幅方向の両端部の側壁面が上面に対して鋭角となる逆テーパ状であることを特徴とする。
【００２１】
この構成によれば、浮遊ゲート電極のゲート幅方向の両端部の側壁面が上面に対して鋭角となる逆テーパ状であるので、制御ゲート電極、制御・浮遊ゲート間の第２の絶縁膜および浮遊ゲート電極にパターン形成時において第２の絶縁膜をエッチングする際、浮遊ゲート電極形成用の導電膜上面に形成された第２の絶縁膜における堆積膜厚分のエッチングだけで、浮遊ゲート電極形成用の導電膜は完全に露出する。これにより、本来の浮遊ゲート電極部分以外の素子分離絶縁膜上の浮遊ゲート電極形成用の導電膜を完全に除去することができ、ゲート幅方向に隣接する浮遊ゲート電極どうしの短絡を防止することができる。その結果、従来、素子分離絶縁膜上にエッチング残りしていた浮遊ゲート電極形成用の導電膜を酸化することで隣接する浮遊ゲート電極の短絡防止を目的とした熱酸化工程を不要にすることができ、浮遊ゲート電極および制御ゲート電極に不要なバーズビークの発生を抑え、記憶素子の性能向上および超微細化に寄与することができる。
【００２２】
また、本発明の第１または第２の不揮発性半導体記憶装置において、第２の絶縁膜は組成が互いに異なる複数の絶縁膜を積層した積層体であることが好ましい。これにより、本発明の不揮発性半導体記憶装置の性能がより向上する。
【００２３】
また、本発明の第１の不揮発性半導体記憶装置の製造方法は、半導体基板表面を所定方向に並んだ複数の素子形成領域に分離するように半導体基板表面に素子分離絶縁膜を形成する工程と、素子形成領域の半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜および素子分離絶縁膜を形成した半導体基板上全面に第１の導電膜を堆積する工程と、第１の導電膜における素子分離絶縁膜上の所定部分をエッチングにより除去する工程と、第１の導電膜の所定部分をエッチングにより除去した半導体基板上全面に第２の絶縁膜、第２の導電膜を順次堆積する工程と、第２の導電膜、第２の絶縁膜および第１の導電膜の所定部分を順次エッチング除去することにより、制御ゲート電極、制御・浮遊ゲート間絶縁膜および複数の素子形成領域の並び方向をゲート幅方向とする浮遊ゲート電極を形成する工程と、浮遊ゲート電極の両側の半導体基板表面にソース・ドレイン領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法であって、第１の導電膜における素子分離絶縁膜上の所定部分をエッチングにより除去する際に、第１の導電膜のエッチング除去された部分の側壁面が上面に対して１１０°以上の鈍角である順テーパ状となるようにエッチングすることを特徴とする。
【００２４】
この製造方法によれば、素子分離絶縁膜上の所定部分をエッチングにより除去された第１の導電膜の側壁面が上面に対して１１０°以上の順テーパ状に形成されるため、その導電膜の側壁面に形成される第２の絶縁膜の垂直方向膜厚が薄くなり、制御ゲート電極、制御・浮遊ゲート間絶縁膜および浮遊ゲート電極形成時における所定部分の第２の絶縁膜をエッチング除去する際には、制御・浮遊ゲート間絶縁膜部分以外の第２の絶縁膜を確実に除去することができ、浮遊ゲート電極部分以外の第１の導電膜は完全に露出する。これにより、浮遊ゲート電極を形成するエッチングの際に、本来の浮遊ゲート電極部分以外の素子分離絶縁膜上の第１の導電膜を完全に除去することができ、ゲート幅方向に隣接する浮遊ゲート電極どうしの素子分離絶縁膜上での短絡を防止することができる。その結果、従来、素子分離絶縁膜上にエッチング残りしていた第１の導電膜を酸化することで隣接する浮遊ゲート電極の短絡防止を目的とした熱酸化工程を不要にすることができ、浮遊ゲート電極および制御ゲート電極に不要なバーズビークの発生を抑え、記憶素子の性能向上および超微細化に寄与することができる。
【００２５】
また、本発明の第２の不揮発性半導体記憶装置の製造方法は、半導体基板表面を所定方向に並んだ複数の素子形成領域に分離するように半導体基板表面に素子分離絶縁膜を形成する工程と、素子形成領域の半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜および素子分離絶縁膜を形成した半導体基板上全面に第１の導電膜を堆積する工程と、第１の導電膜における素子分離絶縁膜上の所定部分をエッチングにより除去する工程と、第１の導電膜の所定部分をエッチングにより除去した半導体基板上全面に第２の絶縁膜、第２の導電膜を順次堆積する工程と、第２の導電膜、第２の絶縁膜および第１の導電膜の所定部分を順次エッチング除去することにより、制御ゲート電極、制御・浮遊ゲート間絶縁膜および複数の素子形成領域の並び方向をゲート幅方向とする浮遊ゲート電極を形成する工程と、浮遊ゲート電極の両側の半導体基板表面にソース・ドレイン領域を形成する工程とを含む不揮発性半導体記憶装置の製造方法であって、第１の導電膜における素子分離絶縁膜上の所定部分をエッチングにより除去する際に、第１の導電膜のエッチング除去された部分の側壁面が上面に対して鋭角である逆テーパ状となるようにエッチングすることを特徴とする。
【００２６】
この製造方法によれば、素子分離絶縁膜上の所定部分をエッチングにより除去された第１の導電膜の側壁面が上面に対して鋭角となる逆テーパ状に形成されるため、制御ゲート電極、制御・浮遊ゲート間絶縁膜および浮遊ゲート電極形成時における所定部分の第２の絶縁膜をエッチング除去する際には、第１の導電膜上面に形成された第２の絶縁膜における堆積膜厚分のエッチングだけで、第１の導電膜は完全に露出する。これにより、浮遊ゲート電極を形成するエッチングの際に、本来の浮遊ゲート電極部分以外の素子分離絶縁膜上の第１の導電膜を完全に除去することができ、ゲート幅方向に隣接する浮遊ゲート電極どうしの素子分離絶縁膜上での短絡を防止することができる。その結果、従来、素子分離絶縁膜上にエッチング残りしていた第１の導電膜を酸化することで隣接する浮遊ゲート電極の短絡防止を目的とした熱酸化工程を不要にすることができ、浮遊ゲート電極および制御ゲート電極に不要なバーズビークの発生を抑え、記憶素子の性能向上および超微細化に寄与することができる。
【００２７】
また、本発明の第１または第２の不揮発性半導体記憶装置の製造方法において、第２の絶縁膜は組成が互いに異なる複数の絶縁膜を積層して形成することが好ましい。これにより、本発明の不揮発性半導体記憶装置の性能がより向上する。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
【００２９】
図１（ａ）〜（ｄ）は第１の実施の形態に係る不揮発性半導体記憶装置の要部構成を概略的に示したものであり、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＡ−Ａ’部の断面図、（ｃ）は（ａ）のＢ−Ｂ’部の断面図、（ｄ）は（ａ）Ｃ−Ｃ’部の断面図である。
【００３０】
図１（ａ）〜（ｄ）に示すように、例えば、ｐ型シリコンからなる半導体基板１表面に選択的に素子分離絶縁膜２が形成されている。また、素子分離絶縁膜２の相互間の半導体基板１上にはゲート絶縁膜３を介して、ｎ型多結晶シリコン膜からなる浮遊ゲート電極４Ａが形成されている。浮遊ゲート電極４Ａのゲート幅方向の両端部の側壁面は上面に対して１１０°以上の鈍角となる順テーパ状に形成されている。浮遊ゲート電極４Ａ上および素子分離絶縁膜２上には、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に積層した積層構造の容量絶縁膜５を介して、ゲート幅方向に延在するように、ｎ型多結晶シリコン膜からなる制御ゲート電極６が形成されている。また、半導体基板１の表面領域にはドレイン・ソースとなるｎ型の拡散層領域７がそれぞれ形成されている。
【００３１】
以下、上記のように構成された第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図２〜図６の工程順平面および断面概略図に従って説明する。図２〜図６の各図において、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＡ−Ａ’部の断面図、（ｃ）は（ａ）のＢ−Ｂ’部の断面図、（ｄ）は（ａ）のＣ−Ｃ’部の断面図である。
【００３２】
まず、図２（ａ）〜（ｄ）に示すように、半導体基板１１に素子分離絶縁膜１２を形成する。
【００３３】
次に図３（ａ）〜（ｄ）に示すように、半導体基板１１上を公知の熱酸化法により酸化を行い、浮遊ゲート酸化膜となる第１の酸化シリコン膜１３を約１１ｎｍ形成し、その後、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚が２５０ｎｍ〜３００ｎｍ程度のリン（Ｐ）が添加された第１の多結晶シリコン膜１４を堆積する。次いで、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン１５を形成し、順テーパＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法によるドライエッチング技術により、所定部分の第１の多結晶シリコン膜１４を除去する。このとき、エッチングにより露出した第１の多結晶シリコン膜１４の側壁面の上面に対する角度θが１１０°以上の鈍角となるようにエッチング除去し、浮遊ゲート電極となる部分の第１の多結晶シリコン膜１４をゲート幅方向に対して分離する。
【００３４】
次に図４（ａ）〜（ｄ）に示すように、浮遊ゲート電極分離用マスクパターン１５を除去し、公知のＣＶＤ法により膜厚が約５〜１０ｎｍのシリコン酸化膜と膜厚が２〜７ｎｍのシリコン窒化膜と膜厚が約５〜１０ｎｍのシリコン酸化膜とを順次堆積して、第１の絶縁膜１６を形成する。その後、公知のＣＶＤ法により膜厚が２５０ｎｍ〜３００ｎｍ程度のリン（Ｐ）が添加された第２の多結晶シリコン膜１７を堆積する。
【００３５】
次に図５（ａ）〜（ｄ）に示すように、公知のフォトレジスト技術により制御ゲートおよび浮遊ゲート電極形成用マスクパターン１８を形成する。その後、公知の異方性ドライエッチングにより、所定部分の第２の多結晶シリコン膜１７、第１の絶縁膜１６、第１の多結晶シリコン膜１４を除去し、制御ゲート電極１７Ａ、容量絶縁膜１６Ａ、浮遊ゲート電極１４Ａを形成する。
【００３６】
次に図６（ａ）〜（ｄ）に示すように、制御ゲートおよび浮遊ゲート電極形成用マスクパターン１８を除去し、制御ゲート電極１７Ａをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２　の条件で注入してドレインおよびソースとなる拡散層領域１９を形成する。
【００３７】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００３８】
ここで、図７に、第１の多結晶シリコン膜１４の側壁角度θと、第１の絶縁膜１６の側壁部の膜厚ｂと平坦部の膜厚ａとの比ｂ／ａとの関係を示す。図７に示すように、側壁角度θが１１０°以上となると、第１の多結晶シリコン膜１４の側壁に面する第１の絶縁膜１６の垂直方向膜厚の角度依存性は小さくなり、エッチングコンディション等のばらつきにより第１の多結晶シリコン膜１４の側壁角度が変化してもその影響は小さく、浮遊ゲート電極１４Ａを形成する際に、制御ゲート電極１７Ａの直下以外の素子分離絶縁膜１２上の第１の絶縁膜１６を確実に除去することができる。また、除去する膜厚も平坦部の膜厚に対して３倍以下となり、エッチングに要する時間の増加も抑制できる。
【００３９】
以上説明したように、第１の実施の形態によると、図３（ｃ）、（ｄ）に示すように第１の多結晶シリコン膜１４の側壁面は上面に対して１１０°以上の鈍角となる順テーパ形状をしているので、図４に示す第１の絶縁膜１６および第２の多結晶シリコン膜１７を堆積後、図５に示す制御ゲート電極１７Ａおよび浮遊ゲート電極１４Ｂを形成する工程における所定部分の第１の絶縁膜１６をエッチング除去する際には、制御ゲート電極１７Ａの直下以外の素子分離絶縁膜１２上の第１の絶縁膜１６が確実に除去され、素子分離絶縁膜１２上の第１の多結晶シリコン膜１４は完全に露出する。これにより、第１の多結晶シリコン膜１４をエッチングして浮遊ゲート電極１４Ａを形成する際に、素子分離絶縁膜１２上の浮遊ゲート電極１４Ａを完全に分離することができ、ゲート幅方向に隣接する浮遊ゲート電極１４Ａどうしが素子分離絶縁膜１２上で短絡しないように形成することが可能となる。その結果、従来エッチング残りしていた第１の多結晶シリコン膜１０４（図１８（ｃ））を酸化する目的で必要とされていた熱酸化工程を不要にすることができ、浮遊ゲート電極１４Ａおよび制御ゲート電極１７Ａに不要なバーズビークの発生が無く、記憶素子の性能向上および今後の超微細化に大きく寄与することができる。
【００４０】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置およびその製造方法について図面を参照しながら説明する。
【００４１】
図８（ａ）〜（ｄ）は第２の実施の形態に係る不揮発性半導体記憶装置の要部構成を概略的に示したものであり、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＡ−Ａ’部の断面図、（ｃ）は（ａ）のＢ−Ｂ’部の断面図、（ｄ）は（ａ）Ｃ−Ｃ’部の断面図である。図８において、図１に示す構成要素と同一の構成要素には同一の符号を付けることにより説明を省略する。
【００４２】
第２の実施の形態では、浮遊ゲート電極４Ｂは、そのゲート幅方向の両端部の側壁面が上面に対して鋭角となるように逆テーパ状に形成されていることが第１の実施の形態と異なる。また、この場合、ゲート幅方向に延在する制御ゲート電極６の一部が素子分離絶縁膜２上に残った構成であるが動作上問題はない。
【００４３】
以下、上記のように構成された第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図９〜図１３の工程順平面および断面概略図に従って説明する。図９〜図１３の各図において、（ａ）はメモリセル部の平面図、（ｂ）は（ａ）のＡ−Ａ’部の断面図、（ｃ）は（ａ）のＢ−Ｂ’部の断面図、（ｄ）は（ａ）のＣ−Ｃ’部の断面図である。なお、図９〜図１３において、第１の実施の形態と同一の構成要素には同一の符号を付けている。
【００４４】
まず、図９（ａ）〜（ｄ）に示すように、半導体基板１１に素子分離絶縁膜１２を形成する。
【００４５】
次に図１０（ａ）〜（ｄ）に示すように、半導体基板１１上を公知の熱酸化法により酸化を行い、浮遊ゲート酸化膜となる第１の酸化シリコン膜１３を約１１ｎｍ形成し、その後、公知のＣＶＤ法により膜厚が２５０ｎｍ〜３００ｎｍ程度のリン（Ｐ）が添加された第１の多結晶シリコン膜１４を堆積する。次いで、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン１５を形成し、逆テーパＲＩＥ法によるドライエッチング技術により、所定部分の第１の多結晶シリコン膜１４を除去する。このとき、エッチングにより露出した第１の多結晶シリコン膜１４の側壁面が上面に対して鋭角となるようにエッチング除去し、浮遊ゲート電極となる部分の第１の多結晶シリコン膜１４をゲート幅方向に対して分離する。
【００４６】
次に図１１（ａ）〜（ｄ）に示すように、浮遊ゲート電極分離用マスクパターン１５を除去し、公知のＣＶＤ法により膜厚が約５〜１０ｎｍのシリコン酸化膜と膜厚が２〜７ｎｍのシリコン窒化膜と膜厚が約５〜１０ｎｍのシリコン酸化膜とを順次堆積して、第１の絶縁膜１６を形成する。その後、公知のＣＶＤ法により膜厚が２５０ｎｍ〜３００ｎｍ程度のリン（Ｐ）が添加された第２の多結晶シリコン膜１７を堆積する。
【００４７】
次に図１２（ａ）〜（ｄ）に示すように、公知のフォトレジスト技術により制御ゲートおよび浮遊ゲート電極形成用マスクパターン１８を形成する。その後、公知の異方性ドライエッチングにより、所定部分の第２の多結晶シリコン膜１７、第１の絶縁膜１６、第１の多結晶シリコン膜１４を除去し、制御ゲート電極１７Ａ、容量絶縁膜１６Ａ、浮遊ゲート電極１４Ｂを形成する。
【００４８】
このとき、図１２（ｃ）に示すように第１の絶縁膜１６は完全にエッチング除去されず角状に残るため、第２の多結晶シリコン膜１７をエッチング除去する際には、角状に残った第１の絶縁膜１６がマスクとなり、第２の多結晶シリコン膜１７は図１０（ａ）に示すマスクパターン１５の開口部の輪郭に沿ってスリット状に残る。しかし、制御ゲート電極１７Ａはゲート幅方向において間断なく延在し、ワード線として機能するのでその一部が素子分離絶縁膜１２上でスリット状に孤立しても、記憶素子の動作に影響はなく問題は発生しない。
【００４９】
次に図１３（ａ）〜（ｄ）に示すように、制御ゲートおよび浮遊ゲート電極形成用マスクパターン１８を除去し、制御ゲート電極１７Ａをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２　の条件で注入してドレインおよびソースとなる拡散層領域１９を形成する。
【００５０】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００５１】
以上説明したように、第２の実施の形態によると、図１０（ｃ）、（ｄ）に示すように第１の多結晶シリコン膜１４の側壁面は上面に対して鋭角となる逆テーパ形状をしているので、図１１に示す第１の絶縁膜１６および第２の多結晶シリコン膜１７を堆積後、図１２に示す制御ゲート電極１７Ａおよび浮遊ゲート電極１４Ｂを形成する工程における所定部分の第１の絶縁膜１６をエッチング除去する際には、第１の多結晶シリコン膜１４上面に形成された第１の絶縁膜１６における堆積膜厚分のエッチングだけで、第１の多結晶シリコン膜１４は完全に露出する。これにより、第１の多結晶シリコン膜１４をエッチングして浮遊ゲート電極１４Ｂを形成する際に、素子分離絶縁膜１２上の浮遊ゲート電極１４Ｂを完全に分離することができ、ゲート幅方向に隣接する浮遊ゲート電極１４Ｂどうしが素子分離絶縁膜１２上で短絡しないように形成することが可能となる。その結果、従来エッチング残りしていた第１の多結晶シリコン膜１０４（図１８（ｃ））を酸化する目的で必要とされていた熱酸化工程を不要にすることができ、浮遊ゲート電極１４Ｂおよび制御ゲート電極１７Ａに不要なバーズビークの発生が無く、記憶素子の性能向上および今後の超微細化に大きく寄与することができる。
【００５２】
なお、図１０（ｃ）、（ｄ）に示す第１の多結晶シリコン膜１４の側壁面の上面に対する逆テーパの角度が小さくなると、浮遊ゲート電極１４Ｂのゲート幅方向の側壁面から上面端部に連なるコーナー部分が鋭くなり電界集中するので、逆テーパの角度は電界集中が強くならないように、例えば８０°〜８５°にするのが望ましい。さらに、電界集中を緩和するためにコーナー部分を熱酸化により丸めてもよい。この熱酸化は、図１０のように第１の多結晶シリコン膜１４の側壁面が逆テーパ状となるようにエッチングし浮遊ゲート電極分離用マスクパターン１５を除去した後、実施する。この場合、図１１に示す多結晶シリコン膜１４上に堆積されるＣＶＤシリコン酸化膜を上記熱酸化膜で代用してもよい。なおこの場合の熱酸化時は、２層目の多結晶シリコン膜１７がまだ堆積されておらず、また制御ゲート電極１７Ａおよび浮遊ゲート電極１４Ｂが形成されていないため、ゲートバーズビークは発生しない。
【００５３】
なお、上記の第１および第２の実施の形態において、容量絶縁膜５（１６Ａ）は、酸化膜と窒化膜の積層構造としたが、酸化膜などの単層構造でも良いし、浮遊ゲート電極４Ａ（１４Ａ），４Ｂ（１４Ｂ）の上部と側壁部で膜構成が異なっていても良い。
【００５４】
【発明の効果】
以上から明らかなように、本発明によれば、浮遊ゲート電極をエッチング工程で形成する際に、素子分離絶縁膜上で浮遊ゲート電極を完全に分離することができ、ゲート幅方向に隣接する浮遊ゲート電極どうしが素子分離絶縁膜上で短絡しないように形成することができる。その結果、従来、浮遊ゲート電極間を短絡させていた導電膜のエッチング残りを酸化する熱酸化工程を不要にすることができ、スタックゲート型フラッシュＥＥＰＲＯＭの高性能化、超微細化に大きく寄与することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の一記憶素子の構成を示す平面図と断面図である。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の浮遊ゲート電極となる多結晶シリコン膜の順テーパ状の側壁面に形成された絶縁膜における垂直方向膜厚の側壁角度依存性を示した図である。
【図８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の一記憶素子の構成を示す平面図と断面図である。
【図９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１４】従来の不揮発性半導体記憶装置の一記憶素子の構成を示す平面図と断面図である。
【図１５】従来の不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１６】従来の不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１７】従来の不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１８】従来の不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【図１９】従来の不揮発性半導体記憶装置の製造方法を示す工程ごとの平面図と断面図である。
【符号の説明】
１　　　　半導体基板
２　　　　素子分離絶縁膜
３　　　　メモリセルゲート絶縁膜
４　　　　浮遊ゲート電極（ゲート幅方向の側壁面が垂直）
４Ａ　　　浮遊ゲート電極（ゲート幅方向の側壁面が順テーパ）
４Ｂ　　　浮遊ゲート電極（ゲート幅方向の側壁面が逆テーパ）
５　　　　容量絶縁膜
６　　　　制御ゲート電極
７　　　　拡散層領域
７Ａ　　　ドレイン領域
７Ｂ　　　ソース領域
１１　　　半導体基板
１２　　　素子分離絶縁膜
１３　　　第１の酸化シリコン膜
１４　　　第１の多結晶シリコン膜
１４Ａ　　浮遊ゲート電極（ゲート幅方向の側壁面が順テーパ形状）
１４Ｂ　　浮遊ゲート電極（ゲート幅方向の側壁面が逆テーパ形状）
１５　　　浮遊ゲート電極分離用マスクパターン
１６　　　第１の絶縁膜
１６Ａ　　容量絶縁膜
１７　　　第２の多結晶シリコン膜
１７Ａ　　制御ゲート電極
１８　　　制御ゲートおよび浮遊ゲート電極形成用マスクパターン
１９　　　拡散層領域
１０１　　半導体基板
１０２　　素子分離絶縁膜
１０３　　第１の酸化シリコン膜
１０４　　第１の多結晶シリコン膜
１０４Ａ　浮遊ゲート電極
１０５　　浮遊ゲート電極分離用マスクパターン
１０６　　第１の絶縁膜
１０６Ａ　容量絶縁膜
１０７　　第２の多結晶シリコン膜
１０７Ａ　制御ゲート電極
１０８　　制御ゲートおよび浮遊ゲート電極形成用マスクパターン
１０９　　第２の酸化シリコン膜
１１０　　拡散層領域
【図１】
2004146417.tif 000003
【図２】
2004146417.tif 000004
【図３】
2004146417.tif 000005
【図４】
2004146417.tif 000006
【図５】
2004146417.tif 000007
【図６】
2004146417.tif 000008
【図７】
2004146417.tif 000009
【図８】
2004146417.tif 000010
【図９】
2004146417.tif 000011
【図１０】
2004146417.tif 000012
【図１１】
2004146417.tif 000013
【図１２】
2004146417.tif 000014
【図１３】
2004146417.tif 000015
【図１４】
2004146417.tif 000016
【図１５】
2004146417.tif 000017
【図１６】
2004146417.tif 000018
【図１７】
2004146417.tif 000019
【図１８】
2004146417.tif 000020
【図１９】
2004146417.tif 000021