(57)【要約】【課題】ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるターンオン時のゲート電圧の振動を防止し、スイッチング速度をゲート電流により制御する。【解決手段】トレンチゲートを有する絶縁ゲート型半導体装置において、トレンチゲートに近接してダミートレンチを形成し、その底部よりボロン等を拡散し、トレンチゲートの最深部を含むようにＰ＋拡散領域１１２  を形成した。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１のベース層と、
前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、
前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接するように形成された第１導電型のエミッタ層と、
前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、
前記エミッタ層および前記所定のベース領域にそれぞれコンタクトするように形成された第１の主電極と、
前記コレクタ層に電気的に接続された第２の主電極と、
前記複数のベース領域のうちで前記エミッタ層が形成されていないベース領域において、前記エミッタ層に接して形成された前記ゲートトレンチに近接する位置で前記第２のベース層の表面から前記第１のベース層まで達するように形成されたダミートレンチと、
前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように形成された第２導電型の拡散領域
とを具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記拡散領域は、前記ダミートレンチの底部から前記ゲートトレンチの底部まで連なっていることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記拡散領域は、前記ゲートトレンチの底部を挟んで前記ダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称であることを特徴とする請求項１または２記載の絶縁ゲート型半導体装置。
【請求項４】
前記拡散領域は、前記第１のベース層の領域内で前記第２のベース層に接するように形成されていることを特徴とする請求項２または３記載の絶縁ゲート型半導体装置。
【請求項５】
前記ゲートトレンチと前記ダミートレンチとの間隔が１．０μｍ以下であることを特徴とする請求項２乃至４のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項６】
前記ゲートトレンチと前記ダミートレンチとはほぼ同じ深さを有することを特徴とする請求項１乃至５のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第２のベース層の表面に形成され、前記第２のベース層よりも高不純物濃度を有する高不純物領域をさらに具備し、前記所定のベース領域においては前記高不純物領域に前記エミッタ電極がコンタクトしていることを特徴とする請求項１乃至６のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項８】
前記複数のベース領域のうち所定のベース領域にのみ形成され、前記第２のベース層よりも高不純物濃度を有し、前記エミッタ電極がコンタクトした高不純物領域をさらに具備することを特徴とする請求項１乃至６のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項９】
前記所定のベース領域は、前記複数のベース領域のうちで２つ以上の一定間隔で選択された領域であることを特徴とする請求項１乃至８のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記所定のベース領域は、前記複数のベース領域のうちで１つおきに選択された領域であり、前記エミッタ層が形成されていないベース領域には前記ゲートトレンチが存在しないことを特徴とする請求項１乃至８のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記ダミートレンチの内部は前記ゲートトレンチ電極と電気的に絶縁されていることを特徴とする請求項１乃至１０のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１２】
前記ダミートレンチの内部は、絶縁膜が埋め込まれていることを特徴とする請求項１乃至１０のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１３】
前記ダミートレンチの内部は、ダミーゲート絶縁膜を介してポリシリコンが埋め込まれていることを特徴とする請求項１乃至１０のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１４】
前記第２の主電極は、前記コレクタ層上に設けられていることを特徴とする請求項１乃至７のいずれか１項に記載の電力用半導体装置。
【請求項１５】
第１導電型の第１のベース層と、
前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、
前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接して形成された第１導電型のエミッタ層と、
前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、前記エミッタ層および前記所定のベース領域にコンタクトするように設けられた第１の主電極と、
前記コレクタ層に電気的に接続された第２の主電極と、
前記エミッタ層に接して形成された前記ゲートトレンチの前記エミッタ層側とは反対側の側面部および底面に接するように形成された第２導電型の拡散領域
とを具備することを特徴とする絶縁ゲート型半導体装置。
【請求項１６】
前記拡散領域は、前記ゲートトレンチの底部を挟んで前記ダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称であることを特徴とする請求項１５記載の絶縁ゲート型半導体装置。
【請求項１７】
前記拡散領域は、前記第１のベース層の領域内で前記第２のベース層に接するように形成されていることを特徴とする請求項１５または１６記載の絶縁ゲート型半導体装置。
【請求項１８】
第２導電型のコレクタ層上に形成された第１導電型の第１のベース層の一方の表面に選択的に第２導電型の第２のベース層を形成する工程と、
前記第２のベース層の表面で間欠的に選択した位置に第１導電型のエミッタ層を形成する工程と、
前記第２のベース層の表面から前記第１のベース層まで達するように複数のゲートトレンチを形成すると同時に、前記複数のゲートトレンチのうちの前記エミッタ層に接するゲートトレンチに近接して前記第２のベース層の表面から前記第１のベース層まで達するようにダミートレンチを形成する工程と、
前記ダミートレンチの底面部に不純物イオンを打ち込む工程と、
前記ゲートトレンチとダミートレンチの内面にそれぞれゲート絶縁膜を形成する工程と、
前記ゲートトレンチとダミートレンチの内部にそれぞれトレンチゲート電極材を埋め込む工程
とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１９】
第２導電型のコレクタ層上に形成された第１導電型の第１のベース層の一方の表面に選択的に第２導電型の第２のベース層を形成する工程と、
前記第２のベース層の表面で間欠的に選択した位置に第１導電型のエミッタ層を形成する工程と、
前記第２のベース層の表面から前記第１のベース層まで達するように複数のゲートトレンチを形成すると同時に、前記複数のゲートトレンチのうちの前記エミッタ層に接するゲートトレンチに近接して前記第２のベース層の表面から前記第１のベース層まで達するようにダミートレンチを形成する工程と、
前記ゲートトレンチの内面にゲート絶縁膜を形成する工程と、
前記ゲートトレンチの内部にトレンチゲート電極材を埋め込む工程と、
前記ダミートレンチの底面部に不純物イオンを打ち込む工程と、
前記ダミートレンチの内部に絶縁膜を埋め込む工程
とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体装置およびその製造方法に係り、特にトレンチゲートを有する電力用半導体素子の構造および製造方法に関するものである。
【０００２】
【従来の技術】
パワーＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  ；絶縁ゲート型バイポーラトランジスタ）の１つであるトレンチＩＧＢＴは、半導体基板のトレンチ内に埋め込んだＭＯＳゲートのトレンチ側壁をチャネル領域とするトレンチＩＧＢＴセルを半導体基板上に多数並設したトレンチゲート構造を有するものであり、チャネル抵抗の低減により性能を向上（低損失化）させ易い。
【０００３】
トレンチＩＧＢＴを改良するために、本願出願人は、トレンチゲート構造およびエミッタ側のキャリア蓄積効果を利用した電子注入量増加型の素子（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＩＥＧＴと記す）を提案している。
【０００４】
図１６は、従来のＩＥＧＴの構造を概略的に示す断面図である。
【０００５】
図１７は、図１６中の一部を取り出して拡大して示す断面図である。
【０００６】
図１６および図１７に示すＩＥＧＴにおいて、高抵抗のＮ−ベース層１０１  の表面側にはＰ−ベース（ｂａｓｅ）層１０７  が形成され、このＰ−ベース（ｂａｓｅ）層１０７  の表層部には横方向に一定ピッチで選択的にＰ＋ベース（ｂａｓｅ）層１０７ａが形成されている。そして、Ｐ−ベース（ｂａｓｅ）層１０７  の表面からＮ−ベース層１０１  に達する深さの複数のゲートトレンチが一定ピッチで選択的に形成されている。このように併設された各トレンチの内部には、ゲート絶縁膜１０５  を介してトレンチゲート電極１０６  が埋め込み形成されている。
【０００７】
前記一定ピッチで形成されている複数のＰ＋ベース層１０７ａのうち、一定数の間隔毎に選択された一部のＰ＋ベース層１０７ａの表面およびそれに隣接するＰ−ベース（ｂａｓｅ）層１０７  の表面には、隣り合うトレンチの側面に接するように選択的に高不純物濃度のＮ＋エミッタ層１０８  が形成されており、選択されなかった残りのＰ＋ベース層１０７ａの表面およびそれに隣接するＰ−ベース（ｂａｓｅ）層１０７  の表面にはＮ＋エミッタ層１０８  が形成されていない。
【０００８】
そして、上記Ｎ＋エミッタ層１０８  およびそれに接するＰ＋ベース層１０７ａ上には、その両方に接するようにエミッタ電極１０９  が設けられており、このエミッタ電極１０９  によってＮ＋エミッタ層１０８  とＰ＋ベース層１０７ａは短絡している。この場合、前記トレンチゲート電極１０６  、前記Ｎ＋エミッタ層１０８  が形成されていないＰ＋ベース層１０７ａおよびＰ−ベース（ｂａｓｅ）層１０７  からエミッタ電極１０９  を電気的に分離するように層間絶縁膜１１１  が設けられている。各トレンチゲート電極１０６  は、ポリシリコンゲート配線パターン１１５  を介してゲートパッド１１６  まで引き出されている。前記層間絶縁膜１１１  は、ゲートパッド１１６  とエミッタ電極１０９  とを電気的に分離するように設けられている。
【０００９】
一方、Ｎ−ベース層１０１  の裏面側には、高不純物濃度のＮ＋バッファ（ｂｕｆｆｅｒ）層１０２  を介して高不純物濃度のＰ＋型コレクタ層１０３  が形成され、Ｐ＋型コレクタ層１０３上にはコレクタ電極１１０  が設けられている。
【００１０】
なお、図１６中、１６はガードリング（ＧＲ）、１３はフィールドプレート、１４はフィールドストッパＮ＋層、１１７  は絶縁膜（パッシベーション膜）である。
【００１１】
上記構成において、Ｎ−ベース層１０１  、Ｐ＋ベース層１０７  、Ｎ＋エミッタ層１０８  、ゲート絶縁膜１０５  およびトレンチゲート電極１０６  は、Ｐ＋ベース層１０７  のトレンチに接する表面部分に形成されるチャネル領域を通じてＮ＋エミッタ層１０８  からＮ−ベース層１０１  に電子を注入するＭＯＳＦＥＴを構成している。
【００１２】
次に、図１６および図１７に示したＩＥＧＴの動作について説明する。
【００１３】
ＩＥＧＴをターンオンさせる時には、コレクタ電極１１０  とエミッタ電極１０９  との間に正のコレクタ電圧が印加された状態で、トレンチゲート電極１０６  とエミッタ電極１０９  との間に所定の正のゲート電圧を印加する。これにより、Ｐ−ベース層１０７  のゲート絶縁膜１０５  に接した表面がｎ型に反転して反転層（ｎ型チャネル）が形成されるので、この反転層を通じてエミッタ電極１０９  から電子がＮ−ベース層１０１  に注入され、ｐ型コレクタ層１０３  に達する。この際、ｐ型コレクタ層１０３  とＮ−ベース層１０１  との間がＮ＋バッファ層１０２  を介して順バイアスされ、ｐ型コレクタ層１０３  より正孔がＮ＋バッファ層１０２  を経由してＮ−ベース層１０１  に注入される。このように、Ｎ−ベース層１０１  に電子と正孔の両方が注入される結果、Ｎ−ベース層１０１  領域で伝導度変調が起こり、Ｎ−ベース層１０１  の抵抗が大幅に低減する。
【００１４】
上記動作において、隣り合うトレンチで挟まれた複数のＰ−ベース層１０７  領域のうちで、Ｎ＋エミッタ層１０８  が形成されていない部分（ダミーベース領域）の直下にキャリアが蓄積されることにより、伝導度変調効果が強くなり、オン抵抗を低減し、最大遮断電流密度を大きくすることができる。
【００１５】
一方、ＩＥＧＴをターンオフさせる時には、エミッタ電極１０９  に対して負の電圧または等しい電圧をトレンチゲート電極１０６  に印加することによって、前記反転層が消失して、電子注入が停止する。これに伴い、Ｐ−ベース層１０７  への正孔の注入も停止し、Ｎ−ベース層１０１  の抵抗が高くなり、ＩＥＧＴがターンオフする。
【００１６】
しかし、上記従来例の構造のＩＥＧＴは、ターンオンする際に、前記ダミーベース領域の直下に蓄積されるキャリアとトレンチゲート電極１０６  との間に生ずる容量（図１７中、符号Ａの部分）の作用により、ゲート電圧が振動して必要以上に上昇し、スイッチング速度（ｄＶ／ｄｔ  ）が異常に大きくなり、素子の破壊を引き起こすことがある。
【００１７】
図１８は、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって発生するゲート電圧の振動の一例を示す波形図である。
【００１８】
また、一般に、ＩＧＢＴのスイッチング速度（ｄＶ／ｄｔ  ）の制御は、外部接続されるゲート抵抗（図示せず）の値でゲート電流を制御することにより行われるが、従来例の構造のＩＥＧＴでは、蓄積キャリアによりゲート電圧が変化するので、外部ゲート抵抗によるゲート電流の制御が困難である。
【００１９】
【特許文献１】
特開２００２−１６４５４２号公報
【００２０】
【特許文献２】
特開２００２−２１７５１４号公報
【００２１】
【特許文献３】
特表２０００−５０９５５９号公報
【００２２】
【発明が解決しようとする課題】
上記したように従来のＩＥＧＴは、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによってターンオン時のゲート電圧が振動して必要以上に上昇し、スイッチング速度が異常に大きくなり、素子の破壊を引き起こすことがあるという問題があった。
【００２３】
本発明は上記の問題点を解決すべくなされたもので、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるターンオン時のゲート電圧の振動を防止し、スイッチング速度をゲート電流により制御することが可能となる絶縁ゲート型半導体装置およびその製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の態様に係る絶縁ゲート型半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接するように形成された第１導電型のエミッタ層と、前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、前記エミッタ層および前記所定のベース領域にそれぞれコンタクトするように形成された第１の主電極と、前記コレクタ層に電気的に接続された第２の主電極と、前記複数のベース領域のうちで前記エミッタ層が形成されていないベース領域において、前記エミッタ層に接して形成された前記ゲートトレンチに近接する位置で前記第２のベース層の表面から前記第１のベース層まで達するように形成されたダミートレンチと、前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように形成された第２導電型の拡散領域とを具備することを特徴とする。
【００２５】
本発明の第２の態様に係る絶縁ゲート型半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接して形成された第１導電型のエミッタ層と、前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、前記エミッタ層および前記所定のベース領域にコンタクトするように設けられた第１の主電極と、前記コレクタ層に電気的に接続された第２の主電極と、前記エミッタ層に接して形成された前記ゲートトレンチの前記エミッタ層側とは反対側の側面部および底面に接するように形成された第２導電型の拡散領域とを具備することを特徴とする。
【００２６】
本発明の絶縁ゲート型半導体装置の第１の態様に係る製造方法は、第２導電型のコレクタ層上に形成された第１導電型の第１のベース層の一方の表面に選択的に第２導電型の第２のベース層を形成する工程と、前記第２のベース層の表面で間欠的に選択した位置に第１導電型のエミッタ層を形成する工程と、前記第２のベース層の表面から前記第１のベース層まで達するように複数のゲートトレンチを形成すると同時に、前記複数のゲートトレンチのうちの前記エミッタ層に接するゲートトレンチに近接して前記第２のベース層の表面から前記第１のベース層まで達するようにダミートレンチを形成する工程と、前記ダミートレンチの底面部に不純物イオンを打ち込む工程と、前記ゲートトレンチとダミートレンチの内面にそれぞれゲート絶縁膜を形成する工程と、前記ゲートトレンチとダミートレンチの内部にそれぞれトレンチゲート電極材を埋め込む工程とを具備することを特徴とする。
【００２７】
本発明の絶縁ゲート型半導体装置の第２の態様に係る製造方法は、第２導電型のコレクタ層上に形成された第１導電型の第１のベース層の一方の表面に選択的に第２導電型の第２のベース層を形成する工程と、前記第２のベース層の表面で間欠的に選択した位置に第１導電型のエミッタ層を形成する工程と、前記第２のベース層の表面から前記第１のベース層まで達するように複数のゲートトレンチを形成すると同時に、前記複数のゲートトレンチのうちの前記エミッタ層に接するゲートトレンチに近接して前記第２のベース層の表面から前記第１のベース層まで達するようにダミートレンチを形成する工程と、前記ゲートトレンチの内面にゲート絶縁膜を形成する工程と、前記ゲートトレンチの内部にトレンチゲート電極材を埋め込む工程と、前記ダミートレンチの底面部に不純物イオンを打ち込む工程と、前記ダミートレンチの内部に絶縁膜を埋め込む工程とを具備することを特徴とする。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２９】
＜第１の実施形態の構造＞
図１は、本発明の第１の実施形態に係るＩＥＧＴの主要部を取り出して構造を概略的に示す断面図である。
【００３０】
図２は、図１に対応するパターンレイアウトの一例を概略的に示す平面図である。なお、図２中、コンタクト領域以外は、表面が酸化膜により覆われている。
【００３１】
このＩＥＧＴの構造は、図１６および図１７を参照して前述した従来例のＩＥＧＴの構造と比べて、図２中に丸印Ｂで囲んで示す部分のように、次の点（１）、（２）が異なり、その他はほぼ同じであるので同一符号を付している。
【００３２】
（１）トレンチ（Ｔｒｅｎｃｈ）ゲート電極１０６  のうちでＮ＋エミッタ（Ｅｍｉｔｔｅｒ）  層１０８の側方に位置するＭＯＳゲートとして作用するトレンチゲート電極１０６ａの底部周辺には、Ｎ＋エミッタ層１０８  側とは反対側の側面部から底面部の少なくとも一部にかけて（望ましくは、底面部の全てを覆うように）Ｐ＋拡散領域１１２  が形成されている。
【００３３】
（２）ＭＯＳゲートとして作用するトレンチゲート電極１０６ａに近接して、ダミーベース領域におけるＰ−ベース層１０７  の表面からＰ−ベース層１０７  を貫通してＮ−ベース層に達する深さ（トレンチゲート電極１０６ａとほぼ同じ深さ）にダミートレンチが形成されている。このダミートレンチの内部は、トレンチゲート電極１０６ａとは電気的に絶縁されており、本例では、トレンチゲート絶縁膜１０５  を介してポリシリコンが埋め込まれている。
【００３４】
即ち、図１および図２において、高抵抗の第１導電型（本例ではｎ型）のＮ−ベース層１０１  の表面側には、第１導電型（本例ではｐ型）のＰ−ベース（ｂａｓｅ）層１０７が形成され、このＰ−ベース（ｂａｓｅ）層１０７  の表層部には横方向に一定ピッチで選択的にＰ＋ベース（ｂａｓｅ）層１０７ａが形成されている。上記Ｐ−ベース（ｂａｓｅ）層１０７  の表面からＰ−ベース（ｂａｓｅ）層１０７  を貫通してＮ−ベース層１０１  に達する深さの複数のゲートトレンチが一定ピッチで選択的に、かつ、平面パターンが例えばストライプ状に形成されている。
【００３５】
そして、各ゲートトレンチの内部に、ゲート絶縁膜１０５  を介してトレンチゲート電極１０６  が埋め込み形成されている。
【００３６】
前記各ゲートトレンチで挟まれた複数のベース領域のうち、間欠的に（通常、一定数の間隔で）選択された一部のベース領域におけるＰ＋ベース層１０７ａおよびＰ−ベース層１０７  の表面には、選択的に高不純物濃度のＮ＋エミッタ層１０８  が側方のゲートトレンチの側面に接するように形成されている。
【００３７】
このＮ＋エミッタ層１０８  は、本例では、図２に示すように、ゲートトレンチ相互間でゲートトレンチの長手方向の両側に沿う部分と、ゲートトレンチの長手方向に沿って一定間隔でＰ＋ベース層１０７ａを横切る部分とからなる梯子状の平面パターンを有するように形成されている。これにより、ゲートトレンチ相互間では、ゲートトレンチの長手方向の両側に沿うエミッタ層部分の相互間で、ゲートトレンチの長手方向に沿って帯状のＮ＋エミッタ層１０８  とＰ＋ベース層１０７ａの露出部が交互に存在する。
【００３８】
なお、Ｎ＋エミッタ層１０８  は、上記例に限らず、ゲートトレンチ相互間でゲートトレンチの長手方向に沿って一定間隔でＰ＋ベース層１０７ａを横切る縞状の平面パターンを有するように形成されていてもよい。この場合、ゲートトレンチ相互間で、ゲートトレンチの長手方向に沿ってＮ＋エミッタ層１０８  とＰ＋ベース層１０７ａの露出部が交互に存在する。
【００３９】
なお、前記各ゲートトレンチで挟まれた複数のベース領域のうち、間欠的に選択されなかった残りのベース領域（ダミーベース領域）の表面にはＮ＋エミッタ層１０８  が形成されておらず、このダミーベース領域は平面パターンがゲートトレンチと同様のストライプ状である。
【００４０】
したがって、複数のトレンチゲート電極１０６  のうちの一部のトレンチゲート電極１０６ａは、Ｎ＋エミッタ層１０８  が形成されているベース領域に隣接し、Ｎ＋エミッタ層１０８  の側方に位置してＭＯＳゲートとして作用する。残りのトレンチゲート電極１０６  は、Ｎ＋エミッタ層１０８  が形成されているベース領域に隣接せずに、Ｎ＋エミッタ層１０８  が形成されていないダミーベース領域の相互間に位置する。
【００４１】
そして、基板上に堆積された層間絶縁膜１１１  に開口されたエミッタ・ベース引出し用のコンタクトホールを通じて、Ｎ＋エミッタ層１０８  が形成されているベース領域におけるＰ＋ベース層１０７ａおよび上記Ｎ＋エミッタ層１０８  に共通にコンタクトして両者を短絡させるようにエミッタ電極１０９  が設けられている。図２中、２０はＰ＋ベース層１０７ａおよびＮ＋エミッタ層１０８  にエミッタ電極１０９  が共通にコンタクトする領域である。
【００４２】
これに対して、Ｎ＋エミッタ層１０８  が形成されていないベース領域においては、Ｐ−ベース層１０７  上にゲート絶縁膜（酸化膜）１０５  が延在しており、このゲート絶縁膜１０５  上に層間絶縁膜１１１  が形成されている。これにより、Ｐ−ベース層１０７  およびトレンチゲート電極１０６  は、エミッタ電極１０９  と電気的に絶縁されている。
【００４３】
各トレンチゲート電極１０６  は、図１６に示したように、ポリシリコンゲート配線パターン１１５  を介してゲートパッド１１６  まで引き出されている。前記層間絶縁膜１１１  は、ゲートパッド１１６  とエミッタ電極１０９  とを電気的に分離するように設けられている。
【００４４】
さらに、本実施例においては、ＭＯＳゲートとして作用するトレンチゲート電極１０６ａの底部周辺で片側（後述するダミートレンチ側）の側面部から底面部にかけてＰ＋拡散領域１１２  が形成されている。
【００４５】
このＰ＋拡散領域１１２  は、ダミートレンチの底部付近からゲートトレンチの底部付近まで連なっており、Ｎ−ベース層１０１  の領域内で上部のＰ−ベース層１０７  に接するように形成されている。なお、上記Ｐ＋拡散領域１１２  は、ゲートトレンチの底部付近においてダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称である。
【００４６】
一方、前記Ｐ＋拡散領域１１２  をトレンチゲート電極１０６ａの底部周辺に高精度で容易に形成するために、ダミートレンチが形成されている。このダミートレンチは、ＭＯＳゲートとして作用するトレンチゲート電極１０６ａに近接して、ダミーベース領域におけるＰ−ベース層１０７  の表面からＰ−ベース層１０７  を貫通してＮ−ベース層１０１  に達する深さ（トレンチゲート電極１０６ａとほぼ同じ深さ）に形成されている。この場合、後述する理由により、ゲートトレンチとダミートレンチとの間隔が１．０ｕｍ  以下であるように形成されている。
【００４７】
前記ダミートレンチには、ゲート絶縁膜を介してダミートレンチゲート１１３  が埋め込まれている。上記したようなダミートレンチをゲートトレンチと同時に形成し、それぞれのゲート絶縁膜を同時に形成することで、プロセスの増加を抑制することが可能である。
【００４８】
一方、Ｎ−ベース層１０１  の裏面側には、高不純物濃度のＮ＋バッファ（ｂｕｆｆｅｒ）層１０２  を介して高不純物濃度のＰ＋型コレクタ層１０３  が形成され、Ｐ＋型コレクタ層１０３上にはコレクタ電極１１０  が設けられている。なお、上記Ｎ＋バッファ層１０２  は、必要とする耐圧が別の方法で満たされる場合には省略される。
【００４９】
前記Ｎ−ベース層１０１  、Ｎ＋バッファ層１０２  およびＰ＋コレクタ層１０３  の一例として、Ｐ＋基板にエビタキシヤル成長によってＮ＋バッファ層１０２  を形成し、さらにエピタキシヤル成長によって比較的高抵抗のＮ−ベース層１０１  を形成することによって得たＮ−／Ｎ＋／Ｐ＋基板（ウエハー）１００  を用いることが可能である。また、他の例として、Ｎ＋基板上にＮ−ベース層を形成し、Ｎ＋基板の裏面にＰ＋コレクタ層を形成したウエハーを用いることが可能である。また、Ｎ＋バッファ層１０２  を省略する場合には、Ｐ＋基板上にＮ−ベース層を形成したウエハーを用いることが可能である。さらには、Ｎ−基板を用い、それをＮ−ベース層として使用し、裏面にＰ＋コレクタ層を形成したウエハーを用いることが可能である。
【００５０】
さらに、半導体基板の素子形成領域の外周部の表面にガードリング（図１６中１６）が形成されており、半導体基板の最外周領域には、空乏化を止めるフィールドストッパＮ＋層（図１６中１４）が形成されている。そして、素子終端部は、上記フィールドストッパＮ＋層に接触してフィールドプレート（図１６中１３）が形成され、絶縁膜（パッシベーション膜）（図１６中１１７  ）で覆われている。
【００５１】
上記構造のＩＥＧＴの動作は、図１６および図１７を参照して前述した従来例のＩＥＧＴの動作と基本的に同様である。この場合、ＭＯＳゲートとして作用するトレンチゲート電極１０６ａの底部周辺近傍へのキャリアの蓄積がＰ＋拡散領域１１１２の存在によって抑制され、ダミーベース領域の直下に蓄積されたキャリアとトレンチゲート電極１０６ａとの間での負性容量（図１７中に示す符号Ａの部分）の発生を抑制することが可能になる。
【００５２】
図３は、図１のＩＥＧＴのターンオン時の動作波形の一例を示している。
【００５３】
この動作波形によれば、ターンオン時におけるゲート電圧の振動や必要以上の上昇が抑制され、スイッチング速度（ｄＶ／ｄｔ  ）が異常に大きくなることが防止されている様子が分かる。
【００５４】
したがって、図１のＩＥＧＴによれば、ターンオン時において、負性容量に起因するゲート電圧の振動や必要以上の上昇を抑制することが可能になり、ターンオン時にスイッチング速度（ｄＶ／ｄｔ  ）が異常に大きくなって素子の破壊を引き起こすという従来例の問題を防止することができる。
【００５５】
上記したように第１の実施形態のＩＥＧＴによれば、ゲートトレンチ周辺にＰ＋拡散領域１１２  を設けることによって、Ｐ＋拡散領域１１２  のある部分にはキャリアが蓄積せず、トレンチゲート電極１０６ａと蓄積キャリアとの間の負性容量が発生しないので、ゲート電位の異常振動が発生せず、また、ゲート抵抗によるスイッチングｄＶ／ｄｔ  の制御が容易となる。なお、Ｐ＋拡散領域１１２  を設ける範囲が小さいので、キャリア蓄積効果への影響は軽微である。
【００５６】
＜第１の実施形態のＩＥＧＴの製造工程の一例＞
図４乃至図８は、第１の実施形態のＩＥＧＴの製造工程の一例を概略的に示す断面図である。
【００５７】
まず、図４（ａ）に示すように、Ｎ−／Ｎ＋／Ｐ＋基板（ウエハー）１００  を用意し、図４（ｂ）に示すように、Ｎ−ベース層１０１  上にＳｉＯ２膜３１を形成し、Ｎ−ベース層１０１  の外周部の表面にガードリング（ＧＲ）１６を形成する。そして、上記ＳｉＯ２膜３１をパターニングし、このＳｉＯ２膜パターンをマスクとして拡散を行い、Ｎ−ベース層１０１  表面のガードリング１６で囲まれた素子形成領域にＰ−ベース層１０７  を形成する。
【００５８】
次に、図５（ａ）に示すように、Ｐ−ベース層１０７  の表面に選択的に複数のＰ＋ベース層１０７ａをそれぞれストライプ状の平面パターンを有するように形成する。そして、図５（ｂ）に示すように、複数のＰ＋ベース層１０７ａのうちで間欠的に選択したＰ＋ベース層の表面に、梯子状または縞状の平面パターンを有するように選択的にＮ＋エミッタ層１０８  を形成すると同時に、Ｎ−ベース層１０１  の最外周領域にフィールドストッパＮ＋層１４を形成する。そして、図５（ｃ）に示すように、素子形成領域のＰ−ベース層１０７  に選択的にそれぞれストライプ状の平面パターンを有し、Ｎ−ベース層１０１  中に達する複数のゲートトレンチ１０４ａおよびダミートレンチ１０４ｂを形成する。
【００５９】
次に、図６（ａ）に示すように、犠牲酸化を行ってゲートトレンチとダミートレンチの内面に犠牲酸化膜（ＳｉＯ２膜）５１を形成する。そして、図６（ｂ）に示すように、全面をレジスト５３で覆い、ダミートレンチに対応してレジスト５３およびＳｉＯ２膜５１を開口し、ダミートレンチの底面部に不純物（本例ではボロン）イオンを打ち込む。
【００６０】
次に、図７（ａ）に示すように、レジスト５３および犠牲酸化膜５１を除去する。この後、全面を酸化し、Ｐ−ベース層１０７  、Ｐ＋ベース層１０７ａ、Ｎ＋エミッタ層１０８  の表面にゲート酸化膜（ＳｉＯ２膜）を形成すると同時に、ゲートトレンチとダミートレンチの各内面にトレンチゲート絶縁膜（ＳｉＯ２膜）１０５  を形成する。この間の熱処理により、前記ゲートトレンチの底部近傍にＰ＋拡散領域１１２  が形成される。そして、図７（ｂ）に示すように、例えばＰ（リン）を含有させたポリシリコンをＣＶＤ（化学気相成長）法により全面に堆積するとともにゲートトレンチとダミートレンチの内部に埋め込み、基板上面に露出しているポリシリコン（ダミートレンチ内部のポリシリコン以外）のパターニングを行うことにより、ポリシリコンゲート配線パターン１１５  を形成する。
【００６１】
次に、図８（ａ）に示すように、層間絶縁膜１１１  を全面に堆積し、層間絶縁膜１１１  とその下のゲート酸化膜６１に対して、Ｎ＋エミッタ層が形成されているベース領域のＮ＋エミッタ層１０８  およびＰ＋ベース層１０７ａの一部に対応するエミッタ・ベース引出し用の開口部を形成すると同時に、ポリシリコンゲート配線パターン１１５の一部に対応する開口部を形成する。そして、図８（ｂ）に示すように、金属配線層（例えばアルミ配線層）をスパッタ法により全面に堆積し、所要のパターニングを行うことにより、エミッタ電極１０９  と、ゲートパッド１１６  と、素子終端部のフィールドストッパＮ＋層１４に接触するフィールドプレート１３を形成する。
【００６２】
次に、図９に示すように、パッシベーション膜１１７  を表面全面に堆積してパターニングを行うことによりエミッタ電極１０９  等を露呈させる工程、さらに、裏面にコレクタ電極１１０  を形成する工程を行う。
【００６３】
上記した製造工程を要約すると、ゲートトレンチを形成する前までの工程は従来例のＩＥＧＴの製造工程と同じである。そして、ゲートトレンチの形成と同時に、それに近接した位置にダミートレンチを作成する。その後、犠牲酸化を行ってゲートトレンチとダミートレンチの内面に犠牲酸化膜５１を形成し、レジスト５３で表面を覆い、ダミートレンチとなる部分のレジスト５３と犠牲酸化膜５１を開口する。そして、この開口部分よりダミートレンチ底部にボロンイオンを注入する。その後、前記レジスト５３および犠牲酸化膜５１を除去する。その後におけるゲート絶縁膜１０５  の形成、ゲート電極材（ポリシリコン）の形成以降の工程（コレクタ電極１１０  の形成まで含む）は、従来の製造工程と同じである。
【００６４】
上記したボロンイオン注入後の熱工程により、ボロンを拡散させてトレンチゲート電極１０６ａの底部付近にＰ＋拡散領域が形成される。この熱工程によるボロンの拡散深さは、熱処理条件に依存するが、通常、１μｍ  以下であるので、トレンチゲート電極１０６ａ用のゲートトレンチとダミートレンチとの間隔を１μｍ  以下に設計することが望ましい。
【００６５】
以上説明したようなＩＥＧＴの製造工程によれば、第１の実施形態に係るＩＥＧＴを容易に製造することが可能となる。しかも、トレンチゲート電極１０６ａ用のゲートトレンチとダミートレンチとの間隔を、熱工程によるボロンの拡散深さ（通常、１μｍ  ）以下に限定することにより、Ｐ＋拡散領域１１２  がトレンチゲート電極１０６ａの底部付近まで高い精度で達するように形成することが可能になる。
【００６６】
なお、図１および図２に示した構造のＩＥＧＴにおいて、Ｎ＋エミッタ層８  を梯子状あるいは縞状の平面パターンを有するように、つまり、Ｎ＋エミッタ層８  とＰ＋ベース層１０７ａの露出部が交互に存在するように形成しておくことにより、セルピッチを縮小していくにつれてコンタクト開口幅が小さくなっても、Ｎ＋エミッタ層１０８  とＰ＋ベース層１０７ａを十分にエミッタ電極１０９  により短絡できる。但し、トレンチゲート電極１０６ａの間隔（セルピッチ）が比較的広く、コンタクト開口幅が加工精度に比べてある程度広い場合には、Ｎ＋エミッタ層１０８  の平面パターンをストライプ状に形成しても、Ｎ＋エミッタ層１０８  とＰ＋ベース層１０７Ａとをトレンチに平行な方向の全面でエミッタ電極１０９  により短絡することが可能である。
【００６７】
なお、前記ゲートトレンチの平面パターンは、前記ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００６８】
＜第１の実施形態のＩＥＧＴの製造工程の他の例＞
図１０乃至図１２は、第１の実施形態のＩＥＧＴの製造工程の他の例を概略的に示す断面図である。
【００６９】
まず、図４乃至図５を参照して前述した工程と同じ工程を実施する。
【００７０】
次に、図１０（ａ）に示すように、全面を酸化し、Ｐ−ベース層１０７  、Ｐ＋ベース層１０７ａ、Ｎ＋エミッタ層１０８  の表面にゲート酸化膜（ＳｉＯ２膜）９１を形成すると同時に、ゲートトレンチとダミートレンチの各内面にトレンチゲート絶縁膜（ＳｉＯ２膜）１０５  を形成する。そして、図１０（ｂ）に示すように、例えばＰ（リン）を含有させたポリシリコン９２をＣＶＤ（化学気相成長）法により全面に堆積するとともにゲートトレンチとダミートレンチの内部に埋め込み、さらに、全面をレジスト９３で覆い、ダミートレンチに対応して開口するようにパターニングする。さらに、このレジストパターンを用いてダミートレンチ内部のポリシリコン９２を除去する。そして、ダミートレンチの底面部に例えばボロンイオンを打ち込む。
【００７１】
次に、図１１（ａ）に示すように、レジスト９３を除去した後、基板上面に露出しているポリシリコン９２のパターニングを行うことにより、ポリシリコンゲート配線パターン１１５  を形成する。そして、図１１（ｂ）に示すように、層間絶縁膜１１１  を全面に堆積するとともにダミートレンチの内部に埋め込む。この間の熱処理により、前記ゲートトレンチの底部近傍にＰ＋拡散領域１１２  が形成される。
【００７２】
そして、層間絶縁膜１１１  とその下のゲート酸化膜９１に対して、Ｎ＋エミッタ層１０８  が形成されているベース領域のＮ＋エミッタ層１０８  およびＰ＋ベース層１０７ａの一部に対応するエミッタ・ベース引出し用の開口部を形成すると同時に、ポリシリコンゲート配線パターン１１５  の一部に対応する開口部を形成する。
【００７３】
その後の工程（コレクタ電極１１０  の形成まで含む）は、第１の実施形態の工程と同じである。即ち、図１２（ａ）に示すように、金属配線層（例えばアルミ配線層）をスパッタ法により全面に堆積し、所要のパターニングを行うことにより、エミッタ電極１０９  と、ゲートパッド１１６  と、素子終端部のフィールドストッパＮ＋層１４に接触するフィールドプレート１３を形成する。そして、図１２（ｂ）に示すように、裏面にコレクタ電極１１０  を形成する工程、パッシベーション膜１１７  を全面に堆積してパターニングを行うことによりエミッタ電極１０９  等を露呈させる工程を行う。
【００７４】
上記した製造工程を要約すると、ゲートトレンチを形成する前までの工程は従来例のＩＥＧＴの製造工程と同じである。そして、ゲートトレンチの形成と同時に、それに近接した位置にダミートレンチを作成する。そして、ゲート絶縁膜１０５  を形成し、ゲートトレンチとダミートレンチの内部にゲート電極材（ポリシリコン）を生成した後、全面をレジスト９２で覆い、ダミートレンチに対応して開口し、ダミートレンチ内部のゲートポリシリコンを除去する。そして、ダミートレンチの底部にボロンイオンを注入し、その後、ダミートレンチ内部に層間絶縁膜１１１  を埋め込む。それ以降の工程は従来例の製造工程と同じである。
【００７５】
＜第１の実施形態のＩＥＧＴの変形例１＞
前述した第１の実施形態では、複数のベース領域のうちで一定数（２つ以上）毎の間隔で選択された領域にＮ＋エミッタ層１０８  が形成されており、Ｎ＋エミッタ層１０８  が形成されていないベース領域としては、ダミートレンチが形成されているベース領域だけでなく、ダミートレンチが形成されていないベース領域も存在し得る例を示した。このＩＥＧＴの変形例１として、複数のベース領域のうちで１つおきに選択された領域にＮ＋エミッタ層１０８  を形成することによって、Ｎ＋エミッタ層１０８  が形成されていないベース領域には必ずダミートレンチが存在するように変更してもよい。
【００７６】
図１３は、第１の実施形態のＩＥＧＴの変形例１を示す断面図である。
【００７７】
このＩＥＧＴは、図１を参照して前述したＩＥＧＴの構造と比べて、複数のベース領域のうちで１つおきに選択された領域にＮ＋エミッタ層１０８  が形成されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００７８】
このような構造のＩＥＧＴでも、前述した第１の実施形態のＩＥＧＴと同様の動作によって同様の効果が得られる。
【００７９】
＜第１の実施形態のＩＥＧＴの変形例２＞
前述した第１の実施形態では、複数のベース領域のそれぞれにおいてＰ−ベース層１０７  の表面にＰ＋ベース層１０７ａが形成されており、Ｎ＋エミッタ層１０８  が形成されている所定のベース領域においてはＰ＋ベース層１０７ａがＮ＋エミッタ層１０８  と接続されたベースコンタクト領域になっている例を示した。このＩＥＧＴの変形例２として、複数のベース領域のうちの所定のベース領域にのみＰ＋ベース層１０７ａを形成し、他のベース領域にはＰ＋ベース層１０７ａを形成しないように変更してもよい。
【００８０】
図１４は、第１の実施形態のＩＥＧＴの変形例２を示す断面図である。
【００８１】
このＩＥＧＴは、図１を参照して前述したＩＥＧＴの構造と比べて、Ｎ＋エミッタ層１０８  が形成されていないベース領域においてはＰ＋ベース層１０７ａが省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８２】
このような構造のＩＥＧＴでも、前述した第１の実施形態のＩＥＧＴと同様の動作によって同様の効果が得られる。
【００８３】
＜第２の実施形態の構造および製造工程＞
図１５は、本発明の第２の実施形態に係るＩＥＧＴの主要部の構造を概略的に示す断面図である。
【００８４】
このＩＥＧＴの構造は、図１および図２を参照して前述したＩＥＧＴの構造と比べて、ダミートレンチ部が省略されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００８５】
上記構造のＩＥＧＴを製造する際、ＩＥＧＴのＭＯＳゲートとして作用するトレンチゲート電極１０６ａ用のゲートトレンチの底部およびＮ＋エミッタ層１０８  側とは反対側の側面部に対して、例えば斜めイオン、あるいはその他の方法によってボロンイオンを打ち込み、その後の熱工程によるボロンの拡散を行う。これにより、Ｎ＋エミッタ層１０８  が形成されたベース領域に隣接するゲートトレンチの底部周辺でＮ＋エミッタ層１０８  側とは反対側の側面部および底面下部の少なくとも一部に接するようにＰ＋拡散領域１１２ａが形成される。したがって、第１の実施形態で必要としたダミートレンチを形成することなく、Ｐ＋拡散領域１１２ａを形成することが可能になる。
【００８６】
なお、本発明は前記各実施形態に限定されるものではなく、各種の変形実施が可能である。即ち、第１の導電型をｐ型、第２の導電型をｎ型としても実施することも可能である。また、コレクタ電極は、コレクタ層上に直接に設けることなく、コレクタ層を別の部所（例えば表面側）に引き出した上でコレクタ電極を設けるようにしてもよい。
【００８７】
【発明の効果】
上述したように本発明の絶縁ゲート型半導体装置およびその製造方法によれば、ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるターンオン時のゲート電圧の振動を防止し、スイッチング速度をゲート電流により制御することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＩＥＧＴの主要部を取り出して構造を概略的に示す断面図。
【図２】図１に対応するパターンレイアウトの一例を示す平面図。
【図３】図１のＩＥＧＴのターンオン時の動作例を示す波形図。
【図４】第１の実施形態のＩＥＧＴの製造工程の一例における一部を概略的に示す断面図。
【図５】図４の工程に続く工程を概略的に示す断面図。
【図６】図５の工程に続く工程を概略的に示す断面図。
【図７】図６の工程に続く工程を概略的に示す断面図。
【図８】図７の工程に続く工程を概略的に示す断面図。
【図９】図８の工程に続く工程を概略的に示す断面図。
【図１０】第１の実施形態のＩＥＧＴの製造工程の他の例における一部を概略的に示す断面図。
【図１１】図１０の工程に続く工程を概略的に示す断面図。
【図１２】図１１の工程に続く工程を概略的に示す断面図。
【図１３】第１の実施形態のＩＥＧＴの変形例１を示す断面図。
【図１４】第１の実施形態のＩＥＧＴの変形例２を示す断面図。
【図１５】本発明の第２の実施形態に係るＩＥＧＴの主要部の構造を概略的に示す断面図。
【図１６】従来のＩＥＧＴの構造を概略的に示す断面図。
【図１７】図１６中の一部を取り出して概略的に示す拡大断面図。
【図１８】ＩＥＧＴのゲート近傍にキャリアが蓄積されることによって引き起こされるゲート電圧の振動の一例を示す波形図。
【符号の説明】
１００  …Ｎ−／Ｎ＋／Ｐ＋基板、１０１  …Ｎ−ベース層、１０２  …Ｎ＋バッファ（ｂｕｆｆｅｒ）層、１０３…Ｐ＋型コレクタ層、１０５  …ゲート絶縁膜、１０６，１０６ａ…トレンチゲート電極、１０７…Ｐ−ベース（ｂａｓｅ）層、１０７ａ…Ｐ＋ベース（ｂａｓｅ）層、１０８  …Ｎ＋エミッタ層、１０９  …エミッタ電極、１１０  …コレクタ電極、１１１  …層間絶縁膜、１１２  …Ｐ＋拡散領域、１１３…ダミートレンチゲート、１１５  …ポリシリコンゲート配線パターン、１１６  …ゲートパッド、１１７  …パッシベーション膜、１３…フィールドプレート、１４…フィールドストッパＮ＋層。
【図１】
2004273921.tif 000003
【図２】
2004273921.tif 000004
【図３】
2004273921.tif 000005
【図４】
2004273921.tif 000006
【図５】
2004273921.tif 000007
【図６】
2004273921.tif 000008
【図７】
2004273921.tif 000009
【図８】
2004273921.tif 000010
【図９】
2004273921.tif 000011
【図１０】
2004273921.tif 000012
【図１１】
2004273921.tif 000013
【図１２】
2004273921.tif 000014
【図１３】
2004273921.tif 000015
【図１４】
2004273921.tif 000016
【図１５】
2004273921.tif 000017
【図１６】
2004273921.tif 000018
【図１７】
2004273921.tif 000019
【図１８】
2004273921.tif 000020
【手続補正書】
【提出日】平成15年7月30日(2003.7.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１のベース層と、
前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、
前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接するように形成された第１導電型のエミッタ層と、
前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、
前記エミッタ層および前記所定のベース領域にそれぞれコンタクトするように形成された第１の主電極と、
前記コレクタ層に電気的に接続された第２の主電極と、
前記複数のベース領域のうちで前記エミッタ層が形成されていないベース領域において、前記エミッタ層に接して形成された前記ゲートトレンチに近接する位置で前記第２のベース層の表面から前記第１のベース層まで達するように形成されたダミートレンチと、
前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように形成された第２導電型の拡散領域
とを具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記拡散領域は、前記ダミートレンチの底部から前記ゲートトレンチの底部まで連なっていることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記拡散領域は、前記ゲートトレンチの底部を挟んで前記ダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称であることを特徴とする請求項１または２記載の絶縁ゲート型半導体装置。
【請求項４】
前記拡散領域は、前記第１のベース層の領域内で前記第２のベース層に接するように形成されていることを特徴とする請求項２または３記載の絶縁ゲート型半導体装置。
【請求項５】
前記ゲートトレンチと前記ダミートレンチとの間隔が１．０μｍ以下であることを特徴とする請求項２乃至４のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項６】
前記ゲートトレンチと前記ダミートレンチとはほぼ同じ深さを有することを特徴とする請求項１乃至５のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第２のベース層の表面に形成され、前記第２のベース層よりも高不純物濃度を有する高不純物領域をさらに具備し、前記所定のベース領域においては前記高不純物領域に前記エミッタ電極がコンタクトしていることを特徴とする請求項１乃至６のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項８】
前記複数のベース領域のうち所定のベース領域にのみ形成され、前記第２のベース層よりも高不純物濃度を有し、前記エミッタ電極がコンタクトした高不純物領域をさらに具備することを特徴とする請求項１乃至６のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項９】
前記所定のベース領域は、前記複数のベース領域のうちで２つ以上の一定間隔で選択された領域であることを特徴とする請求項１乃至８のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記所定のベース領域は、前記複数のベース領域のうちで１つおきに選択された領域であり、前記エミッタ層が形成されていないベース領域には前記ゲートトレンチが存在しないことを特徴とする請求項１乃至８のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記ダミートレンチの内部は前記ゲートトレンチ電極と電気的に絶縁されていることを特徴とする請求項１乃至１０のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１２】
前記ダミートレンチの内部は、絶縁膜が埋め込まれていることを特徴とする請求項１乃至１０のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１３】
前記ダミートレンチの内部は、ダミーゲート絶縁膜を介してポリシリコンが埋め込まれていることを特徴とする請求項１乃至１０のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１４】
前記第２の主電極は、前記コレクタ層上に設けられていることを特徴とする請求項１乃至７のいずれか１項に記載の電力用半導体装置。
【請求項１５】
第１導電型の第１のベース層と、
前記第１のベース層の一方の表面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層まで達するように形成された複数のゲートトレンチの内部にそれぞれゲート絶縁膜を介して埋め込まれた複数のトレンチゲート電極と、
前記第２のベース層において前記複数のゲートトレンチ相互間に位置する複数のベース領域のうちで間欠的に選択された所定のベース領域の表面に前記ゲートトレンチに接して形成された第１導電型のエミッタ層と、
前記第１のベース層の他方の表面上に形成された第２導電型のコレクタ層と、
前記エミッタ層および前記所定のベース領域にコンタクトするように設けられた第１の主電極と、
前記コレクタ層に電気的に接続された第２の主電極と、
前記エミッタ層に接して形成された前記ゲートトレンチの前記エミッタ層側とは反対側の側面部および底面に接するように形成された第２導電型の拡散領域
とを具備することを特徴とする絶縁ゲート型半導体装置。
【請求項１６】
前記拡散領域は、前記ゲートトレンチの底部を挟んで前記ダミートレンチ側の側面部とその反対面側とで拡散分布状態が非対称であることを特徴とする請求項１５記載の絶縁ゲート型半導体装置。
【請求項１７】
前記拡散領域は、前記第１のベース層の領域内で前記第２のベース層に接するように形成されていることを特徴とする請求項１５または１６記載の絶縁ゲート型半導体装置。
【請求項１８】
第２導電型のコレクタ層上に形成された第１導電型の第１のベース層の一方の表面に選択的に第２導電型の第２のベース層を形成する工程と、
前記第２のベース層の表面で間欠的に選択した位置に第１導電型のエミッタ層を形成する工程と、
前記第２のベース層の表面から前記第１のベース層まで達するように複数のゲートトレンチを形成すると同時に、前記複数のゲートトレンチのうちの前記エミッタ層に接するゲートトレンチに近接して前記第２のベース層の表面から前記第１のベース層まで達するようにダミートレンチを形成する工程と、
前記ダミートレンチの底面部に不純物イオンを打ち込む工程と、
前記ゲートトレンチとダミートレンチの内面にそれぞれゲート絶縁膜を形成する工程と、
前記ゲートトレンチとダミートレンチの内部にそれぞれトレンチゲート電極材を埋め込む工程
とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１９】
前記ダミートレンチの底面部に前記不純物イオンを打ち込んだ後に、前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように、前記第１のベース層に第２導電型の拡散領域を形成する工程をさらに具備することを特徴とする請求項１８記載の絶縁ゲート型半導体装置の製造方法。
【請求項２０】
第２導電型のコレクタ層上に形成された第１導電型の第１のベース層の一方の表面に選択的に第２導電型の第２のベース層を形成する工程と、
前記第２のベース層の表面で間欠的に選択した位置に第１導電型のエミッタ層を形成する工程と、
前記第２のベース層の表面から前記第１のベース層まで達するように複数のゲートトレンチを形成すると同時に、前記複数のゲートトレンチのうちの前記エミッタ層に接するゲートトレンチに近接して前記第２のベース層の表面から前記第１のベース層まで達するようにダミートレンチを形成する工程と、
前記ゲートトレンチの内面にゲート絶縁膜を形成する工程と、
前記ゲートトレンチの内部にトレンチゲート電極材を埋め込む工程と、
前記ダミートレンチの底面部に不純物イオンを打ち込む工程と、
前記ダミートレンチの内部に絶縁膜を埋め込む工程
とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２１】
前記ダミートレンチの底面部に前記不純物イオンを打ち込んだ後に、前記ゲートトレンチの前記ダミートレンチ側の側面部および底面に接するように、前記第１のベース層に第２導電型の拡散領域を形成する工程をさらに具備することを特徴とする請求項２０記載の絶縁ゲート型半導体装置の製造方法。