(57)【要約】【課題】不揮発性のスタティックランダムアクセスメモリセルを提供することである。【解決手段】本発明の実施形態は、少なくとも１つの強誘電体コンデンサ２０と２１を含む４トランジスタ式ＳＲＡＭ１０である。【選択図】図１
2004146048.tif 000002
【特許請求の範囲】
【請求項１】
　一緒にカップリングされた４つのトランジスタと；
　前記トランジスタの内の少なくとも１つにカップリングされた少なくとも１つの強誘電体コンデンサと；
を備えるスタティックランダムアクセスメモリセル。
【請求項２】
　サイクル毎に１つのワードライン上で後出のメモリの内の選択されたセルを識別するステップを含む、メモリのパワーアップ復元を実行する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、４トランジスタ式ＲＡＭ中で少なくとも１つの強誘電体コンデンサを使用することに関する。
【背景技術】
【０００２】
　揮発性メモリは、電源がオフすればその内容を失うが、不揮発性メモリは失わない。従来、ＳＲＡＭは、揮発性メモリであると考えられていた。しかしながら、４トランジスタ式（「４Ｔ」）ＳＲＡＭ構成で少なくとも１つの強誘電体（「Ｆｅ」）コンデンサを用いると、自身の固有の強誘電体リークをプルアップ負荷として持つ不揮発性メモリとなる。本発明のいくつかの態様を、図示目的の例示応用例を参照して以下に説明する。多くの特定の詳細、関係及び方法を記述するが、これは、本発明を完全に理解するためであることを理解すべきである。しかしながら、当業者は、本発明は、この特定の詳細の１つ以上がなくても実施可能であるし、また、他の方法によっても実施可能であることを認識するであろう。他の事例では、本発明をあいまいなものとすることを避けるため、公知の構造又は動作は詳細に示すことはない。
【発明の開示】
【０００３】
　電場を強誘電体結晶に印加すると、この電場をオフしても消えない結晶構造に固有の、分極を特徴とする電荷変位が発生する。この結晶に適切な電場を印加することによって、この分極の方向を反転させることが可能である。したがって、この分極の方向を用いると、所望の”１”や”０”をメモリデバイスにストアすることが可能である。その結果、強誘電体を用いると、このメモリが不揮発性となる。
【発明を実施するための最良の形態】
【０００４】
　図面を参照すると、図１に、４つのトランジスタと２つのＦｅコンデンサを有する不揮発性ＳＲＡＭ（「４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭ」と呼ばれる）の略図が示されている。この４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭのメモリセル１０は、ビットライン１２とワードライン１３とにカップリングされているＮＭＯＳパストランジスタ１１を含んでいる。パストランジスタ１１はまた、ストレージノード１４にカップリングされている。ドライバトランジスタ１５は、ストレージノード１４とグランドとの間にカップリングされている。ドライバトランジスタ１５のゲートは、インバースストレージノード１６にカップリングされている。もう１つのドライバトランジスタ１８は、インバースストレージノード１６とグランドとの間にカップリングされている。ドライバトランジスタ１８のゲートは、ストレージノード１４にカップリングされている。もう１つのＮＭＯＳパストランジスタ１９は、インバースビットライン１７とインバースストレージノード１６との間にカップリングされている。インバースパストランジスタ１９のゲートはまた、ワードライン１３にカップリングされている。
【０００５】
　２つの強誘電体コンデンサ２０と２１が、標準の４トランジスタ、２抵抗体式のＳＲＡＭセル中に存在する負荷抵抗体に取って代わっている（代替例では、６トランジスタ式のＳＲＡＭセルのＰＭＯＳトランジスタに取って代わっている）。強誘電体コンデンサ２０は、ストレージノード１４とプレート２４との間にカップリングされている。同様に、強誘電体コンデンサ２１は、インバースストレージノード１６と同プレート２４との間にカップリングされている。これら２つのコンデンサ２０と２１によって、メモリ１０は不揮発性となる。さらに、強誘電体コンデンサ２０と２１の固有のリークが、メモリセル１０に対して、それぞれ負荷抵抗体２２と２３として動作する。
【０００６】
　この固有の強誘電体コンデンサのリークによってもたらされた負荷抵抗体効果体２２と２３によって、ストレージノード１４と１６のどちらかが、その”１”データを保持することが可能となり、これによって、メモリセル１０はＳＲＡＭとして動作する。負荷抵抗２２と２３が故障（これが故障すると、ストレージノードの電圧がゼロに落ちる）しないようにするためには、メモリセル１０は、次の式を満足しなければならない：
2004146048.tif 000003
ここで、ＩｌｅａｋＣは、コンデンサ２０のリーク電流（すなわち、負荷トランジスタ２２を流れる電流）であり、ＩｏｆｆＤは、ドライバトランジスタ１５のサブ閾値リーク電流（すなわち、ノード１４からグランドに流れる電流）であり、ＩｇａｔｅＤＢは、インバースドライバトランジスタ１８のゲートリーク電流（ノード１４からトランジスタ１８のゲートに流れる電流）である。
【０００７】
　メモリセル１０の静止リーク電流は、ストレージノード１４とプレート２４がＶＤＤレベルであり、インバースストレージノード１６がグランドレベルであり、ビットライン１２とインバースビットライン１７の双方がＶＤＤレベルにプリチャージされている場合には次の式で定義される：
2004146048.tif 000004
ここで、ＩｌｅａｋＣＢは、コンデンサ２１のリーク電流（すなわち、負荷トランジスタ２３を流れる電流）であり、ＩｏｆｆＤは、ドライバトランジスタ１５のサブ閾値リーク電流（すなわち、ノード１４からグランドに流れる電流）であり、ＩｇａｔｅＤＢは、インバースドライバトランジスタ１８のゲートリーク電流（ノード１４からトランジスタ１８のゲートに流れる電流）である。
【０００８】
　定義によれば、強誘電体コンデンサにおけるロジック”１”は、ストレージノードにＶＤＤレベルに印加して、プレートにグランドレベルを印加することによって達成される。逆に、強誘電体コンデンサにおけるロジック”０”は、プレートにＶＤＤレベルを印加して、ストレージノードにグランドレベルを印加することによって達成される。
【０００９】
　図面を参照すると、図２にタイムチャートが示されているが、これは、４Ｔ−２Ｃ　ＮＶ　ＤＲＡＭメモリセル１０の動作をさらに説明するものである。パワーアップすると、このＳＲＡＭは、ビットラインの容量を負荷として用いて一時に１ワードずつ識別される。強誘電体コンデンサ２０がレベル”１”に分極され、インバース強誘電体コンデンサ２１がレベル”０”に分極される状況例を用いて；ビットライン１２とインバースビットライン１７にグランドレベルに設定し、ビットラインプリチャージを印加して、次にオフすることによって、パワーアップ動作が開始される。ここで、この時点で、ストレージノード１４とインバースストレージノード１６とは、ビットライン１２とインバースストレージノード１７をプリチャージする動作によって”０”レベルになっていることに注意すること。次に、ワードライン１３がオンされる（レベル”１”になる）。
【００１０】
　プレート２４をここで、グランドレベルからＶＤＤレベルに充電する。プレート２４が充電されるに連れ、強誘電体コンデンサ２０と強誘電体２１によって、ストレージノード１４とインバースストレージノード１６は、グランドレベルからチャージアップされる。この状態は、ロジック”０”をこれら双方の強誘電体コンデンサ中に書き込む状態に類似している。強誘電体コンデンサ２０は、ロジック”１”レベルでパワーアップモードに入ったためスイッチング電荷を有しているので、ここで、この余分の電荷をストレージノード１４に捨て、一方、ロジック”０”レベルでパワーアップモードに入った強誘電体コンデンサ２１は、スイッチング電荷をインバースストレージノード１６に提供しない。ビットライン１２は、ストレージノード１４が充電されるとそれに応じてパストランジスタ１１を介して充電される。同様に、インバースビットライン１７は、インバースストレージノード１６が充電されるとそれに応じてパストランジスタ１９を介して充電される。このビットラインは、強誘電体コンデンサの信頼性ある識別にとって必要な負荷容量を提供する。
【００１１】
　プレートによってビットライン１２の充電レベルがＶＤＤに完全に充電されると、インバースビットライン１７と、ストレージノード１４と、インバースストレージノード１６とは、比較的一定に保たれる。しかしながら、ストレージノード１４とビットライン１２とは、余分のスイッチング電荷を受け取っているため、インバースストレージノード１６とインバースビットライン１７の電圧レベルより高い電圧レベルにある。たとえば、最良モード適用例では、ストレージノード１４とビットライン１２は．４Ｖであり、一方、インバースストレージノード１６とインバースビットライン１７は．２Ｖである。したがって、ストレージノード１４とインバースストレージノード１６間の電圧レベルの差は、２００ｍＶである。ビットライン１２とインバースビットライン１７間の電圧レベルの差もまた、２００ｍＶである。
【００１２】
　図２に示すように、ビットライン１２と、インバースビットライン１７と、ストレージノード１４と、インバースストレージノード１６との電圧レベルは、タイミング調節されたセンスアンプ（これは、ビットラインとインバースビットラインに接続されているが図示されていない）がファイアするまでは比較的一定に保たれる。センスアンプは、ファイアすると、ビットライン１２の電圧レベルがインバースビットライン１７の電圧レベルより高いことを感知する。その結果、ビットライン１２のセンスアンプ側によって、ビットライン１２と、それを通じて、インバースストレージノード１４の電位とがＶＤＤに上げられる。同時に、インバースビットライン１７と、それを通じてインバースストレージノード１６とが、インバースビットライン１７に接続されたセンスアンプ側によってグランドレベルになる。
【００１３】
　これで、ワードライン１３上でのメモリセル１０に対するパワーアップ復元動作が完了し、このＳＲＡＭ中の次のワードラインのパワーアップ復元動作が開始可能となる。したがって、これで、ワードライン１３がグランドレベルに戻る。最良モード適用例では、ワードライン１３は、ビットライン１２とインバースビットライン１７を共有するすべての所望のワードラインに対して識別プロセスが完了するまで、オフ状態にとどまる。
【００１４】
　再度図面を参照すると、図２には、４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭメモリセル１０の読み出し動作をさらに説明するタイムチャートが図示されている。この読み出し動作は、ビットライン１２とインバースビットライン１７とをＶＤＤにプリチャージすることによって開始される。一旦プリチャージが完了すると、ＶＤＤプリチャージトランジスタはシャットオフされ、次に、ワードライン１３がオンされる。ワードライン１３がオンすると、次に、インバースビットライン１７上の電荷が、インバースパストランジスタ１９とインバースドライバトランジスタ１８とを介してグランドに放電される。インバースストレージノード１６中を流れる電流のため、ある電圧レベルが一時的にインバースストレージノード１６上に維持される（この電圧レベルは、パストランジスタ１９に対するドライバトランジスタ１８のβ比によって決まる）。
【００１５】
　タイミング調節されたセンスアンプ（これは、ビットライン１２とインバースビットライン１７に接続されている）中の大きいトランジスタによって、インバースビットライン１７の電圧がビットライン１２の電圧より低いことが判定される。その結果、インバースビットライン１７と、それを通じてインバースストレージノード１６が、センスアンプのトランジスタを通じて迅速にゼロになる。これで、ワードライン１３上でのメモリセル１０の読み取り動作が完了し、したがって、これで、ワードライン１３が、グランドレベルに戻る。
【００１６】
　この読み出し動作は、ストレージノード１４が”１”であり、インバースストレージノード１６が”０”である状況例を用いて説明している。ビットライン１２とインバースビットライン１７はＶＤＤにプリチャージされているので、セル１０のビットライン１２は影響されないが、インバースビットライン１７は放電される。この読み出し動作は、４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭのセル１０に対しては非破壊な動作であることに注意されたい。強誘電体コンデンサ２０は破壊的に読み出されたとしても、そのロジック値はＳＲＡＭにストアされている。
【００１７】
　再度図面を参照すると、図２には、４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭメモリセル１０の書き込み動作をさらに説明するタイムチャートが図示されている。この例では、目的は、メモリセル１０中のストレージノード１４の状態を”１”から”０”に変化させることである。書き込み動作は、ビットライン１２とインバースビットライン１７をＶＤＤにプリチャージすることによって開始される。一旦このプリチャージ動作が完了すると、ＶＤＤプリチャージトランジスタがシャットオフされ、次に、ワードライン１３がオフされる。ワードライン１３がオンすると、ワードライン１３の電圧がブーストされ、最良モード適用例では、これで、パストランジスタ１１とインバースパストランジスタ１９を介してのＮＭＯＳトランジスタの電圧低下が補償される。したがって、ワードライン１３上のこのブーストされた電圧は、ＶＤＤ＋Ｖｔｐａｓｓとなる。
【００１８】
　ワードライン電圧がブーストされない場合、書き込み動作中のインバースストレージノード１６上の電圧は、初期においてはＶＤＤ−Ｖｔであり、その後、ゆっくりと（数マイクロ秒にわたって）増加して所望のＶＤＤ値になる（これは、強誘電体コンデンサ２３の抵抗値が比較的大きいためである）。この状況が発生すると、同じセル１０上でその直後に読み出し動作が続く書き込み動作によって、セル１０の状態がフリップする（すなわち、変化する）危険性があるが、これは、ドライバトランジスタ１５のゲート上のＶＤＤ−Ｖｔｐａｓｓが、ビットライン１２がＶＤＤからグランドに放電している間ストレージノード１４をグランドレベルに近い値に保持するには不十分であるからである。
【００１９】
　初期においては、ブーストされたワードライン１３がオンするに連れて、インバースビットライン１７が放電するが、これは、インバースストレージノード１６には”０”がストアされているからである。再度、インバースビットライン１７が放電することによってインバースストレージノード１６中を流れる電流のため、インバースストレージノード１６に一時的にある電圧が存在することになる。
【００２０】
　ここで、入／出力パッドからの所望のデータを多重化する書き込み信号が、ビットライン１２とインバースビットライン１７に印加される。この場合、ビットライン１２はグランドレベルに駆動され、ビットライン１７は、書き込みマルチプレクサ（これは、ＳＲＡＭ上のどこかに位置するが図１には示されていない）を介してＶＤＤに保持される。ビットライン１２がグランドレベルになると、インバースドライバトランジスタ１８がオフし、”０”がストレージノード１４に書き込まれる（したがって、これで、”１”がインバースストレージノード１６に書き込まれる）。これで、”０”がストレージノード１４に書き込まれ、”１”がストレージノード１６に書き込まれ、これで、書き込み動作が完了する。したがって、ワードライン１３がこれでオフする。
【００２１】
　４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭにおいては、パワーダウン時におけるメモリセルの状態は、強誘電体コンデンサ２０と２１にストアされることに注意すべきである。これは、ロジックレベルがストレージノードのコンデンサにストアされるＤＲＡＭメモリの動作とは異なる。
【００２２】
　再度図面を参照すると、図２には、４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭメモリセル１０のパワーダウン動作時における書き返しをさらに説明するタイムチャートが図示されている。パワーアップ動作（すでに説明した）時における復元の識別手順によって、強誘電体コンデンサ２０と２１は双方ともが”０”になった。一旦読み／書き動作がすべて完了すると、これら強誘電体コンデンサは再分極され、これで、ＳＲＡＭを完全にパワーダウンすることが可能となるようになる。再分極されたコンデンサ２０と２１は正しい値を保持し、これで、パワーダウン後に正しい値を適切に保持するためにはストレージノード１４と１６に依存しなければならない必要性が解消される。
【００２３】
　これまでの事象を要約すると次のようになる：強誘電体コンデンサ２０中に”１”がストアされ強誘電体コンデンサ２１に”０”がストアされている状態でパワーアップ復元動作が開始された。次に、強誘電体識別動作が実行されて、強誘電体コンデンサには双方とも”０”が書き込まれたが、ストレージノード１４と１６は、この識別プロセス中の強誘電体コンデンサのそれぞれの値を獲得した。次に、読み出し動作が実行されて、強誘電体コンデンサは双方ともが”０”を保持し、ストレージノード１４と１６は、先行する（識別）動作で得られた自身のそれぞれの状態を保持した。次に、書き込み動作が実行されて、”１”がインバースストレージノード１６に書き込まれ、一方、”０”がストレージノード１４に書き込まれた；しかしながら、強誘電体コンデンサはそれでも”０”レベルであった。パワーダウン動作時における書き返しによって、ストレージノード１４と１６の最終的な値が、それぞれに対応する強誘電体コンデンサ２０と２１に復元される。
【００２４】
　パワーダウン動作時における書き返しは、ビットライン１２とインバースビットライン１７をＶＤＤにプリチャージすることによって開始される。一旦このプリチャージが完了すると、プリチャージトランジスタがシャットオフされ、次に、ワードライン１３がオンする。ワードライン１３がオンすると、ワードライン１３の電圧が再度ブーストされる。ストレージノード１４はこの動作を”０”レベルで始めているので（直前の書き込み動作によってストレージノード１４は”０”状態になっている）、ビットライン１２は、放電を開始して”０”に戻る。ビットライン１２が放電するに連れてストレージノード１４中を電流が流れるため、この放電プロセス中でストレージノード１４に電圧レベルが一時的に存在する。
【００２５】
　これで、タイミング調節されたセンスアンプは、ビットライン１２の電圧がインバースビットライン１７の電圧より低いと判定する。その結果、ビットライン１２と、それを通じてストレージノード１４が、センスアンプトランジスタを通じてゼロになる。インバースビットライン１７とインバースストレージノード１６は、ＶＤＤのままである。次に、制御回路（図示せず）が、プレート２４をグランドレベルに戻し、これによって、”１”を強誘電体コンデンサ２１に書き込む。これで、パワーダウン動作時における書き返しが完了し、ワードライン１３がゼロに戻る。
【００２６】
　パワーダウン動作時における書き返しは、所望のデータがすべて、各々の所望のメモリセル１０の強誘電体コンデンサにストアされるまで継続される（共通のビットラインの対を共有するワードラインに対してサイクル毎に１ワードラインの割合で行われる）。一旦パワーダウン動作時における書き返しが完了すると、ＳＲＡＭへの電源をオフしてもよい。このデータは、強誘電体コンデンサの分極によって維持され、したがって、４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭメモリは不揮発性である。
【００２７】
　上記の本発明に対する修正は、請求されている本発明の範囲に入る。たとえば、ＰＭＯＳトランジスタを、ＮＭＯＳトランジスタの代わりに使用することが可能である。加えて、本発明に包含される機能は、バイポーラ技術などのさまざまなプロセス技術によって達成される。そのうえ、単一ポート構造の代わりに複数ポート構造を有するものも本発明の範囲内にある。
【００２８】
　本発明のさまざまな実施形態を上述したが、これらは、例示目的で提示しただけであり、制限目的ではないことを理解すべきである。これら開示された実施形態に対する多くの変更が、本発明の精神又は範囲から逸脱することなく、本書の開示にしたがって可能である。したがって、本発明の広がりと範囲は、上記のどの実施形態によっても制限されるべきではない。むしろ、本発明の範囲は、以下のクレーム及びその等価物にしたがって定義されるべきである。
【００２９】
　以上の説明に関して更に以下の項を開示する。
　（１）一緒にカップリングされた４つのトランジスタと；
　前記トランジスタの内の少なくとも１つにカップリングされた少なくとも１つの強誘電体コンデンサと；
を備えるスタティックランダムアクセスメモリセル。
　（２）ビットラインとワードラインとにカップリングされた第１のトランジスタと；
　前記第１のトランジスタにカップリングされた第２のトランジスタと；
　前記第１のトランジスタと前記第２のトランジスタとにカップリングされた第３のトランジスタと；
　前記第２のトランジスタと、前記第３のトランジスタと、前記ワードラインと、インバースビットラインとにカップリングされた第４のトランジスタと；
　前記トランジスタの内の少なくとも１つにカップリングされた少なくとも１つの強誘電体コンデンサ；と
を備えるスタティックランダムアクセスメモリセル。
　（３）一緒にカップリングされた４つのトランジスタを備えるスタティックランダムアクセスメモリセルであり、前記セルのプルアップ負荷が固有の強誘電体リークである、前記スタティックランダムアクセスメモリセル。
　（４）サイクル毎に１つのワードライン上で後出のメモリの選択されたセルを識別するステップを含む、メモリのパワーアップ復元を実行する方法。
　（５）後出のメモリの選択されたセルの強誘電体コンデンサをサイクル毎に１つのワードライン上で分極するステップを含む、メモリのパワーダウン書き返しを実行する方法。
　（６）後出のメモリのすべてのセルの強誘電体コンデンサをサイクル毎に１つのワードライン上で分極するステップを含む、メモリのパワーダウン書き返しを実行する方法。
【００３０】
　（７）少なくとも１つの強誘電体コンデンサを含むメモリセルに対して読み出し動作を実行する方法において、前記方法が：
　前記メモリセルのビットラインとインバースビットラインをプリチャージするステップと；
　前記メモリセルのワードラインをオンするステップと；
　前記メモリセルの内容を感知するステップと；
　前記読み出し動作を通じて、前記少なくとも１つの強誘電体コンデンサのプレートを高電位に保持するステップと；
を含む、前記方法。
　（８）１つのサイクルで後出のメモリのすべてのワードライン上のすべてのセルを識別するステップを含む、メモリのパワーアップ復元を実行する方法。
　（９）一緒にカップリングされた４つのトランジスタと；
　前記トランジスタの内の少なくとも１つにカップリングされた少なくとも１つの強誘電体結晶と；
を備えるスタティックランダムアクセスメモリセル。
　（１０）第１のトランジスタと；
　前記第１のトランジスタにカップリングされた第２のトランジスタと；
　前記第１のトランジスタにカップリングされた第３のトランジスタと；
　前記第２のトランジスタにカップリングされた第４のトランジスタと；
　前記トランジスタの内の少なくとも１つにカップリングされた少なくとも１つの強誘電体結晶；と
を備えるスタティックランダムアクセスメモリセル。
　（１１）本発明の実施形態は、少なくとも１つの強誘電体コンデンサ２０と２１を含む４トランジスタ式ＳＲＡＭ１０である。
【図面の簡単な説明】
【００３１】
【図１】４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭの回路図である。
【図２】４Ｔ−２Ｃ　ＮＶ　ＳＲＡＭのタイムチャートである。
【図１】
2004146048.tif 000005
【図２】
2004146048.tif 000006