(57)【要約】【課題】本発明は、過消去不良のメモリセルを他の不良から区別するための構造を組み込んだ半導体メモリを提供する。【解決手段】半導体メモリでは、Ｙデコーダ１とＸデコーダ２とを有している。このＹデコーダ１は、２本のビット線３，４と接続され、Ｘデコーダ２は、４本のワード線５〜８と接続されている。ビット線３、４は、フラッシュメモリセル９〜１６のドレイン端子が接続されている。また、ビット線３，４は、読み出し時のビット線に印加される電圧（電流）変化を判定するセンスアンプに接続されている。ワード線５〜８にはフラッシュメモリセル９〜１６のゲート端子が接続されている。さらに、Ｙデコーダ１とビット線３，４との間に切断素子であるビット線切断トランジスタ１７，１８が設けられている。このビット線切断トランジスタ１７，１８のゲート端子は共通に接続されている。【選択図】        図１
2004310812.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線と、前記ワード線の１つと前記ビット線の１つとに各々接続された複数のメモリセルと、
前記ビット線を駆動するＹデコーダと、
少なくとも１つの前記ビット線と前記Ｙデコーダとの間に設けられ、前記ビット線と前記Ｙデコーダとを電気的に切断する切断素子とを備える、
半導体メモリ。
【請求項２】
請求項１に記載の半導体メモリであって、
前記切断素子は、前記切断素子が設けられている複数の前記ビット線を、一体として前記Ｙデコーダと電気的に切断できることを特徴とする、
半導体メモリ。
【請求項３】
請求項１に記載の半導体メモリであって、
前記切断素子は、前記切断素子が設けられている複数の前記ビット線を、個別に前記Ｙデコーダと電気的に切断できることを特徴とする、
半導体メモリ。
【請求項４】
ワード線とビット線とに各々接続された複数のメモリセルと、
前記ビット線を駆動するＹデコーダと、
前記Ｙデコーダにスイッチ回路を介して接続されたチャージポンプ回路及びポート回路とを備えることを特徴とする、
半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに係る発明であって、特に、過消去不良のメモリセルが存在するか、デコーダの不良かを容易に区別することができる半導体メモリに関するものである。
【０００２】
【従来の技術】
フラッシュメモリなどの半導体メモリは、フローティングゲートに電子を入れた状態を書込状態、フローティングゲートから電子を抜いた状態を消去状態としている。この半導体メモリにおいてセルに異物や欠陥がある場合、消去時にフローティングゲートから電子が抜けすぎ、過消去不良のメモリセルが生じる場合がある。
【０００３】
フラッシュメモリの読出し方法として、アドレスに対応するビット線とワード線に電圧を印加し、ビット線に印加した電圧または電流の変化をセンスアンプにより判定し、ビット線に印加した電圧が低下またはビット線に電流が流れた場合を消去状態、ビット線に印加した電圧が変化しないまたはビット線に電流が流れない場合を書込状態と判定するように構成した場合、過消去不良のメモリセルが半導体メモリに生じると、過消去不良のメモリセルから、ビット線に印加される読出し用の電圧が抜けてしまい過消去不良のメモリセルと同一のビット線にあるメモリセルは、期待値に反して全て消去状態と判定される。これは、過消去不良のメモリセルの、ソースとドレインとの間に電流リークが存在するためである。また、過消去不良のメモリセルが半導体メモリに生じると、メモリセルへの書込の際に過消去不良のメモリセルからチャージポンプ回路で発生された書込用にビット線に印加される電圧が抜け、過消去不良のメモリセルと同一のビット線にあるメモリセルに書き込めなくなる。
【０００４】
デコーダに異常がある場合や、メモリセルを書込状態又は消去状態にするための電圧を発生させるチャージポンプ回路に異常がある場合も、過消去不良のメモリセルが生じた場合と同様の現象が生じる場合がある。そのため、半導体メモリの不良（故障）解析においては、デコーダの異常やチャージポンプ回路の異常から、過消去不良のメモリセルを区別することが重要となる。
【０００５】
特許文献１では、過消去されたメモリセルの漏れを最小限にするための不揮発性メモリアレイを読むための方法が記載されているが、デコーダの異常やチャージポンプ回路の異常と、過消去不良のメモリセルを区別する半導体メモリの構造や方法等は記載されていない。
【０００６】
【特許文献１】
特開平９−１０２１９９号公報（第４−７頁、第１−４図）
【０００７】
【発明が解決しようとする課題】
過消去不良のメモリセルを他の不良から区別することは、不良（故障）解析的に重要である。それは、過消去不良のメモリセルが発生した場合の対応策と、デコーダの異常やチャージポンプ回路の異常に対する対応策とは異なるため、不良を特定することなく対応策を講じても、改善の効果が得られない為である。さらに、改善のための不良解析に無駄な時間とコストがかかる問題もあった。
【０００８】
そこで、本発明は、過消去不良のメモリセルを他の不良から区別するための構造を組み込んだ半導体メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る解決手段は、複数のワード線と、複数のビット線と、ワード線の１つとビット線の１つとに各々接続された複数のメモリセルと、ビット線を駆動するＹデコーダと、少なくとも１つのビット線とＹデコーダとの間に設けられ、ビット線とＹデコーダとを電気的に切断する切断素子とを備える。
【００１０】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体メモリの回路図を示す。図１に示した半導体メモリでは、Ｙデコーダ１とＸデコーダ２とを有している。このＹデコーダ１は、２本のビット線３，４と接続され、Ｘデコーダ２は、４本のワード線５〜８と接続されている。ビット線３は、フラッシュメモリセル９〜１２のドレイン端子が共通に接続され、ビット線４は、フラッシュメモリセル１３〜１６のドレイン端子が共通に接続されている。また、ビット線３，４は、読み出し時のビット線に印加される電圧（電流）変化を判定するセンスアンプに接続されている。なお、図１ではセンスアンプがＹデコーダ１内に含まれている。
【００１２】
ワード線５にはフラッシュメモリセル９，１３のゲート端子が、ワード線６にはフラッシュメモリセル１０，１４のゲート端子が、ワード線７にはフラッシュメモリセル１１，１５のゲート端子が、ワード線８にはフラッシュメモリセル１２，１６のゲート端子がそれぞれ接続されている。なお、図１では、２本のビット線３，４と４本のワード線５〜８と８個のフラッシュメモリセル９〜１６が記載されているが、実際の半導体メモリでは、メモリ容量に応じたビット線、ワード線及びフラッシュメモリセルが設けられている。
【００１３】
本実施の形態では、さらに、Ｙデコーダ１とビット線３，４との間に切断素子であるビット線切断トランジスタ１７，１８が設けられている。このビット線切断トランジスタ１７，１８のゲート端子は共通に接続されている。なお、このビット線切断トランジスタ１７，１８は、レイアウト面積が小さいこと及び低コストの関係からＮチャネルトランジスタで形成されている。しかし、ビット線切断トランジスタ１７，１８は、Ｎチャネルトランジスタに限られず、同様の機能を持つ他の切断素子であっても良い。レイアウト的にＰウェルの方が小面積化に都合が良い場合にはＰチャンネルトランジスタでも良い。また図２にビット線切断トランジスタ１７，１８のその他の一構成例を記す。
【００１４】
ここで、図１では、２本のビット線３，４にそれぞれビット線切断トランジスタ１７，１８が接続されている。つまり、全てのビット線に対してビット線切断トランジスタが接続されている構成である。しかし、ビット線切断トランジスタを設けることは、半導体メモリのレイアウト面積を消費することになるので小型化、高集積化が要求される場合には過消去不良のメモリセルが生じやすいビット線が分かっている場合にはそのビット線のみに、ビット線切断トランジスタを設ける様に半導体メモリを形成することもできる。
【００１５】
不良解析を行う際は、ビット線３、４上のフラッシュメモリセル９〜１６がフラッシュメモリセルの書込／消去状態に関わらず書込状態と読める様になるかどうかで過消去不良のメモリセルが存在するのか他の不良かを判別する。すなわちビット線３、４に印加する読出し用のビット線印加電圧に変化がなくなるかどうかで判別する。期待値として全て消去状態となるビット線が存在するような場合には全てのフラッシュメモリセル９〜１６を書込状態にしてから行う方が不良解析が分かり易い。フラッシュメモリの読出し時、１アドレスに１ビットの場合アドレスバス（図示せず）から入力されるアドレス値に応じて、Ｙデコーダ１は対応するビット線を３または４より一つ選択し読出し用のビット線電圧を与え、Ｘデコーダ２は対応するワード線を５〜８より一つ選択し読出し用のワード線電圧を与える。ビット線３，４及びワード線５〜８でフラッシュメモリセルを９〜１６より一つ選択することで、アドレス値に対応するフラッシュメモリセル９〜１６を読出しすることができる。実際は１アドレスは複数ビットで構成されており例えば８ビットの場合にはＹデコーダ１は８本のビット線を同時に選択し、読出し用のビット線電圧を与え、８個のフラッシュメモリセルが同時に読出される。
【００１６】
しかし、フラッシュメモリセル９〜１６のうち、あるセルに過消去不良が存在すると、ソース端子−ドレイン端子間に電流リークが生じる。そのため、過消去不良のフラッシュメモリセルと同一のビット線につながっているフラッシュメモリセルも、過消去不良のフラッシュメモリセルを介して電流がリークし、消去状態として読出しされる。例えば過消去不良のメモリセルがビット線３へつながるフラッシュメモリセル９に生じた場合、フラッシュメモリセル１０〜１２が書込状態であってもフラッシュメモリセル９のソース−ドレイン間に電流がリークする為、読出し用にビット線に与えた電圧が抜けセンスアンプはフラッシュメモリセル１０〜１２を消去状態と判定する。よってビット線３につながるフラッシュメモリセル９〜１２が全て消去状態と判定される。同様にビット線４につながるフラッシュメモリセル１３〜１６のうち一つでも過消去不良のメモリセルが生じた場合はフラッシュメモリセル１３〜１６が全て消去状態と判定される。すなわち同一ビット線につながるフラッシュメモリセルが期待値に反して全て消去状態と判定される。
【００１７】
なお、同様の不良現象としてビット線３または４が、ＧＮＤ線に短絡故障している場合も、読出し用にビット線に印加されている電圧がリークする為センスアンプはＧＮＤ線に短絡故障したビット線につながるフラッシュメモリセルをすべて消去状態と判定する。例えばビット線３にＧＮＤ線への短絡故障があればフラッシュメモリセル９〜１２が消去状態と判定される。またビット線４にＧＮＤ線への短絡故障があればフラッシュメモリセル１３〜１６が消去状態と判定される。すなわち同一ビット線につながるフラッシュメモリセルが期待値に反して全て消去状態と判定される。
【００１８】
また、Ｙデコーダ１が不良の場合も、過消去不良のフラッシュメモリセルが生じる場合と同様の不良が生じる。ここでＹデコーダ１の不良として、例えば、Ｙデコーダ１がビット線３または４を正しく選択することができない不良やＹデコーダ１内の回路において、ビット線３または４を選択する回路がＧＮＤ線と短絡する不良などがある。
【００１９】
過消去不良のメモリセルとＹデコーダ１の不良を区別することは、不良解析において重要である。本実施の形態に係る半導体メモリでは、Ｙデコーダ１に不良があるか否かを容易に判断することができる。まず、ビット線３につながるフラッシュメモリセル９〜１２が期待値に反して全て消去状態と読出される場合またはビット線４につながるフラッシュメモリセル１３〜１６が期待値に反して全て消去状態と読出しされる場合に、ビット線切断信号１９をＬにしてビット線切断トランジスタ１７，１８に与え、Ｙデコーダ１とビット線３，４を一体として電気的に切断する。次に、切断前に期待値に反して全て消去状態と読出されたビット線３またはビット線４上のアドレスについて再び読出しを行う。例えばビット線３につながるフラッシュメモリセル９〜１２が期待値に反して全て消去状態と判定された場合には、切断後ビット線３につながるフラッシュメモリセル９〜１２のうちいずれか一つあるいは全てを再び読出して見る。同様にビット線４につながるフラッシュメモリセル１３〜１６が期待値に反して全て消去状態と判定された場合には、切断後ビット線４につながるフラッシュメモリセル１３〜１６のうちいずれか一つあるいは全てを再び読出して見る。
【００２０】
Ｙデコーダ１とビット線３，４とが電気的に切断されているため、Ｙデコーダ１が正常で過消去不良のメモリセルによりビット線３または４につながるフラッシュメモリセル９〜１２または１３〜１６が期待値に反して全て消去状態と読出しされる場合にはＹデコーダ１がビット線３または４を選択しても読出し用のビット線印加電圧に当然変化はない。そのため、ビット線３または４について再び読出しを行った場合、ビット線３または４のフラッシュメモリセル９〜１２または１３〜１６がメモリセルの書込／消去状態に関わらず、すべて書込状態として読出される。この場合Ｙデコーダ１が正常であると判断できる。つまり、過消去不良のフラッシュメモリセルのソース端子−ドレイン端子間で電流リークが存在していることがわかる。一方、再び読出しを行って、読出し用のビット線印加電圧に変化があると判断される場合、すなわち切断後も消去状態として読出される場合、Ｙデコーダ１に異常があると判断される。つまり、Ｙデコーダ１には、ビット線３，４を正しく選択することができない不良やＹデコーダ１内の回路において、ビット線３，４を選択する回路がＧＮＤ線と短絡する不良などが生じていると判断できる。
【００２１】
以上のように、本実施の形態に係る半導体メモリは、ワード線５〜８とビット線３，４とに各々接続する複数のフラッシュメモリセル９〜１６と、ビット線３，４を駆動するＹデコーダ１と、ビット線３，４とＹデコーダ１との間に設けられ、ビット線３，４とＹデコーダ１とを電気的に切断するビット線切断トランジスタ１７，１８とを備えるので、Ｙデコーダ１に不良があるのか、フラッシュメモリセル９〜１６に過消去不良があるのかを容易に区別することができる。
【００２２】
本実施の形態に係る半導体メモリは、ビット線切断トランジスタ１７，１８が、過消去不良のメモリセルが生じやすいビット線のみに設けたられた場合には半導体メモリのレイアウト面積を有効に利用しながら、過消去不良のメモリセルの判定が容易な半導体メモリを形成することもできる。
【００２３】
本実施の形態に係る半導体メモリは、ビット線切断トランジスタ１７，１８が、複数のビット線３，４を、一体としてＹデコーダ１と電気的に切断できるので、ビット線切断トランジスタ１７，１８を制御するための回路を別に設ける必要がなく、簡単な構成で不良解析を行うことができる。
【００２４】
なお、本実施の形態に係る半導体メモリは、ビット線切断トランジスタ１７，１８を不良解析に使用するのではなく、Ｙデコーダ１の良品選別テストに用いることもできる。また、本実施の形態では、半導体メモリをフラッシュメモリとして説明したが、ビット線３，４の電流（電圧）の変化をセンスアンプによって検出することによって読出す半導体メモリであれば良く、例えばマスクＲＯＭ等も含まれる。
【００２５】
さらに、本実施の形態では、Ｙデコーダ１外にビット線切断トランジスタ１７，１８を設けたが、Ｙデコーダ１とビット線３，４とを電気的に切断できる機能を有していれば、Ｙデコーダ１内にビット線３，４を選択／非選択する機能とは別にビット線切断トランジスタ１７，１８を設けても良い。これにより、半導体メモリのレイアウト面積を効率的に使用できる。
【００２６】
（実施の形態２）
図３に、本実施の形態に係る半導体メモリの回路図を示す。図３に示した半導体メモリでは、実施の形態１と同様にＹデコーダ１とＸデコーダ２とを有している。このＹデコーダ１は、２本のビット線３，４と接続され、Ｘデコーダ２は、４本のワード線５〜８と接続されている。ビット線３、４及びワード線５〜８には、８個のフラッシュメモリセル９〜１６が接続されている。また、ビット線３，４は、読出し時のビット線に印加される電圧（電流）変化を判定するセンスアンプに接続されている。なお、図１ではセンスアンプがＹデコーダ１内に含まれている。さらに、Ｙデコーダ１とビット線３，４との間に切断素子であるビット線切断トランジスタ１７，１８が設けられている。なお、図３でも、２本のビット線３，４と４本のワード線５〜８と８個のフラッシュメモリセル９〜１６が記載されているが、実際の半導体メモリでは、メモリ容量に応じたビット線、ワード線及びフラッシュメモリセルが設けられている。
【００２７】
本実施の形態では、ビット線切断トランジスタ１７，１８のゲート端子が共通に接続されるのではなく、個別に切断制御回路２０に接続されている。この点が実施の形態１と異なる。切断制御回路２０からビット線切断トランジスタ１７に送られるビット切断信号２１により、ビット線切断トランジスタ１７のＯＮ／ＯＦＦが制御される。また、切断制御回路２０からビット線切断トランジスタ１８に送られるビット切断信号２２により、ビット線切断トランジスタ１８のＯＮ／ＯＦＦが制御される。切断制御回路２０へのビット線切断トランジスタ１７、１８の制御開始指示は、動作指示信号２３がＬまたはＨの論理値をとることにより行われる。ここで、ビット線切断トランジスタ１７，１８には、レイアウト面積が小さいこと及び低コストの関係からＮチャネルトランジスタで形成されているが、同様の機能を持つ他の切断素子であっても良い。レイアウト的にＰウェルの方が小面積化に都合が良い場合にはＰチャンネルトランジスタでも良い。また図２にビット線切断トランジスタ１７，１８のその他の一構成例を記す。
【００２８】
なお、図３ではビット線切断トランジスタ１７，１８のゲート端子が、各々切断制御回路２０に接続されている構成を示したが、ビット線切断トランジスタ１７，１８のゲート端子は、ビット線切断トランジスタ１７，１８が制御される毎に断制御回路２０に接続しても良い。つまり、ビット線切断トランジスタを任意の単位でまとめて一本のビット線切断信号に接続し、切断制御回路２０に接続する。この様に構成することで小型化、高集積化が要求される場合には切断制御回路２０が制御するビット線切断信号の数を減らす事ができ切断制御回路２０の構成を簡単にすることができる。
【００２９】
また、図３では、２本のビット線３，４にそれぞれビット線切断トランジスタ１７，１８が接続されている。つまり、全てのビット線に対してビット線切断トランジスタが接続されている構成である。しかし、ビット線切断トランジスタを設けることは、半導体メモリのレイアウト面積を消費することになるので小型化、高集積化が要求される場合には過消去不良のメモリセルが生じやすいビット線が分かっている場合にはそのビット線のみに、ビット線切断トランジスタを設ける様に半導体メモリを形成することもできる。
【００３０】
実施の形態１では、Ｙデコーダ１に不良があるのか、フラッシュメモリセル９〜１６に過消去不良があるのかを容易に区別することができる。しかし、実施の形態１では、全てのビット線３，４を一体としてＹデコーダ１から切断することしかできないため、ビット線３とビット線４にそれぞれ過消去不良のメモリセルが存在する場合、すなわち複数本のビット線において過消去不良のメモリセルが存在する場合や、ビット線３とビット線４との間に短絡不良が存在する場合などに対して詳細に不良解析を行うことができない。そこで、本実施の形態では、ビット線３，４を個別にＹデコーダ１から切断できるようにすることで、複数本のビット線３，４において過消去不良のメモリセルが存在する場合などに対して詳細な不良解析を行うことができるようにしている。
【００３１】
本実施の形態では、動作指示信号２３がＬまたはＨの論理値をとることにより切断制御回路２０を駆動して、ビット線切断トランジスタ１７，１８を個別に制御している。切断制御回路２０では、ビット線切断トランジスタ１７，１８をＯＮ／ＯＦＦするためのビット線切断信号２１，２２をビット線切断トランジスタ１７，１８のゲート端子に供給している。
【００３２】
図４に、不良モードを含む半導体メモリの回路図を示す。以下、図４を用いて具体的な不良解析について説明する。図４では、Ｙデコーダ１、４本のビット線５１〜５４、ビット線切断トランジスタ６１〜６４及び切断制御回路２０が記載されている。ビット線５１には、過消去不良のフラッシュメモリセルが原因の接地不良点８０がある。これは過消去不良のフラッシュメモリセルのソースとドレインとの間に電流リークが存在する為である。なお、過消去不良のフラッシュメモリセルではなく、ビット線５１が直接ＧＮＤ線に短絡している場合でも接地不良点８０となる。ビット線５１とビット線５２とは、Ｙデコーダ１内で短絡不良を起こしている。この短絡箇所を相互短絡不良点８１とする。また、ビット線５４には、Ｙデコーダ１内にＧＮＤ線に短絡している接地不良点８２がある。
【００３３】
図４のような不良を含む半導体メモリを駆動すると、ビット線５１、ビット線５２及びビット線５４については、ビット線５１，５２，５４につながる全てのフラッシュメモリセルが期待値に反して消去状態と判定される。そこで、この図４の半導体メモリに、実施の形態１で示した全てのビット線５１〜５４を一体でＹデコーダ１から切断する方法で不良解析を行う。しかし、この方法だと接地不良点８０と接地不良点８２しか存在しない場合には、接地不良店８０と接地不良点８２の存在を区別することができるが、相互短絡不良点８１についてはビット線５１〜５４を一体でＹデコーダ１から切断する為、切断状態でビット線５１またはビット線５２につながるフラッシュメモリセルを読出した場合に、ビット線５１とビット線５２の両方で読出し用にビット線に印加する電圧に変化がなくなり、ビット線５１及びビット線５２が共に接地不良点８０を含むと判断されてしまう。
【００３４】
そこで、本実施の形態のように、ビット線切断トランジスタ６１とビット線切断トランジスタ６２とを別々に制御して不良解析を行う。本実施の形態において用いる不良解析方法として、方法Ａと方法Ｂとがある。方法Ａは、ビット線毎に、ビット線とＹデコーダとを電気的に切断する切断素子を制御し、第１のビット線を電気的に切断し、さらに第１のビット線上のアドレスを読出しする方法である。方法Ｂは、ビット線毎に、ビット線とＹデコーダとを電気的に切断する切断素子を制御し、第１のビット線を電気的に切断し、さらに第２のビット線上のアドレスを読出しする方法である。
【００３５】
まず、接地不良点８０に対しては、ビット線５１に対して方法Ａを用いることで不良解析を行うことができる。切断信号回路２０からビット線切断信号７１を送りビット線切断トランジスタ６１を制御して、ビット線５１をＹデコーダ１から電気的に切断する。この状態でビット線５１に対して読出しを行うと読出し用のビット線印加電圧に変化がない為Ｙデコーダ１が正しい動作状態と判断できる。一方、ビット線５２に対して方法Ａを用いることで不良解析を行うと、ビット線５２をＹデコーダ１から電気的に切断して、ビット線５２に対して読出しを行うと相互短絡不良点８１を介して接地不良点８０から読出し用のビット線印加電圧がリークするので、Ｙデコーダ１が異常であると判断できる。これにより、ビット線５１及びビット線５２が共に過消去不良のフラッシュメモリセルを含むと誤って判断されることはない。
【００３６】
次に、相互短絡不良点８１と接地不良点８２に対しては、ビット線５２とビット線５４に対して方法Ａを用いることでＹデコーダ１内に異常があると判断することができる。具体的には、切断信号回路２０からビット線切断信号７２を送りビット線切断トランジスタ６２を制御して、ビット線５２をＹデコーダ１から電気的に切断する。この状態でビット線５２に対して読出しを行うと、Ｙデコーダ１内に相互短絡不良点８１があるため、ビット線５１を介して接地不良点８０から読出し用のビット線印加電圧がリークし、Ｙデコーダ１からビット線５２に電流が流れていると判断され、Ｙデコーダ１は異常状態と判断される。また、切断信号回路２０からビット線切断信号７４を送りビット線切断トランジスタ６４を制御して、ビット線５４をＹデコーダ１から電気的に切断する。この状態でビット線５４に対して読出しを行うと、接地不良点８２のため読出し用のビット線印加電圧がリークしていると判断でき、Ｙデコーダ１が異常状態と判断される。
【００３７】
以上のように、方法Ａを不良解析に用いることでＹデコーダ１内に相互短絡不良点８１又は接地不良点８２が存在することは判断できる。しかし、方法Ａのみでは、不良が相互短絡不良点８１であるのかと接地不良点８２であるのかは判断できない。そこで、これら不良モードに対して方法Ｂの不良解析を行う。
【００３８】
まず、相互短絡不良点８１に対して不良解析を行う。切断信号回路２０からビット線切断信号７１を送りビット線切断トランジスタ６１を制御して、ビット線５１をＹデコーダ１から電気的に切断する。この状態でビット線５２に対して読出しを行うと、接地不良点８０がビット線切断トランジスタ６１により切断されているため読出し用のビット線印加電圧が変化しないと判断でき、Ｙデコーダ１が正しい動作状態と判断される（方法Ｂ）。なお、同様に他のビット配線５３，５４についても方法Ｂを行う。この不良解析方法により、ビット線５２には過消去不良のフラッシュメモリセルがなく相互短絡不良点８１を有していると判断できる。つまり、相互短絡不良点８１に対して不良解析を行と、方法ＡではＹデコーダ１の異常と判断されるが、方法ＢではＹデコーダ１は正常と判断される。
【００３９】
一方、接地不良点８２に対して不良解析を行う。切断信号回路２０からビット線切断信号７１を送りビット線切断トランジスタ６１を制御して、ビット線５１をＹデコーダ１から電気的に切断する。この状態でビット線５４に対して読出しを行うと、接地不良点８２のため読出し用のビット線印加電圧がリークしていると判断でき、Ｙデコーダ１が異常状態と判断される（方法Ｂ）。なお、同様に他のビット配線５２，５３についても方法Ｂを行う。つまり、接地不良点８２に対して不良解析を行と、方法ＡではＹデコーダ１の異常と判断され、方法ＢでもＹデコーダ１の異常と判断される。そのため、ビット線５４には接地不良点はなく、Ｙデコーダ１内に接地不良点が存在することがわかる。
【００４０】
以上の不良解析の方法Ａと方法Ｂとを組み合わせることにより、過消去不良のフラッシュメモリセルである接地不良点８０とＹデコーダ１内の相互短絡不良点８１とＹデコーダ１内の接地不良点８２とをそれぞれ判別することができる。
【００４１】
以上のように、本実施の形態に係る半導体メモリでは、ビット線切断トランジスタ１７，１８，６１〜６４が、複数のビット線３，４，５１〜５４を個別にＹデコーダ１と電気的に切断できるので、過消去不良のメモリセル以外の不良モードを含む場合であっても不良解析を容易に行うことができる。
【００４２】
さらに、本実施の形態に係る半導体メモリの不良判別方法は、第１のビット線５１〜５４を電気的に切断するステップと、第１のビット線５１〜５４上のアドレスを読み出すステップとを備える方法、第１のビット線５１〜５４上のアドレスを読み出すステップの代わりに、第２のビット線５１〜５４上のアドレスを読み出すステップを備える方法及びそれらを組み合わせた方法なので、過消去不良のメモリセルやデコーダ不良などの様々な不良モードについて判別することができる。
【００４３】
なお、本実施の形態に係る半導体メモリは、ビット線切断トランジスタ１７，１８，６１〜６４を不良解析に使用するのではなく、Ｙデコーダ１の良品選別テストに用いることもできる。また、本実施の形態では、半導体メモリをフラッシュメモリとして説明したが、ビット線３，４，５１〜５４の電流（電圧）の変化をセンスアンプによって検出することによって読出す半導体メモリであれば良く、例えばマスクＲＯＭ等も含まれる。
【００４４】
さらに、本実施の形態に係る半導体メモリは、Ｙデコーダ１外にビット線切断トランジスタ１７，１８，６１〜６４を設けたが、Ｙデコーダ１とビット線３，４，５１〜５４とを電気的に切断できる機能を有していれば、Ｙデコーダ１内にビット線３，４，５１〜５４を選択／非選択する機能とは別にビット線切断トランジスタ１７，１８，６１〜６４を設けても良い。これにより、半導体メモリのレイアウト面積を効率的に使用できる。
【００４５】
（実施の形態３）
図５に、本実施の形態に係る半導体メモリの回路図を示す。図５に示した半導体メモリでは、実施の形態１と同様にＹデコーダ１とＸデコーダ２とを有している。このＹデコーダ１は、２本のビット線３，４と接続され、Ｘデコーダ２は、４本のワード線５〜８と接続されている。ビット線３、４及びワード線５〜８には、８個のフラッシュメモリセル９〜１６が接続されている。また、ビット線３，４は、読出し時のビット線に印加される電圧（電流）変化を判定するセンスアンプに接続されている。なお、図５ではセンスアンプがＹデコーダ１内に含まれている。また、図５でも、２本のビット線３，４と４本のワード線５〜８と８個のフラッシュメモリセル９〜１６が記載されているが、実際の半導体メモリでは、メモリ容量に応じたビット線、ワード線及びフラッシュメモリセルが設けられている。
【００４６】
本実施の形態では、Ｙデコーダ１に接続されたチャージポンプ回路１００とは別に、外部からＹデコーダ１に電圧を供給できるポート回路１０１を設けている。チャージポンプ回路１００は、切替信号１０２により制御されるスイッチ回路１０３を備え、ポート回路１０１も、切替信号１０２により制御されるスイッチ回路１０４を備えている。なお、スイッチ回路１０３とスイッチ回路１０４とを１つのスイッチ回路で構成しても良い。
【００４７】
図５に示す半導体メモリが正常に動作する場合、チャージポンプ有効信号１０５がチャージポンプ回路１００に供給され、チャージポンプ回路１００から書込電圧がスイッチ回路１０３を介してＹデコーダ１に印加される。これにより、Ｙデコーダ１は、チャージポンプ回路１００からの書込電圧をビット線３またはビット線４に印加しフラッシュメモリセル９〜１６に対して書込動作を行うことができる。しかし、チャージポンプ回路１００が出力電圧異常や電流供給能力不足の場合、チャージポンプ回路１００からの書込電圧が十分Ｙデコーダ１に印加されず、Ｙデコーダ１は、フラッシュメモリセル９〜１６に対して書込動作を行うことができない。そのため、ビット線３，４上のアドレスに対して読出しを行っても、フラッシュメモリセル９〜１６に十分に書込が実施されておらず消去状態と判断される場合がある。この状態は、過消去不良のフラッシュメモリセルがビット線３，４に存在する場合と同じ状態である。そのため、不良解析においてチャージポンプ回路１００の不良と、過消去不良のフラッシュメモリセルとを判別することができない。
【００４８】
そこで、本実施の形態では、チャージポンプ回路１００の不良と、過消去不良のフラッシュメモリセルとを判別できるように、チャージポンプ回路１００に代えてポート回路１０１からもＹデコーダ１に書込電圧を印加できるように半導体メモリを構成している。以下に、具体的に本実施の形態の不良解析方法について説明する。まず、半導体メモリの通常時、制御信号１０２によりスイッチ回路１０３及びスイッチ回路１０４を制御し、チャージポンプ回路１００とＹデコーダ１とを電気的に接続し、ポート回路１０１とＹデコーダ１とを電気的に切断している。次に、チャージポンプ回路１００の不良解析時、制御信号１０２によりスイッチ回路１０３及びスイッチ回路１０４を制御し、チャージポンプ回路１００とＹデコーダ１とを電気的に切断し、ポート回路１０１とＹデコーダ１とを電気的に接続させる。ポート回路１０１には半導体装置の外部より外部電源（図示せず）を接続し、この外部電源から供給された電圧がＹデコーダ１に印加される。但し、ポート回路１０１は、チャージポンプ有効信号１０５が供給されたときにのみ、外部電源電圧をＹデコーダ１に印加する。
【００４９】
これにより、ポート回路１０１からの外部電源による外部電圧でビット線３，４上のフラッシュメモリセル９〜１６に書込が実施できた場合、チャージポンプ回路１００が出力電圧異常や電流供給能力不足であると判別することができる。つまり、通常の駆動で書込を実施できないビット線３，４に対して、外部電源からの電圧の印加によりビット線３，４に書込ができるか否かを調査することで、チャージポンプ回路１００の不良を判別することができる。逆に、半導体メモリの通常時ビット線３，４が消去状態と判断され、チャージポンプ回路１００の不良解析時ビット線３，４が消去状態と判断される場合、過消去不良のフラッシュメモリセルが存在することが判別できる。
【００５０】
なお、図５に示した半導体メモリを不良解析に使用するのではなく、半導体メモリの初期評価として、書込に必要なチャージポンプ回路１００の出力電圧や電流供給能力をポート回路１０１に印加する電圧／電流より評価ができる。また、本実施の形態では、フラッシュメモリセル９〜１６に書込む際について説明したが、消去や読出し時等その他の動作時にチャージポンプ回路１００の出力電圧をＹデコーダ１に供給するような半導体メモリの場合は、その他の動作時のチャージポンプ回路１００の出力電圧異常や電流供給能力不足も判別することができる。
【００５１】
さらに、本実施の形態に係る半導体メモリと実施の形態１又は実施の形態２の半導体メモリとを組み合わせることで、様々な不良モードを判別できる半導体メモリを構成できる。つまり、半導体メモリは、ポート回路１０１以外にビット線切断トランジスタ１７，１８及び切断制御回路２０を備えている。
【００５２】
本実施の形態に係る半導体メモリの不良判別方法は、ポート回路１０１が、外部電源と接続して、ビット線３，４に書込電圧又は消去電圧を供給するので、チャージポンプ回路１００の出力電圧異常や電流供給能力不足の不良を判別することが容易にできる。
【００５３】
また、本実施の形態に係る半導体メモリは、ビット線切断トランジスタ１７，１８及び切断制御回路２０を備えた半導体メモリと、ポート回路１０１を備えた半導体メモリとを組み合わせるので、様々な不良モードを容易に判定することができる。
【００５４】
次に、本実施の形態の変形例に係る半導体メモリについて説明する。本変形例の半導体メモリは、切替信号１０２によりチャージポンプ回路１００とＹデコーダ１とを電気的に接続させ、ポート回路１０１とＹデコーダ１とを電気的に接続させる。このように接続された半導体メモリに対して、外部電源に代えて測定器（図示せず）をポート回路１０１に接続することで、書込時のチャージポンプ回路１００の出力電圧を測定することができる。
【００５５】
本実施の形態の変形例に係る半導体メモリの不良判別方法は、ポート回路１０１が測定器と接続して、Ｙデコーダ１に接続されるチャージポンプ回路１００の出力電圧を測定するので、ポート回路１０１に測定器を接続するだけで容易にチャージポンプ回路１００の能力を測定することができる。
【００５６】
なお、本実施の形態に係る半導体メモリは、ビット線切断トランジスタ１７，１８，６１〜６４を不良解析に使用するのではなく、Ｙデコーダ１の良品選別テストに用いることもできる。また、本実施の形態では、半導体メモリをフラッシュメモリとして説明したが、ビット線３，４，５１〜５４の電流（電圧）の変化をセンスアンプによって検出することによって読出す半導体メモリであれば良く、例えばマスクＲＯＭ等も含まれる。
【００５７】
【発明の効果】
本発明に記載の半導体メモリは、複数のワード線と、複数のビット線と、ワード線の１つとビット線の１つとに各々接続された複数のメモリセルと、ビット線を駆動するＹデコーダと、少なくとも１つのビット線とＹデコーダとの間に設けられ、ビット線とＹデコーダとを電気的に切断する切断素子とを備えるので、Ｙデコーダに不良があるのか、メモリセルに過消去不良があるのかを容易に区別することができる効果がある。
【００５８】
別の本発明に記載の半導体メモリは、ワード線とビット線とを各々有する複数のメモリセルと、ビット線を駆動するＹデコーダと、Ｙデコーダにスイッチ回路を介して接続されたチャージポンプ回路及びポート回路とを備えるので、チャージポンプ回路の出力電圧異常や電流供給能力不足の不良を判別することや、チャージポンプ回路の性能評価を容易に行うことできる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体メモリの回路図である。
【図２】本発明の実施の形態１に係るビット線切断トランジスタの回路図である。
【図３】本発明の実施の形態２に係る半導体メモリの回路図である。
【図４】本発明の実施の形態２に係る不良モードを含む半導体メモリの回路図である。
【図５】本発明の実施の形態３に係る半導体メモリの回路図である。
【符号の説明】
１  Ｙデコーダ、２  Ｘデコーダ、３，４，５１，５２，５３，５４  ビット線、５，６，７，８  ワード線、９，１０，１１，１２，１３，１４，１５，１６  フラッシュメモリセル、１７，１８，６１，６２，６３，６４  ビット線切断トランジスタ、１９，２１，２２，７１，７２，７３，７４  ビット線切断信号、２０  切断制御回路、２３  動作指示信号、８０，８２  接地不良点、８１相互短絡不良点、１００  チャージポンプ回路、１０１  ポート回路、１０２切替信号、１０３，１０４  スイッチ回路、１０５  チャージポンプ有効信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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