(57)【要約】【課題】本発明は半導体装置用基板の製造方法に関し、生産性の向上を図ることを課題とする。【解決手段】原シリコン基板２１Ａの表面側は表面側凹部５２が表面側導体部２４ａで埋められている。原シリコン基板２１Ａの裏面側のバックグラインドは、表面側導体部２４ａが現われる直前の位置までとして、キャパシタ素子２０Ａを製造する。キャパシタ素子２０Ａを、その裏面を上側にして基板上に搭載し、キャパシタ素子の上面に層を形成し、この層を貫通して且つシリコン基板の裏面を彫って裏面側凹部１５３を表面側凹部５２と貫通するように形成する。次いで、裏面側凹部１５３を導体部で埋めて裏面側導体部２４ｂを形成して、裏面側導体部２４ｂがシリコン基板の厚み内の位置で表面側導体部２４ａと電気的及び機械的に接続された構造のビア端子２４を形成する。【選択図】        図９
2004273563.tif 000002
【特許請求の範囲】
【請求項１】
導体部がコア基板を貫通してなるビア端子を有する基板の製造方法において、
最終的なコア基板よりも厚い原基板の表面側に凹部を形成し、
該表面側凹部を導体で埋めて表面側導体部を形成し、
該原基板の裏面を、上記表面側導体部が露出する直前の位置まで研摩して、該原基板を薄くして上記コア基板とすると共に、該表面側導体部の先端が該コア基板の一部によって覆われている状態とし、
該コア基板の裏面に凹部を形成して、上記表面側導体部の端を露出させ、
上記裏面側凹部を導体で埋めて裏面側導体部を形成し、
上記表面側導体部と裏面側導体部とが電気的及び機械的に接続されて上記のビア端子が形成されるようにしたことを特徴とする基板の製造方法。
【請求項２】
請求項１に記載の基板の製造方法において、
最終的なコア基板よりも厚い原基板の表面側に凹部を形成した後であって、該表面側凹部を導体で埋めて表面側導体部を形成する前の段階で、該表面側凹部の内面を含む原基板の表面に絶縁膜を形成するようにしたことを特徴とする基板の製造方法。
【請求項３】
請求項１に記載の基板の製造方法において、
前記原基板が、シリコン基板、ガラス基板、或いはセラミック基板であることを特徴とする基板の製造方法。
【請求項４】
コア基板を貫通してなるビア端子を有する基板において、
該ビア端子が、上記コア基板の表面側の凹部を埋めている導体が形成する表面側導体部と、上記コア基板の裏面側の凹部を埋めている導体が形成する裏面側導体部とが、上記コア基板の厚み内の位置において電気的及び機械的に接続されている構成であることを特徴とする基板。
【請求項５】
下面に外部接続端子が並んでいる半導体装置用基板本体に、コア基板の上面に電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子が埋め込んである構成であり、半導体素子が搭載される半導体装置用基板を製造する方法であって、
上記コア基板の表面側は表面側凹部が表面側導体部で埋められており、且つ上記コア基板の裏面側は該表面側導体部が現われない位置まで研摩した状態のキャパシタ素子を製造し、
該キャパシタ素子を、その裏面を上側にして基板上に搭載し、
該キャパシタ素子の上面に絶縁層を形成し、
該絶縁層を貫通して且つ上記コア基板の裏面を彫って上記表面側凹部と貫通する凹部を形成し、
該コア基板の裏面側の凹部を導体部で埋めて裏面側導体部を形成して、該裏面側導体部が上記コア基板の厚み内の位置で上記表面側導体部と電気的及び機械的に接続された構造のビア端子を形成し、
更に、上面に絶縁層を形成し、この絶縁層にこれを貫通する孔をあけ、この孔を導体部で埋めて、上記ビア端子と電気的及び機械的に接続された構造の導電経路を形成するようにしたことを特徴とする半導体装置用基板の製造方法。
【請求項６】
請求項５記載の半導体装置用基板の製造方法において、
キャパシタ素子の製造を、上記コア基板の表面側は、表面側凹部の内面に絶縁膜を形成し、その後に表面側導体部で埋めることにより行うことを特徴とする半導体装置用基板の製造方法。
【請求項７】
請求項５記載の半導体装置用基板の製造方法において、
前記コア基板が、シリコン基板、ガラス基板、或いはセラミック基板であることを特徴とする基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は基板の製造方法及び基板に関する。
【０００２】
【従来の技術】
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴って、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板内にキャパシタ素子を埋め込んで設けた構造が提案されている。
【０００３】
キャパシタ素子は、シリコン基板の上面にキャパシタ部を有し、且つ、シリコン基板を貫通するビア端子を有する構成である。
【０００４】
キャパシタ素子１は、図１３（Ａ）乃至（Ｄ）に示すようにして製造される。先ず、図１３（Ａ）に示すように、厚さがｔ１（約７５０μｍ）と厚いシリコン基板２の表面２ａにビア端子のための凹部３を形成し、次いで、同図（Ｂ）に示すように、絶縁膜９を形成し、これにＣｕメッキをして、凹部３内をＣｕで埋めて、導体部４を形成し、次いで、エッチング、陽極酸化等を行って、同図（Ｃ）に示すように、厚いシリコン基板２の上面２ａにキャパシタ部５を形成し、最後に、砥石を使用して、シリコン基板２の裏面２ｂを、線１５で示す位置まで研摩してバックグラインディングを行い、導体部４を露出させることによって製造される。図１３（Ｄ）は製造されたキャパシタ素子１を示す。
【０００５】
図１３（Ｄ）中、１０はシリコン基板であり、ビア端子１１を有する。
【０００６】
【特許文献１】
特開２００２−８９４２号公報
【０００７】
【特許文献２】
特開２００１−５３２１８号公報
【０００８】
【発明が解決しようとする課題】
ここで、砥石を使用したバックグラインディングは、導体部４が露出するまで行っているため、導体部４の材料であるＣｕの粉末が発生し、このＣｕの粉末が砥石の目詰まりを起こさせ、砥石の保守が面倒であった。
【０００９】
また、拡散速度が速いという性質を有するＣｕの粉末が撒き散らされ、キャパシタ素子を製造する作業環境が汚染される虞れもあった。
【００１０】
そこで、本発明は上記課題を解決した基板の製造方法及び基板を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１の発明は、導体部がコア基板を貫通してなるビア端子を有する基板の製造方法において、
最終的なコア基板よりも厚い原基板の表面側に凹部を形成し、
該表面側凹部を導体で埋めて表面側導体部を形成し、
該原基板の裏面を、上記表面側導体部が露出する直前の位置まで研摩して、該原基板を薄くして上記コア基板とすると共に、該表面側導体部の先端が該コア基板の一部によって覆われている状態とし、
該コア基板の裏面に凹部を形成して、上記表面側導体部の端を露出させ、
上記裏面側凹部を導体で埋めて裏面側導体部を形成し、
上記表面側導体部と裏面側導体部とが電気的及び機械的に接続されて上記のビア端子が形成されるようにしたものである。
【００１２】
原基板の裏面を表面側導体部が露出するまで研摩しないため、表面側導体部の粉末が発生しない。よって、砥石が表面側導体部の粉末によって目詰まりを起こすことがなく、且つ、表面側導体部の粉末が飛散して作業環境が汚染されることも起きない。
【００１３】
請求項２の発明は、請求項１に記載の基板の製造方法において、
最終的なコア基板よりも厚い原基板の表面側に凹部を形成した後であって、該表面側凹部を導体で埋めて表面側導体部を形成する前の段階で、該表面側凹部の内面を含む原基板の表面に絶縁膜を形成するようにしたものである。
【００１４】
請求項３の発明は、請求項１に記載の基板の製造方法において、
前記原基板が、シリコン基板、ガラス基板、或いはセラミック基板であるようにしたものである。
【００１５】
請求項４に発明は、コア基板を貫通してなるビア端子を有する基板において、該ビア端子が、上記コア基板の表面側の凹部を埋めている導体が形成する表面側導体部と、上記コア基板の裏面側の凹部を埋めている導体が形成する裏面側導体部とが、上記コア基板の厚み内の位置において電気的及び機械的に接続されている構成としたものである。
【００１６】
表面側導体部と裏面側導体部とが電気的及び機械的に接続されている個所が、コア基板の厚み内の位置であるので、外部から水分が侵入しても、水分が上記の接続個所までは届き難く、よって、接続個所がコア基板の裏面に位置している構造に比べて、高い信頼性を有するビア端子構造を実現できる。
【００１７】
請求項５の発明は、下面に外部接続端子が並んでいる半導体装置用基板本体に、コア基板の上面に電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子が埋め込んである構成であり、半導体素子が搭載される半導体装置用基板を製造する方法であって、
上記コア基板の表面側は表面側凹部が表面側導体部で埋められており、且つ上記コア基板の裏面側は該表面側導体部が現われない位置まで研摩した状態のキャパシタ素子を製造し、
該キャパシタ素子を、その裏面を上側にして基板上に搭載し、
該キャパシタ素子の上面に絶縁層を形成し、
該絶縁層を貫通して且つ上記コア基板の裏面を彫って上記表面側凹部と貫通する凹部を形成し、
該コア基板の裏面側の凹部を導体部で埋めて裏面側導体部を形成して、該裏面側導体部が上記コア基板の厚み内の位置で上記表面側導体部と電気的及び機械的に接続された構造のビア端子を形成し、
更に、上面に絶縁層を形成し、この絶縁層にこれを貫通する孔をあけ、この孔を導体部で埋めて、上記ビア端子と電気的及び機械的に接続された構造の導電経路を形成するようにしたものである。
【００１８】
表面側導体部は研摩されないため、表面側導体部の粉末が発生しない。よって、砥石が表面側導体部の粉末によって目詰まりを起こすことがなく、且つ、表面側導体部の粉末が飛散して作業環境が汚染されることも起きない。これにより、半導体装置用基板は、作業性良く製造される。
【００１９】
請求項６の発明は、請求項５記載の半導体装置用基板の製造方法において、
キャパシタ素子の製造を、上記コア基板の表面側は、表面側凹部の内面に絶縁膜を形成し、その後に表面側導体部で埋めることにより行うようにしたものである。
【００２０】
請求項７の発明は、請求項５記載の半導体装置用基板の製造方法において、
前記コア基板が、シリコン基板、ガラス基板、或いはセラミック基板であるようにしたものである。
【００２１】
【発明の実施の形態】
図１は本発明の一実施例になる半導体装置用基板１００を示し、図２（Ａ）は図１の半導体装置用基板１００の一部を拡大して示す。図２（Ｂ）及び図２（Ｃ）は、夫々図２（Ａ）中、Ｂ−Ｂ線に沿う断面及びＣ−Ｃ線に沿う断面を示す。
【００２２】
半導体装置用基板１００は、半導体装置用基板本体１０１と、この上面に埋め込んであるキャパシタ素子２０とよりなる構造である。この半導体装置用基板１００には、図４及び図２に示すように、ＬＳＩ半導体素子１４０が搭載される。図４は半導体装置１３０を示す。この半導体装置１３０は電子機器のプリント基板上に実装されて使用される。
【００２３】
なお、本発明の要部が現われているのは、キャパシタ素子２０と半導体装置用基板本体１０１との間の部分である。
【００２４】
図１に示すように、半導体装置用基板本体１０１は、樹脂層１０２、１０３，１０４が積層してある多層回路基板である。各層に形成された導体パターン１０５は各層を貫通しているビア１０６によって電気的に接続してある。半導体装置用基板本体１０１の内部には、これを厚さ方向に貫通するように、信号用導電経路１２４，１２５、電源供給導電経路１２６、接地導電経路１２７−１、１２７−２が形成してある。
【００２５】
１１０は半導体素子搭載面であり、キャパシタ素子２０の上面であり、ここには、図２（Ａ）に示すように、信号用端子４４、４５、電源用端子４６及び二つの接地用端子４７−１、４７−２が露出して並んでいる。
【００２６】
１１５は実装面であり、半導体装置用基板本体１０１の下面であり、ここには、半田ボール１１６がビア１０６と接続されて設けてあり、且つ、ソルダレジスト１１７によって覆われている。
【００２７】
図２（Ａ）、（Ｂ）及び（Ｃ）に示すように、キャパシタ素子２０は、厚さが５０μｍ以下であるコア基板としてのシリコン基板２１と、シリコン基板２１の上面に薄膜でもって形成してある薄膜キャパシタ部２２と、支持体２１の上面に形成してあり、キャパシタ部２２を覆う絶縁性の保護膜２３と、シリコン基板２１を貫通している信号用ビア端子２４、２５、電源用ビア端子２６及び二つの接地用ビア端子２７−１、２７−２と、キャパシタ素子２０の上面３１に露出している信号用端子４４、４５、電源用端子４６及び二つの接地用端子４７−１、４７−２とを有する構成である。信号用端子４４、４５、電源用端子４６及び接地用端子４７−１、４７−２は、夫々信号用ビア端子２４、２５、電源用ビア端子２６及び接地用ビア端子２７−１、２７−２の上に積み重なっている。シリコン基板２１に代えて、ガラス基板或いはセラミック基板でもよい。この場合には後述する絶縁膜（ＳｉＯ２膜）５１の形成は不要である。
【００２８】
このキャパシタ部２２は、下部電極３２と上部電極３３とが間に例えばタンタルの陽極酸化層（誘電体層）３４を挟んで対向している構成であり、支持体２１上に配置してあり、保護膜２３によって覆われて保護されている。キャパシタ部２２は、電源用ビア端子２６と接地用ビア端子２７−１，２７−２との間に設けてある。
【００２９】
また、キャパシタ素子２０の信号用ビア端子２４、２５、電源用ビア端子２６及び接地用ビア端子２７−１、２７−２は半導体装置用基板本体１０１内の導電経路と電気的に接続してある。よって、半導体装置用基板１００についてみると、キャパシタ部２２は電源供給導電経路１２６と接地導電経路１２７−１、１２７−２との間に接続してある。キャパシタ部２２は図４の半導体装置１３０が電子機器のプリント基板上に実装されて使用されて半導体装置が動作されるときに、バイパスキャパシタ又はデカップリングキャパシタとして機能して半導体素子１４０に供給される電源電圧の安定化が図られる。
【００３０】
なお、キャパシタ素子２０が半導体素子を搭載しない場合には、キャパシタ部２２に関してみると、端子２６、４６が一方の端子であり、端子２７−１、４７−１、２７−２、４７−２が他方の端子である。また、支持体２１が５０μｍより薄いシート片である構成であるので、キャパシタ素子２０は、厚さは薄い。また、支持体２１がフレキシブル性を有するので、キャパシタ素子２０もフレキシブル性を有する。
【００３１】
また、電源用端子４６の上面とキャパシタ部２２との間の導電経路の距離、及び、接地用端子４７の上面とキャパシタ部２２との間の導電経路の距離は共にごく短い。よって、この部分の導電経路のインダクタンスである寄生インダクタンスはごく小さい。
【００３２】
信号用ビア端子２４は、図３に拡大して示すように、シリコン基板２１に形成してある貫通孔１８０内を、表面側導体部２４ａと、裏面側導体部２４ｂとが埋めており、表面側導体部２４ａの先端と裏面側導体部２４ｂの先端とが、貫通孔１８０の内部の位置Ｐ、即ち、シリコン基板２１の厚み内の位置Ｐで接触して電気的及び機械的に接続している構成である。裏面側導体部２４ｂは、半導体装置用基板本体１０１を製造する工程で形成されるビアの一部である。貫通孔１８０は、表面側の凹部５２と裏面側の凹部１５３とが連通している構成であり、上記の繋がり個所Ｐは、表面側の凹部５２と裏面側の凹部１５３との境の位置である。
【００３３】
別の信号用ビア端子２５、電源用ビア端子２６及び接地用ビア端子２７−１、２７−２も、上記の信号用ビア端子２４と同じ構造である。
【００３４】
各ビア端子２４（２５、２６、２７−１、２７−２）は、表面側導体部２４ａと裏面側導体部２４ｂとの接続位置Ｐが貫通孔１８０の内部の位置Ｐ、即ち、シリコン基板２１の厚み内の位置Ｐであるので、外部からの水分が上記の位置Ｐまでは侵入することが極めて困難となり、よって、各ビア端子２４（２５、２６、２７−１、２７−２）は、導体部同士の接続位置がシリコン基板２１の裏面である構成と比較して、高い信頼性を有する。
【００３５】
なお、ビア端子２４等は、キャパシタ素子２０の製造工程で形成される導体部５２と、半導体装置用基板本体１０１の製造工程で形成される導体部１５３とによって構成されている構造である。
【００３６】
図２及び図４に示すように、半導体装置用基板１００の半導体素子搭載面１１０に、半導体素子１４０がフリップチップ接続によって搭載してある。半導体素子１４０の下面のバンプ１４１が、半導体素子搭載面１１０に露出している信号用端子４４、４５、電源用端子４６及び二つの接地用端子４７−１、４７−２と接続してある。１４２はアンダーフィルである。ここで、キャパシタ素子２０は半導体素子１４０の直ぐ直下の位置に配置してある構成である。このため、半導体素子１４０とキャパシタ素子２０との間の導電経路はごく短く、この部分のインダクタンスである寄生インダクタンスはごく小さい。よって、半導体素子の動作周波数が高周波数化してきた場合にも、半導体素子に供給する電源電圧はこの寄生インダクタンスによって影響を受けないで、安定に維持される。
【００３７】
次に、上記の半導体装置用基板１００の製造方法について説明する。
【００３８】
半導体装置用基板１００は、キャパシタ素子２０を完成直前まで製造し、この完成直前のキャパシタ素子２０Ａに対して、これを覆うように絶縁層を形成して半導体装置用基板本体１０１を製造することによって製造される。
【００３９】
先ず、図５（Ａ）に示す厚さがｔ１０（約７５０μｍ）と厚い原シリコン基板２１Ａを用意し、図５（Ｂ）に示すように、この表面２１Ａａにビア端子のための凹部５２形成し、次いで、図５（Ｃ）に示すように、ＣＶＤ，スパッタリング、或いは熱酸化処理によって、厚さが０．５〜３μｍの絶縁膜（ＳｉＯ２膜）５１を少なくとも凹部５２が形成された面に形成する。次いで、図５（Ｄ）に示すように、表面に無電解銅めっきと電解銅めっきとを行って、銅めっき層５３を、支持体２１の上面及び側面を覆い、且つ、凹部５２を埋めるように形成する。５４は凹部５２を埋めている銅部分、５５は原シリコン基板２１Ａの上面の銅層である。
【００４０】
次いで、図６（Ａ）に示すように、銅層５５をパターニングして、各凹部５２を埋めている銅部分５４間を分断して表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａと、表面側導体部２７−１ａ、２７−２ａから表面側導体部２６ａの方向に延びている下部電極３２を形成する。
【００４１】
次いで、図６（Ｂ）に示すように、原シリコン基板２１Ａの表面にタンタルをスパッタリングしてタンタル膜を形成し、このタンタル膜を陽極酸化してタンタル酸化膜を形成する。
【００４２】
次いで、このタンタル酸化膜をエッチングしてパターニングし、下部電極３２上にはタンタル酸化膜が残るようにし、且つ、表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａの上面は露出するようにし、誘電体層５６とする（図２（Ｂ）参照）。誘電体層３４は誘電体層５６の一部である。
【００４３】
次いで、図６（Ｃ）に示すように、上面に表面に無電解銅めっきと電解銅めっきとを行って、銅めっき層を形成し、これをエッチングしてパターニングし、銅めっき層が誘電体層３４の上面、及び表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａの上面には銅めっき層が残るようにして、上部電極３３並びに信号用端子４４、４５、電源用端子４６及び二つの接地用端子４７−１、４７−２を形成する。上部電極３３が形成されると、キャパシタ部２２が構成される。
【００４４】
次いで、図７（Ａ）に示すように、上面にエポキシやポリイミド等の絶縁性の膜を形成し、これを端子４４、４５、４６、４７−１、４７−２が露出するようにパターニングして、保護膜２３を形成する。
【００４５】
次いで、図７（Ｂ）に示すように、Ｎｉ／Ａｕメッキを行って端子４４、４５、４６、４７−１、４７−２の露出している上面に表面処理をしてＮｉ／Ａｕメッキ部４８を形成する。
【００４６】
次いで、図７（Ｃ）に示すように、砥石を使用して、シリコン基板２１Ａの裏面２１Ａｂを研摩して、線１９０で示す位置、即ち、表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａが露出する直前の位置までバックグラインディングを行い、この後に研摩面に絶縁膜５１ａを前記の絶縁膜５１と同様な方法で形成してキャパシタ素子２０Ａが完成する。２１ｃは、キャパシタ素子２０Ａのシリコン基板２１の裏面である。表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａは、キャップ部２１ｄよって覆われており、保護されている。キャップ部２１ｄは、研摩されずに残った絶縁膜５１であり、厚さは０．５〜３μｍ程度である。
【００４７】
ここで、砥石はＣｕ製である表面側導体部２４ａ等を研摩しないため、Ｃｕ粉末は発生せず、目詰まりを起こさない。また、Ｃｕ製である表面側導体部２４ａ等が研摩されないため、Ｃｕ粉末が飛散することがなく、作業環境が汚染されることも起きない。
【００４８】
ここで、シリコン基板２１と絶縁膜（ＳｉＯ２膜）５１とは硬さが相違し、絶縁膜５１はシリコン基板２１よりも硬い。砥石を使用してシリコン基板２１Ａの裏面２１Ａｂを研摩するバックグラインドを行う場合に、砥石が凹部５２の底部の絶縁膜（ＳｉＯ２膜）５１に到ると砥石にかかる応力が増える。よって、砥石にかかる応力が増えたことを感知してバックグラインドを終了させることによって、バックグラインドを凹部５２の底部の絶縁膜（ＳｉＯ２膜）５１が露出した状態で終了させることが出来、このようにバックグラインドを行うことが好適である。
【００４９】
次いで、図８（Ａ）、（Ｂ）に示すように、銅等の金属板１５０の上面にポリイミド等の樹脂を塗布して形成した薄樹脂膜１５１上に、図７（Ｃ）に示すキャパシタ素子２０Ａを、表裏反転させた姿勢で、搭載する。
【００５０】
次いで、図８（Ｃ）、（Ｄ）に示すように、エポキシ等の樹脂層１０４をラミネートして、キャパシタ素子２０Ａを完全に覆う。
【００５１】
次いで、図９（Ａ）、（Ｂ）に示すように、レーザ加工やエッチング等を行って、表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａに対応する個所について、樹脂層１０４には貫通孔１０４ａを形成し、更に、キャップ部２１ｄを除去してキャパシタ素子２０Ａのシリコン基板２１の裏面２１ｃに表面側導体部形成用の凹部１５３を形成する。凹部１５３は前記の凹部５２とつながり、この凹部１５３の底面には、表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａの先端が露出する。また、凹部１５３が凹部５２とつながって、シリコン基板２１を貫通するビア１８０が形成される。ここで、キャップ部２１ｄは研摩されずに残った絶縁膜５１であり厚さは０．５〜３μｍ程度であるので、凹部１５３の形成は容易である。
【００５２】
次いで、図９（Ｃ）、（Ｄ）に示すように、銅の無電解めっきと電解めっきとを行って、樹脂層１０４の全面に金属層１５４を形成する。金属層１５４は貫通孔１０４ａと凹部１５３とを埋める。次いで、図１０（Ａ），（Ｂ）に示すように、金属層１５４をフォトリソ法でパターニングして、導体パターン１５５及び裏面側導体部２４ｂ，２５ｂ，２６ｂ，２７−１ｂ、２７−２ｂを形成する。裏面側導体部２４ｂ，２５ｂ，２６ｂ，２７−１ｂ、２７−２ｂは、夫々、表面側導体部２４ａ，２５ａ，２６ａ，２７−１ａ、２７−２ａと、ビア１８０の内部、即ち、シリコン基板２１の厚さ範囲内の位置Ｐで、電気的及び機械的に接続され、ビア端子２４，２５，２６，２７−１、２７−２が形成される。
【００５３】
次いで、図１０（Ｃ）、（Ｄ）に示すように、導体パターン１５５が覆われるように樹脂層１０３をラミネートし、この樹脂層１０３にレーザ加工やエッチング等によってビア形成用の凹部１５７を形成する。凹部１５７の底面には、ビア端子２６，２７−１、２７−２が露出する。
【００５４】
次いで、図１１（Ａ）に示すように、上記と同じく、樹脂層１０４の全面に金属層を形成し、この金属層をパターニングして導体パターン１５７及びビア１５９を形成し、更に、樹脂層１０２をラミネートし、この樹脂層１０２にビア形成用の凹部を形成し、樹脂層１０２の全面に金属層を形成し、この金属層をパターニングしてビア１６０及びパッド１６１を形成する。
【００５５】
次いで、図１１（Ｂ）に示すように、パッド１６１の部分を除いて樹脂層１０２の全面にソルダレジスト１１７を塗布する。
【００５６】
最後に、図１１（Ｃ）に示すように、金属板１５０に対してエッチングを行って、金属板１５０を完全に除去し、次いで、薄樹脂層１５１をドライエッチングにより除去する。
【００５７】
ここで、金属板１５０に対するエッチングの進行は薄樹脂層１５１によって停止され、過剰エッチングは起きない。また、半田ボール１１６のパッド１６１への接合は、半田ボール１１６をソルダレジスト１１７に形成してある凹部に置いて、リフローしてなされる。
【００５８】
図１２は本発明の別の実施例になるインターポーザ２００を示す。インターポーザ２００は、シリコンコア基板２０１にビア端子２０２を複数有する構成である。各ビア端子２０２は、コア基板２０１に形成してある貫通孔２０２内を、表面側導体部２１０ａと、裏面側導体部２１０ｂとが埋めており、表面側導体部２１０ａの先端と裏面側導体部２１０ｂの先端とが、符号Ｑで示す貫通孔１８０の内部の位置で、即ち、シリコン基板２１の厚み内の位置で電気的及び機械的に接続されている構成である。なお、貫通孔２０２の内面には絶縁膜２０３が形成してある。
【００５９】
【発明の効果】
上述の如く、本願発明は、導体部がコア基板を貫通してなるビア端子を有する基板の製造方法において、最終的なコア基板よりも厚い原基板の表面側に凹部を形成し、この表面側凹部を導体で埋めて表面側導体部を形成し、該原基板の裏面を、上記表面側導体部が露出する直前の位置まで研摩して、該原基板を薄くして上記コア基板とすると共に、該表面側導体部の先端が該コア基板の一部によって覆われている状態とし、該コア基板の裏面に凹部を形成して、上記表面側導体部の端を露出させ、上記裏面側凹部を導体で埋めて裏面側導体部を形成し、上記表面側導体部と裏面側導体部とが電気的及び機械的に接続されて上記のビア端子が形成されるようにしたものであるため、原基板の裏面を表面側導体部が露出するまで研摩しないため、表面側導体部の粉末が発生せず、よって、砥石が表面側導体部の粉末によって目詰まりを起こすことがなく、且つ、表面側導体部の粉末が飛散して作業環境が汚染されることも起きず、よって、ビア端子を有する基板を生産性良く製造することが出来る。
【図面の簡単な説明】
【図１】本発明の一実施例になる半導体装置用基板を示す断面図である。
【図２】図１中、キャパシタ素子の内部構造及びキャパシタ素子と半導体装置用基板本体との接続部分の構造を拡大して示す図である。
【図３】図２（Ａ）中、一つのビア端子の構造を拡大して示す図である。
【図４】図１の半導体装置用基板を有する半導体装置を示す図である。
【図５】図１に示す半導体装置用基板の製造工程を示す図である。
【図６】図５（Ｃ）に続く製造工程を示す図である。
【図７】図６（Ｃ）に続く製造工程を示す図である。
【図８】図７（Ｃ）に続く製造工程を示す図である。
【図９】図８（Ｃ）に続く製造工程を示す図である。
【図１０】図９（Ｃ）に続く製造工程を示す図である。
【図１１】図１０（Ｃ）に続く製造工程を示す図である。
【図１２】本発明の別の実施例になるインターポーザを示す断面図である。
【図１３】従来例を示す図である。
【符号の説明】
２０、２０Ａ  キャパシタ素子
２１  シリコン基板
２１Ａ  原シリコン基板
２１ｄ  キャップ部
２２−１、２２−２  薄膜キャパシタ部
２３  保護膜
２４、２５  信号用ビア端子
２６  電源用ビア端子
２７−１、２７−２  接地用ビア端子
２４ａ、２５ａ，２６ａ，２７−１ａ、２７−２ａ  表面側導体部
２４ｂ、２５ｂ，２６ｂ，２７−１ｂ、２７−２ｂ  表面側導体部
３２−１、３２−２  下部電極
３３−１、３３−２  上部電極
３４−１、３４−２  タンタルの陽極酸化層（誘電体層）
４４、４５  信号用端子
４６  電源用端子
４７−１、４７−２  接地用端子
４８  Ｎｉ／Ａｕメッキ部
５０  基材
５１  絶縁膜（ＳｉＯ２膜）
５２，１５３  凹部
１８０  貫通孔
５３  銅めっき層
１００  半導体装置用基板
１０１  半導体装置用基板本体
１０２、１０３，１０４  樹脂層
１１０  半導体素子搭載面
１１５  実装面
１２４，１２５  信号用導電経路
１２６  電源供給導電経路
１２７−１、１２７−２  接地導電経路
１３０  半導体装置
１４０  ＬＳＩ半導体素子
１４１  バンプ
２００  インターポーザ
２０１  コア基板
２０２  ビア端子
２０２  貫通孔
２１０ａ  表面側導体部
２１０ｂ  裏面側導体部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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