(57)【要約】【課題】発光素子を有する発光装置において問題となっているのが、有機化合物層の劣化による発光素子の信頼性である。【解決手段】本発明は、発光素子が非発光である消去期間に逆方向バイアスを印加する逆バイアス印加期間を設けることにより、発光素子の信頼性を向上させ、かつ長寿命化を達成した発光装置を提供する。なお逆バイアス印加期間においては、消去用ＴＦＴ１１５がオン状態を保持した状態で、電源供給線（Ｖ）の電位と、対向電源１０９の電位の高低を逆にして、発光素子に逆バイアスを印可する。【選択図】  図４
2004233801.tif 000002
【特許請求の範囲】
【請求項１】
発光素子を備えた画素を有する発光装置の駆動方法であって、
１フレーム期間は、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎと、非表示期間
Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎ（ｎは自然数）とを有し、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ
１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記発光
素子に逆方向バイアスを印加することを特徴とする発光装置の駆動方法。
【請求項２】
’発光素子を備えた画素が複数設けられた画素部を有する発光装置の駆動方法で
あって、
１フレーム期間は、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎと、非表示期間
Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎ（ｎは自然数）とを有し、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ
１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記発光
素子に逆方向バイアスを印加することを特徴とする発光装置の駆動方法。
【請求項３】
画素が複数設けられた画素部を有し、
前記画素は発光素子と、前記発光素子の発光を制御する駆動用ＴＦＴと、前記駆動用ＴＦＴの駆動を制御するスイッチング用ＴＦＴ及び消去用ＴＦＴとを有する半導体装置の駆動方法であって、
１フレーム期間は、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎと、非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎ（ｎは自然数）とを有し、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記消去用ＴＦＴをオン状態に保持したままで、前記発光素子に逆方向バイアスを印加することを特徴とする発光装置の駆動方法。
【請求項４】
ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と、複数の書き込み用ゲート信号線と、複数の消去用ゲート信号線と、電源供給線と、画素が複数設けられた画素部とを有し、
前記画素は発光素子と、駆動用ＴＦＴと、スイッチング用ＴＦＴと、消去用ＴＦＴとを有し、
前記スイッチング用ＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続され、
前記スイッチング用ＴＦＴのソース領域とドレイン領域は、一方は前記複数のソース信号線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極に接続され、
前記消去用ＴＦＴのゲート電極は前記消去用ゲート信号線に接続され、
前記消去用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極と接続されており、
前記駆動用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は発光素子に接続された半導体装置の駆動方法であって、
１フレーム期間は、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎと、非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎ（ｎは自然数）とを有し、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記消去用ＴＦＴをオン状態に保持したままで、前記発光素子に逆方向バイアスを印加することを特徴とする発光装置の駆動方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記発光素子は、画素電極と、対向電極と、前記画素電極と前記対向電極との間に設けられた有機化合物層を有し、前記発光素子に逆バイアスを印加することを特徴とする発光装置の駆動方法。
【請求項６】
ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と、複数の書き込み用ゲート信号線と、複数の消去用ゲート信号線と、電源供給線と、画素が複数設けられた画素部とを有し、
前記発光素子は、画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた有機化合物層とを有し、
前記スイッチング用ＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続され、
前記スイッチング用ＴＦＴのソース領域とドレイン領域は、一方は前記複数のソース信号線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極に接続され、
前記消去用ＴＦＴのゲート電極は前記消去用ゲート信号線に接続され、
前記消去用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は前記駆動用ＴＦＴのケデート電極と接続されており、
前記駆動用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は発光素子に接続された発光装置の駆動方法であって、
１フレーム期間は、ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とを有し、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのうち、書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｍと、前記消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ―１）とはそれぞれ互いに一部重なっており、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれが開始されてから、前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒ（ｍ−１）であり、
前記表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎの長さの比は、２０：２１：・・・、２（ｎ−１）で表され、
前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎであり、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎにおいて、前記スイッチング用ＴＦＴをオン状態に保持したままで、前記ソース信号線駆動回路から前記ソース信号線を介してデジタルビデオ信号が前記複数の画素の全てに入力され、
前記デジタルビデオ信号によって、前記表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎにおいて、前記発光素子が発光するか発光しないかが選択され、
前記消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）において、前記消去用ＴＦＴをオン状態に保持したままで、前記複数の画素に入力された前記デジタルビデオ信号が全て消去され、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記消去用ＴＦＴをオン状態に保持したままで、前記発光素子に逆方向バイアスを印加することを特徴とする発光装置の駆動方法。
【請求項７】
ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と、複数の書き込み用ゲート信号線と、複数の消去用ゲート信号線と、電源供給線と、画素が複数設けられた画素部とを有し、
前記発光素子は、画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた有機化合物層とを有し、
前記スイッチング用ＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続され、
前記スイッチング用ＴＦＴのソース領域とドレイン領域は、一方は前記複数のソース信号線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極に接続され前記消去用ＴＦＴのゲート電極は前記消去用ゲート信号線に接続され、
前記消去用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は前記駆動用ＴＦＴのゲート、電極と接続されており、
前記馬区動用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は発光素子に接続された発光装置の駆動方法であって、
１フレーム期間は、ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とを有し、
前期ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのうち、書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｍと、前記消去期間Ｔｅ１、Ｔｅ２、・‥、Ｔｅ（ｍ−１）とはそれぞれ互いに一部重なっており、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれが開始されてから、前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒ（ｍ−１）であり、
前記表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎの長さの比は、２０：２１：・・・、
２（ｎ−１）で表され、
前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎであり、
ｐフレーム期間ごとに、前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎに、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｐ、ｋは任意の自然数）を有し、
前記書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎにおいて、前記スイッチング用ＴＦＴをオン状態に保持したままで、前記ソース信号線駆動回路から前記ソース信号線を介してデジタルビデオ信号が前記複数の画素の全てに入力され、
前記デジタルビデオ信号によって、前記表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎにおいて、前記発光素子が発光するか発光しないかが選択され、
前記消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）において、前記消去用ＴＦＴをオン状態に保持したままで、前記複数の画素に入力された前記テデジタルビデオ信号が全て消去され、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記消去用ＴＦＴをオン状態に保持したままで、前記発光素子に逆方向バイアスを印加することを特徴とする発光装置の駆動方法。
【請求項８】
請求項１乃至請求項５のいずれか一項において、前記発光素子の発光は、前期スイッチング用ＴＦＴ、および駆動用ＴＦＴに入力されるアナログのビデオ信号によって制御されていることを特徴とする発光装置の駆動方法。
【請求項９】
請求項１乃至請求項７のいずれか一項において、前記発光素子の発光は、前記スイッチング用ＴＦＴ、および駆動用ＴＦＴに入力されるデジタルビデオ信号によって制御されていることを特徴とする発光装置の駆動方法。
【請求項１０】
請求項６又は請求項７において、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎは互いに重なっていないことを特徴とする発光装置の駆動方法。
【請求項１１】
請求項６又は請求項７において、前記表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎが出現する順序はランダムであることを特徴とする発光装置の駆動方法。
【請求項１２】
請求項６又は請求項７において、前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋは、ランダムに設けられていることを特徴とする発光装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁表面上に発光素子が設けられた発光装置の駆動方法に関する。
特にアクティブマトリクス型の発光装置の駆動方法に関する。
【０００２】
【従来の技術】
近年、有機発光素子が用いられた発光装置（画像表示装置）の開発が進められている。発光装置は、大別してパッシブマトリクス型とアクティブマトリクス型とに分類される。アクティブマトリクス型の発光装置には、基板上に発光素子と、該発光素子を制御するトランジスタとが設けられる。
【０００３】
アクティブマトリクス型の発光装置に多階調の画像を表示する場合の駆動方法としては、まずアナログ階調方式とデジタル階調方式が挙げられる。前者のアナログ階調方式は、発光素子に流れる電流を制御して階調を得るという方式である。また後者のデジタル階調方式は、発光素子がオン状態（輝度がほぼ１００％である状態）と、オフ状態（輝度がほぼ０％である状態）の２つの状態のみによって駆動されるという方式である。  しかしデジタル階調方式においては、このままでは２階調しか表示出来ず、そのため、別の方式と組み合わせわえせて多階調の画像を表示する駆動方法が提案されている。
【０００４】
そこで、デジタル階調方式と面積階調方式とを組み合わせた方式（本明細書では面積階調方式とよぶ）が提案されている。面積階調方式とは、一画素を複数の副画素に分割し、それぞれの副画素で発光、又は非発光を選択することで、一画素において発光している面積と、それ以外の面積との差をもって階調を表現する方式である。
【０００５】
また別の駆動方式として、デジタル階調方式と時間階調方式とを組み合わせた方式（本明細書では時間階調方式とよぶ）が提案されている。時間階調方式は、特開２００１―５４２６号にて報告されているように、発光素子が発光している時間を制御することにより、階調表現を行う方式である。具体的には、１フレーム期間を長さの異なる複数のサブフレーム期間に分割し、各期間での発光素子の発光、又は非発光を選択することで、１フレーム期間内で発光した時間の長さの差をもって階調を表現する。
【０００６】
ところで、発光素子を用いた発光装置において問題となっているのが、有機化合物層の劣化による発光素子の信頼性の低さである。有機化合物層の信頼性を左右する要因としては、発光装置を駆動するデバイスの構造、有機化合物層を構成する有機発光材料の物性、電極の材料、作製工程における条件等が挙げられる。
【０００７】
しかし、発行素子の信頼性を左右する他の要因として、発光装置の駆動条件も指摘されている。通常発光装置は直流駆動されていたが、それでは連続使用時に発行素子の輝度（電流）―電流特性が、経時的に悪化しやすい傾向がある。これに対しては、発行素子に一定期間ごとに逆の極性の駆動電圧をかけることが有効である（例えば、「Ｄｅｎｃｈｕｎ  Ｚｏｎ，ｅｔ  ａｌ、ＪＰＮ  Ｊ  Ａｐｐｌ  Ｐｈｙｓ  Ｐａｒｔ  ２  ＶＯＬ．  ３７．  ＮＯ．１１Ｂ  ＰＡＧＥ．  Ｌ１４０６−Ｌ１４０８  １９９８」参照）。
【０００８】
また、発行素子に逆の陽極駆動電圧をかける手法については、マトリクス型の発行ディスプレイにおいて、形成された発光層に厚さの薄い箇所がある場合に、リーク電流に起因する発光不良を回避する手段としても提案されている（例えば、パイオニア（株）、特開２００１−１１７５３４号参照）。
【０００９】
【発明が解決しようとする課題】
しかしながら、前述した時間階調方式により駆動する発光装置に、逆方向バイアスを印加しようとすると、様々な問題が生ずる。
【００１０】
例えば、発光素子に逆方向バイアスを印加する期間（逆バイアス印加期間）において、発光素子は必ず非発光となるため、逆バイアス印加期間が設けられると、必然的に非表示期間が長くなってしまう。つまり、逆バイアス印加期間を設けると、発光素子が発光、又は非発光することによって階調を表示する時間階調方式では、発光装置に表示される画像の階調が低下してしまう。
【００１１】
また、逆バイアス印加期間を設けたとしても、発光素子の輝度をさらに明るくすれば、階調表示の低下を改善することは可能である。しかし、発光素子の輝度をさらに明るくするためには、発光素子にさらに多くの電流を流さなければいけなくなってしまい、そうすると発光素子の劣化が進行してしまう。
【００１２】
本発明は上述した点に鑑みてなされたものであり、階調を低下させることなく発光素子に逆方向バイアスを印加できる発光装置を提供することを目的とする。また逆方向バイアスを印加することにより、発光素子の信頼性を向上させ、かつ長寿命化を達成した発光装置を提供することにある。
【００１３】
【課題を解決するための手段】
図３に本発明の発光装置に設けられた画素の構成を示す。  画素１００は、スイッチング用ＴＦＴ１０７と、駆動用ＴＦＴ１０８と、消去用ＴＦＴ１１５と、コンデンサ１１２を有する。また、ソース信号線（Ｓ）と、書き込み用ゲート信号線（Ｇ）と、消去用ゲート信号線（Ｒ）と、電源供給線（Ｖ）とをそれぞれ有する。
【００１４】
そして上述した課題を解決するために、本発明は時間階調方式を採用する。時間階調方式においては、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、ビット数に等しい。ここで、ｎビット階調で画像を表示しようとすると、１フレーム期間はｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割される。
【００１５】
さらに、各サブフレーム期間は、書き込み期間Ｔａｎと、表示期間Ｔｒｎとを有する。書き込み期間Ｔａｎとは、画素にデジタルビデオ信号を書き込む期間であり、各サブフレーム期間において長さは等しい。表示期間Ｔｒｎとは、書き込み期間Ｔａｎにおいて画素に書き込まれたデジタルビデオ信号に基づいて、発光素子が発光する期間である。このとき、ｎビットの階調で画像を表示する際は、ｎ個の表示期間の長さの比は、２（ｎ−１）：２（ｎ−２）：・・・：２１：２０となる。そして、それぞれの表示期間において発光素子が発光、又は非発光するかによって、１フレーム期間に各画素が発光する期間の長さが決定され、これによって階調表示を行う。
【００１６】
具体的に画素１００の動作について簡単に説明すると、まず、書き込み用ゲート信号線（Ｇ）が選択され、スイッチング用ＴＦＴ１０７がオン状態になる。次いで、ソース信号線（Ｓ）により、デジタルビデオ信号が入力され、その電位によって駆動用ＴＦＴ１０８がオン状態になるか、又はオフ状態になるかが制御されて、さらにコンデンサ１１２によりその電荷が保持される。
【００１７】
ここで、書き込み期間Ｔａｎよりも短い表示期間Ｔｒｎを有するサブフレーム期間においては、表示期間Ｔｒｎの終了後、直ちに次の書き込み期間Ｔａｎが開始しないように、消去期間Ｔｅｎを設ける。消去期間Ｔｅｎにおいては、消去用ゲート信号線（Ｒ）が選択されることによって、消去用ＴＦＴ１１５がオン状態となり、コンデンサ１１２に保持されていた電荷を解放する。これにより駆動用ＴＦＴ１０８を流れる電流が停止するため、発光素子１１０が発光しなくなる。つまり消去期間Ｔｅｎにおいては、発光素子１１０は発光しない。
【００１８】
本発明は消去期間において、発光素子が発光していないことに注目し、消去期間に逆バイアス印加期間を設けている。消去期間においては、消去用ＴＦＴ１１５はオン状態になっており、電源供給線（Ｖ）の電位と、対向電源１０９との電位の高低を逆にすれば、発光素子に逆方向バイアスを印加することが出来る。このように、発光素子が非発光である消去期間に逆バイアス印加期間を設けることにより、階調を低下させることなく画像を表示することが出来る。
【００１９】
本発明による発光素子を備えた画素を有する発光装置の駆動方法は、
１フレーム期間は、表示期間ｔｒ１、Ｔｒ２、・・・、Ｔｒｎと、非表示期間
Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎ（ｎは自然数）とを有し、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記発光素子に逆方向バイアスを印加することを特徴としている。
【００２０】
本発明による発光素子を備えた画素が複数設けられた画素部を有する発光装置の駆動方法は、
１フレーム期間は、表示期間Ｔｒ１、ｔｒ２、・・・、Ｔｒｎと、非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎ（ｎは自然数）とを有し、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記発光素子に逆方向バイアスを印加することを特徴としている。
【００２１】
本発明による発光素子を備えた画素が複数設けられた画素部を有する発光装置の駆動方法は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と、複数の書き込み用ゲート信号線と、複数の消去用ゲート信号線と、電源供給線と、画素が複数設けられた画素部とを有し、
前記画素は発光素子と、駆動用ＴＦＴと、スイッチング用ＴＦＴと、消去用ＴＦＴとを有し、
前記スイッチング用ＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続され、
前記スイッチング用ＴＦＴのソース領域とドレイン領域は、一方は前記複数のソース信号線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極に接続され、
前記消去用ＴＦＴのゲート電極は前記消去用ゲート信号線に接続され、
前記消去用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極と接続されており、
前記駆動用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は発光素子に接続された半導体装置の駆動方法であって、
１フレーム期間は、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎと、非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎ（ｎは自然数）とを有し、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記消去用ＴＦＴをオン状態に保持したままで、前記発光素子に逆方向バイアスを印加することを特徴としている。
【００２２】
本発明によるソース信号線駆動回路と、ゲート信号線駆動回路と、複数のソース信号線と、複数の書き込み用ゲート信号線と、複数の消去用ゲート信号線と、電源供給線と、画素が複数設けられた画素部とを有し、
前記発光素子は、画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた有機化合物層とを有し、
前記スイッチング用ＴＦＴのゲート電極は前記書き込み用ゲート信号線に接続され、
前記スイッチング用ＴＦＴのソース領域とドレイン領域は、一方は前記複数のソース信号線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極に接続され、
前記消去用ＴＦＴのゲート電極は前記消去用ゲート信号線に接続され、
前記消去用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は前記駆動用ＴＦＴのゲート電極と接続されており、
前記駆動用ＴＦＴのソース領域及びドレイン領域は、一方は前記電源供給線に接続され、もう一方は発光素子に接続された発光装置の駆動方法は、
１フレーム期間は、ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とを有し、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのうち、書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｍと、前記消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）とはそれぞれ互いに一部重なっており、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれが開始されてから、前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒ（ｍ−１）であり、
前記表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎの長さの比は、２０：２１：・・・、２（ｎ−１）で表され、
前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、・・・、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎであり、
前記非表示期間Ｔｄ１、Ｔｄ２、・・・、Ｔｄｎは、逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋ（ｋは任意の自然数）を有し、
前記書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎにおいて、前記スイッチング用ＴＦＴをオン状態に保持したままで、前記ソース信号線駆動回路から前記ソース信号線を介してデジタルビデオ信号が前記複数の画素の全てに入力され、
前記テデジタルビデオ信号によって、前記表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎにおいて、前記発光素子が発光するか発光しないかが選択され、
前記消去期間Ｔｅ１、Ｔｅ２、・・・、ｔｅ（ｍ−１）において、前記消去用ＴＦＴをオン状態に保持したままで、前記複数の画素に入力された前記デジタルビデオ信号が全て消去され、
前記逆バイアス印加期間Ｔｇ１、Ｔｇ２、・・・、Ｔｇｋにおいて、前記消去用ＴＦＴをオン状態に保持したままで、前記発光素子に逆方向バイアスを印加することを特徴としている。
【００２３】
本発明による発光装置の駆動方法は、スイッチング用ＴＦＴ、及び駆動用ＴＦＴに入力されるアナログのビデオ信号、又はデジタルビデオ信号によって制御されていることを特徴としている。
【００２４】
【発明の実施の形態】
（実施の形態１）
以下に、本発明の発光装置の構造及びその駆動方法をより詳しく説明する。本実施の形態は、時間階調表示方式を用いて、ｎビットのデジタルビデオ信号により２ｎ階調の表示を行う場合の例について説明する。
【００２５】
図１に本発明の発光装置の槻略図の一例を示す。図１の発光装置は、基板上に形成されたＴＦＴを用いた画素部１０１、画素部１０１の周辺に配置されたソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路１０３、消去用ゲート信号線駆動回路１０４が形成されている。なお、本実施の形態において示す発光装置はソース信号線駆動回路と、書き込み用ゲート信号線駆動回路と、消去用ゲート信号線駆動回路とをそれぞれ１つずつ有しているが、本発明はこれに限定されない。ソース信号線駆動回路と、書き込み用ゲート信号線駆動回路と、消去用ゲート信号線駆動回路の数は任意に定めることができる。
【００２６】
また本発明において、ソース信号線駆動回路１０２、書き込み用ゲート信号線駆動回路１０３または消去用ゲート信号線駆動回路１０４は、画素部１０１が設けられている基板上に設けても良いし、ＩＣチップ上に設けてＦＰＣまたはＴＡＢを介して画素部１０１と接続されるようにしても良い。
【００２７】
画素部１０１の拡大図を図２に示す。ソース信号線Ｓ１〜Ｓｘ、電源供給線Ｖ１〜Ｖｘ、書き込み用ゲート信号線Ｇ１〜Ｇｙ、消去用ゲート信号線Ｒ１〜Ｒｙが画素部１０１に設けられている。
【００２８】
ソース信号線Ｓ１〜Ｓｘと、電源供給線Ｖ１〜Ｖｘと、書き込み用ゲート信号線Ｇ１〜Ｇｙと、消去用ゲート信号線Ｒ１〜Ｒｙとを１つずつ有する領域が画素０５である。画素部１０１にはマトリクス状に複数の画素１０５が配列されることになる。
【００２９】
画素１０５の拡大図を図３に示す。１０７はスイッチング用ＴＦＴ、１０８は駆動用ＴＦＴ、１１５は消去用ＴＦＴ、１１０は発光素子、１１２はコンデンサである。
【００３０】
スイッチング用ＴＦＴ１０７のゲート電極は、書き込み用ゲート信号線Ｇ（Ｇ１〜Ｇｙのいずれか１つ）に接続されている。スイッチング用ＴＦＴ１０７のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘのいずれか１つ）に接続されており、もう一方が駆動用ＴＦＴ１０８のゲート電極、各画素が有するコンテタンサ１１２に接続されている。
【００３１】
コンデンサ１１２はスイッチング用ＴＦＴ１０７が非選択状態（オフの状態）にある時、駆動用ＴＦＴ１０８のゲート電圧を保持するために設けられている。なお本実施の形態ではコンデンサ１１２を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ１１２を設けない構成にしても良い。
【００３２】
また、駆動用ＴＦＴ１０８のソース領域は電源供給線Ｖ（Ｖ１〜Ｖｘのいずれか１つ）に接続され、ドレイン領域は発光素子１１０に接続される。電源供給線Ｖは画素部１０１を有する基板の外部に設けられた電源（図示せず）に接続されており、常に一定の電源電位が与えられている。
【００３３】
また電源供給線Ｖはコンデンサ１１２に接続されている。
【００３４】
発光素子１１０は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。陽極が駆動用ＴＦＴ１０８のドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が駆動用ＴＦＴ１０８のドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【００３５】
なお有機化合物層には、公知の発光材料を用いて作製することが出来る。また有機化合物層には、単層構造と積層構造の二つの構造があるが、本発明は公知のどのような構造を用いてもよい。なお、有機化合物層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた発光装置にも適用できる。
【００３６】
なお本実施の形態においては、発光素子１１０の陽極は駆動用ＴＦＴ１０８のドレイン領域と接続しており、陽極が画素電極、陰極が対向電極となるものとする。また発光素子１１０の対向電極は、対向電源１０９接続されており、本明細書において対向電極の電位を対向電位と呼ぶ。
【００３７】
なお発光素子１１０の対向電極には、対向電位が与えられている。また電源供給線Ｖ１〜Ｖｙには電源電位が与えられている。そして、対向電位と電源電位の電位差は、電源電位が画素電極に与えられたときに発光素子が発光する程度の電位差に常に保たれている。
【００３８】
スイッチング用ＴＦＴ１０７、駆動用ＴＦＴ１０８は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただし、発光素子１１０の陽極が画素電極で陰極が対向電極の場合、駆動用ＴＦＴ１０８はｐチャネル型ＴＦＴであることが好ましい。また逆に発光素子１１０の陽極が対向電極で
陰極が画素電極の場合、駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴであることが好ましい。
【００３９】
またスイッチング用ＴＦＴ１０７、駆動用ＴＦＴ１０８は、ゲート電極が一本のシングルゲート構造ではなく、ダブルゲート構造やトリプルゲート構造などのゲート電極が複数のマルチゲート構造を有していても良い。
【００４０】
次に図１〜図３で示した本発明の発光装置の駆動方法について、図４（Ａ）〜（Ｃ）を用いて説明する。図４（Ａ）は、書き込み期間Ｔａ、表示期間Ｔｒ、非表示期間ｔｄ、逆バイアス印加期間Ｔｇなどのタイミングチャートを示す。図４（Ｂ）は発光素子１１０の陽極に与えられる電圧（ａｎｏｄｅ−Ｖｏｌｔ）を示し、図４（Ｃ）は発光素子１１０の陰極に与えられる電圧（ｃａｔｈｏｄｅ−Ｖｏｌｔ）を示す。
【００４１】
はじめに、書き込み用ゲート信号線駆動回路１０３から書き込み用ゲート信号線Ｇ１に入力されるゲート信号によって書き込み用ゲート信号線Ｇ１が選択される。よって書き込み用ゲート信号線Ｇ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【００４２】
そして、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに入力される１ビット目のデジタルビデオ信号が、スイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ１０８のゲート電極に入力される。なお本明細書において、デジタルビデオ信号がスイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ１０８のゲート電極に入力されることを、画素にデジタルビデオ信号が入力されるとする。
【００４３】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨ、一方がＬの電圧を有する信号である。
【００４４】
本実施の形態では、デジタルビデオ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８はオフの状態となる。よって発光素子１１０の画素電極に電源電位が与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子１１０は発光しない。
【００４５】
逆に、デジタルビデオ信号が「１」の情報を有していた場合、駆動用ＴＦＴ１０８はオンの状態となる。よって発光素子１１０の画素電極に電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子１１０は発光する。
【００４６】
なお本実施の形態ではデジタルビデオ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８はオフの状態となり、「１」の情報を有していた場合、駆動用ＴＦＴ１０８はオンの状態となるが、本発明はこの構成に限定されない。デジタルビデオ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８がオンの状態となり、「１」の情報を有していた場合駆動用ＴＦＴ１０８がオフの状態となっても良い。
【００４７】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、発光素子１１０が発光、または非発光を行い、１ライン目の画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタルビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【００４８】
書き込み用ゲート信号線Ｇ１の選択が終了し、駆動用ＴＦＴ１０８へのデジタルビデオ信号の入力が終了すると、消去用ゲート信号線Ｒ１が選択される。そして消去用ゲート信号線Ｒ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１１５がオンの状態になる。そして、電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１１５を介して、駆動用ＴＦＴ１０８のゲート電極に与えられる。
【００４９】
電源電位が駆動用ＴＦＴ１０８のゲート電極に与えられると、駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位は発光素子１１０の画素電極に与えられなくなり、１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇ１が選択されたときから、駆動用ＴＦＴ１０８のゲート電極が保持していたデジタルビデオ信号は、駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられることで消去される。よって、１ライン目の画素が表示を行わなくなる。
【００５０】
このように順に、全ての書き込み用ゲート信号線Ｇ１〜Ｇｙが選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
【００５１】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｒ１が選択され、消去用ゲート信号線Ｒ１に接続されている発光素子が全て非発光の状態になる。よって消去用ゲ−ト信号線Ｒ１に接続されている発光素子を有する全ての画素（１ライン目の画素）が表示を行わなくなる。
【００５２】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、消去用ゲート信号線Ｒ１が選択され、消去用ゲート信号線Ｒ１に接続された消去用ＴＦＴ１１５が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間Ｔｒと同様に、各ラインの非表示期間Ｔｄが開始されるタイミングはそれぞれ時間差を有している。
【００５３】
そして消去用ゲート信号線Ｒ１に接続された消去用ＴＦＴ１１５がオンの状態に保たれたまま、次に消去用ゲート信号線Ｒ２が選択され、消去用ゲート信号線Ｒ２に接続された消去用ＴＦＴ１１５がオンの状態になる。よって、消去用ゲート信号線Ｒ２に接続された消去用ＴＦＴ１１５が有する全ての画素（２ライン目の画素）が表示を行わない非表示の状態となる。
【００５４】
そして順に、全ての消去用ゲート信号線が選択される。全ての消去用ゲート信号線Ｒ１〜Ｒｙが選択されたことにより、全ての消去用ＴＦＴ１１５が選択された状態になって、１ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Ｔｅ１である。
【００５５】
ここで、全ての画素が非表示期間Ｔｄ１である期間において、全ての消去用ＴＦＴ１１５をオン状態に保持した状態で、電源供給線Ｖ１〜Ｖｘに印加する電圧と、対向電源１０９に印加する電圧を反転する。つまり、対向電源１０９に印加する電圧を電源供給線Ｖ１〜Ｖｘに印加する電圧よりも高くする。そうすると発光素子１１０には、逆方向バイアスが印加される。発光素子１１０に逆方向バイアスを印加する期間を逆バイアス印加期間Ｔｇとよぶ。
【００５６】
なお、図４（Ｂ）、図４（Ｃ）に示す電圧の値は一例であり、本発明はこれに限定されない。逆バイアス印加期間Ｔｇにおいては、対向電源１０９に印加する電圧が、電源供給線Ｖ１、Ｖｘに印加する電圧よりも高ければよい。つまり、電源供給線Ｖ１〜Ｖｘに印加する電圧と、対向電源１０９に印加する電圧を必ずしも反転させる必要はなく、対向源１０９に印加する電圧が電源供給線Ｖ１〜Ｖｘに印加する電庄よりも高ければよい。
【００５７】
本実施の形態では、１フレーム期間中に逆バイアス印加期間Ｔｇが１回出現するようにしたが、本発明はこれに限定されない。任意の数のフレーム期間毎に逆バイアス印加期間Ｔｇを設けてもよいし、１フレーム期間に複数の逆バイアス印加期間Ｔｇを設けてもよい。また、本実施の形態では、全ての消去用ゲート信号線Ｒ１〜Ｒｙを選択して、全ての発光素子に同時に逆バイアス印加期間Ｔｇを設けたが、本発明はこれに限定されない。任意の数の画素毎に逆バイアス印加期間Ｔｇを設けてもよいし、任意の数のライン毎に逆バイアス印加期間Ｔｇを設けてもよい。
【００５８】
また、本実施の形態では、１ライン目の画素は、非表示期間Ｔｄ１が終了すると同時に、逆バイアス印加期間Ｔｇが始まっている。また、２ライン目の画素は、非表示期間Ｔｄ１が終了する前に、逆バイアス印加期間Ｔｇが始まっている。そして、逆バイアス印加期間Ｔｇが終了すると同時に、非表示期間Ｔｄ１が始まり、その後表示期間Ｔａ１が始まる。また、最終ライン目の画素は、表示期間ｔｒ１が終了すると同時に、逆バイアス印加期間Ｔｇが始まる。そして、逆バイアス印加期間Ｔｇが終了すると同時に、非表示期間Ｔｄ１が始まる。
【００５９】
このように、各ラインの逆バイアス印加期間Ｔｇの開始されるタイミングはそれぞれ時間差を有しており、表示期間Ｔｒと非表示期間Ｔｄの境目に、逆バイアス印加期間Ｔｇが出現する場合もあるし、非表示期間Ｔｄの間に逆バイアス印加期間Ｔｇが出現し、該逆バイアス印加期間Ｔｇが終了すると、非表示期間Ｔｄに戻る場合もある。
【００６０】
そして逆バイアス印加期間Ｔｇが終了すると、ゲート信号による書き込み用ゲ−ト信号線Ｇ１の選択が行われる。そして、１ライン目の画素に２ビット目のデジタルビデオ信号が入力される。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【００６１】
そして順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【００６２】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｒ１が選択される。よって１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【００６３】
そして順に、全ての消去用ゲート信号線Ｒ１〜Ｒｙが選択される。全ての消去用ゲート信号線Ｒ１〜Ｒｙが選択され、全てのラインの画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【００６４】
上述した動作はｍビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。
【００６５】
各ラインの画素の表示期間Ｔｒ１は、書き込み期間Ｔａ１において各ラインの画素にデジタルビデオ信号が書き込まれてから、消去期間Ｔ  ｅｌにおいて各ラインの消去用ＴＦＴ１１５が選択されるまでの期間である。
【００６６】
また各ラインの画素の非表示期間Ｔｄ１は、消去期間Ｔｅ１において各ラインの画素の消去用ＴＦＴが選択されてから、次に出現する書き込み期間（この場合書き込み期間Ｔａ２）において各ラインの画素のスイッチング用ＴＦＴが選択されて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、・・・、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、・・・、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれの期間が定められる。
【００６７】
そして、ｍビット目のデジタルビデオ信号が１ライン目の画素に入力された後は、消去用ゲート信号線Ｒ１は選択されない。説明を簡便にするために、図４ではｍ＝ｎ−２の場合を例にとって示すが、本発明はこれに限定されない。本発明においてｍは、１からｎまでの値を任意に選択することが可能である。
【００６８】
（ｎ−２）ビット目のデジタルビデオ信号が、１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒ（ｎ−２）となり表示を行う。そして、次のビットのデジタルビデオ信号が入力されるまで、（ｎ−２）ビット目のデジタルビデオ信号は画素に保持される。
【００６９】
そして次に（ｎ−１）ビット目のデジタルビデオ信号が、１ライン目の画素に入力されると、画素に保持されていた（ｎ−２）ビット目のデジタルビデオ信号は、（ｎ−１）ビット目のデジタルビデオ信号に書き換えられる。そして１ライ、  ン目の画素は表示期間Ｔｒ（ｎ−１）となり、表示を行う。（ｎ−２）ビット目のデジタルビデオ信号は、次のデジタルビデオ信号が入力されるまで画素に保持される。
【００７０】
上述した動作をｎビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われる。各ラインの画素の表示期間Ｔｒｍ〔ｎ−２〕、・・・、Ｔｒｎは、書き込み期間Ｔａｍ〔ｎ−２〕、・・・、Ｔａｎにおいて各ラインの画素にデジタルビデオ信号が書き込まれてから、その次に出現する書き込み期間において各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。
【００７１】
全ての表示期間Ｔｒ１〜Ｔｒｎが終了すると、１つの画像を表示することができる。本発明において、１つの画像が表示される期間を１フレーム期間（Ｆ）と呼ぶ。なお本発明の駆動方法において、フレーム期間（Ｆ）は各ラインの画素ごとに異なっている。ｙライン目の画素のフレーム期間は、ほぼ書き込み期間Ｔａ１の長さ分だけ、１ライン目の画素のフレーム期間の開始より遅れて開始される。
【００７２】
そして１フレーム期間終了後は、再び書き込み用ゲート信号線Ｇ１がゲート信号によって選択される。そして、１ビット目のデジタルビデオ信号が画素に入力      され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【００７３】
発光装置は１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【００７４】
また時間階調方式では、全ての書き込み期間の長さの和が１フレーム期間の長さよりも短いことが重要である。なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２０：２１：２２：…：２ｎ−２：２ｎ−１とすることが必要である。この表示期間の組み合わせで２ｎ階調のうち所望の階調表示を行うことができる。
【００７５】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【００７６】
ｍビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａｍ  は、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
【００７７】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、・・・という順序で表示期間を出現させることも可能である。ただし、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互いに重ならない順序の方がより好ましい。
【００７８】
なお本発明においては、表示期間と書き込み期間とが一部重なっている。言い換えると書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が、書き込み期間の長さによってのみ決定されない。
【００７９】
なお本実施の形態では、駆動用ＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。駆動用ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成される。このゲート容量を駆動用ＴＦＴのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いても良い。このゲート容量の容量値は、上記ゲート電極とＬＤＤ領域とが重なり合った面積によっつて変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【００８０】
また本実施の形態における駆動用ＴＦＴ１０８は、発光素子１１０が発光しているときは線形領域で動作させることが好ましい。しかし本発明はこれに限定されず、駆動用ＴＦＴ１０８を飽和領域で動作させてもよい。駆動用ＴＦＴ１０８を飽和領域で動作きせることにより、簡易に発光素子１１０を定電流発光させることができる。
【００８１】
（実施の形態２）
本実施の形態では、アナログ電圧駆動により駆動する発光装置に本発明を適用した場合の例について、図８、図９、図１０を用いて説明する。
【００８２】
図８に、本発明の発光装置の概略図の一例を示す。図８の発光装置には、基板上に形成されたＴＦＴを用いて、画素部１０１、画素部１０１の周辺に配置されたソース信号線駆動回路２０２、書き込み用ゲート信号線駆動回路１０３、消去用ゲート信号線駆動回路１０４が作りこまれている。なお、画素部１０１の構造は図２及び図３に示すものと同じであるので説明は省略する。
【００８３】
ソース信号線駆動回路２０２は、シフトレジスタ２０２ａ、バッファ２０２ｂ、サンプリング回路２０２ｃを有している。また書き込み用ゲート信号線駆動回路１０３は、シフトレジスタ１０３ａ、バッファ１０３ｂを有し、消去用ゲート信号線駆動回路１０４はシフトレジスタ１０４ａ、バッファ１０４ｂを有している。なお、これらの駆動回路には、必要に応じてレベルシフタ回路等を設けてもよい。
【００８４】
また、本実施の形態において示す発光装置はソース信号線駆動回路と、書き込み用ゲート信号線駆動回路と、消去用ゲート信号線駆動回路とをそれぞれ一つずつ有しているが、本発明はこれに限定されない。ソース信号線駆動回路と、書き込み用ゲート信号線駆動回路と、消去用ゲート信号線駆動回路の数は任意に定めることができる。
【００８５】
なお、アナログ電圧駆動は、アナログのビデオ信号により発光素子の発光量が制御され、その発光量の制御によって階調表示がなされる駆動方式である。発光素子の画素電極の電位と対向電極の電位の電位差が発光素子の駆動電圧であり、該駆動電圧が有機化合物層にかかる。
【００８６】
図８で示した発光装置をアナログ駆動で駆動させた場合の１フレーム期間のタイミングチャートを図９に示す。１つの書き込み用ゲート信号線が選択されてから、次の書き込み用ゲート信号線が選択されるまでの期間を１ライン期間（Ｌ）とする。またアナログ駆動において、１つの画像が表示されてから次の画像が表示されるまでの期間が１フレーム期間とする。
【００８７】
図８の発光装置の場合、書き込み用ゲート信号線と消去用ゲート信号線はそれぞれｙ本存在する。書き込み用ゲート信号線を選択する期間をライン期間Ａ（Ｌａ１〜Ｌａｙ）とよび、消去用ゲート信号線を選択する期間をライン期間Ｂ（Ｌｂ１〜Ｌａｙ）とよぶ。また、消去用ゲート信号線を非選択する期間をライン期間Ｃ（Ｌｃ１〜Ｌｃｙ）とよぶ。つまり、１フレーム期間中には、ｙ個のライン期間Ａ（Ｌａ１〜Ｌａｙ）と、ｙ個のライン期間Ｂ（Ｌｂ１〜Ｌｂｙ）と、ｙ個のライン期間Ｃ（Ｌｃ１〜Ｌｃｙ）と、逆バイアス印加期間Ｔｇとが設けられている。
【００８８】
解像度が高くなるにつれて１フレーム期間中のライン期間の数も増え、駆動回路を高い周波数で駆動しなければならなくなる。
【００８９】
電源供給線Ｖ１〜Ｖｘ一定の電源電位に保たれている。そして対向電極の電位である対向電源１０９も一定の電位に保たれている。対向電位は、発光素子１１０が発光する程度に電源電位との間に電位差を有している。
【００９０】
第１のライン期間Ａ（Ｌａ１）において、書き込み用ゲート信号線駆動回路１０３から書き込み用ゲート信号線Ｇ１に入力されるゲート信号によって、書き込み用ゲート信号線Ｇ１が選択される。
【００９１】
なお本明細書において書き込み用ゲート信号線が選択されるとは、該書き込み用ゲート信号線にゲート電極が接続されたトランジスタが全てオンの状態になることを意味する。
【００９２】
そして、ソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。書き込み用ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴ１０７はオンの状態になっているので、ソース信号線Ｓ１〜Ｓｘに入力されたアナログのビデオ信号は、スイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ１０８のゲート電極に入力される。
【００９３】
駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流の量は、駆動用ＴＦＴ１０８のゲート電極に入力される信号の電位の高さ（電圧）によって制御される。よって、発光素子１１０の画素電極にかかる電位は、駆動用ＴＦＴ１０８のゲート電極に入力されたアナログのビデオ信号の電位の高さによって決まる。そして発光素子１１０はアナログのビデオ信号の電位に制御されて発光を行う。
【００９４】
上述した動作を繰り返し、ソース信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了すると、第１のライン期間Ａ（Ｌａ１）が終了する。
【００９５】
そして次に第２のライン期間Ａ（Ｌａ２）となり、ゲート信号によって書き込み用ゲート信号線Ｇ２が選択される。そして第１のライン期間Ａ（Ｌａ１）と同様にソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。
【００９６】
そして全ての書き込み用ゲート信号線Ｇ１〜Ｇｙにゲート信号が入力されると、全てのライン期間Ａ（Ｌａ１〜Ｌａｙ）が終了する。
【００９７】
第１のライン期間Ｂ（Ｌｂ１）では、消去用ゲート信号線駆動回路から、消去用ゲート信号線Ｒ１に入力される信号によって、消去用ゲート信号線Ｒ１が選択される。
【００９８】
なお本明細書において、消去用ゲート信号線が選択されるとは、該消去用ゲート信号線に接続されたトランジスタが全てオンの状態になることを意味する。
【００９９】
次いで、第２のライン期間Ｂ（Ｌｂ２）となり、消去用ゲート信号線Ｒ２が選択される。このようにして、順に全ての消去用ゲート信号線Ｒ１〜Ｒｙが選択されると、ライン期間Ｂ（Ｌｂ１〜Ｌｂｙ）は終了する。
【０１００】
ここで、全ての画素の消去用ＴＦＴ１１５をオン状態を保持したままで、電源供給線Ｖ１〜Ｖｘに印加する電圧と、対向電源１０９に印加する電圧とを反転する。つまり、対向電極が発光素子１１０の陰極である場合には、対向電源１０９に印加する電圧を電源供給線Ｖ１〜Ｖｘに印加する電圧よりも高くする。そうすると発光素子１１０には、逆バイアスの電圧が印加される。発光素子１１０に逆バイアスを印加する期間を逆バイアス印加期間Ｔｇとよぶ。なお、電源供給線Ｖ１〜Ｖｘに印加する電圧値と、対向電源１０９に印加する電圧値を必ずしも正確に入れ替える必要はなく、対向電源１０９に印加する電庄が電源供給線Ｖ１〜Ｖｘに印加する電圧よりも高ければよく、その電圧値に制限はない。
【０１０１】
なお、本実施の形態では、１フレーム期間中に逆バイアス印加期間Ｔｇが１回出現するようにしたが、本発明はこれに限定されない。任意の数のフレーム期間毎に逆バイアス印加期間Ｔｇを設けてもよいし、１フレーム期間に複数の逆バイアス印加期間Ｔｇを設けてもよい。また、本実施の形態では、全ての消去用ゲート信号線Ｒ１〜Ｒｙを選択して、全ての発光素子に同時に逆バイアス印加期間Ｔｇを設けたが、本発明はこれに限定されない。任意の数のライン毎に逆バイアス印加期間Ｔｇを設けてもよい。
【０１０２】
逆バイアス印加期間Ｔｇが終了すると、第１のライン期間Ｃ（Ｌｃ１）となり、消去用ゲート信号線が非選択される。
【０１０３】
なお本明細書において、消去用ゲート信号線が非選択されるとは、該消去用ゲート信号線に接続されたトランジスタが全てオフの状態になることを意味する。
【０１０４】
次いで、第２のライン期間Ｃ（Ｌｃ２）となり、消去用ゲート信号線Ｒ２が非選択される。このようにして、順に全ての消去用ゲート信号線Ｒ１〜Ｒｙが非選択されると、ライン期間Ｃ（Ｌｃ１〜Ｌｃｙ）は終了する。
【０１０５】
ライン期間Ａ（Ｌａ１〜Ｌａｙ）、ライン期間Ｂ（Ｌｂ１、Ｌｂｙ）、逆バイアス印加期間Ｔｇ、ライン期間Ｃ（Ｌｃ１〜Ｌｃｙ）が終了すると、１フレーム期間が終了する。１フレーム期間中において全ての画素が表示を行い、１つの画像が形成される。
【０１０６】
以上のように、アナログのビデオ信号によって発光素子の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式では、ソース信号線に入力されるアナログのビデオ信号の電位の変化で階調表示が行われる。
【０１０７】
次いで、図８で示した発光装置をアナログ駆動で駆動させた場合において、全てのラインのフレーム期間（Ｆ）のタイミングチャートを図１０に示す。また、発光装置の構造に関しては、図３、図８の図面を適宜参照する。また、図９を用いて上述した本発明の駆動方法の説明と重なる箇所があるので、適宜参考にする。
【０１０８】
はじめに、書き込み用ゲート信号線駆動回路１０３から書き込み用ゲート信号線Ｇ１に入力されるゲート信号によって書き込み用ゲート信号線Ｇ１が選択される。よって書き込み用ゲート信号線Ｇ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【０１０９】
そして、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに入力されるアナログのビデオ信号が、スイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ１０８のゲート電極に入力される。
【０１１０】
このように、１ライン目の画素にアナログのビデオ信号が入力されると同時に、発光素子１１０が発光、または非発光を行い、１ライン目の画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。各ラインの表示期間Ｔｒが開始されるタイミングはそれぞれ時間差を有している。
【０１１１】
このように順に、全ての書き込み用ゲート信号線Ｇ１〜Ｇｙが選択され、全ての画素にアナログのビデオ信号が入力される。全ての画素にアナログのビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
【０１１２】
一方、書き込み期間Ｔａ１が終了すると、消去用ゲート信号線Ｒ１が選択され、消去用ゲート信号線Ｒ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１１５がオンの状態になる。そして、電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１１５を介して、駆動用ＴＦＴ１０８のゲート電極に与えられる。
【０１１３】
電源電位が駆動用ＴＦＴ１０８のゲート電極に与えられると、駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位は発光素子１１０の画素電極に与えられなくなり、１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇ１が選択されたときから、駆動用ＴＦＴ１０８のゲート電極が保持していたアナログのビデオ信号は、駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられることで消去される。よって消去用ゲート信号線Ｒ１に接続されている全ての画素（１ライン目の画素）が表示を行わなくなる。
【０１１４】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、消去用ゲート信号線Ｒ１が選択され、消去用ゲート信号線Ｒ１に接続された消去用ＴＦＴ１１５が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間Ｔｒと同様に、各ラインの非表示期間Ｔｄが開始されるタイミングはそれぞれ時間差を有している。
【０１１５】
そして消去用ゲート信号線Ｒ１に接続された消去用ＴＦＴ１１５がオンの状態に保たれたまま、次に消去用ゲート信号線Ｒ２が選択され、消去用ゲート信号線Ｒ２接続された消去用ＴＦＴ１１５がオンの状態になる。よって、消去用ゲート信号線Ｒ２に接続された消去用ＴＦＴ１１５が有する全ての画素（２ライン日の画素）が表示を行わない非表示の状態となる。
【０１１６】
そして順に、全ての消去用ゲート信号線が選択される。全ての消去用ゲート信号線Ｒ１〜Ｒｙが選択されたことにより、全ての消去用ＴＦＴ１１５が選択された状態になって、アナログのビデオ信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Ｔｅ１である。
【０１１７】
ここで、全ての画素が非表示期間Ｔｄ１である期間において、全ての消去用ＴＦＴ１１５をオン状態に保持したままで、電源供給線Ｖ１〜Ｖｘに印加する電圧と、対向電源１０９に印加する電圧とを反転する。つまり、対向電極が発光素子１１０の陰極である場合には、対向電源１０９に印加する電圧を電源供給線Ｖ１〜Ｖｘに印加する電圧よりも高くする。そうすると発光素子１１０には、逆バイアスの電圧が印加される。なお、電源供給線Ｖ１〜Ｖｘに印加する電圧値と、対向電源１０９に印加する電圧値を必ずしも正確に入れ替える必要はなく、対向電源１０９に印加する電圧が電源供給線Ｖ１〜Ｖｘに印加する電圧よりも高ければ、電圧値に制限はない。
【０１１８】
また、本実施の形態では、１フレーム期間中に逆バイアス印加期間Ｔｇが１回出現するようにしたが、本発明はこれに限定されない。任意の数のフレーム期間毎に逆バイアス印加期間Ｔｇを設けてもよいし、１フレーム期間に複数の逆バイアス印加期間Ｔｇを設けてもよい。また、本実施の形態では、全ての消去用ゲート信号線Ｒ１〜Ｒｙを選択して、全ての発光素子に同時に逆バイアス印加期間Ｔｇを設けたが、本発明はこれに限定されない。任意の数の画素毎に逆バイアス印加期間Ｔｇを設けてもよいし、任意の数のライン毎に逆バイアス印加期間Ｔｇを設けてもよい。
【０１１９】
逆バイアス印加期間Ｔｇが終了した後に、１ライン目のフレーム期間は終了して、ゲート信号による書き込み用ゲート信号線Ｇ１の選択が行われる。そして、１ライン目の画素にアナログのビデオ信号が入力される。このようにして順に各ラインのフレーム期間が終了すると、全ての書き込み用ゲート信号線が順に選択されていき、アナログビデオの信号が全ての画素に入力される。
【０１２０】
このようにして、各フレーム期間終了後は、再び書き込み用ゲート信号線が選択される、そして、アナログのビデオ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして、再び上述した動作を繰り返す。
【０１２１】
なお、全てのラインの１フレーム期間が終了すると、１つの画像を表示することが出来る。なお、本実施の形態の駆動方法において、各ラインのフレーム期間が開始されるタイミングはそれぞれ時間差を有している。
【０１２２】
本発明は上記構成のようにして、発光素子に逆方向バイアスの電圧を印加できる発光装置を提供する。また逆方向バイアスを印加することにより、発光素子の信頼性を向上させ、かつ長寿命化を達成した発光装置を提供する。
【０１２３】
【実施例】
（実施例１）
本実施の形態では、ｎビットのデジタルビデオ信号により２ｎ階調の表示を行う場合を説明したが、本実施例では、４ビットのデジタルビデオ信号により２４階調の表示を行う場合について図５を用いて説明する。図５（Ａ）は、書き込み期間Ｔａ、表示期間Ｔｒ、非表示期間Ｔｄ、逆バイアス印加期間Ｔｇなどのタイミングチャートを示す。図５（Ｂ）は発光素子１１０の陽極に与えられる電庄（ａｎｏｄｅ−Ｖｏｌｔ）を示し、図５（Ｃ）は発光素子１１０の陰極に与えられる電圧（ｃａｔｈｏｄｅ−Ｖｏｌｔ）を示す。
【０１２４】
はじめに、書き込み用ゲート信号線駆動回路１０３から書き込み用ゲート信号線Ｇ１に入力されるゲート信号によって書き込み用ゲート信号線Ｇ１が選択される。よって書き込み用ゲート信号線Ｇ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１０７がオンの状態になる。
【０１２５】
そして、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに入力される１ビット目のデジタルビデオ信号が、スイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ１０８のゲート電極に入力される。なお本明細書において、デジタルビデオ信号がスイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ１０８のゲート電極に入力されることを、画素にデジタルビデオ信号が入力されるとする。
【０１２６】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨ、一方がＬの電圧を有する信号である。
【０１２７】
本実施の形態では、デジタルビデオ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８はオフの状態となる。よって発光素子１１０の画素電極に電源電位が与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子１１０は発光しない。
【０１２８】
逆に、デジタルビデオ信号が「１」の情報を有していた場合、駆動用ＴＦＴ１０８はオンの状態となる。よって発光素子１１０の画素電極に電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子１１０は発光する。
【０１２９】
なお本実施の形態ではデジタルビデオ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８はオフの状態となり、「１」の情報を有していた場合、駆動用ＴＦＴ１０８はオンの状態となるが、本発明はこの構成に限定されない。デジタルビデオ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８がオンの状態となり、「１」の情報を有していた場合駆動用ＴＦＴ１０８がオフの状態となっても良い。
【０１３０】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、発光素子１１０が発光、または非発光を行い、１ライン目の画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタルビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１３１】
書き込み用ゲート信号線Ｇ１の選択が終了し、駆動用ＴＦＴ１０８へのデジタルビデオ信号の入力が終了すると、消去用ゲート信号線Ｒ１が選択される。そして消去用ゲート信号線Ｒ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ１１５がオンの状態になる。そして、電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１１５を介して、駆動用ＴＦＴ１１８のゲート電極に与えられる。
【０１３２】
電源電位が駆動用ＴＦＴ１０８のゲート電極に与えられると、駆動用ＴＦＴ１０８はオフの状態となる。よって電源電位は発光素子１１０の画素電極に与えられなくなり、１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン日の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇ１が選択されたときから、駆動用ＴＦＴ１０８のゲート電極が保持していたデジタルビデオ信号は、駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられることで消去される。よって、１ライン目の画素が表示を行わなくなる。
【０１３３】
このように順に、全ての書き込み用ゲート信号線Ｇ１〜Ｇｙが選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
【０１３４】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｒ１が選択され、消去用ゲート信号線Ｒ１に接続されている発光素子が全て非発光の状態になる。よって消去用ゲート信号線Ｒ１に接続されている発光素子を有する全ての画素（１ライン目の画素）が表示を行わなくなる。
【０１３５】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、消去用ゲート信号線Ｒ１が選択され、消去用ゲート信号線Ｒ１に接続された消去用ＴＦＴ１１５が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１３６】
そして消去用ゲート信号線Ｒ１に接続された消去用ＴＦＴ１１５がオンの状態に保たれたまま、次に消去用ゲート信号線Ｒ２が選択され、消去用ゲート信号線Ｒ２の接続された消去用ＴＦＴ１１５がオンの状態になる。よって、消去用ゲート信号線Ｒ２に接続された消去用ＴＦＴ１１５が有する全ての画素（２ライン目の画素）が表示を行わない非表示の状態となる。
【０１３７】
そして順に、全ての消去用ゲート信号線が選択される。全ての消去用ゲート信号線Ｒ１〜Ｒｙが選択されたことにより、全ての消去用ＴＦＴ１１５が選択された状態になって、１ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Ｔｅ１である。
【０１３８】
ここで、全ての画素が非表示期間Ｔｄ１である期間において、全ての消去用ゲート信号線Ｒ１〜Ｒｙを選択する。そして、全ての消去用ＴＦＴ１１５をオン状態に保った状態で、電源供給線Ｖ１〜Ｖｘに印加する電圧と、対向電源１０９に印加する電圧を反転する。すなわち、対向電源１０９に印加する電圧を電源供給線Ｖ１〜Ｖｘに印加する電圧をよりも高くする。そうすると発光素子１１０には、逆バイアスの電圧が印加される。発光素子１１０に逆バイアスを印加する期間を逆バイアス印加期間Ｔｇとよぶ。
【００１３９】
なお、図５（Ｂ）、図５（Ｃ）に示す電圧の値は一例であり、本発明はこれに限定されない。逆バイアス印加期間Ｔｇにおいては、対向電源１０９に印加する電圧が、電源供給線Ｖ１〜Ｖｘに印加する電圧よりも高ければよい。つまり、電源供給線Ｖ１〜Ｖｘに印加する電圧と、対向電源１０９に印加する電圧を必ずしも反転させる必要はなく、対向電源１０９に印加する電圧が電源供給線Ｖ１〜Ｖｘに印加する電圧よりも高ければよい。
【０１４０】
本実施の形態では、１フレーム期間中に逆バイアス印加期間Ｔｇが１回出現するようにしたが、本発明はこれに限定されない。任意の数のフレーム期間毎に逆バイアス印加期間Ｔｇを設けてもよいし、１フレーム期間に複数の逆バイアス印加期間Ｔｇを設けてもよい。また、本実施の形態では、全ての消去用ゲート信号線Ｒ１〜Ｒｙを選択して、全ての発光素子に同時に逆バイアス印加期間Ｔｇを設けたが、本発明はこれに限定されない。任意の数の画素毎に逆バイアス印加期間Ｔｇを設けてもよいし、任意の数のライン毎に逆バイアス印加期間Ｔｇを設けてもよい。
【０１４１】
また、本実施例では、１ライン目の画素は、非表示期間Ｔｄ１が終了すると同時に、逆バイアス印加期間Ｔｇが始まっている。また、２ライン目の画素は、非表示期間Ｔｄ１が終了する前に、逆バイアス印加期間Ｔｇが始まっている。そして、逆バイアス印加期間Ｔｇが終了すると同時に、非表示期間Ｔｄ１が始まり、その後表示期間Ｔａ１が始まる。また、最終ライン目の画素は、表示期間Ｔｒ１が終了すると同時に、逆バイアス印加期間Ｔｇが始まる。そして、逆バイアス印加期間Ｔｇが終了すると同時に、非表示期間Ｔｄ１が始まる。
【０１４２】
このように、各ラインの逆バイアス印加期間Ｔｇの開始されるタイミングはそれぞれ時間差を有しており、表示期間Ｔｒと非表示期間Ｔｄの境目に、逆バイアス印加期間Ｔｇが出現する場合もあるし、非表示期間Ｔｄの間に逆バイアス印加期間Ｔｇが出現し、該逆バイアス印加期間Ｔｇが終了すると、非表示期間Ｔｄに戻る場合がある。
【０１４３】
そして逆バイアス印加期間Ｔｇが終了すると、ゲート信号による書き込み用ゲート信号線Ｇ１の選択が行われる。そして、１ライン目の画素に２ビット目のデジタルビデオ信号が入力される。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１４４】
そして順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１４５】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｒ１が選択される。よって１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１４６】
そして順に、全ての消去用ゲート信号線Ｒ１〜Ｒｙが選択される。全ての消去用ゲート信号線Ｒ１〜Ｒｙがオフの対向電位に保たれ、２ビット目のデジタル信号により表示を行っていた全ての画素が非表示の状態になるまでの期間が消去期間Ｔｅ２である。
【０１４７】
上述した動作は４ビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。
【０１４８】
各ラインの画素の表示期間Ｔｒ１は、書き込み期間Ｔａ１において各ラインの画素にデジタルビデオ信号が書き込まれてから、消去期間Ｔｅ１において各ラインの消去用ＴＦＴ１１５が選択されるまでの期間である。
【０１４９】
また各ラインの画素の非表示期間Ｔｄ１は、消去期間Ｔｅ１において各ラインの画素の消去用ＴＦＴが選択されてから、次に出現する書き込み期間（この場合書き込み期間Ｔａ２）において各ラインの画素のスイッチング用ＴＦＴが選択されて各ラインの画素にデジタルビデオ信号が書き込まれるまでの期間である。そして表示期間（Ｔｒ２〜Ｔｒ４）と非表示期間（Ｔｄ２〜Ｔｄ４）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれの期間が定められる。
【０１５０】
全ての表示期間Ｔｒ１〜Ｔｒ４が終了すると、１つの画像を表示することができる。本発明において、１つの画像が表示される期間を１フレーム期間（Ｆ）と呼ぶ。なお本発明の駆動方法において、フレーム期間（Ｆ）は各ラインの画素ごとに異なっている。ｙライン目の画素のフレーム期間は、ほぼ書き込み期間Ｔａ１の長さ分だけ、１ライン目の画素のフレーム期間の開始より遅れて開始される。
【０１５１】
そして１フレーム期間終了後は、再び書き込み用ゲート信号線Ｇ１がゲート信号によって選択される。そして、１ビット目のデジタルビデオ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１５２】
また本発明では、全ての書き込み期間の長さの和が１フレーム期間の長さよりも短いことが重要である。なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２０：２１：２２：…：２ｎ−２：２ｎ−１とすることが必要である。この表示期間の組み合わせで２ｎ階調のうち所望の階調表示を行うことができる。
【０１５３】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互いに重ならない順序の方がより好ましい。
【０１５４】
本発明は上記構成のようにして、階調を低下させることなく、発光素子に逆方    向バイアスの電圧を印加できる発光装置を提供する。また逆方向バイアスを印加することにより、発光素子の信頼性を向上させ、かつ長寿命化を達成した発光装置を提供する。
【０１５５】
なお本実施例は、実施の形態１．２と組み合わせて実施することが可能である。
【０１５６】
（実施例２）
本実施例では、逆バイアス印加期間Ｔｇにおける画素電極（ａｎｏｄｅ）に印加される電圧と、対向電極（ｃａｔｈｏｄｅ）に印加される電圧の関係を図６を用いて説明する。なお、本実施例では、１画素がＲ（赤）、Ｇ（緑）、Ｂ（青）の３つの副画素を有するカラーの発光装置について説明する。
【０１５７】
図６（Ａ）は、副画素（Ｒ）の画素電極と対向電極に印加される電圧を示し、図６（Ｂ）は、副画素（Ｂ）の画素電極と対向電極に印加される電圧を示している。また図６（Ｃ）は、副画素（Ｇ）の画素電極と対向電極に印加される電圧を示している。なお、図６（Ａ）〜（Ｃ）のグラフの縦軸は電圧を示し、横軸は時間を示している。また、説明を簡単にするために、グラフの縦軸に数字を付したが本発明はこれに限定されない。
【０１５８】
図６から分かるように、副画素（Ｒ）、副画素（Ｂ）、副画素（Ｇ）の画素電極に印加される電圧はそれぞれ異なっている。一方、副画素（Ｒ）、副画素（Ｂ）、副画素（Ｇ）の対向電極に印加される電圧は同じである。これは、図２、図３で示すように発光素子１１０の対向電極に接続されている対向電源１０９が全画素で共通であるためである。
【０１５９】
図６（Ａ）に示すように、副画素（Ｒ）の画素電極に印加される電圧（４．０Ｖ）は、他の副画素に印加される電圧よりも大きい。そのため、逆バイアス印加期間Ｔｇにおいては、副画素（Ｒ）の画素電極には、対向電極に印加されていた電圧を反転させた電圧（１．０Ｖ）が印加される。また副画素（Ｒ）の対向電極には、画素電極に印加されていた電圧を反転させた電圧（４．０Ｖ）が印加される。
【０１６０】
次いで、図６（Ｂ）に示すように、副画素（Ｂ）の画素電極に印加される電圧は、副画素（Ｒ）に印加される画素電極よりは小さく、副画素（Ｇ）に印加される画素電極よりは大きい。そのため、逆バイアス印加期間Ｔｇにおいては、副画素（Ｂ）の画素電極には、電圧（２．０Ｖ）が印加される。また副画素（Ｂ）の対向電極には、画素電極に印加されていた電圧を反転させた電庄（４．０Ｖ）が印加される。
【０１６１】
また、図６（Ｃ）に示すように、副画素（Ｇ）の画素電極に印加される電圧は、他の副画素に印加される電庄よりも小さい。そのため、逆バイアス印加期間Ｔｇにおいては、副画素（Ｇ）の画素電極には、電圧（３．０Ｖ）が印加される。また副画素（Ｇ）の対向電極には、画素電極に印加されていた電圧を反転させた電圧（４．０Ｖ）が印加される。副画素（Ｇ）の場合には、画素電極に印加される電圧が、逆バイアス印加期間Ｔｇにおいて大きくなっている。しかし、画素電極に印加される電圧（３．０Ｖ）よりも、対向電極に印加される電圧（４．０Ｖ）の方が大きくなっており、逆バイアスをかけることが出来る。
【０１６２】
上記の構成により、１画素がＲ（赤）、Ｇ（緑）、Ｂ（青）の３つの副画素を有するカラーの発光装置に逆バイアスをかけることが出来る。
【０１６３】
また、本実施例においては、逆バイアス印加期間Ｔｇにおいて、副画素（Ｂ）、副画素（Ｇ）の画素電極に印加する電圧を変化させたが、本発明はこれに限定されない。図６（Ｂ）、図６（Ｃ）から分かるように、副画素（Ｂ）の画素電極、副画素（Ｇ）の画素電極に印加する電庄は、固定したままであっても逆パイアスをかけることが出来るため、固定したままでもよい。
【０１６４】
なお、本実施例においては、副画素（Ｒ）、副画素（Ｂ）、副画素（Ｇ）のそれぞれに逆バイアスをかけたが本発明はこれに限定されない。任意の副画素のみに逆バイアスをかけるようにしてもよい。また本実施例においては、副画素（Ｒ）、副画素（Ｂ）、副画素（Ｇ）のそれぞれに異なる逆バイアスをかけたが、本発明にはこれに限定されず、一部又は全ての副画素に同一の逆バイアスをかけてもよい。
【０１６５】
本実施例は、実施の形態１、２及び実施例１と自由に組み合わせる事が可能である。
【０１６６】
（実施例３）
本実施例では、図１で示した発光装置の駆動回路の詳しい構成について、図７を用いて説明する。
【０１６７】
ソース信号線駆動回路１０２は基本的にシフトレジスタ１０２ａ、ラッチ（Ａ）（第１のラッチ）１０２ｂ、ラッチ（Ｂ）（第２のラッチ）１０２ｃを有している。
【０１６８】
ソース信号線駆動回路１０２において、シフトレジスタ１０２ａにクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１０２ａは、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に生成し、ラッチ（Ａ）１０２ｂに入力する。
【０１６９】
なお図７では図示しなかったが、シフトレジスタ１０２ａから出力されたタイミング信号をバッファ等（図示せず）によって緩衝増幅してから、後段の回路であるラッチ（Ａ）１０２ｂに入力しても良い。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの“鈍り”を防ぐために、このバッファが設けられる。
【０１７０】
ラッチ（Ａ）１０２ｂは、ｎビットのデジタルビデオ信号（ｎ  ｂｉｔ  ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｓｉｇｎａｌｓ）を処理する複数のステージのラッチを有している。ラッチ（Ａ）１０２ｂは、タイミング信号が入力されると、ソース信号線駆動回路１０２の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０１７１】
なお、ラッチ（Ａ）１０２ｂにデジタルビデオ信号を取り込む際に、ラッチ（Ａ）１０２ｂが有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１０２ｂが有する複数のステージのラッチをいくつかのグループに分け、グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１７２】
ラッチ（Ａ）１０２ｂの全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ（Ａ）１０２ｂ中で一番左側のステージのラッチにデジタルビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１７３】
１ライン期間が終了すると、ラッチ（Ｂ）１０２ｃにラツチシグナル（Ｌａｔｃｈ  Ｓｉｇｎａｌ）が供給される。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持されているデジタルビテタオ信号は、ラッチ（Ｂ）１０２ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステージのラッチに書き込まれ、保持される。
【０１７４】
デジタルビデオ信号をラッチ（Ｂ）１０２ｃに送出し終えたラッチ（Ａ）１０２ｂには、シフトレジスタ１０２ａからのタイミング信号に基づき、ソース信号線駆動回路１０２の外部から入力されるデジタルビデオ信号の書き込みが順次行われる。
【０１７５】
この２順目の１ライン期間中には、ラッチ（Ｂ）１０２ｂに書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０１７６】
一方、書き込み用ゲート信号線駆動回路１０３は、シフトレジスタ１０３ａ、バッファ１０３ｂを有している。また場合によっては、シフトレジスタ１０３ａ、バッファ１０３ｂの他にレベルシフトを有していても良い。
【０１７７】
消去用ゲート信号線駆動回路１０４は、シフトレジスタ１０４ａ、バッファ１０４ｂを有している。また場合によっては、シフトレジスタ１０４ａ、バッファ１０４ｂの他にレベルシフトを有していても良い。
【０１７８】
書き込み用ゲート信号線駆動回路１０３及び消去用ゲート信号線駆動回路１０４において、シフトレジスタ１０３ａ、１０４ａからのタイミング信号がバッファ（図示せず）に供給され、対応する書き込み用ゲート信号線、消去用ゲート信号線にそれぞれ供給される。
【０１７９】
書き込み用ゲート信号線には、１ライン分のスイッチング用ＴＦＴのゲート電極が接続されており、１ライン分全てのスイッチング用ＴＦＴを同時にオンにしなくてはならないので、バッファ１０３ｂは大きな電流を流すことが可能なものが用いられる。また、消去用ゲート信号線には、１ライン分の消去用ＴＦＴのゲート電極が接続されており、１ライン分全ての消去用ＴＦＴを同時にオンにしなくてはならないので、バッファ１０３ｂは大きな電流を流すことが可能なものが用いられる。
【０１８０】
なお本実施例は、実施の形態１、２及び実施例１、２と自由に組み合わせて実施することが可能である。
【０１８１】
（実施例４）
本実施例では、本発明を用いて発光装置の断面構造の槻略について、図１１を用いて説明する。なお本実施例では、図１１に示すように、駆動回路部に関しては基本単位であるｎチャネル型ＴＦＴ１５０、ｐチャネル型ＴＦＴ１５１を図示し、画素部に関してはスイッチング用ＴＦＴ１０７、駆動用ＴＦＴ１０８を図示する。
【０１８２】
図１１において、５０１は基板、５０２は下地となる絶縁膜（以下、下地膜という）である。基板５０１としては透光性基板、代表的には方ラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることが出来る。
【０１８３】
なお、下地膜５０２は石英基板などには設けなくてもよく、可動性イオンを含む基板や導電性を有する基板に特に有効である。また下地膜５０２としては、酸化珪素膜、窒化珪素膜もしくは窒化酸化珪素膜などの珪素（シリコン）を含む絶嫁膜を用いればよい。
【０１８４】
１０７はスイッチング用ＴＦＴであり、１０８は駆動用ＴＦＴであり、それぞれｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴで形成されている。なお本発明はこれに限定されず、スイッチング用ＴＦＴ１０７、駆動用ＴＦＴ１０８は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも構わない。
【０１８５】
スイッチング用ＴＦＴ１０７は、ソース領域５０９、ドレイン領域５１１、分離領域５１０及びチャネル形成領域５１２、５１３を含む活性層と、ゲート絶縁膜５１７と、ゲート電極５２１、５２２と、第１層間絶縁膜５２４と、ソース配線５２８と、ソース信号線５２０と、ドレイン配線５２９とを有している。
【０１８６】
また、図１０に示すスイッチング用ＴＦＴ１０７は、ゲート電極５２１、５０２２が電気的に接続されており、いわゆるダブルゲート構造となっている。もちろん、ダブルゲート構造だけでなく、トリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域と有する活性層と含む構造）であってもよい。マルチゲート構造は、オフ電流を低減する上で極めて有効である。
【０１８７】
次に、駆動用ＴＦＴ１０８は、ソース領域５１５、ドレイン領域５１４及びチャネル形成領域５１６を含む活性層と、ゲート絶縁膜５１７と、ゲート電極５２３と、第１層間絶縁膜５２４と、ソース配線５３１と、ドレイン配線５３０とを有している。
【０１８８】
また、スイッチング用ＴＦＴ１０７のドレイン領域５１１は、駆動用ＴＦＴ１０８のゲート電極５２３に接続されている。図示はしていないが、具体的には、駆動用ＴＦＴ１０８のゲート電極５２３は、スイッチング用ＴＦＴ１０７のドレイン領域５１１とドレイン配線（接続配線ともいえる）５２９を介して電気的に接続されている。また、駆動用ＴＦＴ１０８のソース配線５３１は電源供給線（図示せず）に接続される。
【０１８９】
ｎチャネル型ＴＦＴ１５０は、ソース領域５０３、ドレイン領域５０４及びチャネル形成領域５０５を含む活性層と、ゲート絶縁膜５１７と、ゲート電極５１８と、第１層間絶縁膜５２４と、ソース配線５２５と、ドレイン配線５２６とを有している。
【０１９０】
ｐチャネル型ＴＦＴ１５１は、ソース領域５０７、ドレイン領域５０６及びチャネル形成領域５０８を含む活性層と、ゲート絶縁膜５１７と、ゲート電極５１９と、第１層間絶縁膜５２４と、ソース配線５２７と、ドレイン配線５２６とを有している。
【０１９１】
ドレイン配線５２６によって、ｎチャネル型ＴＦＴ１５０のドレイン領域５０４と、ｐチャネル型ＴＦＴ１５１のドレイン領域５０６は、互いに電気的に接続される。
【０１９２】
また、５３３は、透明導電膜でなる画素電極（発光素子の陽極）である。画素電極５３３は、駆動用ＴＦＴ１０８のドレイン配線５０３０と接して形成される。
【０１９３】
ｎチャネル型ＴＦＴ１５０、ｐチャネル型ＴＦＴ１５１、スイッチング用ＴＦＴ１０７、駆動用ＴＦＴ１０８等のＴＦＴの上に、第２層間絶縁膜５３２が設けられる。
【０１９４】
第２層間絶縁膜５３２は、画素電極５３３上に、テーバー形状の側壁の開口部を有する、バンクとして機能する。
【０１９５】
第２層間絶緯膜５３２上に、有機化合物層５３４が設けられる。有機化合物層５０３４は、公知の発光材料を用いて単層または積層構造で形成される。
【０１９６】
有機化合物層５０３４上には、対向電極として、発光素子の陰極５３５が形成される。なお、本明細書中では、陽極、有機化合物層及び陰極で形成される素子を発光素子と呼ぶ。
【０１９７】
また、５３６は、パッシベーション膜であり、有機化合物層５３４を水分から保護する。
【０１９８】
なお本実施例は、実施の形態１、２及び実施例１乃至実施例３と自由に組み合わせて実施することが可能である。
【０１９９】
（実施例５）
本実施例では、本発明を用いて発光装置を作製した例について、図１２を用いて説明する。
【０２００】
図１２（Ａ）は、画素部が形成されたトランジスタ基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ’における断面図、図１２（Ｃ）は図１２（Ａ）のＢ−Ｂ’における断面図である。
【０２０１】
基板４０１上に設けられた画素部４０２と、ソース信号線駆動回路４０３と、書き込み用ゲート信号線駆動回路４０４ａ、消去用ゲート信号線駆動回路４０４ｂとを囲むようにして、シール材４０９が設けられている。また画素部４０２と、ソース信号線駆動回路４０３と、書き込み用ゲート信号駆動回路４０４ａと、消去用ゲート信号線駆動回路４０４ｂとの上にシーリング材４０８が設けられている。よって画素部４０２と、ソース信号線駆動回路４０３と、書き込み用ゲート信号駆動回路４０４ａと、消去用ゲート信号線駆動回路４０４ｂとは、基板４０１とシール材４０９とシーリング材４０８とによって、充填材４２０で密封されている。
【０２０２】
また基板４０１上に設けられた画素部４０２と、ソース信号線駆動回路４０３と、書き込み用ゲート信号線駆動回路４０４ａと、消去用ゲート信号線駆動回路４０４ｂとは、複数のトランジスタを有している。図１２（Ｂ）では代表的に、下地膜４１０上に形成された、ソース信号線駆動回路４０３に含まれる駆動回路用トランジスタ（但し、ここではｎチャネル型トランジスタとｐチャネル型トランジスタを図示する）４２１及び画素部４０２に含まれる第２のトランジスタ（発光素子への電流を制御するトランジスタ）４２２を図示した。
【０２０３】
本実施例では、駆動回路用トランジスタ４２１には公知の方法で作製されたｐチャネル型トランジスタまたはｎチャネル型トランジスタが用いられ、第２のトランジスタ４２２には公知の方法で作製されたｐチャネル型トランジスタが用いられる。また、画素部４０２には第２のトランジスタ４２２のゲートに接続された保持容量（図示せず）が設けられる。
【０２０４】
駆動回路用トランジスタ４２１及び第２のトランジスタ４２２上には層間絶縁膜（平坦化膜）４２１が形成され、その上に第２のトランジスタ４２２のドレインと電気的に接続する画素電極（陽極）４２３が形成される。画素電極４２３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２０５】
そして、画素電極４２３の上には絶縁膜４３２が形成され、絶縁膜４３２は画素電極４２３の上に開口部が形成されている。この開口部において、画素電極４２３の上には有機化合物層４２４が形成される。有機化合物層４２４は公知の有機発光材料または無機発光材料を用いて。公知の蒸着技術もしくは塗布法技術を用いて作成される。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２０６】
有機化合物層４２４の上には遮光性を有する導電膜（代表的にはアルミニウム、鋼もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２５が形成される。また、陰極４２５と有機化合物層４２４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２５は所定の電庄が与えられている。
【０２０７】
以上のようにして、画素電極（陽極）４２３、有機化合物層４２４及び陰極４２５からなる発光素子４３３が形成される。そして発光素子４３３を覆うように、絶縁膜４３２上に保護膜４３３が形成されている。保護膜４３３は、発光素子４３３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２０８】
４０５ａは電源供給線に接続された引き回し配線であり、第２のトランジスタ４２２のソース領域に電気的に接続されている。引き回し配線４０５ａはシール材４０９と基板４０１との間を通り、異方導電性フィルム４３０を介してＦＰＣ４０６が有するＦＰＣ用配線４３１に電気的に接続される。
【０２０９】
シーリング材４０８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。  また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２１０】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２１１】
また、充填材としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルプチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２１２】
また充填材を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４０８の基板４０１側の面に凹部４０７を設けて吸湿性物質または酸素を吸着しうる物質４２７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２７が飛び散らないように、凹部カバー材４２８によって吸湿性物質または酸素を吸着しうる物質４２７は凹部４０７に保持されている。なお凹部カバー材４２８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２７を設けることで、ＯＬＥＤ４３３の劣化を抑制できる。
【０２１３】
図１２（Ｃ）に示すように、画素電極４２３が形成されると同時に、引き回し配線４０５ａ上に接するように導電性膜４２３ａが形成される。
【０２１４】
また、異方導電性フィルム４３０は導電性フィラー４３０ａを有している。基板４０１とＦＰＣ４０６とを熱庄着することで、基板４０１上の導電性膜４２３ａとＦＰＣ４０６上のＦＰＣ用配線４３１とが、導電性フィラー４３０ａによって電気的に接続される。
【０２１５】
なお本実施例は、実施の形態１、２及び実施例１乃至実施例４と自由に組み合わせて実施することが可能である。
【０２１６】
【発明の効果】
本発明は上記構成のようにして、階調を低下させることなく発光素子に逆方向バイアスを印加できる発光装置を提供することが出来る。また逆方向バイアスを印加することにより、発光素子の信頼性を向上させ、かつ長寿命化を達成した発光装置を提供することが出来る。
【０２１７】
【図面の簡単な説明】
【図１】本発明の駆動方法が適用される発光装置の概略図。
【図２】本発明の駆動方法が適用される発光装置の画素部の回路図。
【図３】本発明の駆動方法が適用される発光装置の画素の回路図。
【図４】本発明の発光装置の駆動方法を説明する図（ｎビット）。
【図５】本発明の発光装置の駆動方法を説明する図（４ビット）。
【図６】本発明の発光装置（カラー）の画素に印加する電圧と時間の関係を示す図。
【図７】本発明の駆動方法が適用される発光装置の駆動回路の構成を示す可既略図。
【図８】本発明の駆動方法が適用される発光装置の駆動回路の構成を示す概略図。
【図９】本発明の発光装置の駆動方法を説明する図（アナログ駆動）。
【図１０】本発明の発光装置の駆動方法を示す図（アナログ駆動）。
【図１１】本発明の駆動方法が適用される発光装置の断面構造を示す図。
【図１２】本発明の駆動方法が適用される発光装置の上面図と断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004233801.tif 000011
【図１０】
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【図１１】
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【図１２】
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