(57)【要約】【課題】本発明の目的は、映像信号におけるジッタをキャンセルするためのジッタ・キャンセル装置を提供する【解決手段】ジッタ・キャンセル装置Ａは、基準となる内部同期信号とこれとは異なる外部同期信号を用いての映像信号の処理のため、外部同期信号発生部３により外部基準信号から外部同期信号を発生する。ジッタ検出部５は、内部同期信号と外部同期信号との間の時間差におけるジッタである時間差ジッタを検出する。外部同期信号発生部３は、検出された時間差ジッタに応答して、外部同期信号発生動作を制御することにより、時間差ジッタを減少させるよう動作する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準となる第１同期信号とこれとは異なる第２同期信号を用いての映像信号の処理において、該映像信号の所定期間の単位における映像信号ジッタをキャンセルするジッタ・キャンセル方法であって、
前記第２同期信号を外部基準信号から発生する第２同期信号発生動作を実行するステップと、
前記第１同期信号と前記第２同期信号との間の時間差におけるジッタである時間差ジッタを検出する時間差ジッタ検出ステップと、
該時間差ジッタに応答して前記第２同期信号発生動作を制御することにより、前記時間差ジッタを減少させる時間差ジッタ減少ステップと、
から成るジッタ・キャンセル方法。
【請求項２】
請求項１記載の方法において、前記第２同期信号発生動作は、
前記外部基準信号から原始同期信号を発生するステップと、
前記原始同期信号を選択した遅延選択量だけ遅延させて、遅延同期信号を発生する遅延ステップと、
前記遅延同期信号を前記映像信号とタイミング整合させて、前記第２同期信号を発生するタイミング整合ステップと、
を含むこと、
を特徴とするジッタ・キャンセル方法。
【請求項３】
請求項２記載の方法において、前記遅延ステップは、
互いに異なった前記遅延選択量をもつ複数の遅延同期信号を発生するステップと、
前記複数の遅延同期信号のうちから、前記選択した遅延選択量をもつ１つの遅延同期信号を選択するステップと、
を含むこと、
を特徴とするジッタ・キャンセル方法。
【請求項４】
請求項２記載の方法において、前記タイミング整合ステップは、前記映像信号から得た基準クロックを使用すること、を特徴とするジッタ・キャンセル方法。
【請求項５】
請求項４記載の方法において、前記タイミング整合ステップは、
前記遅延第２同期信号を前記基準クロックに基づきサンプリングしてサンプル同期信号を発生するステップと、
該サンプル同期信号に基づき、前記映像信号にタイミング整合した前記第２同期信号を発生するステップと、
を含むこと、
を特徴とするジッタ・キャンセル方法。
【請求項６】
請求項２記載の方法において、前記時間差ジッタを検出するステップは、
前記第１同期信号に対する前記第２同期信号の位相差を、前記所定期間毎に検出するステップと、
隣接する２つの前記所定期間における前記位相差が、一致するか否か判定し、不一致の場合にこれを表す不一致信号を発生するステップと、
前記不一致信号の数をカウントして、このカウント結果に応じて前記遅延選択量を指定する遅延選択信号を発生するステップと、
を含むこと、
を特徴とするジッタ・キャンセル方法。
【請求項７】
請求項６記載の方法において、前記時間差ジッタ減少ステップは、前記遅延選択信号に応答して、前記遅延選択量を増減させること、を特徴とするジッタ・キャンセル方法。
【請求項８】
請求項７記載の方法において、前記遅延選択量の増減は、１回当たり、所定の単位遅延で行うこと、を特徴とするジッタ・キャンセル方法。
【請求項９】
請求項７記載の方法において、前記遅延選択量は、最初はゼロに等しく設定すること、を特徴とするジッタ・キャンセル方法。
【請求項１０】
請求項１から９のいずれかに記載の方法において、
前記第１同期信号は、前記の処理する映像信号から発生する内部同期信号であり、
前記第２同期信号は、前記外部同期信号から発生する外部同期信号であること、
を特徴とするジッタ・キャンセル方法。
【請求項１１】
請求項１から９のいずれかに記載の方法において、前記同期信号は、トリガ信号を構成すること、を特徴とするジッタ・キャンセル方法。
【請求項１２】
基準となる第１同期信号とこれとは異なる第２同期信号を用いての映像信号の処理において、該映像信号の所定期間の単位における映像信号ジッタをキャンセルするジッタ・キャンセル装置であって、
外部基準信号を受けて原始第２同期信号を発生する同期信号発生手段と、
前記第１同期信号と前記第２同期信号とを受けるように接続しており、これら第１および第２の同期信号の間の時間差におけるジッタを検出して、該時間差ジッタを表す時間差ジッタ信号を発生する時間差ジッタ検出手段と、
前記原始第２同期信号と前記時間差ジッタ信号とを受けるように接続しており、前記時間差ジッタ信号に応答して選択した遅延選択量だけ前記原始第２同期信号を遅延させることにより遅延第２同期信号を発生する遅延手段と、
前記遅延第２同期信号から、前記映像信号にタイミング整合させた前記第２同期信号を発生するタイミング整合手段と、
から成るジッタ・キャンセル装置。
【請求項１３】
請求項１２記載の装置において、前記遅延手段は、
互いに異なった前記遅延選択量をもつ複数の遅延同期信号を発生する遅延信号発生手段と、
前記複数の遅延同期信号を受けるように接続しており、これら複数の遅延同期信号のうちから、前記選択した遅延選択量をもつ１つの遅延同期信号を選択する選択手段と、
を含むこと、
を特徴とするジッタ・キャンセル装置。
【請求項１４】
請求項１３記載の装置において、前記複数の遅延同期信号は、順番に所定の単位遅延量だけ異なること、を特徴とするジッタ・キャンセル装置。
【請求項１５】
請求項１３記載の装置において、前記遅延手段は、ディレイラインを含むこと、を特徴とするジッタ・キャンセル装置。
【請求項１６】
請求項１２記載の装置において、前記タイミング整合手段は、前記映像信号から得た基準クロックを使用すること、を特徴とするジッタ・キャンセル装置。
【請求項１７】
請求項１６記載の装置において、前記タイミング整合手段は、
前記遅延第２同期信号を前記基準クロックに基づきサンプリングしてサンプル同期信号を発生するサンプリング手段と、
該サンプル同期信号に基づき、前記映像信号にタイミング整合した前記第２同期信号を発生する手段と、
を含むこと、
を特徴とするジッタ・キャンセル装置。
【請求項１８】
請求項１６記載の装置において、前記原始第２同期信号を遅延させる前記遅延選択量の最大値は、前記基準クロックの１周期未満であること、を特徴とするジッタ・キャンセル装置。
【請求項１９】
請求項１２記載の装置において、前記時間差ジッタ検出手段は、
前記第１同期信号に対する前記第２同期信号の位相差を、前記所定期間毎に検出する位相差検出手段と、
隣接する２つの前記所定期間における前記位相差が、一致するか否か判定し、不一致の場合にこれを表す不一致信号を発生する一致検出手段と、
を含むこと、
を特徴とするジッタ・キャンセル装置。
【請求項２０】
）請求項１９記載の装置において、前記時間差ジッタ検出手段は、さらに、
前記不一致信号の数をカウントして、このカウント結果に応じて前記遅延選択量を指定する遅延選択信号を発生するジッタ減少手段を備え、
これにより前記遅延選択信号に応答して、前記遅延選択量を増減させること、を特徴とするジッタ・キャンセル装置。
【請求項２１】
請求項２０記載の装置において、前記遅延選択量の増減は、１回当たり、所定の単位遅延で行うこと、を特徴とするジッタ・キャンセル装置。
【請求項２２】
請求項２０記載の装置において、前記遅延選択量は、最初はゼロに等しく設定すること、を特徴とするジッタ・キャンセル装置。
【請求項２３】
請求項１２から２２のいずれかに記載の装置において、
前記第１同期信号は、前記の処理する映像信号から発生する内部同期信号であり、
前記第２同期信号は、前記外部同期信号から発生する外部同期信号であること、
を特徴とするジッタ・キャンセル装置。
【請求項２４】
請求項１２から２２のいずれかに記載の装置において、前記所定期間は、フレーム期間または水平期間であること、を特徴とするジッタ・キャンセル装置。
【請求項２５】
請求項１２から２２のいずれかに記載の装置において、前記同期信号は、フレーム信号または水平同期信号であること、を特徴とするジッタ・キャンセル装置。
【請求項２６】
請求項１２から２２のいずれかに記載の装置において、前記外部基準信号は、前記映像信号と同じまたは異なったタイプの映像信号であること、を特徴とするジッタ・キャンセル装置。
【請求項２７】
請求項１２から２２のいずれかに記載の装置において、前記映像信号の処理は、映像信号の波形表示を含むこと、を特徴とするジッタ・キャンセル装置。
【請求項２８】
請求項１２から２７記載のジッタ・キャンセル装置を備えた映像信号処理装置。
【請求項２９】
請求項１２記載の装置において、前記映像信号処理装置は、ウェーブフォーム・モニタであること、を特徴とする映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テレビジョン信号等の映像信号の処理の分野に関し、特に映像信号におけるジッタのキャンセルの方法および装置に関するものである。
【０００２】
【従来の技術】
従来、映像信号処理装置、例えばウェーブフォーム・モニタのような波形表示装置においては、映像信号（またはテレビジョン信号）の入力を受けてその波形表示を行う際、受けた映像信号入力から得る同期信号とは別の同期信号を外部から受けて使用する場合がある。例えば、テレビジョン・プログラムの制作をするスタジオ等では、スタジオ内で使用する多数の映像信号プログラムを互いに同期させるため、１つの基準信号を用意し、そしてそれら多数の映像信号プログラムをその基準信号に同期させるようにしている。従来、そのような外部の基準信号から、映像信号用の同期信号（またはトリガ信号）を生成する技術が知られている（例えば、特許文献１参照）。この技術によるトリガ生成回路では、トリガ信号の生成のため、垂直同期信号に位相ロックするＰＬＬ回路、または垂直同期信号で起動されるカウンタを用い、これによって、入力として受けた映像信号の映像信号タイプ（インタレースまたはノンインタレースのＳＤＴＶ（標準品位テレビジョン信号）またはＨＤＴＶ（高品位テレビジョン信号））に関する水平走査線周期で、トリガ信号を発生するように構成されている。
【０００３】
しかし、上記のようなトリガ生成回路を用いた波形表示装置においては、外部から発生する外部トリガ信号と、映像信号入力から発生する内部的に発生する内部トリガ信号との間で切り替えたときに、フレーム周期あるいは水平走査線周期で映像信号にジッタが生ずることがあった。
【０００４】
【特許文献１】
特開平１１−２１５４４７号公報
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、映像信号におけるジッタをキャンセルするためのジッタ・キャンセルの方法および装置を提供することである。
【０００６】
本発明の別の目的は、このようなジッタ・キャンセル法を組み込んだ映像信号処理装置を提供することである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明による、基準となる第１同期信号とこれとは異なる第２同期信号を用いての映像信号の処理において、該映像信号の所定期間の単位における映像信号ジッタをキャンセルするジッタ・キャンセル方法は、前記第２同期信号を外部基準信号から発生する第２同期信号発生動作を実行するステップと、前記第１同期信号と前記第２同期信号との間の時間差におけるジッタである時間差ジッタを検出する時間差ジッタ検出ステップと、該時間差ジッタに応答して前記第２同期信号発生動作を制御することにより、前記時間差ジッタを減少させる時間差ジッタ減少ステップと、から成る。
【０００８】
本発明によれば、前記第２同期信号発生動作は、前記外部基準信号から原始同期信号を発生するステップと、前記原始同期信号を選択した遅延選択量だけ遅延させて、遅延同期信号を発生する遅延ステップと、前記遅延同期信号を前記映像信号とタイミング整合させて、前記第２同期信号を発生するタイミング整合ステップと、を含むようにできる。また、前記遅延ステップは、互いに異なった前記遅延選択量をもつ複数の遅延同期信号を発生するステップと、前記複数の遅延同期信号のうちから、前記選択した遅延選択量をもつ１つの遅延同期信号を選択するステップと、を含むようにできる。
【０００９】
さらに、前記タイミング整合ステップは、前記映像信号から得た基準クロックを使用するようにできる。この場合、前記タイミング整合ステップは、前記遅延第２同期信号を前記基準クロックに基づきサンプリングしてサンプル同期信号を発生するステップと、該サンプル同期信号に基づき、前記映像信号にタイミング整合した前記第２同期信号を発生するステップと、を含むようにできる。
【００１０】
また、本発明によれば、前記時間差ジッタを検出するステップは、前記第１同期信号に対する前記第２同期信号の位相差を、前記所定期間毎に検出するステップと、隣接する２つの前記所定期間における前記位相差が、一致するか否か判定し、不一致の場合にこれを表す不一致信号を発生するステップと、前記不一致信号の数をカウントして、このカウント結果に応じて前記遅延選択量を指定する遅延選択信号を発生するステップと、を含むようにできる。この場合、前記時間差ジッタ減少ステップは、前記遅延選択信号に応答して、前記遅延選択量を増減させるようにできる。前記遅延選択量の増減は、１回当たり、所定の単位遅延で行うようにすることができる。また、前記遅延選択量は、最初はゼロに等しく設定することができる。
【００１１】
また、本発明によれば、前記第１同期信号は、前記の処理する映像信号から発生する内部同期信号とし、前記第２同期信号は、前記外部同期信号から発生する外部同期信号とすることができる。前記同期信号は、トリガ信号を構成するものとすることができる。
【００１２】
また、本発明による、基準となる第１同期信号とこれとは異なる第２同期信号を用いての映像信号の処理において、該映像信号の所定期間の単位における映像信号ジッタをキャンセルするジッタ・キャンセル装置は、外部基準信号を受けて原始第２同期信号を発生する同期信号発生手段と、前記第１同期信号と前記第２同期信号とを受けるように接続しており、これら第１および第２の同期信号の間の時間差におけるジッタを検出して、該時間差ジッタを表す時間差ジッタ信号を発生する時間差ジッタ検出手段と、前記原始第２同期信号と前記時間差ジッタ信号とを受けるように接続しており、前記時間差ジッタ信号に応答して選択した遅延選択量だけ前記原始第２同期信号を遅延させることにより遅延第２同期信号を発生する遅延手段と、前記遅延第２同期信号から、前記映像信号にタイミング整合させた前記第２同期信号を発生するタイミング整合手段と、から成る。
【００１３】
本発明によれば、前記遅延手段は、互いに異なった前記遅延選択量をもつ複数の遅延同期信号を発生する遅延信号発生手段と、前記複数の遅延同期信号を受けるように接続しており、これら複数の遅延同期信号のうちから、前記選択した遅延選択量をもつ１つの遅延同期信号を選択する選択手段と、を含むようにできる。前記複数の遅延同期信号は、順番に所定の単位遅延量だけ異なるようにできる。前記遅延手段は、ディレイラインを含むようにできる。
【００１４】
また、本発明によれば、前記タイミング整合手段は、前記映像信号から得た基準クロックを使用することができる。前記タイミング整合手段は、前記遅延第２同期信号を前記基準クロックに基づきサンプリングしてサンプル同期信号を発生するサンプリング手段と、該サンプル同期信号に基づき、前記映像信号にタイミング整合した前記第２同期信号を発生する手段と、を含むようにできる。前記原始第２同期信号を遅延させる前記遅延選択量の最大値は、前記基準クロックの１周期未満とすることができる。
【００１５】
さらに、本発明によれば、前記時間差ジッタ検出手段は、前記第１同期信号に対する前記第２同期信号の位相差を、前記所定期間毎に検出する位相差検出手段と、隣接する２つの前記所定期間における前記位相差が、一致するか否か判定し、不一致の場合にこれを表す不一致信号を発生する一致検出手段と、を含むようにできる。前記時間差ジッタ検出手段は、さらに、前記不一致信号の数をカウントして、このカウント結果に応じて前記遅延選択量を指定する遅延選択信号を発生するジッタ減少手段を備え、これにより前記遅延選択信号に応答して、前記遅延選択量を増減させることができる。前記遅延選択量の増減は、１回当たり、所定の単位遅延で行うことができる。前記遅延選択量は、最初はゼロに等しく設定することができる。
【００１６】
さらにまた、本発明によれば、前記第１同期信号は、前記の処理する映像信号から発生する内部同期信号とし、前記第２同期信号は、前記外部同期信号から発生する外部同期信号とすることができる。前記所定期間は、フレーム期間または水平期間とすることができる。前記同期信号は、フレーム信号または水平同期信号とすることができる。前記外部基準信号は、前記映像信号と同じまたは異なったタイプの映像信号とすることができる。前記映像信号の処理は、映像信号の波形表示を含むことができる。
【００１７】
また、本発明は、上記のジッタ・キャンセル装置を備えた映像信号処理装置を提供する。本発明によれば、前記映像信号処理装置は、ウェーブフォーム・モニタとすることができる。
【００１８】
【発明の実施の形態】
以下、本発明のいくつかの実施形態について、図面を参照して詳細に説明する。
【００１９】
図１は、本発明の１実施形態のジッタ・キャンセル装置Ａを示すブロック図である。図示のように、ジッタ・キャンセル装置Ａは、内部同期信号ソース１と、外部同期信号発生部３と、ジッタ検出部５とから構成されている。内部同期信号ソース１は、本装置が組み込まれた別のシステムにおいて処理される映像信号から内部的に生成した内部同期信号を供給する回路であり、そしてこの生成した内部同期信号を供給する出力を有している。外部同期信号発生部３は、上記の処理対象の映像信号とは別個の外部の基準信号を受ける第１の入力を有し、また、ジッタ検出部５からの出力を受ける第２の入力も有し、そしてこの外部基準信号から処理対象の映像信号に対し用いる外部同期信号を発生して供給する出力を有している。ここで、外部基準信号としては、処理対象の映像信号と同じまたは異なったタイプの映像信号、あるいはこれから得た信号を使用することができる。この外部基準信号から外部同期信号を発生する同期信号発生処理は、当該分野においては良く知られている。これら外部同期信号および内部同期信号をそれぞれ受ける入力を有するジッタ検出部５は、それら同期信号間の時間差におけるジッタを検出し、そしてこの検出した時間差ジッタを供給する出力を備えている。尚、外部同期信号は、内部同期信号とは本来的に時間差を有するものであるため、この一定の時間差における揺れがジッタとなる。この時間差ジッタは、外部同期信号発生部３にフィードバックされ、これを外部同期信号発生部３はその第２入力で受ける。この入力を受けた外部同期信号発生部３は、受けた時間差ジッタに応答して上記同期信号発生処理に対しその時間差ジッタが減少する方向に制御を行う。尚、外部同期信号発生部３内のフィードバック先の回路位置は、時間差ジッタを減少する方向への制御が可能なものであれば、任意の回路位置で良い。以上のフィードバック動作が繰り返されることにより、最終的には、その時間差ジッタは、キャンセルされる。
【００２０】
次に、図２を参照して、図１のジッタ・キャンセル装置Ａをより具体化した１実施形態のジッタ・キャンセル装置Ｂについて説明する。尚、図２では、図１に示した要素に対応する要素には、同じ参照番号に記号“Ｂ”を付している。図示のように、ジッタ・キャンセル装置Ｂは、大きく分けて、イコライザ／レシーバ／デフォーマッタ１Ｂと、外部同期信号発生部３Ｂと、ジッタ検出部５Ｂとから構成されている。詳細には、イコライザ／レシーバ／デフォーマッタ１Ｂは、映像信号の１形態であるシリアル・デジタル信号ＳＤＩを受ける公知の回路であり、これは、その出力に、内部水平ブランキング信号ＩＮＴ＿ＨＢＫと、パラレルクロックＰ＿ＣＬＫとを発生する。一方、外部同期信号発生部３Ｂは、外部基準複合同期信号ＥＸＴ＿Ｃ＿ＳＹＮＣを受け、そして出力に外部水平ブランキング信号ＥＸＴ＿ＨＢＫと外部フレーム同期信号ＥＸＴ＿ＦＲＭとを発生する。ここで、外部基準複合同期信号は、当該分野で知られているように、水平ブランキング信号と垂直ブランキング信号とが組み合わさった信号である。ジッタ検出部５Ｂは、内部水平ブランキング信号ＩＮＴ＿ＨＢＫと外部水平ブランキング信号ＥＸＴ＿ＨＢＫとをそれぞれ受ける２つの入力を備え、そしてその出力は、外部同期信号発生部３Ｂに接続されている。
【００２１】
より詳細には、外部同期信号発生部３Ｂは、図示のように、シンクセパレータ３０と、遅延回路３２と、タイミング整合回路３４とから構成されている。シンクセパレータ３０は、当該分野では公知の回路であって、受けた複合同期信号から、原始外部フレーム同期信号Ｐ＿ＥＸＴ＿ＦＲＭと原始外部水平シンク信号Ｐ＿ＥＸＴ＿ＳＹＮＣを分離して、対応する出力にそれらを発生する。次の遅延回路３２は、これら原始外部信号Ｐ＿ＥＸＴ＿ＦＲＭおよびＰ＿ＥＸＴ＿ＳＹＮＣをそれぞれ受ける２つの入力と、ジッタ検出部５Ｂからの信号（例えば、後述の遅延選択信号）を受ける入力とを有し、そしてジッタ検出部５Ｂからのこの信号に依存した遅延量で各原始信号Ｐ＿ＥＸＴ＿ＦＲＭおよびＰ＿ＥＸＴ＿ＳＹＮＣを遅延させ、そしてその結果を遅延外部フレーム同期信号Ｄ＿ＥＸＴ＿ＦＲＭおよび遅延外部水平シンク信号Ｄ＿ＥＸＴ＿ＳＹＮＣとして２つの出力のうちの対応する出力に発生する。これら遅延信号をそれぞれ受ける入力を有するタイミング整合回路３４は、イコライザ／レシーバ／デフォーマッタ１ＢからのパラレルクロックＰ＿ＣＬＫも受ける入力を有し、そして遅延外部信号Ｄ＿ＥＸＴ＿ＦＲＭおよびＤ＿ＥＸＴ＿ＳＹＮＣを、パラレルクロックを使用することによって内部水平ブランキング信号ＩＮＴ＿ＨＢＫとタイミング整合させ、その結果として外部水平ブランキング信号ＥＸＴ＿ＨＢＫと外部フレーム同期信号ＥＸＴ＿ＦＲＭを形成する。ここでのタイミング整合は、本来的に、シンクセパレータ３０に供給する外部基準信号は、本来的に、イコライザ／レシーバ／デフォーマッタ１Ｂが受けるシリアルデジタル信号とはタイミングがずれているため、このずれを、パラレルクロック周期単位で揃えることである。尚、説明の都合上、本例では、ＳＤＩ信号は、フレーム周波数２９．９７Ｈｚ、水平周波数３３．７１６ｋＨｚ、垂直周波数５９．９４Ｈｚ、フレーム周波数２９．９７Ｈｚ（走査線数は１１２５本で各走査線当たり２２００ドット）の高品位テレビジョン信号（ＨＤＴＶ）のものとする。この場合、パラレルクロックは、７４．１７５８ＭＨｚである。また、外部基準複合同期信号は、ＳＤＩ信号とタイプまたはフォーマットが同じもの、すなわち、水平周波数３３．７１６ｋＨｚ、垂直周波数５９．９４Ｈｚ、フレーム周波数２９．９７Ｈｚのものとする。上記のようにして発生された外部水平ブランキング信号ＥＸＴ＿ＨＢＫと外部フレーム同期信号ＥＸＴ＿ＦＲＭは、例えば、ウェーブフォーム・モニタのような波形表示装置の波形表示ブロックへと、例えばトリガ信号として供給される。
【００２２】
図３は、図２のタイミング整合回路３４の１実施形態の詳細な回路を示す回路図である。このタイミング整合回路３４は、２つの部分、すなわち、フレーム整合部３４０と水平シンク整合部３４２とから構成されている。詳細には、フレーム整合部３４０は、２つのフリップフロップＦ／Ｆ（Ｘ），Ｆ／Ｆ（Ｙ）と、インバータＩＮＶ１と、ＡＮＤゲート（ＡＮＤ１）と、ＯＲゲート（ＯＲ１）と、２つのカウンタＣＯＵＮＴＥＲ（Ｘ），ＣＯＵＮＴＥＲ（Ｙ）とから構成されている。
【００２３】
図４も参照しながら説明すると、最初のＦ／Ｆ（Ｘ）は、データ入力端子（Ｄ）に信号Ｄ＿ＥＸＴ＿ＦＲＭ（図４（ａ））を受け、クロック入力端子（ＣＬＫ）にクロックＰ＿ＣＬＫ（図４（ｂ））を受け、そしてＱ端子に出力ＦＦＸＯ（図４（ｃ））を発生する。この出力ＦＦＸＯは、“サンプル同期信号”とも呼ぶことができる。このＦ／Ｆ（Ｘ）は、クロックＰ＿ＣＬＫの立ち上がりエッジでＤ＿ＥＸＴ＿ＦＲＭの状態をサンプリングし、そしてこのサンプリングした状態をＱ出力にＦＦＸＯとして発生する。次に、Ｆ／Ｆ（Ｙ）は、Ｄ入力に出力ＦＦＸＯを受け、クロック入力にＰ＿ＣＬＫを受け、そしてＱ端子に出力ＦＦＹＯ（図４（ｄ））を発生する。このＦ／Ｆ（Ｙ）は、Ｆ／Ｆ（Ｘ）の出力ＦＦＸＯを、クロックＰ＿ＣＬＫの１クロック分遅延させるよう動作する。次のインバータＩＮＶ１は、出力ＦＦＹＯの状態を反転させた出力ＩＮＶ１Ｏ（図４（ｅ））を発生し、そして次にゲートＡＮＤ１で、反転出力ＩＮＶ１Ｏと出力ＦＦＸＯのＡＮＤ演算を行い、これによって出力Ｇ１Ｏ（図４（ｆ））を発生する。この出力Ｇ１Ｏは、ゲートＯＲ１を介して２つのカウンタ（Ｘ），（Ｙ）の双方のリセット端子に供給される。したがって、ゲート出力Ｇ１Ｏは、リセット・パルスを構成するものである。このリセット・パルスを受けるためゲートＯＲ１の出力Ｇ３Ｏに結合されたリセット端子（ＲＥＳＥＴ）を有するカウンタ（Ｘ）は、クロック端子にクロックＰ＿ＣＬＫを受け、そしてＱ端子に、そのカウント結果として外部水平ブランキング信号ＥＸＴ＿ＨＢＫ（図４（ｇ））を発生する。すなわち、カウンタ（Ｘ）は、リセットされてから１走査線中のドット数である２２００をカウントしたときにハイの出力を発生する。さらに、このカウンタは、２２００のカウントを終了すると、０に戻りそしてこれから再びカウントを開始する。このようにして、次のリセット・パルスによってリセットされるまで、２２００カウントする度にハイのパルスを発生し、これを繰り返すことによって水平ブランキング信号を形成する。一方、カウンタ（Ｙ）は、同じくゲートＯＲ１の出力Ｇ３Ｏに結合されたリセット端子（ＲＥＳＥＴ）を有し、そしてクロック端子にクロックＰ＿ＣＬＫを受け、イネーブル端子（ＥＮＡＢＬＥ）にカウンタ（Ｘ）の出力である信号ＥＸＴ＿ＨＢＫを受け、そしてＱ端子に、そのカウント結果として外部フレーム同期信号ＥＸＴ＿ＦＲＭ（図４（ｈ））を発生する。すなわち、カウンタ（Ｙ）は、リセットされた後に、イネーブル信号がハイのときのみクロックＰ＿ＣＬＫをカウントし、そして１フレーム中の走査線数に対応する数、本例では１１２５本（＝１１２５×２２００＝２４７５０００ドット）をカウントしたときにハイとなる出力を発生する。
【００２４】
このフレーム整合部３４０は、処理対象のＳＤＩ信号と外部基準同期信号とが、水平周波数が異なっていても同じフレーム周波数のものであれば機能する。例えば、双方の信号が、標準品位テレビジョン（ＳＤＴＶ）信号でしかもインタレース走査のタイプのものである場合、あるいは一方が標準品位テレビジョン信号で他方が高品位テレビジョン（ＨＤＴＶ）信号である場合等である。尚、標準品位テレビジョン信号と高品位テレビジョン信号とが、同じフレーム周波数を有している。
【００２５】
これに対し、水平シンク整合部３４２は、ＳＤＩ信号と外部基準同期信号とが、フレーム周波数に加えて水平周波数も同じときに機能する回路である。すなわち、この水平シンク整合部３４２は、フレーム整合部３４０のＦ／Ｆ（Ｘ）、Ｆ／Ｆ（Ｙ）、ＩＮＶ１、ゲートＡＮＤ１の回路構成と同じであって、２つのフリップフロップＦ／Ｆ（Ｍ）、Ｆ／Ｆ（Ｎ）、インバータＩＮＶ２、ＡＮＤゲート（ＡＮＤ２）とから構成されている。異なっている点は、信号Ｄ＿ＥＸＴ＿ＦＲＭではなく信号Ｄ＿ＥＸＴ＿ＳＹＮＣ、すなわちフレーム周期ではなく走査線周期で第２のリセット・パルスをゲートＡＮＤ２から出力Ｇ２Ｏ（図４には図示せず）として供給することである。この第２リセット・パルスは、ゲートＡＮＤ１からのリセット・パルスとＯＲ演算されてカウンタ（Ｘ）のみに供給される。このため、カウンタ（Ｘ）は、フレーム周期毎のリセット処理に加え、走査線周期毎でもリセット処理を受けることにより、外部基準信号により正確にタイミング整合した外部水平ブランキング信号ＥＸＴ＿ＨＢＫを発生することになる。したがって、フレーム整合部３４０は、処理対象のＳＤＩ信号と外部基準信号の水平周波数が異なる場合には、不使用とする（例えば、Ｆ／Ｆ（Ｍ）をリセットしたままにすることにより行う）。尚、カウンタ（Ｘ）およびカウンタ（Ｙ）のカウント設定値は、処理対象のＳＤＩ信号と外部基準信号の各映像信号タイプにしたがって、例えばＣＰＵからのカウンタ・プリセット値の変更により適宜変更することができる。
【００２６】
ここで、図５を参照して、図３に示したようなタイミング整合回路部分（回路３４に相当）における従来の問題点について説明する。図２の外部同期信号発生部３Ｂにおいては、従来、遅延回路３２が設けられておらず、したがって原始外部フレーム同期信号Ｐ＿ＥＸＴ＿ＦＲＭ（図５（ａ））がタイミング整合回路へ直接供給されていた。この場合、図５に示したように、フリップフロップ回路（図３のＦ／Ｆ（Ｘ）に相当）では、パラレルクロックＰ＿ＣＬＫでこの信号Ｐ＿ＥＸＴ＿ＦＲＭをサンプリングあるいはラッチを行うが、このフリップフロップでは、安定な動作のためには、ある一定の長さのセットアップ時間を必要としている。しかし、外部基準信号とパラレルクロックの位相関係は、伝送路（機器やケーブル等）の遅延時間により変化するため、そのようなセットアップ時間を常に確保することができない。また、信号Ｐ＿ＥＸＴ＿ＦＲＭは、図５は、真っ直ぐ立ち上がるきれいな波形として描いているが、実際には、もっともなだらかに立ち上がる場合が多い。このような理由から、“不安定領域”として示したセットアップ時間未満の時点“Ｘ１”でラッチが生じた場合、そのときの信号Ｐ＿ＥＸＴ＿ＦＲＭの実際の状態に依存して、ハイにラッチした波形（図５（ｃ））となったり、あるいはローのままで次のパラレルクロックの立ち上がり時である時点“Ｘ２”でハイにラッチした波形（図５（ｄ））となったりすることが起きてしまう。この結果、パラレルクロック１クロック分のジッタが生ずる。このジッタは、図４の波形図では、図４（ｃ）で生じ、そしてこのジッタが、図４のその後の（ｄ）から（ｈ）までのすべての波形にもジッタを生じさせてしまう。また、このようなジッタは、ＳＤＩ信号の波形表示においても現れてしまうことになる。このようなジッタは、本実施形態では、ジッタ検出回路５Ｂおよび遅延回路３２を使用することによってキャンセルすることができる。
【００２７】
次に、図６および図７を参照して、ジッタ検出回路５Ｂの１実施形態の詳細回路について説明する。図６に示したジッタ検出回路５Ｂは、図示のように、位相差カウンタ５０と、レジスタＡ（５２）と、レジスタＢ（５４）と、一致回路５６とカウンタ５８とから構成されている。詳細には、位相差カウンタ５０は、位相差検出対象の信号ＩＮＴ＿ＨＢＫ（図７（ａ））と信号ＥＸＴ＿ＨＢＫ（図７（ｂ））とを２つの入力にそれぞれ受け、そしてクロック入力にパラレルクロックＰ＿ＣＬＫ（図７（ｃ））を受け、そして信号ＩＮＴ＿ＨＢＫから信号ＥＸＴ＿ＨＢＫまでのクロックＰ＿ＣＬＫの数をカウントし、そしてそのカウント結果（図７（ａ）の上に示す）を位相差データとして出力に発生する。本例では、カウンタ出力は、１４ビット構成である。次のレジスタＡは、位相差カウンタ５０からの位相差データを受ける入力を有し、また、イネーブル端子に信号ＥＸＴ＿ＨＢＫを受け、そしてまたクロック端子にクロックＰ＿ＣＬＫを受け、そしてトリガ信号がハイのときでかつパラレルクロックの立ち上がり時に、位相差カウンタ５０から位相差データを取り込むと同時に、直前の位相差データを出力に供給する。また、取り込んだ位相差データは、別の出力に、位相差データａ０〜ａ１３（図７（ｄ））として並列で出力する。同様に、レジスタＢも、レジスタＡと同様であるが（尚、レジスタＢでは、後続のレジスタはない）、ただし、レジスタＢは、レジスタＡからの位相差データを受け、そしてこれらは、位相差データｂ０〜ｂ１３（図７（ｅ））として並列で出力する。次の一致回路５６は、レジスタＡからの位相差データａ０〜ａ１３とレジスタＢからの位相差データｂ０〜ｂ１３とをそれぞれ受ける２つの入力とを有し、そしてそれらの一致不一致を判定し、そして不一致の場合にジッタ・パルスＪＴＰ（図７（ｆ））を出力に発生する。ジッタ・パルスは、信号ＩＮＴ＿ＨＢＫがハイの間に開始するパラレルクロックの１クロック周期の間ハイとなるパルスである。このジッタ・パルスＪＴＰを受ける入力を有するカウンタ５８は、このジッタ・パルスの数をカウントし、そしてそのカウント結果を遅延選択信号ＤＳとして出力に発生する。遅延選択信号ＤＳは、カウントの大きさに比例した遅延量を選択するための信号である。したがって、ジッタ検出回路５Ｂでは、水平ブランキング期間に実質上相当する一定期間毎に、不一致の有無を検出し、そして不一致が検出される限りカウント値の増大を通して遅延量を増大させて行き、そして不一致がそれ以上検出されなくなると、そのときの遅延量にとどまる。尚、カウンタ５８は、本実施形態では、アップ・カウンタであって、その最大カウントに達するとゼロに戻り、そして再びアップ・カウント動作を開始する。
【００２８】
次に、図８および図９を参照して、図６の一致回路５６の１実施形態の詳細回路について説明する。尚、図９は、図７の波形図の一部の期間をより詳細に示したものである。図８に示したように、一致回路５６は、３つの部分、すなわち、一致検出タイミング発生部５６０と、不一致状態検出部５６２と、不一致信号発生部５６４とから構成されている。まず、一致検出タイミング発生部５６０は、２つのフリップフロップＦ／Ｆ（Ｊ），Ｆ／Ｆ（Ｋ）と１つのＯＲゲート（ＯＲ３）とから成っている。２つのＦ／Ｆ（Ｊ）およびＦ／Ｆ（Ｋ）は、クロック端子にクロックＰ＿ＣＬＫを受け、そしてＦ／Ｆ（Ｊ）がデータ入力端子に受けた内部水平ブランキング信号ＩＮＴ＿ＨＢＫ（図９（ａ））を、パラレルクロックの１クロック分ずつ遅延させることにより、各Ｑ端子に、それぞれ信号ＩＮＴ＿ＨＢＫ＿１（図９（ｂ））と信号ＩＮＴ＿ＨＢＫ＿２（図９（ｃ））とを発生する。これら２つの信号ＩＮＴ＿ＨＢＫ＿１およびＩＮＴ＿ＨＢＫ＿２を受けるゲートＯＲ３は、それらのＯＲ演算をすることによって、パラレルクロック２クロック分の間ハイとなる出力ＯＲ３Ｏを発生し、これが、一致検出タイミングを定める。これは、図７の波形例では、水平期間▲２▼における位相差データ“２”と、水平期間▲３▼における位相差データ“３”との一致検出タイミングは、水平期間▲３▼のＩＮＴ＿ＨＢＫの直後のパラレルクロック２クロック分の期間となる。
【００２９】
不一致状態検出部５６２は、１４個の排他的論理和ゲートＥＸ−ＯＲ０〜１３と、１つのＯＲゲート（ＯＲ２）とから成っている。ゲートＥＸ−ＯＲ０〜１３は、図６のレジスタＡからの１４ビット位相差データａ０〜ａ１３とレジスタＢからの１４ビット位相差データｂ０〜ｂ１３を受けるが、各ゲートは、ビットａ０とｂ０、ａ１とｂ１のように各データの対応するビットを受けるように接続している。これにより、各ゲートＥＸ−ＯＲは、両入力ビットが不一致のときのみ出力がハイとなる。これらゲートＥＸ−ＯＲ出力を複数の入力に受けるゲートＯＲ２は、それらのＯＲ演算をすることにより、ゲートＥＸ−ＯＲ０〜１３の少なくとも１つの出力がハイのとき、すなわち隣接する水平期間における位相差データが不一致のときにハイとなる不一致状態出力ＭＳＯ（図９（ｅ））を発生する。次の不一致信号発生部５６４は、１つのフリップフロップＦ／Ｆ（Ｌ）から成り、そしてこのＦ／Ｆは、データ入力に不一致状態出力ＭＳＯを受け、クロック端子にクロックＰ＿ＣＬＫを受け、イネーブル端子（ＥＮＡ）に出力ＯＲ３Ｏを受け、そしてリセット端子にＩＮＴ＿ＨＢＫ＿２を受けるように接続している。これにより、Ｆ／Ｆ（Ｌ）は、各ＩＮＴ＿ＨＢＫ直後の例えば時点ｔ１からｔ５までの間、出力ＯＲ３Ｏによりイネーブルされ、そしてそのイネーブルされた期間中の最初のクロックＰ＿ＣＬＫの立ち上がりエッジにより不一致状態出力ＭＳＯをラッチしてＱ端子に発生する。その後、リセット端子の信号ＩＮＴ＿ＨＢＫ＿２がハイの間におけるクロックＰ＿ＣＬＫの立ち上がりエッジ、すなわち時点ｔ４で、Ｆ／Ｆ（Ｌ）はリセットされる。これにより、不一致状態出力ＭＳＯがハイのとき、不一致状態であることを示すとき、各水平期間毎に、クロックＰ＿ＣＬＫの１クロック分の間ハイとなるジッタ・パルスＪＴＰ１、ＪＴＰ２等を発生する。尚、不一致状態出力ＭＳＯがローの間は、Ｆ／Ｆ（Ｌ）の出力からは、ジッタ・パルスは発生されない。
【００３０】
再び図７に戻ると、レジスタＡとレジスタＢの位相差データが互いに異なる状態が続く限り、すなわち、水平期間▲１▼と▲２▼の位相差データが“３”と“２”とが異なり、水平期間▲２▼と▲３▼の位相差データが“２”と“３”で異なり、水平期間▲３▼と▲４▼の位相差データが“３”と“２”で異なり、水平期間▲４▼と▲５▼の位相差データ“２”と“３”で異なりと、隣接する水平期間で位相差が揺れ続ける限り、上記の不一致状態出力ＭＳＯがハイであり続け、この結果として、各水平期間毎にジッタ・パルスＪＰＴ１，ＪＰＴ２，ＪＰＴ３（図７（ｆ））が発生される。一致回路５６からのそれらジッタ・パルスを受ける図６のカウンタ５８は、そのジッタ・パルスをカウントしてその結果（図７（ｇ））を遅延選択信号ＤＳとして出力する。以上のようにして、ジッタ検出回路５Ｂは、信号ＩＮＴ＿ＨＢＫと信号ＥＸＴ＿ＨＢＫ間の時間差におけるジッタから、ジッタが検出され続ける限り、遅延量を増大させ続ける遅延選択信号ＤＳを形成する。
【００３１】
次に、図１０および図１１を参照して、図２の遅延回路３２の１実施形態の詳細回路について説明する。図１０に示したように、遅延回路３２は、ディレイライン回路３２０と、フリップフロップＦ／Ｆ（Ｕ）とから構成されている。すなわち、ディレイライン回路３２０は、図２のシンクセパレータ３０からの信号Ｐ＿ＥＸＴ＿ＳＹＮＣを受ける入力を有し、またジッタ検出回路５Ｂからの遅延選択信号ＤＳを受ける入力を有し、そして受けた信号Ｐ＿ＥＸＴ＿ＳＹＮＣを信号ＤＳが指定する遅延量だけ遅延させて、その結果の遅延信号Ｄ＿ＥＸＴ＿ＳＹＮＣを出力に発生する。Ｆ／Ｆ（Ｕ）は、この遅延外部水平シンク信号Ｄ＿ＥＸＴ＿ＳＹＮＣをクロック端子に受け、そしてデータ端子にシンクセパレータ３０からの信号Ｐ＿ＥＸＴ＿ＦＲＭを受けるように接続している。この構成により、Ｆ／Ｆ（Ｕ）は、ディレイライン回路３２０での遅延量と同じ遅延量を、信号Ｐ＿ＥＸＴ＿ＦＲＭに与えることができ、そしてその結果の遅延外部フレーム同期信号Ｄ＿ＥＸＴ＿ＦＲＭをそのＱ端子に発生する。この図１０の構成の採用により、所要の遅延を、より少ないディレイラインで実現することができる。
【００３２】
図１１は、図１０のディレイライン回路３２０の１実施形態の詳細回路を示している。図示のように、このディレイライン回路３２０は、複数、例えば９個の遅延素子ＤＥ１〜９の直列接続したものと、マルチプレクサ３２００とから構成されている。すなわち、遅延素子の直列接続の入力端は、原始外部水平シンク信号Ｐ＿ＥＸＴ＿ＳＹＮＣを受けるように接続している。一方、マルチプレクサ３２００は、各遅延素子ＤＥ１〜９の出力にそれぞれ接続した入力１〜９を有し、また、入力端の信号Ｐ＿ＥＸＴ＿ＳＹＮＣを受けるように接続した入力１０も有しいる。さらに、マルチプレクサ３２００は、遅延選択信号ＤＳを受ける制御入力も有し、これによって、遅延選択信号ＤＳに応答して入力１〜１０のいずれか１つを出力に接続することにより、遅延外部水平シンク信号Ｄ＿ＥＸＴ＿ＳＹＮＣを形成する。ここで、遅延選択信号が指定する遅延量が増加するとき、マルチプレクサの出力に接続する入力は、入力１０から入力１の方向にシフトする。そして遅延量が最大である入力１の後は、再び遅延量ゼロの入力１０が選択される。
【００３３】
次に、図１２を参照して、遅延回路３２の動作を説明すると、最初は、遅延量ゼロの信号、すなわち原始外部水平シンク信号に等しい遅延外部信号Ｄ＿ＥＸＴ＿ＳＹＮＣ０（図１２（ａ））が選択されるように設定されている。この状態で、パラレルクロックとの位相関係が図示のような関係にあるとき、すなわち、原始外部水平シンク信号の立ち上がりエッジとパラレルクロックの立ち上がりエッジとの時間差が、図３のＦ／Ｆ（Ｘ）のセットアップ時間未満の図示のような位置にあるとする。このとき、図５で説明したように、安定なサンプリング動作が期待できないため、ジッタ検出回路５Ｂからジッタ・パルスが発生されることになる。このジッタ・パルスを１つ受けると、このとき、遅延回路３２は、１つの単位遅延量の遅延を発生すること、すなわち、マルチプレクサの入力１０から入力９への切り替えを行うことにより、少し遅れた遅延信号Ｄ＿ＥＸＴ＿ＳＹＮＣ１（図１２（ｃ））を発生する。しかし、依然としてセットアップ時間未満であるため、さらにジッタ・パルスが１つ発生され、これにより、遅延回路３２は、さらに１つの単位遅延量の遅延を追加、すなわち、入力９から入力８への切り換えを行って、さらに遅れた遅延信号Ｄ＿ＥＸＴ＿ＳＹＮＣ２（図１２（ｄ））を発生する。このようにして、順番に遅延量を増加させていき、そして時点Ａより後で立ち上がる遅延信号Ｄ＿ＥＸＴ＿ＳＹＮＣ６で十分なセットアップ時間が確保され、したがってこれ以降は、同じ条件の下では、ジッタ・パルスが発生することはない。ここで、遅延回路３２での最大遅延は、パラレルクロックの１周期未満、すなわち時点Ｂ近くまでの遅延を実現できれば足りる。尚、基準信号の品位等によっては、時点Ｃ付近まで遅延させて初めて動作が安定する場合もあり、したがって図示のセットアップ時間は、単なる例示に過ぎないものである。
【００３４】
以上の詳細に説明した本発明の実施形態においては、種々の変更が可能である。第１に、上記実施形態では、水平期間単位でジッタの検出および低減の処理を行っているが、水平期間単位以外の所定期間毎、例えばフレーム期間単位でそのような処理を実行するようにもできる。第２に、上記実施形態では、ＨＤＴＶ信号に関して説明したが、本発明は、ＳＤＴＶ信号について同様に適用することができ、また、インタレースおよびノンインタレース走査タイプのものにも同様に適用することができる。第３に、外部基準信号は、上記のように、処理対象の映像信号とは異なったタイプのものを使用することも可能である。第４に、外部同期信号発生部３へのジッタ検出回路５Ｂからのフィードバック位置は、同様の機能を実現できる限り、その他の任意の位置に変更することもできる。また、遅延回路３２が提供する遅延の分解能は、必要に応じて変更しても良い。また、この遅延回路の構成は、ディレイラインではなくフリップフロップを使用する回路等のその他のタイプの回路とすることもできる。第７に、上記実施形態では、ジッタ検出対象の信号として同期信号について説明したが、映像信号に関するその他の任意のトリガ信号についても適用することができる。最後に、上記実施形態では、映像信号処理装置として、ウェーブフォーム・モニタのような波形表示装置について言及したが、その他の映像信号処理装置（例えばスイッチャー）にも本発明を使用することが可能である。
【００３５】
【発明の効果】
以上に述べた本発明によれば、ジッタ・キャンセル処理により、内部同期信号と外部同期信号との切り替え使用時においても、映像信号全体の位相ずれをなくすことができるようになる。また、種々の映像信号を、スタジオ等での基準信号に厳密に整合させることできるようになり、これにより制作、編集された結果の映像信号の品質を向上させることができる。さらに、同期用の基準信号の品位がスタジオ毎に異なっても、ジッタ・キャンセル処理により位相ずれのない映像信号の制作、編集が可能となる。またさらに、タイミング整合回路の性能（特にセットアップ時間の長短、変動）による影響を低減することもできる。
【図面の簡単な説明】
【図１】図１は、本発明の１実施形態のジッタ・キャンセル装置Ａを示すブロック図。
【図２】図２は、図１のジッタ・キャンセル装置Ａをより具体化した１実施形態のジッタ・キャンセル装置Ｂを示すブロック図。
【図３】図３は、図２のタイミング整合回路の１実施形態の詳細な回路を示す回路図。
【図４】図４は、図３の回路の各部の波形を示すタイミング図。
【図５】図５は、図３に示したようなタイミング整合回路部分における従来の問題点を説明するためのタイミング図。
【図６】図６は、図２のジッタ検出回路の１実施形態の詳細回路を示すブロック図。
【図７】図７は、図６の回路の各部の波形、データ等を示すタイミング図。
【図８】図８は、図６の一致回路の１実施形態の詳細回路を示す回路図。
【図９】図９は、図８の回路の各部の波形を示すタイミング図。
【図１０】図１０は、図２の遅延回路の１実施形態の回路を詳細に示すブロック図。
【図１１】図１１は、図１０のディレイライン回路の１実施形態の回路を詳細に示す回路図。
【図１２】図１２は、図１０の遅延回路の動作を説明するためのタイミング図。
【符号の説明】
１  内部同期信号ソース
１Ｂ  イコライザ／レシーバ／デフォーマッタ
３  外部同期信号発生部
３Ｂ  外部同期信号発生部
５  ジッタ検出部
５Ｂ  ジッタ検出部
３０  シンクセパレータ
３２  遅延回路
３４  タイミング整合回路
５０  位相差カウンタ
５２  レジスタＡ
５４  レジスタＢ
５６  一致回路
５８  カウンタ
３４０  フレーム整合部
３４２  水平シンク整合部
５６０  一致検出タイミング発生部
５６２  不一致状態検出部
５６４  不一致信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004254007.tif 000011
【図１０】
2004254007.tif 000012
【図１１】
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【図１２】
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