(57)【要約】【課題】　本発明は、工程マージンを確保すると同時に寄生キャパシタンスを減少させることのできるスタッド形態のキャッピング層を備えた半導体装置のビットライン構造及びその製造方法に関するものである。【解決手段】　本発明の半導体装置は、半導体基板上に形成され、ビットラインコンタクトとホーム形態のビットラインパターンとを備えた絶縁膜と；前記ビットラインコンタクトと前記ビットラインパターン内の一部分とに形成され、前記絶縁膜により包まれたビットラインと；前記絶縁膜より突出されるように前記ビットラインパターン内のビットラインと前記絶縁膜上に形成され、突出された部分が前記ビットラインの幅よりも広いビットラインキャッピング層と；を備える。【選択図】　図１８
2004088105.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板上に形成され、ビットラインコンタクトとホーム形態のビットラインパターンとを具備した絶縁膜と；
　前記ビットラインコンタクトと前記ビットラインパターン内の一部分とに形成され、前記絶縁膜により包まれているビットラインと；
　前記絶縁膜から突出されるように前記ビットラインパターン内のビットラインと前記絶縁膜との上に形成され、突出された部分が前記ビットラインの幅よりも広いビットラインキャッピング層と；
を具備することを特徴とする半導体メモリ装置。
【請求項２】
　請求項１記載の半導体メモリ装置において、
　前記ビットラインキャッピング層は、
　前記ビットラインパターン内の前記ビットライン上に前記絶縁膜から突出されるように形成された柱形態の第１キャッピング物質と；
　前記絶縁膜上の前記第１キャッピング物質の突出された部分に側壁スペーサー形態で形成された第２キャッピング物質と；
でできていることを特徴とする半導体メモリ装置。
【請求項３】
　請求項２記載の半導体メモリ装置において、
　前記第１キャッピング物質の突出された部分は、前記第１キャッピング物質の約１／２の厚さであることを特徴とする半導体メモリ装置。
【請求項４】
　請求項１記載の半導体メモリ装置において、
　前記ビットラインキャッピング層は、スタッド形態を持ち、前記絶縁膜と湿式及び乾式食刻差を持つ物質でできていることを特徴とする半導体メモリ装置。
【請求項５】
　請求項４記載の半導体メモリ装置において、
　前記物質は窒化膜系列の膜で成り立ち、前記絶縁膜は酸化膜系列の膜で成り立つことを特徴とする半導体メモリ装置。
【請求項６】
　半導体基板上に絶縁膜を形成する段階と；
　前記絶縁膜を食刻してビットラインコンタクトとホーム形態のビットラインパターンとを形成する段階と；
　前記ビットラインコンタクトと前記ビットラインパターン内の一部分とに形成されたビットラインを形成する段階と；
　前記絶縁膜から突出され、突出された部分が前記ビットラインの幅よりも広いビットラインキャッピグ層を前記ビットラインパターン内のビットラインと前記絶縁膜との上に形成する段階と；
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
　請求項６記載の半導体装置の製造方法において、
　前記ビットラインキャッピング層を形成することは、
　基板全面に第１キャッピング物質を蒸着し、
　前記第１キャッピグ物質を食刻して前記ビットライン上部のビットラインパターン内に満たし、
　前記第１キャッピング物質の一部分が前記絶縁膜より突出するように前記絶縁膜を一定厚さほど食刻し、
　基板全面に第２キャッピング物質を蒸着し、
　前記第２キャッピグ物質を食刻して第１キャッピング物質の一部分の側壁にのみ残しておく、
ことを含むことを特徴とする半導体装置の製造方法。
【請求項８】
　請求項７記載の半導体装置の製造方法において、
　所定厚さほど前記絶縁膜を食刻することは、前記絶縁膜を所定厚さで食刻して前記第１キャッピング物質の一部分が大体前記第１キャッピング物質の１／２の厚さであることを特徴とする半導体装置の製造方法。
【請求項９】
　請求項７記載の半導体装置の製造方法において、
　前記第１キャッピング物質を食刻し、第２キャッピング物質を食刻することは、前記絶縁膜と湿式及び乾式食刻差を持つ物質を蒸着することを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
　請求項９記載の半導体装置の製造方法において、
　前記物質を蒸着することは窒化膜系列の膜を蒸着することを含み，前記絶縁膜を形成することは酸化膜系列の膜を形成することを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
　請求項６記載の半導体装置の製造方法において、
　前記ビットラインキャッピング層を形成することは、
　前記ビットラインパターン内の前記ビットライン上に前記絶縁膜から突出する柱形態の第１キャッピング物質を形成し；
　前記絶縁膜から突出する前記第１キャッピング物質の一部分に側壁スペーサー形態の第２キャッピング物質を形成し；
　ビットラインキャッピング層がスタッド形態の構造を持つように柱形態の第１キャッピング物質を形成し、スペーサー形態の第２キャッピング物質を形成することを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
　請求項６記載の半導体装置の製造方法において、
　前記ビットラインパターン内にビットラインを形成することは、
　前記ビットラインパターンが満たされるように基板全面に導電物質を蒸着し、
　ＣＭＰ工程及びエッチバック工程を含むグループから選択された少なくとも一つの工程を利用して前記ビットライン用導電物質をオーバーエッチングする、
ことを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
　請求項７記載の半導体装置の製造方法において、
　前記絶縁膜を形成することは、
　上部酸化膜を形成し、
　下部酸化膜を形成し、
　シリコン窒化膜を上部酸化膜と下部酸化膜との間に形成することを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
　請求項１３記載の半導体装置の製造方法において、
　前記ビットラインキャッピング層を形成することは、前記窒化膜を食刻停止膜として前記上部酸化膜を食刻することを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
　請求項１３記載の半導体装置の製造方法において、
　前記第２キャッピング物質を食刻することは、第２キャッピング物質の下部に残るように前記下部酸化膜を食刻することを含むことを特徴とする半導体装置の方法。
【請求項１６】
　請求項１６記載の半導体装置の製造方法において、
　前記絶縁膜を食刻してビットラインコンタクトとホーム形態のビットラインパターンとを形成することは、デュアルダマシーン工程を利用することを含み、ビットラインコンタクトを形成した後、ビットラインパターンを形成するか、またはビットラインパターンを形成した後、ビットラインコンタクトを形成することを特徴とする半導体装置の製造方法。
【請求項１７】
　半導体基板上にビットラインコンタクトパッドとストレージノードコンタクトパッドとを具備する第１絶縁膜を形成する段階と；
　基板全面に第２絶縁膜を形成する段階と；
　前記第２絶縁膜を食刻して前記ビットラインコンタクトパッドを露出させるビットラインコンタクトとホーム形態のビットラインパターンとを形成する段階と；
　前記ビットラインコンタクトを通じて前記ビットラインコンタクトパッドと連結されるように前記ビットラインパターンの一部分内にビットラインを形成する段階と；
　前記第２絶縁膜から突出し、突出した部分が前記ビットラインパターンの幅よりも広いビットラインキャッピング層を前記ビットラインパターン内のビットラインと前記絶縁膜との上に形成する段階と；
　基板全面に第３絶縁膜を形成する段階と；
　前記第２及び第３絶縁膜を食刻して前記ストレージノードコンタクトパッドを露出させるストレージノードコンタクトを形成する段階と；
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
　請求項１７記載の半導体装置の製造方法において、
　前記ビットラインコンタクトとホーム形態のビットラインパターンとを形成することは、デュアルダマシーン工程を利用することを含み、前記ビットラインパターンとビットラインコンタクトとが形成される順が変わり、ビットラインコンタクトパッドがビットラインコンタクトを形成するための食刻停止膜として使用されることを特徴とする半導体装置の製造方法。
【請求項１９】
　請求項１８記載の半導体装置の製造方法において、
　前記ビットラインキャッピング層を形成することは、
　前記ビットラインパターン内の前記ビットライン上に前記第２絶縁膜から突出される柱形態の第１キャッピング物質を形成し；
　前記第１キャッピング物質の突出された部分と第２層間絶縁膜上にスペーサー形態の第２キャッピング物質を形成する；ことを含み、
　前記ビットラインキャッピング層の突出された部分は、スタッド形態の構造を持つことを特徴とする半導体装置の製造方法。
【請求項２０】
　請求項１９記載の半導体装置の製造方法において、
　前記ストレージノードコンタクトを形成することは、第２及び第３絶縁膜を、前記ビットラインキャッピング層の第２キャッピング物質を食刻停止膜として食刻して、ストレージノードコンタクトがセルフ‐アライン食刻されることを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体装置のビットライン構造に関することで、さらに具体的にはキャッピング層をスタッド形態に形成して寄生キャパシタンスを減少させ、工程マージンを向上させることができる半導体装置のダマシーンビットライン構造及びその形成方法（Ｂｉｔｌｉｎｅ　ｏｆ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｄｅｖｉｃｅ　ｈａｖｉｎｇ　ｓｔｕｄ　ｔｙｐｅ　ｃａｐｐｉｎｇ　ｌａｙｅｒ　ａｎｄ　ｍｅｔｈｏｄ　ｆｏｒ　ｆａｂｒｉｃａｔｉｎｇ　ｔｈｅ　ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
　半導体素子の大きさが縮小されることによりデータラインであるビットラインの線幅が減少し、線幅の減少によりビットライン抵抗が増加するようになった。ビットラインの抵抗増加問題を解決するためにビットライン物質としてタングステンシリサイド（ＷＳｉｘ）のような金属シリサイドの変わりにタングステンのような金属膜を使用するようになった。
【０００３】
　図１は、従来のＣＯＢ（ｃａｐａｃｉｔｏｒ　ｏｖｅｒ　ｂｉｔｌｉｎｅ）構造を持つ半導体装置のレイアウトを図示したものである。図２、図３、図４、及び図５は、従来の半導体装置の製造方法を説明するための工程断面図を図示したもので、図１の１Ａ−１Ａ′線による断面図を図示したものである。図６及び図９は、従来半導体装置の図１の１Ｂ−１Ｂ′線による断面図を図示したものであり、図１０は、図１の１Ｃ−１Ｃ′線による従来の半導体装置の断面構造を図示したものである。
【０００４】
　図２及び図６を参照すると、アクティブ領域１０１とフィールド領域とを具備した半導体基板１００が提供され、通常的なＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌｔａｔｉｏｎ）工程を通じて半導体基板１００のフィールド領域にＳＴＩ素子分離膜１０５を形成する。
【０００５】
　前記半導体基板１００上にゲート絶縁膜１１１、ゲート電極物質１１３、及びキャッピング層１１５の積層構造を持ち、その側壁にスペーサー１１７が形成されたゲート１１０を形成する。ゲート１１０を含む基板全面に第１層間絶縁膜１２０を形成した後、アクティブ領域１０１を露出させるコンタクト１２５、例えば、セルフ‐アラインコンタクト（ｓｅｌｆーａｌｉｇｎｅｄ　ｃｏｎｔａｃｔ、ＳＡＣ）を形成し、前記コンタクト１２５にポリシリコン膜等でできたコンタクトパッド１３０を形成する。この時、図面上には図示されてないが、コンタクトパッド１３０は前記アクティブ領域１０１に形成された所定導電形を持つ不純物領域と電気的に連結される。
【０００６】
　続いて、第１層間絶縁膜１２０上に第２層間絶縁膜１４０を蒸着した後、前記コンタクトパッド１３０のうち、該当するコンタクトパッド、つまり後続工程で形成されるビットラインと連結されるコンタクトパッド１３０を露出させるビットラインコンタクト１４５を形成する。
【０００７】
　前記ビットラインコンタクト１４５を含む基板全面にコンタクトパッド用金属膜、例えばタングステン膜を蒸着した後、化学機械的研磨方法（ＣＭＰ）、またはエッチバッグ工程等を利用し前記タングステン膜を食刻して前記ビットラインコンタクト１４５にビットライン用コンタクトパッド１５０を形成する。
【０００８】
　図３及び図７を参照すると、第２層間絶縁膜１４０上にタングステン膜のようなビットライン用導電物質１６１と窒化膜のようなビットラインキャッピング層１６５とを順次積層した後、パターニングしてビットライン用導電物質１６１及びキャッピング層１６５の積層構造を持つビットライン１６０を形成する。前記ビットライン１６０は、ビットラインコンタクト１４５に形成されたビットライン用コンタクトパッド１５０と電気的に連結される。前記ビットライン１６０を含む第２層間絶縁膜１４０上にビットラインスペーサー用絶縁膜で窒化膜を蒸着した後、前記窒化膜を食刻してビットラインスペーサー１７０を形成する。
【０００９】
　図４及び図８を参照すると、前記ビットライン１６０を含む第２層間絶縁膜１４０上に第３層間絶縁膜１８０を形成する。前記第２及び第３層間絶縁膜１４０、１８０を食刻して前記コンタクトパッド１３０のうち、該当するコンタクトパッド、つまり後続工程で形成されるストレージノードと連結されるコンタクトパッド１３０を露出させるストレージノード用コンタクト１８５を形成する。
【００１０】
　前記ストレージノード用コンタクト１８５が満たされるようにポリシリコン膜を第３層間絶縁膜１８０上に蒸着した後ＣＭＰ方法等を利用してノードを分離させストレージノード用コンタクトパッド１９０を形成する。前記ストレージノード用コンタクトパッド１９０は前記ストレージノードコンタクト１８５を通じて前記コンタクトパッド１３０と電気的に連結される。続いて、図５及び図９を参照すると、前記ストレージノード用コンタクトパッドパッド１９０に連結されるキャパシターのストレージノード２００を形成する。
【００１１】
　従来の方法は、タングステン膜のような金属膜を、写真食刻工程を通じて食刻してビットラインを形成するので、工程が複雑なだけではなく高集積化によりライン／スペーサーが小さいメタルパターンを食刻することに限界が発生する問題点があった。
【００１２】
　また、ビットラインを形成するための金属膜のパターニング時、パティクル及びポリマーに対する洗浄力が優れたＳＣ１（ｓｔａｎｄａｒｄ　ｃｌｅａｎｉｎｇ　１）等のようなＯＨ基を含む洗浄液を使用できないため洗浄工程時、パティクルを完全に除去できず、このようなパティクルによって欠陥が誘発される問題点があった。
【００１３】
　前記したように従来技術の問題点を解決するために、ダマシーン工程を通じてビットラインを形成する方法が提案された。ＣＯＢ構造を持つ半導体装置のビットラインを、ダマシーン工程を利用して形成する場合、後続ストレージノードコンタクト形成工程でビットラインを保護するために層間絶縁膜である酸化膜との食刻選択性を持つ物質、例えば、窒化膜でできたキャッピング層とスペーサーとをビットラインの上部及び側壁に形成してビットラインを包まなければならない。
【００１４】
　ダマシーンビットラインをキャッピング層及びスペーサーにより完全に包まれるように形成してビットラインを保護する技術が特許文献１に提示された。前記技術は窒化膜でできたスペーサーによりビットラインが完全に包まれるようにビットラインを形成することによって、ストレージノードコンタクト工程時、ビットラインを保護して工程マシーンを確保することができた。しかし、前記技術は隣接したビットライン間に酸化膜よりも誘電率が高い窒化膜が存在するようになり寄生キャパシタンスが増加する問題点があった。
【特許文献１】大韓民国出願公開第２００１−５５６８５号明細書
【００１５】
　本発明の実施例は、従来技術の前記問題点及び他の問題点に力点をおいて言及する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
　本発明の実施例は、スタッド形態のビットラインキャッピング層を形成してストレージノードコンタクト形成時、工程マージンを向上させることのできる半導体及びその製造方法を提供する。
【００１７】
　本発明の実施例は、また、酸化膜でビットラインを包むようにしてビットラインとビットラインとの間、そしてビットラインとストレージノードコンタクトとの間の寄生キャパシタンスを減少させることのできる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１８】
　このような目的を達成するために、本発明の半導体装置は半導体基板上に形成され、ビットラインコンタクトとホーム形態のビットラインパターンとを備えた絶縁膜と；前記ビットラインコンタクトと前記ビットラインパターン内の一部分とに形成され、前記絶縁膜により包まれたビットラインと；前記絶縁膜から突出するように、前記ビットラインパターン内のビットライン及び前記絶縁膜上に形成され、突出した部分が前記ビットラインの幅よりも広いビットラインキャッピング層と；を備える半導体装置を提供することを特徴とする。
【００１９】
　前記ビットラインキャッピング層は、前記ビットラインパターン内の前記ビットライン上に前記絶縁膜より突出するように形成された柱形態の第１キャッピング物質と；前記絶縁膜上の前記第１キャッピング物質の突出した部分に側壁スペーサー形態で形成される第２キャッピング物質と；で成り立ち、前記ビットラインキャッピング層の第１キャッピング物質の突出した部分は、おおよそ前記第１キャッピング物質の１／２の厚さであることが望ましい。
【００２０】
　また、本発明は半導体基板上に絶縁膜を形成する段階と；前記絶縁膜を食刻してビットラインコンタクトとホーム形態のビットラインパターンとを形成する段階と；前記ビットラインコンタクトと前記ビットラインパターン内の一部分とに形成されたビットラインを形成する段階と；前記絶縁膜より突出し、突出された部分が前記ビットラインの幅よりも広いビットラインキャッピング層を前記ビットラインパターン内のビットラインと前記絶縁膜上に形成する段階と；を備える半導体装置の製造方法を提供することを特徴とする。
【００２１】
　前記ビットラインキャッピング層を形成する方法は、基板全面に第１キャッピング物質を蒸着する段階と；前記第１キャッピング物質を食刻して前記ビットライン上部のビットラインパターン内に満たす段階と；前記第１キャッピング物質の一部分が突出されるように前記絶縁膜を一定厚さほど食刻する段階と；基板全面に第２キャッピング物質を蒸着する段階と；前記第２キャッピング物質を食刻して第１キャッピング物質の突出した部分の側壁にのみ残しておく段階と；を含む。
【００２２】
　前記ビットラインキャッピング層は、前記ビットラインパターン内の前記ビットライン上に前記絶縁膜より突出するように形成された柱形態の第１キャッピング物質と；前記絶縁膜上の前記第１キャッピング物質の突出した部分に側壁スペーサー形態で形成される第２キャッピング物質と；で成り立ち、スタッド形態の構造を持つ。
【００２３】
　前記絶縁膜は、上部酸化膜、下部酸化膜、そして前記上、下部酸化膜間に存在する窒化膜の積層構造を持ち、前記上部酸化膜は、前記第１キャッピング物質を突出させるための食刻工程時、前記窒化膜を食刻停止膜にして除去され、前記下部酸化膜は、前記第２キャッピング物質の食刻時、共に食刻されて第２キャピング物質の下部に存在する。
【００２４】
　また、本発明は、半導体基板上にビットライン用コンタクトパッドとストレージノード用コンタクトパッドとを備える第１絶縁膜を形成する段階と；基板全面に第２絶縁膜を形成する段階と；前記第２絶縁膜を食刻して前記ビットライン用コンタクトパッドを露出させるビットラインコンタクトとホーム形態のビットラインパターンとを形成する段階と；前記ビットラインコンタクトを通じて前記ビットライン用コンタクトパッドと連結するように前記ビットラインパターン内の一部分にビットラインを形成する段階と；前記第２絶縁膜より突出し、突出した部分が前記ビットラインパターンの幅よりも広いビットラインキャッピング層を前記ビットラインパターン内のビットラインと前記絶縁膜との上に形成する段階と；基板全面に第３絶縁膜を形成する段階と；前記ストレージノード用コンタクトパッドが露出するように前記第２及び第３絶縁膜を食刻してストレージノードコンタクトを形成する段階と；を含む半導体装置の製造方法を提供することを特徴とする。
【００２５】
　前記ビットラインコンタクト及びビットラインパターンは、デュアルダマシーン工程を利用して形成され、前記ビットライン用コンタクトパッドを食刻停止膜にして第２絶縁膜を食刻してビットラインコンタクトを形成した後、第２絶縁膜を食刻してビットラインパターンを形成するか、または、第２絶縁膜を食刻してビットラインパターンを形成した後、前記ビットライン用コンタクトパッドを食刻停止膜にして第２絶縁膜を食刻しビットラインコンタクトを形成する。
【発明の効果】
【００２６】
　前記したような本発明によると、ビットラインのキャッピング層をスタッド形態で形成することによって、ストレージノードコンタクト形成時、工程マージンを十分に確保することができ、コンタクトオープン領域を増加させ、コンタクト抵抗を減少させることができる。また、隣り合うビットラインとビットラインとの間、そしてビットラインとストレージノードコンタクトとの間に誘電率が相対的に窒化膜よりも低い酸化膜が存在するので寄生キャパシタンスを減少させることができる。
【発明を実施するための最良の形態】
【００２７】
　以下、本発明をより具体的に説明するために本発明による実施例を、添付図面を参照しながら更に詳しく説明することにする。
【００２８】
　図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、及び図１９は、本発明の一つの実施例によるＣＯＢ構造を持つ半導体装置の製造方法を説明するための工程断面図であり、図１のＩＡ−ＩＡ′線に対応する断面図を図示したものである。図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、及び図２８は、本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図を図示したものであり、図１のＩＢ−ＩＢ′線に対応する断面図である。図２９、図３０、図３１、図３２、図３３、図３４、図３５、図３６、及び図３７は、本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図を図示したものであり、図１のＩＣ−ＩＣ′線に対応する断面図である。
【００２９】
　図１１、図２０、及び図２９を参照すると、アクティブ領域３０１及びフィールド領域を備えた半導体基板３００が提供され、通常的なＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌｔａｔｉｏｎ）工程を通じて半導体基板３００のフィールド領域にＳＴＩ素子分離膜３０５を形成する。
【００３０】
　前記ゲート３１０を含んだ基板全面に第１層間絶縁膜３２０を蒸着した後、前記ゲート３１０間のアクティブ領域３０１を露出させるコンタクト３２５、例えばＳＡＣ（ｓｅｌｆ−ａｌｉｇｎｅｄ　ｃｏｎｔａｃｔ）コンタクトを形成し、前記コンタクト３２５にポリシリコン膜のような導電性物質でできているコンタクトパッド３３０を形成する。この時、図面上には図示されてないが、コンタクトパッド３３０は前記アクティブ領域３０１に形成された所定導電形を持つ不純物領域とコンタクト３２５を通じて電気的に連結される。
【００３１】
　続いて、第１層間絶縁膜３２０上に第２層間絶縁膜３４０を蒸着した後、ＣＭＰまたはエチバック工程を遂行して平坦化させる。この時、第２層間絶縁膜３４０は、例えば、高密度プラズマ（ＨＤＰ，ｈｉｇｈ　ｄｅｎｓｉｒｙ　ｐｌａｓｍａ）酸化膜、ＢＰＳＧ膜などのような酸化膜系列の絶縁膜を約４５００Åないし５０００Åの厚さで蒸着する。
【００３２】
　図１２、図２１、及び図３０を参照すると、デュアルダマシーン工程を通じて第２層間絶縁膜３４０を食刻してビットラインコンタクト３４５とビットラインパターン３５５とを形成する。この時、前記ビットラインコンタクト３４５は前記コンタクトパッド３３０のうち、該当するコンタクトパッド、つまり後続工程で形成されるビットラインと連結されるコンタクトパッドが露出するように形成され、前記ビットラインパターン３５５は前記ゲート３１０と交差するように形成され、ホーム形態を持つ。
【００３３】
　前記デュアルダマシーン工程を通じて前記第２層間絶縁膜３４０を食刻してビットラインコンタクト３４５及びビットラインパターン３５５を形成する時、前記ビットラインコンタクト３４５を形成した後、ビットラインパターン３５５を形成することもでき、前記ビットラインパターン３５５を形成した後、ビットラインコンタクト３４５を形成することもできる。この時、前記ビットラインコンタクト３４５は、前記コンタクトパッド３３０を食刻停止膜にして第２層間絶縁膜３４０を食刻して形成される。
【００３４】
　図１３、図２２、及び図３１を参照すると、前記ビットラインコンタクト３４５及び前記ビットラインパターン３５５を含む第２層間絶縁膜３４０上にビットライン用導電物質３６１、例えばタングステン膜を蒸着する。図１４、図２３及び図３２を参照すると、前記ビットライン用導電物質３６１をオーバーエッチングしてビットラインコンタクト３４５とビットラインパターン３５５の一部分とにのみ残しておく。この時、前記ビットラインパターン３５５は、おおよそ２５００Åの深さを持つように形成され、前記ビットラインパターン３５５内に残っている前記ビットライン用導電物質３６２は、おおよそ５００Åの厚さを持つことが望ましい。前記ビットライン用導電物質３６１は、ＣＭＰ、またはエチバック３６０工程を利用してオーバーエッチングするか、またはＣＭＰ工程及びエチバック工程をすべて利用してオーバーエッチングすることができる。
【００３５】
　本発明の実施例では、ビットラインコンタクト３４５に別途の工程を通じてコンタクトプラグを形成した後、ビットラインパターン３５５にビットライン用導電物質３６１を満たすのではなく、ビットラインパターン３５５にビットライン用導電物質３６１を満たす時、ビットラインコンタクト３４５も同時に満たされる。
【００３６】
　図１５、図２４、及び図３３を参照すると、前記ビットラインパターン３５５を含む第２層間絶縁膜３４０上にビットライン用第１キャッピング物質３６５を蒸着した後、ＣＭＰ、またはエチバックして前記ビットラインパターン３５５内のビットライン導電物質３６２上に第１キャッピング物質３６５を満たす。
【００３７】
　図１６、図２５、及び図３４を参照すると、前記第１キャッピング物質３６５が一定厚さほど突出するように前記第２層間絶縁膜３４０を乾式または湿式食刻した後、基板全面にビットライン用第２キャッピング物質３６６を蒸着する。この時、前記第２層間絶縁膜３４０は、ビットラインパターン３５５内のビットライン導電物質３６２上に形成された第１キャッピング物質３６５の１／２の厚さほど食刻することが望ましい。
【００３８】
　従って、前記ビットラインパターン３５５の深さが２５００Åであり、ビットライン用導電物質３６２の厚さが５００Åであるとしたら、前記第２層間絶縁膜３４０は、１０００Åの厚さほど食刻することが望ましい。前記第１キャッピング物質３６５及び第２キャッピング物質３６６は、酸化膜系列の前記第２層間絶縁膜３４０と湿式及び乾式食刻選択比を持つ物質として、窒化膜などが使用される。
【００３９】
　図１７、図２６、及び図３５を参照すると、前記窒化膜３６６をエチバックして前記窒化膜３６５の突出された部分の側壁にだけスペーサー３６７形態で残すようにする。これにより、ビットライン用導電物質３６２上に形成された柱形態の第１キャッピング物質３６５と前記第１キャッピング物質３６５の突出された部分の側壁に形成されたスペーサー形態の第２キャッピング物質３６７とでできているビットライン用キャッピング層３６９が形成される。
【００４０】
　この時、ビットライン用キャッピング層３６９のうち、第２絶縁膜３４０により包まれた部分は、ビットラインパターン及びビットラインの幅と同一であり突出された部分は前記ビットラインパターン３５５及びビットラインの幅よりも大きくなる。従って、前記ビットラインパターン３５５内に形成された導電物質３６２と前記導電物質３６２及び第２層間絶縁膜３４０上に形成されたスタッド形態のキャッピング層３６９とを備えたビットライン３６０が形成される。
【００４１】
　前記キャッピング３６９のうち、スペーサー形態の第２キャピング物質３６７は前記柱形態の第１キャッピング物質３６５の側壁の一部分だけを包むように形成されるため、ビットライン用導電物質３６２は酸化膜系列の第２層間絶縁膜３４０により包まれる。
【００４２】
　この時、前記第２キャッピング物質３６５の１／２程度の厚さだけを第２層間絶縁膜により包むように形成するが、これは後続のストレージノードコンタクト形成時、工程マージンを確保し絶縁特性を維持すると同時にビットライン３６０とビットライン３６０との間、そしてビットライン３６０と後続工程で形成されるストレージノードコンタクトとの間の寄生キャパシタンスを減らすためである。
【００４３】
　図１８、図２７、及び図３６を参照すると、基板全面に酸化膜系列の第３層間絶縁膜３７０を蒸着し、前記第２及び第３層間絶縁膜３４０、３７０を食刻して前記コンタクトパッド３３０のうち、該当するコンタクトパッド、つまり後続工程で形成されるストレージノードが連結されるコンタクトパッドを露出させるストレージノードコンタクト３７５を形成する。前記第２及び第３層間絶縁膜３４０、３７０は前記ビットラインキャッピング層３６９のスペーサー３６７が食刻停止層として作用してセルフ‐アルライン食刻されるため、ストレージノードコンタクト３７５は、セルフ‐アルラインコンタクトで形成される。
【００４４】
　図１９、図２８，及び図３７を参照すると、前記ストレージノードコンタクト３７５を含む第３層間絶縁膜３７０上にポリシリコン膜のような導電性物質を蒸着した後、ＣＭＰまたはエチバック工程を通じて平坦化させ、ストレージノード用コンタクトプラグ３８０を形成する。続いて、前記ストレージノード用コンタクトプラグ３８０と電気的に連結されるキャパシターのストレージノード３９０を形成する。
【００４５】
　前記したような本発明の一つの実施例による半導体装置の製造方法は、ビットラインキャッピング層をスタッド形態で形成することによって、前記ストレージノードコンタクトを形成するための食刻工程時、前記キャッピング層が食刻停止層として作用して前記ストレージノードコンタクト３７５はセルフ‐アルライン食刻され、食刻工程マージンを充分に確保することができる。また、隣り合うビットライン３６０とビットライン３６０との間、そしてビットライン３６０とストレージノード用コンタクトプラグ３８０との間に窒化膜よりも誘電率が低い酸化膜系列の第２及び第３層間絶縁膜３４０、３７０が存在するためこれらの間の寄生キャパシタンスが減少する。
【００４６】
　図５０は、ビットラインキャッピング層の厚さと寄生キャパシタンスとの関係を示す図面であり、窒化膜でできたビットラインキャッピング層の厚さによる寄生キャパシタンスの減少臨界値は１０００Åであることがわかる。図５１は、ビットラインスペーサーの構成物と寄生キャパシタンスとの関係を示す図面であり、Ａはビットラインスペーサーがすべて酸化膜で成り立つケースの寄生キャパシタンスの分布を示したものであり、Ｃはビットラインスペーサーがすべて窒化膜で成り立つケースを示したもので、Ｂはビットラインスペーサーが部分的に酸化膜で成り立つケース、つまり、ビットラインとビットラインとの間には酸化膜が存在し、ビットラインとストレージノードコンタクトとの間には窒化膜が存在するケースの寄生キャパシタンスの分布を示したものである。図５１を参すると、ビットラインスペーサーがすべて窒化膜で成り立つケースＣよりもケースＡまたはケースＢでの寄生キャパシタンスはそれぞれ３０％、４０％程度減少されていることがわかる。
【００４７】
　図５０及び図５１から、本発明では、スタッド形態のビットラインキャッピング層を形成することによって、絶縁特性を維持しながら寄生キャパシタンスを最小化できるだけでなくストレージノードコンタクトを形成するための工程マージンを向上させることができる。
【００４８】
　図３８、図３９、図４０、及び図４１、図４２、図４３、図４４、及び図４５、そして図４６、図４７、図４８、及び図４９は、本発明の他の実施例による工程断面図を図示したものであり、図３８、図３９、図４０、及び図４１は、図１のＩＡ−ＩＡ′線に対応する工程断面図であり、図４２、図４３、図４４、及び図４５は、図１のＩＢ−ＩＢ′線に対応する工程断面図で、図４６、図４７、図４８、及び図４９は、図１のＩＣ−ＩＣ′線に対応する工程断面図である。
【００４９】
　本発明の他の実施例による半導体装置の製造方法は、以前の実施例での方法といくつかの観点で同一である。しかし、キャッピング用スペーサー形成のための食刻工程で食刻安定性を確保するために第２層間絶縁膜を上、下部酸化膜とこれらの間に食刻停止用窒化膜がサンドイッチされた積層構造で形成することだけが違う。
【００５０】
　図３８、図４２及び図４６を参照すると、アクティブ領域５０１とフィールド領域とを備えた半導体基板５００が提供され、通常的なＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）工程を通じて半導体基板５００のフィールド領域にＳＴＩ素子分離膜５０５を形成する。
【００５１】
　前記半導体基板５００上にゲート絶縁膜５１１、ゲート電極物質５１３及びキャッピング層５１５の積層構造を持つゲート５１０を形成し、前記ゲート５１０の側壁にゲートスペーサー５１７を形成する。
【００５２】
　前記ゲート５１０を含む基板全面に第１層間絶縁膜５２０を蒸着した後、前記ゲート５１０間のアクティブ領域５０１を露出させるコンタクト５２５を形成し、前記コンタクト５２５にポリシリコン膜でできたコンタクトパッド５３０を形成する。この時、図面上には図示されてないが、コンタクトパッド５３０は前記アクティブ領域５０１に形成された所定導電形を持つ不純物領域とコンタクト５２５を通じて連結される。
【００５３】
　続いて、第１層間絶縁膜５２０上に第２層間絶縁膜５５０を蒸着するのに、下部酸化膜５５１、窒化膜５５２及び上部酸化膜５５３の積層構造で形成する。前記上部酸化膜５５３は、後続のキャッピング用スペーサー形成時、除去される膜で、前記窒化膜５５２は前記上部酸化膜５５３の食刻時、食刻停止膜として作用する。
【００５４】
　図３９、図４３及び図４７を参照すると、デュアルダマシーン工程を通じて前記第２層間絶縁膜５５０を食刻してビットラインコンタクト５４５とホーム形態のビットラインパターン５５５とを形成する。この時、前記第２層間絶縁膜５５０の食刻時、上、下部酸化膜５５１、５５３と窒化膜５５２との間の食刻選択比がない条件で食刻する。
【００５５】
　前記デュアルダマシーン工程を通じてビットラインコンタクト５４５及びビットラインパターン５５５を形成する時、前記ビットラインコンタクト５４５を形成した後、ビットラインパターン５５５を形成することもでき、前記ビットラインパターン５５５を形成した後、ビットラインコンタクト５４５を形成することもできる。この時、前記ビットラインコンタクト５４５形成時、前記コンタクトパッド５３０は食刻停止膜として作用する。
【００５６】
　続いて、前記ビットラインコンタクト５４５及び前記ビットラインパターン５５５を含む第２層間絶縁膜５５０上にビットライン用導電物質、例えばタングステン膜を蒸着した後、オーバー（ｏｖｅｒ）ＣＭＰまたはエチバックしてビットライン用導電物質５６２がビットラインパターン５５５の一部分にのみ満たされるようにする。この時、ビットライン用導電物質５６２は、前記ビットラインパターン５５５内で前記窒化膜５５２よりも下部分に満たされるようにする。つまり、前記ビットラインパターン５５５に満たされたビットライン用導電物質５６２の厚さは前記下部酸化膜５５１の厚さよりも薄くなるように形成する。
【００５７】
　次に、前記ビットラインパターン５５５を含む第２層間絶縁膜５５０上にビットライン用第１キャッピング物質、例えば窒化膜を蒸着した後、ＣＭＰまたはエチバックして前記ビットラインパターン５５５のビットライン用導電物質５６２上に窒化膜５６５を満たす。
【００５８】
　図４０、図４４、及び図４８を参照すると、前記第２層間絶縁膜５５０のうち、上部酸化膜５５３を乾式または湿式食刻するのに、前記窒化膜５５２を食刻停止膜として利用して上部酸化膜５５３を安定的に除去することができる。
【００５９】
　図４１、図４５、及び図４９を参照すると、基板全面に前記下部酸化膜５５１と乾式及び湿式食刻差を持つ物質、例えば窒化膜をビットライン用第２キャッピング物質として蒸着した後、食刻して前記窒化膜５６５の側壁にスペーサー５６９を形成する。この時、前記ビットライン用第２キャッピング物質である窒化膜の食刻時、前記窒化膜５５２も同時に食刻されて窒化膜５６８の下部に残り、下部酸化膜５５１が露出される。
【００６０】
　これにより、ビットライン導電物質５６２上に形成された柱形態の第１キャッピング物質５６５と、前記第１キャッピング５６５の側壁に形成されたスペーサー形態の第２キャッピング物質５６８と窒化膜５５２とで成り立つビットライン用キャッピング層５６９と、が形成される。従って、前記ビットラインパターン５５５内に形成された導電物質５６２と前記導電物質５６２及び第２層間絶縁膜５５０上に形成されたスタッド形態のキャッピング層５６９とを備えたビットライン５６０が形成される。
【００６１】
　この時、前記スペーサー形態の第２キャッピング物質５６８は、柱形態の第１キャッピング物質５６５の側壁一部分、例えば第１キャッピング物質５６５の１／２の厚さほどだけ包むように形成するのだが、これは絶縁特性及び工程マージン確保とともに寄生キャパシタンスを減らすためである。
【００６２】
　図面上には図示されてないが、以後第３層間絶縁膜を蒸着した後、第３層間絶縁膜及び下部酸化膜５５１を食刻してストレージノードコンタクトを形成し、前記ストレージノードコンタクトにストレージノード用コンタクトプラグを形成した後、前記コンタクトプラグに電気的に連結されるキャパシターのストレージノードを形成する。
【００６３】
　本発明の実施例では、ビットライン用導電物質のみを蒸着してビットラインを形成したが、ＴｉＮのようなバリアー金属膜を蒸着した後、ビットライン用導電物質を蒸着してビットラインを形成することもできる。
【図面の簡単な説明】
【００６４】
【図１】従来のＣＯＢ構造を持つ半導体装置を示した平面図である。
【図２】図１のＩＡ−ＩＡ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図３】図１のＩＡ−ＩＡ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図４】図１のＩＡ−ＩＡ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図５】図１のＩＡ−ＩＡ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図６】図１のＩＢ−ＩＢ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図７】図１のＩＢ−ＩＢ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図８】図１のＩＢ−ＩＢ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図９】図１のＩＢ−ＩＢ’線による従来の半導体装置の製造方法を説明するための断面図である。
【図１０】図１のＩＣ−ＩＣ’線による従来の半導体装置を示した断面図である。
【図１１】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１２】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１３】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１４】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１５】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１６】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１７】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１８】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図１９】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２０】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２１】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２２】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２３】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２４】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２５】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２６】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２７】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２８】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２９】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３０】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３１】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３２】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３３】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３４】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３５】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３６】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３７】本発明の一つの実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３８】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３９】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４０】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４１】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４２】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４３】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４４】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４５】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４６】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４７】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４８】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図４９】本発明の他の実施例による半導体装置の製造方法を説明するための工程断面図である。
【図５０】ビットラインキャッピング層の厚さと寄生キャパシタンスとの関係を示した図面である。
【図５１】ビットラインスペーサーと寄生キャパシタンスとの関係を示した図面である。
【符号の説明】
【００６５】
　３００，５００　半導体基板
　３０５，５０５　素子分離膜
　３１０，５１０　ゲート
　３６０、５６０　ビットライン
　３２０，３４０，３７０，５２０，５５０　層間絶縁膜
　３３０，３５０，５３０，５９０、５８０　コンタクトパッド
　３４５，５４５　ビットラインコンタクト
　３７５，５７５　ストレージノードコンタクト
　３９０，５９０　ストレージノード
【図１】
2004088105.tif 000003
【図２】
2004088105.tif 000004
【図３】
2004088105.tif 000005
【図４】
2004088105.tif 000006
【図５】
2004088105.tif 000007
【図６】
2004088105.tif 000008
【図７】
2004088105.tif 000009
【図８】
2004088105.tif 000010
【図９】
2004088105.tif 000011
【図１０】
2004088105.tif 000012
【図１１】
2004088105.tif 000013
【図１２】
2004088105.tif 000014
【図１３】
2004088105.tif 000015
【図１４】
2004088105.tif 000016
【図１５】
2004088105.tif 000017
【図１６】
2004088105.tif 000018
【図１７】
2004088105.tif 000019
【図１８】
2004088105.tif 000020
【図１９】
2004088105.tif 000021
【図２０】
2004088105.tif 000022
【図２１】
2004088105.tif 000023
【図２２】
2004088105.tif 000024
【図２３】
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【図２４】
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【図２５】
2004088105.tif 000027
【図２６】
2004088105.tif 000028
【図２７】
2004088105.tif 000029
【図２８】
2004088105.tif 000030
【図２９】
2004088105.tif 000031
【図３０】
2004088105.tif 000032
【図３１】
2004088105.tif 000033
【図３２】
2004088105.tif 000034
【図３３】
2004088105.tif 000035
【図３４】
2004088105.tif 000036
【図３５】
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【図３６】
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【図３７】
2004088105.tif 000039
【図３８】
2004088105.tif 000040
【図３９】
2004088105.tif 000041
【図４０】
2004088105.tif 000042
【図４１】
2004088105.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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