(57)【要約】【課題】メモリのアクセス回数を低減し、且つバースト転送を可能にして処理時間の短縮を図れるようにした画像処理回路を提供する。【解決手段】撮影情報と入力画素信号とで設定されたカーソル高さ情報に基づいて２次元画像の横方向の処理を行う第１のヒステリシススムージング回路１と、横方向の処理を行う際に用いる同一ラインの先行画素に係る処理済カーソル位置信号を保持するフリップフロップ２と、横方向の処理された画素出力信号に対して、同じくカーソル高さ情報に基づいて縦方向処理を行う第２のヒステリシススムージング回路３と、縦方向処理を行う際に用いる１ライン前の上方画素に係る処理済カーソル位置信号を保持するラインバッファ４とを備え、フレームメモリ５からバースト転送された入力画素信号に対して、１画素単位で横方向処理と縦方向処理とを順次行うように構成する。【選択図】　　　　図１
2004146891.tif 000002
【特許請求の範囲】
【請求項１】
２次元に配列された画素からの入力画素信号に対して処理を行う画像処理回路であって、あるライン上に配列された各画素に係る入力画素信号を、先行する画素に係る入力画素信号を処理して得られている第１の画素出力信号となる先行画素処理信号に基づいて処理して、第１の画素出力信号を出力する第１の処理回路と、前記第１の処理回路から逐次、前記第１の画素出力信号が入力され、この第１の画素出力信号と、この第１の画素出力信号に係るラインに先行するラインに係る前記第１の画素出力信号を再処理して得られている第２の画素出力信号となる先行ライン処理信号とに基づき処理して、前記第１の処理回路から逐次入力される前記第１の画素出力信号に係る画素に対する第２の画素出力信号を出力する第２の処理回路と、前記第２の処理回路から出力される前記第２の画素出力信号を保持すると共に、保持されている前記第２の画素出力信号を、前記先行ラインの第２の画素出力信号として前記第２の処理回路に出力する保持手段とを有することを特徴とする画像処理回路。
【請求項２】
前記入力画素信号を格納するフレームメモリと、バスを制御して、前記フレームメモリに格納された前記入力画素信号を前記第１の処理回路へ転送するバス制御手段とを更に有することを特徴とする請求項１に係る画像処理回路。
【請求項３】
前記フレームメモリは、バースト転送可能なメモリであり、前記バス制御手段は、前記フレームメモリに格納された前記入力画素信号を前記第１の処理回路にバースト転送することを特徴とする請求項２に係る画像処理回路。
【請求項４】
前記バス制御手段は、前記第２の画素出力信号を前記フレームメモリへ転送することを特徴とする請求項２に係る画像処理回路。
【請求項５】
前記フレームメモリは、バースト転送可能なメモリであり、前記バス制御手段は、前記第２の画素出力信号を前記フレームメモリへバースト転送することを特徴とする請求項４に係る画像処理回路。
【請求項６】
前記フレームメモリは、バースト転送可能なダイナミックランダムアクセスメモリあるいはスタティックランダムアクセスメモリであることを特徴とする請求項３又は５に係る画像処理回路。
【請求項７】
前記保持手段は、ファーストイン・ファーストアウトメモリであることを特徴とする請求項１に係る画像処理回路。
【請求項８】
前記第１の処理回路は、第１の所定値を設定する第１の変動設定部と、前記入力画素信号を上端とし、前記第１の所定値を減算した信号を下端とする第１の被選択出力と、前記入力画素信号を下端とし、前記第１の所定値を加算した信号を上端とする第２の被選択出力と、前記入力画素信号を前記第１の所定値の中央として上端と下端とが定められた第３の被選択出力とを生成する第１の被選択出力演算部と、前記第１から第３までの被選択出力、及び同一ライン上で先行する画素に係る入力画素信号に関して選択処理して得られている第１の選択出力からなる被選択出力とを入力とし、第１の選択信号に基づいて任意の被選択出力を選択して第１の選択出力として出力する第１の選択回路と、前記先行画素に係る第１の選択出力と前記入力画素信号とを入力として比較し、前記入力画素信号が前記先行画素に係る第１の選択出力の上端を上回るときには、前記第１の被選択出力を、下端を下回るときには、前記第２の被選択出力を、上端と下端との間にあるときには、前記先行画素に係る被選択出力を、それぞれ選択する前記第１の選択信号を出力する第１の比較回路とを有し、前記第１の選択回路で選択された第１の選択出力の中央に相当する値を前記第１の画素出力信号として出力することを特徴とする請求項１に係る画像処理回路。
【請求項９】
前記第２の処理回路は、第２の所定値を設定する第２の変動設定部と、前記第１の画素出力信号を上端とし、前記第２の所定値を減算した信号を下端とする第４の被選択出力と、前記第１の画素出力信号を下端とし、前記第２の所定値を加算した信号を上端とする第５の被選択出力と、前記第１の画素出力信号を前記第２の所定値の中央として上端と下端とが定められた第６の被選択出力とを生成する第２の被選択出力演算部と、前記第４から第６までの被選択出力、及び前記保持手段からの前記第２の画素出力信号を前記第２の所定値の中央として上端と下端とが定められた第７の被選択出力を入力とし、第２の選択信号に基づいて任意の被選択出力を選択して第２の選択出力として出力する第２の選択回路と、前記保持手段からの第２の画素出力信号と前記第１の画素出力信号を入力として比較し、前記第１の画素出力信号が、前記保持手段からの第２の画素出力信号を前記第２の所定値の中央として上端を上回るときには、前記第４の被選択出力を、下端を下回るときには、前記第５の被選択出力を、上端と下端との間にあるときには、前記第７の被選択出力を、それぞれ選択する前記第２の選択信号を出力する比較回路とを有し、前記第２の選択回路で選択された第２の選択出力の中央に相当する値を前記第２の画素出力信号として出力することを特徴とする請求項１又は８に係る画像処理回路。
【請求項１０】
前記保持手段は、前記第２の画素出力信号を特定するデータを保持することを特徴とする請求項９に係る画像処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像処理回路、特に画像データのフィードバック処理機能を備えた画像処理回路に関する。
【０００２】
【従来の技術】
【非特許文献１】Ｒ　．Ｗ．Ｅｈｒｉｃｈ　，“Ａ　ｓｙｍｍｅｔｒｉｃ　ｈｙｓｔｅｒｉｓｉｓ　ｓｍｏｏｔｈｉｎｇ　ａｌｇｏｒｉｔｈｍ　ｔｈａｔ　ｐｒｅｓｅｒｖｅｓ　ｐｒｉｎｃｉｐａｌ　ｆｅａｔｕｒｅｓ，”〔ＣＧＩＰ　，　ｖｏｌ．８，　ｐｐ．１２１−１２６　，Ａｕｇｕｓｔ　１９７８　〕
【０００３】
ＣＣＤ等の撮像素子から得られる画像信号に対してデジタル画像処理を行って、所望の画質の画像を得ることを目的とする画像処理回路において、画像処理の一機能として、過去の処理結果を用いて現在の処理を行う、フィードバック処理を必要とすることがある。
【０００４】
ここで、フィードバック処理を有する画像処理の一例として、画像のヒステリシススムージングついて説明する。最初に、ヒステリシススムージングの動作の概要について、図９を用いて説明する。なお、説明を簡単にするために、画像処理装置の取り扱う画像データは、モノクロ画像データとする。ヒステリシススムージングは、画像中に含まれるショットノイズや暗電流等のノイズを除去する方法の一つであり、Ｒ　．Ｗ．Ｅｈｒｉｃｈ　，“Ａ　ｓｙｍｍｅｔｒｉｃ　ｈｙｓｔｅｒｉｓｉｓ　ｓｍｏｏｔｈｉｎｇ　ａｌｇｏｒｉｔｈｍ　ｔｈａｔ　ｐｒｅｓｅｒｖｅｓ　ｐｒｉｎｃｉｐａｌ　ｆｅａｔｕｒｅｓ，”〔ＣＧＩＰ　，　ｖｏｌ．８，　ｐｐ．１２１−１２６　，Ａｕｇｕｓｔ　１９７８　〕（非特許文献１）により提案されている。
【０００５】
このヒステリシススムージング処理は、画像の一次元方向のみの処理でノイズ除去を行うものである。すなわち、図９に示すように、注目画素に対して、その画素値が所定のカーソル１０１　の高さ（幅）ｃｕｒｓ内に入っている場合は、その画素値がカーソル中心位置Ｃｍｉｄ　の値に置き換えられることで、ノイズが除去されるように処理するものである。なお、図９において、横軸は画素位置を示し、縦軸は画素レベルを示している。
【０００６】
画素値の置き換えは、このカーソル１０１　を用いて、以下のようなルールによって行われる。
（１）初期位置（図９の画素位置▲１▼）では、カーソル１０１　の中心位置Ｃｍｉｄ　は入力画像１０２　の画素値に合せられる。
（２）現在の位置（初期位置を含む）に設定されたカーソル１０１　のカーソル高さｃｕｒｓと、１画素隣りの画素位置（例えば、画素位置▲１▼に対しての画素位置▲２▼）の画素値とを比較する。
（３）もし、１画素隣りの画素位置の入力画像１０２　の画素値がカーソル高さｃｕｒｓ内に入っている場合、そのときのカーソル１０１　の中心位置Ｃｍｉｄ　の値（画素レベル）をノイズ除去後の出力画像１０３　の画素値とする。図９の画素位置▲２▼〜▲４▼及び▲７▼が、これに相当する。
（４）もし、１画素隣りの画素位置の入力画像１０２　の画素値が、カーソル高さｃｕｒｓ内に入っていない場合（例えば図９の画素位置▲５▼，▲６▼及び▲８▼の場合）、カーソル１０１　の上端位置Ｃｈｉｇｈの値（図９の画素位置▲５▼及び▲６▼の場合）、又は下端位置Ｃｌｏｗ　の値（図９の画素位置▲８▼の場合）を、入力画像１０２　の画素値に一致させ、そのときのカーソル１０１　の中心位置Ｃｍｉｄ　の値を、ノイズ除去後の出力画像１０３の画素値とする。
このようにすることにより、被写体に含まれる大きな振幅成分は保存しつつ、カーソル１０１　の高さｃｕｒｓよりも小さなノイズ成分を除去することができる。
【０００７】
上記動作説明で示したしたように、このヒステリシススムージング処理は、１画素前隣の先行画素に係るカーソル位置情報と現在の入力画像データを基に現在のカーソル位置を決定し、ノイズ除去を行うというアルゴリズムであり、すなわち、１画素前隣の先行画素に係るカーソル位置情報をフィードバックデータとして、現在のカーソル位置計算に用いるフィードバック画像処理である。
【０００８】
ところで、２次元画像に対して上記ヒステリシススムージング処理を施す場合、横方向処理と縦方向処理を行う必要がある。具体的には、図１０の（Ａ）に示すように、まず２次元画像の横方向の処理を１フレーム分行い、その出力画像に対し、図１０の（Ｂ）に示すように、縦方向の処理を行う必要がある。このように横方向及び縦方向処理のヒステリシススムージング処理を行う場合、一般に図１１に示すような方式で行われる。すなわち、まずヒステリシススムージング回路２０１に対して、撮像素子からの２次元の画像データを、ラスタスキャン（横方向スキャン）の順に記憶しているフレームメモリ（ＤＲＡＭ）２０２　から、横方向処理のための横方向画素信号を入力画素信号▲１▼として読み出して、第１のバッファ（入力バッファ）２０３　及び第１のバッファメモリ２０４　を介して入力すると共に、ＩＳＯ感度やシャッタ速などの撮影情報を入力して、これらの情報を基に１画素毎にカーソル高さ情報ｃｕｒｓを算出し、算出されたカーソル高さ情報ｃｕｒｓに基づいて、先に示した手法でまず横方向の入力画素信号に対してヒステリシススムージング処理を行う。そして、処理された横方向処理出力画素信号▲２▼は、第２のバッファメモリ２０５　及び第２のバッファ（スリーステートバッファ）２０６　を介して、再びフレームメモリ２０２　に書き込まれる。
【０００９】
横方向処理入力画素信号に対しての処理が終了すると、次いで縦方向処理入力画素信号▲３▼が読み出されて、同様にしてヒステリシススムージング回路２０１　により処理が行われ、処理済みの縦方向処理出力画素信号▲４▼が再びフレームメモリ２０２　に書き込まれる。
【００１０】
但し、この縦方向処理に際しては、フレームメモリ２０２　からの読み出しは、各ラインから１画素ずつ、つまりアドレスが飛び飛びの読み出しになる。なお、図１１において、２０７　はヒステリシススムージング処理で必要になる先行画素の処理済みの出力画素信号（横方向処理では同一ラインの左隣の画素の処理済みの出力画素信号、縦方向処理では１ライン前の上方の画素の処理済出力画素信号）を保持しておくためのフリップフロップ、２０８　は第２のバッファ（スリーステートバッファ）の入出力を制御するＯＥ制御回路、２０９　は外部バスである。
【００１１】
【発明が解決しようとする課題】
ところで、上記ヒステリシススムージング処理の場合のように、多画素の２次元画像に対して、横方向の処理と縦方向の処理を行う場合、ＤＲＡＭなどのフレームメモリ２０２　へのアクセス回数が多くなり、しかも速度の遅い外部バス２０９　を介してのフレームメモリ２０２　からの読み出し書き込みとなるので、処理時間が大となる。更に、フレームメモリ２０２　から横方向処理時における横方向処理入力画素信号▲１▼の読み出し時には、データ転送速度の速いバースト転送を用いることができるが、縦方向処理時における縦方向処理入力画素信号▲３▼の読み出し時には、各ライン１画素ずつの飛び飛びの読み出しになるので、バースト転送は使えず、これによっても処理時間が長くなり、リアルタイムで処理できないという問題点がある。
【００１２】
本発明は、従来のヒステリシススムージング処理のようなフィードバック処理機能を備えた画像処理回路における上記問題点を解消するためになされたもので、メモリへのアクセス回数を低減し且つバースト転送を可能にして処理時間の短縮を図ることの可能な画像処理回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、２次元に配列された画素からの入力画素信号に対して処理を行う画像処理回路であって、あるライン上に配列された各画素に係る入力画素信号を、先行する画素に係る入力画素信号を処理して得られている第１の画素出力信号となる先行画素処理信号に基づいて処理して、第１の画素出力信号を出力する第１の処理回路と、前記第１の処理回路から逐次、前記第１の画素出力信号が入力され、この第１の画素出力信号と、この第１の画素出力信号に係るラインに先行するラインに係る前記第１の画素出力信号を再処理して得られている第２の画素出力信号となる先行ライン処理信号とに基づき処理して、前記第１の処理回路から逐次入力される前記第１の画素出力信号に係る画素に対する第２の画素出力信号を出力する第２の処理回路と、前記第２の処理回路から出力される前記第２の画素出力信号を保持すると共に、保持されている前記第２の画素出力信号を、前記先行ラインの第２の画素出力信号として前記第２の処理回路に出力する保持手段とを有することを特徴とするものである。
【００１４】
このように構成された画像処理回路においては、第１の処理回路と第２の処理回路により、横方向処理と縦方向処理とを１画素単位で順次行うことが可能となり、フレームメモリへのアクセス回数を低減し且つフレームメモリのバースト転送を可能にして、高速処理を行える画像処理回路を実現できる。
【００１５】
請求項２に係る発明は、請求項１に係る画像処理回路において、前記入力画素信号を格納するフレームメモリと、バスを制御して、前記フレームメモリに格納された前記入力画素信号を前記第１の処理回路へ転送するバス制御手段とを更に有することを特徴とするものである。
【００１６】
請求項３に係る発明は、請求項２に係る画像処理回路において、前記フレームメモリは、バースト転送可能なメモリであり、前記バス制御手段は、前記フレームメモリに格納された前記入力画素信号を前記第１の処理回路にバースト転送することを特徴とするものである。
【００１７】
請求項４に係る発明は、請求項２に係る画像処理回路において、前記バス制御手段は、前記第２の画素出力信号を前記フレームメモリへ転送することを特徴とするものである。
【００１８】
請求項５に係る発明は、請求項４に係る画像処理回路において、前記フレームメモリは、バースト転送可能なメモリであり、前記バス制御手段は、前記第２の画素出力信号を前記フレームメモリへバースト転送することを特徴とするものである。
【００１９】
請求項６に係る発明は、請求項３又は５に係る画像処理回路において、前記フレームメモリは、バースト転送可能なダイナミックランダムアクセスメモリあるいはスタティックランダムアクセスメモリであることを特徴とするものである。
【００２０】
請求項７に係る発明は、請求項１に係る画像処理回路において、前記保持手段は、ファーストイン・ファーストアウトメモリであることを特徴とするものである。
【００２１】
請求項８に係る発明は、請求項１に係る画像処理回路において、前記第１の処理回路は、第１の所定値を設定する第１の変動設定部と、前記入力画素信号を上端とし、前記第１の所定値を減算した信号を下端とする第１の被選択出力と、前記入力画素信号を下端とし、前記第１の所定値を加算した信号を上端とする第２の被選択出力と、前記入力画素信号を前記第１の所定値の中央として上端と下端とが定められた第３の被選択出力とを生成する第１の被選択出力演算部と、前記第１から第３までの被選択出力、及び同一ライン上で先行する画素に係る入力画素信号に関して選択処理して得られている第１の選択出力からなる被選択出力とを入力とし、第１の選択信号に基づいて任意の被選択出力を選択して第１の選択出力として出力する第１の選択回路と、前記先行画素に係る第１の選択出力と前記入力画素信号とを入力として比較し、前記入力画素信号が前記先行画素に係る第１の選択出力の上端を上回るときには、前記第１の被選択出力を、下端を下回るときには、前記第２の被選択出力を、上端と下端との間にあるときには、前記先行画素に係る被選択出力を、それぞれ選択する前記第１の選択信号を出力する第１の比較回路とを有し、前記第１の選択回路で選択された第１の選択出力の中央に相当する値を前記第１の画素出力信号として出力することを特徴とするものである。
【００２２】
請求項９に係る発明は、請求項１又は８に係る画像処理回路において、前記第２の処理回路は、第２の所定値を設定する第２の変動設定部と、前記第１の画素出力信号を上端とし、前記第２の所定値を減算した信号を下端とする第４の被選択出力と、前記第１の画素出力信号を下端とし、前記第２の所定値を加算した信号を上端とする第５の被選択出力と、前記第１の画素出力信号を前記第２の所定値の中央として上端と下端とが定められた第６の被選択出力とを生成する第２の被選択出力演算部と、前記第４から第６までの被選択出力、及び前記保持手段からの前記第２の画素出力信号を前記第２の所定値の中央として上端と下端とが定められた第７の被選択出力を入力とし、第２の選択信号に基づいて任意の被選択出力を選択して第２の選択出力として出力する第２の選択回路と、前記保持手段からの第２の画素出力信号と前記第１の画素出力信号を入力として比較し、前記第１の画素出力信号が、前記保持手段からの第２の画素出力信号を前記第２の所定値の中央として上端を上回るときには、前記第４の被選択出力を、下端を下回るときには、前記第５の被選択出力を、上端と下端との間にあるときには、前記第７の被選択出力を、それぞれ選択する前記第２の選択信号を出力する比較回路とを有し、前記第２の選択回路で選択された第２の選択出力の中央に相当する値を前記第２の画素出力信号として出力することを特徴とするものである。
【００２３】
請求項１０に係る発明は、請求項９に係る画像処理回路において、前記保持手段は、前記第２の画素出力信号を特定するデータを保持することを特徴とするものである。
【００２４】
【発明の実施の形態】
次に、実施の形態について説明する。図１は、本発明に係る画像処理回路をヒステリシススムージング処理回路に適用した場合の実施の形態を示すブロック構成図である。図１において、１は２次元画像の横方向処理入力画素信号を、ＩＳＯやシャッタ速などの撮影情報と該入力画素信号とで設定されたカーソル高さ情報に基づいて、横方向のヒステリシススムージング処理するための第１のヒステリシススムージング回路、２は該第１のヒステリシススムージング回路１において、横方向処理入力画素信号をヒステリシススムージング処理する際に用いる、同一ラインの左隣の先行画素に係る処理済カーソル位置信号又は処理済みの画素信号（カーソル中心位置に対応する信号）を保持するためのメモリとなるフリップフロップ、３は第１のヒステリシススムージング回路１において横方向のヒステリシススムージング処理された画素出力信号に対して、同じく撮影情報に基づいて設定されたカーソル高さ情報に基づいて縦方向ヒステリシススムージング処理を行う第２のヒステリシススムージング回路、４は該第２のヒステリシススムージング回路３で縦方向ヒステリシススムージング処理を行う際に用いる、１ライン前の上方向隣の画素に係るヒステリシススムージング処理済みのカーソル位置信号又は処理済みの画素信号（カーソル中心位置に対応する信号）を１ライン分保持するためのメモリとなるラインバッファであり、ファーストイン・ファーストアウトメモリで構成されている。
【００２５】
５はＡ／Ｄ変換された撮像素子からの２次元画像データを記憶しているフレームメモリで、バースト転送可能なＤＲＡＭ（ダイナミックランダムアクセスメモリ）、あるいはＳＲＡＭ（スタテックランダムアクセスメモリ）等で構成されている。６は外部バス、７はＤＭＡコントローラ（請求項におけるバス制御手段に対応する）で、フレームメモリ５からあるいはフレームメモリ５へのデータのバースト転送等を制御するものである。８はフレームメモリ５から外部バス６を介して、前記第１のヒステリシススムージング回路１へデータを転送する際に用いる第１のバッファ（入力バッファ）、９は第１のバッファ８と共に用いられる第１のバッファメモリであり、１０は前記第２のヒステリシススムージング回路３から外部バス６を介してフレームメモリ５へデータを転送する際に用いる第２のバッファメモリ、１１は第２のバッファメモリ１０と共に用いる第２のバッファ（スリーステートバッファ）、１２は第２のバッファ１１の入出力を制御するＯＥ制御回路である。
【００２６】
次に、このように構成されている実施の形態の概略動作について説明する。まず、第１のヒステリシススムージング回路１に対して、フレームメモリ５からバスコントローラ７の制御によるバースト転送で、外部バス６，第１のバッファ８及び第１のバッファメモリ９を介して、処理用入力画素信号を連続的に順次転送する。また同時に第１のヒステリシススムージング回路１には撮影情報が入力され、第１のヒステリシススムージング回路１では、入力された撮影情報と入力画素信号により得られたカーソル高さ情報ｃｕｒｓに基づいて、先に示した手法で入力画素信号に対して横方向ヒステリシススムージング処理が行われる。この横方向ヒステリシススムージング処理の際には、フリップフロップ２に保持されている同一ラインの先行画素の処理済みの出力画素信号に係わるカーソル位置信号が用いられる。
【００２７】
そして、新たに横方向ヒステリシススムージング処理された出力画素信号（カーソル位置信号）は、順次フリップフロップ２に新たに入力保持されると共に、第２のヒステリシススムージング回路３に入力される。第２のヒステリシススムージング回路３では、入力された画素信号と、同様に入力されている撮影情報とに基づいて、縦方向ヒステリシススムージング処理のためのカーソル高さ情報ｃｕｒｓが算出され、算出されたカーソル高さ情報ｃｕｒｓに基づいて、入力された横方向ヒステリシススムージング処理済みの画素信号に対して、同様な手法で、縦方向ヒステリシススムージング処理が行われる。この縦方向のヒステリシススムージング処理の際には、ラインバッファ４に保持されている１ライン前の先行ラインの上方向隣の画素の縦方向ヒステリシススムージング処理済みの出力画素信号（カーソル位置信号）が用いられる。
【００２８】
そして、新たに縦方向のヒステリシススムージング処理された出力画素信号（カーソル位置信号）は、順次ラインバッファ４に新たに入力保持されると共に、第２のバッファメモリ１０，第２のバッファ１１及び外部バス６を介して、順次バースト転送によりフレームメモリ５に転送され、記憶される。
【００２９】
以上の動作を、図２の模式図を用いて、２次元画像上での動作として説明すると、次の通りである。２次元画像の各画素データは、画素（０，０）、（１，０）・・・（０，１）・・・（ｉ，ｊ）・・・というように、ラスタスキャンの順に１回だけ読み込まれる。そして、例えば画素（ｉ，ｊ）においては、まず左隣の画素（ｉ−１，ｊ）の処理済みの出力画素信号に係るカーソル情報（位置信号）に基づいて、横方向のヒステリシススムージング処理を行った後、上隣の画素（ｉ，ｊ−１）の処理済みの出力画素信号に係るカーソル情報（位置信号）に基づいて、縦方向のヒステリシススムージング処理を行う。
【００３０】
このように、横方向ヒステリシススムージング処理と縦方向ヒステリシススムージング処理とを、１画素単位で順次行うことにより、フレームメモリ５へのアクセス回数が半分になると共に、フレームメモリ５のバースト転送を用いることができるので、高速でヒステリシススムージング処理を行うことができる。
【００３１】
次に、第１のヒステリシススムージング回路１の詳細な回路構成例を図３に基づいて説明する。図３において、２１は撮影情報及び入力画素信号Ｉを基にカーソルの高さｃｕｒｓを決定するカーソル高さ決定部である。２２は入力画素信号Ｉが画像左端の画素に対応するものである場合における、カーソル上端位置ｈｉｇｈ０，下端位置ｌｏｗ０，及びカーソル中心位置ｃｅｎｔｅｒ０　を演算する第１のカーソル初期位置決定部で、請求項８における第３の被選択出力部に対応する。２３は入力画素信号値をカーソルの上端とする、カーソル上端位置ｈｉｇｈ１，下端位置ｌｏｗ１，及びカーソル中心位置ｃｅｎｔｅｒ１　を演算する第１のカーソル位置決定部で、請求項８における第１の被選択出力部に対応する。２４は入力画素信号値をカーソルの下端とする、カーソル上端位置ｈｉｇｈ２，下端位置ｌｏｗ２，及びカーソル中心位置ｃｅｎｔｅｒ２　を演算する第２のカーソル位置決定部で、請求項８における第２の被選択出力部に対応する。
【００３２】
２５は第１のカーソル初期位置決定部２２の出力ｈｉｇｈ０，ｌｏｗ０，ｃｅｎｔｅｒ０、第１のカーソル位置決定部２３の出力ｈｉｇｈ１，ｌｏｗ１，ｃｅｎｔｅｒ１、第２のカーソル位置決定部２４の出力ｈｉｇｈ２，ｌｏｗ２，ｃｅｎｔｅｒ２、及び既に横方向のヒステリシススムージング処理を終えている同一ラインの１画素前隣の画素（先行画素）の横方向処理結果（カーソル位置）ｈｉｇｈ３，ｌｏｗ３，ｃｅｎｔｅｒ３のいずれか１組を、セレクトして第１の選択出力ｈｉｇｈ，ｌｏｗ，ｃｅｎｔｅｒ　として出力する第１のセレクタ、２６は先行画素に関する第１の選択出力ｈｉｇｈ，ｌｏｗ，ｃｅｎｔｅｒ　を１クロック保持し、先行画素の処理結果（カーソル位置）ｈｉｇｈ３，ｌｏｗ３，ｃｅｎｔｅｒ３として第１のセレクタ２５に入力するためのフリップフロップで、図１におけるフリップフロップ２に対応するものである。２７は現在の入力画素信号Ｉと先行画素の処理結果のカーソル上端ｈｉｇｈ３　及び下端ｌｏｗ３を比較し、第１のセレクタ２５のセレクト信号Ｓ１を出力する第１の比較器である。
【００３３】
図４は、第２のヒステリシススムージング回路３の詳細な回路構成例を示すブロック図である。図４において、３１は撮影情報及び第１のヒステリシススムージング回路１から入力される横方向処理済みの第１の画素出力信号Ｉ１　を基にカーソルの高さｃｕｒｓ’　を決定するカーソル高さ決定部である。３２は第１の画素出力信号Ｉ１　が画像上端画素に対応するものである場合における、カーソル上端位置ｈｉｇｈ０’，　下端位置ｌｏｗ０’　及びカーソル中心位置ｃｅｎｔｅｒ０’を演算する第２のカーソル初期位置決定部で、請求項９における第６の被選択出力部に対応する。３３は入力された第１の画素出力信号Ｉ１　をカーソルの上端とする、カーソル上端位置ｈｉｇｈ１’，下端位置ｌｏｗ１’　及びカーソル中心位置ｃｅｎｔｅｒ１’を演算する第３のカーソル初期位置決定部で、請求項９における第４の被選択出力部に対応する。３４は入力された第１の画素出力信号Ｉ１　をカーソルの下端とする、カーソル上端位置ｈｉｇｈ２’，下端位置ｌｏｗ２’　及びカーソル中心位置ｃｅｎｔｅｒ２’を演算する第４のカーソル位置決定部で、請求項９における第５の被選択出力部に対応する。
【００３４】
３５は第２のカーソル初期位置決定部３２の出力ｈｉｇｈ０’，ｌｏｗ０’，ｃｅｎｔｅｒ０’　、第３のカーソル位置決定部３３の出力ｈｉｇｈ１’，ｌｏｗ１’，ｃｅｎｔｅｒ１’、第４のカーソル位置決定部３４の出力ｈｉｇｈ２’，ｌｏｗ２’，ｃｅｎｔｅｒ２’　、及び既に縦方向のヒステリシススムージング処理を終えている１ライン前の先行ラインの上方隣の画素の縦方向処理結果（カーソル位置）ｈｉｇｈ３’，ｌｏｗ３’，ｃｅｎｔｅｒ３’　のいずれか１組をセレクトして、第２の選択出力ｈｉｇｈ’，ｌｏｗ’，ｃｅｎｔｅｒ’として出力する第２のセレクタ、３６は１ライン前の先行ラインの画素に関する第２の選択出力ｈｉｇｈ’，ｃｅｎｔｅｒ’，ｌｏｗ’を１ライン期間保持し、先行ラインに係る画素の縦方向処理結果（カーソル位置）ｈｉｇｈ３’，ｌｏｗ３’，ｃｅｎｔｅｒ３’　として第２のセレクタ３５に入力するためのラインバッファで、図１におけるラインバッファ４に対応する。３７は現在の第１の画素出力信号Ｉ１　と先行ラインの上方隣の画素の処理結果のカーソル上端ｈｉｇｈ３’及び下端ｌｏｗ３’　を比較し、第２のセレクタ３５のセレクト信号Ｓ２を出力する第２の比較器である。
【００３５】
次に、図３及び図４に示した第１及び第２のヒステリシススムージング回路の動作について、図５の（Ａ），（Ｂ）のタイミングチャート及び図５の（Ｃ）の説明図を用いて説明する。図５の（Ａ）は、図２に示した第１のヒステリシススムージング回路の横方向処理における画像データの流れを説明するタイミングチャートであり、図５の（Ｂ）は、図３に示した第２のヒステリシススムージング回路の縦方向処理における画像データの流れを説明するタイミングチャートであり、図５の（Ｃ）は、画像の読み出し順を説明するための図である。
【００３６】
撮像素子（図示せず）から出力される画像信号は、図５の（Ｃ）で示すような、横画素数Ｎ個、縦画素数Ｍ個の２次元の画像の画像信号であり、説明を容易にするため左上端から、０から始まる画素番号をつけて示している。ここで画像左端画素は画素番号０，Ｎ＋０，２Ｎ＋０，・・・の画素であり、画像上端画素は画素番号０，１，２，・・・Ｎ−１の画素である。この２次元の画像信号は、ＡＤコンバータ（図示せず）でデジタル信号に変換された後、フレームメモリ５に書き込まれる。このときの画像データの書き込み順は、メモリコントローラ（図示せず）により画素番号０，１，２，３，・・・Ｎ−１，Ｎ＋０，Ｎ＋１，・・・と、画素番号順に書き込まれるように制御されている。
【００３７】
次に、画像データはフレームメモリ５から１クロック毎に読み出され、バスコントローラ７の制御によりバースト転送で第１のヒステリシススムージング回路１へ転送されるが、このときの読み出し順は、図５の（Ｃ）の矢印で示したように、左上端の０番目の画素から順に横方向に読み出される。右端まで読み出された後は、２行目のＮ＋０番目から順に右方向に走査され、以下、同様にして画像の右下端まで繰り返され、これが入力画素信号Ｉとなる。
【００３８】
一方、第１のヒステリシススムージング回路１へのもう一つの入力データである撮影情報は、撮影時のＩＳＯ感度やシャッター速などの情報であり、これらの入力画素信号Ｉ及び撮影情報は、カーソル高さ決定部２１に入力され、これらの信号及び情報を基に、１　画素毎にカーソル高さ情報ｃｕｒｓを計算し出力する。ここでは、撮像素子がもつ、画素信号のレベルが高いとノイズの振幅も大きくなるという特性や、また、シャッタースピードが長くなるほどノイズ振幅が大きくなるという特性を基に、カーソル高さ情報ｃｕｒｓを計算する。そして、算出されたカーソル高さ情報ｃｕｒｓは、入力画素信号Ｉと共に第１のカーソル初期位置決定部２２，第１のカーソル位置決定部２３及び第２のカーソル位置決定部２４に入力され、第１のカーソル初期位置決定部２２，第１のカーソル位置決定部２３，及び第２のカーソル位置決定部２４では、カーソル高さｃｕｒｓ及び入力画素信号Ｉから、次のようにカーソルの上下端位置及びカーソル中心位置を演算する。
【００３９】
第１のカーソル初期位置決定部２２は、図５の（Ｃ）における、０，Ｎ＋０，２Ｎ＋０，・・・といった、画像の左端における画素に係るカーソル初期位置を決定するブロックであり、カーソル上端位置ｈｉｇｈ０，下端位置ｌｏｗ０，　及びカーソル中心位置ｃｅｎｔｅｒ０　は、それぞれ次式（１），（２），（３）で示すように演算される。
ｈｉｇｈ０＝Ｉ＋ｃｕｒｓ／２　・・・・・・・・・・（１）
ｌｏｗ０＝Ｉ−ｃｕｒｓ／２　・・・・・・・・・・（２）
ｃｅｎｔｅｒ０＝Ｉ　・・・・・・・・・・・・・・（３）
【００４０】
第１のカーソル位置決定部２３は、入力画素信号Ｉをカーソルの上端位置とする場合の演算を行うブロックであるから、カーソル上端位置ｈｉｇｈ１，下端位置ｌｏｗ１，及びカーソル中心位置ｃｅｎｔｅｒ１　は、それぞれ、（４），（５），（６）で示すように演算される。
ｈｉｇｈ１＝Ｉ　　・・・・・・・・・・・・・・（４）
ｌｏｗ１＝Ｉ−ｃｕｒｓ　　・・・・・・・・・・・（５）
ｃｅｎｔｅｒ１＝Ｉ−ｃｕｒｓ／２　・・・・・・・・・（６）
【００４１】
同様に、第２のカーソル位置決定部２４は、入力画素信号Ｉをカーソルの下端位置とする場合の演算を行うブロックであるから、カーソル上端位置ｈｉｇｈ２，下端位置ｌｏｗ２，及びカーソル中心位置ｃｅｎｔｅｒ２　は、それぞれ、（７），（８），（９）で示すように演算される。
ｈｉｇｈ２＝Ｉ＋ｃｕｒｓ　・・・・・・・・・・・（７）
ｌｏｗ２＝Ｉ　　・・・・・・・・・・・・・（８）
ｃｅｎｔｅｒ２＝Ｉ＋ｃｕｒｓ／２　・・・・・・・・（９）
【００４２】
第１のカーソル初期位置決定部２２，第１のカーソル位置決定部２３，及び第２のカーソル位置決定部２４の出力信号は、同一ラインの１画素前隣の画素に係る横方向処理結果（横方向処理済カーソル位置）ｈｉｇｈ３，ｌｏｗ３，ｃｅｎｔｅｒ３と共に、それぞれ第１のセレクタ２５に被選択信号として入力される。そして、第１のセレクタ２５では、上述した、第１のカーソル初期位置決定部２２の出力信号ｈｉｇｈ０，ｌｏｗ０，ｃｅｎｔｅｒ０、第１のカーソル位置決定部２３の出力信号ｈｉｇｈ１，ｌｏｗ１，ｃｅｎｔｅｒ１、第２のカーソル位置決定部２４の出力信号ｈｉｇｈ２，ｌｏｗ２，ｃｅｎｔｅｒ２、及びフリップフロップ２６に保持されている、既に横方向のヒステリシススムージング処理を終えている同一ラインの１画素前隣の画素信号の処理結果（カーソル位置）ｈｉｇｈ３，ｌｏｗ３，ｃｅｎｔｅｒ３のいずれか１組を、セレクトして出力する。第１のセレクタ２５のセレクト信号Ｓ１は、比較器２７からの２ビットの出力信号であり、“００”，“０１”，“１０”，“１１”の４つの状態を持つ信号である。
【００４３】
このセレクト信号Ｓ１により、セレクタ２５は以下の動作となる。
（１）Ｓ１＝“００”のとき、セレクタ２５は第１のカーソル位置決定部２３の出力ｈｉｇｈ１，ｌｏｗ１，ｃｅｎｔｅｒ１を出力する。
（２）Ｓ１＝“０１”のとき、セレクタ２５は第２のカーソル位置決定部２４の出力ｈｉｇｈ２，ｌｏｗ２，ｃｅｎｔｅｒ２を出力する。
（３）Ｓ１＝“１０”のとき、セレクタ２５は同一ラインの１画素前隣の画素信号に係る横方向ヒステリシススムージング処理済信号ｈｉｇｈ３，ｌｏｗ３，ｃｅｎｔｅｒ３を出力する。
（４）Ｓ１＝“１１”のとき、セレクタ２５は第１のカーソル初期位置決定部２２の出力ｈｉｇｈ０，ｌｏｗ０，ｃｅｎｔｅｒ０を出力する。
【００４４】
このように第１のセレクタ２５でセレクトされた信号（第１の選択出力）は、図５の（Ａ）のタイミングチャートで示したタイミングの信号ｈｉｇｈ，ｌｏｗ，ｃｅｎｔｅｒ　となる。この信号ｈｉｇｈ，ｌｏｗ，ｃｅｎｔｅｒ　は、横方向ヒステリシススムージング処理を終えた信号であり、フリップフロップ２６で保持されて１クロック分遅延されたセレクタ２５への入力信号（先行画素の処理結果）ｈｉｇｈ３，ｌｏｗ３，ｃｅｎｔｅｒ３となり、また、信号ｃｅｎｔｅｒは第１の画素出力信号Ｉ１となる。
【００４５】
次に、第１の比較器２７では、上記第１のセレクタ２５でセレクトされた第１の選択出力に係るカーソル位置の上端及び下端位置信号と、入力画素信号との比較を行う。この比較は、１画素前隣の先行画素に係る処理済みのカーソル位置の上端及び下端位置信号ｈｉｇｈ３，ｌｏｗ３と、現在の入力画素信号Ｉとを比較する必要があるため、前記カーソルの上端及び下端位置信号ｈｉｇｈ３，ｌｏｗ３と入力画素信号Ｉとのタイミングの関係は、１　画素ずらしたものとしなければならない。したがって、入力画素信号Ｉに対して、図５の（Ａ）のタイミングチャートで示すように、先行画素に係る処理済みのカーソル位置の上端及び下端位置信号ｈｉｇｈ３，ｌｏｗ３は、フリップフロップ２６により１クロック遅らせた信号となる。
【００４６】
これらのカーソルの上端及び下端位置信号ｈｉｇｈ３，ｌｏｗ３，及び入力画素信号Ｉを用いて、第１の比較器２７は以下のように動作する。第１の比較器２７の出力は２ビットの信号である。
（１）もしＩ＞ｈｉｇｈ３　なら、第１の比較器２７は“００”を出力する。
（２）もしＩ＜ｌｏｗ３なら、第１の比較器２７は“０１”を出力する。
（３）もし　ｌｏｗ３＜Ｉ＜ｈｉｇｈ３　なら、第１の比較器２７は“１０”を出力する。
（４）もし、Ｉが画像の左端画素の信号の場合は、ｈｉｇｈ３，ｌｏｗ３の信号と関係なく、“１１”を出力する。
【００４７】
ここで、画像の左端画素とは、図５の（Ｃ）における、０，Ｎ＋０，２Ｎ＋０，・・・の左端１列の画素である。この第１の比較器２７からの出力信号は、第１のセレクタ２５のセレクト信号Ｓ１となる。したがって、このセレクト信号Ｓ１は図５の（Ａ）のタイミングチャートに示したタイミングの信号となる。
【００４８】
上記第１のヒステリシススムージング回路１により左隣の先行画素に係る処理結果を用いて横方向ヒステリシススムージング処理を行って得られた第１の画素出力信号Ｉ１は、順次第２のヒステリシススムージング回路３に入力される。第２のヒステリシススムージング回路における縦方向のヒステリシススムージング処理は、第１のヒステリシススムージング回路１における横方向処理とほぼ同様にして行われる。すなわち、第２のヒステリシススムージング回路３に入力された第１の画素出力信号Ｉ１は、図４に示すように、撮影情報と共にカーソル高さ決定部３１へ入力され、同様にカーソル高さ情報ｃｕｒｓ’　が算出される。
【００４９】
そして、算出されたカーソル高さ情報ｃｕｒｓ’　は、入力された第１の画素出力信号Ｉ１と共に、第２のカーソル初期位置決定部３２，第３のカーソル位置決定部３３及び第４のカーソル位置決定部３４に入力され、同様にして第２のカーソル初期位置決定部３２の出力ｈｉｇｈ０’，ｌｏｗ０’，ｃｅｎｔｅｒ０’　、第１のカーソル位置決定部２３の出力ｈｉｇｈ１，ｌｏｗ１，ｃｅｎｔｅｒ１に対応する第３のカーソル位置決定部３３の出力ｈｉｇｈ１’，ｌｏｗ１’，ｃｅｎｔｅｒ１’　、及び第２のカーソル位置決定部２４の出力ｈｉｇｈ２，ｌｏｗ２，ｃｅｎｔｅｒ２に対応する第４のカーソル位置決定部３４の出力ｈｉｇｈ２’，ｌｏｗ２’，ｃｅｎｔｅｒ２’　をそれぞれ出力する。なお、第２のカーソル初期位置決定部３２は、図５の（Ｃ）における画像上端の画素番号０，１，２，・・・Ｎ−１の画素に係るカーソル初期位置を決定するブロックであり、その出力（ｈｉｇｈ０’，ｌｏｗ０’，ｃｅｎｔｅｒ０’　）は、それらの画像上端位置の画素に係るカーソル初期位置信号である。
【００５０】
これらの第２のカーソル初期位置決定部３２，第３のカーソル位置決定部３３及び第４のカーソル位置決定部３４の出力は、１ライン前の先行ラインの上方隣の画素に係る縦方向処理結果（縦方向処理済カーソル位置）ｈｉｇｈ３’，ｌｏｗ３’，ｃｅｎｔｅｒ３’　と共に、第２のセレクタ３５に被選択信号として入力され、それらのいずれか１組が、第２の比較器３７から出力されるセレクト信号Ｓ２により選択されて、図５の（Ｂ）に示すタイミングで、第２の選択出力ｈｉｇｈ’，ｌｏｗ’，ｃｅｎｔｅｒ’として出力される。この第２の選択出力は、この第２のヒステリシススムージング回路３へ入力された横方向処理済みの第１の画素出力信号Ｉ１に対して、縦方向処理を施した信号に係るカーソル位置信号であり、したがって、その中心位置信号ｃｅｎｔｅｒ’　は第２の画素出力信号Ｉ２となる。
【００５１】
上記第２のセレクタ３５に被選択信号として入力される１ライン前の先行ラインの上方位置の画素に係る縦方向処理結果ｈｉｇｈ３’，ｌｏｗ３’，ｃｅｎｔｅｒ３’　は、第２のセレクタ３５により選択出力された縦方向処理済みの第２の選択出力ｈｉｇｈ’，ｌｏｗ’，ｃｅｎｔｅｒ’を、ラインバッファ３６を通して１ライン期間遅延させた、図５の（Ｂ）に示すタイミングの信号である。また第２のセレクタ３５へのセレクト信号Ｓ２を出力する第２の比較器３７には、ラインバッファ３６を通して１ライン期間遅延させた１ライン前の上方位置の画素に係る縦方向処理済みのカーソル位置の上端及び下端位置信号ｈｉｇｈ３’，ｌｏｗ３’と、第１の画素出力信号Ｉ１とが入力されて、第１の比較器２７と同様の処理で、図５の（Ｂ）のタイミングに示すセレクト信号Ｓ２を出力するようになっている。
【００５２】
以上のようにして、第１及び第２のヒステリシススムージング回路１，３により、１画素毎に横方向ヒステリシススムージング処理及び縦方向ヒステリシススムージング処理が順次実行され、第２のヒステリシススムージング回路から横方向及び縦方向ヒステリシススムージング処理された画素出力信号が連続的に出力される。
【００５３】
なお、図３及び図４に示した第１及び第２のヒステリシススムージング回路１，３では、第１の選択出力信号を１クロック期間保持するフリップフロップ２６に対して、第１の選択出力信号に係る３つのカーソル位置信号（ｈｉｇｈ，ｌｏｗ，ｃｅｎｔｅｒ）を全て入力させて保持させるようにしたもの、あるいは第２の選択出力信号を１ライン期間保持するラインバッファ３６に対して、第２の選択出力信号に係る３つのカーソル位置信号（ｈｉｇｈ’，ｌｏｗ’，ｃｅｎｔｅｒ’）を全て入力させて保持させるようにしたものを示したが、次のように構成してもよい。
【００５４】
すなわち、第１の選択出力信号に係るカーソル位置信号の中心位置信号（すなわち第１の画素出力）ｃｅｎｔｅｒのみをフリップフロップ２６に保持させ、フリップフロップ２６の出力ｃｅｎｔｅｒ３　に対してカーソル高さ決定部２１からのカーソル高さ情報ｃｕｒｓを加えて、１画素前の先行画素に係る横方向処理結果（カーソル位置）ｈｉｇｈ３，ｌｏｗ３，ｃｅｎｔｅｒ３を生成して、第１のセレクタ２５や第１の比較器２７へ入力するようにしてもよい。また、第２の選択出力信号に係るカーソル位置信号の中心位置信号（すなわち第２の画素出力）ｃｅｎｔｅｒ’　のみをラインバッファ３６に保持させ、ラインバッファ３６の出力ｃｅｎｔｅｒ３’に対してカーソル高さ決定部３１からのカーソル高さ情報ｃｕｒｓ’　を加えて、１ライン前の上方位置の画素に係る縦方向処理結果（カーソル位置）ｈｉｇｈ３’，ｌｏｗ３’，ｃｅｎｔｅｒ３’　を生成して、第２のセレクタ３５や第２の比較器３７へ入力するようにしてもよい。
【００５５】
次に、以上の変形例における、第１及び第２のヒステリシススムージング回路１，３の回路構成例について説明する。図６は、第１のヒステリシススムージング回路の回路構成例を示すブロック図であり、図３に示した回路構成例と同一又は対応する構成要素には同一の符号を付して示し、その説明を省略する。図６において、４１は入力画素信号値（ｃｅｎｔｅｒ０　に対応する）をカーソルの上端とする場合の、カーソルの中心位置ｃｅｎｔｅｒ１　を演算する第１のカーソル中心位置決定部、４２は入力画素信号値をカーソルの下端とする場合の、カーソルの中心位置ｃｅｎｔｅｒ２　を演算する第２のカーソル中心位置決定部、４３は先行画素に係る横方向処理済のカーソル中心位置ｃｅｎｔｅｒ３　からカーソルの上端位置ｈｉｇｈ３　及び下端位置ｌｏｗ３を演算する第１のカーソル上下端位置決定部である。なお、カーソル初期中心位置ｃｅｎｔｅｒ０　は入力画素信号そのものであるため、カーソル初期中心位置決定部は省略されている。
【００５６】
この回路構成例においては、カーソル位置の演算は、最初に第１のカーソル中心位置決定部４１及び第２のカーソル中心位置決定部４２にて、中心位置ｃｅｎｔｅｒ１，ｃｅｎｔｅｒ２　のみ求め、そして第１のセレクタ２５により選ばれたカーソル中心位置ｃｅｎｔｅｒから、フリップフロップ２６を介して、先行画素に係る横方向処理済みのカーソル位置の中心位置ｃｅｎｔｅｒ３　を形成し、入力画素信号に対応するカーソル中心位置信号ｃｅｎｔｅｒ０　，第１及び第２のカーソル中心位置決定部４１，４２の出力ｃｅｎｔｅｒ１，ｃｅｎｔｅｒ２　と共に、第１のセレクタ２５に入力させる。また、このカーソル中心位置ｃｅｎｔｅｒ３　とカーソル高さ信号ｃｕｒｓとに基づいて、第１のカーソル上下端位置決定部４３において先行画素に係る処理済みのカーソル位置の上下端位置ｈｉｇｈ３，ｌｏｗ３を求めるようにしている。そして、この上下端位置信号ｈｉｇｈ３，ｌｏｗ３と入力画素信号Ｉとを第１の比較器２７へ入力して、第１のセレクタ２５に対するセレクト信号Ｓ１を生成するようにしている。ここで、第１のセレクタ２５から選択出力されるカーソル中心位置ｃｅｎｔｅｒは、第１の選択出力であると共に第１の画素出力信号Ｉ１となる。
【００５７】
図８の（Ａ）に、この第１のヒステリシススムージング回路における入力画素信号Ｉ，第１の選択出力（カーソル中心位置）ｃｅｎｔｅｒ，先行画素に係る処理済カーソル位置の中心位置ｃｅｎｔｅｒ３　，第１のカーソル上下端位置決定部４３から出力される上下端位置信号ｈｉｇｈ３，ｌｏｗ３，第１の比較器２７に入力される入力画素信号Ｉ及び第１の比較器２７から出力されるセレクト信号Ｓ１のタイミング関係を示す。
【００５８】
次に、図７に上記変形例における第２のヒステリシススムージング回路３の回路構成例を示す。図７に示す回路構成例においても、図４に示した回路構成例と同一又は対応する構成要素には同一の符号を付して示し、その説明を省略する。図７において、５１は入力される第１の画素出力信号値（ｃｅｎｔｅｒ０’に対応する）をカーソルの上端とする場合の、カーソルの中心位置ｃｅｎｔｅｒ１’を演算する第３のカーソル中心位置決定部、５２は入力される第１の画素出力信号値をカーソルの下端とする場合の、カーソルの中心位置ｃｅｎｔｅｒ２’を演算する第４のカーソル中心位置決定部、５３は１ライン前の上方画素に係る縦方向処理済みのカーソル中心位置ｃｅｎｔｅｒ３’から、カーソルの上端位置ｈｉｇｈ３’及び下端位置ｌｏｗ３’　を演算する第２のカーソル上下端位置決定部である。なお、この場合もカーソル初期中心位置ｃｅｎｔｅｒ０’は、入力される第１の画素出力信号そのものであるため、カーソル初期中心位置決定部は省略されている。
【００５９】
この回路構成例においては、カーソル位置の演算は、最初に第３のカーソル中心位置決定部５１及び第４のカーソル中心位置決定部５２にて、中心位置ｃｅｎｔｅｒ１’，ｃｅｎｔｅｒ２’のみ求め、そして第２のセレクタ３５により選ばれたカーソル中心位置ｃｅｎｔｅｒ’　から、ラインバッファ３６を介して、１ライン前の上方画素に係る縦方向処理済みのカーソル位置の中心位置ｃｅｎｔｅｒ３’を形成し、このカーソル中心位置ｃｅｎｔｅｒ３’を、第１の画素出力信号に対応するカーソル中心位置ｃｅｎｔｅｒ０’，第３及び第４のカーソル中心位置決定部５１，５２の出力ｃｅｎｔｅｒ１’，ｃｅｎｔｅｒ２’と共に、第２のセレクタ３５に入力させるようにしている。またラインバッファ３６を介して得られるカーソル中心位置ｃｅｎｔｅｒ３’とカーソル高さ信号ｃｕｒｓ’　とに基づいて、第２のカーソル上下端位置決定部５３において、１ライン前の上方画素に係る処理済みのカーソル位置の上下端位置ｈｉｇｈ３’，ｌｏｗ３’を求めるようにしている。そして、この上下端位置信号ｈｉｇｈ３’，ｌｏｗ３’と入力されている第１の画素出力信号Ｉ１とを第２の比較器３７へ入力して、第２のセレクタ３５に対するセレクト信号Ｓ２を生成している。ここで、第２のセレクタ３５から選択出力されるカーソル中心位置ｃｅｎｔｅｒ’　は、第２の選択出力であると共に第２の画素出力信号Ｉ２となる。
【００６０】
図８の（Ｂ）に、この第２のヒステリシススムージング回路における入力信号である第１の画素出力信号Ｉ１，第２の選択出力（カーソル中心位置）ｃｅｎｔｅｒ’，１ライン前の上方画素に係る処理済カーソル位置の中心位置ｃｅｎｔｅｒ３’，第２のカーソル上下端位置決定部５３から出力される上下端位置信号ｈｉｇｈ３’，ｌｏｗ３’，第２の比較器３７に入力される第１の画素出力信号Ｉ１及び第２の比較器３７から出力されるセレクト信号Ｓ２のタイミング関係を示す。
【００６１】
このように構成した第１及び第２のヒステリシススムージング回路は、図３及び図４に示した回路構成例と機能的には同じであるが、カーソルの位置を演算するブロックが簡単になり、回路規模を小さくできるという利点がある。また、フリップフロップとラインバッファの規模も小さくなる。
【００６２】
なお、上記実施の形態及びその変形例では、１画素毎に横方向のヒステリシススムージング処理を行ったのちに、縦方向のヒステリシススムージング処理を行うようにしたものを示したが、逆に縦方向処理を先に行った後、横方向処理を行うようにしてもよい。このように、最初に縦方向の処理を行う場合は、ＣＣＤ等の撮像素子からの画像データをフレームメモリへ書き込む際に、画像の縦方向画素に沿った順に書き込むようにする。また、第１のヒステリシススムージング回路の前段、及び第２のヒステリシススムージング回路の後段に、別途機能を有する処理回路を備えていても構わない。
【００６３】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明よれば、ヒステリシススムージング処理のようなフィードバック処理機能を備えた画像処理回路において、第１の処理回路と第２の処理回路により、２次元画像の横方向処理と縦方向処理とを１画素単位で順次行うことが可能となり、フレームメモリへのアクセス回数を低減し且つフレームメモリのバースト転送を可能にして、高速処理を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る画像処理回路をヒステリシススムージング処理回路に適用した実施の形態を示すブロック構成図である。
【図２】図１に示した実施の形態における動作を、２次元画像上で模式的に説明するための模式図である。
【図３】図１に示した実施の形態における第１のヒステリシススムージング回路の回路構成例を示すブロック図である。
【図４】図１に示した実施の形態における第２のヒステリシススムージング回路の回路構成例を示すブロック図である。
【図５】図３及び図４に示した第１及び第２のヒステリシススムージング回路の動作を説明するためのタイミングチャート及び画像読み出し順を示す説明図である。
【図６】図１に示した実施の形態における第１のヒステリシススムージング回路の他の回路構成例を示すブロック図である。
【図７】図１に示した実施の形態における第２のヒステリシススムージング回路の他の回路構成例を示すブロック図である。
【図８】図６及び図７に示した第１及び第２のヒステリシススムージング回路の動作を説明するためのタイミングチャートである。
【図９】ヒステリシススムージング処理を説明するための説明図である。
【図１０】従来の２次元画像に対する、横方向及び縦方向のヒステリシススムージング処理を行う態様を示す説明図である。
【図１１】従来の２次元画像に対するヒステリシススムージング処理回路の構成例を示すブロック図である。
【符号の説明】
１　第１のヒステリシススムージング回路
２　フリップフロップ
３　第２のヒステリシススムージング回路
４　ラインバッファ
５　フレームメモリ
６　外部バス
７　ＤＭＡコントローラ
８　第１のバッファ
９　第１のバッファメモリ
１０　第２のバッファメモリ
１１　第２のバッファ
２１　カーソル高さ決定部
２２　第１のカーソル初期位置決定部
２３　第１のカーソル位置決定部
２４　第２のカーソル位置決定部
２５　第１のセレクタ
２６　フリップフロップ
２７　第１の比較器
３１　カーソル高さ決定部
３２　第２のカーソル初期位置決定部
３３　第３のカーソル位置決定部
３４　第４のカーソル位置決定部
３５　第２のセレクタ
３６　ラインバッファ
３７　第２の比較器
４１　第１のカーソル中心位置決定部
４２　第２のカーソル中心位置決定部
４３　第１のカーソル上下端位置決定部
５１　第３のカーソル中心位置決定部
５２　第４のカーソル中心位置決定部
５３　第２のカーソル上下端位置決定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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