(57)【要約】【課題】本発明は、アナログ回路部分での接続ミス（誤接続）を防ぐことができる半導体集積回路の検証方法を提供することを目的とする。【解決手段】バイアス電圧生成ブロック４に、アナログブロック２に供給するバイアス電圧に対応するパルス幅の出力信号を発生する疑似パルス発生回路４１を構成し、アナログブロック２に、前記バイアス電圧に対応するパルス幅の出力信号を発生する疑似パルス発生回路２１を構成し、互いの出力信号のパルス幅が一致しているかを比較してバイアス電圧出力ライン１１の接続ミスがないかをどうかを論理シミュレータを用いて確認する。この方法によれば、論理シミュレータを用いてバイアス電圧出力ライン１１の誤接続を発覚することができ、発覚した誤接続箇所をマスク設計段階で修正することにより本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用の浪費を防止できる。【選択図】      図１
2004273476.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路とアナログ回路と前記アナログ回路にバイアス電圧を供給するバイアス電圧生成回路が混在する半導体集積回路の動作を、前記半導体集積回路の回路図を論理シミュレータへ入力して検証する方法であって、前記バイアス電圧生成回路を構成するバイアス電圧生成ブロックに、前記バイアス電圧に対応するパルス幅の第１出力信号を発生し、前記アナログ回路を構成するアナログブロックに接続されるバイアス電圧出力ラインへ出力する第１疑似パルス発生回路を構成し、
前記アナログブロックに、前記バイアス電圧出力ラインを介して入力される前記第１疑似パルス発生回路の第１出力信号に応答して前記バイアス電圧に対応するパルス幅の第２出力信号を発生する第２疑似パルス発生回路を構成し、
前記第１疑似パルス発生回路を駆動して前記第１出力信号を発生させ、この第１出力信号のパルス幅と、前記第１出力信号に応答して発生する第２出力信号のパルス幅を比較し、一致しているかどうかを検出することにより前記バイアス電圧出力ラインに接続ミスがないかどうかを確認すること
を特徴とする半導体集積回路の検証方法。
【請求項２】
複数のアナログ回路とこれら各アナログ回路に共通の配線でバイアス電圧を供給するバイアス電圧生成回路と前記アナログ回路毎にパワーダウン制御を実行するデジタル回路とが混在する半導体集積回路の動作を、前記半導体集積回路の回路図を論理シミュレータへ入力して検証する方法であって、
前記バイアス電圧生成回路を構成するバイアス電圧生成ブロックに、前記バイアス電圧に対応するパルス幅の出力信号を発生し、前記各アナログ回路を構成するアナログブロックに接続される共通のバイアス電圧出力ラインへ出力する第１疑似パルス発生回路を構成し、
前記各アナログブロックにそれぞれ、前記バイアス電圧に対応するパルス幅の出力信号を出力する第２疑似パルス発生回路と、前記デジタル回路を構成するデジタルブロックよりパワーダウン制御信号が入力される端子を制御端子とし、前記バイアス電圧生成ブロックより前記バイアス電圧出力ラインを介して出力信号が入力される端子を入出力端子とする双方向バッファからなる疑似パワーダウン回路を構成し、
前記第１疑似パルス発生回路と各第２疑似パルス発生回路を同時に駆動して、前記バイアス電圧に対応するパルス幅の信号をそれぞれ発生させ、
この状態で前記デジタルブロックより前記アナログブロックのうち少なくとも一つのアナログブロックにパワーダウン制御信号を出力させ、このパワーダウン制御信号を入力した前記アナログブロックの疑似パワーダウン回路の動作により、前記バイアス電圧出力ラインの信号レベルを強制的にハイレベルまたはローレベルに固定し、前記第１疑似パルス発生回路から出力される出力信号と衝突させて不定状態を発生させ、
前記疑似パワーダウン回路を通過した第１疑似パルス発生回路の出力信号と各第２疑似パルス発生回路から出力された信号のパルス幅を比較し、一致しないことによりパワーダウン時のバイアス電圧のグランドレベルまたは電源電圧レベルとの短絡による誤動作という回路設計上の不具合を確認すること
を特徴とする半導体集積回路の検証方法。
【請求項３】
前記バイアス電圧生成ブロックの第１疑似パルス発生回路と前記アナログブロックの第２疑似パルス発生回路にそれぞれ、疑似クロックラインおよび疑似リセットラインを接続し、
前記疑似リセットラインからリセット信号を出力し、前記第１疑似パルス発生回路と第２疑似パルス発生回路より予め設定された個数の前記疑似クロックのパルス幅の出力信号を発生させ、これら出力された出力信号のパルス幅を比較すること
を特徴とする請求項１または請求項２に記載の半導体集積回路の検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル回路とアナログ回路が混載する半導体集積回路の動作を検証する検証方法に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路の設計時に、動作確認のための検証手段としてデジタル回路の場合はＶｅｒｉｌｏｇ、ＶＨＤＬといった論理シミュレータ、アナログ回路の場合はＳＰＩＣＥ系のトランジスタレベルシミュレータが用いられている。近年、ＣＭＯＳ集積回路にもデジタル回路のみならず、アナログ回路の混載化が増加し、また集積される回路規模も大規模化の一途をたどりトランジスタレベルシミュレータでデジタル回路・アナログ回路の全ての動作検証を行うには膨大なシミュレーション時間、シミュレーションマシン環境を要する。アナログ回路部分が大規模となった場合も同様であり、膨大なシミュレーション時間、シミュレーションマシン環境を要する。したがってデジタル回路とアナログ回路が混載した半導体集積回路の動作確認では、デジタル回路とアナログ回路の検証は別々に行い、デジタル回路とアナログ回路の接続部は人手で回路図やネットリストデータの解読により確認することが多い。またアナログ回路部分が大規模となった場合も、アナログ回路部分をアナログブロック毎に分けて別々に検証を行い、アナログブロック同士の接続部を人手で回路図やネットリストデータの解読により確認することが多い。
【０００３】
従来のデジタル回路およびアナログ回路が混載された半導体集積回路の動作の検証方法を図４を用いて説明する。図４は、デジタル回路とアナログ回路と前記アナログ回路にバイアス電圧を供給するバイアス電圧生成回路が混在する半導体集積回路の回路図を論理シミュレータに入力して構成したブロック図を示している。
【０００４】
図４において、１はデジタル回路を構成するデジタルブロック、２，３はアナログ回路を構成するアナログブロック、４はバイアス電圧生成回路を構成するバイアス電圧供給ブロックであり、バイアス電圧供給ブロック４とアナログブロック２間に、所定のバイアス電圧ＶＲＥＦ１を供給するバイアス電圧出力ライン１１と、所定のバイアス電圧ＶＲＥＦ２を供給するバイアス電圧出力ライン１２が接続され、またバイアス電圧供給ブロック４とアナログブロック３間に、前記バイアス電圧出力ライン１２と、所定のバイアス電圧ＶＲＥＦ３を供給するバイアス電圧出力ライン１３が接続され、バイアス電圧供給ブロック４よりアナログブロック２へバイアス電圧ＶＲＥＦ１，ＶＲＥＦ２が供給され、バイアス電圧供給ブロック４よりアナログブロック３へバイアス電圧ＶＲＥＦ２，ＶＲＥＦ３が供給されている。
【０００５】
またデジタルブロック１とアナログブロック２間に、パワーダウン制御信号ＰＯＷＤ１を供給する制御信号出力ライン１４が接続され、またデジタルブロック１とアナログブロック３間に、パワーダウン制御信号ＰＯＷＤ２を供給する制御信号出力ライン１５が接続され、またデジタルブロック１とバイアス電圧供給ブロック４間に、パワーダウン制御信号ＰＯＷＤ３を供給する制御信号出力ライン１６が接続され、デジタルブロック１よりアナログブロック２，アナログブロック３、バイアス電圧供給ブロック４へそれぞれ、パワーダウン制御信号ＰＯＷＤ１，ＰＯＷＤ２，ＰＯＷＤ３が供給されている。
【０００６】
図４において、論理シミュレータにより動作確認ができるのは、デジタルブロック１の動作、およびアナログブロック２，アナログブロック３，バイアス電圧供給ブロック４へ供給されているパワーダウン制御信号ＰＯＷＤ１，ＰＯＷＤ２，ＰＯＷＤ３の動作状態までである。アナログブロック２，アナログブロック３、バイアス電圧供給ブロック４の内部はトランジスタレベルシミュレータでなければ検証できない。
【０００７】
図５にデジタル回路およびアナログ回路の混載された半導体集積回路で動作検証の確認漏れが起こる危険性のある回路の一例を示す。図４の構成と同一の構成には同一の符号を付して説明を省略する。
【０００８】
バイアス電圧供給ブロック４からアナログブロック２およびアナログブロック３へ同一のバイアス電圧ＶＲＥＦ２を供給するバイアス電圧ライン１２が、アナログブロック２およびアナログブロック３それぞれのＮチャンネルＭＯＳトランジスタ２０１Ｎ，３０１Ｎのドレインに接続され、ＮチャンネルＭＯＳトランジスタ２０１Ｎ，３０１Ｎのゲートがそれぞれパワーダウン制御信号ＰＯＷＤ１を供給する制御信号出力ライン１４とパワーダウン制御信号ＰＯＷＤ２を供給する制御信号出力ライン１５に接続されている。この図５に示す例では、パワーダウン制御信号ＰＯＷＤ１をハイ（ＨＩ）レベルとしてアナログブロック２の動作を停止させる場合、ＮチャンネルＭＯＳトランジスタ２０１Ｎのドレインがロー（ＬＯ）レベルとなり、バイアス電圧ＶＲＥＦ２がローレベルとなってアナログブロック２の出力信号２０２は次段の回路を動作させるための所定の電圧が発生しなくなる。このとき、バイアス電圧ＶＲＥＦ２がローレベルとなっていることから、アナログブロック３の動作はパワーダウン制御信号ＰＯＷＤ２をローレベルとして動作状態にさせたいとしても、ＮチャンネルＭＯＳトランジスタ３０１Ｎのドレインはローレベルとなり、アナログブロック３の出力信号３０２は次段の回路を動作させるための所定の電圧が発生しなくなりアナログブロック３は動作しない。
【０００９】
このような課題を解決するため、デジタル回路およびアナログ回路混載の半導体集積回路のために動作確認ツールを作成して、ＣＲＴ上でデジタル回路の動作状態によってアナログ部分の回路図に電圧状態を色違いでハイライト表示させているものがある（例えば、特許文献１参照）。
【００１０】
【特許文献１】
特開２０００−３２３５７５公報（第１−７頁、第８図）
【００１１】
【発明が解決しようとする課題】
しかし、上記したように、デジタル回路およびアナログ回路混載の半導体集積回路の検証は、論理シミュレータにより全てを行うことができないという問題があった。すなわち、上述したように図４におけるアナログブロック２，アナログブロック３、バイアス電圧供給ブロック４の内部はトランジスタレベルシミュレータでなければ検証できなかった。
【００１２】
また図４では、アナログブロックが２ブロックと少ないが、アナログブロックの数が増えてくると、バイアス電圧供給ブロック４を含めてアナログブロックを全て連結したトランジスタレベルシミュレーションは困難になり、アナログブロック毎の独立したトランジスタレベルシミュレーションと人手による回路図上でのバイアス電圧供給ブロック４およびアナログブロック間の配線接続確認で動作検証を済ませることとなり、確認漏れが起こる危険性がある。
【００１３】
さらに大規模な半導体集積回路では人手による回路図やネットリストデータの解読では検証確認の漏れが防止しきれず、長い拡散試作期間を経た試作半導体チップを動作させて初めて設計ミスが発覚し、半導体マスク修正および再度の拡散試作が必要となり多大な時間と費用が浪費される。
【００１４】
また特許文献１に開示された発明では、動作確認ツールをわざわざ作成するのは非常に工数がかかるものであり、またアナログ回路構成が複雑で回路図が多数ある場合は目視でも見落としや間違いが発生する可能性がある。
【００１５】
本発明は、このような半導体集積回路の検証方法において、アナログ回路部分での多種類のバイアス電圧・電源電圧がある場合の誤接続、パワーダウン制御回路での誤動作と言った比較的ケアレスミスに属するものについて、誤接続および誤動作を防ぎ、本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用が浪費されることを防止することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体集積回路の検証方法は、デジタル回路とアナログ回路と前記アナログ回路にバイアス電圧を供給するバイアス電圧生成回路が混在する半導体集積回路の動作を、前記半導体集積回路の回路図を論理シミュレータへ入力して検証する方法であって、前記バイアス電圧生成回路を構成するバイアス電圧生成ブロックに、前記バイアス電圧に対応するパルス幅の第１出力信号を発生し、前記アナログ回路を構成するアナログブロックに接続されるバイアス電圧出力ラインへ出力する第１疑似パルス発生回路を構成し、前記アナログブロックに、前記バイアス電圧出力ラインを介して入力される前記第１疑似パルス発生回路の第１出力信号に応答して前記バイアス電圧に対応するパルス幅の第２出力信号を発生する第２疑似パルス発生回路を構成し、前記第１疑似パルス発生回路を駆動して前記第１出力信号を発生させ、この第１出力信号のパルス幅と、前記第１出力信号に応答して発生する第２出力信号のパルス幅を比較し、一致しているかどうかを検出することにより前記バイアス電圧出力ラインに接続ミスがないかどうかを確認することとしたものである。
【００１７】
この本発明によれば、アナログ回路のバイアス電圧出力ラインの誤接続を防ぐことができ、本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用が浪費されることを防止することができる半導体集積回路の検証方法が得られる。
【００１８】
【発明の実施の形態】
本発明の請求項１に記載の発明は、デジタル回路とアナログ回路と前記アナログ回路にバイアス電圧を供給するバイアス電圧生成回路が混在する半導体集積回路の動作を、前記半導体集積回路の回路図を論理シミュレータへ入力して検証する方法であって、前記バイアス電圧生成回路を構成するバイアス電圧生成ブロックに、前記バイアス電圧に対応するパルス幅の第１出力信号を発生し、前記アナログ回路を構成するアナログブロックに接続されるバイアス電圧出力ラインへ出力する第１疑似パルス発生回路を構成し、前記アナログブロックに、前記バイアス電圧出力ラインを介して入力される前記第１疑似パルス発生回路の第１出力信号に応答して前記バイアス電圧に対応するパルス幅の第２出力信号を発生する第２疑似パルス発生回路を構成し、前記第１疑似パルス発生回路を駆動して前記第１出力信号を発生させ、この第１出力信号のパルス幅と、前記第１出力信号に応答して発生する第２出力信号のパルス幅を比較し、一致しているかどうかを検出することにより前記バイアス電圧出力ラインに接続ミスがないかどうかを確認することを特徴としたものであり、
同一のパルス幅の出力信号が、バイアス電圧生成ブロックの第１疑似パルス発生回路より発生され、アナログブロックの第２疑似パルス発生回路より発生されることを確認することにより、バイアス電圧生成ブロックとアナログブロックを接続するバイアス電圧出力ラインに接続ミスがないかどうかが確認され、よってデジタル回路の動作検証に用いる論理シミュレータを用いてアナログ回路のバイアス電圧出力ラインの接続ミス（誤接続）を発覚することができ、発覚した誤接続箇所をマスク設計段階で修正することにより本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用の浪費を防止できる、という作用を有する。
【００１９】
また請求項２に記載の発明は、複数のアナログ回路とこれら各アナログ回路に共通の配線でバイアス電圧を供給するバイアス電圧生成回路と前記アナログ回路毎にパワーダウン制御を実行するデジタル回路とが混在する半導体集積回路の動作を、前記半導体集積回路の回路図を論理シミュレータへ入力して検証する方法であって、前記バイアス電圧生成回路を構成するバイアス電圧生成ブロックに、前記バイアス電圧に対応するパルス幅の出力信号を発生し、前記各アナログ回路を構成するアナログブロックに接続される共通のバイアス電圧出力ラインへ出力する第１疑似パルス発生回路を構成し、前記各アナログブロックにそれぞれ、前記バイアス電圧に対応するパルス幅の出力信号を出力する第２疑似パルス発生回路と、前記デジタル回路を構成するデジタルブロックよりパワーダウン制御信号が入力される端子を制御端子とし、前記バイアス電圧生成ブロックより前記バイアス電圧出力ラインを介して出力信号が入力される端子を入出力端子とする双方向バッファからなる疑似パワーダウン回路を構成し、前記第１疑似パルス発生回路と各第２疑似パルス発生回路を同時に駆動して、前記バイアス電圧に対応するパルス幅の信号をそれぞれ発生させ、この状態で前記デジタルブロックより前記アナログブロックのうち少なくとも一つのアナログブロックにパワーダウン制御信号を出力させ、このパワーダウン制御信号を入力した前記アナログブロックの疑似パワーダウン回路の動作により、前記バイアス電圧出力ラインの信号レベルを強制的にハイレベルまたはローレベルに固定し、前記第１疑似パルス発生回路から出力される出力信号と衝突させて不定状態を発生させ、前記疑似パワーダウン回路を通過した第１疑似パルス発生回路の出力信号と各第２疑似パルス発生回路から出力された信号のパルス幅を比較し、一致しないことによりパワーダウン時のバイアス電圧のグランドレベルまたは電源電圧レベルとの短絡による誤動作という回路設計上の不具合を確認することを特徴としたものであり、
第１疑似パルス発生回路と各第２疑似パルス発生回路を同時に駆動して、前記バイアス電圧に対応するパルス幅の信号をそれぞれ発生させ、この状態でパワーダウン制御信号によりバイアス電圧出力ラインの信号レベルを強制的にハイレベルまたはローレベルに固定し、第１疑似パルス発生回路の出力信号と衝突させて不定状態を発生させ、疑似パワーダウン回路を通過した第１疑似パルス発生回路の出力信号と各第２疑似パルス発生回路から出力された信号のパルス幅を比較し、一致しないことによりパワーダウン時のバイアス電圧のグランドレベルまたは電源電圧レベルとの短絡による誤動作という回路設計上の不具合を確認でき、よってデジタル回路の動作検証に用いる論理シミュレータを用いてパワーダウン制御回路での誤動作という回路設計上の不具合を発覚することができ、発覚した誤動作箇所をマスク設計段階で修正することにより本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用の浪費を防止できる、という作用を有する。
【００２０】
また請求項３に記載の発明は、上記請求項１または請求項２に記載の発明であって、前記バイアス電圧生成ブロックの第１疑似パルス発生回路と前記アナログブロックの第２疑似パルス発生回路にそれぞれ、疑似クロックラインおよび疑似リセットラインを接続し、前記疑似リセットラインからリセット信号を出力し、前記第１疑似パルス発生回路と第２疑似パルス発生回路より予め設定された個数の前記疑似クロックのパルス幅の出力信号を発生させ、これら出力された出力信号パルス幅を比較することを特徴としたものであり、
疑似リセットラインからリセット信号を出力して第１疑似パルス発生回路と第２疑似パルス発生回路より予め設定された個数の疑似クロックのパルス幅の出力信号を発生させ、これら出力されたパルス幅が比較される、という作用を有する。
【００２１】
以下、本発明の実施の形態を図面に基づいて説明する。なお、従来の図４の構成と同一の構成には同一の符号を付して説明を省略する。
［実施の形態１］
図１は、実施の形態１におけるデジタル回路およびアナログ回路の混載された半導体集積回路の動作を検証するブロック図である。
【００２２】
バイアス電圧供給ブロック４に、出力バイアス電圧ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３に対応するパルス幅の出力信号をそれぞれ発生する疑似パルス発生回路４１，４２，４３を構成し、アナログブロック２に、出力バイアス電圧ＶＲＥＦ１，ＶＲＥＦ２に対応するパルス幅の出力信号をそれぞれ発生する疑似パルス発生回路２１，２２を構成し、さらにアナログブロック３に、出力バイアス電圧ＶＲＥＦ２，ＶＲＥＦ３に対応するパルス幅の出力信号をそれぞれ発生する疑似パルス発生回路３２，３３を構成している。
【００２３】
またアナログブロック２，アナログブロック３、バイアス電圧供給ブロック４には、デジタル論理回路にてパルス幅発生ができるように、同期回路生成用のクロックライン８とリセットライン９が接続されている。
【００２４】
図２は、クロックライン８、リセットライン９、および各ブロック２，３，４の疑似パルス発生回路２１，２２，３２，３３，４１，４２，４３の出力信号（パルス波形）を示したものである。クロック信号ＣＬＫ、リセット信号ＲＥＳＥＴ、疑似パルス発生回路４１の出力信号Ｗ３、疑似パルス発生回路２１の出力信号Ｗ４、疑似パルス発生回路４２の出力信号Ｗ５、疑似パルス発生回路２２の出力信号Ｗ６、疑似パルス発生回路３２の出力信号Ｗ７、疑似パルス発生回路４３の出力信号Ｗ８、疑似パルス発生回路３３の出力信号Ｗ９の出力特性を示している。
【００２５】
図２の例では出力信号Ｗ３，Ｗ４ではクロック信号ＣＬＫのクロックパルス２２サイクル分のパルス幅を有するので２．２Ｖと定義し、出力信号Ｗ５，Ｗ６，Ｗ７ではクロック信号ＣＬＫのクロックパルス１８サイクル分のパルス幅を有するので、１．８Ｖと定義し、出力信号Ｗ８，Ｗ９ではＷ１のクロックパルス１０サイクル分のパルス幅を有するので、１．０Ｖと定義する。
【００２６】
また図１において、５は、疑似パルス発生回路２１の出力信号と疑似パルス発生回路４１の出力信号を比較し、図２に示すように出力信号Ｗ３とＷ４の波形が一致した信号であれば出力をロー（ＬＯ）レベルとしてバイアス電圧回路の接続はＯＫであるとみなし、同相信号でないときは、出力をハイ（ＨＩ）レベルとするＶＲＥＦ１比較ブロックであり、このＶＲＥＦ１比較ブロック５の内部回路はＥＸＯＲ回路を使用して実現している。
【００２７】
同様に、疑似パルス発生回路２２の出力信号Ｗ６と疑似パルス発生回路４２の出力信号Ｗ５と疑似パルス発生回路３２の出力信号Ｗ７を比較するＶＲＥＦ２比較ブロック６、および疑似パルス発生回路３３の出力信号Ｗ９と疑似パルス発生回路４３の出力信号Ｗ８を比較するＶＲＥＦ３比較ブロック７を設けている。
【００２８】
検証は次のように実行する。
▲１▼．疑似リセットライン９からリセット信号ＲＥＳＥＴを出力する。
▲２▼．このリセット信号ＲＥＳＥＴに応答して、バイアス電圧供給ブロック４の疑似パルス発生回路４１，４２，４３からそれぞれ上記設定されたクロックパルスＣＬＫのサイクル分のパルス幅の出力信号Ｗ３，Ｗ５，Ｗ７を発生させる。
【００２９】
▲３▼．これら出力信号Ｗ３，Ｗ５，Ｗ７および前記リセット信号ＲＥＳＥＴに応答して、アナログブロック２の疑似パルス発生回路２１，２２からそれぞれ上記設定されたクロックパルスＣＬＫのサイクル分のパルス幅の出力信号Ｗ４，Ｗ６を発生させ、またアナログブロック３の疑似パルス発生回路３２，３３からそれぞれ上記設定されたクロックパルスＣＬＫのサイクル分のパルス幅の出力信号Ｗ７，Ｗ９を発生させる。
【００３０】
▲４▼．ＶＲＥＦ１比較ブロック５において、疑似パルス発生回路２１から出力された出力信号Ｗ４と疑似パルス発生回路４１から出力された出力信号Ｗ３のパルス幅を比較し、一致しているかを検出してバイアス電圧出力ライン１１の接続ミスがないかどうかを確認する。またＶＲＥＦ２比較ブロック６において、疑似パルス発生回路２２から出力された出力信号Ｗ６と疑似パルス発生回路４２から出力された出力信号Ｗ５と疑似パルス発生回路３２から出力された出力信号Ｗ７のパルス幅を比較し、一致しているかを検出してバイアス電圧出力ライン１２の接続ミスがないかどうかを確認する。またＶＲＥＦ３比較ブロック７において、疑似パルス発生回路４３から出力された出力信号Ｗ８と疑似パルス発生回路３３から出力された出力信号Ｗ９のパルス幅を比較し、一致しているかを検出してバイアス電圧出力ライン１３の接続ミスがないかどうかを確認する。
【００３１】
以上により、デジタル回路の動作検証に用いる論理シミュレータを用いてアナログ回路部分（バイアス電圧供給ブロック４とアナログブロック２，３）におけるバイアス電圧出力ライン１１，１２，１３の接続確認を行うことができる。
【００３２】
したがって、デジタル回路の動作検証に用いる論理シミュレータを用いてアナログ回路のバイアス電圧出力ライン１１，１２，１３の誤接続を発覚することができ、発覚した誤接続箇所をマスク設計段階で修正することにより本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用の浪費を防止できる。
【００３３】
なお、実施の形態１は、アナログブロックが２つの例であるが、アナログブロックがさらに増加しても同様に構成できる。
また実施の形態１では、出力信号Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗ７，Ｗ８，Ｗ９は所定のバイアス電圧に応じたパルス幅と設定しているが、所定のバイアス電圧に応じたパルス数を発生させてもよい。このとき、次段の比較ブロック５，６，７ではそのパルス数をカウントする手段を設ける。
［実施の形態２］
図３は、実施の形態２におけるデジタル回路およびアナログ回路の混載された半導体集積回路の動作を検証するブロック図である。図３はバイアス電圧生成ブロックから複数以上のアナログブロックに共通の配線で同電圧のバイアス電圧が供給され、かつアナログブロック毎のバイアス電圧がパワーダウン制御できるように設計したい場合の回路構成としている。なお、上記実施の形態１の図１の構成と同一の構成には同一の符号を付して説明を省略する。
【００３４】
図３に示すように、バイアス電圧供給ブロック４から所定のバイアス電圧ＶＲＥＦ２を供給するバイアス出力ライン１２が共通の配線で、アナログブロック２，アナログブロック３に接続されている。
【００３５】
またアナログブロック２に、デジタルブロック１より制御信号出力ライン１４を介してパワーダウン制御信号が入力される端子（パワーダウン端子）を制御端子Ｅとし、バイアス電圧生成ブロック４よりバイアス電圧出力ライン１２を介して出力信号Ｗ５が入力される端子を双方向端子ＩＯとする双方向（論理）バッファよりなる疑似パワーダウン回路２０３を構成している。
【００３６】
また同様にアナログブロック３にも、デジタルブロック１より制御信号出力ライン１５を介してパワーダウン制御信号が入力される端子（パワーダウン端子）を制御端子Ｅとし、バイアス電圧生成ブロック４よりバイアス電圧出力ライン１２を介して出力信号Ｗ５が入力される端子を双方向端子ＩＯとする双方向（論理）バッファよりなる疑似パワーダウン回路３０３を構成している。
【００３７】
また疑似パワーダウン回路２０３，３０３を形成する双方向バッファの出力バッファの入力側は接地され、グランドレベルとされており、制御端子Ｅへイネーブル信号としてパワーダウン制御信号ＰＯＷＤ１，ＰＯＷＤ２が入力されると、双方向端子ＩＯの信号レベルは、ロー（ＬＯ）レベルに固定される。
【００３８】
また上記比較ブロック５，６，７に代えて、疑似パルス発生回路２２の出力信号Ｗ６と、疑似パワーダウン回路２０３を通過した疑似パルス発生回路４２の出力信号Ｗ５を比較するＶＲＥＦ２比較ブロック６１、および疑似パルス発生回路３２の出力信号Ｗ７と疑似パワーダウン回路３０３を通過した疑似パルス発生回路４２の出力信号Ｗ５を比較するＶＲＥＦ２比較ブロック６２を設けている。これらＶＲＥＦ２比較ブロック６１とＶＲＥＦ２比較ブロック６２は、実施の形態１と同様に、波形が一致した信号であればバイアス電圧出力ライン１２の接続はＯＫであるとみなし、波形が一致した信号でなければバイアス電圧出力ライン１２の接続はＮＧであるとしている。
【００３９】
上記パワーダウン制御信号による誤動作の検証を次のように実行する。なお、バイアス電圧供給ブロック４とアナログブロック２，３との間の共通のバイアス出力ライン１２の接続は予め確認されているものとする。
【００４０】
▲１▼．疑似リセットライン９からリセット信号ＲＥＳＥＴを出力する。
▲２▼．このリセット信号ＲＥＳＥＴに応答して、バイアス電圧供給ブロック４の疑似パルス発生回路４２とアナログブロック２の疑似パルス発生回路２２とアナログブロック３の疑似パルス発生回路３２からそれぞれ、上記設定されたクロックパルスＣＬＫのサイクル分のパルス幅の出力信号Ｗ５，Ｗ６，Ｗ７を発生させる。疑似パルス発生回路４２の出力信号Ｗ５のハイ（ＨＩ）レベルとなる。
【００４１】
▲３▼．デジタルブロック１より、一方のアナログブロック２（少なくともアナログブロックの一例）をパワーダウンにするためパワーダウン制御信号ＰＯＷＤ１をハイ（ＨＩ）レベル、他方のアナログブロック３はパワーダウンにしないためパワーダウン制御信号ＰＯＷＤ２をロー（ＬＯ）レベルとする。上記パワーダウン制御信号ＰＯＷＤ１がハイ（ＨＩ）レベルとなることにより、アナログブロック２の疑似パワーダウン回路２０３の双方向端子ＩＯはロー（ＬＯ）レベルとなり、バイアス電圧出力ライン１２の信号レベルはロー（ＬＯ）レベルに固定される。よって、ハイ（ＨＩ）レベル状態の疑似パルス発生回路４２の出力信号Ｗ５と衝突し、論理シミュレータでは不定状態となる。
【００４２】
▲４▼．パワーダウンにしない他方のアナログブロック３に接続されるＶＲＥＦ２比較ブロック６２において、疑似パルス発生回路３２から出力された出力信号Ｗ７と、疑似パワーダウン回路３０３を通過した疑似パルス発生回路４２の出力信号Ｗ５のパルス幅を比較し、一致しているかを検出する。このとき、本来ＶＲＥＦ２比較ブロック６２でＯＫを期待しているにもかかわらず不定状態と疑似パルス発生回路３２の出力信号Ｗ７の比較ではＮＧとなり、パワーダウン時のアナログバイアス電圧のグランドレベルとの短絡による誤動作という回路設計上の不具合が論理シミュレータにて発覚される。
【００４３】
以上により、パワーダウン時のバイアス電圧のグランドレベルとの短絡による誤動作という回路設計上の不具合を確認でき、よってデジタル回路の動作検証に用いる論理シミュレータを用いてパワーダウン制御回路での誤動作という回路設計上の不具合を発覚することができ、発覚した誤動作箇所をマスク設計段階で修正することにより本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用の浪費を防止できる。
【００４４】
補足すると図３の回路そのままではアナログブロック２をパワーダウンにし、アナログブロック３はパワーダウンにしない状態にはできないので、回避する方法として、バイアス電圧供給ブロック４からバイアス電圧ＶＲＥＦ２を供給するバイアス電圧出力ラインを２本分設定し別々にアナログブロック２，アナログブロック３にバイアス電圧ＶＲＥＦ２を供給するか、またはバイアス電圧出力ライン１２中にスイッチを設ける。
【００４５】
なお、上記実施の形態２では、疑似パワーダウン回路２０３，３０３を形成する双方向バッファの出力バッファの入力側を接地しているが、電源に接続して電源電圧レベルとすることもできる。このとき、制御端子Ｅへイネーブル信号としてパワーダウン制御信号ＰＯＷＤ１，ＰＯＷＤ２が入力されると、双方向端子ＩＯの信号レベルは、ハイ（ＨＩ）レベルに固定され、バイアス電圧ＶＲＥＦ２に無関係に、アナログブロック２，３から出力信号Ｗ５が発生し、よってパワーダウン制御信号ＰＯＷＤ１，ＰＯＷＤ２による誤動作を検出することができる。
【００４６】
また実施の形態２は、アナログブロックが２つの例であるが、アナログブロックがさらに増加しても同様に構成できる。このとき、各アナログブロックとバイアス電圧供給ブロック４との間は共通のバイアス出力ライン１２により接続され、またパワーダウン制御信号がこれら少なくとも一つのアナログブロックに出力されると、バイアス出力ライン１２はグランドレベルまたは電源電圧レベルに固定され、バイアス出力ライン１２は不定状態とされる。
【００４７】
また実施の形態２は、出力信号Ｗ５，Ｗ６，Ｗ７は所定のバイアス電圧に応じたパルス幅と設定しているが、所定のバイアス電圧に応じたパルス数を発生させてもよい。このとき、次段の比較ブロック６１，６２ではそのパルス数をカウントする手段を設ける。
【００４８】
また上記実施の形態１および２で説明した半導体集積回路の検証方法にて使用する、疑似パルス発生回路４１，４２，４３，２１，２２，３２，３３、クロックライン８，リセットライン９、ＶＲＥＦ１比較ブロック５，ＶＲＥＦ２比較ブロック６、ＶＲＥＦ３比較ブロック７およびＶＲＥＦ２比較ブロック６１，ＶＲＥＦ２比較ブロック６２、疑似パワーダウン回路２０３，３０３の疑似回路は半導体集積回路の論理シミュレータでの動作検証ネットリストデータには存在させるが、マスクレイアウト用のデータには存在させる必要がないものである。
【００４９】
【発明の効果】
以上述べたように本発明によれば、デジタル回路の動作検証に用いる論理シミュレータを用いてアナログ回路のバイアス電圧出力ラインの誤接続を発覚することができ、発覚した誤接続箇所をマスク設計段階で修正することにより本来不要である半導体マスク修正および再度の拡散試作の多大な時間と費用の浪費を防止できる、という有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデジタル回路およびアナログ回路が混載された半導体集積回路の動作を検証するブロック図である。
【図２】同半導体集積回路におけるクロック信号、リセット信号および各ブロックの疑似パルス発生回路の出力信号のパルス波形を示す特性図である。
【図３】本発明の実施の形態２におけるデジタル回路およびアナログ回路が混載された半導体集積回路の動作を検証するブロック図である。
【図４】従来のデジタル回路およびアナログ回路が混載された半導体集積回路の動作を検証するブロック図である。
【図５】従来のデジタル回路およびアナログ回路が混載された半導体集積回路で動作検証のする確認モレが起こる危険性のあるブロック図である。
【符号の説明】
１    デジタルブロック
２，３  アナログブロック
４    バイアス電圧供給ブロック
５    ＶＲＥＦ１比較ブロック
６    ＶＲＥＦ２比較ブロック
７    ＶＲＥＦ３比較ブロック
８    クロックライン
９    リセットライン
１１，１２，１３  バイアス電圧出力ライン
１４，１５，１６  制御信号ライン
２１，２２，３２，３３，４１，４２，４３  疑似パルス発生回路
６１  ＶＲＥＦ２比較ブロック１
６２  ＶＲＥＦ２比較ブロック２
２０３，３０３  疑似パワーダウン回路
ＣＬＫ  クロック信号
ＲＥＳＥＴ  リセット信号
Ｗ３  疑似パルス発生回路４１の出力信号
Ｗ４  疑似パルス発生回路２１の出力信号
Ｗ５  疑似パルス発生回路４２の出力信号
Ｗ６  疑似パルス発生回路２２の出力信号
Ｗ７  疑似パルス発生回路３２の出力信号
Ｗ８  疑似パルス発生回路４３の出力信号
Ｗ９  疑似パルス発生回路３３の出力信号
ＶＲＥＦ１  出力バイアス電圧
ＶＲＥＦ２  出力バイアス電圧
ＶＲＥＦ３  出力バイアス電圧
ＰＯＷＤ１  パワーダウン制御信号
ＰＯＷＤ２  パワーダウン制御信号
ＰＯＷＤ３  パワーダウン制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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