(57)【要約】      （修正有）【課題】オープンドレイン方式の出力バッファを提供する。【解決手段】出力バッファは、制御部及び検出部を備え、オープンドレイン方式として構成される。制御部は、プルアップ動作時、入力データ及び第１制御信号に応答して出力ノードの電圧レベルをあらかじめ所定のレベルだけ立ち上げる。検出部は、クロック信号に応答して入力データを受けて、その入力データの以前の入力データの論理値が連続的に第１レベルである場合、第１制御信号を発生して出力ノードの電圧レベルを制御する。制御部は、プルダウン動作時、第２制御信号に応答して出力ノードの電圧レベルを所定レベルだけ立ち下げる第３ドライバーをさらに備える。この構成は、プルアップ動作やプルダウン動作の場合に出力バッファから出力される出力データのスイング幅を広げると同時に出力データスキューを減少させ、またオープンドレイン方式の出力バッファでも出力バッファの強度を増加させる。【選択図】図４
2004254312.tif 000002
【特許請求の範囲】
【請求項１】
オープンドレイン方式の出力バッファにおいて、
入力データに応答して出力ノードの電圧レベルをロー電圧レベルに選択的に制御する第１ドライバーと、
第１及び第２状態を有し、前記第１状態では前記出力ノードの電圧レベルをロー電圧レベルに制御し、前記第２状態では前記出力ノードの電圧レベルをロー電圧レベルに制御しない少なくとも１つの第２ドライバーと、
前記出力ノードの出力データの電圧レベルが２回連続的にロー電圧レベルを発生するか否かを判断し、出力データの電圧レベルが２回連続的にロー電圧レベルを発生する場合に、前記第２ドライバーが前記第２状態となるように制御する制御部と、
を備えることを特徴とするオープンドレイン方式の出力バッファ。
【請求項２】
前記制御部は、
出力データの電圧レベルが２回連続的にロー電圧レベルを発生する場合に、前記第２ドライバーが前記入力データの次のデータの前に前記第２状態になるように制御することを特徴とする請求項１に記載のオープンドレイン方式の出力バッファ。
【請求項３】
前記少なくとも１つの第２ドライバーは、第１及び第２サブドライバーを備え、
前記制御部は、
２つの連続的なロー電圧レベルを有する出力データが発生するか否を判断し、２つの連続的なロー電圧レベルを有する出力データが発生する場合に、前記第１サブドライバーが前記第２状態になるように制御する第１判断制御回路と、
三つの連続的なロー電圧レベルを有する出力データが発生するか否を判断し、３つの連続的なロー電圧レベルを有する出力データが発生すれば、前記第２サブドライバーが前記第２状態になるように制御する第２判断制御回路と、
を備えることを特徴とする請求項２に記載のオープンドレイン方式の出力バッファ。
【請求項４】
前記第１判断制御回路は、
２つの以前の入力データに基づいて２つの連続的なロー電圧レベルを有する出力データが発生するか否を判断し、前記判断及び現在の入力データに基づいて前記第１サブドライバーを制御し、
前記第２判断制御回路は、
３つの以前の入力データに基づいて３つの連続的なロー電圧レベルを有する出力データが発生するか否を判断し、前記判断及び現在の入力データに基づいて前記第２サブドライバーを制御することを特徴とする請求項３に記載のオープンドレイン方式の出力バッファ。
【請求項５】
前記制御部は、
３つの以前の入力データを保存するラッチ回路をさらに備えることを特徴とする請求項３に記載のオープンドレイン方式の出力バッファ。
【請求項６】
前記制御部は、
現在の入力データ及び少なくとも２つの以前の入力データに基づいて前記判断及び制御動作を行うことを特徴とする請求項２に記載のオープンドレイン方式の出力バッファ。
【請求項７】
前記制御部は、
２つの以前の入力データを保存するラッチ回路をさらに備えることを特徴とする請求項６に記載のオープンドレイン方式の出力バッファ。
【請求項８】
前記制御部は、
少なくとも２つの連続的なロー電圧レベルの出力データが発生すると判断しない場合に、現在の入力データに基づいて前記第２ドライバーの状態を制御することを特徴とする請求項２に記載のオープンドレイン方式の出力バッファ。
【請求項９】
第１状態及び第２状態を備える少なくとも１つの第３ドライバーをさらに備え、
前記第３ドライバーは、
前記第１状態にある場合に前記出力ノードの電圧レベルをロー電圧レベルに制御し、前記第２状態にある場合に前記出力ノードの電圧レベルをロー電圧レベルに制御せず、
前記制御部は、
ハイ電圧レベルを有する出力データがロー電圧レベルを有する出力データに転換される遷移が発生するか否かを判断し、前記遷移が発生する場合に、前記第３ドライバーが前記第１状態になるように制御することを特徴とする請求項２に記載のオープンドレイン方式の出力バッファ。
【請求項１０】
前記ハイ電圧レベルの出力データは、少なくとも２つの連続的なハイ電圧レベルの出力データであることを特徴とする請求項９に記載のオープンドレイン方式の出力バッファ。
【請求項１１】
オープンドレイン方式の出力バッファにおいて、
入力データに応答して出力ノードの電圧レベルをロー電圧レベルに選択的に制御する第１ドライバーと、
第１及び第２状態を有し、前記第１状態では前記出力ノードの電圧レベルをロー電圧レベルに制御し、前記第２状態では前記出力ノードの電圧レベルをロー電圧レベルに制御しない少なくとも１つの第２ドライバーと、
ハイ電圧レベルを有する出力データがロー電圧レベルを有する出力データに転換される遷移が前記出力ノードで発生するか否かを判断し、前記遷移が発生する場合に、前記第２ドライバーが前記第１状態になるように制御する制御部と、
を備えることを特徴とするオープンドレイン方式の出力バッファ。
【請求項１２】
前記ハイ電圧レベルの出力データは、少なくとも２つの連続的なハイ電圧レベルの出力データであることを特徴とする請求項１１に記載のオープンドレイン方式の出力バッファ。
【請求項１３】
前記少なくとも１つの第２ドライバーは、第１及び第２サブドライバーを備え、
前記制御部は、
２つの連続的なハイ電圧レベルの出力データがロー電圧レベルの出力データに転換される第１遷移が発生するか否かを判断し、前記第１遷移が発生する場合に、前記第１サブドライバーを前記第１状態になるように制御する第１判断回路と、
３つの連続的なハイ電圧レベルの出力データがロー電圧レベルの出力データに転換される第２遷移が発生するか否を判断し、前記第２遷移が発生する場合に、前記第２サブドライバーが前記第１状態になるように制御する第２判断回路と、
を備えることを特徴とする請求項１１に記載のオープンドレイン方式の出力バッファ。
【請求項１４】
前記制御部は、
現在の入力データ及び少なくとも２つの以前の入力データに基づいて前記判断及び制御動作を行うことを特徴とする請求項１１に記載のオープンドレイン方式の出力バッファ。
【請求項１５】
前記制御部は、
２つの以前の入力データを保存するラッチ回路をさらに備えることを特徴とする請求項１４に記載のオープンドレイン方式の出力バッファ。
【請求項１６】
前記制御部は、
前記遷移が発生しない場合に、前記第２ドライバーが前記第２状態になるように制御することを特徴とする請求項１１に記載のオープンドレイン方式の出力バッファ。
【請求項１７】
オープンドレイン方式の出力バッファにおいて、
出力ノードをロー電圧レベルに制御する第１及び第２ドライバーを備えるドライバー回路と、
少なくとも２回の連続的なロー電圧レベルの出力データが出力ノードで発生するか否を判断し、少なくとも２回の連続的なロー電圧レベルの出力データが出力ノードで発生する場合に、前記出力ノードをロー電圧レベルに制御しないように前記第１ドライバーをターンオフさせ、前記出力ノードをロー電圧レベルに制御するように前記第２ドライバーをターンオン状態に維持させる制御部と、
を備えることを特徴とするオープンドレイン方式の出力バッファ。
【請求項１８】
オープンドレイン方式の出力バッファにおいて、
出力ノードをロー電圧レベルに制御する少なくとも２つのドライバーを備えるドライバー回路と、
少なくとも２回の連続的なロー電圧レベルの出力データが出力ノードで発生するか否を判断し、ロー電圧レベルの出力データがハイ電圧レベルの出力データに転換される遷移が発生する前に前記出力ノードの出力データのロー電圧レベルを所定の電圧レベルに高めるように制御する制御部と、
を備えることを特徴とするオープンドレイン方式の出力バッファ。
【請求項１９】
オープンドレイン方式の出力バッファにおいて、
出力ノードをロー電圧レベルに制御する少なくとも２つのドライバーを備えるドライバー回路と、
出力ノードでハイ電圧レベルの出力データがロー電圧レベルの出力データに転換される遷移が発生するか否を判断し、ハイ電圧レベルの出力データがロー電圧レベルの出力データに転換される遷移が発生する場合に、前記ドライバー回路が出力ノードの電圧レベルの低下を促進するように制御する制御部と、
を備えることを特徴とするオープンドレイン方式の出力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は出力バッファに係り、特にオープンドレイン方式の出力バッファに関する。
【背景技術】
【０００２】
図１Ａは、一般的なオープンドレイン方式の出力バッファを示す回路図である。
【０００３】
オープンドレイン方式の出力バッファ１００は、出力パッド１２０を備えるＮＭＯＳオープンドレイン方式出力バッファ１１０を含む。出力パッド１２０は、チャンネル１３０とターミネーション抵抗ＲＴＥＲＭとを通じてターミネーション電源ＶＴＥＲＭに連結される。ここで、チャンネル１３０は、オープンドレインタイプの出力バッファ１１０及び他の通信装置を備える装置のバス、又はバスの部分を示す。
【０００４】
オープンドレイン方式の出力バッファは、Ｎ型ＭＯＳ（以下、ＮＭＯＳ）トランジスタＭＮで構成される。ＮＭＯＳトランジスタＭＮのドレインは、ターミネーション抵抗ＲＴＥＲＭを通じてターミネーション電源ＶＴＥＲＭに連結され、ソースは接地電源ＶＳＳに連結される。
【０００５】
ＮＭＯＳトランジスタＭＮのゲートは、入力データＤＩＮに連結される。入力データＤＩＮの論理値が“１”であれば、ＮＭＯＳトランジスタＭＮがターンオンされて、ターミネーション電源ＶＴＥＲＭと接地電源ＶＳＳとの間にプルダウン電流Ｉが流れ、これによりチャンネル１３０に流れる出力データＤＯＵＴの出力電圧ＶＯＬ＝Ｖｔｅｒｍ−Ｉ＊Ｒｔｅｒｍとなる（＊はＸを意味する。以下同様）。
【０００６】
入力データＤＩＮの論理値が“０”であれば、ＮＭＯＳトランジスタＭＮがターンオフされて、ターミネーション電源ＶＴＥＲＭが出力ノード１３０に印加されてＶＯＨ＝Ｖｔｅｒｍとなる。チャンネルの出力電圧ＶＯＨがチャンネルに伝送されて他の半導体装置に伝送される。
【０００７】
図１Ｂは、図１のチップ内部で発生する入力データとチップ外部に出力されるデータとのレベルを示す波形図である。
【０００８】
オープンドレインタイプ出力バッファ１００において、出力データＤＯＵＴのロー電圧ＶＯＬは論理１を示し、出力データＤＯＵＴのハイ電圧ＶＯＨは論理０を示す。
【０００９】
またオープンドレイン方式の出力バッファには、高い電圧レベルを有する電源電圧ＶＤＤ（例えば、１.８Ｖ）と低い電圧レベルを有するターミネーション電源（例えば、１.０Ｖ）との間に連結されるＰ型ＭＯＳ（以下、ＰＭＯＳ）トランジスタ（図示せず）を備えるＰＭＯＳオープンドレインタイプ出力バッファ（図示せず）も存在する。
【００１０】
ＰＭＯＳトランジスタ（図示せず）は、出力パッド、チャンネル及びターミネーション抵抗を通じてターミネーション電源に連結される。ここで、論理０を表す入力データＤＩＮの電圧レベルは、論理０を表す出力データＤＯＵＴの電圧レベルを発生させ、論理１を表す入力データＤＩＮの電圧レベルは、論理１を表す出力データＤＯＵＴの電圧レベルを発生させる。
【００１１】
しかし、前述したオープンドレインタイプ出力バッファは、ＩＳＩ（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）現象によって影響を受ける問題がある。ＩＳＩ現象は、出力データの上昇時間及び下降時間がクロック信号の周期より長い場合において、チャンネルで出力データが十分に安定化する前に次の出力データが出力されることによってチャンネルで出力データの波形が歪む現象である。
【００１２】
すなわち、ＩＳＩ現象は、現在の出力データの波形が以前に出力された信号パターンによって変形される現象である。これを具体的に説明すれば、次の通りである。図２Ａは、入力データＤＩＮの論理値が連続的な“１”から“０”に遷移される場合における図１Ａの出力バッファ１００の出力データを示す波形図である。
【００１３】
図２Ａにおいて、出力データＤＯＵＴの減衰がＡとして示されている。入力データの論理値が“０”と“１”とで反復される場合に出力ノードの出力データＤＯＵＴは、ＶＯＨ＝Ｖｔｅｒｍ−Ａのように出力装置の駆動能力であるＶｔｅｒｍレベルがＡ分だけ減衰し、ＶＯＬ＝Ｖｔｅｒｍ−Ｉ＊Ｒｔｅｒｍ＋ＡのようにＡ分だけ減衰する。すなわち、出力データは、ＶＯＨとＶＯＬの間でスイングする。
【００１４】
出力データＤＯＵＴの基準電圧Ｖｒｅｆと関連した出力データＤＯＵＴの電圧レベルに基づいて出力データＤＯＵＴの論理状態が判断される。出力データＤＯＵＴが基準電圧Ｖｒｅｆより大きければ、出力データＤＯＵＴは論理０として認識される。出力データＤＯＵＴが基準電圧Ｖｒｅｆより小さければ、出力データＤＯＵＴは論理１として認識される。
【００１５】
入力データＤＩＮの論理値が“１”である入力データＤＩＮが連続的に２つ入力される場合、ＮＭＯＳトランジスタのターンオン時間が長くなり、チャンネルにおける出力データＤＯＵＴの減衰量が（Ａ−△１）に減少する。
【００１６】
これは、出力データＤＯＵＴが一つの論理レベルから他の論理レベルに転換される場合に、出力データＤＯＵＴが基準電圧Ｖｒｅｆより大きいか小さかを判定するために十分に遷移するために要する時間であるデータ遷移時間を長くする。
【００１７】
図２Ｂは、論理値が“１”である入力データが連続的に３つ入力される場合において、チャンネルでの出力データＤＯＵＴの減衰量が（Ａ−△２）のようにさらに減少することを示す。
【００１８】
図２Ａの２つの連続的な１から０に転換される場合より減衰量が（Ａ−△２）のようにさらに減少する。
【００１９】
入力データＤＩＮの論理値が“０”と“１”の間で反復して入力される場合及び論理値が“１”である入力データが連続的に入力された後に“０”に遷移される場合、出力データＤＯＵＴの波形が異なり、これによりデータパターンに依存するスキューが発生する問題がある。
【００２０】
図３Ａは、入力データＤＩＮの論理値が連続的な“０”から“１”に遷移される場合における図１Ａの出力バッファの出力データを示す波形図である。入力データの論理値が“０”と“１”とで反復される場合に出力ノードの出力データはＶＯＨ＝Ｖｔｅｒｍ−Ａのように出力装置の駆動能力であるＶｔｅｒｍからＡ分だけ減衰し、ＶＯＬ＝Ｖｔｅｒｍ−Ｉ＊Ｒｔｅｒｍ＋ＡのようにＡ分だけ減衰する。
【００２１】
一方、入力データＤＩＮの論理値が“０”である入力データＤＩＮが連続的に２つが入力される場合、出力装置のＮＭＯＳトランジスタのターンオフ時間が長くなり、チャンネルにおける出力データＤＯＵＴの減衰量がＡからＡ−△１に減少する。その結果、出力データＤＯＵＴの遷移時間は、図２Ａと類似した理由で歪む。
【００２２】
図３Ｂは、論理値が“０”である入力データＤＩＮが連続的に３つが入力される場合において、チャンネルでの出力データＤＯＵＴの減衰量がＡからＡ−△２のようにさらに減衰することを示す。
【００２３】
したがって、入力データＤＩＮの論理値が“０”と“１”の間を反復して入力される場合と論理値が“０”である入力データＤＩＮが連続的に入力された後に“１”に遷移される場合、出力ノードのデータ波形が異なり、これによりデータパターンに依存するスキューが発生する問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明が解決しようとする技術的課題は、出力バッファのプルアップ動作やプルダウン動作の場合に出力バッファから出力される出力データのスイング幅を広げるとともに出力データスキューを減少させるオープンドレイン方式の出力バッファを提供することである。
【課題を解決するための手段】
【００２５】
前記課題を達成するための本発明のオープンドレイン方式の出力バッファは、第１ドライバー、少なくとも１つの第２ドライバー、及び制御部を備える。
【００２６】
前記第１ドライバーは、入力データに応答して出力ノードの電圧レベルをロー電圧レベルに選択的に制御する。前記少なくとも１つの第２ドライバーは、第１及び第２状態を有し、前記第１状態では前記出力ノードの電圧レベルをロー電圧レベルに制御し、前記第２状態では前記出力ノードの電圧レベルをロー電圧レベルに制御しない。
【００２７】
前記制御部は、前記出力ノードの出力データの電圧レベルが２回連続的にロー電圧レベルに発生するか否かを判断し、出力データの電圧レベルが２回連続的にロー電圧レベルを発生する場合に、前記第２ドライバーが前記第２状態になるように制御する。
【００２８】
前記課題を達成するための本発明の他のオープンドレイン方式の出力バッファは、第１ドライバー、少なくとも１つの第２ドライバー、及び制御部を備える。
【００２９】
前記第１ドライバーは、入力データに応答して出力ノードの電圧レベルをロー電圧レベルに選択的に制御する。前記少なくとも１つの第２ドライバーは、第１及び第２状態を有し、第１状態では前記出力ノードの電圧レベルをロー電圧レベルに制御し、第２状態では前記出力ノードの電圧レベルをロー電圧レベルに制御しない。
【００３０】
前記制御部は、ハイ電圧レベルを有する出力データがロー電圧レベルを有する出力データに転換される遷移が前記出力ノードで発生するか否かを判断し、前記遷移が発生する場合に、前記第２ドライバーが第１状態にあるように制御する。
【発明の効果】
【００３１】
本発明の出力バッファによれば、プルアップ動作やプルダウン動作の場合に出力バッファから出力される出力データのスイング幅を広げるとともに、出力データスキューを減少させ、またオープンドレイン方式の出力バッファの強度を高めうる。
【発明を実施するための最良の形態】
【００３２】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００３３】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。
【００３４】
図４は、本発明の実施形態によるＮＭＯＳオープンドレイン方式の出力バッファシステムを示す回路図である。
【００３５】
本実施形態において、入力データＤＩＮのロー電圧レベルは論理０を表し、ハイ電圧レベルは論理１を表す。また、出力データＤＯＵＴのロー電圧レベルは論理１を表し、ハイ電圧レベルは論理０を表す。
【００３６】
ロー電圧レベルは、ＮＭＯＳトランジスタをターンオフさせるのに十分な電圧レベルであり、ハイ電圧レベルは、ＮＭＯＳトランジスタをターンオンさせるのに十分な電圧レベルである。
【００３７】
本実施形態のＮＭＯＳオープンドレイン方式の出力バッファシステムは、出力パッドＰＯＵＴを備えるＮＭＯＳオープンドレイン方式の出力バッファ４００を備える。出力パッドＰＯＵＴは、出力ノードＮＯＵＴとチャンネル４６０とに連結され、ターミネーション抵抗ＲＴＥＲＭを通じて電圧源ＶＴＥＲＭ（ターミネーション電圧と呼ばれる）に連結される。チャンネル４６０は、オープンドレイン方式の出力バッファ４００が他の装置と通信するためのバス、又はバスの部分を表す。
【００３８】
ＮＭＯＳオープンドレイン方式の出力バッファ４００は、出力パッドＰＯＵＴ、ドライバー回路４１０及び制御回路４２０を備える。
【００３９】
出力ノードＮＯＵＴは、チャンネル４６０の任意の所に位置する。出力ノードＮＯＵＴの電圧レベルと出力パッドＰＯＵＴの電圧レベルとは同じである。
【００４０】
制御部４２０は、第１判断制御回路４４０、第２判断制御回路４５０及びラッチ回路４３０を備える。制御部４２０は、クロック信号ＣＬＫのエッジに応答して入力データＤＩＮを取り込み、部分的にドライバー回路４２０の動作を制御する第１制御信号ＣＴＲＬ１と第２制御信号ＣＴＲＬ２とを各々発生する。
【００４１】
ラッチ回路４３０は、第１ラッチ４３１と第２ラッチ４３３とを備える。それぞれのラッチ４３１、４３３は、エッジ同期型Ｄタイプラッチであって、クロック信号ＣＬＫのエッジ（ここでは、上昇エッジ）に同期して入力データＤＩＮを保存する。
【００４２】
第１ラッチ４３１は、クロック信号ＣＬＫのエッジに応答して入力データＤＩＮを取り込み（ラッチし）、ラッチされた入力データＤＩＮを第１出力信号Ｄ１として出力する。第２ラッチ４３３は、クロック信号ＣＬＫのエッジに応答して第１出力信号Ｄ１を取り込み、第２出力信号Ｄ２を出力する。
【００４３】
したがって、現在の入力データＤＩＮに対して、第１及び第２出力信号Ｄ１，Ｄ２は、２つの以前の入力データＤＩＮを表す。
【００４４】
第１判断制御回路４４０は、ＮＡＮＤゲート４４１とＡＮＤゲート４４３とを備える。ＮＡＮＤゲート４４１の入力信号は、ラッチ回路４３０の第１出力信号Ｄ１と第２出力信号Ｄ２である。ＡＮＤゲート４４３は、ＮＡＮＤゲート４４１の出力信号と入力データＤＩＮを受けて、第１制御信号ＣＴＲＬ１を発生する。
【００４５】
第１判断制御回路４４０は、入力データＤＩＮのロジック値に関係なく第１出力信号Ｄ１及び第２出力信号Ｄ２が論理１（本実施例では、ハイ電圧レベル）であれば、ロー電圧レベルの第１制御信号ＣＴＲＬ１を発生する。
【００４６】
第１出力信号Ｄ１及び第２出力信号Ｄ２のうち一つでも論理０（本実施例では、ロー電圧レベル）であれば、第１制御信号ＣＴＲＬ１の電圧レベルは、入力データＤＩＮの論理値に従う。すなわち、入力データＤＩＮが論理０であれば、第１制御信号ＣＴＲＬ１はロー電圧レベルとなり、入力データＤＩＮが論理１であれば、第１制御信号ＣＴＲＬ１はハイ電圧レベルとなる。
【００４７】
第２判断制御回路４５０は、ＮＯＲゲート４５１とＡＮＤゲート４５３とを備える。ＮＯＲゲート４５１の入力信号は、ラッチ部４３０の第１出力信号Ｄ１と第２出力信号Ｄ２とである。ＡＮＤゲート４５３は、ＮＯＲゲート４５１の出力信号と入力データＤＩＮとを受けて第２制御信号ＣＴＲＬ２を発生する。
【００４８】
第２判断制御回路４５０は、第１出力信号Ｄ１及び第２出力信号Ｄ２が論理０で、入力データＤＩＮの論理値が１であれば、ハイ電圧レベルの第２制御信号ＣＴＲＬ２を発生する。
【００４９】
第１出力信号Ｄ１及び第２出力信号Ｄ２がいずれも論理０ではないか、または入力データＤＩＮの論理値が１でなければ、第２制御信号ＣＴＲＬ２の電圧レベルはロー電圧レベルとなる。
【００５０】
ドライバー回路４１０は、第１ドライバーＤＲＶ１、第２ドライバーＤＲＶ２及び第３ドライバーＤＲＶ３を備える。前記ドライバーは、並列に出力ノードＮＯＵＴと接地電源ＶＳＳとの間に連結され、第１及び第２制御信号ＣＴＲＬ１、ＣＴＲＬ２と入力データＤＩＮとに応答して出力ノードＮＯＵＴの電圧を制御する。
【００５１】
第１ドライバーＤＲＶ１は、ＮＭＯＳトランジスタで構成され、該トランジスタは、第１サイズのゲート幅を有する。該ＮＭＯＳトランジスタのソース、ドレインは、接地電源ＶＳＳ、出力ノードＮＯＵＴにそれぞれ連結される。該ＮＭＯＳトランジスタのゲートは、ＡＮＤゲート４１５を通じて入力データＤＩＮに連結される。
【００５２】
オープンドレイン方式の出力バッファがターンオフされれば、第１ドライバーＤＲＶ１がターンオフされる。ＡＮＤゲート４１５は、第２ドライバーＤＲＶ２及び第３ドライバーＤＲＶ３に第２制御信号ＣＴＲＬ２及び第３制御信号ＣＴＲＬ３が各々到達する時間より入力データＤＩＮが第１ドライバーＤＲＶ１に到達する時間が遅くなるように遅延素子としても機能する。
【００５３】
論理値“１”である入力データＤＩＮが印加される時、第１ドライバーＤＲＶ１は、出力ノードＮＯＵＴから接地電源ＶＳＳに電流経路を形成して第１電流値を有するプルダウン電流Ｉ１を駆動する。したがって、プルダウン電流Ｉ１による出力ノードＮＯＵＴの電圧は、ＶＯＬ＝Ｖｔｅｒｍ−Ｉ１＊Ｒｔｅｒｍとなる。
【００５４】
第２ドライバーＤＲＶ２は、ＮＭＯＳトランジスタで構成され、該トランジスタは第２サイズのゲート幅を有する。該第２サイズのゲート幅は、前記第１サイズのゲート幅より小さい。該ＮＭＯＳトランジスタのソース、ドレイン及びゲートは、接地電源ＶＳＳ、出力ノードＮＯＵＴ及び第１判断制御回路４４０の出力端にそれぞれ連結される。
【００５５】
第２ドライバーＤＲＶ２は、第１判断制御回路４４０の出力信号である第１制御信号ＣＴＲＬ１の論理値が“１”である場合に出力ノードＮＯＵＴと接地電源ＶＳＳとの間に電流経路を形成して第２電流値を有するプルダウン電流Ｉ２を駆動する。したがって、プルダウン電流Ｉ２による出力ノードＮＯＵＴの電圧は、ＶＯＬ＝（Ｖｔｅｒｍ−Ｉ２＊Ｒｔｅｒｍ）となる。
【００５６】
第１及び第２ドライバーＤＲＶ１、ＤＲＶ２がターンオンされれば、出力ノードＮＯＵＴの電圧は、ＶＯＬ＝（Ｖｔｅｒｍ−Ｉ１＊Ｒｔｅｒｍ−Ｉ２＊Ｒｔｅｒｍ）となる。
【００５７】
第１サイズ及び第２サイズのゲート幅は、第１及び第２ドライバーＤＲＶ１及びＤＲＶ２がターンオンされる時に得られる出力データＤＯＵＴの電圧レベルが図１Ａに示された従来のオープンドレイン方式の出力バッファで出力データのロー電圧ＶＯＬレベルと同一になるように決定される。
【００５８】
詳しくは後述するが、本実施形態では、第１及び第２ドライバーＤＲＶ１及びＤＲＶ２のゲート幅は、オープンドレイン方式の出力バッファが適用される装置に基づいて決定されるデザインパラメータによって選択される。一つの実施例として、第１及び第２ドライバーＤＲＶ１及びＤＲＶ２のゲート幅は、Ｉ１＝２５ｍＡ、Ｉ２＝５ｍＡによって決定される。
【００５９】
第３ドライバーＤＲＶ３は、ＮＭＯＳトランジスタで構成され、該トランジスタは、第３サイズのゲート幅を有する。該第３サイズは、前記第１サイズより小さい。該ＮＭＯＳトランジスタのソース、ドレイン及びゲートは、接地電源ＶＳＳ、出力ノードＮＯＵＴ及び第２判断制御回路４５０の出力端にそれぞれ連結される。
【００６０】
第３ドライバーＤＲＶ２は、第２判断制御回路４５０の出力信号である第２制御信号ＣＴＲＬ２の論理値が“１”である場合に出力ノードＮＯＵＴと接地電源ＶＳＳとの間に電流経路を形成して第３サイズのプルダウン電流Ｉ３を駆動する。したがって、プルダウン電流Ｉ３による出力ノードＮＯＵＴの電圧は、（Ｖｔｅｒｍ−Ｉ３＊Ｒｔｅｒｍ）となる。
【００６１】
したがって、第１、第２、第３ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ３がターンオンされれば、出力ノードＮＯＵＴの電圧は、ＶＯＬ＝（Ｖｔｅｒｍ−Ｉ１＊Ｒｔｅｒｍ−Ｉ２＊Ｒｔｅｒｍ−Ｉ３＊Ｒｔｅｒｍ）となる。
【００６２】
図５は、入力データのパターンに依存する出力データＤＯＵＴの出力電圧を示す図面である。
【００６３】
出力ノードＮＯＵＴの電圧は、入力データＤＩＮのパターンによってドライバーＤＲＶ１〜ＤＲＶ３の組み合わせによるプルダウン電流Ｉ１、Ｉ２、Ｉ３のサイズによって決定されるが、以下、その関係を図４と図５とを利用して具体的に説明する。
【実施例１】
【００６４】
出力データＤＯＵＴがハイ電圧レベルとロー電圧レベルとの間でトグルする場合
図５のタイプＩのように、入力データＤＩＮの論理値が“０”と“１”とを反復する場合（すなわち、ロー電圧レベルとハイ電圧レベルとの間でトグルする場合）に出力データＤＯＵＴがハイ電圧レベルとロー電圧レベルとの間でトグルする。
【００６５】
したがって、ラッチ回路４３０の出力データＤ１と出力データＤ２とは、相異なる論理値となる。
【００６６】
ＮＯＲゲート４５１の出力の論理値は“０”であって、入力データＤＩＮの論理値に関係なく第２制御信号ＣＴＲＬ２の論理値は“０”である。したがって、第３ドライバーＤＲＶ３は、入力データＤＩＮに関係なくターンオフ状態である。
【００６７】
入力データＤＩＮの論理値が“０”と“１”とで反復される場合、ＮＡＮＤゲート４４１の出力の論理値は“１”である。したがって、第１制御信号ＣＴＲＬ１の論理値は、入力データＤＩＮによって決定される。すなわち、入力データＤＩＮの論理値が“１”である時、第１制御信号ＣＴＲＬ１の論理値は“１”（ハイ電圧レベル）であり、入力データＤＩＮの論理値が“０”である時、第１制御信号ＣＴＲＬ１の論理値は“０”（ロー電圧レベル）である。
【００６８】
したがって、入力データＤＩＮの論理値が“１”であれば、第２ドライバーＤＲＶ２はターンオン状態であり、入力データＤＩＮの論理値が“０”であれば、第２ドライバーＤＲＶ２はターンオフ状態である。第１ドライバーＤＲＶ１の状態も入力データＤＩＮによって決定されるが、入力データＤＩＮの論理値が“１”であれば、第１ドライバーＤＲＶ１はターンオン状態であり、入力データＤＩＮの論理値が“０”であれば、第１ドライバーＤＲＶ１はターンオフ状態である。
【００６９】
入力データＤＩＮ及び制御部４２０の出力の制御信号ＣＴＲＬ１、ＣＴＲＬ２によってドライバー回路４１０は、次のように制御される。
【００７０】
現在の入力データＤＩＮの論理値が“０”である場合、ＤＩＮ＝“０”、ＣＴＲＬ１＝“０”、ＣＴＲＬ２＝“０”であるので、ドライバー回路４１０の全てのドライバーがターンオフされ、出力データＤＯＵＴの電圧はＶＯＨ＝Ｖｔｅｒｍ電圧レベルに駆動される。
【００７１】
現在の入力データＤＩＮの論理値が“１”である場合には、ＤＩＮ＝“１”、ＣＴＲＬ１＝“１”、ＣＴＲＬ２＝“０”であるので、第３ドライバーＤＲＶ３だけターン−オフされ、第１及び２ドライバーＤＲＶ１及びＤＲＶ２は、プルダウン電流経路を形成する。第１及び第２のドライバーによるプルダウン電流の大きさは、（Ｉ１＋Ｉ２）であって、これによって、出力データＤＯＵＴの電圧は、Ｖｔｅｒｍ−（Ｉ１＋Ｉ２）＊Ｒｔｅｒｍ電圧レベルに駆動される。
【００７２】
したがって、図５のように出力データＤＯＵＴの電圧は、ＶｔｅｒｍとＶｔｅｒｍ−（Ｉ１＋Ｉ２）＊Ｒｔｅｒｍとの間を遷移する。この場合、出力データＤＯＵＴに連結されたチャンネルの減衰現象により出力データＤＯＵＴの電圧スイングは、ＶＯＨ＝（Ｖｔｅｒｍ−Ａ）とＶＯＬ＝（Ｖｔｅｒｍ−（Ｉ１＋Ｉ２）Ｒｔｅｒｍ＋Ａ）との間である。
【実施例２】
【００７３】
出力データＤＯＵＴが連続的な２つのハイ電圧レベルからロー電圧レベルに遷移される場合
図５のタイプＩＩのように入力データＤＩＮの論理値が連続的に“０”として入力された後に“１“に遷移されれば（すなわち、２回の連続的なロー電圧レベルデータからハイ電圧レベルデータに遷移する場合）、出力データＤＯＵＴが連続的な２つのハイ電圧レベルからロー電圧レベルに遷移される。
【００７４】
入力データＤＩＮの論理値が連続的に“０”である場合、ラッチ回路４３０の出力データＤ１と出力データＤ２とは、論理値が“０”である。図５の円で表示された部分５６０で、論理値が“０”である入力データＤＩＮが連続的に入る場合、出力データＤＯＵＴの電圧レベルがＶＯＨ＝Ｖｔｅｒｍ−Ａ＋△１であって、減衰が（Ａ−△１）に減少することが分かる（図５の５１０）。
【００７５】
ＮＯＲゲート４５１の入力データがＤ１＝Ｄ２＝“０”である時、第２制御信号ＣＴＲＬ２の論理レベル（すなわち、電圧レベル）は、入力データＤＩＮの論理値によって決定される。すなわち、入力データＤＩＮの論理値が“１”である時は、第２制御信号ＣＴＲＬ２の論理値は“１”であり、入力データＤＩＮが論理値が“０”である時は、第２制御信号ＣＴＲＬ２の論理値は“０”である。
【００７６】
したがって、入力データＤＩＮの論理値が連続的に“０”として入力された後に“１“に遷移されれば、第２制御信号ＣＴＲＬ２はハイ電圧レベルとなる。
【００７７】
ラッチ回路４３０の出力信号がＤ１＝Ｄ２＝“０”である時、ＮＡＮＤゲート４４１の出力は“１”となり、第１制御信号ＣＴＲＬ１の論理値は、入力データＤＩＮによって決定される。すなわち、入力データＤＩＮの論理値が“１”である時は、第１制御信号ＣＴＲＬ１の論理値は“１”であり、入力データＤＩＮの論理値が“０”である時は、第１制御信号ＣＴＲＬ１の論理値は“０”である。
【００７８】
入力データＤＩＮ及び制御部４２０の出力である制御信号ＣＴＲＬ１、ＣＴＲＬ２によってドライバー回路４１０は、次のように制御される。
【００７９】
入力データＤＩＮが連続的に“０”として入力された後に“１”に遷移されて入力データＤＩＮの論理値が“１”である時、ＤＩＮ＝“１”、ＣＴＲＬ１＝“１”、ＣＴＲＬ２＝“１”であるので、第１、２及び３ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ３がいずれもプルダウン電流経路を形成して、（Ｉ１＋Ｉ２＋Ｉ３）の大きさの電流が流れ、これにより出力ノードＮＯＵＴの電圧は、Ｖｔｅｒｍ−（Ｉ１＋Ｉ２＋Ｉ３）＊Ｒｔｅｒｍとなる。
【００８０】
すなわち、第１、２及び３ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ３が全てターンオンされるので、チャンネルの出力データＤＯＵＴの遷移傾斜度は、５２０から５３０に増加する。したがって、出力データＤＯＵＴは、一つのビット時間内にほぼＶＯＬ電圧に到達し、スキューが減る。遷移傾斜度５２０は、プルダウン電流のサイズが（Ｉ１＋Ｉ２）である場合の遷移傾斜度である。
【００８１】
第３ドライバーＤＲＶ３の追加的なターンオンによって流れる第３サイズの電流Ｉ３は、ＩＳＩ（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）現象による出力データＤＯＵＴの電圧変動サイズである△１（５１０）を補償して出力データがＶＯＨ＝Ｖｔｅｒｍ−Ａ＋△１からタイプＩのＶＯＬ＝Ｖｔｅｒｍ−（Ｉ１＋Ｉ２）＊Ｒｔｅｒｍまでの間をスイングできる駆動能力を有するように設計される。
【実施例３】
【００８２】
出力データＤＯＵＴが２つの連続的なロー電圧レベルを有する場合
図５のタイプＩＩＩのように入力データＤＩＮの論理値が連続的に“１”（すなわち、２つの連続的なハイ電圧レベルデータである場合）として入力される場合、出力データＤＯＵＴが２つの連続的なロー電圧レベルを有する。
【００８３】
入力データＤＩＮの論理値が連続的に“１”である場合、ラッチ回路４３０の出力信号Ｄ１と出力信号Ｄ２とは論理値が“１”である。図５の５５０を参照すれば、論理値が“１”である入力データＤＩＮが連続的に入る場合、ＩＳＩ現象によってＶＯＬ＝Ｖｔｅｒｍ−（Ｉ１＋Ｉ２）＊Ｒｔｅｒｍ−△１（５４０）として減衰が（Ａ−△１）に減少することが分かる。
【００８４】
Ｄ１＝Ｄ２＝“１”である時は、ＮＯＲゲート４５１の出力は“０”であり、入力データＤＩＮの論理値に関係なく第２制御信号ＣＴＲＬ２の論理値は“０”である。
【００８５】
ＮＡＮＤゲート４４１の出力の論理値は“０”であって、入力データＤＩＮの論理値に関係なく第１制御信号ＣＴＲＬ１の論理値は“０”である。
【００８６】
入力データＤＩＮ及び検出部４２０の出力データである制御信号ＣＴＲＬ１、ＣＴＲＬ２によって制御部４１０は、次のように制御される。
【００８７】
入力データが連続的に“１”として入力された場合、“０”に遷移される前に連続的に入力された論理値“１”によって第１制御信号ＣＴＲＬ１の論理値が“０”となるため、第２ドライバーＤＲＶ２がターンオフされる。したがって、ターミネーション電源から接地電源にプルダウンされる電流値が（Ｉ１＋Ｉ２）からＩ１に減少する。
【００８８】
図５の５５０に示されたように、出力データＤＯＵＴの出力電圧は、Ｖｔｅｒｍ−（Ｉ１＋Ｉ２）＊ＲｔｅｒｍからＶｔｅｒｍ−Ｉ１＊Ｒｔｅｒｍに立ち上がる。この状態で、現在の入力データが論理値“０”に遷移される場合に第１ドライバーＤＲＶ１もターンオフされる。これにより、出力データＤＯＵＴの電圧は、Ｖｔｅｒｍ−Ｉ１＊ＲｔｅｒｍからＶｔｅｒｍに立ち上がる。
【００８９】
従来技術と比較して説明すれば、入力データが連続的に“１”として入力された後に“０”に遷移される時は、出力データＤＯＵＴの出力電圧がＶＯＬ−△１（５４０）からＶｔｅｒｍに遷移されなければならないのに比べて、本実施形態では現在の入力データが入力される前に出力データＤＯＵＴの電圧レベルをＶＯＬレベルに△１だけあらかじめ立ち上げてＩＳＩ現象による△１電圧変動を補償した後に、この補償された電圧からＶｔｅｒｍに駆動される。
【００９０】
第２ドライバーＤＲＶ２のターンオフによって減少する第２サイズの電流Ｉ２は、ＩＳＩ現象による出力ノードＮＯＵＴの電圧変動サイズである△２を補償できる駆動能力を有するように設計される。
【００９１】
図６は、３つの連続的な入力データを利用するオープンドレイン方式の出力バッファシステムを示す回路図である。
【００９２】
本実施形態で、入力データＤＩＮのロー電圧レベルは論理０を表し、ハイ電圧レベルは論理１を表す。また、出力データＤＯＵＴのロー電圧レベルは論理１を表し、ハイ電圧レベルは論理０を表す。
【００９３】
ロー電圧レベルは、ＮＭＯＳトランジスタをターンオフさせるのに十分な電圧レベルであり、ハイ電圧レベルは、ＮＭＯＳトランジスタをターンオンさせるのに十分な電圧レベルである。
【００９４】
図６を参照すれば、本実施形態によるＮＭＯＳオープンドレイン方式の出力バッファシステムは、出力パッドＰＯＵＴを備えるＮＭＯＳオープンドレイン方式の出力バッファ６００を備える。出力パッドＰＯＵＴは、出力ノードＮＯＵＴとチャンネル４６０とに連結され、ターミネーション抵抗ＲＴＥＲＭを通じて電圧源ＶＴＥＲＭ（ターミネーション電圧と呼ばれる）に連結される。チャンネル４６０は、オープンドレイン方式の出力バッファ６００が他の装置と通信するためのバスまたはバスの部分を表す。
【００９５】
ＮＭＯＳオープンドレイン方式の出力バッファ６００は、出力パッドＰＯＵＴ、ドライバー回路６１０及び制御回路６２０を備える。
【００９６】
出力ノードＮＯＵＴは、チャンネル４６０の任意の所に位置する。出力ノードＮＯＵＴの電圧レベルと出力パッドＰＯＵＴの電圧レベルとは同じである。
【００９７】
制御部６２０は、第１判断制御回路４４０、第２判断制御回路４５０、第３判断制御回路６６０、第４判断制御回路６７０及びラッチ回路６３０を備える。制御部６２０は、クロック信号ＣＬＫのエッジに応答して入力データＤＩＮを取り込み、部分的にドライバー回路６１０の動作を制御する第１制御信号ＣＴＲＬ１、第２制御信号ＣＴＲＬ２、第３制御信号ＣＴＲＬ３及び第４制御信号ＣＴＲＬ４を各々発生する。
【００９８】
ラッチ回路６３０は、第１ラッチ６３１、第２ラッチ６３２及び第３ラッチ６３３を備える。それぞれのラッチ６３１、６３２、６３３は、エッジ同期型Ｄタイプラッチであって、クロック信号ＣＬＫのエッジ（ここでは、上昇エッジ）に同期して入力データＤＩＮを保存する。
【００９９】
第１ラッチ６３１は、クロック信号ＣＬＫのエッジに応答して入力データＤＩＮを取り込み、ラッチされた入力データＤＩＮを第１出力信号Ｄ１として出力する。第２ラッチ６３２は、クロック信号ＣＬＫのエッジに応答して第１出力信号Ｄ１を取り込み、第２出力信号Ｄ２を出力する。第３ラッチ６３３は、クロック信号ＣＬＫのエッジに応答して第２出力信号Ｄ２を取り込み、第３出力信号Ｄ３を出力する。
【０１００】
したがって、現在の入力データＤＩＮに対して第１、第２及び第３出力信号Ｄ１、Ｄ２、Ｄ３は、３つの以前入力データＤＩＮを表す。
【０１０１】
第１及び第２判断制御回路４４０及び４５０の構造及び動作は、図４で説明した通りである。したがって、ここで詳細な説明は省略する。
【０１０２】
第３判断制御回路４４０は、ＮＡＮＤゲート６６１とＡＮＤゲート６６３とを備える。ＮＡＮＤゲート６６１の入力信号は、ラッチ回路６３０の第１出力信号Ｄ１と第２出力信号Ｄ２及び第３出力信号Ｄ３である。ＡＮＤゲート６６３は、ＮＡＮＤゲート６６１の出力信号と入力データＤＩＮとを受けて、第３制御信号ＣＴＲＬ３を発生する。
【０１０３】
第３判断制御回路６６０は、入力データＤＩＮのロジック値に関係なく第１出力信号Ｄ１、第２出力信号Ｄ２及び第３出力信号Ｄ３が論理１（本実施形態では、ハイ電圧レベル）であれば、ロー電圧レベルの第３制御信号ＣＴＲＬ３を発生する。
【０１０４】
第１出力信号Ｄ１、第２出力信号Ｄ２及び第３出力信号Ｄ３のうち何れか一つでも論理０（本実施例では、ロー電圧レベル）であれば、第３制御信号ＣＴＲＬ３の電圧レベルは入力データＤＩＮの論理値に従う。すなわち、入力データＤＩＮが論理０であれば、第３制御信号ＣＴＲＬ３はロー電圧レベルとなり入力データＤＩＮが論理１でばれ、第３制御信号ＣＴＲＬ３はハイ電圧レベルをとなる。
【０１０５】
第４判断制御回路６７０は、ＮＯＲゲート６７１とＡＮＤゲート６７３とを備える。ＮＯＲゲート６７１の入力信号は、ラッチ回路６３０の第１出力信号Ｄ１と第２出力信号Ｄ２及び第３出力信号Ｄ３である。ＡＮＤゲート６７３は、ＮＯＲゲート６７１の出力信号と入力データＤＩＮとを受けて、第４制御信号ＣＴＲＬ４を発生する。
【０１０６】
第４判断制御回路６７０は、第１出力信号Ｄ１、第２出力信号Ｄ２及び第３出力信号Ｄ３が論理０であり、入力データＤＩＮの論理値が１であれば、ハイ電圧レベルの第４制御信号ＣＴＲＬ４を発生する。
【０１０７】
第１出力信号Ｄ１、第２出力信号Ｄ２及び第３出力信号Ｄ３がいずれも論理０ではないか、または入力データＤＩＮの論理値が１でなければ、第４制御信号ＣＴＲＬ４の電圧レベルはロー電圧レベルとなる。
【０１０８】
ドライバー回路６１０は、第１ないし第５ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＲＶ４、ＤＲＶ５を備える。ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＲＶ４、ＤＲＶ５は、並列に出力ノードＮＯＵＴと接地電源ＶＳＳ間に連結され、第１ないし第４制御信号ＣＴＲＬ１、ＣＴＲＬ２、ＣＴＲＬ４、ＣＴＲＬ４と入力データＤＩＮとに応答して出力ノードＮＯＵＴの電圧を制御する。
【０１０９】
第１ドライバーＤＲＶ１は、ＮＭＯＳトランジスタで構成され、そのトランジスタは第１サイズのゲート幅を有する。該ＮＭＯＳトランジスタのソース及びドレインは、接地電源ＶＳＳ、出力ノードＮＯＵＴにそれぞれ連結される。該ＮＭＯＳトランジスタのゲートは、ＡＮＤゲート４１５を通じて入力データＤＩＮに連結される。
【０１１０】
オープンドレイン方式の出力バッファがターンオフされれば、第１ドライバーＤＲＶ１がターンオフされる。ＡＮＤゲート４１５は、第２ドライバーＤＲＶ２ないし第５ドライバーＤＲＶ５に第１制御信号ＣＴＲＬ１ないし第４制御信号ＣＴＲＬ４が各々到達する時間より入力データＤＩＮが第１ドライバーＤＲＶに到達する時間が遅くなるように遅延素子としても機能する。
【０１１１】
論理値“１”である入力データＤＩＮが印加される時、第１ドライバーＤＲＶ１は、出力ノードＮＯＵＴから接地電源ＶＳＳに電流経路を形成して第１電流サイズを有するプルダウン電流Ｉ１を駆動する。したがって、プルダウン電流Ｉ１による出力ノードＮＯＵＴの電圧は、ＶＯＬ＝Ｖｔｅｒｍ−Ｉ１＊Ｒｔｅｒｍとなる。
【０１１２】
第２及び第４ドライバーＤＲＶ２及びＤＲＶ４は、ＮＭＯＳトランジスタで構成され、該トランジスタは、第２サイズ及び第４サイズのゲート幅を各々有する。第２及び第４サイズのゲート幅は、第１サイズのゲート幅より狭い。第２ドライバーＤＲＶ２のＮＭＯＳトランジスタのソース、ドレイン及びゲートは、接地電源ＶＳＳ、出力ノードＮＯＵＴ及び第１判断制御回路４４０の出力端にそれぞれ連結される。
【０１１３】
第４ドライバーＤＲＶ４の前記ＮＭＯＳトランジスタのソース、ドレイン及びゲートは、接地電源ＶＳＳ、出力ノードＮＯＵＴ及び第３判断制御回路６６０の出力端にそれぞれ連結される。
【０１１４】
図４の実施形態で説明されたように、第２ドライバーＤＲＶ２は、第１判断制御回路４４０の出力信号である第１制御信号ＣＴＲＬ１の論理値が“１”である場合に出力ノードＮＯＵＴと接地電源ＶＳＳとの間に電流経路を形成して第２電流値を有するプルダウン電流Ｉ２を駆動する。したがって、プルダウン電流Ｉ２による出力データＤＯＵＴの電圧は、ＶＯＬ＝（Ｖｔｅｒｍ−Ｉ２＊Ｒｔｅｒｍ）となる。
【０１１５】
第４ドライバーＤＲＶ４は、第３制御信号ＣＴＲＬ１の論理値が“１”である場合に出力ノードＮＯＵＴと接地電源ＶＳＳとの間に電流経路を形成して第４電流値を有するプルダウン電流Ｉ４を駆動する。したがって、プルダウン電流Ｉ４による出力データＤＯＵＴの電圧は、ＶＯＬ＝（Ｖｔｅｒｍ−Ｉ４＊Ｒｔｅｒｍ）となる。
【０１１６】
したがって、第１、第２及び第４ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ４がターンオンされれば、出力データＤＯＵＴの電圧は、ＶＯＬ＝（Ｖｔｅｒｍ−Ｉ１＊Ｒｔｅｒｍ−Ｉ２＊Ｒｔｅｒｍ−Ｉ４＊Ｒｔｅｒｍ）となる。
【０１１７】
第１サイズ、第２サイズ及び第４サイズのゲート幅は、第１、第２及び第４ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ４がターンオンされる時に得られる出力データＤＯＵＴの電圧レベルが図１Ａに示された従来のオープンドレイン方式の出力バッファで出力データのロー電圧ＶＯＬレベルと同一になるように決定される。
【０１１８】
本発明の実施形態において第１、第２及び第４ドライバーＤＲＶ１、ＤＲＶ２、ＤＲＶ４のゲート幅は、オープンドレイン方式の出力バッファが適用される装置に基づいて決定されるデザインパラメータによって選択される。
【０１１９】
図４で説明されたように、出力データＤＯＵＴが２回の連続的なロー電圧レベルに発生する場合、第２ドライバーＤＲＶ２は、ＩＳＩによって発生する減衰を補償するためにターンオン状態からターンオフ状態に転換される。
【０１２０】
同様に、出力データＤＯＵＴが３回の連続的なロー電圧レベルに発生する場合、第４ドライバーＤＲＶ４は、ＩＳＩによって発生する追加的な減衰を補償するためにターンオン状態からターンオフ状態に転換される。
【０１２１】
第３及び第５ドライバーＤＲＶ３及びＤＲＶ５は、ＮＭＯＳトランジスタで構成され、そのトランジスタは第３サイズ及び第５サイズのゲート幅を各々有する。第３サイズ及び第５サイズは、第１サイズより小さい。第３ドライバーＤＲＶ３のＮＭＯＳトランジスタのソース、ドレイン及びゲートは、接地電源ＶＳＳ、出力ノードＮＯＵＴ及び第２判断制御回路４５０の出力端にそれぞれ連結される。
【０１２２】
第５ドライバーＤＲＶ５のＮＭＯＳトランジスタのソース、ドレイン及びゲートは、接地電源ＶＳＳ、出力ノードＮＯＵＴ及び第４判断制御回路６７０の出力端にそれぞれ連結される。
【０１２３】
第３ドライバーＤＲＶ２は、第２判断制御回路４５０の出力信号である第２制御信号ＣＴＲＬ２の論理値が“１”である場合に出力ノードＮＯＵＴと接地電源ＶＳＳとの間に電流経路を形成して第３サイズのプルダウン電流Ｉ３を駆動する。したがって、プルダウン電流Ｉ３による出力ノードＮＯＵＴの電圧は、（Ｖｔｅｒｍ−Ｉ３＊Ｒｔｅｒｍ）となる。
【０１２４】
第５ドライバーＤＲＶ２は、第４判断制御回路６７０の出力信号である第４制御信号ＣＴＲＬ４の論理値が“１”である場合に出力ノードＮＯＵＴと接地電源ＶＳＳとの間に電流経路を形成して第５サイズのプルダウン電流Ｉ５を駆動する。したがって、プルダウン電流Ｉ５による出力ノードＮＯＵＴの電圧は（Ｖｔｅｒｍ−Ｉ５＊Ｒｔｅｒｍ）となる。
【０１２５】
図６の出力バッファ６００の動作原理は、図４の出力バッファ４００の動作原理と同じである。すなわち、第１及び第２判断制御回路４４０，４５０によって制御される第２及び第３ドライバーＤＲＶ２及びＤＲＶ３は、図４で説明されたように動作される。
【０１２６】
３回の連続的なロー電圧レベル（すなわち、入力データＤＩＮが３回連続的に論理１を有する場合）を有する出力データＤＯＵＴに基づいて制御されることを除いて、第４ドライバーＤＲＶ４は、第１判断制御回路４４０が第２ドライバーＤＲＶ２を制御することと同じ方式で第３判断制御回路６６０によって制御される。
【０１２７】
同様に、３回のハイ電圧レベルからロー電圧レベルへの遷移（すなわち、入力データＤＩＮが３回連続的に論理０を有する後に論理１に遷移される場合）を有する出力データＤＯＵＴに基づいて制御されることを除いて、第５ドライバーＤＲＶ５は、第２判断制御回路４５０が第３ドライバーＤＲＶ３を制御することと同じ方式で第４判断制御回路６７０によって制御される。
【０１２８】
当業者であれば、本発明の動作原理を理解して３つ以上の連続的な入力データを利用する出力バッファの構成も可能である。また、本発明の説明のためにオープンドレイン方式の出力バッファをＮＭＯＳトランジスタで構成した場合を説明したが、当業者であれば、これに代えて出力バッファをＰＭＯＳトランジスタで構成することもでき、これによるバッファ構成の変更も可能である。
【０１２９】
以上のように、図面と明細書によって最良の実施形態が開示された。ここで、特定な用語が使われたが、これは単に本発明を具体例を通して説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施形式が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【０１３０】
本発明は半導体メモリ分野に利用され、特に半導体メモリの出力端のバッファ部に適用されうる。
【図面の簡単な説明】
【０１３１】
【図１Ａ】一般的なオープンドレイン方式の出力バッファを示す回路図である。
【図１Ｂ】図１のチップ内部で発生する入力データとチップ外部に出力されるデータとのレベルを示す波形図である。
【図２Ａ】連続的に２つの入力データが“１”と入力された後に“０”に遷移される場合の出力データを示す波形図である。
【図２Ｂ】連続的に３つの入力データが“１”と入力された後に“０”に遷移される場合の出力データを示す波形図である。
【図３Ａ】連続的に３つの入力データが“０”と入力された後に“１”に遷移される場合の出力データを示す波形図である。
【図３Ｂ】連続的に３つの入力データが“０”と入力された後に“１”に遷移される場合の出力データを示す波形図である。
【図４】本発明の実施形態によるＮＭＯＳオープンドレイン方式の出力バッファシステムを示す回路図である。
【図５】入力データのパターンによって出力データＤＯＵＴの出力電圧を示す図面である。
【図６】３つの連続的な入力データを利用するオープンドレイン方式の出力バッファシステムを示す回路図である。
【符号の説明】
【０１３２】
４００    出力バッファ
４１０    ドライバー回路
４１５    ＡＮＤゲート
４２０    制御回路
４３０    ラッチ回路
４３１    第１ラッチ
４３３    第２ラッチ
４４０    第１判断制御回路
４４１    ＮＡＮＤゲート
４４３    ＡＮＤゲート
４５０    第２判断制御回路
４５１    ＮＯＲゲート
４５３    ＡＮＤゲート
４６０    チャンネル
ＰＯＵＴ    出力パッド
ＮＯＵＴ    出力ノード
ＶＳＳ    接地電源
ＤＩＮ    入力データ
ＤＲＶ１，ＤＲＶ２，ＤＲＶ３    第１、第２及び第３ドライバー
ＤＴＲＬ１，ＣＴＲＬ２    第１及び第２制御信号
ＤＯＵＴ  出力データ
ＶＴＥＲＭ    ターミネーション電源
ＲＴＥＲＭ    ターミネーション抵抗
ＣＬＫ    クロック信号
Ｄ１，Ｄ２    第１及び第２出力信号
Ｖｓｓ    接地電源
【図１Ａ】
2004254312.tif 000003
【図１Ｂ】
2004254312.tif 000004
【図２Ａ】
2004254312.tif 000005
【図２Ｂ】
2004254312.tif 000006
【図３Ａ】
2004254312.tif 000007
【図３Ｂ】
2004254312.tif 000008
【図４】
2004254312.tif 000009
【図５】
2004254312.tif 000010
【図６】
2004254312.tif 000011