(57)【要約】【課題】フューズブローを行い易く、かつ、フューズ配線が劣化し難い半導体装置を容易に製造できる半導体装置の製造方法を提供する。【解決手段】下地配線３およびフューズ配線４が形成された基板１上に第１の絶縁層７を設けた後、コンタクトプラグ１０ｂを形成するためのコンタクトホール１１ｂおよび配線１０ａを形成するための配線用凹部１１ａを配線３上に形成する。また、配線４を電気的に断線させるフューズブロー用の凹部１２を配線４上に形成する。凹部１１ａ、ホール１１ｂ、および凹部１２の内側に導電材料を埋め込む。絶縁層７の下面から凹部１２の底部までの厚さと略同じ厚さの第２の絶縁層１５を絶縁層７上に設ける。凹部１２の開口部１８を絶縁層１５を貫通して形成した後、凹部１２内の導電材料を除去する。【選択図】　　図２
2004146598.tif 000002
【特許請求の範囲】
【請求項１】
表面側に下地配線およびフューズ配線が形成された基板上に、第１の絶縁層を設ける工程と、
前記下地配線に電気的に接続されるコンタクトプラグを形成するためのコンタクトホールを、前記第１の絶縁層をその厚さ方向に沿って貫通して前記下地配線の上方に形成し、かつ、前記コンタクトプラグに電気的に接続される配線を形成するための配線用凹部を、前記第１の絶縁層の上面から内部にかけて前記コンタクトホールに連通して形成する工程と、
前記フューズ配線を電気的に断線させるフューズブロー用の凹部を、前記第１の絶縁層の上面から内部にかけて前記フューズ配線の上方に形成する工程と、
前記コンタクトホールおよび前記配線用凹部のそれぞれの内側に導電材料を埋め込んで前記コンタクトプラグおよび前記配線を形成するとともに、前記フューズブロー用凹部の内側に導電材料を埋め込む工程と、
前記コンタクトホール、前記配線用凹部、および前記フューズブロー用凹部を前記導電材料で埋め込んだ前記第１の絶縁層上に、前記第１の絶縁層の下面から前記フューズブロー用凹部の底部までの厚さと略同じ厚さの第２の絶縁層を設ける工程と、
前記フューズブロー用凹部の開口部を、前記第２の絶縁層をその厚さ方向に沿って貫通して前記フューズブロー用凹部の上方に形成する工程と、
前記フューズブロー用凹部の内側に埋め込まれた前記導電材料を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電材料を除去した後、前記配線の外部への通電経路を得るための電極用開口部を、前記第２の絶縁層をその厚さ方向に沿って貫通して前記配線の上方に形成するとともに、前記フューズブロー用凹部を掘り下げる工程を、さらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コンタクトホールを形成した後、前記配線用凹部を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記フューズブロー用凹部を前記配線用凹部と並行して形成することを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置の製造方法。
【請求項５】
前記フューズブロー用凹部を前記配線用凹部と略同じ深さに形成することを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁層を、前記第１の絶縁層と接する下層部、およびこの下層部の上側の上層部からなる２層構造に形成するとともに、前記上層部を、前記下層部と前記上層部との加工選択比に応じて、前記下層部に対して選択的に加工可能な材料により形成することを特徴とする請求項１〜５のうちのいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁層に前記電極用開口部を形成する際に、前記第２の絶縁層の前記上層部の加工選択比を前記下層部の加工選択比よりも高く設定して、先ず前記上層部のみを選択的に加工することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁層の前記下層部を、前記フューズブロー用凹部を掘り下げる深さと略同じ厚さに形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記フューズブロー用凹部の掘り下げを、前記第２の絶縁層のうち前記下層部に前記電極用開口部を形成するのと並行して行うことを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記フューズブロー用凹部を掘り下げる際に、前記第２の絶縁層の前記下層部と前記第１の絶縁層との加工選択比を１：１に設定することを特徴とする請求項６〜９のうちのいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記フューズブロー用凹部を、前記第２の絶縁層の前記下層部の厚さと略同じ深さ掘り下げることを特徴とする請求項８〜１０のうちのいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁層を設ける工程の前に、前記第１の絶縁層、前記コンタクトホール、前記配線用凹部、前記コンタクトプラグ、前記配線、および前記フューズブロー用凹部からなる第１の配線構造体上に、この第１の配線構造体と同様の構成からなり、かつ、前記フューズブロー用凹部が前記第１の絶縁層をその厚さ方向に沿って貫通して形成された第２の配線構造体を、さらに１層以上設けることを特徴とする請求項１〜１１のうちのいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第２の配線構造体に形成される前記フューズブロー用凹部は、前記第２の配線構造体に前記コンタクトホールを形成するのと並行して形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のフューズ配線付近の技術に係り、特に多層配線構造を有する半導体装置のフューズ配線付近の構造の改良を図り得る半導体装置の製造方法に関する。
【０００２】
【従来の技術】
配線が複数層に積層された多層配線構造を有する半導体装置に、フューズ配線およびフューズ配線を電気的に断線させるためのフューズブロー用のフューズ窓を形成する一般的な方法を、２層構造を例に挙げて簡潔に説明する。
【０００３】
先ず、図６（ａ）に示すように、ＳｉＯ２等の絶縁物により構成されて、基板１０１上に設けられた第Ｍ層目（Ｍは１以上の整数）の絶縁膜１０２に、例えばＲＩＥ法などの異方性エッチング法により図示しない溝を形成する。続けて、この溝の内側にＣｕ等の導電体を埋め込んだ後、例えばＣＭＰ法により溝の外側の導電体を除去して第Ｍ層目の配線１０３およびフューズ配線１０４を形成する。続けて、第Ｍ層目の絶縁膜１０２上に第Ｍ＋１層目の絶縁膜１０５を成膜する。続けて、第Ｍ＋１層目の配線１０６およびコンタクトプラグ１０７を形成するための第Ｍ＋１層目の溝１０８および第Ｍ＋１層目のコンタクトホール１０９を、ＲＩＥ法により形成する。
【０００４】
次に、図６（ｂ）に示すように、第Ｍ＋１層目の溝１０８および第Ｍ＋１層目のコンタクトホール１０９の内側にＣｕ等の導電体をめっき法などによって埋め込む。続けて、ＣＭＰ法を行って第Ｍ＋１層目の配線１０６およびコンタクトプラグ１０７を形成する。
【０００５】
次に、図６（ｃ）に示すように、第Ｍ＋１層目の配線１０６およびコンタクトプラグ１０７が形成された第Ｍ＋１層目の絶縁膜１０５上に第Ｍ＋２層目の絶縁膜１１０を成膜する。
【０００６】
そして、図６（ｄ）に示すように、ＲＩＥ法などにより、電極となる第Ｍ＋１層目の配線１０６の表面を露出するように、第Ｍ＋２層目の絶縁膜１１０を貫通して第Ｎ＋１層目のコンタクトホール１１１を形成する。それとともに、ＲＩＥ法などにより、フューズ窓１１２を形成する。これにより、フューズ配線１０４上にフューズ窓１１２が形成された、所望の半導体装置１１３を得る。
【０００７】
この際、フューズ窓１１２はフューズ配線１０４まで開口せず、フューズ配線１０４上に絶縁膜を０．１〜０．７μｍ程度残すことが好ましい。フューズ配線１０４上の残膜（絶縁膜）が約０．１μｍより薄い場合には、フューズ配線１０４の表面が露出して、露出部分の周辺の酸素や水などと反応してフューズ配線１０４（導電体）が腐食するおそれがある。また、フューズ配線１０４上の残膜が約０．７μｍより厚い場合には、フューズ配線１０４を切断するためのフューズブロー用レーザー光線がフューズ配線１０４に届かず、フューズ配線１０４の切断が困難になる。
【０００８】
【発明が解決しようとする課題】
一般に、フューズ窓の深さは多層配線の層数やメタル配線の膜厚によって異なる。例えば、フューズ窓の深さが約４μｍ以上になる場合もある。このような４μｍ以上の深さのフューズ窓を開口し、かつ、その底部においてフューズ配線上に０．１〜０．７μｍ程度の適正な薄さの絶縁膜を残すことは非常に難しい。
【０００９】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、フューズ配線を電気的に断線させるためのフューズブローを行い易く、かつ、フューズ配線が劣化し難い適正な厚さを有する膜をフューズ配線上に備えた半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置の製造方法は、表面側に下地配線およびフューズ配線が形成された基板上に、第１の絶縁層を設ける工程と、前記下地配線に電気的に接続されるコンタクトプラグを形成するためのコンタクトホールを、前記第１の絶縁層をその厚さ方向に沿って貫通して前記下地配線の上方に形成し、かつ、前記コンタクトプラグに電気的に接続される配線を形成するための配線用凹部を、前記第１の絶縁層の上面から内部にかけて前記コンタクトホールに連通して形成する工程と、前記フューズ配線を電気的に断線させるフューズブロー用の凹部を、前記第１の絶縁層の上面から内部にかけて前記フューズ配線の上方に形成する工程と、前記コンタクトホールおよび前記配線用凹部のそれぞれの内側に導電材料を埋め込んで前記コンタクトプラグおよび前記配線を形成するとともに、前記フューズブロー用凹部の内側に導電材料を埋め込む工程と、前記コンタクトホール、前記配線用凹部、および前記フューズブロー用凹部を前記導電材料で埋め込んだ前記第１の絶縁層上に、前記第１の絶縁層の下面から前記フューズブロー用凹部の底部までの厚さと略同じ厚さの第２の絶縁層を設ける工程と、前記フューズブロー用凹部の開口部を、前記第２の絶縁層をその厚さ方向に沿って貫通して前記フューズブロー用凹部の上方に形成する工程と、前記フューズブロー用凹部の内側に埋め込まれた前記導電材料を除去する工程と、を含むことを特徴とするものである。
【００１１】
この半導体装置の製造方法では、先ず、表面側に下地配線およびフューズ配線が形成された基板上に第１の絶縁層を設ける。続けて、フューズ配線を電気的に断線させるフューズブロー用の凹部を、第１の絶縁層の上面から内部にかけてフューズ配線の上方に形成した後、フューズブロー用凹部の内側に導電材料を埋め込む。続けて、第１の絶縁層の下面からフューズブロー用凹部の底部までの厚さと略同じ厚さの第２の絶縁層を、第１の絶縁層上に設ける。続けて、フューズブロー用凹部の上方で第２の絶縁層をその厚さ方向に沿って貫通して、フューズブロー用凹部の開口部を形成した後、フューズブロー用凹部の内側に埋め込まれた導電材料を除去する。
【００１２】
これにより、所望の深さを有するフューズブロー用凹部をフューズ配線の上方に形成することができるとともに、第１の絶縁層よりも薄肉な絶縁膜をフューズ配線の上に安定して残すことができる。この結果、フューズ配線上にフューズブロー用凹部を形成しても、フューズ配線は劣化し難くなる。すなわち、フューズ配線上の絶縁膜の厚さを、フューズ配線が劣化し難く、かつ、フューズブローを行い易い適正な膜厚に高い精度で容易に設定できる。
【００１３】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１４】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１および図２を参照しつつ説明する。図１および図２は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。この第１実施形態では、基板上に配線が２層に積層されて形成された２層配線構造を有する半導体装置の製造方法を例に挙げて説明する。以下、本実施形態に係る半導体装置の製造方法を、製造工程の順番に沿って説明する。
【００１５】
先ず、図１（ａ）に示すように、図示しない各種電子回路を構成する能動領域などが形成された半導体基板（シリコン基板、Ｓｉ基板）１上に、第１層目の層間絶縁膜２を設ける。具体的には、例えばＣＶＤ法により、Ｓｉ基板１の表面上に第１層目の層間絶縁膜としてのＳｉＯ２膜２をその膜厚が約０．５μｍとなるまで成膜する。続けて、例えばリソグラフィ法により、ＳｉＯ２膜２の表面に下地配線３およびフューズ配線４のそれぞれの配線パターンをパターニングする。この後、例えば反応性イオンエッチング法（ＲＩＥ法）によりＳｉＯ２膜２を加工して、ＳｉＯ２膜２の上面から内部にかけて、下地配線３およびフューズ配線４を形成するための図示しない下地配線用凹部（溝）およびフューズ配線用凹部（溝）を形成する。これら各凹部は、それぞれの深さを約０．３μｍに形成される。
【００１６】
続けて、ＳｉＯ２膜２の表面上、下地配線用凹部およびフューズ配線用凹部の内側に、バリアメタル膜５、下地配線３、およびフューズ配線４のそれぞれの形成材料となる導電材料を順次積層して設ける。具体的には、例えばＰＶＤ法により、ＳｉＯ２膜２の表面上、下地配線用凹部およびフューズ配線用凹部の内側に、先ずバリアメタル膜としてのＴａＮ膜５を成膜する。続けて、同じくＰＶＤ法により、ＴａＮ膜５の表面上に、下地配線３およびフューズ配線４の下地となる図示しないＣｕめっきシード層（膜）を成膜する。この後、配線用凹部およびフューズ配線用凹部の内側を埋めるように、Ｃｕめっきシード層を電極として、Ｃｕめっきシード層の表面上に下地配線３およびフューズ配線４の形成材料としてのＣｕ膜６（導電材料）を成膜する。
【００１７】
続けて、例えばＣＭＰ法により、ＳｉＯ２膜２の表面上の不要なＴａＮ膜５およびＣｕ膜６を研磨して除去する。これにより、下地配線用凹部およびフューズ配線用凹部の内側にのみＴａＮ膜５およびＣｕ膜６を残して、下地配線３（Ｃｕ下地配線３）およびフューズ配線（Ｃｕフューズ配線）４を形成する。Ｃｕ下地配線３およびＣｕフューズ配線４は、Ｓｉ基板１上にそれぞれ所定の配線パターンで設けられて、Ｓｉ基板１に形成されている各種電子回路などに電気的に接続される。Ｃｕ下地配線３は、第１層目のＣｕ配線として機能する。また、図１および図２には、Ｃｕフューズ配線４のうち、Ｃｕフューズ配線４を電気的に断線させるフューズブローのターゲットとなるＣｕフューズ本体部４ａ付近の断面図を示す。以下の説明においては、このＣｕフューズ本体部４ａをもってＣｕフューズ配線４に代表させて説明する。
【００１８】
続けて、ＳｉＯ２膜２、Ｃｕ下地配線３、およびＣｕフューズ本体部４ａなどの上に、第１の絶縁層７を設ける。この第１の絶縁層７には、Ｃｕ下地配線３およびＣｕフューズ配線４の酸化およびＣｕの拡散などを防止するための絶縁膜８（酸化・拡散防止膜８）、ならびに第２層目の層間絶縁膜９の２層構造からなる積層絶縁膜を採用する。具体的には、ＣＶＤ法により、ＳｉＯ２膜２、Ｃｕ下地配線３、およびＣｕフューズ本体部４ａなどの表面上に、先ず拡散防止膜としてのＳｉＮ膜８を成膜する。続けて、このＳｉＮ膜８の表面上に、第１層目の層間絶縁膜２と同様に、ＣＶＤ法により第２層目の層間絶縁膜としてのＳｉＯ２膜９を成膜する。ＳｉＯ２膜９は、ＳｉＮ膜８との合計の膜厚が約２．３μｍとなるまで、ＳｉＮ膜８の表面上に成膜される。
【００１９】
続けて、第２層目の配線１０ａを形成するための配線用凹部（溝）１１ａ、および第２層目の配線１０ａと第１層目の配線であるＣｕ下地配線３とを電気的に接続するためのコンタクトプラグ（ヴィアプラグ）１０ｂを形成するためのコンタクトホール（ヴィアホール）１１ｂを第１の絶縁層７に形成する。配線１０ａとコンタクトプラグ１０ｂとは一体に形成される。すなわち、配線１０ａとコンタクトプラグ１０ｂとは、いわゆるデュアルダマシン構造（デュアルダマシン配線）として形成される。したがって、配線用凹部１１ａはコンタクトホール１１ｂの上端部に連通して一体に形成される。
【００２０】
具体的には、先ず、リソグラフィ法により、ＳｉＯ２膜９の表面に第２層目の配線１０ａの配線パターンをパターニングする。この後、ＲＩＥ法により、Ｃｕ下地配線３の上面（表面）を露出するようにＳｉＯ２膜９およびＳｉＮ膜８を加工する。これにより、第１の絶縁層７をその厚さ方向に貫通して配線用凹部１１ａおよびコンタクトホール１１ｂの基礎となる貫通孔を形成する。続けて、同じくＲＩＥ法により、ＳｉＯ２膜９の上面から内部にかけて貫通孔を広げるようにＳｉＯ２膜９を加工する。これにより、ＳｉＯ２膜９の上面から内部にかけて配線用凹部１１ａを形成するとともに、配線用凹部１１ａの底部および第１の絶縁層７の下面（裏面）に連通するコンタクトホール１１ｂを形成する。配線用凹部１１ａは、その深さが約１．５μｍとなるまでＳｉＯ２膜９の上面から内部に向けて掘り下げられる。この結果、コンタクトホール１１ｂは、その深さが約０．８μｍとなる。
【００２１】
また、配線用凹部１１ａを形成するのと並行して、フューズブローを行い易くするためのフューズブロー用凹部（溝）１２、いわゆるフューズ窓１２を形成する。このフューズ窓１２は、配線用凹部１１ａと同様の方法により形成される。具体的には、先ず、リソグラフィ法により、Ｃｕフューズ本体部４ａの上方（略真上）でＳｉＯ２膜９の表面にフューズ窓１２のパターンをパターニングする。この後、ＲＩＥ法によりＳｉＯ２膜９を加工して、ＳｉＯ２膜９の上面から内部にかけてフューズ窓１２を形成する。このフューズ窓１２は、配線用凹部１１ａと略同じ深さに形成される。すなわち、フューズ窓１２は、その深さが約１．５μｍとなるまでＳｉＯ２膜９の上面から内部に向けて掘り下げられる。この結果、フューズ窓１２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）は、約０．８μｍとなる。すなわち、Ｃｕフューズ本体部４ａの上面上に残された膜（絶縁膜）の厚さは、約０．８μｍとなる。
【００２２】
次に、図１（ｂ）に示すように、配線用凹部１１ａおよびコンタクトホール１１ｂのそれぞれの内側に導電材料を埋め込んで配線１０ａおよびコンタクトプラグ１０ｂを形成するとともに、フューズ窓１２の内側に導電材料を埋め込む。具体的には、先ず、ＰＶＤ法により、ＳｉＯ２膜９の上面（表面）上、配線用凹部１１ａおよびコンタクトホール１１ｂの内側、ならびにフューズ窓１２の内側に、バリアメタル膜としてのＴａＮ膜１３を成膜する。続けて、同じくＰＶＤ法により、ＴａＮ膜１３の表面上に、配線１０ａおよびコンタクトプラグ１０ｂの下地となる図示しないＣｕめっきシード層（膜）を成膜する。この後、配線用凹部１１ａおよびコンタクトホール１１ｂの内側、ならびにフューズ窓１２の内側を埋めるように、Ｃｕめっきシード層を電極として、Ｃｕめっきシード層の表面上に配線１０ａおよびコンタクトプラグ１０ｂの形成材料としてのＣｕ膜１４を成膜する。
【００２３】
続けて、ＣＭＰ法により、ＳｉＯ２膜９の表面上の不要なＴａＮ膜１３およびＣｕ膜１４を研磨して除去する。これにより、配線用凹部１１ａおよびコンタクトホール１１ｂのそれぞれの内側にＴａＮ膜１３およびＣｕ膜１４を残して、配線１０ａおよびコンタクトプラグ１０ｂを形成する。それとともに、フューズ窓１２の内側にもＴａＮ膜１３およびＣｕ膜１４を残す。配線１０ａとコンタクトプラグ１０ｂとは、Ｃｕ膜１４により一体のデュアルダマシン構造（Ｃｕデュアルダマシン配線）に形成されている。
【００２４】
なお、第１の絶縁層７、配線１０ａ、コンタクトプラグ１０ｂ、配線用凹部１１ａ、コンタクトホール１１ｂ、およびフューズ窓１２などから構成される部分を、第１の配線構造体２０と称することとする。
【００２５】
次に、図１（ｃ）に示すように、ＳｉＯ２膜９の表面上に、第２の絶縁層１５を設ける。この第２の絶縁層１５は、その厚さが第１の絶縁層７の下面からフューズ窓１２の底部までの厚さ（高さ）と略同じ大きさになるまでＳｉＯ２膜９の表面上に設けられる。すなわち、第２の絶縁層１５は、その厚さを第１の絶縁層７の下面から配線用凹部１１ａの底部までの厚さ（高さ）と略同じ大きさに設定される。あるいは、第２の絶縁層１５は、その厚さをコンタクトホール１１ｂの深さ（高さ）と略同じ大きさに設定される。換言すれば、ＳｉＯ２膜９の表面上には、Ｃｕフューズ本体部４ａ上の残膜の厚さと略同じ厚さを有する第２の絶縁層１５が設けられる。
【００２６】
この第２の絶縁層は、第１の絶縁層７と接する下層部１６、およびこの下層部１６の上側の上層部１７からなる２層構造に形成される。それとともに、上層部１７は、下層部１６と上層部１７との加工選択比に応じて、下層部１６に対して選択的に加工可能な材料により形成される。具体的には、第２の絶縁層１５の下層部１６をＳｉＮ膜を用いて形成するとともに、上層部１７をＳｉＯ２膜を用いて形成する。すなわち、第２の絶縁層１５を、ＳｉＮ膜１６およびＳｉＯ２膜１７を積層して設けた２層構造からなる積層絶縁膜として形成する。
【００２７】
先ず、ＣＶＤ法により、ＳｉＯ２膜９、Ｃｕ配線１０ａ、ならびにＴａＮ膜１３およびＣｕ膜１４が埋め込まれたフューズ窓１２などの表面上に、ＳｉＮ膜１６をその膜厚が約０．３μｍとなるまで成膜する。続けて、このＳｉＮ膜１６の表面上に、ＣＶＤ法により、ＳｉＯ２膜１７をその膜厚が約０．５μｍとなるまで成膜する。これにより、ＳｉＯ２膜９の表面上に、ＳｉＮ膜１６とＳｉＯ２膜１７との合計の膜厚が約０．８μｍである第２の絶縁層１５が設けられる。ＳｉＮ膜１６は、下層のＳｉＮ膜８と同様に、Ｃｕ配線１０ａの酸化およびＣｕの拡散などを防止するための酸化・拡散防止膜（保護膜）として機能する。
【００２８】
次に、図２（ａ）に示すように、フューズ本体部４ａおよびフューズ窓１２の上方（略真上）に、フューズ窓１２の開口部（フューズブロー用開口部）１８を形成する。具体的には、先ず、リソグラフィ法により、フューズ本体部４ａおよびフューズ窓１２の上方で、ＳｉＯ２膜１７の上面（表面）にフューズ窓開口部１８のパターンをパターニングする。この後、ＲＩＥ法によりＳｉＯ２膜１７およびＳｉＮ膜１６を加工して、第３の絶縁層１５をその厚さ方向に沿って貫通して、フューズ窓１２の上端部よりも広口のフューズ窓開口部１８を形成する。
【００２９】
次に、図２（ｂ）に示すように、フューズ窓１２内に埋め込まれているＴａＮ膜１３およびＣｕ膜１４を除去する。具体的には、例えば希釈ＨＣｌとＨ２Ｏ２との混合液を用いて、先ずフューズ窓１２内のＣｕ膜１４を除去する。続けて、例えばＨＣｌ／ＢＣｌ３系のガスを用いて、ＲＩＥ法によりフューズ窓１２内のＴａＮ膜１３を除去する。
【００３０】
続けて、電極となるＣｕ配線１０ａの上方（略真上）に、Ｃｕ配線１０ａの外部への通電経路を得るための電極用開口部１９を形成する。具体的には、先ず、リソグラフィ法により、Ｃｕ配線１０ａの上方で、ＳｉＯ２膜１７の上面（表面）に電極用開口部１９のマスクをパターニングする。この後、ＲＩＥ法により、２層構造からなる第２の絶縁層１５のうち下層部のＳｉＮ膜１６を残すように、先ず上層部のＳｉＯ２膜１７のみを加工する。具体的には、ＳｉＮ膜１６を加工しないように、ＳｉＯ２膜１７の加工選択比をＳｉＮ膜１６の加工選択比よりも高く設定して、ＳｉＯ２膜１７のみを選択的に加工する。これにより、ＳｉＯ２膜１７をその厚さ方向に沿って貫通して、電極用開口部１９の上側が形成される。この際、フューズ窓１２およびその開口部１８が加工されないように、フューズ窓開口部１８を図示しないマスク材で予め覆っておく。
【００３１】
次に、図２（ｃ）に示すように、第２の絶縁層１５のＳｉＮ膜１６に電極用開口部１９を形成するのと並行して、フューズ窓１２を掘り下げる。具体的には、マスク材を除去した後、ＲＩＥ法によりＣｕ配線１０ａの表面を露出するようにＳｉＮ膜１６を加工する。この際、ＳｉＮ膜１６とＳｉＯ２膜９とのＲＩＥ法による加工選択比を１：１に設定する。これにより、ＳｉＮ膜１６をその厚さ方向に沿って貫通して、電極用開口部１９の下側がＣｕ配線１０ａ上に形成される。すなわち、第２の絶縁層１５をその厚さ方向に沿って貫通して、電極用開口部１９がＣｕ配線１０ａ上に形成される。それとともに、フューズ窓１２も掘り下げられる。ＳｉＮ膜１６とＳｉＯ２膜９とのＲＩＥ法による加工選択比を１：１に設定することにより、フューズ窓１２はＳｉＮ膜１６の膜厚と略同じ深さ分掘り下げられる。具体的には、フューズ窓１２は約０．３μｍ掘り下げられる。この結果、フューズ窓１２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）は、約０．５μｍとなる。すなわち、Ｃｕフューズ本体部４ａの上面上に残された膜（絶縁膜）の厚さは、約０．５μｍとなる。
【００３２】
以後、予め決められている所定の工程を経て、図２（ｃ）に示す所望の半導体装置２１を得る。すなわち、Ｃｕ下地配線３およびＣｕ配線１０ａが２層に積層された積層配線構造を有するとともに、第１の絶縁層７（層間絶縁膜９）の厚さと略同じ深さを有するフューズ窓１２がＣｕフューズ本体部４ａ上に形成された半導体装置２１を得る。本発明者らが行った実験によれば、以上説明した工程により製造された半導体装置２１では、所望のＣｕフューズ本体部４ａ上のフューズ窓１２に向けて所定のレーザー光線を照射することにより、フューズブローを適正に行うことができた。すなわち、本実施形態の半導体装置２１では、所望のＣｕフューズ配線４を適正に切断して、電気的に断線させることができた。
【００３３】
以上説明したように、この第１実施形態によれば、フューズ窓１２の深さが層間絶縁膜であるＳｉＯ２膜９の膜厚以上にならない。このため、フューズ窓１２を形成（開口）する際の加工が容易である。すなわち、所望の深さを有するフューズ窓１２をフューズ本体部４ａの上方に容易に形成することができる。また、フューズ窓１２は、同じ層の配線用凹部１１ａと並行して形成される。このため、フューズ本体部４ａ上の残膜（絶縁膜）の膜厚は、コンタクトホール１１ｂの深さと略同じ大きさとなる。これにより、ＳｉＯ２膜９に比べて十分に薄肉な絶縁膜を、フューズ本体部４ａの上に安定して残すことができる。この結果、フューズ本体部４ａを含めたフューズ配線４は劣化し難くなる。
【００３４】
また、第２の絶縁層１５をＳｉＮ膜１６およびＳｉＯ２膜１７からなる２層構造に形成するとともに、そのＳｉＮ膜１６の厚さ、およびＳｉＮ膜１６とフューズ窓１２とを並行して加工する際のＳｉＮ膜１６とＳｉＯ２膜９との加工選択比を適宜、適正な値に調整する。これにより、フューズ窓１２の深さを容易に微調整できる。すなわち、フューズ窓１２の底部とフューズ本体部４ａの上面との距離を高い精度で容易に制御できる。この結果、フューズ本体部４ａの上の絶縁膜の厚さを、フューズ配線４が劣化し難く、かつ、フューズブローを行い易い適正な膜厚に高い精度で容易に設定できる。
【００３５】
一般に、フューズブローを行い易く、かつ、フューズ配線４が劣化し難くするためには、フューズ本体部４ａの上の絶縁膜の厚さを約０．１〜０．７μｍとすることが好ましい。本実施形態では、前述したように、フューズ本体部４ａの上の絶縁膜の厚さを約０．５μｍとすることができる。すなわち、フューズ窓１２の底部とフューズ本体部４ａの上面との間隔（距離）を高い精度で制御して、適正な大きさに設定できる。
【００３６】
このように、第１実施形態に係る半導体装置の製造方法によれば、深い（アスペクト比の高い）フューズ窓１２を形成することが可能であるとともに、フューズ配線４（フューズ本体部４ａ）の上面とフューズ窓１２の底部との距離を適正な大きさに安定して設定することが可能である。したがって、本実施形態に係る半導体装置の製造方法によれば、フューズ配線を電気的に断線させるためのフューズブローを行い易く、かつ、フューズ配線が劣化し難い、適正な厚さを有する膜（絶縁膜）をフューズ配線上に備えた半導体装置を容易に製造できる。すなわち、信頼性の高い半導体装置を高い歩留まりで製造できる。この結果、半導体装置の品質および生産効率を向上できるとともに、半導体装置の低コスト化を図ることができる。つまり、本実施形態に係る半導体装置の製造方法によれば、良質かつ安価な半導体装置を量産できる。
【００３７】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図３〜図５を参照しつつ説明する。図３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図４および図５は、本実施形態に係る半導体装置に対する第１および第２の比較例を示す断面図である。なお、第１実施形態と同一部分には同一符号を付してその詳しい説明を省略する。この第２実施形態では、基板上に配線が３層に積層されて形成された３層配線構造を有する半導体装置の製造方法を例に挙げて説明する。以下、本実施形態に係る半導体装置の製造方法を、製造工程の順番に沿って説明する。
【００３８】
先ず、図３（ａ）に示すように、第１実施形態と同様の工程により、Ｓｉ基板１上に第１の層間絶縁膜であるＳｉＯ２膜２を設けた後、Ｃｕ下地配線３およびＣｕフューズ配線４を形成する。続けて、ＳｉＯ２膜２上にＳｉＮ膜８およびＳｉＯ２膜９からなる第１の絶縁層７を設けた後、Ｃｕ配線１０ａおよびコンタクトプラグ１０ｂを形成するとともに、フューズ窓１２の内側にＴａＮ膜１３およびＣｕ膜１４を残す。
【００３９】
続けて、第１実施形態と同様の工程により、この第１層目の第１の絶縁層７の上に、第１の絶縁層７と同様の積層絶縁膜からなる第２層目の第１の絶縁層７を設ける。すなわち、第２層目の層間絶縁膜としてのＳｉＯ２膜９の上に、ＳｉＮ膜８および第３層目の層間絶縁膜としてのＳｉＯ２膜９を設ける。そして、第１実施形態と同様の工程により、この第２層目の第１の絶縁層７内にＣｕ配線１０ａおよびコンタクトプラグ１０ｂを形成するとともに、フューズ窓１２の内側にＴａＮ膜１３およびＣｕ膜１４を残す。ただし、第２層目のフューズ窓１２は、後の工程により第１層目のフューズ窓１２と連通するように、第２層目の第１の絶縁層７をその厚さ方向に沿って貫通して形成される。したがって、この第２層目のフューズ窓１２の内側には、第１層目のフューズ窓１２内のＴａＮ膜１３およびＣｕ膜１４に連続するように、第２層目の第１の絶縁層７をその厚さ方向に沿って貫通してＴａＮ膜１３およびＣｕ膜１４が埋め込まれる。
【００４０】
なお、前述した第１の配線構造体２０と同様に、第１の絶縁層７、配線１０ａ、コンタクトプラグ１０ｂ、配線用凹部１１ａ、コンタクトホール１１ｂ、および第１の絶縁層７をその厚さ方向に沿って貫通して形成されたフューズ窓１２から構成される部分を、第２の配線構造体３２と称することとする。
【００４１】
次に、図３（ｂ）に示すように、第１実施形態と同様の工程により、第３層目のＳｉＯ２膜９の表面上に、ＳｉＮ膜１６およびＳｉＯ２膜１７の２層構造からなる第２の絶縁層１５を設ける。続けて、第１実施形態と同様の工程により、ＳｉＯ２膜１７およびＳｉＮ膜１６を加工して、第３の絶縁層１５をその厚さ方向に沿って貫通してフューズ窓開口部１８を形成する。
【００４２】
次に、図３（ｃ）に示すように、第１実施形態と同様の工程により、第１層目および第２層目の各フューズ窓１２内に埋め込まれているＴａＮ膜１３およびＣｕ膜１４を、上側から順番に除去する。続けて、第１実施形態と同様の工程により、第３の絶縁層１５をその厚さ方向に沿って貫通して、Ｃｕ配線１０上に電極用開口部１９を形成するとともに、ＳｉＮ膜１６の膜厚と略同じ深さ分フューズ窓１２を掘り下げる。これにより、フューズ窓１２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）は、約０．５μｍとなる。すなわち、Ｃｕフューズ本体部４ａの上面上に残された膜（絶縁膜）の厚さは、第１実施形態と同様に約０．５μｍとなる。
【００４３】
以後、予め決められている所定の工程を経て、図３（ｃ）に示す所望の半導体装置３１を得る。すなわち、Ｃｕ下地配線３およびＣｕ配線１０が３層に積層された積層配線構造を有するとともに、第１の絶縁層７の２層分の厚さと略同じ深さを有するフューズ窓１２がＣｕフューズ本体部４ａ上に形成された半導体装置３１を得る。
【００４４】
次に、本発明者らが行った試験およびその結果について、図４および図５を参照しつつ説明する。この試験は、第２実施形態に係る半導体装置の製造方法とは異なる製造方法によって、フューズ配線およびフューズ窓が形成された３層配線構造を有する３種類の半導体装置に対して、フューズ窓の加工性およびフューズブローの容易性について調べるものである。以下、第２実施形態の半導体装置２１に対する第１〜第３の各比較例（比較サンプル）について、各比較例ごとに説明する。
【００４５】
（第１比較例）
図４に示すように、第１比較例としての半導体装置２０１は、第２層目の第１の絶縁層７内にＣｕ配線１０ａおよびコンタクトプラグ１０ｂなどを形成するまでは、前述した第２実施形態と同様の工程により形成される。ただし、フューズ窓２０２を、第２層目および第３層目の図示しない各配線用凹部と並行して形成しない。続けて、第２実施形態と同様の工程により、第３層目のＳｉＯ２膜９の表面上に、ＳｉＯ２膜の１層構造からなる第２の絶縁層２０３をその膜厚が約０．８μｍとなるまで設ける。続けて、リソグラフィ法により、ＳｉＯ２膜２０３の表面上にフューズ窓２０２のパターンをパターニングする。この後、ＲＩＥ法によりＳｉＯ２膜２０３およびＳｉＯ２膜９をそれらの厚さ方向に沿って掘り下げて、フューズ窓２０２およびその開口部２０４をまとめて形成（開口）する。以後、予め決められている所定の工程を経て、図４に示す所望の半導体装置２０１を得る。
【００４６】
この半導体装置２０１では、最上層の絶縁層（膜）であるＳｉＯ２膜２０３の上面から、第１層目の層間絶縁膜であるＳｉＯ２膜２に形成されているＣｕフューズ本体部４ａの上面までの距離が約５．４μｍとなっている。このような厚肉の絶縁膜では、フューズ窓２０２のパターンをパターニングする際に用いる図示しないマスク材と、ＲＩＥ法に生じ易い、いわゆるエッチングストップ現象とによって、フューズ窓２０２を約３μｍ以上の深さに加工することができなかった。したがって、フューズ窓２０２の底部とＣｕフューズ本体部４ａの上面との間隔（距離）が約２．４μｍの厚肉になった。このようなフューズ窓２０２に向けて本発明者らがレーザー光線を照射したところ、所望のＣｕフューズ本体部４ａをフューズブローすることはできなかった。すなわち、この第１比較例である半導体装置２０１では、所望のＣｕフューズ配線４を適正に切断して、電気的に断線することができなかった。
【００４７】
（第２比較例）
この第２比較例の半導体装置は、図示は省略するが、前述した第１比較例としての半導体装置２０１において、第１層目および第２層目の第１の絶縁層７を、それぞれ約１．２μｍの厚さに形成したものである。したがって、最上層の絶縁層であるＳｉＯ２膜の上面から、第１層目の層間絶縁膜であるＳｉＯ２膜に形成されているＣｕフューズ本体部の上面までの距離が約３．２μｍとなっている。この結果、フューズ窓を約３μｍの深さに形成して、Ｃｕフューズ本体部上の残膜（絶縁膜）の厚さを約０．２μｍの薄肉に形成することができた。ところが、第１層目および第２層目の第１の絶縁層をそれぞれ約１．１μｍずつ薄くした分、各層のＣｕ配線を、それぞれの厚さが約０．４μｍの薄肉形状に形成せざるを得なくなった。これにより、第２実施形態の半導体装置２１および第１比較例の半導体装置２０１に比べて、この第２比較例の半導体装置では、第２層目および第３層目のそれぞれのＣｕ配線の抵抗が４倍程度高くなった。また、この第２比較例の半導体装置では、第１層目、２層目、および３層目のそれぞれの配線間距離が短くなったため、各配線間の容量が増大し、各配線中を進む電気信号のスピードが遅くなった。
【００４８】
（第３比較例）
図５に示すように、第３比較例としての半導体装置３０１では、第１層目の層間絶縁膜であるＳｉＯ２膜２内に、ＴａＮ膜５を有するＣｕ下地配線３のみを形成する。そして、第１層目の第１の絶縁層７内にＴａＮ膜１３を有する第２層目のＣｕ配線１０ａを形成するのと並行して、ＴａＮ膜１３を有するＣｕフューズ配線３０２（Ｃｕフューズ本体部３０２ａ）を形成する。続けて、第２実施形態と同様の工程により、第１層目の第１の絶縁層７上に第２層目の第１の絶縁層７を設ける。ただし、第１比較例と同様に、フューズ窓３０３を、第３層目の図示しない配線用凹部と並行して形成しない。続けて、第１比較例と同様の工程により、第３層目のＳｉＯ２膜９の表面上にＳｉＯ２膜２０３を設けた後、フューズ窓３０３およびその開口部３０４をまとめて形成（開口）する。以後、予め決められている所定の工程を経て、図５に示す所望の半導体装置３０１を得る。なお、第１層目の層間絶縁層２、第１層目および第２層目の第１の絶縁層７、ならびに最上層の第２の絶縁層２０３のそれぞれの厚さは、前述した第１比較例と同じとする。
【００４９】
この半導体装置３０１では、Ｃｕフューズ本体部３０２ａを第２層目のＣｕ配線１０ａと並行して形成する。これにより、ＳｉＯ２膜２０３の上面から、第１層目のＳｉＯ２膜７（第２層目の層間絶縁膜）に形成されているＣｕフューズ本体部３０２ａの上面までの距離が約３．１μｍとなっている。この結果、フューズ窓３０３を約３μｍの深さに形成して、Ｃｕフューズ本体部３０２ａ上の残膜（絶縁膜）の厚さを約０．１μｍの薄肉に形成することができた。ところが、Ｃｕフューズ本体部３０２ａは、その厚さが第２層目のＣｕ配線１０ａと略同じ厚さである約１．５μｍの厚肉に形成されている。本発明者らがフューズ窓３０３に向けてレーザー光線を照射したところ、フューズ窓３０３の底部を破ることができた。ところが、Ｃｕフューズ本体部３０２ａが厚すぎるため、所望のＣｕフューズ本体部４ａをフューズブローすることはできなかった。すなわち、この第３比較例としての半導体装置３０１では、所望のＣｕフューズ配線４を適正に切断して、電気的に断線することができなかった。
【００５０】
以上説明したように、この第２実施形態によれば、Ｃｕ下地配線３およびＣｕ配線１０ａを３層に積層するとともに、Ｃｕフューズ配線４（Ｃｕフューズ本体部４ａ）を第１層目のＣｕ下地配線３と同じ高さに形成しても、前述した第１実施形態と同様の効果を得ることができる。
【００５１】
また、従来は１層ないしは２層程度であったメタル配線の積層数が、近年の半導体装置の微細化に伴って、数層から１０層以上になってきている。すなわち、半導体装置の多層配線構造化が進みつつある。特に、最上層のメタル配線は、配線抵抗を下げるために、その厚さを約１．５μｍに形成される場合もある。
【００５２】
また、従来、ＤＲＡＭ、ＦｅＲＡＭ、ＳＲＡＭ、あるいはＦｌａｓｈメモリなどに代表される、揮発性あるいは不揮発性の各種記憶型半導体装置（メモリチップ製品）は、製品の歩留りを上げるために予めフューズ配線を備えている。そして、それらメモリチップ製品では、フューズ配線が所定の層のメタル配線と同じ層に形成される場合がある。しかし、多層配線構造を有する場合が多いロジック（Ｌｏｇｉｃ）混載メモリ製品などでは、フューズ配線をあまり下層のメタル配線と同じ高さに形成すると、フューズ配線を切断するためのレーザー光線がフューズ配線まで届かなくなる。すなわち、フューズ配線をあまり下層に形成すると、フューズブローによりフューズ配線を切断できなくなる。このため、多層配線構造を有するロジック混載メモリ製品などでは、上層のメタル配線と同じ高さにフューズ配線を形成することが多い。ところが、一般に高速の処理能力を必要とするロジック（Ｌｏｇｉｃ）回路を備えるロジック混載メモリ製品の場合、前述した最上層のメタル配線と同様に、最上層のフューズ配線が厚肉に形成される場合がある。フューズ配線があまり厚肉に形成されると、やはりレーザー光線でフューズ配線を切断できなくなる。
【００５３】
このような問題を解決するために、通常は、フューズ配線を下層のメタル配線と同じ高さに形成するとともに、フューズブロー用のレーザー光線がフューズ配線に届き易いように、フューズ配線の上に予めフューズ窓を形成しておく場合が多い。
【００５４】
前述したように、第２実施形態に係る半導体装置の製造方法によれば、深いフューズ窓を形成できるとともに、フューズ配線の上面とフューズ窓の底部との距離を適正な大きさに設定できるので、フューズブローを行い易く、かつ、フューズ配線が劣化し難い半導体装置を容易に製造できる。したがって、配線の積層数や半導体装置の種類に拘らず、信頼性の高い半導体装置を高い歩留まりで製造できる。ひいては、半導体装置の品質および生産効率を向上できるとともに、半導体装置の低コスト化を図ることができる。すなわち、第２実施形態に係る半導体装置の製造方法によれば、良質かつ安価な半導体装置を量産できる。
【００５５】
なお、本発明に係る半導体装置の製造方法は、前述した第１および第２の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００５６】
例えば、配線の積層数およびフューズ配線上の絶縁膜（絶縁層）の厚さは、前述した各設定には限られない。それとともに、フューズ配線を形成する層の位置、すなわちフューズ配線を形成する高さも、基板に直接接して設けられる第１層目の層間絶縁膜には限られない。配線の積層数、フューズ配線上の絶縁膜の厚さ、およびフューズ配線を形成する高さなどは、所望する半導体装置の全体の構成を考慮しつつ適宜、適正に設定すればよい。本発明に係る半導体装置の製造方法を適用することにより、例えば配線を１０層以上に積層する多層配線構造を有する半導体装置を製造する場合にも、フューズブローを行い易く、かつ、フューズ配線が劣化し難い半導体装置を容易に製造できる。
【００５７】
例えば、配線を１０層以上に積層するとともに、フューズ配線を第１層目の配線と同じ層に形成する多層配線構造からなる半導体装置を製造する場合、最下層のフューズ窓を除く他の全ての層のフューズ窓を、各層の絶縁層をそれらの厚さ方向に沿って貫通して形成すればよい。すなわち、第２層目以上のフューズ窓を、各絶縁層をそれらの厚さ方向に沿って貫通して形成すればよい。
【００５８】
また、フューズ窓は、必ずしも同じ層の配線用凹部と並行して形成する必要はない。フューズ窓と配線用凹部とを別工程で形成しても構わない。例えば、多層配線構造を有する半導体装置を製造する場合、フューズ窓全体の深さが３μｍ以上になり、フューズ窓を掘り下げ難くなることが予想される場合には、最下層のフューズ窓と配線用凹部とを別工程で形成する。この際、最下層のフューズ窓を同じ層の配線用凹部よりも若干深く形成する。これにより、フューズ窓を掘り下げ難くなる場合においても、フューズ配線上には、フューズブローを行い易く、かつ、フューズ配線が劣化し難い適正な膜厚を有する絶縁膜が残される。
【００５９】
また、コンタクトホールを配線用凹部よりも先に形成する必要はない。配線用凹部した後に、コンタクトホールを形成しても構わない。例えば、配線用凹部とフューズ窓とを並行して形成した後、フューズ窓上にマスク材を設ける。この後、コンタクトホールを形成する。このような形成方法でも、所望のフューズ窓を形成することができる。
【００６０】
また、フューズ配線のすべてを同じ高さ（層）に形成する必要はない。フューズ配線のうち、フューズブローのターゲットとなるフューズ本体部だけをフューズ窓の底部に近接して形成すれば良い。フューズ配線のうち、フューズ本体部以外の部分は、フューズ本体部よりも高い層に形成しても構わないし、フューズ本体部よりも低い層に形成しても構わない。
【００６１】
また、最上層に設けられる第２の絶縁層の形成材料、構造、および厚さなどは、前述した膜厚を有するＳｉＮ膜およびＳｉＯ２膜からなる２層構造には限られない。単一の材料を用いて１層からなる単層構造に形成しても、あるいは複数種類の材料を用いて３層以上の多層構造に形成しても構わない。第２の絶縁層の各層の厚さ、ひいては第２の絶縁層全体の厚さも適宜、所定の厚さに設定して構わない。フューズ窓の底部を高い精度で制御性良く掘り下げることができるように、フューズ窓の底部を形成している材料およびフューズ窓の加工方法と併せて適宜、適正な材料を用いて、適正な構造および膜厚に形成すればよい。
【００６２】
また、配線およびフューズ配線の形成材料は、前述したＣｕには限られない。例えば、Ｃｕを主成分とする合金や、あるいはアルミニウム（Ａｌ）やＡｌを主成分とする合金を用いて配線およびフューズ配線を形成しても構わない。また、それら各種金属と同等の導電性を有する材料により形成しても構わない。また、配線とフューズ配線とを互いに異なる導電材料により形成しても構わない。また、フューズ配線のうち、フューズ本体部だけを他の部分と異なる導電材料により形成しても構わない。さらには、各層の配線を、層ごとに異なる導電材料により形成しても構わない。特に、電極となる最上層の配線は、Ｃｕに比べて酸化され難いＡｌを用いて形成するとよい。
【００６３】
また、配線およびフューズ配線の周りに設けられるバリアメタル膜は、前述したＴａＮには限られない。例えば、配線およびフューズ配線をＡｌやＡｌを主成分とする合金を用いて形成する場合、バリアメタル膜をチタン（Ｔｉ）により形成するとよい。バリアメタル膜も、配線およびフューズ配線と同様に、ＴａＮやＴｉと同等の導電性およびバリア性を有する材料により形成しても構わない。配線およびフューズ配線のそれぞれの形成材料との相性を考慮して、適正な導電材料を用いてバリアメタル膜を形成すればよい。
【００６４】
また、フューズブロー用凹部内に埋め込まれる導電材料も、配線、フューズ配線、およびバリアメタル膜の形成材料に応じて、種々様々な材料を用いて構わないのも当然である。
【００６５】
さらに、配線およびコンタクトプラグの構造は、前述したデュアルダマシン構造には限られない。配線とコンタクトプラグとが別体に形成された、いわゆるシングルダマシン構造に形成しても構わない。配線およびコンタクトプラグをシングルダマシン構造に形成する場合においても、フューズ窓を配線用凹部と並行して形成することにより、前述した第１および第２の各実施形態と同様の効果を得ることができる。
【００６６】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、フューズ配線上の絶縁膜の厚さを、フューズ配線が劣化し難く、かつ、フューズブローを行い易い適正な膜厚に高い精度で容易に設定できる。したがって、本発明に係る半導体装置の製造方法によれば、フューズ配線を電気的に断線させるためのフューズブローを行い易く、かつ、フューズ配線が劣化し難い適正な厚さを有する膜をフューズ配線上に備えた半導体装置を容易に製造できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】第２実施形態に係る半導体装置に対する第１の比較例を示す断面図。
【図５】第２実施形態に係る半導体装置に対する第２の比較例を示す断面図。
【図６】従来の技術に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
１…Ｓｉ基板（シリコン基板、半導体基板、基板）
３…Ｃｕ下地配線（下地配線）
４…Ｃｕフューズ配線（フューズ配線）
４ａ…フューズ本体部（フューズ配線）
７…第１の絶縁層
８…ＳｉＮ膜（酸化・拡散防止膜）
９…ＳｉＯ２膜（層間絶縁膜）
１０ａ…Ｃｕ配線（配線）
１０ｂ…Ｃｕコンタクトプラグ（配線）
１１ａ…配線用凹部
１１ｂ…コンタクトホール
１２…フューズ窓（フューズブロー用凹部）
１３…ＴａＮ膜（バリアメタル膜、導電材料）
１４…Ｃｕ膜（導電材料）
１５…第２の絶縁層
１６…ＳｉＮ膜（酸化・拡散防止膜、第２の絶縁層の下層部）
１７…ＳｉＯ２膜（第２の絶縁層の上層部）
１８…フューズ窓開口部（フューズブロー用開口部）
１９…電極用開口部
２０…第１の配線構造体
２１，３１…半導体装置
２２…第２の配線構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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