(57)【要約】【課題】高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法を提供することにある。【解決手段】テスト対象となる高速データ出力素子と、テスト用データ及び比較動作基準クロックを提供するテスト装置と、前記テスト用データを受信する高速データ出力素子と前記テスト装置との間に連結され前記比較動作基準クロックに応じて前記高速データ出力素子の差動出力データを互いに比較する高速比較器と、を備える。【選択図】　図１
2004061487.tif 000002
【特許請求の範囲】
【請求項１】
テスト対象となる高速データ出力素子と、
テスト用データ及び比較動作基準クロックを提供するテスト装置と、
前記テスト用データを受信する高速データ出力素子と前記テスト装置との間に連結され前記比較動作基準クロックに応じて前記高速データ出力素子の差動出力データを互いに比較する高速比較器と、
を備えることを特徴とする高速データ出力素子のジッタ測定装置。
【請求項２】
前記比較動作基準クロックはアンダサンプリングのために前記差動出力データの出力周波数よりも遅い周波数をもつことを特徴とする請求項１に記載の高速データ出力素子のジッタ測定装置。
【請求項３】
前記高速データ出力素子は並列データを直列データに変換する変換器であることを特徴とする請求項１に記載の高速データ出力素子のジッタ測定装置。
【請求項４】
前記テスト装置は前記高速比較器によりアンダサンプリングされた比較出力データをキャプチャしてトータルジッタを測定することを特徴とする請求項１に記載の高速データ出力素子のジッタ測定装置。
【請求項５】
前記比較動作基準クロックの周波数は互いに異なるビットのデータを重ねてキャプチャするため、ｎ−ビット高速データ出力素子のテストのときに１／［Ｉ＊（ｎ−Ｋ）＊１ｂｉｔ当たりの周期］に設定されることを特徴とする請求項１に記載の高速データ出力素子のジッタ測定装置。
【請求項６】
前記テスト用データとしてのパターンデータは反復的な出力データを発生させるように“１”と“０”とが交互に反復したデータであることを特徴とする請求項１に記載の高速データ出力素子のジッタ測定装置。
【請求項７】
高速データ出力素子のトータルジッタ測定方法において、
前記高速データ出力素子の差動出力端に差動比較器を連結する段階と、
前記高速データ出力素子にロー又はハイの交番データを反復的に入力する段階と、
前記差動比較器の動作周期を前記差動出力端から出力されるデータの出力周期よりも遅くなるようにして、前記高速データ出力素子の出力データをアンダサンプリングする段階と、
トータルジッタを測定するために前記アンダサンプリングデータをキャプチャのときに全てのビットのデータを重ねてキャプチャする段階と、
からなることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体素子のテストに係るもので、特に高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法に関する。
【０００２】
【従来の技術】
一般に、集積回路素子の動作時に発生するジッタ（ｊｉｔｔｅｒ）はノイズの一種で、データの損失及び誤動作の原因として知られており、従って、集積回路素子で発生するジッタを正確に測定することができる測定装置が必要である。
【０００３】
データ速度がＧＨｚ以上の高速データ出力素子、例えば、並／直列変換器などで出力されるデータに対するトータルジッタを自動テスト装置（ＡＴＥ）を通じてテストする場合、テストのための前提条件は高精密ジッタ（Ｈｉｇｈ　Ａｃｃｕｒａｃｙ　Ｊｉｔｔｅｒ）測定オプションを必要とする。前記トータルジッタはＤＪ（Ｄｅｔｅｒｍｉｎｉｓｔｉｃ　Ｊｉｔｔｅｒ）とＲＪ（Ｒａｎｄｏｍ　Ｊｉｔｔｅｒ）とに分類され、ＤＪの種類にはＰＪ（Ｐｅｒｉｏｄｉｃ　Ｊｉｔｔｅｒ）とＤＤＪ（Ｄａｔａ　Ｄｅｐｅｎｄｅｎｔ　Ｊｉｔｔｅｒ）とがある。前記ＤＤＪの成分はＤＣＤ（Ｄｕｔｙ　Ｃｙｃｌｅ　Ｄｉｓｔｏｒｔｉｏｎ）及びＩＳＩ（ＩｎｔｅｒＳｙｍｂｌｅ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）からなる。
【０００４】
たいていの混合テスタシステムにおいて行われるジッタ測定は１ＧＢＰＳ以下の低い速度をもつデータのランダムジッタ（ＲＪ）及び周期ジッタ（ＰＪ）のみに対して行われる。従って、トータルジッタ特性に重要な影響を与えるデータ依存ジッタ（ＤＤＪ）を正確に測定することができないのが実情である。
【０００５】
従来、より正確にトータルジッタを測定するため、図６に示すように、計測器２０を混合テスタシステムのＡＴＥ（Ａｕｔｏｍａｔｅｄ　Ｔｅｓｔ　Ｅｑｕｉｐｍｅｎｔ）テスト装置３０に連結し、前記計測器２０にＤＵＴ（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）１０のデータ出力素子を連結してテストを行っていた。前記テスト装置３０は前記計測器２０にＧＰＩＢ（Ｇｅｎｅｒａｌ　Ｐｕｒｐｏｓｅ　Ｉｎｔｅｒｆａｃｅ　Ｂｕｓ）を通じてコントロール信号を入力し、測定結果データを受信する。それで、テスト装置３０から前記計測器２０にＧＰＩＢを通じてコントロール信号が提供されると、計測器２０により測定されたトータルジッタは前記テスト装置３０に伝送される。
【０００６】
【発明が解決しようとする課題】
然るに、前記計測器２０を用いてＤＵＴ１０のトータルジッタＴＪをテストする従来の方法は、比較的正確にジッタを測定できるが、別の計測器２０の設置に対する追加経費を必要とし、計測器２０でジッタを測定するためテスト装置３０の待機時間が多くなってテスト時間が長くなる。
【０００７】
このような従来のジッタテスト方法は、２．０Ｇｂｐｓ以上の高速データに対するトータルジッタを測定するために計測器を必要としており、計測器の追加的な設置に伴って費用増加問題が発生し、テスト装置を通じて結果を得るまでに掛かる時間が長くなってテストタイムが増加するという問題点があった。
【０００８】
そこで、本発明の目的は、上述の問題点を解決することができるジッタ測定装置及び方法を提供するにある。
本発明の他の目的は、高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法を提供するにある。
【０００９】
本発明の又他の目的は、高価な計測器を採用することなく２．０Ｇｂｐｓ以上の高速データに対するトータルジッタテストを比較的短時間内に測定できる改善されたジッタ測定装置及びそれに従うトータルジッタ測定方法を提供するにある。
本発明の又他の目的は、トータルジッタ特性に重要な影響を与えるデータ依存ジッタ（ＤＤＪ）までをも正確に測定できるトータルジッタ測定方法を提供するにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するため本発明の一実施例による高速データ出力素子のジッタ測定装置は、テスト対象となる高速データ出力素子と、テスト用データ及び比較動作基準クロックを提供するテスト装置と、前記テスト用データを受信する高速データ出力素子と前記テスト装置との間に連結され前記比較動作基準クロックに応じて前記高速データ出力素子の差動出力データを比較する高速比較器と、を備えることを特徴とする。
【００１１】
又、本発明による高速データ出力素子のトータルジッタ測定方法は、前記高速データ出力素子の差動出力端に差動比較器を連結する段階と、前記高速データ出力素子にロー又はハイの交番データを反復的に入力する段階と、前記差動比較器の動作周期を前記差動出力端から出力されるデータの出力周期より遅くなるようにして、前記高速データ出力素子の出力データをアンダサンプリングする段階と、トータルジッタを測定するために前記アンダサンプリングデータをキャプチャのときに全てのビットのデータを重ねてキャプチャする段階と、からなることを特徴とする。
【００１２】
上記の装置的／方法的構成によると、高価な計測器を採用せずとも高速データに対するトータルジッタテストを比較的短時間内に測定できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。そして、図面において同一乃至類似な機能をもつ構成要素は同一乃至類似な符号を付す。
【００１４】
図１は本発明の実施例によるジッタ測定装置のブロック図で、図２は図１の比較器の連結関係をより具体的に説明するための図である。図１及び図２に示すように、従来の計測器２０を除去し、高速比較器を用いてジッタ測定装置を構成している。即ち、テスト対象となる高速データ出力素子（ＤＵＴ）１１はテスト用データＤＳＯ及び比較動作基準クロックＣＬＯＣＫを提供するテスト装置３１に連結され、テストボード上に設置される比較器２１は前記高速データ出力素子１１と前記テスト装置３１との間に連結される。前記比較器２１は前記比較動作基準クロックＣＬＯＣＫに応じて前記高速データ出力素子１１の出力ピンＴＸ　Ｐ，ＴＸ　Ｎから出力される差動出力データを比較し、その比較結果ＯＵＴを前記テスト装置３１のデータ入力端ＤＳＩに入力する。ここで、前記高速データ出力素子（ＤＵＴ）１１は並直列変換器、例えば、“ＳＥＲＤＥＳ”素子になることができる。上記のように一つの高速差動比較器２１を使用すれば、出力ピンＴＸ　Ｐ，ＴＸ　Ｎのミスマッチにより惹起されるジッタ成分の測定までもが可能である。一方、未説明のキャパシタＣ１，Ｃ２は直流成分信号を除去するためのＤＣカップリング用として連結されたものである。
【００１５】
前記図１の装置は、二重の高速比較器２１の入力端（＋、−）とＤＵＴ１１の出力ピンＴＸ　Ｐ，ＴＸ　Ｎとが互いに対応連結され、前記出力ピンを通じて出力される直列データの周波数よりも遅い周波数をもつ比較動作基準クロックＣＬＯＣＫが前記比較器２１のクロック端に印加される構造をもつことにより、比較器２１の出力ＯＵＴはアンダサンプリングされた結果を得る。従って、テスト装置３１は前記アンダサンプリングされた比較出力波形をキャプチャ（Ｃａｐｔｕｒｅ）することによりトータルジッタを測定することができる。図面において比較器２１を二重高速比較器で具現した理由は、一般のＳＥＲＤＥＳの高速シリアルデータピン構造はノイズに対する耐性を大きくするために差動ピンからなり、二つのピンの間でゼロクロスポイントミスマッチ（Ｚｅｒｏ　Ｃｒｏｓｓ　Ｐｏｉｎｔ　Ｍｉｓｍａｔｃｈ）により発生するジッタを測定するためにはハードウェア的に二重高速比較器を必要とするからである。ここで、前記比較器２１は可変可能な比較動作基準クロックＣＬＯＣＫに従い比較動作を行って、その結果としてデジタルデータを出力するＳＰＴ社の“９６８９”を使用することができる。
【００１６】
トータルジッタをより正確に測定しようとすれば、アンダサンプリング方法を又最適に選択する必要がある。即ち、正確でないアンダサンプリング方法を使用すれば、トータルジッタ成分のうちＲＪは測定が可能であるが、ＤＪ成分に対する測定が実質的に不可能である。
【００１７】
従来の典型的なファイバーチャンネル（Ｆｉｂｅｒ　Ｃｈａｎｎｅｌ）ＳＥＲＤＥＳでのＲＪ測定は、シリアルデータをクロック形態のデータの“＋Ｋ２８．７（００１１１１１０００）”、“−Ｋ２８．７（１１０００００１１１）”パターンデータを使用した。又、ＤＪ測定のためには“＋Ｋ２８．５（００１１１１１０１０）”、“−Ｋ２８．５（１１０００００１０１）”パターンデータを使用してきた。従って、従来はＤＪ及びＲＪを含んだトータルジッタを測定するためには　＋Ｋ２８．５，−Ｋ２８．５　パターンを全て使用しなければならない。ｎ−ビットＳＥＲＤＥＳ　に対して　Ｋ２８．５　パターンを用いてトータルジッタをテストする場合、データをキャプチャするためにｎ＊Ｍ（Ｍ：ｉｎｔｅｇｅｒ）ビット個の単位にアンダサンプリングされるようにアンダサンプリング周波数（Ｕｎｄｅｒｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ）を調整すべきである。つまり、そのような従来の方法はＲＪと一部のＤＪとは測定可能であるが、全てのビットに対するジッタを測定することはできない。一方、オシロスコープ（Ｏｓｃｉｌｌｏｓｃｏｐｅ）などのような計測器を用いる従来の又他のトータルジッタ測定方法は、互いに異なるビットのデータを重ねてアイ・ダイアグラム（Ｅｙｅ−ｄｉａｇｒａｍ）を作った後、アイ・ジッタ（Ｅｙｅ−Ｊｉｔｔｅｒ）をテストするもので、これは前述のように計測器を設置する費用増加問題、及び高速データ出力素子のテストが難しく、そのテスト時間が増加するという問題があった。
【００１８】
本発明の実施例では互いに異なるビットのデータを重ねてキャプチャすることができるように、ＳＥＲＤＥＳパターンデータ及びアンダサンプリング周波数を調節する。ここで、前記アンダサンプリング周波数は前記比較動作基準クロックＣＬＯＣＫをさす。本発明の実施例の場合にｎ−ビットＳＥＲＤＥＳテストのときのアンダサンプリング周波数は１／（Ｉ＊（ｎ−Ｋ）＊１ｂｉｔ当たりの周期）に設定できる。このように設定すると、互いに異なるビットのデータを重ねてキャプチャできる。つまり、同一ビットのデータをキャプチャーリングすることでなく、互いに異なるビットのデータを重ねてキャプチャすることによりトータルジッタが測定されるのである。
【００１９】
又、前記ＳＥＲＤＥＳパターンデータは前記テスト用データをさす。前記ＳＥＲＤＥＳパターンデータとしてはＲＪ及びＤＪを含んでトータルジッタを発生させる劣悪なパターンデータが決定される。本実施例で決定された前記ＳＥＲＤＥＳパターンデータは反復的な出力データを発生させる“１０１０１０１０１０”又は“０１０１０１０１０１”である。
【００２０】
図３は図１及び図２の構成に従い比較器２１の入出力データ波形を示した図である。図３に示すように、ＴＸＰピンの２番目ビットのライジングイベントＰ１が理想的なイベントＰ２よりも先に発生した場合である。２番目ビットをみると、差動出力データがゼロクロスポイントにおいてクロシングされずに、ゼロクロスポイントよりも上方でクロシングされることがわかる。このような場合には差動出力ピンのミスマッチによるジッタ区間Ｄ１が発生する。もしＴＸＮピンだけが比較器に連結された場合であれば、ＴＸＰピンにより惹起されるジッタは測定が不可能になる。しかし、図１、図２に示すように差動比較器２１を使用する場合、出力データ“０”又は“１”データをキャプチャすることができるので、差動出力データのミスマッチによるジッタを測定することができる。
【００２１】
つまり、差動構造の長所を最大に活用するためには差動ピン出力データがクロスするポイントがゼロクロスポイントにならなければならない。出力データクロスポイントがゼロクロスポイントにならないと、２ピンのミスマッチに基因するジッタが発生し、これは前記差動入力をもつ比較器２１の出力に内包されるのである。
【００２２】
以下、ＳＥＲＤＥＳのトータルジッタをテストする方法を説明する。ＳＥＲＤＥＳトータルジッタを測定するためには全てのビットによるジッタを測定しなければならない。ここでは１０ビット２．１２５ＧＨｚ　ＢＰＳ　ＳＥＲＤＥＳテストに関する場合を例えて説明する。
【００２３】
全てのビットによるトータルジッタを測定するためには全てのビットのデータを重ねてキャプチャすべきである。高速差動比較器２１を用いて全てのビットのデータを重ねてキャプチャするためには、ＳＥＲＤＥＳの入力データとしてＤＪ成分及びＲＪ成分の全てを含んだパターンデータを選択する必要がある。本実施例では“１０１０１０１０１０”，“０１０１０１０１０１”のようなデータを選択してＤＵＴ１１に入力する。このとき、前記ＳＥＲＤＥＳ１１の出力データは１０ビットのデータが反復して直列にでる。このときにアンダサンプリング周波数を図４のように８ｂｉｔ毎にサンプリングするように調整することができる。
【００２４】
図４は本発明の実施例によるトータルジッタを測定するため１０ビットデータを８ビットごとにアンダサンプリング及びデータキャプチャする様子を説明する図である。図４に示すように、波形５Ａは前記ＳＥＲＤＥＳ出力データを示したもので、“１”と“０”とが反復される形態をもつ。波形５Ｂはデータキャプチャポイントを示したもので、８ビットごとにサンプリングを取っていることを示す。この場合、アンダサンプリングされるデータのレベルは全てローレベルである。波形５Ｃは前記比較器２１の出力データを示し、全てのビットのデータが重ねてキャプチャされることがわかる。ここで、キャプチャされるビットの位置はいつでも変えられるのは勿論のことである。このようにキャプチャされたデータでジッタ成分のあるエッジポイントは特定ビットのエッジでなく全てのビットのエッジ部分が重なったものなので、所望のトータルジッタを示す。このようにいろんなビットのデータを重ねてジッタをテストするのは計測器、例えばオシロスコープで測定するトータルジッタのアイ・ジッタと同一の概念をもつ。つまり、トータルジッタ特性に重要な影響を与えるデータ依存ジッタＤＤＪまでをも正確に測定することができる。
【００２５】
図５は本発明による測定データ比較グラフである。ここで、横軸はサンプルデータを示したもので、１６個のサンプルデータが測定されていることがわかる。縦軸はタイムを示すもので、単位はピコセコンドである。ジッタ測定対象は１０ｂｉｔ　２．１２５　ＢＰＳ　ＳＥＲＤＥＳで、図１のような高速差動比較器２１が設置され、“０１０１０１０１０１”パターンデータがテスト装置３１の出力端ＤＳＯを通じて入力される場合である。上記の場合、アンダサンプリング周期を図４のように８ビットに設定し、トータルジッタを測定した結果は下段のグラフで示される。一方、ＤＳＯ（Ｄｉｇｉｔａｌ　Ｓａｍｐｌｉｎｇ　Ｏｓｃｉｌｌｏｓｃｏｐｅ）を用いてアイ・ダイアグラムで作ったアイ・ジッタ値は上段のグラフで示される。つまり、グラフで上段に示されるグラフがＤＳＯを用いたアイ・ジッタ値で、下段のグラフは高速差動比較器を用いた本発明でのトータルジッタデータである。グラフを互いに比較すればわかるように、トータルジッタの絶対的な値は同一でないが、互いに似合っていることがわかる。即ち、相互の間には一定の傾向がある。トータルジッタの絶対値はジッタ測定に用いられた計測器の種類に従い実質的に差が発生し、本発明の場合に高価な計測器を具備せずとも短時間内にトータルジッタが比較的正確に測定されることがわかる。
【００２６】
上記のように、高速差動比較器を用いてトータルジッタをテストする方法は少ない費用で比較的正確且つ速くトータルジッタを測定することが可能である。
上記の説明では本発明の実施例に基づき説明したが、本発明の技術的思想の範囲内で本発明を多様に変形又は変更できるのは本発明が属する分野の当業者には明白なものである。例えば、思案の異なった場合にデータパターン及び測定方法を多様に変更できるのは勿論のことである。
【００２７】
【発明の効果】
以上、説明したように本発明による高速データ出力素子のジッタ測定装置及びトータルジッタ測定方法は、高価な計測器を採用せずとも２．０Ｇｂｐｓ以上の高速データに対するトータルジッタテストを比較的短時間内に測定できるという効果があり、又、トータルジッタ特性に重要な影響を与えるデータ依存ジッタ（ＤＤＪ）までをも正確に測定することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例によるジッタ測定装置のブロック図である。
【図２】図１の比較器の連結関係をより具体的に説明するための図である。
【図３】図１及び図２の比較器の入出力データ波形を示した図である。
【図４】本発明の実施例によるトータルジッタを測定するために１０ビットデータのアンダサンプリング及びデータキャプチャを説明するために提示された図である。
【図５】本発明によるトータルジッタ測定データと計測器測定データとを比較して示したグラフである。
【図６】従来のジッタ測定装置のブロック図である。
【符号の説明】
１１　　　高速データ出力素子
２１　　　比較器（高速比較器）
３１　　　テスト装置
ＣＬＯＣＫ　　　比較動作基準クロック
ＤＳＯ　　　テスト用データ
【図１】
2004061487.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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