(57)【要約】【課題】高速動作が可能なサンプリングＡ／Ｄ変換器を実現する。【解決手段】クロック信号のサンプル期間をサンプル・ホールド回路のアクイジション時間より長くして出力するパルス幅伸長回路と、クロック信号で動作する第１のサンプル・ホールド回路と、パルス幅伸長回路の出力で動作する第２のサンプル・ホールド回路と、第２のサンプル・ホールド回路の出力から第１のサンプル・ホールド回路の出力を減算する第１のアナログ減算器と、第１のサンプル・ホールド回路の出力をディジタル値に変換するＡ／Ｄ変換回路と、パルス幅伸長回路の出力に基づき２つの基準電圧信号から第１のアナログ減算器の出力をそれぞれ減算してＡ／Ｄ変換回路に供給する基準電圧信号調整手段と、クロック信号の立ち上がりエッジでＡ／Ｄ変換回路の出力を取り込みディジタル出力信号として出力するフリップフロップ回路とを設ける。【選択図】　　　　　　　　　　図１
2004032343.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプル・ホールド回路でサンプリングしてディジタル信号に変換するサンプリングＡ／Ｄ変換器において、
クロック信号のサンプル期間をサンプル・ホールド回路のアクイジション時間より長くして出力するパルス幅伸長回路と、
前記アナログ入力信号が入力され前記クロック信号で動作する第１のサンプル・ホールド回路と、
前記アナログ入力信号が入力され前記パルス幅伸長回路の出力で動作する第２のサンプル・ホールド回路と、
前記第２のサンプル・ホールド回路の出力から前記第１のサンプル・ホールド回路の出力を減算する第１のアナログ減算器と、
前記第１のサンプル・ホールド回路の出力をディジタル値に変換するＡ／Ｄ変換回路と、
前記パルス幅伸長回路の出力に基づき２つの基準電圧信号から前記第１のアナログ減算器の出力をそれぞれ減算して前記Ａ／Ｄ変換回路に供給する基準電圧信号調整手段と、
前記クロック信号の立ち上がりエッジで前記Ａ／Ｄ変換回路の出力を取り込みディジタル出力信号として出力するフリップフロップ回路と
を備えたことを特徴とするサンプリングＡ／Ｄ変換器。
【請求項２】
前記基準電圧信号調整手段が、
２つの前記基準電圧信号から前記第１のアナログ減算器の出力をそれぞれ減算して前記Ａ／Ｄ変換回路に供給する第２及び第３のアナログ減算器と、
前記パルス幅伸長回路の出力のホールド期間に前記第１のアナログ減算器の出力を２つの前記第２及び第３のアナログ減算器に供給する第１及び第２のスイッチ手段とから構成されたことを特徴とする
請求項１記載のサンプリングＡ／Ｄ変換器。
【請求項３】
前記スイッチ手段が、
前記第１のアナログ減算器の出力を２つの前記第２及び第３のアナログ減算器に供給するスイッチ回路と、
前記パルス幅伸長回路の出力のホールド期間に前記スイッチ回路をＯＮにするＮＯＴ回路とから構成されたことを特徴とする
請求項２記載のサンプリングＡ／Ｄ変換器。
【請求項４】
アナログ入力信号をサンプル・ホールド回路でサンプリングしてディジタル信号に変換するサンプリングＡ／Ｄ変換器において、
クロック信号のサンプル期間をサンプル・ホールド回路のアクイジション時間より長くして出力するパルス幅伸長回路と、
前記アナログ入力信号が入力され前記クロック信号で動作する第１のサンプル・ホールド回路と、
前記アナログ入力信号が入力され前記パルス幅伸長回路の出力で動作する第２のサンプル・ホールド回路と、
前記第２のサンプル・ホールド回路の出力から前記第１のサンプル・ホールド回路の出力を減算するアナログ減算器と、
前記第１のサンプル・ホールド回路及び前記アナログ減算器の出力をディジタル値に変換する第１及び第２のＡ／Ｄ変換回路と、
前記クロック信号の立ち上がりエッジで前記第１及び第２のＡ／Ｄ変換回路の出力を取り込みディジタル出力信号として出力する第１及び第２のフリップフロップ回路と、
この第１及び第２のフリップフロップ回路の出力を加算してディジタル出力信号として出力するディジタル加算器と
を備えたことを特徴とするサンプリングＡ／Ｄ変換器。
【請求項５】
前記サンプル・ホールド回路が、
前記アナログ入力信号が入力される入力バッファと、
前記アナログ入力信号の値をホールドする容量と、
前記クロック信号若しくは前記パルス幅伸長回路のサンプル期間に前記入力バッファの出力を前記容量に印加するスイッチ回路と、
前記容量の電圧を出力する出力バッファとから構成されたことを特徴とする
請求項１若しくは請求項４記載のサンプリングＡ／Ｄ変換器。
【請求項６】
前記パルス幅伸長回路が
前記クロック信号が入力される遅延素子と、
前記クロック信号及び前記遅延素子の出力が入力される論理和回路とから構成されたことを特徴とする
請求項１若しくは請求項４記載のサンプリングＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
本発明は、アナログ入力信号をサンプル・ホールド回路でサンプリングしてディジタル信号に変換するサンプリングＡ／Ｄ変換器に関し、特に高速動作が可能なサンプリングＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
従来のサンプリングＡ／Ｄ変換器はアナログ入力信号をサンプル・ホールド回路でサンプリングした後、サンプリングしたアナログ入力信号をＡ／Ｄ変換器でディジタル信号に変換するものである。
【０００３】
図６はこのような従来のサンプリングＡ／Ｄ変換器の一例を示す構成ブロック図である。図６において１はサンプル・ホールド回路、２はＡ／Ｄ変換回路、３はフリップフロップ回路、１００はアナログ入力信号、１０１はクロック信号、１０２はディジタル出力信号、１０３及び１０４は基準電圧信号、１０５はサンプル・ホールド回路１の出力信号、１０６はＡ／Ｄ変換回路２の出力信号である。
【０００４】
アナログ入力信号１００はサンプル・ホールド回路１に入力され、サンプル・ホールド回路１の出力である出力信号１０５はＡ／Ｄ変換回路２に接続される。Ａ／Ｄ変換回路２の出力である出力信号１０６はフリップフロップ回路３に接続され、フリップフロップ回路３の出力端子からはディジタル出力信号１０２が出力される。
【０００５】
また、クロック信号１０１はサンプル・ホールド回路１及びフリップフロップ回路３のクロック入力端子にそれぞれ入力され、Ａ／Ｄ変換回路２の基準電圧入力端子には基準電圧信号１０３及び１０４が印加される。
【０００６】
ここで、図６に示す従来例の動作を図７及び図８を用いて説明する。図７はある時点における各信号の状態を示すタイミング図、図８はＡ／Ｄ変換回路２の入出力特性を示す特性曲線図である。
【０００７】
クロック信号１０１がハイレベルの場合に図６中”ＳＷ０１”に示すスイッチ回路は”ＯＮ”になり、アナログ入力信号１００は図６中”ＩＢ０１”に示す入力バッファを介して図６中”ＣＰ０１”に示す容量に印加され、サンプル・ホールド回路１はサンプリング動作となる。
【０００８】
例えば、図７中”ｔｓａａ”に示す期間がサンプル期間となり、サンプルホールド回路１の出力信号１０５は破線で示すアナログ入力信号１００の変化に追従する。
【０００９】
一方、クロック信号１０１がローレベルの場合に図６中”ＳＷ０１”に示すスイッチ回路は”ＯＦＦ”になり、図６中”ＣＰ０１”に示す容量にサンプリングされたアナログ入力信号１００が図６中”ＯＢ０１”に示す出力バッファを介してＡ／Ｄ変換回路２に供給され、サンプル・ホールド回路１はホールド動作となる。
【００１０】
例えば、図７中”ｔｈｄａ”に示す期間がホールド期間となり、サンプルホールド回路１の出力信号１０５は”Ａ（Ｎ）”、”Ａ（Ｎ＋１）”及び”Ａ（Ｎ＋２）”に示すようにホールドされた値となる。
【００１１】
このとき、Ａ／Ｄ変換回路２は”Ａ（Ｎ）”、”Ａ（Ｎ＋１）”及び”Ａ（Ｎ＋２）”に示すようにホールドされたアナログ入力信号１００をディジタル信号に変換する。
【００１２】
例えば、Ａ／Ｄ変換回路２は図８中”ＣＨ１１”に示すような入出力特性を有している場合、入力値が基準電圧”Ｖｔｏｐ”に等しければ”ＤＯ１１”に示すようなディジタル値となり、入力値が基準電圧”Ｖｂｔｍ”に等しければ”ＤＯ１２”に示すようなディジタル値となる。
【００１３】
すなわち、基準電圧”Ｖｔｏｐ”〜基準電圧”Ｖｂｔｍ”の範囲の入力値が”ＤＯ１１”〜”ＤＯ１２”の範囲のディジタル値に変換されることになる。
【００１４】
一方、フリップフロップ回路３はクロック信号１０１の立ち上がりのエッジでＡ／Ｄ変換回路２の出力信号１０６を取り込みディジタル出力信号１０２として出力する。
【００１５】
例えば、図７において”ｔｈｄａ”に示すホールド期間の終了時点でフリップフロップ回路３はＡ／Ｄ変換回路２の出力信号１０６を取り込み出力するので、ディジタル出力信号１０２の値は”Ａ（Ｎ＋１）”となる。
【００１６】
【発明が解決しようとする課題】
しかし、図６に示す従来例では、ホールド期間からサンプル期間に切り換わる瞬間ではサンプル・ホールド回路１の図６中”ＣＰ０１”に示す容量は前回のホールド結果を保持しているので、実際のアナログ入力信号１００とは異なるレベルになっている。
【００１７】
このため、前述のようにサンプル期間”ｔｓａａ”中にサンプル・ホールド回路１の図６中”ＣＰ０１”に示す容量の電位は充電若しくは放電によって徐々にアナログ入力信号１００のレベルに追従して行く。
【００１８】
そして、図７中”ｔａｃａ”に示すようなサンプリング開始から両者のレベル差がほぼゼロになるまでの時間がアクイジション時間となる。
【００１９】
言い換えれば、”ｔｓａａ≧ｔａｃａ”でなければ、サンプル・ホールド回路１の図６中”ＣＰ０１”に示す容量のレベルはアナログ入力信号１００の値に達しておらずアクイジション誤差が生じてしまう。
【００２０】
図９はこのようなアクイジション誤差を説明するタイミング図であり、図９中”ｔａｃａ”に示すアクイジション時間が図９中”ｔｓａａ”に示すサンプル期間よりも長い（”ｔｓａａ＜ｔａｃａ”）場合、図９中”ＣＨ２１”に示すサンプル・ホールド回路１の出力信号１０５はアナログ入力信号１０１のレベル迄到達することができないままホールド期間”ｔｈｄａ”になってしまい、図９中”ｅａｃａ”に示すようなアクイジション誤差が発生してしまう。
【００２１】
一方、図７中”ｔｓｔａ”に示すサンプル・ホール回路１及びＡ／Ｄ変換器２のセトリング時間とホールド期間”ｔｈｄａ”との関係も”ｔｓｔａ≦ｔｈｄａ”である必要性があり、”ｔｓｔａ＞ｔｈｄａ”の場合にはＡ／Ｄ変換が完了する前にホールド期間が終了してしまい誤差の要因となる。
【００２２】
すなわち、”ｔｓａａ≧ｔａｃａ”且つ”ｔｓｔａ≦ｔｈｄａ”の条件を満たすためにはクロック信号１０１の周期である図７中”ｔｐｅｒ（＝ｔｓａａ＋ｔｈｄａ）”が長くなってしまい、言い換えれば、Ａ／Ｄ変換動作が低速になってしまうと言った問題点があった。
従って本発明が解決しようとする課題は、高速動作が可能なサンプリングＡ／Ｄ変換器を実現することにある。
【００２３】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
アナログ入力信号をサンプル・ホールド回路でサンプリングしてディジタル信号に変換するサンプリングＡ／Ｄ変換器において、
クロック信号のサンプル期間をサンプル・ホールド回路のアクイジション時間より長くして出力するパルス幅伸長回路と、前記アナログ入力信号が入力され前記クロック信号で動作する第１のサンプル・ホールド回路と、前記アナログ入力信号が入力され前記パルス幅伸長回路の出力で動作する第２のサンプル・ホールド回路と、前記第２のサンプル・ホールド回路の出力から前記第１のサンプル・ホールド回路の出力を減算する第１のアナログ減算器と、前記第１のサンプル・ホールド回路の出力をディジタル値に変換するＡ／Ｄ変換回路と、前記パルス幅伸長回路の出力に基づき２つの基準電圧信号から前記第１のアナログ減算器の出力をそれぞれ減算して前記Ａ／Ｄ変換回路に供給する基準電圧信号調整手段と、前記クロック信号の立ち上がりエッジで前記Ａ／Ｄ変換回路の出力を取り込みディジタル出力信号として出力するフリップフロップ回路とを備えたことにより、高速動作が可能になる。
【００２４】
請求項２記載の発明は、
請求項１記載の発明であるサンプリングＡ／Ｄ変換器において、
前記基準電圧信号調整手段が、
２つの前記基準電圧信号から前記第１のアナログ減算器の出力をそれぞれ減算して前記Ａ／Ｄ変換回路に供給する第２及び第３のアナログ減算器と、前記パルス幅伸長回路の出力のホールド期間に前記第１のアナログ減算器の出力を２つの前記第２及び第３のアナログ減算器に供給する第１及び第２のスイッチ手段とから構成されたことにより、高速動作が可能になる。
【００２５】
請求項３記載の発明は、
請求項２記載の発明であるサンプリングＡ／Ｄ変換器において、
前記スイッチ手段が、
前記第１のアナログ減算器の出力を２つの前記第２及び第３のアナログ減算器に供給するスイッチ回路と、前記パルス幅伸長回路の出力のホールド期間に前記スイッチ回路をＯＮにするＮＯＴ回路とから構成されたことにより、高速動作が可能になる。
【００２６】
請求項４記載の発明は、
アナログ入力信号をサンプル・ホールド回路でサンプリングしてディジタル信号に変換するサンプリングＡ／Ｄ変換器において、
クロック信号のサンプル期間をサンプル・ホールド回路のアクイジション時間より長くして出力するパルス幅伸長回路と、前記アナログ入力信号が入力され前記クロック信号で動作する第１のサンプル・ホールド回路と、前記アナログ入力信号が入力され前記パルス幅伸長回路の出力で動作する第２のサンプル・ホールド回路と、前記第２のサンプル・ホールド回路の出力から前記第１のサンプル・ホールド回路の出力を減算するアナログ減算器と、前記第１のサンプル・ホールド回路及び前記アナログ減算器の出力をディジタル値に変換する第１及び第２のＡ／Ｄ変換回路と、前記クロック信号の立ち上がりエッジで前記第１及び第２のＡ／Ｄ変換回路の出力を取り込みディジタル出力信号として出力する第１及び第２のフリップフロップ回路と、この第１及び第２のフリップフロップ回路の出力を加算してディジタル出力信号として出力するディジタル加算器とを備えたことにより、高速動作が可能になる。
【００２７】
請求項５記載の発明は、
請求項１若しくは請求項４記載の発明であるサンプリングＡ／Ｄ変換器において、
前記サンプル・ホールド回路が、
前記アナログ入力信号が入力される入力バッファと、前記アナログ入力信号の値をホールドする容量と、前記クロック信号若しくは前記パルス幅伸長回路のサンプル期間に前記入力バッファの出力を前記容量に印加するスイッチ回路と、前記容量の電圧を出力する出力バッファとから構成されたことにより、高速動作が可能になる。
【００２８】
請求項６記載の発明は、
請求項１若しくは請求項４記載の発明であるサンプリングＡ／Ｄ変換器において、
前記パルス幅伸長回路が
前記クロック信号が入力される遅延素子と、前記クロック信号及び前記遅延素子の出力が入力される論理和回路とから構成されたことにより、高速動作が可能になる。
【００２９】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るサンプリングＡ／Ｄ変換器の一例を示す構成ブロック図である。
【００３０】
図１において１，２，３，１００，１０１，１０３及び１０４は図６と同一符号を付してあり、４はサンプル・ホールド回路、５はパルス幅伸長回路、６，９及び１０はアナログ減算器、７及び８はスイッチ手段、１０７はディジタル出力信号、１０８はパルス幅伸長回路５の出力信号、１０９及び１１０はサンプル・ホールド１及び４の出力信号、１１１及び１１２はアナログ減算器９及び１０の出力信号、１１３はＡ／Ｄ変換回路２の出力信号である。また、７，８，９及び１０は基準電圧信号調整手段５０を構成している。
【００３１】
アナログ入力信号１００はサンプル・ホールド回路１及び４にそれぞれに入力され、サンプル・ホールド回路１の出力である出力信号１０９はＡ／Ｄ変換回路２及びアナログ減算器６の減算入力端子に接続される。
【００３２】
また、サンプル・ホールド回路４の出力である出力信号１１０はアナログ減算器６の加算入力端子に接続される。
【００３３】
Ａ／Ｄ変換回路２の出力である出力信号１１３はフリップフロップ回路３に接続され、フリップフロップ回路３の出力端子からはディジタル出力信号１０７が出力される。
【００３４】
一方、クロック信号１０１はサンプル・ホールド回路１及びフリップフロップ回路３のクロック入力端子とパルス幅伸長回路５の入力端子にそれぞれ入力され、パルス幅伸長回路５の出力である出力信号１０８はサンプル・ホールド回路４のクロック入力端子とスイッチ手段７及び８の制御入力端子にそれぞれ接続される。
【００３５】
アナログ減算器６の出力はスイッチ手段７及び８の入力端子にそれぞれ接続され、スイッチ手段７及び８の出力はアナログ減算器９及び１０の減算入力端子にそれぞれ接続される。
【００３６】
基準電圧信号１０３及び１０４はアナログ減算器９及び１０の加算入力端子に印加され、アナログ減算器９及び１０の出力である出力信号１１１及び１１２がＡ／Ｄ変換回路の基準電圧入力端子に接続される。
【００３７】
ここで、図１に示す実施例の動作を図２及び図３を用いて説明する。図２はある時点における各信号の状態を示すタイミング図、図３はＡ／Ｄ変換回路２の入出力特性を示す特性曲線図である。但し、図６に示す従来例と同様動作の説明は省略する。
【００３８】
クロック信号１０１はパルス幅伸長回路５においてクロック信号１０１のハイレベルの期間が”ｔｓａａ”から”ｔｓａｂ”に伸長させられて出力信号１０８として出力される。
【００３９】
例えば、図１中”ＤＲ１１”に示す遅延素子によって遅延されたクロック信号が、図１中”ＯＲ１１”に示す論理和回路によって遅延の無いクロック信号１０１との間で論理和演算されるので、ハイレベル期間が図１中”ＤＲ１１”に示す遅延素子の遅延時間分長くなったクロック信号（出力信号１０８）となる。
【００４０】
但し、クロック信号１０１の周期は変化しないのでローレベルの期間は遅延時間分だけ短くなり、言い換えれば、クロック信号１０１のハイレベル期間とローレベル期間の割合が変化する。
【００４１】
すなわち、クロック信号１０１のサンプル期間は”ｔｓａａ”となり、出力信号１０８のサンプル期間は”ｔｓａｂ”となる。
【００４２】
一方、サンプル・ホールド回路１及び４のアクイジション時間”ｔａｃａ”及び”ｔａｃｂ”は同じであり、図２に示すように”ｔａｃｂ≦ｔｓａｂ”となるようにパルス幅伸長回路５の遅延素子の値を調整することにより、サンプル・ホールド回路４の出力信号１１０にはアクイジション誤差は生じないことになる。
【００４３】
また、図２に示すように”ｔａｃｂ＞ｔｓａａ”であるので、前述と同様にサンプル・ホールド回路１の出力信号１０９にはアクイジション誤差が生じることになる。
【００４４】
例えば、図２中”ＣＨ３１”に示すサンプル・ホールド回路１の出力は破線で示すアナログ入力信号１００の変化に追従できず、アクイジション誤差”ｅａｃａ”にアナログ入力信号１００の変動分”Δ１００”を加算した”ｅａｃａ＋Δ１００”の誤差が生じる。
【００４５】
また、例えば、図２中”ＣＨ３２”に示すサンプル・ホールド回路４の出力は”ｔａｃｂ≦ｔｓａｂ”であるので、破線で示すアナログ入力信号１００の変化に十分追従しアクイジション誤差は発生していない。
【００４６】
アナログ減算器６はサンプル・ホールド回路４の出力信号１１０とサンプル・ホールド回路１の出力信号１０９との差分を演算する。
【００４７】
そして、スイッチ手段７及び８により出力信号１０８のホールド期間”ｔｈｄｂ”に当該差分がアナログ減算器９及び１０に供給され基準電圧信号１０３及び１０４から減算される。
【００４８】
例えば、図１中”ＩＶ１１”に示すＮＯＴ回路の出力がハイレベルの場合に図１中”ＳＷ１１”に示すスイッチ回路が”ＯＮ”になり、同様に、図１中”ＩＶ１２”に示すＮＯＴ回路の出力がハイレベルの場合に図１中”ＳＷ１２”に示すスイッチ回路が”ＯＮ”になる。
【００４９】
すなわち、出力信号１０９及び１１０の値をそれぞれ”Ａ”及び”Ｂ”とした場合、差分は”Ｂ−Ａ”となり、基準電圧信号１０３（Ｖｔｏｐ）及び１０４（Ｖｂｔｍ）から差分”Ｂ−Ａ”を減算することは基準電圧が”Ｂ−Ａ”低くなるようにシフトすることになる。
【００５０】
このため、図３に示すようにＡ／Ｄ変換回路２の入出力特性が図３中”ＣＨ４１”から図３中”ＣＨ４２”に変化することになる。言い換えれば、Ａ／Ｄ変換回路２の出力がＢ−Ａ”だけ大きくなるようにシフトさせることになる。
【００５１】
例えば、出力信号１０９”Ａ”がＡ／Ｄ変換回路２に印加された場合、出力信号１１３は、
2004032343.tif 000003
となる。
【００５２】
すなわち、Ａ／Ｄ変換回路２からはアクイジション誤差のない”Ｂ（出力信号１１０に相当）”のディジタル信号が得られることになる。
【００５３】
また、従来例と比較してサンプル・ホールド回路１のアクイジション時間”ｔａｃｂ”よりもサンプル期間”ｔｓａａ”を短くできるので、言い換えれば、図２中”ｔｐｅｒ（＝ｔｓａａ＋ｔｈｄａ）”が短くなるので、高速なＡ／Ｄ変換動作が可能になる。
【００５４】
この結果、アクイジション時間よりもサンプル期間が短いクロック信号に基づき一方のサンプル・ホールド回路を動作させてＡ／Ｄ変換すると共に、クロック信号のサンプル期間を伸長させた信号で他方のサンプル・ホールド回路を動作させ、２つのサンプル・ホールド回路の出力の差分をＡ／Ｄ変換回路の基準電圧から減算することにより、高速動作が可能になる。
【００５５】
また、図１に示す実施例では、２つのサンプル・ホールド回路の出力信号の差分をＡ／Ｄ変換回路２の基準電圧から減算しているが、２つのサンプル・ホールド回路の出力信号をディジタル信号に変換した後、両者の和をディジタル演算して求めても構わない。
【００５６】
図４はこのような本発明に係るサンプリングＡ／Ｄ変換器の他の一例を示す構成ブロック図である。
【００５７】
図４において１，２，３，４，５，６，１００，１０１，１０８，１０９，１１０及び１１３は図１と同一符号を付してあり、１１はＡ／Ｄ変換回路、１２はフリップフロップ回路、１３はディジタル加算器、１１４はディジタル出力信号、１１５はＡ／Ｄ変換回路１１の出力信号、１１６及び１１７はフリップフロップ回路３及び１２の出力信号である。
【００５８】
アナログ入力信号１００はサンプル・ホールド回路１及び４にそれぞれに入力され、サンプル・ホールド回路１の出力である出力信号１０９はＡ／Ｄ変換回路２及びアナログ減算器６の減算入力端子に接続される。
【００５９】
また、サンプル・ホールド回路４の出力である出力信号１１０はアナログ減算器６の加算入力端子に接続される。
【００６０】
Ａ／Ｄ変換回路２の出力である出力信号１１３はフリップフロップ回路３に接続され、フリップフロップ回路３の出力である出力信号１１６はディジタル加算器１３の一方の入力端子に接続される。
【００６１】
一方、クロック信号１０１はサンプル・ホールド回路１及びフリップフロップ回路３及び１２のクロック入力端子とパルス幅伸長回路５の入力端子にそれぞれ入力され、パルス幅伸長回路５の出力である出力信号１０８はサンプル・ホールド回路４のクロック入力端子に接続される。
【００６２】
アナログ減算器６の出力はＡ／Ｄ変換回路１１に接続され、Ａ／Ｄ変換回路１１の出力である出力信号１１５はフリップフロップ回路１２の入力端子に接続される。
【００６３】
また、フリップフロップ回路１２の出力である出力信号１１７はディジタル加算器１３の他方の入力端子に接続され、ディジタル加算器１３の出力端子からはディジタル出力信号１１４が出力される。
【００６４】
但し、Ａ／Ｄ変換回路２及び１１に供給される基準電圧信号１０３及び１０４の記載は省略してある。
【００６５】
ここで、図４に示す実施例の動作を図５を用いて説明する。図５はある時点における各信号の状態を示すタイミング図である。但し、図１に示す実施例と同様動作の説明は省略する。
【００６６】
クロック信号１０１はパルス幅伸長回路５においてクロック信号１０１のハイレベルの期間が”ｔｓａａ”から”ｔｓａｂ”に伸長させられて出力信号１０８として出力される。
【００６７】
すなわち、クロック信号１０１のサンプル期間は”ｔｓａａ”となり、出力信号１０８のサンプル期間は”ｔｓａｂ”となる。
【００６８】
一方、サンプル・ホールド回路１及び４のアクイジション時間”ｔａｃａ”及び”ｔａｃｂ”は同じであり、図５に示すように”ｔａｃｂ≦ｔｓａｂ”となるようにパルス幅伸長回路５の遅延素子の値を調整することにより、サンプル・ホールド回路４の出力信号１１０にはアクイジション誤差は生じないことになる。
【００６９】
また、図５に示すように”ｔａｃｂ＞ｔｓａａ”であるので、前述と同様にサンプル・ホールド回路１の出力信号１０９にはアクイジション誤差が生じることになる。
【００７０】
例えば、図５中”ＣＨ５１”に示すサンプル・ホールド回路１の出力は破線で示すアナログ入力信号１００の変化に追従できず、アクイジション誤差”ｅａｃａ”にアナログ入力信号１００の変動分”Δ１００”を加算した”ｅａｃａ＋Δ１００”の誤差が生じる。
【００７１】
また、例えば、図５中”ＣＨ５２”に示すサンプル・ホールド回路４の出力は”ｔａｃｂ≦ｔｓａｂ”であるので、破線で示すアナログ入力信号１００の変化に十分追従しアクイジション誤差は発生していない。
【００７２】
アナログ減算器６はサンプル・ホールド回路４の出力信号１１０とサンプル・ホールド回路１の出力信号１０９との差分を演算してＡ／Ｄ変換回路１１に供給する。
【００７３】
すなわち、出力信号１０９及び１１０の値をそれぞれ”Ａ”及び”Ｂ”とした場合、Ａ／Ｄ変換回路２では”Ａ”がディジタル値に変換され、Ａ／Ｄ変換回路１１では両者の差分である”Ｂ−Ａ”がディジタル値に変換される。
【００７４】
そして、フリップフロップ回路３及び１２はクロック信号１０１の立ち上がりのエッジでＡ／Ｄ変換回路２及び１１の出力信号１１３及び１１５を取り込む。
【００７５】
最後に、ディジタル加算器１３はフリップフロップ回路３及び１２の出力である出力信号１１６及び１１７の和を演算してディジタル出力信号１１４として出力する。
【００７６】
例えば、フリップフロップ回路３及び１２の出力である出力信号１１６及び１１７はそれぞれ”Ａ”及び”Ｂ−Ａ”であるから、ディジタル加算器１３の出力であるディジタル出力信号１１４は、
2004032343.tif 000004
となる。
【００７７】
すなわち、ディジタル加算器１３からはアクイジション誤差のない”Ｂ（出力信号１１０に相当）”のディジタル信号が得られることになる。
【００７８】
また、従来例と比較してサンプル・ホールド回路１のアクイジション時間”ｔａｃｂ”よりもサンプル期間”ｔｓａａ”を短くできるので、言い換えれば、図５中”ｔｐｅｒ（＝ｔｓａａ＋ｔｈｄａ）”が短くなるので、高速なＡ／Ｄ変換動作が可能になる。
【００７９】
この結果、アクイジション時間よりもサンプル期間が短いクロック信号及びクロック信号のサンプル期間を伸長させた信号で２つのサンプル・ホールド回路を動作させてそれぞれＡ／Ｄ変換して、ディジタル値の和を演算することにより、高速動作が可能になる。
【００８０】
なお、図１及び図４に示す実施例ではクロック信号１０１のサンプル期間がサンプル・ホールド回路のアクイジション時間よりも短い場合を想定しているが、クロック信号１０１のサンプル期間がサンプル・ホールド回路のアクイジション時間よりも長い場合には差分である”Ｂ−Ａ”は”０”となるのでサンプリングＡ／Ｄ変換器として正常に動作する。
【００８１】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３，５及び請求項６の発明によれば、アクイジション時間よりもサンプル期間が短いクロック信号に基づき一方のサンプル・ホールド回路を動作させてＡ／Ｄ変換すると共に、クロック信号のサンプル期間を伸長させた信号で他方のサンプル・ホールド回路を動作させ、２つのサンプル・ホールド回路の出力の差分をＡ／Ｄ変換回路の基準電圧から減算することにより、高速動作が可能になる。
【００８２】
また、請求項４，５及び請求項６の発明によれば、アクイジション時間よりもサンプル期間が短いクロック信号及びクロック信号のサンプル期間を伸長させた信号で２つのサンプル・ホールド回路を動作させてそれぞれＡ／Ｄ変換して、ディジタル値の和を演算することにより、高速動作が可能になる。
【図面の簡単な説明】
【図１】本発明に係るサンプリングＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図２】各信号の状態を示すタイミング図である。
【図３】Ａ／Ｄ変換回路の入出力特性を示す特性曲線図である。
【図４】本発明に係るサンプリングＡ／Ｄ変換器の他の一例を示す構成ブロック図である。
【図５】各信号の状態を示すタイミング図である。
【図６】従来のサンプリングＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図７】各信号の状態を示すタイミング図である。
【図８】Ａ／Ｄ変換回路の入出力特性を示す特性曲線図である。
【図９】アクイジション誤差を説明するタイミング図である。
【符号の説明】
１，４　サンプル・ホールド回路
２，１１　Ａ／Ｄ変換回路
３，１２　フリップフロップ回路
５　パルス幅伸長回路
６，９，１０　アナログ減算器
７，８　スイッチ手段
１３　ディジタル加算器
５０　基準電圧信号調整手段
１００　アナログ入力信号
１０１　クロック信号
１０２，１０７，１１４　ディジタル出力信号
１０３，１０４　基準電圧信号
１０５，１０６，１０８，１０９，１１０，１１１，１１２，１１３，１１５，１１６，１１７　出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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