(57)【要約】【課題】歩留りを低下させることなく、高速動作性能および耐圧を向上させた半導体装置の製造方法を提供する。【解決手段】基板１０に第１導電型の不純物を含有するベース領域１１を形成し、ベース領域１１の上面の一部に第１の絶縁膜２０を形成し、第１の絶縁膜２０にベース領域１１を露出させるように開口部２１を形成する。開口部２１を埋め込み、ベース領域１１と接するように第２導電型の不純物を含有する第１の半導体領域１２を形成し、第１の絶縁膜２０および第１の半導体領域１２を所定のパターンに加工する。第１の半導体領域１２の外周部におけるベース領域１１の表層部分に第１導電型の不純物を含有する外部ベース領域１３を形成し、所定のパターンに加工された第１の絶縁膜２０および第１の半導体領域１２を介して第２導電型の不純物を導入し、コレクタ領域１４を形成する。【選択図】  図１
2004273953.tif 000002
【特許請求の範囲】
【請求項１】
基板に第１導電型の不純物を含有するベース領域を形成する工程と、
前記ベース領域の上面の一部に少なくとも１層の第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に前記ベース領域を露出させるように開口部を形成する工程と、
前記開口部内を埋め込み、前記ベース領域と接するように第２導電型の不純物を含有する第１の半導体領域を形成する工程と、
前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工する工程と、
前記第１の半導体領域の外周部における前記ベース領域の表層部分に前記ベース領域よりも高い濃度で第１導電型の不純物を含有する外部ベース領域を形成する工程と、
所定のパターンに加工された前記第１の絶縁膜および前記第１の半導体領域を介して第２導電型の不純物を導入し、前記第１の半導体領域の下方よりも前記外部ベース領域の下方において、前記基板の上面からより深い領域にコレクタ領域を形成する工程と、
前記第１の半導体領域から前記第２導電型の不純物を拡散させ、前記ベース領域の前記第１の半導体領域と接している領域にエミッタ領域を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１の半導体領域を形成する工程と、前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工する工程との間に、
前記第１の半導体領域の上面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を所定のパターンに加工する工程とをさらに有し、
前記外部ベース領域を形成する工程において、所定のパターンに加工された前記第１の絶縁膜、前記第１の半導体領域および前記第２の絶縁膜をマスクとして前記外部ベース領域を形成する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記エミッタ領域を形成する工程において、加熱を行い、前記エミッタ領域を形成すると同時に、前記コレクタ領域の欠陥回復を行う
請求項１記載の半導体装置の製造方法。
【請求項４】
バイポーラトランジスタと電界効果トランジスタとを同一基板に有する半導体装置の製造方法であって、
前記電界効果トランジスタ形成領域において、基板に導電性不純物を含有するウェル領域を形成する工程と、
前記電界効果トランジスタ形成領域において、前記ウェル領域の上面にゲート絶縁膜を形成する工程と、
前記電界効果トランジスタ形成領域において、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記バイポーラトランジスタ形成領域において、基板に第１導電型の不純物を含有するベース領域を形成する工程と、
前記バイポーラトランジスタ形成領域において、前記ベース領域の上面の一部に少なくとも１層の第１の絶縁膜を形成する工程と、
前記バイポーラトランジスタ形成領域において、前記第１の絶縁膜に前記ベース領域を露出させるように開口部を形成する工程と、
前記バイポーラトランジスタ形成領域において、前記開口部内を埋め込み、前記ベース領域と接するように第２導電型の不純物を含有する第１の半導体領域を形成する工程と、
前記バイポーラトランジスタ形成領域において、前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工する工程と、
前記バイポーラトランジスタ形成領域において、前記第１の半導体領域の外周部における前記ベース領域の表層部分に前記ベース領域よりも高い濃度で第１導電型の不純物を含有する外部ベース領域を形成する工程と、
前記電界効果トランジスタ形成領域において、前記ゲート電極の両端部における前記ウェル領域の表層部分に前記ウェル領域と異なる導電型の不純物を含有するソース・ドレイン領域を形成する工程と、
前記バイポーラトランジスタ形成領域において、所定のパターンに加工された前記第１の絶縁層および前記第１の半導体領域を介して第２導電型の不純物を導入し、前記第１の半導体領域の下方よりも前記外部ベース領域の下方において、前記基板の表面からより深い領域にコレクタ領域を形成する工程と、
前記バイポーラトランジスタ形成領域において、前記第１の半導体領域から前記第２導電型の不純物を拡散させ、前記ベース領域の前記第１の半導体領域と接している領域にエミッタ領域を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記バイポーラトランジスタ形成領域において前記第１の半導体領域を形成する工程と、前記バイポーラトランジスタ形成領域において前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工する工程との間に、
前記バイポーラトランジスタ形成領域において、前記第１の半導体領域の上面に第２の絶縁膜を形成する工程と、
前記バイポーラトランジスタ形成領域において、前記第２の絶縁膜を所定のパターンに加工する工程とをさらに有する
請求項４記載の半導体装置の製造方法。
【請求項６】
前記バイポーラトランジスタの前記外部ベース領域を形成する工程において、所定のパターンに加工された前記第１の絶縁膜、前記第１の半導体領域および前記第２の絶縁膜をマスクとして前記外部ベース領域を形成する
請求項５記載の半導体装置の製造方法。
【請求項７】
前記電界効果トランジスタ形成領域において前記ゲート電極を形成する工程と、前記電界効果トランジスタ形成領域において前記ソース・ドレイン領域を形成する工程との間に、
前記電界効果トランジスタ形成領域において、前記ゲート電極を覆うように第３の絶縁膜を形成する工程と、
前記電界効果トランジスタ形成領域において、前記ゲート電極の側壁に前記第３の絶縁膜をサイドウォールに加工する工程とをさらに有する
請求項４記載の半導体装置の製造方法。
【請求項８】
前記バイポーラトランジスタ形成領域において前記第１の絶縁膜を形成する工程と、前記電界効果トランジスタ形成領域において前記第３の絶縁膜を形成する工程とを同時に行い、
前記バイポーラトランジスタ形成領域において前記第１の絶縁膜を所定のパターンに加工する工程と、前記電界効果トランジスタ形成領域において前記第３の絶縁膜を前記ゲート電極のサイドウォールに加工する工程とを同時に行う
請求項７記載の半導体装置の製造方法。
【請求項９】
前記パイポーラトランジスタの前記外部ベース領域を形成する工程において、前記電界効果トランジスタの前記ソース・ドレイン領域を形成する工程とを同一の工程で行う
請求項４記載の半導体装置の製造方法。
【請求項１０】
前記バイポーラトランジスタのエミッタ領域を形成する工程において、加熱を行い、エミッタ領域を形成すると同時に、前記電界効果トランジスタ形成領域において前記ソース・ドレイン領域を活性化し、前記バイポーラトランジスタ形成領域において前記コレクタ領域の欠陥回復を行う
請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、バイポーラトランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程において、バイポーラトランジスタは電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＭＯＳとも称する）と並ぶ基本的な素子として広く用いられている。
【０００３】
図９は、従来の技術にかかる半導体装置を模式的に示した断面図である。縦型ｐｎｐ型バイポーラトランジスタ（以下、Ｖ−ｐｎｐＴｒとも称する）とＭＯＳＦＥＴを有する半導体装置において、同一の半導体基板上にそれぞれのトランジスタが、素子分離領域により、Ｖ−ｐｎｐＴｒ形成領域ｒ１、ｎＭＯＳ形成領域ｒ２およびｐＭＯＳ形成領域ｒ３の３つの領域に電気的に分離されて形成されている。
【０００４】
Ｖ−ｐｎｐＴｒ形成領域ｒ１においては、ｐ型半導体基板２０１の表層にｎ型半導体領域２０３が形成され、ｐ型半導体基板２０１の上面にｎ型エピタキシャル層２０４が形成されている。
ｎ型エピタキシャル層２０４の内部からｎ型半導体領域２０３の一部にかけて、ｐ型コレクタ埋め込み領域２０７が形成されている。ｎ型エピタキシャル層２０４の表層からｎ型半導体領域２０３の一部にかけてｐ型コレクタ埋め込み領域２０７と接続するように、リング状にｐ型コレクタ取り出し領域２０８ａが形成されている。また、ｎ型エピタキシャル層２０４の表層にｐ型コレクタ埋め込み領域２０７およびｐ型コレクタ取り出し領域２０８ａに囲まれ、電気的に分離されるようにｎ型ベース領域２１３が形成されている。
さらに、ｎ型ベース領域２１３の上面の一部にはベース領域が露出するような開口部を有する第１の絶縁膜２３０が形成され、開口部を埋め込むように第１の絶縁膜２３０の上面にｐ型の半導体領域２１８が形成され、開口部によりｎ型ベース領域２１３と接している。ｐ型の半導体領域２１８の上面には第２の絶縁膜２１９が形成され、第１の絶縁膜２３０、ｐ型の半導体領域２１８および第２の絶縁膜２１９は所定のパターンに加工されている。また、第１の絶縁膜２３０、ｐ型の半導体領域２１８および第２の絶縁膜２１９が形成された領域を除くｎ型ベース領域２１３の表層に、ｎ型ベース領域２１３よりも高い濃度で不純物濃度を含有するｎ型外部ベース領域２２１ａが形成されている。ｎ型ベース領域２２１ａと電気的に分離されたｐ型コレクタ取り出し領域２０８ａの表層には、ｐ型コレクタコンタクト領域２２２ａが形成されている。さらに、ｐ型の半導体領域２１８と接続しているｎ型ベース領域２１３の表層にはｐ型エミッタ領域２２３が形成されている。第２の絶縁膜２１９、ｎ型外部ベース領域２２１ａおよびｐ型コレクタコンタクト領域２２２ａの上面には、絶縁膜２４が形成され、ｐ型半導体領域２１８、ｎ型外部ベース領域２２１ａおよびｐ型コレクタコンタクト領域２２２ａには取り出し配線２５などが形成され、電極２６と接続されている。
ＭＯＳ形成領域ｒ２，ｒ３においては、ｐ型半導体基板２０１表面にｎ型半導体領域２０３が形成され、ｐ型半導体基板２０１上面にｎ型エピタキシャル層２０４が形成されている。
ｎＭＯＳ形成領域ｒ２において、ｎ型エピタキシャル層２０４の表層からｎ型半導体領域２０３の一部にかけて、ｐ型ウェル領域２０８ｃが形成されている。また、ｐ型ウェル領域２０８ｃの上面にゲート酸化膜２１１が形成され、ゲート酸化膜２１１の一部にゲート電極２１２が形成され、ゲート電極２１２の側壁を覆うようにサイドウォール２２０が形成されている。さらに、ｐ型ウェル領域２０８ｃの表層において、ゲート酸化膜２１１と一部接するようにｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２１４が形成され、ｎ型ＬＤＤ領域２１４と一部重なり、ゲート酸化膜２１１形成領域を除く領域にｎ型ソース・ドレイン領域２１１ｂが形成されている。
ｐＭＯＳ形成領域ｒ３においては、ｎ型エピタキシャル層２０４の表層からｎ型半導体領域２０３の一部にかけて、ｎ型ウェル２１０が形成されている。さらにｎ型ウェル領域２１０とｎ型半導体領域２０３とを電気的に分離するように、ｐ型素子分離層２０９が形成されている。また、ｎ型ウェル領域の上面にゲート酸化膜２１１が形成され、ゲート酸化膜２１１の一部にゲート電極２１２が形成され、ゲート電極２１２の側壁を覆うようにサイドウォール２２０が形成されている。また、ｎ型ウェル領域２１０の表層において、ゲート酸化膜２１１と一部接するようにｐ型ＬＤＤ領域２１５が形成され、ｐ型ＬＤＤ領域２１５と一部重なり、ゲート酸化膜２１１形成領域を除く領域にｐ型ソース・ドレイン領域２２２ｂが形成されている。
ＭＯＳ形成領域ｒ２，ｒ３において、ソース・ドレイン領域２２１ｂ，２２２ｂおよびゲート電極２１２の上面には、絶縁膜２４が形成され、ソース・ドレイン領域２２１ｂ，２２２ｂは、引き出し配線２５などにより電極２６と接続されている。
【０００５】
上記の従来の技術にかかる半導体装置の製造方法について説明する。図１０〜１５は、従来の技術にかかる半導体装置の製造方法の主要な工程を示す模式断面図である。
まず、図１０（ａ）に示すように、たとえば、抵抗率１０Ωｃｍ程度のｐ型半導体基板２０１の上面に、熱酸化により３００ｎｍ程度のバッファー酸化膜２０２を形成する。次に、たとえば、リンをエネルギー１．５ＭｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入し、基板２０１とＶ−ｐｎｐＴｒ形成領域ｒ１のｐ型コレクタ領域とを分離するｎ型分離領域２０３ａおよび基板とｎＭＯＳ形成領域ｒ２のｐ型ウェル領域とを分離するｎ型分離領域２０３ｂを同時に形成する。
次に、図１０（ｂ）に示すように、バッファー酸化膜２０２を除去し、たとえば、抵抗率１０Ωｃｍ程度、膜厚０．８μ程度のｎ型エピタキシャル層２０４を形成する。さらに、選択酸化などにより４００ｎｍ程度のフィールド酸化膜２０５を形成し、熱酸化などにより３０ｎｍ程度のバッファー酸化膜２０６を形成する。
【０００６】
次に、図１１（ｃ）に示すように、たとえば、ホウ素をエネルギー３５０ｋｅＶ程度、ドーズ量３×１０１３／ｃｍ２  程度で選択的にイオン注入してＶ−ｐｎｐＴｒ形成領域ｒ１のｐ型コレクタ埋め込み領域２０７を形成する。
次に、図１１（ｄ）に示すように、たとえば、ホウ素をエネルギー８５０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度およびエネルギー１００ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入し、さらに、ｎＭＯＳ形成領域ｒ２の閾値調整用に、たとえば、ホウ素をエネルギー２０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入してＶ−ｐｎｐＴｒ形成領域ｒ１のアクティブ領域をリング状に囲むようにｐ型コレクタ取り出し領域２０８ａ、ｐ型素子分離領域２０８ｂ、およびｎＭＯＳ形成領域ｒ２のｐ型ウェル領域２０８ｃを同時に形成する。
次に、ｐＭＯＳ形成領域ｒ３において、たとえば、ホウ素をエネルギー８５０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入して、ｎ型ウェル領域とｎ型分離領域２０３ｂとを分離するｐ型分離領域２０９を形成する。たとえば、リンをエネルギー６００ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２程度、エネルギー３００ｋｅＶ程度、ドーズ量３×１０１２／ｃｍ２  程度、およびエネルギー１５０ｋｅＶ程度、ドーズ量３×１０１２／ｃｍ２  程度選択的にイオン注入し、さらにｐＭＯＳ形成領域ｒ３の閾値調整用に、たとえば、ホウ素をエネルギー２０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入して、ｐＭＯＳ形成領域ｒ３のｎ型ウェル領域２１０を形成する。
【０００７】
次に、図１２（ｅ）に示すように、バッファー酸化膜２０６を除去し、熱酸化などにより１０ｎｍ程度のゲート酸化膜２１１を形成する。さらにたとえば、化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により高濃度にリンを含む多結晶シリコン膜とＷＳｉ膜を順にそれぞれ１００ｎｍ程度形成して、選択的にエッチングなどにより加工することで、ＭＯＳ形成領域ｒ２，ｒ３において、ゲート電極２１２を形成する。
次に、図１２（ｆ）に示すように、たとえば、エネルギー１５０ｋｅＶ程度、ドーズ量７×１０１２／ｃｍ２  程度で選択的にイオン注入して、Ｖ−ｐｎｐＴｒ形成領域ｒ１のｎ型ベース領域２１３を形成する。
【０００８】
次に、図１３（ｇ）に示すように、たとえば、砒素をエネルギー６０ｋｅＶ程度、ドーズ量３×１０１３／ｃｍ２  程度で選択的にイオン注入してｎＭＯＳ形成領域ｒ２のＬＤＤ領域２１４を形成する。また、たとえば、ＢＦ２  をエネルギー２５ｋｅＶ程度、ドーズ量２×１０１３／ｃｍ２  程度で選択的にイオン注入して、ｐＭＯＳ形成領域ｒ３のＬＤＤ領域２１５を形成する。
次に、図１３（ｈ）に示すように、ＭＯＳ形成領域ｒ２，ｒ３のゲート電極のサイドウォール形成のために、たとえば、ＣＶＤ法により２００ｎｍ程度のシリコン酸化膜２１６を形成する。その後、たとえば、温度９００℃程度、時間２０分程度のアニールを行い、Ｖ−ｐｎｐＴｒ形成領域ｒ１に形成されたベース領域、ＭＯＳ形成領域ｒ２，ｒ３に形成されたウェル領域およびＬＤＤ領域などの活性化を行う。さらに、シリコン酸化膜２１６とゲート酸化膜２１１を順に選択的にエッチングなどにより加工し、Ｖ−ｐｎｐＴｒ形成領域ｒ１の開口部２１を形成する。ここで、ゲート酸化膜２１１およびシリコン酸化膜２１６を第１の絶縁膜２３０とする。
【０００９】
次に、図１４（ｉ）に示すように、第１の絶縁膜２３０の上面に、たとえばＣＶＤ法により、１５０ｎｍ程度の多結晶シリコン膜を形成し、ＢＦ２  をエネルギー４０ｋｅＶ程度、ドーズ量３×１０１５／ｃｍ２  程度で多結晶シリコン膜にイオン注入し、ｐ型第１の半導体領域２１８とする。
さらに、Ｖ−ｐｎｐＴｒ形成領域ｒ１のｐ型第１の半導体領域２１８上に外部ベース領域２２１ａ形成におけるイオン注入時の不純物混入を防止するために、たとえば、１００ｎｍ程度のシリコン窒化膜を第２の絶縁膜２１９として形成する。
次に、図１４（ｊ）に示すように、第２の絶縁膜２１９、ｐ型第１の半導体領域２１８、シリコン酸化膜２１６およびゲート酸化膜２１１を順に選択的にエッチングなどにより加工し、所定のパターンを形成する。また、ＭＯＳ形成領域ｒ２，ｒ３においては、シリコン酸化膜２１６をゲート電極２１２の側壁にサイドウォール絶縁膜２２０に加工し、ゲート絶縁膜２１１を所定のパターンに加工する。
【００１０】
次に、図１５（ｋ）に示すように、たとえば、ＣＶＤ法により１０ｎｍ程度のバッファー酸化膜（図示せず）を形成し、たとえば、砒素をエネルギー３５ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２  程度で選択的にイオン注入して、Ｖ−ｐｎｐＴｒ形成領域ｒ１における外部ベース領域２２１ａおよびｎＭＯＳ形成領域ｒ２におけるソース・ドレイン領域２２１ｂを形成する。また、たとえば、ＢＦ２をエネルギー３５ｋｅＶ程度、ドーズ量３×１０１５／ｃｍ２  程度で選択的にイオン注入して、Ｖ−ｐｎｐＴｒ形成領域ｒ１におけるコレクタコンタクト領域２２２ａおよびｐＭＯＳ形成領域ｒ３におけるソース・ドレイン領域２２２ｂを形成する。
次に、図１５（ｌ）に示すように、たとえば、ＣＶＤ法により１０００ｎｍ程度の絶縁膜２４としてシリコン酸化膜を形成し、たとえば、温度１０００℃程度、時間１０秒程度の高速短時間アニールを行い、Ｖ−ｐｎｐＴｒ形成領域ｒ１においてエミッタ領域２２３の形成、およびＭＯＳ形成領域ｒ２，ｒ３においてソース・ドレイン領域２２１ｂ，２２２ｂの活性化を行う。
その後、図９に示すように、絶縁膜２４の平滑化を行い、引き出し配線２５を選択的に形成し、電極２６を形成する。さらに、上層配線およびパシベーション膜などの形成を行う。
上記のバイポーラトランジスタにおいて、高エネルギーイオン注入を用いて基板中に埋め込み領域を形成する工程は、工程が安易で安価であることから、広く用いられている。また、バイポーラトランジスタの動作速度を向上するには、コレクタ埋め込み領域の低抵抗化、およびベース領域の幅の縮小が不可欠である。
【００１１】
上記のような、従来の半導体装置の製造方法としては、ｐ型基板に不純物を導入してｎ型の第１のコレクタ埋め込み領域を形成し、第１のコレクタ埋め込み領域の一部に、第１のコレクタ埋め込み領域に導入した不純物よりも拡散係数が大きい不純物を導入して第２のコレクタ埋め込み領域を形成し、注入された不純物を活性化させる熱処理を行い、その後、基板の上面にｎ型エピタキシャル層を形成し、このｎ型エピタキシャル層にグラフトベース領域、ベース領域、エミッタ領域を形成する方法が知られている（たとえば、特許文献１参照）。
【００１２】
【特許文献１】
特開平１０−１７２９８１号公報  （第３〜５頁、第１〜８図）
【００１３】
【発明が解決しようとする課題】
しかしながら、上記のような従来の方法においては、高エネルギーで不純物を注入し、コレクタ領域などを基板に形成するので、欠陥層が基板内部に埋め込まれるという問題があった。結晶性を回復するには、高速短時間アニールなどを用いるが、結晶性の回復は欠陥層の両端から起こるため、欠陥層の中央部に２次欠陥が発生しやすい。また、これらの欠陥は、イオン注入のドーズ量が多いほど発生しやすく、エミッタ−コレクタ間のリーク増大により歩留りが低下するために、ホウ素の場合のドーズ量は多くとも３×１０１３／ｃｍ２  程度までであった。さらに、図１２（ｆ）において、コレクタ埋め込み領域２０７に欠陥が残った状態でベース領域２１３を形成するので、欠陥によりベース領域２１３の不純物が増速拡散し、特性が安定しないという問題もある。
【００１４】
また、ベース−コレクタ間の耐圧を確保するためには、外部ベース２２１ａとコレクタ埋め込み領域２０７との接合濃度を下げるために、コレクタ埋め込み領域２０７を基板深くに形成する。このため、真性ベース領域の幅を小さくできないという問題もある。
たとえば、図１３（ｈ）において、開口部２１から選択的にベース領域２１３の下方にホウ素をイオン注入し、エミッタ領域の下方のみベース領域の幅を縮小してコレクタ抵抗を下げることも可能であるが、工程が増加し、また、コレクタ埋め込み領域２０７の欠陥は抑制できない。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、歩留りを低下させることなく、高速動作性能および耐圧を向上した半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置の製造方法は、基板に第１導電型の不純物を含有するベース領域を形成する工程と、前記ベース領域の上面の一部に少なくとも１層の第１の絶縁膜を形成する工程と、前記第１の絶縁膜に前記ベース領域を露出させるように開口部を形成する工程と、前記開口部内を埋め込み、前記ベース領域と接するように第２導電型の不純物を含有する第１の半導体領域を形成する工程と、前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工する工程と、前記第１の半導体領域の外周部における前記ベース領域の表層部分に前記ベース領域よりも高い濃度で第１導電型の不純物を含有する外部ベース領域を形成する工程と、所定のパターンに加工された前記第１の絶縁膜および前記第１の半導体領域を介して第２導電型の不純物を導入し、前記第１の半導体領域の下方よりも前記外部ベース領域の下方において、前記基板の上面からより深い領域にコレクタ領域を形成する工程と、前記第１の半導体領域から前記第２導電型の不純物を拡散させ、前記ベース領域の前記第１の半導体領域と接している領域にエミッタ領域を形成する工程とを有する。
【００１７】
上記の本発明の半導体装置の製造方法においては、基板に第１導電型の不純物を含有するベース領域を形成し、前記ベース領域の上面の一部に少なくとも１層の第１の絶縁膜を形成する。前記第１の絶縁膜に前記ベース領域を露出させるように開口部を形成し、前記開口部内を埋め込み、前記ベース領域と電気的に接続するように第２導電型の不純物を含有する第１の半導体領域を形成する。前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工し、前記第１の半導体領域の外周部における前記ベース領域の表層部分に前記ベース領域よりも高い濃度で第１導電型の不純物を含有する外部ベース領域を形成する。所定のパターンに加工された前記第１の絶縁膜および第１の半導体領域を介して第２導電型の不純物を導入し、コレクタ領域を形成する。ここで、前記コレクタ領域は、前記第１の半導体領域の下方よりも前記外部ベース領域の下方において前記基板の表面からより深い領域に形成される。また、前記第１の半導体領域から前記第２導電型の不純物を拡散させ、前記ベース領域の前記第１の半導体領域と接続している領域にエミッタ領域を形成する。
【００１８】
また、上記目的を達成するため、本発明の半導体装置の製造方法は、バイポーラトランジスタと電界効果トランジスタとを同一基板内に有する半導体装置の製造方法であって、前記電界効果トランジスタ形成領域において、基板に導電性不純物を含有するウェル領域を形成する工程と、前記電界効果トランジスタ形成領域において、前記ウェル領域の上面にゲート絶縁膜を形成する工程と、前記電界効果トランジスタ形成領域において、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記バイポーラトランジスタ形成領域において、基板に第１導電型の不純物を含有するベース領域を形成する工程と、前記バイポーラトランジスタ形成領域において、前記ベース領域の上面の一部に少なくとも１層の第１の絶縁膜を形成する工程と、前記バイポーラトランジスタ形成領域において、前記第１の絶縁膜に前記ベース領域を露出させるように開口部を形成する工程と、前記バイポーラトランジスタ形成領域において、前記開口部内を埋め込み、前記ベース領域と接するように第２導電型の不純物を含有する第１の半導体領域を形成する工程と、前記バイポーラトランジスタ形成領域において、前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工する工程と、前記バイポーラトランジスタ形成領域において、前記第１の半導体領域の外周部における前記ベース領域の表層部分に前記ベース領域よりも高い濃度で第１導電型の不純物を含有する外部ベース領域を形成する工程と、前記電界効果トランジスタ形成領域において、前記ウェル領域の表層部分に前記ウェル領域と異なる導電型の不純物を含有するソース・ドレイン領域を形成する工程と、前記バイポーラトランジスタ形成領域において、所定のパターンに加工された前記第１の絶縁層および前記第１の半導体領域を介して第２導電型の不純物を導入し、前記第１の半導体領域の下方よりも前記外部ベース領域の下方において、前記基板の表面からより深い領域にコレクタ領域を形成する工程と、前記バイポーラトランジスタ形成領域において、前記第１の半導体領域から前記第２導電型の不純物を拡散させ、前記ベース領域の前記第１の半導体領域と接続している領域にエミッタ領域を形成する工程とを有する。
【００１９】
上記の本発明の半導体装置の製造方法においては、バイポーラトランジスタと電界効果トランジスタとを同一基板内に有する半導体装置の製造方法であって、前記電界効果トランジスタ形成領域において、基板に第１導電型あるいは第２導電型の不純物を含有するウェル領域を形成し、前記ウェル領域の上面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する。次に、前記バイポーラトランジスタ形成領域において、基板に第１導電型の不純物を含有するベース領域を形成し、前記ベース領域の上面の一部に少なくとも１層の第１の絶縁膜を形成し、前記第１の絶縁膜に前記ベース領域を露出させるように開口部を形成する。前記バイポーラトランジスタ形成領域において、前記開口部内を埋め込み、前記ベース領域と接するように第２導電型の不純物を含有する第１の半導体領域を形成し、前記第１の絶縁膜および前記第１の半導体領域を所定のパターンに加工し、前記第１の半導体領域の外周部における前記ベース領域の表層部分に前記ベース領域よりも高い濃度で第１導電型の不純物を含有する外部ベース領域を形成する。前記電界効果トランジスタ形成領域において、前記ウェル領域の表層部分に前記ウェル領域と異なる導電型の不純物を含有するソース・ドレイン領域を形成する。前記バイポーラトランジスタ形成領域において、所定のパターンに加工された前記第１の絶縁層および前記第１の半導体領域を介して第２導電型の不純物を導入し、コレクタ領域を形成する。ここで、前記コレクタ領域は、前記第１の半導体領域の下方よりも前記外部ベース領域の下方において、前記基板の表面からより深い領域に形成される。また、前記バイポーラトランジスタ形成領域において、前記第１の半導体領域から前記第２導電型の不純物を拡散させ、前記ベース領域の前記第１の半導体領域と接続している領域にエミッタ領域を形成する。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
以下、本発明の第１の実施形態について、図１を参照して説明する。図１は本実施形態にかかる半導体装置の模式的断面図である。基板１０の表層に第１導電型のベース領域１１が形成され、第１導電型のベース領域１１の上面の一部に第１の絶縁膜２０が形成されている。第１の絶縁膜２０には第１導電型のベース領域１１を露出するように開口部２１が形成され、開口部２１を埋め込み、第１導電型のベース領域１１と接するように第２導電型の半導体領域１２（第１の半導体領域）が形成されている。第１の絶縁膜２０で覆われていない第１導電型のベース領域１１の表層において、第１導電型の外部ベース領域１３が形成され、第１導電型のベース領域１１の下方に第２導電型のコレクタ埋め込み領域１４が形成されている。このとき、第２導電型のコレクタ埋め込み領域１４は、第２導電型の半導体領域１２の下方よりも第１導電型の外部ベース領域１３の下方において、基板１０の上面からより深い領域に形成されている。また、第１導電型のベース領域１１の表層の第２導電型の半導体領域１２と接している領域に第２導電型のエミッタ領域１５が形成されている。ここで、第２導電型の第１の半導体領域１２はエミッタ電極に接続され、第１導電型の外部ベース領域１３はベース電極に接続され、第２導電型のコレクタ埋め込み領域１４はコレクタ電極に接続されている。本実施形態においては上記の第１導電型をｎ型、第２導電型をｐ型とし、ｐｎｐ型バイポーラトランジスタを構成している。
【００２１】
本実施形態にかかる半導体装置の製造方法について説明する。
半導体基板１０の表層にｎ型の不純物を導入し、ｎ型ベース領域１１を形成する。次に、ｎ型ベース領域１１の上面にシリコン酸化膜などの第１の絶縁膜２０を形成し、第１の絶縁膜２０の一部にｎ型ベース領域１１が露出するように、エッチングなどにより開口部を形成する。
次に、第１の絶縁膜２０の上面に開口部２１を埋め込み、ｎ型のベース領域１１と接するようにｐ型の第１の半導体領域１２を形成する。次に、第１の絶縁膜２０および第１の半導体領域１２をエッチングなどにより所定のパターンに加工する。
次に、所定のパターンに加工された第１の絶縁膜２０および第１の半導体領域１２を除く、ｎ型ベース領域１１の表層にベース領域１１よりも高い濃度のｎ型の不純物を導入し、ｎ型の外部ベース領域１３を形成する。
このとき、所定のパターンに加工された第１の半導体領域１２の上面にレジスト膜あるいは金属酸化膜などの絶縁膜（第２の絶縁膜）を形成し、所定のパターンに加工した後に、それらをマスクとして不純物の混入を防止して、不純物の導入を行うこともできる。
【００２２】
次に、所定のパターンに加工された第１の絶縁膜２０および第１の半導体領域１２を介してｐ型の不純物を導入し、ｐ型のコレクタ埋め込み領域１４を形成する。このとき、第１の絶縁膜２０および第１の半導体領域１２の厚さｔ１  により、ｐ型のコレクタ埋め込み領域１４は、第１の半導体領域１２の下方ｔ２  よりもｎ型外部ベース１３の下方ｔ３  において基板１０の表面からより深い領域に形成される。そのため、１回のイオン注入によりコレクタ埋め込み領域を第１の絶縁膜２０の下側の真性ベース領域の下方ｔ２  よりもｎ型外部ベース１３の下方ｔ３において基板１０の表層からより深い領域に形成することができるのでコレクタ−ベース間の耐圧を高くできる。
【００２３】
次に、第１の半導体領域１２からｐ型の不純物を拡散させ、ｎ型ベース領域１１の第１の半導体領域１２と接している領域にｐ型のエミッタ領域１５を形成する。このとき、高温短時間のアニールを行い、エミッタ領域１５を形成すると同時にｐ型のコレクタ埋め込み領域１４の欠陥回復を行う。そのため、コレクタ埋め込み領域へのイオン注入後の熱処理が従来よりも少なくなるので、コレクタ埋め込み領域からベース領域への不純物拡散を抑制し、真性ベース領域の基板の表層からの深さｔ２  を狭くすることができる。
【００２４】
本実施形態において、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、必要に応じてコレクタ埋め込み領域と半導体基板の間に電気的に分離する分離領域などを形成することもできる。
【００２５】
本実施形態によれば、工程数を増やすことなく、バイポーラトランジスタのコレクタ埋め込み領域を外部ベース領域の下方が真性ベース領域の下方より基板の表層からより深い領域に形成することができる。そのため、コレクタ−ベース間の耐圧を高くすることができる。また、コレクタ埋め込み領域の形成後の熱処理が従来よりも少なくなるので、コレクタ埋め込み領域からベース領域への不純物拡散が抑制でき、真性ベース領域の基板の表層からの深さを狭くすることができる。そのため、速度動作性能が向上する。
【００２６】
〔第２の実施形態〕
以下、本発明の第２の実施形態にかかる半導体装置の製造方法について図２〜８を参照して説明する。第１の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図２は、本実施形態にかかる半導体装置を模式的に示した断面図である。縦型ｐｎｐ型バイポーラトランジスタとＭＯＳＦＥＴを有する半導体装置において、同一の半導体基板上にそれぞれのトランジスタが、素子分離領域により、Ｖ−ｐｎｐＴｒ形成領域Ｒ１、ｎＭＯＳ形成領域Ｒ２、およびｐＭＯＳ形成領域Ｒ３の３つの領域に電気的に分離されて形成されている。
【００２７】
Ｖ−ｐｎｐＴｒ形成領域Ｒ１においては、ｐ型半導体基板１０１の表層にｎ型半導体領域１０３が形成され、ｐ型半導体基板１０１の上面にｎ型エピタキシャル層１０４が形成され、基板１０とする。
基板１０の表層から基板１０内のｎ型半導体領域１０３の一部にかけて、ｐ型コレクタ取り出し領域１０８ａ、および素子分離領域が形成されている。また、ｐ型のコレクタ取り出し領域１０８ａに囲まれるように基板１０の表層にｎ型ベース領域１１が形成されている。基板１０内のｎ型ベース領域１１の下方に、ｐ型のコレクタ取り出し領域１０８ａに接続するようにｐ型コレクタ埋め込み領域１４が形成されている。
さらに、ｎ型ベース領域１１の上面の一部には開口部２１を有する第１の絶縁膜２０が形成され、開口部２１を埋め込むように第１の絶縁膜２０の上面に第１の半導体領域１２が形成されている。開口部２１により第１の半導体領域１２と接しているｎ型ベース領域１１の表層にｐ型エミッタ領域１５が形成され、第１の半導体領域１２の上面には開口部を有する第２の絶縁膜１１９が形成されている。
また、第１の絶縁膜２０、第１の半導体領域１２および第２の絶縁膜１１９が形成された領域を除くｎ型ベース領域１１の表層に、ｎ型外部ベース領域１３が形成され、ｎ型外部ベース領域１３と電気的に分離されたｐ型コレクタ取り出し領域１０８ａの表層にｐ型コレクタコンタクト領域１２２ａが形成されている。第２の絶縁膜１１９、ｎ型外部ベース領域１３およびｐ型コレクタコンタクト領域１２２ａは、それぞれ絶縁膜２４により分離され、引き出し配線２５などにより取り出され、電極２６と接続されている。
ここで、ｐ型コレクタ埋め込み領域１４は、ｎ型外部ベース１３の下方ｔ２  が第１の半導体領域１２の下方ｔ３  よりも基板１０の表層から深いところに形成されている。
ＭＯＳ形成領域Ｒ２，Ｒ３においても同様に、ｐ型半導体基板１０１表面にｎ型半導体領域１０３が形成され、ｐ型半導体基板１０１上面にｎ型エピタキシャル層１０４が形成され、基板１０とする。
まず、ｎＭＯＳ形成領域Ｒ２において、基板１０の表層から基板１０内のｎ型半導体領域１０３の一部にかけて、ｐ型ウェル領域１０８ｃが形成されている。また、ｐ型ウェル領域１０８ｃの上面にゲート絶縁膜１１１が形成され、ゲート絶縁膜１１１の一部にゲート電極１１２が形成され、ゲート電極１１２の側壁を覆うように第３の絶縁膜１１６からなるサイドウォール１２０が形成されている。さらに、ｐ型ウェル領域１０８ｃの表層において、ゲート絶縁膜１１１と一部接するようにｎ型ＬＤＤ領域１１４が形成され、ｎ型ＬＤＤ領域１１４と一部重なり、ゲート絶縁膜１１１形成領域を除く領域にｎ型ソース・ドレイン領域１２１ｂが形成されている。
ｐＭＯＳ形成領域Ｒ３においては、基板１０の表層から基板１０内のｎ型半導体領域１０３の一部にかけて、ｎ型ウェル領域１１０が形成されている。さらに、ｎ型ウェル領域１１０とｎ型半導体領域１０３とを電気的に分離するように、ｐ型素子分離層１０９が形成されている。また、ｎ型ウェル領域の上面にゲート絶縁膜１１１が形成され、ゲート絶縁膜１１１の一部にゲート電極１１２が形成され、ゲート電極１１２の側壁を覆うように第３の絶縁膜１１６からなるサイドウォール１２０が形成されている。また、ｎ型ウェル領域１１０の表層において、ゲート絶縁膜１１１と一部接するようにｐ型ＬＤＤ領域１１５が形成され、ｐ型ＬＤＤ領域１１５と一部重なり、ゲート酸化膜１１１形成領域を除く領域にｐ型ソース・ドレイン領域１２２ｂが形成されている。
ＭＯＳ形成領域Ｒ２，Ｒ３において、ソース・ドレイン領域１２１ｂ，１２２ｂおよびゲート電極１１２の上面には、絶縁膜２４が形成され、ソース・ドレイン領域１２１ｂ，１２２ｂは、引き出し配線２５などにより電極２６と接続されている。
【００２８】
図３〜８は、従来の技術にかかる半導体装置の製造方法の主要な工程を示す模式断面図である。
まず、図３（ａ）に示すように、たとえば、抵抗率１０Ωｃｍ程度のｐ型半導体基板１０１の上面に、熱酸化により３００ｎｍ程度のバッファー酸化膜１０２を形成する。次に、たとえば、リンをエネルギー１．５ＭｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入し、半導体基板１０１とＶ−ｐｎｐＴｒ形成領域Ｒ１のｐ型コレクタ領域とを分離するｎ型分離領域１０３ａおよび基板とｎＭＯＳ形成領域Ｒ２のｐ型ウェル領域とを分離するｎ型分離領域１０３ｂを同時に形成する。
次に、図３（ｂ）に示すように、バッファー酸化膜１０２を除去し、たとえば、抵抗率１０Ωｃｍ程度、膜厚０．８μ程度のｎ型エピタキシャル層１０４を形成し、基板１０とする。さらに、基板１０に選択酸化などにより４００ｎｍ程度のフィールド酸化膜１０５を形成し、熱酸化などにより３０ｎｍ程度のバッファー酸化膜１０６を形成する。
【００２９】
次に、図４（ｃ）に示すように、たとえば、ホウ素をエネルギー８５０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度、エネルギー３５０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度およびエネルギー１００ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入する。さらに、ｎＭＯＳ形成領域Ｒ２の閾値調整用に、たとえば、ホウ素をエネルギー２０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入してＶ−ｐｎｐＴｒ形成領域Ｒ１のアクティブ領域をリング状に囲むようにｐ型コレクタ取り出し領域１０８ａ、ｐ型素子分離領域１０８ｂ、およびｎＭＯＳ形成領域Ｒ２のｐ型ウェル領域１０８ｃを同時に形成する。
次に、ｐＭＯＳ形成領域Ｒ３において、たとえば、ホウ素をエネルギー８５０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入して、ｎ型ウェル領域とｎ型分離領域１０３ｂとを分離するｐ型分離領域１０９を形成する。また、たとえば、リンをエネルギー６００ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度、エネルギー３００ｋｅＶ程度、ドーズ量３×１０１２／ｃｍ２  程度、およびエネルギー１５０ｋｅＶ程度、ドーズ量３×１０１２／ｃｍ２  程度選択的にイオン注入する。さらにｐＭＯＳ形成領域Ｒ３の閾値調整用に、たとえば、ホウ素をエネルギー２０ｋｅＶ程度、ドーズ量５×１０１２／ｃｍ２  程度で選択的にイオン注入して、ｐＭＯＳ形成領域Ｒ３のｎ型ウェル領域１１０を形成する。
次に、図４（ｄ）に示すように、バッファー酸化膜１０６を除去し、熱酸化などにより１０ｎｍ程度のゲート酸化膜１１１を形成する。さらに、たとえば、ＣＶＤ法により高濃度にリンを含む多結晶シリコン膜とＷＳｉ膜を順にそれぞれ１００ｎｍ程度形成して、選択的にエッチングなどにより加工することで、ＭＯＳ形成領域Ｒ２，Ｒ３において、ゲート電極１１２を形成する。
【００３０】
次に、図５（ｅ）に示すように、たとえば、エネルギー１５０ｋｅＶ程度、ドーズ量７×１０１２／ｃｍ２  程度で選択的にイオン注入して、基板１０の表層にＶ−ｐｎｐＴｒ形成領域Ｒ１のｎ型ベース領域１１を形成する。
次に、図５（ｆ）に示すように、たとえば、砒素をエネルギー６０ｋｅＶ程度、ドーズ量３×１０１３／ｃｍ２  程度で選択的にイオン注入してｎＭＯＳ形成領域Ｒ２のＬＤＤ領域１１４を形成する。また、たとえば、ＢＦ２  をエネルギー２５ｋｅＶ程度、ドーズ量２×１０１３／ｃｍ２  程度で選択的にイオン注入して、ｐＭＯＳ形成領域Ｒ３のＬＤＤ領域１１５を形成する。
【００３１】
次に、図６（ｇ）に示すように、ＭＯＳ形成領域Ｒ２，Ｒ３のゲート電極のサイドウォール形成のために、たとえば、ＣＶＤ法により２００ｎｍ程度のシリコン酸化膜を形成し、第３の絶縁膜１１６とする。Ｖ−ｐｎｐＴｒ形成領域Ｒ１において、第３の絶縁膜１１６およびゲート酸化膜１１１を第１の絶縁膜２０とする。その後、たとえば、温度９００℃程度、時間２０分程度のアニールを行い、Ｖ−ｐｎｐＴｒ形成領域Ｒ１に形成されたベース領域、ＭＯＳ形成領域Ｒ２，Ｒ３に形成されたウェル領域およびＬＤＤ領域などの活性化を行う。さらに、第１の絶縁膜２０（第３の絶縁膜１１６およびゲート酸化膜１１１）を順に選択的にエッチングなどにより加工し、Ｖ−ｐｎｐＴｒ形成領域Ｒ１の開口部２１を形成する。
次に、図６（ｈ）に示すように、たとえば、ＣＶＤ法により１５０ｎｍ程度の多結晶シリコン膜１１８を形成し、たとえば、ＢＦ２  をエネルギー４０ｋｅＶ程度、ドーズ量３×１０１５／ｃｍ２  程度で多結晶シリコン膜にイオン注入する。
さらに、Ｖ−ｐｎｐＴｒ形成領域Ｒ１の多結晶シリコン膜１１８の上面に、外部ベース領域の形成においてイオン注入時の不純物混入を防止するために、たとえば、１００ｎｍ程度の第２の絶縁膜１１９として、シリコン窒化膜を形成する。
【００３２】
次に、図７（ｉ）に示すように、Ｖ−ｐｎｐＴｒ形成領域Ｒ１の第１の半導体領域１２となる領域を残すようにして、第２の絶縁膜１１９、多結晶シリコン膜１１８、第１の絶縁膜２０（第３の絶縁膜１１６およびゲート酸化膜１１１）を順に選択的にエッチングなどにより加工する。また、ＭＯＳ形成領域Ｒ２，Ｒ３においては、ゲート電極１１２の側壁に第３の絶縁膜１１６をサイドウォール絶縁膜１２０に加工する。
次に、図７（ｊ）に示すように、たとえば、ＣＶＤ法により１０ｎｍ程度のバッファー酸化膜（図示せず）を形成する。その後、たとえば、砒素をエネルギー３５ｋｅＶ程度、ドーズ量５×１０１５／ｃｍ２  程度で選択的にイオン注入して、Ｖ−ｐｎｐＴｒ形成領域Ｒ１における外部ベース領域１３およびＲ２におけるソース・ドレイン領域１２１ｂを形成する。また、たとえば、ＢＦ２  をエネルギー３５ｋｅＶ程度、ドーズ量３×１０１５／ｃｍ２  程度で選択的にイオン注入して、Ｖ−ｐｎｐＴｒ形成領域Ｒ１におけるコレクタコンタクト領域１２２ａおよびｐＭＯＳ形成領域Ｒ３におけるソース・ドレイン領域１２２ｂを形成する。
【００３３】
次に、図８（ｋ）に示すように、たとえば、ホウ素をエネルギー３５０ｋｅＶ程度、ドーズ量３×１０１３／ｃｍ２  程度で選択的にイオン注入してＶ−ｐｎｐＴｒ形成領域Ｒ１のｐ型コレクタ埋め込み領域１４を形成する。
このとき、不純物は、所定のパターンに加工された第１の絶縁膜２０、第１の半導体領域１２および第２の絶縁膜１１９を介して導入されるため、これらの段差ｔ１  （約０．４５μｍ）によりコレクタ埋め込み領域１４は、第１の半導体領域１２の下方ｔ２  よりも外部ベース領域１３の下方ｔ３  において、基板の表層からより深い領域に形成される。これにより、ベース領域の基板上面からの深さを従来よりも浅くしても、外部ベース領域１３とコレクタ埋め込み領域１４との接合濃度を薄くできるため、コレクタ−ベース間の耐圧を高くすることができる。
【００３４】
次に、図８（ｌ）に示すように、たとえば、ＣＶＤ法により１０００ｎｍ程度の層間絶縁膜２４となるシリコン酸化膜を形成する。その後、たとえば、温度１０００℃程度、時間１０秒程度の高速短時間アニールを行い、Ｖ−ｐｎｐＴｒ形成領域Ｒ１においてベース領域１１の表層に第１の半導体領域１２からｐ型の不純物を拡散させてエミッタ領域１５を形成し、またＭＯＳ形成領域Ｒ２，Ｒ３において、ソース・ドレイン領域１２１ｂ，１２２ｂの活性化を行う。
この高温短時間アニールにより、不純物導入に伴い生じた欠陥を回復することができる。本実施形態においては、従来よりもコレクタ埋め込み領域のエネルギーを高く、ドーズ量を多くしたにもかかわらず、歩留りの低下は見られない。
【００３５】
その後、図２に示すように、絶縁膜２４の平滑化を行い、引き出し配線２５を選択的に形成し、電極２６を形成する。さらに、上層配線およびパシベーション膜などの形成を行う。
【００３６】
本実施形態においては、縦型ｐｎｐ型バイポーラトランジスタについて述べたが、ｎｐｎ型バイポーラトランジスタについても適用できる。また、本実施形態においては、ｐ型半導体基板１０１の上面にｎ型エピタキシャル層１０４を形成したが、エピタキシャル層がない場合にも適用できる。本実施形態においては、ベース領域１１の形成は条件を固定して行ったが、本実施形態によれば導電性不純物の濃度を薄く、導入エネルギーを低くすることも可能になり、高速化および接合容量の低下に寄与する。
【００３７】
本実施形態によれば、工程数を増やすことなく、バイポーラトランジスタのコレクタ埋め込み領域を外部ベース領域の下方が真性ベース領域の下方より基板表層からより深い領域に形成することができ、コレクタ−ベース間の耐圧を高くすることができる。また、コレクタ埋め込み領域の形成後の熱処理が従来よりも少なくなるので、コレクタ埋め込み領域からベース領域への不純物拡散が抑制でき、真性ベース領域の基板の表層からの深さを狭くすることができる。そのため、速度動作性能が向上する。
さらに、本実施形態によれば、ＭＯＳＦＥＴに熱処理を追加することなく、バイポーラトランジスタのコレクタ埋め込み領域の欠陥を回復できるので、歩留りの低下が少なく、従来よりもコレクタ埋め込み領域の抵抗を下げることができる。このため、歩留りを低下させることなく、従来よりも高速動作性能を５０％程度向上し、耐圧を２０％程度向上させたバイポーラトランジスタをＭＯＳＦＥＴと整合性良く、同一基板上へ集積することができる。
【００３８】
本発明は、上記の実施形態に限定されない。
たとえば、本実施形態においては、ｐ型半導体基板を用い、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型に変更できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００３９】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置の製造方法において、歩留りを低下させることなく、高速動作性能および耐圧を向上することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図２】図２は本発明の第２の実施形態にかかる半導体装置の一部を模式的示す概略断面図である。
【図３】図３（ａ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｂ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】図４（ｃ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｄ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図５】図５（ｅ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｆ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図６】図６（ｇ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図６（ｈ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】図７（ｉ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図７（ｊ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図８】図８（ｋ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図８（ｌ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図９】図９は従来の技術にかかる半導体装置の一部を模式的示す概略断面図である。
【図１０】図１０（ａ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１０（ｂ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１１】図１１（ｃ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１１（ｄ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１２】図１２（ｅ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１２（ｆ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１３】図１３（ｇ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１３（ｈ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１４】図１４（ｉ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１４（ｊ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１５】図１５（ｋ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図１５（ｌ）は、従来の技術にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【符号の説明】
１０…基板、１１…ベース領域、１２…第１の半導体領域、１３…外部ベース領域、１４…コレクタ埋め込み領域、１５…エミッタ領域、２０…第１の絶縁膜、２１…開口部、２４…絶縁膜、２５…引き出し配線、２６…電極、１０１…ｐ型半導体基板、１０２…バッファ酸化膜、１０３…素子分離領域、１０４…エピタキシャル層、１０５…フィールド酸化膜、１０６…バッファー酸化膜、１０８ａ…コレクタ取り出し領域、１０８ｂ…素子分離領域、１０８ｃ…ウェル領域、１０９…素子分離領域、１１０…ウェル領域、１１１…ゲート絶縁膜、１１２…ゲート電極、１１４…ｎＭＯＳのＬＤＤ領域、１１５…ｐＭＯＳのＬＤＤ領域、１１６…第３の絶縁膜、１１８…多結晶シリコン膜、１１９…第２の絶縁膜、１２０…サイドウォール、１２１ｂ…ソース・ドレイン領域、１２２ａ…コレクタコンタクト領域、１２２ｂ…ソース・ドレイン領域、２０１…ｐ型半導体基板、２０２…バッファ酸化膜、２０３…素子分離領域、２０４…エピタキシャル層、２０５…フィールド酸化膜、２０６…バッファー酸化膜、２０７…コレクタ埋め込み領域、２０８ａ…コレクタ取り出し領域、２０８ｂ…素子分離領域、２０８ｃ…ウェル領域、２０９…分離領域、２１０…ウェル領域、２１１…ゲート絶縁膜、２１２…ゲート電極、２１３…ベース領域、２１４…ｎＭＯＳのＬＤＤ領域、２１５…ｐＭＯＳのＬＤＤ領域、２１６…シリコン酸化膜、２１８…半導体領域、２１９…第２の絶縁膜、２２０…サイドウォール、２２１ａ…外部ベース領域、２２１ｂ…ソース・ドレイン領域、２２２ａ…コレクタコンタクト領域、２２２ｂ…ソース・ドレイン領域、２２３…エミッタ領域、２３０…第１の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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