(57)【要約】【課題】高速サイクルのＤＲＡＭにおいて、高速書き込み動作と、安定した再書き込み動作の両立を実現する。【解決手段】ワード線を活性化すると同時にＹ選択線ＹＳ１も活性化し、入出力線ＩＯｔ／ｂよりライトデータを選択データ線ＤＬ１ｔ／ｂに書き込み、隣接する非選択センスアンプでは、メモリセルのデータを読み出す。データ線対のそれぞれに接続するセンスアンプのクロスカップルＣＣのソースノードをＹ選択線毎に分割することにより、ライト選択クロスカップルによるソースノードの駆動が防止する。読み出し時にライトデータを書き込むことが可能となり高速書き込み動作を実現できる一方、ライトセンスアンプによるソースノードの駆動が防止できるため、隣接センスアンプでは、ライトセンスアンプの影響を受けずに安定した読み出し動作が実現できる。【選択図】  図１
2004171742.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のデータ線対と、
前記複数のワード線と前記複数のデータ線対との交点に設けられた複数のメモリセルと、
前記複数データ線対のうち、第１選択線によって第１データ入出力線対に接続される第１データ線対と、第２選択線によって前記第１データ入出力線対に接続される第２データ線対と、
前記第１データ線対と接続された第１センスアンプと、
前記第２データ線対と接続された第２センスアンプと、
第１制御線によって制御され、前記第１センスアンプの第１ノードに接続された前記第１センスアンプに第１電源を供給するための第１ＭＩＳＦＥＴからなる第１スイッチと、
前記第１制御線によって制御され、前記第２センスアンプの第２ノードに接続された前記第２センスアンプに前記第１電源を供給するための第２ＭＩＳＦＥＴからなる第２スイッチとを有する半導体装置において、
前記第１ノードと前記第２ノードは電気的に分離されており、
前記第１データ入出力線対から前記第１データ線対へデータを書き込む際に、前記第１制御線よりも先に前記第１選択線が活性化状態となることを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置は、
前記第１データ線対と接続された第３センスアンプと、
前記第２データ線対と接続された第４センスアンプと、
第２制御線によって制御され、前記第３センスアンプの第３ノードに接続された前記第３センスアンプに第２電源を供給するための第３ＭＩＳＦＥＴからなる第３スイッチと、
前記第２制御線によって制御され、前記第４センスアンプの第４ノードに接続された前記第４センスアンプに前記第２電源を供給するための第４ＭＩＳＦＥＴからなる第４スイッチとを有し、
複数のワード線は第１方向に延在し、複数のデータ線対は第２方向に延在し、
前記第１と第２センスアンプは各々第１導電型のＭＩＳＦＥＴ対を有し、
前記第３と第４センスアンプは各々第２導電型のＭＩＳＦＥＴ対を有し、
前記第３ノードと前記第４ノードは電気的に分離されていることを特徴とする半導体装置。
【請求項３】
請求項１の半導体装置は、
前記第１選択線でゲートが制御され、前記第１データ線対の一方のデータ線と前記第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第５ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第６ＭＩＳＦＥＴと、
前記第１データ線対に接続された第１出力アンプとを更に有し、
上記第１出力アンプは、第３制御線で制御され、前記第５ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第７ＭＩＳＦＥＴと、前記第６ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第８ＭＩＳＦＥＴと、前記第１データ線対の一方のデータ線とゲートが接続され、前記第６ＭＩＳＦＥＴのドレインと前記第８ＭＩＳＦＥＴのソースの接続点にドレインが接続された第９ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線とゲートが接続され、前記第５ＭＩＳＦＥＴのドレインと前記第７ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１０ＭＩＳＦＥＴとを有することを特徴とする半導体装置。
【請求項４】
請求項３の半導体装置は、
前記第２選択線でゲートが制御され、前記第２データ線対の一方のデータ線と前記第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第１１ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第１２ＭＩＳＦＥＴと、
前記第２データ線対に接続された第２出力アンプと、
第４制御線によって制御され、第５ノードに接続された前記第１出力アンプに第３電源を供給するための第５スイッチと、
前記第４制御線によって制御され、第６ノードに接続された前記第２出力アンプに前記第３電源を供給するための第６スイッチとを更に有し、
上記第２出力アンプは、前記第３制御線で制御され、前記第１１ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１３ＭＩＳＦＥＴと、前記第１２ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１４ＭＩＳＦＥＴと、前記第２データ線対の一方のデータ線とゲートが接続され、前記第１２ＭＩＳＦＥＴのドレインと前記第１４ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１５ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線とゲートが接続され、前記第１１ＭＩＳＦＥＴのドレインと前記第１３ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１６ＭＩＳＦＥＴとを有し、前記第５ノードと前記第６ノードが電気的に分離されていることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記複数データ線対のうち、前記第１選択線によって制御される第１データ線対は複数有り、
前記第１データ線対の各々と接続された複数の前記第１センスアンプは前記第１スイッチを共有し、前記第１センスアンプと接続される前記メモリセルはＭＩＳＦＥＴと容量を具備することを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１センスアンプと接続される第１データ線対はそれぞれ前記メモリセルが接続された相補な２本の線からなり、前記メモリセルはＭＩＳＦＥＴと容量とを有することを特徴とする半導体装置。
【請求項７】
請求項２において、
前記第１センスアンプと前記第３センスアンプ及び、前記第２センスアンプと第４センスアンプはそれぞれ正帰還アンプを構成することを特徴とする半導体装置。
【請求項８】
複数のワード線と、
複数のデータ線対と、
前記複数のワード線と前記複数のデータ線対との交点に設けられた複数のメモリセルと、
前記複数データ線対のうち、第１選択線によって第１データ入出力線対に接続される第１データ線対と、第２選択線によって前記第１データ入出力線対に接続される第２データ線対と、
前記第１データ線対と接続された第１センスアンプと、
前記第２データ線対と接続された第２センスアンプと、
第１制御線によって制御され、前記第１センスアンプの第１ノードに接続された前記第１センスアンプに第１電源を供給するための第１ＭＩＳＦＥＴからなる第１スイッチと、
前記第１制御線によって制御され、前記第２センスアンプの第２ノードに接続された前記第２センスアンプに前記第１電源を供給するための第２ＭＩＳＦＥＴからなる第２スイッチとを有する半導体装置において、
前記ワード線を活性化した時、前記複数データ線対の全てにデータが読み出され、
前記第１ノードと前記第２ノードは電気的に分離されていることを特徴とする半導体装置。
【請求項９】
請求項８の半導体装置は、
前記第１データ線対と接続された第３センスアンプと、
前記第２データ線対と接続された第４センスアンプと、
第２制御線によって制御され、前記第３センスアンプの第３ノードに接続された前記第３センスアンプに第２電源を供給するための第３ＭＩＳＦＥＴからなる第３スイッチと、
前記第２制御線によって制御され、前記第４センスアンプの第４ノードに接続された前記第４センスアンプに前記第２電源を供給するための第４ＭＩＳＦＥＴからなる第４スイッチとを有し、
前記第１と第２センスアンプは各々第１導電型のＭＩＳＦＥＴ対を有し、
前記第３と第４センスアンプは各々第２導電型のＭＩＳＦＥＴ対を有し、
複数のワード線は第１方向に延在し、複数のデータ線は第２方向に延在し、
前記第３ノードと前記第４ノードは電気的に分離されていることを特徴とする半導体装置。
【請求項１０】
請求項８の半導体装置は、
前記第１選択線でゲートが制御され、前記第１データ線対の一方のデータ線と前記第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第５ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第６ＭＩＳＦＥＴと、
前記第１データ線対に接続された第１出力アンプとを更に有し、
上記第１出力アンプは、第３制御線で制御され、前記第５ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第７ＭＩＳＦＥＴと、前記第６ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第８ＭＩＳＦＥＴと、前記第１データ線対の一方のデータ線とゲートが接続され、前記第６ＭＩＳＦＥＴのドレインと前記第８ＭＩＳＦＥＴのソースの接続点にドレインが接続された第９ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線とゲートが接続され、前記第５ＭＩＳＦＥＴのドレインと前記第７ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１０ＭＩＳＦＥＴとを有することを特徴とする半導体装置。
【請求項１１】
請求項１０の半導体装置は、
前記第２選択線でゲートが制御され、前記第２データ線対の一方のデータ線と前記第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第１１ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第１２ＭＩＳＦＥＴと、
前記第２データ線対に接続された第２出力アンプと、
第４制御線によって制御され、第５ノードに接続された前記第１出力アンプに第３電源を供給するための第５スイッチと、
前記第４制御線によって制御され、第６ノードに接続された前記第２出力アンプに前記第３電源を供給するための第６スイッチとを更に有し、
上記第２出力アンプは、前記第３制御線で制御され、前記第１１ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１３ＭＩＳＦＥＴと、前記第１２ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１４ＭＩＳＦＥＴと、前記第２データ線対の一方のデータ線とゲートが接続され、前記第１２ＭＩＳＦＥＴのドレインと前記第１４ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１５ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線とゲートが接続され、前記第１１ＭＩＳＦＥＴのドレインと前記第１３ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１６ＭＩＳＦＥＴとを有し、前記第５ノードと前記第６ノードが電気的に分離されていることを特徴とする半導体装置。
【請求項１２】
第１ライトコマンドに対応して入力される第１ライトアドレスを保持するための第１アドレスラッチと、
前記第１ライトコマンドに対応して入力される第１ライトデータを保持するための第１ライトデータラッチと、
第１サブメモリアレーを含むメモリアレーを有し、
前記第１サブメモリアレーは、第１方向に延在する複数のワード線と、
第２方向に延在する複数のデータ線対と、
複数のメモリセルとを有し、
前記複数データ線対のうち、前記第１ライトアドレスに対応した第１選択線で選択される第１データ線対と、
第２選択線で選択される第２データ線対と、
前記第１データ線対に設けられた第１導電型のＭＩＳＦＥＴ対からなる第１センスアンプと、
前記第１センスアンプに隣接して配置され、前記第２データ線対に設けられた前記第１導電型のＭＩＳＦＥＴ対からなる第２センスアンプと、
第１制御線によって制御され、前記第１センスアンプの第１ノードに接続された前記第１センスアンプに第１電源を供給するための前記第１導電型のＭＩＳＦＥＴからなる第１スイッチと、
第１制御線によって制御され、前記第２センスアンプの第２ノードに接続された前記第２センスアンプに第１電源を供給するための前記第１導電型のＭＩＳＦＥＴからなる第２スイッチとを有する半導体装置において、
前記第１ノードと前記第２ノードは電気的に分離されて、
前記第１ライトコマンドよりも後に入力される第２ライトコマンドに応じて、
前記第１ライトアドレスに対応した第１ワード線が選択され、前記第１ライトデータが前記第１センスアンプに転送されることを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記複数のメモリセルは各々ＭＩＳＦＥＴと容量とを具備し、
前記第２ライトコマンドに対応して入力される第２ライトアドレスが前記第１アドレスラッチに転送され、
前記第２ライトコマンドに対応して入力される第２ライトデータが前記第１ライトデータラッチに送られることを特徴とする半導体装置。
【請求項１４】
請求項１２の半導体装置は、
前記第１選択線でゲートが制御され、前記第１データ線対の一方のデータ線と第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第５ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第６ＭＩＳＦＥＴと、
前記第１データ線対に接続された第１出力アンプとを更に有し、
上記第１出力アンプは、第３制御線で制御され、前記第５ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第７ＭＩＳＦＥＴと、前記第６ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第８ＭＩＳＦＥＴと、前記第１データ線対の一方のデータ線とゲートが接続され、前記第６ＭＩＳＦＥＴのドレインと前記第８ＭＩＳＦＥＴのソースの接続点にドレインが接続された第９ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線とゲートが接続され、前記第５ＭＩＳＦＥＴのドレインと前記第７ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１０ＭＩＳＦＥＴとを有することを特徴とする半導体装置。
【請求項１５】
請求項１４の半導体装置は、
前記第２選択線でゲートが制御され、前記第２データ線対の一方のデータ線と前記第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第１１ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第１２ＭＩＳＦＥＴと、
前記第２データ線対に接続された第２出力アンプと、
第４制御線によって制御され、第５ノードに接続された前記第１出力アンプに第３電源を供給するための第５スイッチと、
前記第４制御線によって制御され、第６ノードに接続された前記第２出力アンプに前記第３電源を供給するための第６スイッチとを更に有し、
上記第２出力アンプは、前記第３制御線で制御され、前記第１１ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１３ＭＩＳＦＥＴと、前記第１２ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１４ＭＩＳＦＥＴと、前記第２データ線対の一方のデータ線とゲートが接続され、前記第１２ＭＩＳＦＥＴのドレインと前記第１４ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１５ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線とゲートが接続され、前記第１１ＭＩＳＦＥＴのドレインと前記第１３ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１６ＭＩＳＦＥＴとを有し、前記第５ノードと前記第６ノードが電気的に分離されていることを特徴とする半導体装置。
【請求項１６】
請求項１２において、
前記第１ワード線が選択されると、前記第１及び第２データ線対にメモリセルが接続されることを特徴とする半導体装置。
【請求項１７】
第１ライトコマンドに対応して入力される第１ライトアドレスを保持するための第１アドレスラッチと、
前記第１ライトコマンドに対応して入力される第１ライトデータを保持するための第１ライトデータラッチと、
前記第１ライトコマンドの後に入力された第２ライトコマンドに対応して入力される第２ライトアドレスを保持するための第２アドレスラッチと、
前記第２ライトコマンドに対応して入力される第２ライトデータを保持するための第２ライトデータラッチと、
第１サブメモリアレーを含むメモリアレーを有し、
前記第１サブメモリアレーは、第１方向に延在する複数のワード線と、
第２方向に延在する複数のデータ線対と、
複数のメモリセルと、
前記複数データ線対のうち、前記第１ライトアドレスに対応した第１選択線で選択される第１データ線対と、
第２選択線で選択される第２データ線対と、
前記第１データ線対に設けられた第１導電型のＭＩＳＦＥＴ対からなる第１センスアンプと、
前記第１センスアンプに隣接して配置され、前記第２データ線対に設けられた前記第１導電型のＭＩＳＦＥＴ対からなる第２センスアンプと、
第１制御線によって制御され、前記第１センスアンプの第１ノードに接続された前記第１センスアンプに第１電源を供給するための前記第１導電型のＭＩＳＦＥＴからなる第１スイッチと、
第１制御線によって制御され、前記第２センスアンプの第２ノードに接続された前記第２センスアンプに第１電源を供給するための前記第１導電型のＭＩＳＦＥＴからなる第２スイッチとを有する半導体装置において、
前記第１ノードと前記第２ノードは電気的に分離され、
前記第２ライトコマンドよりも後に入力される第３ライトコマンドに応じて、前記第１ライトアドレスに対応した第１ワード線が選択され、前記第１ライトデータが前記第１センスアンプに転送されることを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記第３ライトコマンドに応じて、
前記第２ライトアドレスが前記第１アドレスラッチに転送され、前記第２ライトデータが前記第１ライトデータラッチに転送され、前記第３ライトコマンドに対応して入力される第３ライトアドレスが前記第２アドレスラッチに転送され、前記第３ライトコマンドに対応して入力される第３ライトアドレスが前記第２ライトデータラッチに送られることを特徴とする半導体装置。
【請求項１９】
請求項１７の半導体装置は、
前記第１選択線でゲートが制御され、前記第１データ線対の一方のデータ線と第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第５ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第６ＭＩＳＦＥＴと、
前記第１データ線対に接続された第１出力アンプとを更に有し、
上記第１出力アンプは、第３制御線で制御され、前記第５ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第７ＭＩＳＦＥＴと、前記第６ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第８ＭＩＳＦＥＴと、前記第１データ線対の一方のデータ線とゲートが接続され、前記第６ＭＩＳＦＥＴのドレインと前記第８ＭＩＳＦＥＴのソースの接続点にドレインが接続された第９ＭＩＳＦＥＴと、前記第１データ線対の他方のデータ線とゲートが接続され、前記第５ＭＩＳＦＥＴのドレインと前記第７ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１０ＭＩＳＦＥＴとを有することを特徴とする半導体装置。
【請求項２０】
請求項１９の半導体装置は、
前記第２選択線でゲートが制御され、前記第２データ線対の一方のデータ線と前記第１データ入出力線対の一方のデータ入出力線との間にソース・ドレイン経路を有する第１１ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線と前記第１データ入出力線対の他方のデータ入出力線との間にソース・ドレイン経路を有する第１２ＭＩＳＦＥＴと、
前記第２データ線対に接続された第２出力アンプと、
第４制御線によって制御され、第５ノードに接続された前記第１出力アンプに第３電源を供給するための第５スイッチと、
前記第４制御線によって制御され、第６ノードに接続された前記第２出力アンプに前記第３電源を供給するための第６スイッチとを更に有し、
上記第２出力アンプは、前記第３制御線で制御され、前記第１１ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１３ＭＩＳＦＥＴと、前記第１２ＭＩＳＦＥＴのソース・ドレイン経路とソース・ドレイン経路が接続された第１４ＭＩＳＦＥＴと、前記第２データ線対の一方のデータ線とゲートが接続され、前記第１２ＭＩＳＦＥＴのドレインと前記第１４ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１５ＭＩＳＦＥＴと、前記第２データ線対の他方のデータ線とゲートが接続され、前記第１１ＭＩＳＦＥＴのドレインと前記第１３ＭＩＳＦＥＴのソースの接続点にドレインが接続された第１６ＭＩＳＦＥＴとを有し、前記第５ノードと前記第６ノードが電気的に分離されていることを特徴とする半導体装置。
【請求項２１】
請求項１７において、
前記第１ワード線が選択されると、前記第１及び第２データ線対にメモリセルが接続されることを特徴とする半導体装置。
【請求項２２】
アドレスを保持する回路と、
データを保持する回路と、
メモリアレーとを有し、
前記メモリアレーは、第１方向に延在する複数のワード線と、
第２方向に延在する複数のデータ線対と、
複数のメモリセルと、
前記複数のデータ線対のうちの第１データ線対に接続された第１導電型のＭＩＳＦＥＴ対を有する第１センスアンプと、
前記複数のデータ線対のうちの第２データ線対に設けられた前記第１導電型のＭＩＳＦＥＴ対を有する第２センスアンプと、
第１制御線によって制御され、前記第１センスアンプの第１ノードに接続された前記第１センスアンプに第１電源を供給するための前記第１導電型のＭＩＳＦＥＴを有する第１スイッチと、
前記第１制御線によって制御され、前記第２センスアンプの第２ノードに接続された前記第２センスアンプに第１電源を供給するための前記第１導電型のＭＩＳＦＥＴを有する第２スイッチとを有し、
前記第１と第２センスアンプは隣接して配置され、
第１ライトコマンドに対応して第１アドレスは入力され、前記第１ライトコマンドによって前記アドレスを保持する回路に保持されている第２アドレスに対応するワード線が活性化され、前記データを保持する回路に保持されているデータが第２アドレスに対応する前記第１データ線対に転送され、
前記第１ノードと前記第２ノードは電気的に分離されていることを特徴とする
半導体装置。
【請求項２３】
請求項２２の半導体装置は、前記第１データ線対に接続された第２導電型のＭＩＳＦＥＴ対を有する第３センスアンプと、
前記第２データ線対に接続された前記第２導電型のＭＩＳＦＥＴ対を有する第４センスアンプと、
第２制御線によって制御され、前記第３センスアンプの第３ノードに接続された前記第３センスアンプに第２電源を供給するための第３スイッチと、
前記第２制御線によって制御され、前記第４センスアンプの第４ノードに接続された前記第４センスアンプに前記第２電源を供給するための第４スイッチとを有し、
前記第１ライトコマンドに対応して第１アドレスに対応するメモリセルに書き込む第１データが入力され、
前記第３ノードと前記第４ノードは電気的に分離されていることを特徴とする半導体装置。
【請求項２４】
複数のワード線と、
複数のデータ線対と、
複数のダイナミック型メモリセルと、
前記複数データ線対のうち、第１選択線によって第１データ入出力線対に接続される第１データ線対と、第２選択線によって前記第１データ入出力線対に接続される第２データ線対と、
前記第１データ線対と接続された第１センスアンプと、
前記第２データ線対と接続された第２センスアンプと、
第１制御線によって制御され、前記第１センスアンプの第１ノードに接続された前記第１センスアンプに第１電源を供給するための第１ＭＩＳＦＥＴからなる第１スイッチと、
前記第１制御線によって制御され、前記第２センスアンプの第２ノードに接続された前記第２センスアンプに前記第１電源を供給するための第２ＭＩＳＦＥＴからなる第２スイッチとを有し、
第１データ線対は相補な第１と第２データ線を具備し、前記第１と第２データ線には各々メモリセルが接続され、
第２データ線対は相補な第３と第４データ線を具備し、前記第３と第４データ線には各々メモリセルが接続され、
前記第１ノードと前記第２ノードは電気的に分離されていることを特徴とする半導体装置。
【請求項２５】
請求項２４において、
前記第１データ線に接続されたメモリセルは、複数のワード線のうち第１ワード線にゲートが接続され、前記第１データ線にソース・ドレイン経路が接続された第３ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴに接続された容量を有し、
前記第２データ線に接続されたメモリセルは、前記第１ワード線にゲートが接続され、前記第２データ線にソース・ドレイン経路が接続された第４ＭＩＳＦＥＴと、前記第４ＭＩＳＦＥＴに接続された容量を有することを特徴とする半導体装置。
【請求項２６】
請求項２５において、
前記第１選択線により複数の第１データ線対が選択され、
前記第２選択線により複数の第２データ線対が選択され、
前記複数の第１データ線対に接続された複数の第１センスアンプは、第１スイッチを共有し、
前記複数の第２データ線対に接続された複数の第２センスアンプは、第２スイッチを共有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特にその装置の差動増幅回路構成と、データ書き込み方式に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で高速サイクルを実現するには、ライトサイクルの高速化が課題である。破壊読出しであるＤＲＡＭは、ライト動作においても、同一ワード線のライト選択セルに対しては、再書き込み動作を行なうことが必要である。通常、ライト動作は、一旦メモリセルのデータをセンスアンプに読み出し、ある程度増幅し再書き込み動作を行なった後、入出力線から新しいデータをセンスアンプに書きこむ。そのため、反転する書きこみの場合には、一旦ある程度まで増幅したデータを反転して増幅することが必要となるので、書き込み時間が増大する問題がある。これを高速化する手法として、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２０００  ＷＰ２４−１（非特許文献１）で開示されているセンス前書き込み方式(Ｗｒｉｔｅ  ｂｅｆｏｒｅ  Ｓｅｎｓｅ)がある。本方式では、メモリセルからデータを読み出す際に、選択センスアンプに新しいデータを書きこむ。増幅する前に書き込むため、書きこみ動作の高速化が実現できる。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ、  ２０００年、  ＷＰ２４−１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、本動作を図２０に示されるような、クロスカップルＣＣのＮＭＯＳ、ＰＭＯＳのソースノードがそれぞれコモンソース線ＮＣＳ、ＰＣＳに接続されている従来のセンスアンプ回路構成で行なうと、次に述べるようなライト選択センスアンプが非選択センスアンプを駆動してしまう問題がある。図２１にセンス前書き込みを図２０のような従来方式のセンスアンプで行なった場合の動作波形図を示す。ワード線ＷＬとＹ選択線ＹＳ２３が選択され、増幅動作前にデータ線対ＤＬ２ｔ／ｂ及びＤＬ３ｔ／ｂに新しいデータが書き込まれると、ライト選択データ線対ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂの振幅は、低レベル側がグラウンドレベルＶＳＳ、高レベル側が高電圧レベルＶＤＬから入出力回路のしきい値Ｖｔｈｎ分低下した電圧レベルＶＤＬ−Ｖｔｈまで遷移する。このようにデータ線対が入出力線を駆動するライトバッファで駆動されることにより、クロスカップルトランジスタを介して、クロスカップルＣＣのソース線ＰＣＳを高電圧レベルＶＤＬから入出力ゲートのしきい値Ｖｔｈｎ分低下した電圧レベルＶＤＬ−Ｖｔｈに駆動し、ＮＭＯＳコモンソース線ＮＣＳをＶＳＳに駆動する。一方、非選択センスアンプでは、メモリセルのデータを読み出している時であり、正確な増幅動作に耐えうる信号用が読み出されていない。このため、この段階でコモンソース線が駆動されてしまうと、センスアンプが活性化し、プリセンス動作となり、誤データを増幅してしまう恐れが生じる。
【０００４】
また、２つのセルを用いて１つのビットの相補データを記憶する２セル／ビットのアレーでは、電源投入時に、２つのセルに同一のデータが書き込まれている可能性がある。このようなセルをデータ線対に読み出した場合、クロスカップルに入力される信号が０Ｖとなるため、不定状態となって、貫通電流が流れる。最悪の場合、１つのワード線上の全てのデータ線対がこの貫通電流を流すと、電源電圧が低下し、不安定な動作となる。特に、初期化段階では貫通電流によって、電源電圧が低下して、コモンソース間電圧が低下して、メモリセルの初期化ができなくなる。さらに、周辺回路の電源変動も引き起こすことにより、誤動作を引き起こす可能性がある。
【０００５】
本発明は、以上に示した高速ライト動作時における、ライト選択センスアンプの動作による非選択センスアンプへの干渉の影響を取り除き、高速ライトと安定した読み出し、センス、再書き込み動作を両立する実現するセンスアンプ構成を提供することと、２セル／ビットアレーにおける不安定動作を除去することを目的とする。
【課題を解決するための手段】
【０００６】
センスアンプを活性化する前にセンスアンプにライトデータを書きこむＤＲＡＭにおいて、センスアンプのソースノードをライト時同時に選択されるセンスアンプだけで共有する。ダイレクトセンスを有するセンスアンプにおいて、ダイレクトセンスのソースノードをライト時同時に選択されるセンスアンプだけで共有する。
【発明の効果】
【０００７】
本発明により、ライト動作を高速化するために、センス前書き込みを行なった場合に生じる非選択センスアンプでのプリセンス動作を防止する。また、２セル／ビットアレーにおける初期化時のセンスアンプ貫通電流による不完全初期化を防止できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をついたものはＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにする。また、本願発明は、メモリアレーの構成として、開放型データ線構成でも折り返し型データ線構成でも同様の効果があり、データ線構成に限定されるものではない。以下、本発明を折り返し型データ線構成において説明する。また、１つのメモリセルが主に１トランジスタ１キャパシタからなる１Ｔ１Ｃ型のメモリセルを中心に説明しているが、これに限定されるものではなく、３トランジスタ型メモリセル等にも適用できる。
【０００９】
本発明の第１の実施例について図１を用いて説明する。図１には、本発明を適用したＤＲＡＭメモリアレーＡＲＹとその周辺の回路ブロックであるセンスアンプブロックＳＡＢの一部を示している。センスアンプＳＡＢにおいて、データ線対ＤＬ０ｔ／ｂ、ＤＬ１ｔ／ｂ…ＤＬｎｔ／ｂには、それぞれ正帰還アンプ回路であるクロスカップル回路ＣＣと、入出力回路ＩＯＧ、プリチャージ回路ＰＣが接続される。クロスカップルＣＣは、メモリセルからデータ線対ＤＬ０ｔ／ｂ、ＤＬ１ｔ／ｂ…ＤＬｎｔ／ｂに読み出された微小信号を元に、正帰還によってを所望の電圧レベルまで増幅する回路で、ソースを共通にし、互いのゲートとドレインが接続された１対のＮＭＯＳと、同様にソースを共通にし、互いのゲートとドレインが接続された１対のＰＭＯＳからなる。クロスカップルＣＣのＮＭＯＳコモンソースＮＳ０，ＮＳ１，…は、それぞれのクロスカップルＣＣ毎に分離されている。同様に、クロスカップルＣＣのＰＭＯＳコモンソースＰＳ０，ＰＳ１…は、それぞれのクロスカップルＣＣ毎に分離されている。このとき、それぞれのソースノードＮＳ０，ＮＳ１，…ＰＳ０，ＰＳ１…には、センスアンプを活性化するＮＭＯＳセンスドライバＳＮＤ、ＰＭＯＳセンスドライバＳＰＤが接続される。ＮＭＯＳセンスドライバＳＮＤは、センスアンプ活性化信号φｎによりソースノードＮＳ０，ＮＳ１，…を電圧レベルＶＳＳに駆動する。また、ＰＭＯＳセンスドライバＳＰＤは、センスアンプ活性化信号φｐによりソースノードＰＳ０，ＰＳ１，…をデータ線振幅電圧であるアレー電圧ＶＤＬに駆動する。図では、ＰＭＯＳで構成されているが、ＮＭＯＳで構成してもかまわない。その際には、活性化信号φｐの論理が反転する。入出力回路ＩＯＧは、データ線対ＤＬｎｔ／ｂ（ｎ＝０，１，２…）と入出力線対ＩＯｔ／ｂとを接続するためのスイッチで、Ｙ選択線（カラム選択線）ＹＳ０、ＹＳ１…ＹＳｎにより制御される。Ｙ選択線はデータ線を選択するデコーダより出力される。データ線プリチャージ回路ＰＣは、プリチャージ制御信号φＰＣにより、メモリアレーがスタンバイ時にデータ線対を所望の電圧レベル、ここでは、データ線振幅電圧の１／２の電圧であるデータ線プリチャージ電圧ＶＤＬＲに設定するための回路で、データ線対間を短絡するスイッチと、データ線を電圧ＶＤＬＲに接続するためのスイッチからなる。
【００１０】
本センスアンプブロックを適用するメモリアレー部ＡＲＹのメモリセルのレイアウト例を図１３に示す。図に示されるＦは最小加工寸法であり、ワード線ピッチの１／２で定義される。ストレージノードコンタクトＳＮＣＴはメモリセルトランジスタの拡散層Ｌとストレージノードキャパシタを接続するためのコンタクトホールで、データ線コンタクトＤＬＣＴはメモリセルトランジスタの拡散層Ｌとデータ線ＤＬを接続するためのコンタクトホールである。（ａ）はフォールデッドアレーでデータ線、ワード線共に最小加工寸法Ｆの２倍のピッチで配線され、データ線側から見るとワード線２本ごとにメモリセルが接続されている。（ｂ）はクォーターピッチアレーでデータ線に対して拡散層が斜めになっているのが特徴である。本構成でもデータ線、ワード線の配線ピッチは最小加工寸法Ｆの２倍のピッチである。（ｃ）はオープンデータ線構成アレーである。本レイアウトでは、データ線ピッチは最小加工寸法Ｆの約３倍のピッチである。ワード線ピッチは最小加工寸法Ｆの２倍である。データ線とワード線の全ての交点にメモリセルが配置されているのが特徴である。（ａ）、（ｂ）のレイアウトでは、メモリセル面積の最小値が８Ｆ2となるが、（ｃ）のレイアウトでは、約６Ｆ2とメモリセル面積を小さくできる利点がある。
【００１１】
図１４（ａ）には、本発明の特徴であるクロスカップルＣＣのＮＭＯＳ部分を例にレイアウト図を示している。データ線対は、上下の２つのこの字ゲートＧ１及びＧ２上をメタル１層で配線され、３方をゲートで囲まれているドレイン側Ｄ１及びＤ０と他方のドレインを囲んでいるゲートＧ０及びＧ１に接続されている。隣接するクロスカップルソースノードとは、片側は、センスアンプドライバ、他方は、拡散層により分離されている。クロスカップルＣＣのＮＭＯＳソースノードとセンスアンプドライバＳＮＤのドレインが拡散層で接続されている。クロスカップルＣＣのソースノードＮＳ０は片側が拡散層間の溝に絶縁体を埋め込むことで形成されるＳＧＩ（ｓｈａｌｌｏｗ  ｇｒｏｏｖｅ  ｉｓｏｌａｔｉｏｎ）で分離され、反対側がセンスドラバＳＮＤによって、隣接するクロスカップルＣＣと分離されている。センスアンプドライバＳＮＤはデータ線対ＤＬ０ｔ／ｂとＤＬ１ｔ／ｂの外側に２つに分けられて配置されている。データ線対ＤＬ０ｔ／ｂ用のセンスアンプドライバＳＮＤのソース側は、隣接するデータ線対ＤＬ１ｔ／ｂ用のセンスアンプドライバＳＮＤのソースと拡散層を共有している。
【００１２】
図２を用いて本回路構成におけるライト動作について説明する。ライト選択の記憶ノードＳＮ１には、はじめ‘Ｈ’が書きこまれていて、ライト動作により’Ｌ’を書くものとする。ライトコマンドと同時にアドレスがメモリアレーに送られる。転送されたアドレスにしたがって、特定のセンスアンプブロックＳＡＢのプリチャージ信号φＰＣが高電圧レベルである周辺回路電圧ＶＣＬ或いはワード線用昇圧電圧ＶＰＰから非活性化電圧ＶＳＳに遷移する。その後、転送されたアドレスに対応したワード線ＷＬが選択レベルである昇圧電源レベルＶＰＰに遷移する。ワード線と同時或いは、前後して転送されたアドレスに対応したＹ選択線ＹＳ１が選択レベルである周辺回路電圧ＶＣＬに遷移する。これによって、データ線ＤＬ１ｔ／ｂが入出力線ＩＯｔ／ｂと接続される。この時、入出力線ＩＯｔ／ｂを駆動しているライトバッファによって、メモリセルへのライトデータがデータ線対ＤＬ１ｔ／ｂまで伝送される。このとき、データ線対には、記憶ノードＳＮ１に書き込まれているデータとは無関係のデータが書き込まれる。ここでは、データ線ＤＬ１ｔに’Ｌ’データが書き込まれ、記憶ノードＳＮ１にも’Ｌ’が書き込まれるとすると、入出力線ＩＯｔ／ｂからデータ線ＤＬ１ｔには、低電圧レベルＶＳＳが、データ線ＤＬ１ｂには、高電圧レベルＶＤＬから入出力回路ＩＯＧのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ分だけ振幅が制限された電圧ＶＤＬ−Ｖｔｈｎが書き込まれる。データ線対がアレー電圧ＶＤＬからしきい値電圧Ｖｔｈ分小さい振幅となると、ＮＭＯＳソースノードＮＳ０１とＰＭＯＳソースノードＰＳ０１間の電圧もアレー電圧ＶＤＬからしきい値電圧Ｖｔｈ分小さい振幅となる。本構成では、クロスカップルＣＣのソースノードがクロスカップル毎に分離されているので、隣接するＹ選択線に選択されていないクロスカップルＣＣのソースノード間電圧は、プリチャージ時の振幅を保っており、プリセンス動作を起さない。これにより、ライト非選択センスアンプでの正確な読み出し動作を行なうことができる。選択セルＳＮ０に‘Ｌ’のデータが書き込まれ、ライト非選択データ線のメモリセルＳＮ０，ＳＮ２，…には読み出したデータが再書き込みされると、ワード線が非選択レベルＶＳＳに設定される。その後、プリチャージ制御信号φＰＣが高電圧レベルＶＣＬ或いは昇圧レベルＶＰＰに設定され、データ線対がプリチャージされる。ここで、ＮＭＯＳソースノードＮＳ０、ＮＳ１，…のレベルは、データ線プリチャージレベルからクロスカップルＣＣのＮＭＯＳのしきい値電圧分低下したレベルまで上昇する。同様に、ＰＭＯＳソースノードＰＳ０，ＰＳ１，…は、データ線プリチャージレベルＶＤＬＲからクロスカップルのＰＭＯＳのしきい値電圧分高い電圧に落ちつく。
【００１３】
本構成の利点について述べる。（１）メモリセルのデータを読み出すのと同時に書き込みデータを書き込むことにより、高速な書き込み動作が可能となる。（２）ライト時の隣接クロスカップル回路でのプリセンス動作を防止でき、安定した読み出し動作を実現できる。本実施例では、１つのＹ選択線に対して、１つのセンスアンプが選択される場合について説明したが、１つのＹ選択線によって選ばれるセンスアンプ数については制限はなく、１つのＹ選択線で複数のセンスアンプが選択される場合に、本実施例のように、１つ１つのクロスカップルＣＣ毎にソースノードを独立にしても同様の効果が得られる。
【００１４】
また、ＮＭＯＳ、ＰＭＯＳのソースノードＮＳ０、ＮＳ１，…及びＰＳ０，ＰＳ１，…の間にデータ線のプリチャージ回路ＰＣと同様の回路を付加する構成にしてもよい。この場合、プリチャージ期間にソースノードをデータ線プリチャージレベルＶＤＬＲにプリチャージできるので、プリチャージ期間のソースノードの変動が抑えられるので安定した動作を実現できる。また、ＮＭＯＳ、ＰＭＯＳのソースノード間をショートするスイッチだけでもＰＭＯＳソースノードとＮＭＯＳソースノードを同じレベルに設定することが出来るため安定した動作を実現できる。
【００１５】
次に、第１の実施例の変形例を、図３に示す。本構成は、１つのＹ選択線に対して２つのセンスアンプが選択され、両センスアンプに同時に入出力線ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂからデータが書きこまれる構成である。本構成の特徴は、例えば、１つのＹ選択線ＹＳ２３に対して２つのデータ線対ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂが選択され、その２つのデータ線対が接続されているクロスカップルＣＣのソースノードが、共通にＮＭＯＳソースノードＮＳ２３、ＰＭＯＳソースノードＰＳ２３に接続され、隣接するクロスカップルＣＣのソースノードＮＳ０１及びＰＳ０１とそれぞれ分離されている点である。
【００１６】
図１４（ｂ）には、本発明の特徴であるクロスカップルＣＣの片方の導電型とそのセンスアンプドライバ部分のレイアウト例を示している。全体をＮＭＯＳとするとクロスカップルＣＣのＮＭＯＳソースノードとセンスアンプドライバＳＮＤのドレインが拡散層で接続されている。センスアンプドライバＳＮＤのソース側は、隣接するセンスアンプドライバＳＮＤのソースと拡散層を共有している。隣接する２つのクロスカップルでソースノードを共有し、その両側のクロスカップルとはセンスアンプドライバＳＮＤにより分離されている。このソースを共有しているクロスカップルに接続しているデータ線は、共通のＹ選択線によって選択されるように構成する。データ線とゲート・ドレインの接続方法は、前述の実施例１と同様である。
【００１７】
本構成の動作については、１つのＹ選択線で同時に２つのデータ線対に書き込まれ、その２つのデータ線対に接続されたクロスカップルのソースノードが共通に遷移すること以外は、前述の第１の実施例と同様である。
【００１８】
本構成の利点について述べる。前述の第１の実施例の利点に加えて、（３）Ｙ選択線の本数が実施例１に比べて半分になるため、Ｙ選択線を配線する層の配線レイアウトが容易になる利点がある。
【００１９】
さらに、本発明を発展させて、１つのＹ選択線により複数のセンスアンプを選択する構成にも適用できる。例えば、１つのＹ選択線によって８つのセンスアンプが選択される場合において、同時に選択される８つのセンスアンプクロスカップルＣＣのソースノードを８つで共通或いは、全て独立、或いは２つ毎で独立、或いは４つ毎に独立にしても同様の効果が得られる。
【００２０】
また、前述の実施例１同様に、対となるソースノード間にプリチャージ回路或いは、イコライズ回路を付加することもできる。この場合の利点は、実施例１と同様である。
【００２１】
次に、本発明第２の実施例について図４を用いて説明する。図４は、センスアンプブロックＳＡＢ部分の一部分を示した図である。本構成では、前述の第１の実施例のセンスアンプ回路に対して、読み出し動作を高速化するダイレクトセンスアンプを入出力部に適用した構成である。第１の実施例の変形例である図３と同様に、例えば、１つのＹ選択線ＹＳ０１に対して２つのデータ線対ＤＬ０ｔ／ｂ、ＤＬ１ｔ／ｂが選択され、その２つのデータ線対が接続されているクロスカップルＣＣのソースノードが、共通にＮＭＯＳソースノードＮＳ０１、ＰＭＯＳソースノードＰＳ０１に接続され、隣接するクロスカップルＣＣのソースノードＮＳ２３及びＰＳ２３とそれぞれ分離されている。本構成で付加しているダイレクトセンスアンプＤＳＡは、ゲートにデータ線対が入力され、ソースが共通に共通ソースノードに接続され、ドレインがそれぞれ、入出力ノードとなっている。ダイレクトセンスアンプＤＳＡは、リード動作のときに、ダイレクトセンスアンプ活性化信号ＤＳＡＥにより制御されるダイレクトセンスドライバＤＳＤによりソースノードを低電圧レベルＶＳＳに駆動することにより、入出力ノードにデータを出力する。また、入出力ノードには、アレーライトイネーブル信号ＲＷＥで制御されるスイッチが接続され、ライト時には、入出力回路ＩＯＧとこのスイッチを介してデータ線対にデータが書き込まれる。データ線をゲートで受けているため、読み出し時には、データ線対に十分な信号量が読み出される前にＹ選択線を活性化することができるのでアクセス時間の高速化が実現できる利点がある。本構成の特徴は、クロスカップルＣＣのソースノードＮＳ０１，ＰＳ０１と同様に、共通のＹ選択線ＹＳ０１で選択されるダイレクトセンスアンプＤＳＡのソースノードが共通のダイレクトセンスソースノードＤＳＡＳ０１に接続され、隣接するダイレクトセンスアンプソースノードＤＳＡＳ２３とは分離されている点である。その他の回路構成は、第１の実施例と同様である。
【００２２】
図５を用いて本回路構成におけるライト動作について説明する。記憶ノードＳＮ２には、はじめ’Ｈ’が書きこまれているとする。ライトコマンドと同時にアドレスがメモリアレー部に転送される。転送されたアドレスにしたがって、特定のセンスアンプブロックのプリチャージ信号φＰＣが高電圧レベルである周辺回路電圧ＶＣＬ或いはワード線用昇圧電圧ＶＰＰから非活性化電圧ＶＳＳに遷移する。その後、転送されたアドレスに対応したワード線ＷＬが選択レベルである昇圧電源レベルＶＰＰに遷移する。ワード線と同時或いは、前後して転送されたアドレスに対応したＹ選択線ＹＳ２３が選択レベルである周辺回路電圧ＶＣＬに遷移する。アレーライトイネーブル信号ＲＷＥは、ライト時以外、ワード線選択前に低電圧レベルＶＳＳに遷移する。ライト時は、選択降電圧レベルＶＣＬを維持する。これによって、データ線ＤＬ２ｔ／ｂ及びＤＬ３ｔ／ｂがデータ入出力線ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂと接続される。この時、入出力線ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂを駆動しているライトバッファによって、ライトデータがデータ線対に伝送される。これにより、データ線対ＤＬ２ｔ／ｂ及び、ＤＬ３ｔ／ｂには、それぞれ記憶ノードＳＮ２、ＳＮ３に書き込まれているデータとは無関係のデータが、ＩＯゲートＩＯＧのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ分振幅が制限された電圧振幅で書き込まれる。データ線対がアレー電圧ＶＤＬからしきい値電圧Ｖｔｈ分小さい振幅となると、ＮＭＯＳソースノードＮＳ２３とＰＭＯＳソースノードＰＳ２３間の電圧もアレー電圧ＶＤＬからしきい値電圧Ｖｔｈ分小さい振幅となる。本構成では、クロスカップルＣＣのソースノードがＹ選択線毎に分離されているので、隣接する別のＹ選択線ＹＳ０１で選択されるデータ線ＤＬ０ｔ／ｂ及びＤＬ１ｔ／ｂのクロスカップルＣＣのソースノード間電圧（ＰＳ０１−ＮＳ０１）は、プリチャージ時の振幅を保っており、プリセンス動作を起さない。本構成のダイレクトセンスアンプＤＳＡはアレーライトイネーブル信号ＲＷＥが高電圧レベルＶＣＬの時、データ線ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂ…とＩＯ出力側データ線ＤＩＯ２ｔ／ｂ、ＤＩＯ３ｔ／ｂ…が接続されるため、ＮＭＯＳで構成されるクロスカップル型となる。このため、ダイレクトセンスアンプＤＳＡのソースノードが駆動されると、出力側データ線ＤＩＯ２ｔ／ｂ、ＤＩＯ３ｔ／ｂ…を介してデータ線ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂ…を増幅する。本構成では、Ｙ選択線毎にダイレクトセンスアンプＤＳＡのソースノードが分離されているので、ライト選択ダイレクトセンスアンプのソースノードＤＳＡＳ２３が低電圧レベルＶＳＳまで駆動されても、隣接する別のＹ選択線ＹＳ０１で選択されるダイレクトセンスＤＳＡのソースノードＤＳＡＳ０１は駆動されないため、ダイレクトセンスアンプＤＳＡによるデータ線のプリセンス動作を起さない。これにより、ライト非選択センスアンプでは、正確な読み出し動作を行なうことができる。プリチャージ動作は、前述の第１の実施例と同様である。
【００２３】
本構成の利点について述べる。前述の第１実施例の変形例の利点に加えて、（４）ダイレクトセンスアンプによりデータ線対に微小信号が現われた段階で、リードデータを入出力線に出力でき、アクセス時間を短縮できる。（５）リード時もワード線と同時にＹ選択線を活性化できるため、ライト時とリード時でＹ選択線のタイミングを変える必要がなく、制御回路が簡易化できる。また、第１の実施例のように、１つのダイレクトセンスアンプについて１つのＹ選択線を割り当てる構成も可能である。その場合には、Ｙ選択線の本数が増加するが、Ｙ選択線１本あたりに接続されるトランジスタ数が半減するため、Ｙ選択線の付加が低減できる利点がある。
【００２４】
また、前述の実施例１同様に、対となるＮＭＯＳとＰＭＯＳのソースノード間にプリチャージ回路或いは、イコライズ回路を付加することもできる。この場合の利点は、実施例１と同様である。
【００２５】
次に第２の実施例の変形例を図６に示す。図６はセンスアンプブロックＳＡＢの一部分を示している。本構成は、第２の実施例のダイレクトセンスアンプＤＳＡをデータ線２対で共有し、それぞれのデータ線対にダイレクトセンスアンプＤＳＡを選択するための選択線Ｓ０，Ｓ１が付加されている構成である。その他の構成は、実施例２と同様である。
【００２６】
また、動作については、ダイレクトセンスアンプＤＳＡ選択スイッチの動作が付加される。選択信号Ｓ０，Ｓ１はスタンバイ時には、高電圧レベルＶＣＬに設定され、アクティブ時、非選択側だけが、低電圧レベルＶＳＳに遷移する。その他の動作は、前述の実施例２と同様である。
【００２７】
本構成の利点は、ダイレクトセンスアンプを２対のデータ線対で共有することで、センスアンプブロックＳＡＢのレイアウト面積を削減できる。逆に、同じ面積で、ダイレクトセンスアンプのゲート幅を大きくすることができ、入出力線への出力信号を大きくすることができる利点がある。また、Ｙ選択線の本数をデータ線対４対で１本になり配線が容易になる。また、第１の実施例のように、１つのダイレクトセンスアンプについて１つのＹ選択線を割り当てる構成も可能である。その場合には、Ｙ選択線の本数が増加するが、Ｙ選択線１本あたりに接続されるトランジスタ数が半減するため、Ｙ選択線の負荷が低減できる利点がある。
【００２８】
また、前述の実施例１同様に、対となるソースノード間にプリチャージ回路或いは、イコライズ回路を付加することもできる。この場合の利点は、実施例１と同様である。
【００２９】
次に、本発明第３の実施例について図７を用いて説明する。図７はセンスアンプブロックとメモリアレー部分の一部を示している。本実施例は、本発明を２つのセルで１ビット記憶するツインセルアレーに適用した場合である。本構成のアレー部分の特徴は、物理的或いは、論理的に１本のワード線ＷＬ０を選択するとデータ線対ＤＬ０ｔ／ｂ，ＤＬ１ｔ／ｂ…全てのデータ線にメモリセルが接続され、それぞれのデータ線にデータが読み出されることである。センスアンプブロックＳＡＢの回路構成は、第１の実施例の変形図３と同様である。
【００３０】
本構成での、ライト動作を図８を用いて説明する。記憶ノードＳＮ２ｔ／ｂには、それぞれ’Ｈ’／’Ｌ’が書きこまれているとする。ライトコマンドと同時にアドレスがメモリアレー部に送られる。転送されたアドレスにしたがって、特定のセンスアンプブロックのプリチャージ信号φＰＣが高電圧レベルである周辺回路電圧ＶＣＬ或いはワード線用昇圧電圧ＶＰＰから非活性化電圧ＶＳＳに遷移する。その後、転送されたアドレスに対応したアドレスのワード線ＷＬ０が選択レベルである昇圧電源レベルＶＰＰに遷移する。ワード線と同時或いは、前後して転送されたアドレスに対応したＹ選択線ＹＳ２３が選択レベルである周辺回路電圧ＶＣＬに遷移する。これによって、データ線ＤＬ２ｔ／ｂ及びＤＬ３ｔ／ｂがデータ入出力線ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂと接続される。この時、ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂを駆動しているライトバッファによって、アレーに転送されたライトデータがセンスアンプに伝送される。これにより、データ線対には、記憶ノードＳＮ２ｔ／ｂ及びＳＮ３ｔ／ｂに書き込まれているデータとは無関係のデータがセンスアンプに書き込まれる。一方、ライト非選択のデータ線ＤＬ０ｔ／ｂ、ＤＬ１ｔ／ｂのそれぞれには、’Ｈ’或いは’Ｌ’のセルが接続されて、データ線のレベルがプリチャージレベルＶＤＬＲから読み出し信号量Ｖｓｉｇ分高電位或いは、低電位側に遷移する。入出力線ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂからデータ線対ＤＬ２ｔ／ｂ及びＤＬ３ｔ／ｂへは、ＩＯゲートＩＯＧのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ分振幅が制限された電圧振幅で書き込まれる。データ線対がアレー電圧ＶＤＬからしきい値電圧Ｖｔｈ分小さい振幅となると、ＮＭＯＳソースノードＮＳ０１とＰＭＯＳソースノードＰＳ２３間の電圧もアレー電圧ＶＤＬからしきい値電圧Ｖｔｈ分小さい振幅となる。本構成では、クロスカップルのソースノードがＹ選択線毎に分離されているので、隣接する別のＹ選択線ＹＳ０１で選択されるデータ線ＤＬ０ｔ／ｂ及びＤＬ１ｔ／ｂのクロスカップルＣＣのソースノード間電圧（ＰＳ０１−ＮＳ０１）は、プリチャージ時の振幅を保っており、プリセンス動作を起さない。本構成のダイレクトセンスアンプＤＳＡはアレーライトイネーブル信号ＲＷＥが高電圧レベルＶＣＬの時、データ線ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂ…とＩＯ出力側データ線ＤＩＯ２ｔ／ｂ、ＤＩＯ３ｔ／ｂ…が接続されるため、ＮＭＯＳで構成されるクロスカップル型となる。このため、ダイレクトセンスアンプＤＳＡのソースノードが駆動されると、出力側データ線ＤＩＯ２ｔ／ｂ、ＤＩＯ２ｔ／ｂ…を介してデータ線対ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂ…を増幅してしまう。しかし、本構成では、Ｙ選択線毎にダイレクトセンスアンプのソースノードが分離されているので、ライト選択ダイレクトセンスアンプＤＳＡのソースノードＤＳＡＳ２３が低電圧レベルＶＳＳまで駆動されても、隣接する別のＹ選択線ＹＳ０１で選択されるダイレクトセンスＤＳＡのソースノードＤＳＡＳ０１は駆動されないため、ダイレクトセンスアンプＤＳＡによるデータ線のプリセンス動作を起さない。これにより、ライト非選択センスアンプでは、正確な読み出し動作を行なうことができる。また、���ワーアップ時のような、メモリセルデータが不定状態の時に初期化あるいは、書き込み動作を行なった場合、従来方式では、ライト選択クロスカップルのソースノード間電圧が隣接するクロスカップルの貫通電流により、センスドライバＳＮＤおよびＳＰＤとクロスカップルの抵抗分割で決まる値になり、電源電圧よりも低下し、十分な書き込み振幅を得ることが出来ない。しかし、本発明のように、ライト選択センスアンプ毎にクロスカップルのソースノードを分離することで、選択センスアンプのクロスカップルでは、貫通電流が流れないため、選択センスアンプのソースノード電圧は、電源電圧近くまで上昇し、十分な書き込み電圧振幅を得ることができる。
【００３１】
本構成の利点について述べる。（１）メモリセルのデータを読み出すのと同時に書き込みデータを書き込むことにより、高速な書き込み動作が可能となる。（２）ライト時の隣接クロスカップル回路でのプリセンス動作を防止でき、安定した読み出し動作を実現できる。（３）Ｙ選択線の本数が実施例１に比べて半分になるため、Ｙ選択線を配線する層の配線レイアウトが容易になる利点がある。（４）２セル／ビットアレーを用いることにより、同一電圧下では１セル／ビットに比べてクロスカップルＣＣに入力される信号量が２倍にできる。（５）クロスカップルＣＣの入力であるデータ線対に‘Ｈ’及び’Ｌ’の相補のデータが読み出されるため、クロスカップルＣＣの動作点がデータパターンによって変化せず、データパターンによる動作速度のばらつきが低減できる。（６）２セル／ビットのアレーにおけるメモリセル不定状態を原因としたクロスカップルでの貫通電流の影響を取り除いて、パワーアップ時のソースノード間電圧低下による書き込み電圧の低下を防止し、確実な初期化・書き込み動作を実現できる。第１の実施例のように、１つのデータ線対に対して１つのＹ選択線を割り当てる構成も可能である。その場合には、Ｙ選択線の本数が増加するが、Ｙ選択線１本あたりに接続されるトランジスタ数が半減するため、Ｙ選択線の付加が低減できる利点がある。
【００３２】
また、前述の実施例１同様に、対となるソースノード間にプリチャージ回路或いは、イコライズ回路を付加することもできる。この場合の利点は、実施例１と同様である。
【００３３】
次に図９を用いて第３の実施例の変形例を説明する。図９は前述の２セル／ビットアレーに対して、データ線のプリチャージレベルをデータ線高電圧レベルＶＤＬに設定したものである。本構成では、クロスカップルＣＣのＮＭＯＳソースノードは、前述の実施例と同様に、Ｙ選択線毎に独立になっており、それぞれにＮＭＯＳセンスアンプドライバＳＮＤが接続されている。センスアンプドライバＳＮＤはセンスアンプ活性化信号φｎによってソースノードを低電圧レベルＶＳＳに駆動する。一方、クロスカップルのＰＭＯＳソースノードは、全て共通にデータ線高電圧レベルＶＤＬに接続されている。プリチャージ回路ＰＣ１は、プリチャージ信号φＰＣＢによりデータ線対をデータ線高電圧レベルＶＤＬにプリチャージする回路で、３つのＰＭＯＳから構成されている。入出力回路ＩＯＧは、Ｙ選択線によって制御され、データ線対と入出力線を接続するための回路である。
【００３４】
本構成のライト動作について図１０を用いて説明する。コマンド入力からワード線ＷＬ，及びＹ選択線ＹＳ２３が選択されるまでは、プリチャージ信号の論理が逆転している以外、前述の実施例と同様である。センスアンプ活性化信号φｎが入力されるまでに、Ｙ選択線が選択レベルであるデータ線対ＤＬ２ｔ／ｂ及びＤＬ３ｔ／ｂはそれぞれ入出力線ＩＯ０ｔ／ｂ、及びＩＯ１ｔ／ｂに接続される。入出力線ＩＯ０ｔ／ｂおよび  ＩＯ１ｔ／ｂはライトバッファによって書き込みデータにしたがって駆動され、ライトデータは、入出力回路ＩＯＧを通してデータ線対に伝達される。この時、データ線対へは、入出力線の論理振幅ＶＤＬに比べて、入出力回路ＩＯＧのＮＭＯＳのしきい値電圧Ｖｔｈｎ分低下した振幅ＶＤＬ−Ｖｔｈｎで書き込まれる。これによって、データ線対ＤＬ２ｔ．ｂ及びＤＬ３ｔ／ｂが接続されているクロスカップルのＮＭＯＳソースノードは低電圧レベルＶＳＳまで駆動される。ここで、本構成では、クロスカップルＣＣのＮＭＯＳソースノードがＹ選択線単位で分離されているので、隣接するデータ線対ＤＬ２ｔ／ｂおよびＤＬ３ｔ／ｂのクロスカップルＣＣのソースノードはプリチャージ期間の電位が維持されるので、プリセンス動作を起さない。また、ＰＭＯＳソースノードをデータ線プリチャージレベルと等レベルのデータ線高電圧レベルＶＤＬに接続していても、ライト選択データ線の｀Ｈ｀のレベルがデータ線高電圧レベルＶＤＬよりも高い電位に遷移することがないため、プリセンス動作を引き起こすことはない。セルからの読み出し信号が十分読み出された後、センスアンプ活性化信号φｎが低電圧レベルＶＳＳから活性化レベルＶＣＬに遷移して、クロスカップルＣＣにより、データ線対の微小信号がデータ線振幅電圧ＶＤＬまで増幅される。これにより、書き込み選択データ線対ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂおよび書き込み非選択データ線対ＤＬ０ｔ／ｂ、ＤＬ１ｔ／ｂ…に接続されたセルの記憶ノードＳＮ０ｔ／ｂ、ＳＮ１ｔ／ｂ…には書き込みデータ或いは、読み出しデータが書き込まれる。書き込みが終了するとワード線ＷＬが非活性化レベルＶＳＳに遷移し、その後、プリチャージ信号φＰＣＢが低電圧レベルＶＳＳに遷移することで、データ線対のプリチャージが行なわれる。これにより、高速な書き込み動作と安定した読み出し動作を両立できる。
【００３５】
本構成の利点について述べる。前述の実施例３の利点に加えて、（７）２セル／ビットアレーを用いているため、データ線高電圧レベルＶＤＬプリチャージを行なっても１セル／ビットアレーで必要であったリファレンスレベルが不要である。（８）データ線高電圧レベルＶＤＬプリチャージにより、クロスカップルＣＣの増幅速度が向上し、再書き込み時間が短縮でき、サイクル時間を短くできる。
【００３６】
また、前述の実施例１同様に、クロスカップルのＮＭＯＳとＰＭＯＳの対となるソースノード間にプリチャージ回路或いは、イコライズ回路を付加することもできる。この場合の利点は、実施例１と同様である。
【００３７】
次に、本発明第４の実施例について図１１を用いて説明する。図１１はセンスアンプブロックとメモリアレー部分の一部を示している。本実施例は、２セル／ビットのアレーに本発明の第２の実施例のセンスアンプブロックを適用した構成である。本構成のアレー部分の特徴は、物理的或いは、論理的に１本のワード線ＷＬ０を選択するとデータ線対ＤＬ０ｔ／ｂ，ＤＬ１ｔ／ｂ…全てのデータ線にメモリセルが接続され、それぞれのデータ線にデータが読み出されることである。センスアンプブロックＳＡＢには、データ線に微小信号が読み出された段階で入出力線にデータを出力できるダイレクトセンスアンプを適用しているのが特徴である。
【００３８】
本構成での、ライト動作を図１２を用いて説明する。記憶ノードＳＮ２ｔ／ｂには、それぞれ’Ｈ’／’Ｌ’が書きこまれているとする。ライトコマンドと同時にアドレスがメモリアレーに転送される。転送されたアドレスにしたがって、特定のセンスアンプブロックのプリチャージ信号φＰＣが高電圧レベルである周辺回路電圧ＶＣＬ或いはワード線用昇圧電圧ＶＰＰから非活性化電圧ＶＳＳに遷移する。その後、転送されてアドレスに対応したワード線ＷＬ０が選択レベルである昇圧電源レベルＶＰＰに遷移する。ワード線と同時或いは、前後して転送されたアドレスに対応したＹ選択線ＹＳ２３が選択レベルである周辺回路電圧ＶＣＬに遷移する。これによって、データ線ＤＬ２ｔ／ｂ及びＤＬ３ｔ／ｂがデータ入出力線ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂと接続される。この時、ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂを駆動しているライトバッファによって、書き込むデータがセンスアンプに伝送される。これにより、データ線対には、記憶ノードＳＮ２ｔ／ｂ及びＳＮ３ｔ／ｂに書き込まれているデータとは無関係のデータがセンスアンプに書き込まれる。一方、ライト非選択のデータ線ＤＬ０ｔ／ｂ、ＤＬ１ｔ／ｂのそれぞれには、’Ｈ’或いは’Ｌ’のセルが接続されて、データ線のレベルがプリチャージレベルＶＤＬＲから読み出し信号量Ｖｓｉｇ分高電位或いは、低電位側に遷移する。入出力線ＩＯ０ｔ／ｂ及びＩＯ１ｔ／ｂからデータ線対ＤＬ２ｔ／ｂ及びＤＬ３ｔ／ｂへは、ＩＯゲートＩＯＧのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ分振幅が制限された電圧振幅で書き込まれる。データ線対がデータ線高電圧レベルＶＤＬからしきい値電圧Ｖｔｈｎを差し引いた振幅となると、ＮＭＯＳソースノードＮＳ２３とＰＭＯＳソースノードＰＳ０１間の電圧もＶＤＬ−Ｖｔｈ振幅となる。本構成では、クロスカップルのソースノードがＹ選択線毎に分離されているので、隣接する別のＹ選択線ＹＳ０１で選択されるデータ線ＤＬ０ｔ／ｂ及びＤＬ１ｔ／ｂのクロスカップルＣＣのソースノード間電圧（ＰＳ０１−ＮＳ０１）は、プリチャージ時の振幅を保っており、プリセンス動作を起さない。本構成のダイレクトセンスアンプＤＳＡはアレーライトイネーブル信号ＲＷＥが高電圧レベルＶＣＬの時、データ線ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂ…とＩＯ出力側データ線ＤＩＯ２ｔ／ｂ、ＤＩＯ３ｔ／ｂ…が接続されるため、ＮＭＯＳで構成されるクロスカップル型となる。このため、ダイレクトセンスアンプＤＳＡのソースノードが低電圧レベルＶＳＳに駆動されると、出力側データ線ＤＩＯ２ｔ／ｂ、ＤＩＯ３ｔ／ｂ…を介してデータ線ＤＬ２ｔ／ｂ、ＤＬ３ｔ／ｂ…を増幅してしまう。しかし、本構成では、Ｙ選択線毎にダイレクトセンスアンプのソースノードが分離されているので、ライト選択ダイレクトセンスアンプＤＳＡのソースノードＤＳＡＳ２３が低電圧レベルＶＳＳまで駆動されても、隣接する別のＹ選択線ＹＳ０１で選択されるダイレクトセンスＤＳＡのソースノードＤＳＡＳ０１は駆動されないため、ダイレクトセンスアンプＤＳＡによるデータ線のプリセンス動作を起さない。これにより、ライト非選択センスアンプでは、正確な読み出し動作を行なうことができる。
【００３９】
本構成の利点について述べる。（１）メモリセルのデータを読み出すのと同時に書き込みデータを書き込むことにより、高速な書き込み動作が可能となる。（２）ライト時の隣接クロスカップル回路でのプリセンス動作を防止でき、安定した読み出し動作を実現できる。（３）Ｙ選択線の本数が実施例１に比べて半分になるため、Ｙ選択線を配線する層の配線レイアウトが容易になる利点がある。（４）２セル／ビットアレーを用いることにより、１セル／ビットに比べてクロスカップルＣＣに入力される信号量が２倍にできる。（５）クロスカップルＣＣの入力であるデータ線対に‘Ｈ’及び’Ｌ’の相補のデータが読み出されるため、クロスカップルＣＣの動作点がデータパターンによって変化せず、データパターンによる動作速度のばらつきが低減できる。（６）ダイレクトセンスアンプを用いているため、高速に読み出しデータを出力できる。（７）リードとライトのＹ選択線のタイミングをともにワード線と同じタイミングで活性化することができ、制御回路が簡易化できる。（８）２セル／ビットのアレーにおけるメモリセル不定状態を原因としたクロスカップルでの貫通電流の影響を取り除いて、パワーアップ時のソースノード間電圧低下による書き込み電圧の低下を防止し、確実な初期化・書き込み動作を実現できる。また、第１の実施例のように、１つのデータ線対に対して１つのＹ選択線を割り当てる構成も可能である。その場合には、Ｙ選択線の本数が増加するが、Ｙ選択線１本あたりに接続されるトランジスタ数が半減するため、Ｙ選択線の付加が低減できる利点がある。
【００４０】
また、ＮＭＯＳ、ＰＭＯＳのソースノードＮＳ０１、ＮＳ２３，…及びＰＳ０１，ＰＳ２３，…のそれぞれの間にデータ線のプリチャージ回路ＰＣと同様の回路を付加する構成にしてもよい。この場合、プリチャージ期間にソースノードをデータ線プリチャージレベルＶＤＬＲにプリチャージできるので、プリチャージ期間のソースノードの変動が抑えられるので安定した動作を実現できる。また、ＮＭＯＳ、ＰＭＯＳのソースノード間をショートするスイッチだけでもＰＭＯＳソースノードとＮＭＯＳソースノードを同じレベルに設定することが出来るため安定した動作を実現できる。
【００４１】
次に本発明を適用する半導体装置全体について説明する。
【００４２】
図１５は、本発明を適用するに望ましい、半導体装置のブロック図を示している。本構成では、アレーのサイクル時間が短サイクルの場合に適しており、過去２回分のライトサイクルのアドレス及びデータがアドレスバッファ、データバッファに保持される構成である。データバッファー１（Ｄａｔａ  Ｂｕｆｆｅｒ１）は、１回前のライトデータを記憶するための一時的なデータ保持回路である。データバッファー２（Ｄａｔａ  Ｂｕｆｆｅｒ２）は２回前のライトデータを記憶するための一時的なデータ保持回路である。アドレスバッファ１及び２（Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ１，２）は、それぞれデータバッファ１及び２のデータに対応したアドレスを記憶する。アドレス比較器（Ａｄｄｒｅｓｓ  Ｃｏｍｐａｒｅ）はリード或いはライト時に入力されたアドレスＡ０…Ａｎとアドレスバッファ１及び，２に保持されているアドレスを比較するための回路である。マルチプレクサ（ＭＵＸ）は、制御信号にしたがって信号を選択するためのスイッチである。ＸデコーダーＸ−ＤＥＣ及び、ＹデコーダＹＤＥＣはマルチプレクサにより選択されたアドレスを解読するための回路である。データ入出力部Ｉ／Ｏ  ＣＴＬは入出力のデータを制御するための回路ブロックである。出力バッファ（Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ）は外部へのデータ出力を制御する回路ブロックである。内部電源発生回路ＶＧは外部電源ＶＣＣから内部回路で利用するための電源を発生するための回路ブロックである。タイミングクロック発生部ＴＣＧは内部動作のタイミングをきめる回路ブロックである。図１９にはＸデコーダＸ−ＤＥＣとＹデコーダＹ−ＤＥＣ及びメモリアレーＭＡの詳細構成を示している。メモリアレーＭＡは複数のサブワードドライバブロックＳＷＤＢと複数のセンスアンプブロックＳＡＢとそれらに囲われた複数のサブメモリアレーＡＲＹ及び、クロスエリアＸＡからなる。メインワードドライバブロックＭＷＤＢは、階層ワード線構成におけるメインワード線を出力する回路ブロックである。
【００４３】
以上、本発明のいずれの実施例においても、１つのセンスアンプブロックに対して１つのメモリアレーが接続される非共有センスアンプ構成で説明しているが、汎用ＤＲＡＭ等で用いられているようなセンスアンプブロックの両側のメモリアレーでセンスアンプブロックを共有する共有センスアンプ方式にも適用することも可能である。この場合、隣接するアレーでセンスアンプブロックを１つ用意すればよいので、面積低減効果がある。また、さらに、１つのサブアレーの両側にセンスアンプブロックを配置して、メモリアレー内のデータ線対を両側のセンスアンプブロックのいずれかのセンスアンプに接続するセンスアンプ千鳥配置構成のアレーに適用することも可能である。この場合、センスアンプのレイアウトピッチがデータ線対のピッチの２倍にできるため、センスアンプブロック内のレイアウトが容易になる利点がある。また、共有センスアンプ構成かつセンスアンプ千鳥配置構成のアレーにも適用することができる。この場合、チップ面積削減効果とレイアウトの容易化する利点がある。
【００４４】
次に、本半導体装置の動作について図１５と図１６を用いて説明する。図１６にはタイミングチャートを示す。本構成では、１回のリード或いはライトサイクルで、入出力ピン１本あたり４データが入出力される４ビットプリフェッチで、さらにこの４ビットをバースト長４として出力する場合を想定している。このプリフェッチ動作は、同時に読み出した４ビットのパラレルデータをアドレスにしたがって、パラレル−シリアル変換し、外部に出力する。ライト時は、この逆で、４ビットのシリアルデータを、パラレル変換してアレーに転送する。本構成でのタイミングは、ライト・リードのサイクル時間が、２クロックサイクル、リードコマンド入力からリードデータ出力までの遅延時間は、１．５クロックサイクルを想定しているが、これに限られるわけではない。まず、ライト動作の説明を行なう。データバッファ、アドレスバファは初期化されているものとする。ライトコマンド入力されると同時に対応するアドレスＡ００−Ａ０ｎが入力される。レイトライト動作を行なう場合、ライトデータＷ００−Ｗ０３は、この入力されたコマンドからクロックサイクルの１クロック遅れて入力される。ライトデータＷ００−Ｗ０３及び対応したアドレスＡ００−Ａ０ｎはそれぞれ、次のライトコマンドが入力されるまでデータバッファ１、アドレスバッファ１に保持される。図１６のように、続くサイクルでさらにライトコマンドＷＡ１が入力されると、データバッファ１及びアドレスバッファ１に保持されていたライトデータＷ００−Ｗ０３及びアドレスＡ００−Ａ０ｎはそれぞれデータバッファ２、アドレスバッファ２に転送され、次のライトコマンドが入力されるまで保持される。これ引き続き、本サイクルで入力されたライトデータＷ１０−Ｗ１３がデータバッファ１に保持され、対応するアドレスＡ１０−Ａ１ｎがアドレスバッファ２に送られ、次のライトコマンドが入力されるまで保持される。続くサイクルで、さらにライトコマンドＷＡ２が入力されると、アドレスバッファ２のアドレスＡ００−Ａ０ｎがマルチプレクサＭＵＸからＸデコーダ、Ｙデコーダに送られ、そこで特定のアドレスが選択される。同時に、データバッファ２に保持されていたデータＷ００−Ｗ０３がＩＯ制御部に送られメモリアレーの特定アドレスに書き込まれる。これと同時にデータバッファ１及びアドレスバッファ１に保持されていたライトデータＷ１０−Ｗ１３及びアドレスＡ１０−Ａ１ｎはそれぞれデータバッファ２、アドレスバッファ２に転送され、次のライトコマンドが入力されるまで保持される。これに引き続き、本サイクルで入力されたライトデータＷ２０−Ｗ２３がデータバッファ１に保持され、対応するアドレスＡ２０−Ａ２ｎがアドレスバッファ２に送られ、次のライトコマンドが入力されるまで保持される。このように、過去２回分のライトデータを保持することにより、ライトデータを特定のアドレスを活性化するのと同時にメモリアレーに転送することが可能となり、センス前にライトデータをセンスアンプに書き込むことが可能となる。
【００４５】
次にリード動作を説明する。図１６にはライトコマンドＷ２の後にリードコマンド及びアドレスが入力されている例を示している。この場合、入力されたアドレスＡ３０−Ａ３ｎは図１５のアドレス比較回路とマルチプレクサＭＵＸに転送され、アドレスバッファ１及びアドレスバッファ２に保持されているアドレスと比較される。比較結果が不一致の場合には、図１６に示すように，メモリアレーの特定のアドレスが活性化され、そこから読み出したリードデータＲ３０−Ｒ３３が出力バッファに転送され、外部に出力される。一方、図１６のリードコマンドＲ２のように、アドレスバッファ１に保持されているアドレスＡ１０−Ａ１ｎと同じアドレスが入力されると、アドレス比較回路から一致信号ＨＩＴ１が出力される。これをデータマルチプレクサが受けて、一致したアドレスに対応したデータバッファ１から保持しているデータＷ１０−Ｗ１ｎを出力バッファに転送し、出力データＲ１０−Ｒ１ｎとしてそのデータが外部に出力される。入力されたアドレスがアドレスバッファ２に保持されているアドレスの場合は、アドレス比較回路から一致信号ＨＩＴ２が出力される。これをデータマルチプレクサが受けて、一致したアドレスに対応したデータバッファ２から保持しているデータを出力バッファに転送し、出力データとしてそのデータが外部に出力される。また、アドレスバッファ１及びアドレスバッファ２共に一致した場合には、アドレスバッファ１に対応したデータバッファ１のデータが出力バッファで有効となり、そのデータが外部に出力される。
【００４６】
本構成の利点について述べる。図１６で示しているようなリード・ライトのサイクル時間が短い場合や、ライトサイクルで入力されるライトデータが次のサイクルのコマンド入力と重なる場合や、レイトライトのようなライトデータがライトコマンドよりも後に入力される場合では、入力されたサイクルと同じサイクルで、メモリセルまで書き込むことは困難である。さらに、ライトサイクルが２回連続で行なわれると、バーストの最後のデータは、次のサイクルの途中で入力されることから、次のサイクルにおいてもアレーに転送し、書き込むと書き込み時間が短いため、書き込み電圧が低下する。本構成では、内部の２段のアドレス、データバッファによって、ライトコマンドが入力されるたびに１段ずつ転送し、２回後のライトサイクルで実際にメモリアレーに転送することで、センス前にセンスアンプに書き込みデータを転送することができる。これにより、センス前書き込みを十分に行なうことができる。これより、書き込み時間を十分に確保できるため、十分な書き込み特性を得ることができる。
【００４７】
本発明を適用する別の半導体装置全体について図１７及び図１８を用いて説明する。前述の図１５、図１６はメモリアレーの外部のバッファで２つのライトデータとアドレスを保持している構成であったが、図の構成では、ライトデータとアドレスを１つだけ保持している場合のブロック図である。前述の構成に比べて、コマンド入力間隔に比べて、リード及びライトのサイクル時間が十分短い場合には、本構成の方がアドレス及びデータの制御が容易にできる。ライトコマンド入力されると同時に対応するアドレスＡ００−Ａ０ｎが入力される。ライトデータＷ００−Ｗ０３は、レイトライト動作により１クロック後に入力される。ライトデータＷ００−Ｗ０３及び対応したアドレスＡ００−Ａ０ｎはそれぞれ、次のライトコマンドが入力されるまでデータバッファ１、アドレスバッファ１に保持される。図１８のように、続くサイクルでさらにライトコマンドＷ１が入力されると、アドレスバッファ１のアドレスＡ００−Ａ０ｎがマルチプレクサＭＵＸからＸデコーダ、Ｙデコーダに送られ、そこで特定のアドレスが選択される。同時に、データバッファ１に保持されていたデータＷ００−Ｗ０３がＩＯ制御部に送られメモリアレーの特定アドレスに書き込まれる。本サイクルで入力されたライトデータＷ１０−Ｗ１３はデータバッファ１に保持され、対応するアドレスＡ１０−Ａ１ｎがアドレスバッファ１に転送され、次のライトコマンドが入力されるまで保持される。このように、過去１回分のライトデータを保持することにより、ライトデータを特定のアドレスを活性化するのと同時にメモリアレーに転送することが可能となり、センス前にライトデータをセンスアンプに書き込むことが可能となる。
【００４８】
次にリード動作を説明する。図１８にはライトコマンドＷ１の後にリードコマンド及びアドレスが入力されている例を示している。この場合、入力されたアドレスＡ２０−Ａ２ｎは図１７のアドレス比較回路とマルチプレクサＭＵＸに転送され、アドレスバッファ１に保持されているアドレスと比較される。比較結果が不一致の場合には、図１８にあるように，メモリアレーの特定のアドレスが活性化され、そこから読み出したリードデータＲ００−Ｒ０３が出力バッファに転送され、外部に出力される。一方、一致した場合には、一致信号ＨＩＴが活性化し、前述の図１５，１６のようにデータバッファ１に保持しているデータが出力バッファに転送され、そのデータが外部に出力される。
【００４９】
本構成の利点について述べる。本構成は、データ入出力がサイクル時間内に終わるようなサイクル時間の比較的長いアレーに適用するのが望ましい。同一サイクル内に書き込む方式に比べて、本構成のように、内部に１段のアドレスとデータのバッファを設け、次のライトサイクルのセンスする前にセンスアンプに書き込むことにより、書き込みデータをメモリセルに書き込む時間が十分に確保できる。これにより、ライト非選択のメモリセル再書き込み電圧とライト選択のメモリセルの書き込み電圧を同等にすることができ、十分な書き込み電圧を得ることができ、高速ライトサイクルを実現できる。また、前述の図１５、図１６の構成に比べて、本構成では、内部構成を簡易化できる利点がある。
【００５０】
本発明を適用する半導体装置の望ましい電圧条件について述べる。外部電源電圧は、２．５Ｖもしくは、１．８、１．５Ｖ程度である。アレー電圧ＶＤＬ及び、周辺回路電圧ＶＣＬは、外部電源電圧ＶＤＤと同一でも、内部電源降圧回路により、低電圧化してもよい。低電圧化すると、消費電力を低減できる利点がある。特に、アレー電圧ＶＤＬを低電圧化すると、データ線の充放電電力が低減できるため、低消費電力には効果的である。さらに、低電圧化を行なうとワード線振幅電圧ＶＰＰも低減できるため、メモリセルトランジスタの耐圧に余裕ができる利点がある。データ線プリチャージレベルＶＤＬＲはアレー電圧の１／２とすると、’Ｈ’及び’Ｌ’の信号量が均等に出力されるため望ましいうえに、データ線の充放電電流による消費電流を小さくすることができる。また、２セル／ビットのアレーを用いた場合には、通常の１セル／ビットのアレーに比べて信号量が２倍発生するので、たとえば、１Ｖ以下低アレー電圧に向いている。また、１セル／ビットのアレーと比べて、２セル／ビットのアレーでは、１ビットを相補で記憶しているので、データ線のプリチャージレベルを低電圧レベルＶＳＳから高電圧レベルＶＤＬのいずれの値に設定しても、データ線対上に信号が現われる。そのため、プリチャージレベルを高電圧レベルＶＤＬにすることで、センスアンプの増幅速度を向上させることができる。また、アレー電圧を低電圧化すると、通常のＤＲＡＭアレーでは反転書き込みセルの書き込みの速度が低下し、高速サイクル下では書き込み電圧が低くなることからデータ保持時間が短くなる問題がある。一方で本構成では、低電圧化しても再書き込みセルとライト選択セルでの書き込み時間の差を小さくできるため、書き込み電圧に差が小さい。このため、低電圧で高速サイクルにしても書き込み特性が悪化してデータ保持時間が短くなるようなことが避けられるので、低電圧での高速動作に向いている。
【００５１】
これまで、ＤＲＡＭに限って説明してきたが、本構成は、論理混載ＤＲＡＭ或いは、論理混載メモリのアレー部分に適用可能である。混載メモリの場合には、論理部分とメモリ部分との間のピン数の制限がほとんどないため、ライトコマンドと同じ或いは直後に、大量のデータを一括してメモリアレーに転送することが可能である。そのため、本構成では、ライトサイクルの高速化が可能となる利点がある。また、混載メモリでは、独自タイミングでの動作を行なうことができるため、ライトデータをライトコマンドと同時、或いはライトコマンドよりも前に入力することも可能となり、本構成を行なうことで、読み出しセルへの悪影響を防止しつつ、ライトサイクルの高速化が実現できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図２】第１の実施例の動作波形図の例である。
【図３】第１の実施例の変形例である。
【図４】本発明の第２の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図５】第２の実施例の動作波形図の例である。
【図６】第２の実施例の変形例である。
【図７】本発明の第３の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図８】第３の実施例の動作波形図の例である。
【図９】第３の実施例の変形例である。
【図１０】第３の実施例の動作波形図の例である。
【図１１】本発明の第４の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図１２】第４の実施例の動作波形図の例である。
【図１３】メモリアレーのレイアウト例を示した図である。
【図１４】クロスカップル部分のレイアウト例を示した図である。
【図１５】本発明を適用するＤＲＡＭのブロック図の例である。
【図１６】図１５のＤＲＡＭの内部動作を示した図である。
【図１７】本発明を適用するＤＲＡＭのブロック図の例である。
【図１８】図１６のＤＲＡＭの内部動作を示した図である。
【図１９】メモリアレー部分のブロック図である。
【図２０】従来のセンスアンプブロックとその周辺を含む構成図である。
【図２１】従来方式でセンス前書き込みを行なった場合の波形図である。
【符号の説明】
【００５３】
ＳＡＢ：センスアンプブロック、ＸＡ：クロスエリア、ＡＲＹ：メモリアレイ部ＤＬｔ、ＤＬ０ｔ、ＤＬ１ｔ、…ＤＬｎｔ、ＤＬｂ、ＤＬ０ｂ、ＤＬ１ｂ、…ＤＬｎｂ：データ線、ＤＩＯ０ｔ、ＤＩＯ１ｔ、…ＤＩＯｎｔ、ＤＩＯ０ｂ、ＤＩＯ１ｂ、…ＤＩＯｎｂ：データ線出力端子、ＳＮ０、ＳＮ１…、ＳＮ０ｔ／ｂ、ＳＮ１ｔ／ｂ…：メモリセルストレージノード、ＩＯｔ／ｂ、ＩＯ１ｔ／ｂ、ＩＯ０ｔ／ｂ：入出力線、ＩＯＧ：出力回路、ＤＳ：ダイレクトセンスアンプ、ＤＳＤ：ダイレクトセンスアンプドライバ、ＰＣ、ＰＣ１：データ線プリチャージ回路、ＣＣ：クロスカップル回路、ＭＣ：メモリセル、ＰＬ：プレート電極、ＳＮ、ＳＮ０、ＳＮ１…、ＳＮ０ｔ／ｂ、ＳＮ１ｔ／ｂ、…：ストレージノード、ＹＳ０、ＹＳ１，…ＹＳ０１，ＹＳ２３，…ＹＳｎ：Ｙ選択線、ＳＮＤ：ＮＭＯＳセンスアンプドライバ、ＳＰＤ：ＰＭＯＳセンスアンプドライバ、ＮＣＳ：クロスカップルＮＭＯＳコモンソース線、ＰＣＳ：クロスカップルＰＭＯＳコモンソース線、ＮＳ０，ＮＳ１，…ＮＳ０１，ＮＳ２３，…：クロスカップルＮＭＯＳソースノード、ＰＳ０，ＰＳ１，…、ＰＳ０１，ＰＳ２３，…：クロスカップルＰＭＯＳソースノード、ＶＤＬＲ：データ線プリチャージレベル、ＶＳＳ：グランドレベル、ＶＤＬ：データ線振幅電圧、ＶＣＬ：周辺回路電源電圧、ＶＰＰ：ワード線用昇圧電源電圧、φＰＣＢ、φＰＣ：プリチャージ信号、φｎ：センスアンプＮＭＯＳ活性化信号、φｐ：センスアンプＰＭＯＳ活性化信号、ＷＬ：ワード線、ＶＣＣ：外部電圧、ＭＡ：メモリアレー、ＸＤＥＣ：Ｘアドレスデコーダ回路、ＹＤＥＣ、Ｙアドレスデコーダ回路、Ｆ：最小加工寸法、ＳＮＣＴ：ストレージノードコンタクト、ＤＬＣＴ：データ線コンタクト、Ｌ：拡散層、ＭＵＸ：マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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