(57)【要約】【課題】過充電を防止することができるとともに、過充電防止に伴う蓄電素子の短絡を防止することができる過充電防止方法等を提供する。【解決手段】交流電圧が給電される一方の入力端子と第１の電源ラインとの間に接続された第１のスイッチ部と、交流電圧が給電される他方の入力端子と前記第１の電源ラインとの間に接続された第２のスイッチ部と、前記一方の入力端子と前記第２の電源ラインとの間に接続された第３のスイッチ部と、前記他方の入力端子と前記第２の電源ラインとの間に接続された第４のスイッチ部とからなるブリッジ整流回路に接続された蓄電素子に対する過充電防止方法において、前記第１および第２のスイッチ部または前記第３および第４のスイッチ部を同時にオン状態とし、前記一方の入力端子および前記他方の入力端子を介して閉ループ経路を形成する。【選択図】　　　図１
2004032980.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧が給電される一方の入力端子と第１の電源ラインとの間に接続された第１のＰチャネルＭＯＳＦＥＴと、交流電圧が給電される他方の入力端子と前記第１の電源ラインとの間に接続された第２のＰチャネルＭＯＳＦＥＴと、前記一方の入力端子と前記第２の電源ラインとの間に接続された第１のＮチャネルＭＯＳＦＥＴと、前記他方の入力端子と前記第２の電源ラインとの間に接続された第２のＮチャネルＭＯＳＦＥＴとからなるブリッジ整流回路に接続された蓄電素子に対する過充電防止方法において、
前記第１のＰチャネルＭＯＳＦＥＴおよび第２のＰチャネルＭＯＳＦＥＴ、または前記第１のＮチャネルＭＯＳＦＥＴおよび第２のＮチャネルＭＯＳＦＥＴのいずれか一組のＭＯＳＦＥＴを同時にオン状態とし、前記一方の入力端子および前記他方の入力端子を介して閉ループ経路を形成することを特徴とする過充電防止方法。
【請求項２】
交流電圧が給電される一方の入力端子と第１の電源ラインとの間に接続された第１のＰチャネルＭＯＳＦＥＴと、
交流電圧が給電される他方の入力端子と前記第１の電源ラインとの間に接続された第２のＰチャネルＭＯＳＦＥＴと、
前記一方の入力端子と前記第２の電源ラインとの間に接続された第１のＮチャネルＭＯＳＦＥＴと、
前記他方の入力端子と前記第２の電源ラインとの間に接続された第２のＮチャネルＭＯＳＦＥＴと、
前記第１のＰチャネルＭＯＳＦＥＴ、前記第２のＰチャネルＭＯＳＦＥＴ、前記第１のＮチャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯＳＦＥＴにより形成されるブリッジ整流回路に接続された蓄電素子と、
前記第１のＰチャネルＭＯＳＦＥＴおよび第２のＰチャネルＭＯＳＦＥＴ、または前記第１のＮチャネルＭＯＳＦＥＴおよび第２のＮチャネルＭＯＳＦＥＴのいずれか一組のＭＯＳＦＥＴを同時にオン状態とし、前記一方の入力端子および前記他方の入力端子を介して閉ループ経路を形成する閉ループ形成手段と、
を備えたことを特徴とする充電回路。
【請求項３】
交流電力を発電する発電装置と、
前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のＰチャネルＭＯＳＦＥＴと、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のＰチャネルＭＯＳＦＥＴと、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第１のＮチャネルＭＯＳＦＥＴと、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第２のＮチャネルＭＯＳＦＥＴと、前記第１および第２の電源ライン間に接続され、前記第１のＰチャネルＭＯＳＦＥＴ、前記第２のＰチャネルＭＯＳＦＥＴ、前記第１のＮチャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯＳＦＥＴによって整流された充電電流により蓄電する蓄電素子と、前記蓄電素子の充電電圧を検出し、検出された充電電圧が予め定めた所定の電圧を越えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第１および第２のＮチャネルＭＯＳＦＥＴをオフ状態にするとともに、前記第１および第２のＰチャネルＭＯＳＦＥＴをオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段とからなる充電回路と、
前記蓄電素子から給電される電力によって動作する処理回路と
を具備することを特徴とする電子機器。
【請求項４】
交流電力を発電する発電装置と、
前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のＰチャネルＭＯＳＦＥＴと、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のＰチャネルＭＯＳＦＥＴと、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第１のＮチャネルＭＯＳＦＥＴと、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第２のＮチャネルＭＯＳＦＥＴと、前記第１および第２の電源ライン間に接続され、前記第１のＰチャネルＭＯＳＦＥＴ、前記第２のＰチャネルＭＯＳＦＥＴ、前記第１のＮチャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯＳＦＥＴによって整流された充電電流により蓄電する蓄電素子と、前記蓄電素子の充電電圧を検出し、検出された充電電圧と予め定められた所定の電圧を超えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第１および第２のＮチャネルＭＯＳＦＥＴをオフ状態にするとともに、前記第１および第２のＰチャネルＭＯＳＦＥＴをオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段とからなる充電回路と、
前記蓄電素子から給電される電力によって動作し、時刻を計時する計時回路と
を具備することを特徴とする時計。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、過充電を防止するのに好適な過充電防止方法、充電回路および過充電防止方法および充電回路を用いた電子機器および時計に関する。
【０００２】
【従来の技術】
一般に、発電機によって発電された交流電圧を大容量コンデンサ、二次電池等の蓄電器に充電する充電回路においては、交流電圧を全波整流するための整流回路として、ダイオードブリッジ回路が用いられる。しかしながら、ダイオードブリッジ回路では、ダイオード２個分の電圧降下による損失が発生する。
従って、腕時計のように、小型、携帯型の電子機器で、小振幅の交流電圧を発電する発電機を用いるような場合には、ダイオードブリッジ回路による損失の影響が大きく、ダイオードブリッジ回路を整流回路として用いることは適さないこととなる。そこで、ダイオードに代えてトランジスタを用いた同期整流回路が提案されている。
【０００３】
図２３は、従来の同期整流回路を用いた充電回路の一構成例を示す回路図である。
図２３において、充電回路は、コンパレータＣＯＭ１Ａ，ＣＯＭ１Ｂ、コンパレータＣＯＭ２Ａ，ＣＯＭ２Ｂ、ＰチャンネルＦＥＴＭＰ１，ＭＰ２、ＮチャンネルＦＥＴＭＮ１，ＭＮ２および充電電流を蓄電する大容量コンデンサＣ（充電素子）を備えて構成されている。
コンパレータＣＯＭ１Ａは、発電機ＡＧに接続された入力端子ＡＧ１の出力電圧Ｖ１と電源Ｖｄｄの電圧とを比較する。また、コンパレータＣＯＭ１Ｂは、発電機ＡＧに接続された入力端子ＡＧ２の出力電圧Ｖ２と電源Ｖｄｄの電圧とを比較する。
コンパレータＣＯＭ２Ａは、入力端子ＡＧ１の出力電圧Ｖ１と電源Ｖｓｓの電圧とを比較する。また、コンパレータＣＯＭ２Ｂは、入力端子ＡＧ２の出力電圧Ｖ２と電源Ｖｓｓの電圧とを比較する。
ＰチャンネルＦＥＴＭＰ１は、コンパレータＣＯＭ１Ａによってオン／オフ制御され、ＰチャンネルＦＥＴＭＰ２は、コンパレータＣＯＭ１Ｂによってオン／オフ制御される。
ＮチャンネルＦＥＴＭＮ１は、コンパレータＣＯＭ２Ａによってオン／オフ制御され、ＮチャンネルＦＥＴＭＮ２は、コンパレータＣＯＭ２Ｂによってオン／オフ制御される。
また、Ｄ１〜Ｄ４は、各ＭＯＳＦＥＴの寄生ダイオードである。
【０００４】
次に、図２４は、上述した充電回路の動作を説明するためのタイミングチャートである。
発電機ＡＧは、入力端子ＡＧ１，ＡＧ２に、互いに１８０°の位相差がある出力電圧Ｖ１，Ｖ２を出力する。ＰチャネルＦＥＴＭＰ１は、発電機ＡＧの出力電圧Ｖ１が電源電圧Ｖｄｄ以上となると、コンパレータＣＯＭ１Ａによってオン状態となる。
これに対して、ＮチャネルＦＥＴＭＮ２は、発電機ＡＧの出力電圧Ｖ２が電源電圧Ｖｓｓ以下となると、コンパレータＣＯＭ２Ｂによってオン状態となる。同様に、ＰチャネルＦＥＴＭＰ２は、発電機ＡＧの出力電圧Ｖ２が電源電圧Ｖｄｄ以上となると、コンパレータＣＯＭ１Ｂによってオン状態となり、ＮチャネルＦＥＴＭＮ１は、発電機ＡＧの出力電圧Ｖ１が電源電圧Ｖｓｓ以下となると、コンパレータＣＯＭ２Ａによってオン状態となる。
したがって、ＰチャネルＦＥＴＭＰ１とＮチャネルＦＥＴＭＮ２とがオン状態とになった場合と、ＰチャネルＦＥＴＭＰ２とＮチャネルＦＥＴＭＮ１とがオン状態になった場合とにおいて、発電機ＡＧからの充電電流ｉが矢印の経路で大容量コンデンサＣに流れ、充電されることになる。このように、トランジスタを用いた同期整流回路においても、全波整流されることが分かる。
【０００５】
【発明が解決しようとする課題】
ところで、このような充電回路にあっては、大容量コンデンサＣの充電電圧が所定電圧を越えると、過充電の状態となり、劣化して充電効率が落ちてしまうという問題があった。
【０００６】
本発明は上述した事情に鑑みてなされたものであり、過充電を防止することができるとともに、過充電防止に伴う蓄電素子の短絡を防止することができる過充電防止方法、充電回路、電子機器および時計を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明の第１の態様は、交流電圧が給電される一方の入力端子と第１の電源ラインとの間に接続された第１のスイッチ部と、交流電圧が給電される他方の入力端子と前記第１の電源ラインとの間に接続された第２のスイッチ部と、前記一方の入力端子と前記第２の電源ラインとの間に接続された第３のスイッチ部と、前記他方の入力端子と前記第２の電源ラインとの間に接続された第４のスイッチ部とからなるブリッジ整流回路に接続された蓄電素子に対する過充電防止方法において、前記第１および第２のスイッチ部または前記第３および第４のスイッチ部を同時にオン状態とし、前記一方の入力端子および前記他方の入力端子を介して閉ループ経路を形成することを特徴としている。
さらに、本発明は、前記第１および第２のスイッチ部は、ＰチャネルＭＯＳＦＥＴであり、前記第３および第４のスイッチ部は、ＮチャネルＭＯＳＦＥＴであることを特徴としている。
【０００８】
また、本発明は、交流電圧が給電される各入力端子の一方の端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較部と、前記第１の電源ラインと前記一方の入力端子との間に接続され、前記第１の比較部によりオン／オフ制御される第１のスイッチ部と、前記各入力端子の他方の端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較部と、前記第１の電源ラインと前記他方の入力端子との間に接続され、前記第２の比較部によりオン／オフ制御される第２のスイッチ部と、前記一方の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較部と、前記第２の電源ラインと前記一方の入力端子との間に接続され、前記第３の比較部によりオン／オフ制御される第３のスイッチ部と、前記他方の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較部と、前記第２の電源ラインと前記他方の入力端子との間に接続され、前記第４の比較部によりオン／オフ制御される第４のスイッチ部と、前記第１および第２の電源ライン間に接続される蓄電素子とを備え、前記入力端子に供給される交流電圧を整流して前記蓄電素子に電力を充電する充電回路に用いられる過充電防止方法であって、前記蓄電素子の充電電圧を検出するステップと、検出された充電電圧が予め定めた所定の電圧を超えたか否かを判別するステップと、前記充電電圧が前記所定の電圧を越えた場合には、前記第１および第２のスイッチ部、または前記第３および第４のスイッチ部をオフ状態にするステップと、前記第１および第２のスイッチ部、または前記第３および第４のスイッチ部を同時にオン状態とし、前記一方の入力端子と前記他方の入力端子との間に閉ループ経路を形成するステップと、を有することを特徴としている。さらに本発明は、前記検出された充電電圧が予め定めた所定の電圧を超えたか否かを判別するステップは、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧を前記基準電圧と比較するステップを備えたことを特徴としている。さらに本発明は、前記閉ループ経路を形成するステップにおいて、前記第１および第２のスイッチ部をオン状態とすることを特徴としている。
【０００９】
さらに前記閉ループ経路を形成するステップにおいて、前記第３および第４のスイッチ部をオフ状態にした後、前記第１および第２のスイッチ部をオン状態とすることを特徴としている。
さらに本発明は、前記第１ないし第４のスイッチ部を通常の充電動作に復帰させる際、前記第１および第２のスイッチ部を復帰させた後、前記第３および第４のスイッチ部を復帰させるステップを有することを特徴としている。
さらにまた、本発明は、前記閉ループ経路を形成するステップにおいて、前記第３および第４のスイッチ部がオフ状態であることを契機に、前記第１および第２のスイッチ部をオン状態とすることを特徴としている。
さらに本発明は、前記閉ループ経路を形成するステップにおいて、前記第３および第４のスイッチ部をオン状態とすることを特徴としている。
さらに本発明は、前記閉ループ経路を形成するステップにおいて、前記第１および第２のスイッチ部をオフ状態にした後、前記第３および第４のスイッチ部をオン状態とすることを特徴としている。
さらにまた本発明は、前記第１ないし第４のスイッチ部を通常の充電動作に復帰させる際、前記第３および第４のスイッチ部を復帰させた後、前記第１および第２のスイッチ部を復帰させるステップを有することを特徴とする。
さらにまた本発明は、前記閉ループ経路を形成するステップにおいて、前記第１および第２のスイッチ部がオフ状態であることを契機に、前記第３および第４のスイッチ部をオン状態とすることを特徴としている。
さらにまた本発明は、前記蓄電素子の充電電圧を検出するステップにおいては、前記充電電圧の検出を所定のサンプリング間隔毎に間欠的に行うことを特徴としている。
【００１０】
また、本発明の第２の態様は、交流電圧が給電される一方の入力端子と第１の電源ラインとの間に接続された第１のスイッチ手段と、交流電圧が給電される他方の入力端子と前記第１の電源ラインとの間に接続された第２のスイッチ手段と、前記一方の入力端子と前記第２の電源ラインとの間に接続された第３のスイッチ手段と、前記他方の入力端子と前記第２の電源ラインとの間に接続された第４のスイッチ手段と、前記第１のスイッチ手段、前記第２のスイッチ手段、前記第３のスイッチ手段および前記第４のスイッチ手段により形成されるブリッジ整流回路に接続された蓄電素子と、前記第１のスイッチ手段および第２のスイッチ手段または前記第３のスイッチ手段および第４のスイッチ手段を同時にオン状態とし、前記一方の入力端子および前記他方の入力端子を介して閉ループ経路を形成する閉ループ形成手段と、を備えたことを特徴としている。
さらに本発明の前記閉ループ形成手段は、前記第３のスイッチ手段および前記第４のスイッチ手段をオフ状態とした後に前記第１のスイッチ手段および前記第２のスイッチ手段を同時にオン状態とし、あるいは、前記第１のスイッチ手段および前記第２のスイッチ手段をオフ状態とした後に前記第３のスイッチ手段および前記第４のスイッチ手段を同時にオン状態とすることを特徴としている。
【００１１】
また、第１および第２の入力端子に給電される交流電圧を整流して第１および第２の電源ラインの間に設けられた蓄電素子に電荷を充電する充電回路において、前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のスイッチ手段と、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第３のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第４のスイッチ手段と、前記第１および第２の電源ライン間に接続され、前記第１ないし第４のスイッチ手段によって整流された充電電流により蓄電する蓄電素子と、
前記蓄電素子の充電電圧を検出し、検出された充電電圧が予め定めた所定の電圧を超えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第３および第４のスイッチ手段をオフ状態にするとともに、前記第１および第２のスイッチ手段をオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段と、を備えたことを特徴としている。
【００１２】
さらに本発明は、前記所定電圧比較手段は、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧が前記基準電圧を超えたか否かを検出することを特徴としている。
さらに本発明の前記閉ループ形成手段は、前記所定電圧比較手段において前記充電電圧が前記所定の電圧を越えたと検出された場合に、前記第１および第２のスイッチ手段をオン状態にする第１の制御信号を生成する第１の制御信号生成手段と、前記第１および第２のスイッチ手段がオン状態になる前に、前記第３および第４のスイッチ手段をオフ状態にする第２の制御信号を生成する第２の制御信号生成手段と、前記第１の比較手段と前記第１のスイッチ手段との間に接続され、前記第１の制御信号により前記第１のスイッチ手段をオン状態にする第１のゲート手段と、　前記第２の比較手段と前記第２のスイッチ手段との間に接続され、前記第１の制御信号により前記第２のスイッチ手段をオン状態にする第２のゲート手段と、　前記第３の比較手段と前記第３のスイッチ手段との間に接続され、前記第２の制御信号により前記第３のスイッチ手段をオフ状態にする第３のゲート手段と、　前記第４の比較手段と前記第４のスイッチ手段との間に接続され、前記第２の制御信号により前記第４のスイッチ手段をオフ状態にする第４のゲート手段と、を具備することを特徴としている。
【００１３】
さらに本発明の前記閉ループ形成手段は、前記所定電圧比較手段において前記充電電圧が前記所定の電圧を超えたと検出された場合に、前記第１および第２のスイッチ手段をオン状態とし、前記第３および第４のスイッチ手段をオフ状態にする制御信号を生成する制御信号生成手段と、前記第１の比較手段と前記第１のスイッチ手段との間に接続され、前記制御信号により前記第１のスイッチ手段をオン状態にする第１のゲート手段と、前記第２の比較手段と前記第２のスイッチ手段との間に接続され、前記制御信号により前記第２のスイッチ手段をオン状態にする第２のゲート手段と、前記第３の比較手段と前記第３のスイッチ手段との間に接続され、前記制御信号により前記第３のスイッチ手段をオフ状態にする第３のゲート手段と、前記第４の比較手段と前記第４のスイッチ手段との間に接続され、前記制御信号により前記第４のスイッチ手段をオフ状態にする第４のゲート手段と、前記第３のスイッチ手段がオフ状態であるときに、前記制御信号を前記第１のゲート手段に供給する第５のゲート手段と、前記第４のスイッチ手段がオフ状態であるときに、前記制御信号を前記第２のゲート手段に供給する第６のゲート手段と、を具備することを特徴としている。
さらに本発明の前記スイッチ手段は、トランジスタであることを特徴としている。
さらにまた本発明は、前記トランジスタと並列に寄生ダイオードが接続されていることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力は、旋回運動を行う回転錘と、前記回転錘の回転運動により起電力を発生する発電素子とを有する発電装置によって発電されることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力は、変形力が加えられる弾性部材と、前記弾性部材の元の形状に戻ろうとする復元力により回転運動を行う回転手段と、前記回転手段の回転運動により起電力を発生する発電素子とを有する発電装置によって発電されることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力は、変位が加えられると、圧電効果により起電力を発生する圧電素子を有する発電装置によって発電されることを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記蓄電素子の充電電圧の検出を所定のサンプリング間隔で間欠的に行うことを特徴としている。
【００１４】
また、本発明の第３の態様は、交流電力を発電する発電装置と、前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のスイッチ手段と、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第３のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第４のスイッチ手段と、前記第１および第２の電源ライン間に接続され、前記第１ないし第４のスイッチ手段によって整流された充電電流により蓄電する蓄電素子と、前記蓄電素子の充電電圧を検出し、検出された充電電圧が予め定めた所定の電圧を越えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第３および第４のスイッチ手段をオフ状態にするとともに、前記第１および第２のスイッチ手段をオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段とからなる充電回路と、前記蓄電素子から給電される電力によって動作する処理回路と、を具備することを特徴としている。
【００１５】
さらに本発明の前記所定電圧比較手段は、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧が前記基準電圧を超えたか否かを検出することを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記蓄電素子の充電電圧の検出を所定のサンプリング間隔で間欠的に行うことを特徴としている。
【００１６】
また、本発明の第４の態様は、交流電力を発電する発電装置と、前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のスイッチ手段と、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第３のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第４のスイッチ手段と、前記第１および第２の電源ライン間に接続され、前記第１ないし第４のスイッチ手段によって整流された充電電流により蓄電する蓄電素子と、前記蓄電素子の充電電圧を検出し、検出された充電電圧と予め定められた所定の電圧を超えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第３および第４のスイッチ手段をオフ状態にするとともに、前記第１および第２のスイッチ手段をオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段とからなる充電回路と、前記蓄電素子から給電される電力によって動作し、時刻を計時する計時回路と、を具備することを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧が前記基準電圧を超えたか否かを検出することを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記蓄電素子の充電電圧の検出を所定のサンプリング間隔で間欠的に行うことを特徴としている。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１８】
［１］　本発明の原理
図１は、本発明の過充電防止方法を説明するための充電回路の概要構成を示す回路図である。図２は、本発明による過充電防止方法の基本的な動作を説明するためのタイミングチャートである。
なお、図１では、一部構成要件（コンパレータ）を省略しているが、前述した図２３と同一の構成であり、対応する部分には同一の符号を付けて説明を省略する。
【００１９】
本発明による充電回路１００は、大容量コンデンサＣへの過充電を防止するために、大容量コンデンサＣへの充電電流ｉを所定の方法により遮断するリミッタ回路を備える。
すなわち、リミッタ回路は、大容量コンデンサＣの充電電圧が所定のしきい値に達すると、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とすることにより、通常の充電経路とは異なる閉ループ経路（図１を参照）を形成し、発電機ＡＧの交流電流を該矢印で示す閉ループ経路を流すことにより、大容量コンデンサＣへの過充電を防止する。
【００２０】
しかしながら、図１に示す構成において、リミッタ回路によりＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とさせた際に、図２に示すように、ＮチャンネルＦＥＴＭＮ１またはＭＮ２がオン状態にあると（斜線部）、大容量コンデンサＣが短絡し、該大容量コンデンサＣからの逆流電流（ショート電流）が発生するため、大容量コンデンサＣに蓄えられた電力が無駄に消費され、さらには大容量コンデンサＣ自体および回路部７にダメージを与えてしまう。
そこで、本発明では、ＰチャンネルＦＥＴＭＰ１またはＭＰ２のオン／オフ制御を行うことにより大容量コンデンサＣの過充電を防止し、さらに、ＮチャンネルＦＥＴＭＮ１，ＭＮ２をオン／オフ制御することにより、大容量コンデンサＣによるショート電流の発生を防止するのである。
【００２１】
［２］　第１実施形態
次に本発明の好適な第１実施形態について詳細に説明する。
［２．１］　第１実施形態の構成
図３は、第１実施形態による充電回路１００の構成を示す回路図である。なお、図２３に対応する部分には同一の符号を付けて説明を省略する。
図３において、検出回路１は、大容量コンデンサＣの充電電圧Ｖａを検出し、充電電圧Ｖａを図示しない所定の基準電圧と比較する。
そして、充電電圧Ｖａが基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭを制御回路２へ供給する。
【００２２】
制御回路２は、上記リミッタ信号ＳＬＩＭに対して、立ち上がりタイミングを遅延させた制御信号ＣＳ１と、立ち下がりタイミングを遅延させた制御信号ＣＳ２とを送出する。
ＡＮＤ回路３は、コンパレータＣＯＭＰ１ＡとＰチャンネルＦＥＴＭＰ１との間に介挿されており、反転入力端に供給される制御信号ＣＳ１によって、他方の入力端に供給されるコンパレータＣＯＭＰ１Ａの出力を無効とし、制御信号ＣＳ１が“Ｈ”レベルの間、“Ｌ”レベルの信号をＰチャンネルＦＥＴＭＰ１のゲートに供給する。
また、ＡＮＤ回路４は、コンパレータＣＯＭＰ１ＢとＰチャンネルＦＥＴＭＰ２との間に介挿されており、反転入力端に供給される制御信号ＣＳ１によって、他方の入力端に供給されるコンパレータＣＯＭＰ１Ｂの出力を無効とし、制御信号ＣＳ１が“Ｈ”レベルの間、“Ｌ”レベルの信号をＰチャンネルＦＥＴＭＰ２のゲートに供給する。
【００２３】
さらにまた、ＡＮＤ回路５は、コンパレータＣＯＭＰ２ＡとＮチャンネルＦＥＴＭＮ１との間に介挿されており、反転入力端に供給される制御信号ＣＳ２によって、他方の入力端に供給されるコンパレータＣＯＭＰ２Ａの出力を無効とし、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、“Ｌ”レベルの信号をＮチャンネルＦＥＴＭＮ１のゲートに供給する。
また、ＡＮＤ回路６は、コンパレータＣＯＭＰ２ＢとＮチャンネルＦＥＴＭＮ２との間に介挿されており、反転入力端に供給される制御信号ＣＳ２によって、他方の入力端に供給されるコンパレータＣＯＭＰ２Ｂの出力を無効とし、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、“Ｌ”レベルの信号をＮチャンネルＦＥＴＭＮ２のゲートに供給する。
【００２４】
このように、リミッタ信号ＳＬＩＭに対して、立ち上がりタイミングが遅延された制御信号ＣＳ１を、ＡＮＤ回路３，ＡＮＤ回路４の反転入力端に供給するとともに、立ち下がりタイミングを遅延した制御信号ＣＳ２を、ＡＮＤ回路５，ＡＮＤ回路６の反転入力端に供給することにより、ＮチャンネルＦＥＴＭＮ１およびＭＮ２のオフ時間を、ＰチャンネルＦＥＴＭＰ１およびＭＰ２のオン時間よりも長くなるように制御している。
より具体的には、リミッタ信号ＳＬＩＭが“Ｈ”レベルになると、まず、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１およびＭＰ２をオン状態とし、リミッタ信号ＳＬＩＭが“Ｌ”レベルになると、まず、ＰチャンネルＦＥＴＭＰ１およびＭＰ２を復帰させた後、ＮチャンネルＦＥＴＭＮ１およびＭＮ２を復帰させるようになっている。
【００２５】
次に、大容量コンデンサＣは、上述した同期整流回路により全波整流された、発電機ＡＧによる発生電力を充電し、並列に接続された回路部７へ駆動電力を供給する。該大容量コンデンサＣは、一定の耐圧を有し、仮に、耐圧を越えて充電を行うと、過充電の状態となり劣化して充電効率が低下するという特性を有している。なお、本実施形態では、大容量コンデンサＣを用いているが、これに限定されず、二次電池などを用いてもよい。
【００２６】
次に、図４は、上述した制御回路２の一構成例を示す回路ブロック図である。図４において、コンデンサ等を使用した遅延回路２ａは、検出回路１の出力であるリミッタ信号ＳＬＩＭを所定の時間だけ遅延し、リミッタ信号ＳＬＩＭ’としてＡＮＤ回路２ｂの一方の入力端、およびＯＲ回路２ｃの一方の入力端に供給する。ＡＮＤ回路２ｂは、その他方の入力端にリミッタ信号ＳＬＩＭが供給されており、上記遅延されたリミッタ信号ＳＬＩＭ’との論理積をとり、その結果を制御信号ＣＳ１として出力する。
すなわち、ＡＮＤ回路２ｂは、リミッタ信号ＳＬＩＭに対して、立ち上がりタイミングが所定時間だけ遅延された信号となる。なお、立ち下がりタイミングは、リミッタ信号ＳＬＩＭと同じである。
また、ＯＲ回路２ｃは、その他方の入力端にやはりリミッタ信号ＳＬＩＭが供給されており、上記遅延されたリミッタ信号ＳＬＩＭ’との論理和をとり、その結果を制御信号ＣＳ２として出力する。
すなわち、ＯＲ回路２ｃは、リミッタ信号ＳＬＩＭに対して、立ち下がりタイミングが所定時間だけ遅延された信号となる。なお、立ち上がりタイミングは、リミッタ信号ＳＬＩＭと同じである。
【００２７】
次に、本実施形態による充電回路が適用される一例について説明する。
図５は、充電回路が適用された（腕）時計の略構成を示す概念図である。図示のように、発電機ＡＧは、ロータ１４とステータ１５を備えており、２極磁化されたディスク状のロータ１４が回転するとステータ１５の出力用コイル１６に起電力が発生し、交流出力が取り出せるようになっている。
また、図５において、１３は腕時計本体ケース内で旋回運動を行う回転錘であり、１１は回転錘１３の回転運動を発電機ＡＧに伝達する輪列機構である。回転錘１３は腕時計を装着した人の腕の振りに応じて回転し、これに伴って発電機ＡＧから起電力が得られるようになっている。
【００２８】
発電機ＡＧから出力された交流電力は、充電回路１００によって全波整流され、大容量コンデンサＣに充電される。処理部９は、大容量コンデンサＣから供給される電力によって、時計装置８を駆動する。この時計装置８は、水晶発振器やカウンタ回路等で構成されており、水晶発振器で生成されるマスタクロック信号をカウンタ回路で分周し、この分周結果に基づいて時刻を計時し、ステッピングモータを駆動し、針を回動させている。
【００２９】
［２．２］　第１実施形態の動作
次に、第１実施形態に係わる充電回路１００の動作を、図面を参照して説明する。
ここで、図６は、第１実施形態に係わる充電回路１００の動作を説明するためのタイミングチャートである。なお、通常の充電動作については、前述した図２３に示すタイミングチャートと同じであるので説明を省略する。
充電電流ｉにより大容量コンデンサＣが充電される充電過程において、検出回路１によって、大容量コンデンサＣの充電電圧Ｖａが基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭが制御回路２へ供給される（図６（ａ））。制御回路２では、リミッタ信号ＳＬＩＭは、遅延回路２ａに供給されるとともに、そのままＡＮＤ回路２ｂの他方の入力端とＯＲ回路２ｃの他方の入力端とに供給される。
【００３０】
遅延回路２ａでは、上記リミッタ信号ＳＬＩＭが所定時間だけ遅延され、リミッタ信号ＳＬＩＭ’としてＡＮＤ回路２ｂの一方の入力端とＯＲ回路２ｃの一方の入力端とに供給される。
したがって、制御回路２からは、リミッタ信号ＳＬＩＭより所定時間だけ遅れて、“Ｈ”レベルとなる制御信号ＣＳ１が出力されるとともに、リミッタ信号ＳＬＩＭと同じタイミングで“Ｈ”レベルとなる制御信号ＣＳ２が出力される（図６（ａ）、（ｂ）、（ｃ）を参照）。
これにより、ＰチャンネルＦＥＴＭＰ１，ＭＰ２は、少なくとも、制御信号ＣＳ１が“Ｈ”レベルの間、オン状態となる（図６（ｅ）、（ｇ）を参照）。この結果、図３に示すように、通常の充電経路とは異なる閉ループ経路が形成される。
一方、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、オフ状態となる（図６（ｉ）、（ｋ）を参照）。これにより、発電機ＡＧの交流電流は、矢印で示す閉ループ経路を流れることになり、大容量コンデンサＣへの充電電流ｉがカットされ、過充電が防止される（図６（ｌ）を参照）。
【００３１】
このとき、制御信号ＣＳ１が“Ｈ”レベルになっている期間Ｔ１と、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２とを比べると、制御回路２で遅延されている分だけ、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２の方が長くなる。
すなわち、リミッタ動作においては、まず、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１およびＭＰ２をオン状態とする。
また、リミッタ解除動作においては、リミッタ信号ＳＬＩＭが“Ｌ”レベルになると、まず、ＰチャンネルＦＥＴＭＰ１およびＭＰ２を復帰させた後、ＮチャンネルＦＥＴＭＮ１およびＭＮ２を復帰させる。
【００３２】
従って、ＰチャンネルＦＥＴＭＰ１，ＭＰ２がオン状態となっている間、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、必ずオフ状態になる。
この結果、大容量コンデンサＣが短絡されないので、ショート電流も発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、大容量コンデンサＣおよび回路部７にダメージを与えることがない。
また、上記ＰチャンネルＦＥＴＭＰ１，ＭＰ２による閉ループ経路を介して発電機ＡＧに短絡電流（リミッタ電流ＩＬＩＭ）が流れると、コイル１６およびロータ１４において電磁ノイズが発生し、回路部５が誤動作する可能性がある。しかしながら、その一方で、短絡電流（リミッタ電流ＩＬＩＭ）により、ロータ１４の回転に電磁ブレーキがかかるため、端子電圧Ｖ１，Ｖ２が低下し、短絡電流（リミッタ電流ＩＬＩＭ）が小さくなるという、自己制御特性を有している。この結果、ロータ１４における電磁ノイズの発生が低減されることになる。
【００３３】
ところで、過充電を防止する方法としては、大容量コンデンサＣへの充電経路を開放することも考えられる。
しかしながら、そのように構成すると、開放した瞬間に発電機ＡＧで発生する逆起電力が回路素子（ＰチャンネルＦＥＴＭＰ１，ＭＰ２、ＮチャンネルＦＥＴＭＮ１，ＭＮ２、コンパレータＣＭＰ１Ａ，ＣＭＰ１Ｂ，ＣＭＰ２Ａ，ＣＭＰ２Ｂ）に印加するため、これらの回路素子の耐圧を大きくしなければならなくなる。
ところが、腕時計のように小型携帯機器の充電回路では、小型化を図るべく、耐圧の小さい回路素子を用いてＩＣ化を行っているので、耐圧を大きくすることは困難である。
この点、本実施形態では充電電圧Ｖａが所定電圧を越えると、入力端子ＡＧ１，ＡＧ２を介して閉ループ経路を形成するように構成したので、回路素子として耐圧の低いものを使用することができ、容易にＩＣ化でき、小型化を図ることができるという利点がある。
【００３４】
［２．３］　第１実施形態の効果
以上、説明したように第１実施形態によれば、大容量コンデンサＣの充電電圧Ｖａが基準電圧を上回ると、まず、ＮチャンネルＦＥＴＭＮ１，ＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とすることにより、充電経路とは異なる閉ループ経路を形成している。
従って、充電電圧Ｖａが大容量コンデンサＣの耐圧を越えることが無く、大容量コンデンサＣの過充電を防止できる。
さらに、大容量コンデンサＣが短絡されないので、ショート電流が発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、大容量コンデンサＣおよび回路部５にダメージを与えることがない。
また、第１実施形態によれば、充電経路とは異なる閉ループ経路を形成し、該閉ループ経路で発電電流を流すことにしている。
従って、大容量コンデンサＣの過充電を防止するようにしたので、耐圧の低い回路素子を使用でき、ＩＣ化が容易になる。
さらにまた、入力端子ＡＧ１，ＡＧ２を介して閉ループ経路を形成した場合には、ロータ１４の回転にショートブレーキが掛かるので、端子電圧Ｖ１，Ｖ２の振幅を自動的に下げることができ、コイル１６およびロータ１４における電磁ノイズの発生を低減することができる。
【００３５】
［３］　第２実施形態
上述した第１実施形態においては、充電経路とは異なる閉ループ経路を形成する際、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とする前に、まず、強制的にＮチャンネルＦＥＴＭＮ１，ＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とする構成であった。
これに対して、第２実施形態では、ＮチャンネルＦＥＴＭＮ１，ＭＮ２がオフ状態となっているときに、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とし、閉ループ経路を形成するものである。
【００３６】
［３．１］　第２実施形態の構成
図７は、第２実施形態による充電回路１０１の構成を示す回路図である。なお、図３に対応する部分には同一の符号を付けて説明を省略する。
図７において、充電回路１０１は、第１実施形態による充電回路１００の制御回路２が除かれ、新たに、ＡＮＤ回路２０，２１が加えられている。
また、検出回路１の機能は第１実施形態と同じであるが、検出回路１が出力するリミッタ信号ＳＬＩＭは、ＡＮＤ回路２０の一方の入力端に供給されるとともに、ＡＮＤ回路５，６の反転入力端、およびＡＮＤ回路２１の一方の入力端へ供給される。
また、ＡＮＤ回路２０の反転入力端には、ＡＮＤ回路５の出力信号、すなわちＮチャンネルＦＥＴＭＮ１のゲートへ供給される信号が供給されている。
さらに、該ＡＮＤ回路２０は、ＮチャンネルＦＥＴＭＮ１のゲートへ供給される信号が“Ｌ”レベルの場合、すなわちＮチャンネルＦＥＴＭＮ１がオフ状態の場合に、検出回路１からのリミッタ信号ＳＬＩＭ（“Ｈ”レベル）をＡＮＤ回路３の反転入力端へ供給する。
【００３７】
すなわち、ＰチャンネルＦＥＴＭＰ１は、ＮチャンネルＦＥＴＭＮ１がオフ状態の場合にのみ、リミッタ信号ＳＬＩＭによりオン状態となる。
また、ＡＮＤ回路２１の反転入力端には、ＡＮＤ回路６の出力信号、すなわちＮチャンネルＦＥＴＭＮ２のゲートへ供給される信号が供給されている。
さらに、該ＡＮＤ回路２１は、ＮチャンネルＦＥＴＭＮ２のゲートへ供給される信号が“Ｌ”レベルの場合、すなわちＮチャンネルＦＥＴＭＮ２がオフ状態の場合に、検出回路１からのリミッタ信号ＳＬＩＭ（“Ｈ”レベル）をＡＮＤ回路４の反転入力端へ供給する。
すなわち、ＰチャンネルＦＥＴＭＰ２は、ＮチャンネルＦＥＴＭＮ２がオフ状態の場合にのみ、リミッタ信号ＳＬＩＭによりオン状態となる。
【００３８】
［３．２］　第２実施形態の動作
次に、第２実施形態に係わる充電回路１０１の動作を、図面を参照して説明する。ここで、図８は、第２実施形態に係わる充電回路１０１の動作を説明するためのタイミングチャートである。なお、通常の充電動作については、前述した図２３に示したタイミングチャートと同じであるので説明を省略する。
充電電流ｉにより大容量コンデンサＣが充電される充電過程において、検出回路１によって、大容量コンデンサＣの充電電圧Ｖａが基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭがＡＮＤ回路２０の一方の入力端に供給されるとともに、ＡＮＤ回路５，６の反転入力端、およびＡＮＤ回路２１の一方の入力端へ供給される（図８（ａ）を参照）。
ＡＮＤ回路２０に供給された、リミッタ信号ＳＬＩＭ（“Ｈ”レベル）は、ＮチャンネルＦＥＴＭＮ１がオフ状態になると（図８（ｈ）を参照）、ＡＮＤ回路３の反転入力端へ供給され、ＰチャンネルＦＥＴＭＰ１のゲートがオン（“Ｌ”レベル）となり（図８（ｃ）を参照）、ＰチャンネルＦＥＴＭＰ１がオン状態となる。
【００３９】
また、ＡＮＤ回路２１に供給された、リミッタ信号ＳＬＩＭ（“Ｈ”レベル）は、ＮチャンネルＦＥＴＭＮ２がオフ状態であれば（図８（ｊ）を参照）、ＡＮＤ回路４の反転入力端へ供給される。
従って、ＰチャンネルＦＥＴＭＮ２のゲートがオン（“Ｌ”レベル）となり（図８（ｅ）を参照）、ＰチャンネルＦＥＴＭＰ２がオン状態となる。これにより、ＰチャンネルＦＥＴＭＰ１，ＭＰ２は、少なくとも、ＮチャンネルＦＥＴＭＮ１，ＭＮ２がオフ状態の期間にオン状態となる。
この結果、通常の充電経路とは異なる閉ループ経路が形成され、発電機ＡＧの交流電流（リミッタ電流ＩＬＩＭ）は、矢印で示す閉ループ経路を流れることになり、大容量コンデンサＣへの充電電流がカットされ、過充電が防止される。このとき、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、必ずオフ状態であるので、大容量コンデンサＣによるショート電流も発生せず、大容量コンデンサＣおよび回路部７にダメージを与えることがない。
【００４０】
［４］　第３実施形態
次に本発明の好適な第３実施形態について詳細に説明する。
［４．１］　第３実施形態の構成
図９は、第３実施形態による充電回路１０２の構成を示す回路図である。なお、図９において、図３の第１実施形態に対応する部分には同一の符号を付けて説明を省略する。
第３実施形態の充電回路１０２の構成が、図３の第１実施形態の充電回路１００の構成と異なる点は、大容量コンデンサＣの出力電圧ＶＳＳ’を昇圧して昇圧駆動電圧ＶＳＳを生成する昇圧回路４９と、昇圧駆動電圧ＶＳＳにより蓄電される補助コンデンサＣＳとを備え、回路部７、検出回路１、制御回路２並びにコンパレータＣＭＰ１Ａ，ＣＭＰ１Ｂ，ＣＭＰ２Ａ，ＣＭＰ２ＢおよびＡＮＤ回路３，４，５，６により構成される整流制御回路に昇圧駆動電圧ＶＳＳを供給して駆動するように構成している点である。
【００４１】
昇圧回路４９は、図１０に示すように、高容量コンデンサＣの高電位側端子に一方の端子が接続されたスイッチＳＷ１と、スイッチＳＷ１の他方の端子に一方の端子が接続され、他方の端子が高容量２次電源４８の低電位側端子に接続されたスイッチＳＷ２と、スイッチＳＷ１とスイッチＳＷ２との接続点に一方の端子が接続されたコンデンサ４９ａと、コンデンサ４９ａの他方の端子に一方の端子が接続され、他方の端子が高容量２次電源４８の低電位側端子に接続されたスイッチＳＷ３と、一方の端子が補助コンデンサ８０の低電位側端子に接続され、他方の端子がコンデンサ４９ａとスイッチＳＷ３との接続点に接続されたスイッチＳＷ４と、高容量２次電源４８の高電位側端子と補助コンデンサ８０の高電位側端子との接続点に一方の端子が接続されたスイッチＳＷ１１と、スイッチＳＷ１１の他方の端子に一方の端子が接続され、他方の端子が高容量２次電源４８の低電位側端子に接続されたスイッチＳＷ１２と、スイッチＳＷ１１とスイッチＳＷ１２との接続点に一方の端子が接続されたコンデンサ４９ｂと、コンデンサ４９ｂの他方の端子に一方の端子が接続され、スイッチＳＷ１２と高容量２次電源４８の低電位側端子との接続点に他方の端子が接続されたスイッチＳＷ１３と、一方の端子がコンデンサ４９ｂとスイッチＳＷ１３との接続点に接続され、他方の端子が補助コンデンサの低電位側端子に接続されたスイッチＳＷ１４と、スイッチＳＷ１１とスイッチＳＷ１２との接続点に一方の端子が接続され、コンデンサ４９ａとスイッチＳＷ３との接続点に他方の端子が接続されたスイッチＳＷ２１と、を備えて構成されている。
【００４２】
［４．２］　第３実施形態の動作
［４．２．１］　昇圧回路の動作
本第３実施形態の動作は、動作電圧の違い（ＶＳＳ’とＶＳＳ）を除き、第１実施形態の動作と同様であるので、以下の説明においては、昇圧回路周辺の動作についてのみ説明する。
まず、昇圧回路４９の動作について、図１０ないし図１５を参照して、３倍昇圧時、２倍昇圧時、１．５倍昇圧時、１倍昇圧時（ショートモード）および１倍昇圧時（電荷転送モード）を例として説明する。
【００４３】
［４．２．１．１］　３倍昇圧時
昇圧回路４９は、外部より入力された昇圧クロックＣＫＵＤに基づいて動作しており、３倍昇圧時には、図１１に示すように、第１の昇圧クロックタイミング（パラレル接続タイミング）においては、スイッチＳＷ１をオン、スイッチＳＷ２をオフ、スイッチＳＷ３をオン、スイッチＳＷ４をオフ、スイッチＳＷ１１をオン、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフ、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１２（ａ）に示すようなものとなり、コンデンサ４９ａおよびコンデンサ４９ｂに大容量コンデンサＣから電源が供給され、コンデンサ４９ａおよびコンデンサ４９ｂの電圧が大容量コンデンサＣの電圧とほぼ等しくなるまで充電がなされる。
次に第２の昇圧クロックタイミング（シリアル接続タイミング）においては、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオフ、スイッチＳＷ４をオフ、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオン、スイッチＳＷ２１をオンとする。
この場合における昇圧回路４９の等価回路は、図１２（ｂ）に示すようなものとなり、大容量コンデンサＣ、コンデンサ４９ａおよびコンデンサ４９ｂはシリアルに接続されて、大容量コンデンサＣの電圧の３倍の電圧で補助コンデンサＣＳが充電され、３倍昇圧が実現されることとなる。
【００４４】
［４．２．１．２］　２倍昇圧時
昇圧回路４９は、外部より入力された昇圧クロックＣＫＵＤに基づいて動作しており、２倍昇圧時には、図１１に示すように、第１の昇圧クロックタイミング（パラレル接続タイミング）においては、スイッチＳＷ１をオン、スイッチＳＷ２をオフ、スイッチＳＷ３をオン、スイッチＳＷ４をオフ、スイッチＳＷ１１をオン、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフ、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１３（ａ）に示すようなものとなり、コンデンサ４９ａおよびコンデンサ４９ｂに大容量コンデンサＣから電源が供給され、コンデンサ４９ａおよびコンデンサ４９ｂの電圧が大容量コンデンサＣの電圧とほぼ等しくなるまで充電がなされる。
次に第２の昇圧クロックタイミング（シリアル接続タイミング）においては、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオフ、スイッチＳＷ４をオン、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオン、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオン、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１３（ｂ）に示すようなものとなり、並列に接続されたコンデンサ４９ａおよびコンデンサ４９ｂに対し、大容量コンデンサＣがシリアルに接続されて、大容量コンデンサＣの電圧の２倍の電圧で補助コンデンサＣＳが充電され、２倍昇圧が実現されることとなる。
【００４５】
［４．２．１．３］　１．５倍昇圧時
昇圧回路４９は、外部より入力された昇圧クロックＣＫＵＤに基づいて動作しており、１．５倍昇圧時には、図１１に示すように、第１の昇圧クロックタイミング（パラレル接続タイミング）においては、スイッチＳＷ１をオン、スイッチＳＷ２をオフ、スイッチＳＷ３をオフ、スイッチＳＷ４をオフ、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフ、スイッチＳＷ２１をオンとする。
この場合における昇圧回路４９の等価回路は、図１４（ａ）に示すようなものとなり、コンデンサ４９ａおよびコンデンサ４９ｂに大容量コンデンサＣから電源が供給され、コンデンサ４９ａおよびコンデンサ４９ｂの電圧が大容量コンデンサＣの電圧の１／２の電圧とほぼ等しくなるまで充電がなされる。
次に第２の昇圧クロックタイミング（シリアル接続タイミング）においては、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオフ、スイッチＳＷ４をオン、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオン、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオン、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１４（ｂ）に示すようなものとなり、並列に接続されたコンデンサ４９ａおよびコンデンサ４９ｂに対し、大容量コンデンサＣがシリアルに接続されて、大容量コンデンサＣの電圧の１．５倍の電圧で補助コンデンサＣＳが充電され、１．５倍昇圧が実現されることとなる。
【００４６】
［４．２．１．４］　１倍昇圧時（非昇圧時；ショートモード）
昇圧回路４９は、１倍昇圧時には、図１１に示すように、常に、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオン、スイッチＳＷ４をオン、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオン、スイッチＳＷ１３をオン、スイッチＳＷ１４をオン、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の接続状態は、図１５（ａ）に示すようなものとなり、その等価回路は図１５（ｂ）に示すようなものとなって、大容量コンデンサＣが補助コンデンサＣＳに直結された状態となる。
【００４７】
［４．２．２］　　第３実施形態の効果
以上の説明のように、本第３実施形態によれば、回路部７、検出回路１、制御回路２並びにコンパレータＣＭＰ１Ａ，ＣＭＰ１Ｂ，ＣＭＰ２Ａ，ＣＭＰ２ＢおよびＡＮＤ回路３，４，５，６により構成される整流制御回路に昇圧駆動電圧ＶＳＳを供給して駆動するように構成しているので、大容量コンデンサＣの電圧ＶＳＳ’が低い（本実施形態では、高電位側の電圧に相当）場合でも、常に安定して昇圧電圧ＶＳＳを供給することができるため、安定して回路部７を駆動することが可能となる。
さらに電源電圧ＶＳＳ’の昇圧を行わない場合には、大容量コンデンサＣの電圧ＶＳＳ’が低い場合に整流用のトランジスタであるＰチャンネルＦＥＴＭＰ１、ＭＰ２およびＮチャンネルＦＥＴＭＮ１、ＭＮ２のゲートに印加される制御電圧が低くなるため、充電効率が低下することとなるが、本第３実施形態においては、電源電圧ＶＳＳ’を昇圧して、昇圧電源電圧ＶＳＳでＰチャンネルＦＥＴＭＰ１、ＭＰ２およびＮチャンネルＦＥＴＭＮ１、ＭＮ２を駆動しているので、これらのトランジスタのオン抵抗を小さくすることができる。
すなわち、ドレイン電流Ｉｄｓは、次式により表され、ゲート電圧Ｖｇｓの２乗で増加するので、ゲートに印加する制御電圧を大きくすることで、トランジスタの駆動能力が増加してオン抵抗が小さくなるので、整流効率を向上させることができることとなる。
Ｉｄｓ＝（Ｗ／Ｌ）・β・（Ｖｇｓ−Ｖｔｈ）２　／２
ここで、Ｌはチャネル長、Ｗはチャネル幅、βはゲイン定数である。
【００４８】
［５］　第４実施形態
次に本発明の好適な第４実施形態について詳細に説明する。
［５．１］　第４実施形態の構成
図１６は、第４実施形態による充電回路１０３の構成を示す回路図である。なお、図１６において、図３の第１実施形態に対応する部分には同一の符号を付けて説明を省略する。
第４実施形態の充電回路１０３の構成が、図３の第１実施形態の充電回路１００の構成と異なる点は、ＡＮＤ回路３とＰチャンネルＦＥＴＭＰ１との間に昇圧回路４９Ａを設け、ＡＮＤ回路４とＰチャンネルＦＥＴＭＰ２との間に昇圧回路４９Ａを設けた点である。
【００４９】
昇圧回路４９Ａが第３実施形態の昇圧回路４９と異なる点は、昇圧回路４９が昇圧電源電圧ＶＳＳがほぼ一定電圧範囲内に収まるように昇圧昇圧倍率を可変としていたのに対し、本第４実施形態は、昇圧倍率を固定（たとえば、２倍固定）とした点である。
従って、昇圧回路４９Ａの構成は、昇圧回路４９の構成のうち、たとえば、昇圧倍率２倍の場合、図２４に示した等価回路を実現可能な構成を備えている。
【００５０】
［５．２］　第４実施形態の動作
本第４実施形態の構成によれば、充電電流ｉにより大容量コンデンサＣが充電される充電過程において、検出回路１によって、大容量コンデンサＣの充電電圧｜Ｖａ｜が基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭが制御回路２へ供給される。
制御回路２では、リミッタ信号ＳＬＩＭは、遅延回路２ａ（図４参照）に供給されるとともに、そのままＡＮＤ回路２ｂの他方の入力端とＯＲ回路２ｃの他方の入力端とに供給される。
遅延回路２ａでは、上記リミッタ信号ＳＬＩＭが所定時間だけ遅延され、リミッタ信号ＳＬＩＭ’としてＡＮＤ回路２ｂの一方の入力端とＯＲ回路２ｃの一方の入力端とに供給される。
【００５１】
したがって、制御回路２からは、リミッタ信号ＳＬＩＭより所定時間だけ遅れて、“Ｈ”レベルとなる制御信号ＣＳ１が昇圧回路４９に出力されるとともに、リミッタ信号ＳＬＩＭと同じタイミングで“Ｈ”レベルとなる制御信号ＣＳ２がＮチャンネルＦＥＴＭＮ１、ＦＥＴＭＮ２出力される。
これにより、昇圧回路４９Ａは、固定昇圧倍率（たとえば、２倍）で制御信号ＣＳ２を昇圧し、ＰチャンネルＦＥＴＭＰ１，ＭＰ２のゲートに供給する。
この結果、ＰチャンネルＦＥＴＭＰ１，ＭＰ２は、少なくとも、制御信号ＣＳ１が“Ｈ”レベルの間、オン状態となる。この結果、図３に示すように、通常の充電経路とは異なる閉ループ経路が形成される。
一方、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、オフ状態となる。
【００５２】
これにより、発電機ＡＧの交流電流は、矢印で示す閉ループ経路を流れることになり、大容量コンデンサＣへの充電電流ｉがカットされ、過充電が防止される）。
このとき、第３実施形態の昇圧回路４９Ａと異なり、昇圧回路４９Ａは、回路部７に供給する電圧に関わらず、一定の昇圧倍率で昇圧を行って整流用トランジスタであるＰチャンネルＦＥＴＭＰ１，ＭＰ２を駆動するため、第３実施形態と比較して、より整流効率が向上することとなる。
さらに制御信号ＣＳ１が“Ｈ”レベルになっている期間Ｔ１と、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２とを比べると、制御回路２で遅延されている分だけ、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２の方が長くなる。
【００５３】
すなわち、リミッタ動作においては、まず、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１およびＭＰ２をオン状態とする。
また、リミッタ解除動作においては、リミッタ信号ＳＬＩＭが“Ｌ”レベルになると、まず、ＰチャンネルＦＥＴＭＰ１およびＭＰ２を復帰させた後、ＮチャンネルＦＥＴＭＮ１およびＭＮ２を復帰させる。
従って、ＰチャンネルＦＥＴＭＰ１，ＭＰ２がオン状態となっている間、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、必ずオフ状態になる。
この結果、大容量コンデンサＣが短絡されないので、ショート電流も発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、大容量コンデンサＣおよび回路部７にダメージを与えることがない。
【００５４】
［５．３］　第４実施形態の効果
本第４実施形態によれば、第３実施形態の効果に加えて、整流効率が向上することとなる。
【００５５】
［６］　第５実施形態
本第５実施形態は、上記第１〜第４実施形態における検出回路１に代えて、サンプリング検出動作を行う検出回路１Ａを設けた場合の実施形態である。
［６．１］　第５実施形態の検出回路の構成
本第５実施形態の検出回路１Ａの構成を図１７に示す。
検出回路１Ａは、大容量コンデンサＣの電圧Ｖａを分圧して電圧Ｖａに比例する検出電圧Ｖａ’を生成する分圧回路５０と、基準電圧Ｖｒｅｆを生成する基準電圧発生回路５１と、検出電圧Ｖａ’と基準電圧Ｖｒｅｆとを比較して原リミッタ信号ＳＬＩＭ０を出力するコンパレータ５２と、原リミッタ信号ＳＬＩＭ０をサンプリング信号ＳＳ３に対応するタイミングでラッチして保持し、リミッタ信号ＳＬＩＭ１として出力するラッチ回路５３と、サンプリング信号ＳＳ１に基づいて基準電圧発生回路５１に電源を供給するスイッチＳＷ５１と、サンプリング信号ＳＳ２　に基づいてコンパレータ５２に電源を供給するスイッチＳＷ５２と、サンプリング信号ＳＳ３に基づいて分圧回路５０を大容量コンデンサＣに接続するスイッチＳＷ５３と、を備えて構成されている。
【００５６】
この場合において、サンプリング信号ＳＳ１、サンプリング信号ＳＳ２およびサンプリング信号ＳＳ３　が“Ｌ”レベルから“Ｈ”レベル、すなわち、スイッチＳＷ５１、スイッチＳＷ５２、スイッチＳＷ５３がオンになるタイミングは、
サンプリング信号ＳＳ１→サンプリング信号ＳＳ２→サンプリング信号ＳＳ３
の順番となっている。
従って、最も安定となるまでに時間がかかる基準電圧発生回路５１に電源が供給され、その後コンパレータ５２に電源が供給され、基準電圧Ｖｒｅｆおよびコンパレータ５２の動作が安定した後に、分圧回路５０が接続されて、ラッチ回路５３により原リミッタ信号ＳＬＩＭ０が取り込まれることとなる。
【００５７】
［６．２］　第５実施形態の動作
次に図１８の処理フローチャートおよび図１９のタイミングチャートを参照して本第５実施形態の主要部の動作を説明する。なお、実際には、サンプリング信号ＳＳ１→サンプリング信号ＳＳ２→サンプリング信号ＳＳ３の順番で遷移タイミングがずれているが、図１９においては、説明の簡略化のため、サンプリング信号ＳＳ１、ＳＳ２、ＳＳ３の遷移タイミングはほぼ同一タイミングであるものとしている。まず、前回のサンプリングタイミングからの経過時間Ｔがサンプリング期間Ｔｓｐ以上となったか否かを判別する（ステップＳ１）。
ステップＳ１の判別において、前回のサンプリングタイミングからの経過時間Ｔがサンプリング期間Ｔｓｐ未満の場合には（ステップＳ１；Ｎｏ）、待機状態となり、ステップＳ１の処理を繰り返す。
【００５８】
ステップＳ１の判別において、前回のサンプリングタイミングからの経過時間Ｔがサンプリング期間Ｔｓｐ以上の場合には（ステップＳ１；Ｙｅｓ）、図１９の時刻ｔ１、ｔ３、ｔ４　に示すように、サンプリング信号ＳＳ１、サンプリング信号ＳＳ２およびサンプリング信号ＳＳ３　を順次“Ｌ”レベルから“Ｈ”レベルに遷移させ、すなわち、スイッチＳＷ５１、スイッチＳＷ５２、スイッチＳＷ５３を順次オンとして、基準電圧発生回路５１に電源が供給され、その後コンパレータ５２に電源が供給され、基準電圧Ｖｒｅｆおよびコンパレータ５２の動作が安定した後に、分圧回路５０が接続されて、検出電圧Ｖａ’が基準電圧Ｖｒｅｆを超過しているか否かをコンパレータ５２により判別する（ステップＳ２）。
【００５９】
ステップＳ２の判別において、図１９の時刻ｔ２〜時刻ｔ５に示すように、検出電圧Ｖａ’が基準電圧Ｖｒｅｆを超過し、原リミッタ信号ＳＬＩＭ０が“Ｈ”レベルに遷移している場合には（ステップＳ２；Ｙｅｓ）、図１９の時刻ｔ３、ｔ４に示すように、ラッチ回路５３に“Ｈ”レベルの原リミッタ信号ＳＬＩＭ０が取り込まれ、リミッタ信号ＳＬＩＭ１＝“Ｈ”レベルとなる（ステップＳ３）。
これにより制御回路２は、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とすべく制御信号ＣＳ１を出力し（ステップＳ４）、ＮチャンネルＦＥＴＭＮ１およびＭＮ２がオフ状態となったか否かを判別する（ステップＳ５）。
ステップＳ５の判別において、ＮチャンネルＦＥＴＭＮ１あるいはＭＮ２の少なくとも一方が、オン状態の場合には（ステップＳ５；Ｎｏ）再び処理をステップＳ４に移行して、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とすべく制御信号ＣＳ１を出力する。
【００６０】
ステップＳ５の判別において、ＮチャンネルＦＥＴＭＮ１およびＭＮ２がオフ状態となった場合には（ステップＳ５；Ｙｅｓ）、ＰチャンネルＦＥＴＭＰ１およびＭＰ２オン状態として（ステップＳ６）、処理を再びステップＳ１に移行し、以後、同様の処理を繰り返すこととなる。
一方、ステップＳ２の判別において、図１９の時刻ｔ１　〜時刻ｔ２あるいは時刻ｔ５〜に示すように、検出電圧Ｖａ’が基準電圧Ｖｒｅｆ未満となり、原リミッタ信号ＳＬＩＭ０が“Ｌ”レベルに遷移している場合には（ステップＳ２；Ｎｏ）、図２０の時刻ｔ１　、ｔ６に示すように、ラッチ回路５３に“Ｌ”レベルの原リミッタ信号ＳＬＩＭ０が取り込まれ、リミッタ信号ＳＬＩＭ１＝“Ｌ”レベルとなり（ステップＳ７）、処理を再びステップＳ１に移行し、以後、同様の処理を繰り返すこととなる。
【００６１】
［６．３］　第５実施形態の効果
以上の説明のように、本第５実施形態によれば、検出回路１Ａの動作をサンプリング信号に基づいて間欠的に行っているため、検出に伴う消費電力をより低減することができる。
【００６２】
［７］　第６実施形態
［７．１］　第６実施形態の構成
図２０に第６実施形態の検出回路の構成図を示す。
検出回路１Ｂは、一端が電源ＶＤＤに接続された定電流源ＣＣＮＳＴと、定電流源ＣＣＮＳＴの他端にドレインＤ及びゲートＧが共通接続されたトランジスタＱ１と、トランジスタＱ１のソースＳにドレインＤ及びゲートＧが共通接続されたトランジスタＱ２と、一端が電源ＶＤＤに接続されたプルアップ抵抗ＲＰＵと、プルアップ抵抗ＲＰＵの他端に入力端子が接続され、リミッタ信号ＳＬＩＭを出力するインバータＩＮＶ１と、トランジスタＱ２のソースＳ及びプルアップ抵抗ＲＰＵの他端並びに電源ＶＳＳの間に接続されたカレントミラー回路ＣＭＣと、を備えて構成されている。
カレントミラー回路ＣＭＣは、トランジスタＱ２のソースＳにドレインＤ及びゲートＧが共通接続され、ソースＳが電源ＶＳＳに接続されたトランジスタＱＤと、プルアップ抵抗ＲＰＵの他端にドレインＤが接続され、トランジスタＱＤのゲートＧにゲートＧが接続され、ソースＳが電源ＶＳＳに接続されたトランジスタＱＣと、を備えて構成されている。
【００６３】
［７．２］　第６実施形態の動作
次に第６実施形態の検出回路１Ｂの動作を説明する。
電源電圧（ＶＳＳ’−ＶＤＤ）が低いうち、すなわち、図２０においては、トランジスタＱ１、トランジスタＱ２及びトランジスタＱＤのしきい値電圧の合計電圧未満の場合には、定電流源ＣＣＮＳＴから電流は流れず、カレントミラー回路ＣＭＣのトランジスタＱＤ及びトランジスタＱＣはオフ状態であり、第１インバータＩＮＶ１の入力端子には、電源ＶＤＤをプルアップ抵抗ＲＰＵによりプルアップした電圧Ｖ１（＝“Ｈ”レベル相当）が印加され、第１インバータＩＮＶ１は、“Ｌ”レベルのリミッタ信号ＳＬＩＭを出力するので、リミッタトランジスタ４０は、オフ状態を保持する。
【００６４】
一方、電源電圧（ＶＳＳ’−ＶＤＤ）が大きくなって、所定の電圧（図２０においては、トランジスタＱ１、トランジスタＱ２及びトランジスタＱＤのしきい値電圧の合計電圧）を超過すると、定電流源ＣＣＮＳＴからトランジスタＱ１、Ｑ２、ＱＤを介して電源ＶＳＳ’側に電流が流れ、トランジスタＱＤのドレインＤ−ソースＳ間の電流と同じ大きさの電流がトランジスタＱＣのドレインＤ−ソースＳ間を流れる。
ここで、トランジスタＱＣに流れる電流はプルアップ抵抗ＲＰＵに流れ得る電流よりも大きくなるように設定されており、この結果、電圧Ｖ１は“Ｌ”レベルに相当する電圧となる。
これにより、第１インバータＩＮＶ１は、“Ｈ”レベルの信号を出力するので、リミッタトランジスタ４０は、オン状態となり、リミッタ電流が流れることとなる。
このように本第６実施形態の電圧検出判別部１Ｂは、電源電圧が低い場合には、ほとんど電流を消費することがなく、電池駆動されている携帯用電子機器などにおいて、過電圧を防止する回路として好適となっている。
【００６５】
［８］　変形例
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
【００６６】
［８．１］　第１変形例
上述した各実施形態においては、充電回路１００，１０１を用いた電子機器の一例として腕時計を取り上げ説明したが、本発明はこれに限定されるものではなく、例えば、懐中時計、置き時計、電卓、携帯用パーソナルコンピュータ、電子手帳、携帯ラジオ、携帯型の血圧計、携帯電話機、ページャ、万歩計等に適用することができる。要は電力を消費する電子機器であればどのようなものに適用してもよい。このような電子機器においては、電池がなくてもそこに内蔵される電子回路や機構系を継続して動作させることができるので、何時でも電子機器を使用することができ、また、煩わしい電池の交換を不要にできる。さらには、電池の廃棄に伴う問題が生ずることもない。
なお、蓄電作用のない電池と充電回路１００，１０１，１０２，１０３とを兼用してもよく、この場合は、電子機器を長時間持ち歩かなっかった場合に、電池からの電力により即座に電子機器を動作させることができ、その後、使用者が電子機器を持ち歩くことによって、発電された電力によって電子機器を動作させることができる。
【００６７】
［８．２］　第２変形例
上述した各実施形態においては、ＰチャンネルＦＥＴＰ１，Ｐ２をオン状態とすることで、閉ループ経路を形成したが、これに限らず、ＮチャンネルＦＥＴＮ１，Ｎ２をオン状態とすることで、閉ループ経路を形成してもよい。
【００６８】
［８．３］　第３変形例
上述した各実施形態においては、スイッチ手段の一例として、ＰチャンネルＦＥＴＰ１，Ｐ２、ＮチャンネルＦＥＴＮ１，Ｎ２といったユニポーラトランジスタを例示したが、ＰチャンネルＦＥＴＰ１，Ｐ２の替わりにＰＮＰ型のトランジスタ、ＮチャンネルＦＥＴＮ１，Ｎ２の替わりにＮＰＮ型のバイポーラトランジスタを使用してもよい。ただし、これらのバイポーラトランジスタにあっては、エミッタ・コレクタ間の飽和電圧が０．３Ｖ程度あるのが通常であるから、発電機ＡＧの起電圧が小さい場合には、上述した実施形態のようにＦＥＴを使用することが望ましい。
【００６９】
［８．４］　第４変形例
上述した実施形態において、コンパレータＣＯＭ１Ａ，ＣＯＭ１Ｂ，ＣＯＭ２Ａ，ＣＯＭ２ＢをＦＥＴで構成し、充電回路１００、１０１，１０２，１０３全体を１チップのＩＣに内蔵するようにしてもよい。
なお、集積化したＰチャネルＦＥＴＰ１、ＰチャネルＦＥＴＰ２、ＮチャネルＦＥＴＮ１およびＮチャネルＦＥＴＮ２の各寄生ダイオードＤ１〜Ｄ４を利用すると、電源電圧が低下してコンパレータが動作不能となった場合でも整流動作を行わせることが出来る。
【００７０】
［８．５］　第５変形例
上述した実施形態では、発電機ＡＧとして、回転錘７の回転運動をロータ１０に伝達し、該ロータ１０の回転により出力用コイルに起電力を発生させる電磁発電装置を採用しているが、これに限定されることなく、例えば、ゼンマイの復元力により回転運動を生じさせ、該回転運動で起電力を発生させる発電装置や、外部あるいは自励による振動または変位を圧電体に加え、該圧電体の圧電効果によって電力を発生させる発電装置であってもよい。すなわち交流電力が供給される発電装置であればよい。
【００７１】
［８．６］　第６変形例
上述した各実施形態の充電回路に代えて、高電位側電源ラインＶＤＤと低電位側電源ラインＶＳＳ’を逆転させた充電回路を構成してもよい。
【００７２】
［８．７］　第７変形例
上述した各実施形態に係わる充電回路および変形例に係わる充電回路は、ゼンマイ式発電機を備えた電子制御機械時計に応用してもよい。
図２１は、電子制御機械時計の機械構造を示す斜視図である。
この腕時計において、ゼンマイ１１０はリューズ（図示せず）に連結されており、リューズを巻くことによって、ゼンマイ１１０に機械エネルギが蓄積されるようになっている。ゼンマイ１１０と発電機１３０のロータ１３１の間には、増速輪列１２０が設けられている。増速輪列１２０は、分針１２４が固定されている二番車１２１、三番車１２２、および秒針１２５が固定されている四番車１２３等から構成されている。そして、この増速輪列１２０によってゼンマイ１１０の運動が発電機１３０のロータ１３１に伝達され、発電が行われるようになっている。ここで、発電機１３０は電磁ブレーキとしても作用し、増速輪列１２０に固定された指針を定速で回転させている。この意味において、発電機１３０は調速機としても機能する。
【００７３】
次に、図２２は、第１実施形態の充電回路１００と同様の構成の充電回路１００Ａを適用した電子制御機械時計の電気的構成を示すブロック図である。
図２２において、充電回路１００Ａは、発電機１３０と整流部１３５とによって構成されている。
発振回路１６０は水晶振動子１６１を用いてクロック信号ＣＬＫを生成している。　調速回路１７０において、検出回路１０２が発電機１３０の発電周波数を検出すると、制御回路１０３は、この検出結果に基づいて、ロータ１３１の回転周期がクロック信号ＣＬＫの周期と合うように電磁ブレーキを調整してロータ１３１の回転速度を一定にするように閉ループ形成部１４０を制御している。
【００７４】
ここで、発電機１３０の回転制御は、交流発電機ＡＧのコイル両端を介して閉ループ経路を形成可能な閉ループ形成部１４０でオン／オフすることで行っている。このスイッチは、上述した実施形態におけるＰチャンネルトランジスタＭＰ１，ＭＰ２が相当する。このチョッパリングによって、スイッチをオンした時には、交流発電機ＡＧにショートブレーキが掛かり、かつ交流発電機ＡＧのコイルに電気エネルギが蓄積される。一方、スイッチをオフすると、交流発電機ＡＧが動作し、コイルに蓄積されていた電気エネルギが開放され起電圧が生じる。この時の起電圧には、スイッチをオフしていた時の電気エネルギが加わるので、その値を高めることができる。このため、交流発電機ＡＧをチョッパリングで制御すると、ブレーキ時の発電電力の低下をスイッチオフ時の起電圧の高まり分で補填でき、発電電力を一定以上に保ちながら、制動トルクを増加でき、持続時間の長い電子制御式機械時計を構成することができる。この場合、チョッパリングに用いるスイッチと過充電防止のために用いるＰチャンネルトランジスタＭＰ１，ＭＰ２とを兼用することができるので、構成を簡易にすることができる。
【００７５】
［８．８］　第８変形例
閉ループ回路の構成としては、短絡することにより構成するほか、直列に抵抗素子を挿入しても良く、この場合には、閉ループ回路に流れるループ電流を最適な電流値に調整することが出来る。
【００７６】
【発明の効果】
上述したように本発明によれば、充電電圧が所定の電圧を越えると、ブリッジ構成とした４つの整流用トランジスタのうち、所定のトランジスタ対をオン状態とすることで、発電電流を流すための閉ループ経路を形成するようにしたので、簡単な構成で蓄電素子の過充電を防止することができる。
また、閉ループ経路を形成する際に、他のトランジスタ対をオフ状態とするようにしたので、蓄電素子よるショート電流も発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、回路にダメージを与えることがない。
【００７７】
また、閉ループ経路を形成する際に、所定のトランジスタ対をオン状態にする前に、他のトランジスタ対をオフ状態にするようにしたので、確実に閉ループ経路を形成することができ、安全に蓄電素子の過充電を防止することができる。
また、閉ループ経路を形成する際に、他のトランジスタ対がオフ状態であることを契機に所定のトランジスタ対をオン状態にするようにしたので、より安全に蓄電素子の過充電を防止することができる。
また、整流用ブリッジ回路のＭＯＳＦＥＴと過充電防止回路のＭＯＳＦＥＴを兼用したので、省スペースの要求が厳しい腕時計等の電子機器のスペースを有効活用でき、また、製造コストも削減することができる。
【図面の簡単な説明】
【図１】本発明の過充電防止方法を説明するための充電回路の略構成を示す回路図である。
【図２】本発明による過充電防止方法の基本的な動作を説明するためのタイミングチャートである。
【図３】第１実施形態による充電回路１００の構成を示す回路図である。
【図４】制御回路２の一構成例を示す回路ブロック図である。
【図５】充電回路１００が適用された（腕）時計の略構成を示す概念図である。
【図６】第１実施形態に係わる充電回路１００の動作を説明するためのタイミングチャートである。
【図７】第２実施形態による充電回路１０１の構成を示す回路図である。
【図８】第２実施形態に係わる充電回路１００の動作を説明するためのタイミングチャートである。
【図９】第３実施形態による充電回路１０２の構成を示す回路図である。
【図１０】第３実施形態の昇圧回路の概要構成図である。
【図１１】第３実施形態の昇圧回路の動作説明図である。
【図１２】３倍昇圧時における昇圧回路の等価回路である。
【図１３】２倍昇圧時における昇圧回路の等価回路である。
【図１４】１．５倍昇圧時における昇圧回路の等価回路である。
【図１５】直結時（１倍昇圧時）における昇圧回路の等価回路である。
【図１６】第４実施形態による充電回路１０３の構成を示す回路図である。
【図１７】第５実施形態における検出回路１Ａの概要構成図である。
【図１８】第５実施形態の処理フローチャートである。
【図１９】第５実施形態のタイミングチャートである。
【図２０】第６実施形態における検出回路１Ｂの概要構成図である。
【図２１】第７変形例の電子制御機械時計の斜視図である。
【図２２】第７変形例の電気的構成を示すブロック図である。
【図２３】従来の同期整流回路を用いた充電回路の一構成例を示す回路図である。
【図２４】充電回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１・・・検出回路、２・・・制御回路、２ａ・・・遅延回路、２ｂ・・・ＡＮＤ回路、２ｃ・・・ＯＲ回路、３、４、５、６・・・ＡＮＤ回路、Ｃ・・・コンデンサ、ＡＧ・・・発電機、８・・・時計装置、９・・・処理部、１１・・・輪列機構、１３・・・回転錘、１４・・・ロータ、１５・・・ステータ、１６・・・出力用コイル、ＭＰ１、ＭＰ２・・・ＰチャンネルＦＥＴ、ＭＮ１、ＭＮ２・・・ＮチャンネルＦＥＴ、ＣＭＰ１Ａ、ＣＭＰ１Ｂ、ＣＭＰ２Ａ、ＣＭＰ２Ｂ・・・コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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