(57)【要約】【課題】ストレスマイグレーション耐性に優れ、かつ製造プロセスの制御が容易な半導体装置およびその製造方法を得る。【解決手段】下層にＣｕ配線８ａ〜８ｃを設け、上層にＣｕ配線２０ａ〜２０ｃを設け、両者を接続部２１ａ〜２１ｃによって電気的に接続する半導体装置において、銅配線の配線幅ｗに対する配線深さｄの比が０．５以下という条件を満たす太幅のＣｕ配線８ａの上部に、太幅のＣｕ配線８ａとの密着性が太幅のＣｕ配線８ａ上部の絶縁膜より優れたバリアメタル膜１２ａを設ける。一方、上記条件を満足しない細幅のＣｕ配線８ｂ，８ｃの上部には上記バリアメタル膜１２ａに相当する導電薄膜層を形成しない。【選択図】        図６
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【特許請求の範囲】
【請求項１】
第１及び第２の下層銅配線を備え、前記第１の下層銅配線は所定の条件を満足し、前記第２の下層銅配線は前記所定の条件を満足せず、
前記第１及び第２の下層銅配線の上層に絶縁膜を介して形成される第１及び第２の上層銅配線と、
前記絶縁膜中に形成され、前記第１及び第２の下層銅配線と前記第１及び第２の上層銅配線とを電気的に接続する第１及び第２の接続部と、
前記第１の下層銅配線の表面に形成され、前記第１の下層銅配線との密着性が前記第１の下層銅配線上部の絶縁膜より高い導電薄膜層とをさらに備え、前記導電薄膜層は前記第１の接続部の電気的接続面全てと重なるように形成され、
前記所定の条件は銅配線の形成幅に対する形成高さの比が０．５以下であり、
前記第２の下層銅配線は、前記第２の接続部との電気的接続面全てが銅で形成されることを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記導電薄膜層は、前記第１の下層銅配線の表面内に埋め込まれて形成される、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記導電薄膜層は、前記第１の下層銅配線の表面上に形成される、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記導電薄膜層は前記第１の下層銅配線の表面全体に形成される、
半導体装置。
【請求項５】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記導電薄膜層は前記第１の下層銅配線の表面の一部に形成される、
半導体装置。
【請求項６】
（ａ）  半導体基板上に第１の絶縁膜を形成するステップと、
（ｂ）  前記第１の絶縁膜の上層部に第１及び第２の溝を形成するステップと、
（ｃ）  前記第１及び第２の溝内に第１及び第２の下層銅配線を形成するステップとを備え、
（ｄ）  前記第１の下層銅配線のみに対し、その表面に薄膜導電層を形成するステップと、
（ｆ）  全面に第２の絶縁膜を形成するステップと、
（ｇ）  前記第２の絶縁膜の上層部に第１及び第２の上層銅配線を、第１及び第２の接続部を介して前記第１及び第２の下層銅配線と電気的に接続するように形成するステップとを備え、前記ステップ（ｇ）は、前記導電薄膜層と前記第１の接続部の電気的接続面全てとが重なるように行われ、
前記第１の下層銅配線は所定の条件を満足し、前記第２の下層銅配線は所定の条件を満足せず、
前記所定の条件は銅配線の形成幅に対する形成高さの比が０．５以下である、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記ステップ（ｃ）は、前記第１の溝内の上部に前記第１の下層銅配線が形成されない凹部空間が残存し、前記第２の溝内には残存部を有することなく前記第２の下層銅配線で埋め込まれるように形成するステップを含み、
前記ステップ（ｄ）は、前記第１の溝内の前記凹部空間に薄膜導電層を埋め込むステップを含む、
半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法であって、
前記ステップ（ｃ）は、前記第１及び第２の溝内には残存部を有することなく前記第１及び第２の下層銅配線で埋め込まれるように形成するステップを含み、
前記ステップ（ｄ）は、前記第１の下層銅配線上に薄膜導電層を形成するステップを含む、
半導体装置の製造方法。
【請求項９】
請求項６ないし請求項８のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ（ｄ）は、前記導電薄膜層を前記第１の下層銅配線の表面全体に形成するステップを含む、
半導体装置の製造方法。
【請求項１０】
請求項６ないし請求項８のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ（ｄ）は、前記導電薄膜層を前記第１の下層銅配線の表面の一部に形成するステップを含む、
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に銅を用いたダマシン配線構造における太幅配線部でのストレスマイグレーション（ｓｔｒｅｓｓ  ｍｉｇｒａｔｉｏｎ，以下、「ＳＭ」と略する場合あり）耐性の向上に関する。
【０００２】
【従来の技術】
半導体装置では、要求される動作速度を満たすため、従来のアルミ（Ａｌ）系合金を主体とする配線構造に代わり、より低抵抗である銅（Ｃｕ）を配線材料として用いた銅ダマシン配線構造が用いられるようになってきている。
【０００３】
従来より、ダマシン法による埋め込みＣｕ配線において、レジストエッチバック法により溝内の表面が陥没したＣｕ膜上にのみ窒化チタンタングステン膜を残す特許文献１の技術が知られている。
【０００４】
【特許文献１】
特開平１０−１８９５９２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、かかる従来技術においては、Ｃｕ膜の溝内の表面を陥没させていることにより、Ｃｕ膜の断面積が減少し、配線抵抗が上昇するため、細い配線の場合、表面の陥没の深さを微妙に調節するなど高度な製造プロセスの制御が要求された。
【０００６】
この発明は、上記問題点を解決するためになされたもので、ストレスマイグレーション耐性に優れ、かつ製造プロセスの制御が容易な半導体装置およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、第１及び第２の下層銅配線を備え、前記第１の下層銅配線は所定の条件を満足し、前記第２の下層銅配線は前記所定の条件を満足せず、前記第１及び第２の下層銅配線の上層に絶縁膜を介して形成される第１及び第２の上層銅配線と、前記絶縁膜中に形成され、前記第１及び第２の下層銅配線と前記第１及び第２の上層銅配線とを電気的に接続する第１及び第２の接続部と、前記第１の下層銅配線の表面に形成され、前記第１の下層銅配線との密着性が前記第１の下層銅配線上部の絶縁膜より高い導電薄膜層とをさらに備え、前記導電薄膜層は前記第１の接続部の電気的接続面全てと重なるように形成され、前記所定の条件は銅配線の形成幅に対する形成高さの比が０．５以下であり、前記第２の下層銅配線は、前記第２の接続部との電気的接続面全てが銅で形成されている。
【０００８】
この発明に係る請求項６記載の半導体装置の製造方法は、（ａ）半導体基板上に第１の絶縁膜を形成するステップと、（ｂ）前記第１の絶縁膜の上層部に第１及び第２の溝を形成するステップと、（ｃ）前記第１及び第２の溝内に第１及び第２の下層銅配線を形成するステップとを備え、（ｄ）前記第１の下層銅配線のみに対し、その表面に薄膜導電層を形成するステップと、（ｆ）全面に第２の絶縁膜を形成するステップと、（ｇ）前記第２の絶縁膜の上層部に第１及び第２の上層銅配線を、第１及び第２の接続部を介して前記第１及び第２の下層銅配線と電気的に接続するように形成するステップとを備え、前記ステップ（ｇ）は、前記導電薄膜層と前記第１の接続部の電気的接続面全てとが重なるように行われ、前記第１の下層銅配線は所定の条件を満足し、前記第２の下層銅配線は所定の条件を満足せず、前記所定の条件は銅配線の形成幅に対する形成高さの比が０．５以下である。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
図１〜図６はこの発明の実施の形態１である半導体装置２２（図２（ｃ）参照）の製造方法を工程順に示す断面図である。以下、これらの図を用いて、この実施の形態に係るＣｕダマシン配線構造を有する半導体装置２２の製造工程を順に説明する。
【００１０】
まず、図１に示すように、半導体基板１上に層間絶縁膜２を形成し、その層間絶縁膜２の上層部に配線溝４ａ（第１の溝に相当），４ｂ及び４ｃ（第２溝に相当）を選択的に形成した後、バリアメタルとしてのタンタル（Ｔａ）膜６をスパッタ法にて配線溝４ａ〜４ｃを含む全面に形成し、シード膜としてのＣｕ膜（図示省略）の形成をスパッタ法にて行い、引き続き電界メッキ法によるＣｕ膜８の配線溝４ａ〜４ｃへの埋め込み及び全面形成を行う。
【００１１】
次に、必要に応じアニール処理などを施した後、図２に示すように、Ｃｕ配線を形成するため化学的機械研磨（ＣＭＰ）処理によって余剰のＣｕ膜８の除去を行う。ここで、ＣＭＰ処理による余剰のＣｕ膜８の除去の際、太幅のＣｕ配線８ａ（第１の下層銅配線に相当）上面においてＣｕのディッシングが起こるようにし、配線溝４ａ上部の太幅のＣｕ配線８ａ上面に凹部（空間）１０を形成する。具体的には、予め実験により凹部１０形成に適当なオーバーポリッシュ時間を測定しておき、実際のＣＭＰ処理においては、オーバーポリッシュ時間を実験で求めた時間と等しくなるように制御することでディッシング量を調節する。ここで、太幅のＣｕ配線とは、Ｃｕ配線の配線幅ｗに対する配線深さｄの比が０．５以下、すなわち、式（１）の条件（所定の条件に相当）を満たす配線をいう。
【００１２】
ｄ／ｗ≦０．５  …式（１）
逆にいうと、このような関係を有する大きさに、層間絶縁膜２の上層部に配線溝４ａを形成しておくのである。例えば、配線深さｄが０．４μｍの場合、配線幅ｗは０．８μｍ以上となり、その場合、最深部で１ｎｍ以上の深さの凹部（従って、後述する密着強化膜として機能するバリアメタル膜の最大厚さが０．１ｎｍ以上）が形成できる。また、上記式（１）の太幅配線条件を満たさない細幅配線８ｂ，８ｃに対しては、その上面には凹部を形成しない。以上の処理によりＣｕ配線８ａ，８ｂ，８ｃが形成された。
【００１３】
次に、図３に示すように、全体の上面にＴａによる導電性膜１２をスパッタ法にて成膜し、図４に示すように、ＣＭＰ処理にて余剰の導電性膜の除去を行う。その際、ディッシングにより生じたＣｕ配線８ａの上面の凹部１０内にのみＴａが残り、細幅配線８ｂ，８ｃ上等のその他の部分にはＴａを残さないようにする。このように、この実施の形態では、太幅のＣｕ配線８ａ上に自己整合的に密着強化膜となるバリアメタル膜１２ａ（薄膜導電層に相当）が形成される。
【００１４】
その後、図５に示すように、上面全面に層間絶縁膜５（層間絶縁膜２と一体化）を形成し、その層間絶縁膜５に上層部にＣｕ配線用の溝１４ａ，１４ｂ，１４ｃおよび上下層間の接続孔１６ａ，１６ｂ，１６ｃの形成を行う。
【００１５】
さらに、図６に示すように、溝１４ａ，１４ｂ，１４ｃおよび接続孔１６ａ，１６ｂ，１６ｃ内にバリアメタルとしてのＴａ膜１８をスパッタ法にて形成し、さらに、シード膜としてのＣｕ膜（図示省略）の形成をスパッタ法にて行い、溝１４ａ，１４ｂ，１４ｃおよび接続孔１６ａ，１６ｂ，１６ｃに対して引き続き電界メッキ法によるＣｕ膜の埋め込みを行うにより、層間絶縁膜５の上層部にＣｕ配線２０ａ（第１の上層銅配線に相当），２０ｂ及び２０ｃ（第２の上層銅配線に相当）及び接続部２１ａ，２１ｂ，２１ｃの形成を行う。接続部２１ａ〜２１ｃを介することによりＣｕ配線２０ａ〜２０ｃとＣｕ配線８ａ〜８ｃとが電気的に接続され、この際、接続部２１ａの底面（電気的接続面）の全てがバリアメタル膜１２ａと重なる。すなわち、バリアメタル膜１２ａは接続部２１ａにおけるＣｕ配線８ａとの電気的接続面全てを含む。
【００１６】
以上によりＣｕダマシン配線構造を有する半導体装置２２が生成される。
【００１７】
以上のように、この実施の形態によれば、式（１）を満たす太幅のＣｕ配線８ａ上部にバリアメタル膜１２ａを設けることにより、バリアメタル膜１２ａと太幅のＣｕ配線８ａとの密着性を向上させ、太幅のＣｕ配線８ａ中の微小ボイドの拡散、接続部２１ａへの集中を防止できるため、ストレスマイグレーション耐性を向上させることができる。
【００１８】
なお、実施の形態１では、細幅のＣｕ配線８ｂ，８ｃにおいては一般にＳＭ耐性があるため、バリアメタル膜を設けない。このため、配線抵抗がＣｕ配線８ａに比べて低いＣｕ配線８ｂ，８ｃのバリアメタル膜形成によるさらなる配線低下を回避することができる。
【００１９】
また、バリアメタル膜１２ａが、接続孔１６ａの底面より大きく、かつ接続孔１６ａ底面全体と重なるため、Ｃｕ配線８ａの密着性向上の効果を確実なものとすることができる。
【００２０】
また、バリアメタル膜１２ａが、太幅のＣｕ配線８ａの上面全体を覆っているため、バリアメタル膜１２ａを比較的大きな形成幅で形成できることにより、微小な形成幅で密着強化膜として機能するバリアメタル膜を形成する場合に比べて製造プロセスの制御が容易となる。
【００２１】
特に、全体の上面に対して導電性膜１２を形成した後、凹部１０内以外の導電性膜１２を除去することで、バリアメタル膜１２ａを自己整合的に形成することができるため、バリアメタル膜１２ａのアライメントが不要になる。また、凹部形成による配線断面積の減少の影響が比較的大きい細幅配線８ｂ，８ｃ上面には凹部を形成しないため、それらの配線抵抗の上昇を抑えることができる。
【００２２】
＜実施の形態２＞
図７〜図１２はこの発明の実施の形態２である半導体装置３２（図１２参照）の製造方法を工程順に示す断面図である。以下、図７〜図１２を用いて、この実施の形態に係るＣｕダマシン配線構造を有する半導体装置３２の製造工程を順に説明する。なお、この実施の形態において、実施の形態１と同様の部材については同様の参照符号を付した。
【００２３】
まず、図７に示すように、実施の形態１と同様に、半導体基板１上に層間絶縁膜２を形成し、その層間絶縁膜２の上層部に配線溝４ａ，４ｂ，４ｃを選択的に形成し、バリアメタルとしてのＴａ膜６を配線溝４ａ〜４ｃを含む全面にスパッタ法にて形成し、シード膜としてのＣｕ膜（図示省略）の成膜をスパッタ法にて行い、電界メッキ法によるＣｕ膜８の配線溝４ａ〜４ｃへの埋め込み及び全面形成を行う。
【００２４】
次に、必要に応じアニール処理などを施した後、図８に示すように、ＣＭＰ処理によって余剰のＣｕ膜８、Ｔａ膜６の除去を行う。これにより太幅のＣｕ配線８ａおよび細幅のＣｕ配線８ｂ，８ｃが形成された。ここでも、太幅配線とは、配線幅ｗ、配線深さｄに対して式（１）の関係を有する配線をいう。逆にいうと、このような関係を有するような大きさに、層間絶縁膜２に下層の配線溝４ａを形成しておくのである。
【００２５】
次に、図９に示すように、全体の上面にＴａによる導電性膜１２をスパッタ法にて成膜し、図１０に示すように、太幅のＣｕ配線８ａ上にのみ密着強化膜として機能するバリアメタル膜３０（薄膜導電層に相当）が残るように、すなわち、細幅配線８ｂ，８ｃ等のその他の部分に対しては導電性膜１２が残らないように、フォトリソグラフィ処理およびエッチング処理を行う。具体的には、太幅のＣｕ配線８ａ部のみのマスクを用い、写真製版技術を用いてＣｕ配線８ａ上部のみにフォトレジスト膜（図示せず）を形成する。次に、ドライエッチング技術を用いて、上記フォトレジストをマスクとして、太幅のＣｕ配線８ａ上部以外の導電性膜１２をエッチングし、除去する。その後、残ったフォトレジスト等をアッシング処理で取り除き、太幅のＣｕ配線８ａ上部のみにバリアメタル膜３０を形成する。
【００２６】
その後、図１１に示すように、全面に層間絶縁膜５を形成後、実施の形態１と同様、下層のＣｕ配線８ａ，８ｂ，８ｃ上に、上層のＣｕ配線用の溝１４ａ，１４ｂ，１４ｃおよび上下層間の接続孔１６ａ，１６ｂ，１６ｃの形成を行う。さらに、図１２に示すように、溝１４ａ，１４ｂ，１４ｃおよび接続孔１６ａ，１６ｂ，１６ｃ内にバリアメタルとしてのＴａ膜１８をスパッタ法にて形成し、シード膜としてのＣｕ膜（図示省略）の形成をスパッタ法にて行い、溝１４ａ，１４ｂ，１４ｃおよび接続孔１６ａ，１６ｂ，１６ｃに対して引き続き電界メッキ法によるＣｕ膜の埋め込みを行うことで上層のＣｕ配線２０ａ，２０ｂ，２０ｃの形成を行う。接続部２１ａ〜２１ｃを介することによりＣｕ配線２０ａ〜２０ｃとＣｕ配線８ａ〜８ｃとが電気的に接続される。
【００２７】
この際、接続部２１ａの底面（電気的接続面）の全てがバリアメタル膜３０と重なる。すなわち、バリアメタル膜３０は接続部２１ａにおけるＣｕ配線８ａとの電気的接続面全てを含む。
【００２８】
以上によりＣｕダマシン配線構造を有する半導体装置３２が生成される。
【００２９】
以上のように、この実施の形態によっても、式（１）を満たす太幅のＣｕ配線８ａ上部にバリアメタル膜３０を設けることにより、バリアメタル膜３０と太幅のＣｕ配線８ａとの密着性を向上させ、太幅のＣｕ配線８ａ中の微小ボイドの拡散、接続部２１ａへの集中を防止するため、ストレスマイグレーション耐性（ＳＭ耐性）を向上させることができる。なお、細幅配線８ｂ，８ｃにおいては十分なＳＭ耐性があるため、この実施の形態でも細幅配線８ｂ，８ｃ上にバリアメタル膜を設けないものとしている。
【００３０】
また、バリアメタル膜３０が、接続孔１６ａ底面より大きく、かつ接続孔１６ａ底面全体と重なることにより、バリアメタル膜３０と太幅のＣｕ配線８ａとの密着性を向上させるため、太幅のＣｕ配線８ａ中のボイドの拡散、接続部２１ａへの集中を抑制する効果を確実なものとすることができる。
【００３１】
また、バリアメタル膜３０が、太幅のＣｕ配線８ａの上面全体を覆っているため、バリアメタル膜３０を比較的大きな形成幅で形成できることにより、微小な形成幅で密着強化膜として機能するバリアメタル膜を形成する場合に比べて製造プロセスの制御が容易となる。
【００３２】
また、バリアメタル膜３０を太幅のＣｕ配線８ａの表面上に形成するため、Ｃｕ配線８ａの表面内に埋め込まれる実施の形態１のバリアメタル膜１２ａに比べると、フォトリソグラフィ技術およびエッチング技術を用いてバリアメタル膜３０を精度良く形成することができる。
【００３３】
さらに、細幅配線８ｂ，８ｃ上部にバリアメタル膜を形成しないため、高度な写真製版技術およびエッチング技術が不要であるとともに、その後の層間膜を形成する際にも、ピッチ幅の狭い凹凸を埋める必要がなくなる分、良好な埋め込み特性が要求されない。
【００３４】
＜実施の形態３＞
図１３はこの発明の実施の形態３である半導体装置４２の構造を示す断面図である。なお、この実施の形態において、実施の形態１と同様の部材については同様の参照符号を付した。
【００３５】
図５に示すように、実施の形態３では、接続孔１６ａ底面より大きく（接続孔１６ａと太幅のＣｕ配線８ａとの接触面積より大きく）、かつ下層の太幅のＣｕ配線８ａの上面全体より小さく、接続孔１６ａの底面全体と重なるようにバリアメタル膜４０（薄膜導電層に相当）を形成する。このように、必ずしも密着強化膜として機能するバリアメタル膜が太幅のＣｕ配線８ａ上面全体を覆う必要はなく、少なくとも接続孔１６ａの底部の周りに接触面積より大きくバリアメタル膜４０を形成すればよい。
【００３６】
バリアメタル膜４０の形成には、実施の形態２と同様、フォトリソグラフィ技術およびエッチング技術を用いる。ただし、Ｃｕ配線８ａの上面全体ではなく、接続孔１６ａの底部のみのマスクを用いることが異なっている。また、その他の装置構成および製造工程は実施の形態２と同様である。なお、バリアメタル膜４０の形状は矩形でも円形でもよく、少なくとも接続孔１６ａ下には形成されておればよい。
【００３７】
以上のように、この実施の形態によっても、式（１）を満たす太幅のＣｕ配線８ａ上部にバリアメタル膜４０を設けることにより、バリアメタル膜４０と太幅のＣｕ配線８ａとの密着性を向上させ、太幅のＣｕ配線８ａ中のボイドの拡散、接続部２１ａへの集中を防止するため、ストレスマイグレーション耐性（ＳＭ耐性）を向上させることができる。なお、細幅配線８ｂ，８ｃにおいては十分なＳＭ耐性を確保できるため、この実施の形態でも細幅配線８ｂ，８ｃ上に密着強化膜として機能するバリアメタル膜を設けないものとしている。
【００３８】
また、バリアメタル膜４０が、接続孔１６ａ底面より大きく、かつ接続孔１６ａ底面全体と重なるため、太幅のＣｕ配線８ａの接続部２１ａとの密着性向上の効果を確実なものとすることができる。
【００３９】
バリアメタル膜４０が太幅のＣｕ配線８ａの一部上に、接続孔１６ａ底面より大きく、かつＣｕ配線８ａ上面より小さく、接続孔１６ａ底面全体と重なっているため、Ｃｕ配線８ａ上面全体を覆う場合と比べて、バリアメタル膜形成に関する製造管理が容易になる。
【００４０】
また、実施の形態１のバリアメタル膜１２ａと比べた場合、バリアメタル膜４０をフォトリソグラフィ技術およびエッチング技術を用いて精度良く形成することができる。
【００４１】
さらに、細幅配線８ｂ，８ｃ上部にバリアメタル膜を形成しないため、高度な写真製版技術およびエッチング技術が不要であるとともに、その後の層間膜を形成する際にも、良好な埋め込み特性が要求されない。
【００４２】
＜その他＞
ところで、上記実施の形態１〜実施の形態３ではバリアメタル膜およびバリアメタルとしてＴａを用いたが、これらの他にチタン（Ｔｉ）、タングステン（Ｗ）等の高融点金属、或いはそれらの窒化物、窒化圭化物、またはそれらの積層膜を用いてもよい。シード膜についてはＣｕを用いたが、Ｃｕを主成分とする合金でもよい。また、バリア膜、シード膜の成膜法はスパッタ法に限るものではなく、ＣＶＤ法等の他の方法でもよい。配線の埋め込みについても、Ｃｕの電界メッキ法を用いたが、無電界メッキ法、ＣＶＤ法など他の方法でもよい。
【００４３】
また、実施の形態２および実施の形態３では、太幅のＣｕ配線８ａ部のみのマスクを用いて太幅配線８ａ上部のみにフォトレジスト膜を形成するものとしたが、下層のＣｕ配線８ａ，８ｂ，８ｃの形成に用いたのと同一のマスクを用いて、露光時の露光量を調整することで、太幅のＣｕ配線８ａ部のみにレジストパターンを残し、細幅のＣｕ配線８ｂ，８ｃのパターンを解像させないものとしてもよい。これにより、同一のマスクを用いてマスクのコストを節約できる。
【００４４】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置は、第１の下層銅配線の表面に形成され、第１の下層銅配線との密着性が第１の下層銅配線上部の絶縁膜より高い導電薄膜層によって、第１の接続部との電気的に接続を行っているため、第１の下層銅配線内の微小ボイドの拡散、第１の接続部への集中を防止して、ストレスマイグレーション耐性を良好にすることができる。
【００４５】
加えて、所定の条件を満足する比較的広い形成幅の第１の下層銅配線にのみ導電薄膜層を形成し、所定の条件を満足しない比較的狭い形成幅の第２の下層銅配線には導電薄膜層を形成しないため、製造プロセスの制御が容易となる。
【００４６】
この発明における請求項６記載の半導体装置の製造方法は、第１の下層銅配線の表面に形成され銅より密着性の高い導電薄膜層によって、第１の接続部との電気的に接続を行っているため、第１の下層銅配線と第１の接続部との密着性を向上させ、微小ボイドの拡散、集中を防止して、ストレスマイグレーション耐性を良好にすることができる。
【００４７】
加えて、ステップ（ｄ）において、所定の条件を満足する比較的広い形成幅の第１の下層銅配線にのみ導電薄膜層を形成し、所定の条件を満足しない比較的狭い形成幅の第２の下層銅配線には導電薄膜層を形成しないため、製造プロセスの制御が容易となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図２】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図８】この発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図９】この発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１０】この発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１２】この発明の実施の形態２である半導体装置の製造方法を工程順に示す断面図である。
【図１３】この発明の実施の形態３である半導体装置の構造を示す断面図である。
【符号の説明】
８ａ〜８ｃ，２０ａ〜２０ｃ  Ｃｕ配線、１０  凹部、１２ａ，３０，４０  バリアメタル膜、１４ａ〜１４ｃ  Ｃｕ配線用溝、１６ａ〜１６ｃ  接続孔、２１ａ〜２１ｃ  接続部、２２，３２，４２  半導体装置。
【図１】
2004273700.tif 000003
【図２】
2004273700.tif 000004
【図３】
2004273700.tif 000005
【図４】
2004273700.tif 000006
【図５】
2004273700.tif 000007
【図６】
2004273700.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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