(57)【要約】【課題】誘電体膜の材料としてＮＯマルチ層やＴａ２Ｏ５及びＢＳＴの高誘電物質を利用し、同時に漏洩電流及び降伏電圧特性の劣化を防止できるように、前記下部電極と誘電体膜との間の界面特性を改善した、半導体素子のコンデンサを提供する。【解決手段】半導体基板上にドーピングされたシリコン材質の下部電極を形成する段階と、下部電極上に薄膜のシリコン窒化膜を蒸着する段階と、シリコン窒化膜を酸化させて表面にシリコン窒酸化膜を形成する段階と、表面酸化がなされたシリコン窒化膜上に誘電体膜を蒸着する段階と、誘電体膜上に上部電極を形成する段階を含むことを特徴とする。【選択図】　　　　　図５
2004088050.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された、ドーピングされたポリシリコン材質の下部電極と、
前記下部電極上に形成された薄膜のシリコン窒化膜と、
前記シリコン窒化膜を酸化させて前記シリコン窒化膜の表面上に形成されたシリコン窒酸化膜と，
前記シリコン窒酸化膜上に形成された誘電体膜と，
前記誘電体膜上に形成された上部電極と
を含むことを特徴とする半導体素子のコンデンサ。
【請求項２】
前記下部電極は平板構造、シリンダー構造、凹構造及びピン構造で構成されたグループから選択されるいずれか一つの構造で形成することを特徴とする請求項１に記載の半導体素子のコンデンサ。
【請求項３】
前記下部電極はその表面に半球型のシリコングレーン（Ｈｅｍｉｓｐｈｅｒｉｃａｌ　Ｓｉｌｉｃｏｎ　Ｇｒａｉｎ）を有するように形成することを特徴とする請求項１に記載の半導体素子のコンデンサ。
【請求項４】
前記シリコン窒化膜は５〜３０Åの厚さで形成することを特徴とする請求項１に記載の半導体素子のコンデンサ。
【請求項５】
前記シリコン窒酸化膜は前記シリコン窒化膜の表面から１５Å以下の厚さを有するように形成することを特徴とする請求項１に記載の半導体素子のコンデンサ。
【請求項６】
前記誘電体膜はＮＯ膜またはＴａ２Ｏ５膜であることを特徴とする請求項１に記載の半導体素子のコンデンサ。
【請求項７】
半導体基板上にドーピングされたシリコン材質の下部電極を形成する段階と、
前記下部電極上に薄膜のシリコン窒化膜を蒸着する段階と、
前記シリコン窒化膜を酸化させて表面にシリコン窒酸化膜を形成する段階と、
前記表面酸化がなされたシリコン窒化膜上に誘電体膜を蒸着する段階と、
前記誘電体膜上に上部電極を形成する段階と
を含む形成方法によることを特徴とする半導体素子のコンデンサ。
【請求項８】
前記下部電極は平板構造、シリンダー構造、凹構造及びピン構造で構成されたグループから選択されるいずれか一つの構造で形成する形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項９】
前記下部電極はその表面に半球型シリコングレーン（Ｈｅｍｉｓｐｈｅｒｉｃａｌ　Ｓｉｌｉｃｏｎ　Ｇｒａｉｎ）を有するように形成する形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項１０】
前記薄膜のシリコン窒化膜を蒸着する段階はプラズマＮＨ３窒化工程、熱ＮＨ３窒化工程及びＬＰＣＶＤ工程で構成されたグループから選択されるいずれか一つの工程で遂行する形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項１１】
前記シリコン窒化膜は５〜３０Åの厚さで蒸着する形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項１２】
前記シリコン窒化膜の酸化はプラズマ強化酸化（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｏｘｉｄａｔｉｏｎ）、低圧酸化（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｏｘｉｄａｔｉｏｎ）、常圧酸化（Ａｔｍｏｓｐｈｅｒｅ　Ｐｒｅｓｓｕｒｅ　Ｏｘｉｄａｔｉｏｎ）及びＯ２雰囲気の自然空冷工程で構成されたグループから選択されるいずれか一つの工程で遂行する形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項１３】
前記シリコン窒化膜の酸化は前記シリコン窒酸化膜がシリコン窒化膜の表面から１５Å以下の厚さで形成されるように遂行する形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項１４】
前記誘電体膜はＮＯ膜またはＴａ２Ｏ５膜である形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項１５】
前記誘電体膜を蒸着する段階後、前記上部電極を形成する段階前、前記蒸着された誘電体膜に対してＯ２、Ｎ２、ＮＯ及びＯ２で構成されたグループから選択されるいずれか一つのガスを利用したポスト処理（ｐｏｓｔｔｒｅａｔｍｅｎｔ）を遂行する段階をさらに含む形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【請求項１６】
前記シリコン窒化膜の蒸着段階と前記シリコン窒化膜の酸化段階と前記誘電体膜の蒸着段階及び前記誘電体膜のポスト処理段階はＩｎ−ｓｉｔｕまたはＮｏ　Ｔｉｍｅ　Ｄｅｌａｙ方式で遂行する形成方法によることを特徴とする請求項７に記載の半導体素子のコンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のコンデンサに係り、より詳細には、漏洩電流及び降伏電圧特性を改善することができる、半導体素子のコンデンサ及びその形成方法に関するものである。
【０００２】
【従来の技術】
半導体メモリー素子は、その高集積化が進行しながらセルの大きさが縮小していることは周知の事実である。ところが、前記セルの大きさの縮小はコンデンサの面積減少を伴うために素子特性を一定に維持するのに必要な充電容量の確保に難しさがある。例えば、６４Ｍ−ＤＲＡＭ級以上の高集積素子は集積度の増加によってセルの大きさが急激に縮少し、これにより、既存のコンデンサ構造ではセル動作に必要な充電容量を確保できなくなった。
【０００３】
これに、現在量産中である高集積素子はセル動作に必要な一定量以上の充電容量の確保のために電荷貯蔵電極を多様な３次元構造で形成するか、あるいは誘電体膜材料として高誘電率の物質を利用するか、または、誘電体膜を最大限薄い厚さで蒸着している。これは充電容量が電極表面積及び誘電体膜の誘電率に比例し、上、下部電極間の間隔、すなわち、実質的に誘電体膜の厚さに反比例することに基づいたものである。
【０００４】
例えば、シリンダー（Ｃｙｌｉｎｄｅｒ）、凹（Ｃｏｎｃａｖｅ）構造及びピン（Ｐｉｎ）構造などの下部電極は電極表面積の増大を利用した充電容量の増大を企んだものであって、Ｔａ２Ｏ５及びＢＳＴなどの誘電体膜は高誘電率物質を利用した充電容量の増大を企んだものであって、そして、薄膜のＮＯ（窒化膜／酸化膜）マルチ層は誘電体膜の厚さ減少を利用した充電容量の増大を企んだものである。
【０００５】
しかし、誘電体膜の厚さ減少の限界によって導入された高誘電物質はまだ解決されなければならない多くの問題点を抱いている。
【０００６】
特に、誘電体膜の材料でＮＯマルチ層やＴａ２Ｏ５及びＢＳＴの高誘電物質を利用することにおいて現在の技術としては下部電極と誘電体膜間の界面処理に限界があるために、誘電体膜の材料として前記ＮＯマルチ層やＴａ２Ｏ５及びＢＳＴを利用しながらその厚さを減少すれば充電容量は増大することができるが、下部電極と誘電体との間の界面不良により漏洩電流（ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）及び降伏電圧（ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ）特性などが劣化し、そして、信頼性及び収率低下が招来される。
結局、誘電体膜の材料としてＮＯマルチ層やＴａ２Ｏ５及びＢＳＴの高誘電物質を利用する方法は現在としては信頼性及び収率減少の原因になるので、その適用が困難である。
【０００７】
【先行技術文献】
【特許文献１】特開２００１―２３７４０１号
【０００８】
【発明が解決しようとする課題】
したがって、本発明の目的は、上記の問題を解決するため、誘電体膜の材料としてＮＯマルチ層やＴａ２Ｏ５及びＢＳＴの高誘電物質を利用し、同時に漏洩電流及び降伏電圧特性の劣化を防止することができる、半導体素子のコンデンサ及びその形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記の課題を解決するため、本発明による半導体素子のコンデンサは、　半導体基板上に形成された、ドーピングされたポリシリコン材質の下部電極と、前記下部電極上に形成された薄膜のシリコン窒化膜と、前記シリコン窒化膜を酸化させて前記シリコン窒化膜の表面上に形成されたシリコン窒酸化膜と，前記シリコン窒酸化膜上に形成された誘電体膜と，前記誘電体膜上に形成された上部電極とを含むことを特徴とする。
【００１０】
ここで好ましくは、前記下部電極は、平板構造、シリンダー構造、凹構造及びピン構造で構成されたグループから選択されるいずれか一つの構造で形成し、また、表面に半球型シリコングレーン（Ｈｅｍｉｓｐｈｅｒｉｃａｌ　Ｓｉｌｉｃｏｎ　Ｇｒａｉｎ）を有するように形成する。
【００１１】
また好ましくは、前記シリコン窒化膜は５〜３０Åの厚さで形成し、そして、前記　シリコン窒酸化膜は膜は前記　シリコン窒化膜の表面から１５Å以下の厚さを有するように形成する。
【００１２】
前記の課題を解決するため、本発明による半導体素子のコンデンサは、　半導体基板上にドーピングされたシリコン材質の下部電極を形成する段階と、　前記下部電極上に薄膜のシリコン窒化膜を蒸着する段階と、前記シリコン窒化膜を酸化させて表面にシリコン窒酸化膜を形成する段階と、前記表面酸化がなされたシリコン窒化膜上に誘電体膜を蒸着する段階と、前記誘電体膜上に上部電極を形成する段階とを含む形成方法によることを特徴とする。
【００１３】
ここで好ましくは、前記下部電極は平板構造、シリンダー構造、凹構造及びピン構造で構成されたグループから選択されるいずれか一つの構造で形成し、また、表面に半球型シリコングレーン（Ｈｅｍｉｓｐｈｅｒｉｃａｌ　Ｓｉｌｉｃｏｎ　Ｇｒａｉｎ）を有するように形成する。
【００１４】
また好ましくは、前記シリコン窒化膜を蒸着する段階はプラズマＮＨ３窒化工程、熱ＮＨ３窒化工程またはＬＰＣＶＤ工程で遂行し、そして、前記シリコン窒化膜は５〜３０Åの厚さで蒸着する。
【００１５】
また好ましくは、前記シリコン窒化膜酸化はプラズマ強化酸化（ＰｌａｓｍａＥｎｈａｎｃｅｄ　Ｏｘｉｄａｔｉｏｎ）、低圧酸化（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｏｘｉｄａｔｉｏｎ）、常圧酸化（Ａｔｍｏｓｐｈｅｒｅ　Ｐｒｅｓｓｕｒｅ　Ｏｘｉｄａｔｉｏｎ）またはＯ２雰囲気の自然空冷工程に進行し、そして、シリコン窒化膜の表面から１５Å以下厚さのシリコン窒酸化膜が形成されるように遂行する。
【００１６】
また好ましくは、前記誘電体膜はＮＯ膜またはＴａ２Ｏ５膜で形成し、誘電体膜に対するポスト処理はＯ２、Ｎ２、ＮＯまたはＯ２を利用した熱処理で遂行する。
【００１７】
また好ましくは、前記誘電体膜を蒸着する段階後、前記上部電極を形成する段階前、前記蒸着された誘電体膜に対してＯ２、Ｎ２、ＮＯ及びＯ２で構成されたグループから選択されるいずれか一つのガスを利用したポスト処理（ｐｏｓｔ　ｔｒｅａｔｍｅｎｔ）を遂行する。
【００１８】
また好ましくは、前記シリコン窒化膜の蒸着段階、前記シリコン窒化膜の酸化段階、前記誘電体膜の蒸着段階及び前記誘電体膜のポスト処理段階はＩｎ−ｓｉｔｕまたはＮｏ　Ｔｉｍｅ　Ｄｅｌａｙ方式で遂行する。
【００１９】
以上のような本発明の目的と、別の特徴及び長所などは次に参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００２０】
【発明の実施の形態】
図１ないし図５は本発明の実施例によるコンデンサの形成方法を説明するための工程断面図である。
図１を参照すると、所定の下地層（図示せず）を具備した半導体基板１上にドーピングされたシリコン膜を蒸着し、その次に、前記ドーピングされたシリコン膜をパターニングして下部電極２を形成する。ここで、前記下部電極２は平板形態で示したが、充電容量を増大するためにシリンダー構造、凹構造、または、ピン構造にも形成することができ、また、表面に半球型シリコングレーン（Ｈｅｍｉｓｐｈｅｒｉｃａｌ　Ｓｉｌｉｃｏｎ　Ｇｒａｉｎ）を有するように形成することもあり得る。
【００２１】
図２を参照すると、下部電極２が形成された基板結果物に対して洗浄工程を遂行する。その次に、前記下部電極２の表面上に誘電体膜との界面特性を改善するために薄膜のシリコン窒化膜３を蒸着する。ここで、前記薄膜のシリコン窒化膜３はＬＰＣＶＤ工程を利用したシリコン窒化膜の蒸着工程、プラズマＮＨ３処理を利用した窒化（ｎｉｔｒｉｄａｔｉｏｎ）工程、または、熱ＮＨ３処理を利用した窒化工程等で蒸着し、望ましくは、５〜３０Åの厚さで蒸着する。
【００２２】
図３を参照すると、シリコン窒化膜３に対する酸素処理を行なって前記シリコン窒化膜３の表面を酸化させ、これを通じて、前記シリコン窒化膜３の表面にシリコン窒酸化（ＳｉＯｘＮｙ）膜４を形成する。ここで、前記酸素処理が遂行されると、前記シリコン窒化膜３の表面は若干（ｓｌｉｇｈｔｌｙ）酸化され、これと同時に、前記シリコン窒化膜３の全体誘電率を減少せずに膜内のピンホール（ｐｉｎ　ｈｏｌｅ）及びトラップサイト（ｔｒａｐ　ｓｉｔｅ）などの欠陥が除去される。
【００２３】
したがって、後続工程で　シリコン窒酸化膜４上に誘電体膜が蒸着されると、前記シリコン窒酸化膜４は下部電極と誘電体膜との間の界面特性を改善するようになって、特に、前記酸化されたシリコン窒化膜でのホールカレント（ｈｏｌｅｃｕｒｒｅｎｔ）が抑制されることによってコンデンサでの漏洩電流は減少し、併せて、絶縁破壊電圧である降伏電圧が増加する。
【００２４】
また、シリコン窒酸化膜４はシリコン窒化膜３より酸化抵抗性が優秀である。それゆえ、誘電体膜の蒸着後のポスト処理（ｐｏｓｔ　ｔｒｅａｔｍｅｎｔ）、たとえば、ＯＮＯコンデンサでの熱酸化、またはＴａ２Ｏ５コンデンサでのＮ２Ｏ処理時の酸化抵抗性が従来より優秀になり、したがって、下部電極物質であるドーピングされたシリコン膜への酸素拡散が抑制されて誘電特性の低下が防止される。
【００２５】
本発明の実施例において、前記シリコン窒化膜３の酸化はプラズマ強化酸化（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｏｘｉｄａｔｉｏｎ）、低圧酸化（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｏｘｉｄａｔｉｏｎ）、常圧酸化（Ａｔｍｏｓｐｈｅｒｅ　Ｐｒｅｓｓｕｒｅ　Ｏｘｉｄａｔｉｏｎ）またはＯ２雰囲気の自然空冷、すなわち、シリコン窒化膜の蒸着後に意図的にＯ２雰囲気で冷却する工程で遂行し、そして、前記シリコン窒化膜３の表面から１５Å以下厚さのシリコン窒酸化膜４が形成されるように遂行する。
【００２６】
図４を参照すると、前記シリコン窒酸化膜４上にＮＯ膜またはＴａ２Ｏ５膜からなる薄膜の誘電体膜５を蒸着する。その次に、前記蒸着された誘電体膜５に対してＯ２、Ｎ２、ＮＯまたはＯ２を利用したポスト処理、すなわち、熱処理を遂行し、これを通じて、膜内のピンホール、酸素空孔（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）などの欠陥を除去し、併せて、結晶化させて誘電体膜５の誘電特性を改善する。
【００２７】
ここで、前記誘電体膜５の材料でＮＯ膜を利用した場合、シリコン窒化膜３の表面にシリコン窒酸化膜４が形成されたものと関連して前記誘電体膜５はＮＯＮＯまたはＯＮＯＮＯ構造を有するようになる。
【００２８】
図５を参照すると、誘電体膜５上に上部電極用の導電膜、例えば、ドーピングされたシリコン膜またはアルミニウム金属膜などを蒸着する。その次に、前記上部電極用の物質膜をパターニングして上部電極６を形成し、この結果として、下部電極２と酸化されたシリコン窒化膜３を含んだ誘電体膜５及び上部電極６の積層構造からなる、本発明によるコンデンサ１０を形成する。
【００２９】
一方、本発明の実施例において、下部電極物質であるシリコン膜への不純物ドーピング、シリコン窒化膜の蒸着、シリコン窒化膜表面の酸化、誘電体膜の蒸着及び誘電体膜に対し後続熱処理はＩｎ−ｓｉｔｕまたはＮｏ　Ｔｉｍｅ　Ｄｅｌａｙ方式で遂行することが望ましい。
【００３０】
本発明の方法によると、下部電極のドーピングされたシリコン上に薄膜のシリコン窒化膜を蒸着した後その表面を酸化させ、その次に、誘電体膜を蒸着することにより、下部電極と誘電体膜との間の界面ストレスが緩和され、そして、界面トラップ電荷が抑制される。特に、前記シリコン窒酸化膜は誘電体膜の蒸着時にバッファー層として作用してマイクロストレスを緩和し、また、酸化抵抗性が優秀で下部電極物質であるドーピングされたシリコン膜への酸素拡散を抑制するために、同一な漏洩電流及び絶縁破壊の電圧下でもさらに高い充電容量を有するコンデンサを得ることができる。
【００３１】
図６及び図７は本発明によるコンデンサの電気的な特性を説明するためのグラフであり、ここで、図６は電圧対電流密度を図示したグラフであり、図７は電圧対充電容量を図示したグラフである。
【００３２】
図６及び図７を参照すると、酸化されたシリコン窒化膜を適用した、本発明によるＯＮＯ構造のコンデンサＡがノーマルな（ｎｏｒｍａｌ）ＯＮＯ構造のコンデンサＢに比べて漏洩電流が低く、降伏電圧が高い特性を示すことを分かり、そして、充電容量が増加していることが分かる。
【００３３】
下記の表１及び表２は各々酸化されたシリコン窒化膜が適用された場合と適用されない場合でのＯＮＯ及びＴａ２Ｏ５構造のコンデンサに対する充電容量及び降伏電圧を、実験的に得た結果である。
【００３４】
【表１】
2004088050.tif 000003
【００３５】
【表２】
2004088050.tif 000004
【００３６】
結局、図６及び図７と前記表１及び表２から、酸化されたシリコン窒化膜を適用した本発明のコンデンサが、従来のそれより漏洩電流及び降伏電圧で優秀な特性を示すことを分かり、したがって、本発明のコンデンサは、誘電率の減少が抑制されるので、同一の漏洩電流及び絶縁破壊電圧条件下ではさらに高い充電容量を得ることができる。
【００３７】
【発明の効果】
以上のように、本発明はシリコン窒化膜の蒸着及びその表面の酸化を通じて下部電極と誘電体膜との間の界面特性を改善することによって、コンデンサにバイアスが印加される時に生じるホールカレントを抑制して漏洩電流を減少することができ、併せて降伏電圧を増加することができるので、信頼性及び収率を向上できる。
【００３８】
また、本発明は誘電体膜のポスト処理時に下部電極への酸素侵入を防止することができ、これにより、誘電体膜の全体誘電率の劣化を防止することができ、充電容量を増加することができる。
【００３９】
その他、本発明はその要旨が逸脱されない範囲で多様に変更して実施することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体素子のコンデンサの形成方法を説明するための工程別の断面図である。
【図２】本発明の実施例による半導体素子のコンデンサの形成方法を説明するための工程別の断面図である。
【図３】本発明の実施例による半導体素子のコンデンサの形成方法を説明するための工程別の断面図である。
【図４】本発明の実施例による半導体素子のコンデンサの形成方法を説明するための工程別の断面図である。
【図５】本発明の実施例による半導体素子のコンデンサの形成方法を説明するための工程別の断面図である。
【図６】本発明による半導体素子のコンデンサの電気的な特性を説明するためのグラフである。
【図７】本発明による半導体素子のコンデンサの電気的な特性を説明するためのグラフである。
【符号の説明】
１　半導体基板
２　下部電極
３　シリコン窒化膜
４　シリコン窒酸化膜
５　誘電体膜
６　上部電極
１０　コンデンサ
【図１】
2004088050.tif 000005
【図２】
2004088050.tif 000006
【図３】
2004088050.tif 000007
【図４】
2004088050.tif 000008
【図５】
2004088050.tif 000009
【図６】
2004088050.tif 000010
【図７】
2004088050.tif 000011