(57)【要約】【課題】Ｖｆ−ｔｒｒ（逆方向回復期間）特性を悪化させずに、Ｖサージ耐量を改善させた半導体装置を提供すること。【解決手段】ｐｎ接合に沿って順方向通電の際に、電流密度が均等な領域をメインエリアとし、不均等な領域をサブエリアとした場合に、サブエリア内にアバランシェ電流が流れた際に抵抗成分となる構造１３を設ける。【選択図】  図１０
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【特許請求の範囲】
【請求項１】
酸化膜の開口部よりウエハと反対の導電型不純物を拡散しｐｎ接合を形成したプレーナ構造の半導体装置であって、
前記ｐｎ接合に沿って順方向通電の際に、電流密度が均等な領域をメインエリアとし、不均等な領域をサブエリアとした場合に、前記サブエリア内にアバランシェ電流が流れた際に抵抗成分となる構造を設けたことを特徴とする半導体装置。
【請求項２】
前記抵抗成分となる構造は、前記ウエハ上に形成されたエピタキシャル層と該エピタキシャル層の上に形成された酸化膜との界面から該エピタキシャル層内に延在して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗成分となる構造は、前記ウエハと同型の拡散層で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記抵抗成分となる構造は、前記サブエリア内に形成されたトレンチ溝にポリシリコンが埋め込まれて形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記前記サブエリア内に形成されたトレンチ溝に埋め込まれた前記ポリシリコンは前記ウエハと同型のポリシリコンであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記トレンチ溝には、酸化膜を介してポリシリコンが埋め込まれていることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記抵抗成分となる構造は、その抵抗値を該構造の深さと幅により設定していることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記抵抗成分となる構造は、前記サブエリア内にリング状に形成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記抵抗成分となる構造は、前記サブエリア内のコーナー部にのみ選択的に形成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は例えば電源関係等に使用される半導体装置であり、スイッチング電源回路やＤＣ−ＤＣコンバータ回路に使用されるもので、特に高効率特性を必要とする分野において使用される半導体装置に関する。
【０００２】
【従来の技術】
図１は、ｎ型ｐｉｎ構造をもつダイオードであるプレーナ構造の半導体装置のチャネル拡散領域の近傍の基本構造を示す模式図である。ｎ型（ｎ＋＋）のウエハ１の上に、低濃度層としてｎ−のエピタキシャル層２が形成されている。ｎ−のエピタキシャル層２の上面側には、所定間隔をおいてｐ型（ｐ＋）のチャネル拡散領域３およびチャネルストッパ（不図示）が形成されている。このチャネル拡散領域３の上面には、電極４を挟んで酸化膜５が形成されている。また、ウエハ１の裏面側にも電極６が形成されている。
【０００３】
なお、プレーナ構造のチャネル拡散領域は、図４（ａ）に関係部との斜視図を、（ｂ）に斜視図を示すように、酸化膜５の開口部７よりウエハ１と反対の導電型の不純物拡散してｐｎ接合を形成した場合、開口部７の直下のプレーン部８とサイド拡散領域のシリンドリカル部９とスフェリカル部１１（コーナーの球面部）とに大別される。
【０００４】
また、半導体チップの面積を大きくしないで、ｐ＋導電型層のコーナー部の曲率半径を大きくし、かつ、かつ深い拡散をおこなう際のガラスマスクの条件についての技術が開示されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平２０００−２３６０８３号公報（段落番号００１４〜００１９）
【０００６】
【発明が解決しようとする課題】
しかしながら、基本構造を図１に示したｎ型ｐｉｎ構造をもつダイオードは、順方向の電圧降下があまり大きくならいために、一般に高圧ダイオードとしてよく用いられているが、さらに、高効率化をはかるために、図１８に示すように、エピタキシャル層２（ｎ−層）を薄くしてリーチスルー構造にした場合、Ｖサージ耐量の低下が生じてしまう。なお、図１８では、図１と同一機能部には同一符号を付して、その個々の説明を省略する。
【０００７】
そのため、図４に基本構造の模式図を示すように、２段のエピタキシャル構造にして、ｎ＋＋とｎ−の間にｎ＋層１３を形成する場合がある。この構造によれば、図１９にＶサージ評価回路を、図６コンデンサチャージ電圧とＶサージ耐量とのグラフで示す様に、コンデンサチャージ電圧が増加するとＶサージ耐量を改善させることができる。しかしながらその場合、図２０にグラフで示すように、Ｖｆ−ｔｒｒ（逆方向回復期間）特性では、その特性が大幅に悪化してしまう（但し図１で示した構造よりははるかによい）。
【０００８】
本発明はこれらの事情にもとづいてなされたもので、Ｖｆ−ｔｒｒ特性を悪化させずに、Ｖサージ耐量を改善させた半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明によれば、酸化膜の開口部よりウエハと反対の導電型不純物を拡散しｐｎ接合を形成したプレーナ構造の半導体装置であって、
前記ｐｎ接合に沿って順方向通電の際に、電流密度が均等な領域をメインエリアとし、不均等な領域をサブエリアとする逆方向耐圧は、電界の集中により一定値以上になったとき、アバランシェ電流が流れる。通常のデバイスでは、スフェリカル部では最も電界集中が起き易く、次に、シリンドリカル部、プレーン部の順であり、アバランシェ電流の発生の初期はサブエリア内に電流が流れることになる。前記サブエリア内にアバランシェ電流が流れた際に抵抗成分となる構造を設けたことを特徴とする半導体装置である。
【００１０】
また本発明によれば、前記抵抗成分となる構造は、前記ウエハ上に形成されたエピタキシャル層と該エキタキシャル層の上に形成された酸化膜との界面から該エピタキシャル層内に延在して形成されていることを特徴とする半導体装置である。
【００１１】
また本発明によれば、前記抵抗成分となる構造は、前記ウエハと同型の拡散層で形成されていることを特徴とする半導体装置である。
【００１２】
また本発明によれば、前記抵抗成分となる構造は、前記サブエリア内に形成されたトレンチ溝にポリシリコンが埋め込まれて形成されていることを特徴とする半導体装置である。
【００１３】
また本発明によれば、前記前記サブエリア内に形成されたトレンチ溝に埋め込まれた前記ポリシリコンは前記ウエハと同型のポリシリコンであることを特徴とする半導体装置である。
【００１４】
また本発明によれば、前記トレンチ溝には、酸化膜を介してポリシリコンが埋め込まれていることを特徴とする半導体装置である。
【００１５】
また本発明によれば、前記抵抗成分となる構造は、その抵抗値を該構造の深さと幅により設定していることを特徴とする半導体装置である。
【００１６】
また本発明によれば、前記抵抗成分となる構造は、前記サブエリア内にリング状に形成されていることを特徴とする半導体装置である。
【００１７】
また本発明によれば、前記抵抗成分となる構造は、前記サブエリア内のコーナー部にのみ選択的に形成されていることを特徴とする半導体装置である。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１９】
図１は、ｎ型ｐｉｎ構造をもつダイオードであるプレーナ構造の半導体装置のチャネル拡散領域の近傍の基本構造を示す模式図である。
【００２０】
ｎ型（ｎ＋＋）のウエハ１の上に、低濃度層としてｎ−のエピタキシャル層２が形成されている。ｎ−エピタキシャル層２の上面側には、所定間隔をおいてｐ型（ｐ＋）のチャネル拡散領域３およびチャネルストッパ（不図示）が形成されている。このチャネル拡散領域３の上面には、電極４を挟んで酸化膜５が形成されている。また、ウエハ１の裏面側にも電極６が形成されている。
【００２１】
また、図２に模式説明図を示すように、順方向通電の電流経路を矢印で表示、および、図３に模式説明図を示すように、逆方向通電の電流経路につい矢印による経路Ａおよび経路Ｂで表示し、それぞれメインエリアとサブエリアに分け定義する。各エリアは点線で囲んだ四角形で領域を示している。
【００２２】
なお、図１における分類表示も同様であり、図２および図３においては、図１と同一機能部分には同一符号を付して個々の説明を省略する。
【００２３】
また、プレーナ構造は、図４（ａ）に関係部との斜視図を、図４（ｂ）に斜視図を示すように、ｐｎ接合の終端がデバイスの１つの平面になるような構造で、酸化膜５の開口部７よりウエハ１と反対の導電型の不純物拡散してｐｎ接合を形成した場合、開口部７の直下のプレーン部８とサイド拡散領域のシリンドリカル部９とスフェリカル部１１（コーナーの球面部）とに大別される。
【００２４】
また、以下の説明では、各部のアバランシェブレークダウン耐圧を、それぞれ、プレーン部８はＶａＰＬ，シリンドリカル部９はＶａＣＹ，スフェリカル部１１はＶａＳＰＨとした場合、
ＶａＰＬ＞Ｖａ  ＳＰＨの関係が成り立つ構造の半導体装置について適用する。
【００２５】
また、順方向通電においては、不純物濃度勾配と開口部７の関係により不均一に電流が流れる。図２に模式説明図を示すように、順方向通電の電流密度については、メインエリアとサブエリアに分け定義する。
【００２６】
プレーナ構造では、酸化膜５の開口部７より拡散を行った場合、上述の図４（ａ）および（ｂ）に示したように、中央部のプレーン部８はシリンドリカル形状を形成し、両端のコーナー部分はスフェリカル構造となる。それにより、通常、耐圧はスフェリカル部１１に電解集中が起こり電子雪崩によるアバランシェブレークダウン（Ｖａ  ＳＰＨ）が発生する。
【００２７】
ただし、図１においてｎ−層を極端に薄くした場合は、スフェリカル部１１やシリンドリカル部９より電界傾斜がきつくなり、プレーン部８で電子雪崩によるアバランシェブレークダウン（ＶａＰＬ）が発生する場合もある。
【００２８】
発明者は、これについて検討した結果、アバランシェ電流が流れた時に、サブエリア内に抵抗成分となる機構を形成することで解決できることを見出した。
【００２９】
すなわち、図５に説明図を示すように、半導体装置の抵抗成分モデルをダイオードをモデルに説明する。図５に示すようなモデルを考えた場合、アバランシェ電流はＲｓの抵抗成分が大きな問題となる。なお、図５において、図１と同一機能部分には同一符号を付してその個々の説明を省略する。
【００３０】
高効率の半導体構造を考えた場合リーチスルー構造を採用し、Ｒｍを小さくして順方向特性及び逆回復特性の改善を図る試みがなされる。その場合、同時にＲｓの抵抗成分も同時に小さくなり、図６に示す、従来技術と本発明の技術とを対比したＶサージのグラフによる評価において、Ｖサージの耐量が低下する問題が発生する。その対策として、図７に模式図を示したように、ｎ−層とｎ＋＋層の間にｎ＋層１２を挿入してＲＢ１を加えることにより抵抗成分の増大を図り対策を行っているが、それにより、Ｒｍ＋ＲＢ１となり順方向特性が悪くなる。なお、図７において、図１と同一機能部分には同一符号を付してその個々の説明を省略する。
【００３１】
なお、リーチスルーとはパンチスルーの一態様であり、図８（空乏層明細書）に示した説明図における構成において、ｐ＋にマイナスの電圧を、ｎ＋にプラスの電圧を印加した際に、ｐ＋よりｎ−に空乏層が広がりｎ＋に届いたときをパンチスルーと呼ぶが、耐圧はパンチスルー状態になっても決まらずに、更に電圧を印加して空乏層内の電界がある一定以上になったところで耐圧が決定されるものを言う。
【００３２】
発明者はそれらを勘案して順方向特性を低下させることなくＶサージ耐量を改善した半導体装置としては、アバランシェブレークダウン時に流れる電流経路のサブエリアに抵抗成分を設けることで対策することができるとの知見を得た。それは、電流を妨げ抵抗成分となる抵抗エリアを、シリコン（エピタキシャル層２）と酸化膜５との界面よりシリコン側に延在する形で形成することである。しかも、電流を妨げ抵抗成分となる抵抗エリアは、基体のウエハ１と同型拡散層で形成している。
【００３３】
この対策のメカニズムは図９に説明図を示すように、Ｖサージ耐量の等価回路と、それに対応したサブ領域におけるアバラッシュ電流と時間のグラフによれば、等価回路における抵抗成分の増大により、サブ領域においては、アバランシェ電流の変化ｄｉ／ｄｔの低下と共にアバラ主電流のピーク値の低減が起こる。
【００３４】
以下に、これらの知見に基づいて、サブエリア内に抵抗成分となる機構を形成した実施例を説明する。なお、以下の実施例では、図１と同一機能部分には同一符号を付して、その個々の説明を省略する。
【００３５】
（実施例１）  ＨＥＤフロー説明図参照
図１０は、本実施例のＶサージ対策構造がなされて、高効率な半導体装置の模式構成図である。この半導体装置ではリーチスルー構造をとり、ｎ−エピタキシャル層２に形成されたｐ型（ｐ＋）のチャネル拡散領域３のサブエリア内に電流を妨げ抵抗成分となる抵抗エリア１３としてｎ型拡散層を設けている。つまり、電流を妨げ抵抗成分となる抵抗エリア１３を、シリコンと酸化膜５との界面よりシリコン側に延在する形で設けている。この場合、図１１に示すように、アバラッシュ電流経路は、経路Ａおよび経路Ｂで示すように、電流を妨げ抵抗成分となる抵抗エリア１３を迂回するような経路となる。
【００３６】
この電流を妨げ抵抗成分となる抵抗エリア１３は、図１２（ａ）に示すようにリング状に形成しても、図１２（ｂ）に示すようコーナー部に選択的に設けてもよい。
【００３７】
また、抵抗エリア１３の電流を妨げる電気抵抗は、抵抗エリア１３の深さと幅を設定することにより調整することができる。
【００３８】
次に、この半導体装置の製造方法について、図１３に示した工程の模式図を参照して説明する。また、図１６に示したポリシリコン埋め込みプロセスでもよい。なお、半導体装置の各部は、図１０の符号を援用している。
【００３９】
まず、ｎ型基体ウエハ１の上にｎ−のエピタキシャル層２を形成したウエハ１を使用し、エピエピタキシャル層２の表面に酸化膜５を１００ｎｍ形成する（Ｓ１）。
【００４０】
次に、ｐ型（ｐ＋）のチャネル拡散領を形成するために、レジストブロック法でインプラを行えるように、マスク１４を用いてＰＥＰ法により選択的にパターニングを行い、ボロンをインプラ法にて酸化膜スルー注入をおこなう（Ｓ２）。
【００４１】
ボロンをインプラ法にて酸化膜５へスルー注入するにより、酸化、拡散を行い所定の深さまで不純物拡散を行ってチャネル拡散領域３を形成する（Ｓ３）。
【００４２】
次にチャンネルストッパ部と抵抗成分とを形成するために、マスク１４を用いたＰＥＰ法にて酸化膜５を選択的に除去し、ヒ素をインプラ法にてダイレクト注入する（Ｓ４）。
【００４３】
ヒ素をインプラ法にてダイレクト注入した個所の酸化、拡散を行い、所定の深さまで不純物拡散を行って、チャネルストッパ部１５と抵抗エリア１３とを形成する（Ｓ５）。
【００４４】
次に、ＰＥＰ法により電極４取り出しの為の開口部７を形成する。ここで必要に応じて重金属拡散によるライフタイムコントロールを行う事が可能である（Ｓ６）。
【００４５】
次に、電極４のアルミをＥ−ＧＵＮ（電子銃）、スパッタにより形成する（Ｓ７）。
【００４６】
ＰＥＰ法によりパターニングを行い、次に裏面電極４を形成しチップの基本デザインができあがる。ここでも電子線やプロトン照射などによるライフタイムコントロールを行うことが可能である。この後、ブレード（不図示）によりカットしてチップを完成する。
【００４７】
（実施例２）
図１４は、上述の（実施例１）と同様に、本実施例のＶサージ対策構造がなされて、高効率な半導体装置の模式構成図である。特に、スイッチング性を向上させたデザインで、サブエリア内に電流を妨げ抵抗成分となる抵抗エリア１３ａをポリシリコンにより設けている。なお、ポリシリコンは、導電性がＳｉ結晶に比べて悪いため、ノンドープポリシリコン又は基体のウエハ１と逆型の不純物を低濃度含んでいてもよい。また、基体のウエハ１と同型ポリシリコンを用いてもよい。また、図１５は、その半導体装置のアバラッシュ電流の経路を経路Ａおよび経路Ｂで表示した説明図である。
【００４８】
また、（実施例１）と同様に、この抵抗エリア１３ａは、図１２（ａ）に示すようにリング状に形成しても、図１２（ｂ）に示すようコーナー部に選択的に設けてもよい。
【００４９】
また、抵抗エリア１３の電流を妨げる電気抵抗は、抵抗エリア１３の深さと幅を設定することにより調整することができる。
【００５０】
次に、この半導体装置の製造方法について、図１６に示した工程の模式図を参照して説明する。なお、半導体装置の各部の構成については図１４の符号を援用して、個々の説明を省略している。
【００５１】
まず、ｎ型基体ウエハ１の上にｎ−のエピタキシャル層２を形成したウエハ１を使用し、エピタキシャル層２の表面に酸化膜５を１００ｎｍ形成する（Ｓ１１）。
【００５２】
次に、マスク１４を用いたＰＥＰ法によりチャネルストッパ部１５の酸化膜５を除去しレジストを残した状態でヒ素をインプラ法にてダイレクト注入する（Ｓ１２）。
【００５３】
次に、レジスト除去後レジストブロック法でインプラを行えるようにアノードガードリング部の形成の為のパターニングを行いボロンをインプラ法にて酸化膜スルー注入をおこなう（Ｓ１３）。
【００５４】
酸化膜スルー注入により、酸化拡散を行い所定の深さまで不純物拡散を行って、アノードガードリング部１７の形成をおこなう（Ｓ１４）。
【００５５】
次に、アノード形成の為のマスク１４を用いてパターニングを行い、酸化膜５を除去、酸化膜５を１００ｎｍ形成（Ｓ−１５）、ボロンをインプラ法にて酸化膜スルー注入する（Ｓ１６）。酸化、拡散を行い１〜２μｍの深さになるよう不純物拡散を行う（Ｓ１７）。
【００５６】
次に、抵抗部を形成するために、マスク１４を用いたＰＥＰ法にて酸化膜５を選択的に除去し、ＲＩＥまたはＣＤＥにて所定の幅と深さのトレンチ１８を形成する（Ｓ１８）（Ｓ１９）。
【００５７】
次に、ポリシリコン１９をトレンチ部に埋め込みＰＥＰにて選択的なパターン形成を行い、ＣＶＤ酸化膜２０を表面に形成する（Ｓ２０）。
【００５８】
次に、ＰＥＰにて電極４の形成部の酸化膜５を除去する。ここで必要に応じて重金属拡散によるライフタイムコントロールを行う事が可能である（Ｓ２１）。
【００５９】
その際、電極４のメタルを形成する（Ｓ２２）。
【００６０】
次に、マスク１４を用いたＰＥＰによってパターン形成を行う（Ｓ２３）。その際、ポリシリコンと電極４を接触させておく。これにより逆回復特性時、ガードリング部（不図示）に蓄積されるキャリアを効率よく減らす事ができ逆回復特性を改善することができる。
【００６１】
なお、（Ｓ２３）において、ポリシリコンと電極４とは、接地させなくてもマスク１４を用いたＰＥＰによってパターン形成を行うことはできる。ただし、その際はマスク１４の形状が点線で囲った内部の形状のものを用いる（Ｓ２４）。
【００６２】
次に裏面電極４を形成しチップの基本デザインができあがる。
【００６３】
ここでも電子線やプロトン照射等によるライフタイムコントロールを行うことが可能である。この後、ブレードによりカットしてチップを完成する。
【００６４】
（実施例３）
この半導体装置は、上述の（実施例２）の変形例である。図１７に抵抗エリア１３ａの部分拡大図を示すように、抵抗エリア１３ｂは、トレンチ部に埋め込まれたポリシリコン１９の周囲に酸化膜２０が形成されている。この酸化膜２０により道通させないようにし瞬間電流値を抑止している。
【００６５】
したがってこの半導体装置の製造方法は、ほぼ、（実施例２）と同様であるので、同様部分ついては重複説明を避けるために省略する。
【００６６】
ただし、トレンチ部に埋め込まれたポリシリコン１９の周囲に酸化膜２０を形成するために、（実施例２）の工程ステップで、抵抗部を形成するために、マスク１４を用いたＰＥＰ法にて酸化膜５を選択的に除去し、ＲＩＥまたはＣＤＥにて所定の幅と深さのトレンチを形成する（Ｓ１８）（Ｓ１９）の後に、トレンチの中に酸化膜２０を形成する工程を挿入する。以後の工程は、（実施例２）と同様である。
【００６７】
以上に説明したように、上述の各実施例によれば、Ｖｆ−ｔｒｒの関係を悪化させずに、Ｖサージ耐量を改善させた半導体装置を提供することができる。
【００６８】
なお、上述の各実施例は、典型例を例示的に示したものであり、各実施例のプロセスを適宜組合わせることにより、多様な半導体装置のデザインを実現することができる。
【００６９】
また、上述の実施の形態では、半導体装置としてダイオードを例にあげて説明したが、ダイオード以外にも、例えば、ＭＯＳ−ＴＲ、ＢＩＰ−ＴＲ等の分野でも適用することができる。
【００７０】
【発明の効果】
本発明によれば、Ｖｆ−ｔｒｒ特性を悪化させずに、Ｖサージ耐量を改善させた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】半導体装置のチャネル拡散領域の近傍の基本構造を示す模式図。
【図２】半導体装置の順方向通電の電流密度についての説明図。
【図３】半導体装置の逆方向通電の電流密度についての説明図。
【図４】（ａ）および（ｂ）は、プレーナ構造の説明図。
【図５】半導体装置の抵抗成分モデル図。
【図６】Ｖサージのグラフ。
【図７】Ｖサージ対策の模式図。
【図８】リーチスルーの説明図。
【図９】アバラッシュ電流対策のメカニズムの説明図。
【図１０】第１の実施例の模式図。
【図１１】第１の実施例のアバラッシュ電流経路図。
【図１２】抵抗エリアの配置例。
【図１３】第１の実施例の工程の模式図。
【図１４】第２の実施例の模式図。
【図１５】第２の実施例のアバラッシュ電流経路図。
【図１６】第２の実施例の工程の模式図。
【図１７】第３の実施例の模式図。
【図１８】従来の半導体装置の模式図。
【図１９】Ｖサージ評価回路図。
【図２０】Ｖｆ−ｔｒｒ（逆方向回復期間）特性のグラフ。
【符号の説明】
１…ウエハ、２…エピタキシャル層、３…チャネル拡散領域、４…電極、５…酸化膜、６…電極、７…開口部、８…プレーン部、９…シリンドリカル部、１１…スフェリカル部、１２…ｎ＋層、１３…抵抗エリア、１６…酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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