(57)【要約】【課題】いくつかのデバイス１３５に同時に試験を実施する改良された方法および装置を得る。【解決手段】共通データバス１２０に接続されるピングループを自動的に選択して共通データバスからテストデータ語を受信する改良型ＤＭＡコントローラ１１０において、２つ以上のピングループを同時に選択して、テストデータを多数のピンカード１１５に同時にロードすることができ、このデータを多数のピンカード１１５に同時にロードすれば、テストデータは多数のピンカード１１５に“ファンアウト”して多数のデバイスサイトに同時に送ることができる。ＤＭＡ-ベースハードウェアを利用してどのピングループが“ファンアウト”テストデータを受信すべきであるかを選択し、テストデータをファンアウトし、ソフトウェア-ベーステストプログラムおよびパターンを作り出して単一デバイスを操作することができる。【選択図】図１
2004233355.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのピングループを活性化させてデータバスからテスト信号語を受信するように操作できるテスト信号ファンアウト装置であって、ファンアウト装置は、
一組のテスト信号を受信する一つ以上のピングループを表示するように操作できるピングループセレクトレジスタと、
２つ以上のデバイスサイトが同時に試験されるかどうかを表示するように操作できるマルチサイトテストレジスタと、
マルチサイトテストレジスタを読み出しかつ対応するピングループ選択データをピングループセレクトレジスタに書き込むように操作できるピングループセレクト回路と、
ピングループセレクトレジスタを読み出しかつデータバスからテスト信号語を受信する一つ以上のピンカードを活性化するように操作できるピングループイネーブル回路と、
を含むテスト信号ファンアウト装置。
【請求項２】
少なくとも一つのデバイスにテストデータブロックを同時に供給する方法であって、
マルチサイトテストモードを選択するステップと、
ピングループセレクトレジスタを選択されたマルチサイトテストモードに対応するピングループ選択データで占めるステップと、
ピングループセレクトレジスタ内の活性化された各ピングループに対する入出力バァッファを活性化するステップと、
活性化されたリードバァッファの各々にテストデータブロックを供給するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
集積回路の製作工程は材料準備、回路製作、ウェーハプローブテスト、組立て、最終テストおよび出荷を含んでいる。最初にシリコンインゴットを切断して個別のウェーハが作り出される。このウェーハ群は一般的に‘ロット’と呼ばれ、各ウェーハはロット番号、ウェーハ番号、抵抗率、等により参照される。回路製作は拡散、イオン打込み、ホトリソグラフィおよびプラズマエッチングのいくつかの後続ステップを含むことがある。典型的な集積回路製作工程はウェーハ表面上への薄膜の堆積および成長、膜上のマスキング層への回路パターン転送、マスキング層により保護されない膜領域の除去およびウェーハの露出領域のドーピングを含んでいる。これらのステップはバイポーラ、ＭＯＳ，ＣＭＯＳまたはＢｉＣＭＯＳ等の工程に応じて繰り返されることがある。ハンドリング、固有の結晶欠陥、または誤った処理等の他の要因だけでなく、これらの各工程が不良デバイスとなる欠陥を生じることがある。個別の各回路すなわちダイは完了すると、その機能性を評価するためにウェーハプローブにより試験される。ウェーハプローブテストの目的は２要素からなり、機能しないデバイスを費用のかかるバックエンド工程に通される前に識別して廃棄すること、および問題点をタイムリーに識別して修正できるように製作工程パラメータに関する情報を得ることである。
【背景技術】
【０００２】
自動化レベルはシステム毎に異なるが、ほとんど全てのウェーハプローブシステムはプログラマブルである。テストデータは典型的にテスタコントローラデータベースに送信される。典型的なウェーハプローブシステムの主要な構成要素はマイクロプロセッサベーステスタコントローラ、テスタモジュールすなわち一つ以上のピンカードを含むサブシステム、プローブカード、およびプローバを含んでいる。一つ以上のマイクロプロセッサはデータ収集、格納および送信を行うだけでなくテスタモジュールおよびプローバを制御する。テスタモジュールおよびそれを構成するピンカードはデバイスを試験するのに必要な入力電圧、電流、および波形を発生する。テスタモジュールはデバイスから出力される電圧、電流、および波形の測定も行う。プローバはウェーハを実際に操作するシステム構成要素である。プローバはウェーハをｘおよびｙ方向に動かして各ダイのボンディングパッドをプローブピンチップと一線上に揃える。次に、それはウェーハを持上げてプローブチップと接触させ、各ダイをテストした後でウェーハを降下させる。プローブカードは印刷回路板または実際のプローブチップを保持する他のアセンブリである。テストモジュールおよびプローバ間に延びるインターフェイスはケーブルインターフェイスである。
【０００３】
デバイスの実際の試験は連続性テスト、機能テスト、およびパラメータテストを含むシーケンスのソフトウェア駆動である。連続性テストは、ショートされる時、あるいは他の基本的な欠陥がある時にデバイスがターンオンするかどうかをチェックする非常に基本的なテストである。機能テストは連続性テストよりも幾分複雑である。それはデバイスが機能的ブロックとして働くかどうかをテストする。パラメータテストはデバイスの最後の最も複雑なテストである。このテストは定められた仕様内でデバイス性能をチェックする。データはテスタコントローラに関連づけられたテスタデータベース内に格納される。テスト結果および選択されたソーティングアルゴリズムにより、デバイスをどのビンに分類すべきかだけでなく、デバイスが機能するかどうかが確認される。各デバイスタイプの回路構成および性能特性は一意的であるため、各デバイスタイプは通常最も適切なパラメータを測定するようにカスタム化された一意的なテストプログラムを必要とする。したがって、大きなデバイスファミリおよびデバイスタイプに対しては、多数のテストプログラムが存在する。
【０００４】
従来の自動検査装置（ＡＴＥ）はデバイスに複雑なテストパターンを送り出す高価な、高性能パターンメモリサブシステムを含んでいる。これらのサブシステムはワイドなパターン（典型的に、１２８から１０２４ビット）を高速（典型的に、２０から１００ＭＨｚ台，新しいデバイスでは３００ＭＨｚよりも上）で送り出すように設計される。パターン記憶装置の深さは典型的に１-６４ミリオンである。パターンメモリ要求条件の幅、速度および深さは、シーケンス能力（ループ、分岐、等）と共に結合して、大概のパターンサブシステムは全体ＡＴＥコストの重要な部分を表わす程度まで、パターンサブシステムのコストに著しい影響を及ぼす。
【０００５】
従来のパターンメモリサブシステムの制約条件はしばしばテストプログラム開発の問題点および初期設計デバッグ非効率性の原因となっている。必要なテストパターン数はデバイス内のトランジスタ数に比例する。デバイスの集積がムーアの法則に従って迅速に進展するにつれ、対応するテストパターン要求条件はコスト効果的な従来のパターンメモリシステムに対してますます困難な挑戦を提示している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高価なバーンイン手順を回避して低コストの、高速で、信頼できる柔軟な手順で置換する目標は達成するのが困難であった。したがって、バーンインを回避するだけでなく半導体デバイスの品質および信頼度を一般的に保証し、かつこれらの目標を遥かにコスト低減されたテスタにより達成する基本的解決策を提供する低コスト方法および低コスト検査装置への一貫した取り組み方に対する必要性が生じてきている。この方法は異なる半導体製品ファミリーおよび広範な設計およびプロセスバリエーションに応用されるのに十分柔軟でなければならず、さらにマルチプローブテスト後および組立ておよび実装後だけでなくウェーハ製作処理中もそれ自体を案内ツールとして役立てなければならない。この方法およびテスタは製作スループットを高め床スペース、時間およびエネルギを節減しなければならない。さらに、スループットを改善してテストステップのサイクルタイムを低減するために、試験方法および装置は多数のデバイスを同時に試験する能力を持たなければならない。
【０００７】
コストのかかる検査装置に関連する多くの問題点が、19９９年１0月７日に出願され本開示の一部としてここに組み入れられている米国特許出願第０９／４１３，９２６号“Testing Method and Apparatus Assuring Semiconductor Device Quality and Reliability”に記述された試験方法および装置により取り組まれている。しかしながら、現在まで、この特許出願に記述された方法および装置は多数のデバイスを同時テストを実施するのに利用されていない。
【課題を解決するための手段】
【０００８】
前記したように、多くのテストシステム上のテスト信号のタイミングを校正する必要があったため、多数のデバイスの同時テストは有効に実現するのが困難であった。米国特許出願第０９／４１３，９２６号に記述されているような新しい方法および装置は校正されたテスト信号に対する必要性を低減している。校正されたテスト信号に対する必要性を低減することにより、同時テストのために多数のデバイスに非校正テスト信号を与えることが可能となってきている。ここに開示された方法および装置は、多数のデバイスの同時テストを許す改善された試験装置および方法と共に、米国特許出願第０９／４１３，９２６号に記述されている試験方法およびシステムを利用する。
【０００９】
本発明の一実施例の一つの側面は共通データバスに接続されているあるピングループを自動的に選択してテストデータを共通データバスにリードまたはライトする改良型ＤＭＡコントローラである。２つ以上のピングループを同時に選択することにより、テストデータ（テストデータ語等）を多数のピンカードに同時にロードすることができる。このデータを多数のピンカード内に同時にロードすることにより、テストデータを多数のピンカードに“ファンアウト”して多数のデバイスサイトに同時に送ることができ、同時試験が可能とされる。本発明の一実施例のもう一つの側面はＤＭＡベースハードウェアを利用してどのピングループが“ファンアウト”テストデータを受信すべきかを選択する。ＤＭＡベースハードウェアを利用してテストデータをファンアウトすることにより、ソフトウェアベーステストプログラムおよびパターンを作り出して単一デバイスを操作することができる。テストプログラムは被試験サイト数を選択してこれらのサイトにテスタリソースを分配することができる。ＤＭＡベースハードウェアおよびテスタソフトウェアはテストデータを適切なテストサイトの全てに自動的にファンアウトする。
【００１０】
本発明の一実施例のさらにもう一つの側面により、テストシステムは特定のデバイスのテストを選択的にイネーブルまたはディセーブルすることができる。このようにして、連続性テスト等のある予備テストに不合格のデバイスをディセーブルすることができ、これらのデバイスのテストは後続するパラメータおよび機能テストに対して迂回される。この実施例のもう一つの側面はデバイスのテスト中に更新してそのデバイスがさらにテストを受けるべきかどうかを表示することができるＤＭＡカード上のパス／フェイルレジスタ（pass/fail register）を利用する。ここに開示された改良型試験方法およびシステムは実装後テストだけでなくウェーハレベルテストにも応用することができる。
【００１１】
前記した側面および実施例は開示されたシステムおよび方法を理解できるように提供されており、本発明の任意の“本質的”要素を列挙したものと解釈しなければならない。事実、課題を解決するための手段では検討されていない他の多くの側面および実施例がある。本発明により表わされる技術的な進歩およびその他の目的は、添付図および特許請求の範囲に記載された新しい特徴と共に考察すれば、下記の詳細な説明から明らかとなる。
【実施例】
【００１２】
改良型試験装置１００のハイレベル図を示すブロック図が図１に示されている。図１において、テスタコントローラ１０５が直接メモリアクセス（ＤＭＡ）コントローラ１１０に接続されかつ共通データバス１２０を介して複数のピンカード１１５に接続されている。本技術において公知の原理に従って、ＤＭＡコントローラ１１０はデータバス１２０を介したテスタコントローラ１０５とピンカード１１５間のデータフローを制御する。試験装置１００により利用されるテストデータを格納するためにテスタデータベース１２５も使用することができる。テスタデータベース１２５は試験済デバイスから検索されるテストデータの格納装置として使用することもできる。図１には一つ以上のデバイスプローブ１３０を接続することができるプローブカード１２７も示されている。デバイスプローブ１３０は一つ以上のデバイス１３５ １４０に同時に接続できるようにプローブカード１２７上に配置される。ウェーハ１４０上のデバイス１３５に対するデバイスプローブ１３０の位置は可動ウェーハステージ（図示せず）によりウェーハ１４０を移動させるか、またはプローブカード１２７を移動させることにより制御することができる。
【００１３】
テスタコントローラ１０５はデスクトップパーソナルコンピュータ等のコンピュータ、またはＳＰＡＲＣステーション等のワークステーションまたはＰＣを含んでいる。テスタコントローラ１０５はパターンシーケンス制御を行うように操作できる一つ以上のテストプログラム、パターンメモリ、スキャンメモリ、タイミングシステムおよび駆動信号フォーマットも含んでいる。これらの情報の多くはテスタデータベース１２５内に格納することができる。
【００１４】
ピンカード１１５は一般的にテスタサブシステム内に搭載されデータバス１２０とプローブカード１２７間のインターフェイスを提供する。多様な実施例を使用してプローブカード１２７をデータバス１２０に接続することができる。一実施例では、複数のピンカード１１５がデータバス１２０に沿って並列に搭載されテスタコントローラ１０５に対してデータを送受信する。これらのピンカードの各々をＤＭＡコントローラ１１０により選択的に活性化することができる。各ピンカード１１５はデータバス１２０のサイズおよびピンカード内で見つかったハードウェアに応じて１６ビットまたは３２ビットインターフェイスを含むこともできる。
【００１５】
一実施例では、試験装置１００は１０２４ものピンを有するデバイスを処理することができる。試験装置１００は連続性、電圧ボックス（Vdd ult min および Vdd ult high）、入力リーク、および Iddq（240 pA 解像度）テストを含むＤＣテストも実施することができ、さらに、スロー機能、スキャン、アルゴリズム、遅延故障、および at-speed ＢＩＳＴテスト（８００ＭＨｚ以上の速度を与える）を実施する。これらのテストに関するより詳細な情報は前記した米国特許出願第０９／４１３，９２６号に記載されている。
【００１６】
図１Ａはテスタデータベース１２５内にＤＭＡブロックとして格納されるテストパターンが試験中にデジタル刺激および応答比較のためにどのように被測定デバイス（ＤＵＴ）に転送されるかの例を示す。パターンデータは被測定デバイスに“at-speed”転送されることはないが、ＤＭＡ技術の使用によりパターンはテスト時間を最小限に抑えるためにできるだけ効率的に転送されることが保証される。図１Ａにおいて、データバス１２０は１６ビット幅であり３３ＭＷ／ｓ（毎秒百万語）で動作する。したがって、パターン実行中に全てのデータおよび制御は３３ＭＨｚでテスタコントローラ１０５から１６ビットＤＭＡバス１２０を介して転送しなければならない。状態変化に２５６データビットが必要であれば（例えば、２５６ピンデバイスに対して）、１パターンに対して少なくとも１６ＤＭＡ語が必要である。さらに、データビットを適切なデバイスピングループに向け、かつ単純なデジタル状態を越えるパターン変化を調整するのに（例えば、ＤＵＴ出力マスキングまたは双方向ピン制御）ある制御オーバヘッドが必要である。したがって、ＤＭＡ転送速度は３３ＭＷ／ｓであるが必要なデータ対ピンマッピングおよび他の制御により有効パターン速度はより遅くなる。
【００１７】
図１は、さらに、従来の並列パターンを１６ビット幅ＤＭＡシーケンスとしてどのように格納できるかをも示している。図１Ａにおいて、従来の並列パターンは一般的に１５０で示されており、１６ビット語のグループに構成されたデジタル状態データの６４ビットプラス２パターンサイクル１５５に対する制御情報により構成されている。１６０で示すように、同じパターンをＤＭＡストリームとして格納および実行することができる。各ピングループに対するデータは制御情報と共に逐次更新され、同期サイクルが続く。同期サイクルは全てのパターンデータをＤＵＴにおいて同時に更新するのに使用される。
【００１８】
図１Ａに示すテスタ装置のパターン実行速度は既存の“at-speed”テスタに比べて幾分制限される。しかしながら、ここで利用される試験計画で使用される試験方法は従来のat-speed機能テストには頼らない。替わりに、急速ＢＩＳＴ，ＤＦＴ技術、内部テスト構造または高速パターン実行を必要としない他のパラメータ測定値を使用してデバイス性能が検証される。
【００１９】
試験装置１００の構成要素のいくつかのより詳細な例が図２に示されている。図１と同様に、ＤＭＡコントローラ１１０およびピンカード２１５ａ-２１５ｈは全て共通データバス１２０に接続されている。さらに、テスタコントローラ１０５および各ピンカード２１５ａ-２１５ｈはこれらの各構成要素に出入りするデータのフローを制御するのに使用される。各入出力バァッファ２３０はＤＭＡコントローラ１１０により制御される。図２に示す実施例では、各ピンカード２１５ａ-２１５ｈは少なくとも一つのピングループに関連づけられている。例えば、ピンカード１はピングループ０または１に関連づけられている。これらのピングループの各々が典型的には１６ビットからなり、その各々がデバイスプローブ１３０上のピンに直接対応する。しかしながら、他の実施例はデータバス１１０のサイズに応じてピングループ当たりより多くのまたはより少ないビットを利用することができる。典型的に、デバイスプローブ１３０上の２５６ピンを必要とするデバイスはそのため１６ピングループを必要とし、その各々が１６ビットを有する。もちろん、全てのデバイスが試験を首尾よく完了させるのにこのように多くのピンを必要とするわけではない。その結果、デバイスを試験するのに必要な全てのピンを提供するのに１または２ピンカードで十分なことがある。例えば、図１に示す実施例は一時に４つのデバイスを同時に試験するシステムを利用する。したがって、被試験デバイス１３５の各々が一般的に各デバイスプローブ１３０において最大６４ピンを利用する。その結果、各デバイスはテストを実施するのに必要な全データを提供するのに４ピングループおよび２ピンカード２１５を必要とする。
【００２０】
ピンカードに与えられる反復データを利用しかつデータの並列処理を保証するために、改良型ＤＭＡカード３００がテスタコントローラ１０５とピンカード１１５間のデータフローを制御するのに利用される。改良型ＤＭＡカード３００のハイレベルブロック図が図３に示されている。図３に示す実施例はパス／フェイルレジスタ３０５、ＤＭＡ回路３１５、マルチサイトモードレジスタ３２０、ピングループセレクトレジスタ３２５、ピングループセレクトゲート３３０、およびバスインターフェイス３３５を含むいくつかの構成要素からなっている。パス／フェイルレジスタ３０５は一組の２進ビットを含み、その各々が試験される特定のデバイスに関連づけられる特定のピングループまたはピンカードのパス／フェイル状態に対応する。このレジスタはデバイスの試験中にＤＭＡカード３００とテスタコントローラ１０５の両方にパス／フェイルデータを提供するのに使用される。このレジスタはデバイスが試験されている時にパス／フェイルデータにより非同期的に更新されて、あるデバイスが不良であることが判る時にそれらの同時試験を解消することができるようにされる。ＤＭＡ回路３１５は論理ゲート、バァッファ、およびＤＭＡコントローラの機能を実施するのに必要な他の構成要素を含んでいる。マルチサイトモードレジスタ３２０はテストシステムがどのモードで動作しているかを示すレジスタである。一実施例では、マルチサイトモードレジスタは４ビットレジスタを含むことができ、各ビットはシステムが動作することができる４つの異なるマルチサイトモード（Ｘ１，Ｘ２，Ｘ４，およびＸ８）に対応する。４つのモードＸ１，Ｘ２，Ｘ４およびＸ８は、それぞれ、１つ、２つ、４つまたは８つのデバイスの同時試験を表わす。共有リードまたは共有ライト動作に対してどのピングループを活性化すべきかを示すのにピングループセレクトレジスタ３２５が使用される。選択されたピングループに関連づけられたある入出力バァッファを活性化または非活性化するために、ピングループセレクトゲート３３０がさまざまなレジスタからのデータを結合する。図２に示すように、ピングループセレクトゲートは各ピンカード２１５に関連づけられた各入出力バァッファ２３０に信号を与える。
【００２１】
一組のテストデータがファンアウトされ各ピンカードを介して複数のプローブサイトに書き込まれるプロセスが図４に示されている。このプロセスは最初にマルチサイトテストモードを選択して（４０５）開始する（４００）。前記したように、このマルチサイトテストモードは同時に２，４，８さらには１６のデバイスへのデータのファンアウトに対応することができる。次に、ＤＭＡ-ベースハードウェアが選択されているマルチサイトテストモードに基づいてピングループセレクトレジスタをセットアップする（４１０）。その後、ピングループセレクトレジスタ内に記載せられた各ピングループに対応する入出力バァッファが活性化される（４１５）。入出力バァッファが活性化された後で、テストデータのブロックがデータバスを介して活性化されたピングループに提供される（４２０）。典型的に、テストデータのこのブロックは全体テストプロセスまたはデバイス上で実施されているサブプロセスに対応する。対応する各被試験装置に対して適切な入出力バァッファが活性化されているため、テストデータは多数のデバイスに同時に自動的にファンアウトされる。全体テストデータブロックが提供された後で、このプロセスは完了する（４２５）。
【００２２】
図４には本システムの一実施例に従って実施することができる３つのオプショナルなステップも示されている。活性化されたピングループにテストデータブロックが提供された後で、システムはパス／フェイルレジスタの状態をチェックすることができる（４３０）。前記したように、ＤＭＡボード上のパス／フェイルレジスタはテストプロセスから非同期的に更新することができる。したがって、テストデータブロックに対応する試験にデバイスが不合格であれば、パス／フェイルレジスタは即座にそれを表示する。不良デバイスが見つかれば、不良デバイス（４４０）に対応するピンカードがシリアル順で活性化されて（４３５）不良デバイスに対応するピンカードから不良データが読み出されるようにされる。このデータはさらに処理するためにテスタデータベース１２５内に格納することができる。
【００２３】
ある不良デバイスをそれ以上の試験から遮蔽するプロセスが図５Ａおよび５Ｂに示されている。図５Ａにおいて、テストデータ語５０５がデータバス１２０に与えられる。同時に、ピングループ状態レジスタ５１０はオール０で占められており、テストデータブロックを全てのピングループに書き込むべきことを示している。したがって、ピンカード１-８（２１５ａ-２１５ｈ）に対応する入出力バァッファが活性化される。その結果、テストデータ語はこれらの全カードの入出力バァッファ内に格納される。
【００２４】
図５Ｂにおいて、プローブサイト３に対応するデバイスはそれ以上の試験から区切られている。これはデバイスの不良やテスタコントローラからの直接コマンド等のさまざまな理由に対して行うことができる。プローブサイト３に対応するピンサイトは遮蔽されているため、ピングループ状態レジスタ５１０は場所９-１２が１で占められている。したがって、入出力バァッファがそれ以上のテストに対して活性化されると、ピンカード５および６（２１５ｅおよび２１５ｆ）は共有ライトから遮蔽される。
【００２５】
改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられる四分円イネーブルデバイスの一実施例が図６Ａに示されている。この回路により一つのＤＭＡカードはそれ自体のバスを有するもう一つのＤＭＡカードに制御を渡すことができ、したがって、もう一組の１６ピングループ（および８ピンカード）を改良型試験装置１００で利用することができる。それにより改良型試験装置の容量は有効に２倍とされ１６デバイスまでを同時に試験することができる。
【００２６】
改良型ＤＭＡカードに関連づけられる代表的ピングループ選択デバイスの一部が図６Ｂに示されている。図６Ｂにおいて、ＤＭＡカードがどのマルチサイトモード（Ｘ１，Ｘ２，Ｘ４，またはＸ８）で動作しているかを表示するのにＤＭＡカード内のデータバスからの適切なデータ（ＤＢＩ＿ＤＡＴＡ［００＿１５］）が使用される。
【００２７】
改良型ＤＭＡカードに関連づけられる代表的ピングループ選択デバイスのもう一つの部分が図６Ｃ−１〜２に示されている。図６Ｃ−１〜２に示す回路はライトまたはリード動作中にそのデータがライトまたはリードされる適切なピングループを選択する。
【００２８】
改良型ＤＭＡカードに関連づけられる代表的ピングループ選択デバイスのもう一つの部分が図６Ｄ−１〜３に示されている。図６Ｄ−１〜３に示す回路は図６Ｃ−１〜２の回路により与えられるデータを多重化しかつあるピングループラインをライトまたはリード動作のために活性化する。
【００２９】
図６Ｅ−１〜３は改良型ＤＭＡカード上で使用するのに適したマルチサイトピングループセレクトレジスタ、マルチサイトピングループセレクトゲート、およびピングループイネーブル回路の代表的実施例を示す。図６Ｅ−１〜３に示す回路は、あるピングループをリードまたはライト動作に対して活性化するために、図６Ｄ−１〜３の回路により提供されるピングループセレクトラインをマルチサイトピングループセレクトレジスタにより与えられる信号と比較する。
【００３０】
改良型ＤＭＡカードに関連づけられる不良リードバックデバイスの一実施例のブロック図が図６Ｆに示されている。開示された不良リードバックデバイスは試験されたデバイスにより非同期的に与えられる不良データを受入れそのデータを適切なパス／フェイルレジスタ内に書き込む。
【００３１】
本発明のある実施例および側面を添付図で図解しかつ前記詳細な説明において説明してきたが、本発明は開示された実施例に限定されないことが理解できるであろう。さらに、本発明は特許請求の範囲およびそれに相当するものに記載され明記されている発明の精神から逸脱することなく非常に多くの再構成、修正および置換が可能である。出願人は、特許請求の範囲が手段プラス機能またはステッププラス機能の形式で明確に書かれていないかぎり、特許請求の範囲は３５Ｕ．Ｓ．Ｃ．§１１２，¶６を適用する意図はない。
以上の説明に関して更に以下の項を開示する。
【００３２】
（１）少なくとも一つのピングループを活性化させてデータバスからテスト信号語を受信するように操作できるテスト信号ファンアウト装置であって、ファンアウト装置は、
一組のテスト信号を受信する一つ以上のピングループを表示するように操作できるピングループセレクトレジスタと、
２つ以上のデバイスサイトが同時に試験されるかどうかを表示するように操作できるマルチサイトテストレジスタと、
マルチサイトテストレジスタを読み出しかつ対応するピングループ選択データをピングループセレクトレジスタに書き込むように操作できるピングループセレクト回路と、
ピングループセレクトレジスタを読み出しかつデータバスからテスト信号語を受信する一つ以上のピンカードを活性化するように操作できるピングループイネーブル回路と、
を含むテスト信号ファンアウト装置。
【００３３】
（２）（１）記載のテスト信号ファンアウト装置であって、ピングループの各々がピンカードに対応するテスト信号ファンアウト装置。
【００３４】
（３）（１）記載のテスト信号ファンアウト装置であって、各ピングカードが２つのピングループに関連づけられるテスト信号ファンアウト装置。
【００３５】
（４）（１）記載のテスト信号ファンアウト装置であって、ピングループセレクトレジスタは複数ビットを含み、各ビットが被試験デバイスに対するピングループに対応するテスト信号ファンアウト装置。
【００３６】
（５）（４）記載のテスト信号ファンアウト装置であって、ピングループセレクトレジスタは１６ビットを含むテスト信号ファンアウト装置。
【００３７】
（６）（１）記載のテスト信号ファンアウト装置であって、マルチサイトテストレジスタは４ビットレジスタを含み、各ビットが各マルチサイトモードに対応するテスト信号ファンアウト装置。
【００３８】
（７）（１）記載のテスト信号ファンアウト装置であって、マルチサイトテストレジスタはマルチビットレジスタを含み、レジスタの各状態が各マルチサイトモードに対応するテスト信号ファンアウト装置。
【００３９】
（８）（６）記載のテスト信号ファンアウト装置であって、マルチサイトテストレジスタの４ビットは、それぞれ、Ｘ１モード，Ｘ２モード，Ｘ４モード，およびＸ８モードに対応するテスト信号ファンアウト装置。
【００４０】
（９）（１）記載のテスト信号ファンアウト装置であって、さらに、一つ以上の被試験デバイスに対するパス／フェイル状態を表示するように操作できるパス／フェイルレジスタを含み、
ピングループセレクト回路はマルチサイトテストレジスタおよびパス／フェイルレジスタを読み出しかつ対応するピングループ選択データをピングループセレクトレジスタに書き込むように操作できるテスト信号ファンアウト装置。
【００４１】
（１０）（９）記載のテスト信号ファンアウト装置であって、パス／フェイルレジスタは複数ビットを含み、各ビットは被試験デバイスに対応するテスト信号ファンアウト装置。
【００４２】
（１１）（９）記載のテスト信号ファンアウト装置であって、パス／フェイルレジスタは一つ以上のデバイスの試験中に不良データにより非同期的に更新することができるテスト信号ファンアウト装置。
【００４３】
（１２）少なくとも一つのデバイスにテストデータブロックを同時に供給する方法であって、
マルチサイトテストモードを選択するステップと、
ピングループセレクトレジスタを選択されたマルチサイトテストモードに対応するピングループ選択データで占めるステップと、
ピングループセレクトレジスタ内の活性化された各ピングループに対する入出力バァッファを活性化するステップと、
活性化されたリードバァッファの各々にテストデータブロックを供給するステップと、
を含む方法。
【００４４】
（１３）（１２）記載の方法であって、ピングループセレクトレジスタをデータで占めるステップは、さらに、試験されないデバイスに対応する任意のピングループを解消するステップを含む方法。
【００４５】
（１４）（１２）記載の方法であって、さらに、
パス／フェイルレジスタからのデータをピングループセレクトレジスタと比較して選択された全てのデバイスがあるテスト規準に従うかどうかを決定するステップと、
ピングループセレクトレジスタを再びあるテスト規準に従う一つ以上のデバイスに対応するデータで占めるステップと、
を含む方法。
【００４６】
（１５）ここに開示されているのはいくつかのデバイス（１３５）に同時に試験を実施する改良された方法および装置である。本発明の一実施例の側面は、共通データバス（１２０）に接続される、あるピングループを自動的に選択して共通データバスからテストデータ語を受信する改良型ＤＭＡコントローラ（１１０）である。２つ以上のピングループを同時に選択することにより、テストデータ（テストデータ語等）を多数のピンカード（１１５）上に同時にロードすることができる。このデータを多数のピンカード（１１５）に同時にロードすることにより、テストデータは多数のピンカード（１１５）に“ファンアウト”して多数のデバイスサイトに同時に送ることができる。本発明の一実施例のもう一つの側面はＤＭＡ-ベースハードウェアを利用してどのピングループが“ファンアウト”テストデータを受信すべきであるかを選択する。ＤＭＡ-ベースハードウェアを利用してテストデータをファンアウトすることにより、ソフトウェア-ベーステストプログラムおよびパターンを作り出して単一デバイスを操作することができる。テストプログラムは被試験サイト数を選択してこれらのサイトにテスタリソースを分配することができる。ＤＭＡ-ベースハードウェアおよびテスタソフトウェアはテストデータを全ての適切なテストサイトに自動的にファンアウトする。
【００４７】
（関連出願の相互参照）
本出願は２００３年１月３１日に出願された同じ出願人の仮特許出願第６０／４４３，１０３号“Flexible Method to Perform Multi-Site IC Device Testing”に優先権を請求する。この仮特許出願の内容は本開示の一部としてここに組み入れられている。
【図面の簡単な説明】
【００４８】
【図１】多数のデバイスを同時に試験する改良型試験装置の一実施例を示すハイレベルブロック図である。
【図１Ａ】改良型試験装置の一実施例により利用される代表的なデータブロックを示すブロック図である。
【図２】多数のデバイスを同時に試験する改良型試験装置の一実施例のいくつかの構成要素を示すレベルブロック図である。
【図３】改良型試験装置内で使用するのに適した改良型ＤＭＡカードの一実施例を示すハイレベルブロック図である。
【図４】テスタコントローラから複数のピングループへデータをファンアウトする代表的なプロセスを示すプロセスフロー図である。
【図５Ａ】テストデータ語が複数のピングループに同時に書き込まれるプロセスを示すブロック図である。
【図５Ｂ】テストデータ語が複数のピングループに同時に書き込まれるプロセスを示すブロック図である。
【図６Ａ】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられた四分円イネーブルデバイスの一実施例のブロック図である。
【図６Ｂ】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられたピングループ選択デバイスの一部のブロック図である。
【図６Ｃ−１】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられたピングループ選択デバイスのもう一つの部分のブロック図である。
【図６Ｃ−２】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられたピングループ選択デバイスのもう一つの部分のブロック図である。
【図６Ｄ−１】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられたピングループ選択デバイスのさらにもう一つの部分のブロック図である。
【図６Ｄ−２】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられたピングループ選択デバイスのさらにもう一つの部分のブロック図である。
【図６Ｄ−３】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられたピングループ選択デバイスのさらにもう一つの部分のブロック図である。
【図６Ｅ−１】マルチサイトピングループセレクトレジスタ、マルチサイトピングループセレクトゲート、およびピングループイネーブルゲートの一実施例のブロック図である。
【図６Ｅ−２】マルチサイトピングループセレクトレジスタ、マルチサイトピングループセレクトゲート、およびピングループイネーブルゲートの一実施例のブロック図である。
【図６Ｅ−３】マルチサイトピングループセレクトレジスタ、マルチサイトピングループセレクトゲート、およびピングループイネーブルゲートの一実施例のブロック図である。
【図６Ｆ】改良型試験装置で使用するのに適した改良型ＤＭＡカードに関連づけられた不良リードバックデバイスの一実施例のブロック図である。
【符号の説明】
【００４９】
１００  改良型試験装置
１０５  テスタコントローラ
１１０  直接メモリアクセスコントローラ
１１５，２１５ａ-２１５ｈ  ピンカード
１２０  共通データバス
１２５  テスタデータベース
１２７  プローブカード
１３０  デバイスプローブ
１３５，１４０  デバイス
１５０  並列パターン
１５５  ２パターンサイクル
１６０  ＤＭＡストリーム
２３０  入出力バァッファ
３００  改良型ＤＭＡカード
３０５  パス／フェイルレジスタ
３１５  ＤＭＡ回路
３２０  マルチサイトモードレジスタ
３２５  ピングループセレクトレジスタ
３３０  ピングループセレクトゲート
３３５  バスインターフェイス
５０５  テストデータ語
５１０  ピングループ状態レジスタ
【図１】
2004233355.tif 000003
【図１Ａ】
2004233355.tif 000004
【図２】
2004233355.tif 000005
【図３】
2004233355.tif 000006
【図４】
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【図５Ａ】
2004233355.tif 000008
【図５Ｂ】
2004233355.tif 000009
【図６Ａ】
2004233355.tif 000010
【図６Ｂ】
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【図６Ｃ−１】
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【図６Ｃ−２】
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【図６Ｄ−１】
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【図６Ｄ−２】
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【図６Ｄ−３】
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【図６Ｅ−１】
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【図６Ｅ−２】
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【図６Ｅ−３】
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【図６Ｆ】
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