(57)【要約】      （修正有）【課題】設計が完了した以後にブート領域の位置が変更されても、バンク選択回路を変更しなくてもよいフラッシュメモリ装置を提供する。【解決手段】アドレス信号をラッチするラッチ手段と、ブート領域選択信号及びその反転信号に応じて前記ラッチ手段の出力信号又はその反転信号を選択的に出力する第１スイッチング手段と、前記第１スイッチング手段の出力信号、第１キャリー入力信号及び多数の制御信号に応じてバンク読取り信号及び第１キャリー出力信号を出力する第１キャリーカウンタと、前記第１スイッチング手段の出力信号、第２キャリー入力信号及び多数の制御信号に応じてバンク書込み信号及び第２キャリー出力信号を出力する第２キャリーカウンタと、第１バンク選択信号及びその反転信号に応じて第１バンクを動作制御する第２スイッチング手段と、第２バンク選択信号及びその反転信号に応じて第２バンクを動作制御する第３スイッチング手段とを備える。【選択図】図１ａ
2004310979.tif 000002
【特許請求の範囲】
【請求項１】
アドレス信号をラッチするためのラッチ手段と、
ブート領域選択信号及びその反転信号に応じて前記ラッチ手段の出力信号又はその反転信号を選択的に出力するための第１スイッチング手段と、
前記第１スイッチング手段の出力信号、第１キャリー入力信号及び多数の制御信号に応じてバンク読取り信号及び第１キャリー出力信号を出力する第１キャリーカウンタと、
前記第１スイッチング手段の出力信号、第２キャリー入力信号及び多数の制御信号に応じてバンク書込み信号及び第２キャリー出力信号を出力する第２キャリーカウンタと、
第１バンク選択信号及びその反転信号に応じて前記バンク読取り信号又は前記バンク書込み信号を選択的に出力して第１バンクの動作を制御するための第２スイッチング手段と、
第２バンク選択信号及びその反転信号に応じて前記バンク読取り信号又は前記バンク書込み信号を選択的に出力して第２バンクの動作を制御するための第３スイッチング手段とを含んでなるフラッシュメモリ装置。
【請求項２】
前記ブート領域選択信号がＣＦＩブロックの固定データ格納手段又は可変データ格納手段でコードして生成することを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項３】
前記ブート領域選択信号がプロテクションブロックでＯＴＰセルの状態に応じて生成することを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項４】
前記ブート領域選択信号が電源電圧又は接地電圧の印加により生成された高電圧又は低電圧によって生成することを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項５】
前記第１スイッチング手段が、前記ブート領域選択信号及びその反転信号に応じて駆動され前記ラッチ手段の出力信号の反転信号を伝達するための第１伝達ゲートと、前記ブート領域選択信号及びその反転信号に応じて駆動され前記ラッチ手段の出力信号を伝達するための第２伝達ゲートとから成り、前記第１及び第２伝達ゲートが相補的に動作することを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項６】
前記第２スイッチング手段が、前記第１バンク選択信号及びその反転信号に応じて前記バンク読取り信号を出力するための第１伝達ゲートと、前記第１バンク選択信号及びその反転信号に応じて前記バンク書込み信号を出力するための第２伝達ゲートとから成り、前記第１及び第２伝達ゲートが相補的に動作することを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項７】
前記第３スイッチング手段が、前記第１バンク選択信号及びその反転信号に応じて前記バンク読取り信号を出力するための第１伝達ゲートと、前記第１バンク選択信号及びその反転信号に応じて前記バンク書込み信号を出力するための第２伝達ゲートとから成り、前記第１及び第２伝達ゲートが相補的に動作することを特徴とする請求項１記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に係り、特に、設計が完了した以後にブート領域の位置が変更されても、バンク選択回路を変更しなくてもよいフラッシュメモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置であるフラッシュメモリ装置は、これを構成するメモリセルアレイがブート領域と使用者領域に区別される。ここで、ブート領域はシステム情報を格納する領域であって、使用者による自由な書き換えが禁止される領域である。一方、使用者領域は使用者による自由な書き換えが許容される領域である。
【０００３】
ブート領域に格納されたデータは、使用者が所定の動作モードを設定することにより実行することができる。このようなブート領域はメモリセルアレイの始まり部分又は終り部分、すなわちメモリセルアレイの上部(top)又は下部(bottom)に位置し、アプリケーションの要求状況に応じてその位置が決定される。従って、フラッシュメモリ装置の開発及び設計者は、両方ともに対する製品を考慮しなければならず、開発完了時点で始まり部分又は終わり部分を決定し或いはそれぞれの製品を開発して二重の回路検証を経る負担を抱えることになる。また、ブート領域の位置に応じてバンクを選択してバンクの動作を制御するためのバンク選択回路も修正される。一方、最近は、ブート領域がメモリセルアレイの上部又は下部のいずれか一方のみに位置せず、上部及び下部の両端ともに位置するフラッシュメモリ装置も登場している。
【０００４】
したがって、このような３方式のブート領域の管理方法が要求され、それによるバンク選択回路も修正されるので、フラッシュメモリの設計においても、それぞれに対する回路を別途に区分しなければならないうえ、回路検証時間の増加とチップ面積の増加という問題点を内包している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、ブート領域の位置を変化させるブート領域選択信号が変化しても、バンク選択回路を修正しなくもよいフラッシュメモリ装置を提供することにある。
【０００６】
本発明の他の目的は、ブート領域選択信号をＣＦＩブロックによってコードして生成することにより、ブート領域の位置が変化してもバンク選択回路を修正しなくてもよいフラッシュメモリ装置を提供することにある。
【０００７】
本発明のさらに他の目的は、ブート領域選択信号をプロテクションブロックからＯＴＰ(One Time Program)セルの状態に応じて生成することにより、ブート領域の位置が変化してもバンク選択回路を修正しなくもよいフラッシュメモリ装置を提供することにある。
【０００８】
本発明のさらに他の目的は、ブート領域選択信号をメタルオプション(metal option)で電源電圧又は接地電圧を印加して生成することにより、ブート領域の位置が変化してもバンク選択回路を修正しなくてもよいフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、アドレス信号をラッチするためのラッチ手段と、ブート領域選択信号及びその反転信号に応じて前記ラッチ手段の出力信号又はその反転信号を選択的に出力するための第１スイッチング手段と、前記第１スイッチング手段の出力信号、第１キャリー入力信号及び多数の制御信号に応じてバンク読取り信号及び第１キャリー出力信号を出力する第１キャリーカウンタと、前記第１スイッチング手段の出力信号、第２キャリー入力信号及び多数の制御信号に応じてバンク書込み信号及び第２キャリー出力信号を出力する第２キャリーカウンタと、第１バンク選択信号及びその反転信号に応じて前記バンク読取り信号又は前記バンク書込み信号を選択的に出力して第１バンクの動作を制御するための第２スイッチング手段と、第２バンク選択信号及びその反転信号に応じて前記バンク読取り信号又は前記バンク書込み信号を選択的に出力して第２バンクの動作を制御するための第３スイッチング手段とを含んでなるフラッシュメモリ装置を提供する。
【発明の効果】
【００１０】
上述したように、本発明によれば、ブート領域の位置を選択するブート領域選択信号をＣＦＩブロックでコードするか、或いはプロテクションブロックでＯＴＰセルの状態に応じて生成するか、或いはメタルオプションで電源電圧又は接地電圧を印加して生成することにより、ブート領域の位置が変更されても、バンク選択回路を修正する必要がないため、開発時間を短縮することができ、検証作業を簡便に行うことができ、チップサイズを減らすことができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面に基づいて本発明の好適な実施例を説明する。本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。なお、図面上において、同一の符号は同一の要素を示す。
【００１２】
図１ａ及び図１ｂは本発明の一実施例に係るブート領域の位置に関係なく駆動されるバンク選択回路図であって、その構成を説明すると、次の通りである。
【００１３】
第１インバータＩ１０１は制御信号ＤＷＥＢｉを反転させ、第２インバータＩ１０２は第１インバータＩ１０１の出力信号を反転させるが、制御信号ＤＷＥＢｉはワードラインイネーブルパッドからの信号がバッファ及びインバータを介して入力される信号である。第１伝達ゲートＴ１１は、第１インバータＩ１０１の出力信号と第２インバータＩ１０２の出力信号に応じて駆動され、バッファを介して入力されるアドレス信号ＡＦを伝達する。第３インバータＩ１０３及び第４インバータＩ１０４からなるラッチ手段１１は、第１伝達ゲートＴ１１を介して伝達されたアドレス信号ＡＦをラッチさせる。第５インバータＩ１０５はラッチ手段１１の出力信号を反転させる。
【００１４】
第６インバータＩ１０６はブート領域選択信号ＴＯＰＣＦＧ１を反転させ、第７インバータＩ１０７は第６インバータＩ１０６の出力信号を反転させる。ここで、ブート領域選択信号ＴＯＰＣＦＧ１は、共通フラッシュインタフェース（Common Flash Interface:以下、「ＣＦＩ」という）ブロックでコードされるか、或いはプロテクションブロックでＯＴＰセルの状態に応じて生成されるか、或いはメタルオプションで電源電圧又は接地電圧を印加して生成されることにより、ブート領域の位置を選択する信号である。
【００１５】
第２伝達ゲートＴ１２は、第６および第７インバータ（Ｉ１０６およびＩ１０７）の出力信号に応じて駆動され、ラッチ手段１１の出力信号を反転させる第５インバータＩ１０５の出力信号を伝達する。第３伝達ゲートＴ１３は、第６および第７インバータ（Ｉ１０６およびＩ１０７）の出力信号に応じて駆動され、ラッチ手段１１の出力信号を伝達する。すなわち、第２および第３伝達ゲート（Ｔ１２およびＴ１３）は、第６および第７インバータ（Ｉ１０６およびＩ１０７）の出力信号に応じて相補的に動作し、第５インバータＩ１０５の出力信号またはラッチ手段１１の出力信号を出力する。
【００１６】
図１（ｂ）に示した第１キャリーカウンタ１２は、第２伝達ゲートＴ１２又は第３伝達ゲートＴ１３の出力信号ｉＡ、第１キャリー入力信号ＢＣｉｎ及び多数の制御信号ＢＡＤＬＡＴｂ、ＢＡＤＶ、ＢＩＮＣを入力としてバンク読取り信号ｏＡ及び第１キャリー出力信号ＢＣｏｕｔを出力する。一方、第２キャリーカウンタ１３は第２伝達ゲートＴ１２又は第３伝達ゲートＴ１３の出力信号ｉＡ、第２キャリー入力信号Ｃｉｎ及び多数の制御信号ＡＤＬＡＴｂ、ＡＤＶ、ＩＮＣ、ＲＳＴを入力としてバンク書込み信号ｏＡ１及び第２キャリー出力信号Ｃｏｕｔを出力する。
【００１７】
第８インバータＩ１０８は第１バンク選択信号ＢＫ１ＷＡを反転させ、第９インバータＩ１０９は第８インバータＩ１０８の出力信号を反転させる。第４伝達ゲートＴ１４は第１バンク選択信号ＢＫ１ＷＡ及びその反転信号ＢＷ１ＷＡｂによって駆動されてバンク読取り信号ｏＡを伝達する。第５伝達ゲートＴ１５は第１バンク選択信号ＢＫ１ＷＡ及びその反転信号ＢＷ１ＷＡｂによって駆動されてバンク書込み信号ｏＡ１を伝達する。すなわち、第４及び第５伝達ゲートＴ１４及びＴ１５は第１バンク選択信号ＢＫ１ＷＡ及びその反転信号ＢＷ１ＷＡｂによって相補的に駆動されてバンク読取り信号ｏＡ又はバンク書込み信号ｏＡ１を伝達する。第４伝達ゲートＴ１４又は第５伝達ゲートＴ１５を介して伝達されたバンク読取り信号ｏＡ又はバンク書込み信号ｏＡ１は、第１０及び第１１インバータＩ１１０及びＩ１１１を介して第１バンクＢＡ１に入力されて第１バンクＢＡ１の読取り又は書込み動作を制御する。
【００１８】
第１２インバータＩ１１２は第２バンク選択信号ＢＫ２ＷＡを反転させ、第１３インバータＩ１１３は第１２インバータＩ１１２の出力信号を反転させる。第６伝達ゲートＴ１６は第２バンク選択信号ＢＫ２ＷＡ及びその反転信号ＢＫ２ＷＡｂによって駆動されてバンク読取り信号ｏＡを伝達する。第７伝達ゲートＴ１７は第２バンク選択信号ＢＫ２ＷＡ及びその反転信号ＢＫ２ＷＡｂによって駆動されてバンク書込み信号ｏＡ１を伝達する。すなわち、第６及び第７伝達ゲートＴ１６及びＴ１７は第２バンク選択信号ＢＫ２ＷＡ及びその反転信号ＢＫ２ＷＡｂによって相補的に駆動されてバンク読取り信号ｏＡ又はバンク書込み信号ｏＡ１を伝達する。第６伝達ゲートＴ１６又は第７伝達ゲートＴ１７を介して伝達されたバンク読取り信号ｏＡ又はバンク書込み信号ｏＡ１は第１４及び第１５インバータＩ１１４及びＩ１１５を介して第２バンクＢＡ２に入力されて第２バンクＢＡ２の読取り及び書込み動作を制御する。
【００１９】
次に、このように構成した本発明に係るブート領域の位置に関係なく駆動されるバンク選択回路の駆動方法を説明する。
【００２０】
ハイ状態の制御信号ＤＷＥＢｉが第１インバータＩ１０１によってロー状態に反転され、第２インバータＩ１０２によってハイ状態に再反転される。したがって、ロー状態の第１インバータＩ１０１の出力信号及びハイ状態の第２インバータＩ１０２の出力信号に応じて第１伝達ゲートＴ１１がターンオンされてアドレス信号ＡＦが伝達される。第１伝達ゲートＴ１１を介して伝達されたアドレス信号ＡＦは、第３及び第４インバータＩ１０３及びＩ１０４からなるラッチ手段１１にラッチされる。
【００２１】
ラッチ手段１１にラッチされた信号は、第５インバータＩ１０５によって反転されて第２伝達ゲートＴ１２を介して伝達され、或いは第３伝達ゲートＴ１３を介して伝達されるが、第２及び第３伝達ゲートＴ１２及びＴ１３はブート領域選択信号ＴＯＰＣＦＧ１の状態に応じて相補的に動作する。例えば、メモリセルアレイ上部のブート領域を選択するためにブート領域選択信号ＴＯＰＣＦＧ１がハイ状態で印加されると、第６インバータＩ１０６によってロー状態に反転され、第７インバータＩ１０７によってハイ状態に再反転される。これにより、第２伝達ゲートＴ１２がターンオフされ第３伝達ゲートＴ１３がターンオンされて、ラッチ手段１１にラッチされた信号は第３伝達ゲートＴ１３を介して伝達される（ｉＡ）。反面、メモリセルアレイ下部のブート領域を選択するためにブート領域選択信号ＴＯＰＣＦＧ１がロー状態で印加されると、第６インバータＩ１０６によってハイ状態に反転され、第７インバータＩ１０７によってロー状態に再反転される。これにより、第２伝達ゲートＴ１２がターンオンされ第３伝達ゲートＴ１３がターンオフされて、ラッチ手段１１にラッチされた信号は第５インバータＩ１０５によって反転されて第２伝達ゲートＴ１２を介して伝達される。従って、アドレス信号ＡＦがハイ状態の場合、第２伝達ゲートＴ１２を介して伝達される信号ｉＡはハイ状態を維持し、第３伝達ゲートＴ１３を介して伝達される信号ｉＡはロー状態を維持する。反面、アドレス信号ＡＦがロー状態の場合、第２伝達ゲートＴ１２を介して伝達される信号ｉＡはロー状態を維持し、第３伝達ゲートＴ１３を介して伝達される信号ｉＡはハイ状態を維持する。
【００２２】
第１キャリーカウンタ１２は第２又は第３伝達ゲートＴ１２又はＴ１３を介して伝達された信号ｉＡと多数の制御信号ＢＡＤＬＡＴｂ、ＢＡＤＶ、ＢＩＮＣ及び第１キャリー入力信号ＢＣｉｎに応じてバンク読取り信号ｏＡ及び第１キャリー出力信号ＢＣｏｕｔを出力する。この際、バンク読取り信号ｏＡは、信号ｉＡがロー状態を維持し第１キャリー入力信号ＢＣｉｎがロー状態を維持する際にロー状態で出力され、信号ｉＡがロー状態を維持し第１キャリー入力信号ＢＣｉｎがハイ状態を維持する際にロー状態で出力される。また、バンク読取り信号ｏＡは、信号ｉＡがハイ状態を維持し第１キャリー入力信号ＢＣｉｎがロー状態を維持する際にハイ状態で出力され、信号ｉＡがハイ状態を維持し第１キャリー入力信号ＢＣｉｎがハイ状態を維持する際にロー状態で出力される。
【００２３】
一方、第２キャリーカウンタ１３は、第２又は第３伝達ゲートＴ１２又はＴ１３を介して伝達された信号ｉＡ、多数の制御信号ＡＤＬＡＴｂ、ＡＤＶ、ＩＮＣ、ＲＳＴ及び第２キャリー入力信号Ｃｉｎに応じてバンク書込み信号ｏＡ１及び第２キャリー出力信号Ｃｏｕｔを出力する。この際、バンク書込み信号ｏＡ１は、信号ｉＡがロー状態を維持し第２キャリー入力信号Ｃｉｎがロー状態を維持する際にロー状態で出力され、信号ｉＡがロー状態を維持し第２キャリー入力信号Ｃｉｎがハイ状態を維持する際にロー状態で出力される。また、バンク書込み信号ｏＡ１は、信号ｉＡがハイ状態を維持し第２キャリー入力信号Ｃｉｎがロー状態を維持する際にハイ状態で出力され、信号ｉＡがハイ状態を維持し第２キャリー入力信号Ｃｉｎがハイ状態を維持する際にロー状態で出力される。
【００２４】
第１バンク選択信号ＢＫ１ＷＡがハイ状態で印加され、第２バンク選択信号ＢＫ２ＷＡがロー状態で印加されると、第１バンク選択信号ＢＫ１ＷＡ及びその反転信号ＢＫ１ＷＡｂによって第４伝達ゲートＴ１４がターンオフされ、第５伝達ゲートＴ１４がターンオンされることにより、バンク書込み信号ｏＡ１が第１バンクＢＡ１に印加されて第１バンクＢＡ１の書込み動作を制御する。そして、第２バンク選択信号ＢＫ２ＷＡ及びその反転信号ＢＫ２ＷＡｂによって第６伝達ゲートＴ１６がターンオンされ、第７伝達ゲートＴ１７がターンオフされることにより、バンク読取り信号ｏＡが第２バンクＢＡ２に印加されて第２バンクＢＡ２の読取り動作を制御する。
【００２５】
一方、第１バンク選択信号ＢＫ１ＷＡがロー状態で印加され、第２バンク選択信号ＢＫ２ＷＡがハイ状態で印加されると、第１バンク選択信号ＢＫ１ＷＡ及びその反転信号ＢＫ１ＷＡｂによって第４伝達ゲートＴ１４がターンオンされ、第５伝達ゲートＴ１５がターンオフされることにより、バンク読取り信号ｏＡが第１バンクＢＡ１に印加されて第１バンクＢＡ１の読取り動作を制御する。そして、第２バンク選択信号ＢＫ２ＷＡ及びその反転信号ＢＫ２ＷＡｂによって第６伝達ゲートＴ１６がターンオフされ、第７伝達ゲートＴ１７がターンオンされることにより、バンク書込み信号ｏＡ１が第２バンクＢＡ２に印加されて第２バンクＢＡ２の書込み動作を制御する。
【００２６】
上述したように、本発明に係るフラッシュメモリ装置のバンク選択回路は、ブート領域選択信号に関係なく駆動されてバンクの読取り及び書込みを制御する。すなわち、本発明に係るフラッシュメモリ装置は、設計が完了した以後にブート領域の位置が変更されてもバンク選択回路を変更しなくてもよい。
【００２７】
図２は本発明の実施例に係るブート位置選択信号を生成するための回路図であって、プロテクションブロックにあるＯＴＰセルの状態をセンシングし、その状態に応じてブート位置を選択するが、その構成を説明すると、次の通りである。
【００２８】
第１及び第２インバータＩ２１及びＩ２２はイネーブルバー信号ＥＮｂを反転及び再反転させて第１ノードＱ２１の電位を決定する。電源端子Ｖｃｃと第２ノードＱ２２との間に接続された第１ＰＭＯＳトランジスタＰ２１は、第１ノードＱ２１の電位に応じて駆動される。第２ノードＱ２２と接地端子Ｖｓｓとの間に接続された第１ＮＭＯＳトランジスタＮ２１は、第１ノードＱ２１の電位に応じて駆動される。第２ノードＱ２２と第３ノードＱ２３との間に接続された第２ＮＭＯＳトランジスタＮ２２は、第４ノードＱ２４の電位に応じて駆動される。第３ノードＱ２３と接地端子Ｖｓｓとの間にメモリセルＭ２１が接続される。ここで、メモリセルＭ２１はプロテクションブロックにあるＯＴＰセルであって、このセルの状態に応じてブートの位置が選択される。例えば、メモリセルＭ２１をプログラムする場合、ブートの位置はメモリセルアレイの上部となり、メモリセルＭ２１を消去する場合、ブートの位置はメモリセルアレイの下部となる。
【００２９】
電源端子Ｖｃｃと第４ノードＱ２４との間に第２ＰＭＯＳトランジスタＰ２２と第３ＰＭＯＳトランジスタＰ２３が直列接続されるが、第２ＰＭＯＳトランジスタＰ２２は第１ノードＱ２１の電位に応じて駆動され、第３ＰＭＯＳトランジスタＰ２３は第３ノードＱ２３の電位に応じて駆動される。第４ノードＱ２４と接地端子Ｖｓｓとの間に第３ＮＭＯＳトランジスタＮ２３と第４ＮＭＯＳトランジスタＮ２４が並列接続されるが、第３ＮＭＯＳトランジスタＮ２３は第１ノードＱ２１の電位に応じて駆動され、第４ＮＭＯＳトランジスタＮ２４は第３ノードＱ２３の電位に応じて駆動される。これらの第２及び第３ＰＭＯＳトランジスタＰ２２及びＰ２３、第３及び第４ＮＭＯＳトランジスタＮ２３及びＮ２４は第３ノードＱ２３の電位を一定に維持させるセルフレギュレータ(self regulator)として動作する。
【００３０】
第３ノードＱ２３と接地端子Ｖｓｓとの間に、ＮＯＲゲート２１の出力信号に応じて駆動される第５ＮＭＯＳトランジスタＮ２５が接続されるが、ＮＯＲゲート２１はイネーブル信号ＥＮ、プログラム信号ＴＲＩＭＰＧＭ及び消去信号ＴＲＩＭＥＲを論理組合せする。
【００３１】
第２ノードＱ２２の電位は第３インバータＩ２３によって反転され、第３インバータＩ２３の出力信号は伝達ゲートＴ２１を介して伝達されるが、伝達ゲートＴ２１はイネーブルバー信号ＥＮｂとイネーブルバー信号ＥＮｂを反転させる第２インバータＩ２４の出力信号とによって駆動される。伝達ゲートＴ２１を介して伝達された信号は、第５及び第６インバータＩ２５及びＩ２６からなるラッチ手段２１によってラッチされる。ラッチ手段２２の出力信号は第７及び第８インバータＩ２７及びＩ２８を介して出力端子ＯＵＴに出力される。
【００３２】
このように構成した本発明の一実施例に係るブート位置選択信号を生成するための回路は、一般的なセンシング回路と同様に動作するが、その動作を概略的に説明すると、次の通りである。
【００３３】
プロテクションブロックのＯＴＰセルがプログラム状態の場合、第２ノードＱ２２はハイ状態を維持し、ハイ状態を維持する第２ノードＱ２２の電位は第３インバータＩ２３を介してロー状態に反転される。ロー状態を維持する第３インバータＩ２３の出力信号は、イネーブルバー信号ＥＮｂとイネーブルバー信号ＥＮｂを反転させる第４インバータＩ２４の出力信号によって駆動される伝達ゲートＴ２１を介して伝達される。伝達ゲートＴ２１を介して伝達された信号は、第５及び第６インバータＩ２５及びＩ２６からなるラッチ手段２２によってラッチされてハイ状態の信号を出力する。ラッチ手段２２にラッチされた信号は、第７及び第８インバータＩ２７及びＩ２８を介してハイ状態の電位を維持し、出力端子ＯＵＴに出力される。
【００３４】
一方、プロテクションブロックのＯＴＰセルが消去状態の場合、第２ノードＱ２２はロー状態を維持し、ロー状態を維持する第２ノードＱ２２の電位は第３インバータＩ２３を介してハイ状態に反転される。ハイ状態を維持する第３インバータＩ２３の出力信号は、イネーブルバー信号ＥＮｂとイネーブルバー信号ＥＮｂを反転させる第４インバータＩ２４の出力信号とによって駆動される伝達ゲートＴ２１を介して伝達される。伝達ゲートＴ２１を介して伝達された信号は、第５及び第６インバータＩ２５及びＩ２６からなるラッチ手段２２によってラッチされてロー状態の信号を出力する。ラッチ手段２２にラッチされた信号は、第７及び第８インバータＩ２７及びＩ２８を介してロー状態の電位を維持し、出力端子ＯＵＴに出力される。
【００３５】
上述したように、本発明の一実施例に係るブート位置選択信号を生成する回路は、プロテクションブロックのＯＴＰセルがプログラム状態の場合、ハイ状態で出力されてメモリセルアレイの上部をブート位置として選択し、ＯＴＰセルが消去状態の場合、ロー状態で出力されてメモリセルアレイの下部をブート位置として選択する。
【００３６】
図３は本発明の他の実施例に係るブート位置選択回路を生成するための回路図であって、出力端子ＯＵＴに電源端子Ｖｃｃ又は接地端子Ｖｓｓを選択的に接続して出力端子の電位を決定することにより、ブートの位置を決定することができる。すなわち、電源端子Ｖｃｃを連結すると、電源電圧Ｖｃｃが第１及び第２インバータＩ３１及びＩ３２を介して出力端子ＯＵＴに出力され、接地端子Ｖｓｓを連結すると、接地電圧Ｖｓｓが第１及び第２インバータＩ３１及びＩ３２を介して出力端子ＯＵＴに出力される。この際、出力端子ＯＵＴの電位に応じてブートの位置が選択されるが、例えば電源電圧Ｖｃｃの電位を維持すると、ブートの位置はメモリセルアレイの上部となり、接地電圧Ｖｓｓの電位を維持すると、ブートの位置はメモリセルアレイの下部となる。
【００３７】
図４は本発明の他の実施例に係るブート位置選択信号をＣＦＩブロックでコードして生成する回路のブロック図であって、その構成を説明すると、次の通りである。
【００３８】
固定データ格納手段４４は、変化可能性の少ない情報を格納するためのもので、例えばＰＬＡのような書込み及び消去が不可能な格納手段から構成される。可変データ格納手段４５は変化可能性の大きい情報を格納するためのもので、例えばメモリセルのような、必要に応じて書込み及び消去が可能な格納手段から構成される。このような固定データ格納手段４４又は可変データ格納手段４５にブート領域選択信号をコードして格納する。アドレスデコーダ４２は、アドレスバス４１を介して入力されるアドレス信号と、所定の制御線を介して入力される制御信号とを入力としてデコードし、固定データ格納手段４４と可変データ格納手段４５のアドレスを指定する。命令状態マシーン(command state machine)４３は、アドレスデコーダ４２からのデコードされた信号に応じて固定データ格納手段４４及び可変データ格納手段４５の情報を読み取るか、或いは可変データ格納手段４５に格納された情報を消去するか、或いは新しい情報で置き換えるかを決定する。命令状態マシーン４３に応じて読み取られた、固定データ格納手段４４及び可変データ格納手段４５に格納された情報は、データバス４６を介して出力される。
【００３９】
次に、このように構成した本発明の他の実施例に係るブート位置選択信号をＣＦＩブロックでコードして生成する回路の駆動方法を説明する。
【００４０】
固定データ格納手段４４又は可変データ格納手段４５にブート領域選択信号をコードして格納する。アドレスデコード４２ではアドレスバス４１及び所定の制御線を介して入力されるシステムからのアドレス信号と制御信号を入力とし、これをデコードして固定データ格納手段４４及び可変データ格納手段４５のアドレスを指定する。これと同時に、命令状態マシーン４３はシステムからの制御信号とアドレスデコーダ４２からのデコードされた信号を入力として、指定されたアドレスに該当する命令を確認する。すなわち、アドレスデコーダ４２からのデコードされた信号が固定データ格納手段４４及び可変データ格納手段４５の情報を読み取るか、或いは可変データ格納手段４５に格納された情報を消去するか、或いは新しい情報で置き換えるかを確認する。このような読取り、書込み及び消去動作は固定データ格納手段４４及び可変データ格納手段４５の各内部構造に応じて行われ、それにより出力された値、すなわち該当コードがデータバス４６を介して出力される。ところで、可変データ格納手段４５に格納された情報を消去するか或いは新しい情報を書き込む動作の場合、コードではない動作状態を知らせる信号のフラグがデータバス４６に載せられる。
【００４１】
本発明は、上述した実施例で上部及び下部のブート領域の例を説明したが、これに限定されず、上端及び下端の両方ともに位置するフラッシュメモリ装置にも適用することができる。
【図面の簡単な説明】
【００４２】
【図１ａ】本発明に係るフラッシュメモリ装置のバンク選択回路図である。
【図１ｂ】本発明に係るフラッシュメモリ装置のバンク選択回路図である。
【図２】本発明の第１実施例に係るブート領域選択信号の生成回路図である。
【図３】本発明の第２実施例に係るブート領域選択信号の生成回路図である。
【図４】本発明の第３実施例に係るブート領域選択信号の生成回路図である。
【図１ａ】
2004310979.tif 000003
【図１ｂ】
2004310979.tif 000004
【図２】
2004310979.tif 000005
【図３】
2004310979.tif 000006
【図４】
2004310979.tif 000007