(57)【要約】【課題】簡易な構成によりＰＬＬの性能を最大限引き出し，外部からの入力信号の周波数に応じて極力高い周波数のクロック信号を生成する周波数逓倍装置を提供すること。【解決手段】前記外部クロックの周波数と前記ＶＣＯ１３の出力周波数とを比較して倍率を測定する倍率測定器３０と，該倍率測定器３０の測定結果に基づいてＰＬＬ１０の分周器１４に対して逓倍率Ｎを設定する逓倍率設定手段４０と，前記倍率測定器３０による倍率測定の際に，前記ＶＣＯ１３の出力周波数が最大となるように，ＰＬＬ１０の位相比較器１１に対して外部クロックの位相を遅延させる位相遅延手段６０の出力信号に一時的に切り替える。逓倍率Ｎの設定後，所定時間経過してもＰＬＬ１０のロック信号が検出されない場合は，逓倍率Ｎを１段階ずつ下げる。それを所定回数行ってもロック信号が検出されない場合は，倍率測定からやり直す。【選択図】図４
2004247820.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号の位相を比較する位相比較器と，該位相比較器による比較結果に基づいて前記２つの入力信号の位相が同期するように出力信号の周波数を調節する可変発振器と，該可変発振器の出力信号を設定された逓倍率の逆数に分周する分周器とを具備し，外部からの入力信号と前記分周器の出力信号とが前記位相比較器に入力されるよう構成された周波数逓倍装置において，
前記外部からの入力信号の周波数と前記可変発振器の出力信号の周波数とを比較する周波数比較手段と，
前記周波数比較手段による比較結果に基づいて前記逓倍率を設定する逓倍率設定手段と，
前記周波数比較手段による周波数の比較を行う際に，前記可変発振器の出力信号が出力可能な略最大の周波数となるよう制御する出力周波数最大化手段と，
を具備してなることを特徴とする周波数逓倍装置。
【請求項２】
前記出力周波数最大化手段が，
前記外部からの入力信号の位相を遅延させる位相遅延手段と，
前記位相比較器への入力信号の一方を，前記周波数比較手段による周波数の比較を行う所定時間前に前記位相遅延手段の出力信号に切り替え，前記逓倍率設定手段による前記逓倍率の設定後に前記分周器の出力信号に切り替える信号切替え手段と，を具備するものである請求項１に記載の周波数逓倍装置。
【請求項３】
前記位相比較器がエクスクルージブオアの論理回路を用いるものであり，前記位相遅延手段がインバータ回路を用いるものである請求項２に記載の周波数逓倍装置。
【請求項４】
前記周波数比較手段が，前記可変発振器の出力信号が所定の複数回数だけ発振する間に前記外部からの入力信号が発振する回数に基づいて，前記外部からの入力信号の周波数と前記可変発振器の出力信号の周波数とを比較するものである請求項１〜３のいずれかに記載の周波数逓倍装置。
【請求項５】
前記可変発振器の出力信号をクロック信号とするタイマと，
前記逓倍率が設定された後，前記タイマにより所定時間が計時されるまでに，前記位相比較器により前記外部からの入力信号と前記分周器の出力信号との位相の同期が検出されない場合に，前記逓倍率を一段階低く設定変更する逓倍率見直し手段と，を具備してなる請求項１〜４のいずれかに記載の周波数逓倍装置。
【請求項６】
前記逓倍率見直し手段により所定回数だけ前記逓倍率の設定変更を行っても，前記位相比較器により前記外部からの入力信号と前記分周器の出力信号との位相の同期が検出されない場合には，前記周波数比較手段による周波数の比較及び前記逓倍率設定手段による前記逓倍率の設定が再度実行されるよう制御する再実行制御手段を具備してなる請求項５に記載の周波数逓倍装置。
【請求項７】
前記再実行制御手段により前記再実行が所定回数だけなされても，前記位相比較器により前記外部からの入力信号と前記分周器の出力信号との位相の同期が検出されない場合には，所定のエラー出力を行うエラー出力手段を具備してなる請求項６に記載の周波数逓倍装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，外部からの入力信号の周波数を逓倍した信号を出力する周波数逓倍装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路やオプション基板の処理を高速動作させるため，ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いて外部からの入力信号（以下，外部クロックという）を逓倍した信号を生成し，該信号を内部クロックとして当該回路を動作させることが行われている。以下，このようなＰＬＬを用いて前記外部クロックを設定された逓倍率に従って逓倍する装置（回路）のことを，周波数逓倍器（周波数逓倍装置に相当）という。
このような周波数逓倍器において，入力される前記外部クロックの周波数が異なり得る（予め定まっていない）場合であっても，所定の高速性能を維持して内部回路を動作させるためには，できるだけ高い周波数の内部クロックを生成する，即ち，前記外部クロックの周波数に応じてできるだけ高い逓倍率を設定する必要がある。但し，通常，ＰＬＬでは出力となる発振周波数の帯域が限られているため，前記外部クロックの周波数×逓倍率がＰＬＬの発振周波数範囲を外れていると動作しない。このため，ＰＬＬが発振可能な周波数の範囲内で，可能な限り高い逓倍率を設定することが要求される。
前記外部クロックの周波数が異なる使用環境下においても，逓倍率を外部から設定することなく自動設定できるものとして，特許文献１や特許文献２では，内部に基準クロック（の発振器）を設け，該基準クロックの周波数と前記外部クロックの周波数との比較に基づいて逓倍率を自動設定することが提案されている。
図６は，特許文献１や特許文献２に示される技術に基づく従来の周波数逓倍器Ａの構成を表すブロック図である。
図６に示すように，従来の周波数逓倍器Ａは，ＰＬＬ１と，逓倍率Ｎを設定する際に用いる基準クロック（基準とする信号）を生成する基準発振器２と，該基準発振器２の出力周波数と前記外部クロックの周波数とを比較し，それらの比率（倍率）を測定する倍率測定器３と，該倍率測定器３による測定結果に基づいてできるだけ最大となる逓倍率Ｎを計算してその逓倍率ＮをＰＬＬ１に対して設定する逓倍率設定手段４とを具備している。
また，ＰＬＬ１は，２つの入力信号の位相を比較する位相比較器１１と，該位相比較器１１による位相の比較結果（位相の偏差）を平滑化して電圧出力するループフィルタ１２と，該ループフィルタ１２の出力電圧に従って（即ち，前記位相比較器１１による位相の比較結果に基づいて）出力信号の周波数を調節するＶＣＯ１３（電圧制御発振器，前記可変発振器の一例）と，該ＶＣＯ１３の出力信号を前記逓倍率設定手段１４により設定された逓倍率の逆数に分周する分周器１４とを具備し，前記外部クロックと前記分周器１４の出力信号とが前記位相比較器に入力されるよう構成されている。
これにより，前記ＶＣＯ１３の出力周波数が，前記位相比較器に入力される２つの入力信号，即ち，前記外部クロック及び前記分周器１４の出力信号の位相が同期するように調節される。従って，前記ＶＣＯ１３の出力信号（即ち，内部クロック）が，前記外部クロックの周波数を前記分周器１４に設定された逓倍率で逓倍した信号となる。
前記逓倍率設定手段４は，前記ＶＣＯ１３の最大出力周波数近傍の所定の周波数をｙｍａｘ，前記基準発振器２の出力周波数をａ，前記倍率測定器３によって測定された前記外部クロックの周波数に対する前記基準発振器２の出力周波数ａの倍率をＲとしたとき，例えば次の（１）式によって逓倍率Ｎを計算する。
Ｎ＝ｙｍａｘ／（ａ／Ｒ）  （但し，小数点以下切捨て）    …（１）
これにより，前記倍率測定器３による測定結果Ｒに応じて，即ち，前記外部クロックの周波数に応じて，前記ＶＣＯ１３が出力可能な範囲においてできるだけ最大となる逓倍率Ｎが計算される。
【０００３】
【特許文献１】
特開平１０−２８９０３２号公報
【特許文献２】
特開２００１−１３５０３８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら，図６に示したように独立した基準クロック（前記基準発振器２の出力）を用いて前記外部クロックの周波数を測定して逓倍率Ｎを決定する構成では，前記ＰＬＬ１の出力が，出力可能な上限周波数内に収まるように，予め，基準クロックの誤差（前記基準発振器２の誤差）とＰＬＬ１の発振周波数の誤差（前記位相比較器１１，前記ループフィルタ１２或いは前記ＶＣＯ１３等の誤差等に起因する出力周波数の誤差）とを見込んだ分だけ余裕をもった逓倍率Ｎの設定を行う必要がある。例えば，（１）式におけるｙｍａｘを，実際に出力し得る最大周波数よりも低めに設定する等である。このため，前記ＰＬＬ１の有する最大能力を十分に発揮させることができないという問題点があった。特に，基準クロックを簡単な論理回路を用いて構成する場合には個体間の誤差が大きくなるのでより大きな余裕率を見込まねばならず，また，発振回路を用いて正確な基準クロックを生成しようとするとコストアップとなる。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，簡易な構成によりＰＬＬの性能を最大限引き出し，外部からの入力信号の周波数に応じて極力高い周波数のクロック信号を生成する周波数逓倍装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明は，２つの入力信号の位相を比較する位相比較器と，該位相比較器による比較結果に基づいて前記２つの入力信号の位相が同期するように出力信号の周波数を調節する可変発振器と，該可変発振器の出力信号を設定された逓倍率の逆数に分周する分周器とを具備し，外部からの入力信号と前記分周器の出力信号とが前記位相比較器に入力されるよう構成された周波数逓倍装置において，前記外部からの入力信号の周波数と前記可変発振器の出力信号の周波数とを比較する周波数比較手段と，前記周波数比較手段による比較結果に基づいて前記逓倍率を設定する逓倍率設定手段と，前記周波数比較手段による周波数の比較を行う際に，前記可変発振器の出力信号が出力可能な略最大の周波数となるよう制御する出力周波数最大化手段と，を具備してなることを特徴とする周波数逓倍装置として構成されるものである。ここで，前記位相比較器と前記可変発振器と前記分周器とは，ＰＬＬを構成するものである。
このように，独立した基準クロック用の発振器を設けることなく，ＰＬＬが具備するＶＣＯ等の前記可変発振器の出力を用いて前記逓倍率を設定するので簡易な構成となる。しかも，前記可変発振器が実際に出力する略最大周波数と前記外部からの入力信号の周波数との比較に基づいて前記逓倍率が設定されるため，ＰＬＬ等の機器の各個体の性能ばらつきや誤差等による余裕を考慮する必要がない。その結果，外部からの入力信号の周波数に応じて，ＰＬＬの性能を最大限引き出す前記逓倍率を設定することが可能である。
【０００６】
また，前記出力周波数最大化手段が，前記外部からの入力信号の位相を遅延させる位相遅延手段と，前記位相比較器への入力信号の一方を，前記周波数比較手段による周波数の比較を行う所定時間前に前記位相遅延手段の出力信号に切り替え，前記逓倍率設定手段による前記逓倍率の設定後に前記分周器の出力信号に切り替える信号切替え手段と，を具備するものが考えられる。
このような構成によれば，前記信号切替え手段によって前記位相比較器への入力信号の一方を前記位相遅延手段の出力信号とすると，前記位相比較器の他方の入力信号である前記外部からの入力信号との間に位相差（位相遅延）が生じるので，その位相差を無くそうとして前記可変発振器の出力周波数が上昇する。ここで，前記可変発振器の出力が前記分周器を介して前記位相比較器にフィードバックされていないので，前記可変発振器の出力周波数は上限で頭打ちとなるまで上昇し続ける。従って，前記所定時間を，前記可変発振器の出力周波数が最大（頭打ち）となるまで上昇するのに十分な時間とすれば，前記可変発振器の出力周波数を略最大とすることができる。しかも，前記位相比較器等のＰＬＬの構成要素を動作させた結果としての前記可変発振器の最大出力周波数が得られるので，前記逓倍率の設定にあたってＰＬＬの構成要素の特性のばらつき等を考慮する（余裕を設ける）必要がない。
【０００７】
また，前記位相比較器がエクスクルージブオアの論理回路を用いるものであり，前記位相遅延手段がインバータ回路を用いるものが考えられる。
これにより，簡易な構成で前記位相比較器及び前記位相遅延手段を構成することが可能となる。
【０００８】
また，前記周波数比較手段としては，前記外部からの入力信号が所定の複数回数だけ発振する間に可変発振器の出力信号が発振する回数に基づいて，前記外部からの入力信号の周波数と前記可変発振器の出力信号の周波数とを比較するものが考えられる。
これにより，従来のように前記外部からの入力信号が１回発振する間に基準クロックが発振する回数に基づいて周波数の比較を行うよりも誤差の少ない周波数比較（測定）を行なうことが可能となる。
【０００９】
また，前記可変発振器の出力信号をクロック信号とするタイマと，前記逓倍率が設定された後，前記タイマにより所定時間が計時されるまでに，前記位相比較器により前記外部からの入力信号と前記分周器の出力信号との位相の同期が検出されない場合に，前記逓倍率を一段階低く設定変更する逓倍率見直し手段と，を具備するものが考えられる。
これにより，万一，一旦設定した前記逓倍率が高すぎて，正常に同期がとれない状況が発生した場合であっても，同期をとれる前記逓倍率となるように自動的に見直される。
【００１０】
また，前記逓倍率見直し手段により所定回数だけ前記逓倍率の設定変更を行っても，前記位相比較器により前記外部からの入力信号と前記分周器の出力信号との位相の同期が検出されない場合には，前記周波数比較手段による周波数の比較及び前記逓倍率設定手段による前記逓倍率の設定が再度実行されるよう制御する再実行制御手段を具備するものも考えられる。
これにより，周波数の比較を行う際に入力した前記外部からの入力信号にノイズが生じていた等により，前記逓倍率が正しく設定されていなかった場合であっても，前記周波数の比較から再実行されて前記逓倍率の設定がやり直されるので，適正な逓倍率が再設定される。
【００１１】
また，前記再実行制御手段により前記再実行が所定回数だけなされても，前記位相比較器により前記外部からの入力信号と前記分周器の出力信号との位相の同期が検出されない場合には，所定のエラー出力を行うエラー出力手段を具備するものが考えられる。
これにより，前記逓倍率を正常に自動設定できなかったことを利用者に知らせることができる。
【００１２】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態及び実施例について説明し，本発明の理解に供する。尚，以下の実施の形態及び実施例は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施の形態に係る周波数逓倍器Ｚの概略構成を表すブロック図，図２は本発明の実施の形態に係る周波数逓倍器Ｚを構成する位相遅延手段と信号選択手段と位相比較器との回路構成の一例を表す図，図３は本発明の実施の形態に係る周波数逓倍器Ｚにおける外部クロックの倍率測定器の構成の一例を表すブロック図，図４は本発明の実施例に係る周波数逓倍器Ｚ１の概略構成を表すブロック図，図５は本発明の実施例に係る周波数逓倍器Ｚ１における逓倍率調整処理の手順を表すフローチャート，図６は従来の周波数逓倍器Ａの概略構成を表すブロック図である。
【００１３】
まず，図１を用いて，本発明の実施の形態に係る周波数逓倍器Ｚの構成について説明する。
図１に示すように，周波数逓倍器Ｚは，ＰＬＬ１０と，倍率測定器３０と，逓倍率設定手段４０と，逓倍率制御部５０と，位相遅延手段６０と，信号選択手段７０とを具備している。
前記ＰＬＬ１０は，図６に示した従来のＰＬＬ１と同様に，２つの入力信号の位相を比較する位相比較器１１と，該位相比較器１１による位相の比較結果（位相の偏差）を平滑化して電圧出力するループフィルタ１２と，該ループフィルタ１２の出力電圧に従って（即ち，前記位相比較器１１による位相の比較結果に基づいて）出力信号の周波数を調節するＶＣＯ１３（電圧制御発振器，前記可変発振器の一例）と，該ＶＣＯ１３の出力信号を前記逓倍率設定手段１４により設定された逓倍率の逆数に分周する分周器１４とを具備している。
前記ＰＬＬ１０において，前記位相比較器１１に入力される一方の信号が外部から入力されるクロック信号（前記外部クロック）である点は，従来の周波数逓倍Ａと同じである。しかし，もう一方の入力信号は，常に前記分周器１４の出力信号であるのではなく，状況により，前記分周器１４の出力信号と前記外部クロックの位相を遅延させる前記位相遅延手段６０の出力信号（前記外部クロックの位相を遅延させた信号）のいずれかが，前記信号選択手段７０（前記信号切替え手段の一例）により選択（切り替え）されるよう構成されている点で従来の構成（図６）と異なる。
また，前記倍率測定器３０（前記周波数比較手段の一例）は，前記ＰＬＬ１０の出力信号の周波数と前記外部クロックの周波数とを比較し，それらの比率（倍率）を測定する（以下，倍率測定という）ものである。従って，従来のように基準クロック発振用の独立した発振器（図６における前記基準発振器２）が設けられていない。さらに，前記倍率測定器３０は，前記ＰＬＬ１０の出力信号が所定の複数回数Ｌだけ発振する間に前記外部クロックが発振する回数に基づいて前記倍率測定を行うものである。
【００１４】
図３は，前記倍率測定器３０の構成の一例を表すブロック図である。前記倍率測定器３０は，例えば図３に示すように，前記ＶＣＯ１３の出力信号の発振回数（クロック数）を順次カウントする基準クロック数カウンタ３１と，前記外部クロックの発振回数を順次カウントする外部クロック数カウンタ３２と，これらのカウンタ３１，３２それぞれからカウント数（信号の発振回数）を入力し，前記外部クロック数カウンタ３２によりＭ回（Ｍ≧２）カウントされる間に前記基準クロック数カウンタ３１によりカウントされる回数Ｌから，前記外部クロックの周波数の倍率Ｒ（＝Ｌ／Ｍ）を算出する倍率算出手段３３とにより構成することができる。
これにより，従来のように前記外部クロックが１回発振する間に基準クロックが発振する回数に基づいて前記倍率測定を行うよりも誤差の少ない前記倍率測定を行なうことが可能となる。
図３では，前記倍率Ｒを計算する前記倍率算出手段３３を独立して設けているが，前記倍率Ｒの計算は前記逓倍率設定手段４０で行うよう構成してもかまわない。
【００１５】
一方，前記逓倍率設定手段４０（図１）は，図６に示した従来の逓倍率設定手段４と同様に前記ＰＬＬ１０に対して（即ち，前記分周器１４に対して）逓倍率Ｎを設定するものであるが，従来と異なるのは，前記外部クロックの周波数と前記ＰＬＬ１０の出力信号の周波数との比較結果（即ち，前記倍率測定器３０により測定された前記外部クロックの周波数に対する前記ＰＬＬ１０の出力周波数の倍率）に基づいて逓倍率Ｎが算出される点である。
また，前記逓倍率制御部５０は，前記信号選択手段７０に対して，信号の切り替え信号（いずれの入力信号を選択するかを指定する信号）を出力するとともに，前記倍率測定器３０に対して，前記倍率測定を行うタイミングを指示する測定指令信号を出力するものである。
以上のような構成により，前記信号選択手段７０によって前記分周器１４の出力信号が前記位相比較器１１にフィードバックされるよう選択されている場合に，前記ＶＣＯ１３の出力周波数が，前記外部クロック及び前記分周器１４の出力信号の位相が同期するように調節され，前記ＶＣＯ１３の出力信号（即ち，内部クロック）が，前記外部クロックの周波数を前記分周器１４に設定された逓倍率で逓倍した信号となる。
【００１６】
また，前記位相遅延手段６０は，所定の回路により任意の位相分だけ遅延させる構成も考えられるが，インバータ回路を用いて位相を１８０°遅延させる（即ち，反転させる）ものであれば構成が簡易となる。
前記信号選択手段７０により，前記位相比較器１１への入力信号として前記位相遅延手段６０の出力信号（前記外部クロックの位相を遅延させた信号）が選択されると，前記位相比較器１１によって常に位相遅れが検出されるので，前記ＶＣＯ１３は，その位相遅れをなくすようにその出力周波数を順次高くするよう動作する。そして，その状態がしばらく続けば，前記ＶＣＯ１３の出力周波数が上限となって飽和する。この飽和した状態における前記ＶＣＯ１３の出力周波数が，前記ＰＬＬ１０の真の最大出力周波数である。即ち，前記ＰＬＬ１０において公称される最大出力周波数は，前記位相比較器１１や前記ループフィルタ１２，前記ＶＣＯ１２等の各種誤差が見込まれた値であり，実際には公称される最大出力周波数よりも高い周波数を出力できる場合が多い。しかし，その出力周波数は，前記ＰＬＬ１０の個体ごとにばらつきがあるため，従来は，前記ＰＬＬ１０の最大出力周波数として公称値を採用し，さらに，前記基準クロック（前記基準発振器２の出力）の誤差分を考慮してさらに低い出力周波数となるように逓倍率Ｎを設定せざるを得なかった。
【００１７】
そこで，本周波数逓倍器Ｚでは，前記倍率測定器３０による前記倍率測定（即ち，周波数の比較）を行う際に，前記ＶＣＯ１３の出力周波数が真の最大値となるようにし，周波数が最大となった前記ＶＣＯ１３の出力信号の周波数と前記外部クロックの周波数との比較により測定した前記外部クロックの倍率（比較結果）に基づいて前記逓倍率設定手段４０により逓倍率Ｎを設定する。
逓倍率Ｎの設定手順は，例えば次のように行う。
まず，起動時（電源ＯＮ時）やリセット時等に，前記逓倍率制御部５０により，前記信号選択手段７０に対して前記外部クロックの遅延信号側が選択されるよう信号の切り替え信号を出力し，前記ＶＣＯ１３の出力周波数が飽和するのに十分な所定時間が経過するまでその状態を保持する。そして，その所定時間経過後（即ち，前記ＶＣＯ１３の出力周波数が飽和して出力周波数が真の最大値（略最大値）となっている状態のとき）に，前記逓倍率制御部５０から前記倍率測定器３０に対して前記倍率測定を行うよう指示する測定指令信号を出力する。これにより，前記外部クロックの周波数の前記ＶＣＯ１３出力周波数（最大出力周波数）に対する倍率が測定され，それが前記逓倍率設定手段４０に入力される。ここで，前記逓倍率制御部５０が，前記ＶＣＯ１３の出力周波数が飽和するまでの時間経過を検知する手段としては，例えば，前記逓倍率制御部５０にタイマを設けて前記ＶＣＯ１３の出力周波数の上昇特性（上昇速度）に応じた十分な時間を計時することや，前記ループフィルタ１２の出力電圧の変化を監視し，該出力電圧の上昇が止まったときに前記ＶＣＯ１３の出力周波数が飽和したと検知すること等が考えられる。
前記逓倍率設定手段４０では，前記倍率測定器３０から前記外部クロックの周波数の倍率Ｒが入力されると，その倍率Ｒを整数化（例えば，小数点以下切捨て）した値を逓倍率Ｎとして前記分周器１４に設定する。もちろん，前記分周器１４が，整数値の逆数以外の分周が可能なものであれば，必ずしも整数化する必要はない。
このようにして逓倍率Ｎを設定することにより，前記外部クロックの周波数に応じて，前記ＶＣＯ１３の出力周波数が出力可能な範囲において真に最大となるよう逓倍率Ｎが設定される。ここで，前記外部クロックの周波数の倍率測定において，従来のように別途独立して設けた基準クロックを基準とするのではなく，周波数の逓倍に用いる前記ＰＬＬ１０自体の最大周波数出力を基準とするので，前記ＰＬＬ１０の個体間のばらつき等を考慮した余裕率を考慮する必要がなく，真に最大の逓倍率Ｎを設定することが可能となる。
【００１８】
例えば，前記外部クロックの周波数が４０ＭＨｚ，前記ＰＬＬ１０の最大出力周波数（即ち，前記ＶＣＯ１３の最大出力周波数）が，公称値では１００ＭＨｚであるが，実際には１２０ＭＨｚまで出力できる能力（余裕）を有している場合を考える。この場合，従来の方法では，前記ＰＬＬ１０の個体のばらつきを考慮して，公称値である１００ＭＨｚを基準に逓倍率Ｎを２（＝１００÷４０の小数点以下を切り捨てた値）以下とせざるを得ないが（前記基準クロックの誤差を考慮すればＮ＝１とせざるを得ない場合も生じ得る），本周波数逓倍器Ｚによれば，実際に前記ＰＬＬ１０から１２０ＭＨｚの信号が出力されていることを測定した上で逓倍率Ｎを設定するので，逓倍率Ｎを３（＝１２０÷４０）と設定することが可能である。その結果，従来は８０ＭＨｚの前記内部クロックしか得られないが，本周波数逓倍器Ｚによれば，その１．５倍の１２０ＭＨｚの前記内部クロックを得ることが可能となる。
そして，前記逓倍率設定手段４０による逓倍率Ｎの設定がなされた後に，前記逓倍率制御部５０により前記信号選択手段７０に対して前記分周器１４の出力信号側が選択されるよう信号の切り替え信号を出力する。これにより，前記ＶＣＯ１３の出力信号（即ち，内部クロック）が，前記外部クロックの周波数を前記分周器１４に設定された逓倍率Ｎで逓倍した信号となるよう調節される。
【００１９】
ところで，前記位相比較器としては，入力パルス信号の立ち上がりのタイミングを比較するポジティブエッジ・トリガ型トライステート出力位相比較器や，ＲＳフリップフロップ応用型位相比較器等，各種考えられるが，前記位相遅延手段６０が，例えばインバータ回路を用いることによって位相を１８０°遅延させる（反転させる）ものであれば，前記位相比較器１１を，エクスクルージブオアの論理回路を用いるものとすることが可能である。
図２は，前記位相遅延手段６０にインバータ回路を用いた場合における，前記位相遅延手段６０と前記信号選択手段７０と前記位相比較器１１との回路構成の一例を表す図である。図２に示す例では，前記位相遅延手段６０がインバータ回路からなり，前記位相比較器１１がエクスクルージブオアの論理回路からなる。また，前記信号選択手段７０は，前記逓倍率制御部５０から出力される選択信号が，「０」（ＯＦＦ）である場合に，前記分周器１４の出力信号が選択され，「１」（ＯＮ）である場合に，前記外部クロックの遅延信号（即ち，前記位相遅延手段６０の出力信号）が選択されるよう構成されている。
このような構成により，前記外部クロックと該外部クロックの位相を１８０°遅延させた信号との組み合わせ（前記位相比較器１１への入力の組み合わせ）は，（１，０）又は（０，１）のいずれかとなり，これを入力とする前記位相比較器１１（エクスクルージブオアの論理回路）の出力は常時「１」（位相のずれがあることを表す）となる。これにより，簡易な回路構成で，前記ＶＣＯ１３の出力周波数を最大となるまで上昇させることができる。
この他にも，前記ＶＣＯ１３の出力周波数を最大となるまで上昇させるための構成（前記出力周波数最大化手段の構成）としては，前記ＶＣＯ１３に入力する電圧信号を，前記ループフィルタ１２の出力と前記ＶＣＯ１３の入力可能な最大電圧信号とを選択的に切り替え可能に構成し，前記ＶＣＯ１３に前記最大電圧信号を入力させた状態で前記倍率測定器３０による前記倍率測定を行うことも考えられる。しかし，このような構成の場合，例えば，前記ループフィルタ１２の出力電圧の最大値と前記最大電圧信号との間に誤差が生じ得る場合には，前記ＰＬＬ１０の出力信号を真の最大周波数としたことにならない（誤差が生じる）。従って，図１に示すように，前記ＰＬＬ１０の各構成要素を生かした形で前記ＰＬＬ１０の出力信号の周波数を最大まで上昇させるようにすることが望ましい。
【００２０】
【実施例】
次に，前記周波数逓倍器Ｚの応用例である，周波数逓倍器Ｚ１について説明する。
図４は，本発明の実施例に係る周波数逓倍器Ｚ１の構成を表すブロック図である。図４に示すように，周波数逓倍器Ｚ１は，前記周波数逓倍装置Ｚと同様の構成を有しており，異なる点は，前記逓倍率制御部５０が，前記ＶＣＯ１３の出力信号をクロックとするタイマ５１を具備していることと，前記逓倍率制御部５０が前記ＰＬＬ１０からいわゆるロック信号（前記位相比較器１１により前記外部クロックと前記分周器１４の出力信号との位相が同期されたか否かの検出信号）を入力し，該ロック信号に基づいて逓倍率Ｎの設定を見直すよう前記逓倍率設定手段４０を制御するよう構成されていることである。その他の構成及び動作については，前記周波数逓倍器Ｚと同様である。
【００２１】
次に，本周波数逓倍器Ｚ１における逓倍率Ｎの設定及び見直し処理（逓倍率調整処理）について説明する。
図５は，本周波数逓倍器Ｚ１の前記逓倍率制御部５０によって制御される，逓倍率Ｎの調整処理の手順を表すフローチャートである。以下，Ｓ０１，Ｓ０２，…は，処理手順（ステップ）の番号を表す。
まず，起動時（電源ＯＮ時）やリセット時等に，逓倍率Ｎの調整処理が開始されると，所定のエラー検知用カウンタｘが初期化（ｘ←０）され（Ｓ０１），前記逓倍率制御部５０により，前記信号選択手段７０に対して前記外部クロックの遅延信号側（遅延入力）が選択されるよう信号の切り替え信号が出力される（Ｓ０２）。
次に，前記タイマ５１での計時により，前記ＶＣＯ１３の出力周波数が飽和するのに十分な時間が経過するまで（即ち，前記ＶＣＯ１３の出力周波数が飽和して出力周波数が真の最大値（略最大値）となるまで）待つ（Ｓ０３）。この間，前記ＶＣＯ１３の出力周波数は変化するので，該ＶＣＯ１３の出力信号をクロック信号として用いる前記タイマ５１の計時精度は低いが，十分余裕を見た計時時間を設定しておけば何ら問題はない。
次に，前記逓倍率制御部５０から前記倍率測定器３０に対して前記倍率測定を行うよう指示する測定指令信号を出力することにより，前記外部クロックの周波数の前記ＶＣＯ１３出力周波数（最大出力周波数）に対する倍率が測定される（Ｓ０４）。
次に，前記逓倍率制御部５０により前記エラー検知用カウンタｘをカウントアップ（＋１）するとともに，前記倍率測定の再実行を行うか否かを判断するために用いる倍率再測定用カウンタｙを初期化（ｙ←０）する（Ｓ０５）。
次に，前記倍率測定器３０により測定された前記外部クロックの周波数の倍率が前記逓倍率設定手段４０に入力され，該倍率に基づいて前記逓倍率設定手段４０が逓倍率Ｎを求めて前記分周器１４に設定する（Ｓ０６）。
次に，前記逓倍率制御部５０により前記倍率再測定用カウンタｙをカウントアップ（＋１）（Ｓ０７）した後，前記逓倍率制御部５０により前記信号選択手段７０に対して前記分周器１４の出力信号側（即ち，前記ＰＬＬ１０におけるループ帰還側）が選択されるよう信号の切り替え信号を出力する（Ｓ０８）。これにより，前記ＶＣＯ１３の出力信号（即ち，内部クロック）が，前記外部クロックの周波数を前記分周器１４に設定された逓倍率Ｎで逓倍した信号となるよう前記ＶＣＯ１３の出力調整が開始する。
【００２２】
次に，前記逓倍率制御部５０により，前記タイマ５１に所定の計時時間がセット（タイマセット）され（Ｓ０９），その計時時間がタイムアップ（経過）するまで前記ＰＬＬ１０の前記ロック信号（２つの入力信号の位相が同期されたことを表す信号）が検知されるか否かがチェックされる（Ｓ１０，Ｓ１１）。そして，タイムアップするまでに前記ＰＬＬ１０の前記ロック信号が検知された場合（Ｓ１１のＹ側）には，そのまま当該逓倍率調整処理が終了するが，タイムアップするまでに前記ロック信号が検知されない場合（Ｓ１０のＹ側）には，前記逓倍率制御部５０により，前記倍率再測定用カウンタｙが既定値Ｙ（≧１）より大きいか否かがチェックされ（Ｓ１２），前記既定値Ｙ以下である場合にはＳ１５へ移行し，前記既定値Ｙより大きい場合にはＳ１３へ移行する。
Ｓ１５へ移行した場合，前記逓倍率制御部５０により，前記信号選択手段７０に対して前記外部クロックの遅延信号側（遅延入力）が選択されるよう信号の切り替え信号が出力される（Ｓ１５）。さらに，前記タイマ５１での計時により，前記ＶＣＯ１３の出力周波数が飽和するのに十分な時間が経過するまで（即ち，前記ＶＣＯ１３の出力周波数が飽和して出力周波数が真の最大値（略最大値）となるまで）待った後（Ｓ１６），前記逓倍率設定手段４０により，その時点で設定されている逓倍率Ｎよりも１つ（１段階の例）下げた逓倍率Ｎを前記分周器１４に対して設定（Ｓ１７）した後，前述したＳ０７以降の処理が繰り返される。
このＳ０６〜Ｓ１２→Ｓ１５〜Ｓ１７の処理により，逓倍率Ｎが設定（Ｓ０６）された後，前記タイマ５１により所定時間が計時されるまでに前記ロック信号が検出されない（前記位相比較器１１により前記外部クロックと前記分周器１４の出力信号との位相の同期が検出されない）場合に，逓倍率Ｎが一段階低く設定変更されることになる（前記逓倍率見直し手段の処理の一例）。
このような処理を行うことにより，万一，一旦設定した逓倍率Ｎが高すぎて，正常に同期がとれない状況が発生した場合であっても，同期をとれる逓倍率Ｎとなるように自動的に見直される。
【００２３】
一方，Ｓ１２において，前記倍率再測定用カウンタｙが既定値Ｙより大きいと判別された場合，即ち，逓倍率ＮをＹ段階下げてもなお前記ロック信号を検知できない場合は（Ｓ１２のＹ側），前記エラー検知用カウンタｘの値が所定の既定値Ｘより大きいか否かがチェックされ（Ｓ１３），該既定値Ｘ以下であると判別された場合は，Ｓ０２へ戻って前記信号選択手段７０による信号切り替え及び再度前記倍率測定を行うところから処理が繰り返される（前記再実行制御手段の処理の一例）。
これにより，前記倍率測定（周波数の比較）を行う際に入力した前記外部クロックにノイズが生じていた等により逓倍率Ｎが正しく設定されていなかった場合であっても，前記倍率測定から再実行されて逓倍率Ｎの設定がやり直されるので，適正な逓倍率Ｎが再設定される。
さらに，Ｓ１３において，前記エラー検知用カウンタｘの値が前記既定値Ｘより大きいと判別された場合，即ち，前記倍率測定からの逓倍率Ｎの設定のやり直しをＸ回実行してもなお前記ロック信号が検出されない場合は，前記逓倍率制御部５０から不図示の表示装置等に所定のエラー出力（Ｓ１４）がなされた後，当該逓倍率調整処理が終了する。これにより，逓倍率Ｎを正常に自動設定できなかったことを利用者に知らせることができる。
以上のような処理を行うことにより，万一，逓倍率Ｎが正しく設定さなかった場合でも，逓倍率Ｎが見直されて極力高く適切な逓倍率Ｎが自動設定される。
【００２４】
【発明の効果】
以上説明したように，本発明によれば，独立した基準クロックを必要としない簡易な構成により，ＰＬＬ等の機器の各個体の性能ばらつきや誤差等による余裕を考慮することなくＰＬＬの性能を最大限引き出し，外部からの入力信号の周波数に応じて，極力高い周波数のクロック信号を生成する周波数逓倍器（装置）を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る周波数逓倍器Ｚの概略構成を表すブロック図。
【図２】本発明の実施の形態に係る周波数逓倍器Ｚの概略構成を表すブロック図。
【図３】本発明の実施の形態に係る周波数逓倍器Ｚにおける外部クロックの倍率測定器の構成の一例を表すブロック図。
【図４】本発明の実施例に係る周波数逓倍装器Ｚ１の概略構成を表すブロック図。
【図５】本発明の実施例に係る周波数逓倍器Ｚ１における逓倍率調整処理の手順を表すフローチャート。
【図６】従来の周波数逓倍器Ａの概略構成を表すブロック図。
【符号の説明】
１，１０…ＰＬＬ
２…基準発振器
３，３０…倍率測定器
４，４０…逓倍率設定手段
１１…位相比較器
１２…ループフィルタ
１３…ＶＣＯ（可変発振器）
１４…分周器
３１…基準クロック数カウンタ
３２…外部クロック数カウンタ
３３…倍率算出手段
５０…逓倍率制御部
５１…タイマ
６０…位相遅延手段
７０…信号選択手段（信号切替え手段）
Ｓ０１，Ｓ０２，，…処理手順（ステップ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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