(57)【要約】【課題】メモリに記憶されたルックアップテーブルを用いて画像処理を高速化できると共に、ルックアップテーブルからの出力データのビット幅が多い場合でも、メモリにアクセスするための信号端子数をより少なくすることができる画像処理用演算回路を提供する。【解決手段】ＲＧＢ画像データを取得する前処理演算回路２１と、ＲＧＢ画像データをＬ＊ａ＊ｂ＊画像データへ変換するルックアップテーブルを複数のアドレスに分割して記憶すると共にＬ＊ａ＊ｂ＊画像データのビット数よりもデータバス幅が小さいメモリ３と、ＲＧＢ画像データからルックアップテーブルが記憶されたメモリアドレスを生成し、メモリ３に複数回アクセスしてＬ＊ａ＊ｂ＊画像データを取得するＬＵＴＩ／Ｆ２３ａと、Ｌａｂ画像データに基づいて色差Ｅを算出する後処理演算回路２２とを備える。【選択図】図１
2004088433.tif 000002
【特許請求の範囲】
【請求項１】
ＲＧＢ表色系で表わされたＲＧＢ画像情報を取得する画像情報入力手段と、
前記ＲＧＢ画像情報を明度、彩度および色相で表わした所定の画像データに変換するルックアップテーブルを構成するデータを記憶する記憶手段と、
前記記憶手段にアクセスして前記ＲＧＢ画像情報から前記所定の画像データを取得するアクセス手段と、
前記所定の画像データに基づいて所定の画像処理を実行する演算手段とを備え、
前記記憶手段は、前記所定の画像データのビット数よりもデータバス幅が小さいメモリで構成されると共に、１回の前記変換を行うために前記データバス幅を有するデータバスを用いた複数回のデータ出力により前記所定の画像データを出力することを特徴とする画像処理用演算回路。
【請求項２】
前記記憶手段は、１回の前記変換を行うための前記ルックアップテーブルを前記メモリの複数のアドレスに分割して記憶し、
前記アクセス手段は、前記ＲＧＢ画像情報から得られたアドレスに前記複数のアドレスを表現可能なビット数を付加したメモリアドレスを生成すると共に、１回の前記変換を行うために前記メモリアドレスを用いて前記記憶手段に複数回アクセスすることにより前記所定の画像データを取得することを特徴とする請求項１に記載の画像処理用演算回路。
【請求項３】
前記メモリとしてＲＡＭが用いられ、
前記アクセス手段は、前記ルックアップテーブルを構成するデータを記憶させるための前記ＲＡＭへアクセスを可能にするインターフェース手段をさらに備えることを特徴とする請求項１又は２に記載の画像処理用演算回路。
【請求項４】
前記ＲＡＭとしてＤＲＡＭが用いられ、
前記アクセス手段は、前記ＤＲＡＭのリフレッシュ手段をさらに備えることを特徴とする請求項３に記載の画像処理用演算回路。
【請求項５】
前記ＤＲＡＭとして複数のバンクを備えたＳＤＲＡＭが用いられ、
前記複数のバンクのうち少なくとも２つのバンクそれぞれに前記ルックアップテーブルが記憶され、
前記アクセス手段は、複数回の前記変換を行うために、前記ルックアップテーブルが記憶されたバンクを交互にアクセスすることにより前記複数回の変換に対応した前記所定の画像データを取得するバンクアクセス手段をさらに備えることを特徴とする請求項４に記載の画像処理用演算回路。
【請求項６】
前記請求項３〜５に記載の画像処理用演算回路を設計するためにコンピュータでシミュレーションを行う画像処理用演算回路の設計方法において、
前記コンピュータが、前記シミュレーションにおいて前記ＲＡＭのシミュレーションモデルへの書込み動作が発生した場合に、前記書込み動作が発生しなかったものとして処理するステップと、
前記コンピュータが、前記シミュレーションにおいて前記ＲＡＭのシミュレーションモデルへの読み出し動作が発生した場合に、前記読み出し動作のためのアドレスに対応する前記ルックアップテーブルのデータを算出すると共に出力するステップとを含むことを特徴とする画像処理用演算回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像を表わすデータに対して画像処理を行う画像処理用演算回路及びその設計方法に関するものである。
【０００２】
【従来の技術】
従来、例えば生産ライン等において対象物を撮影して得られたカラー画像から、特定の色を抽出して検査等に用いることが行われている。このような色抽出を行う画像処理装置として、色抽出を行うための基準となる基準色と、対象物を撮影して得られたカラー画像との色差を計算し、その色差が所定の範囲内となる色を抽出するものが知られている。また、色差を計算する方法としては、対象物を撮影して得られたカラー画像の色をＬ＊ａ＊ｂ＊表色系を用いて明度、彩度及び色相で表現し、ＪＩＳ　Ｚ８７３０に定義されているＬ＊ａ＊ｂ＊表色系の色差式を用いて色差を計算する方法等が知られている。上記のような画像処理装置として、例えば特開２００２−１３１１３３号公報に記載されているものがある。
【０００３】
【発明が解決しようとする課題】
しかし、上記のような画像処理装置で色差の計算処理を行う場合、カラーＴＶ（Ｔｅｌｅｖｉｓｉｏｎ）カメラで対象物を撮影して得られた画像データはＲＧＢ表色系で表現されているために、画像データをＲＧＢ表色系からＬ＊ａ＊ｂ＊表色系へ変換する必要がある。また、この表色系の変換には数多くの演算処理が必要となるため、色差計算をリアルタイムで実行することが困難になっている。
【０００４】
そこで、例えば、前記表色系の変換処理をルックアップテーブルを用いて高速化する構成が考えられる。図１０は、前記表色系の変換処理をルックアップテーブルを用いて行う画像処理装置の構成の一例を示す図である。図１０に示す画像処理用演算回路１００は、演算回路部を１チップの集積回路で構成した集積回路２００と、ルックアップテーブルを記憶したメモリ３００とを備える。また、集積回路２００は、画像データの前処理を行う前処理演算回路２１０と、画像データの後処理を行う後処理演算回路２２０とを備える。
【０００５】
図１０に示す画像処理装置において、例えば、カメラ４で撮影されたカラー画像は、Ａ／Ｄ変換器５によって８ビットフルカラーの画像を表わす画像データＲＩＮ，ＧＩＮ，ＢＩＮに変換される。この場合、画像データＲＩＮ，ＧＩＮ，ＢＩＮは、２４ビット長のデータとなる。さらに、前処理演算回路２１０によって、画像データＲＩＮ，ＧＩＮ，ＢＩＮから、色差演算の精度を確保するために不要なビット数が削減されて２０ビットのＲＧＢ表色系画像データＲ，Ｇ，Ｂが生成される。
【０００６】
図１１は、図１０に示す画像処理装置の動作を説明するためのタイミングチャートである。前処理演算回路２１０は、クロック信号ＣＬＫの立ち上がりタイミングで、ＲＧＢ表色系の画像データＡＤＤ１をアドレス信号ＡＤＤＲとしてメモリ３００へ出力する。そして、次のクロック信号ＣＬＫの立ち上がりタイミングで、２０ビットの画像データＡＤＤ１に対応する６４ビットのＬ＊ａ＊ｂ＊表色系の画像データＤＴ１がメモリ３００から出力されると共に後処理演算回路２２０へ取り込まれる。このように、集積回路２００からメモリ３００へのアクセスが行われ、画像データがＲＧＢ表色系からＬ＊ａ＊ｂ＊表色系へ変換される。
【０００７】
従って、集積回路２００は、メモリ３００へ２０ビット長のアドレスを出力するための信号端子と、メモリ３００から６４ビット長のデータを入力するための信号端子とをあわせて８４本の信号端子を備える必要がある。しかし、集積回路２００の信号端子数が多くなると、集積回路２００のパッケージが大型化する等の理由により、画像処理用演算回路１００を小型化することが困難となる。
【０００８】
本発明は上記事情に鑑みてなされたもので、メモリに記憶されたルックアップテーブルを用いて画像処理を高速化できると共に、ルックアップテーブルからの出力データのビット幅が多い場合でも、メモリにアクセスするための信号端子数をより少なくすることができる画像処理用演算回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、ＲＧＢ表色系で表わされたＲＧＢ画像情報を取得する画像情報入力手段と、前記ＲＧＢ画像情報を明度、彩度および色相で表わした所定の画像データに変換するルックアップテーブルを構成するデータを記憶する記憶手段と、前記記憶手段にアクセスして前記ＲＧＢ画像情報から前記所定の画像データを取得するアクセス手段と、前記所定の画像データに基づいて所定の画像処理を実行する演算手段とを備え、前記記憶手段は、前記所定の画像データのビット数よりもデータバス幅が小さいメモリで構成されると共に、１回の前記変換を行うために前記データバス幅を有するデータバスを用いた複数回のデータ出力により前記所定の画像データを出力することを特徴としている。
【００１０】
請求項１に記載の発明によれば、前記アクセス手段によって前記所定の画像データのビット数よりもデータバス幅が小さいメモリで構成される前記記憶手段が複数回アクセスされることにより、前記ルックアップテーブルによる前記ＲＧＢ表色系で表わされたＲＧＢ画像情報から前記明度、彩度および色相で表わした所定の画像データへの変換が行われる。
【００１１】
請求項２に記載の発明は、請求項１に記載の画像処理用演算回路において、前記記憶手段は、１回の前記変換を行うための前記ルックアップテーブルを前記メモリの複数のアドレスに分割して記憶し、前記アクセス手段は、前記ＲＧＢ画像情報から得られたアドレスに前記複数のアドレスを表現可能なビット数を付加したメモリアドレスを生成すると共に、１回の前記変換を行うために前記メモリアドレスを用いて前記記憶手段に複数回アクセスすることにより前記所定の画像データを取得することを特徴としている。
【００１２】
請求項２に記載の発明によれば、前記アクセス手段により、前記ＲＧＢ画像情報から得られたアドレスに前記複数のアドレスを表現可能なビット数を付加したメモリアドレスが生成されると共に、前記メモリアドレスを用いた前記記憶手段への複数回のアクセスが行われるので、１回の前記変換を行うための前記ルックアップテーブルを、前記メモリの複数のアドレスに分割して記憶させることが可能になる。
【００１３】
請求項３に記載の発明は、請求項１又は２に記載の画像処理用演算回路において、前記メモリとしてＲＡＭが用いられ、前記アクセス手段は、前記ルックアップテーブルを構成するデータを記憶させるための前記ＲＡＭへアクセスを可能にするインターフェース手段をさらに備えることを特徴としている。
【００１４】
請求項３に記載の発明によれば、前記メモリはＲＡＭであり、前記アクセス手段には前記ルックアップテーブルを構成するデータを記憶させるための前記ＲＡＭへのアクセスを可能にするインターフェース手段が設けられているので、前記ＲＡＭへ前記ルックアップテーブルを記憶させることが可能となる。
【００１５】
請求項４に記載の発明は、請求項３に記載の画像処理用演算回路において、前記ＲＡＭとしてＤＲＡＭが用いられ、前記アクセス手段は、前記ＤＲＡＭのリフレッシュ手段をさらに備えることを特徴としている。請求項４に記載の発明によれば、前記アクセス手段には、前記ＤＲＡＭのリフレッシュ手段が設けられているので、前記ＲＡＭとしてＤＲＡＭを用いることができる。
【００１６】
請求項５に記載の発明は、請求項４に記載の画像処理用演算回路において、前記ＤＲＡＭとして複数のバンクを備えたＳＤＲＡＭが用いられ、前記複数のバンクのうち少なくとも２つのバンクそれぞれに前記ルックアップテーブルが記憶され、前記アクセス手段は、複数回の前記変換を行うために、前記ルックアップテーブルが記憶されたバンクを交互にアクセスすることにより前記複数回の変換に対応した前記所定の画像データを取得するバンクアクセス手段をさらに備えることを特徴としている。
【００１７】
請求項５に記載の発明によれば、前記ＤＲＡＭは、複数のバンクを備えたＳＤＲＡＭであり、前記複数のバンクのうち少なくとも２つのバンクそれぞれに前記ルックアップテーブルが記憶されている。そして、前記バンクアクセス手段によって、前記ルックアップテーブルが記憶されているバンクが交互にアクセスされることにより前記複数回の変換に対応した前記所定の画像データが取得される。
【００１８】
請求項６に記載の発明は、前記請求項３〜５に記載の画像処理用演算回路を設計するためにコンピュータでシミュレーションを行う画像処理用演算回路の設計方法において、前記コンピュータが、前記シミュレーションにおいて前記ＲＡＭのシミュレーションモデルへの書込み動作が発生した場合に、前記書込み動作が発生しなかったものとして処理するステップと、前記コンピュータが、前記シミュレーションにおいて前記ＲＡＭのシミュレーションモデルへの読み出し動作が発生した場合に、前記読み出し動作のためのアドレスに対応する前記ルックアップテーブルのデータを算出すると共に出力するステップとを含むことを特徴としている。
【００１９】
請求項６に記載の画像処理用演算回路の設計方法によれば、前記シミュレーションにおいて前記ＲＡＭのシミュレーションモデルへの書込み動作が発生した場合に、前記コンピュータによって、前記書込み動作が発生しなかったものとして処理される。また、前記シミュレーションにおいて前記ＲＡＭのシミュレーションモデルへの読み出し動作が発生した場合に、前記コンピュータによって、前記読み出し動作のための前記テーブルアドレスに対応する前記ルックアップテーブルのデータが算出されると共に出力される。
【００２０】
【発明の実施の形態】
以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の構成については、同一の符号を付し、その説明を省略する。
【００２１】
（第１実施形態）
図１は、本発明の第１の実施形態に係る画像処理装置の構成を示すブロック図である。図１に示す画像処理用演算回路１は、集積回路２と、ルックアップテーブルを記憶したメモリ３とを備え、集積回路２は、前処理演算回路２１、後処理演算回路２２、及びメモリ３へのアクセスを行うＬＵＴＩ／Ｆ（Ｌｏｏｋ　Ｕｐ　Ｔａｂｌｅ　Ｉｎｔｅｒ　Ｆａｃｅ）２３ａを備える。
【００２２】
また、前処理演算回路２１及び後処理演算回路２２には、外部からクロック信号ＣＬＫが入力され、ＬＵＴＩ／Ｆ２３ａには、クロック信号ＣＬＫの４倍の周波数を持ったクロック信号ＣＬＫ２が入力される。
【００２３】
また、前処理演算回路２１にはＡ／Ｄ変換器５が接続され、Ａ／Ｄ変換器５にはカメラ４が接続されている。カメラ４は、例えばカラーＴＶカメラ等の撮像装置で、対象物を撮影して得られたカラー画像を表わす画像信号をＡ／Ｄ変換器５へ出力し、Ａ／Ｄ変換器５は、カメラ４から出力された画像信号をＡ／Ｄ変換して得られた８ビットフルカラーのＲＧＢ表色系で表わされた画像データＲＩＮ，ＧＩＮ，ＢＩＮを前処理演算回路２１へ出力する。この場合、ＲＩＮ，ＧＩＮ，ＢＩＮをあわせて２４ビット長の画像データが前処理演算回路２１によって取り込まれる。
【００２４】
前処理演算回路２１は、Ａ／Ｄ変換器５から出力された２４ビット長の画像データＲＩＮ，ＧＩＮ，ＢＩＮに対して、ホワイトバランス処理やゲインオフセット調整等の処理を行うと共に、色差演算の精度を確保するために不要なビット数を削減してＲＧＢ表色系で色が表わされた２０ビットの画像データＲｉ，Ｇｉ，Ｂｉを生成する。また、前処理演算回路２１は、その画像データＲｉ，Ｇｉ，Ｂｉを２０ビットのテーブルアドレスＡＤＤＲとして、クロック信号ＣＬＫと同期してＬＵＴＩ／Ｆ２３ａへ出力する。
【００２５】
なお、画像データＲＩＮ，ＧＩＮ，ＢＩＮは、ＲＧＢ表色系で表わされた画像データであればよく、例えばスキャナ等の画像入力装置から得られたものであってもよく、あるいはコンピュータ等を用いて生成された画像データであってもよい。また、前処理演算回路２１は、ホワイトバランス処理、ゲインオフセット調整、及び不要なビット数の削減を行うものに限られず、他の画像処理を行うもの、あるいは前処理演算回路２１に入力された画像データＲＩＮ，ＧＩＮ，ＢＩＮを、そのまま２０ビットのテーブルアドレスとして、クロック信号ＣＬＫと同期してＬＵＴＩ／Ｆ２３ａへ出力するものであってもよい。
【００２６】
メモリ３は、２２ビット幅のアドレスバスと１６ビット幅のデータバスとを備えたＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｌｙ）等の記憶素子から構成され、前記表色系の変換を行うためのルックアップテーブルを構成するデータを記憶している。
【００２７】
図２は、メモリ３に記憶されているルックアップテーブルの内容を説明するための図である。ルックアップテーブルは、図２（ａ）に示すように、画像データＲｉ，Ｇｉ，Ｂｉに対応するテーブルアドレスとＬ＊ａ＊ｂ＊表色系の画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉとが対応付けされて構成されている。ルックアップテーブルの画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉは、画像データＲｉ，Ｇｉ，Ｂｉから下記の式（１）、式（２）および式（３）を用いてあらかじめ計算されて６４ビット長のテーブルにされている。
【００２８】
【数１】
2004088433.tif 000003
【００２９】
【数２】
2004088433.tif 000004
【００３０】
【数３】
2004088433.tif 000005
【００３１】
すなわち、Ｒｉ，Ｇｉ，Ｂｉが式（１）に代入されてＸＹＺ表色系の画像データＸｉ，Ｙｉ，Ｚｉが算出され、Ｘｉ，Ｙｉ，Ｚｉが式（２）に代入されてＬ＊ａ＊ｂ＊表色系の画像データＬｉ，ａｉ，ｂｉが算出され、さらにａｉ，ｂｉが式（３）に代入されてＳｉ，Ｈｉが算出される。ここで、Ｌｉは明度を表わし、Ｓｉは彩度を表わし、Ｈｉは色相を表わしている。
【００３２】
図２（ｂ）は、画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉが上記ルックアップテーブルとしてメモリ３に記憶されている状態を示す図である。メモリ３は、データ幅が１６ビットのメモリであるため、メモリ３には、６４ビット長の画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉが４つのアドレスに分割されて記憶されている。すなわち、テーブルアドレス０に対応する画像データＬ０，ａ０，ｂ０，Ｓ０，Ｈ０は、メモリ３のメモリアドレス０，１，２，３に分割して記憶され、テーブルアドレス１に対応する画像データＬ１，ａ１，ｂ１，Ｓ１，Ｈ１は、メモリ３のメモリアドレス４，５，６，７に分割して記憶されている。
【００３３】
これにより、メモリ３は、画像データＲｉ，Ｇｉ，Ｂｉを４倍して得られたアドレスを先頭とする連続した４アドレスに、その画像データＲｉ，Ｇｉ，Ｂｉに対応する画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉを記憶するようにされている。
【００３４】
ＬＵＴＩ／Ｆ２３ａは、例えば２ビットのカウンタを備えると共に、前処理演算回路２１から出力された２０ビットの画像データＲｉ，Ｇｉ，Ｂｉの下位に前記カウンタの出力を付加して２２ビットのメモリアドレスＡＤＤＲ２として生成する。具体的には、ＬＵＴＩ／Ｆ２３ａは、クロック信号ＣＬＫ２と同期して、メモリアドレスＡＤＤＲ２をメモリ３へ出力すると共に前記２ビットのカウンタを１つ加算させて、新たにメモリアドレスＡＤＤＲ２を生成する。これにより、画像データＲｉ，Ｇｉ，Ｂｉを４倍して得られたアドレスを先頭とするメモリ３の連続した４アドレスへのアクセスを行い、その画像データＲｉ，Ｇｉ，Ｂｉに対応する画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉを取得する。
【００３５】
また、ＬＵＴＩ／Ｆ２３ａは、メモリ３から取得した画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉを６４ビット幅のテーブルデータＤＡＴＡとして後処理演算回路２２へ出力する。
【００３６】
後処理演算回路２２は、ＬＵＴＩ／Ｆ２３ａから出力されたテーブルデータＤＡＴＡ、すなわち画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉをクロック信号ＣＬＫと同期して取得する。また、取得した画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉから色差Ｅを算出する。この場合、後処理演算回路２２は、例えば下記の式（４）を用いて色差Ｅを算出する。
【００３７】
【数４】
2004088433.tif 000006
【００３８】
式（４）において、Ｌｍ，ａｍ，ｂｍは、基準色を表わすデータであり、あらかじめ後処理演算回路２２に設定されている。そして、後処理演算回路２２は、ＬＵＴＩ／Ｆ２３ａから取得した画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉから、Ｌｉ，ａｉ，ｂｉを式（４）に代入して色差Ｅを算出する。
【００３９】
また、後処理演算回路２２は、前記算出した色差Ｅを表わす色差データを、例えば後処理演算回路２２に接続された図示しないコンピュータ等へ出力する。これにより、当該コンピュータ等で画像処理装置から得られた色差データを用いた色抽出処理や、生産ラインでの検査処理等を行うことが可能にされる。
【００４０】
なお、後処理演算回路２２は、Ｌｍ，ａｍ，ｂｍの設定手段を備え、例えば後処理演算回路２２に接続された図示しないコンピュータ等からＬｍ，ａｍ，ｂｍを変更可能な構成としてもよい。また、後処理演算回路２２は、基準色をＲＧＢ表色系で表わした画像データＲｍ，Ｇｍ，Ｂｍの設定手段を備え、設定された画像データＲｍ，Ｇｍ，Ｂｍから式（１）、式（２）を用いてＬｍ，ａｍ，ｂｍを算出してもよい。
【００４１】
次に、上記のように構成された画像処理装置の動作について説明する。まず、カメラ４により、対象物を撮影して得られたカラー画像を表わす画像信号がＡ／Ｄ変換器５へ出力される。次に、Ａ／Ｄ変換器５により、当該画像信号がＡ／Ｄ変換されて２４ビットの画像データＲＩＮ，ＧＩＮ，ＢＩＮとして前処理演算回路２１へ出力される。
【００４２】
次に、前処理演算回路２１により、画像データＲＩＮ，ＧＩＮ，ＢＩＮに対してホワイトバランス処理やゲインオフセット調整等の処理が行われると共に、不要なビット数が削減された２０ビットの画像データＲｉ，Ｇｉ，Ｂｉが生成される。
【００４３】
図３は、画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換処理を説明するためのタイミングチャートである。まず、クロック信号ＣＬＫの立ち上がりエッジＴ１に同期して、テーブルアドレスＡＤＤＲには、前処理演算回路２１からＬＵＴＩ／Ｆ２３ａへ、画像データＲｉ，Ｇｉ，Ｂｉが２０ビットのテーブルアドレスＡＤＤ１として出力される。
【００４４】
次に、メモリアドレスＡＤＤＲ２として、ＬＵＴＩ／Ｆ２３ａからメモリ３へ、クロック信号ＣＬＫ２の立ち上がりエッジＴ１１，Ｔ１２，Ｔ１３，Ｔ１４に同期して、テーブルアドレスＡＤＤ１を４倍したメモリアドレスＡ１０、メモリアドレスＡ１０に１加算されたメモリアドレスＡ１１、メモリアドレスＡ１１に１加算されたメモリアドレスＡ１２、メモリアドレスＡ１２に１加算されたメモリアドレスＡ１３がそれぞれ２２ビット幅で出力される。
【００４５】
次に、１６ビット幅のメモリデータＤＡＴＡ２として、メモリ３からＬＵＴＩ／Ｆ２３ａへ、クロック信号ＣＬＫ２の立ち上がりエッジＴ１２，Ｔ１３，Ｔ１４，Ｔ１５に同期して、メモリアドレスＡ１０に対応するメモリデータＤ１０、メモリアドレスＡ１１に対応するメモリデータＤ１１、メモリアドレスＡ１２に対応するメモリデータＤ１２、メモリアドレスＡ１３に対応するメモリデータＤ１３がそれぞれ出力される。
【００４６】
次に、ＬＵＴＩ／Ｆ２３ａにより、メモリデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３が連結されて６４ビットのテーブルデータＤＴ１にされると共に保持される。そして、クロック信号ＣＬＫの立ち上がりエッジＴ３と同期して、ＬＵＴＩ／Ｆ２３ａから後処理演算回路２２へ、６４ビット幅のテーブルデータＤＡＴＡとしてテーブルデータＤＴ１が出力される。これにより、１６ビットのデータバス幅を備えたメモリ３への４回のアクセスによって、６４ビット幅のテーブルデータＤＡＴＡ、すなわち画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉを得ることが可能となる。
【００４７】
一方、クロック信号ＣＬＫの立ち上がりエッジＴ２に同期して、テーブルアドレスＡＤＤＲには、前処理演算回路２１からＬＵＴＩ／Ｆ２３ａへ、新たな画像データＲｉ，Ｇｉ，Ｂｉが２０ビットのテーブルアドレスＡＤＤ２として出力される。そして、ＬＵＴＩ／Ｆ２３ａにより、上記クロック信号ＣＬＫ２の立ち上がりエッジＴ１１，Ｔ１２，Ｔ１３，Ｔ１４での処理と同様にして、クロック信号ＣＬＫ２の立ち上がりエッジＴ１５，Ｔ１６，Ｔ１７，Ｔ１８に同期して、テーブルアドレスＡＤＤ２を４倍して得られたアドレスを先頭とする連続した４つのメモリアドレスＡ２０，Ａ２１，Ａ２２，Ａ２３が、メモリ３へ出力される。
【００４８】
また、メモリ３により、上記クロック信号ＣＬＫ２の立ち上がりエッジＴ１２，Ｔ１３，Ｔ１４，Ｔ１５での処理と同様にして、クロック信号ＣＬＫ２の立ち上がりエッジＴ１６，Ｔ１７，Ｔ１８，Ｔ１９に同期して、メモリアドレスＡ２０，Ａ２１，Ａ２２，Ａ２３に対応するメモリデータＤ２０，２１，２２，２３が、ＬＵＴＩ／Ｆ２３ａへ出力される。
【００４９】
次に、クロック信号ＣＬＫの立ち上がりエッジＴ４と同期して、ＬＵＴＩ／Ｆ２３ａから後処理演算回路２２へ、メモリデータＤ２０，２１，２２，２３を連結して得られたテーブルデータＤＴ２、すなわち新たな画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉが出力される。これにより、クロック信号ＣＬＫの立ち上がり毎に、新たな画像データの変換処理が可能となる。
【００５０】
次に、後処理演算回路２２により、ＬＵＴＩ／Ｆ２３ａから出力されたテーブルデータＤＡＴＡ、すなわち画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉから色差Ｅが算出され、色差Ｅを表わす色差データが後処理演算回路２２から図示しないコンピュータ等へ出力される。
【００５１】
これにより、メモリ３に記憶されたルックアップテーブルを用いて画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換が行われるので、ルックアップテーブルにより変換処理が高速化できる。また、ＬＵＴＩ／Ｆ２３ａは、２２ビット幅のアドレスバスを用いてメモリアドレスＡＤＤＲをメモリ３へ出力し、１６ビット幅のデータバスを用いてメモリ３から６４ビット長の画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉを取得できるので、集積回路２は、２２ビット＋１６ビット分、すなわち３８本の信号端子を用いて画像データの変換を行うことが可能となり、集積回路２の信号端子数を少なくすることができる。
【００５２】
（第２実施形態）
図４は、本発明の第２の実施形態に係る画像処理装置の構成を示すブロック図である。図４に示す画像処理装置と図１に示す画像処理装置とでは、下記の点で異なる。すなわち、図４に示す画像処理装置は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）６を備える。また、図４に示す画像処理用演算回路１において、メモリ３ａとしてＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が用いられる。また、図４に示す画像処理用演算回路１において、ＬＵＴＩ／Ｆ２３ｂは、メモリ３ａのリフレッシュ処理を行うリフレッシュ回路２４と、ＣＰＵ６からメモリ３ａへのアクセスを可能にするＣＰＵインターフェイス回路２５とを備える。
【００５３】
その他の構成は図１に示す画像処理装置とほぼ同様であるので、以下本実施形態の特徴的な点について説明する。
【００５４】
メモリ３ａは、汎用のＳＤＲＡＭを用いて構成され、外部から入力されたクロック信号ＣＬＫ２の立ち上がりエッジのタイミングに同期してアドレス、データ、コマンド等が取り込まれ、あるいはデータが出力される。また、１ワードを１６ビットで構成し、１回のアドレス指定で４ワードの連続したアドレスのデータを転送できるバースト転送モードを有する。
【００５５】
なお、メモリ３ａとして、バースト転送モードを備えたＰＢＳＲＡＭ（Ｐｉｐｅｌｉｎｅｄ　Ｂｕｒｓｔ　Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いてもよい。また、メモリ３ａとして、バースト転送モードを備えないＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等のデータを書き換え可能なメモリを用いてもよい。
【００５６】
リフレッシュ回路２４は、例えばクロック信号ＣＬＫ２をカウントするカウンタで構成されたタイマを備え、所定の時間間隔でメモリ３ａに対してリフレッシュコマンドを出力することにより、メモリ３ａのリフレッシュ処理を行う。これにより、コストの安いＤＲＡＭ及びＤＲＡＭの一種であるＳＤＲＡＭを、メモリ３ａとして用いることが可能にされている。なお、メモリ３ａとしてＳＲＡＭを用いた場合は、リフレッシュ回路２４を備えない構成としてもよい。
【００５７】
ＣＰＵインターフェイス回路２５は、例えばマルチプレクサ等から構成され、メモリ３ａにより入出力されるメモリアドレスＡＤＤＲ２及びメモリデータＤＡＴＡ２等をＣＰＵ６との間で入出力可能に切り替えて、ＣＰＵ６からメモリ３ａへのアクセスを可能にしている。
【００５８】
ＣＰＵ６は、例えば式（１）、式（２）、式（３）に示す計算を行って、前記表色系の変換を行うためのルックアップテーブルを生成するルックアップテーブル生成プログラムを備え、ルックアップテーブル生成プログラムを実行することによりルックアップテーブルを構成するデータを生成し、メモリ３ａに記憶させる。これにより、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ及びＳＤＲＡＭ等、揮発性のＲＡＭをメモリ３ａとして用いることが可能にされている。なお、集積回路２は、ＣＰＵ６を含んで構成されたものであってもよい。
【００５９】
また、ＣＰＵ６は、メモリ３ａに記憶されたルックアップテーブルの内容を書き換える。これにより、ルックアップテーブルの内容を容易に変更することが可能となり、例えば画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換特性を容易に変更することが可能となる。
【００６０】
次に、上記のように構成された画像処理装置の動作について説明する。図４に示す画像処理装置と図１に示す画像処理装置とでは、下記の点で動作が異なる。すなわち、図４に示す画像処理装置では、まず最初にＣＰＵ６により、ルックアップテーブル生成プログラムが実行されると共に、生成されたデータがルックアップテーブルとしてＣＰＵインターフェイス回路２５を介してメモリ３ａへ記憶される。
【００６１】
また、メモリ３ａとしてＳＤＲＡＭが用いられているため、ルックアップテーブルを用いた画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換処理のタイミングが図１に示す画像処理装置の場合と異なる。
【００６２】
図５は、画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換処理を説明するためのタイミングチャートである。まず、クロック信号ＣＬＫの立ち上がりエッジＴ２１に同期して、テーブルアドレスＡＤＤＲには、前処理演算回路２１からＬＵＴＩ／Ｆ２３ｂへ、画像データＲｉ，Ｇｉ，Ｂｉが２０ビットのテーブルアドレスＡＤＤ１として出力される。
【００６３】
次に、ＬＵＴＩ／Ｆ２３ｂにより、テーブルアドレスＡＤＤ１を４倍したメモリアドレスＡ１０（図示せず）が生成される。そして、ＬＵＴＩ／Ｆ２３ｂからメモリ３ａへ、クロック信号ＣＬＫ２の立ち上がりエッジＴ３１に同期して、メモリ３ａを活性化させるためのアクティブコマンドＡＣＴＩＶＥとメモリアドレスＡ１０とが出力される。
【００６４】
次に、ＬＵＴＩ／Ｆ２３ｂにより、クロック信号ＣＬＫ２の立ち上がりエッジＴ３１から２つ目の立ち上がりエッジＴ３２に同期して、メモリ３ａを読み出しモードで動作させるさせるためのリードコマンドＲＥＡＤが出力される。なお、メモリアドレスＡ１０は、ＬＵＴＩ／Ｆ２３ｂからロウアドレスとカラムアドレスとに分割されて出力され、例えばアクティブコマンドＡＣＴＩＶＥと共にロウアドレスが出力され、リードコマンドＲＥＡＤと共にカラムアドレスが出力される。
【００６５】
次に、メモリ３ａから、例えばクロック信号ＣＬＫ２の立ち上がりエッジＴ３２から２つ目の立ち上がりエッジＴ３３、およびＴ３３から連続する立ち上がりエッジＴ３４、Ｔ３５、Ｔ３６に同期して、メモリアドレスＡ１０を先頭とする連続した４つのメモリアドレスに記憶されているメモリデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３が、それぞれ１６ビット幅のメモリデータＤＡＴＡ２として、ＬＵＴＩ／Ｆ２３ｂへ出力される。
【００６６】
次に、ＬＵＴＩ／Ｆ２３ｂにより、メモリデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３が連結されて６４ビットのテーブルデータＤＴ１にされると共に保持される。そして、クロック信号ＣＬＫの立ち上がりエッジＴ２４と同期して、ＬＵＴＩ／Ｆ２３ｂから後処理演算回路２２へ、６４ビット幅のテーブルデータＤＡＴＡとしてテーブルデータＤＴ１が出力される。これにより、１６ビットのデータバス幅を備えたメモリ３ａへの４回のアクセスによって、画像データＲｉ，Ｇｉ，Ｂｉから６４ビットの画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換が可能になる。
【００６７】
一方、クロック信号ＣＬＫの立ち上がりエッジＴ２２に同期して、テーブルアドレスＡＤＤＲには、前処理演算回路２１からＬＵＴＩ／Ｆ２３ｂへ、新たな画像データＲｉ，Ｇｉ，Ｂｉが２０ビットのテーブルアドレスＡＤＤ２として出力される。しかし、このタイミングではメモリ３ａがバーストリードサイクルになっているため、メモリ３ａは新たなメモリアクセスを受付けることができないので、ＬＵＴＩ／Ｆ２３ｂはテーブルアドレスＡＤＤ２に対応するメモリ３ａへのアクセスを実行しない。
【００６８】
次に、クロック信号ＣＬＫの立ち上がりエッジＴ２３に同期して、テーブルアドレスＡＤＤＲには、前処理演算回路２１からＬＵＴＩ／Ｆ２３ｂへ、新たな画像データＲｉ，Ｇｉ，Ｂｉが２０ビットのテーブルアドレスＡＤＤ３として出力される。そして、ＬＵＴＩ／Ｆ２３ｂにより、上記クロック信号ＣＬＫ２の立ち上がりエッジＴ３１〜Ｔ３６での処理と同様にして、クロック信号ＣＬＫ２の立ち上がりエッジＴ３７〜Ｔ４２に同期して、テーブルアドレスＡＤＤ３に対応するテーブルデータＤＴ３が取得される。
【００６９】
次に、クロック信号ＣＬＫの立ち上がりエッジＴ２５と同期して、ＬＵＴＩ／Ｆ２３ｂから後処理演算回路２２へ、テーブルデータＤＴ３、すなわち新たな画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉが出力される。
【００７０】
（第３実施形態）
図６は、本発明の第３の実施形態に係る画像処理装置の構成を示すブロック図である。図６に示す画像処理用演算回路１と図４に示す画像処理用演算回路１とでは、下記の点で異なる。すなわち、図６に示す画像処理用演算回路１では、メモリ３ｂとして、それぞれ独立してアクセス可能にされたバンクＢＡ０とバンクＢＡ１とを備えたＳＤＲＡＭが用いられる。また、バンクＢＡ０とバンクＢＡ１とには、それぞれ同一のデータがルックアップテーブルとして記憶される。また、ＬＵＴＩ／Ｆ２３ｃは、画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換を行うときに、メモリ３ｂが備えるバンクを切り替えて交互にアクセスするように構成されている。
【００７１】
その他の構成は第２の実施形態に係る画像処理装置とほぼ同様であるので、説明を省略する。
【００７２】
次に、図６に示す画像処理用演算回路１の動作について説明する。図６に示す画像処理用演算回路１と図４に示す画像処理用演算回路１とでは、ルックアップテーブルを用いた画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換処理のタイミングが異なる。
【００７３】
図７は、画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換処理を説明するためのタイミングチャートである。まず、クロック信号ＣＬＫの立ち上がりエッジＴ４１に同期して、テーブルアドレスＡＤＤＲには、前処理演算回路２１からＬＵＴＩ／Ｆ２３ｃへ、画像データＲｉ，Ｇｉ，Ｂｉが２０ビットのテーブルアドレスＡＤＤ１として出力される。
【００７４】
次に、ＬＵＴＩ／Ｆ２３ｃにより、メモリ３ｂのバンク番号を指定するバンクアドレスＢＡとして、”０”がメモリ３ｂへ出力される。
【００７５】
次に、ＬＵＴＩ／Ｆ２３ｃにより、テーブルアドレスＡＤＤ１を４倍したメモリアドレスＡ１０が生成される。そして、ＬＵＴＩ／Ｆ２３ｃからメモリ３ｂへ、クロック信号ＣＬＫ２の立ち上がりエッジＴ５１に同期して、メモリ３ｂを活性化させるためのアクティブコマンドＡＣＴＩＶＥとメモリアドレスＡ１０とが出力される。
【００７６】
次に、ＬＵＴＩ／Ｆ２３ｃにより、クロック信号ＣＬＫ２の立ち上がりエッジＴ５１から２つ目の立ち上がりエッジＴ５２に同期して、メモリ３ｂを読み出しモードで動作させるさせるためのリードコマンドＲＥＡＤが出力される。なお、メモリアドレスＡ１０は、ＬＵＴＩ／Ｆ２３ｃからロウアドレスとカラムアドレスとに分割されて出力され、例えばアクティブコマンドＡＣＴＩＶＥと共にロウアドレスが出力され、リードコマンドＲＥＡＤと共にカラムアドレスが出力される。
【００７７】
次に、メモリ３ｂのバンクＢＡ０から、例えばクロック信号ＣＬＫ２の立ち上がりエッジＴ５２から２つ目の立ち上がりエッジＴ５３、およびＴ５３から連続する立ち上がりエッジＴ５４、Ｔ５５、Ｔ５６に同期して、メモリアドレスＡ１０を先頭とする連続した４つのメモリアドレスに記憶されているメモリデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３が、それぞれ１６ビット幅のメモリデータＤＡＴＡ２として、ＬＵＴＩ／Ｆ２３ｃへ出力される。
【００７８】
次に、ＬＵＴＩ／Ｆ２３ｃにより、メモリデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３が連結されて６４ビットのテーブルデータＤＴ１にされると共に保持される。そして、クロック信号ＣＬＫの立ち上がりエッジＴ４４と同期して、ＬＵＴＩ／Ｆ２３ｃから後処理演算回路２２へ、６４ビット幅のテーブルデータＤＡＴＡとしてテーブルデータＤＴ１、すなわち画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉが出力される。
【００７９】
一方、クロック信号ＣＬＫの立ち上がりエッジＴ４２に同期して、テーブルアドレスＡＤＤＲには、前処理演算回路２１からＬＵＴＩ／Ｆ２３ｃへ、新たな画像データＲｉ，Ｇｉ，Ｂｉが２０ビットのテーブルアドレスＡＤＤ２として出力される。
【００８０】
次に、ＬＵＴＩ／Ｆ２３ｃにより、メモリ３ｂのバンク番号を指定するバンクアドレスＢＡとして、”１”がメモリ３ｂへ出力される。そして、ＬＵＴＩ／Ｆ２３ｃにより、上記クロック信号ＣＬＫ２の立ち上がりエッジＴ５１〜Ｔ５６での処理と同様にして、クロック信号ＣＬＫ２の立ち上がりエッジＴ５３〜Ｔ６０に同期して、テーブルアドレスＡＤＤ２に対応するテーブルデータＤＴ２が、メモリ３ｂのバンクＢＡ１から取得される。
【００８１】
この場合、メモリ３ｂの各バンクは、独立してアクセス可能にされているので、メモリ３ｂのバンクＢＡ０がバーストリードサイクルになっているクロック信号ＣＬＫの立ち上がりエッジＴ４２のタイミングであっても、ＬＵＴＩ／Ｆ２３ｃはメモリ３ｂのバンクＢＡ１にアクセスすることができる。また、メモリ３ｂの各バンクには、同一のデータがルックアップテーブルとして記憶されているため、いずれのバンクに記憶されているルックアップテーブルを用いても、画像データＲｉ，Ｇｉ，Ｂｉから画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉへの変換を行うことができる。
【００８２】
次に、クロック信号ＣＬＫの立ち上がりエッジＴ４５と同期して、ＬＵＴＩ／Ｆ２３ｃから後処理演算回路２２へ、テーブルデータＤＴ２、すなわち新たな画像データＬｉ，ａｉ，ｂｉ，Ｓｉ，Ｈｉが出力される。この場合、新たな画像データの変換処理を行うときに、メモリ３ｂのバンクＢＡ０へのバーストリードサイクルが終了するまで待つことなくメモリ３ｂのバンクＢＡ１へのメモリアクセスが行われるので、画像データの変換処理がより高速に実行可能になる。
【００８３】
（画像処理用演算回路の設計方法）
次に、図４及び図６に示す画像処理用演算回路１を設計する方法の一例について説明する。図４及び図６に示す画像処理用演算回路１を設計する場合に、画像処理用演算回路１の回路を回路設計用のＣＡＤ（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）で設計し、ＣＡＤで設計した画像処理用演算回路１の動作をコンピュータでシミュレーションすることにより、回路の動作を確認することが行われる。
【００８４】
画像処理用演算回路１の動作をシミュレーションするときは、まず、画像処理用演算回路１の回路情報を、コンピュータが実行可能なシミュレーション用の回路モデルで表現し、この回路モデルをコンピュータが実行することにより、画像処理用演算回路１の動作シミュレーションが実行される。
【００８５】
図８は、メモリ３ａ，３ｂをシミュレーション用の回路モデルで表わしたメモリモデルの一例を示すフローチャートである。コンピュータにより実行される図４及び図６に示す画像処理用演算回路１の動作シミュレーションにおいて、メモリ３ａ，３ｂへのアクセスが発生した場合、図８に示すメモリ３ａ，３ｂのメモリモデルを表わしたフローチャートの処理がコンピュータにより実行される。
【００８６】
すなわち、コンピュータにより、メモリ３ａ，３ｂへの書込みアクセスが検出された場合（ステップＳ１でＹＥＳ）、書込み動作、すなわちメモリ３ａ，３ｂに書込まれたデータが記憶され（ステップＳ２）、一方、書込みアクセスが検出されることなく（ステップＳ１でＮＯ）読み出しアクセスが検出された場合（ステップＳ３でＹＥＳ）には、読み出し動作、すなわちメモリ３ａ，３ｂに記憶されているデータとしてコンピュータに記憶されたデータが出力される（ステップＳ４）。これにより、メモリ３ａ，３ｂの動作がコンピュータによって忠実にシュミレーションされる。
【００８７】
しかし、図８に示すメモリモデルを用いて図４及び図６に示す画像処理用演算回路１の動作シミュレーションを実行する場合には、画像データの変換処理に係る動作をシミュレーションする前に、メモリ３ａ，３ｂへルックアップテーブルを記憶させる書込み動作のシミュレーションを実行する必要がある。この書込み動作のシミュレーションは、例えばメモリアドレスＡＤＤＲ２が２０ビットの場合には、メモリ３ａ，３ｂのアドレス空間は１Ｍワードとなるため、１００万番地以上のアドレスへの書き込み動作をシミュレーションで実行することとなるので、シュミレーションの実行に時間がかかり、設計の効率が低下する。
【００８８】
一方、図９は、本発明の一実施形態に係る画像処理用演算回路の設計方法において用いられるメモリ３ａ，３ｂのメモリモデルの一例を示すフローチャートである。本実施形態に係る画像処理用演算回路１を設計する方法では、コンピュータにより実行される図４及び図６に示す画像処理用演算回路１の動作シミュレーションにおいて、メモリ３ａ，３ｂへのアクセスが発生した場合、図９に示すメモリ３ａ，３ｂのメモリモデルを表わしたフローチャートの処理がコンピュータにより実行される。
【００８９】
すなわち、コンピュータにより、メモリ３ａ，３ｂへの書込みアクセスが検出された場合（ステップＳ１１でＹＥＳ）、メモリ３ａ，３ｂへの書込みアクセスがなかったものとして処理される（ステップＳ１２）。
【００９０】
一方、コンピュータにより、書込みアクセスが検出されることなく（ステップＳ１１でＮＯ）読み出しアクセスが検出された場合（ステップＳ１３でＹＥＳ）には、入力されたメモリアドレスから式（１）、式（２）および式（３）を用いてルックアップテーブルのデータが計算されると共に出力される（ステップＳ１４）。
【００９１】
これにより、メモリ３ａ，３ｂへルックアップテーブルを記憶させる書込み動作のシミュレーションを実行することなく、画像データの変換処理に係る動作をシミュレーションすることができ、図４及び図６に示す画像処理用演算回路１の動作シミュレーションを効率よく実行することが可能になる。
【００９２】
なお、図９に示すメモリ３ａ，３ｂのメモリモデルと、図８に示すメモリ３ａ，３ｂのメモリモデルとを使い分けて、例えば画像データの変換処理に係る動作をシミュレーションする場合には図９に示すメモリ３ａ，３ｂのメモリモデルを用い、メモリ３ａ，３ｂへのルックアップテーブルの書込み動作をシミュレーションする場合には図８に示すメモリ３ａ，３ｂのメモリモデルを用いることとしてもよい。
【００９３】
また、図９に示すメモリ３ａ，３ｂのメモリモデルにおいて、入力されたメモリアドレスから式（１）、式（２）および式（３）を用いてルックアップテーブルのデータを計算する処理は、回路設計用のＣＡＤが備えるＣ言語インターフェース機能を用いてＣ言語で記述されたものであってもよい。
【００９４】
【発明の効果】
請求項１に記載の発明によれば、前記ルックアップテーブルは、前記所定の画像データのビット数よりもデータバス幅が小さいメモリに記憶されるので、メモリに記憶されたルックアップテーブルを用いて前記ＲＧＢ画像情報から前記所定の画像データへの変換が高速化できると共に、ルックアップテーブルからの出力データのビット幅が多い場合でも、メモリにアクセスするための信号端子数をより少なくすることができる。
【００９５】
請求項２に記載の発明によれば、１回の前記変換を行うための前記ルックアップテーブルを、前記メモリの複数のアドレスに分割して記憶させることができる。
【００９６】
請求項３に記載の発明によれば、前記ＲＡＭへ前記ルックアップテーブルを記憶させることができるので、ルックアップテーブルを容易に変更することができる。
【００９７】
請求項４に記載の発明によれば、前記ＲＡＭとしてＤＲＡＭを用いることができるので、ルックアップテーブルを低コストで構成することができる。
【００９８】
請求項５に記載の発明によれば、前記ルックアップテーブルが記憶された前記ＳＤＲＡＭの複数のバンクが交互にアクセスされることにより前記複数回の変換に対応した前記所定の画像データが取得されるので、ＳＤＲＡＭの一方のバンクのリードサイクルが終了するまで待つことなく他方のバンクへのアクセスが実行可能となり、画像データの変換をより高速に実行できる。
【００９９】
請求項６に記載の画像処理用演算回路の設計方法によれば、前記ＲＡＭのシミュレーションモデルにあらかじめ前記ルックアップテーブルのデータを記憶させる処理を行う必要がなく、前記シミュレーションを効率よく実行することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る画像処理装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係るルックアップテーブルの構成を説明するための図である。
【図３】本発明の第１の実施形態に係る画像処理用演算回路１の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態に係る画像処理装置の構成を示すブロック図である。
【図５】本発明の第２の実施形態に係る画像処理用演算回路１の動作を説明するためのタイミングチャートである。
【図６】本発明の第３の実施形態に係る画像処理装置の構成を示すブロック図である。
【図７】本発明の第３の実施形態に係る画像処理用演算回路１の動作を説明するためのタイミングチャートである。
【図８】本発明の一実施形態に係るメモリ３ａ，３ｂのメモリモデルの一例を示すフローチャートである。
【図９】本発明の一実施形態に係るメモリ３ａ，３ｂのメモリモデルの一例を示すフローチャートである。
【図１０】画像処理装置の構成の一例を示すブロック図である。
【図１１】図１０に示す画像処理用演算回路１の動作を説明するためのタイミングチャートである。
【符号の説明】
１　　　　　　画像処理用演算回路
２　　　　　　集積回路
３，３ａ，３ｂ　　メモリ
４　　　　　　カメラ
５　　　　　　Ａ／Ｄ変換器
６　　　　　　ＣＰＵ
２１　　　　前処理演算回路（画像情報入力手段）
２２　　　　後処理演算回路（演算手段）
２３ａ，２３ｂ，２３ｃ　　ＬＵＴＩ／Ｆ（アクセス手段、バンクアクセス手段）
２４　　　　リフレッシュ回路（リフレッシュ手段）
２５　　　　インターフェイス回路（インターフェイス手段）
ＢＡ０，ＢＡ１　　バンク
【図１】
2004088433.tif 000007
【図２】
2004088433.tif 000008
【図３】
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【図４】
2004088433.tif 000010
【図５】
2004088433.tif 000011
【図６】
2004088433.tif 000012
【図７】
2004088433.tif 000013
【図８】
2004088433.tif 000014
【図９】
2004088433.tif 000015
【図１０】
2004088433.tif 000016
【図１１】
2004088433.tif 000017