(57)【要約】【課題】不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置は複数のメモリセルアレイブロック３１を含むと共に、ｋ本（ｋは自然数）のデータ入出力線４１に接続されたアレイ領域３０を含む。メモリセルアレイブロック３１に共通にｋ＋ｍ本（ｍは自然数）の共通内部データ線４３が配設される。メモリセルアレイブロック３１毎にｋ＋ｍ＋ｎ本（ｎは自然数）の個別内部データ線４５が配設される。第１の不良情報信号に従って、ｋ＋ｍ＋ｎ本の個別内部データ線４５のうちのｋ＋ｍ本をｋ＋ｍ本の共通内部データ線４３に夫々接続するため、個別線接続回路３２が配設される。第２の不良情報信号に従って、ｋ＋ｍ本の共通内部データ線４３うちのｋ本をｋ本のデータ入出力線４１に夫々接続するため、共通線接続回路３４が配設される。【選択図】　　図１
2004118920.tif 000002
【特許請求の範囲】
【請求項１】
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、ｋ本（ｋは自然数）のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたｋ＋ｍ本（ｍは自然数）の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたｋ＋ｍ＋ｎ本（ｎは自然数）の個別内部データ線と、
第１の不良情報信号に従って、前記ｋ＋ｍ＋ｎ本の個別内部データ線のうちのｋ＋ｍ本を、前記ｋ＋ｍ本の共通内部データ線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第２の不良情報信号に従って、前記ｋ＋ｍ本の共通内部データ線うちのｋ本を、前記ｋ本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記個別内部データ線は、前記共通内部データ線のｋ＋ｍ本の配線に対して配設された、ｋ＋ｍ＋ｎ組みの互いに相補関係を有する配線対を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、ｋ本（ｋは自然数）のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたｋ＋ｍ本（ｍは自然数）の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたｋ＋ｍ本の個別内部データ線と、
第１の不良情報信号に従って、前記ｋ＋ｍ本の個別内部データ線のうちのｋ〜ｋ＋ｍ本を、前記ｋ＋ｍ本の共通内部データ線のうちのｋ〜ｋ＋ｍ本に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第２の不良情報信号に従って、前記ｋ〜ｋ＋ｍ本の共通内部データ線うちのｋ本を、前記ｋ本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記個別内部データ線は、前記共通内部データ線のｋ＋ｍ本の配線に対して配設された、ｋ＋ｍ組みの互いに相補関係を有する配線対を具備することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
各メモリセルアレイブロックに接続された複数の相補ビット線対と、メモリセルのデータを読み出すために各相補ビット線対に接続されたセンスアンプとを更に具備し、前記共通内部データ線の配線対の各配線は、前記相補ビット線対の各配線に夫々接続されることを特徴とする請求項２または４に記載の半導体記憶装置。
【請求項６】
前記個別線接続回路は、前記共通内部データ線の夫々に対する前記個別内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項７】
前記共通線接続回路は、前記データ入出力線の夫々に対する前記共通内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項８】
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、ｋ本（ｋは自然数）のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたｋ＋ｍ本（ｍは自然数）の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたｋ＋ｎ本（ｎは自然数）の個別内部データ線と、
前記共通内部データ線と前記個別内部データ線との間で、前記複数のメモリセルアレイブロック毎に配設されたｋ本の中間接続線と、
第１の不良情報信号に従って、前記ｋ＋ｎ本の個別内部データ線のうちのｋ本を、前記ｋ本の中間接続線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第２の不良情報信号に従って、前記ｋ＋ｍ本の共通内部データ線うちのｋ本を、前記ｋ本のデータ入出力線に夫々接続する、データ線リダンダンシ用の第１の共通線接続回路と、
前記第２の不良情報信号に従って、前記ｋ本の共通内部データ線を、前記ｋ本の中間接続線に夫々接続する、データ線リダンダンシ用の第２の共通線接続回路と、
を具備することを特徴とする半導体記憶装置。
【請求項９】
前記共通内部データ線の両端に夫々接続された、前記共通内部データ線を検査するテスト信号を発生するテスト信号発生回路と、前記共通内部データ線の良否を判定するテスト判定回路とを更に具備し、前記テスト判定回路はテスト判定結果を保持すると共にこれに基づいて前記第２の不良情報信号を生成する回路部を含むことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記テスト信号発生回路及び前記テスト判定回路は、前記半導体記憶装置の起動時に動作するように設定されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記中間接続線は、前記第２の共通線接続回路及び前記個別線接続回路に共通の端子から実質的になることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１２】
前記個別内部データ線は、前記中間接続線のｋ本の配線に対して配設された、ｋ＋ｎ組みの互いに相補関係を有する配線対を具備することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１３】
各メモリセルアレイブロックに接続された複数の相補ビット線対と、メモリセルのデータを読み出すために各相補ビット線対に接続されたセンスアンプとを更に具備し、前記共通内部データ線の配線対の各配線は、前記相補ビット線対の各配線に夫々接続されることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記個別線接続回路は、前記共通内部データ線の夫々に対する前記個別内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１５】
前記第１の共通線接続回路は、前記データ入出力線の夫々に対する前記共通内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項８に記載の半導体記憶装置。
【請求項１６】
前記第２の共通線接続回路は、前記中間接続線の夫々に対する前記共通内部データ線の接続を、不良配線から隣接する正常配線に切替えるシフトスイッチを具備することを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、より具体的には、不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の高集積の半導体記憶装置においては、不良セルをリダンダンシセルで置き換えるリダンダンシ技術を使用することが普通となっている。特に、混載ＤＲＡＭにおいては、データ入出力線に対して動的にデータ線の接続を切替える技術が使用される（非特許文献１参照）。
【０００３】
図１３は、上記の文献に開示された混載ＤＲＡＭを概略的に示す図である。図１３に示すように、このＤＲＡＭのアレイ領域１０は、夫々に複数のメモリセルが配列された複数のメモリセルアレイブロック１１を含む。各メモリセルアレイブロック１１は、シフトスイッチブロック１２及び接続ブロック１３と組み合わされてブロックユニット１５を形成する。
【０００４】
アレイ領域１０には、ｋ本（ｋは自然数）のデータ入出力線（ＩＯ線）２１が接続される。アレイ領域１０内には、複数のメモリセルアレイブロック１１に共通に配設されたｋ本の共通内部データ線（ＲＷＤ線）２３が配設される。ＲＷＤ線２３はＩＯ線２１と一体的に形成される。
【０００５】
一方、複数のメモリセルアレイブロック１１の夫々には、ｋ＋２本の個別内部データ線（ＤＱ線）２５が配設される。このうち、ｋ本のＤＱ線２５が、シフトスイッチブロック１２及び接続ブロック１３を介してｋ本のＲＷＤ線２３に接続される。
【０００６】
メモリセルのデータを読み出す際、データは、ＤＱ線２５からシフトスイッチブロック１２及び接続ブロック１３を介してＲＷＤ線２３に伝送され、ＩＯ線２１に読み出される。
【０００７】
このようなデータ線の階層構造は、次のような理由から採用される。（１）混載ＤＲＡＭに要求される動作周波数が上昇するにつれ、小さなブロック内で動作させることが必要となっている。（２）多層配線が利用可能になり、階層構造を取りやすくなっている。（３）リダンダンシをブロックユニット毎に行うことができるので、同数のスペアアレイ部分により歩留まりをあげることができる。（救済効率向上）。
【０００８】
図１３図示のＤＲＡＭでは、動作時に多数あるブロックユニット１５のうちのどれかが選択される。ブロックユニット１５内のＤＱ線２５はリダンダンシ性を有し、ブロックユニット１５外のＲＷＤ線２３に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、接続ブロック１３及びシフトスイッチブロック１２により達成される。シフトスイッチブロック１２は、内部ＲＯＭに蓄えられた不良情報に基づいて、不良ＤＱ線２５を避けるように、ＲＷＤ線２３とＤＱ線２５とを接続する。
【０００９】
必要とされるＩＯ線２１はｋ本であり、ＲＷＤ線２３もｋ本配設される。ＤＱ線２５はＩＯ線２１及びＲＷＤ線２３に対して２本のリダンダンシＤＱ線を有するためにｋ＋２本配設される。
【００１０】
シフトスイッチブロック１２は、リダンダンシ機能を使用しない場合、全てのＲＷＤ線２３をメモリセルアレイブロック１１内の左側のＤＱ線２５に接続する（図１３の下側のブロックユニット１５参照）ように設定される。このため、メモリセルアレイブロック１１内で、符号１６で示すように右側の２つのＤＱ線に対応する部分がリダンダンシ用のスペア部分となる。
【００１１】
【非特許文献１】
Ｎａｍｅｋａｗａ　Ｔ．，　ｅｔ　ａｌ，　“Ｄｙｎａｍｉｃａｌｌｙ　ｓｈｉｆｔ−ｓｗｉｔｃｈｅｄ　ｄａｔａ　ｌｉｎｅ　ｒｅｄｕｎｄａｎｃｙ　ｓｕｉｔａｂｌｅ　ｆｏｒ　ＤＲＡＭ　ｍａｃｒｏ　ｗｉｔｈ　ｗｉｄｅ　ｄａｔａ　ｂｕｓ”，　１９９９　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ．　Ｄｉｇｅｓｔ　ｏｆ　Ｐａｐｅｒｓ，　Ｐ．Ｐ．　１４９−５２．
【００１２】
【発明が解決しようとする課題】
本発明は、不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の第１の視点は、半導体記憶装置であって、
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、ｋ本（ｋは自然数）のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたｋ＋ｍ本（ｍは自然数）の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたｋ＋ｍ＋ｎ本（ｎは自然数）の個別内部データ線と、
第１の不良情報信号に従って、前記ｋ＋ｍ＋ｎ本の個別内部データ線のうちのｋ＋ｍ本を、前記ｋ＋ｍ本の共通内部データ線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第２の不良情報信号に従って、前記ｋ＋ｍ本の共通内部データ線うちのｋ本を、前記ｋ本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする。
【００１４】
本発明の第２の視点は、半導体記憶装置であって、
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、ｋ本（ｋは自然数）のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたｋ＋ｍ本（ｍは自然数）の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたｋ＋ｍ本の個別内部データ線と、
第１の不良情報信号に従って、前記ｋ＋ｍ本の個別内部データ線のうちのｋ〜ｋ＋ｍ本を、前記ｋ＋ｍ本の共通内部データ線のうちのｋ〜ｋ＋ｍ本に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第２の不良情報信号に従って、前記ｋ〜ｋ＋ｍ本の共通内部データ線うちのｋ本を、前記ｋ本のデータ入出力線に夫々接続する、データ線リダンダンシ用の共通線接続回路と、
を具備することを特徴とする。
【００１５】
本発明の第３の視点は、半導体記憶装置であって、
夫々に複数のメモリセルが配列された複数のメモリセルアレイブロックを含むと共に、ｋ本（ｋは自然数）のデータ入出力線に接続されたアレイ領域と、
前記複数のメモリセルアレイブロックに共通に配設されたｋ＋ｍ本（ｍは自然数）の共通内部データ線と、
前記複数のメモリセルアレイブロック毎に配設されたｋ＋ｎ本（ｎは自然数）の個別内部データ線と、
前記共通内部データ線と前記個別内部データ線との間で、前記複数のメモリセルアレイブロック毎に配設されたｋ本の中間接続線と、
第１の不良情報信号に従って、前記ｋ＋ｎ本の個別内部データ線のうちのｋ本を、前記ｋ本の中間接続線に夫々接続する、データ線リダンダンシ用の個別線接続回路と、
第２の不良情報信号に従って、前記ｋ＋ｍ本の共通内部データ線うちのｋ本を、前記ｋ本のデータ入出力線に夫々接続する、データ線リダンダンシ用の第１の共通線接続回路と、
前記第２の不良情報信号に従って、前記ｋ本の共通内部データ線を、前記ｋ本の中間接続線に夫々接続する、データ線リダンダンシ用の第２の共通線接続回路と、
を具備することを特徴とする。
【００１６】
本発明の第４の視点は、第３の視点に係る半導体記憶装置において、前記共通内部データ線の両端に夫々接続された、前記共通内部データ線を検査するテスト信号を発生するテスト信号発生回路と、前記共通内部データ線の良否を判定するテスト判定回路とを更に具備し、前記テスト判定回路はテスト判定結果を保持すると共にこれに基づいて前記第２の不良情報信号を生成する回路部を含むことを特徴とする。望ましくは、前記テスト信号発生回路及び前記テスト判定回路は、前記半導体記憶装置の起動時に動作するように設定される。
【００１７】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１８】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図１３を参照して述べたようなＤＲＡＭのリダンダンシ構造において発生する問題について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１９】
上記文献Ｎａｍｅｋａｗａ　Ｔ．，　ｅｔ　ａｌでは、図１３に示す構造において、救済効率を上げるため、アクセスされるアドレス毎に動的に接続を変更する方式が採用される。この方式ではライト時のアクセススピードがシフト速度で律速されるため、高速動作の妨げとなることが考えられる。
【００２０】
これに対して、図１３に示す構造において、動的にシフトさせず、各ブロックユニット１５毎に静的にシフトさせることもできる。このようにすると、シフトスイッチブロック１２毎にリダンダンシを決めることができるため、救済効率を動的同様上げることができる。しかしこの場合、次のような問題点がある。即ち、ＲＷＤ線２３にＯＰＥＮ−ＳＨＯＲＴ系の不良があったときに救済できない（ＲＷＤのリダンダンシを用意していないため）。
【００２１】
これを回避するため、図１４に示す構造のように、ＲＷＤ線２３とＩＯ線２１との間にシフトスイッチブロック１２を移動することが考えられる。この場合、動的なシフトでは速度が制限され、静的なシフトでは救済効率が低下する。このため、図１４の構造で、図１３の構造と同様の歩留まりを得るには多くのスペアセルブロックが必要となる。
【００２２】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２３】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る混載ＤＲＡＭを概略的に示す図である。図１に示すように、このＤＲＡＭのアレイ領域３０は、夫々に複数のメモリセルが配列された複数のメモリセルアレイブロック３１を含む。各メモリセルアレイブロック３１は、シフトスイッチブロック（個別線接続回路）３２及び接続ブロック３３と組み合わされてブロックユニット３５を形成する。
【００２４】
アレイ領域３０には、ｋ本（ｋは自然数）のデータ入出力線（ＩＯ線）４１が接続される。アレイ領域３０内には、複数のメモリセルアレイブロック３１に共通に配設されたｋ＋２（ｋ＋ｍ：ｍ＝２）本の共通内部データ線（ＲＷＤ線）４３が配設される。このうち、ｋ本のＲＷＤ線４３が、複数のメモリセルアレイブロック３１に共通に配設されたシフトスイッチブロック（共通線接続回路）３４を介してｋ本のＩＯ線４１に接続される。
【００２５】
一方、複数のメモリセルアレイブロック３１の夫々には、ｋ＋４（ｋ＋ｍ＋ｎ：ｎ＝２）本の個別内部データ線（ＤＱ線）４５が配設される。このうち、ｋ＋ｍ本のＤＱ線４５が、シフトスイッチブロック３２及び接続ブロック３３を介してｋ＋ｍ本のＲＷＤ線４３に接続される。
【００２６】
メモリセルのデータを読み出す際、データは、ＤＱ線４５からシフトスイッチブロック３２及び接続ブロック３３を介してＲＷＤ線４３に伝送され、更にシフトスイッチブロック３４を介してＩＯ線４１に読み出される。
【００２７】
図１図示のＤＲＡＭでは、動作時に多数あるブロックユニット３５のうちのどれかが選択される。ブロックユニット３５内のＤＱ線４５はリダンダンシ性を有し、ブロックユニット３５外のＲＷＤ線４３に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、接続ブロック３３及びシフトスイッチブロック３２により達成される。シフトスイッチブロック３２は、内部ＲＯＭに蓄えられた不良情報に基づいて、不良ＤＱ線４５を避けるように、ＲＷＤ線４３とＤＱ線４５とを接続する。
【００２８】
また、アレイ領域３０内のＲＷＤ線４３もリダンダンシ性を有し、アレイ領域３０外のＩＯ線４１に対して選択的に接続される。このリダンダンシ機能を司る選択的な接続は、シフトスイッチブロック３４により達成される。シフトスイッチブロック３４は、内部ＲＯＭに蓄えられた不良情報に基づいて、不良ＲＷＤ線４３を避けるように、ＩＯ線４１とＲＷＤ線４３とを接続する。
【００２９】
必要とされるＩＯ線４１はｋ本である。ＲＷＤ線４３はＩＯ線４１に対して２本のリダンダンシＲＷＤ線を有するためにｋ＋２本配設される。ＤＱ線４５はＲＷＤ線４３に対して更に２本のリダンダンシＤＱ線を有するためにｋ＋４本配設される。
【００３０】
シフトスイッチブロック３２は、リダンダンシ機能を使用しない場合、全てのＲＷＤ線４３をメモリセルアレイブロック３１内の左側のＤＱ線４５に接続するように設定される。同様に、シフトスイッチブロック３４は、リダンダンシ機能を使用しない場合、全てのＩＯ線４１をアレイ領域３０内の左側のＲＷＤ線４３に接続するように設定される。このため、メモリセルアレイブロック３１内で、符号３１ｆで示すように右側の４つのＤＱ線に対応する部分がリダンダンシ用のスペア部分となる。
【００３１】
図３は図１図示のＤＲＡＭにおける、ＲＷＤ線４３、ＤＱ線４５、及びメモリセルアレイブロック３１の関係を詳細に示す回路図である。メモリセルアレイブロック３１のメモリセルには、相補型のビット線対ＢＬｔ＜ｎ＞、ＢＬｃ＜ｎ＞が接続される。ビット線対ＢＬｔ＜ｎ＞、ＢＬｃ＜ｎ＞はセンスアンプ５１に接続される。
【００３２】
メモリセルのデータを読み出す際、対応するワード線（図示せず）が選択され、選択メモリセルからの信号がビット線対ＢＬｔ＜ｎ＞、ＢＬｃ＜ｎ＞の一方に出力される。ビット線対の他方には、非選択メモリセルからの参照信号が出力される。両信号は、センスアンプ５１により比較及び増幅され、これにより選択メモリセルのデータの値が判断される。
【００３３】
ビット線対ＢＬｔ＜ｎ＞、ＢＬｃ＜ｎ＞はカラム選択ゲート５２を介して相補型（ｔｒｕｅ−ｃｏｍｐｌｅｍｅｎｔａｒｙ）のＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞に夫々接続される。ＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞は図１図示のＤＱ線４５に相当する。但し、図１では、ＤＱ線対（２本の配線）を１本の線４５で表現している。
【００３４】
各カラム選択ゲート５２はＮＭＯＳトランジスタからなる。カラム選択ゲート５２のトランジスタのゲート電極には、選択信号ＣＳＬ＜ｊ＞が供給される。ビット線対及びＤＱ線対は共に、リード時もライト時も動作する。
【００３５】
ＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞はＤＱバッファ５３に接続される。ＤＱバッファ５３は、外部からのデータ入力線ＬＷＤ＜ｍ＞と、外部へのデータ出力線ＬＲＤ＜ｍ＞とを有する。リード時にはＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞のデータがデータ出力線ＬＲＤ＜ｍ＞に伝達され、ライト時にはデータ入力線ＬＷＤ＜ｍ＞のデータがＤＱ線対ＤＱｔ＜ｍ＞、ＤＱｃ＜ｍ＞に伝達される。
【００３６】
データ入力線ＬＷＤ＜ｍ＞及びデータ出力線ＬＲＤ＜ｍ＞は、シフトスイッチブロック５４を介して、ＲＷＤ線ＲＤ＜ｊ＞及びＲＷＤ線ＷＤ＜ｊ＞に夫々接続される。シフトスイッチブロック５４は図１図示のシフトスイッチブロック３２に相当する。ＲＷＤ線ＲＤ＜ｊ＞、ＷＤ＜ｊ＞は図１図示のＲＷＤ線４３に相当する。但し、図１では、ＲＤ及びＷＤの２本分の信号線を１本の線４３で表現している。
【００３７】
図４は図３図示の回路における動作波形の例を示す図である。ここでは、ライト“１”、ライト“０”、リード“１”、リード“０”の動作を行う場合を示す。図４から、ＷＤ線／ＬＷＤ線、ＲＤ線／ＬＲＤ線の信号は相補信号となっていないが、ＤＱ線対、ＢＬ線対の信号は相補信号となっているのが分かる。
【００３８】
図２は図１図示のＤＲＡＭにおける、ＩＯ線４１、シフトスイッチブロック３４、ＲＷＤ線４３、シフトスイッチブロック３２、及びＤＱ線４５の関係を抽象的に示す図である。ここで、ｋ＝４として示す。ＲＷＤ線４３はｋ＋２＝６本配設され、ＤＱ線４５はｋ＋４＝８本配設される。
【００３９】
シフトスイッチブロック３２、３４の各スイッチ素子は、正面及び左右の合計３つの端子間で切替え可能となる。シフトスイッチブロック３２、３４のシフトの状態は、信号ＲＤＣＮＴ１、ＲＤＣＮＴ２によって夫々決定される。信号ＲＤＣＮＴ１、ＲＤＣＮＴ２は、２つの内部ＲＯＭに夫々蓄えられたリダンダンシ情報に基づく。
【００４０】
具体的には、シフトスイッチブロック３２は、ＤＱ線４５の不良情報信号ＲＤＣＮＴ１により、不良ＤＱ線を除く正常なｋ＋ｍ（４＋２＝６）本のＤＱ線４５を選択し、ｋ＋ｍ本のＲＷＤ線４３に接続するように動作する。また、シフトスイッチブロック３４は、ＲＷＤ線４３の不良情報信号ＲＤＣＮＴ２により、不良ＲＷＤ線を除く正常なｋ（４）本のＲＷＤ線４３を選択し、ｋ本のＩＯ線４１に接続するように動作する。従って、正常なｋ本のＲＷＤ線４３を介して、ＩＯ線４１と正常なｋ本のＤＱ線４５とを接続することができる。
【００４１】
図１図示のＤＲＡＭによれば、図１３図示のＤＲＡＭに比べて、メモリセルアレイブロック３１内にリダンダンシ用のスペア部分が多く必要となる。しかし、ＲＷＤ線４３に２つの不良が発生し、更にＤＱ線４５に２つの不良が発生した全ての状態を救済することができる。
【００４２】
（第２の実施の形態）
図５は本発明の第２の実施の形態に係る混載ＤＲＡＭを概略的に示す図である。図５に示すように、このＤＲＡＭのアレイ領域３０には、ｋ本（ｋは自然数）のデータ入出力線（ＩＯ線）４１が接続される。アレイ領域３０内には、複数のメモリセルアレイブロック３１に共通に配設されたｋ＋２（ｋ＋ｍ：ｍ＝２）本の共通内部データ線（ＲＷＤ線）４３が配設される。複数のメモリセルアレイブロック３１の夫々には、ｋ＋２（ｋ＋ｍ）本の個別内部データ線（ＤＱ線）４５が配設される。
【００４３】
ｋ＋２本のＲＷＤ線４３のうちのｋ本が、複数のメモリセルアレイブロック３１に共通に配設されたシフトスイッチブロック（共通線接続回路）３４を介してｋ本のＩＯ線４１に接続される。一方、ｋ＋２本のＤＱ線４５のうちのｋ〜ｋ＋２本が、複数のメモリセルアレイブロック３１の夫々に配設されたシフトスイッチブロック（個別線接続回路）３２及び接続ブロック３３を介してｋ〜ｋ＋２本のＲＷＤ線４３に接続される。メモリセルアレイブロック３１内で、符号３１ｔで示すように右側の２つのＤＱ線に対応する部分がリダンダンシ用のスペア部分となる。
【００４４】
図６は図５図示のＤＲＡＭにおける、ＩＯ線４１、シフトスイッチブロック３４、ＲＷＤ線４３、シフトスイッチブロック３２、及びＤＱ線４５の関係を抽象的に示す図である。ここで、ｋ＝４として示す。ＲＷＤ線４３はｋ＋２＝６本配設され、ＤＱ線４５はｋ＋２＝６本配設される。
【００４５】
シフトスイッチブロック３２、３４の各スイッチ素子は、正面及び左右の合計３つの端子間で切替え可能となる。シフトスイッチブロック３２、３４のシフトの状態は、信号ＲＤＣＮＴ１１、ＲＤＣＮＴ１２によって夫々決定される。信号ＲＤＣＮＴ１１、ＲＤＣＮＴ１２は、２つの内部ＲＯＭに夫々蓄えられたリダンダンシ情報に基づく。
【００４６】
具体的には、シフトスイッチブロック３２は、ＤＱ線４５の不良情報信号ＲＤＣＮＴ１１により、不良ＤＱ線を除く正常なｋ（４）〜ｋ＋ｍ（４＋２＝６）本のＤＱ線４５を選択し、ｋ〜ｋ＋ｍ本のＲＷＤ線４３に接続するように動作する。また、シフトスイッチブロック３４は、ＲＷＤ線４３の不良情報信号ＲＤＣＮＴ１２により、上述のｋ〜ｋ＋ｍ本のＲＷＤ線４３のうちから不良ＲＷＤ線を除く正常なｋ（４）本のＲＷＤ線４３を選択し、ｋ本のＩＯ線４１に接続するように動作する。従って、正常なｋ本のＲＷＤ線４３を介して、ＩＯ線４１と正常なｋ本のＤＱ線４５とを接続することができる。
【００４７】
図５図示のＤＲＡＭによれば、図１図示のＤＲＡＭに比べて、メモリセルアレイブロック３１内にリダンダンシ用のスペア部分は少なくてすむ（本実施の形態では、図１３図示のＤＲＡＭと同じ数）。また、図６に示すように、ＲＷＤ線４３に２つの不良が発生し、更にＤＱ線４５に２つの不良が発生した幾つかの状態を救済することができる。
【００４８】
一方、図５図示のＤＲＡＭでは、シフトスイッチブロック３２の各スイッチ素子の機能に関係して、ＲＷＤ線４に２つの不良発生し、更にＤＱ線４５に２つの不良が発生した状態で救済できない場合がある。この問題は、シフトスイッチブロック３２の各スイッチ素子の切替え可能な範囲を、正面及び左右の以外の端子にも広げることにより解消することができる。
【００４９】
（第３の実施の形態）
図７は本発明の第３の実施の形態に係る混載ＤＲＡＭを概略的に示す図である。図７に示すように、このＤＲＡＭのアレイ領域３０には、ｋ本（ｋは自然数）のデータ入出力線（ＩＯ線）４１が接続される。アレイ領域３０内には、複数のメモリセルアレイブロック３１に共通に配設されたｋ＋２（ｋ＋ｍ：ｍ＝２）本の共通内部データ線（ＲＷＤ線）４３が配設される。複数のメモリセルアレイブロック３１の夫々には、ｋ＋２（ｋ＋ｎ：ｎ＝２）本の個別内部データ線（ＤＱ線）４５が配設される。ＲＷＤ線４３とＤＱ線４５との間で、複数のメモリセルアレイブロックの夫々には、ｋ本の個別内部ＲＷＤ線（中間接続線）４７が配設される。
【００５０】
ｋ＋２本のＲＷＤ線４３のうちのｋ本が、複数のメモリセルアレイブロック３１に共通に配設されたシフトスイッチブロック（第１の共通線接続回路）３４を介してｋ本のＩＯ線４１に接続される。これ等のｋ本のＲＷＤ線４３はまた、複数のメモリセルアレイブロック３１の夫々に配設された接続ブロック３３及びシフトスイッチブロック（第２の共通線接続回路）３６を介してｋ本の中間接続線４７に接続される。一方、ｋ＋２本のＤＱ線４５のうちのｋ本が、複数のメモリセルアレイブロック３１の夫々に配設されたシフトスイッチブロック（個別線接続回路）３２を介してｋ本の中間接続線４７に接続される。メモリセルアレイブロック３１内で、符号３１ｔで示すように右側の２つのＤＱ線に対応する部分がリダンダンシ用のスペア部分となる。
【００５１】
図８は図７図示のＤＲＡＭにおける、ＩＯ線４１、シフトスイッチブロック３４、ＲＷＤ線４３、シフトスイッチブロック３６、中間接続線４７、シフトスイッチブロック３２、及びＤＱ線４５の関係を抽象的に示す図である。ここで、ｋ＝４として示す。ＲＷＤ線４３はｋ＋２＝６本配設され、中間接続線４７はｋ＝４本配設され、ＤＱ線４５はｋ＋２＝６本配設される。
【００５２】
ｋ＋２＝６本の共通ＲＷＤ線４３の機能的な両端となる、ＩＯ線４１側の接続端及びアレイブロック３５側の接続端に、シフトスイッチブロック３４、３６が夫々配設される。即ち、ＲＷＤ線４３の機能的な入口と出口とに、シフトスイッチブロック３４、３６が対象となる状態で配設される。
【００５３】
シフトスイッチブロック３６は、図１図示のシフトスイッチブロック３２、３４と同様な構造を有する。即ち、シフトスイッチブロック３２、３４、３６の各スイッチ素子は、正面及び左右の合計３つの端子間で切替え可能となる。シフトスイッチブロック３２のシフトの状態は、信号ＲＤＣＮＴ２１によって決定される。シフトスイッチブロック３４、３６のシフトの状態は、信号ＲＤＣＮＴ２２によって決定される。信号ＲＤＣＮＴ２１、ＲＤＣＮＴ２２は、２つの内部ＲＯＭに夫々蓄えられたリダンダンシ情報に基づく。
【００５４】
具体的には、シフトスイッチブロック３２は、アレイブロック３５毎の不良情報信号ＲＤＣＮＴ２１により、不良ＤＱ線を除く正常なｋ（４）本のＤＱ線４５を選択し、中間接続線４７に接続するように動作する。また、シフトスイッチブロック３４、３６は、ＲＷＤ線４３の不良情報信号ＲＤＣＮＴ２２により、不良ＲＷＤ線を除く正常なｋ（４）本のＲＷＤ線４３を選択し、ＩＯ線４１及び中間接続線（個別ＲＷＤ線）４７に接続するように動作する。従って、正常なｋ本のＲＷＤ線４３を介して、ＩＯ線４１と正常なｋ本のＤＱ線４５とを接続することができる。
【００５５】
図７図示のＤＲＡＭによれば、図５図示のＤＲＡＭに比べて、共通ＲＷＤ線４３とＤＱ線４５との間に、シフトスイッチブロック３６及び中間接続線（個別ＲＷＤ線）４７を増設する必要がある。しかし、ＲＷＤ線４３に２つの不良が発生し、更にＤＱ線４５に２つの不良が発生した全ての状態を救済することができる。また、ＲＷＤ線４３及びＤＱ線４５の不良を夫々独立に救済できるため、救済解導出が容易となる。
【００５６】
なお、中間接続線４７の長さはできるだけ短いことが望ましい。従って、例えば、各中間接続線４７は、シフトスイッチブロック３２、３６に共通の端子として形成することができる。
【００５７】
（第４の実施の形態）
図９は本発明の第４の実施の形態に係る混載ＤＲＡＭを概略的に示す図である。図７図示のＤＲＡＭにおいて、ＤＲＡＭの起動時にＲＷＤ線４３の不良をテストして置き換える構造を組込むことにより、救済効率の高いリダンダンシ機能を実現することできる。この場合、救済解導出は、メモリセルアレイブロック３１用に従来の方式をそのまま利用することだけが必要となる。図９図示のＤＲＡＭはかかる観点に基づいて構成される。
【００５８】
図９に示すように、このＤＲＡＭのアレイ領域３０には、ｋ本（ｋは自然数）のデータ入出力線（ＩＯ線）４１が接続される。アレイ領域３０内には、複数のメモリセルアレイブロック３１に共通に配設されたｋ＋２（ｋ＋ｍ：ｍ＝２）本の共通内部データ線（ＲＷＤ線）４３が配設される。複数のメモリセルアレイブロック３１の夫々には、ｋ＋２（ｋ＋ｎ：ｎ＝２）本の個別内部データ線（ＤＱ線）４５が配設される。ＲＷＤ線４３とＤＱ線４５との間で、複数のメモリセルアレイブロックの夫々には、ｋ本の個別内部ＲＷＤ線（中間接続線）４７が配設される。
【００５９】
ｋ＋２本のＲＷＤ線４３のうちのｋ本が、複数のメモリセルアレイブロック３１に共通に配設されたシフトスイッチブロック（第１の共通線接続回路）３４を介してｋ本のＩＯ線４１に接続される。これ等のｋ本のＲＷＤ線４３はまた、複数のメモリセルアレイブロック３１の夫々に配設された接続ブロック３３及びシフトスイッチブロック（第２の共通線接続回路）３６を介してｋ本の中間接続線４７に接続される。一方、ｋ＋２本のＤＱ線４５のうちのｋ本が、複数のメモリセルアレイブロック３１の夫々に配設されたシフトスイッチブロック（個別線接続回路）３２を介してｋ本の中間接続線４７に接続される。
【００６０】
ｋ＋２本の共通ＲＷＤ線４３の構造的な両端となる、ＩＯ線４１側の接続端及びＩＯ線４１から最も遠いブロックユニット３５側の接続端に、初期テスト判定ブロック（テスト判定回路）３８及び初期テストベクタ発生ブロック（テスト信号発生回路）３７が夫々配設される。具体的には、初期テストベクタ発生ブロック３７は、ＩＯ線４１から最も遠いブロックユニット３５内において、接続ブロック３３とシフトスイッチブロック３６との間に配設される。また、初期テスト判定ブロック３８は、シフトスイッチブロック３４とＲＷＤ線４３との間に配設される。
【００６１】
初期テストベクタ発生ブロック３７は、ＤＲＡＭの起動時にＲＷＤ線４３を検査するテストパターンを発生するために使用される。例えば、このテストパターンは、ＲＷＤ線４３に対して２回のテストを行うように設定され、１回目は配線の並んでいる順番に「１０１０１０１０…」を発生し、２回目は「０１０１０１…」を発生する。
【００６２】
一方、初期テスト判定ブロック３８は、上記のようにして発生したパターンを比較し、ＲＷＤ線４３の良否を判定するために使用される。受信パターンが上記パターンと同じ場合は配線の状態は良好であり、結果保持レジスタ３９に“０”が入力される。受信パターンが上記パターンと異なる場合は配線の状態は不良であり、結果保持レジスタ３９に“１”が入力される。
【００６３】
結果保持レジスタ３９の出力はテスト後有効となり、この出力に基づいて、シフトスイッチブロック３４、３６は、不良ＲＷＤ線を除く正常なｋ本のＲＷＤ線４３を選択するように動作する。従って、起動終了時には自動的に正常なｋ本のＲＷＤ線４３を介してＩＯ線４１と中間接続線（個別ＲＷＤ線）４７とを接続することができる。なお、シフトスイッチブロック３２は、内部ＲＯＭからのアレイブロック３５毎の不良情報信号ＲＤＣＮＴ２１により、不良ＤＱ線を除く正常なｋ本のＤＱ線４５を選択し、中間接続線４７に接続するように動作する。
【００６４】
図１０は初期テストベクタ発生ブロック３７の具体例を示す回路図である。図１０に示すように、この回路は、インバータ７１、７２、７３及びクロックトインバータ７４、７５を含む。初期テスト時ではない場合、ＩＮＩＴＥＳＴｐは“Ｌ”で、クロックトインバータ７４、７５が出力Ｈｉ−Ｚ（高インピーダンス状態）となり、通常の動作を妨げることがない。初期テスト時には、ＩＮＩＴＥＳＴｐは“Ｈ”となり、ＤＦＬＧｐ及びその反転が、ＲＷＤ線であるＲＷＤ［ｋ＋１］、ＲＷＤ［ｋ］に夫々出力される。
【００６５】
図１１は初期テスト判定ブロック３８の具体例を示す回路図である。図１１に示すように、この回路は、インバータ８１、８５、マルチプレクサ８２、８６、ＮＯＲゲート８３、８７、及びＤＦＦ回路部８４、８８を含む。マルチプレクサ８２、８６は、ｓ入力が“Ｈ”の時は入力端子１からの入力を出力し、ｓ入力が“Ｌ”の時は入力端子０からの入力を出力する。ＤＦＦ回路部８４、８８は、ＣＬＫ入力の立ち上がりで入力端子Ｄをラッチして出力端子Ｑに出力する。ＤＦＦ回路部８４、８８は、図９図示の結果保持レジスタ３９に相当する。
【００６６】
ＲＷＤ［ｋ］に関し、ＤＦＦ回路部８４には、ＤＦＬＧｐが“Ｈ”の時はＲＷＤ［ｋ］がそのまま入力され、ＤＦＬＧｐが“Ｌ”の時はＲＷＤ［ｋ］が反転されて入力される。ＮＯＲゲート８３は、Ｑｐ［ｋ］が“Ｈ”になればこれをそのまま“Ｈ”に保持するために使用される。このため、ＤＦＦ回路部８４では、Ｑｐ［ｋ］を“Ｌ”に初期化する必要がある。
【００６７】
ＲＷＤ［ｋ＋１］側は、入力がＲＷＤ［ｋ］側に対して反転していることが期待されるので、インバータ８５の位置がインバータ８１の位置とは変わっている。しかし、ＲＷＤ［ｋ＋１］側の動作態様は、ＲＷＤ［ｋ］側のそれと基本的に同じである。
【００６８】
図１２は図１０及び図１１図示の回路を制御する信号ＩＮＩＴＥＳＴｐ、ＤＦＬＧｐ、ＩＮＩＴＣＬＫｐの起動時の波形を示す図である。図１０及び図１１図示の回路を図１２図示の波形により制御することにより、ＲＷＤ線４３に不良があった場合、対応するＤＦＦ回路部（結果保持レジスタ）８４、８８に“Ｈ”が保持される。この後、この出力を有効にするとシフトスイッチブロック３４（図９参照）が不良ＲＷＤ線４３を避けるように接続動作を行う。また、この結果は各ブロックユニット３５内のシフトスイッチブロック３６にも転送され、シフトスイッチブロック３６が同様の接続動作を行う。
【００６９】
従って、図９図示のＤＲＡＭによれば、起動時にＲＷＤ線４３の不良を自動的に救済することができる。この場合、救済解を導出するのは各ブロックユニット３５内のＤＱ線４５不良のみに限られることになる。従って、救済解導出を従来と同様の方式で行うことが可能となる。
【００７０】
第１乃至第４の実施の形態によれば、シフトスイッチブロック３２、３４、３６の構成を変えることにより夫々特徴のあるリダンダンシ機能を得ることができる。これ等の実施の形態の特徴は、必要とされるスペックに応じて使い分けることができる。
【００７１】
なお、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７２】
【発明の効果】
本発明によれば、不良データ線を補償するための改良されたリダンダンシ構造を有する半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る混載ＤＲＡＭを概略的に示す図。
【図２】図１図示のＤＲＡＭにおける要部の関係を抽象的に示す図。
【図３】図１図示のＤＲＡＭにおける、ＲＷＤ線、ＤＱ線、及びメモリセルアレイブロックの関係を詳細に示す回路図。
【図４】図４は図３図示の回路における動作波形の例を示す図。
【図５】本発明の第２の実施の形態に係る混載ＤＲＡＭを概略的に示す図。
【図６】図５図示のＤＲＡＭにおける要部の関係を抽象的に示す図。
【図７】図７は本発明の第３の実施の形態に係る混載ＤＲＡＭを概略的に示す図。
【図８】図８は図７図示のＤＲＡＭにおける要部の関係を抽象的に示す図。
【図９】図９は本発明の第４の実施の形態に係る混載ＤＲＡＭを概略的に示す図。
【図１０】図９図示のＤＲＡＭにおける初期テストベクタ発生ブロックの具体例を示す回路図。
【図１１】図９図示のＤＲＡＭにおける初期テスト判定ブロックの具体例を示す回路図。
【図１２】図１０及び図１１図示の回路を制御する信号の起動時の波形を示す図。
【図１３】従来の混載ＤＲＡＭを概略的に示す図。
【図１４】比較例に係る混載ＤＲＡＭを概略的に示す図。
【符号の説明】
３０…アレイ領域
３１…メモリセルアレイブロック
３１ｆ、３１ｔ…リダンダンシ用のスペア部分
３２…シフトスイッチブロック（個別線接続回路）
３３…接続ブロック
３４…シフトスイッチブロック（（第１の）共通線接続回路）
３５…ブロックユニット
３６…シフトスイッチブロック（第２の共通線接続回路）
３７…初期テストベクタ発生ブロック（テスト信号発生回路）
３８…初期テスト判定ブロック（テスト判定回路）
３９…結果保持レジスタ
４１…データ入出力線（ＩＯ線）
４３…共通内部データ線（ＲＷＤ線）
４５…個別内部データ線（ＤＱ線）
４７…個別内部ＲＷＤ線（中間接続線）
５１…センスアンプ
５２…カラム選択ゲート
５３…ＤＱバッファ
５４…シフトスイッチブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004118920.tif 000011
【図１０】
2004118920.tif 000012
【図１１】
2004118920.tif 000013
【図１２】
2004118920.tif 000014
【図１３】
2004118920.tif 000015
【図１４】
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