(57)【要約】【課題】  複雑な回路の構成なしに書き込みを願わないデータをマスキングできる改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ及びこれに対するデータマスキング方法を提供する。【解決手段】  コマンドデコーダ、ロウデコーダ、カラムデコーダ、データ入力バッファ、データ出力バッファ及び有効書き込みウィンドウ（ＶＷ）バッファを含み、ＶＷバッファはアドレスピンに入力されるアドレス組合わせ信号に応答して入力データのマスキングを制御するデータマスキング制御信号を出力し、カラムデコーダは前記データマスキング制御信号に応答して入力データのうちマスキングされるデータが入力されるカラムセレクトラインをディセーブルさせる。【選択図】    図３
2004310989.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと複数のアドレスピン及び複数のデータピンを具備する半導体メモリ装置において、
所定の外部入力信号に応答して第１及び第２書き込み命令を含む制御命令を出力するコマンドデコーダと、
前記アドレスピンに入力されるロウアドレス信号をデコーディングし、デコーディングされたロウアドレス信号に対応する前記メモリセルアレイの該当ワードラインを活性化させるロウデコーダと、
前記アドレスピンに入力されるカラムアドレス信号をデコーディングし、デコーディングされたカラムアドレス信号に対応するメモリセルアレイのカラムセレクトラインを活性化させるカラムデコーダと、
前記複数のデータピンから入力データを受信して所定のクロック信号に同期させて出力するデータ入力バッファと、
前記メモリセルアレイから読出された出力データを前記複数のデータピンに出力するデータ出力バッファと、
前記アドレスピンに入力されるアドレス組合わせ信号に応答して前記入力データのマスキングを制御するデータマスキング制御信号を出力する有効書き込みウィンドウバッファとを具備し、
前記カラムデコーダは前記データマスキング制御信号に応答して前記入力データのうちマスキングされるデータが入力されるカラムセレクトラインをディセーブルさせることを特徴とする改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項２】
前記アドレス組合わせ信号は、
前記第２書き込み命令印加時に前記アドレスピンに印加される多数のビットのうち一部のビットであることを特徴とする請求項１に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項３】
前記アドレス組合わせ信号は、
前記入力データの書き込み禁止を制御するための第１アドレス信号と、
前記入力データの書き込み順序を制御するための第２アドレス信号と、を含むことを特徴とする請求項１に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項４】
前記有効書き込みウィンドウバッファは、
前記第１アドレス信号をデコーディングして所定の書き込み制御信号を出力する入力バッファ及びデコーダと、
前記書き込み制御信号に応答して前記複数のデータピンのそれぞれを通じて４ビットずつ直列に受信される前記入力データの各ビットのマスキング如何を表す書き込み情報信号を出力する有効書き込みウィンドウ制御回路と、
前記第２アドレス信号に応答して前記入力データの書き込み順序を決定し、前記書き込み順序及び前記書き込み情報信号に応答して前記データマスキング制御信号を出力する順序制御回路と、を具備することを特徴とする請求項３に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項５】
前記有効書き込みウィンドウ制御回路は、
前記書き込み制御信号に応答して内部書き込み情報信号を出力する書き込み情報発生回路と、
前記内部書き込み情報信号をラッチして前記書き込み情報信号を出力する出力回路と、を含むことを特徴とする請求項４に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項６】
前記書き込み情報発生回路は前記書き込み制御信号に応答して前記内部書き込み情報信号を発生する第１ないし第４書き込み情報発生回路を含み、
前記出力回路は前記第１ないし第４書き込み情報発生回路にそれぞれ連結されて前記内部書き込み情報信号をラッチして前記書き込み情報信号を出力する第１ないし第４ラッチ回路を含むことを特徴とする請求項５に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項７】
前記第１ないし第４ラッチ回路のそれぞれは、
電源入力時に所定の内部制御信号に応答して第１ないし第４ラッチ回路の入力端の初期電圧レベルを所定レベルに維持させるための初期値設定回路を具備することを特徴とする請求項６に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項８】
前記第１ないし第４書き込み情報発生回路のそれぞれは、
前記書き込み制御信号を論理演算するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号を反転させ、その反転された信号を出力する複数のインバータと、
前記ＮＡＮＤゲート及び複数のインバータの出力信号に応答してターンオンされて前記内部書き込み情報信号を出力する複数の伝送ゲートと、を含むことを特徴とする請求項６に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項９】
前記第１ないし第４書き込み情報発生回路のうち少なくとも一つは、
前記複数の伝送ゲートの入力端がいずれもグラウンドに連結されることを特徴とする請求項８に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項１０】
前記第１ないし第４書き込み情報発生回路のうち一部は、
前記複数の伝送ゲートのうち一部の入力端がグラウンドに連結され、残りの一部の入力端が所定の内部電圧に連結されることを特徴とする請求項８に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項１１】
前記第１ないし第４書き込み情報発生回路のうち少なくとも一つは、
前記複数の伝送ゲートの入力端がいずれも所定の内部電圧に連結されることを特徴とする請求項８に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項１２】
前記第１ないし第４ラッチ回路のそれぞれは、
前記ラッチ回路の出力信号を反転させて出力するインバータを具備することを特徴とする請求項１１に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項１３】
前記ＦＣＲＡＭは４ビットＦＣＲＡＭであることを特徴とする請求項１に記載の改善されたデータ書き込み制御回路を有するプリフェッチ方式ＦＣＲＡＭ。
【請求項１４】
メモリセルアレイと複数のアドレスピン及び複数のデータピンを具備する半導体メモリ装置での入力データマスキング方法において、
（ａ）所定の外部入力信号に応答して第１及び第２書き込み命令を含む制御命令を発生する段階と、
（ｂ）前記複数のアドレスピンを通じてロウアドレス信号、カラムアドレス信号及びアドレス組合わせ信号を受信する段階と、
（ｃ）前記複数のデータピンを通じて前記入力データを受信する段階と、
（ｄ）前記ロウアドレス信号をデコーディングして前記メモリセルアレイの該当ワードラインを活性化させる段階と、
（ｅ）前記カラムアドレス信号をデコーディングして前記メモリセルアレイの該当カラムセレクトラインを活性化させる段階と、
（ｆ）前記アドレス組合わせ信号に応答して前記入力データのマスキングを制御するデータマスキング制御信号を発生する段階と、
（ｇ）カラムデコーダが前記データマスキング制御信号に応答して前記入力データのうちマスキングされるデータが入力されるカラムセレクトラインをディセーブルさせる段階と、を具備することを特徴とする半導体メモリ装置での入力データマスキング方法。
【請求項１５】
前記アドレス組合わせ信号は、
前記第２書き込み命令印加時に前記アドレスピンに印加される多数のビットのうち一部のビットであることを特徴とする請求項１４に記載の半導体メモリ装置での入力データマスキング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、特に、改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びこれに対するデータマスキング方法に関する。
【背景技術】
【０００２】
一般的に、半導体メモリ装置は行列構造のメモリセルアレイを具備し、ロウアドレス及びカラムアドレスが入力される時、読出しまたは書き込み制御命令によって該当メモリセルのデータが読出されるかまたは該当メモリセルにデータが書き込まれる装置である。
【０００３】
このような半導体メモリ装置の動作速度は、システムが順次高速になりつつあるので、システムの性能を制限する要因となっている。最近、このような制限要因を解決するためにＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）などのように動作速度が向上した高性能ＤＲＡＭが開発されている。
【０００４】
ＳＤＲＡＭはクロックの立上りエッジまたは立下りエッジのうちいずれか一つでのみデータの入出力が可能である。一方、ＤＤＲ ＳＤＲＡＭはクロックの立上りエッジだけでなく立下りエッジでもデータの入出力が行われるのでＳＤＲＡＭに比べて２倍速いデータ伝送速度を有する。また、ＤＤＲ ＳＤＲＡＭは書き込みを願わないデータをマスキングするためのデータ入出力マスキングピン（ＤＱＭ Ｐｉｎ；Ｄａｔａ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｍａｓｋｉｎｇ Ｐｉｎ）を具備するために、データマスキング信号が活性化される時に所定のレイテンシによってデータの入出力がディセーブルされうる。
【０００５】
このような一般的なＤＤＲ ＳＤＲＡＭの一例が図１に図示される。
図１は、一般的なデータ書き込み制御機能を有するＤＤＲ ＳＤＲＡＭの内部構成を概略的に表すブロック図である。図１では１６個のデータ入出力ピンを具備して一回に１６個のデータを処理できるＸ１６ ＤＤＲ ＳＤＲＡＭが例として図示される。
【０００６】
図１のように、ＤＤＲ ＳＤＲＡＭ １００はコマンドデコーダ１０１、アドレスバッファ１０２、制御信号発生部１０３、メモリセルアレイ１０４、ロウデコーダ１０５、カラムデコーダ１０６、センスアンプ１０７及び入出力制御回路１０８を具備する。
【０００７】
また、前記ＤＤＲ ＳＤＲＡＭ １００はデータ入力バッファ１０９、１１０及びデータ出力バッファ１１１、１１２と、ＤＭバッファ制御部１１３と、第１及び第２ＤＭ（Ｄａｔａ Ｍａｓｋｉｎｇ）バッファ１１４、１１５と、第１及び第２書き込み制御部１１６、１１７と、をさらに具備する。
【０００８】
前記コマンドデコーダ１０１は制御ピン１２１を通じて外部ソースから入力される制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥに応答して書き込み制御命令ＷＲＩＴＥを含む複数の制御命令を出力する。
【０００９】
前記アドレスバッファ１０２はアドレスピン１２２を通じて外部ソースから入力されるロウアドレス及びカラムアドレスをそれぞれ前記ロウデコーダ１０５及び前記カラムデコーダ１０６に伝達する。
【００１０】
前記制御信号発生部１０３は前記書き込み制御命令ＷＲＩＴＥに応答して制御信号ＣＴＬを活性化させる。前記制御信号ＣＴＬによりＤＲＡＭのコア回路、例えば、前記ロウデコーダ１０５、前記カラムデコーダ１０６、前記入出力制御回路１０８、前記データ入力バッファ１０９、１１０及び前記データ出力バッファ１１１、１１２などが制御される。
【００１１】
前記ロウデコーダ１０５は前記ロウアドレスをデコーディングして前記メモリセルアレイ１０４の該当ワードラインを活性化させる。前記カラムデコーダ１０６は前記カラムアドレスをデコーディングして前記メモリセルアレイ１０４の該当カラムセレクトラインを活性化させる。
【００１２】
前記センスアンプ１０７は選択されたメモリセルから読出されるデータを感知及び増幅して出力する。
【００１３】
前記入出力制御回路１０８は前記センスアンプ１０７により増幅されたデータを前記データ出力バッファ１１１、１１２に伝達し、前記データ入力バッファ１０９、１１０に入力されたデータを前記メモリセルアレイ１０４に伝達する。
【００１４】
前記データ入力バッファ１０９、１１０にはデータ入出力ピン１２３、１２４を通じて書き込まれるデータが入力され、前記データ出力バッファ１１１、１１２は読出されたデータを前記データ入出力ピン１２３、１２４を通じて出力する。
【００１５】
前記ＤＭバッファ制御部１１３は前記書き込み制御命令ＷＲＩＴＥに応答してＤＭバッファ制御信号ＣＴＬ＿ＤＭＢを出力する。前記第１及び第２ＤＭバッファ１１４、１１５のそれぞれは前記ＤＭバッファ制御信号ＣＴＬ＿ＤＭＢによりターンオンされて、ＤＭピン１２５、１２６を通じて外部ソースから入力される書き込み禁止信号ＬＤＭ、ＵＤＭに応答して書き込み制御信号ＬＤＭＣ、ＵＤＭＣをイネーブルさせる。
【００１６】
ここで、前記書き込み禁止信号ＬＤＭＣは前記データ入力バッファ１０９にデータＤＱ０〜ＤＱ７が入力されることを制御するための信号である。また、前記書き込み禁止信号ＵＤＭＣは前記データ入力バッファ１１０にデータＤＱ８〜ＤＱ１５が入力されることを制御するための信号である。
【００１７】
また、前記第１及び第２書き込み制御部１１６、１１７のそれぞれは前記書き込み制御信号ＬＤＭＣ、ＵＤＭＣに応答してバッファ制御信号ＷＤＭＬ、ＷＤＭＵをイネーブルさせる。前記データ入力バッファ１０９は前記バッファ制御信号ＷＤＭＬがディセーブル状態である時にハイ・インピーダンス状態になり、その結果、前記入力バッファ１０９にデータＤＱ０〜ＤＱ７が入力されない。同様に、前記データ入力バッファ１１０は前記バッファ制御信号ＷＤＭＵがディセーブル状態である時にハイ・インピーダンス状態になり、その結果、前記入力バッファ１１０にデータＤＱ８〜ＤＱ１５が入力されない。
結局、前記ＤＭピン１２５、１２６を利用して書き込みを願わないデータをマスキングできる。
【００１８】
図２は、図１に示されたＤＤＲ ＳＤＲＡＭの主要入出力信号についてのタイミングチャートである。
図２のように、前記コマンドデコーダ１０１がクロック信号ＣＬＫに同期して書き込み制御命令ＷＲＩＴＥを出力すれば、前記制御信号発生部１０３は前記書き込み制御命令ＷＲＩＴＥに応答して制御信号ＣＴＬをイネーブルさせる。
【００１９】
また、前記ＤＭバッファ制御部１１３が前記書き込み制御命令ＷＲＩＴＥに応答して前記ＤＭバッファ制御信号ＣＴＬ＿ＤＭＢをイネーブルさせる。
【００２０】
前記第１及び第２ＤＭバッファ１１４、１１５は前記ＤＭバッファ制御信号ＣＴＬ＿ＤＭＢに応答してターンオンされ、前記書き込み禁止信号ＬＤＭ、ＵＤＭに応答して前記書き込み制御信号ＬＤＭＣ、ＵＤＭＣをイネーブルさせる。
【００２１】
図２では、第１の書き込み制御命令ＷＲＩＴＥが出力される時に前記書き込み禁止信号ＬＤＭがイネーブルされて入力され、第２の書き込み制御命令ＷＲＩＴＥが出力される時に前記書き込み禁止信号ＵＤＭがイネーブルされて入力される場合が例として図示される。
【００２２】
図２のように、第１の書き込み制御命令ＷＲＩＴＥが出力され、前記書き込み禁止信号ＬＤＭがイネーブルされて入力されれば、前記書き込み制御信号ＬＤＭＣがイネーブルされる。
【００２３】
一方、前記書き込み禁止信号ＵＤＭはディセーブル状態であるので、前記書き込み制御信号ＵＤＭＣもディセーブル状態を維持する。
【００２４】
前記書き込み制御信号ＬＤＭＣがイネーブルされれば、前記第１書き込み制御部１１６が前記書き込み制御信号ＬＤＭＣに応答して前記バッファ制御信号ＷＤＭＬをイネーブルさせる。
【００２５】
前記制御信号ＣＴＬ及び前記バッファ制御信号ＷＤＭＬがイネーブル状態であるので、前記データ入力バッファ１０９に前記データＤＱ０〜ＤＱ７が入力される。
【００２６】
しかし、図２のように、前記バッファ制御信号ＷＤＭＵはディセーブル状態であるので、前記データ入力バッファ１１０には前記データＤＱ８〜ＤＱ１５が入力されない。
【００２７】
次に、前記第２の書き込み制御命令ＷＲＩＴＥが入力される時は、前記第１の書き込み制御命令ＷＲＩＴＥが入力される時とは反対に前記書き込み禁止信号ＵＤＭがイネーブルされて入力されるので、前記データ入力バッファ１１０を通じて前記データＤＱ８〜ＤＱ１５が入力される。上記のように、ＤＤＲ ＳＤＲＡＭは書き込みを願わないデータをマスキングできる機能を有する。
【００２８】
一方、ＦＣＲＡＭは前記ＤＤＲ ＳＤＲＡＭのように願わないデータをマスキングするためのＤＱＭピンを具備しない。したがって、ＦＣＲＡＭでも願わないデータをマスキングするための方案が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明が解決しようとする技術的課題は、複雑な回路の構成なしに所定のアドレス組合わせ信号によりカラムデコーダを制御して書き込みを願わないデータをマスキングできる改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ＦＣＲＡＭ及びこれを利用したデータマスキング方法を提供することにある。
【課題を解決するための手段】
【００３０】
前記技術的課題を達成するための本発明の一面によれば、メモリセルアレイと複数のアドレスピン及び複数のデータピンを具備する半導体メモリ装置において、改善されたデータ書き込み制御回路を具備するプリフェッチ方式ＦＣＲＡＭ、例えば４ビットプリフェッチ方式ＦＣＲＡＭが提供される。４ビットプリフェッチ方式ＦＣＲＡＭは、所定の外部入力信号に応答して第１及び第２書き込み命令を含む制御命令を出力するコマンドデコーダと、アドレスピンに入力されるロウアドレス信号をデコーディングし、デコーディングされたロウアドレス信号に対応するメモリセルアレイの該当ワードラインを活性化させるロウデコーダと、アドレスピンに入力されるカラムアドレス信号をデコーディングし、デコーディングされたカラムアドレス信号に対応するメモリセルアレイのカラムセレクトラインを活性化させるカラムデコーダと、複数のデータピンから入力データを受信して所定のクロック信号に同期させて出力するデータ入力バッファと、メモリセルアレイから読出された出力データを複数のデータピンに出力するデータ出力バッファと、アドレスピンに入力されるアドレス組合わせ信号に応答して入力データのマスキングを制御するデータマスキング制御信号を出力する有効書き込みウィンドウ（Ｖａｌｉｄ ｗｒｉｔｅ Ｗｉｎｄｏｗ；以下、ＶＷと記す）バッファを具備する。ここで、カラムデコーダはデータマスキング制御信号に応答して入力データのうちマスキングされるデータが入力されるカラムセレクトラインをディセーブルさせる。
【００３１】
望ましくは、アドレス組合わせ信号は、第２書き込み命令の印加時にアドレスピンに印加される多数のビットのうち一部ビットである。
【００３２】
望ましくは、アドレス組合わせ信号は、入力データの書き込み禁止を制御するための第１アドレス信号と、入力データの書き込み順序を制御するための第２アドレス信号と、を含む。
【００３３】
望ましくは、ＶＷバッファは、第１アドレス信号をデコーディングして所定の書き込み制御信号を出力する入力バッファ及びデコーダと、書き込み制御信号に応答して複数のデータピンのそれぞれを通じて４ビットずつ直列に受信される入力データの各ビットのマスキング如何を表す書き込み情報信号を出力するＶＷ制御回路と、第２アドレス信号に応答して入力データの書き込み順序を決定し、書き込み順序及び書き込み情報信号に応答してデータマスキング制御信号を出力する順序制御回路と、を具備する。
【００３４】
望ましくは、ＶＷ制御回路は、書き込み制御信号に応答して内部書き込み情報信号を出力する書き込み情報発生回路と、内部書き込み情報信号をラッチして書き込み情報信号を出力する出力回路と、を含む。
【００３５】
望ましくは、書き込み情報発生回路は書き込み制御信号に応答して内部書き込み情報信号を発生する第１ないし第４書き込み情報発生回路を含み、出力回路は前記第１ないし第４書き込み情報発生回路にそれぞれ連結されて内部書き込み情報信号をラッチして書き込み情報信号を出力する第１ないし第４ラッチ回路を含む。
【００３６】
望ましくは、第１ないし第４ラッチ回路のそれぞれは、電源入力時に所定の内部制御信号に応答して第１ないし第４ラッチ回路の入力端の初期電圧レベルを所定レベルに維持させるための初期値設定回路を具備する。
【００３７】
望ましくは、前記第１ないし第４書き込み情報発生回路のそれぞれは、書き込み制御信号を論理演算するＮＡＮＤゲートと、ＮＡＮＤゲートの出力信号を反転させ、その反転された信号を出力する複数のインバータと、ＮＡＮＤゲート及び複数のインバータの出力信号に応答してターンオンされて内部書き込み情報信号を出力する複数の伝送ゲートと、を含む。
【００３８】
望ましくは、第１ないし第４書き込み情報発生回路のうち少なくとも一つは、複数の伝送ゲートの入力端がいずれもグラウンドに連結される。
【００３９】
望ましくは、第１ないし第４書き込み情報発生回路のうち一部は、複数の伝送ゲートのうち一部の入力端がグラウンドに連結され、残りの一部の入力端が所定の内部電圧に連結される。
【００４０】
望ましくは、第１ないし第４書き込み情報発生回路のうち少なくとも一つは、複数の伝送ゲートの入力端がいずれも所定の内部電圧に連結される。
【００４１】
望ましくは、第１ないし第４ラッチ回路のそれぞれは、ラッチ回路の出力信号を反転させて出力するインバータを具備する。
【００４２】
前記技術的課題を達成するための本発明のさらに他の一面によれば、メモリセルアレイと複数のアドレスピン及び複数のデータピンを具備する半導体メモリ装置での入力データマスキング方法が提供される。半導体メモリ装置での入力データマスキング方法は、（ａ）所定の外部入力信号に応答して第１及び第２書き込み命令を含む制御命令を発生する段階と、（ｂ）複数のアドレスピンを通じてロウアドレス信号、カラムアドレス信号及びアドレス組合わせ信号を受信する段階と、（ｃ）複数のデータピンを通じて入力データを受信する段階と、（ｄ）ロウアドレス信号をデコーディングしてメモリセルアレイの該当ワードラインを活性化させる段階と、（ｅ）カラムアドレス信号をデコーディングしてメモリセルアレイの該当カラムセレクトラインを活性化させる段階と、（ｆ）アドレス組合わせ信号に応答して入力データのマスキングを制御するデータマスキング制御信号を発生する段階と、（ｇ）カラムデコーダがデータマスキング制御信号に応答して入力データのうちマスキングされるデータが入力されるカラムセレクトラインをディセーブルさせる段階と、を具備する。
【００４３】
望ましくは、アドレス組合わせ信号は、第２書き込み命令の印加時にアドレスピンに印加される多数のビットのうち一部のビットである。
【発明の効果】
【００４４】
本発明の改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ＦＣＲＡＭ及びこれに対するデータマスキング方法は、アドレス組合わせ信号により書き込みデータのマスキングを制御できる効果がある。
【発明を実施するための最良の形態】
【００４５】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図に提示された同じ参照符号は同じ部分を表す。
【００４６】
図３は本発明の一実施形態による改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ＦＣＲＡＭの内部構成を概略的に表すブロック図である。図３ではＸ１６ ＦＣＲＡＭが例として図示される。
【００４７】
図３のように、ＦＣＲＡＭ ２００はコマンドデコーダ２０１、アドレスバッファ２０２、制御信号発生部２０３、メモリセルアレイ２０４、ロウデコーダ２０５、カラムデコーダ２０６、センスアンプ２０７及び入出力制御回路２０８を具備する。
また、前記ＦＣＲＡＭ ２００はデータ入力バッファ部２０９とデータ出力バッファ部２１０、ＶＷバッファ２１１をさらに具備する。
【００４８】
前記コマンドデコーダ２０１は制御ピン２２１を通じて外部ソースから入力される制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥに応答して第１及び第２書き込み制御命令ＷＲＡ、ＬＡＬを含む複数の制御命令を出力する。
【００４９】
前記アドレスバッファ２０２は、アドレスピン２２２を通じて外部ソースから入力されるロウアドレス及びカラムアドレスをそれぞれ前記ロウデコーダ２０５及び前記カラムデコーダ２０６に伝達する。
【００５０】
ここで、前記アドレスバッファ２０２には前記第１書き込み制御命令ＷＲＡが入力される時、ワードラインを活性化させるための上位アドレスが入力され、前記第２書き込み制御命令ＬＡＬが入力される時、カラムセレクトラインを活性化させるための下位アドレスが入力される。
【００５１】
前記制御信号発生部２０３は前記第１及び第２書き込み制御命令ＷＲＡ、ＬＡＬに応答して制御信号ＣＴＬを活性化させる。この制御信号ＣＴＬによりＤＲＡＭのコア回路である前記ロウデコーダ２０５、前記カラムデコーダ２０６、前記入出力制御回路２０８、前記データ入力バッファ部２０９及び前記データ出力バッファ部２１０などが制御される。
前記ロウデコーダ２０５は前記ロウアドレスをデコーディングして前記メモリセルアレイ２０４の該当ワードラインを活性化させる。前記カラムデコーダ２０６は前記カラムアドレスをデコーディングして前記メモリセルアレイ２０４の該当カラムセレクトラインを活性化させる。
【００５２】
前記センスアンプ２０７は選択されたメモリセルから読出されるデータを感知及び増幅して出力する。
【００５３】
前記入出力制御回路２０８は前記センスアンプ２０７により増幅されたデータを前記データ出力バッファ部２１０に伝達し、前記データ入力バッファ部２０９に入力されたデータを前記メモリセルアレイ２０４に伝達する。
【００５４】
前記データ入力バッファ部２０９にはデータ入出力ピン２２３を通じて書き込まれるデータが入力され、前記データ出力バッファ部２１０は読出されたデータを前記データ入出力ピン２２３を通じて出力する。
【００５５】
前記ＶＷバッファ２１１は前記第２書き込み制御命令ＬＡＬが出力される時、前記アドレスピン２２２を通じて外部ソースから入力される所定のアドレス組合わせ信号によって前記カラムデコーダ２０６に所定のデータマスキング制御信号ＰＶＷ＿ＯＵＴ１、ＰＶＷ＿ＯＵＴ２、ＰＶＷ＿ＯＵＴ３、ＰＶＷ＿ＯＵＴ４を出力する。ここで、前記所定のアドレス組合わせ信号は例えば、アドレスＡ１１〜Ａ１４の組合わせからなりうる。
【００５６】
前記カラムデコーダ２０６は前記データマスキング制御信号ＰＶＷ＿ＯＵＴ１、ＰＶＷ＿ＯＵＴ２、ＰＶＷ＿ＯＵＴ３、ＰＶＷ＿ＯＵＴ４により制御されて書き込みが禁止される所定のカラムセレクトラインをディセーブルさせてデータを書き込ませない。
【００５７】
図４は、図３に示されたＦＣＲＡＭのＶＷバッファ２１１を詳細に表すブロック図である。
図４のように、ＶＷバッファ２１１は入力バッファ及びデコーダ２３１、ＶＷ制御回路２３２及び順序制御回路２３３を具備する。
【００５８】
前記入力バッファ及びデコーダ２３１には、前記第２書き込み制御命令ＬＡＬが出力される時、前記アドレスピン２２２を通じて外部ソースから入力されるアドレス信号のうち所定のアドレス組合わせ信号ＡＤＤ１が入力される。
【００５９】
前記入力バッファ及びデコーダ２３１は前記アドレス組合わせ信号ＡＤＤ１が入力されれば、これをデコーディングして書き込み制御信号ＶＷ０、ＶＷ１を出力する。前記ＶＷ制御回路２３２は前記書き込み制御信号ＶＷ０、ＶＷ１に応答して書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４を出力する。
【００６０】
ここで、前記所定のアドレス組合わせ信号ＡＤＤ１はアドレスＡ１１〜Ａ１４の組合わせ信号でありうる。また、前記書き込み制御信号ＶＷ０、ＶＷ１は上位データＤＱ８〜ＤＱ１５の書き込みを制御するための書き込み制御信号ＵＶＷ０、ＵＶＷ１及び下位データＤＱ０〜ＤＱ７の書き込みを制御するための書き込み制御信号ＬＶＷ０、ＬＶＷ１を含む。
【００６１】
この時、前記アドレスＡ１１、Ａ１２の組合わせ信号は前記書き込み制御信号ＵＶＷ０、ＵＶＷ１を発生するのに使われ、前記アドレスＡ１３、Ａ１４の組合わせ信号は前記書き込み制御信号ＬＶＷ０、ＬＶＷ１を発生するのに使われる。
【００６２】
図４では前記入力バッファ及びデコーダ２３１が前記書き込み制御信号ＵＶＷ０、ＵＶＷ１を発生するのが例として図示される。
【００６３】
前記順序制御回路２３３は所定のアドレス信号ＡＤＤ２に応答して該当データの書き込み順序を決定し、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４及び前記決定された書き込み順序によって前記データマスキング制御信号ＰＶＷ＿ＯＵＴ１、ＰＶＷ＿ＯＵＴ２、ＰＶＷ＿ＯＵＴ３、ＰＶＷ＿ＯＵＴ４を出力する。
【００６４】
前記カラムデコーダ２０６は前記データマスキング制御信号ＰＶＷ＿ＯＵＴ１、ＰＶＷ＿ＯＵＴ２、ＰＶＷ＿ＯＵＴ３、ＰＶＷ＿ＯＵＴ４に応答して書き込みが禁止される該当カラムセレクトラインをディセーブルさせる。
【００６５】
ここで、前記所定のアドレス信号ＡＤＤ２は、前記コマンドデコーダ２０１（図３参照）により第２書き込み制御命令ＬＡＬが出力される時、前記アドレスピン２２２を通じて外部ソースから入力されるアドレス信号である。前記所定のアドレス信号ＡＤＤ２は入力データの書き込み順序を決定するための信号であって、望ましくはアドレスＡ０、Ａ１の組合わせ信号でありうる。
【００６６】
また、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４は連続的に入力されるデータの書き込み及びマスキングに関する情報を表す信号である。
【００６７】
したがって、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４によって連続的に入力されるデータの何番目のビットまで書き込まれるかが決定される。これをより詳細に説明すれば次の通りである。
【００６８】
例えば、データＤ０、Ｄ１、Ｄ２、Ｄ３が入力される時、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４が“１１００”である場合、前記データＤ０、Ｄ１だけ書き込まれて残りのデータＤ３、Ｄ４はマスキングされる。
【００６９】
図５は図４に示されたＶＷ制御回路２３２を詳細に表す回路図の一例である。
図５のように、ＶＷ制御回路２３２は書き込み情報発生回路２４０及び出力回路２５０を具備する。
【００７０】
前記書き込み情報発生回路２４０は書き込み制御信号ＶＷ０、ＶＷ０Ｂ、ＶＷ１、ＶＷ１Ｂの組合わせ信号に応答して内部書き込み情報信号ＣＶＷ１、ＣＶＷ２、ＣＶＷ３、ＣＶＷ４をノードＮＯＤＥ１、ＮＯＤＥ２、ＮＯＤＥ３、ＮＯＤＥ４に出力する。
前記出力回路２５０は前記内部書き込み情報信号ＣＶＷ１、ＣＶＷ２、ＣＶＷ３、ＣＶＷ４を１次反転させて前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４を出力する。
【００７１】
前記書き込み情報発生回路２４０は第１ないし第４書き込み情報発生回路２４１、２４２、２４３、２４４を具備する。
【００７２】
前記第１ないし第４書き込み情報発生回路２４１、２４２、２４３、２４４のそれぞれはＮＡＮＤゲート１１、２１、３１、４１と、インバータ１２、２２、３２、４２及び複数の伝送ゲート１３、２３、２４、３３、３４、４３、４４を含む。
【００７３】
前記ＮＡＮＤゲート１１には書き込み制御信号ＶＷ０Ｂ、ＶＷ１Ｂが入力され、前記ＮＡＮＤゲート２１には書き込み制御信号ＶＷ０、ＶＷ１Ｂが入力される。また、前記ＮＡＮＤゲート３１には書き込み制御信号ＶＷ０Ｂ、ＶＷ１が入力され、前記ＮＡＮＤゲート４１には書き込み制御信号ＶＷ０、ＶＷ１が入力される。
【００７４】
ここで、前記書き込み制御信号ＶＷ０、ＶＷ１は前記入力バッファ及びデコーダ２３１（図４参照）により所定のアドレス組合わせ信号がデコーディングされた結果の信号である。また、ＶＷ０Ｂ及びＶＷ１Ｂは反転された書き込み制御信号を表す。
【００７５】
前記伝送ゲート１３の出力端はそれぞれノードＮＯＤＥ１、ＮＯＤＥ２、ＮＯＤＥ３、ＮＯＤＥ４に一つずつ連結され、入力端はグラウンドに連結される。
【００７６】
前記伝送ゲート２３の出力端はそれぞれノードＮＯＤＥ１、ＮＯＤＥ２、ＮＯＤＥ３に一つずつ連結され、入力端は前記グラウンドに連結される。前記伝送ゲート２４の出力端はノードＮＯＤＥ４に連結され、入力端は内部電圧ＶＤＤに連結される。
【００７７】
また、前記伝送ゲート３３の出力端はそれぞれノードＮＯＤＥ１、ＮＯＤＥ２に一つずつ連結され、入力端は前記グラウンドに連結される。前記伝送ゲート３４の出力端はそれぞれノードＮＯＤＥ３、ＮＯＤＥ４に一つずつ連結され、入力端は前記内部電圧ＶＤＤに連結される。
【００７８】
前記伝送ゲート４３の出力端はノードＮＯＤＥ１に連結され、入力端は前記グラウンドに連結される。前記伝送ゲート４４の出力端はそれぞれノードＮＯＤＥ２、ＮＯＤＥ３、ＮＯＤＥ４に一つずつ連結され、入力端は前記内部電圧ＶＤＤに連結される。
【００７９】
前記ＮＡＮＤゲート１１、２１、３１、４１の出力信号及び前記インバータ１２、２２、３２、４２の出力信号は前記伝送ゲート１３、２３、２４、３３、３４、４３、４４のゲートに入力される。
【００８０】
前記出力回路２５０は第１ないし第４ラッチ回路２５１、２５２、２５３、２５４を具備する。前記第１ないし第４ラッチ回路２５１、２５２、２５３、２５４は前記ノードＮＯＤＥ１、ＮＯＤＥ２、ＮＯＤＥ３、ＮＯＤＥ４に一つずつ連結される。前記第１ないし第４ラッチ回路２５１、２５２、２５３、２５４のそれぞれはインバータ１５及び１６、２５及び２６、３５及び３６、４５及び４６を含む。
【００８１】
また、前記第１ないし第４ラッチ回路２５１、２５２、２５３、２５４のそれぞれは電源入力時、所定の内部制御信号ＰＶＣＣＨに応答して前記ノードＮＯＤＥ１、ＮＯＤＥ２、ＮＯＤＥ３、ＮＯＤＥ４の初期電圧レベルを所定レベルに維持させるための初期値設定回路２５５、２５６、２５７、２５８をさらに具備する。
【００８２】
ここで、前記内部制御信号ＰＶＣＣＨは別途の制御回路（図示せず）により発生される信号である。
【００８３】
前記初期値設定回路２５５、２５６、２５７、２５８のそれぞれは、望ましくはインバータ１７、２７、３７、４７及びＮＭＯＳトランジスタ１８、２８、３８、４８で構成される。前記インバータ１７、２７、３７、４７は前記内部制御信号ＰＶＣＣＨを反転させて前記ＮＭＯＳトランジスタ１８、２８、３８、４８のゲートに出力する。
【００８４】
上記のように構成されたＶＷ制御回路２３２の具体的な動作の一例を説明すれば次の通りである。
【００８５】
まず、前記書き込み制御信号ＶＷ０、ＶＷ１がいずれも“ロー”状態であれば、前記書き込み制御信号ＶＷ０Ｂ、ＶＷ１Ｂはいずれも“ハイ”状態になる。
【００８６】
前記書き込み制御信号ＶＷ０Ｂ、ＶＷ１Ｂがいずれも“ハイ”状態になるにつれて、前記ＮＡＮＤゲート１１だけが“ロー”信号を出力し、残りの前記ＮＡＮＤゲート２１、３１、４１は“ハイ”信号を出力する。
【００８７】
前記ＮＡＮＤゲート１１の出力が“ロー”になるにつれて前記伝送ゲート１３だけがターンオンされ、残りの前記伝送ゲート２３、２４、３３、３４、４３、４４はターンオフ状態になる。
【００８８】
したがって、前記書き込み制御信号ＶＷ０、ＶＷ１がいずれも“ロー”状態である時は、前記第１書き込み情報発生回路２４１によってのみ前記内部書き込み情報信号ＣＶＷ１、ＣＶＷ２、ＣＶＷ３、ＣＶＷ４が出力される。
【００８９】
前記伝送ゲート１３がターンオンされるにつれて前記ノードＮＯＤＥ１、ＮＯＤＥ２、ＮＯＤＥ３、ＮＯＤＥ４に“ロー”の前記内部書き込み情報信号ＣＶＷ１、ＣＶＷ２、ＣＶＷ３、ＣＶＷ４がそれぞれ出力される。
【００９０】
前記第１ないし第４ラッチ回路２５１、２５２、２５３、３５４のそれぞれは前記内部書き込み情報信号ＣＶＷ１、ＣＶＷ２、ＣＶＷ３、ＣＶＷ４を反転させて“ハイ”の前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４を出力する。
【００９１】
ここで、前記第１ないし第４書き込み情報発生回路２４１、２４２、２４３、２４４は入力端が前記内部電圧ＶＤＤに連結される伝送ゲート２４、３４、４４の数と、入力端が前記グラウンドに連結される伝送ゲート１３、２３、３３、４３の数とがそれぞれ異なるために、前記第１ないし第４書き込み情報発生回路２４１、２４２、２４３、２４４のそれぞれにより出力される前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４は相異なる。
【００９２】
したがって、前記第１ないし第４書き込み情報発生回路２４１、２４２、２４３、２４４のうちいずれの書き込み情報発生回路がターンオンされるかによって前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４は変化する。これをより具体的に説明すれば表１の通りである。
【００９３】
【表１】
2004310989.tif 000003
【００９４】
前記表１のように、前記書き込み制御信号ＶＷ０、ＶＷ１が‘００’である時は前記第１書き込み情報発生回路２４１がターンオンされ、‘０１’である時は前記第２書き込み情報発生回路２４２がターンオンされる。また、前記書き込み制御信号ＶＷ０、ＶＷ１が‘１０’である時は前記第３書き込み情報発生回路２４３がターンオンされ、‘１１’である時は前記第４書き込み情報発生回路２４４がターンオンされる。
【００９５】
前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４は前記順序制御回路２３３（図４参照）に入力される。前記順序制御回路２３３は所定のアドレス信号ＡＤＤ２に応答して連続的に入力されるデータの書き込み順序を決定する。
【００９６】
また、前記順序制御回路２３３は前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４及び前記決定された書き込み順序によってカラムデコーダ２０６に制御信号ＰＶＷ＿ＯＵＴ１、ＰＶＷ＿ＯＵＴ２、ＰＶＷ＿ＯＵＴ３、ＰＶＷ＿ＯＵＴ４を出力する。
【００９７】
ここで、前記カラムデコーダ２０６は、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４の値によって入力されるデータのうち所定ビットのデータだけ書き込まれるようにし、残りのデータはマスキングされるようにする。
【００９８】
例えば、‘Ｄ０、Ｄ１、Ｄ２、Ｄ３’のデータが入力されると仮定すれば、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４が‘１１１１’である場合は、前記‘Ｄ０、Ｄ１、Ｄ２、Ｄ３’のデータがいずれも書き込まれる。また、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４が‘１１１０’である場合は、前記‘Ｄ０、Ｄ１、Ｄ２’のデータだけ書き込まれ、‘１１００’である場合は、‘Ｄ０、Ｄ１’のデータだけ書き込まれ、‘１０００’である場合は、‘Ｄ０’のデータだけ書き込まれる。
【００９９】
したがって、前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４がそれぞれ‘１１１０’、‘１１００’、‘１０００’であれば、‘Ｄ３’、‘Ｄ２、Ｄ３’、‘Ｄ１、Ｄ２、Ｄ３’のデータがそれぞれマスキングされる。
【０１００】
図６は図４に示されたＶＷ制御回路２３２を詳細に表す回路図の他の一例である。
図６に示されたＶＷ制御回路２３２の構成及び具体的な動作は図５で説明したものと同一なので省略する。
【０１０１】
ただし、図６に示されたＶＷ制御回路２３２と図５に示されたＶＷ制御回路２３２とは２つの差異点を有する。
【０１０２】
第１の差異点は、前記伝送ゲート１３、２３、２４、３３、３４、４３、４４とは反対に、伝送ゲート５３、６３、７３、８３の入力端が前記内部電圧ＶＤＤに連結され、伝送ゲート６４、７４、８４の入力端が前記グラウンドに連結されたことである。
【０１０３】
第２の差異点は、前記第１ないし第４ラッチ回路２５１、２５２、２５３、２５４のそれぞれが前記インバータ１５、２５、３５、４５の出力信号を反転させて前記書き込み情報信号ＰＶＷ１、ＰＶＷ２、ＰＶＷ３、ＰＶＷ４をそれぞれ出力するインバータ１９、２９、３９、４９をさらに含むことである。
【０１０４】
図７は図３に示されたＦＣＲＡＭ２００の主要入出力信号に対するタイミングチャートである。
図７のように、ＦＣＲＡＭ２００はＤＤＲ ＳＤＲＡＭとは違ってデータ書き込みのために第１及び第２書き込み制御命令ＷＲＡ、ＬＡＬが使われ、これを表に表せば次の通りである。
【０１０５】
【表２】
2004310989.tif 000004
【０１０６】
前記表２で“ＢＡ”はバンクアドレスであり、“ＵＡ”は上位アドレス、すなわち、ワードラインを活性化させるためのアドレスであり、“ＬＡ”は下位アドレス、すなわち、カラムセレクトラインを活性化させるためのアドレスである。また、“ＬＶＷ０”及び“ＬＶＷ１”は入力データＤＱ０〜ＤＱ７の書き込みを制御する信号であり、“ＵＶＷ０”及び“ＵＶＷ１”は入力データＤＱ８〜ＤＱ１５の書き込みを制御する信号である。
【０１０７】
また、図７で、“ＤＥＳＬ（ｄｅｖｉｃｅ ｄｅｓｅｌｅｃｔ）”は制御命令が入力されていない区間を表す。
【０１０８】
ここで、前記書き込み制御信号ＶＷＯ、ＶＷ１の状態によるデータ書き込み制御の一例を表で表せば次の通りである。
【０１０９】
【表３】
2004310989.tif 000005
【０１１０】
前記表３のように、本発明の一実施形態によるＦＣＲＡＭ２００ではデータ入力バッファ部２０９に入力されるデータのうち所定ビットのデータだけ書き込まれ、連続的に入力される残りのデータの書き込みが禁止される。これをより詳細に説明すれば次の通りである。
【０１１１】
図７のように、書き込み制御のための所定のアドレス組合わせ信号は前記第２書き込み制御命令ＬＡＬが出力される時、前記ＶＷバッファ２１１（図３参照）に入力される。前記所定のアドレス組合わせ信号は前記表２に表示されたようにアドレスＡ１１〜Ａ１４により入力される。
【０１１２】
前記ＶＷバッファ２１１は前記アドレス組合わせ信号をデコーディングして前記書き込み制御信号ＬＶＷ０、ＬＶＷ１、ＵＶＷ０、ＵＶＷ１を発生させ、入力されるデータの書き込み順序を決定し、書き込み禁止如何によって前記カラムデコーダ２０６を制御する。前記カラムデコーダ２０６は前記ＶＷバッファ２１１により制御されて該当データの書き込みを制御する。
【０１１３】
図７では、最初の第２書き込み制御命令ＬＡＬが出力される時、前記ＶＷバッファ２１１に入力されるアドレス組合わせ信号により発生される前記書き込み制御信号ＵＶＷが最初の２ワードだけ書き込まれるように制御する書き込み情報を含み、前記書き込み制御信号ＬＶＷが最初の１ワードだけ書き込まれるように制御する書き込み情報を含むことが図示される。
【０１１４】
したがって、前記データＤＱ８〜ＤＱ１５は最初の２ワードである“Ｄ０”、“Ｄ１”だけ書き込まれ、連続的に入力される残りのデータが書き込み禁止される。
【０１１５】
また、前記データＤＱ０〜ＤＱ７は最初の１ワードである“Ｄ０”だけ書き込まれ、連続的に入力される残りのデータが書き込み禁止される。
【０１１６】
図７で分かるように、本発明による改善されたデータ書き込み制御回路を有するＦＣＲＡＭ２００はＤＱＭピンなしに所定のアドレス組合わせ信号を使用してデータの書き込みを制御できる。
【０１１７】
図８は本発明が適用される４ビットプリフェッチ方式ＦＣＲＡＭの一部であるデータ入力回路及びメモリセルアレイを概略的に表すブロック図である。
図８のように、４ビットプリフェッチ方式ＦＣＲＡＭの一部であるデータ入力回路３１０はデータ入力バッファ３１１、第１ないし第４データレジスタ３１２、３１３、３１４、３１５及び第１ないし第４書き込みドライバ３１６、３１７、３１８、３１９を具備する。
【０１１８】
前記データ入力バッファ３１１はデータ入出力ピンからデータＤＩＮを入力し、内部クロックＣＬＫに同期して一連のデータＰＤＩＮを出力する。前記第１ないし第４データレジスタ３１２、３１３、３１４、３１５は前記データＰＤＩＮを第１ないし第４データＤＱ＿ＩＮ１、ＤＱ＿ＩＮ２、ＤＱ＿ＩＮ３、ＤＱ＿ＩＮ４に区分してそれぞれ保存する。前記第１ないし第４書き込みドライバ３１６、３１７、３１８、３１９は前記第１ないし第４データレジスタ３１２、３１３、３１４、３１５のそれぞれに一つずつ連結されて前記第１ないし第４データＤＱ＿ＩＮ１、ＤＱ＿ＩＮ２、ＤＱ＿ＩＮ３、ＤＱ＿ＩＮ４をそれぞれ第１ないし第４データライン（図示せず）に出力する。
【０１１９】
図８のように４ビットプリフェッチ方式ＦＣＲＡＭはデータパスが４つにそれぞれ分離されており、メモリセルアレイのバンク３２０も第１ないし第４カラムブロック３２１、３２２、３２３、３２４に分離されている。結局、各パスを通じて入力される前記第１ないし第４データＤＱ＿ＩＮ１、ＤＱ＿ＩＮ２、ＤＱ＿ＩＮ３、ＤＱ＿ＩＮ４が前記第１ないし第４カラムブロック３２１、３２２、３２３、３２４にそれぞれ一つずつ書き込まれる。
【０１２０】
図９は図８に示されたデータ入力回路の主要入出力信号についてのタイミングチャートである。
【０１２１】
図９で、“ＤＱＳＳ”はデータストロボ信号ＤＱＳとクロック信号ＣＬＫ間のマージンを表す信号であり、“ＰＤＳＤ”は前記データストロボ信号が別途のバッファ（図示せず）を通じてバッファリングされた信号である。
【０１２２】
また、“ＰＤＩＮ”は入力データＤＩＮが前記データ入力バッファ３１１を通じてバッファリングされた信号であり、“ＰＣＬＫ”はクロック信号ＣＬＫが別途のクロックバッファ（図示せず）によりバッファリングされた信号である。前記データストロボ信号のバッファリング信号ＰＤＳＤにおいて“Ａ”区間は無効データ区間である。図９で、“ＣＳＬｉ”はｉ番目のカラムセレクトラインイネーブル信号であり、“ＣＳＬｊ”はｊ番目のカラムセレクトラインイネーブル信号である。また、“ＣＳＬｋ”はｋ番目のカラムセレクトラインイネーブル信号を、“ＣＳＬｌ”はｌ番目のカラムセレクトラインイネーブル信号をそれぞれ表す。
【０１２３】
図９のように、前記カラムセレクトラインイネーブル信号ＣＳＬｉ、ＣＳＬｊ、ＣＳＬｋ、ＣＳＫｌは同一クロックに同期されてイネーブルされる。前記入力データＤＩＮは前記第１ないし第４データＤＱ＿ＩＮ１、ＤＱ＿ＩＮ２、ＤＱ＿ＩＮ３、ＤＱ＿ＩＮ４に分離されてそれぞれ他のデータ入力パスを通じて入力され、前記カラムセレクトラインイネーブル信号ＣＳＬｉ、ＣＳＬｊ、ＣＳＬｋ、ＣＳＫｌがイネーブルされる時、前記第１ないし第４カラムブロック３２１、３２２、３２３、３２４にそれぞれ書き込まれる。
【０１２４】
前記のように、本発明の一実施形態による４ビットプリフェッチ方式のＦＣＲＡＭは、前記第１ないし第４データＤＱ＿ＩＮ１、ＤＱ＿ＩＮ２、ＤＱ＿ＩＮ３、ＤＱ＿ＩＮ４のためのデータパスが相互独立的であるために、前記第１ないし第４データＤＱ＿ＩＮ１、ＤＱ＿ＩＮ２、ＤＱ＿ＩＮ３、ＤＱ＿ＩＮ４それぞれの書き込み制御が容易に行われる。
【０１２５】
また、本発明の一実施形態による４ビットプリフェッチ方式のＦＣＲＡＭは、前記ＶＷ制御回路２３２が前記伝送ゲート１３、２３、２４、３３、３４、４３、４４よりなって、前記ＶＷバッファ２１１の内部回路が簡素化される長所がある。
【０１２６】
このような本発明の効果は後述する比較例を通じてさらに明らかになる。
【比較例】
【０１２７】
図１０は本発明と比較される２ビットプリフェッチ方式ＦＣＲＡＭの一部であるデータ入力回路及びメモリセルアレイを概略的に表すブロック図である。
【０１２８】
図１０のように、２ビットプリフェッチ方式ＦＣＲＡＭの一部であるデータ入力回路４１０はデータ入力バッファ４１１と、第１及び第２データレジスタ４１２、４１３と、第１及び第２書き込みドライバ４１４、４１５と、を具備する。
【０１２９】
前記データ入力バッファ４１１はデータ入出力ピンからデータＤＩＮを入力し、内部クロックＣＬＫに同期されて一連のデータＰＤＩＮを出力する。前記第１及び第２データレジスタ４１２、４１３は前記データＰＤＩＮを偶数及び奇数データＤＱ＿ＥＶＥＮ、ＤＱ＿ＯＤＤに区分してそれぞれ保存する。前記第１及び第２書き込みドライバ４１４、４１５は前記第１及び第２データレジスタ４１２、４１３のそれぞれに一つずつ連結されて前記偶数及び奇数データＤＱ＿ＥＶＥＮ、ＤＱ＿ＯＤＤをそれぞれ偶数及び奇数データライン（図示せず）に出力する。
【０１３０】
図１０のように、２ビットプリフェッチ方式ＦＣＲＡＭはデータパスが２つにそれぞれ分離されており、メモリセルアレイのバンク４２０も偶数及び奇数カラムブロック４２１、４２２に分離されている。結局、各パスを通じて入力される前記偶数及び奇数データＤＱ＿ＥＶＥＮ、ＤＱ＿ＯＤＤが前記偶数及び奇数カラムブロック４２１、４２２にそれぞれ書き込まれる。
【０１３１】
図１１は、図１０に示されたデータ入力回路の主要入出力信号についてのタイミングチャートである。
図１１で、“ＤＱＳＳ”、“ＰＤＳＤ”、“ＰＤＩＮ”、“ＤＩＮ”、“ＰＣＬＫ”、“ＣＳＬｉ”、“ＣＳＬｊ”及び“Ａ”の具体的な説明は前述したものと同一なので省略する。
【０１３２】
図１１のように、カラムセレクトラインイネーブル信号ＣＳＬｉ、ＣＳＬｊは相異なるクロックに同期されてイネーブルされる。前記入力データＤＩＮは前記偶数及び奇数データＤＱ＿ＥＶＥＮ、ＤＱ＿ＯＤＤに分離されてそれぞれ他のデータ入力パスを通じて入力され、前記カラムセレクトラインイネーブル信号ＣＳＬｉ、ＣＳＬｊがイネーブルされる時、前記偶数及び奇数カラムブロック４２１、４２２にそれぞれ書き込まれる。これをより詳細に説明すれば次の通りである。
【０１３３】
図１１で、入力データＤＩＮとして“Ｄ０〜Ｄ３”が入力される時、“Ｄ０”が偶数データＤＱ＿ＥＶＥＮに、“Ｄ１”が奇数データＤＱ＿ＯＤＤにそれぞれ配置される場合、“Ｄ２”は“Ｄ０”に連続して偶数データＤＱ＿ＥＶＥＮに配置され、“Ｄ３”は“Ｄ１”に連続して奇数データＤＱ＿ＯＤＤに配置される。
【０１３４】
図１２は本発明によるＶＷバッファについての比較例を表す図である。
図１２のように、ＶＷバッファ４３０は入力バッファ及びデコーダ４３１、制御回路４３２及びバーストカウンタ４３３を具備する。
【０１３５】
前記入力バッファ及びデコーダ４３１は所定のアドレス組合わせ信号ＡＤＤが入力されれば、これをデコーディングして所定の書き込み制御信号を出力する。前記制御回路４３２は前記書き込み制御信号に応答して所定のデータが書き込みまたは書き込み禁止されるように所定のカラムデコーダ制御信号を出力する。
【０１３６】
前記バーストカウンタ４３３は１サイクルの偶数及び奇数データの書き込みが完了する度にカウントし、そのカウント情報を前記制御回路４３２に出力する。これをさらに詳細に説明すれば次の通りである。前記制御回路４３２により最初の偶数及び奇数データＤ０、Ｄ１（図１１参照）の書き込みのためのカラムデコーダ制御信号が出力される時、前記バーストカウンタ４３３がカウントしてそのカウント情報を前記制御回路４３２に出力して、最初の偶数及び奇数データＤ０、Ｄ１の書き込みが完了したことを知らせる。
【０１３７】
前記制御回路４３２は前記カウント情報に応答して第２の偶数及び奇数データＤ２、Ｄ３の書き込みのためのカラムデコーダ制御信号を出力する。
【０１３８】
前記のように、偶数及び奇数データの書き込みが前記バーストカウンタ４３３のカウント情報によって順次に制御されるので、図１２に図示されなかったが、比較例のＶＷバッファ４３０は次のサイクルで使われる書き込み制御信号を保存する臨時記憶装置をさらに必要とする。
【０１３９】
前記比較例のＶＷバッファ４３０はバーストカウンタ及び臨時記憶装置を別途に具備しなければならず、前記制御回路４３２は複雑な論理回路よりなるために、ＦＣＲＡＭの面積が広まり、ＦＣＲＡＭの内部回路が複雑になる短所がある。
【０１４０】
図１２に示された前記ＶＷバッファ４３０と違って、例えば、図４に図示されかつ説明された本発明のＶＷバッファ２１１はバーストカウンタ及び臨時記憶装置を必要とせず、ＶＷ制御回路２３２が伝送ゲートを具備する。しかし、前記ＶＷバッファ２１１は相対的に簡単な構造で入力されるデータの書き込みを制御する。
【０１４１】
以上、本発明の実施形態を説明したが、これは例示的なものに過ぎず、本技術分野の当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【０１４２】
本発明の改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ＦＣＲＡＭ及びこれに対するデータマスキング方法によれば、複雑な回路を必要とせずに書き込みデータのマスキングを制御するので、データマスキング機能の追加によりＦＣＲＡＭが大きくなることを防止できる。
【図面の簡単な説明】
【０１４３】
【図１】一般的なデータ書き込み制御機能を有するＤＤＲ ＳＤＲＡＭの内部構成を概略的に表すブロック図である。
【図２】図１に示されたＤＤＲ ＳＤＲＡＭの主要入出力信号についてのタイミングチャートである。
【図３】本発明の一実施形態による改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ＦＣＲＡＭの内部構成を概略的に表すブロック図である。
【図４】図３に示された本発明によるＦＣＲＡＭのＶＷバッファを詳細に表すブロック図である。
【図５】図４に示された本発明によるＶＷ制御回路を詳細に表す回路図の一例を示す図である。
【図６】図４に示された本発明によるＶＷ制御回路を詳細に表す回路図の他の一例を示す図である。
【図７】図３に示された本発明によるＦＣＲＡＭの主要入出力信号についてのタイミングチャートである。
【図８】本発明が適用される４ビットプリフェッチ方式ＦＣＲＡＭのデータ入力回路及びメモリセルアレイを概略的に表すブロック図である。
【図９】図８に示された本発明によるデータ入力回路の主要入出力信号についてのタイミングチャートである。
【図１０】２ビットプリフェッチ方式のＦＣＲＡＭのデータ入力回路及びメモリセルアレイを概略的に表すブロック図である。
【図１１】図１０に示されたデータ入力回路の主要入出力信号についてのタイミングチャートである。
【図１２】ＶＷバッファについての比較例を表す図である。
【符号の説明】
【０１４４】
２００    ＦＣＲＡＭ
２０１    コマンドデコーダ
２０２    アドレスバッファ
２０３    制御信号発生部
２０４    メモリセルアレイ
２０５    ロウデコーダ
２０６    カラムデコーダ
２０７    センスアンプ
２０８    入出力制御回路
２０９    データ入力バッファ部
２１０    データ出力バッファ部
２１１    ＶＷバッファ
２２１    制御ピン
２２２    アドレスピン
２２３    データ入出力ピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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