(57)【要約】【課題】入力されたアナログ信号をΔΣ変調部１２で、所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングして１ビット信号に変換し、その１ビット信号をデジタルフィルタ部１３で前記所望とするサンプリング周波数のマルチビット信号に変換するようにしたデルタシグマ型マルチビットＡ／Ｄコンバータ１１において、広帯域の信号に対応可能とする。【解決手段】前記デジタルフィルタ部１３を２ｂｉｔデコーダ１８と、ローパスフィルタ１９とを備えて構成し、２ｂｉｔデコーダ１８が、前記１ビット信号を２ビットずつ纏めてマルチビット信号に変換する。したがって、ＬＰＦ１９へのクロックＣＫ２は、ΔΣ変調部１２へのクロックＣＫ１を、分周回路２０において、１／２に分周した信号とすることができ、広帯域の信号に対応するにあたって、クロック周波数を１／２に抑えることができ、容易に対応することができる。【選択図】  図１
2004247930.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングし、１ビット信号に変換するデルタシグマ変調部と、前記デルタシグマ変調部からの１ビット信号を前記所望とするサンプリング周波数のマルチビット信号に変換するためのデコード部およびローパスフィルタ部を有するデジタルフィルタ部とを備えて構成されるデルタシグマ型マルチビットＡ／Ｄコンバータにおいて、
前記デコード部における１ビット信号からマルチビット信号への変換処理を、予め定める複数ｎ（ｎは２以上の整数）のビット単位に纏めて行うことを特徴とするデルタシグマ型マルチビットＡ／Ｄコンバータ。
【請求項２】
ｎ＝２とするとき、前記デコード部は、
前記１ビット信号を１ビット分遅延する遅延器と、
前記遅延器の入出力データが入力されるＡＮＤゲートと、
前記遅延器の入出力データが入力されるＮＯＲゲートと、
前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ＡＮＤゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記ＮＯＲゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成されることを特徴とする請求項１記載のデルタシグマ型マルチビットＡ／Ｄコンバータ。
【請求項３】
前記ローパスフィルタ部は、前記デコード部からの入力データをラッチする第１のラッチ回路と、前記第１のラッチ回路からのデータをラッチする第２のラッチ回路と、前記第２のラッチ回路からの出力に予め定める係数を乗算する係数器と、前記係数器での乗算結果を前記第１のラッチ回路からのデータに加算して前記第２のラッチ回路へ出力する加算器とを備えて構成されるフィルタブロックを１または複数段備えて成り、
前記デコード部ならびに第２のラッチ回路をｎチャネル分設け、かつ前記第２のラッチ回路の入力側および出力側ならびに前記第１のラッチ回路の入力側にスイッチ素子をそれぞれ設けるとともに、前記最終段のフィルタブロックの出力側に、出力ラッチ回路を前記ｎチャネル分設け、
前記第１および第２のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、各チャネルのスイッチ素子および出力ラッチ回路を、前記デルタシグマ変調部の１／ｎの周波数で、かつ相互に位相が１／ｎ周期だけずれたサンプリングクロックで駆動することで、各チャネル間で前記係数器ならびに前記第１のラッチ回路および加算器を共用することを特徴とする請求項１記載のデルタシグマ型マルチビットＡ／Ｄコンバータ。
【請求項４】
前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、後段装置の有するサンプリング周波数Ｆｓｄに対して、ｆｃ≦Ｆｓｄ／２となるように設定することを特徴とする請求項２または３記載のデルタシグマ型マルチビットＡ／Ｄコンバータ。
【請求項５】
前記請求項１〜４の何れか１項に記載のデルタシグマ型マルチビットＡ／Ｄコンバータを光ピックアップのサーボ用として使用する光ディスク記録／再生装置であって、
前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、前記光ピックアップの高次共振周波数ｆｏより低く設定することを特徴とする光ディスク記録／再生装置。
【請求項６】
１ビット信号を所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリング方法において、
前記１ビット信号を予め定める複数のビット単位に纏めるステップと、
纏められた前記複数のビット当りの“１”の数を計数するステップと、
前記計数の結果に対応したマルチビット信号値を選択するステップと、
前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含むことを特徴とするダウンサンプリング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦１ビット信号にオーバーサンプリングした後、前記所望とするサンプリング周波数のマルチビット信号に変換するようにしたデルタシグマ型マルチビットＡ／Ｄコンバータおよびそれを光ピックアップのサーボ系に用いる光ディスク記録／再生装置に関し、また前記１ビット信号からマルチビット信号へのダウンサンプリングの方法に関する。
【０００２】
【従来の技術】
アナログ入力信号をマルチビットデジタル信号に変換するＡ／Ｄコンバータにおいて、高速で高精度のものは高コストであり、そこで以下の非特許文献１で示唆されていたように、最近注目されているΔΣ変調を用いて、上記のように、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦１ビット信号（ＰＤＭ（パルス密度変調）信号）にオーバーサンプリングした後、前記所望とするサンプリング周波数のマルチビット信号に変換することで、低コストに、前記高速で高精度なマルチビットＡ／Ｄコンバータが実現されている。
【０００３】
また、前記ΔΣ変調を用いることで、
１．回路の簡素化
２．前記のように回路が簡単になることで低消費電力
３．ノイズ・シェイピングの効果によって高ＳＮ比
４．高サンプリングによる高速変換
５．Ａ／Ｄ変換時の微分誤差が小さい
６．ローパスフィルタにアンチエリアシング・フィルタを兼用できる
等の利点もある。
【０００４】
そして、ΔΣ変調部から出力された１ビット信号をマルチビット信号に変換する手段としては、デジタルフィルタ部内のデコード部で、１ビット信号をマルチビットのデータに変換し、ローパスフィルタ部を通過させて高域のノイズ成分を取り除き、マルチビットのデジタル信号とするのが一般的である。
【０００５】
図６は、典型的な従来技術のデルタシグマ型マルチビットＡ／Ｄコンバータ１の概略的構成を示すブロック図である。このＡ／Ｄコンバータ１は、大略的に、ΔΣ変調部２と、デジタルフィルタ部３とから構成されている。ΔΣ変調部２では、入力されたアナログ信号は、アナログ積分器４において積分された後、１ビット量子化器５においてサンプリングクロックＣＫ毎に前記１ビット信号に変換され、前記デジタルフィルタ部３へ出力される。また、得られた１ビット信号は、１ビットＤ／Ａコンバータ６においてアナログ信号に変換され、減算器７において入力アナログ信号から減算され、こうして前記ΔΣ変調が実現される。
【０００６】
前記１ビット信号は、１ｏｒ０（ＨｏｒＬ）の２値で表され、これを＋１（正の最大値）と−１（負の最大値）との２値のデジタルコードに割当て、前記デジタルフィルタ部３に与えられる。デジタルフィルタ部３内では、デコーダ８において、前記サンプリングクロックＣＫに従い、前記１ビット信号はマルチビットのデジタル信号にデコードされ、さらにローパスフィルタ９においてデータ処理され、外部に出力される。
【０００７】
なお、本発明に類似した構成として、以下の２件の先行技術を挙げることができる。これらの先行技術と本発明との対比は、説明の便宜上、発明の実施の形態にて行う。
【０００８】
【非特許文献１】
黒田  徹著：１ビットＡＤコンバータの試作
（ラジオ技術ＳＥＰ．１９８７，ｐ３７〜４４）
【０００９】
【特許文献１】
特開平５−２１８８０１号公報（公開日：平成５年８月２７日）
【００１０】
【特許文献２】
特開昭６２−２６９４２３号公報（公開日：昭和６２年１１月２１日）
【００１１】
【発明が解決しようとする課題】
上述のように構成されるＡ／Ｄコンバータ１では、ΔΣ変調部２とデジタルフィルタ部３とを同期させるために同じクロック信号を用いる必要があり、ΔΣ変調部２のサンプリングクロックＣＫをデジタルフィルタ部３のクロックに使用している。そして、前記サンプリングクロックＣＫ毎に、前記マルチビットのデジタル信号がローパスフィルタ９から出力される。このため、広帯域の信号のＡ／Ｄ変換が必要な場合、それに見合う高いサンプリング周波数が必要となり、その結果デジタルフィルタ部３のクロックも同時に高くしなければならず、該デジタルフィルタ部３のフリップフロップなどのセットアップタイムやホールドタイムの減少によって、不安定となり易いという問題がある。すなわち、このＡ／Ｄコンバータ１では、サンプリングクロックＣＫはデジタルフィルタ部３の最大動作速度の制約を受けることになる。
【００１２】
本発明の目的は、広帯域の信号に対応することができるデルタシグマ型マルチビットＡ／Ｄコンバータおよびそれを用いる光ディスク記録／再生装置ならびにダウンサンプリング方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングし、１ビット信号に変換するデルタシグマ変調部と、前記デルタシグマ変調部からの１ビット信号を前記所望とするサンプリング周波数のマルチビット信号に変換するためのデコード部およびローパスフィルタ部を有するデジタルフィルタ部とを備えて構成されるデルタシグマ型マルチビットＡ／Ｄコンバータにおいて、前記デコード部における１ビット信号からマルチビット信号への変換処理を、予め定める複数ｎ（ｎは２以上の整数）のビット単位に纏めて行うことを特徴とする。
【００１４】
上記の構成によれば、１ビット信号（ＰＤＭ信号）は、“１”の密度で信号振幅を表すので、デルタシグマ変調部で入力アナログ信号を一旦オーバーサンプリングして得られた１ビット信号を、デジタルフィルタ部のデコード部において、複数のｎビット単位に纏めた場合、“１”の個数によって、その単位のデータの重みを表すことができ、その重みの種類のマルチビット信号を設定し、前記“１”の個数に対応したマルチビット信号を出力することで、概略的にＡ／Ｄ変換を行うことができる。
【００１５】
ここで、従来のように、１ビット信号を纏めることなくそのままマルチビット信号に変換した場合、１ビット信号に対応するマルチビット信号は、最大値と最小値との２種類になるのに対して、本発明では、たとえばｎ＝２の場合に３種類（“１，１”（“Ｈ，Ｈ”）の時は前記最大値の“１”、“０，０”（“Ｌ，Ｌ”）の時は前記最小値の“−１”、“０，１”（“Ｌ，Ｈ”）または“１，０”（“Ｈ，Ｌ”）の時は中間値の“０”）、ｎ＝３の場合に４種類、ｎ＝４の場合に５種類となる。しかしながら、該デジタルフィルタ部のローパスフィルタ部において、前記デコード部からのマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行い、実際に出力すべき精細なマルチビット信号を求めると、複数段の前記ローパスフィルタ部で行われる係数を乗算した帰還処理等によって、フィルタ処理するマルチビット信号が、従来のような２種類であっても、本発明のような３種類以上であっても、処理後の前記実際に出力される精細なマルチビット信号は、同じデータとなって問題はない。
【００１６】
一方、前記デルタシグマ変調部とデジタルフィルタ部とを同期させるにあたって、ローパスフィルタ部のクロック信号は、デコード部においてデータが前記複数ｎビット単位に纏められているので、デルタシグマ変調部のサンプリングクロックに対して、周波数が１／ｎ、かつ位相が同期した信号とすればよい。したがって、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【００１７】
なお、ＤＣ帯域が不要であれば、前記ローパスフィルタ部をバンドパスフィルタとしても差し支えない。
【００１８】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータでは、ｎ＝２とするとき、前記デコード部は、前記１ビット信号を１ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるＡＮＤゲートと、前記遅延器の入出力データが入力されるＮＯＲゲートと、前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ＡＮＤゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記ＮＯＲゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成されることを特徴とする。
【００１９】
上記の構成によれば、ｎ＝２とすると、デコード部は、１ビット信号を２ビットずつ纏めてマルチビット信号にデコードするので、前記１ビット信号を１ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるＡＮＤゲートと、前記遅延器の入出力データが入力されるＮＯＲゲートとを備えることで、前記“１，１”と、“０，０”と、“０，１”または“１，０”との３種類のデータの何れであるのかを判定することができる。
【００２０】
そして、それらのデータをマルチビット信号にデコードして出力するにあたって、前記マルチビット信号のビット数をｍとするとき、たとえばｍ＋１個のダイオードを並列に設け、ＡＮＤゲートの出力が最上位ビットを除く下位側のｍ−１個のダイオードを介して出力され、これに対してＮＯＲゲートの出力は、最上位ビットのダイオードを介して出力されるとともに、前記ＡＮＤゲート側の最下位ビットに設けられるダイオードとワイヤードＯＲの関係となる該ＮＯＲゲート側の最下位ビットのダイオードを介して出力される。
【００２１】
これによって、たとえばｍ＝８の場合、“１，１”の入力に対しては“０１１１１１１１”が出力され、“０，０”の入力に対しては“１００００００１”が出力され、“０，１”または“１，０”の入力に対しては“００００００００”が出力されることになる。こうして、前記デコード部を具体的に構成することができる。なお、各ビットの出力には、必要に応じて、負荷抵抗を設けてもよい。
【００２２】
さらにまた、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータでは、前記ローパスフィルタ部は、前記デコード部からの入力データをラッチする第１のラッチ回路と、前記第１のラッチ回路からのデータをラッチする第２のラッチ回路と、前記第２のラッチ回路からの出力に予め定める係数を乗算する係数器と、前記係数器での乗算結果を前記第１のラッチ回路からのデータに加算して前記第２のラッチ回路へ出力する加算器とを備えて構成されるフィルタブロックを１または複数段備えて成り、前記デコード部ならびに第２のラッチ回路をｎチャネル分設け、かつ前記第２のラッチ回路の入力側および出力側ならびに前記第１のラッチ回路の入力側にスイッチ素子をそれぞれ設けるとともに、前記最終段のフィルタブロックの出力側に、出力ラッチ回路を前記ｎチャネル分設け、前記第１および第２のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、各チャネルのスイッチ素子および出力ラッチ回路を、前記デルタシグマ変調部の１／ｎの周波数で、かつ相互に位相が１／ｎ周期だけずれたサンプリングクロックで駆動することで、各チャネル間で前記係数器ならびに前記第１のラッチ回路および加算器を共用することを特徴とする。
【００２３】
上記の構成によれば、ローパスフィルタ部のクロック周波数をデルタシグマ変調部のサンプリングクロックに対して１／ｎに抑えることができのであるけれども、該ローパスフィルタ部の能力が高く、デルタシグマ変調部のサンプリングクロックに追従できる場合には、第１および第２のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、一方、第２のラッチ回路を、ｎチャネル分設ける。
【００２４】
そして、前記第１のラッチ回路の入力側にｎチャネルのデコード部にそれぞれ対応したスイッチ素子を設け、かつ前記第２のラッチ回路の入力側および出力側にスイッチ素子をそれぞれ設けるとともに、最終段のフィルタブロックの出力側に出力ラッチ回路をそれぞれのチャネル分設けて、これらを前記デルタシグマ変調部の１／ｎの周波数で、かつ相互に位相が１／ｎ周期だけずれたサンプリングクロックで駆動する。
【００２５】
したがって、デジタルフィルタ処理のための係数器を各チャネル間で時分割で使用し、加算器およびシフタで構成され、前記ローパスフィルタ部において格段のチップ面積を消費する係数器のチップ面積を略１／ｎに縮小することができる。また、第１のラッチ回路や、係数を乗算した結果を帰還する加算器も単一個とし、これによってもまた、チップ面積を縮小することができる。
【００２６】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、後段装置の有するサンプリング周波数Ｆｓｄに対して、ｆｃ≦Ｆｓｄ／２となるように設定することを特徴とする。
【００２７】
上記の構成によれば、後段装置において、そのサンプリング周波数Ｆｓｄの１／２以上の周波数成分をカットして、折り返し雑音を無くすアンチ・エリアジング・フィルタを、前記ローパスフィルタ部で兼用することができ、前記後段装置におけるアンチ・エリアジング・フィルタを削減し、コストを大幅に削減することができる。
【００２８】
さらにまた、本発明の光ディスク記録／再生装置は、前記のデルタシグマ型マルチビットＡ／Ｄコンバータを光ピックアップのサーボ用として使用する光ディスク記録／再生装置であって、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、前記光ピックアップの高次共振周波数ｆｏより低く設定することを特徴とする。
【００２９】
上記の構成によれば、光ピックアップの高次共振の影響を少なくすることができる。
【００３０】
また、本発明のダウンサンプリング方法は、１ビット信号を所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリング方法において、前記１ビット信号を予め定める複数のビット単位に纏めるステップと、纏められた前記複数のビット当りの“１”の数を計数するステップと、前記計数の結果に対応したマルチビット信号値を選択するステップと、前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含むことを特徴とする。
【００３１】
上記の構成によれば、１ビット信号（ＰＤＭ信号）は、“１”の密度で信号振幅を表すので、一旦オーバーサンプリングして得られた１ビット信号などの高いサンプリング周波数の１ビット信号から、所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリングを行うにあたって、先ず前記１ビット信号を予め定める複数のビットずつに纏めて分割し、次にその纏められた前記複数のビット当りの“１”の数を計数する。これによって、前記“１”の密度（比率）すなわちその纏められた１ビット信号の重みが求められることになり、続いて、その計数の結果に対応したマルチビット信号値を選択することで、入力された１ビット信号を概略的にマルチビット信号に変換することができる。さらに、そのマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行うことで、実際に出力すべき精細なマルチビット信号が求められる。
【００３２】
したがって、１ビット信号からマルチビット信号に変換するデコード部に比べて、ローパスフィルタ部のサンプリングクロックを、前記１ビット信号をｎビット単位に纏める場合、周波数が１／ｎ、かつ位相が同期した信号とすればよい。したがって、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【００３３】
なお、ＤＣ帯域が不要であれば、前記ローパスフィルタ部をバンドパスフィルタとしても差し支えない。
【００３４】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図５に基づいて説明すれば、以下のとおりである。
【００３５】
図１は、本発明の実施の一形態のデルタシグマ型マルチビットＡ／Ｄコンバータ１１の概略的構成を示すブロック図である。このＡ／Ｄコンバータ１１は、大略的に、ΔΣ変調部１２と、デジタルフィルタ部１３とから構成されている。ΔΣ変調部１２では、入力されたアナログ信号は、アナログ積分器１４において積分された後、１ビット量子化器１５においてサンプリングクロックＣＫ１毎に前記１ビット信号に変換され、前記デジタルフィルタ部１３へ出力される。また、得られた１ビット信号は、１ビットＤ／Ａコンバータ１６においてアナログ信号に変換され、減算器１７において入力アナログ信号から減算されて負帰還され、こうして１ビット信号の平均値電圧が常にアナログ入力信号に追従するようになり、前記ΔΣ変調が実現される。
【００３６】
注目すべきは、本発明では、前記デジタルフィルタ部１３は、２ｂｉｔデコーダ１８と、ローパスフィルタ１９と、分周回路２０とを備えて構成されることである。前記１ビット信号は、１ｏｒ０（ＨｏｒＬ）の２値で表されるデジタルコードであり、それを本実施の形態では、２ｂｉｔデコーダ１８は、２ｂｉｔ単位にまとめ、３値にデコードを行った後、マルチビットのデータに変換し、ローパスフィルタ１９に入力する。ローパスフィルタ１９は、入力されたマルチビットのデジタル信号をデータ処理し、外部へ出力する。
【００３７】
したがって、前記ローパスフィルタ１９のサンプリングクロックおよび２ｂｉｔデコーダ１８からローパスフィルタ１９への出力クロックＣＫ２は、サンプリングクロックＣＫ１の１／２の周波数であり、このためこのデジタルフィルタ部１３には、前記サンプリングクロックＣＫ１を１／２に分周してこれらに与える分周回路２０が設けられている。
【００３８】
ここで、ローパスフィルタ１９のカットオフ周波数は、サンプリングクロックに依存するけれども、後述する該ローパスフィルタ１９の係数を変更することで、前記サンプリングクロックをＣＫ２に低下させても、前記カットオフ周波数等の濾波特性を維持することができる。
【００３９】
したがって、広帯域の信号のＡ／Ｄ変換が必要な場合に、オーバーサンプリングに、それに見合う高いサンプリング周波数ＣＫ１が必要となり、その結果デジタルフィルタ部１３のクロック周波数も同時に高くしなければならなくても、ローパスフィルタ１９のサンプリング周波数ＣＫ２は低くすることができ、フリップフロップのセットアップタイムやホールドタイムを充分に確保し、安定性を高めることができる。こうして、サンプリングクロックＣＫ１はローパスフィルタ１９の最大動作速度の制約を受けず、広帯域の信号に対応することができるデルタシグマ型マルチビットＡ／Ｄコンバータを実現することができる。
【００４０】
図２に、本発明の回路と従来の回路とのノイズスペクトラム特性を示す。ローパスフィルタ１９，９のサンプリング周波数として、５ＭＨｚしか確保できない場合の例を示しており、図２（ｂ）で示す従来の回路では、ΔΣ変調部１２のサンプリング周波数も、５ＭＨｚとしている。これに対して、図２（ａ）で示す本発明の回路では、サンプリング周波数を１０ＭＨｚとしている。ΔΣ変調部１２，２へ入力するアナログ信号は、３ｋＨｚで，−３０ｄＢＶのレベルとしている。
【００４１】
これらの図２（ａ）と図２（ｂ）とを比較して明らかなように、本発明の回路では、ノイズフロアが３〜５ｄＢ程度低下していることが理解される。
【００４２】
以下に、図３を参照して、前記２ｂｉｔデコーダ１８の基本動作を説明する。ΔΣ変調部１２からは、サンプリングクロックＣＫ１に従い、１ｏｒ０の２値で表される１ｂｉｔ信号が出力される。２ｂｉｔデコーダ１８では、この２値のデジタル信号を、先ず２クロック単位で区切り、２ｂｉｔの信号にデコードする。つまり、サンプリングクロックＣＫ１の２クロック分を２ｂｉｔの信号に置き換える。この２ｂｉｔの信号で表現できる値は、００ｂ，０１ｂ，１０ｂ、１１ｂの４種類であるが、１ｂｉｔ信号はパルスの粗密でアナログ信号を表す方式であるので、重みで考えると、０１ｂと１０ｂとは同じ重みを持ち、３値の情報に整理できる。このため、２ｂｉｔデコーダ１８は、表１のような関係を持つデコード回路を用いて、１ｂｉｔ信号をデコードする。
【００４３】
【表１】
2004247930.tif 000003
【００４４】
次に、そのデコードした重み信号を、マルチビットのデータに変換し、ローパスフィルタ１９に与える。すなわち、１ｂｉｔ信号を２ｂｉｔ単位でシリアル／パラレル変換する。表２に、１ｂｉｔ信号からマルチビット信号までの変換の様子の一例を示す。この表２の例では、マルチビット信号は８ｂｉｔであり、使用するデータ値は、０１１１１１１１ｂと、００００００００ｂと、１０００００００ｂとの３つであり、それぞれ前記２ｂｉｔ単位の１ｂｉｔ信号では、１１ｂと、１０ｂおよび０１ｂと、００ｂとに対応する。また、前記マルチビット信号を１６進で表すと、７Ｆｈと、００ｈと、８１ｈとなる。
【００４５】
【表２】
2004247930.tif 000004
【００４６】
図４は、前記表２のような８ｂｉｔのマルチビット信号を作成する２ｂｉｔデコーダ１８の具体的な一構成例を示すブロック図である。この２ｂｉｔデコーダ１８は、前記１ビット信号を１ビット分遅延する遅延器５１と、前記遅延器５１の入出力データが入力されるＡＮＤゲート５２と、前記遅延器５１の入出力データが入力されるＮＯＲゲート５３と、相互に並列に設けられて各ビットのマルチビット信号を出力するダイオードＤ０１，Ｄ０２；Ｄ１〜Ｄ７と、負荷抵抗Ｒ０〜Ｒ７とを備えて構成されている。
【００４７】
上述のように、この２ｂｉｔデコーダ１８は、１ビット信号を２ビットずつ纏めてマルチビット信号にデコードするので、前記１ビット信号を１ビット分遅延する遅延器５１と、前記遅延器５１の入出力データが入力されるＡＮＤゲート５２およびＮＯＲゲート５３とを備えることで、前記“１，１”と、“０，０”と、“０，１”または“１，０”との３種類のデータの何れであるのかを判定することができる。
【００４８】
そして、それらのデータをマルチビット信号にデコードして出力するにあたって、前記のようにダイオードＤ０１，Ｄ０２；Ｄ１〜Ｄ７を並列に設け、ＡＮＤゲート５２の出力が最上位ビットを除く下位側のダイオードＤ０１，Ｄ１〜Ｄ６を介して出力され、これに対してＮＯＲゲート５３の出力は、最上位ビットのダイオードＤ７を介して出力されるとともに、前記ＡＮＤゲート５２側の最下位ビットに設けられるダイオードＤ０１とワイヤードＯＲの関係となる該ＮＯＲゲート５３側の最下位ビットのダイオードＤ０２を介して出力される。
【００４９】
これによって、前記表２で示すように、“１，１”の入力に対しては“０１１１１１１１”が出力され、“０，０”の入力に対しては“１００００００１”が出力され、“０，１”または“１，０”の入力に対しては“００００００００”が出力されることになる。
【００５０】
なお、各ビットの出力に設けられている負荷抵抗Ｒ０〜Ｒ７は、必要に応じて設けられればよい。
【００５１】
そして、このようにして粗くＡ／Ｄ変換して得られた前記３種類のデータは、ローパスフィルタ１９において、後述するように繰返しフィルタリング処理されることで、精細なマルチビット信号に変換される。
【００５２】
ここで、従来のように、１ビット信号を纏めることなくそのままマルチビット信号に変換した場合、１ビット信号に対応するマルチビット信号は、最大値と最小値との２種類になるのに対して、本発明では、上述のように、たとえばｎ＝２の場合に３種類（“１，１”（“Ｈ，Ｈ”）の時は前記最大値の“１”、“０，０”（“Ｌ，Ｌ”）の時は前記最小値の“−１”、“０，１”（“Ｌ，Ｈ”）または“１，０”（“Ｈ，Ｌ”）の時は中間値の“０”）、ｎ＝３の場合に４種類、ｎ＝４の場合に５種類となる。しかしながら、デジタルフィルタ部１３のローパスフィルタ１９において、前記２ｂｉｔデコーダ１８からのマルチビット信号の周波数帯域を所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行い、実際に出力すべき精細なマルチビット信号を求めると、複数段の前記ローパスフィルタ１９で行われる係数を乗算した帰還処理等によって、フィルタ処理するマルチビット信号が、従来のような２種類であっても、本発明のような３種類以上であっても、処理後の前記実際に出力される精細なマルチビット信号は、同じデータとなって問題はない。
【００５３】
また、上述の例では、ＣＫ１：ＣＫ２＝２：１、すなわち１ｂｉｔ信号を２ｂｉｔ単位に纏めてシリアル／パラレル変換しているけれども、任意のｎｂｉｔ単位に纏められてもよい。ｎ＝３の例を表３に、ｎ＝４の例を表４に示す。前述のように１ｂｉｔ信号は“１”の密度で信号振幅を表すので、ｎビット単位中の“１”の個数により重み付けをして、下記の表に従いデコードし、マルチビットのデータに置換える。
【００５４】
ここで、端数の場合のコード変換は、比率を正しく設定するこが重要である。また、重みの正の最大値として、必ずしも“＋１”を割付ける必要はなく、表３のｎ＝３において、＋０．９９９とすれば、最大のダイナミックレンジが少し狭まるだけで、前記端数を生じなくすることができる。
【００５５】
【表３】
2004247930.tif 000005
【００５６】
【表４】
2004247930.tif 000006
【００５７】
図５は、上述のように構成されるＡ／Ｄコンバータ１１の一使用例である光ディスク記録／再生装置のサーボ回路２１の電気的構成を示すブロック図である。このサーボ回路２１は、光ピックアップ２２のフォーカシングやトラッキングを制御する。先ず、前記光ピックアップ２２で得られた信号は、プリアンプ２３に入力されて情報信号が再生されるとともに、前記フォーカシングやトラッキングのサーボに使用するエラー信号が作成される。前記エラー信号は、前記アナログ信号として、Ａ／Ｄコンバータ２４に入力される。
【００５８】
このＡ／Ｄコンバータ２４は、図１のＡ／Ｄコンバータ１１を基本とするものであるが、このＡ／Ｄコンバータ２４では、前記ローパスフィルタ部１３の能力が高く、デルタシグマ変調部１２のサンプリングクロックＣＫ１に追従できる構成である。そして、前記２ｂｉｔデコーダ１８によるサンプリングクロックＣＫ２への１／２の周波数低下分を、前記ΔΣ変調部１２および２ｂｉｔデコーダ１８を２チャネル設けることで使用している。
【００５９】
すなわち、前記ΔΣ変調部１２は、参照符１２１，１２２で示すように、並列に２チャネル設けられ、同様に前記２ｂｉｔデコーダ１８も、参照符１８１，１８２で示すように、並列に２チャネル設けられている。しかしながら、注目すべきは、このサーボ回路２１では、前記ローパスフィルタ１９に対応するフィルタブロックは、参照符１９１，１９２，１９３，１９４で示すように４段設けているけれども、所望とするフィルタ処理を実現するのに必要な段数が直列に設けられているだけで、前記ΔΣ変調部１２１および２ｂｉｔデコーダ１８１と、ΔΣ変調部１２２および２ｂｉｔデコーダ１８２とで、これらのフィルタブロック１９１〜１９４は時間分割で使用されて、共用されることである。前記フィルタブロックは、前記所望とするフィルタ処理が実現できるのであれば、前記４段よりも少なくてもよく、所望とするフィルタ処理が実現できないのであれば、実現できるように、５段以上設けられてもよい。
【００６０】
フィルタブロック１９１は、前記２ｂｉｔデコーダ１８１，１８２からの入力データをラッチする第１のラッチ回路Ｌ１と、前記第１のラッチ回路Ｌ１からのデータをラッチする第２のラッチ回路Ｌ２１，Ｌ２２と、前記第１のラッチ回路Ｌ１の入力側に設けられるスイッチ素子ＳＷ１１，ＳＷ１２と、前記第２のラッチ回路Ｌ２１，Ｌ２２からの出力に予め定める係数を乗算する係数器Ｈと、前記係数器Ｈでの乗算結果を前記第１のラッチ回路Ｌ１からのデータに加算して前記第２のラッチ回路Ｌ２１，Ｌ２２へ出力する加算器Ｍと、前記第２のラッチ回路Ｌ２１，Ｌ２２の入力側および出力側にそれぞれ設けられるスイッチ素子ＳＷ２１，ＳＷ２２；ＳＷ３１，ＳＷ３２とを備えて構成される。残余のフィルタブロック１９２〜１９４も、このフィルタブロック１９１と同様に構成されている。
【００６１】
一方、各フィルタブロック１９１〜１９４に共通に、１／２の分周回路Ａと、インバータＢとが設けられている。また、最終段のフィルタブロック１９４の出力側には、２つの出力ラッチ回路Ｌ３１，Ｌ３２が設けられており、該最終段のフィルタブロック１９４からの出力が共通に入力される。
【００６２】
周波数Ｆｓの外部からの前記サンプリングクロックＣＫ１は、２つのΔΣ変調部１２１，１２２および２ｂｉｔデコーダ１８１，１８２に共通に与えられるとともに、前記第１のラッチ回路Ｌ１および第２のラッチ回路Ｌ２１，Ｌ２２に与えられて、これらの回路のサンプリング（ラッチ動作）に使用される。
【００６３】
これに対して、前記分周回路Ａにおいて、１／２に分周された周波数Ｆｓ／２の前記サンプリングクロックＣＫ２は、一方の２ｂｉｔデコーダ１８１と、それに対応したスイッチ素子ＳＷ１１，ＳＷ２１，ＳＷ３１および出力ラッチ回路Ｌ３１に与えられる。また、前記インバータＢにおいて、前記サンプリングクロックＣＫ２を反転したサンプリングクロック／ＣＫ２は、他方の２ｂｉｔデコーダ１８２と、それに対応したスイッチ素子ＳＷ１２，ＳＷ２２，ＳＷ３２および出力ラッチ回路Ｌ３２に与えられる。
【００６４】
したがって、前記サンプリングクロックＣＫ１がアクティブとなったタイミングで２ｂｉｔデコーダ１８１から出力されたマルチビットのデータは、サンプリングクロックＣＫ２がアクティブのハイレベルであると、スイッチ素子ＳＷ１１を介して第１のラッチ回路Ｌ１にラッチされ、スイッチ素子ＳＷ２１を介して第２のラッチ回路Ｌ２１にラッチされる。その後、スイッチ素子ＳＷ３１を介して係数器Ｈに入力され、予め定める係数Ｋが乗算されて、加算器Ｍによって前記第１のラッチ回路Ｌ１からの出力に加算される。こうして、最終のデータは、前記第２のラッチ回路Ｌ２１にラッチされる。同様のことが残余のフィルタブロック１９２〜１９４で行われ、フィルタ処理されたデータが、最終段のフィルタブロック１９４から、前記サンプリングクロックＣＫ２に応答して、出力ラッチ回路Ｌ３１にラッチされ、次のサンプリングクロックＣＫ２による更新タイミングまで保持される。
【００６５】
同様に、前記サンプリングクロックＣＫ１がアクティブとなったタイミングで２ｂｉｔデコーダ１８２から出力されたマルチビットのデータは、サンプリングクロック／ＣＫ２がアクティブのハイレベルであると、スイッチ素子ＳＷ１２を介して第１のラッチ回路Ｌ１にラッチされ、スイッチ素子ＳＷ２２を介して第２のラッチ回路Ｌ２２にラッチされる。その後、スイッチ素子ＳＷ３２を介して係数器Ｈに入力され、予め定める係数Ｋが乗算されて、加算器Ｍによって前記第１のラッチ回路Ｌ１からの出力に加算される。こうして得られたフィルタ処理されたデータは、最終段のフィルタブロック１９４から、前記サンプリングクロック／ＣＫ２に応答して、出力ラッチ回路Ｌ３２にラッチされ、次のサンプリングクロック／ＣＫ２による更新タイミングまで、保持される。
【００６６】
したがって、サンプリングクロックＣＫ１の周波数Ｆｓの１／２の周波数で、相互に位相が１／２周期だけずれたサンプリングクロックＣＫ２，／ＣＫ２を用いて、上述のように係数器Ｈを時分割で使用することで、該係数器Ｈを共用することができる。これによって、加算器およびシフタで構成され、前記ローパスフィルタ部１３において格段のチップ面積を消費する該係数器Ｈのチップ面積を略１／２に縮小することができる。
【００６７】
また、２ｂｉｔデコーダ１８１側と、２ｂｉｔデコーダ１８２側とで、第１のラッチ回路Ｌ１および加算器Ｍを共用しているので、さらにチップ面積を縮小することができる。
【００６８】
前記２つの出力ラッチ回路Ｌ３１，Ｌ３２からの出力は、たとえば前記光ピックアップ２２のフォーカシングとトラッキングとに、それぞれ使用される。この図５では、１系統しか図示していないけれども、前記出力ラッチ回路Ｌ３１，Ｌ３２からの出力を用いたサーボ動作を、以下に説明する。前記出力ラッチ回路Ｌ３１，Ｌ３２からのマルチビットのデータは、サーボ信号処理ＤＳＰ２５に入力され、信号処理が施されて制御量データに演算される。前記制御量データは、Ｄ／Ａコンバータ２６においてアナログ信号に変換され、アナログドライバ２７で増幅されてピックアップアクチュエータ２８が駆動される。こうして光ディスク記録／再生装置におけるデジタルサーボループが形成される。
【００６９】
ここで、前記フィルタブロック１９１〜１９４のカットオフ周波数ｆｃは、前記光ピックアップ２２の高次共振周波数ｆｏより低く設定されている。前記光ピックアップ２２では、ピックアップアクチュエータ２８が機械的な振動を起こし、共振を生じる。この共振には、一般的に低次共振と高次共振とがあり、低次共振の周波数は、数十Ｈｚ程度であり、サーボによって押さえ込むことができ、問題になることはない。
【００７０】
しかしながら、光ピックアップ２２の構造上、高次共振の大きいピックアップでは、高次共振の影響で、共振周波数付近のゲインが上がってゲイン余裕が少なくなった状態となり、エラー信号の高域成分ノイズ等で励振され、発振することがある。発振が生じると、ディスクのＲＦ信号が読み取れず、エラーレートの増加を招き、正常な記録／書込みができなくなる。
【００７１】
そこで、前記のようにフィルタブロック１９１〜１９４のカットオフ周波数ｆｃを、前記光ピックアップ２２の高次共振周波数ｆｏより低く設定することで、光ピックアップ２２の高次共振の影響を少なくすることができる。
【００７２】
一方、サーボ系はループを形成しており、系を安定にするためには、各部分で起こる信号遅延を最小にすることが必要になる。前記位相遅れが大きくなると、発振や制動不足による不安定が生じ、対応策として、通常、位相補正回路を用いて、サーボループ系の位相余裕、ゲイン余裕の確保が行われる。
【００７３】
ところが、この１ビットＡ／Ｄコンバータは、前記位相遅れが少ないので、位相余裕およびゲイン余裕を確保することが容易になる。すなわち、Ａ／Ｄの変換速度に着目すると、たとえばＦｓ＝１０ＭＨｚ、Ｆｓ／２＝５ＭＨｚであり、この場合、前記フィルタブロック１９１〜１９４および出力ラッチ回路Ｌ３１，Ｌ３２は、２００ｎｓｅｃ毎にＡＤ変換したデータを出力する。一方、上記のようなサーボループにおいて、ＡＤ変換遅れ＝位相余裕、ゲイン余裕の減少になる。しかしながら、上述のようなオーバーサンプリングを用いたデルタシグマ型マルチビットＡ／Ｄコンバータは、変換遅れが非常に少なく、たとえば図５の例では、２ｂｉｔデコーダ１８１，１８２、フィルタブロック１９１〜１９４および出力ラッチ回路Ｌ３１，Ｌ３２による６クロック程度である。
【００７４】
これに対して、従来では、光ディスクのサーボには、逐次比較型のＡ／Ｄコンバータが用いられており、その変換速度は、取出すデータのビット数に応じて異なる。たとえば、１６ビットの場合で、理論的な最小値は、１６＋１＝１７クロックとなり、Ｆｓ＝５ＭＨｚ（本発明ではＦｓ／２に相当）の場合で、１７×２００＝３．４μｓｅｃとなる。一方、本発明では、６×２００＝１．２μｓｅｃであり、その差は２．２μｓｅｃとなる。
【００７５】
したがって、１０ＭＨｚの周波数に対する位相遅れの差は、（２．２／１００）＊３６０＝８ｄｅｇとなる。この数値は、逐次比較型の理論的な最高速度での試算によるものであり、逐次比較型では、入力側にサンプルホールド回路が必要になり、遅れ時間はもっと大きくなる。
【００７６】
こうして、本発明のＡ／Ｄコンバータ２１では、一般的に光ディスクサーボ系に必要な位相余裕およびゲイン余裕の確保が容易になり、安定に動作させることができ、該光ディスクサーボに最も適したＡ／Ｄコンバータと言うことができる。
【００７７】
また、図５には、前記図６で示す従来のＡ／Ｄコンバータ１を用いた場合のサーボループを仮想線で示す。従来のＡ／Ｄコンバータ１では、プリアンプ２３からのエラー信号は、先ずアンチ・エリアジング・フィルタ３１に入力され、後段装置であるサーボ信号処理ＤＳＰ２５の有するサンプリング周波数Ｆｓｄに対して、ｆｃ≦Ｆｓｄ／２となるカットオフ周波数ｆｃ以下の成分が濾波される。これは、前記サーボ信号処理ＤＳＰ２５のサンプリング周波数Ｆｓｄの１／２以上の周波数成分をカットして、折り返し雑音を無くすためである。その後、前記エラー信号は、前記Ａ／Ｄコンバータ１（逐次比較型）に入力され、マルチビット信号に変換されて前記サーボ信号処理ＤＳＰ２５に入力される。
【００７８】
これに対して、本発明では、前記フィルタブロック１９１〜１９４のカットオフ周波数ｆｃはまた、ｆｃ≦Ｆｓｄ／２となるように設定される。前記サンプリング周波数Ｆｓｄは、たとえば１００ｋＨｚであり、この場合カットオフ周波数ｆｃは５０ｋＨｚ以下に選ばれる。
【００７９】
これによって、前記サーボ信号処理ＤＳＰ２５に入力されるマルチビット信号には、前記５０ｋＨｚより高い成分は無くなり、前記アンチ・エリアジング・フィルタ３１を、前記前記ローパスフィルタ部１３で兼用することができ、後段装置におけるアンチ・エリアジング・フィルタ３１を削減し、コストを大幅に削減することができる。
【００８０】
なお、本発明に類似した構成として、たとえば特開平５−２１８８０１号公報を挙げることができる。この先行技術は、オーバーサンプリングされた信号をマルチビットに変換する際に、動作速度を低減するために、信号を間引くフィルタである。この先行技術でも、重みを導入しているけれども、相互に連続する３個の１ビット信号における”１”の数を重みとし、それを係数と乗算してマルチビット信号を作成しているのに対して、本発明では、２ｂｉｔデコーダ１８において、１ビット信号を２個ずつに区切って、対応するマルチビットデータを作成し、その後にフィルタ処理を行うので、サンプリング周波数Ｆｓの１／２の周波数でデータを出力し、全く異なる構造のデコーダである。以下に、この特開平５−２１８８０１号との作用効果を詳しく説明する。
（１）要約には“  ・・３つの連続するデータ・・・  ”の記載があり、Ａ，Ｂ，Ｃの３個のシリアルデータを制御回路に入力し、Ｆｓを１／２に落とす構造である。したがって、本発明と類似しているが、上述のように、本発明は、Ｆｓを１／２落とすための手段として、Ａ，Ｂの２個のデータを用いている。よって重みを算出するアルゴリズムが全く異なる。
（２）また、上述のように、先行技術は、Ａ，Ｂ，Ｃの３個のシリアルデータでＦｓを１／２に落とす構造であるのに対して、本発明は、３個のシリアルデータであればＦｓを１／３に落とすことができるので、アルゴリズムが全く異なる。
（３）本発明は、図５で示すように、時分割で複数のＡＤＣを処理する機能があるのに対して、先行技術は、時分割機能が無く、ＡＤＣとアキュムレータとが対になる構造で、時間当りの演算量を半分にするのが目的である。
（４）先行技術の明細書の第００１１段落には、“３個のデータが２回入力・・・”とあるのに対して、本発明は２個のデータを重みに置換えて、デジタルフィルタに入力しているので、構造が異なる。また、ＲＯＭやスケラーを持っておらず基本的な構造が異なる。
（５）先行技術では、制御論理部で、図２に（重み０）、（重み２）を発生する回路が記載されているが、制御論理部はこれだけでは構成できず、回路規模としては大きい。これに対して、本発明の重みを発生する回路は、前記図４で示すように、非常に簡単なロジック回路構成である。
【００８１】
また、特開昭６２−２６９４２３号公報には、デルタシグマ変調回路において、積分器の信号電圧を抑えるために、量子化出力を３値でフィードバックすることが示されているけれども、本発明は、マルチビット出力で、そのマルチビット出力の選択を３値で行うものであり、この先行技術も本発明とは全く異なるものである。
【００８２】
また、上述の例では、ＣＫ１とＣＫ２との周波数の比率、すなわちデコードするデータのビット数ｎは、２：１を例として説明しているけれども、デジタルフィルタ部１３の対応可能なサンプリング周波数に対応して、適宜選択されればよい。さらにまた、本発明を実現するために必要なローパスフィルタ部１９は、次数、回路構成に関係なく、どのような形式でも適用することができる。また、ＤＣ帯域が不要であれば、バンドパスフィルタで構成されてもよい。
【００８３】
【発明の効果】
本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングし、１ビット信号に変換するデルタシグマ変調部と、前記デルタシグマ変調部からの１ビット信号を前記所望とするサンプリング周波数のマルチビット信号に変換するためのデコード部およびローパスフィルタ部を有するデジタルフィルタ部とを備えて構成されるデルタシグマ型マルチビットＡ／Ｄコンバータにおいて、前記デコード部における１ビット信号からマルチビット信号への変換処理を、予め定める複数ｎのビット単位に纏めて行う。
【００８４】
それゆえ、前記デルタシグマ変調部とデジタルフィルタ部とを同期させるにあたって、ローパスフィルタ部のクロック信号は、デコード部においてデータが前記複数ｎビット単位に纏められているので、デルタシグマ変調部のサンプリングクロックに対して、周波数が１／ｎ、かつ位相が同期した信号とすればよく、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【００８５】
または、前記ローパスフィルタ部が従来と同じ周波数のクロックに追従可能な場合は、デルタシグマ変調部のサンプリング周波数をｎ倍とし、たとえば図２（ｂ）で示す従来の回路に対して、図２（ａ）で示すように、ノイズフロアを低下させることができる。
【００８６】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、ｎ＝２とするとき、前記デコード部を、前記１ビット信号を１ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるＡＮＤゲートと、前記遅延器の入出力データが入力されるＮＯＲゲートと、前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ＡＮＤゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記ＮＯＲゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成する。
【００８７】
それゆえ、前記デコード部を具体的に構成することができる。
【００８８】
さらにまた、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、ローパスフィルタ部の能力が高く、デルタシグマ変調部のサンプリングクロックに追従できる場合には、デコード部からの入力データをラッチする第１のラッチ回路と、前記第１のラッチ回路からのデータをラッチする第２のラッチ回路とには前記デルタシグマ変調部と等しいサンプリングクロックを与え、一方、この第２のラッチ回路を、ｎチャネル分設ける。そして、第１のラッチ回路の入力側、第２のラッチ回路の入力側および出力側にスイッチ素子をそれぞれ設けるとともに、最終段のフィルタブロックの出力側に出力ラッチ回路をそれぞれのチャネル分設けて、これらを前記デルタシグマ変調部の１／ｎの周波数で、かつ相互に位相が１／ｎ周期だけずれたサンプリングクロックで駆動する。
【００８９】
それゆえ、デジタルフィルタ処理のための係数器を各チャネル間で時分割で使用し、加算器およびシフタで構成され、前記ローパスフィルタ部において格段のチップ面積を消費する係数器のチップ面積を略１／ｎに縮小することができる。加えて、前記第１のラッチ回路および加算器も共用し、さらにチップ面積を縮小することができる。
【００９０】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、後段装置の有するサンプリング周波数Ｆｓｄに対して、ｆｃ≦Ｆｓｄ／２となるように設定する。
【００９１】
それゆえ、後段装置において、そのサンプリング周波数Ｆｓｄの１／２以上の周波数成分をカットして、折り返し雑音を無くすアンチ・エリアジング・フィルタを、前記ローパスフィルタ部で兼用することができ、前記後段装置におけるアンチ・エリアジング・フィルタを削減し、コストを大幅に削減することができる。
【００９２】
さらにまた、本発明の光ディスク記録／再生装置は、以上のように、前記のデルタシグマ型マルチビットＡ／Ｄコンバータを光ピックアップのサーボ用として使用する光ディスク記録／再生装置であって、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、前記光ピックアップの高次共振周波数ｆｏより低く設定する。
【００９３】
それゆえ、光ピックアップの高次共振の影響を少なくすることができる。
【００９４】
また、本発明のダウンサンプリング方法は、以上のように、１ビット信号を所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリング方法において、前記１ビット信号を予め定める複数のビット単位に纏めるステップと、纏められた前記複数のビット当りの“１”の数を計数するステップと、前記計数の結果に対応したマルチビット信号値を選択するステップと、前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含む。
【００９５】
それゆえ、１ビット信号からマルチビット信号に変換するデコード部に比べて、ローパスフィルタ部のサンプリングクロックを、前記１ビット信号をｎビット単位に纏める場合、周波数が１／ｎ、かつ位相が同期した信号とすればよく、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデルタシグマ型マルチビットＡ／Ｄコンバータの概略的構成を示すブロック図である。
【図２】本発明の回路と従来の回路とのノイズスペクトラム特性を示すグラフである。
【図３】図１で示すＡ／Ｄコンバータにおける２ｂｉｔデコーダの基本動作を説明するための波形図である。
【図４】表２のような８ｂｉｔのマルチビット信号を作成する２ｂｉｔデコーダの具体的な一構成例を示すブロック図である。
【図５】図１で示すＡ／Ｄコンバータの一使用例である光ディスク記録／再生装置のサーボ回路の電気的構成を示すブロック図である。
【図６】典型的な従来技術のデルタシグマ型マルチビットＡ／Ｄコンバータの概略的構成を示すブロック図である。
【符号の説明】
１１    Ａ／Ｄコンバータ
１２；１２１，１２２    ΔΣ変調部
１３    デジタルフィルタ部
１４    アナログ積分器
１５    １ビット量子化器
１６    １ビットＤ／Ａコンバータ
１７    減算器
１８；１８１，１８２    ２ｂｉｔデコーダ
１９    ローパスフィルタ
２０    分周回路
２１    サーボ回路
２２    光ピックアップ
２３    プリアンプ
２４    Ａ／Ｄコンバータ
５１    遅延器
５２    ＡＮＤゲート
５３    ＮＯＲゲート
１９１〜１９４    フィルタブロック
Ａ    分周回路
Ｂ    インバータ
Ｄ０１，Ｄ０２；Ｄ１〜Ｄ７    ダイオード
Ｌ１    第１のラッチ回路
Ｌ２１，Ｌ２２    第２のラッチ回路
Ｌ３１，Ｌ３２    出力ラッチ回路
Ｈ    係数器
Ｍ    加算器
Ｒ０〜Ｒ７    負荷抵抗
ＳＷ１１，ＳＷ１２；ＳＷ２１，ＳＷ２２；ＳＷ３１，ＳＷ３２  スイッチ素子
【図１】
2004247930.tif 000007
【図２】
2004247930.tif 000008
【図３】
2004247930.tif 000009
【図４】
2004247930.tif 000010
【図５】
2004247930.tif 000011
【図６】
2004247930.tif 000012