(57)【要約】【課題】後続のフッ酸洗浄処理による侵食、変形を確実に防止する二重サイドウォール構造の半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して位置するゲート電極と、ゲート電極の側壁を覆う二重サイドウォールとを備え、二重サイドウォールは、ゲート電極の側壁に位置し当該ゲート電極の高さよりも低い第１サイドウォールと、前記第１サイドウォールの全面と第１サイドウォールから突出するゲート電極の上部側壁とを連続的に被覆する耐フッ酸性の第２サイドウォールとにより構成される。【選択図】  図２
2004273559.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して位置するゲート電極と、
前記ゲート電極の側壁を覆う二重サイドウォールと
を備え、前記二重サイドウォールは、
ゲート電極の側壁に位置し、当該ゲート電極の高さよりも低い第１サイドウォールと、
前記第１サイドウォールの全面と、前記第１サイドウォールから突き出るゲート電極の上部側壁とを連続的に被覆する耐フッ酸性の第２サイドウォールと
により構成されることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極および半導体基板を覆う、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を、前記ゲート電極の上部側壁が露出するまでエッチング除去し、前記ゲート電極の側壁に前記ゲート電極の高さよりも低い第１サイドウォールを形成する工程と、
前記第１サイドウォールの全面と、前記ゲート電極の上部側壁とを連続的に被覆する耐フッ酸性の第２サイドウォールを形成して二重サイドウォールを構成する工程と、
前記半導体基板をフッ酸系の処理液で洗浄する工程と
を含む半導体装置の製造方法。
【請求項３】
前記洗浄後に、前記半導体基板上に選択エピタキシャル成長でせり上げソース・ドレインを形成する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記洗浄後に、前記半導体基板上にシリサイドを形成する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板に前記二重サイドウォールをマスクとしてソース・ドレインを形成する工程をさらに含み、前記シリサイドは、洗浄後に前記半導体基板のソース・ドレイン上に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、二重サイドウォール構造を有するＭＯＳ型半導体デバイスとその作製方法に関する。
【０００２】
【従来の技術】
微細なＣＭＯＳデバイスの作製工程において、一般にゲート電極を形成し、ゲート電極の側壁に絶縁膜によるサイドウォールを形成した後、接触抵抗を下げるためにソース・ドレイン領域にシリサイドを形成する。シリサイドの形成に先立って、ソース・ドレイン上に存在する自然酸化膜や熱酸化膜を洗浄除去する前処理が行われる。
【０００３】
サイドウォールの材料としては、シリコン酸化膜（ＳｉＯ２  ）やシリコン窒化膜（ＳｉＮ）が用いられるが、シリコン酸化膜はフッ酸（ＨＦ）系の洗浄液を用いたウェット処理に弱く、洗浄工程でダメージを受ける。一方、シリコン窒化膜は耐フッ酸性には優れるが、内部応力が強く、直接シリコン基板上の活性領域に形成するとデバイス動作の信頼性に影響する。また、シリコン窒化膜中に存在する水素（Ｈ）がゲート酸化膜に影響し、これもデバイス動作の信頼性を劣化させる原因となる。サイドウォールがデバイスの信頼性に影響することなくエッチングストッパとしても機能するためには、シリコン酸化膜とシリコン窒化膜を組み合わせた構成が必要となる。
【０００４】
ゲート電極の側壁にサイドウォールを形成した後、別途エッチングストッパ膜を全面に形成し、後工程でソース・ドレイン領域上のエッチングストッパ膜をドライエッチング除去する方法も提案されている（たとえば、特許文献１および２参照）。しかし、微細化が進むと位置ずれの問題が顕著になるので、エッチングストッパ層もセルフアライン工程で形成されるのが望ましい。そこで、シリコン窒化膜の下地としてシリコン酸化膜を配置した二重サイドウォール構造が提案されている。
【０００５】
図１は、従来の二重サイドウォール構造と、その問題点を説明するための図である。図１（ａ）に示すように、シリコン基板１０１上にゲート酸化膜１０２を介してゲート電極１０３が形成されている。ゲート電極１０３の側壁と、シリコン基板１０１のうちゲート電極１０３に隣接する領域に、シリコン酸化膜１０５が位置し、シリコン酸化膜１０５上にシリコン窒化膜１０６が位置する。シリコン窒化膜１０６は、ゲート電極１０３の上端部からシリコン基板１０１上のシリコン酸化膜１０５に向かってテーバ状に延びる。シリコン酸化膜１０５とシリコン窒化膜１０６で、二重サイドウォール１０７を構成している。
【０００６】
このような構造は、たとえば、シリコン基板１０１とゲート電極１０３を覆って、比較的薄いシリコン酸化膜を全面に堆積した後、比較的膜厚の厚いシリコン窒化膜を全面に形成し、ＲＩＥなどの異方性エッチングでエッチバックすることにより得られる。シリコン窒化膜１０６は直接シリコン基板１０１とは接触せず、窒化膜中の水素や内部応力がデバイスの信頼性に影響するのを防止する。
【０００７】
【特許文献１】
特開２００１−１８５５０５号公報
【０００８】
【特許文献２】
特開２００２−１１０９３０号公報
【０００９】
【発明が解決しようとする課題】
しかし、図１（ａ）に示す二重サイドウォール構造１０７では、サークルＡ、Ｂで示すように、二重サイドウォール１０７の端部でシリコン酸化膜１０５が露出してしまう。このため、次工程でフッ酸（ＨＦ）系の洗浄液で前処理を行った場合、露出した部分からエッチングが進み、図１（ｂ）に示すようにシリコン酸化膜１０５が後退する。この結果、二重サイドウォール１０７の基部と上部にくぼみ１０９が生じる。
【００１０】
特に最近では、デバイスの微細化に伴って、選択エピタキシャル成長により基板上にせり上げソース・ドレイン（Ｅｌｅｖａｔｅｄ−ＳＤ）を作製する技術が注目されているが、シリコン基板上に選択エピタキシャル成長する際には、シリサイドの形成以上にフッ酸処理を長く行う必要がある。この場合、シリコン酸化膜１０５の後退はさらに進み、場合によってはリフトオフされてサイドウォール構造が完全に壊れてしまうという問題がある。
【００１１】
【課題を解決するための手段】
そこで、本発明は、サイドウォール形成後のフッ酸処理によって変形しない二重サイドウォール構造を有する半導体装置とその製造方法を提供する。
【００１２】
本発明の第１の側面では、半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して位置するゲート電極と、ゲート電極の側壁を覆う二重サイドウォールとを備え、二重サイドウォールは、
（ａ）ゲート電極の側壁に位置し、ゲート電極の高さよりも低い第１サイドウォールと、
（ｂ）記第１サイドウォールの全面と、第１サイドウォールから突き出るゲート電極の上部側壁とを連続的に被覆する耐フッ酸性の第２サイドウォールと
により構成される。
【００１３】
この構成によれば、第１サイドウォールは耐フッ酸性の第２サイドウォールによって完全に被覆され、後続のフッ酸処理による侵食、変形などのダメージを受けることがない。
【００１４】
第２サイドウォールは、ゲート電極の上端部から上部側壁に沿って延び、さらに第１サイドウォールの表面に沿って前記半導体基板まで延びる。
【００１５】
第１サイドウォールはシリコン酸化膜で形成される。第２サイドウォールは、シリコン窒化膜、シリコン酸化窒化膜、その他の耐フッ酸性の絶縁膜である。
【００１６】
本発明の第２の側面では、半導体装置の製造方法は以下の工程を含む。
（ａ）半導体基板上にゲート電極を形成する工程、
（ｂ）ゲート電極および半導体基板を覆う、第１の絶縁膜を形成する工程と、
（ｃ）第１の絶縁膜を、ゲート電極の上部側壁が露出するまでエッチング除去して、ゲート電極の側壁にゲート電極の高さよりも低い第１サイドウォールを形成する工程、
（ｄ）第１サイドウォールの全面と、ゲート電極の上部側壁とを連続的に覆う耐フッ酸性の第２サイドウォールを形成して二重サイドウォールを構成する工程、および
（ｅ）半導体基板をフッ酸系の処理液で洗浄する工程。
【００１７】
このような半導体装置の製造方法によれば、二重サイドウォール構造が後続のフッ酸処理によって侵食、変形等のダメージを受けることを確実に防止できる。
【００１８】
上述した製造方法は、フッ酸処理による洗浄後に、基板上に選択エピタキシャル成長でせり上げソース・ドレインを形成する工程をさらに含む。選択エピタキシャル成長を行うには、基板表面に存在する自然酸化膜や熱酸化膜などを十分に除去して清浄な表面にする必要があるが、上述した二重サイドウォールによって第１サイドウォールが確実に保護されているので、フッ酸清浄を十分に行うことができる。この結果、基板上に良好な選択エピタキシャル成長層を成長させることができる。
【００１９】
あるいは、半導体装置の製造方法は、フッ酸処理による洗浄後に、基板上にシリサイドを形成する工程をさらに含む。
【００２０】
たとえば、二重サイドウォールをマスクとして半導体基板にソース・ドレインを形成すると、シリサイドは、ソース・ドレインを形成し、基板を洗浄した後にソース・ドレイン上に形成される。
【００２１】
このように、選択エピタキシャル成長やシリサイドの形成など、その前処理としてフッ酸処理を必要とする工程を含むあらゆる半導体装置の製造に、本発明の方法を適用することができる。
【００２２】
本発明のその他の特徴、効果は、以下で図面を参照して述べる詳細な説明によりいっそう明確になるものである。
【００２３】
【発明の実施の形態】
図２は、本発明の二重サイドウォール構造を有する半導体デバイスの基本構造を示す図である。半導体デバイス１は、シリコン基板１１上にゲート酸化膜１２を介して位置するゲート電極１３と、シリコン基板１１に形成されたソース・ドレイン不純物拡散領域４と、ゲート電極１３の側壁を覆う二重サイドウォール２２を備える。二重サイドウォール２２は、
（ａ）ゲート電極１３の側壁に位置しゲート電極１３の高さよりも低い第１サイドウォール１８と、
（ｂ）第１サイドウォール１８の全面と、第１サイドウォール１８から突き出るゲート電極１３の上部側壁１３ａを連続的に覆う耐フッ酸性の第２サイドウォール２０とで構成される。
【００２４】
第２サイドウォール２０は、ゲート電極１３の上端部から上部側壁１３ａに沿って延び、さらに第１サイドウォール１８の表面に沿ってシリコン基板１１まで延びる。この二重サイドウォール２２の構成では、第１サイドウォール１８は完全に耐フッ酸性の第２サイドウォール２０に覆われ、ゲート電極１３の上端部（サークルＣ）においても、ゲート電極１３直下のシリコン基板１１上（サークルＤ）においても第１サイドウォール１８が露出することはない。
【００２５】
ソース・ドレイン不純物拡散領域４は、二重サイドウォール２２の直下に位置するエクステンション２と、二重サイドウォール２２の外側に位置するソース・ドレイン３を含み、第２サイドウォール２０は、ソース・ドレイン３上には位置しない。
【００２６】
第２サイドウォール２０の膜厚は、第１サイドウォール１８の膜厚の１／４〜１／２に設定する。これにより、フッ酸処理から第１サイドウォールを確実に保護するとともに、エクステンション２との接触面積を最小限に抑制することができる。
【００２７】
このような二重サイドウォール構造は、選択エピタキシャル成長や、シリサイド形成など、その前処理にフッ酸処理を必要とする工程を経て作製されるあらゆる半導体装置に適用される。
【００２８】
図３〜図５は、本発明の第１実施形態に係る半導体装置の製造工程を示す。第１実施形態では、せり上げソース・ドレインを有するＭＯＳ型トランジスタに図２の二重サイドウォール構造を適用した例を説明する。
【００２９】
まず、図３（ａ）に示すように、シリコン基板１１上にゲート酸化膜１２を介して１００ｎｍのポリシリコンを堆積する。ポリシリコン膜上に薄いシリコン窒化膜（ＳｉＮ）のキャップ層を形成して、フォトリソグラフィ法によりゲートのパターニングおよびエッチングを行う。これによりゲート電極１３を形成する。ゲート電極１３上にはＳｉＮのキャップ１４が残る。その後、ゲート電極１３およびＳｉＮキャップ１４をマスクとして、セルフアラインで不純物を注入し、浅いエクステンション１５を形成する。
【００３０】
次に、図３（ｂ）に示すように、ＣＶＤ法により膜厚５０ｎｍのシリコン酸化膜（ＳｉＯ２  ）１７を全面に形成する。
【００３１】
次に、図３（ｃ）に示すように、シリコン酸化膜１７をＲＩＥ法によりエッチバックする。このとき、ゲート電極１３の側壁に残るシリコン酸化膜１７の上端部が、ゲート電極１３の高さよりも約２０ｎｍ低くなるように、オーバーエッチングする。これにより、テーバ状の第１サイドウォール１８が形成される。この状態では、ゲート電極１３の上部側壁１３ａは第１サイドウォール１８に覆われずに露出している。
【００３２】
次に、図４（ｄ）に示すように、ＣＶＤ法によりシリコン窒化膜（ＳｉＮ）１９を膜厚２０ｎｍで全面に堆積する。これにより、前工程で露出されたゲート電極１３の上部側壁１３ａおよびシリコン基板１１の表面が被覆される。ゲート電極１３上に形成されていたＳｉＮキャップ１４は、シリコン窒化膜１９と一体化する
次に、図４（ｅ）に示すように、ＲＩＥなどの異方性エッチングにより、シリコン窒化膜１９をエッチングする。これにより、シリコン基板１１上のシリコン窒化膜と、ゲート電極１３の上面のシリコン窒化膜の一部が除去されるが、ゲート電極１３の上部側壁１３ａと、第１のＳｉＯ２  サイドウォール１８上には、シリコン窒化膜が残る。
【００３３】
ＲＩＥの結果、図４（ｆ）に示すように、第１サイドウォール（ＳＯ２  ）１８を完全に覆う第２サイドウォール（ＳｉＮ）２０が形成され、二重サイドウォール２２が構成される。ゲート電極１３上には、当初のＳｉＮキャップと同程度の厚さでシリコン窒化膜１９ａが残っている。この状態で、フッ酸（ＨＦ）処理により、シリコン基板１１上の自然酸化膜や熱酸化膜（不図示）１０ｎｍ相当をエッチング除去する。このフッ酸処理は、次工程での選択エピタキシャル成長に先立つものであり、エクステンション１５上に存在する酸化膜が確実に除去されるように行われる。フッ酸処理の間、シリコン酸化膜からなる第１サイドウォール１８は、耐フッ酸性のシリコン窒化膜でできた第２サイドウォール２０で完全に被覆されている。したがって、二重サイドウォール２２の形状を変化させることなく、侵食から確実に保護することができる。第２のサイドウォール２０の下端部で、シリコン窒化膜がエクステンション１５の一部と接触するが、側壁保護の実益のほうがはるかに大きい。また、接触幅は高々２０ｎｍ程度（すなわち窒化膜の膜厚程度）であり、かつ、ゲート酸化膜１２から離れているので、デバイス動作に対する窒化膜の影響は最小限に抑制される。
【００３４】
次に、図５（ｇ）に示すように、ゲート電極１３上のシリコン窒化膜１９ａと第２サイドウォール２０をマスクとして、露出したシリコン基板１１上に、選択エピタキシャル成長でシリコン層２３を膜厚２０ｎｍまで形成する。エピタキシャル成長は、たとえばＳｉＨ２Ｃｌ２  とＨＣｌをＨ２  キャリアガスによりシリコン基板１１上に供給し、減圧条件下で９００℃以下の低温で行う。先の工程で、シリコン基板１１の自然酸化膜が十分に洗浄除去されているので、良好なエピタキシャル成長層を形成することができる。
【００３５】
次に、図５（ｈ）に示すように、二重サイドウォール２２とゲート電極１３上の窒化膜１９ａをマスクとして、選択エピタキシャル成長のシリコン層２３にセルフアラインでイオン注入を行う。その後熱拡散により、ゲート電極１３の側面までせり上がったせき上がりソース・ドレイン領域２５が形成される。せり上がりソース・ドレイン領域２５とエクステンション１５とでソース・ドレイン不純物拡散領域２９を構成する。
【００３６】
一般に、デバイスの微細化に伴い、ソース・ドレイン領域もそのスケール縮小に合わせて浅く設計される。ソース・ドレイン領域が浅くなると電気抵抗が高くなるが、せり上げソース・ドレイン構造とすることによって深さ方向の寸法を確保し、電気抵抗の上昇を防止して動作速度を維持できる。
【００３７】
次に、図５（ｉ）に示すように、ゲート電極１３上の薄いシリコン窒化膜１９ａをリン酸で除去し、ゲート電極１３の上部表面と、せり上げソース・ドレイン領域２５の表面にシリサイド２７を形成する。シリサイド２７は金属をスパッタリングした後に熱処理することによって、あるいはＣＶＤ法によって形成され、コバルトシリサイド（ＣｏＳｉ２  ）、白金シリサイド（ＰｔＳｉ２  ）、チタンシリサイド（ＴｉＳｉ２  ）など任意のシリサイドとすることができる。シリサイド２７の形成前に、軽くフッ酸（ＨＦ）処理してもよい。このときも、シリコン酸化膜の第１サイドウォール１８は全面が第２サイドウォール２０で保護されているので、侵食の問題は生じない。
【００３８】
その後、図示はしないが、全面に層間絶縁膜を形成し、せり上げソース・ドレイン領域２５上のシリサイド２７、およびゲート電極１３上のシリサイド２７に到達するプラグを形成し、層間絶縁膜上に配線層を形成して、ロジック回路を形成する。
【００３９】
図６は、第１実施形態の二重サイドウォールを有するＭＯＳ型トランジスタで構成されるロジック領域の断面図である。半導体基板１１のｎ型ウェル内に位置するＰＭＯＳトランジスタは、ゲート酸化膜１２を介して形成されるゲート電極１３と、ゲート電極１３の側壁に位置する二重サイドウォール２２と、ゲート電極１３を挟む基板領域に形成されたソース・ドレイン不純物拡散領域２９を有する。二重サイドウォール２２は、上述したように、ゲート電極１３の高さよりも低い第１サイドウォール１８と、第１サイドウォールの前面および突出したゲート電極１３の上部側壁を連続的に覆う第２サイドウォール２０とで構成される。ソース・ドレイン不純物拡散領域２９は、二重サイドウォール２２の直下に位置する低濃度ｐ型不純物のエクステンション１５と、二重サイドウォール２２の外側にせり上がる高濃度ｐ型不純物がドープされたせり上げソース・ドレイン２５とを含む。ゲート電極１３の上面と、せり上げソース・ドレイン２５の表面はシリサイド２７で覆われている。
【００４０】
同様に、素子分離領域５１をはさんでｐ型ウェル内に、二重サイドウォール２２を有するＮＭＯＳトランジスタが位置する。ＮＭＯＳトランジスタは、低濃度のｎ型不純物が注入されたエクステンション１５と、高濃度のｎ型せり上げソース・ドレイン２５とから成るソース・ドレイン不純物拡散領域２９を有する。
【００４１】
ＰＭＯＳおよびＮＭＯＳトランジスタのせり上げソース・ドレイン２５は、層間絶縁膜５３を貫通するプラグ５４を介して上部配線５５に接続され、論理回路を構成する。また、図示はしないが、ゲート電極１３もシリサイド２７とプラグを介して上部配線に接続される。
【００４２】
このような論理回路は、セルフアラインで形成された二重サイドウォールにより、清浄工程から確実にゲート構造を保護することができる。したがって、微細な回路構成での動作の信頼性が維持される。また、耐フッ酸性の第２サイドウォール１８はゲート酸化膜１２から離れて位置し、活性領域と接触する面積も最小限に抑制される。この点でも、動作の信頼性を維持することができる。
【００４３】
図７〜図９は、本発明の第２実施形態に係る半導体装置の製造工程を示す図である。第２実施形態では、一般的なシリサイドの形成に本発明を適用した例を説明する。
【００４４】
まず、図７（ａ）に示すように、通常の方法でパターニングおよびエッチングを行って、シリコン基板１１上にゲート酸化膜１２を介してポリシリコンゲート電極１３を形成する。ゲート電極の高さは、第１実施形態と同様に１００ｎｍとする。このゲート電極をマスクとして、セルフアラインで不純物を注入し、浅いエクステンション１５を形成する。このとき、ポリシリコンゲート電極１３にも不純物が注入される。
【００４５】
次に、図７（ｂ）に示すように、ＣＶＤ法により全面に膜厚５０ｎｍのシリコン酸化膜（ＳｉＯ２  ）１７を形成する。
【００４６】
次に、図７（ｃ）に示すように、シリコン酸化膜１７をＲＩＥ法によりエッチバックする。このとき、ゲート電極１３の側壁に残るシリコン酸化膜１７の上端部が、ゲート電極１３の高さよりも約２０ｎｍ低くなるように、オーバーエッチングする。これにより、テーバ状の第１サイドウォール１８が形成される。この状態では、ゲート電極１３の上部側壁１３ａは第１サイドウォール１８に覆われずに露出している。
【００４７】
次に、図８（ｄ）に示すように、ＣＶＤ法によりシリコン窒化膜（ＳｉＮ）１９を膜厚２０ｎｍで全面に堆積する。これにより、前工程で露出されたゲート電極１３の上面と、上部側壁１３ａと、シリコン基板１１の表面がすべて被覆される。
【００４８】
次に、図８（ｅ）に示すように、ＲＩＥなどの異方性エッチングにより、シリコン窒化膜１９をエッチングする。これにより、シリコン基板１１上のシリコン窒化膜と、ゲート電極１３の上面のシリコン窒化膜が除去されるが、ゲート電極１３の上部側壁１３ａと、第１のＳｉＯ２  サイドウォール１８上には、シリコン窒化膜が残る。
【００４９】
ＲＩＥの結果、図８（ｆ）に示すように、第１サイドウォール（ＳＯ２  ）１８を完全に覆う第２サイドウォール（ＳｉＮ）２０が形成され、二重サイドウォール２２が構成される。この二重サイドウォール２２をマスクとしてイオン注入を行い、ソース・ドレイン３５を形成する。二重サイドウォール２２直下のエクステンション１５と、ソース・ドレイン３５とでソース・ドレイン不純物拡散領域３９を構成する。
【００５０】
次に、図９（ｇ）に示すように、シリコン基板１１上およびゲート電極１３上の自然酸化膜や熱酸化膜をフッ酸処理により洗浄除去し、ソース・ドレイン３５上およびゲート電極１３上にシリサイド３７を形成する。フッ酸処理の間、第１サイドウォール１８を構成するシリコン酸化膜は、第２サイドウォールにより完全に被覆されているので、侵食を懸念することなく十分に洗浄除去を行うことができる。したがって、清浄化された表面にシリサイドを良好に形成することができる。
【００５１】
上述した実施形態では、ロジック回路に二重サイドウォール構造を適応した例を用いて説明してきたが、本発明の二重サイドウォール構造は、メモリセルのアクセストランジスタにも適用される。メモリ領域とロジック領域を同一チップ上に形成する場合は、メモリセルのアクセストランジスタの二重サイドウォールと、ロジック領域のＭＯＳトランジスタの二重サイドウォールを、同時に形成することができる。
【００５２】
さらに、ゲート積層絶縁膜に電荷トラップ絶縁膜を有するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型あるいはＳＯＮＯＳ（Ｐｏｌｙ−Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型の不揮発性半導体メモリにおいて、積層コントロールゲートの側壁保護に本発明の二重サイドウォールは好適に用いられる。特に、ＭＯＮＯＳ型、ＳＯＮＯＳ型のメモリでは、酸化膜に挟まれた窒化膜の界面での電荷のトラップが重要であり、洗浄工程から確実にゲート積層絶縁構造を保護できる二重サイドウォールの必要性は高い。
【００５３】
なお、上述した実施形態では、第１サイドウォールにシリコン酸化膜を、第２サイドウォールにシリコン窒化膜を用いたが、第２サイドウォールはシリコン酸化窒化膜（ＳｉＯＮ）など、絶縁性と耐フッ酸性のある任意の材料で形成することができる。
【００５４】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）  半導体基板と、
半導体基板上にゲート絶縁膜を介して位置するゲート電極と、
ゲート電極の側壁を覆う二重サイドウォールと
を備え、前記二重サイドウォールは、
ゲート電極の側壁に位置し、ゲート電極の高さよりも低い第１サイドウォールと、
第１サイドウォールの全面と、第１サイドウォールから突き出たゲート電極の上部側壁とを連続的に被覆する耐フッ酸性の第２サイドウォールと
により構成されることを特徴とする半導体装置。
（付記２）  第２サイドウォールの膜厚は、第１サイドウォールの膜厚の１／４〜１／２であることを特徴とする付記１に記載の半導体装置。
（付記３）  第２サイドウォールは、シリコン窒化膜、シリコン酸化窒化膜、その他任意の耐フッ酸性絶縁膜で形成されることを特徴とする付記１に記載の半導体装置。
（付記４）  半導体基板上にゲート電極を形成する工程と、
ゲート電極および半導体基板を覆う第１の絶縁膜を形成する工程と、
第１の絶縁膜を、ゲート電極の上部側壁が露出するまでエッチング除去し、ゲート電極の側壁にゲート電極の高さよりも低い第１サイドウォールを形成する工程と、
第１サイドウォールの全面と、ゲート電極の上部側壁とを連続的に被覆する耐フッ酸性の第２サイドウォールを形成して、二重サイドウォールを構成する工程と、
半導体基板をフッ酸系の処理液で洗浄する工程と
を含む半導体装置の製造方法。
（付記５）  洗浄後に、半導体基板上に選択エピタキシャル成長でせり上げソース・ドレインを形成する工程をさらに含むことを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）  洗浄後に、半導体基板上にシリサイドを形成する工程をさらに含むことを特徴とする付記４に記載の半導体装置の製造方法。
（付記７）  前記半導体基板に二重サイドウォールをマスクとしてソース・ドレインを形成する工程をさらに含み、前記シリサイドは、洗浄後に半導体基板のソース・ドレイン上に形成されることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）  前記せり上げソース・ドレイン上にシリサイドを形成する工程をさらに含むことを特徴とする付記５に記載の半導体装置の製造方法。
（付記９）  前記せり上げソース・ドレイン上のシリサイドの形成に先立って、フッ酸処理による洗浄をさらに行うことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）  前記第２サイドウォールを、シリコン窒化膜、シリコン酸化窒化膜、その他任意の耐フッ酸性絶縁膜で形成することを特徴とする付記４に記載の半導体装置の製造方法。
【００５５】
【発明の効果】
以上述べたように、本発明によれば二重サイドウォールにより、後工程でフッ酸処理を行っても、サイドウォール構造が侵食されることがない。また、二重サイドウォールをセルフアラインで形成できるので、微細化に十分に対応できる。
【００５６】
安定した二重サイドウォール構造により、フッ酸処理を十分に行うことができるので、選択エピタキシャル成長やシリサイド形成を良好に行うことができる。
【図面の簡単な説明】
【図１】従来の二重サイドウォールの構造とその問題点を説明するための図である。
【図２】本発明の二重サイドウォール構造を有する半導体デバイスの基本構造を示す図である。
【図３】本発明の第１実施形態に係る半導体デバイスの作製工程図（その１）である。
【図４】本発明の第１実施形態に係る半導体デバイスの作製工程図（その２）であり、図３（ｃ）に続く工程を示す図である。
【図５】本発明の第１実施形態に係る半導体デバイスの作製工程図（その３）であり、図４（ｆ）に続く工程を示す図である。
【図６】第１実施形態の二重サイドウォールを有する半導体デバイスで構成されるロジック回路の構成図である。
【図７】本発明の第２実施形態に係る半導体デバイスの作製工程図（その１）である。
【図８】本発明の第２実施形態に係る半導体デバイスの作製工程図（その２）であり、図７（ｃ）に続く工程を示す図である。
【図９】本発明の第２実施形態に係る半導体デバイスの作製工程図（その３）であり、図８（ｆ）に続く工程を示す図である。
【符号の説明】
１  半導体デバイス
２、１５  エクステンション
３、３５  ソース・ドレイン
４、２９、３９  ソース・ドレイン不純物拡散領域
１１  シリコン基板（半導体基板）
１２  ゲート酸化膜（ゲート絶縁膜）
１３  ゲート電極
１３ａ  ゲート電極上部側壁
１４  キャップ
１７  シリコン酸化膜
１８  第１サイドウォール
１９  シリコン窒化膜
２０  第２サイドウォール
２２  二重サイドウォール
２５  せり上げソース・ドレイン
２７、３７  シリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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