(57)【要約】【課題】ＭＩＳＦＥＴのソース、ドレインの低抵抗化を図り、ＭＩＳＦＥＴの特性を向上させる。【解決手段】半導体基板１上の窒化シリコン膜をマスクに半導体基板１をエッチングして溝３を形成した後、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭ−Ａの溝３の側壁にｎ型不純物を斜めインプラ法を用いて注入しｎ型半導体領域５を形成し、同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭ−Ａの溝３の側壁にｐ型不純物を斜めインプラ法を用いて注入しｐ型半導体領域７を形成した後、溝３内に酸化シリコン膜９を埋め込み、素子分離を形成した後、素子形成領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＴＱｐを形成し、溝の側壁の不純物領域（５、７）を、ＭＩＳＦＥＴのソース、ドレイン領域（２５、２７）と接続する。【選択図】　　図８
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板中に形成された溝と、
（ｂ）前記溝中に形成された絶縁膜と、
（ｃ）前記溝の側壁上部に形成された半導体領域と、
（ｄ）前記半導体基板の主表面に形成されたＭＩＳＦＥＴと、
を有し、
（ｅ）前記ＭＩＳＦＥＴのソースもしくはドレイン領域が前記半導体領域と接していることを特徴とする半導体集積回路装置。
【請求項２】
（ａ）半導体基板中に形成された溝と、
（ｂ）前記溝中に形成された絶縁膜と、
（ｃ）前記半導体基板の主表面に形成されたＭＩＳＦＥＴと、
を有し、
（ｄ）前記ＭＩＳＦＥＴのゲート電極は、所定の方向に延在し、前記ＭＩＳＦＥＴのソースもしくはドレイン領域は、前記所定の方向に延在する前記溝の側壁上部に形成された半導体領域により構成されることを特徴とする半導体集積回路装置。
【請求項３】
（ａ）半導体基板中に形成され、第１方向に延在する第１および第２の溝と、
（ｂ）前記第１および第２の溝中に形成された絶縁膜と、
（ｃ）前記半導体基板の主表面に形成されたＭＩＳＦＥＴと、
を有し、
（ｄ）前記ＭＩＳＦＥＴのゲート電極は、前記第１および第２の溝間の半導体基板上に前記第１方向に延在し、
前記ＭＩＳＦＥＴのソースおよびドレイン領域は、それぞれ前記第１および第２の溝の前記ゲート電極側の側壁上部に形成された第１および第２の半導体領域により構成され、
（ｅ）前記第１および第２の溝間の距離は、前記ゲート電極の前記第１方向と直交する第２方向の幅より小さく、
（ｆ）前記第１および第２の半導体領域は、それぞれ前記第２方向に延在する第３および第４の半導体領域と接続され、
（ｇ）前記第３および第４半導体領域上からソースもしくはドレイン電極が引き出されることを特徴とする半導体集積回路装置。
【請求項４】
（ａ）半導体基板中に所定の方向に延在する第１および第２の溝を形成する工程と、
（ｂ）前記第１の溝の前記第２の溝側の側壁上部に不純物を注入し、前記第２の溝の前記第１の溝側の側壁上部に前記不純物を注入し、第１および第２の半導体領域を形成する工程と、
（ｃ）前記第１および第２の溝間の半導体基板上に絶縁膜を介し前記所定の方向に延在する導電性膜を形成する工程と、
（ｄ）前記導電性膜の両側の半導体基板中に前記不純物と同じ導電型の不純物を注入することにより第３および第４の半導体領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板中に所定の方向に延在する第１および第２の溝を形成する工程と、
（ｂ）前記第１の溝の前記第２の溝側の側壁上部に不純物を注入し、前記第２の溝の前記第１の溝側の側壁上部に前記不純物を注入し、第１および第２の半導体領域を形成する工程と、
（ｃ）前記第１および第２の溝間の半導体基板上に絶縁膜を介し前記所定の方向に延在する導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＩＳＦＥＴは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極およびゲート電極の両側に形成されたソース、ドレイン領域を有する。
【０００３】
半導体集積回路装置の微細化・高集積化に伴い、ＭＩＳＦＥＴの寸法も小さくなる。その結果、例えば、ソース、ドレイン領域が微細化し、寄生抵抗の増大やそれによる電流の低下等が無視できなくなっている。
【０００４】
このようなソース、ドレイン領域の抵抗やソース、ドレイン領域とその上部の引き出し電極との接触抵抗の低減を図るため、サリサイド技術が導入されている。
【０００５】
このサリサイド技術とは、例えば、シリコン基板中に注入された不純物よりなるソース、ドレイン領域上にチタン（Ｔｉ）やコバルト（Ｃｏ）等の高融点金属を堆積し、基板との接触部にチタンシリサイドやコバルトシリサイド等の低抵抗の膜を形成し、抵抗の低減を図るものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体集積回路装置の微細化・高集積化がさらに進むと、前述のサリサイド技術のみでは対応できなくなる恐れがある。
【０００７】
本発明の目的は、ＭＩＳＦＥＴのソース、ドレインの低抵抗化を図る技術を提供することにある。特に、素子の微細化に対応したソース、ドレインの低抵抗化を図る技術を提供することにある。
【０００８】
本発明の他の目的は、ＭＩＳＦＥＴの特性を向上させる技術を提供することにある。また、ＭＩＳＦＥＴの微細化を図る技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
（１）本発明の半導体集積回路装置は、（ａ）半導体基板中に形成された溝と、（ｂ）前記溝中に形成された絶縁膜と、（ｃ）前記溝の側壁上部に形成された半導体領域と、（ｄ）前記半導体基板の主表面に形成されたＭＩＳＦＥＴと、を有し、（ｅ）前記ＭＩＳＦＥＴのソースもしくはドレイン領域が前記半導体領域と接しているものである。
【００１２】
（２）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板中に所定の方向に延在する第１および第２の溝を形成する工程と、（ｂ）前記第１の溝の前記第２の溝側の側壁上部に不純物を注入し、前記第２の溝の前記第１の溝側の側壁上部に前記不純物を注入し、第１および第２の半導体領域を形成する工程と、（ｃ）前記第１および第２の溝間の半導体基板上に絶縁膜を介し前記所定の方向に延在する導電性膜を形成する工程と、（ｄ）前記導電性膜の両側の半導体基板中に前記不純物と同じ導電型の不純物を注入することにより第３および第４の半導体領域を形成する工程と、を有するものである。
【００１３】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本実施の形態の半導体集積回路装置の製造方法を図１〜図８を用いて説明する。図１〜図８は、本実施の形態の半導体集積回路装置の製造方法を工程順に示した基板の要部断面図である。
【００１５】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１を用意し、その上部に図示しない酸化膜を熱酸化により形成した後、窒化シリコン膜２を堆積する。次いで、素子分離領域の窒化シリコン膜２をエッチングし、窒化シリコン膜２をマスクに半導体基板１をエッチングして溝３を形成した後、半導体基板１を約８５０℃〜１０００℃で熱酸化することによって、この溝の内壁に薄い酸化シリコン膜（図示せず）を形成する。この溝は、半導体基板の素子分離領域に形成され、溝の形成されていない領域が素子形成領域となる。
【００１６】
次いで、図２に示すように、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭ−Ａを開口したフォトレジスト膜（以下、単に「レジスト膜」という）Ｒ１を形成し、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭ−Ａの溝３の側壁にｎ型不純物（例えばリン）を注入しｎ型半導体領域（ｎ型不純物領域）５を形成する。
【００１７】
この際、斜めインプラ法を用い、また、レジスト膜Ｒ１の高さを調整し、溝３の底面への不純物の注入を防止する。なお、斜めインプラの際、インプラの角度や他の素子形成領域の高さ等により、溝３の底部に不純物が注入されないよう調整が可能な場合には、レジスト膜の高さの調整は不要である。
【００１８】
次いで、図３に示すように、レジストＲ１を除去し、半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭ−Ａを開口したレジスト膜Ｒ２を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭ−Ａの溝３の側壁にｐ型不純物（例えばホウ素）を注入しｐ型半導体領域（ｐ型不純物領域）７を形成する。この場合も、斜めインプラ法を用いて半導体領域７を形成する。
【００１９】
次に、図４に示すように、レジストＲ２を除去し、溝の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜９を堆積し、溝外部の酸化シリコン膜を化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により除去することによって、その表面を平坦化する。その後、半導体基板表面に残存する窒化シリコン膜２を熱リン酸等を用いて除去する。その結果、溝３および酸化シリコン膜９よりなる素子分離が形成される。
【００２０】
次に、図５に示すように、半導体基板１のＮＭ−Ａにｐ型不純物（例えばホウ素）を注入し、半導体基板１のＰＭ−Ａにｎ型不純物（例えばリン）を注入した後、半導体基板１を熱処理し、上記不純物を拡散させることによって、ｐ型ウエル１１およびｎ型ウエル１３を形成する。
【００２１】
なお、ｐ型ウエル１１およびｎ型ウエル１３の下部に、ｎ型不純物領域ＮＩＳＯを形成しても良い。この領域は、酸化シリコン膜９等を介してｎ型不純物を注入することにより形成してもよい。このｎ型不純物領域ＮＩＳＯは、半導体基板１とｐ型ウエルとを電気的に分離したり、ｎ型ウエルの電位を確実に固定するために形成される。
【００２２】
その後、図６に示すように、フッ酸を用いたウェットエッチングで半導体基板１の表面を洗浄し、続いて半導体基板１を熱酸化することによって、その表面にゲート絶縁膜１５を形成する。
【００２３】
次に、ゲート絶縁膜１５上に、ＣＶＤ法により不純物をドープした低抵抗の多結晶シリコン膜１７を堆積する。次いで、多結晶シリコン膜１７をエッチングすることによりゲート電極Ｇを形成する。
【００２４】
次に、ｐ型ウエル１１上のゲート電極Ｇの両側の半導体基板１にヒ素等のｎ型不純物を注入しｎ−型半導体領域１９を形成する。次いで、ｎ型ウエル１３上のゲート電極Ｇの両側の半導体基板１にホウ素等のｐ型不純物を注入しｐ−型半導体領域２１を形成する。
【００２５】
次いで、図７に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方的にエッチングすることによりサイドウォール２３をゲート電極Ｇの側壁に形成する。
【００２６】
次いで、サイドウォール２３をマスクに、ｐ型ウエル１１中に、ヒ素等のｎ型不純物を注入することによってｎ＋型半導体領域２５（ソース、ドレイン）を形成する。また、ｎ型ウエル１３中に、ホウ素等のｐ型不純物を注入することによってｐ＋型半導体領域２７（ソース、ドレイン）を形成する。
【００２７】
ここで、ｎ＋型半導体領域２５（ソース、ドレイン）は、溝３の側壁のｎ型半導体領域５と接触しており、ｎ＋型半導体領域２５の低抵抗化を図ることができる。また、ｐ＋型半導体領域２７（ソース、ドレイン）は、溝３の側壁のｐ型半導体領域７と接触しており、ｐ＋型半導体領域２７の低抵抗化を図ることができる。なお、これらの半導体領域（５、７）は、溝３の側壁全体を覆うように形成される必要はなく、側壁上部にのみ形成してもよい。
【００２８】
次いで、半導体基板を軽くウエットエッチングし、半導体基板（Ｓｉ）表面を露出した後、図８に示すように、半導体基板１上に、スパッタ法によりＣｏ（コバルト）膜を堆積し、熱処理を施すことにより、半導体基板１（ｎ＋型半導体領域２５、ｐ＋型半導体領域２７等）とＣｏ膜との接触部およびゲート電極ＧとＣｏ膜との接触部においてシリサイド化反応をおこさせ、半導体基板１およびゲート電極Ｇ上に、ＣｏＳｉ２（コバルトシリサイド）層２９を形成する。
【００２９】
次いで、未反応のＣｏ膜をエッチングにより除去し、半導体基板１およびゲート電極Ｇ上に、ＣｏＳｉ２層２９を残存させる。このＣｏＳｉ２層２９は、ｎ＋型半導体領域２５、ｐ＋型半導体領域２７およびゲート電極Ｇの低抵抗化、もしくは接続抵抗の低減のために形成される。
【００３０】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＴＱｐが形成される。
【００３１】
続いて、ｎチャネル型ＭＩＳＦＥＴＱｎ、Ｑｐ上に酸化シリコン膜等からなる層間絶縁膜を堆積し、この層間絶縁膜上に配線が形成されるが、これらの図示および形成工程の詳細な説明は省略する。なお、この配線とｎ＋型半導体領域２５（ソース、ドレイン）もしくはｐ＋型半導体領域２７（ソース、ドレイン）とは、層間絶縁膜中に形成されたプラグを介して接続される。
【００３２】
このように、本実施の形態によれば、素子分離用の溝の側壁に不純物領域（５、７）を設け、ＭＩＳＦＥＴのソース、ドレイン領域（２５、２７）と接続したので、ソース、ドレイン領域の低抵抗化を図ることができる。
【００３３】
特に、素子の微細化によりソース、ドレイン領域が小さくなる場合においても、素子分離を構成する溝の側壁に、基板に対し縦方向に不純物領域（５、７）を設けることで、小スペースで低抵抗なソース、ドレインを実現することが可能となる。
【００３４】
その結果、ＭＩＳＦＥＴの特性を向上させ、また、ＭＩＳＦＥＴの微細化を図ることができる。
【００３５】
本実施の形態のＭＩＳＦＥＴは、例えば、電気的に書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ
Ｍｅｍｏｒｙ）の周辺回路に用いることができる。
【００３６】
このような不揮発性メモリの駆動には、高耐圧の回路が必要であり、本実施の形態のＭＩＳＦＥＴも高耐圧のＭＩＳＦＥＴとして用いることができる。高耐圧のＭＩＳＦＥＴとは、例えば、耐圧が１５〜２０Ｖ程度であり、この場合、ゲート酸化膜の膜厚は、２０〜５０μｍ程度である。
【００３７】
特に、このような高耐圧のＭＩＳＦＥＴを微細化しつつ、かつ、その特性（特に、耐圧）を維持することは重要である。
【００３８】
従って、このような高耐圧のＭＩＳＦＥＴに本実施の形態を適用して好適である。
【００３９】
（実施の形態２）
実施の形態１においては、ソース、ドレイン領域（２５、２７）の端部に不純物領域（５、７）を設けたが、前記不純物領域（５、７）自身をソース、ドレイン領域としてもよい。
【００４０】
本実施の形態の半導体集積回路装置を図９および図１０を用いて説明する。なお、本実施の形態の半導体集積回路装置は、ｎ−型半導体領域１９、ｐ−型半導体領域２１、ｎ＋型半導体領域２５（ソース、ドレイン）およびｐ＋型半導体領域２７（ソース、ドレイン）の形成工程が省略される他は、実施の形態１の場合と同様に製造することができるため、その説明を省略する。なお、サイドウォール２３は形成しなくても良いが、ここでは、サイドウォール２３を形成した場合について説明する。また、シリサイド膜は、ソース、ドレイン領域上には、形成されず、ゲート電極Ｇ上にのみ形成される。
【００４１】
図９および図１０は、それぞれｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭ−Ａの基板の要部断面図および要部平面図である。図９は、例えば、図１０のＡ−Ａ断面部に対応する。なお、ｐチャネル型ＭＩＳＦＥＴについては、不純物の導電型が逆になることを除いては、ｎチャネル型ＭＩＳＦＥＴと同様の構成であるため、ここでは、ｎチャネル型ＭＩＳＦＥＴについて詳細に説明する。
【００４２】
図９および図１０に示すように、半導体基板１中には、溝３および酸化シリコン膜９よりなる素子分離が形成されている。この素子分離（溝）は、Ｙ方向に延在し、この素子分離の間には、ｐ型ウエル１１が露出している。
【００４３】
このｐ型ウエル１１上には、ゲート絶縁膜１５を介してゲート電極Ｇが形成されている。また、溝３の側壁には、ｎ型半導体領域５ａ、５ｂが形成され、このｎ型半導体領域５ａは、ｎチャネル型ＭＩＳＦＥＴのソースとなり、また、ｎ型半導体領域５ｂは、ｎチャネル型ＭＩＳＦＥＴのドレインとなる。
【００４４】
ここで、ソース、ドレイン領域（ｎ型半導体領域５）間の距離Ｌ１は、ゲート電極Ｇの幅Ｌ２より小さい。
【００４５】
このように、本実施の形態によれば、溝３の側壁にソース、ドレイン領域（ｎ型半導体領域５ａ、５ｂ）を形成したので、ゲート電極の両側にシリサイド層やコンタクトホールを設ける構造と比較し、その分ゲート長（チャネル長、Ｌ１）を広くすることができる。
【００４６】
従って、ＭＩＳＦＥＴのピッチ（素子分離間）が小さくなっても、ゲート長を確保でき、ＭＩＳＦＥＴの特性を向上させることができる。また、ＭＩＳＦＥＴの微細化を図ることができる。なお、図１０においては、電子（ｅ）は、図中の右から左へ流れる。
【００４７】
この際、ソース、ドレイン領域（ｎ型半導体領域５ａ、５ｂ）が微細であるため、かかる領域上にプラグＰを配置し、ソース、ドレイン領域と電気的な接続を図ることは困難である。
【００４８】
従って、図１０に示すように、ソースやドレイン領域をＬ字状、即ち、Ｙ方向に延在するｎ型半導体領域５ａ、５ｂの端部に、それぞれＸ方向に延在するｎ型半導体領域５ｄ、５ｃを配置し、このｎ型半導体領域５ｄ、５ｃ上にプラグＰを形成する。
【００４９】
図１１に、図１０のＢ−Ｂ断面を示す。なお、３０は、例えば酸化シリコン膜等よりなる層間絶縁膜である。酸化シリコン膜は、例えば、ＣＶＤ法等を用いてＭＩＳＦＥＴ上に堆積することができる。また、プラグＰを形成するには、まず、ｎ型半導体領域５ｃ、５ｄ上の層間絶縁膜３０を除去し、コンタクトホールＣ１を形成する。次いで、半導体基板上に薄いＴｉＮ（窒化シリコン）膜を堆積した後、さらに、この上部にＷ（タングステン）膜を堆積し、コンタクトホールＣ１外部のＷ膜等をＣＭＰ法等により除去する。
【００５０】
このように、ｎ型半導体領域５ｃ、５ｄを設けることにより、ソース、ドレインの引き出しを容易にすることができる。
【００５１】
例えば、図１２は、ゲート電極Ｇの両端にソース、ドレイン領域５５を形成し、かかる領域上にプラグＰを配置した場合の基板の要部平面図である。この場合には、ソース、ドレイン領域５５の幅を大きく確保する必要があり、素子分離間のピッチが大きくなってしまう。
【００５２】
これに対し、本実施の形態によれば、ピッチの縮小化を図ることができる。
【００５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５４】
また、前記実施の形態においては、ＭＩＳＦＥＴを例に説明したが、このようなＭＩＳＦＥＴは、実施の形態１で説明した不揮発性メモリの他、ＬＣＤドライバやＩＣカード等、広く半導体集積回路装置に適用可能である。
【００５５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５６】
半導体基板中の素子分離用の溝の側壁上部に半導体領域を設け、かかる領域をＭＩＳＦＥＴのソース、ドレイン領域もしくはソース、ドレイン領域の抵抗低減用の領域としたので、ＭＩＳＦＥＴの特性を向上させることができる。また、ＭＩＳＦＥＴの微細化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態２である半導体集積回路装置を示す基板の要部断面図である。
【図１０】本発明の実施の形態２である半導体集積回路装置を示す基板の要部平面図である。
【図１１】本発明の実施の形態２である半導体集積回路装置を示す基板の要部断面図である。
【図１２】本発明の実施の形態２の効果を示すための半導体集積回路装置を示す基板の要部平面図である。
【符号の説明】
１　　半導体基板
２　　窒化シリコン膜
３　　溝
５　　ｎ型半導体領域
５ａ　　ｎ型半導体領域
５ｂ　　ｎ型半導体領域
５ｃ、５ｄ　　ｎ型半導体領域
７　　ｐ型半導体領域
９　　酸化シリコン膜
１１　　ｐ型ウエル
１３　　ｎ型ウエル
１５　　ゲート絶縁膜
１７　　多結晶シリコン膜
１９　　ｎ−型半導体領域
２１　　ｐ−型半導体領域
２３　　サイドウォール
２５　　ｎ＋型半導体領域
２７　　ｐ＋型半導体領域
２９　　ＣｏＳｉ２層
３０　　層間絶縁膜
５５　　ソース、ドレイン領域
Ｃ１　　コンタクトホール
Ｇ　　ゲート電極
Ｌ１　　ソース、ドレイン領域間の距離
Ｌ２　　ゲート電極の幅
ＮＩＳＯ　　ｎ型不純物領域
ＮＭ−Ａ　　ｎチャネル型ＭＩＳＦＥＴ形成領域
ＰＭ−Ａ　　ｐチャネル型ＭＩＳＦＥＴ形成領域
Ｐ　　プラグ
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
Ｒ１、Ｒ２　　レジスト膜
【図１】
2004146657.tif 000003
【図２】
2004146657.tif 000004
【図３】
2004146657.tif 000005
【図４】
2004146657.tif 000006
【図５】
2004146657.tif 000007
【図６】
2004146657.tif 000008
【図７】
2004146657.tif 000009
【図８】
2004146657.tif 000010
【図９】
2004146657.tif 000011
【図１０】
2004146657.tif 000012
【図１１】
2004146657.tif 000013
【図１２】
2004146657.tif 000014