(57)【要約】【課題】実装する回路基板の配線の最適化を行い易いように、回路基板の条件に合わせて外部端子に対する信号割り付けを変更することができる半導体集積回路装置を提供する。【解決手段】従来の半導体集積回路に対し、スイッチ回路部８、接続情報記憶部１１、バッファ回路部１５、パッド群１６、外部端子群１３を設ける。内部論理回路４を外部端子３へ接続する接続状態を指定する情報である接続情報を外部端子群１３から入力する。接続情報記憶部１１は、パッド群１６、バッファ回路群１５を介し前記接続情報を入力し自己に書き込み、スイッチ回路部８へ出力する。スイッチ回路部８は前記接続情報を入力し、前記接続情報に従い自己内部の接続状態を切り替える。この接続状態の切り替えにより、内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆへ自由に割り付けることができる。【選択図】　　　　図１
2004088029.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする半導体集積回路装置。
【請求項２】
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続させる接続情報を記憶し前記接続情報を出力する接続情報記憶部と、
前記接続情報記憶部の出力する接続情報を入力し、入力した前記接続情報に従い前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする半導体集積回路装置。
【請求項３】
前記切替部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項５】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記切替部が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする請求項２記載の半導体集積回路装置。
【請求項６】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする請求項２記載の半導体集積回路装置。
【請求項７】
前記切替部は、スイッチ回路から構成されていることを特徴とする請求項１または２または３または４または５または６記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置において外部端子への信号割り付けを変更可能とすることに関する。例えば、半導体集積回路装置が実装される回路基板上における半導体集積回路装置の配置に関する。また、例えば半導体集積回路装置に接続される周辺デバイスに合わせて、半導体集積回路装置の外部端子への信号割り付けの変更を可能とする半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図６は従来の半導体集積回路装置の全体構成を示す一例である。図６において１は半導体集積回路装置、２は半導体チップ、３は外部端子、４、５、６はいずれも半導体チップ２に形成されており、４は内部論理回路、５はバッファ回路、６はボンディングパッド（以下パッドと呼ぶ）である。バッファ回路５は外部との信号伝達を行うためのものであり、内部論理回路４、パッド６とそれぞれ信号配線で接続されている。また、パッド６と外部端子３とはパッケージ内配線７で接続されている。従って、上記構成による従来の半導体集積回路装置１では、内部論理回路４からバッファ回路５、パッド６、外部端子３を経て半導体集積回路装置１外部に至る信号経路は固定となっている。このため、内部論理回路４と半導体集積回路装置１の外部との間で伝達される入出力信号については、半導体集積回路装置１の、どの外部端子３を用いて入出力を行うかという端子割り付けは固定されている。
【０００３】
従来の半導体集積回路装置１を回路基板に実装する場合、最終製品に要求される回路基板の形状、及びサイズのほかに、回路基板上の半導体集積回路装置１の配置、半導体集積回路装置１の外部端子３に対する信号割り付けの情報などを考慮して回路基板の設計が行われている。
【０００４】
【発明が解決しようとする課題】
以上のように、従来では外部端子への信号割り付けが固定されている。このため、図７に示すように半導体集積回路装置１ａを半導体集積回路装置１ｂと配線する場合は基板配線６１は単純であっても、図８のように半導体集積回路装置１ａを半導体集積回路装置１ｂとは外部端子への信号割り付けの異なる半導体集積回路装置１ｃと配線する場合は、図８の基板配線６１のような複雑な迂回配線等になってしまい、最適な基板配線ができなかった。このため、回路基板を所望の形状、サイズ及び配線層数のままで基板配線の設計をすることが難しく、所望の形状、サイズに収めるために回路基板の配線層数を増やさなければならない場合があり、回路基板設計の複雑化、コストアップの要因となっていた。
【０００５】
本発明は、半導体集積回路装置において外部端子への信号割り付けが変更できる構成を提供することにより、回路基板の配線設計の最適化を容易にし、回路基板設計の複雑化の軽減及び回路基板の設計製作に関するコストダウン等を目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする。
【０００７】
本発明に係る半導体集積回路装置は、
半導体チップをパッケージに収めた半導体集積回路装置において、
前記半導体チップに形成された内部論理回路と、
前記内部論理回路に設けられ前記内部論理回路が入出力する信号の信号入出力部と、
前記半導体チップを収めるパッケージに設けられた複数の外部端子と、
前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続させる接続情報を記憶し前記接続情報を出力する接続情報記憶部と、
前記接続情報記憶部の出力する接続情報を入力し、入力した前記接続情報に従い前記内部論理回路に設けられた前記信号入出力部を前記複数の外部端子のあいだで選択的に切り替えて接続する切替部と
を備えたことを特徴とする。
【０００８】
前記切替部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【０００９】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められていることを特徴とする。
【００１０】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記切替部が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【００１１】
前記切替部は、前記内部論理回路が形成されている半導体チップと異なる半導体チップに形成され前記異なる半導体チップは前記パッケージに収められ、前記接続情報記憶部は、前記内部論理回路が形成されている半導体チップと同じ半導体チップに形成されていることを特徴とする。
【００１２】
前記切替部は、スイッチ回路から構成されていることを特徴とする。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は本実施の形態１に係る半導体集積回路装置の全体構成を示したものである。図１において１は半導体集積回路装置、２は半導体チップ、３は外部端子であり３ａ〜３ｆまで６箇所ある。４、５、６はそれぞれ半導体チップ２に形成されており、４は内部論理回路、５はバッファ回路、６はパッドである。４ａ〜４ｆは内部論理回路４が信号を入出力する信号入出力部である。各バッファ回路５とパッド６は信号接続されており、パッド６と外部端子３はパッケージ内配線７で接続されている。
【００１４】
８は、スイッチ回路部（切替部の一例）である。スイッチ回路部８は、内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆの間で選択的に切り替えて接続する。スイッチ回路部８は内部論理回路４へ信号配線９で接続され、各バッファ回路５とは信号配線１０で接続されている。図１で信号配線９については（９ａ）から（９ｆ）と、信号配線１０については（１０ａ）から（１０ｆ）と示しているのは、図２に示すスイッチ回路部８内の信号配線９ａから９ｆへ信号配線９が接続しており、１０ａから１０ｆに信号配線１０が接続していることを示すためである。１１は接続情報記憶部、１５はバッファ回路群、１６はパッド群、１３は外部端子群である。また、スイッチ回路部８は、接続情報記憶部１１と接続設定信号配線群１２で接続されている。
【００１５】
前記の接続情報記憶部１１は、内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆの間で選択的に切り替えて接続する接続状態を、接続情報として記憶する。例えば、この接続情報記憶部１１には、ＥＥＰＲＯＭ（エレクトリカリ・イレイサブル・プログラマブル・リード・オンリー・メモリ、Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）を使用してもよい。ＥＥＰＲＯＭを使用することにより、接続情報を書込み、消去をすることができる。接続情報記憶部１１は、外部端子群１３、パッケージ内配線群１７、パッド群１６、バッファ回路群１５を介して半導体集積回路装置１外部と信号接続されており、外部から入力される接続情報の信号を外部端子群１３を介して、書き込み可能な構成となっている。
【００１６】
図２は、上記スイッチ回路部８の一構成例を示したものである。図２において、９ａ〜９ｆは内部論理回路４へと続くスイッチ回路部８内の信号配線である。また１０ａ〜１０ｆはバッファ回路５へ続くスイッチ回路部８内の信号配線である。２０は図２において図示していない接続状態を指示する接続情報に従って、信号配線９ａ〜９ｆと信号配線１０ａ〜１０ｆを相互に接続するスイッチ回路である。前記接続情報に従い、スイッチ回路部８は、信号配線９ａに対して信号配線１０ａ〜１０ｆをそれぞれスイッチ回路２０を介して接続し、残りの信号配線９ｂ〜９ｆに対しても同様にスイッチ回路２０を介して９ｂ〜９ｆを信号配線１０ａ〜１０ｆと接続するように構成されている。以下に接続を詳しく述べる。前記のような構成により、例えば、スイッチ回路２０ａ〜２０ｆをＯＮとし、他のすべてのスイッチ回路２０をＯＦＦとすることにより次の６組が電気的に接続される。すなわち、スイッチ回路２０ａにより９ａと１０ｂが接続され、スイッチ回路２０ｂにより９ｂと１０ｃが接続され、スイッチ回路２０ｃにより９ｃと１０ａが接続され、スイッチ回路２０ｄにより９ｄと１０ｆが接続され、スイッチ回路２０ｅにより９ｅと１０ｄが接続され、スイッチ回路２０ｆにより９ｆと１０ｅが接続される。このように、各スイッチ回路２０のＯＮ／ＯＦＦの組み合わせにより信号配線９ａ〜９ｆと信号配線１０ａ〜１０ｆの間で任意の組み合わせによる信号経路の形成が可能となる。なお、図２では信号配線の本数を９ａ〜９ｆ、１０ａ〜１０ｆの各６本として、９ａ〜９ｆと１０ａ〜１０ｆの一本ずつが接続するには７２０通りの組み合わせとなるが、これは本実施の形態を説明するための一例であって、信号配線の本数はこれに限定されるわけではない。また、図２では、例えば、１本の信号配線９ａに対してスイッチ回路２０ａを一つだけをＯＮにしているが、このように一つだけをＯＮにしてもよいし、複数のスイッチ回路２０をＯＮとしても構わない。また、一つもＯＮとしなくとも構わない。
【００１７】
図３は、図２のスイッチ回路部８のより詳細な一構成例を、スイッチ回路２０とその周辺部を中心に図に示し、スイッチ回路２０とバッファ回路５との接続まで含めて示した回路図である。図３において、バッファ回路５は内部論理回路４からの出力を外部に伝える三値論理バッファ５１と半導体集積回路装置１外部からの入力を内部論理回路４へ伝えるバッファ５２とにより構成されている。したがって、バッファ回路５は、入力信号、出力信号、双方向信号伝達のいずれの用途にも対応可能な構成となっている。これに対応して、バッファ回路５とスイッチ回路部８を接続する信号配線１０並びにスイッチ回路部８内の信号配線１０ｘは３本の信号線で構成されている。その信号線は図３に示すように、入力信号線１０１、出力信号線１０２、出力制御信号線１０３の組で構成される。なお図２では信号配線１０ａ〜１０ｆを１本の信号線で示しているが、これは便宜上であり、図３に示すように、３本の信号配線１０ｘが例えば１０ａ等に相当する。同様に、図１の信号配線９と接続されるスイッチ回路部８内の信号配線９ｘについても、入力信号線９１、出力信号線９２、出力制御信号線９３の組で構成されている。すなわち、信号配線１０ａ〜１０ｆと同様に、図２では１本で表示されている信号配線９ａ〜９ｆは、図３では、３本の信号線９ｘが例えば９ａ等に相当する。また、図３に示すように、信号配線９ｘと１０ｘを接続するスイッチ回路２０は、入力信号線９１と１０１、出力信号線９２と１０２、出力制御信号線９３と１０３のそれぞれを接続するトランスミッションゲート２０１、２０２、２０３より構成される。これらのトランスミッションゲートは、図１の接続情報記憶部１１の出力となる接続設定信号配線群１２を構成する接続設定信号配線１２１と接続されており接続情報記憶部１１の記憶している接続情報に基づき、同時にＯＮ／ＯＦＦを制御される。
【００１８】
図３の構成において、信号配線９ｘを介して内部論理回路４と半導体集積回路装置１外部の間で伝達される信号が、半導体集積回路装置１外部から内部論理回路４への入力信号の場合、つまり、内部論理和回路４とスイッチ回路部８を接続する信号配線９が入力信号線のみで構成される場合、スイッチ回路部８の出力制御信号線９３はＶＤＤ（電源）に接続される（図示せず）。これにより、スイッチ回路２０のＯＮ時、三値論理バッファ５１がディスエーブルされ、半導体集積回路装置１外部からの入力信号を内部論理回路４へ伝達可能となる。また、内部論理回路４から外部への出力信号の場合、つまり信号配線９が出力信号線のみで構成される場合、スイッチ回路部８の出力制御信号線９３はＧＮＤに接続（接地）される（図示せず）。これにより、スイッチ回路２０のＯＮ時、三値論理バッファ５１がイネーブル状態となり、内部論理回路４からの出力信号を外部へ伝達可能となる。
【００１９】
次に、接続情報記憶部１１の出力する接続情報にしたがって、内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆに切替接続する場合の動作について説明する。
以上のような構成による本実施の形態１における半導体集積回路装置１では、図１に示す外部端子群１３から接続情報の信号が入力され、接続情報記憶部１１は前記接続情報を入力して自己に書込み、さらに前記接続情報をスイッチ回路部８に出力する。
【００２０】
ここで接続情報とは、内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆへ接続する接続状態を示す情報である。実施の形態１では、接続情報とは、スイッチ回路部８の内部にあるスイッチ回路２０の各々のＯＮ／ＯＦＦを指定する情報である。前記のように、スイッチ回路２０の各々のＯＮ／ＯＦＦにより、信号配線９ａ〜９ｆを信号配線１０ａ〜１０ｆに切替接続することができる。そうすると、図１、図２に示すように、信号配線９ａ〜９ｆは内部論理回路４の信号入出力部４ａ〜４ｆへと直列的、固定的に接続しており、一方、信号配線１０ａ〜１０ｆは外部端子３ａ〜３ｆへと直列的、固定的に接続している。したがって、信号配線９ａ〜９ｆと信号配線１０ａ〜１０ｆを切り替え接続することで、内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆへ選択的に切り替えて接続することができる。すなわちスイッチ回路２０の各々のＯＮ／ＯＦＦにより内部論理回路４が入出力する信号について外部端子３に自由に割り付けすることができる。
【００２１】
また、上記構成による実施の形態１を用いる二次的な効果として、半導体集積回路装置のパッケージとして、回路基板との接続端子をパッケージ面上に格子状に配置したはんだボールとし、実装面積の削減を図ったＣＳＰ（チップ・スケール・パッケージ、Ｃｈｉｐ　Ｓｃａｌｅ　Ｐａｃｋａｇｅ）のように、はんだボールを形成し、かつ、はんだボールを半導体チップと接続するための配線を設けた基板（以下パッケージ基板と呼ぶ）を必要とするパッケージを採用した場合の以下に述べる問題点が解決される。すなわち、ＣＳＰを採用した場合、半導体チップ上の内部論理回路から半導体集積回路装置外部に伝達される入出力信号のパッドに対する割り付け、パッケージと回路基板の接続端子である各はんだボールに対する信号割り付けが確定するまではパッケージ基板の配線設計が開始できないという問題があった。さらに、パッドに対する信号割り付けと、はんだボールに対する信号割り付けの関係によっては、パッケージ基板の配線設計が困難となる問題もあった。しかし、本実施の形態１によれば、半導体チップ上のパッド６への信号割り付けや、半導体集積回路装置１の外部端子３への信号割り付けが、一度設定した場合でも、接続情報記憶部１１にＥＥＰＲＯＭ等を用いるため、後からでも変更が可能である。したがって、半導体チップ上のパッド６への信号割り付けや、半導体集積回路装置１の外部端子３への信号割り付けに制約されず、パッケージ基板の配線設計を行うことが可能となる。
【００２２】
実施の形態２．
図４は実施の形態２の全体構成を示す図である。実施の形態１を示す図１に対して、スイッチ回路部８からパッド群１６までの、スイッチ回路部８、接続情報記憶部１１、バッファ回路群１５、パッド群１６が内部論理回路４の形成されている半導体チップ２ａとは異なる半導体チップ２ｂに形成されている点が相違する。すなわち、実施の形態１では図１のように、半導体集積回路装置１の主たる機能を司る内部論理回路４が形成された半導体チップ２に、スイッチ回路部８、接続情報記憶部１１、バッファ回路群１５、パッド群１６を形成している。実施の形態２では、図４のように、スイッチ回路部８、接続情報記憶部１１、バッファ回路群１５、パッド群１６は、内部論理回路４が形成されている半導体チップ２ａとは異なる半導体チップ２ｂに形成し、パッケージ内配線７ａにて相互に信号接続して同じパッケージ内に収めている。
【００２３】
図４においては図１に対して、図４のバッファ回路５とバッファ回路５ａが追加されている。これは、半導体チップ２ａと半導体チップ２ｂが別々の半導体チップであり、パッケージ内配線７ａで接続されるからである。
【００２４】
実施の形態２の動作は、実施の形態１と同様であるが、以下に簡単に説明する。なお、スイッチ回路部８の内部構成も実施の形態１と同様であり図２、図３に示すものである。
【００２５】
図４において、外部端子群１３から内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆへどのように切替接続するかの接続情報が入力される。具体的には実施の形態１で述べたように、スイッチ回路部８の内部にあるスイッチ回路２０の各々のＯＮ／ＯＦＦを指定する情報である。前記接続情報はバッファ回路群１５を介し接続情報記憶部１１に入力される。接続情報記憶部１１は、この接続情報を入力し自己に書込む。さらに、接続情報記憶部１１は、前記接続情報をスイッチ回路部８へ出力し、スイッチ回路部８は入力した前記接続情報にしたがい、内部にあるスイッチ回路２０のＯＮ／ＯＦＦを切り替える。スイッチ回路２０のＯＮ／ＯＦＦの切り替えにより、実施の形態１と同様に、内部論理回路４の信号入出力部４ａ〜４ｆを外部端子３ａ〜３ｆへ選択的に切り替えて接続することが可能となる。
【００２６】
なお、図４では、半導体チップ２ａと半導体チップ２ｂとは、左右に配置されている図となっている。しかし、これに限ることはなく、半導体チップ２ａと半導体チップ２ｂとは上下に配置されてもよい。半導体チップ２ａと半導体チップ２ｂとは別々の半導体チップであれば、配置形態は問わない。
【００２７】
実施の形態３．
図５は実施の形態３の構成を示す図である。実施の形態３は、実施の形態２に対して、実施の形態２の構成を示す図４における接続情報記憶部１１からパッド群１６を、内部論理回路４が形成されている半導体チップ２ａに形成した構成である。図５の外部端子群５０１、パッド群５０２、バッファ回路群５０３、接続情報記憶部５０４は、それぞれ図４の外部端子群１３、パッド群１６、バッファ回路群１５、接続情報記憶部１１に相当する。なお、実施の形態３の構成を示す図５では、接続情報を伝達するに際して半導体チップ２ａと半導体チップ２ｂとの間を信号接続する必要から、バッファ回路群５０５、パッド群５０６、パッド群５０７、バッファ回路群５０８を設けている。
【００２８】
実施の形態３の効果としては、スイッチ回路部８が形成される半導体チップ２ｂのスペースを十分確保できず、半導体チップ２ｂに接続情報記憶部１１を設けることが困難な場合等に意味がある。
【００２９】
【発明の効果】
本発明によれば、半導体集積回路装置に内部論理回路の信号入出力部と外部端子との接続を切替える切替部を設け、内部論理回路の信号入出力部の外部端子に対する信号割り付けを自由に設定できるようにしたので、半導体集積回路装置を実装する回路基板の設計において、半導体集積回路装置の信号割り付けに拘束されることがなくなり、基板配線の複雑化を抑え、回路基板設計の容易化、迅速化が可能となる。また、基板配線の複雑化が抑えられることにより、回路基板のサイズ、形状等の要求に対して、より配線層の少ない回路基板で実現可能となり、回路基板の製造コストを低減することができる。
【００３０】
本発明によれば、半導体集積回路装置に内部論理回路の信号入出力部と外部端子との接続を切替える切替部と、内部論理回路の信号入出力部と外部端子の接続情報を記憶する接続情報記憶部とを設け、切替部は接続情報記憶部の出力する接続情報に基づき接続を切替えるようにしたので、接続情報記憶部の接続情報を書き換えることにより、半導体集積回路装置の外部端子に対する信号割り付けを容易に設定、変更可能である。したがって、半導体集積回路装置を実装する回路基板の設計において、半導体集積回路装置の信号割り付けに拘束されず、基板配線の複雑化を抑えられ、回路起案設計の容易化、迅速化が可能となる。また、基板配線の複雑化が抑えられることにより、回路基板のサイズ、形状等の要求に対して、より配線層の少ない回路基板で実現可能となり、回路基板の製造コストを低減することができる。
【００３１】
本発明によれば、前記切替部、または前記切替部と接続情報記憶部を備えた半導体集積回路において、切替部、または切替部と接続情報記憶部は内部論理回路の形成されている半導体チップと同じ半導体チップ上に形成されているので、半導体集積回路装置を構成数部品点数を増やすことなく、コスト低減を図ることができる。
【００３２】
本発明によれば、前記切替部、または前記切替部と接続情報記憶部を備えた半導体集積回路において、切替部は内部論理回路の形成されている半導体チップと異なる半導体チップ上に形成されているので、内部論理回路の形成されている半導体チップとして、既存の半導体チップ（従来構成の、切替部のない、内部論理回路とバッファ回路、パッドが固定的に接続されているもの）が適用可能である。したがって、既存の半導体チップを用いて、半導体集積回路装置の外部端子と内部論理回路の信号入出力部との切替接続機能を有し、外部端子に対する信号割り付けを変更可能な半導体集積回路装置を得ることができる。
【００３３】
本発明によれば、前記切替部と接続情報記憶部を備え、切替部は内部論理回路が形成されている半導体チップと異なる半導体チップ上に形成されている半導体集積回路において、接続情報記憶部は切替部が形成されている半導体チップと同じ半導体チップ上に形成しても、または内部論理回路が形成されている半導体チップと同じ半導体チップ上に形成してもよい。したがって、半導体集積回路装置パッケージ内部における半導体チップの配置にあわせて、各半導体チップの面積、形状が最適になるよう接続情報記憶部を形成する半導体チップを選択することにより、半導体集積回路装置のコンパクト化を図ることができる。
【００３４】
本発明によれば、前記半導体集積回路装置において、切替部はスイッチ回路から構成されているので、接続情報はスイッチ回路のＯＮ／ＯＦＦ情報となり、接続情報の作成や修正が容易であり、接続情報作成の迅速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積回路装置の一例を示した全体構成図である。
【図２】本発明の実施の形態１による半導体集積回路装置に設けられたスイッチ回路部の構成例を示した図である。
【図３】図２の本発明の実施の形態１によるスイッチ回路部及びバッファ回路の詳細と接続を示した回路図である。
【図４】本発明の実施の形態２による半導体集積回路装置の一例を示した全体構成図である。
【図５】本発明の実施の形態３による半導体集積回路装置の一例を示した全体構成図である。
【図６】従来の半導体集積回路装置の全体構成図である。
【図７】従来の半導体集積回路装置を２つ実装した場合の回路基板上の配線例を示した模式図である。
【図８】図７とは異なる外部端子への信号割り付けがされた従来の半導体集積回路装置を実装した場合の回路基板上の配線例を示した模式図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ　半導体集積回路装置、２，２ａ，２ｂ　半導体チップ、３，３ａ〜３ｆ　外部端子、４　内部論理回路、４ａ〜４ｆ　内部論理回路の信号入出力部、５，５ａ，５ｂ　バッファ回路、６，６ａ，６ｂ　ボンディングパッド、７，７ａ，７ｂ　パッケージ内配線、８　スイッチ回路部、９，１０　信号配線、９ａ〜９ｆ，９ｘ，１０ａ〜１０ｆ，１０ｘ　スイッチ回路部内の信号配線、９１，１０１　スイッチ回路部内の信号配線を構成する入力信号線、９２，１０２　スイッチ回路部内の信号配線を構成する出力信号線、９３，１０３スイッチ回路部内の信号配線を構成する出力制御信号線、１１　接続情報記憶部、１２　接続設定信号配線群、１２１　接続設定信号配線、１３　外部端子群、１５　バッファ回路群、１６　ボンディングパッド群、１７　パッケージ内配線群、２０，２０ａ〜２０ｆ　スイッチ回路、２０１，２０２，２０３　スイッチ回路を構成するトランスミッションゲート、５１　三値論理バッファ、５２　バッファ、６０　回路基板、６１　基板配線、５０１　外部端子群、５０２　パッド群、５０３　バッファ回路群、５０４　接続情報記憶部、５０５　バッファ回路群、５０６　パッド群、５０７　パッド群、５０８　バッファ回路群。
【図１】
2004088029.tif 000003
【図２】
2004088029.tif 000004
【図３】
2004088029.tif 000005
【図４】
2004088029.tif 000006
【図５】
2004088029.tif 000007
【図６】
2004088029.tif 000008
【図７】
2004088029.tif 000009
【図８】
2004088029.tif 000010