(57)【要約】【課題】ゲート電極と、積み上げ拡散層を有するソース、ドレイン領域とに纏わる容量を低減した半導体装置及びその製造方法を提供する。【解決手段】ソース、ドレイン領域１１０の一部である積み上げ拡散層１１０ａと、ゲート電極１１１との間に空洞１１３を形成する。【選択図】図１
2004273508.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の活性領域上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側に位置するソース領域及びドレイン領域とを備え、上記ソース領域及びドレイン領域の各一部は、上記活性領域とゲート絶縁膜との間の界面よりも上方に積み上げられた導電体からなる半導体装置において、
上記導電体と上記ゲート電極との間に空洞を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記導電体と上記ゲート電極との間に、さらに、絶縁体を備えることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記絶縁体の一部は上記ゲート電極よりも上方へ突き出ていることを特徴とする半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
上記絶縁体の一部は上記導電体よりも上方へ突き出ていることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
上記絶縁体の他の一部と上記ゲート電極との間に、上記空洞が形成されており、
上記ゲート電極よりも上方へ突き出ている上記絶縁体の上記一部と、上記ゲート電極の側面の延長面との間の距離は、上記絶縁体の上記他の一部と上記ゲート電極の側面との間の距離よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項１または２に記載の半導体装置において、
上記空洞に面する上記ゲート電極の側壁に、高融点金属シリサイド膜を設けていることを特徴とする半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜、ゲート電極及び絶縁膜を順次堆積する工程と、
上記絶縁膜及び上記ゲート電極をパターニングする工程と、
上記ゲート電極の側壁に接するゲート電極側壁絶縁膜を形成する工程と、
上記半導体基板上に導電膜を堆積する工程と、
上記ゲート電極上の上記導電膜が無くなるまでエッチングを行って、上記ゲート電極側壁絶縁膜に接する積み上げられた導電体を形成する工程と、
上記ゲート電極側壁絶縁膜の少なくとも一部をエッチングして空洞領域を形成する工程と、
上記空洞領域が空洞になるような条件下にて層間絶縁膜を堆積する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
上記ゲート電極側壁絶縁膜を形成する工程は、第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜を順次形成する工程であり、
上記空洞領域を形成する工程は、上記第１のゲート電極側壁絶縁膜または上記第２のゲート電極側壁絶縁膜の何れかをエッチングする工程であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記第１のゲート電極側壁絶縁膜はシリコン酸化膜であり、
上記第２のゲート電極側壁絶縁膜はシリコン窒化膜であり、
上記空洞領域を形成する工程は、上記シリコン酸化膜をエッチングする工程であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法において、
上記絶縁膜及び上記ゲート電極をパターニングする工程の後、かつ、上記第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜を順次形成する工程の前に、上記絶縁膜の幅を上記ゲート電極の幅よりも小さくする工程を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
上記絶縁膜の幅を上記ゲート電極の幅よりも小さくする工程は、上記絶縁膜を７００℃〜９００℃で熱処理する工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。より具体的には、ゲート電極とソース、ドレイン領域との間の容量を減少した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路において、絶縁ゲート型電界効果型トランジスタが基本素子として多く用いられている。近年、半導体素子の微細化が進むにつれて、短チャネル効果によるゲート長のばらつきや、サブスレッショルド特性の劣化によるリーク電流の増大等が問題になってきている。
【０００３】
これらの問題を解決するためには、ソース、ドレイン領域と半導体基板との接合深さを浅くすることが有効であることがよく知られている。しかし、単にソース、ドレイン接合の浅接合化を行うと、短チャネル効果を抑制することは可能となるが、ソース、ドレイン領域（拡散層）の抵抗値が高くなるので、トランジスタの寄生抵抗が大きくなって、電流駆動力が低下するという問題がある。
【０００４】
そこで、この問題を解決するために、ゲート電極直下のチャネル領域両側に存在するソース、ドレイン領域を半導体基板上方へ積み上げる構造、言い換えると、ゲート電極の両側にゲート電極側壁絶縁膜を介して設けられると共に、半導体基板まで達するソース、ドレイン拡散層を形成する積み上げ拡散層構造が、特開２０００−８２８１５号公報（特許文献１）に開示されている。こうして、ソース、ドレイン領域を半導体基板上方まで積み上げることによって、上記ソース、ドレイン拡散層の厚さを実効的に厚くして低抵抗化を図りつつ、上記ソース、ドレイン接合の深さを浅く形成できるのである。
【０００５】
特開２０００−８２８１５号公報に開示されている従来のトランジスタの製造方法を、図１２〜図１４を用いて説明する。図１２及び図１３は、ゲート電極の長手方向とは垂直な方向の断面図で従来のトランジスタを製造する工程を示すものである。図１４は平面図であって、図１２（ｃ）から図１３（ａ）へ至る過程で不要な積み上げ層の部分を除去してソース、ドレイン領域が直接つながることを防ぐ工程を説明するものである。
【０００６】
まず、図１２（ａ）に示すように、周知の方法によって、半導体基板５０１に素子分離領域５０２を設けた後、この半導体基板５０１と同じ導電型のウェル領域５０３を形成する。次に、ゲート絶縁膜５０４、ゲート電極領域５０５、ゲート電極側壁絶縁膜５０７を形成する。ここで、上記ゲート電極領域５０５は多結晶シリコン膜であり、その上にはシリコン酸化膜５０６が形成されている。ゲート電極側壁絶縁膜５０７は、シリコン酸化膜及びシリコン窒化膜で形成されている。
【０００７】
次に、図１２（ｂ）に示すように、多結晶シリコン膜５０８が化学的気相成長法（ＣＶＤ法）により堆積される。なお、上記多結晶シリコン膜５０８を堆積する場合、ウェル領域５０３の表面と、堆積した多結晶シリコン膜５０８との界面に自然酸化膜を極力排除する方法で多結晶シリコン膜５０８を堆積することが重要となる。何故なら、上記多結晶シリコン膜５０８にドナーまたはアクセプタとなる不純物を注入して、その後、この不純物を熱処理によりウェル領域５０３内に固相拡散させるが、ウェル領域５０３の活性領域表面と多結晶シリコン膜５０８との界面に自然酸化膜が存在すると、自然酸化膜が不純物拡散のバリアとなって、均一な不純物拡散が阻害されてトランジスタ特性がばらつくからである。この自然酸化膜を制御するために、多結晶シリコン膜５０８は、予備排気室と露点が常に−１００℃以下に保たれた窒素パージ室と堆積炉を備えた低圧ＣＶＤ（ＬＰＣＶＤ）装置を用いて堆積している。
【０００８】
次に、図１２（ｃ）に示すように、多結晶シリコン膜５０８を異方性エッチングによりエッチバックすると、シリコン酸化膜５０６上の多結晶シリコン膜５０８は除去されて、ゲート電極側壁絶縁膜５０７の側方に多結晶シリコン膜のサイドウォール５０９が形成される。このとき、上記サイドウォール５０９の端が素子分離領域５０２に重なるように加工される。
【０００９】
次に、上記エッチバックを行っただけでは、図１４（ａ）に示すように、ゲート電極領域５０５の周囲全域にわたって多結晶シリコン膜のサイドウォール５０９が形成されるため、この状態ではソースとドレインが直接ショートしてトランジスタが正常に動作しない。そこで、図１４（ｂ）に示すように、ゲート電極領域５０５の長手方向の両端の不要な領域５２０のサイドウォール５０９を除去してソース、ドレイン領域を分離している。
【００１０】
次に、図１２（ｃ）に示すゲート電極領域５０５上のシリコン酸化膜５０６を、図１３（ａ）に示すように、除去した後、ソース、ドレイン領域形成のための不純物イオン注入及び熱処理が行われる。こうして、ソース、ドレイン領域（拡散層）５１０及び不純物がドープされたゲート電極５１１が形成される。このとき、上記ゲート電極５１１を構成している多結晶シリコン膜の膜厚は、２００ｎｍから２５０ｎｍである。Ｎチャネルトランジスタに関するイオン注入では、燐イオンが２０ｋｅＶから８０ｋｅＶ程度のエネルギーで１×１０１５〜１×１０１６／ｃｍ２程度のドーズ量で注入される。Ｐチャネルトランジスタに関するイオン注入では、ボロンイオンが１０ｋｅＶから４０ｋｅＶ程度のエネルギーで１×１０１５〜１×１０１６／ｃｍ２程度のドーズ量で注入される。注入後の熱処理は、８００℃から９５０℃程度の温度で、１０分から１２０分程度の時間で行われる。あるいは、９５０℃から１１００℃程度の温度で、１０秒から６０秒程度の時間で急速加熱処理により行われる。
【００１１】
上記ソース領域５１０及びドレイン領域５１０の各々のうち、ウェル領域５０３の活性領域とゲート絶縁膜５０４とが接する界面よりも上方に積み上げられた部分が積み上げ拡散層５１０ａである。
【００１２】
次に、図１３（ｂ）に示すように、周知のサリサイド工程により、ソース領域５１０、ドレイン領域５１０及びゲート電極５１１上に高融点金属シリサイド膜５１３が選択的に形成される。次に、周知の方法で、層間絶縁膜５１４が形成されると共に、コンタクト孔５１５が層間絶縁膜５１４の所望の位置にあけられ、さらに、図示していないが、周知の方法により、上部配線が形成される。
【００１３】
【特許文献１】
特開２０００−８２８１５号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来の積み上げ拡散層５１０ａを有する半導体装置は、積み上げ拡散層を有さない半導体装置と比して、ゲート電極５１１と積み上げ拡散層５１０ａとの間の容量（ひいては、ゲート電極５１１とソース、ドレイン領域５１０との間の容量）が大きくなるため、半導体装置の動作速度が遅くなってしまうという問題がある。
【００１５】
そこで、本発明の課題は、積み上げ拡散層とゲート電極との間の容量を低減して、高速な半導体装置および製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体装置は、
半導体基板と、この半導体基板の活性領域上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側に位置するソース領域及びドレイン領域とを備え、上記ソース領域及びドレイン領域の各一部は、上記活性領域とゲート絶縁膜との間の界面よりも上方に積み上げられた導電体からなる半導体装置において、
上記導電体と上記ゲート電極との間に空洞を備えることを特徴としている。
【００１７】
上記構成によれば、上記積み上げられた導電体とゲート電極との間に比誘電率が１と小さな空洞が存在するため、上記積み上げられた導電体とゲート電極との間の容量を低減することができる。したがって、上記ソース領域及びドレイン領域と、ゲート電極との間の容量が小さくなって、高速な半導体装置を得ることができる。
【００１８】
また、１実施の形態では、上記導電体と上記ゲート電極との間に、さらに、絶縁体を備える。すなわち、上記導電体と上記ゲート電極との間に、上記空洞と絶縁体を備える。
【００１９】
上記実施の形態によれば、上記積み上げられた導電体とゲート電極との間に、比誘電率が１と小さな空洞に加えて、上記絶縁体を設けているため、両者間の容量を低減できることに加えて、両者の間の絶縁性を良好に保つことができる。
【００２０】
また、１実施の形態では、上記絶縁体の一部は上記ゲート電極よりも上方へ突き出ている。
【００２１】
上記実施の形態によれば、上記ゲート電極と積み上げられた導電体との間の実効的な距離が長いので、両者の絶縁性を良好に保つことができる。また、上記絶縁体がゲート電極よりも上方に突き出ているため、上記空洞を容易に形成することができる。
【００２２】
また、１実施の形態では、上記絶縁体の一部は上記導電体よりも上方へ突き出ている。
【００２３】
上記実施の形態によれば、上記ゲート電極と積み上げられた導電体との間の実効的な距離が長いので、両者の絶縁性を良好に保つことができる。また、上記絶縁体が導電体よりも上方に突き出ているため、上記空洞を容易に形成することができる。
【００２４】
また、１実施の形態では、上記絶縁体の他の一部と上記ゲート電極との間に、上記空洞が形成されており、上記ゲート電極よりも上方へ突き出ている上記絶縁体の上記一部と、上記ゲート電極の側面の延長面との間の距離は、上記絶縁体の上記他の一部と上記ゲート電極の側面との間の距離よりも小さい。
【００２５】
上記実施の形態によれば、上記ゲート電極と絶縁体との間に空洞を形成し、このゲート電極と絶縁体との間の距離が上方では狭く、下方では広いため、この空洞が埋め込まれにくく、確実に空洞を形成することができる。
【００２６】
また、１実施の形態では、上記空洞に面する上記ゲート電極の側壁に、高融点金属シリサイド膜を設けている。
【００２７】
上記実施の形態によれば、上記空洞の存在を利用して、上記ゲート電極の側壁に高融点金属シリサイド膜を設けているので、ゲート電極を低抵抗化することができる。
【００２８】
また、本発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜、ゲート電極及び絶縁膜を順次堆積する工程と、
上記絶縁膜及び上記ゲート電極をパターニングする工程と、
上記ゲート電極の側壁に接するゲート電極側壁絶縁膜を形成する工程と、
上記半導体基板上に導電膜を堆積する工程と、
上記ゲート電極上の上記導電膜が無くなるまでエッチングを行って、上記ゲート電極側壁絶縁膜に接する積み上げられた導電体を形成する工程と、
上記ゲート電極側壁絶縁膜の少なくとも一部をエッチングして空洞領域を形成する工程と、
上記空洞領域が空洞になるような条件下にて層間絶縁膜を堆積する工程と
を備えることを特徴としている。
【００２９】
上記発明によれば、特殊なプロセス装置を用いることなく、上記ゲート電極と上記積み上げられた導電体との間に空洞を有する半導体装置を簡単かつ安価に製造することができる。
【００３０】
また、１実施の形態では、上記ゲート電極側壁絶縁膜を形成する工程は、第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜を順次形成する工程であり、上記空洞領域を形成する工程は、上記第１のゲート電極側壁絶縁膜または上記第２のゲート電極側壁絶縁膜の何れかをエッチングする工程である。
【００３１】
上記実施の形態によれば、特殊なプロセス装置を用いることなく、上記ゲート電極と上記積み上げられた導電体との間に空洞及び絶縁膜を有する半導体装置を簡単かつ安価に製造することができる。
【００３２】
また、１実施の形態では、上記第１のゲート電極側壁絶縁膜はシリコン酸化膜であり、上記第２のゲート電極側壁絶縁膜はシリコン窒化膜であり、上記空洞領域を形成する工程は、上記シリコン酸化膜をエッチングする工程である。
【００３３】
上記実施の形態によれば、特殊なプロセス装置を用いることなく、上記ゲート電極と上記積み上げられた導電体との間に、上記空洞及び上記シリコン窒化膜からなる絶縁体を有する半導体装置を簡単かつ安価に製造することができる。
【００３４】
また、１実施の形態では、上記絶縁膜及び上記ゲート電極をパターニングする工程の後、かつ、上記第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜を順次形成する工程の前に、上記絶縁膜の幅を上記ゲート電極の幅よりも小さくする工程を備える。
【００３５】
上記実施の形態によれば、上記絶縁膜の幅を上記ゲート電極の幅よりも小さくしているため、この幅の小さい絶縁膜に応じて、第２のゲート電極側壁絶縁膜の上部をゲート電極側に屈曲させて、空洞領域、つまり、窪みの開口幅を簡単に狭くすることができる。このように、上記空洞上部の開口幅を小さくすることができるため、層間絶縁膜を堆積する際に、空洞領域、つまり、窪み内に層間絶縁膜が混入することが無いので、再現性良く空洞を形成することができる。
【００３６】
また、１実施の形態では、上記絶縁膜の幅を上記ゲート電極の幅よりも小さくする工程は、上記絶縁膜を７００℃〜９００℃で熱処理する工程である。
【００３７】
上記実施の形態によれば、上記絶縁膜の幅を狭めるために熱処理を用いるため、通常のプロセス装置を利用することができると共に、再現性良く上記絶縁膜の幅を小さくすることができる。また、７００℃以上で熱処理されるため、スループットを下げることがなく、かつ、９００℃以下で熱処理されるため、ウェル領域の深さや不純物濃度に影響することがない。
【００３８】
【発明の実施の形態】
（実施の形態１）
本実施の形態１の半導体装置は、ゲート電極と、ソース、ドレイン領域の一部である積み上げられた導電体との間に空洞を形成することにより、両者に纏わる容量を著しく小さくしたものである。
【００３９】
本実施の形態１の半導体装置を、図１〜図３を用いて説明する。図１（ａ）は、本実施の形態１の半導体装置の平面レイアウトを示す平面図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’方向の断面図である。図１（ａ）では、空洞１１３の位置やコンタクト孔１１５とゲート電極１１１との位置関係などを明確にするために、層間絶縁膜１１４と高融点シリサイド膜１１２は省略している。図２及び図３は、本実施の形態１の半導体装置を作成する手順を説明する図である。
【００４０】
図１（ａ）、（ｂ）に示すように、本実施の形態１の半導体装置は、素子分離領域１０２と活性領域１２０とに大別された半導体基板１０１内において、上記活性領域１２０上に形成されたＭＩＳ（金属−絶縁膜−半導体：Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体素子である。本半導体装置は、素子分離領域１０２、ウェル領域１０３、ゲート絶縁膜１０４、ソース領域１１０、ドレイン領域１１０及びゲート電極１１１を備えている。
【００４１】
上記ソース領域１１０及びドレイン領域１１０は、ゲート電極１１１に隣接している。上記ソース領域１１０及びドレイン領域１１０の各々のほとんどの部分１１０ａは、ゲート絶縁膜１０４とウェル領域１０３との界面よりも上方に位置する積み上げ拡散層１１０ａであって、積み上げられた導電体の一例である。したがって、このＭＩＳ型半導体素子は、上記積み上げ拡散層１１０ａの存在により、トランジスタの寄生抵抗が小さい構造なので、半導体素子の動作スピードを向上することができる。また、上記積み上げ拡散層１１０ａの存在により、容易に浅い接合が形成できる構造なので、短チャネル効果を抑制して微細な半導体素子を形成することができる。さらに、高融点金属シリサイド膜１１２とソース、ドレイン領域（拡散層領域）１１０のＰＮ接合とが十分離れているので、接合リーク電流の小さな半導体素子を実現できる。
【００４２】
上記ゲート電極１１１と上記積み上げ拡散層１１０ａとの間には空洞１１３が形成されている。この積み上げ拡散層１１０ａは、半導体膜により形成されている。この空洞１１３は、図１（ａ）に示すように、上記ゲート電極１１１と積み上げ拡散層１１０ａとが対向している領域に形成されている。
【００４３】
上記ゲート電極１１１及びソース、ドレイン領域１１０上には高融点金属シリサイド膜１１２が形成され、さらに、層間絶縁膜１１４が形成されて、この層間絶縁膜１１４の所望の位置にコンタクト孔１１５が形成されている。なお、上部配線は一般的なトランジスタと同様なので省略している。
【００４４】
以上の構成により、本実施の形態１の半導体装置は、上記ゲート電極１１１とソース、ドレイン領域１１０の積み上げ拡散層１１０ａとの間に空洞１１３が形成されているため、その両者間の容量を低減することができる。したがって、半導体装置のスピードを向上できるとともに、消費電力を低減することができる。
【００４５】
ここで、上記ゲート電極１１１とソース、ドレイン領域１１０との容量を低減する効果について説明する。図１３に示す従来の半導体装置のようにソース、ドレイン領域５１０が積み上がった構造のトランジスタでは、その構造上、積み上げ拡散層５１０ａを有さない通常のトランジスタと比して、ゲート電極５１１とソース、ドレイン領域５１０との対向面積が大きくなるので、両者間の容量が大きくなる。また、短チャネル効果を抑制するために、トランジスタの微細化が進むにつれて接合を浅くする必要があるが、接合が浅くてもトランジスタがオフセットして駆動力を落とさないように、ゲート電極側壁絶縁膜５０７の幅を小さくすることになるため、一層、ゲート電極５１１とソース、ドレイン領域５１０との容量が大きくなってしまう。このため、ソース、ドレイン領域５１０が積み上がった構造のトランジスタでは、容量を低減することは、極めて重要な課題である。
【００４６】
本実施の形態１の半導体装置は、空洞１１３を設けて容量を低減して、上記課題を解決するもので、極めて重要な技術思想を包含するものである。
【００４７】
本実施の形態１の半導体装置で、２１１段のリングオシュレータ回路を作成して、回路スピードを評価したところ、従来例と比較してスピードが約８％向上した。これは、図１３に示す従来例では、ゲート電極側壁絶縁膜５０７に比誘電率εが６のシリコン窒化膜を用いていたが、本実施の形態１の半導体装置では、このゲート電極側壁絶縁膜の領域が空洞１１３、すなわち比誘電率εが１になる真空を形成している。このため、リングオシュレータ回路の容量が低減されて、スピードが向上したのである。
【００４８】
また、この空洞１１３を設けることで、ソース、ドレイン領域１１０の積み上げ拡散層１１０ａ及び高融点シリサイド膜１１２による応力を緩和することができので、応力によるトランジスタのキャリアの移動度が劣化することがない。この理由を以下に説明する。
【００４９】
図１３に示す従来例のように、ゲート電極５１１とソース、ドレイン領域５１０の積み上げ拡散層５１０ａとの間にゲート側壁絶縁膜５０７が形成されている場合、上記積み上げ拡散層５１０ａ及び高融点金属シリサイド膜５１３によって発生する応力がゲート電極側壁絶縁膜５０７を介してゲート電極５１１に伝わり、結果として、チャネル（ゲート電極５１１直下のウェル領域５０３の表面付近）におけるキャリアの移動度を劣化させるように応力が働いていた。これに反して、本実施の形態１の半導体装置では、空洞１１３がソース、ドレイン領域１１０で発生する応力を吸収するので、キャリアの移動度の劣化を防止できるのである。したがって、この半導体装置は、駆動力を低下させることなく本来の性能を維持できるので、高速で動作できるのである。
【００５０】
次に、本実施の形態１の半導体装置を形成する手順を、図２及び図３を用いて説明する。
【００５１】
まず、図２（ａ）に示すように、周知の方法によって、例えばシリコン基板からなる半導体基板１０１に素子分離領域１０２を設けた後、上記半導体基板１０１内にウェル領域１０３を形成する。次に、ゲート絶縁膜１０４、ゲート電極となる多結晶シリコン膜（以下、ゲート電極領域と言う。）１０５、ゲート電極側壁絶縁膜１０７を形成する。ここで、上記ゲート電極領域１０５の上にはシリコン酸化膜１０６が形成されている。上記ゲート電極側壁絶縁膜１０７は、図示しないが、ゲート電極領域１０５側及び底部に在るシリコン酸化膜と、それ以外の部分であるシリコン窒化膜とで形成され、上記シリコン酸化膜及びシリコン窒化膜のそれぞれの膜厚は、３〜１０ｎｍ、３０〜６０ｎｍである。
【００５２】
次に、図２（ｂ）に示すように、多結晶シリコン膜をＬＰＣＶＤ（低圧化学的気相成長）法により全面に堆積した後、上記ゲート電極領域１０５の上方の上記多結晶シリコン膜が無くなるまで異方性エッチングバックを行うことにより、多結晶シリコン膜のサイドウォール１０９が形成される。このとき、上記多結晶シリコン膜は、上記半導体基板１０１との界面に自然酸化膜が成長しない、従来例において説明したのと同様な方法により堆積した。
【００５３】
次に、本実施の形態１では図示していないが、従来例において図１４を用いて説明したように、上記ゲート電極領域１０５の周囲全域にわたって形成される多結晶シリコン膜のサイドウォール１０９により、ソース領域とドレイン領域が直接ショートするのを防止するために、上記ゲート電極領域１０５の長手方向の両端の不要な領域のサイドウォール１０９を除去して、ソース、ドレイン領域を分離している。
【００５４】
次に、図２（ｂ）に示すゲート電極領域１０５上のシリコン酸化膜１０６を、図２（ｃ）に示すように、除去した後、ゲート電極１１１、ソース領域１１０及びドレイン領域１１０となる部分、すなわち、ゲート電極領域１０５及びサイドウォール１０９に、ドナーもしくはアクセプタとなる不純物をイオン注入により同時に導入する。このときのイオン注入は、Ｎチャネルトランジスタに関しては、隣イオンを２０ｋｅＶから８０ｋｅＶ程度のエネルギーで１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度のドーズ量で、Ｐチャネルトランジスタに関しては、ボロンイオンを５ｋｅＶから３０ｋｅＶ程度のエネルギーで１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度のドーズ量で行った。次に、イオン注入後、８００℃から９５０℃程度の温度で、５分から１２０分程度の熱処理、もしくは、９５０℃から１１００℃程度の温度で、５秒から６０秒程度の急速熱処理を行い、注入した不純物を活性化すると共に、半導体基板１０１のウェル領域１０３まで拡散させることにより、活性化されたゲート電極１１１、ソース領域１１０及びドレイン領域１１０がそれぞれ形成される。
【００５５】
次に、図３（ａ）に示すように、周知のサリサイド工程により、ソース領域１１０、ドレイン領域１１０及びゲート電極１１０の上に高融点金属シリサイド膜１１２を選択的に形成した後、熱リン酸によりゲート電極側壁絶縁膜１０７のうちのシリコン窒化膜を底部に若干のシリコン窒化膜の部分１０７’を残して、そのほとんどを除去する。ここで、図示はしていないが、上記ゲート電極１１１の側壁部及びウェル領域１０３の表面には、ゲート電極側壁絶縁膜１０７のうちの薄いシリコン酸化膜が３〜１０ｎｍの厚さで形成されている。このため、仮に、残すべきシリコン窒化膜の部分１０７’が全て除去されるまでエッチングされても、リン酸が直接シリコンに触れることがないので、表面荒れを起こすことがなくて、特性劣化の原因にはならない。一方、上記ソース領域１１０、ドレイン領域１１０の積み上げ拡散層１１０ａを形成している多結晶シリコン膜のサイドウォール１１０ａの側面にはシリコン酸化膜が存在しないので、リン酸により多少エッチングされるが、特性には影響を及ぼす領域ではないので問題にはならない。
【００５６】
本実施の形態１では、シリコン窒化膜を除去するのに熱リン酸を用いたが、これに限るものではなく、高融点金属シリサイド膜１１２及びシリコン酸化膜１０２に対して選択性の大きな他のウェットエッチングやドライエッチングを用いても良い。
【００５７】
ここで、周知のサリサイド工程とは、チタンシリサイド膜を形成する場合は、チタンの堆積→第１の熱処理（６００〜７００℃）→選択エッチング（未反応高融点金属の除去）→第２の熱処理（８５０〜９５０℃）から構成されているが、ゲート電極側壁絶縁膜１０７を除去する工程を選択エッチングの後、第２の熱処理の前に行っても良い。そうすれば、高温の第２の熱処理時、すなわち高融点シリサイド膜１１２を高抵抗の結晶相から低抵抗の結晶相へ相転移させるときに、ゲート電極側壁絶縁膜１０７が存在しない構造になっているため、その相転移のときの応力を緩和することができる。したがって、高融点金属シリサイド膜１１２の形成が困難とされる微細なゲート電極１１１上にも高融点金属シリサイド膜１１２を制御性良く形成することができる。
【００５８】
次に、図３（ｂ）に示すように、層間絶縁膜１１４を堆積する。そうすると、ソース、ドレイン領域１１０の積み上げ拡散層１１０ａとゲート電極１１１との間の窪みに空洞１１３が形成される。この空洞１１３は、幅５０ｎｍ、深さ２５０ｎｍと非常にアスペクト比が大きいため、層間絶縁膜１１４を堆積する通常の方法であるプラズマＣＶＤ法では埋め込みすることができないため形成される。ここで、通常のプラズマＣＶＤ法よりも段差被覆性の悪い方法、例えば、常圧ＣＶＤ法や、プラズマＣＶＤ法で、モノシランと酸素により１００Ｐａ以上の圧力で層間絶縁膜１１４を形成することにより、より安定して空洞１１３を得ることができる。また、図示はしていないが、５０ｎｍ〜３００ｎｍ程度、上述した段差被覆性の悪い方法で層間絶縁膜を堆積した後、段差被覆性の良い方法で層間絶縁膜を堆積しても良い。その場合、上記空洞１１３を制御性良く形成しつつ、層間絶縁膜１１４の表面の段差を低減することができるという利点がある。
【００５９】
その後、上記層間絶縁膜１１４の所望の位置にコンタクト孔１１５を形成する。図示はしていないが、周知の方法により、上部配線が形成されて、本実施の形態１の半導体装置が完成する。
【００６０】
以上のように、本実施の形態１の製造方法によれば、特殊なプロセスを用いることなく、ゲート電極１１１と、ソース、ドレイン領域１１０の導電体である積み上げ拡散層１１０ａとの間に空洞１１３を制御性良く形成することができる。
【００６１】
（実施の形態２）
本実施の形態２の半導体装置は、実施の形態１と同様に、ゲート電極と、ソース、ドレイン領域の積み上げ拡散層との間に空洞を形成することにより、両者に纏わる容量を著しく小さくしたものである。また、これに加えて、ゲート電極とソース、ドレイン領域との電気的な分離性を向上させた構造、及び、ゲート電極とソース、ドレイン領域の積み上げ拡散層との間に空洞が形成されやすい構造を提供するものである。
【００６２】
本実施の形態２の半導体装置を、図４〜図７を用いて説明する。図４は本実施の形態２の半導体装置を、ゲート電極２１１の長手方向に対して、垂直に切断した断面を示したものである。図５〜図７は、本実施の形態２の半導体装置を作成する手順を説明するものである。
【００６３】
まず、図４を用いて、本実施の形態２の半導体装置の構成を説明する。
【００６４】
本実施の形態２の半導体装置は、素子分離領域２０２と活性領域とに大別された半導体基板２０１内において、上記活性領域上に形成されたＭＩＳ型半導体素子である。本半導体装置は、素子分離領域２０２、ウェル領域２０３、ゲート絶縁膜２０４、ソース領域２１０、ドレイン領域２１０及びゲート電極２１１を備えている。
【００６５】
上記ソース領域２１０及びドレイン領域２１０は、上記ゲート電極２１１に隣接している。上記ソース領域２１０及びドレイン領域２１０の各々のほとんどの部分である積み上げ拡散層２１０ａは、上記ゲート絶縁膜２０４とウェル領域２０３との界面よりも上方に位置している。上記積み上げ拡散層２１０ａは、導電体の一例である。上記積み上げ拡散層２１０ａとゲート電極２１１との間には、空洞２１２、絶縁体としてのゲート電極側壁絶縁膜２０８及び絶縁膜２０７’が存在する。上記空洞２１２は、上記ゲート電極２１１とゲート電極側壁絶縁膜２０８との間にあり、上記絶縁膜２０７’は、上記空洞２０７’及びゲート電極側壁絶縁膜２０８の下に配置されている。また、上記ゲート電極側壁絶縁膜２０８は、上記ゲート電極２１１及びソース、ドレイン領域２１０よりも上方に突き出ている。上記空洞２１２が形成されている領域は、平面図においては図１（ａ）に示す実施の形態１の半導体装置と同様に、ゲート電極２１１とソース、ドレイン領域２１０とが対向している領域なので、ここでは図示していない。
【００６６】
上記構成によると、上記空洞２１２の存在により、ゲート電極２１１とソース、ドレイン領域２１０との間の容量を低減することができる。したがって、この半導体装置の動作スピードを向上させると共に、消費電力を低減することができる。また、実施の形態１とは異なり、上記ゲート電極２１１と、ソース、ドレイン領域２１０の積み上げ拡散層２１０ａとの間にゲート電極側壁絶縁膜２０８が存在するため、ゲート電極２１１とソース、ドレイン領域２１０とを確実に絶縁できる。さらに、上記ゲート電極側壁絶縁膜２０８が、ゲート電極２１１及びソース、ドレイン領域２１０よりも上方に突き出しているので、層間絶縁膜２１４を堆積する際に、空洞２１２が形成されやすい。
【００６７】
上記ゲート電極側壁絶縁膜２０８及び絶縁膜２０７’は、絶縁膜であれば良いが、本実施の形態２では、ゲート電極側壁絶縁膜２０８がシリコン窒化膜であり、絶縁膜２０７’がシリコン酸化膜である。この場合、素子分離領域２０２及びシリコン酸化膜２０７はシリコン酸化膜であるが、これらの上にシリコン窒化膜２０８が形成されているので、フッ酸などによる洗浄を行う際に、素子分離領域２０２やシリコン酸化膜２０７がエッチングされて膜減りすることがない、したがって、素子間（ソース領域２１０とドレイン領域２１０との間）のショートなどの特性劣化を防止することができる。また、上記素子分離領域２０２上のシリコン窒化膜２０８は、コンタクト孔２１５を形成する際に、エッチングストッパーとして機能するため、コンタクトエッチ時に素子分離領域２０２のシリコン酸化膜２０７を突き抜けてウェル領域２０３に到達して特性劣化を引き起こすことがない。
【００６８】
上記ゲート電極２１１及びソース、ドレイン領域２１０上には高融点金属シリサイド膜２１３が形成され、さらに、層間絶縁膜２１４が形成され、この層間絶縁膜２１４の所望の位置にコンタクト孔２１５が形成されている。なお、上部配線は一般的なトランジスタと同様なので省略している。
【００６９】
次に、本実施の形態２の半導体装置を形成する手順を、図５〜図７を用いて説明する。
【００７０】
まず、図５（ａ）に示すように、周知の方法によって、半導体基板２０１に素子分離領域２０２を設けた後、上記半導体基板２０１内にウェル領域２０３を形成する。次に、上記半導体基板２０１上にゲート絶縁膜２０４、ゲート電極となる多結晶シリコン膜２０５及びシリコン酸化膜２０６を順次形成する。次に、周知のリソグラフィーとエッチング技術により、上記シリコン酸化膜２０６をパターニングした後、このシリコン酸化膜２０６をマスクとして多結晶シリコン膜２０５をパターニングして、ゲート電極領域２０５を形成する。図示はしていないが、その後、熱酸化により、上記ゲート電極領域２０５の側壁及びウェル領域２０３表面に２〜１０ｎｍの膜厚のシリコン酸化膜を形成しても良い。
【００７１】
次に、図５（ｂ）に示すように、通常のＣＶＤ法により、シリコン酸化膜２０７及びシリコン窒化膜２０８を、それぞれ１０〜３０ｎｍ、２０〜５０ｎｍ程堆積する。
【００７２】
次に、図５（ｃ）に示すように、周知のリソグラフィー及びエッチング技術により、素子分離領域２０２上にシリコン窒化膜２０８を残しつつ、第１のゲート電極側壁絶縁膜の一例としてのシリコン酸化膜２０７と、第２のゲート電極側壁絶縁膜の一例としてのシリコン窒化膜２０８とから構成されるゲート電極側壁絶縁膜を形成する。
【００７３】
次に、図６（ａ）に示すように、多結晶シリコン膜をＬＰＣＶＤ法により全面に堆積した後、上記ゲート電極領域２０５の上方のその堆積した多結晶シリコン膜が無くなるまで異方性エッチングバックを行うことにより、多結晶シリコン膜のサイドウォール２０９を形成する。このとき、上記多結晶シリコン膜２０９は、半導体基板２２０１との界面に自然酸化膜が成長しない、従来例において説明した同様な方法により堆積した。
【００７４】
次に、上記ゲート電極領域２０５上のシリコン酸化膜２０６（図５（ｃ）及び図６（ａ）を参照）を除去する。このとき、上記ゲート電極側壁絶縁膜のシリコン酸化膜２０７も同時にゲート電極２０５上部付近まで除去される。上記シリコン酸化膜２０６を除去すると同時に空洞となる窪みを形成しても良いが、ソース、ドレイン領域及びゲート電極領域２０５への不純物イオン注入の際に、窪みの領域に注入される不純物イオンがウェル領域２０３の深い領域まで注入されることにより、ソース、ドレイン領域の接合深さが深くなってしまう危険性が大きいため、この窪みの形成は、不純物イオン注入が完了した後に行われるのが望ましい。
【００７５】
次に、本実施の形態２では図示はしていないが、従来例において図１４を用いて説明したように、上記ゲート電極領域２０５の周囲全域にわたって形成される多結晶シリコン膜のサイドウォール２０９により、ソース領域とドレイン領域が直接ショートするのを防止するために、ゲート電極領域２０５の長手方向の両端の不要な領域のサイドウォール２０９を除去してソース、ドレイン領域を分離している。
【００７６】
次に、図６（ｂ）に示すゲート電極２１１、ソース領域２１０及びドレイン領域２１０となる部分、つまり、図６（ａ）に示すゲート電極領域２０５、サイドフォール２０９、２０９に、ドナーもしくはアクセプタとなる不純物をイオン注入により同時に導入した後、所望の熱処理を施す。これにより、ゲート電極２１１、ソース領域２１０及びドレイン領域２１０がそれぞれ形成される。このときのイオン注入条件及び熱処理条件は、実施の形態１で説明した条件と同一なので、ここでは省略する。
【００７７】
次に、図６（ｃ）に示すように、上記ゲート電極２１１の側壁部のシリコン酸化膜２０７の一部を除去して、後に空洞となる窪みすなわち空洞領域を形成する。このとき、窪み及びシリコン窒化膜２０８の下部にはシリコン酸化膜２０７’が残る。
【００７８】
次に、図７（ａ）に示すように、周知のサリサイド工程により、ソース領域２１０、ドレイン領域２１０、ゲート電極２１１の上に高融点金属シリサイド膜２１３を選択的に形成する。ここで、周知のサリサイド工程では一般的に高融点金属膜を物理的スパッタ法により堆積するが、段差被覆性が非常に悪いため、ゲート電極２１１の側壁には高融点金属シリサイド膜は形成されない。しかし、ＣＶＤ法を用いれば、ゲート電極２１１の側壁にも高融点金属シリサイド膜を形成することができる。例えば、チタンの場合は、４塩化チタンと水素の熱ＣＶＤ法にて、ゲート電極２１１の側壁にも高融点金属シリサイド膜を形成することができる。このように、ゲート電極２１１の側壁にも高融点金属シリサイド膜２１３を形成すると、ゲート電極２１１を低抵抗化することができる。また、ゲート長が小さくなっても凝集し難い高融点金属シリサイド膜を得ることができる。
【００７９】
次に、図７（ｂ）に示すように、層間絶縁膜２１４を堆積する。そうすると、上記ゲート電極２１１とゲート電極側壁絶縁膜２０８との間の窪みに空洞２１２が形成される。上記空洞２１２は、窪みが幅１０〜３０ｎｍ、深さ２５０ｎｍと非常にアスペクト比が大きいため、通常の層間絶縁膜２１４を堆積するプラズマＣＶＤ法では埋め込みすることができないため、形成される。ここで、実施の形態１と同様に、通常のプラズマＣＶＤ法よりも段差被覆性の悪い方法、例えば、常圧ＣＶＤ法や、プラズマＣＶＤ法で、モノシランと酸素により１００Ｐａ以上の圧力で層間絶縁膜２１４を形成することにより、より安定して空洞２１２を得ることができる。また、図示はしていないが、５０ｎｍ〜３００ｎｍ程度、上述した段差被覆性の悪い絶縁膜を堆積した後、段差被覆性の良い絶縁膜を堆積してもよい。その場合、空洞２１２を制御性良く形成しつつ、層間絶縁膜２１５の表面の段差を低減できるという利点がある。
【００８０】
次に、上記層間絶縁膜２１４の所望の位置にコンタクト孔２１５を形成する。図示はしていないが、周知の方法により、上部配線が形成され、本実施の形態２の半導体装置が完成する。
【００８１】
本実施の形態２の半導体装置では、実施の形態１の半導体装置と比して、シリコン窒化膜２０８がゲート電極２１１及びソース、ドレイン領域２１０の積み上げ拡散層２１０ａよりも上方に突き出た構造、すなわち、層間絶縁膜２１４が窪みに堆積されにくい構造になっているので、空洞２１２を制御性良く形成することができる。また、上記シリコン窒化膜２０８がゲート電極２１１及びソース、ドレイン領域２１０の積み上げ拡散層２１０ａよりも上方に突き出ているため、上記ゲート電極２１１とソース、ドレイン領域２１０の積み上げ拡散層２１０ａとの間の実効的な距離が長くなって、上記ゲート電極２１１とソース、ドレイン領域２１０との間の絶縁性が向上する。
【００８２】
以上のように、本実施の形態２では、特殊なプロセスを用いることなく、ゲート電極２１１と第２のゲート電極側壁絶縁膜２０８との間の窪みに空洞２１２を制御性良く形成することができる。
【００８３】
（実施の形態３）
図８に示す本実施の形態３の半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた点が、実施の形態２の半導体装置と異なるが、他の点は、実施の形態２と同様である。したがって、図８において、図４に示す実施の形態２と同一構成部については、同一参照番号を付して、詳しい説明は省略する。
【００８４】
図８に示すように、半導体基板２０１と、素子分離領域２０２及びウェル領域２０３（ボディ）との間に埋め込み用のシリコン酸化膜２２０が形成されている。上記ウェル領域２０３の厚さよりも、ソース、ドレイン領域２１０の接合深さを厚く形成している。したがって、実施の形態２の半導体装置の効果に加えて、接合に纏わる容量を小さくすることができる。また、上記埋め込みシリコン酸化膜２２０の存在により半導体素子のリーク電流を小さくすることができる。
【００８５】
また、通常のＳＯＩ基板では、図示しないが、ボディ上に直接高融点金属シリサイド膜を形成している。このため、半導体素子が微細化されてボディの膜厚が薄くなると、高融点金属シリサイド膜がボディのシリコンを全て消費して埋め込みシリコン酸化膜まで到達して不良を起こしてしまう。これに反して、本実施の形態３の半導体装置では、ソース、ドレイ領域２１０の積み上げ拡散層２１０ａ上に高融点金属シリサイド膜２１３を形成しているので、高融点金属シリサイド膜２１３が埋め込みシリコン酸化膜２２０に到達することがない。したがって、不良を防止することができる。
【００８６】
本実施の形態３の半導体装置では、完全空乏化ＳＯＩ基板上に形成した場合について記述したが、これに限るものではなく、部分空乏化ＳＯＩ基板上に形成しても良い。また、ＳＯＩ基板上に実施の形態２の半導体装置を形成した場合を記述したが、同じ効果が得られるので、ＳＯＩ基板上に実施の形態１の半導体装置を形成しても良い。
【００８７】
（実施の形態４）
以下に、実施の形態４の半導体装置を製造する手順を図９〜図１１を用いて説明する。
【００８８】
まず、図９（ａ）に示すように、周知の方法によって、半導体基板３０１に素子分離領域３０２を設けた後、半導体基板３０１内にウェル領域３０３を形成する。次に、ゲート絶縁膜３０４、ゲート電極となる多結晶シリコン膜３０５、及び、絶縁膜の一例としてのシリコン酸化膜３０６を順次形成する。ここで、上記シリコン酸化膜３０６は、ＣＶＤ法により４００℃の温度で堆積した。堆積温度は、４００℃が好ましいが、７００℃以下であればよい。次に、周知のリソグラフィーとエッチング技術により、上記シリコン酸化膜３０６をパターニングした後、シリコン酸化膜３０６をマスクとして、上記多結晶シリコン膜３０５をパターニングして、ゲート電極領域３０５を形成する。次に、７００℃〜９００℃の熱処理を施して、膜収縮により絶縁膜であるシリコン酸化膜３０６の幅を片側で約１０〜３０ｎｍ程小さくする。これは、４００℃という低温で形成したシリコン酸化膜３０６の膜密度が小さいため、７００℃〜９００℃という高温で熱処理すると、膜収縮を起こす現象を利用している。上記シリコン酸化膜３０６を収縮させる熱処理温度は、７００℃以下だと所望の幅に収縮させるのに時間がかかって、スループットが低下してしまう。一方、９００℃以上だとウェル領域３０３の深さが深くなったり、ウェル領域３０３の表面濃度が薄くなったりして、所望の濃度と深さを有するウェル領域３０３が得られない。このため、熱処理温度は、７００℃〜９００℃で行われる。
【００８９】
図示していないが、その後、熱酸化により、多結晶シリコン膜からなるゲート電極領域３０５及びウェル領域３０３表面に２〜１０ｎｍの膜厚のシリコン酸化膜を形成しても良い。また、この熱酸化処理をシリコン酸化膜３０６の幅を小さくする熱処理と兼ねても良い。
【００９０】
次に、図９（ｂ）に示すように、通常のＣＶＤ法により、シリコン酸化膜３０７、及び、絶縁体の一例であるシリコン窒化膜３０８を、それぞれ１０〜３０ｎｍ、２０〜５０ｎｍ程、順次堆積する。
【００９１】
次に、図９（ｃ）に示すように、周知のリソグラフィー及びエッチング技術により、上記素子分離領域３０２上にシリコン窒化膜３０８を残しつつ、第１のゲート電極側壁絶縁膜の一例としてのシリコン酸化膜３０７と第２のゲート電極側壁絶縁膜の一例としてのシリコン窒化膜３０８から構成されるゲート電極側壁絶縁膜を形成する。
【００９２】
次に、図１０（ａ）に示すように、多結晶シリコン膜をＬＰＣＶＤ法により全面に堆積した後、ゲート電極領域３０５の上方のその多結晶シリコン膜の部分が無くなるまで異方性エッチングバックを行うことにより、その多結晶シリコン膜のサイドウォール３０９を形成する。このとき、上記多結晶シリコン膜は、半導体基板３０１との界面に自然酸化膜が成長しない、従来例において説明した同様な方法により堆積した。
【００９３】
次に、上記シリコン酸化膜３０６（図９（ｃ）を参照。）を、図１０（ａ）に示すように、除去する。このとき、上記第１のゲート電極側壁絶縁膜としてのシリコン酸化膜３０７も同時にゲート電極領域３０５の上部付近まで除去される。シリコン酸化膜３０６を除去すると同時に空洞となる窪みを形成しても良いが、上記ソース、ドレイン領域及びゲート電極領域への不純物イオンの注入の際に、窪みの領域に注入される不純物イオンがウェル領域３０３の深い領域まで注入されることにより、ソース、ドレインの接合深さが深くなってしまう危険性が大きいため、この窪みの形成は、不純物イオン注入が完了した後に行われるのが望ましい。
【００９４】
次に、本実施の形態４では図示はしていないが、従来例において図１４を用いて説明したように、ゲート電極領域３０５の周囲全域にわたって形成される多結晶シリコン膜のサイドウォール３０９により、ソースとドレインが直接ショートするのを防止するために、ゲート電極領域３０５の長手方向の両端の不要な領域のサイドウォール３０９を除去してソース、ドレイン領域を分離している。
【００９５】
次に、図１０（ａ）に示すゲート電極領域３０５及びサイドウォール３０９に、ドナーもしくはアクセプタとなる不純物の導入をイオン注入により同時に行い、その後、所望の熱処理を施す。これにより、ゲート電極３１１、ソース、ドレイン領域３１０がそれぞれ形成される。このときのイオン注入条件及び熱処理条件は、実施の形態１及び２で説明した条件と同一なので、ここでは省略する。
【００９６】
次に、図１０（ｃ）に示すように、上記ゲート電極３１１の側面に接するシリコン酸化膜３０７の一部を除去して、後に空洞となる空洞領域つまり窪みを形成する。このとき、上記窪み及びシリコン窒化膜３０８の下にはシリコン酸化膜３０７’が残る。また、上記シリコン酸化膜３０６の前述の膜収縮により、上記シリコン酸化膜３０６の幅がゲート電極３１１の幅よりも小さくなっているため、上記シリコン窒化膜３０８の上部がゲート電極３１１側に屈曲している。したがって、上記ゲート電極３１１よりも上方へ突き出ているシリコン窒化膜３０８の一部と、上記ゲート電極３１１の側面の延長面との間の距離は、上記シリコン窒化膜３０８の下部と上記ゲート電極３１１の側面との間の距離よりも小さくなっている。
【００９７】
次に、図１１（ａ）に示すように、周知のサリサイド工程により、ソース領域３１０、ドレイン領域３１０、ゲート電極３１１の上に高融点金属シリサイド膜３１３を選択的に形成する。ここで、実施の形態２において説明したように、ＣＶＤ法を用いて、ゲート電極３１１の側壁に高融点金属シリサイド膜を形成しても良い。
【００９８】
次に、図１１（ｂ）に示すように、層間絶縁膜３１４を堆積する。そうすると、上記ゲート電極３１１と、第２のゲート電極側壁絶縁膜としてのシリコン窒化膜３０８との間の窪みに空洞３１２が形成される。本実施の形態４では、実施の形態２と比して、上記窪みの上部の入り口部分に上記第２のゲート電極側壁絶縁膜としてのシリコン窒化膜３０８がゲート電極３１１の方向にせり出してキャップの役目をし、層間絶縁膜３１４が堆積しにくい形状になっている。そのため、制御性良く空洞３１２を形成することができる。ここで、実施の形態１及び２と同様に、通常のプラズマＣＶＤ法よりも段差被覆性の悪い方法、例えば、常圧ＣＶＤ法やプラズマＣＶＤ法で、モノシランと酸素により１００Ｐａ以上の圧力で層間絶縁膜３１４を形成することにより、より安定して空洞３１２を得ることができる。また、図示はしていないが、５０ｎｍ〜３００ｎｍ程度、上述した段差被覆性の悪い絶縁膜を堆積した後、段差被覆性の良い絶縁膜を堆積しても良い。その場合、空洞３１２を制御性良く形成しつつ、層間絶縁膜３１４の段差を低減できるという利点がある。
【００９９】
その後、上記層間絶縁膜３１４の所望の位置にコンタクト孔３１５を形成する。図示はしていないが、周知の方法により、上部配線が形成され、本実施の形態４の半導体装置が完成する。
【０１００】
以上のように、本実施の形態４では、特殊なプロセスを用いることなく、上記ゲート電極３１１とシリコン窒化膜３０８との間の窪みに空洞３１２を制御性良く形成することができる。
【０１０１】
上記実施の形態２から４では、ゲート電極２１１、３１１と絶縁体としてのシリコン窒化膜２０８、３０８との間に、空洞２１２、３１２を設けたが、絶縁体をゲート電極の側壁に接触させ、この絶縁体と積み上げ拡散層との間に空洞を設けてもよい。
【０１０２】
【発明の効果】
以上より明らかなように、本発明の半導体装置によれば、ソース領域及びドレイン領域の各一部である積み上げられた導電体と、ゲート電極との間に比誘電率が１と小さな空洞を設けているので、上記積み上げられた導電体とゲート電極との間の容量を低減することができて、上記ソース領域及びドレイン領域と、ゲート電極とに纏わる容量を低減できる。したがって、高速な半導体装置を得ることができる。
【０１０３】
また、本発明の半導体装置の製造方法によれば、特殊なプロセス装置を用いることなく、一般的に広く使われているプロセス装置を用いて、ゲート電極と積み上げられた導電体との間に、空洞を形成しているので、新しいプロセス装置の設備投資などが不要で、簡単かつ安価に、空洞を有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】図１（ａ）、（ｂ）は、本発明の実施の形態１の半導体装置の平面図と断面図である。
【図２】図２（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１の半導体装置を作成する手順を説明する図である。
【図３】図３（ａ）、（ｂ）は、本発明の実施の形態１の半導体装置を作成する手順を説明する図である。
【図４】本発明の実施の形態２の半導体装置の断面図である。
【図５】図５（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図６】図６（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図７】図７（ａ）、（ｂ）は、本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図８】本発明の実施の形態３の半導体装置の断面図である。
【図９】図９（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４の半導体装置を作成する手順を説明する図である。
【図１０】図１０（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４の半導体装置を作成する手順を説明する図である。
【図１１】図１１（ａ）、（ｂ）は、本発明の実施の形態４の半導体装置を作成する手順を説明する図である。
【図１２】図１２（ａ）、（ｂ）、（ｃ）は、従来の半導体装置を作成する手順を説明する図である。
【図１３】図１３（ａ）、（ｂ）は、従来技術の半導体装置を作成する手順を説明する図である。
【図１４】図１４（ａ）、（ｂ）は、従来の半導体装置を作成する手順を説明する図である。
【符号の説明】
１０１、２０１、３０１  シリコン基板
１０２、１０６、２０２、２０６、２０７、３０２、３０６、３０７  シリコン酸化膜
１０３、２０３、３０３  ウェル領域
１０４、２０４、３０４  ゲート絶縁膜
１０５、１０９、２０５、２０９、３０５、３０９  多結晶シリコン膜
１０７、２０８、３０８  シリコン窒化膜
１１０、２１０、３１０  ソース領域、ドレイン領域
１１０ａ、２１０ａ、３１０ａ  積み上げ拡散層
１１１、２１１、３１１  ゲート電極
１１２、２１３、３１３  高融点金属シリサイド膜
１１３、２１２、３１２  空洞
１１４、２１４、３１４  層間絶縁膜
１１５、２１５、３１５  コンタクト孔
２２０  埋め込みシリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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