(57)【要約】【課題】データの保持特性を高精度で任意に設定することが可能な、ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性記憶素子およびその製造方法を提供する。【解決手段】半導体基板１１上に、第１電位障壁層１２ａ、電荷蓄積層１３および第２電位障壁層１４がこの順に積層された絶縁膜１５ａを介してゲート電極１６を設けてなる不揮発性記憶素子３であり、電位障壁層１２ａ中に窒素が含有されており、この窒素の含有量によってデータの保持時間が任意に設定されてなることを特徴としている。【選択図】        図１
2004247445.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、電位障壁層および電荷蓄積層がこの順に積層された絶縁膜を介してゲート電極を設けてなる不揮発性記憶素子であって、
前記電位障壁層中に窒素が含有され、当該窒素の含有量によってデータの保持時間が任意に設定されてなる
ことを特徴とする不揮発性記憶素子。
【請求項２】
請求項１記載の不揮発性記憶素子において、
前記データの保持時間として、限定された時間が設定されている
ことを特徴とする請求項１記載の不揮発性記憶素子。
【請求項３】
請求項２記載の不揮発性記憶素子において、
前記電位障壁層中における窒素濃度は、１０％〜２６％である
ことを特徴とする不揮発性記憶素子。
【請求項４】
請求項１記載の不揮発性記憶素子において、
前記絶縁膜は、前記電荷蓄積層上にさらに電位障壁層を積層してなり、前記半導体基板側の電位障壁層内に前記所定の含有量で窒素が含有されている
ことを特徴とする不揮発性記憶素子。
【請求項５】
半導体基板上に、電位障壁層および電荷蓄積層がこの順に積層された絶縁膜を介してゲート電極を設けてなる複数の不揮発性記憶素子を有し、
少なくとも前記不揮発性記憶素子のうちの１つにおける電位障壁層中に窒素が含有され、
前記電位障壁層中に窒素が含有された不揮発性記憶素子のデータの保持時間が、当該窒素の含有量によってそれぞれ任意に設定されてなる
ことを特徴とする半導体記憶装置。
【請求項６】
半導体基板上に電位障壁層および電荷蓄積層がこの順に積層された絶縁膜を形成し、当該絶縁膜上にゲート電極を形成する不揮発性記憶素子の製造方法であって、
予め設定されたデータの保持時間に基づいて前記電位障壁層中に導入する窒素の含有量を求めておき、前記電位障壁層を形成した直後に当該電位障壁層内に前記含有量の窒素を導入する工程を行う
ことを特徴とする不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性記憶素子およびその製造方法に関し、特には設定された保持時間が経過した時点で記憶させたデータが消去される不揮発性記憶素子、およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型またはＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性記憶素子は、フローティングゲートを設けた不揮発性記憶素子と比較して駆動電圧が低く、様々な電子機器への適用が期待されている。
【０００３】
図８には、このような不揮発性記憶素子のうち、ＭＯＮＯＳ型の不揮発性記憶素子の断面構成図を示す。この図に示すように、ＭＯＮＯＳ型の不揮発性記憶素子１は、シリコンからなる半導体基板１１上に、酸化シリコン（Ｏｘｉｄｅ）からなる第１電位障壁層１２、窒化シリコン（Ｎｉｔｒｉｄｅ）からなる電荷蓄積層１３および酸化シリコン（Ｏｘｉｄｅ）からなる第２電位障壁層１４をこの順に積層してなる絶縁膜１５が設けられ、この上部にゲート電極１６が設けられている。そして、ゲート電極１６の両脇下方の半導体基板１１表面層には、ゲート電極１６側からＬＤＤ拡散層１７およびソース・ドレイン拡散層１８が設けられている。さらに、ゲート電極１６の側壁でＬＤＤ拡散層１７の上部には、ＬＤＤ拡散層１７の幅を決定する絶縁性のサイドウォール１９が設けられ、ＭＯＳトランジスタとして構成されている。
【０００４】
このように構成されたＭＯＮＯＳ型の不揮発性記憶素子においては、ゲート電極１６にワード線が接続され、またソース・ドレイン拡散層１８にビット線が接続され、電荷蓄積層１３の第２電位障壁層１４側にデータとして電荷が蓄積される。そして、電荷蓄積層１３中に存在する電荷の有無により、しきい値電圧をシフトさせ、そのシフト後のしきい値電圧の値を書き込み用及び読み出し用の信号に対応させている。
【０００５】
例えばトランジスタ部分がＮＭＯＳであり、電荷蓄積層１３に電子が蓄えられている場合には、しきい値電圧は正の方向にシフトしている。そして、読み出し時には、該当する素子にゲート電圧を印加するが、電荷蓄積層１３に電子が蓄えられていることによりしきい値電圧が大きくなっているため、ソース・ドレイン拡散層１８間に電流は流れない。逆に、電荷蓄積層１３に正孔が蓄えられている場合には、しきい値電圧は負の方向にシフトしているため、読み出し時のゲート電圧でソース・ドレイン拡散層１８間に電流が流れる。この、電流が流れる、流れないを“０”，“１”に対応させているのが不揮発性記憶素子の基本動作原理である。尚、ＭＮＯＳ型の不揮発性記憶素子は、電荷蓄積層１３上に、直接ゲート電極１６が設けられ、電荷蓄積層１３の第１電位障壁層１２側に電荷が蓄積される構成となっている。
【０００６】
このような構成の不揮発性記憶素子においては、電荷保持特性の改善を目的として、窒化シリコンからなる電荷蓄積層１３に換えて、酸化アルミニウムからなる電荷蓄積層を設ける構成が提案されている（例えば下記特許文献１参照）。
【０００７】
【特許文献１】
特開２００２−３６８１４２号公報
【０００８】
ところで、以上のような構成のＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性記憶素子においては、データ保持時間およびデータ消去時間のような素子性能は、絶縁膜１５を構成する各層の膜厚によって制御されている。図９には、一例として、ＭＯＮＯＳ型の不揮発性記憶素子についての、酸化シリコンからなる第１電位障壁層の膜厚（Ｔｕｎｎｅｌ  Ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）に対しての、（ａ）データ保持時間（Ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）および（ｂ）データ消去時間（Ｅｒａｓｅ  ｔｉｍｅ）を示す。これらの図に示すように、第１電位障壁層の膜厚が厚いほど、データ保持時間およびデータ消去時間が大きくなることがわかる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述したように、半導体基板とゲート電極とに狭持された絶縁膜を構成する各層の膜厚による、ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性記憶素子の性能の制御は、非常に不安定であった。つまり、このような制御を行う場合、絶縁膜を構成する各層を数ｎｍ〜十数ｎｍ程の薄い範囲で高精度に制御する必要があるため、安定した制御を行うことが困難なのである。
【００１０】
さらに、絶縁膜を構成する各層の膜厚の変更する際には、絶縁膜を構成する全ての層の加工条件の変更を伴う。しかも、絶縁膜の膜厚の変更に伴い、ＬＤＤ拡散層の幅を決定するサイドウォールの幅が変化するため、ＬＤＤ拡散層の設計変更も必要となる。このため、不揮発性記憶素子の性能に対応した設計管理が複雑になり、製造現場での対応が困難であるという問題もあった。
【００１１】
また、異なる性能を有する不揮発性記憶素子を、同一基板上に形成してなる半導体記憶装置を形成する場合、各不揮発性記憶素子における絶縁膜の膜厚が異なるため、性能の異なる不揮発性記憶素子毎にＬＤＤ拡散層を作り分ける必要も生じてくる。このため、製造工程数が増加し製品コストを上昇させる要因となる。
【００１２】
そこで本発明は、データの保持特性を高精度で任意に設定することが可能な、ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性記憶素子、これを用いた半導体記憶装置、およびこの不揮発性記憶素子の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
このような目的を達成するための本発明の不揮発性記憶素子は、半導体基板上に、電位障壁層および電荷蓄積層がこの順に積層された絶縁膜を介してゲート電極を設けてなる不揮発性記憶素子であり、電位障壁層中に窒素が含有され、当該窒素の含有量によってデータの保持時間が任意に制御されてなることを特徴としている。
【００１４】
このような構成の不揮発性記憶素子では、電位障壁層中の窒素の含有量によってデータの保持時間が制御されている。ここで、不揮発性記憶素子におけるデータの保持時間は、電位障壁層中の窒素の含有量に対する依存性が良好であり、また電位障壁層中の窒素の含有量は非常に制御性が良好である。したがって、電位障壁層や電荷蓄積層などの各層の膜厚の調整によって素子性能が制御されている不揮発性記憶素子と比較して、データの保持時間が高精度に制御されたものとなる。
【００１５】
また、本発明は、このような不揮発性記憶素子を複数設けてなる半導体記憶装置であり、少なくとも不揮発性記憶素子のうちの１つにおける電位障壁層中に窒素が含有され、電位障壁層中に窒素が含有された不揮発性記憶素子のデータの保持時間が窒素の含有量によってそれぞれ任意に設定されてなることを特徴としている。
【００１６】
このような構成の半導体記憶装置では、上記不揮発性記憶素子を用いたことで、同一基板上に様々な素子性能を有する不揮発性記憶素子を設ける場合であっても、電位障壁層中の窒素の含有量によって素子性能（データの保持時間）を制御しているため、この電位障壁層を含む絶縁膜の膜厚は、不揮発性記憶素子の性能（データの保持時間）によらずに一定に保たれる。したがって、窒素含有量以外の他の設計値を共通にしつつも、性能の異なる不揮発性素子が同一基板上に設けられたものになる。
【００１７】
また本発明は、上述した構成の不揮発性記憶素子の製造方法であり、予め設定されたデータの保持時間に基づいて前記電位障壁層中に導入する窒素の含有量を求めておき、電位障壁層を形成した直後に当該電位障壁層内に、求められた含有量の窒素を導入する工程を行うことを特徴としている。
【００１８】
このような構成の製造方法では、電位障壁層中の窒素の含有量によってデータの保持時間を制御しているため、この電位障壁層を含む絶縁膜の膜厚は、不揮発性記憶素子の性能（データの保持時間）によらずに一定に保たれる。したがって、他の設計値を変更することなく、制御性の良好な窒素の含有量の調整のみによって素子性能（データの保持時間）が制御された不揮発性記憶素子を得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を、ＭＯＮＯＳ型の不揮発性記憶素子を例にとり、この不揮発性記憶素子、この不揮発性記憶素子を用いた半導体記憶装置、さらにはこの不揮発性記憶素子の製造方法を適用した半導体記憶装置の製造方法の順に説明する。
【００２０】
＜不揮発性記憶素子＞
図１には、実施形態の不揮発性記憶素子の概略断面図を示す。この図に示す実施形態の不揮発性記憶素子３と、図８を用いて説明した従来の不揮発性記憶素子との異なる点は第１電位障壁層１２ａ、およびこの第１電位障壁層１２ａを含む絶縁膜１５ａの構成にあり、他の構成は同様であることとする。このため、以下においては従来と重複する説明は省略する。
【００２１】
すなわち、不揮発性記憶素子３は、例えば単結晶シリコンからなる半導体基板１１上に、第１電位障壁層１２ａ、電荷蓄積層１３、および第２電位障壁層１４をこの順に積層してなる絶縁膜１５ａを介してゲート電極１６が設けられている。
【００２２】
このうち、第１電位障壁層１２ａは、所定の含有量で窒素を含有してなるもので、例えば予め成膜された酸化シリコン膜に対して窒素の導入処理を施した層であることとする。そして特に、第１電位障壁層１２ａ中における窒素の含有量は、この不揮発性記憶素子３に要求されるデータの保持時間によって設定された量であることとする。
【００２３】
また、電荷蓄積層１３は、窒化シリコン系の材料からなり、具体的には窒化シリコン、窒化酸化シリコン、およびフッ化窒化シリコンのうちの少なくとも１つを用いて構成され、各材料からなる層の単層で構成されるか、またはこれらの層を適宜に積層させてなることとする。尚、この電荷蓄積層１３が窒化酸化シリコンからなり、第１電位障壁層１２ａが酸化シリコン膜に窒素を導入してなる場合、これらの層の間には界面が存在するため、異なる層として分離される。
【００２４】
そして、第２電位障壁層１４は、例えば酸化シリコン膜からなることとする。
【００２５】
ここで、第１電位障壁層１２ａ中における窒素の含有量は、例えば図２のグラフに基づいて次のように設定されている。尚、図２は、第１電位障壁層１２ａ中における窒素の含有量（ａｔｏｍｓ％であり、以下単に％で示す）のみをそれぞれの値に設定した各不揮発性記憶素子においての、しきい値電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）の径時変化を示すグラフである。また、この図２は、第１電位障壁層１２ａの膜厚が２．６ｎｍ、電荷地区性層１３の膜厚が５ｎｍ、第２電位障壁層１４の膜厚が４ｎｍの場合の例である。
【００２６】
このグラフの上方の各値は、電荷蓄積層１３に電荷を蓄積させた時点からのしきい値電圧の径時変化を示しており、時間経過と共にしきい値電圧が４Ｖから徐々に低下する状態が示されている。そして、しきい値電圧が読み出し電圧（Ｄｅｔａ  Ｌｓｏｔ）として設定されている２．５Ｖを上回っている場合には、ゲート電極に読み出し電圧を印加しても、ソース・ドレイン間に電流が流れず、これによってデータが保持されている状態となる。ところが、しきい値電圧が読み出し電圧（Ｄｅｔａ  Ｌｓｏｔ）にまで低下した以降には、ゲート電極に読み出し電圧を印加することで、ソース・ドレイン間に電流が流れるため、データが消去された状態となる。
【００２７】
そして、上述したようなデータが保持される時間、すなわちしきい値電圧が読み出し電圧（Ｄｅｔａ  Ｌｓｏｔ）にまで低下する時間は、第１電位障壁層１２ａ中における窒素の含有量が多いほど短くなることがわかる。
【００２８】
そこで、例えば、この不揮発性記憶素子３に対して、１０年に限定されたデータの保持時間が要求されている場合、第１電位障壁層１２内の窒素の含有量は１２％に設定されることとする。また、同様に４ヶ月（１４４日）に限定されている場合には２３％、さらに約２ヶ月（５８日）に限定されている場合には２６％に設定されていることとする。１００年以上のデータの保持時間が要求されている場合には、第１電位障壁層１２内の窒素の含有量は１０％以下に設定されることとする。尚、データの保持時間に対する窒素含有量は、第１電位障壁層１２ａ、電荷蓄積層１３，および第２電位障壁層の膜厚によって、１０％〜２６％の範囲で適宜選択される値となる。
【００２９】
そして、電位障壁層１２ａ中における窒素の含有量を１０％〜２６％に設定することで、不揮発性記憶素子３のデータの保持時間として限定された時間を設定することが可能になる。
【００３０】
以上のような構成の不揮発性記憶素子３によれば、電位障壁層１２ａ中の窒素の含有量によってデータの保持時間が制御されている。図２にも示したように、不揮発性記憶素子３におけるデータの保持時間は、電位障壁層１２ａ中の窒素の含有量に対する依存性が良好であり、また電位障壁層１２ａ中の窒素の含有量は非常に制御性が良好である。したがって、電位障壁層や電荷蓄積層などの各層の膜厚の調整によって素子性能が制御されている従来構成の不揮発性記憶素子と比較して、データの保持時間が高精度に制御された不揮発性記憶素子３を得ることができる。
【００３１】
しかも、この電位障壁層１２ａを含む絶縁膜１５ａの膜厚は、不揮発性記憶素子３に対して設定されているデータの保持時間によらずに一定に保たれる。このように、絶縁膜１５ａの膜厚が一定に保たれることにより、この絶縁膜１５ａの側壁に自己整合的に設けられるサイドウォール１９の幅も一定に保たれる。また、これによりサイドウォール１９下のＬＤＤ拡散層１７の幅も一定に保たれる。したがって、この不揮発性記憶素子３は、他の設計値を変更することなく、制御性の良好な窒素の含有量の調整のみによって、データの保持時間が高精度に制御され、製造現場における設計変更が容易なものとなる。
【００３２】
また、データの保持時間として、限定された時間を高精度に設定可能であるため、この半導体記憶素子を期間限定の認証手段として用いることも可能である。例えば、ＩＤカード等に、所定の限定された時間をデータ保持時間として構成された複数の半導体記憶素子３を認証手段として設けておく。そして、これらの半導体記憶素子３にＩＤ情報を記憶させておくことで、上記データの保持時間に限ってＩＤカードの使用を可能とする形態のビジネスモデルの提供も可能になる。
【００３３】
尚、図３には、上述した構成の不揮発性記憶素子３における第１電位障壁層１２ａ中の窒素の含有量（Ｎｉｔｒｏｇｅｎ  Ｃｏｎｃｅｎｔｒａｔｉｏｎ）とデータの消去速度（Ｅｒａｓｅ  ｔｉｍｅ）との関係を示すグラフである。このグラフに示すように、データの消去速度は、窒素の含有量の増加と共に速くなり、データの消去速度も窒素の含有量で制御可能である。したがって、任意の速度でデータの消去が行われるように、不揮発性記憶素子３における第１電位障壁層１２ａ中の窒素の含有量を調整することもできる。
【００３４】
＜半導体記憶装置＞
次に、このような構成の不揮発性記憶素子３を用いた半導体記憶装置の構成を説明する。半導体記憶装置は、半導体基板１１上のメモリ領域に配置された複数の不揮発性記憶素子３と、これらの不揮発性記憶素子３のうちの任意の素子を選択して書き込み、消去し、読み出すための論理トランジスタ回路、さらには高電圧を供給する回路等の周辺回路から構成される。
【００３５】
図４には、このような半導体記憶装置５の概略断面構成図を示す。
【００３６】
図４に示すように、半導体基板１１におけるメモリ領域ａには、素子分離領域３１で分離された活性領域毎に、上述した構成の不揮発性記憶素子３が設けられている。一方、同じ半導体基板１１における周辺領域ｂには、素子分離領域３１で分離された活性領域毎に、上述した周辺回路を構成するＭＯＳトランジスタ３ｂが配置されている。
【００３７】
このＭＯＳトランジスタ３ｂは、半導体基板１１上に、ゲート絶縁膜１５ｂを介してゲート電極１６ｂを設けてなる。また、ゲート電極１６ｂの両脇下方の半導体基板１１表面層には、ゲート電極１６ｂ側からＬＤＤ拡散層１７ｂおよびソース・ドレイン拡散層１８ｂが設けられている。さらに、ゲート電極１６ｂの側壁でＬＤＤ拡散層１７ｂの上部には、ＬＤＤ拡散層１７ｂの幅を決定する絶縁性のサイドウォール１９ｂが設けられている。
【００３８】
そして、不揮発性記憶素子３のソース・ドレイン拡散層１８には、ビット線２０が接続配線されており、ＭＯＳトランジスタ３ｂのソース・ドレイン拡散層１８ｂにはソース・ドレイン電極２０ｂが接続配線されている。
【００３９】
このような構成の半導体記憶装置５においては、メモリ領域ａに配置された複数の不揮発性記憶素子３のそれぞれに要求されるデータの保持時間に合わせて、それぞれ不揮発性記憶素子３に異なる含有量で窒素が導入されていても良い。
【００４０】
また、図５には、このような半導体記憶装置において、メモリ領域にマトリックス状に配置された不揮発性記憶素子３をＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を示す。
【００４１】
この図に示すように、行方向に配置された不揮発性記憶素子３のゲート電極は、それぞれ同一のワード線ＷＬ１，ＷＬ２，…に接続されている。また、列方向に配置された不揮発性記憶素子３における一方のソース・ドレイン拡散層は、それぞれ同一のビット線ＢＬ１ａ，ＢＬ２ａ，…に接続され、もう一方のソース・ドレイン拡散層はそれぞれ同一のＢＬ１ｂ，ＢＬ２ｂ，…に接続されている。
【００４２】
そして、例えば、不揮発性記憶素子３−１のデータを読む場合、ワード線ＷＬ１にアクセスし、ビット線ＢＬ１ａ−ＢＬ１ｂ間に流れる電流を検知して、“１”または“０”を判定する。
【００４３】
このような構成の図４を用いて説明した半導体記憶装置５においては、上述した構成の不揮発性記憶素子３を用いたことで、同一の半導体基板１１上に様々な素子性能（データ保持時間）を有する不揮発性記憶素子３を設ける場合であっても、各不揮発性記憶素子３における絶縁膜１５ａの膜厚が一定に保たれる。したがって、窒素含有量以外の他の設計値を共通にしつつも、素子性能（データ保持時間）の異なる不揮発性素子３が同一の半導体基板１１上に設けられたものになり、高機能化された半導体記憶装置の製造工程の簡素化を図ることができる。
【００４４】
また、以上においては、ＮＯＲ型の回路構成を例示して半導体記憶装置５の実施形態を説明した。しかし、本発明の半導体記憶装置５は、ＡＮＤ型、ＳＳＬ型、ＮＡＮＤ型等、いずれの回路構成にも適用可能であり、同様の効果を得ることができる。
【００４５】
＜不揮発性記憶素子の製造方法＞
次に、上述した不揮発性記憶素子の製造方法を、この不揮発性記憶素子を有する半導体記憶装置の製造工程に適用した場合について、図６の断面工程図を用いて説明する。
【００４６】
先ず、図６（ａ）に示すように、単結晶シリコンからなる半導体基板１１の表面側に、例えばＬＯＣＯＳ法により酸化シリコンからなる素子分離層３１を形成する。ここで、素子分離層３１により分離された図面上左側を不揮発性記憶素子を形成するメモリ領域ａとし、図面上右側を周辺回路トランジスタを形成する周辺領域ｂとする。また、この素子分離層３１は、トレンチ素子分離であっても良い。
【００４７】
次に、図６（ｂ）に示すように、メモリ領域ａのみにｐウェル３３を形成する。この際、周辺領域ｂをレジスト膜（図示量略）などで保護した状態で、イオン注入などの方法によって、メモリ領域ａのみに不純物を導入する。ここでは、ｐウェルの形成とともに、にしきい値電圧調整のための不純物の導入も合わせて行う。
【００４８】
その後、図６（ｃ）に示すように、たとえば熱酸化法により、半導体基板１１上の全面に酸化シリコンを０．５〜８．０ｎｍの膜厚で形成し、第１電位障壁層１２を形成する。
【００４９】
次いで、図６（ｄ）に示すように、第１電位障壁層１２に対して窒化処理を施すことで、所定の含有量で窒素を含有する第１電位障壁層１２ａとする。この窒化処理は、熱処理、プラズマ処理など、どのような処理方法を用いても良いが、窒素の導入量の制御性がより良好な方法を採用することが好ましい。
【００５０】
また、この第１電位障壁層１２ａの窒素の含有量は、予備実験を行うことで先の図２に示したようなデータを得ておき、このデータと、ここで形成する不揮発性記憶素子に要求されるデータ保持時間とから、窒素の含有量が求められる。そして、第１電位障壁層１２ａ内に、求められた含有量の窒素が導入されるように、窒化処理の条件設定を行うこととする。
【００５１】
次いで、図６（ｅ）に示すように、第１電位障壁層１２ａ上に、例えば窒化シリコンからなる電荷蓄積層１３を２〜１６ｎｍの膜厚で形成する。この電荷蓄積層１３の形成は、通常のＣＶＤ，スパッタリングによっても可能であるが、好ましくは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）  法により形成される。
【００５２】
次に、図７（ｆ）に示すように、たとえば熱酸化法により電荷蓄積層１３の表面全域を熱酸化することで、酸化シリコンからなる第２電位障壁層１４を、たとえば３ｎｍ〜５ｎｍ程度の膜厚で形成する。これにより、半導体基板１１上に、第１電位障壁膜１２ａ、窒素を含有する電荷蓄積層１３、および第２電位障壁層１４からなる絶縁膜１５ａを形成する。
【００５３】
次に、図７（ｇ）に示すように、メモリ領域ａにおける絶縁膜１５ａ上にゲート電極１６を形成する。ここでは、先ず、たとえばＣＶＤ法により絶縁膜１５ａ上にポリシリコン膜を堆積成膜し、フォトリソグラフィー工程によって形成したレジストパターンをマスクに用いてポリシリコン膜をエッチングすることで、ゲート電極１６を形成する。この際、絶縁膜１５ａもゲート電極１６と同じパターンにて加工する。また、これと同時に、周辺領域ｂに半導体基板１１を露出させても良い。尚、周辺領域ｂにおける絶縁膜１５ａの除去は、別工程で行っても良い。
【００５４】
以上の後、図７（ｈ）に示すように、周辺領域ｂにｐウェル３３ｂを形成する。この際、メモリ領域ａをレジスト膜（図示量略）などで保護した状態で、イオン注入などの方法によって、周辺領域ｂのみに不純物を導入する。ここでは、ｐウェル３３ｂの形成とともに、にしきい値電圧調整のための不純物の導入も合わせて行う。
【００５５】
その後、たとえば熱酸化法により全面に酸化シリコン膜を形成し、周辺回路トランジスタ用のゲート絶縁膜１５ｂを形成する。このとき、メモリ領域ａにおいても、ゲート電極１６表面およびｐウェル３３表面に、酸化シリコン膜が形成される。
【００５６】
次いで、たとえばＣＶＤ法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりパターニングして、周辺領域ｂにＭＯＳトランジスタ用のゲート電極１６ｂを形成する。
【００５７】
そしてさらに、図７（ｉ）に示すように、ゲート電極１６，１６ｂをマスクとしたイオン注入を行い、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１７、１７ｂを形成する。次に、ＣＶＤ法により酸化シリコンを堆積し、エッチバックしてゲート電極１６，１６ｂの側部に絶縁性のサイドウォール１９，１９ｂを形成する。このエッチバックによって、半導体基板１１上の酸化シリコン膜が除去され、半導体基板１１が露出される。
【００５８】
その後、これらのゲート電極１６，１６ｂおよびサイドウォール１９，１９ｂをマスクにしたイオン注入を行い、ｎ型の導電性不純物を高濃度に含有するソース・ドレイン拡散層１８、１８ｂを形成する。これにより、メモリ領域ａに不揮発性記憶素子３が形成され、周辺領域ｂに周辺回路用のＭＯＳトランジスタ３ｂが形成される。
【００５９】
以上の後、先の図４に示したように、不揮発記憶素子３のソース・ドレイン１８に接続されたビット線２０、およびＭＯＳトランジスタ３ｂのソース・ドレイン１８ｂに接続されたソース・ドレイン電極２０ｂ形成する。この場合、ゲート電極１６，１６ｂ上に、あらかじめオフセット絶縁膜３５，３５ｂが設けられている場合、このオフセット絶縁膜３５，３５ｂとサイドウォール１９，１９ｂによって、ゲート電極１６，１６ｂに対して自己整合的に絶縁された状態でソース・ドレイン拡散層１８，１８ｂに接続されたビット線２０およびソース・ドレイン電極２０ｂを形成する。尚、オフセット絶縁膜３５，３５ｂが設けられていない場合には、半導体基板１１上の全面に酸化シリコンからなる層間絶縁膜を形成し、この層間絶縁膜にソース・ドレイン拡散層１８，１８ｂに達するコンタクトホールを開口し、このコンタクトホールにおいてソース・ドレイン拡散層１８，１８ｂに接続されたビット線２０およびソース・ドレイン電極２０ｂを形成する。
【００６０】
以上によって、上述した構成の半導体記憶素子３および、この半導体記憶素子３とともに周辺回路用のＭＯＳトランジスタ３ｂを同一の半導体基板１１上に設けてなる半導体記憶装置５を得ることができる。
【００６１】
そして、このような製造方法によれば、他の設計値を変更することなく、制御性の良好な窒素の含有量の調整のみによって、不揮発性記憶素子の素子性能（データの保持時間）を制御しているため、素子性能が高精度に制御された不揮発性記憶素子を得るこことができる。しかも、絶縁膜１５ａの膜厚が一定に保たれることにより、この絶縁膜１５ａの側壁に自己整合的に設けられるサイドウォール１９の幅も一定に保たれる。また、これによりサイドウォール１９下のＬＤＤ拡散層１７の幅も一定に保たれる。
【００６２】
したがって、複数の不揮発性記憶素子３およびＭＯＳトランジスタ５を構成する他の設計値を変更することなく、データの保持時間のみを高精度に制御した不揮発性記憶素子３が形成されることになり、不揮発性記憶素子３の性能変更に対して製造現場においての対応が容易になる。また、性能の異なる不揮発性記憶素子毎にＬＤＤ拡散層を作り分ける必要がないため、製造工程数および製造コストの上昇を抑えることができる。
【００６３】
尚、以上の製造方法において、図６（ｄ）に示した窒化処理を熱窒化処理によって行う場合、不揮発性記憶素子３の第１電位障壁層１２ａ中における窒素の含有量を、２０％以下の範囲で調整することが好ましい。
【００６４】
これにより、上記熱窒化処理の影響を、周辺領域ｂにおける半導体基板１１の表面に及ぼすことを防止し、第１電位障壁層１２ａを形成した後の工程で形成される、周辺回路用のＭＯＳトランジスタ３ｂのトランジスタ性能を確保することが可能になる。つまり、図６（ｄ）に示した窒化処理を熱窒化処理によって行う場合、窒素の含有量を２０％以下にすることで、半導体基板１１の表面の窒素濃度が抑えられ、後の酸化処理においての半導体基板１１の酸化レートが確保されてゲート絶縁膜の膜厚が確保し易くなり、しかも半導体基板１１中にキャリアの移動度が確保されてＭＯＳトランジスタ３ｂの性能が維持可能となるのである。
【００６５】
以上の各実施形態においては、不揮発性記憶素子３がＭＯＮＯＳ型である場合を説明したが、この不揮発性記憶素子３がＭＮＯＳ型の不揮発性記憶素子であっても、同様の効果を得ることができる。
【００６６】
【発明の効果】
以上説明したように、本発明の不揮発性記憶素子によれば、電位障壁層中の窒素の含有量によってデータ保持時間が制御された構成とすることで、データの保持時間が高精度に制御されたものとすることができる。また、電位障壁層を含む絶縁膜の膜厚が、不揮発性記憶素子に対して設定されているデータの保持時間によらずに一定に保たれるため、性能（データ保持時間）の変更に対応する製造現場においての設計変更が容易になる。
【００６７】
また、本発明の半導体記憶装置は、複数設けられた不揮発性記憶素子の少なくとも１つを上記構成の不揮発性記憶素子とし、データの保持時間が窒素の含有量によってそれぞれ任意に設定された構成とすることで、窒素含有量以外の他の設計値を共通にしつつも、性能（データ保持時間）の異なる不揮発性素子を同一基板上に設けたものとすることができる。これにより、高機能化された半導体記憶装置の設計が容易になる。
【００６８】
また本発明は、上述した構成の不揮発性記憶素子の製造方法であり、予め設定されたデータの保持時間に基づいて電位障壁層中に導入する窒素の含有量を求めておき、電位障壁層を形成した直後に当該電位障壁層内に、求められた含有量の窒素を導入する構成としたことで、制御性の良好な窒素の含有量の調整のみによって素子性能（データの保持時間）が高精度に制御された不揮発性記憶素子を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の不揮発性記憶素子の概略断面構成図である。
【図２】不揮発性記憶素子におけるしきい値電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）の径時変化を示すグラフである。
【図３】不揮発性記憶素子における第１電位障壁層中の窒素濃度とデータ消去との関係を示すグラフである。
【図４】不揮発性記憶素子を用いた記憶装置の概略断面構成図である。
【図５】不揮発性記憶素子を用いた記憶装置におけるメモリ領域の等価回路図である。
【図６】実施形態における記憶装置の製造工程図（その１）である。
【図７】実施形態における記憶装置の製造工程図（その２）である。
【図８】従来の不揮発性記憶素子の概略断面構成図である。
【図９】（ａ）は不揮発性記憶素子における第１電位障壁層の膜厚とデータ保持時間との関係を示すグラフであり、（ｂ）は不揮発性記憶素子における第１電位障壁層の膜厚とデータ消去時間との関係を示すグラフである。
【符号の説明】
３…不揮発性記憶素子、１１…半導体基板、１２ａ…第１電位障壁層、１３…電荷蓄積層、１４…第２電位障壁層、１５ａ…絶縁膜、１６…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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