(57)【要約】【課題】割込み応答時間を短くすることができ、処理速度の向上を図ることが可能なデータ処理装置を提供すること。【解決手段】レジスタファイル１１５内の所定レジスタに、割込みルーチンからの復帰時に必要となるレジスタの値を退避するか否かの情報が設定される。割込み制御部１１７は、レジスタの値を退避しないことを示す情報がレジスタファイル１１５内の所定レジスタに設定されている場合には、割込みシーケンス実行中にレジスタの値を退避せずに命令フェッチ部１０２に割込みルーチンに対応する命令コードをフェッチさせる。したがって、割込み応答時間を短くすることができ、データ処理装置の処理速度の向上を図ることが可能となる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
命令コードをフェッチするための命令フェッチ手段と、
前記命令フェッチ手段によってフェッチされた命令コードを実行するための実行手段と、
割込みルーチンからの復帰時に必要となるレジスタの値を退避するか否かを設定するための設定手段と、
前記レジスタの値を退避しないことが前記設定手段に設定されている場合には、割込みシーケンス実行中に前記レジスタの値を退避せずに前記命令フェッチ手段に前記割込みルーチンに対応する命令コードをフェッチさせ、前記レジスタの値を退避することが前記設定手段に設定されている場合には、割込みシーケンス実行中に前記レジスタの値を退避して前記命令フェッチ手段に前記割込みルーチンに対応する命令コードをフェッチさせるための割込み制御手段とを含むデータ処理装置。
【請求項２】
前記設定手段には、複数の割込みの各々に対応して、割込みルーチンからの復帰時に必要となるレジスタの値を退避するか否かが設定される、請求項１記載のデータ処理装置。
【請求項３】
命令コードをフェッチするための命令フェッチ手段と、
前記命令フェッチ手段によってフェッチされた命令コードを実行するための実行手段と、
割込みルーチンからの復帰時における戻りアドレスを複数設定するための設定手段と、
割込みが発生した時に実行中の命令コードのアドレスが、アドレス空間中のどの領域に含まれているかによって、前記設定手段に設定された複数の戻りアドレスの中から戻りアドレスを選択し、前記割込みルーチンからの復帰時において、前記命令フェッチ手段に前記選択された戻りアドレスに対応する命令コードをフェッチさせるための割込み制御手段とを含むデータ処理装置。
【請求項４】
命令コードをフェッチするための命令フェッチ手段と、
前記命令フェッチ手段によってフェッチされた命令コードを実行するための実行手段と、
本来の割込み発生よりも何サイクル前で割込みを発生させるかを設定するための設定手段と、
本来の割込みの発生時よりも、前記設定手段によって設定されたサイクル数だけ前に割込みシーケンスの実行を行なった後、前記命令フェッチ手段に割込みルーチンに対応する命令コードをフェッチさせるための割込み制御手段とを含むデータ処理装置。
【請求項５】
前記設定手段には、前記割込みルーチンの処理が開始される前に本来の割込みが発生するように値が設定される、請求項４記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、命令コードをフェッチして順次実行するデータ処理装置に関し、特に、割込み応答時間の短縮を図ったデータ処理装置に関する。
【０００２】
【従来の技術】
近年、アプリケーションの高機能化、多機能化などに伴って、マイクロプロセッサなどのデータ処理装置の処理速度の向上に対する要望が高まっている。一般に、割込み機能を有するマイクロプロセッサにおいては、ある命令を実行中に割込みが発生すると、当該命令の実行を中止または完了してから割込みシーケンスが実行される。
【０００３】
この割込みシーケンスの実行の一部として、プログラムカウンタ（以下、ＰＣと呼ぶ。）、フラグレジスタなどのレジスタの値がＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの記憶領域に退避された後に、割込み固有の、または固定的な割込みベクタアドレスに基づいて割込みルーチンが実行される。そして、割り込みルーチンから元のプログラムへの復帰時に、退避した値をＰＣ、フラグレジスタなどに復帰させている。
【０００４】
これに関連する技術として、特開昭６０−７５４０号公報、特開平６−９５８９２号公報および特開平４−２８８６２５号公報に開示された発明がある。
【０００５】
特開昭６０−７５４０号公報に開示された割込み制御回路においては、主プログラム処理用に１組と、各割込み処理用にその割込みの種類数だけの組数のレジスタ群を設けることにより、割込み処理のためのレジスタ内容の退避と復帰との処理を除去して、総合的な処理時間を短縮したものである。
【０００６】
また、特開平６−９５８９２号公報に開示されたマイクロプロセッサにおいては、命令キャッシュ、命令デコーダ、汎用レジスタ、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃａｌ  Ｕｎｉｔ）およびステータスレジスタを２重化すると共に割込み処理中フラグを設け、一方の処理系を割込み処理専用にすることにより、割込みが発生した場合に通常の処理を中断することなく、その専用処理系を活性化して割込み処理を同時実行させるようにしたものである。
【０００７】
また、特開平４−２８８６２５号公報に開示されたマイクロプロセッサにおいては、内部に退避用レジスタ群を設け、プログラム実行時に機械語命令の最初のマイクロシーケンスで、機械語命令の実行中に変化する可能性のあるレジスタおよびプログラムカウンタの値を必ず退避用レジスタ群に退避する通常動作を行なう。そして、マイクロロム制御部が、割込み制御部から割込み処理信号を受けると、ほぼリアルタイムに、実行部に割込み処理を実行させるようにしたものである。
【０００８】
【特許文献１】
特開昭６０−７５４０号公報
【０００９】
【特許文献２】
特開平６−９５８９２号公報
【００１０】
【特許文献３】
特開平４−２８８６２５号公報
【００１１】
【発明が解決しようとする課題】
上述した特開昭６０−７５４０号公報に開示された割込み制御回路においては、主プログラム処理用に１組と、各割込み処理用にその割込みの種類数だけの組数のレジスタ群を設けるようにしたものである。しかし、各レジスタが割込みの種類数に応じて増加するため、回路規模が増大するといった問題点があった。
【００１２】
また、特開平６−９５８９２号公報に開示されたマイクロプロセッサにおいては、命令キャッシュ、命令デコーダ、汎用レジスタ、ＡＬＵおよびステータスレジスタを２重化するため、マイクロプロセッサの回路規模がさらに増大するといった問題点があった。
【００１３】
また、特開平４−２８８６２５号公報に開示されたマイクロプロセッサにおいては、内部に退避用レジスタ群を設け、プログラム実行時に機械語命令の最初のマイクロシーケンスで、機械語命令の実行中に変化する可能性のあるレジスタおよびプログラムカウンタの値を必ず退避用レジスタ群に退避するため、退避用レジスタ群により回路規模が増大すると共に、退避用レジスタ群に値を退避するか否かを判定するための制御回路が複雑になるといった問題点があった。
【００１４】
本発明は、上記問題点を解決するためになされたものであり、その目的は、割込み応答時間を短くすることができ、処理速度の向上を図ることが可能なデータ処理装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明のある局面に従えば、データ処理装置は、命令コードをフェッチするための命令フェッチ手段と、命令フェッチ手段によってフェッチされた命令コードを実行するための実行手段と、割込みルーチンからの復帰時に必要となるレジスタの値を退避するか否かを設定するための設定手段と、レジスタの値を退避しないことが設定手段に設定されている場合には、割込みシーケンス実行中にレジスタの値を退避せずに命令フェッチ手段に割込みルーチンに対応する命令コードをフェッチさせ、レジスタの値を退避することが設定手段に設定されている場合には、割込みシーケンス実行中にレジスタの値を退避して命令フェッチ手段に割込みルーチンに対応する命令コードをフェッチさせるための割込み制御手段とを含む。
【００１６】
本発明の別の局面に従えば、データ処理装置は、命令コードをフェッチするための命令フェッチ手段と、命令フェッチ手段によってフェッチされた命令コードを実行するための実行手段と、割込みルーチンからの復帰時における戻りアドレスを複数設定するための設定手段と、割込みが発生した時に実行中の命令コードのアドレスが、アドレス空間中のどの領域に含まれているかによって、設定手段に設定された複数の戻りアドレスの中から戻りアドレスを選択し、割込みルーチンからの復帰時において、命令フェッチ手段に選択された戻りアドレスに対応する命令コードをフェッチさせるための割込み制御手段とを含む。
【００１７】
本発明のさらに別の局面に従えば、データ処理装置は、命令コードをフェッチするための命令フェッチ手段と、命令フェッチ手段によってフェッチされた命令コードを実行するための実行手段と、本来の割込み発生よりも何サイクル前で割込みを発生させるかを設定するための設定手段と、本来の割込みの発生時よりも、設定手段によって設定されたサイクル数だけ前に割込みシーケンスの実行を行なった後、命令フェッチ手段に割込みルーチンに対応する命令コードをフェッチさせるための割込み制御手段とを含む。
【００１８】
【発明の実施の形態】
（第１の実施の形態）
図１は、本発明の第１の実施の形態におけるデータ処理装置の概略構成を示すブロック図である。このデータ処理装置１００は、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）コア部１０１と、ＭＰＵコア部１０１からの要求に応じて命令データをフェッチする命令フェッチ部１０２と、内蔵命令メモリ１０３と、ＭＰＵコア部１０１からの要求に応じてオペランドデータのアクセスを行なうオペランドアクセス部１０４と、内蔵データメモリ１０５と、命令フェッチ部１０２およびオペランドアクセス部１０４からの要求を調停し、データ処理装置１００の外部にあるメモリ対してアクセスを行なう外部バスインタフェース部１０６とを含む。
【００１９】
また、ＭＰＵコア部１０１は、データ処理装置１００の全体的な制御を行なう制御部１１１と、レジスタファイル１１５と、演算部１１６と、割込みの制御を行なう割込み制御部１１７と、ＰＣ値を制御するＰＣ部１１８と、タイマ１１９とを含む。さらには、制御部１１１は、命令キュー１１２と、命令デコード部１１３とを含む。
【００２０】
命令フェッチ部１０２は、ＰＣ部１１８から出力されるＰＣ値に応じて、内蔵命令メモリ１０３または、外部バスインタフェース部１０６を介して外部にある命令メモリから命令コードをフェッチして、命令キュー１１２に格納する。
【００２１】
命令キュー１１２は、たとえば３２ビット命令バッファによって構成され、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）方式で制御される。命令キュー１１２は、命令フェッチ部１０２によってフェッチされた命令データを一時保持し、この命令データを命令デコード部１１３へ送出する。命令デコード部１１３は、実行する命令データをデコードし、命令の実行に必要な制御信号を生成してレジスタファイル１１５、演算部１１６およびＰＣ部１１８へ出力する。
【００２２】
オペランドアクセス部１０４は、演算部１１６による演算処理に必要となるオペランドを、内蔵データメモリ１０５または、外部バスインタフェース１０６を介して外部にあるデータメモリから読出してレジスタファイル１１５または演算部１１６へ出力する。
【００２３】
演算部１１６は、命令デコード部１１３から出力される制御信号に応じて、レジスタファイル１１５または、オペランドアクセス部１０４からオペランドを受けて演算処理を実行する。
【００２４】
割込み制御部１１７は、外部からの割込み要求信号に応じて、割込みアクノリッジサイクルを生成し、外部バスインタフェース部１０６を介して外部にある割込みコントローラから割込みベクタを読出す。そして、所定の割込みシーケンスを実行すると共に、割込みベクタに対応した割込みルーチンの開始アドレスを内蔵データメモリ１０５などから取得して、ＰＣ部１１８に設定する。なお、後述するように、割込み制御部１１７は割込みの種類に応じてＰＣ、フラグレジスタの値を退避するか否かを選択することが可能である。
【００２５】
命令フェッチ部１０２が、ＰＣ部１１８に設定された割込みベクタアドレスに対応した命令コードをフェッチすることによって、割込みルーチンの処理が開始される。
【００２６】
図２は、本発明の第１の実施の形態における割込みシーケンスを説明するための図である。図２（ａ）は、ＰＣ、フラグレジスタなどの値を退避する場合の割込みシーケンスを示しており、ＰＣやフラグレジスタなどの値を内蔵データメモリ１０５などに退避した後、割込みルーチンの処理を開始する。この場合、割込み制御部１１７は、従来と同様の割込みシーケンスを実行することになる。
【００２７】
図２（ｂ）は、ＰＣ、フラグレジスタなどの値を退避しない場合の割込みシーケンスを示している。図２（ｂ）に示す割込みシーケンスは、図２（ａ）に示す割込みシーケンスよりも短くなるため、割込み応答時間が短くなっているのが分かる。
【００２８】
図３は、割込みシーケンスにおいてＰＣ、フラグレジスタなどの値を退避するか否かを選択するためのレジスタの一例を示す図である。このレジスタの各ビットが各割込みに対応しており、対応するビットが“０”の場合にはＰＣ、フラグレジスタなどの値を退避することが選択され、対応するビットが“１”の場合にはＰＣ、フラグレジスタなどの値を退避しないことが選択される。
【００２９】
図３においては、ウォッチドッグタイマ（ＷＤＴ）割込みが発生した場合には、ＰＣ、フラグレジスタなどの値を退避し、ＡＤ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）コンバータ割込みまたはタイマＡ割込みが発生した場合には、ＰＣ、フラグレジスタなどの値を退避しないことが選択されている。なお、このレジスタは、レジスタファイ１１５などに設けられ、割込み制御部１１７によって参照される。
【００３０】
割込み発生時に、割込み制御部１１７は、図３に示すレジスタを参照し、発生した割込みに対応したビットが“１”であれば、ＰＣ、フラグレジスタなどの値を退避せずに、ＰＣ部１１８に割込みルーチンの開始アドレスが設定される。
【００３１】
また、割込みルーチンからの復帰時において、割込み制御部１１７がレジスタファイル１１５などに予め設定された戻り番地を読出し、この戻り番地がＰＣ部１１８に設定される。割込みルーチンからの戻り番地は、ユーザによって設定可能であり、任意の値が設定される。また、演算結果によって値の変化するフラグレジスタの値は、必要であれば割込みルーチンからの復帰前に再設定するようにしてもよい。
【００３２】
以上説明したように、本実施の形態におけるデータ処理装置によれば、割込みの種類に応じてＰＣ、フラグレジスタなどの値を退避するか否かを選択できるようにした。したがって、ＰＣ、フラグレジスタなどの値を退避しないことが選択された場合には、割込み応答時間を短くすることができ、データ処理装置の処理速度の高速化を図ることが可能となった。
【００３３】
（第２の実施の形態）
本発明の第２の実施の形態におけるデータ処理装置は、図１に示す第１の実施の形態におけるデータ処理装置と比較して、割込み制御部１１７の機能が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における割込み制御部の参照符号を１１７’として説明する。
【００３４】
本発明の第１の実施の形態においては、ＰＣ、フラグレジスタの値を退避しないことが選択された場合には、割込みルーチンからの復帰時に予め設定された戻りアドレスから処理を開始するものであった。本実施の形態においては、割込みが発生した時に実行中の命令のアドレスに応じて、自動的に戻りアドレスを切換えるものである。
【００３５】
図４は、本発明の第２の実施の形態におけるデータ処理装置の戻り番地の切換えの一例を説明するための図である。なお、データ処理装置が２０ビットのアドレス空間を持つとし、戻りアドレスが２つ設定可能であるとする。この戻りアドレスは、レジスタファイル１１５内の所定レジスタに格納されるが、図示しないＲＡＭやＲＯＭに格納されるようにしてもよい。
【００３６】
図４に示すように、０〜ＥＦＦＦＦｈ番地の命令を実行中に割込みが発生した場合、割込みルーチンの処理を終えて復帰命令を実行すると、Ｅ００００ｈ番地に処理が戻る。また、Ｆ００００番地以降の命令を実行中に割込みが発生した場合、割込みルーチンの処理を終えて復帰命令を実行すると、Ｆ００００ｈ番地に処理が戻る。なお、アドレス空間を分割するためのアドレスは、レジスタファイル１１５内の所定レジスタに格納され、割込み制御部１１７がその値を読出すようにしてもよい。
【００３７】
割込み制御部１１７’は、ＰＣ部１１８のＰＣ値を参照して、実行中の命令のアドレスとＦ００００ｈとを常に比較する。実行中の命令のアドレスがＦ００００ｈ以上であれば、レジスタファイル１１５内の所定レジスタなどの１ビットに“１”を書込み、実行中の命令のアドレスがＦ００００ｈよりも小さければ、所定レジスタなどの１ビットに“０”を書込む。そして、割込み制御部１１７’は、割込みルーチンからの復帰命令実行時に、所定レジスタの１ビットを参照し、その値に応じて戻り番地をレジスタファイル１１５から読出し、戻り番地をＰＣ部１１８に設定する。
【００３８】
なお、戻りアドレスの設定を３つ以上にする場合には、レジスタファイル１１５に３つ以上の戻りアドレスを格納するためのレジスタを設ける。そして、割込み制御部１１７’が実行中の命令のアドレスと２つ以上のアドレスとを比較して、実行中の命令がアドレス空間のどの領域内にあるかを判定して、その２ビット以上の情報を所定レジスタに書込む。そして、割込み制御部１１７’は、割込みルーチンからの復帰命令実行時に、所定レジスタの２ビット以上の情報を参照し、その値に応じて戻り番地をレジスタファイル１１５から読出し、戻り番地をＰＣ部１１８に設定する。
【００３９】
また、割込みルーチンを実行中に、さらに優先度が高い割込みや、ＮＭＩ（Ｎｏｎ  Ｍａｓｋａｂｌｅ  Ｉｎｔｅｒｒｕｐｔ）が発生した場合には、その割込みルーチンが存在するアドレスに対して戻りアドレスを設定するようにしてもよい。また、従来のＰＣ、フラグレジスタなどを退避する割込みシーケンスを実行するようにしてもよい。この場合、復帰命令の実行時に、実行中の命令がアドレス空間のどの領域内にあるかを示す情報を参照しないようにする必要がある。
【００４０】
なお、割込みルーチンからの復帰命令実行時に、割込み発生時において実行中の命令、またはその次の命令があるアドレスに処理が戻るわけではないので、フラグレジスタの値を退避する必要はない。
【００４１】
以上説明したように、本実施の形態におけるデータ処理装置によれば、アドレス空間を複数の領域に分割し、どの領域内の命令を実行中に割込みが発生したかによって予め設定された戻り番地の中から戻り番地を選択するようにしたので、割込みシーケンスの実行時に戻りアドレスを退避する必要がなくなり、割込み応答時間を短くすることが可能となった。
また、戻り番地を複数設定できるようにしたので、第１の実施の形態と比較して、さらに汎用性のあるデータ処理装置を提供することが可能となった。
【００４２】
（第３の実施の形態）
本発明の第３の実施の形態におけるデータ処理装置は、図１に示す第１の実施の形態におけるデータ処理装置と比較して、割込み制御部１１７の機能が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における割込み制御部の参照符号を１１７”として説明する。
【００４３】
図５は、本発明の第３の実施の形態におけるデータ処理装置の割込み処理を説明するための図である。図５（ａ）は、従来の割込み処理を示しており、命令５を実行中に割込みが発生すると、命令５の実行を中止または完了してから割込みシーケンスが実行された後、割込みルーチンへ処理が移る。
【００４４】
データ処理装置が、タイマ、ＡＤ／ＤＡ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）コンバータ、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）、ＤＭＡ（Ｄｙｎａｍｉｃ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラなどの周辺機能を有する場合、タイマ、ＤＭＡコントローラ、ＡＤコンバータなどの割込みにおいては、処理が完了して割込みが発生する時間が予測可能である。そこで、図５（ｂ）に示すように、タイマなどの本来の割込みが発生するのを待たずに割込みを発生させて、割込みシーケンスの実行を開始する。割込みシーケンスの実行にはある程度の時間を要する。そのため、早期に割込みを発生させても、割込みルーチンの処理が開始される前に本来の割込みが発生するようにすれば、特に問題とはならない。
【００４５】
図１に示すタイマ１１９は、設定された値から順次ダウンカウントを行ない、アンダーフローが発生したときに割込み要求を割込み制御部１１７へ出力する。なお、データ処理装置１００の動作クロックと、タイマ１１９のカウントソースが等しいものとする。
【００４６】
割込みシーケンスに最低２０サイクルだけ要する場合、割込み制御部１１７はタイマ１１９の値と所定値（たとえば、１９）とを比較し、タイマ１１９の値が所定値以下であると判定した場合、タイマ割込みに対応した割込みシーケンスの実行を開始する。割込みシーケンスの実行中に、タイマ１１９から本来の割込み要求が出力されるが、その割込み要求は割込み制御部１１７によって受付けられない。なお、所定値は、レジスタファイル１１５内の所定レジスタなどに設定され、割込み制御部１１７がその値を参照してタイマ１１９の値との比較を行なう。
【００４７】
また、タイマ１１９以外の割込みの場合、たとえば本来の割込みが発生する時間を計算し、その時間にタイマ１１９の値が０となるように、タイマ１１９の値を設定する。そして、割込み制御部１１７はタイマ１１９の値と所定値とを比較し、タイマ１１９の値が所定値以下であると判定した場合、そのタイマ１１９以外の割込みに対応した割込みシーケンスの実行を開始するようにする。
【００４８】
また、各周辺機能の動作開始後、周辺機能の動作クロックよりもＭＰＵコア部１０１の動作クロックを高速に切換える場合、割込みシーケンスの実行中に本来の割込みが発生しないこともあるため、ＭＰＵコア部１０１の動作クロックを切換える時には本来の割込みが発生する時間を再計算して、タイマ１１９に値を設定するようにする。
【００４９】
以上説明したように、本実施の形態におけるデータ処理装置によれば、本来の割込みが発生する時間よりも所定時間だけ早く割込みシーケンスの実行を開始するようにしたので、見かけ上割込み応答時間を短くすることができ、割込み処理が迅速に行なわれるようになった。
【００５０】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５１】
【発明の効果】
本発明のある局面によれば、レジスタの値を退避しないことが設定手段に設定されている場合には、割込み制御手段が、割込みシーケンス実行中にレジスタの値を退避せずに命令フェッチ手段に割込みルーチンに対応する命令コードをフェッチさせるので、割込み応答時間を短くすることができ、データ処理装置の処理速度の向上を図ることが可能となった。
【００５２】
本発明の別の局面によれば、割込みが発生した時に実行中の命令コードのアドレスが、アドレス空間中のどの領域に含まれているかによって、設定手段に設定された複数の戻りアドレスの中から戻りアドレスを選択するので、割込みシーケンス時に戻りアドレスを退避する必要がなくなり、割込み応答時間を短くすることが可能となった。
【００５３】
本発明のさらに別の局面によれば、本来の割込みの発生時よりも、設定手段によって設定されたサイクル数だけ前に割込みシーケンスの実行を行なうので、見かけ上割込み応答時間を短くすることができ、割込み処理が迅速に行なわれるようになった。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるデータ処理装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態における割込みシーケンスを説明するための図である。
【図３】割込みシーケンスにおいてＰＣ、フラグレジスタなどの値を退避するか否かを選択するためのレジスタの一例を示す図である。
【図４】本発明の第２の実施の形態におけるデータ処理装置の戻り番地の切換えの一例を説明するための図である。
【図５】本発明の第３の実施の形態におけるデータ処理装置の割込み処理を説明するための図である。
【符号の説明】
１００  データ処理装置、１０１  ＭＰＵコア部、１０２  命令フェッチ部、１０３  内蔵命令メモリ、１０４  オペランドアクセス部、１０５  内蔵データメモリ、１０６  外部バスインタフェース部、１１１  制御部、１１２  命令キュー、１１３  命令デコード部、１１５  レジスタファイル、１１６  演算部、１１７  割込み制御部、１１８  ＰＣ部、１１９  タイマ。
【図１】
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【図２】
2004310200.tif 000004
【図３】
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【図４】
2004310200.tif 000006
【図５】
2004310200.tif 000007