(57)【要約】【課題】素子分離領域において合わせずれが生じない固体撮像素子の製造方法を提供する。【解決手段】固体撮像素子の製造方法は、半導体基板を準備する工程と、前記半導体基板中に第１導電型の領域からなる電荷蓄積部を有する複数のホトダイオードを形成する工程と、前記ホトダイオードの各々の周囲を切れ目なくリング状に取り囲み、前記ホトダイオードを他の領域から電気的に分離する素子分離領域を、前記半導体基板中に第１導電型と逆の第２導電型の不純物を同一工程でイオン注入して形成する工程とを含む。【選択図】  図１
2004247524.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
前記半導体基板中に第１導電型の領域からなる電荷蓄積部を有する複数のホトダイオードを形成する工程と、
前記ホトダイオードの各々の周囲を切れ目なくリング状に取り囲み、前記ホトダイオードを他の領域から電気的に分離する素子分離領域を、前記半導体基板中に第１導電型と逆の第２導電型の不純物を同一工程でイオン注入して形成する工程とを含む固体撮像素子の製造方法。
【請求項２】
さらに、
前記半導体基板中に、前記ホトダイオードが蓄積した信号電荷を転送するための垂直転送路を形成する工程と、
前記信号電荷を前記垂直転送路へ読み出すために、前記素子分離領域の一部である読み出しゲート部において素子分離を解消させるための電圧を印加する第１の電極を、前記半導体基板表面に、読み出しゲート部の上を完全に覆って形成する工程と、
前記信号電荷を前記垂直転送路中転送するための駆動信号を印加する第２の電極を、前記半導体基板表面に、前記素子分離領域の一部を覆って形成する工程とを含む請求項１記載の固体撮像素子の製造方法。
【請求項３】
半導体基板と、
前記半導体基板中に形成された第１導電型の領域からなる電荷蓄積部を有する複数のホトダイオードと、
前記半導体基板中に、第１導電型と逆の第２導電型の不純物を同一工程でイオン注入して形成され、前記ホトダイオードの各々の周囲を切れ目なくリング状に取り囲み、前記ホトダイオードを他の領域から電気的に分離する素子分離領域とを含む固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は固体撮像素子およびその製造方法に関し、特にホトダイオードを他の領域から電気的に分離する素子分離領域を有する固体撮像素子およびその製造方法に関する。
【０００２】
【従来の技術】
従来技術による固体撮像素子について、図３（Ａ）を参照して説明する。半導体基板の表面に、多数個の、ｎ型領域からなるホトダイオードの電荷蓄積領域１０が、行列状に配列されている。なお、後の説明のため、特定の２つの電荷蓄積領域に１０−１、１０−２の符号を付している。
【０００３】
ｎ型領域からなる複数の垂直転送路（ｎ型垂直転送路）１４は、半導体基板の表面の、隣接する電荷蓄積領域列間に形成され、蛇行しつつ列方向に延在している。電荷蓄積領域１０に蓄積された信号電荷は、各電荷蓄積領域１０の右側のｎ型垂直転送路１４へ読み出され、ｎ型垂直転送路１４中を転送される。
【０００４】
半導体基板の表面に、ｐ型領域からなる素子分離領域（ｐ型素子分離領域）１２と１３とが形成されている。ｐ型素子分離領域１３は、各電荷蓄積領域１０の縁部の右半分程に沿って形成されている。ｐ型素子分離領域１２は、各電荷蓄積領域１０の縁部の左半分程に沿って形成されているとともに、列方向に隣接する電荷蓄積領域１０間をつなぐように形成されている。
【０００５】
ｐ型素子分離領域１２、１３は、図の点線で囲んだ領域Ａ（以下接合部Ａ）において、接合するように形成されている。ｐ型素子分離領域１２、１３が接合されることにより、ｎ型領域である各電荷蓄積領域１０が、ｐ型素子分離領域に取り囲まれ、その他の領域から電気的に分離される。
【０００６】
ｐ型素子分離領域１３は、電荷蓄積領域１０に蓄積された電荷が右側のｎ型垂直転送路１４へ読み出される際には、読み出しゲートとして機能する。一方、ｐ型素子分離領域１２は、電荷読み出しの際にも素子分離を維持する。
【０００７】
そのため、従来の技術においては、ｐ型素子分離領域１３よりもｐ型素子分離領域１２の不純物濃度を高くすること等により、ｐ型素子分離領域１２の素子分離能力を強化していた。
【０００８】
例えば、特許文献１には、ホトダイオードを取り囲む素子分離領域のうち、読み出しゲートとなる領域をｐ型に、その他の領域をｐ＋型に形成した固体撮像素子が開示されている。
【０００９】
【特許文献１】特開２０００−１７４２５１号公報
【００１０】
【発明が解決しようとする課題】
図３（Ａ）に示した接合部Ａにおいては、ｐ型素子分離領域１２、１３が重ならないように接合されることが好ましい。しかし実際には、この接合部で両素子分離領域に重なりが生じたり、また両素子分離領域が離れて接合が十分に形成されなかったりする合わせずれが発生する。なお図３（Ａ）には、両素子分離領域が重なる方向に合わせずれが発生している場合を示す。
【００１１】
ｐ型素子分離領域１２と１３とが重なる方向に合わせずれが発生した場合、接合部Ａにおけるｐ型不純物濃度が濃くなる。ｎ型垂直転送路１４の接合部Ａ近傍では、ナローチャネル効果等により実効チャネル幅が局所的に狭くなり、転送効率の劣化が発生し得る。
【００１２】
反対に、接合部Ａにおいてｐ型素子分離領域１２と１３とが離れる方向に合わせずれが発生した場合、接合部Ａにおける素子分離が不十分となり、いわゆるブルーミング不良が発生し得る。
【００１３】
このように、従来技術による固体撮像素子においては、ｐ型素子分離領域１２、１３の合わせずれに伴う転送効率劣化、素子分離の不良といった問題が生じ得る。近年の素子の微細化に伴い、両素子分離領域の合わせずれマージンは縮小する方向にあり、この問題は微細化の弊害となっている。
【００１４】
本発明の目的は、素子分離領域において合わせずれが生じない固体撮像素子およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板を準備する工程と、前記半導体基板中に第１導電型の領域からなる電荷蓄積部を有する複数のホトダイオードを形成する工程と、前記ホトダイオードの各々の周囲を切れ目なくリング状に取り囲み、前記ホトダイオードを他の領域から電気的に分離する素子分離領域を、前記半導体基板中に第１導電型と逆の第２導電型の不純物を同一工程でイオン注入して形成する工程とを含む固体撮像素子の製造方法が提供される。
【００１６】
本発明の他の観点によれば、半導体基板と、前記半導体基板中に形成された第１導電型の領域からなる電荷蓄積部を有する複数のホトダイオードと、前記半導体基板中に、第１導電型と逆の第２導電型の不純物を同一工程でイオン注入して形成され、前記ホトダイオードの各々の周囲を切れ目なくリング状に取り囲み、前記ホトダイオードを他の領域から電気的に分離する素子分離領域とを含む固体撮像素子が提供される。
【００１７】
【発明の実施の形態】
図１（Ａ）は、本発明の実施例による固体撮像素子の構成を概略的に示す平面図である。半導体基板の表面に、多数個の、ｎ型領域からなるホトダイオードの電荷蓄積領域１０が、一定のピッチＰｈおよびＰｖで行列状に配列されている。
後の説明のため、特定の２つの電荷蓄積領域に１０−１、１０−２の符号を付す。簡略化した図を示すが、実際の素子においては、一行、一列内に配置された電荷蓄積領域１０の数は、数百〜数千となる。電荷蓄積領域１０は、受光した光量に応じた量の信号電荷を蓄積する。
【００１８】
奇数列の電荷蓄積領域１０に対し、偶数列の電荷蓄積領域１０の列方向位置は、各列内の電荷蓄積領域１０のピッチＰｖの約１／２ずれるように、また、奇数行の電荷蓄積領域１０に対し偶数行の電荷蓄積領域１０の行方向位置は、各行内の電荷蓄積領域１０のピッチＰｈの約１／２ずれるように配置されており、画素ずらし配列（ハニカム配列）となっている。一列の電荷蓄積領域列は、奇数行又は偶数行の電荷蓄積領域１０のみを含み、一行の電荷蓄積領域行は、奇数列又は偶数列の電荷蓄積領域１０のみを含む。
【００１９】
なお、この配列は、画素補完型配列とも呼ばれ、この画素配列を用いた固体撮像素子はＰＩＡ（Ｐｉｘｅｌ  Ｉｎｔｅｒｌｅａｖｅｄ  Ａｒｒａｙ  ）型固体撮像素子とも呼ばれる。
【００２０】
ｎ型領域からなる複数の垂直転送路（ｎ型垂直転送路）１４は、半導体基板の表面の、隣接する電荷蓄積領域列間に形成され、蛇行しつつ列方向に延在している。電荷蓄積領域１０に蓄積された信号電荷は、各電荷蓄積領域１０の右側に隣接するｎ型垂直転送路１４に読み出される。
【００２１】
ｐ型領域からなる複数の素子分離領域（ｐ型素子分離領域）１１は、半導体基板の表面に形成され、各電荷蓄積領域１０の縁部をリング状に取り囲むように形成されている。このリング状に形成されたｐ型素子分離領域１１は、ｎ型領域である電荷蓄積領域１０とｎ型垂直転送路１４との間にポテンシャルバリアを形成し、両者を電気的に分離する。
【００２２】
なお、ｐ型素子分離領域１１は、各電荷蓄積領域１０をリング状に取り囲むとともに、各リング状の素子分離領域を列方向に接続するようにも形成されている。ｐ型素子分離領域１１は、隣り合う２つのｎ型垂直転送路１４の間も電気的に分離している。後の説明のため、電荷蓄積領域１０−１、１０−２それぞれを他の領域と分離するｐ型素子分離領域に１１−１、１１−２の符号を付す。
【００２３】
転送電極１５、１６、１７、１８は、絶縁膜を介して半導体基板の表面上に形成されており、それぞれ蛇行しつつ行方向に延在している。隣接する４つの転送電極が１組の転送電極となり、列方向に多数組が繰り返し形成されている。電荷蓄積領域１０からｎ型垂直転送路１４に読み出された信号電荷を転送するための駆動信号が、転送電極１５、１６、１７、１８を通じてｎ型垂直転送路１４に印加される。
【００２４】
また、信号電荷を電荷蓄積領域１０からｎ型垂直転送路１４に読み出すための正電圧の読み出しパルスが、転送電極１５、１６、１７、１８を通じてｐ型素子分離領域１１に印加される。読み出しパルスは、転送電極下のｐ型素子分離領域１１が形成するポテンシャルバリアを消滅させることができる。
【００２５】
さて、信号電荷を読み出す際には、各電荷蓄積領域１０とその右側に隣接するｎ型垂直転送路１４との間に形成されたｐ型素子分離領域１１が作るポテンシャルバリアのみを、消滅させる必要がある。
【００２６】
そのため、本実施例による固体撮像素子においては、各電荷蓄積領域１０をリング状に取り囲むｐ型素子分離領域１１と、転送電極１５、１６、１７、１８との位置関係が調節されている。
【００２７】
各電荷蓄積領域１０とその右側に隣接するｎ型垂直転送路１４との間に形成されているｐ型素子分離領域１１は、転送電極１５、１６、１７、１８に完全に覆われるように形成されている。転送電極１５、１６、１７、１８に読み出しパルスが印加されると、この領域は、ポテンシャルバリアを消滅させ、信号電荷の読み出しゲートとして機能する。
【００２８】
一方、各電荷蓄積領域１０をリング状に取り囲むｐ型素子分離領域１１のうち、読み出しゲート以外の領域は、転送電極１５、１６、１７、１８に完全には覆われないように形成されており、電荷蓄積領域１０側にはみ出すように形成されている。この領域には有効に読み出しパルスが印加されず、ポテンシャルバリアを維持することができる。信号電荷が電荷蓄積領域１０の左側のｎ型垂直転送路１４等に漏れ込むことを防止できる。
【００２９】
図１（Ｂ）に、図１（Ａ）に示すＸ−Ｙ線に沿った、２つの電荷蓄積領域１０−１、１０−２の近傍の基板厚さ方向の概略的な断面図を示す。なお、図１（Ｂ）の左方がＸ側、右方がＹ側である。
【００３０】
半導体基板２０はｎ−型シリコンで形成されており、不純物濃度は、例えば６．０×１０１４ｃｍ−３である。半導体基板２０には、オーバーフロードレイン端子Ｔｏｆｄを通じて基板電圧が印加される。
【００３１】
半導体基板２０中に、ｐ型領域２１が形成されている。ｐ型領域２１は、例えば、Ｂ等のｐ型不純物を、ドーズ量３．０×１０１１ｃｍ−２、加速電圧２ＭｅＶでイオン注入することにより形成される。
【００３２】
ｐ型領域２１の上に存在するｎ−型領域２２は、半導体基板のｎ−型領域である。ｎ−型領域２２中に、ｎ型領域である電荷蓄積領域１０−１が形成されている。電荷蓄積領域１０−１は、例えば、Ａｓ等のｎ型不純物を、ドーズ量２．０×１０１２ｃｍ−２、加速電圧６００ＫｅＶでイオン注入することにより形成される。
【００３３】
１つのホトダイオードが、電荷蓄積領域１０−１およびｎ−型領域２２とｐ型領域２１とを含んで形成される。電荷蓄積領域１０−１は、このホトダイオードの電荷蓄積領域を形成する。ｐ型領域２１は、電荷蓄積領域１０−１に蓄積できる電荷量を定めるポテンシャルバリアを形成する。
【００３４】
このポテンシャルバリアは、オーバーフロードレイン端子Ｔｏｆｄを通じ半導体基板２０に所定の基板バイアスを印加することにより消滅させることができる。
撮影を開始する際には、この基板バイアスを印加してｐ型領域２１の形成するポテンシャルバリアを消滅させ、すべてのホトダイオードの蓄積電荷を同時にクリアすることができる（基板抜きシャッタ）。
【００３５】
電荷蓄積領域１０−１の表面部には、高濃度の表面ｐ＋型領域２４−１が形成され、電荷蓄積領域１０−１を埋め込んでいる。電荷蓄積領域１０−１が基板表面から離れ、表面の影響が減少する。表面ｐ＋型領域２４−１は、例えば、Ｂ等のｐ型不純物を、ドーズ量２．０×１０１４ｃｍ−２、加速電圧３０ＫｅＶでイオン注入することにより形成される。
【００３６】
図１（Ａ）に示したように、電荷蓄積領域１０−１を取り囲んでｐ型素子分離領域１１−１が形成されている。Ｘ−Ｙ線に沿った断面から見ると、図１（Ｂ）の電荷蓄積領域１０−１の左右に隣接して、ｎ−型領域２２の表面部に、ｐ型領域である素子分離領域（ｐ型素子分離領域）１１−１が形成されている。電荷蓄積領域１０−１の左側のｐ型素子分離領域１１−１ａは、信号電荷の読み出し時にも素子分離を維持する。一方、電荷蓄積領域１０−１の右側のｐ型素子分離領域１１−１ｂは、信号電荷の読み出し時には素子分離を解消し、読み出しゲートとして機能する。
【００３７】
電荷蓄積領域１０−１を有するホトダイオードの右側には、電荷蓄積領域１０−２を有するもう１つのホトダイオードが形成されている。このホトダイオードは、電荷蓄積領域１０−２およびｎ−型領域２２とｐ型領域２１とを含んで形成される。また電荷蓄積領域１０−２の表面部には、高濃度の表面ｐ＋型領域２４−２が形成され、電荷蓄積領域１０−２を埋め込んでいる。電荷蓄積領域１０−２、表面ｐ＋型領域２４−２はそれぞれ、電荷蓄積領域１０−１、表面ｐ＋型領域２４−１と同時に形成される。
【００３８】
図１（Ａ）に示したように、電荷蓄積領域１０−２は、ｐ型素子分離領域１１−２に取り囲まれている。Ｘ−Ｙ線に沿った断面から見ると、図１（Ｂ）の電荷蓄積領域１０−２の左右に隣接して、ｎ−型領域２２の表面部に、ｐ型素子分離領域１１−２が形成されている。電荷蓄積領域１０−２の左側のｐ型素子分離領域１１−２ａは、信号電荷の読み出し時にも素子分離を維持する。一方、電荷蓄積領域１０−２の右側のｐ型素子分離領域１１−２ｂは、信号電荷の読み出し時には素子分離を解消し、読み出しゲートとして機能する。
【００３９】
ｐ型素子分離領域１１−１ｂと１１−２ａの間の、ｎ−型領域２２の表面部に、ｎ型領域である垂直転送路（ｎ型垂直転送路）１４が形成されている。このｎ型垂直転送路１４には、電荷蓄積領域１０−１に蓄積された信号電荷が読み出される。ｎ型垂直転送路１４は、例えば、Ａｓ等のｎ型不純物を、ドーズ量５．０×１０１２ｃｍ−２、加速電圧１００ＫｅＶでイオン注入することにより形成される。
【００４０】
基板の表面上に、酸化シリコン等の絶縁膜２５ａが形成され、その上にポリシリコン等からなる転送電極１６、１７が形成されている。転送電極１７は、ｐ型素子分離領域１１−２ａの一部を覆って形成され、ｎ型垂直転送路１４の上まで延在する。転送電極１６は、ｐ型素子分離領域１１−１ｂを完全に覆って形成され、ｎ型垂直転送路１４の上まで延在し、ｎ型垂直転送路１４の上で転送電極１７の上に乗り上げ、転送電極１７の一部を覆うように形成されている。転送電極１６と１７とを覆って形成された酸化シリコン等からなる絶縁膜２５ｂにより、転送電極１６と１７とは絶縁されている。
【００４１】
転送電極１６、１７にはそれぞれのタイミングで、ホトダイオードから読み出された信号電荷を、ｎ型垂直転送路１４中で転送するための駆動信号が印加される。
また、転送電極１６は、電荷蓄積領域１０−１からｎ型垂直転送路１４へ信号電荷を読み出す際の読み出し電極を兼ねる。転送電極１６に正電圧の読み出しパルスが印加され、電荷蓄積領域１０−１からｎ型垂直転送路１４へ電荷が読み出される。
【００４２】
絶縁膜２５ａ、２５ｂの表面上に、Ｗ等からなる遮光膜２６が形成されている。遮光膜２６は、電荷蓄積領域１０−１、１０−２上に開口を有する。開口から、電荷蓄積領域１０−１、１０−２に、光が入射する。
【００４３】
さて、ｐ型素子分離領域１１−１ｂは、電荷蓄積領域１０−１とｎ型垂直転送路１４とを電気的に分離するポテンシャルバリアを形成する。ただし、このポテンシャルバリアは、転送電極１６に１０〜２０Ｖの読み出しパルスが印加されると消滅するように設定される。
【００４４】
ポテンシャルバリアが消滅したｐ型素子分離領域１１−１ｂは、電荷蓄積領域１０−１に蓄積された信号電荷を、ｎ型垂直転送路１４へ読み出す読み出しゲートとして機能する。読み出しパルス印加時には、ｎ型垂直転送路１４の電子に対するポテンシャルも低下する。ｎ型垂直転送路１４へ信号電荷が読み出される。
【００４５】
一方、ｐ型素子分離領域１１−２ａは、ｎ型垂直転送路１４と電荷蓄積領域１０−２とを電気的に分離するポテンシャルバリアを形成する。この素子分離が不十分であると、電荷蓄積領域１０−１と１０−２の信号電荷が混合してしまう等の不具合を生じる。転送電極１６への読み出しパルス印加時には、転送電極１７を介しｐ型素子分離領域１１−２ａにも読み出しパルス印加されるが、このときにもｐ型素子分離領域１１−２ａによる素子分離は維持される必要がある。
【００４６】
このように、ｐ型素子分離領域１１−１ｂと１１−２ａとで必要とされる素子分離能力が異なることから、従来の技術では、後に比較例として説明するように、両素子分離領域はそれぞれ別の工程において、不純物濃度、深さを異ならせて形成されていた。このことに伴い、従来技術による固体撮像素子においては、転送効率劣化、素子分離の不良等が発生していた。
【００４７】
本発明者は、両素子分離領域を１回の工程において形成できる技術を見出した。ｐ型素子分離領域１１−１ｂと１１−２ａとを、例えば、Ｂ等のｐ型不純物を、ドーズ量５．０×１０１１ｃｍ−２〜１．０×１０１３ｃｍ−２、加速電圧１０ＫｅＶ〜１００ｋｅＶでイオン注入することにより形成する。
【００４８】
ｐ型素子分離領域１１−１ｂと１１−２ａとは、同一の不純物濃度、深さで形成される。そして、各素子分離領域に対して、所望の素子分離能力を得るために、転送電極１６、１７との位置関係を調節する。
【００４９】
図１（Ｂ）に示すように、ｐ型素子分離領域１１−１ｂは、読み出し電極である転送電極１６に完全に覆われるように形成する。転送電極１６へ印加される読み出しパルスが、ｐ型素子分離領域１１−１ｂへ有効に印加され、ｐ型素子分離領域１１−１ｂが形成するポテンシャルバリアを消滅できる。
【００５０】
一方、ｐ型素子分離領域１１−２ａは、転送電極１７に一部を覆われるようにする。ｐ型素子分離領域１１−２ａの一部にのみ読み出しパルスが印加されるため、ポテンシャルバリアが維持されるようにできる。転送電極１７が覆っていないｐ型素子分離領域１１−２ａの部分の長さ（転送電極１７の右端から電荷蓄積領域１０−２側へはみ出して形成されているｐ型素子分離領域１１−２ａの長さ）Ｌを、例えば０．１〜０．４μｍとなるように形成する。
【００５１】
本発明者はこのような構成の固体撮像素子を作製し、転送電極１６への１０〜１７Ｖ程度の読み出し電圧印加時に、ｐ型素子分離領域１１−１ｂのみを空乏化し、さらにバリア高さを消滅させて素子分離を解消でき、ｐ型素子分離領域１１−２ａの素子分離は維持できることを確認した。
【００５２】
なお、ｐ型素子分離領域１１−１ｂ、１１−２ａについて説明したが、ｐ型素子分離領域１１−１ａ、１１−２ｂも、ｐ型素子分離領域１１−１ｂ、１１−２ａと同時に形成される。図１（Ａ）に示した転送電極１１、１１−１、１１−２は同時に形成される。
【００５３】
電荷蓄積領域１０−１の左側に形成されているｐ型素子分離領域１１−１ａは、信号電荷の読み出し時にも素子分離を維持させる。そのため、転送電極１５は、ｐ型素子分離領域１１−１ａ上を完全には覆わないように形成される。
【００５４】
また、電荷蓄積領域１０−２の右側に形成されているｐ型素子分離領域１１−２ｂは、電荷蓄積領域１０−２に蓄積された信号電荷の読み出し時には素子分離を解消させ、読み出しゲートとして機能させる。そのため、転送電極１８は、ｐ型素子分離領域１１−２ｂ上を完全に覆うように形成される。
【００５５】
なお、ｎ−型領域２２はｐ−型領域としてもよい。その場合は、ｐ型領域２１とｐ−型領域２２とがホトダイオードの蓄積電荷量を定めるポテンシャルバリアを形成する。半導体基板２０として、ｎ−型領域の上にｐ−型領域がエピタキシャル成長された基板を用いることもできる。
【００５６】
次に、比較例による固体撮像素子について説明する。本比較例で説明する固体撮像素子は、従来技術による構成を有する。
【００５７】
図３（Ａ）は、比較例による固体撮像素子の構成を概略的に示す平面図である。図１（Ａ）に示した実施例の固体撮像素子と同様、半導体基板の表面に多数の電荷蓄積領域１０が画素ずらし配列（ハニカム配列）されている。実施例と異なるのは、素子分離領域の構成である。その他の構成は実施例の図１（Ａ）と同様であり、図１（Ａ）と同様の符号を付す。
【００５８】
図３（Ａ）に示す固体撮像素子の素子分離領域は、２種のｐ型素子分離領域１２と１３とから形成されている。ｐ型素子分離領域１３は、各電荷蓄積領域１０の縁部の右半分程に沿って形成されている。ｐ型素子分離領域１２は、各電荷蓄積領域１０の縁部の左半分程に沿って形成されているとともに、列方向に隣接する電荷蓄積領域１０間をつなぐように形成されている。
【００５９】
ｐ型素子分離領域１２、１３は、図の点線で囲んだ領域Ａ（以下接合部Ａ）において、接合するように形成されている。ｐ型素子分離領域１２、１３が接合されることにより、各電荷蓄積領域１０が素子分離領域に取り囲まれ、その他の領域から電気的に分離される。
【００６０】
図３（Ｂ）に、図２（Ａ）に示すＸ−Ｙ線に沿った、２つの電荷蓄積領域１０−１、１０−２の近傍の基板厚さ方向の概略的な断面図を示す。なお、図３（Ｂ）の左方がＸ側、右方がＹ側である。
【００６１】
各電荷蓄積領域１０−１、１０−２の左側に隣接してｐ型素子分離領域１２が、右側に隣接してｐ型素子分離領域１３が形成されている。他の構成は図１（Ｂ）に示した実施例の構成と同様であり、図１（Ｂ）と同様の符号を付す。
【００６２】
電荷蓄積領域１０−１に蓄積された信号電荷は、転送電極１６に読み出しパルスが印加されることにより、ｎ型垂直転送路１４に読み出される。このとき、ｐ型素子分離領域１３は読み出しゲートとして機能する。一方、ｐ型素子分離領域１２は素子分離を維持する必要がある。
【００６３】
本比較例において、ｐ型素子分離領域１２は、読み出しゲートであるｐ型素子分離領域１３よりも、幅は広く、深さは深く、不純物濃度は濃く形成されている。このような構成により、ｐ型素子分離領域１２の素子分離能力を強化している。そのため、２種のｐ型素子分離領域１２、１３は、それぞれ別の工程を設けて形成する必要がある。
【００６４】
図３（Ａ）に戻って、接合部Ａにおいては、ｐ型素子分離領域１２、１３が重ならないように接合されることが好ましい。しかし実際には、この接合部で両素子分離領域に重なりが生じたり、また両素子分離領域が離れて接合が十分に形成されなかったりする合わせずれが発生する。図３（Ａ）には、両素子分離領域が重なる方向に合わせずれが発生している場合を示す。
【００６５】
ｐ型素子分離領域１２と１３とが重なる方向に合わせずれが発生した場合、接合部Ａにおけるｐ型不純物濃度が濃くなる。ｎ型垂直転送路１４の接合部Ａ近傍では、ナローチャネル効果等により実効チャネル幅が局所的に狭くなり、転送効率の劣化が発生し得る。
【００６６】
反対に、接合部Ａにおいてｐ型素子分離領域１２と１３とが離れる方向に合わせずれが発生した場合、接合部Ａにおける素子分離が不十分となり、いわゆるブルーミング不良が発生し得る。
【００６７】
このように比較例（従来技術）の固体撮像素子においては、２種のｐ型素子分離領域１２、１３を別々に形成する必要があり、素子分離領域の合わせずれに伴う転送効率劣化、素子分離の不良といった問題が発生し得る。
【００６８】
一方、本発明の実施例による固体撮像素子は、図１（Ａ）、（Ｂ）を参照して説明したように、比較例のｐ型素子分離領域１２および１３に対応するｐ型素子分離領域１１、１１−１、１１−２を、同一のイオン注入によって一体的に形成できる。各電荷蓄積領域の縁部において素子分離領域の接合部を有しない構成にできる。合わせずれ起因の素子分離不良（ブルーミング不良）、および転送効率をともに改善できる。
【００６９】
なお、ｐ型素子分離領域は、一度のイオン注入により形成しなくてもよい。ｐ型素子分離領域は、同一マスクを用いたイオン注入を、２回以上行うことにより形成してもよい。
【００７０】
次に、本発明の第２の実施例による固体撮像素子について説明する。
【００７１】
図２は、第２の実施例による固体撮像素子の構成を概略的に示す平面図である。半導体基板の表面に、多数個の、ｎ型領域からなるホトダイオードの電荷蓄積領域３０が、正方行列的に配列されている。なお、正方行列とは、一定ピッチで縦方向に配列された画素列が一定ピッチで横方向に配列された配置を指す。
【００７２】
複数のｎ型垂直転送路３３は、半導体基板の表面の、隣接する電荷蓄積領域列間に形成され、列方向に延在している。電荷蓄積領域３０に蓄積された信号電荷は、各電荷蓄積領域３０の右側に隣接するｎ型垂直転送路３３に読み出される。
【００７３】
複数のｐ型素子分離領域３４は、半導体基板の表面に形成され、各電荷蓄積領域３０の縁部をリング状に取り囲み、各電荷蓄積領域を他の電荷蓄積領域およびｎ型垂直転送路３３から電気的に分離している。ｐ型素子分離領域３４は、同一のイオン注入工程で形成されており、電荷蓄積領域３０の縁部において接合部を有しない構成となっている。
【００７４】
なお、各電荷蓄積領域３０と、その右側のｎ型垂直転送路３３との間に形成されているｐ型素子分離領域３４は、紙面中上側は電荷蓄積領域３０側にはみ出すように、紙面中下側はｎ型垂直転送路３３側にはみ出すように、クランク形に形成されている。
【００７５】
転送電極３１、３２は、絶縁膜を介して半導体基板の表面上に形成されており、行方向に延在している。隣接する２つの転送電極が１組の転送電極となり、列方向に多数組が繰り返し形成されている。電荷蓄積領域３０からｎ型垂直転送路３３に読み出された信号電荷を転送するための駆動信号が、転送電極３１、３２を通じてｎ型垂直転送路３３に印加される。
【００７６】
転送電極３２は、ｐ型素子分離領域３４の全幅上に形成され、電荷蓄積領域３０に蓄積された信号電荷をｎ型垂直転送路３３に読み出すための読み出し電極を兼ねる。転送電極３２に読み出しパルスが印加されると、図中点線で囲んだ領域Ｄにおいてｐ型素子分離領域３４が形成するポテンシャルバリアが消失し、信号電荷が電荷蓄積領域３０の右側のｎ型垂直転送路３３へ読み出される。
【００７７】
領域Ｄ内のｐ型素子分離領域３４を、転送電極３２に完全に覆われるように形成することにより、読み出しパルス印加時に領域Ｄにおいて素子分離を解消し、電荷蓄積領域３０の右側のｎ型垂直転送路３３の、転送電極３２の下の領域に信号電荷を読み出すことができる。
【００７８】
領域Ｄ以外のｐ型素子分離領域３４は、転送電極３１、３２に完全には覆われないように、電荷蓄積領域３０側にはみ出すように形成されている。読み出しパルス印加時においても、電荷蓄積領域３０とその左側のｎ型垂直転送路３３との素子分離を維持し、また、電荷蓄積領域３０の右側のｎ型垂直転送路３３の転送電極３１の下の領域との素子分離を維持することができる。
【００７９】
なお、第１、第２の実施例では、全素子分離領域を同一のイオン注入により形成したが、素子分離領域中特に素子分離能力を高めたい領域に対しては、追加的にさらなるイオン注入を行ってもよい。
【００８０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００８１】
【発明の効果】
素子分離領域において合わせずれが生じない固体撮像素子およびその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の実施例による固体撮像素子の構成を概略的に示す平面図および断面図である。
【図２】本発明の他の実施例による固体撮像素子の構成を概略的に示す平面図である。
【図３】比較例による固体撮像素子の構成を概略的に示す平面図および断面図である。
【符号の説明】
１０、１０−１、１０−２、３０  電荷蓄積領域
１１、１１−１、１１−１ａ、１１−１ｂ、１１−２、１１−２ａ、１１−２ｂ、１２、１３、３４  ｐ型素子分離領域
１４、３３  ｎ型垂直転送路
１５、１６、１７、１８、３１、３２  転送電極
Ｔｏｆｄ  オーバーフロードレイン端子
２０  半導体基板
２１  ｐ型領域
２２  ｎ−型領域
２４−１、２４−２  表面ｐ＋型領域
２５ａ、２５ｂ  絶縁膜
２６  遮光膜
【図１】
2004247524.tif 000003
【図２】
2004247524.tif 000004
【図３】
2004247524.tif 000005