(57)【要約】【課題】電源投入時の誤書き込み、書き込み時のセルの破壊を防止する。【解決手段】書き込みワード線ＷＷＬ１の一端は、デコーダ・ドライバユニット１２−１に接続される。デコーダ・ドライバユニット１２−１は、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１及びＮＡＮＤ回路ＮＤ１から構成される。ＷＲＩＴＥ、ＣＨＲＤＹ及びＲＡ１の全てが“Ｈ”になると、ＮＡＮＤ回路ＮＤ１の出力信号は、“Ｈ”となり、書き込み電流が書き込みワード線ＷＷＬ１に流れる。ＣＨＲＤＹは、電源投入後、全ての内部回路の初期化動作が完了した後に“Ｈ”となる信号である。制限回路１５は、書き込みワード線ＷＷＬ１の電位を一定値以下に制限するクランプ回路から構成される。【選択図】　　図５
2004118923.tif 000002
【特許請求の範囲】
【請求項１】
磁性層を有する素子をメモリセルとしたメモリセルアレイと、前記メモリセルにデータを書き込むために使用される第１書き込み線と、第１アドレス信号に基づいて前記第１書き込み線を選択する第１デコーダと、前記第１書き込み線の一端に接続され、前記第１デコーダにより前記第１書き込み線が選択される場合に、前記第１書き込み線に書き込み電流を与える第１ドライバとを具備し、前記第１デコーダは、電源が投入された後、内部回路の初期化動作が完了するまでは、非活性状態に維持されることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
請求項１記載の磁気ランダムアクセスメモリにおいて、さらに、前記内部回路の初期化動作が完了したことを示す信号を出力するパワーオン検知回路を具備し、前記第１デコーダは、前記信号を受けると活性状態になることを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
請求項１記載の磁気ランダムアクセスメモリにおいて、さらに、前記第１書き込み線に接続され、前記第１書き込み線に生じる電位を一定値以下に制限する制限回路を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項４】
前記制限回路は、ＭＯＳトランジスタ及びダイオードの少なくとも１つから構成されることを特徴とする請求項３記載の磁気ランダムアクセスメモリ。
【請求項５】
請求項１記載の磁気ランダムアクセスメモリにおいて、さらに、前記メモリセルにデータを書き込むために使用され、前記第１書き込み線に交差する第２書き込み線と、第２アドレス信号に基づいて前記第２書き込み線を選択する第２デコーダと、前記第２書き込み線の一端に接続され、前記第２デコーダにより前記第２書き込み線が選択される場合に、前記第２書き込み線に書き込み電流を与える第２ドライバとを具備し、前記第２デコーダは、前記電源が投入された後、前記内部回路の初期化動作が完了するまでは、非活性状態に維持されることを特徴とする磁気ランダムアクセスメモリ。
【請求項６】
請求項５記載の磁気ランダムアクセスメモリにおいて、さらに、前記第２アドレス信号に基づいて前記第２書き込み線を選択する第３デコーダと、前記第２書き込み線の他端に接続され、前記第３デコーダにより前記第２書き込み線が選択される場合に、前記第２書き込み線に書き込み電流を与える第３ドライバとを具備し、前記第３デコーダは、前記電源が投入された後、前記内部回路の初期化動作が完了するまでは、非活性状態に維持されることを特徴とする磁気ランダムアクセスメモリ。
【請求項７】
前記第１書き込み線は、書き込みワード線、前記第１ドライバは、書き込みワード線ドライバであり、前記第２書き込み線は、書き込みビット線、前記第２及び第３ドライバは、書き込みビット線ドライバであることを特徴とする請求項６記載の磁気ランダムアクセスメモリ。
【請求項８】
請求項６記載の磁気ランダムアクセスメモリにおいて、さらに、前記内部回路の初期化動作が完了したことを示す信号を出力するパワーオン検知回路を具備し、前記第１、第２及び第３デコーダは、前記信号を受けると活性状態になることを特徴とする磁気ランダムアクセスメモリ。
【請求項９】
請求項６記載の磁気ランダムアクセスメモリにおいて、さらに、前記第１書き込み線に接続され、前記第１書き込み線に生じる電位を一定値以下に制限する第１制限回路と、前記第２書き込み線に接続され、前記第２書き込み線に生じる電位を一定値以下に制限する第２制限回路とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項１０】
前記第１及び第２制限回路は、ＭＯＳトランジスタ及びダイオードの少なくとも１つから構成されることを特徴とする請求項９記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記メモリセルアレイは、クロスポイント型セルアレイ構造を有していることを特徴とする請求項９記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を記憶素子として用いる磁気ランダムアクセスメモリ　（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；　ＭＲＡＭ）　に関する。
【０００２】
【従来の技術】
近年、磁気抵抗効果を利用してデータを不揮発に記憶する磁気ランダムアクセスメモリの研究、開発が頻繁に行われている。
【０００３】
磁気ランダムアクセスメモリは、磁気抵抗効果素子（ＴＭＲ素子、ＧＭＲ素子など）により、“１”，“０”−データを記憶する。磁気抵抗効果素子の基本構造は、２つの磁性層によりトンネルバリアを挟み込んだ構造である。
【０００４】
磁気抵抗効果素子に記憶されるデータは、２つの磁性層の磁化の向きが同じ（平行状態）か、又は、逆（反平行状態）かによって判断される。
【０００５】
ここで、２つの磁性層のうちの１つ（固定層）には、固定層の磁化の向きを固定するための反磁性層が接触される。その結果、実際には、２つの磁性層のうちの他の１つ（自由層）の磁化の向きによって、磁気抵抗効果素子に記憶されるデータが決定される。
【０００６】
磁気抵抗効果素子の磁化が平行状態となった場合、その磁気抵抗効果素子を構成する２つの磁性層の間に挟まれたトンネルバリアのトンネル抵抗は、最も低くなる。この状態が、例えば、“１”−状態である。また、磁気抵抗効果素子の磁化が反平行状態となった場合、その磁気抵抗効果素子を構成する２つの磁性層の間に挟まれたトンネルバリアのトンネル抵抗は、最も高くなる。この状態が、例えば、“０”−状態である。
【０００７】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリでは、データをプログラミングするに当たって書き込み電流を使用する。書き込み電流は、磁気抵抗効果素子が位置するポイントで互いに交差する２本の書き込み線に流す。磁気抵抗効果素子の磁化の状態は、この２本の書き込み線に流れる書き込み電流により発生する合成磁界によって制御される。
【０００８】
しかし、従来の磁気ランダムアクセスメモリでは、電源投入時に、アドレスデコーダが不安定になる場合がある。この場合、予期しないロウ／カラムアドレスが選択され、そのロウ／カラムアドレスに対応する書き込みワード／ビット線に書き込み電流が流れ、誤書き込みにより、任意のメモリセルのデータが破壊される可能性がある。
【０００９】
このような現象は、特に、磁気ランダムアクセスメモリを、ＲＯＭとして使用する場合に問題となる。
【００１０】
本発明は、このような問題を解決するためになされたもので、その目的は、電源投入時における誤書き込みを防止すること、及び、書き込み動作時における磁気抵抗効果素子の破壊を防止することにある。
【００１１】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、磁性層を有する素子をメモリセルとしたメモリセルアレイと、メモリセルにデータを書き込むために使用される第１書き込み線と、第１アドレス信号に基づいて第１書き込み線を選択する第１デコーダと、第１書き込み線の一端に接続され、第１デコーダにより第１書き込み線が選択される場合に、第１書き込み線に書き込み電流を与える第１ドライバとを備え、第１デコーダは、電源が投入された後、内部回路の初期化動作が完了するまでは、非活性状態に維持される。
【００１２】
本発明の磁気ランダムアクセスメモリは、さらに、内部回路の初期化動作が完了したことを示す信号を出力するパワーオン検知回路を備えていてもよい。この場合、第１デコーダは、その信号を受けると活性状態になる。
【００１３】
本発明の磁気ランダムアクセスメモリは、さらに、第１書き込み線に接続され、第１書き込み線に生じる電位を一定値以下に制限する制限回路を備えていてもよい。この場合、制限回路は、例えば、ＭＯＳトランジスタ及びダイオードの少なくとも１つから構成できる。
【００１４】
本発明の磁気ランダムアクセスメモリは、さらに、メモリセルにデータを書き込むために使用され、第１書き込み線に交差する第２書き込み線と、第２アドレス信号に基づいて第２書き込み線を選択する第２デコーダと、第２書き込み線の一端に接続され、第２デコーダにより第２書き込み線が選択される場合に、第２書き込み線に書き込み電流を与える第２ドライバとを備えていてもよい。この場合、第２デコーダは、電源が投入された後、内部回路の初期化動作が完了するまでは、非活性状態に維持される。
【００１５】
本発明の磁気ランダムアクセスメモリは、さらに、第２アドレス信号に基づいて第２書き込み線を選択する第３デコーダと、第２書き込み線の他端に接続され、第３デコーダにより第２書き込み線が選択される場合に、第２書き込み線に書き込み電流を与える第３ドライバとを備えていてもよい。この場合、第３デコーダは、電源が投入された後、内部回路の初期化動作が完了するまでは、非活性状態に維持される。
【００１６】
第１書き込み線は、例えば、書き込みワード線、第１ドライバは、例えば、書き込みワード線ドライバであり、第２書き込み線は、例えば、書き込みビット線、第２及び第３ドライバは、例えば、書き込みビット線ドライバである。
【００１７】
本発明の磁気ランダムアクセスメモリは、さらに、内部回路の初期化動作が完了したことを示す信号を出力するパワーオン検知回路を備えていてもよい。この場合、第１、第２及び第３デコーダは、その信号を受けると活性状態になる。
【００１８】
本発明の磁気ランダムアクセスメモリは、さらに、第１書き込み線に接続され、第１書き込み線に生じる電位を一定値以下に制限する第１制限回路と、第２書き込み線に接続され、第２書き込み線に生じる電位を一定値以下に制限する第２制限回路とを備えていてもよい。
【００１９】
第１及び第２制限回路は、例えば、ＭＯＳトランジスタ及びダイオードの少なくとも１つから構成される。
【００２０】
メモリセルアレイは、クロスポイント型セルアレイ構造を有していてもよい。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【００２２】
１．　全体構成
図１は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【００２３】
メモリチップ１０内には、メモリセルアレイ、例えば、磁気抵抗効果素子をメモリセルとするＭＲＡＭメモリセルアレイ１１、書き込みワード線ドライバ・デコーダ１２、書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂ及びパワーオン検知回路１４が配置される。
【００２４】
書き込みワード線ドライバ・デコーダ１２は、メモリセルアレイ１１のロウ方向の一端に設けられる。書き込みワード線ドライバ・デコーダ１２は、書き込み動作時、ロウアドレス信号ＲＡをデコードし、かつ、ロウアドレス信号ＲＡにより選択された書き込みワード線ＷＷＬに、常に一方向に向かう書き込み電流を流す機能を有する。
【００２５】
書き込みビット線ドライバ・デコーダ１３Ａは、メモリセルアレイ１１のカラム方向の一端に設けられ、書き込みビット線ドライバ・デコーダ１３Ｂは、メモリセルアレイ１１のカラム方向の他端に設けられる。書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂは、書き込み動作時、カラムアドレス信号ＣＡをデコードし、かつ、カラムアドレス信号ＣＡにより選択された書き込みビット線ＷＢＬに、プログラムデータＤＡＴＡの値に応じた向きの書き込み電流を流す機能を有する。
【００２６】
パワーオン検知回路１４は、電源投入を検知する機能を有する。パワーオン検知回路１４は、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了したことを確認すると、検知信号ＣＨＲＤＹを“Ｌ”から“Ｈ”に変える。検知信号ＣＨＲＤＹは、書き込みワード線ドライバ・デコーダ１２及び書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂに供給される。
【００２７】
２．　書き込みワード線ドライバ・デコーダ
図２は、書き込みワード線ドライバ・デコーダの回路例を示している。
書き込みワード線ドライバ・デコーダ１２は、複数の書き込みワード線ＷＷＬ１，ＷＷＬ２，・・・ＷＷＬｎに対応した複数のドライバ・デコーダユニット１２−１，１２−２，・・・１２−ｎから構成される。
【００２８】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００２９】
ロウアドレス信号ＲＡが書き込みワード線ＷＷＬ１を選択する場合、ドライバ・デコーダユニット１２−１に入力されるロウアドレス信号ＲＡ１についてのみ、全てのビットが“Ｈ”になる。
【００３０】
一般的には、ロウアドレス信号ＲＡが書き込みワード線ＷＷＬｎを選択する場合、ドライバ・デコーダユニット１２−ｎに入力されるロウアドレス信号ＲＡｎについてのみ、全てのビットが“Ｈ”になる。
【００３１】
ドライバ・デコーダユニット１２−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１と、ＮＡＮＤゲート回路ＮＤ１とから構成される。
【００３２】
ＮＡＮＤゲート回路ＮＤ１には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１が入力される。
【００３３】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。検知信号ＣＨＲＤＹは、上述のように、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了した後に“Ｈ”となる。また、書き込みワード線ＷＷＬ１に書き込み電流を流す場合には、ロウアドレス信号ＲＡ１の全てのビットが“Ｈ”になる。
【００３４】
ＮＡＮＤゲート回路ＮＤ１の出力ノードは、ＰチャネルＭＯＳトランジスタＰ１のゲートに接続される。
【００３５】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、ＮＡＮＤゲート回路ＮＤ１の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ１がオン状態となる。また、ＮチャネルＭＯＳトランジスタＮ１は、検知信号ＣＨＲＤＹが“Ｈ”になると、オフ状態となる。
【００３６】
従って、この時、電源端子Ｖｄｄから書き込みワード線ＷＷＬ１に、書き込み電流が供給される。
【００３７】
このように、書き込みワード線ドライバ・デコーダ１２においては、ドライバ・デコーダユニット１２−１内のデコーダ、即ち、ＮＡＮＤゲート回路ＮＤ１は、検知信号ＣＨＲＤＹが“Ｈ”になることを条件に、ロウアドレス信号ＲＡ１に基づいて、ドライバとしてのＰチャネルＭＯＳトランジスタＰ１のオン／オフを決定することができる。
【００３８】
つまり、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了するまでは、検知信号ＣＨＲＤＹは、常に“Ｌ”である。このため、全てのドライバ・デコーダユニット１２−１，１２−２，・・・１２−ｎ内のＰチャネルＭＯＳトランジスタＰ１は、オフ状態、ＮチャネルＭＯＳトランジスタＮ１は、オン状態となり、少なくとも検知信号ＣＨＲＤＹが“Ｈ”になるまでは、全ての書き込みワード線ＷＷＬ１，ＷＷＬ２，・・・ＷＷＬｎは、接地電位Ｖｓｓに維持されている。
【００３９】
これにより、半導体メモリ内の全ての内部回路の初期化動作が完了するまでは、デコーダによるデコード動作が禁止され、全ての書き込みワード線ＷＷＬ１，ＷＷＬ２，・・・ＷＷＬｎが非選択状態となるため、誤書き込みによるデータ破壊も防止される。
【００４０】
３．　書き込みビット線ドライバ・デコーダ
図３は、書き込みビット線ドライバ・デコーダの回路例を示している。
書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂは、複数の書き込みビット線ＷＢＬ１，ＷＢＬ２，・・・ＷＢＬｍに対応した複数のドライバ・デコーダユニット１３Ａ−１，１３Ａ−２，・・・１３Ａ−ｍ，１３Ｂ−１，１３Ｂ−２，・・・１３Ｂ−ｍから構成される。
【００４１】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００４２】
カラムアドレス信号ＣＡが書き込みビット線ＷＢＬ１を選択する場合、ドライバ・デコーダユニット１３Ａ−１，１３Ｂ−１に入力されるカラムアドレス信号ＣＡ１についてのみ、全てのビットが“Ｈ”になる。
【００４３】
一般的には、カラムアドレス信号ＣＡが書き込みビット線ＷＢＬｍを選択する場合、ドライバ・デコーダユニット１３Ａ−ｍ，１３Ｂ−ｍに入力されるカラムアドレス信号ＣＡｍについてのみ、全てのビットが“Ｈ”になる。
【００４４】
ドライバ・デコーダユニット１３Ａ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２と、ＮＡＮＤゲート回路ＮＤ２とから構成される。ドライバ・デコーダユニット１３Ｂ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ３及びＮチャネルＭＯＳトランジスタＮ３と、ＮＡＮＤゲート回路ＮＤ３とから構成される。
【００４５】
ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータＤＡＴＡが入力される。ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータとは逆のデータｂＤＡＴＡが入力される。
【００４６】
ＮＡＮＤゲート回路ＮＤ２の出力ノードは、ＰチャネルＭＯＳトランジスタＰ２のゲート及びＮチャネルＭＯＳトランジスタＮ２のゲートに接続され、ＮＡＮＤゲート回路ＮＤ３の出力ノードは、ＰチャネルＭＯＳトランジスタＰ３のゲート及びＮチャネルＭＯＳトランジスタＮ３のゲートに接続される。
【００４７】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、プログラムデータＤＡＴＡの値に応じた向きを有する書き込み電流が書き込みビット線ＷＢＬ１に流れる。
【００４８】
例えば、プログラムデータＤＡＴＡが“１”（＝“Ｈ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２がオン状態、ＮチャネルＭＯＳトランジスタＮ２は、オフ状態となる。
【００４９】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ３がオフ状態、ＮチャネルＭＯＳトランジスタＮ３は、オン状態となる。
【００５０】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ａ−１からドライバ・デコーダユニット１３Ｂ−１に向かう書き込み電流が流れる。
【００５１】
プログラムデータＤＡＴＡが“０”（＝“Ｌ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ２がオフ状態、ＮチャネルＭＯＳトランジスタＮ２は、オン状態となる。
【００５２】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ３がオン状態、ＮチャネルＭＯＳトランジスタＮ３は、オフ状態となる。
【００５３】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ｂ−１からドライバ・デコーダユニット１３Ａ−１に向かう書き込み電流が流れる。
【００５４】
このように、書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂにおいても、ドライバ・デコーダユニット１３Ａ−１，１３Ｂ−１内のデコーダ、即ち、ＮＡＮＤゲート回路ＮＤ２，ＮＤ３は、検知信号ＣＨＲＤＹが“Ｈ”になることを条件に、カラムアドレス信号ＣＡ１及びプログラムデータＤＡＴＡに基づいて、ドライバとしてのＰチャネルＭＯＳトランジスタＰ２、Ｎ２，Ｐ３，Ｎ３のオン／オフを決定することができる。
【００５５】
つまり、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了するまでは、検知信号ＣＨＲＤＹは、常に“Ｌ”である。このため、全てのドライバ・デコーダユニット１３Ａ−１，１３Ａ−２，・・・１３Ａ−ｍ，１３Ｂ−１，１３Ｂ−２，・・・１３Ｂ−ｍ内のＰチャネルＭＯＳトランジスタＰ２，Ｐ３は、オフ状態、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３は、オン状態となり、少なくとも検知信号ＣＨＲＤＹが“Ｈ”になるまでは、全ての書き込みビット線ＷＢＬ１，ＷＢＬ２，・・・ＷＢＬｍは、接地電位Ｖｓｓに維持されている。
【００５６】
これにより、半導体メモリ内の全ての内部回路の初期化動作が完了するまでは、デコーダによるデコード動作が禁止され、全ての書き込みビット線ＷＢＬ１，ＷＢＬ２，・・・ＷＢＬｍが非選択状態となるため、誤書き込みによるデータ破壊も防止される。
【００５７】
４．　動作波形
図４は、外部電源電位Ｖｃｃと検知信号ＣＨＲＤＹとの関係を示す波形図である。
【００５８】
電源が投入されると、まず、半導体メモリ内の内部回路の初期化動作が実行される。その初期化動作が完了した後、検知信号ＣＨＲＤＹが“Ｈ”となり、検知信号ｂＣＨＲＤＹが“Ｌ”となる。
【００５９】
５．　書き込みワード線ドライバ・デコーダ（変形例）
図５は、書き込みワード線ドライバ・デコーダの変形例を示している。
【００６０】
この書き込みワード線ドライバ・デコーダは、図２の書き込みワード線ドライバ・デコーダと比べると、書き込みワード線ＷＷＬｎに生じる最大電位を一定値以下に制限する回路を設けた点に特徴を有する。
【００６１】
図２の書き込みワード線ドライバ・デコーダ１２では、例えば、プロセスばらつきによるＭＯＳトランジスタのサイズのばらつきに起因し、書き込みワード線ＷＷＬｎに、設計値よりも大きい書き込み電流が流れる可能性がある。この場合、誤書き込みの可能性が発生するだけでなく、磁気抵抗効果素子が破壊される可能性も生じる。
【００６２】
例えば、クロスポイント型セルアレイ構造を有する磁気ランダムアクセスメモリの場合、磁気抵抗効果素子は、書き込みワード線と書き込みビット線の間において、これらに接触して配置されている。つまり、書き込みワード線と書き込みビット線との間に電位差が生じると、磁気抵抗効果素子に予期しない過大電圧が印加されることになり、最悪の場合には、磁気抵抗効果素子が破壊されるという事態が生じる。
【００６３】
そこで、このような事態を回避するために、この変形例では、ドライバ・デコーダユニット１２−１，１２−２，・・・１２−ｎの出力ノードに、書き込みワード線ＷＷＬｎに生じる最大電位を一定値以下に制限する回路を設け、磁気抵抗効果素子の破壊を防止する。
【００６４】
書き込みワード線ドライバ・デコーダ１２は、複数の書き込みワード線ＷＷＬ１，ＷＷＬ２，・・・ＷＷＬｎに対応した複数のドライバ・デコーダユニット１２−１，１２−２，・・・１２−ｎから構成される。
【００６５】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００６６】
ロウアドレス信号ＲＡが書き込みワード線ＷＷＬ１を選択する場合、ドライバ・デコーダユニット１２−１に入力されるロウアドレス信号ＲＡ１についてのみ、全てのビットが“Ｈ”になる。同様に、ロウアドレス信号ＲＡが書き込みワード線ＷＷＬｎを選択する場合、ドライバ・デコーダユニット１２−ｎに入力されるロウアドレス信号ＲＡｎについてのみ、全てのビットが“Ｈ”になる。
【００６７】
ドライバ・デコーダユニット１２−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１と、ＮＡＮＤゲート回路ＮＤ１とから構成される。
【００６８】
ＮＡＮＤゲート回路ＮＤ１には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１が入力される。
【００６９】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。検知信号ＣＨＲＤＹは、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了した後に“Ｈ”となる。また、書き込みワード線ＷＷＬ１に書き込み電流を流す場合には、ロウアドレス信号ＲＡ１の全てのビットが“Ｈ”になる。
【００７０】
ＮＡＮＤゲート回路ＮＤ１の出力ノードは、ＰチャネルＭＯＳトランジスタＰ１のゲートに接続される。
【００７１】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、ＮＡＮＤゲート回路ＮＤ１の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ１がオン状態となる。また、ＮチャネルＭＯＳトランジスタＮ１は、検知信号ＣＨＲＤＹが“Ｈ”になると、オフ状態となる。
【００７２】
従って、この時、電源端子Ｖｄｄから書き込みワード線ＷＷＬ１に、書き込み電流が供給される。
【００７３】
ここで、本例では、ドライバ・デコーダユニット１２−１の出力ノードに、制限回路１５が接続される。制限回路１５は、書き込みワード線ＷＷＬ１に生じる最大電位を一定値以下に制限する機能を有し、例えば、クランプ回路から構成される。
【００７４】
クランプ回路としては、例えば、図７に示すような、ゲートとドレインが短絡されたＮチャネルＭＯＳトランジスタや、図８に示すような、ダイオードを使用することができる。また、書き込みワード線ＷＷＬ１に、図７のＭＯＳトランジスタと図８のダイオードの双方を接続しても構わない。
【００７５】
本例のクランプ回路を使用すれば、書き込みワード線ＷＷＬ１の電位は、０．６Ｖ以下に制限されるため、磁気抵抗効果素子に予期しない過大電圧が印加されることもなくなる。
【００７６】
６．　書き込みビット線ドライバ・デコーダ（変形例）
図６は、書き込みビット線ドライバ・デコーダの変形例を示している。
【００７７】
この書き込みビット線ドライバ・デコーダは、図３の書き込みビット線ドライバ・デコーダと比べると、書き込みビット線ＷＢＬｍに生じる最大電位を一定値以下に制限する回路を設けた点に特徴を有する。
【００７８】
図３の書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂでは、例えば、プロセスばらつきによるＭＯＳトランジスタのサイズのばらつきに起因し、書き込みビット線ＷＢＬｍに、設計値よりも大きい書き込み電流が流れる可能性がある。この場合、誤書き込みの可能性が発生するだけでなく、磁気抵抗効果素子が破壊される可能性も生じる。
【００７９】
このような事態は、書き込みワード線の場合と同様に、特に、クロスポイント型セルアレイ構造を有する磁気ランダムアクセスメモリで問題となる。
【００８０】
そこで、このような磁気抵抗効果素子の破壊を防止するために、この変形例では、ドライバ・デコーダユニット１３Ａ−１，１３Ａ−２，・・・１３Ａ−ｍ，１３Ｂ−１，１３Ｂ−２，・・・１３Ｂ−ｍの出力ノードに、書き込みビット線ＷＢＬｍに生じる最大電位を一定値以下に制限する回路を設け、磁気抵抗効果素子の破壊を防止する。
【００８１】
書き込みビット線ドライバ・デコーダ１３Ａ，１３Ｂは、複数の書き込みビット線ＷＢＬ１，ＷＢＬ２，・・・ＷＢＬｍに対応した複数のドライバ・デコーダユニット１３Ａ−１，１３Ａ−２，・・・１３Ａ−ｍ，１３Ｂ−１，１３Ｂ−２，・・・１３Ｂ−ｍから構成される。
【００８２】
各ドライバ・デコーダユニットの回路構成は、同じである。
【００８３】
カラムアドレス信号ＣＡが書き込みビット線ＷＢＬ１を選択する場合、ドライバ・デコーダユニット１３Ａ−１，１３Ｂ−１に入力されるカラムアドレス信号ＣＡ１についてのみ、全てのビットが“Ｈ”になる。同様に、カラムアドレス信号ＣＡが書き込みビット線ＷＢＬｍを選択する場合、ドライバ・デコーダユニット１３Ａ−ｍ，１３Ｂ−ｍに入力されるカラムアドレス信号ＣＡｍについてのみ、全てのビットが“Ｈ”になる。
【００８４】
ドライバ・デコーダユニット１３Ａ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２と、ＮＡＮＤゲート回路ＮＤ２とから構成される。ドライバ・デコーダユニット１３Ｂ−１は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されたＰチャネルＭＯＳトランジスタＰ３及びＮチャネルＭＯＳトランジスタＮ３と、ＮＡＮＤゲート回路ＮＤ３とから構成される。
【００８５】
ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータＤＡＴＡが入力される。ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３には、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ、カラムアドレス信号ＣＡ１及びプログラムデータとは逆のデータｂＤＡＴＡが入力される。
【００８６】
ＮＡＮＤゲート回路ＮＤ２の出力ノードは、ＰチャネルＭＯＳトランジスタＰ２のゲート及びＮチャネルＭＯＳトランジスタＮ２のゲートに接続され、ＮＡＮＤゲート回路ＮＤ３の出力ノードは、ＰチャネルＭＯＳトランジスタＰ３のゲート及びＮチャネルＭＯＳトランジスタＮ３のゲートに接続される。
【００８７】
このため、書き込み信号ＷＲＩＴＥ、検知信号ＣＨＲＤＹ及びロウアドレス信号ＲＡ１の全てが“Ｈ”になると、プログラムデータＤＡＴＡの値に応じた向きを有する書き込み電流が書き込みビット線ＷＢＬ１に流れる。
【００８８】
例えば、プログラムデータＤＡＴＡが“１”（＝“Ｈ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２がオン状態、ＮチャネルＭＯＳトランジスタＮ２は、オフ状態となる。
【００８９】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ３がオフ状態、ＮチャネルＭＯＳトランジスタＮ３は、オン状態となる。
【００９０】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ａ−１からドライバ・デコーダユニット１３Ｂ−１に向かう書き込み電流が流れる。
【００９１】
プログラムデータＤＡＴＡが“０”（＝“Ｌ”）の場合、ドライバ・デコーダユニット１３Ａ−１内のＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ２がオフ状態、ＮチャネルＭＯＳトランジスタＮ２は、オン状態となる。
【００９２】
また、ドライバ・デコーダユニット１３Ｂ−１内のＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ３がオン状態、ＮチャネルＭＯＳトランジスタＮ３は、オフ状態となる。
【００９３】
従って、この時、書き込みビット線ＷＢＬ１には、ドライバ・デコーダユニット１３Ｂ−１からドライバ・デコーダユニット１３Ａ−１に向かう書き込み電流が流れる。
【００９４】
ここで、本例では、書き込みビット線ＷＢＬ１の両端に、制限回路１５が接続される。制限回路１５は、書き込みビット線ＷＢＬ１に生じる最大電位を一定値以下に制限する機能を有し、例えば、クランプ回路から構成される。
【００９５】
クランプ回路としては、例えば、図７に示すような、ゲートとドレインが短絡されたＮチャネルＭＯＳトランジスタや、図８に示すような、ダイオードを使用することができる。また、書き込みビット線ＷＢＬ１に、図７のＭＯＳトランジスタと図８のダイオードの双方を接続しても構わない。
【００９６】
本例のクランプ回路を使用すれば、書き込みビット線ＷＢＬ１に生じる電位は、常に、０．６Ｖ以下に制限されるため、磁気抵抗効果素子に予期しない過大電圧が印加されることもなくなる。
【００９７】
７．　まとめ
このように、本発明の例に関わる磁気ランダムアクセスメモリでは、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了するまでは、ロウ／カラムアドレスデコーダを非活性状態にし、全ての書き込みワード／ビット線を非選択状態にしているため、誤書き込みによるデータ破壊を防止できる。
【００９８】
また、書き込みワード／ビット線に制限回路を接続することにより、書き込みワード／ビット線に生じる電位を一定値以下に制限できる。これにより、特に、クロスポイント型セルアレイ構造を有する磁気ランダムアクセスメモリにおいて、磁気抵抗効果素子の破壊を防止できる。
【００９９】
【発明の効果】
以上、説明したように、本発明の例によれば、電源投入時における誤書き込みを防止できると共に、書き込み動作時における磁気抵抗効果素子の破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる半導体メモリの主要部を示すブロック図。
【図２】書き込みワード線ドライバ・デコーダの例を示す回路図。
【図３】書き込みビット線ドライバ・デコーダの例を示す回路図。
【図４】動作波形の例を示す波形図。
【図５】書き込みワード線ドライバ・デコーダの他の例を示す回路図。
【図６】書き込みビット線ドライバ・デコーダの他の例を示す回路図。
【図７】クランプ回路の例を示す図。
【図８】クランプ回路の例を示す図。
【符号の説明】
１０　　　　　　　　　　　　　：メモリチップ、
１１　　　　　　　　　　　　　：メモリセルアレイ、
１２　　　　　　　　　　　　　：書き込みワード線ドライバ・デコーダ、
１３Ａ，１３Ｂ　　　　　　　　：書き込みビット線ドライバ・デコーダ、
１４　　　　　　　　　　　　　：パワーオン検知回路、
１５　　　　　　　　　　　　　：制限回路（クランプ回路）、
Ｎ１，Ｎ２，Ｎ３　　　　　　　：ＮチャネルＭＯＳトランジスタ、
Ｐ１，Ｐ２，Ｐ３　　　　　　　：ＰチャネルＭＯＳトランジスタ、
ＮＤ１，ＮＤ２，ＮＤ３　　　　：ＮＡＮＤゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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