(57)【要約】【課題】この発明は、半導体製造工程を変えずに、データの書き込み速度を上げられる不揮発性メモリセルを提供することを課題とする。【解決手段】第一ドーピング領域４６と第二ドーピング領域４８と第三ドーピング領域５０を形成するステップと、コントロールゲート電極５２を形成するステップと、フローティングゲート電極５４を形成するステップと、第一バイアス電圧を提供し、前記第一ドーピング領域４６と前記第二ドーピング領域４８を導通させるステップと、第二バイアス電圧を提供し、前記第二ドーピング領域４８と前記第三ドーピング領域５０との間にチャネル電流を生じさせ、更にゲート電流を生じさせるステップとを含む。【選択図】  図３
2004281841.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリの中にある金属酸化膜半導体トランジスタをつくる方法であって、
ウエルの上に、第一ドーピング領域と第二ドーピング領域と第三ドーピング領域を形成するステップと、
前記第一ドーピング領域と前記第二ドーピング領域との間にコントロールゲート電極を形成するステップと、
前記第二ドーピング領域と前記第三ドーピング領域との間にフローティングゲート電極を形成するステップと、
前記第一ドーピング領域と前記コントロールゲート電極との間に第一バイアス電圧を提供し、前記第一ドーピング領域と前記第二ドーピング領域を導通させるステップと、
前記第二ドーピング領域と前記ウエルとの間に第二バイアス電圧を提供し、前記第二ドーピング領域と前記第三ドーピング領域との間にチャネル電流を生じさせ、更にゲート電流を生じさせるステップと、
もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が閾値電圧より小さければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より大きくさせ、或いは前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より大きくさせ、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が前記閾値電圧より大きければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より小さくさせ、かつ前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より小さくさせるステップとを含むことを特徴とする方法。
【請求項２】
前記閾値電圧の絶対値が０．５ｋ〜１．５Ｖであることを特徴とする請求項１記載の方法。
【請求項３】
前記ウエルがＮ型ウエルであり、前記第一ドーピング領域と、前記第二ドーピング領域及び前記第三ドーピング領域がすべてＰ＋ドーピング領域であることを特徴とする請求項１記載の方法。
【請求項４】
前記方法は、更にＰ型基板を提供するステップを含み、その中、前記Ｎ型ウエルと、前記第一ドーピング領域と、前記第二ドーピング領域及び前記コントロールゲート電極がＰＭＯＳトランジスタを形成し、更に前記Ｎ型ウエルと、前記第二ドーピング領域と、前記第三ドーピング領域及び前記フローティングゲート電極がもう一つのＰＭＯＳトランジスタを形成することを特徴とする請求項３記載の方法。
【請求項５】
前記ウエルがＰ型ウエルであり、前記第一ドーピング領域と、前記第二ドーピング領域及び前記第三ドーピング領域がすべてＮ＋ドーピング領域であることを特徴とする請求項１記載の方法。
【請求項６】
前記方法は、更にＰ型基板を提供するステップを含み、その中、前記Ｐ型ウエルと、前記第一ドーピング領域と、前記第二ドーピング領域及び前記コントロールゲート電極がＮＭＯＳトランジスタを形成し、更に前記Ｐ型ウエルと、前記第二ドーピング領域と、前記第三ドーピング領域及び前記フローティングゲート電極がもう一つのＮＭＯＳトランジスタを形成することを特徴とする請求項５記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単層ポリシリコンのワンタイムプログラマブル不揮発性メモリセル或いは単層ポリシリコンのマルチプルタイムプログラマブル不揮発性メモリセルの製造方法に関し、特に前記不揮発性メモリセルの中にある金属酸化膜半導体トランジスタの結合コンデンサを調整することによって、データの書込み動作を速くする方法に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリの分類に属される不揮発性メモリデバイスは、電源を切ってから、続いてデータを記憶する及びデータを重複的に読み書きにすることができる特性を具えるので、よく永久性のあるデータを記憶することに使われる。不揮発性メモリのデータの読み書きスピードは、この不揮発性メモリの品質がよいか否かを判断する重要な参考根拠である。
【０００３】
図１は、従来技術による不揮発性メモリセル１０の断面図である。不揮発性メモリセル１０は、第一ＰＭＯＳトランジスタ１２と、第二ＰＭＯＳトランジスタ１４とを含み、第一ＰＭＯＳトランジスタ１２及び第二ＰＭＯＳトランジスタ１４がＮ型ウエル１６の上に形成され、第二ＰＭＯＳトランジスタ１４が第一ＰＭＯＳトランジスタ１２と第二Ｐ＋ドーピング領域２０を共用する形で第一ＰＭＯＳトランジスタ１２に直列に接続される。第一ＰＭＯＳトランジスタ１２は、第一ＰＭＯＳトランジスタ１２のドレイン電極として使われる第一Ｐ＋ドーピング領域１８と、第一Ｐ＋ドーピング領域１８と第二Ｐ＋ドーピング領域２０との間に設けられるコントロールゲート電極２４と、ソース電極２０（即ち、第二Ｐ＋ドーピング領域２０）とを含む。第二ＰＭＯＳトランジスタ１４は、フローティングゲートトランジスタであり、ドレイン電極２０（即ち、第二Ｐ＋ドーピング領域２０）と、第二ＰＭＯＳトランジスタ１４のソース電極として使われる第三Ｐ＋ドーピング領域２２と、単層ポリシリコンから形成されるフローティングゲート電極２６と、フローティングゲート電極２６とＮ型ウエル１６との間にあるフローティングゲート酸化膜３２とを含む。
【０００４】
従来技術による不揮発性メモリセル１０の第一ＰＭＯＳトランジスタ１２と第二ＰＭＯＳトランジスタ１４の各電極に、異なる電圧が加えられることによって、異なるプログラムされた動作（データ書き込み或いはデータ読み取り）を行うことができる。例を挙げて説明すると、図１を参照して、不揮発性メモリセル１０にデータを書き込む時に、第一ＰＭＯＳトランジスタ１２の第一Ｐ＋ドーピング領域１８にビット線電圧Ｖ１＝０Ｖを加え、コントロールゲート電極２４にワード線電圧Ｖ２＝−２Ｖ（ワード線電圧Ｖ２の電圧は、ビット線電圧Ｖ１の電圧より、少なくとも一つの閾値電圧Ｖｓより大きい）を加える。この時、コントロール電極２４の下方にある第一Ｐ型チャンネルが開き、更に、第二Ｐ＋ドーピング領域２０と第一Ｐ＋ドーピング領域１８を同一の電位にさせる（即ち、第一ＰＭＯＳトランジスタ１２のドレイン電極１８とソース電極２０の電圧がすべて０Ｖである）。続いて、Ｎ型ウエル１６にウエル電圧Ｖ３＝５Ｖを加え、第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６をフローティング状態にさせ、第三Ｐ＋ドーピング領域２２にソース線電圧Ｖ４＝５Ｖを加え、第二ＰＭＯＳトランジスタ１４のソース電極２２とＮ型ウエル１６とを同一の電位にさせる。上に述べた操作条件のもとで、第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６が容量結合効果によって低電圧（例えば、３〜４Ｖ）を得ることができ、フローティングゲート電極２６の下方にある第二Ｐ型チャンネルを開け、前記第二Ｐ型チャンネルの中に正孔の衝突によってホットエレクトロンを生じ、これらのホットエレクトロンが空乏領域の電場作用によってフローティングゲート酸化膜をすばやく突き抜け、フローティングゲート電極２６の中に捕まれ、データの書込み動作を完成する。
【０００５】
図２は、不揮発性メモリセル１０の第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６とソース電極２２との間の電圧差Ｖｆｓと前記第二Ｐ型チャンネルを流れるゲート電流Ｉとの関係を表す説明図であり、その中、実線と点線がそれぞれ異なるバイアスでの電流を表す。図２に示すように、電圧差Ｖｆｓが閾値電圧Ｖｔｈに近づく時に、ゲート電流Ｉが最大ゲート電流Ｉｍａｘに近づく。ゲート電流Ｉの大きさは、データを不揮発性メモリセル１０に書き込む速度に直接に影響し（もちろん、データを読み取ることも含む）、即ち、第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６とソース電極２２との間の電圧差Ｖｆｓが前記閾値電圧Ｖｔｈより大きいか或いは小さい時に、前記第二Ｐ型チャンネルを流れるゲート電流Ｉが最大ゲート電流Ｉｍａｘより小さくて、更に不揮発性メモリセル１０の第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６にデータを書き込む速度に影響する。図２からわかるように、前記バイアスの値に関らず、最大ゲート電流Ｉｍａｘに対応する閾値電圧Ｖｔｈの値は、約−１．２Ｖである。
【０００６】
【発明が解決しようとする課題】
この発明は、半導体工程を変えずに、データの書き込み速度を上げられる不揮発性メモリセルの製造方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、ウエルの上に、第一ドーピング領域と第二ドーピング領域と第三ドーピング領域を形成するステップと、前記第一ドーピング領域と前記第二ドーピング領域との間にコントロールゲート電極を形成するステップと、前記第二ドーピング領域と前記第三ドーピング領域との間にフローティングゲート電極を形成するステップと、前記第一ドーピング領域と前記コントロールゲート電極との間に第一バイアス電圧を提供し、前記第一ドーピング領域と前記第二ドーピング領域を導通させるステップと、前記第二ドーピング領域と前記ウエルとの間に第二バイアス電圧を提供し、前記第二ドーピング領域と前記第三ドーピング領域との間にチャネル電流を生じさせ、更にゲート電流を生じさせるステップと、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が閾値電圧より小さければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より大きくさせ、或いは前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より大きくさせ、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が前記閾値電圧より大きければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より小さくさせ、かつ前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より小さくさせるステップとを含む方法によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００８】
【発明の実施の形態】
本発明は、単結晶ワンタイムプログラマブル不揮発性メモリセル或いは単結晶複数回プログラマブル不揮発性メモリセルの製造方法に関し、特に前記不揮発性メモリセルの中にある金属酸化膜半導体トランジスタの結合コンデンサを調整することによって、データの書込み動作を速くする方法に関し、ウエルの上に、第一ドーピング領域と第二ドーピング領域と第三ドーピング領域を形成するステップと、前記第一ドーピング領域と前記第二ドーピング領域との間にコントロールゲート電極を形成するステップと、前記第二ドーピング領域と前記第三ドーピング領域との間にフローティングゲート電極を形成するステップと、前記第一ドーピング領域と前記コントロールゲート電極との間に第一バイアス電圧を提供し、前記第一ドーピング領域と前記第二ドーピング領域を導通させるステップと、前記第二ドーピング領域と前記ウエルとの間に第二バイアス電圧を提供し、前記第二ドーピング領域と前記第三ドーピング領域との間にチャネル電流を生じさせ、更にゲート電流を生じさせるステップと、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が閾値電圧より小さければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より大きくさせ、或いは前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より大きくさせ、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が前記閾値電圧より大きければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より小さくさせ、かつ前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より小さくさせるステップとを含む方法によって、データの書込み動作を速くする方法を形成する。
かかるデータの書込み動作を速くする方法と特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【０００９】
【実施例】
本発明による方法を詳述する前に、先に本発明による方法に関する不揮発性メモリの具える物理特性を説明する。図３は、本発明による不揮発性メモリセル４０の断面図である。不揮発性メモリセル４０は、Ｐ型半導体基板４２と、Ｐ型半導体基板４２の上に形成されるウエル４４と、第一ドーピング領域４６と、第二ドーピング領域４８と、第三ドーピング領域５０と、コントロールゲート電極５２と、フローティングゲート電極５４とを含む。ウエル４４と第一ドーピング領域４６と第二ドーピング領域４８及びコントロールゲート電極５２が第一ＭＯＳトランジスタ５６を形成し、ウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びフローティングゲート電極５４が第二ＭＯＳトランジスタ５８を形成する。本発明による不揮発性メモリ４０のデータ書込みの条件及び過程は、従来技術による不揮発性メモリ１０のデータ書込みの条件及び過程と同様であるので、ここで述べない。
【００１０】
ウエル４４は、Ｐ型ウエル或いはＮ型ウエルであることができ、もしウエル４４がＮ型ウエルであれば、第一ドーピング領域４６と第二ドーピング領域４８及び第三ドーピング領域５０がすべてＰ＋ドーピング領域であり、Ｎ型ウエル４４と第一ドーピング領域４６と第二ドーピング領域４８及びコントロールゲート電極５２がＰＭＯＳトランジスタを形成し、Ｎ型ウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びフローティングゲート電極５４が他の一つのＰＭＯＳトランジスタを形成する。逆に、もしウエル４４がＰ型ウエルであれば、第一ドーピング領域４６と第二ドーピング領域４８及び第三ドーピング領域５０がすべてＮ＋ドーピング領域であり、Ｐ型ウエル４４と第一ドーピング領域４６と第二ドーピング領域４８及びコントロールゲート電極５２がＮＭＯＳトランジスタを形成し、Ｐ型ウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びフローティングゲート電極５４が他の一つのＮＭＯＳトランジスタを形成する。
【００１１】
不揮発性メモリセル４０の第一ＭＯＳトランジスタ５６が導通され、かつ第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の下方にチャンネルホットエレクトロン効果によってゲート電流Ｉを生じる時に、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４が結合電圧Ｖｆを生じ、結合電圧Ｖｆの大きさがウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びコントロールゲート電極５２の電圧に関係する。即ち、Ｖｆ＝αｆｗＶｗ＋αｆｓＶｓ＋αｆｄＶｄ＋αｆｃＶｃである。その中、Ｖｗがウエル４４の電圧であり、Ｖｓが第二ドーピング領域４８の電圧であり、Ｖｄが第三ドーピング領域５０の電圧であり、Ｖｃがコントロールゲート電極５２の電圧であり、αｆｗとαｆｓとαｆｄ及びαｆｃがすべて結合係数である。結合係数は、ＶｗとＶｓとＶｄ及びＶｃがそれぞれＶｆに対する結合の程度である。即ち、ＶｗとＶｓとＶｄ及びＶｃがそれぞれＶｆを構成する電圧値である。
【００１２】
上に述べた結合係数αｆｄの値は、不揮発性メモリセル４０が導通される時に生じる結合コンデンサに関する。即ち、結合係数αｆｄ＝Ｃｆｄ／（Ｃｆｓ＋Ｃｆｄ＋Ｃｆｗ＋Ｃｆｃ）である（ここで注意すべき点は、αｆｗ＋αｆｓ＋αｆｄ＋αｆｃ＝１という点であり、即ち、αｆｄとαｆｃが増えると、αｆｗとαｆｓが減る）。再びに図３を参照すると、図３の中の点線で示されるものは、フローティングゲート電極５４と第二ドーピング領域４８との間に生じる結合コンデンサＣｆｓと、フローティングゲート電極５４と第三ドーピング領域５０との間に生じる結合コンデンサＣｆｄと、フローティングゲート電極５４とウエル４４との間に生じる結合コンデンサＣｆｗと、フローティングゲート電極５４とコントロールゲート電極５２との間に生じる結合コンデンサＣｆｃである。従って、不揮発性メモリセル４０をつくる過程の中で、もし、フローティングゲート電極５４において、チャンネルホットエレクトロン効果によって生じる結合電圧Ｖｆが閾値電圧Ｖｔｈと等しくなければ、第二ＭＯＳトランジスタ５８のレイアウトを変えることによって、結合コンデンサＣｆｓ、Ｃｆｄ、Ｃｆｗ、Ｃｆｃの値を調整し、結合電圧Ｖｆｃを閾値電圧Ｖｔｈに近づけるようにさせ、更にゲート電流Ｉを最大ゲート電流Ｉｍａｘに近づけるようにさせる。点線の形で上に述べた結合コンデンサＣｆｓ、Ｃｆｄ、Ｃｆｗ、Ｃｆｃを表示するのは、これらの結合コンデンサＣｆｓ、Ｃｆｄ、Ｃｆｗ、Ｃｆｃが不揮発性メモリセル４０の中の電気効果から生じるもので、実際には不揮発性メモリセル４０の中に存在しない。閾値電圧Ｖｔｈの絶対値は０．５〜１．５Ｖである。
【００１３】
一般には、不揮発性メモリセル４０の第三ドーピング領域５０がビット線ＢＬ（表示していない）に接続され、不揮発性メモリセル４０のコントロールゲート電極５２がワード線ＷＬ（表示していない）に接続される。データを不揮発性メモリセル４０に書き込む時に、不揮発性メモリセル４０に接続されるビット線ＢＬ及びワード線ＷＬがすべて高電圧に設定され（例えば、ビット線ＢＬの電圧が５Ｖに設定され、ワード線ＷＬの電圧が１０Ｖに設定される）、この時、第三ドーピング領域５０の電圧Ｖｄ及びコントロールゲート電極５２の電圧Ｖｃが第二ドーピング領域４８の電圧Ｖｓ及びウエル４４の電圧Ｖｗより大きいので、もし、フローティングゲート電極５４において、チャンネルホットエレクトロン効果から生じる結合電圧Ｖｆが閾値電圧Ｖｔｈより小さければ、αｆｄ或いはαｆｃを増加させる方法によって、結合電圧Ｖｆを増加させる（αｆｄ或いはαｆｃを増加させると、同時に、αｆｓとαｆｗが小さくなり、更に、Ｖｄ、ＶｃがＶｓ、Ｖｗより大きいので、αｆｄ或いはαｆｃを増加させることによって、結合電圧Ｖｆを増加させることができる）。即ち、Ｃｆｄ或いはＣｆｃの増加量がＣｆｓ或いはＣｆｗの増加量より大きくさせる方法によって、結合電圧Ｖｆを増加させる。逆に、もし、フローティングゲート電極５４において、チャンネルホットエレクトロン効果から生じられる結合電圧Ｖｆが閾値電圧Ｖｔｈより大きければ、αｆｗ或いはαｆｓを増加させる方法によって、結合電圧Ｖｆを増加させる。即ち、Ｃｆｄ或いはＣｆｃの増加量がＣｆｓ或いはＣｆｗの増加量より小さくする方法によって、結合電圧Ｖｆを減らす。
【００１４】
本発明による不揮発性メモリセル４０の製造方法を具体的に説明するために、図４を参照して下さい。図４は、本発明による不揮発性メモリセル４０の製造方法の流れ図１００であり、流れ図１００が以下のステップを含む。
ステップ１０２：スタートする。（この時、不揮発性メモリセル４０の原型は、もう製造され、即ち、一般の半導体工程によって、Ｐ型半導体基板４２の上に二つの直列のＰＭＯＳトランジスタ或いは二つの直列のＮＭＯＳトランジスタを形成する。）
ステップ１０４：第一ドーピング領域４６及びコントロールゲート電極５２との間に第一バイアスを提供することによって、第一ドーピング領域４６及び第二ドーピング領域４８を導通させる。（前記第一バイアスは、第一ＭＯＳトランジスタ５６の閾値電圧Ｖｓより大きい必要がある。）
ステップ１０６：第二ドーピング領域４８及びウエル４４との間に第二バイアスを提供することによって、第二ドーピング領域４８及び第三ドーピング領域５０との間にチャンネル電流を生じ、更にゲート電流Ｉを生じる。（前記第二バイアスの大きさに限らず、ただ第二ＭＯＳトランジスタ５８が前記ゲート電流Ｉを生じられるなら、結構であり、閾値電圧Ｖｔｈが前記第二バイアスの値によって、変わることもないからである。）
ステップ１０８：フローティングゲート電極５４と第三ドーピング領域５０との間にある電位差と閾値電圧Ｖｔｈの関係によって、第二ＭＯＳトランジスタ５８のレイアウトを調整する。（即ち、もし第三ドーピング領域５０とフローティングゲート電極５４との間の電圧差が前記閾値電圧Ｖｔｈより小さければ、フローティングゲート電極５４と第三ドーピング領域５０との間の結合コンデンサの増加率を、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、フローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサと、及びフローティングゲート電極５４とコントロールゲート電極５２の間の結合コンデンサとの総合の増加率より大きくさせる、或いはフローティングゲート電極５４とコントロールゲート電極５２との間の結合コンデンサの増加率を、フローティングゲート電極５４と第三ドーピング領域５０の間の結合コンデンサと、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、及びフローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサとの総合の増加率より大きくさせる。もし第三ドーピング領域５０とフローティングゲート電極５４との間の電圧差が前記閾値電圧Ｖｔｈより大きければ、フローティングゲート電極５４と第三ドーピング領域５０との間の結合コンデンサの増加率を、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、フローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサと、及びフローティングゲート電極５４とコントロールゲート電極５２の間の結合コンデンサとの総合の増加率より小さくさせ、かつフローティングゲート電極５４とコントロールゲート電極５２との間の結合コンデンサの増加率を、フローティングゲート電極５４と第三ドーピング領域５０の間の結合コンデンサと、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、及びフローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサとの総合の増加率より小さくさせる。）
ステップ１１０：終わる。（この時、データを不揮発性メモリセル４０に書き込む時に、不揮発性メモリセル４０に接続されるビット線ＢＬとワード線ＷＬが高電圧に設定され、不揮発性メモリセル４０の第一ＭＯＳトランジスタ５６がタ−ンオンされ、更に第二ＭＯＳトランジスタ５８が前記ゲート電流Ｉを生じ、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖｔｈに近づき、更にゲート電流Ｉが最大ゲート電流Ｉｍａｘに近づく。）
上に述べた本発明による不揮発性メモリセル４０の製造方法の中で、フローティングゲート電極５４と第三ドーピング領域５０との間の電位差が閾値電圧Ｖｔｈに非常に近づくまでに、ステップ１０８を続けて実行することができる。
【００１５】
図５から図１０までを参照するように、図５から図１０までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖｔｈより小さい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図である。その中、第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＰＭＯＳトランジスタであり、ウエル４４がＮ型ウエルであり、第一ＭＯＳトランジスタ５６のコントロール電極５２がワード線ＷＬに接続され、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４がビット線ＢＬに接続される。注意すべきところは、図６の中のＣｆｄは、Ｃｆｓより大きい必要があり、図７の中のＣｆｄは、Ｃｆｗより大きい必要があり、図９の中のＣｆｃは、Ｃｆｓより大きい必要があり、図１０の中のＣｆｃは、Ｃｆｗより大きい必要がある。
【００１６】
図１１から図１６までを参照するように、図１１から図１６までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖｔｈより小さい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図である。図５から図１０までの不揮発性メモリセル４０と異なり、図１１から図１６の不揮発性メモリセル４０の中にある第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＮＭＯＳトランジスタであり、ウエル４４がＰ型ウエルである。注意すべきところは、図１２の中のＣｆｄは、Ｃｆｓより大きい必要があり、図１３の中のＣｆｄは、Ｃｆｗより大きい必要があり、図１５の中のＣｆｃは、Ｃｆｓより大きい必要があり、図１６の中のＣｆｃは、Ｃｆｗより大きい必要がある。
【００１７】
図１７から図２０までを参照するように、図１７から図２０までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖｔｈより大きい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図である。その中、第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＰＭＯＳトランジスタであり、ウエル４４がＮ型ウエルであり、第一ＭＯＳトランジスタ５６のコントロール電極５２がワード線ＷＬに接続され、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４がビット線ＢＬに接続される。注意すべきところは、図１９の中のＣｆｄは、Ｃｆｓより小さい必要があり、図２０の中のＣｆｄは、Ｃｆｗより小さい必要がある。
【００１８】
図２１から図２４までを参照するように、図２１から図２４までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖｔｈより大きい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図であり、図１７から図２０までの不揮発性メモリセル４０と異なり、図２１から図２４の不揮発性メモリセル４０の中にある第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＮＭＯＳトランジスタであり、ウエル４４がＰ型ウエルである。注意すべきところは、図２３の中のＣｆｄは、Ｃｆｓより小さい必要があり、図２４の中のＣｆｄは、Ｃｆｗより小さい必要がある。
【００１９】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００２０】
【発明の効果】
将来技術による不揮発性メモリセル１０の製造方法と比べて、本発明による不揮発性メモリセル４０の製造方法は、第二ＭＯＳトランジスタ５８のゲート電流Ｉを最大ゲート電流Ｉｍａｘに近づくようににさせることができ、本発明による不揮発性メモリセル４０のデータ書込みスピードを従来技術による不揮発性メモリセル１０のデータ書込みスピードより速くさせる。その他、本発明による方法は、従来技術による半導体製造工程で不揮発性メモリセル４０をつくることができ、即ち、従来技術による半導体製造工程を変えず、特別の工程を加える必要もない。従って、本発明による方法は、半導体製造工程が異なったり、（ｐｒｏｃｅｓｓ−ｔｏ−ｐｒｏｃｅｓｓ  ｄｉｆｆｅｒｅｎｃｅ）或いは半導体特性が異なるような（ｆａｂ−ｔｏ−ｆａｂ  ｄｉｆｆｅｒｅｎｃｅ）変化が何もない。
【図面の簡単な説明】
【図１】従来技術による不揮発性メモリセルの断面図である。
【図２】図１に示す不揮発性メモリセルの中にある金属酸化膜半導体トランジスタのフローティングゲート電極の電圧と電流との関係を表す説明図である。
【図３】本発明による不揮発性メモリセルの断面図である。
【図４】本発明による方法の流れ図である。
【図５】、
【図６】、
【図７】、
【図８】、
【図９】、
【図１０】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１１】、
【図１２】、
【図１３】、
【図１４】、
【図１５】、
【図１６】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１７】、
【図１８】、
【図１９】、
【図２０】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図２１】、
【図２２】、
【図２３】、
【図２４】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【符号の説明】
１０、４０  不揮発性メモリセル
１２  第一ＰＭＯＳトランジスタ
１４  第二ＰＭＯＳトランジスタ
１８  第一Ｐ＋ドーピング領域
２０  第二Ｐ＋ドーピング領域
２２  第三Ｐ＋ドーピング領域
２４、５２  コントロールゲート電極
２６、５４  フローティングゲート電極
３２  フローティングゲート酸化膜
４２  Ｐ型半導体基板
４４  ウエル
４６  第一ドーピング領域
４８  第二ドーピング領域
５０  第三ドーピング領域
５６  第一ＭＯＳトランジスタ
５８  第二ＭＯＳトランジスタ
ＢＬ  ビット線
Ｃｆｓ、Ｃｆｄ、Ｃｆｗ、Ｃｆｃ  結合コンデンサ
Ｉ  ゲート電流Ｉ
Ｉｍａｘ  最大ゲート電流
Ｖｃ、Ｖｄ、Ｖｆ、Ｖｓ、Ｖｗ  結合電圧
Ｖｓ、Ｖｔｈ  閾値電圧
ＷＬ  ワード線
αｆｃ、αｆｄ、αｆｓ、αｆｗ  結合係数
【図１】
2004281841.tif 000003
【図２】
2004281841.tif 000004
【図３】
2004281841.tif 000005
【図４】
2004281841.tif 000006
【図５】
2004281841.tif 000007
【図６】
2004281841.tif 000008
【図７】
2004281841.tif 000009
【図８】
2004281841.tif 000010
【図９】
2004281841.tif 000011
【図１０】
2004281841.tif 000012
【図１１】
2004281841.tif 000013
【図１２】
2004281841.tif 000014
【図１３】
2004281841.tif 000015
【図１４】
2004281841.tif 000016
【図１５】
2004281841.tif 000017
【図１６】
2004281841.tif 000018
【図１７】
2004281841.tif 000019
【図１８】
2004281841.tif 000020
【図１９】
2004281841.tif 000021
【図２０】
2004281841.tif 000022
【図２１】
2004281841.tif 000023
【図２２】
2004281841.tif 000024
【図２３】
2004281841.tif 000025
【図２４】
2004281841.tif 000026
【手続補正書】
【提出日】平成15年6月3日(2003.6.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】従来技術による不揮発性メモリセルの断面図である。
【図２】図１に示す不揮発性メモリセルの中にある金属酸化膜半導体トランジスタのフローティングゲート電極の電圧と電流との関係を表す説明図である。
【図３】本発明による不揮発性メモリセルの断面図である。
【図４】本発明による方法の流れ図である。
【図５】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図６】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図７】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図８】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図９】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１０】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１１】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１２】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１３】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１４】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１５】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１６】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１７】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１８】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１９】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図２０】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図２１】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図２２】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図２３】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図２４】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【符号の説明】
１０、４０  不揮発性メモリセル
１２  第一ＰＭＯＳトランジスタ
１４  第二ＰＭＯＳトランジスタ
１８  第一Ｐ＋ドーピング領域
２０  第二Ｐ＋ドーピング領域
２２  第三Ｐ＋ドーピング領域
２４、５２  コントロールゲート電極
２６、５４  フローティングゲート電極
３２  フローティングゲート酸化膜
４２  Ｐ型半導体基板
４４  ウエル
４６  第一ドーピング領域
４８  第二ドーピング領域
５０  第三ドーピング領域
５６  第一ＭＯＳトランジスタ
５８  第二ＭＯＳトランジスタ
ＢＬ  ビット線
Ｃｆｓ、Ｃｆｄ、Ｃｆｗ、Ｃｆｃ  結合コンデンサ
Ｉ  ゲート電流Ｉ
Ｉｍａｘ  最大ゲート電流
Ｖｃ、Ｖｄ、Ｖｆ、Ｖｓ、Ｖｗ  結合電圧
Ｖｓ、Ｖｔｈ  閾値電圧
ＷＬ  ワード線
αｆｃ、αｆｄ、αｆｓ、αｆｗ  結合係数