(57)【要約】【課題】半導体スイッチの特性試験にあったって、試験に専用の端子を必要とせずに、試験精度できる半導体装置の試験方法を提供する。【解決手段】半導体装置１００の特性試験時に、第１の出力回路に対応する制御回路１０２は、Ｐ型ＭＩＳトランジスタＴＰ１及びＮ型ＭＩＳトランジスタＴＮ１の双方をオンに設定し、第２の出力回路に対応する制御回路１０２は、Ｐ型ＭＩＳトランジスタＴＰ２をオンにし、Ｎ型ＭＩＳトランジスタＴＮ２をオフにする。プローブ＃１からプローブ＃４間に電流源を接続し、第１の出力回路の出力端子Ｄｏｕｔ１と、第２の出力回路の出力端子Ｄｏｕｔ２との間の電位差をプローブ＃２、＃３を使用して測定し、Ｐ型ＭＩＳトランジスタＴＰ１のオン抵抗を測定する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の電源線と、第２の電源線と、それぞれが前記第１の電源線と第２の電源線との間に且つ相互に直列に接続された第１及び第２の半導体スイッチ、及び、前記第１の半導体スイッチと前記第２の半導体スイッチとの間の中間ノードに接続された出力端子を有する第１及び第２の出力回路とを有する半導体装置を試験する方法であって、
前記第１の出力回路の前記第１及び第２の半導体スイッチの双方をオンにすると共に、前記第２の出力回路の前記第１及び第２の半導体スイッチの一方をオンに他方をオフとし、
前記第１の出力回路の出力端子と前記第２の出力回路の出力端子との間の電圧と、前記第１の出力回路を流れる貫通電流とに基づいて、前記第１の出力回路の前記第１又は第２の半導体スイッチの特性を測定することを特徴とする半導体装置の試験方法。
【請求項２】
前記第１の出力回路の前記第１及び第２の半導体スイッチの少なくとも一方は、並列接続された複数のトランジスタから成り、該複数のトランジスタの内の選択された数のトランジスタをオンとする、請求項１に記載の半導体装置の試験方法。
【請求項３】
３以上の出力回路から、任意の２つの出力回路を前記第１及び第２の出力回路として選択する、請求項１又は２に記載の半導体装置の試験方法。
【請求項４】
外部ピンから入力する外部信号によって、前記第１及び第２の出力回路の前記第１及び第２のトランジスタのオン・オフを制御する、請求項１から３の何れかに記載の半導体装置の試験方法。
【請求項５】
前記第１の電源線と前記第２の電源線との間に定電流源を接続する、請求項１から４の何れかに記載の半導体装置の試験方法。
【請求項６】
請求項１から５の何れかに記載の試験方法をプログラムとして記憶する記憶媒体。
【請求項７】
第１の電源線及び第２の電源線と、
それぞれが前記第１の電源線と第２の電源線との間に且つ相互に直列に接続された第１及び第２の半導体スイッチ、及び、前記第１の半導体スイッチと前記第２の半導体スイッチとの間の中間ノードに接続された出力端子を有する複数の出力回路と、
テスト時に、１つの出力回路の前記第１及び第２の半導体スイッチの双方をオンとし、他の１つの出力回路の前記第１及び第２の半導体スイッチの一方のみをオンとする制御回路とを備えることを特徴とする半導体装置。
【請求項８】
前記制御回路は、前記１つ及び前記他の１つの出力回路以外の出力回路の前記第１及び第２の半導体スイッチを全てオフとする、請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２の半導体スイッチが、一対のｐチャネルトランジスタ及びｎチャネルトランジスタで構成される、請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１及び第２の半導体スイッチの少なくとも一方は、並列接続された複数のトランジスタから成る、請求項７から９の何れかに記載の半導体装置。
【請求項１１】
前記制御回路は、前記外部信号をデコードするデコーダを備える、請求項７から１０の何れかに記載の半導体装置。
【請求項１２】
前記制御回路は、前記デコーダでデコードされた信号に基づいて、前記第１及び第２の半導体スイッチに入力する制御電位を選択するセレクタを更に備える、請求項１１に記載の半導体装置。
【請求項１３】
前記制御回路からの信号に応答して、前記出力回路及び前記制御回路以外の回路であって前記第１及び第２の電源線に接続される回路を、前記第１及び第２の電源線の少なくとも一方から切り離す電源制御部を更に備える、請求項７から１２の何れかに記載の半導体装置。
【請求項１４】
前記複数の出力回路は、前記第１及び第２の電源線の少なくとも一方から分岐した分岐電源線に共通に接続される、請求項７から１３の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその試験方法に関し、更に詳しくは、端子の特性試験の精度を向上できる半導体装置、及び、その半導体装置の試験方法に関する。
【０００２】
【従来の技術】
内部にバッファ等の出力回路を有するＩＣやＬＳＩ等の半導体装置では、半導体装置の出力端子の特性試験として、出力回路（出力端子）の抵抗値が測定される。特性試験では、一般に、測定装置からプローブやソケットを介して出力回路に電源が供給され、出力端子の電圧が測定されて、出力端子の抵抗値が求められる。近年、出力回路の抵抗値の測定には高い精度が要求され、電圧測定時にプローブやソケットで発生する接触抵抗や、測定装置自身の抵抗が無視できない。
【０００３】
半導体装置の特性試験の精度を向上する技術として、特開２０００−２１４２２５号公報（特許文献１）には、特性試験に専用の端子を使用して、半導体装置の特性試験を行なう技術が記載されている。図７は、特許文献１に記載の半導体装置の構成を示している。この半導体装置２００では、デコーダ２０２に、端子Ｐ１〜Ｐ３を介して、所定の組み合わせの信号が入力されると、デコーダ２０２から送信される第１制御信号Ｃ１により、制御回路２０３が、例えばバイポーラトランジスタ２０５をオンに設定することで、バイポーラトランジスタ２０５の特性試験が行なわれる。
【０００４】
バイポーラトランジスタ２０５の特性試験では、電源端子Ｐ４に測定用電源Ｂが接続され、出力端子Ｐ６に測定用負荷Ｌが接続され、特性試験に専用の端子として構成されるセンス端子Ｐ１０に電圧計Ｖｔ３が接続される。測定用電源Ｂからは、電源端子Ｐ４、バイポーラトランジスタ２０５、出力端子Ｐ６、及び、測定用負荷Ｌを通じて電流Ｉ０が流れる。この状態で、デコーダ２０２からの第２制御信号Ｃ２により、まず、第１スイッチＳＷ１が所定期間だけオンとなり、センス端子Ｐ１０に接続された電圧計Ｖｔ３によって、バイポーラトランジスタ２０５の電源端子Ｐ４側の電位Ｖａが測られる。次いで、第３スイッチＳＷ３を所定期間だけオンにして、センス端子Ｐ１０に接続された電圧計Ｖｔ３により、バイポーラトランジスタ２０５の出力端子Ｐ６側の電位Ｖｂが測られる。
【０００５】
測定用電源Ｂから供給される電流Ｉ０を測定し、電流Ｉ０と測定された電位Ｖａ、Ｖｂとを用いることで、バイポーラトランジスタ２０５のオン抵抗が求められる。この技術では、センス端子Ｐ１０から、第１のスイッチＳＷ１及び第３のスイッチＳＷ３を介して、バイポーラトランジスタ２０５の電源端子Ｐ４側及び出力端子Ｐ６側の電位を選択的に出力することで、測定用電源Ｂを電源端子Ｐ４に接続する際の接触抵抗の影響、及び、測定用負荷Ｌを出力端子Ｐ６に接続する際の接触抵抗の影響を排除して、バイポーラトランジスタ２０５のコレクタ−エミッタ間の降下電圧Ｖｏｎを求めることができる。
【０００６】
半導体装置の特性試験の精度を向上する別の技術として、特開平１１−３０６４９号公報（特許文献２）には、出力端子に測定用負荷を接続せずに、半導体装置の特性を測定する技術が記載されている。図８は、特許文献２に記載の半導体装置の構成を示している。この半導体装置３００では、特性試験時には、特性試験を指示する制御回路３０６からの指令により、測定回路３０５は、出力回路を構成する２つのトランジスタ３０１、３０２の双方をオンに設定し、第１トランジスタ３０１及び第２トランジスタ３０２に貫通電流を流す。
【０００７】
半導体装置３００の特性試験では、第１トランジスタ３０１と第２トランジスタ３０２との中間ノード３１０に接続する出力端子３０９の電位を測定し、その電位と、電源端子３０３の電位との電位差により、第１トランジスタ３０１のソース−ドレイン間の降下電圧が求められ、出力端子３０９の電位と、グランド端子３０４の電位との電位差により、第２トランジスタ３０２のソース−ドレイン間の降下電圧が求められる。半導体装置の特性は、各トランジスタのソース−ドレイン間の降下電圧と、電源端子３０３から第１トランジスタ３０１及び第２トランジスタ３０２を介してグランド端子３０４に向けて流れる貫通電流の電流値との関係に基づいて求められる。
【０００８】
【特許文献１】
特開２０００−２１４２２５号公報
【特許文献２】
特開平１１−３０６４９号公報
【０００９】
【発明が解決しようとする課題】
ところで、特許文献２に記載の技術では、多数の電源端子３０３及びグランド端子３０４を同じ配線に対して並列に設け、半導体装置の特性試験の際には、それら多数の端子のそれぞれにプローブ等を接続し、多数の接触抵抗が並列接続されるようにして、電源端子３０３及びグランド端子３０４で発生する接触抵抗の影響を除去している。このため、電源端子３０３及びグランド端子３０４の数が少ないときには、それら端子で発生する接触抵抗の影響を除去して半導体装置３００の測定試験を行なうことができない。また、特許文献１に記載の技術では、半導体装置に、特性試験用の専用の端子が必要となり、半導体装置の小型化、或いは、低コスト化の点で不利となる。
【００１０】
本発明は、上記問題点を解消し、半導体装置に新たな端子を追加することなく、また、多数の電源端子を必要とすることなく、半導体装置の特性試験の精度を向上できる半導体装置及びその試験方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の試験方法は、第１の電源線と、第２の電源線と、それぞれが前記第１の電源線と第２の電源線との間に且つ相互に直列に接続された第１及び第２の半導体スイッチ、及び、前記第１の半導体スイッチと前記第２の半導体スイッチとの間の中間ノードに接続された出力端子を有する第１及び第２の出力回路とを有する半導体装置を試験する方法であって、前記第１の出力回路の前記第１及び第２の半導体スイッチの双方をオンにすると共に、前記第２の出力回路の前記第１及び第２の半導体スイッチの一方をオンに他方をオフとし、前記第１の出力回路の出力端子と前記第２の出力回路の出力端子との間の電圧と、前記第１の出力回路を流れる貫通電流とに基づいて、前記第１の出力回路の前記第１又は第２の半導体スイッチの特性を測定することを特徴とする。
【００１２】
本発明の半導体装置の試験方法では、第１の出力回路の第１及び第２の半導体スイッチの双方をオンにして、第１の電源線側から第２の電源線側に向けて第１の出力回路を貫通する貫通電流を流し、第２の出力回路の第１及び第２の半導体スイッチの何れか一方をオンにし、他方をオフにして、第１の出力回路の出力端子と、第２の出力回路の出力端子との間の電位差を求め、その電位差と、第１の出力回路を貫通する貫通電流とに基づいて、第１の出力回路の第１又は第２の半導体スイッチの特性（抵抗値）を測定する。第２の出力回路の出力端子を、第１の出力回路の第１及び第２の半導体スイッチの第１電源線側の電位、又は、第２の電源線側の電位を測定するための端子として使用して試験を行なうことで、半導体装置に、試験に専用に使用される端子を配置することなく、プローブ−端子間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【００１３】
本発明の半導体装置の試験方法では、前記第１の出力回路の前記第１及び第２の半導体スイッチの少なくとも一方は、並列接続された複数のトランジスタから成り、該複数のトランジスタの内の選択された数のトランジスタをオンとすることが好ましい。この場合、例えば、並列接続されたトランジスタを、ヒューズ等のスイッチによって接続数が選択可能に構成して、半導体スイッチの特性試験の結果に応じて、その接続数を選択することで、所望の特性を有する半導体スイッチを得ることができる。
【００１４】
また、本発明の半導体装置の試験方法は、３以上の出力回路から、任意の２つの出力回路を前記第１及び第２の出力回路として選択することが好ましい。半導体装置が３以上の出力回路を有する場合には、それら出力回路の中から、任意の２つの出力回路を選択し、２つのうちの一方の出力回路の第１及び第２の半導体スイッチの特性を、他方の出力回路の出力端子を使用して、試験することができる。
【００１５】
本発明の半導体装置の試験方法は、外部ピンから入力する外部信号によって、前記第１及び第２の出力回路の前記第１及び第２のトランジスタのオン・オフを制御することが好ましい。特性試験で使用する第１及び第２の出力回路を、半導体装置に外部から入力する外部信号に基づいて選択することもできる。
【００１６】
本発明の半導体装置の試験方法は、前記第１の電源線と前記第２の電源線との間に定電流源を接続することが好ましい。この場合、第１の出力回路に所望の貫通電流を流すことができる。
【００１７】
本発明の記憶媒体は、上記本発明の試験方法をプログラムとして記憶することを特徴とする。
【００１８】
半発明の半導体装置は、第１の電源線及び第２の電源線と、それぞれが該第１の電源線と第２の電源線との間に且つ相互に直列に接続された第１及び第２の半導体スイッチ、及び、前記第１の半導体スイッチと前記第２の半導体スイッチとの間の中間ノードに接続された出力端子を有する複数の出力回路と、テスト時に、１つの出力回路の前記第１及び第２の半導体スイッチの双方をオンとし、他の１つの出力回路の前記第１及び第２の半導体スイッチの一方のみをオンとする制御回路とを備えることを特徴とする。
【００１９】
本発明の半導体装置では、制御回路は、試験時に、複数の出力回路うちの１つの出力回路（以下、測定対象の出力回路とも呼ぶ）の第１及び第２の半導体スイッチの双方をオンにし、測定対象以外の他の１つの出力回路（以下、リファレンスの出力回路とも呼ぶ）の第１及び第２の半導体スイッチの何れか一方をオンにして、他方をオフにする。測定対象の出力回路に、第１の電源線から、第１及び第２の半導体スイッチを介して第２の電源線に貫通電流を流す場合、リファレンスの出力回路の出力端子を使用して、測定対象の出力回路の第１又は第２の半導体スイッチの第１の電源線側の電位、又は、第２の電源線側の電位を測定することができる。このため、測定対象の出力回路の第１又は第２の半導体スイッチの第１の電源線側の電位、又は、第２の電源線側の電位を測定するための試験に専用の端子を配置することなく、端子−プローブ間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【００２０】
本発明の半導体装置では、前記制御回路は、前記１つ及び前記他の１つの出力回路以外の出力回路の前記第１及び第２の半導体スイッチを全てオフとすることが好ましい。この場合、試験時に、測定対象及びリファレンスの出力回路以外の出力回路を介して第１の電源線から第２の電源線へ電流が流れないようにすることで、試験の精度を更に向上させることができる。
【００２１】
本発明の半導体装置は、前記第１及び第２の半導体スイッチを、一対のｐチャネルトランジスタ及びｎチャネルトランジスタで構成することができる。ｐチャンネルトランジスタ及びｎチャンネルトランジスタは、ＭＩＳトランジスタ又はＭＯＳトランジスタとして構成することもでき、また、その他のトランジスタとして構成することもできる。
【００２２】
本発明の半導体装置は、前記第１及び第２の半導体スイッチの少なくとも一方を並列接続された複数のトランジスタで構成することができる。この場合、例えば、並列接続されたトランジスタを、ヒューズ等のスイッチによって接続数が選択可能に構成し、半導体スイッチの特性試験の結果に応じて、その接続数を選択する構成を採用することで、所望の特性を有する半導体スイッチを得ることができる。
【００２３】
本発明の半導体装置では、前記制御回路は、前記外部信号をデコードするデコーダを備えることが好ましい。この場合、制御回路を、外部信号に基づいて動作させることができる。
【００２４】
本発明の半導体装置では、前記制御回路は、前記デコーダでデコードされた信号に基づいて、前記第１及び第２の半導体スイッチに入力する制御電位を選択するセレクタを更に備えるができる。この場合、セレクタには、少なくとも第１及び第２の半導体スイッチのオン・オフを制御するための信号が入力され、第１及び第２の半導体スイッチは、セレクタの出力（選択）に応じて、オン・オフが制御される。
【００２５】
本発明の半導体装置は、前記制御回路からの信号に応答して、前記出力回路及び前記制御回路以外の回路であって前記第１及び第２の電源線に接続される回路を、前記第１及び第２の電源線の少なくとも一方から切り離す電源制御部を更に備えることが好ましい。この場合、電源制御部により、他の回路を、第１の電源線及び第２の電源線から切り離すことで、他の回路を介して第１の電源線から第２の電源線へ電流が流れないようにすることができ、試験の精度を更に向上させることができる。
【００２６】
本発明の半導体装置では、前記複数の出力回路は、前記第１及び第２の電源線の少なくとも一方から分岐した分岐電源線に共通に接続されることが好ましい。この場合、リファレンスの出力回路の出力端子から、測定対象の出力回路の第１又は第２の半導体スイッチの第１又は第２電源線側までの間の配線抵抗の影響が小さく、試験の精度を更に向上させることができる。
【００２７】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例の半導体装置の構成例を示している。この半導体装置１００は、例えばＳＤＲＡＭとして構成され、コマンドデコーダ１０１と、他の回路１０３と、分離スイッチ１０４と、高電位側電源パッド（以下、ＶＤＤパッドとも呼ぶ）１０５と、低電位側電源パッド（以下、ＧＮＤパッドとも呼ぶ）１０６とを備える。半導体装置１００は、更に、一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮと、出力端子Ｄｏｕｔと、制御回路１０２とから成る出力回路をｎ個（ｎは２以上の整数）備える。
【００２８】
高電位側電源線（以下、ＶＤＤ線とも呼ぶ）１０７は、電源ＶＤＤ又は出力回路用の電源ＶＤＤＱが供給されるべきＶＤＤパッド１０５に接続する。低電位側電源線（以下、ＧＮＤ線とも呼ぶ）１０８は、グランド電位ＧＮＤ又は低電源電位ＶＳＳが供給されるべきＧＮＤパッド１０６に接続する。ＶＤＤ線１０７と、ＧＮＤ線１０８との間には、出力回路を構成する、ソース・ドレインパスが直列接続された一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮが接続される。半導体装置１００は、一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮの中間ノードに接続する出力端子Ｄｏｕｔから、外部に信号を出力可能である。
【００２９】
コマンドデコーダ１０１は、例えば、１６ビットのアドレス入力Ａｄｄｒ、及び、制御信号入力／ＷＥ、／ＲＡＳ、／ＣＳで構成される外部入力信号をデコードする。コマンドデコーダ１０１は、外部入力信号のデコード結果に基づいて入力コマンドを特定し、制御回路１０２に制御信号Ｃｉ（ｉ＝１〜ｎ）を送信すると共に、分離スイッチ１０４に分離信号Ｃｏｃを送信する。分離スイッチ１０４は、ＶＤＤ線１０７と同じＶＤＤパッド１０５に接続する分岐配線１０９と、出力回路以外の他の回路１０３との間に配置され、半導体装置１００の出力端子（出力回路）の特性試験時に、他の回路１０３に電流が流れないようにする。分離スイッチ１０４は、コマンドデコーダ１０１からの分離信号Ｃｏｃに応答して、分岐配線１０９から他の回路１０３を切り離す。
【００３０】
制御回路１０２は、出力回路を構成する一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮのそれぞれに対応して配置される。各制御回路１０２には、コマンドデコーダ１０１からの制御信号Ｃｉと、データ信号Ｄｉ１、Ｄｉ２とが入力される。各制御回路１０２は、受信した制御信号Ｃｉに基づいて、一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮのゲートにそれぞれ入力するゲート制御信号ｇＰ、ｇＮを生成する。
【００３１】
図２（ａ）は、制御回路１０２の構成例を示し、同図（ｂ）は、制御回路１０２の出力電位の組み合わせを示している。各制御回路１０２は、第１のセレクタ１２１と、第２のセレクタ１２２とを備える。第１のセレクタ１２１には、通常動作時に第１ゲート制御信号ｇＰｉとしてＰ型ＭＩＳトランジスタＴＰｉのゲートに入力すべき第１データ信号Ｄｉ１と、ＬレベルのＧＮＤ電位と、ＨレベルのＶＤＤ又はＶＤＤＱ（以下、ＶＤＤ（Ｑ）と略す）電位とが入力される。第２のセレクタ１２２には、通常動作時に第２ゲート制御信号ｇＮｉとしてＮ型ＭＩＳトランジスタＴＮｉに入力されるべき第２データ信号Ｄｉ２と、ＬレベルのＧＮＤ電位と、ＨレベルのＶＤＤ（Ｑ）電位とが入力される。第１のセレクタ１２１及び第２のセレクタ１２２は、それぞれコマンドデコーダ１０１から送信される制御信号Ｃｉを選択信号として使用し、それぞれの入力のうち、何れをゲート制御信号ｇＰｉ、ｇＮｉとして出力するかを選択する。
【００３２】
制御回路１０２は、通常動作時には、第１のセレクタ１２１から第１データ信号Ｄｉ１を出力し、第２のセレクタ１２２から第２データ信号Ｄｉ２を出力する。制御回路１０２は、半導体装置１００の特性試験時に、Ｐ型ＭＩＳトランジスタＴＰｉ及びＮ型ＭＩＳトランジスタＴＮｉの双方をオンに設定する際には、図２（ｂ）に示すように、第１のセレクタ１２１からＧＮＤ電位の第１ゲート制御信号ｇＰｉを出力し、かつ、第２のセレクタ１２２からＶＤＤ（Ｑ）電位の第２ゲート制御信号ｇＮｉを出力する。また、Ｐ型ＭＩＳトランジスタＴＰｉをオンに設定し、かつ、Ｎ型ＭＩＳトランジスタＴＮｉをオフに設定する際には、第１のセレクタ１２１及び第２のセレクタ１２２から、それぞれＧＮＤ電位の第１ゲート制御信号ｇｐｉ及び第２ゲート制御信号ｇＮｉを出力し、Ｐ型ＭＩＳトランジスタＴＰｉをオフに設定し、かつ、Ｎ型ＭＩＳトランジスタＴＮｉをオンに設定する際には、第１のセレクタ１２１及び第２のセレクタ１２２から、それぞれＶＤＤ（Ｑ）電位の第１ゲート制御信号ｇＰｉ及び第２ゲート制御信号ｇＮｉを出力する。制御回路１０２は、Ｐ型ＭＩＳトランジスタＴＰｉ及びＮ型ＭＩＳトランジスタＴＮｉの双方をオフに設定する際には、第１のセレクタ１２１からＶＤＤ（Ｑ）電位の第１ゲート制御信号ｇＰｉを出力し、かつ、第２のセレクタ１２２からＧＮＤ電位の第２ゲート制御信号ｇＮｉを出力する。
【００３３】
図３は、半導体装置１００の特性試験の手順例を示している。以下では、第１出力端子Ｄｏｕｔ１を有する第１の出力回路の特性試験に際して、リファレンスとして第２出力端子Ｄｏｕｔ２を有する第２の出力回路を使用する例について説明する。より具体的には、ＶＤＤパッド１０５、ＧＮＤパッド１０６、測定対象の第１出力端子Ｄｏｕｔ１、及び、リファレンスの第２出力端子Ｄｏｕｔ２の４つの端子（パッド）を使用して、第１の出力回路の出力端子Ｄｏｕｔ１に接続するＰ型ＭＩＳトランジスタＴＰ１のオン抵抗ＲＰ１及びＮ型ＭＩＳトランジスタＴＮ１のオン抵抗ＲＮ１を、四端子法により求める。
【００３４】
第１の出力回路の特性試験に際して、半導体装置１００では、図１に示すように、プローブ＃１がＶＤＤパッド１０５に接続され、プローブ＃４がＧＮＤパッド１０６に接続され、プローブ＃２が試験対象である第１出力端子Ｄｏｕｔ１に接続され、プローブ＃３がリファレンスとして使用される第２出力端子Ｄｏｕｔ２に接続される。プローブ＃１とプローブ＃４との間には、電流源が接続され、プローブ＃２とプローブ＃３との間には、電圧計が接続される。なお、図１の等価抵抗ＲＣＬ１は、ＶＤＤパッド１０５からＰ型ＭＩＳトランジスタＴＰ１までの間の配線抵抗と、プローブ＃１とＶＤＤパッド１０５との間の接触抵抗との和を示し、等価抵抗ＲＣＬ２は、ＧＮＤパッド１０６からＮ型ＭＩＳトランジスタＴＮ１までの間の配線抵抗と、プローブ＃４とＧＮＤパッド１０６との間の接触抵抗との和を示す。
【００３５】
測定対象である第１の出力回路に対応する制御回路１０２は、コマンドデコーダ１０１からの制御信号Ｃ１に基づいて、ＧＮＤ電位の第１ゲート制御信号ｇＰ１及びＶＤＤ（Ｑ）電位の第２ゲート制御信号ｇＮ１を出力し、第１出力端子Ｄｏｕｔ１に接続する一対のＰ型ＭＩＳトランジスタＴＰ１及びＮ型ＭＩＳトランジスタＴＮ１の双方をオンにする（ステップＳ１）。これにより、第１の出力回路では、ＶＤＤ線１０７からＧＮＤ線１０８に、一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮを通過する貫通電流が流れる。測定対象の出力回路と同じＶＤＤ線１０７及びＧＮＤ線１０８に接続し、リファレンスとして使用される第２の出力回路に対応する制御回路１０２は、ＧＮＤ電位の第１ゲート制御信号ｇＰ２及び第２ゲート制御信号ｇＮ２を出力し、第２出力端子Ｄｏｕｔ２に接続する一方のトランジスタであるＰ型ＭＩＳトランジスタＴＰ２をオンにして、他方のトランジスタであるＮ型ＭＩＳトランジスタＴＮ２をオフにする（ステップＳ２）。
【００３６】
ここで、第３から第ｎまでの出力回路に対応する制御回路１０２は、コマンドデコーダ１０１からの制御信号に基づいて、ＶＤＤ（Ｑ）電位の第１ゲート制御信号ｇＰ及びＧＮＤ電位の第２ゲート制御信号ｇＮを出力し、Ｐ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮの双方をオフにする。また、測定対象の出力回路と同じＶＤＤパッド１０５及びＧＮＤパッド１０６に接続する他の回路１０３があるとき、分離スイッチ１０４には、コマンドデコーダ１０１から分離信号Ｃｏｃが送信され、分離スイッチ１０４は、分岐配線１０９から他の回路１０３を分離する。これにより、プローブ＃１によってＶＤＤパッド１０５から供給される電流は、実質的に、測定対象の出力回路（第１の出力回路）を構成する一対のＰ型ＭＩＳトランジスタＴＰ１及びＮ型ＭＩＳトランジスタＴＮ１のみを通過して、ＧＮＤパッド１０６からプローブ＃４に出力される。
【００３７】
プローブ＃２とプローブ＃３とを使用して、第１出力端子Ｄｏｕｔ１と、第２出力端子Ｄｏｕｔ２との間の電位差Ｖ１を測定する（ステップＳ３）。このとき、リファレンスである第２の出力回路では、ＶＤＤ線１０７側のＰ型ＭＩＳトランジスタＴＰ２のみがオンになっているため、第２出力端子Ｄｏｕｔ２の電位は、ＶＤＤ線１０７の電位と同じになる。このため、第１出力端子Ｄｏｕｔ１と、第２出力端子Ｄｏｕｔ２との間の電位差Ｖ１は、ＶＤＤ線１０７と第１の出力回路の出力端子Ｄｏｕｔ１との間の電位差となり、言い換えると、この電位差Ｖ１は、第１の出力回路を構成するＰ型ＭＩＳトランジスタＴＰ１のソース−ドレインパス間の降下電圧と同じ値である。
【００３８】
図４は、ステップＳ３の状態の半導体装置１００の等価回路を示している。測定対象である第１の出力回路には、電流源１１０から、プローブ＃１及びＶＤＤパッド１０５を介して電流Ｉが供給され、電流Ｉは、等価抵抗ＲＣＬ１、現在の測定対象であるＰ型ＭＩＳトランジスタＴＰ１（オン抵抗ＲＰ１）、Ｎ型ＭＩＳトランジスタＴＮ１（オン抵抗ＲＮ１）、及び、等価抵抗ＲＣＬ２を流れて、ＧＮＤパッド１０６及びプローブ＃４から出力される。図３に戻り、プローブ＃１からプローブ＃４に流れる電流Ｉを測定し（ステップＳ４）、この電流値Ｉと、ステップＳ３で測定した電圧値Ｖ１とから、オームの法則によりＰ型ＭＩＳトランジスタＴＰ１のオン抵抗ＲＰ１が求められる（ステップＳ５）。
【００３９】
Ｐ型ＭＩＳトランジスタＴＰ１のオン抵抗が測定されると、第２の出力回路に対応する制御回路１０２は、ＶＤＤ（Ｑ）電位の第１ゲート制御信号ｇＰ２及び第２ゲート制御信号ｇＮ２を出力し、一方のトランジスタであるＰ型ＭＩＳトランジスタＴＰ２をオフにして、他方のトランジスタであるＮ型ＭＩＳトランジスタＴＮ２をオンにする（ステップＳ６）。再び、プローブ＃２とプローブ＃３とを使用して、第１出力端子Ｄｏｕｔ１と、第２出力端子Ｄｏｕｔ２との間の電位差Ｖ２を測定する（ステップＳ７）。このとき、リファレンスである第２の出力回路では、ＧＮＤ線１０８側のＮ型ＭＩＳトランジスタＴＮ２のみがオンになっているため、第２出力端子Ｄｏｕｔ２の電位は、ＧＮＤ線１０８の電位と同じになり、第１出力端子Ｄｏｕｔ１と、第２出力端子Ｄｏｕｔ２との間の電位差Ｖ２は、第１の出力回路を構成するＮ型ＭＩＳトランジスタＴＮ１のソース−ドレインパス間の降下電圧と同じ値となる。
【００４０】
図５は、ステップＳ７の状態の半導体装置１００の等価回路を示している。測定対象である第１の出力回路には、電流源１１０から、プローブ＃１及びＶＤＤパッド１０５を介して電流Ｉが供給され、電流Ｉは、等価抵抗ＲＣＬ１、Ｐ型ＭＩＳトランジスタＴＰ１（オン抵抗ＲＰ１）、現在の測定対象のＮ型ＭＩＳトランジスタＴＮ１（オン抵抗ＲＮ１）、及び、等価抵抗ＲＣＬ２を流れて、ＧＮＤパッド１０６及びプローブ＃４から出力される。図３に戻り、プローブ＃１からプローブ＃４に流れる電流Ｉと、ステップＳ７で測定した電圧値Ｖ２とから、オームの法則により、測定対象のＮ型ＭＩＳトランジスタＴＮ１のオン抵抗ＲＮ１が求められる（ステップＳ８）。
【００４１】
本実施形態例では、測定対象の出力回路と同じＶＤＤ線１０７及びＧＮＤ線１０８に接続する出力回路をリファレンスとして使用する。リファレンスとして使用する出力回路では、一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮの何れか一方をオンにし、他方をオフにすることで、リファレンスの出力端子から、ＶＤＤ線１０７又はＧＮＤ線１０８の電位を出力することができる。測定対象の出力回路を構成する一対のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮの双方をオンに設定して貫通電流を流し、この貫通電流の電流値と、測定対象の出力端子−リファレンスの出力端子間の電位差との関係から、Ｐ型ＭＩＳトランジスタＴＰのオン抵抗ＲＰ１、及び、Ｎ型ＭＩＳトランジスタＴＮのオン抵抗ＲＮ１が求められる。プローブ＃２−プローブ＃３間（図４又は図５）には電流が流れないため、プローブと端子（パッド）との接触抵抗の影響を排除した特性試験を行なうことができ、半導体装置１００の特性試験の精度が向上する。
【００４２】
図７に示す特許文献１では、トランジスタのＶＤＤ線側の電圧と、ＧＮＤ線側の電圧とを、試験専用の端子から２段階に分けて出力させて、電流路（コレクタ・エミッタ間）の降下電圧を求めていたが、本実施形態例では、測定対象以外の出力端子をリファレンスとして使用し、リファレンスの出力端子から、トランジスタのＶＤＤ線側の電圧、又は、ＧＮＤ線側の電圧を出力させ、この電圧と、測定対象の出力端子との電位差により、トランジスタのソース−ドレイン間の降下電圧を求める。このため、プローブ＃１及びプローブ＃４で接触抵抗が発生した場合であっても、Ｐ型ＭＩＳトランジスタＴＰ１及びＮ型ＭＩＳトランジスタＴＮ１のソース−ドレイン間の降下電圧を正しく求めることができる。半導体装置１００では、制御回路１０２に、リファレンスとして使用する出力回路の制御の実現するための回路が必要になるが、その回路は非常に小さいためチップサイズはほとんど増加しない。また、特性試験に専用の端子を別に設ける必要がないため、端子数が制限される半導体装置についても、特性試験の試験精度を向上することができる。
【００４３】
図６は、本発明の第２実施形態例の半導体装置の構成例を示している。この半導体装置１００Ａは、第１の出力回路がｍ個の並列接続Ｐ型ＭＩＳトランジスタＴＰ１ｋ（ｋ：１〜ｍ）及び並列接続Ｎ型ＭＩＳトランジスタＴＮ１ｋで構成される点で、第１実施形態例と相違する。半導体装置１００Ａでは、第１出力端子Ｄｏｕｔ１とＶＤＤ線１０７との間に直列に接続された一対のスイッチＳＷＰ１ｋ及びＰ型ＭＩＳトランジスタＴＰ１ｋが並列に接続され、第１出力端子Ｄｏｕｔ１とＧＮＤ線１０８との間に直列に接続された一対のスイッチＳＷＮ１ｋ及びＮ型ＭＩＳトランジスタＴＮ１ｋが並列に接続される。スイッチＳＷＰ１ｋ及びスイッチＳＷＮ１ｋは、それぞれ例えばヒューズとして構成される。
【００４４】
出力回路のＶＤＤ線１０７側のオン抵抗は、例えば、出力端子Ｄｏｕｔ１とＶＤＤ線１０７との間のスイッチＳＷＰ１１からスイッチＳＷＰ１１の全てが閉じている場合には、並列に接続されるＰ型ＭＩＳトランジスタＴＰ１１からＴＰ１ｍまでのオン抵抗の合成抵抗となり、第１スイッチＳＷＰ１１のみが閉じている場合には、Ｐ型ＭＩＳトランジスタＴＰ１１のオン抵抗のみとなる。つまり、半導体装置１００Ａでは、スイッチＳＷＰ１ｋ又はスイッチＳＷＮ１ｋの開閉を制御することで、出力端子Ｄｏｕｔ１のオン抵抗を変化させることができる。半導体装置１００Ａでは、図３に示す手順と同様な手順で、第１の出力回路のＶＤＤ線１０７側及びＧＮＤ線１０８側のオン抵抗が測定され、それら抵抗値が所望の値となるように、スイッチＳＷＰ１ｋ及びスイッチＳＷＮ１ｋの開閉がそれぞれ制御される。
【００４５】
本実施形態例では、スイッチスイッチＳＷＰ１ｋ及びスイッチＳＷＮ１ｋの開閉を制御することで、出力回路のＶＤＤ線１０７側及びＧＮＤ線１０８側のオン抵抗がそれぞれ変化する。このため、半導体装置の特性試験の結果に応じて、出力回路のオン抵抗を、所望の値に制御することができる。
【００４６】
なお、上記実施形態例では、出力回路が、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとで構成される例について説明したが、出力回路は、出力端子と、高電位電源線とのオン・オフを制御する回路、及び、出力端子と、低電位電源線とのオン・オフを制御する制御する回路として構成されていればよく、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタには限定されない。また、半導体装置は、ＳＤＲＡＭには限定されず、特性試験時に、出力回路の高電位電源線側及び低電位電源側がそれぞれオン・オフ制御可能であれば、他の装置として構成されていてもよい。
【００４７】
上記実施形態例では、第１出力端子Ｄｏｕｔ１の特性試験に際して、第２出力端子Ｄｏｕｔ２をリファレンスとして使用する例について説明したが、本発明はこれに限定されず、測定対象の出力回路と同じＶＤＤパッド及びＧＮＤパッドに接続する任意の出力回路の出力端子を、リファレンスとして使用することができる。このとき、測定対象の出力回路が接続するＶＤＤ線と、リファレンスの出力回路が接続するＶＤＤ線とが同じ分岐配線として構成されている場合には、ＶＤＤ線の配線抵抗の影響が小さくなり、試験精度が向上する。また、測定対象の出力回路が接続するＧＮＤ線と、リファレンスの出力回路が接続するＧＮＤ線とが、同じ分岐配線として構成されている場合にも、同様に、試験精度が向上する。
【００４８】
上記第２実施形態例では、第１の出力回路がそれぞれ並列に接続された複数のＰ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとで構成され、第２の出力回路が一対のＰ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとで構成される例について示したが、本発明はこれに限定されず、全ての出力回路が、それぞれ並列に接続された複数のＰ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタで構成されていてもよく、所定の端子に接続する出力回路のみが、それぞれ並列に接続された複数のＰ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとで構成されていてもよい。並列接続されたＰ型ＭＩＳトランジスタの並列数と、並列接続されたＮ型ＭＩＳトランジスタの並列数とは、同じ値でなくともよい。
【００４９】
また、第２実施形態例では、一対のスイッチＳＷＰ１ｋ及びＰ型ＭＩＳトランジスタＴＰが並列に接続され、一対のスイッチＳＷＮ１ｋ及びＮ型ＭＩＳトランジスタＴＮが並列に接続され、Ｐ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮには、それぞれ共通のゲート制御信号ｇＰ及びｇＮが入力される例について示したが、スイッチＳＷＰ１ｋ及びスイッチＳＷＮ１ｋを配置するのに代えて、Ｐ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮのそれぞれに個別のゲート入力信号を入力して、Ｐ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮ自身のオン・オフによって、出力回路の抵抗値を可変にしてもよい。この場合、複数のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮのうちの何れか１つには、制御回路１０２からのゲート制御信号ｇＰ及びｇＮを入力し、その他のＰ型ＭＩＳトランジスタＴＰ及びＮ型ＭＩＳトランジスタＴＮについては、例えば、半導体装置１００Ａにレジスタを持たせ、レジスタの値を参照して、個別に入力するゲート制御信号の電位を決定するように構成することができる。
【００５０】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置及びその試験方法は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置及びその試験方法も、本発明の範囲に含まれる。例えば、出力回路は、入出力回路として構成されていてもよい。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体装置及びその試験方法では、複数の出力回路のうちの測定対象の出力回路（第１の出力回路）以外の他の１つの出力回路（第２の出力回路）の第１及び第２の半導体スイッチの何れか一方をオンにし、他方をオフに制御することで、測定対象の出力回路の第１又は第２の半導体スイッチの第１の電源線側の電位、又は、第２の電源線側の電位を、他の１つの出力回路の出力端子を使用して測定することができるため、試験に専用の端子を配置することなく、端子−プローブ間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の半導体装置の構成例を示すブロック図。
【図２】（ａ）は制御回路の構成例を示すブロック図、同図（ｂ）は、制御回路１０２の出力電位の組み合わせを示すテーブル。
【図３】半導体装置１００の特性試験の手順例を示すフローチャート。
【図４】試験時の半導体装置１００の等価回路。
【図５】試験時の半導体装置１００の別の等価回路。
【図６】本発明の第２実施形態例の半導体装置の構成例を示すブロック図。
【図７】従来の半導体装置の構成例を示すブロック図。
【図８】従来の半導体装置の別の構成例を示すブロック図。
【符号の説明】
１００：半導体装置
１０１：コマンドデコーダ
１０２：制御回路
１０３：他の回路
１０５：高電位側電源パッド
１０６：低電位側電源パッド
１０７：高電位側電源線
１０８：低電位側電源線
１１０：電流源
１１１：電圧計
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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