(57)【要約】【課題】低スタンバイ電力、高速動作、および低消費電力を満足する回路を容易に設計することができるようにする。【解決手段】条件設定部２１１には、回路の設計情報、記憶部２１２には、セルライブラリ２１３がそれぞれ入力される。セルライブラリ２１３には、閾値電圧Ｖｔｈ、セルの幅、およびそれぞれの端子の位置と機能が同じで、セルの高さを変えることにより駆動能力が異なる２種類のセルが記憶される。レイアウト部２１５によるセルの配置およびセル間の配線の後、動作速度算出部２１６は、回路の動作速度を算出する。置換部２１７は、動作速度を満足しないセルがある場合には、記憶部２１２に記憶された他の動作速度の速いセルと置き換えて回路を出力する。本発明は、回路設計装置に適用できる。【選択図】      図７
2004193260.tif 000002
【特許請求の範囲】
【請求項１】
回路の駆動の条件を設定する設定手段と、
複数の種類の素子を記憶する記憶手段と、
前記条件設定手段により設定された前記条件に基づき前記記憶手段に記憶されている前記素子を用いて前記回路を設計する設計手段と、
前記設計手段により設計された前記回路の動作速度を算出する算出手段と、
前記算出手段により算出された前記動作速度が所望の動作速度であるか否かを判定する判定手段と、
前記判定手段により、前記算出手段により算出された前記動作速度が所望の動作速度ではないと判断された場合、前記回路内の所定の前記素子を、前記記憶手段に記憶されている前記複数の素子のうちの１つの素子と置換し、再設計する再設計手段と
を備え、
前記再設計手段により置換され、前記記憶手段に記憶されている前記複数の素子は、前記素子が備える端子が、互いに互換性のある位置に配置され、その互換性のある位置に配置される端子の機能は、同一の機能とされている
ことを特徴とする回路設計装置。
【請求項２】
前記記憶手段に記憶されている前記複数の素子は、その素子の幅が同一の大きさとされている
ことを特徴とする請求項１に記載の回路設計装置。
【請求項３】
前記記憶手段に記憶されている前記複数の素子は、その素子の高さが異なり、駆動能力が異なる素子である
ことを特徴とする請求項１に記載の回路設計装置。
【請求項４】
前記記憶手段に記憶されている前記複数の素子は、その素子の高さが同じで、コンデンサの搭載の有無が異なる素子である
ことを特徴とする請求項１に記載の回路設計装置。
【請求項５】
回路の駆動の条件を設定する設定ステップと、
複数の種類の素子の記憶を制御する記憶制御ステップと、
前記条件設定ステップの処理で設定された前記条件に基づき前記記憶制御ステップの処理で記憶が制御された前記素子を用いて前記回路を設計する設計ステップと、
前記設計ステップの処理で設計された前記回路の動作速度を算出する算出ステップと、
前記算出ステップの処理で算出された前記動作速度が所望の動作速度であるか否かを判定する判定ステップと、
前記判定ステップの処理で、前記算出ステップの処理により算出された前記動作速度が所望の動作速度ではないと判断された場合、前記回路内の所定の前記素子を、前記記憶制御ステップの処理で記憶が制御された前記複数の素子のうちの１つの素子と置換し、再設計する再設計ステップと
を含み、
前記再設計ステップの処理で置換され、前記記憶制御ステップの処理で記憶が制御された前記複数の素子は、前記素子が備える端子が、互いに互換性のある位置に配置され、その互換性のある位置に配置される端子の機能は、同一の機能とされている
ことを特徴とする回路設計方法。
【請求項６】
回路の駆動の条件を設定する設定ステップと、
複数の種類の素子の記憶を制御する記憶制御ステップと、
前記条件設定ステップの処理で設定された前記条件に基づき前記記憶制御ステップの処理で記憶が制御された前記素子を用いて前記回路を設計する設計ステップと、
前記設計ステップの処理で設計された前記回路の動作速度を算出する算出ステップと、
前記算出ステップの処理で算出された前記動作速度が所望の動作速度であるか否かを判定する判定ステップと、
前記判定ステップの処理で、前記算出ステップの処理により算出された前記動作速度が所望の動作速度ではないと判断された場合、前記回路内の所定の前記素子を、前記記憶制御ステップの処理で記憶が制御された前記複数の素子のうちの１つの素子と置換し、再設計する再設計ステップと
を含み、
前記再設計ステップの処理で置換され、前記記憶制御ステップの処理で記憶が制御された前記複数の素子は、前記素子が備える端子が、互いに互換性のある位置に配置され、その互換性のある位置に配置される端子の機能は、同一の機能とされている
を含む処理をコンピュータに実行させることを特徴とするプログラム。
【請求項７】
回路を構成する素子において、
前記素子が備える端子が、複数の端子間で互換性のある位置に配置され、
前記互換性のある位置に配置された端子同士は、同一の機能を有する
ことを特徴とする素子。
【請求項８】
請求項７に記載の素子を製造する
ことを特徴とする製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路設計装置および方法、記録媒体、並びにプログラムに関し、特に、低スタンバイ電力、高速動作、および低消費電力を満足する回路を容易に設計することができるようにした回路設計装置および方法、記録媒体、並びにプログラムに関する。
【０００２】
【従来の技術】
図１は、セルベースのシステムＬＳＩを設計するための従来の回路設計装置１の一例の構成を示すブロック図である。
【０００３】
条件設定部１１には、ユーザ（設計者）がこれから設計する回路（以下、設計対象回路と称する）の設計情報が入力される。入力される設計情報としては、例えば、セルとセル間の配線から成るパスのタイミング要求仕様や、回路が駆動したときの消費電力の仕様値などである。条件設定部１１は、入力された情報を回路を駆動するための条件として設定し、レイアウト部１５に出力する。
【０００４】
一方、記憶部１２には、設計対象回路を作成するために使用するセルライブラリ１３が入力され、記憶される（ユーザにより登録される）。スタンダードセルのライブラリを使用する場合、そのライブラリは、プロセス等の違いにより「通常ライブラリ」または「高速ライブラリ」などが複数用意されているのが一般的である。ユーザは、設計する回路の要求仕様（条件設定部１１に入力した条件）に応じてどちらかのライブラリを選択して入力する。例えば、高速のＬＳＩを設計する場合、ユーザは、高速なセル１４を備えるセルライブラリ１３を選択して入力する。
【０００５】
「高速ライブラリ」と「通常ライブラリ」の違いは、例えば、閾値電圧Ｖｔｈの違いであり、「高速ライブラリ」は、閾値電圧Ｖｔｈの低いトランジスタを用いて作成されており、「通常ライブラリ」は、閾値電圧Ｖｔｈが高く、スタンバイ電力の低いトランジスタを用いて作成されている。
【０００６】
レイアウト部１５は、入力された設計対象回路の条件に基づいて、記憶部１２に登録されたセルを利用して、セルの配置およびセル間の配線を行い、その結果を動作速度算出部１６に出力する。
【０００７】
動作速度算出部１６は、レイアウト部１５により設計された回路の動作速度を算出し、その結果を出力する。
【０００８】
次に、図２のフローチャートを参照して、モバイル用のシステムＬＳＩを設計する場合の回路設計装置１のＬＳＩ設計処理について説明する。
【０００９】
ステップＳ１において、条件設定部１１は、ユーザ（設計者）により入力された設計情報に基づいて回路を駆動するための条件を設定し、レイアウト部１５に出力する。
【００１０】
ステップＳ２において、記憶部１２は、入力されたセルライブラリ１３を記憶する。モバイル用のシステムＬＳＩを設計する場合、消費電力を抑えるため、「通常ライブラリ」が入力される。「通常ライブラリ」は、閾値電圧Ｖｔｈが高く、動作速度が遅いが、リーク電流が小さく、スタンバイ電力が低いという特徴を有している。一方、「高速ライブラリ」は、閾値電圧Ｖｔｈが低く、動作速度が速いが、リーク電流が大きく、スタンバイ電力が高いという特徴を有している。
【００１１】
ステップＳ３において、レイアウト部１５は、条件設定部１１より入力された設計対象回路の条件に基づいて、記憶部１２に記憶されたセルライブラリ１３を利用して、セルの配置およびセル間の配線を行う。
【００１２】
図３は、設計対象回路となるＬＳＩチップ３１を示しており、その一部のブロック３２について、上述のステップＳ３の処理により、図４で示されるようなセルの配置およびセル間の配線がなされたものとする。
【００１３】
図４のブロック３２には、３つのセル列５１−１乃至５１−３が配置されている。セル列５１−１は、セル６１−１乃至６１−４とセル間の配線６２で構成されている。また、セル列５１−２および５１−３も同様に、セル６１−５乃至６１−８およびセル６１−９乃至６１−１１とセル間の配線６２でそれぞれ構成されている。
【００１４】
ステップＳ４において、動作速度算出部１６は、レイアウト部１５により設計された回路の動作速度を算出する。
【００１５】
ステップＳ５において、動作速度算出部１６は、駆動能力が過大なまたは不足するセルがあるか否かをチェックして処理を終了する。
【００１６】
例えば、特許文献１には、上述のような配線遅延などによるタイミングチェックおよびクリティカルなパスを考慮し、セルライブラリを使用したＬＳＩの設計方法が開示されている。
【００１７】
図４で示されるブロック３２の回路において、図２のＬＳＩ設計処理により、セル６１−７が、駆動能力が不足している、すなわち、動作速度が満足されていないセルであるとして検出されたとする。
【００１８】
図５は、フリップ・フロップのセル６１−７の例を示している。
【００１９】
セル６１−７は、セルの幅Ｗと８グリッド分のセルの高さＨ１の大きさを有している。セル６１−７の上側と下側に、電源配線７１とグランド配線７２が配置されており、電源配線７１とグランド配線７２の間にそれぞれの端子が配置されている。
【００２０】
セル６１−７の最も左側に設けられた端子は、クロック入力端子（以下、ＣＫ端子と称する）８１であり、ＣＫ端子８１の右隣に、データ入力端子（以下、Ｄ端子と称する）８２、Ｄ端子８２の右隣に、シリアル入力端子（以下、ＳＩ端子と称する）８３、ＳＩ端子８３より右側の少し離れた位置にＱ出力端子（以下、Ｑ端子と称する）８４が、それぞれ配置されている。Ｄ端子８２とＳＩ端子８３の間の下方には、セット入力端子（以下、Ｓ端子と称する）８５が配置され、Ｓ端子８５と同じ高さの右側にシリアル出力端子（以下、ＳＯ端子と称する）８６がそれぞれ配置されている。
【００２１】
図６は、図４のセル６１−７に要求される駆動能力を満足する高速のセル１０１の例を示している。なお、図５と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００２２】
セル１０１は、図５のセル６１−７と比べて、セルの幅Ｗは同じであるが、セルの高さＨ２は１４グリッド分とされている。すなわち、セル６１−７のセル高さＨ１（８グリッド分）より高くすることにより、駆動能力が速くされており、閾値電圧Ｖｔｈは同じとされている。
【００２３】
また、それぞれの端子の配置がセル６１−７と異なっている。すなわち、セル１０１の最も左側に、ＣＫ端子８１が設けられており、ＣＫ端子８１の右隣にＳ端子８５が配置され、そのさらに右隣にＳＩ端子８３が配置されている。また、Ｓ端子８５の下側にＤ端子８２が配置され、Ｄ端子８２と同じ高さの右側にＱ端子８４、さらにＱ端子８４の右側にＳＯ端子８６が、それぞれ配置されている。
【００２４】
従来、駆動能力が不足しているセルが検出された場合、ユーザは、記憶部１２に記憶されているセルライブラリ１３を、駆動能力を満足する高速のセルを有する「高速ライブラリ」に変え、全てのセルが高速セルで構成されるように設計をやり直したり、あるいは、セル６１−７のみを高速のセル（例えば、図６のセル１０１）に変えたりしていた。
【００２５】
また、駆動能力が過大なセルが検出された場合、同様に駆動能力の小さいセルセルライブラリに変えたり、そのままセルを置き換えないで、回路設計を終了することもあった。
【００２６】
【特許文献１】
特開２００２−１４１４７１号公報
【００２７】
【発明が解決しようとする課題】
しかしながら、全てのセルを「高速ライブラリ」のセルに変えた場合、一般的に動作速度を満足しないクリティカルなパスは、回路全体の１０％以下であることが多く、この１０％のために全てのセルを「高速ライブラリ」のセルに変えると、動作速度を満足している残りのセルについてもリーク電流の大きい高速セルを使用することとなり、回路全体として消費電力が大きくなるという問題がある。
【００２８】
駆動能力が過大なセルが検出された場合についても、動作条件を満足していないわけではないが、不要な電力を使用しているという課題が残される。最近のＬＳＩ設計においては、１つのＬＳＩに様々なＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）や機能が入ってくるため、所定のブロックでは、高速な動作速度が必要だが、他のブロックでは、高速な動作速度が必要ではないということが多くなっており、そのような場合において、上述の課題は、より顕著なものとなる。
【００２９】
また、動作速度を満足しないセル６１−７を高速のセルに変えた場合、図５のセル６１−７と図６のセル１０１の例のように、それぞれの端子の配置と機能が異なるため、再度、図２のＬＳＩ設計処理を行わなければならなくなるため、設計に手間と時間がかかるという問題があった。
【００３０】
このような問題を解決する手段として、所定のブロックには高速のセル（低閾値電圧Ｖｔｈ）を使用し、他のブロックには、通常のセル（高閾値電圧Ｖｔｈ）を使用したマルチＶｔｈのＬＳＩ回路も存在するが、そのような方法は、製作過程においてマスクの枚数が増加し、製造コストが高くなるという問題があった。
【００３１】
本発明は、このような状況に鑑みてなされたものであり、低スタンバイ電力、高速動作、および低消費電力を満足する回路を容易に設計することができるようにするものである。
【００３２】
【課題を解決するための手段】
本発明の回路設計装置は、回路の駆動の条件を設定する設定手段と、複数の種類の素子を記憶する記憶手段と、条件設定手段により設定された条件に基づき記憶手段に記憶されている素子を用いて回路を設計する設計手段と、設計手段により設計された回路の動作速度を算出する算出手段と、算出手段により算出された動作速度が所望の動作速度であるか否かを判定する判定手段と、判定手段により、算出手段により算出された動作速度が所望の動作速度ではないと判断された場合、回路内の所定の素子を、記憶手段に記憶されている複数の素子のうちの１つの素子と置換し、再設計する再設計手段とを備え、再設計手段により置換され、記憶手段に記憶されている複数の素子は、素子が備える端子が、互いに互換性のある位置に配置され、その互換性のある位置に配置される端子の機能は、同一の機能とされていることを特徴とする。
【００３３】
前記記憶手段に記憶されている複数の素子は、その素子の幅が同一の大きさとされているようにすることができる。
【００３４】
前記記憶手段に記憶されている複数の素子は、その素子の高さが異なり、駆動能力が異なる素子であるようにすることができる。
【００３５】
前記記憶手段に記憶されている複数の素子は、その素子の高さが同じで、コンデンサの搭載の有無が異なる素子であるようにすることができる。
【００３６】
本発明の回路設計方法は、回路の駆動の条件を設定する設定ステップと、複数の種類の素子の記憶を制御する記憶制御ステップと、条件設定ステップの処理で設定された条件に基づき記憶制御ステップの処理で記憶が制御された素子を用いて回路を設計する設計ステップと、設計ステップの処理で設計された回路の動作速度を算出する算出ステップと、算出ステップの処理で算出された動作速度が所望の動作速度であるか否かを判定する判定ステップと、判定ステップの処理で、算出ステップの処理により算出された動作速度が所望の動作速度ではないと判断された場合、回路内の所定の素子を、記憶制御ステップの処理で記憶が制御された複数の素子のうちの１つの素子と置換し、再設計する再設計ステップとを含み、再設計ステップの処理で置換され、記憶制御ステップの処理で記憶が制御された複数の素子は、素子が備える端子が、互いに互換性のある位置に配置され、その互換性のある位置に配置される端子の機能は、同一の機能とされていることを特徴とする。
【００３７】
本発明のプログラムは、回路の駆動の条件を設定する設定ステップと、複数の種類の素子の記憶を制御する記憶制御ステップと、条件設定ステップの処理で設定された条件に基づき記憶制御ステップの処理で記憶が制御された素子を用いて回路を設計する設計ステップと、設計ステップの処理で設計された回路の動作速度を算出する算出ステップと、算出ステップの処理で算出された動作速度が所望の動作速度であるか否かを判定する判定ステップと、判定ステップの処理で、算出ステップの処理により算出された動作速度が所望の動作速度ではないと判断された場合、回路内の所定の素子を、記憶制御ステップの処理で記憶が制御された複数の素子のうちの１つの素子と置換し、再設計する再設計ステップとを含み、再設計ステップの処理で置換され、記憶制御ステップの処理で記憶が制御された複数の素子は、素子が備える端子が、互いに互換性のある位置に配置され、その互換性のある位置に配置される端子の機能は、同一の機能とされているを含む処理をコンピュータに実行させることを特徴とする。
【００３８】
本発明の素子は、回路を構成する素子であって、素子が備える端子が、複数の端子間で互換性のある位置に配置され、互換性のある位置に配置された端子同士は、同一の機能を有することを特徴とする。
【００３９】
本発明の製造装置は、上記記載の素子を製造することを特徴とする。
【００４０】
本発明においては、互換性のある素子が用いられて回路設計が行われる。
【００４１】
【発明の実施の形態】
以下に、本発明について、図面を参照して説明する。図７は、本発明を適用した回路設計装置２０１の一実施の形態の構成を示すブロック図である。
【００４２】
条件設定部２１１には、ユーザ（設計者）がこれから設計する回路の設計情報が入力される。入力される設計情報としては、従来と同様に、セルとセル間の配線から成るパスのタイミング要求仕様や、回路が駆動したときの消費電力の仕様値などである。条件設定部２１１は、入力された情報を回路を駆動するための条件として設定し、レイアウト部２１５に出力する。
【００４３】
一方、記憶部２１２には、設計対象回路を作成するために使用するセルライブラリ２１３が入力され、記憶される（ユーザにより登録されるか、あるいは、予め登録されている）。セルライブラリ２１３には、少なくとも２種類のセル２１４−１と２１４−２（セル自体でも良いし、セルの情報でも良い）が入っている。なお、ここでは、２種類として説明するが、さらに多くのセルが入っていても良い。また、セルとは、回路（例えば、ＬＳＩ）を構成する素子のことである。
【００４４】
セルライブラリ２１３に入っているセル２１４−１と２１４−２は、閾値電圧Ｖｔｈ、セルの幅、それぞれの端子のセル内での位置、および、それぞれの端子の機能が同じであるが、セルの高さが異なる。セルの高さが異なることにより、セル２１４―１と２１４−２は、駆動能力が異なるセルとされる。
【００４５】
２種類のセル２１４−１と２１４−２の例として、図８および図９に示されるようなセル１０１とセル２３１が考えられる。
【００４６】
図８のセル１０１は、従来の図６のセル１０１と同様のものであるので、対応する部分には同一の符号を付してあり、その説明は省略する。
【００４７】
一方、図９のセル２３１は、図８のセル１０１に対して、上述したように、閾値電圧Ｖｔｈ、セルの幅Ｗ、およびセルのそれぞれの端子の位置と機能が同じで、セルの高さＨ１（８グリッド分）だけが異なり（セル１０１の高さＨ２は１４グリッド分）、駆動能力は小さい（動作速度は遅い）が、リーク電流が小さく、低スタンバイ電力、低消費電力であるという特徴を備えている。
【００４８】
すなわち、セル１０１（図８）とセル２３１（図９）を重ね合わせたと仮定したとき、それぞれの端子（ＣＫ端子８１、Ｄ端子８２、ＳＩ端子８３、Ｑ端子８４、Ｓ端子８５、および、ＳＯ端子８６）は、同一の機能を有する端子同士が（例えば、セル１０１のＣＫ端子８１とセル２３１のＣＫ端子８１が）、重なり合う位置に（同一の位置に）位置するように設計されている。さらに換言するに、異なるセル間においても、互換性のある位置に、それぞれの端子が設けられており、その互換性のある位置に設けられている端子同士は、同一の機能を有する。
【００４９】
図７の説明に戻り、レイアウト部２１５は、入力された設計対象回路（ＬＳＩ）の条件に基づいて、記憶部２１２に登録されているセルを利用して、セルの配置およびセル間の配線を行い、その結果を動作速度算出部２１６に出力する。
【００５０】
動作速度算出部２１６は、レイアウト部２１５により設計された回路の動作速度を算出し、その結果を置換部２１７に出力する。置換部２１７は、回路のセルの中で動作速度を満足していないセルがある場合には、記憶部２１２に記憶された他のセルと入れ替えて、低スタンバイ電力、高速動作、および低消費電力を満足する回路を出力する。
【００５１】
次に、図１０のフローチャートを参照して、システムＬＳＩを設計する場合の回路設計装置２０１のＬＳＩ設計処理について説明する。
【００５２】
ステップＳ２１において、条件設定部２１１は、ユーザ（設計者）により入力された設計情報に基づいて回路を駆動するための条件を設定し、レイアウト部２１５に出力する。
【００５３】
ステップＳ２２において、記憶部２１２は、入力されたセルライブラリ２１３を記憶部２１２に記憶する。上述したように、セルライブラリ２１３の中には、セルの幅Ｗと、それぞれのセルの端子の位置と機能が同じで、セルの高さが異なることにより駆動能力が異なるセルが所定の数だけ用意されている。すでに記憶されている場合には、この処理は省略することができる。
【００５４】
ステップＳ２３において、レイアウト部２１５は、条件設定部２１１より入力された設計対象回路の条件に基づいて、記憶部２１２に記憶されているセルライブラリ２１３を利用して、セルの配置およびセル間の配線を行う。ここでは、例えば、図８に示されるセル１０１を使用してセルの配置およびセル間の配線が行われる。
【００５５】
ステップＳ２４において、動作速度算出部２１６は、レイアウト部２１５により設計された回路の動作速度を算出し、算出結果を置換部２１７に出力する。
【００５６】
ステップＳ２５で、駆動能力が過大であるか、または不足するセルがあると判定された場合、置換部２１７は、処理をステップＳ２６に進め、そのセルを、セルの幅と端子の位置と機能が同じで、駆動能力だけが異なるセルと置換して、出力する。すなわち、再設計が行なわれる。
【００５７】
例えば、図８のセル１０１を用いて設計していた場合、低インピーダンス、または誘導性・容量性不可でない場合などの配線負荷がそれ程大きくなく、駆動能力が必要以上に大きすぎるセルであると判定されたとき、図９に示されるようなセル２３１と置換することが可能である。セルの幅、およびそれぞれの端子の位置と機能が同じであるため、容易に置換が可能となる。また、このような場合、セルの高さが低いセルに置き換えることになるので、配線の混雑度を和らげたり、配線密度を上げることができ、配線後のタイミングの収束も容易となる。
【００５８】
一方、図１０のＬＳＩ設計処理で、初めに図９のセル２３１を使用して回路を設計した場合、例えば、クロックに同期して逐次動作を行うデジタル回路のような、タイミングがずれると動作に支障がある回路において、ステップＳ２５で、駆動能力が不足、すなわち、動作速度を満足していないセルであると判定されたとき、図９のセル２３１より駆動能力が大きく、要求を満足する図８のセル１０１に置き換えることにより、回路全体としては電流リークを抑制した回路設計を行うことが可能となる。
【００５９】
なお、駆動能力が過大であるか、又は、不足するセルがあるか否かの判定における判定基準は、設計の段階で、予め演算されている数値や、実験的に測定された測定値などが元に設定されるものであり、設計において異なってくる基準である。
【００６０】
ステップＳ２５において、置換部２１７は、駆動能力が過大であるか、または不足するセルがあるか否かを判定する。駆動能力が過大であるか、または不足するセルがないと判定された場合、ステップＳ２６の置換処理はスキップされる。
【００６１】
このような図１０に示したようなフローチャートの処理は、所望の動作速度が得られるまで、繰り返し行われる。なお、記憶部２１２に、物としてのセル２１４を記憶（保持）するようにした場合、実際の物としてのＬＳＩが作成され、その物としてのＬＳＩを用いて動作速度算出部２１６による動作速度の算出が行われる。また、記憶部２１２に、セル２１４の情報を記憶するようにした場合、上述した処理は、シミュレーションとして行われることになり、動作速度算出部２１６は、データ上で作成されたＬＳＩに対して動作速度の算出を行う。
【００６２】
以上のように、セルの高さは異なるが、セルの幅、およびそれぞれの端子の位置と機能が同じで駆動能力の異なる２種類のセルを組み合わせて設計することにより、低スタンバイ電力、低消費電力、および高速動作を満足する回路を設計することができる。
【００６３】
なお、セルの高さが異なるセルを上述したように置き換えることにより、電源配線７１とグランド配線７２の距離が異なるといった状況が発生する場合が考えられるが、予めその高さを考慮したセルの配置および配線をすることによって解決することが可能である。
【００６４】
次に、第２の実施の形態として、図１１で示されるような電源配線とグランド配線の間にコンデンサ領域を備えたセル２４１を使用する場合を考える。これは、例えば、電源インピーダンスが高周波的に無視できない可能性がある箇所が予想される場合などに適用することができる。
【００６５】
セル２４１は、駆動能力は図９に示したセル２３１と同じで、動作速度は遅く、リーク電流は小さいという特徴をもつが、セルの幅Ｗおよび高さＨ２と、それぞれの端子の位置と機能は、図８のセル１０１と合わせてあるセルとする。また、セルの高さが高くされることにより電源配線７１とグランド配線７２の間のスペースが発生し、そのスペースに、コンデンサを持つ領域２４２が設けられ、ここにバイパスコンデンサ（図示せず）が形成されるようになされている。なお、図８と対応する部分については、同一の符号を付してあり、以下では、その説明は省略する。
【００６６】
ここでは、図８に示したセル１０１と図１１に示したセル２４１が、セルライブラリ２１３に記憶されているとして説明する。勿論、図９に示したセル２３１もセルライブラリ２１３に記憶されていても良い。
【００６７】
このように、図１１に示したセル２４１が記憶されている場合においても、図７に示した回路設計装置２０１の動作は、図１０に示したフローチャートに従って行われる。ただし、ステップＳ２５における判定が以下のようにして行われる。すなわち、要求されている動作速度を満足しないセルが検出された場合、そのセルが、電源インピーダンスが高周波的に無視できる箇所であるか否かがさらに判定される。換言すれば、ノイズの発生に対して無視（許容）できるセルであるか否かがさらに判定される。
【００６８】
この判定において、ノイズの発生に対して無視できるセルであると判断された場合には、ステップＳ２６に進み、置換部２１７は、図８の高速のセル１０１と置き換える。また、無視できないセルであると判断された場合も、ステップＳ２６に進むが、例えば、図示はしていないが、コンデンサを有するセル２４１とは異なる高さのセルなどに置き換えるといった処理が実行される。
【００６９】
このような置き換えを行うことにより、ノイズを考慮し、かつ、動作速度を高速にすることを考慮した回路設計を行うことが可能となる。
【００７０】
このような場合においても、図１１のセル２４１と図８のセル１０１の置き換えは、セルの幅と端子の位置と機能がそれぞれ同じであるので、セルの配置およびセル間の配線の設計を再考することなく容易に置き換えることができる。
【００７１】
以上のように、セルの幅、およびセルの端子の位置と機能が等しく、駆動能力が異なる２種類のセルを用いて回路を設計することにより、低スタンバイ電力、低消費電力、および高速動作を満足し、電源ノイズに対してマージンの大きい回路を容易に設計することができる。
【００７２】
また、シミュレーションした後に作成される製造過程におけるマスクの枚数の増加もないため、生産時のコストアップもおさえることができ、スタンバイ電流が抑えられるため、ＩＤＤＱ（Ｑｕｉｅｓｃｅｎｔ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｃｕｒｒｅｎｔ）試験も容易に行うことができる。
【００７３】
従って、タイミング的な特性、電流特性のバランスの良いＬＳＩを設計することが可能となり、チップ面積、信頼性等に関してさらに有利なＬＳＩを開発することが可能となる。
【００７４】
また、事前に、条件設定部２１１に入力する条件を、予め正確に、演算などにより設定しておかなくても良い。例えば、物としてのセルを用いて上述した処理を実行する際、最初、図８に示したセル１０１だけで回路を構成させ、その後、実際にできた回路を用いて、測定などを行い、所望の動作速度など、所望の値に近づくようにセル１０１を図９に示したセル２３１に置き換えていくといったようなことも、本発明を適用することにより容易に行うことが可能となる。
【００７５】
すなわち、回路設計の段階において、実際に作成された回路により、所望の回路を作りあげるといったことが容易に行うことが可能となる。
【００７６】
このような、閾値電圧Ｖｔｈ、セルの幅Ｗ、およびセルのそれぞれの端子の位置と機能が同じで、セルの高さＨのみが異なる複数のセルを製造する段階においても、このようなセルを用いる利点がある。
【００７７】
例えば、従来においては、セル同士に互換性はなく、換言すれば、異なるセルは、異なる端子の配置をしていた。そのために、セルを製造する段階においても、それらのセル毎に製造ラインを設けたり、製造装置や、その製造装置のプログラムを、それぞれのセル毎に設けたりといったことが必要であった。
【００７８】
しかしながら、本発明においては、端子の配置などは同一に構成されているため、そのセルの端子の配置に関わる部分においては、１つの製造ライン（装置やプログラム）により製造することが可能となる。すなわち、異なるセル（高さの異なるセル）で合っても、同一の製造ライン（装置やプログラム）で製造することが可能となる。このために、セルの製造にかかるコストを低減させることが可能となる。
【００７９】
なお、上述した実施の形態においては、異なるセル同士でも、セルの幅は同一で、高さは異なるとしたが、幅も必要に応じ異なるようにしても良い。また、高さを同一とし、幅を異なる幅とするようにしても良い。
【００８０】
上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。この場合、例えば、回路設計装置は、図１２に示されるようなパーソナルコンピュータにより構成される。
【００８１】
図１２において、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３０１は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３０２に記憶されているプログラム、または記憶部３０８からＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３０３にロードされたプログラムに従って各種の処理を実行する。ＲＡＭ３０３にはまた、ＣＰＵ３０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【００８２】
ＣＰＵ３０１、ＲＯＭ３０２、およびＲＡＭ３０３は、バス３０４を介して相互に接続されている。このバス３０４にはまた、入出力インタフェース３０５も接続されている。
【００８３】
入出力インタフェース３０５には、キーボード、マウスなどよりなる入力部３０６、ＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）などよりなるディスプレイ、並びにスピーカなどよりなる出力部３０７、ハードディスクなどより構成される記憶部３０８、モデム、ターミナルアダプタなどより構成される通信部３０９が接続されている。通信部３０９は、インターネットを含むネットワークを介しての通信処理を行う。
【００８４】
入出力インタフェース３０５にはまた、必要に応じてドライブ３１０が接続され、磁気ディスク３２１、光ディスク３２２、光磁気ディスク３２３、或いは半導体メモリ３２４などが適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部３０８にインストールされる。
【００８５】
なお、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００８６】
【発明の効果】
以上のごとく本発明によれば、回路設計を容易に行うことが可能となる。
【００８７】
また、本発明によれば、低スタンバイ電力、高速動作、および低消費電力を満足する回路をより容易に設計することが可能となる。
【図面の簡単な説明】
【図１】従来の回路設計装置の構成を示すブロック図である。
【図２】図１の回路設計装置のＬＳＩ設計処理を説明するフローチャートである。
【図３】ＬＳＩチップの例を示す図である。
【図４】ＬＳＩチップのブロックの回路の構成を示す図である。
【図５】セルの例を示す図である。
【図６】セルの例を示す図である。
【図７】本発明を適用した回路設計装置の構成を示すブロック図である。
【図８】セルの例を示す図である。
【図９】セルの例を示す図である。
【図１０】図７の回路設計装置のＬＳＩ設計処理を説明するフローチャートである。
【図１１】セルの例を示す図である。
【図１２】本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【符号の説明】
２０１  回路設計装置，  ２１１  条件設定部，  ２１２  記憶部，  ２１３セルライブラリ，  ２１４−１，２１４−２  セル，  ２１５  レイアウト部，  ２１６  動作速度算出部，  ２１７  置換部
【図１】
2004193260.tif 000003
【図２】
2004193260.tif 000004
【図３】
2004193260.tif 000005
【図４】
2004193260.tif 000006
【図５】
2004193260.tif 000007
【図６】
2004193260.tif 000008
【図７】
2004193260.tif 000009
【図８】
2004193260.tif 000010
【図９】
2004193260.tif 000011
【図１０】
2004193260.tif 000012
【図１１】
2004193260.tif 000013
【図１２】
2004193260.tif 000014