(57)【要約】【課題】十分な耐圧を有し、しかも容易なプロセスで形成することのできるゲート絶縁膜を備え、さらに高温での結晶化処理を不要にしたトランジスタとその製造方法、及びこのトランジスタを備えた電気光学装置、半導体装置、電子機器を提供する。【解決手段】単結晶半導体層１ａと、単結晶半導体層１ａ上に設けられたゲート絶縁膜２とを少なくとも備えてなる。ゲート絶縁膜２が、単結晶半導体層１ａ上に形成された熱酸化膜２ａと、この熱酸化膜２ａ上に形成された少なくとも一層の気相合成絶縁膜２ｂとを有している。【選択図】    図７
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【特許請求の範囲】
【請求項１】
単結晶半導体層と、前記単結晶半導体層上に設けられたゲート絶縁膜とを少なくとも備えてなり、
前記ゲート絶縁膜が、前記単結晶半導体層上に形成された熱酸化膜と、この熱酸化膜上に形成された少なくとも一層の気相合成絶縁膜とを有することを特徴とするトランジスタ。
【請求項２】
前記単結晶半導体層が単結晶シリコンからなることを特徴とする請求項１記載のトランジスタ。
【請求項３】
前記単結晶半導体層がメサ型であることを特徴とする請求項１又は２記載のトランジスタ。
【請求項４】
前記単結晶半導体層の膜厚が、１５ｎｍ以上６０ｎｍ以下であることを特徴とする請求項１〜３のいずれか一項に記載のトランジスタ。
【請求項５】
前記ゲート絶縁膜における熱酸化膜の膜厚が、５ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１〜４のいずれか一項に記載のトランジスタ。
【請求項６】
単結晶半導体層にチャネル領域及びソース・ドレイン領域を形成し、この単結晶半導体層上にゲート絶縁膜を介してゲート電極を形成するトランジスタの製造方法において、
前記ゲート絶縁膜の形成工程が、前記単結晶半導体層を熱酸化してその表面に熱酸化膜を形成する工程と、気相合成法によって前記熱酸化膜上に気相合成絶縁膜を形成する工程と、を少なくとも備えていることを特徴とするトランジスタの製造方法。
【請求項７】
前記単結晶半導体層を熱酸化してその表面に熱酸化膜を形成する工程は、ドライ熱酸化処理とウエット熱酸化処理とを併用して行うことを特徴とする請求項６記載のトランジスタの製造方法。
【請求項８】
請求項１〜５のいずれか一項に記載のトランジスタ、あるいは請求項６又は７記載の製造方法で得られたトランジスタを備えたことを特徴とする電気光学装置。
【請求項９】
互いに対向する一対の基板間に電気光学物質が狭持されてなる電気光学装置であって、
表示領域となる領域に、請求項１〜５のいずれか一項に記載のトランジスタ、あるいは請求項６又は７記載の製造方法で得られたトランジスタが、スイッチング素子として設けられていることを特徴とする電気光学装置。
【請求項１０】
請求項１〜５のいずれか一項に記載のトランジスタ、あるいは請求項６又は７記載の製造方法で得られたトランジスタを備えたことを特徴とする半導体装置。
【請求項１１】
請求項８又は９記載の電気光学装置、あるいは請求項１０記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁耐圧性に優れたトランジスタとその製造方法、及びこのトランジスタを備えた電気光学装置、半導体装置、電子機器に関する。
【０００２】
【従来の技術】
従来、単結晶シリコン基板（あるいは石英基板）上に埋め込みシリコン酸化膜と単結晶シリコン層とが順次積層された構造のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が知られている。このような構成のＳＯＩ基板を用いて単結晶シリコン層にトランジスタ集積回路を作り込む場合、各トランジスタを相互に絶縁分離する方法の１つとしてメサ型分離法がある。この分離法は、トランジスタを形成する領域を除いた領域の単結晶シリコン層を全て除去する方法であり、製造が容易かつ分離領域も狭くできるといった特徴を有しているため多用されている。また、このようにして分離形成された単結晶シリコン層を用いたトランジスタは、各種電気光学装置におけるスイッチング素子などとして好適に用いられている。
【０００３】
前記の単結晶シリコン層を用いてトランジスタを形成する場合、通常は図１５に示すようにこの単結晶シリコン層４０を熱酸化し、その表面上にシリコン酸化膜からなる熱酸化膜４１を形成してこれをゲート絶縁膜としている。
このような熱酸化法によると、単結晶シリコン層４０は酸化種の拡散条件やその結晶方位の酸化速度差により、面方向における中央部分で相対的に酸化が進み易く、周辺部分で酸化が進みにくくなる。したがって、図１５に示したように熱酸化膜４１は、その中央部分で厚く形成され、周辺部分で薄く形成されるようになる。
【０００４】
ところで、前記の単結晶シリコン層４０は、その上面だけでなく側面からも熱酸化が進むことから、図１５に示したように上面及び側面にてそれぞれその中央部分が厚く、周辺部分が薄くなる。すると、この単結晶シリコン層４０の上端部、すなわち肩部４１ａでは、上面側での薄厚化と側面側での薄厚化とが共に起こることから、他の部分に比べ極端に薄い厚さとなり、また、その下地である単結晶シリコン層４０の肩部４０ａは鋭く尖った形状となってしまう。
すると、この肩部４０ａに電界が集中しやすくなり、これによってトランジスタは熱酸化膜４１の肩部４１ａでゲート絶縁破壊が起こりやすくなってしまう。また、このトランジスタでは、前記肩部４０ａ（４１ａ）での閾値が小さくなるといった問題もある。
【０００５】
このような問題を解消するため従来では、肩部における酸化膜を他の部分より厚くしたものが知られている（例えば、特許文献１、特許文献２参照）。
また、特にゲート絶縁膜に着目した技術として、ゲート絶縁膜を多層構造にした技術も知られている（例えば、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７、特許文献８参照）。
【０００６】
【特許文献１】
特開平５−８２７８９号公報
【特許文献２】
特開平８−１７２１９８号公報
【特許文献３】
特開昭６０−１６４３６２号公報
【特許文献４】
特開昭６３−１０７１号公報
【特許文献５】
特開昭６３−３１６４７９号公報
【特許文献６】
特開平２−６５２７４号公報
【特許文献７】
特開平２−１７４２３０号公報
【特許文献８】
特開平１０−１１１５２１号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、前記の特許文献１、２では、肩部の酸化膜を他の部分より厚くするためのプロセスが複雑であり、コスト上で不利であるとともに、十分な歩留まりも期待できないといった新たな課題がある。
また、例えば図１６に示すようなダブルゲート構造のように、単結晶シリコン層４０上に複数のゲート４２、４２を、「ゲート材料の成膜」、「エッチングによるパターニング」といった公知の手法で形成した場合に、単結晶シリコン層４０の周縁部にエッチ残り４２ａが生じ、このエッチ残り４２ａによってゲート電極４２、４２間が短絡してしまうといった課題もある。
【０００８】
これは、特にチャネル領域やソース・ドレイン領域を形成する半導体層が単結晶シリコンであることから、例えば多結晶シリコンに比べ異方性速度が高く、したがって熱酸化後、図１７に示すように熱酸化膜４１の側部における下端部４１ｂが極端に細くなるからである。すなわち、このように熱酸化膜４１の下端部４１ｂが極端に細くなると、この下端部４１ｂの下側にエッチ残り４２ａが生じ易くなってしまい、結果としてこのエッチ残り４２ａを介してゲート電極４２、４２間が短絡してしまうのである。なお、図１７では、ゲート電極材料をエッチングした際、単結晶シリコン層４０を形成した基板４３もその表層部がオーバーエッチングされている状態を示している。このように基板４３もオーバーエッチングされると、エッチ残り４２ａも大きくなり、したがって前述したゲート４２、４２間の短絡が起こり易くなってしまうのである。
【０００９】
また、特許文献３〜８については、これらは、チャネル領域及びソース・ドレイン領域を形成する半導体層が全て多結晶シリコンからなっている。ところが、多結晶シリコンを用いてこれにチャネル領域やソース・ドレイン領域を形成し、トランジスタを製造する場合、多結晶シリコン層を形成した後、この多結晶シリコン層を結晶化するため１０００℃以上の高温で結晶化を行う必要がある。しかしながら、このような高温処理を行うと、多結晶シリコン層とこれを形成した基板との間で熱膨張率差に起因して反りなどが発生し、甚だしい場合には割れが生じるおそれもある。
【００１０】
本発明は前述した課題を解決するためになされたもので、その目的とするところは、十分な耐圧を有し、しかも容易なプロセスで形成することのできるゲート絶縁膜を備え、さらに高温での結晶化処理を不要にしたトランジスタとその製造方法、及びこのトランジスタを備えた電気光学装置、半導体装置、電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため本発明のトランジスタは、チャネル領域及びソース・ドレイン領域を形成した単結晶半導体層と、前記単結晶半導体層の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えてなり、前記ゲート絶縁膜が、前記単結晶半導体層の表面上に形成された熱酸化膜と、この熱酸化膜上に形成された少なくとも一層の気相合成絶縁膜とからなることを特徴としている。
【００１２】
このトランジスタによれば、チャネル領域及びソース・ドレイン領域を形成する半導体層が単結晶半導体層となっているため、この半導体層に対し、高温での結晶化処理が不要になる。また、熱酸化膜上に気相合成絶縁膜が形成されてゲート絶縁膜が構成されているので、前記単結晶半導体層の肩部についてみると、熱酸化膜部分では他の部分に比べ薄くはなるものの、この上に形成される気相合成絶縁膜については他の部分に比べ薄くなることなく同等の膜厚が確保される。したがって、これらの合計の膜厚でみると、肩部が他の部分に比べ極端に薄くなってしまうといったことがなく、よってこの肩部においても十分な耐圧が確保されるようになり、これにより肩部でのゲート絶縁破壊も防止されるようになる。また、ゲート絶縁膜形成のプロセスに関しても、従来に比べ単に気相合成による成膜工程が加わるだけであることからプロセスが複雑化せず、したがってコスト上も有利になり、歩留まりの低下も抑えられる。
【００１３】
また、前記トランジスタにおいては、前記単結晶半導体層が単結晶シリコンからなるのが好ましい。
このようにすれば、例えば「単結晶半導体層」を多結晶の半導体層である「多結晶シリコン層」とした場合にその結晶化のため１０００℃以上の高温処理が必要であったのに対し、このような高温処理が不要となり、したがって前述した反りや割れといった不都合を防止することができる。
【００１４】
また、前記トランジスタにおいては、前記単結晶半導体層がメサ型であるのが好ましい。
このようにすれば、単結晶半導体層を容易にかつ分離領域も狭く形成することができるため、この単結晶半導体層を用いたトランジスタが、例えば各種電気光学装置におけるスイッチング素子などとして好適に用いられるようになる。
【００１５】
また、前記トランジスタにおいては、前記単結晶半導体層の膜厚が、１５ｎｍ以上６０ｎｍ以下であるのが好ましい。
このようにすれば、単結晶半導体層の膜厚が１５ｎｍ以上であることにより、この単結晶半導体層へのコンタクトホール等の加工が支障なく行えるようになる。また、このトランジスタを例えば電気光学装置のスイッチング素子として用いた場合に、単結晶半導体層の膜厚が６０ｎｍ以下であることにより、この単結晶半導体層によるリーク電流が十分に小さくなる。
【００１６】
また、前記トランジスタにおいては、前記ゲート絶縁膜における熱酸化膜の膜厚が、５ｎｍ以上５０ｎｍ以下であるのが好ましい。
このようにすれば、特に膜厚が５０ｎｍ以下と薄いことにより、この熱酸化膜形成時の熱的負荷が軽減され、したがってこの熱的負荷に起因する欠陥の発生が防止される。なお、膜厚を５ｎｍ未満にしようとしても、このような薄膜を良好な膜質でかつ設定通りの膜厚に形成するのは現状では困難である。
【００１７】
本発明のトランジスタの製造方法は、単結晶半導体層にチャネル領域及びソース・ドレイン領域を形成し、この単結晶半導体層上にゲート絶縁膜を介してゲート電極を形成するトランジスタの製造方法において、前記ゲート絶縁膜の形成工程が、前記単結晶半導体層を熱酸化してその表面に熱酸化膜を形成する工程と、気相合成法によって前記熱酸化膜上に気相合成絶縁膜を形成する工程と、を少なくとも備えていることを特徴としている。
【００１８】
このトランジスタの製造方法によれば、前述したようにチャネル領域及びソース・ドレイン領域を形成する半導体層を単結晶半導体層としているため、この半導体層に対し、高温での結晶化処理が不要になる。また、熱酸化膜上に気相合成絶縁膜を形成してゲート絶縁膜を構成しているので、前述したように肩部が他の部分に比べ極端に薄くなってしまうといったことがなく、よってこの肩部においても十分な耐圧を確保することができ、これにより肩部でのゲート絶縁破壊を防止することができる。また、ゲート絶縁膜形成のプロセスに関しては、従来に比べ単に気相合成による成膜工程が加わるだけであることからプロセスが複雑化せず、したがってコスト上有利になり、歩留まりの低下も抑えることができる。
【００１９】
また、前記トランジスタの製造方法においては、前記単結晶半導体層を熱酸化してその表面に熱酸化膜を形成する工程は、ドライ熱酸化処理とウエット熱酸化処理とを併用して行うのが好ましい。
このようにすれば、形成する熱酸化膜の厚さが例えば１０ｎｍ以下と薄く、ドライ熱酸化処理単独ではその膜厚制御が困難になる場合に、ウエット熱酸化処理を用いることにより、熱酸化温度を低くしてその分熱酸化速度を遅くし、これによって膜厚制御を可能にするとともに、発生する欠陥の低減化を図ることができる。
【００２０】
本発明の電気光学装置は、前記のトランジスタ、あるいは前記製造方法で得られたトランジスタを備えたことを特徴としている。
この電気光学装置によれば、ゲート絶縁破壊が防止され、またプロセスが容易でコスト上有利になり、かつ歩留まりの低下も抑えられたトランジスタを備えてなるので、信頼性が高くコスト上も有利であり、さらに生産性も良好なものとなる。
【００２１】
本発明の別の電気光学装置は、互いに対向する一対の基板間に電気光学物質が狭持されてなる電気光学装置であって、表示領域となる領域に、前記のトランジスタ、あるいは前記製造方法で得られたトランジスタが、スイッチング素子として設けられていることを特徴としている。
この電気光学装置によれば、ゲート絶縁破壊が防止され、またプロセスが容易でコスト上有利になり、かつ歩留まりの低下も抑えられたトランジスタがスイッチング素子として設けられているので、信頼性が高くコスト上も有利であり、さらに生産性も良好なものとなる。
【００２２】
本発明の半導体装置は、前記のトランジスタ、あるいは前記製造方法で得られたトランジスタを備えたことを特徴としている。
この半導体装置によれば、ゲート絶縁破壊が防止され、またプロセスが容易でコスト上有利になり、かつ歩留まりの低下も抑えられたトランジスタを備えてなるので、信頼性が高くコスト上も有利であり、さらに生産性も良好なものとなる。
【００２３】
本発明の電子機器によれば、前記の電気光学装置、あるいは前記の半導体装置を備えたことを特徴としている。
この電子機器によれば、ゲート絶縁破壊が防止され、またプロセスが容易でコスト上有利になり、かつ歩留まりの低下も抑えられたトランジスタを有した装置を備えてなるので、信頼性が高くコスト上も有利であり、さらに生産性も良好なものとなる。
【００２４】
【発明の実施の形態】
以下、本発明を詳しく説明する。
［電気光学装置の製造方法］
まず、本発明の電気光学装置を液晶パネルに適用した場合の一実施形態について説明する。図１は、本発明の電気光学装置の一実施形態である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１のＢ−Ｂ’断面図である。
【００２５】
図１および図２、図３に示す液晶パネル（電気光学装置）は、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図１は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに見た状態を示している。図１に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜（図１中には示さず）が設けられている。また、図１において、符号５２は、表示領域を示している。なお、表示領域５２は、額縁としての前記遮光膜の内側の領域であり、液晶パネルの表示に使用する領域である。また、表示領域の外側は非表示領域（図示せず）となっている。
【００２６】
非表示領域には、データ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００２７】
また、図２および図３に示すように、ＴＦＴアレイ基板１０は、石英などの光透過性の絶縁基板からなる基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ（スイッチング素子）３０および非表示領域に設けられた駆動回路用ＴＦＴ（スイッチング素子）３１と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。なお、前記の画素スイッチング用ＴＦＴ（スイッチング素子）３０および駆動回路用ＴＦＴ（スイッチング素子）３１は、後述するようにそれぞれ本発明におけるトランジスタの一例となるものである。
【００２８】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、および、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００２９】
また、図２に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａが設けられている。また、遮光層１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的に絶縁するために設けられるものである。
【００３０】
図２および図３に示すように、本発明におけるトランジスタとなる画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ｋ’、走査線３ａ及びゲート電極３ｃと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈ、半導体層１ａの高濃度ソース領域（ソース領域）１ｄ、１ｉ並びに高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）を備えている。
【００３１】
ここで、半導体層１ａは単結晶シリコンからなっている。この半導体層１ａの厚さとしては、１５ｎｍ以上とすることが望ましく、その場合に特に１５ｎｍ以上、６０ｎｍ以下とするのが好ましい。１５ｎｍ未満であると、画素電極９ａとスイッチング素子３０、３１とを接続するコンタクトホールを設ける際の加工に悪影響を及ぼす恐れがあるからである。また、６０ｎｍを越えると、この半導体層１ａに光源からの光や反射光が入射し、縦クロストークが発生して表示性能に悪影響を及ぼすおそれがあるからである。すなわち、６０ｎｍ以下とすることにより、例えば膜厚を２００ｎｍにした場合に比べ、光リークによるリーク電流を、１桁減らすことが可能になる。
【００３２】
ゲート絶縁膜２は、本実施形態では積層構造、すなわち熱酸化膜（シリコン酸化膜）２ａと気相合成絶縁膜２ｂとの積層構造となっている。熱酸化膜２ａの厚さは、５〜５０ｎｍ程度、好ましくは５〜３０ｎｍ程度とされる。また、特に半導体層１ａの厚さを前述したように１５ｎｍ以上、６０ｎｍ以下とした場合には、熱酸化膜２ａの厚さは、５〜５０ｎｍ程度、好ましくは５〜２０ｎｍ程度、さらに好ましくは５〜１０ｎｍ程度とされる。熱酸化膜２ａの膜厚の下限を５ｎｍとし、またその上限値もなるべく薄くするようにしているのは、特に半導体層１ａの厚さを６０ｎｍ以下と薄くした場合に、ゲート絶縁膜２における熱酸化膜２ａの形成の際に熱応力に起因する欠陥が発生し易くなることから、熱酸化時における熱的負荷をなるべく軽減するためである。
なお、熱酸化膜２ａの厚さを５ｎｍ未満としようとしても、良好な膜質の熱酸化膜を設定通りの膜厚に形成するのが困難であることから、熱酸化膜２ａの厚さの下限値を５ｎｍとしている。
【００３３】
半導体層１ａを厚さが６０ｎｍ以下の薄膜にしたときには、この薄膜にかかる熱酸化時のストレスが、例えば膜厚を２００ｎｍにした場合に比べて膜厚が薄い分大きくなるため、このストレスが緩和されず、したがってこの薄膜に欠陥が入りやすくなってしまう。よって、熱酸化膜２ａの膜厚を薄く設定しておき、これに伴って熱酸化膜２ａ形成時における熱酸化時間を短縮し、又は熱酸化温度を低くすることにより、半導体層１ａにかかる熱的負荷を軽減し、欠陥が発生するのを防止するようにしているのである。
【００３４】
なお、このような熱酸化膜２ａの形成に際して、特にその膜厚を例えば１０ｎｍ以下の薄さにする場合には、半導体層１ａの熱酸化を、ドライ熱酸化処理とウエット熱酸化処理とを併用して行うのが好ましい。
すなわち、例えば形成する熱酸化膜２ａの厚さを２０ｎｍとすると、熱酸化として、１０００℃のドライ熱酸化処理を行う場合に、その処理時間を１８分間と比較的短い時間にすることができ、これにより発生する欠陥の数を低減することができる。しかしながら、熱酸化膜２ａの厚さをこれよりさらに薄くしようとすると、この温度でのドライ熱酸化では膜厚のコントロールが困難になってしまう。
【００３５】
そこで、例えば形成する熱酸化膜２ａの厚さを１０ｎｍとするときには、熱酸化として、９００℃のドライ熱酸化処理を３０分間行うことで発生する欠陥の数を低減することができる。または、７５０℃のウエット熱酸化処理を３０分間行うことにより、発生する欠陥の数を大幅に低減することができる。具体的には、１０００℃のドライ熱酸化処理を行った場合に比べ、９００℃のドライ熱酸化処理を行った場合には、その欠陥数を１／１０以下に低減することができる。また、１０００℃のドライ熱酸化処理を行った場合に比べ、７５０℃のウエット熱酸化処理を行った場合には、その欠陥数を１／１００以下に低減することができる。
【００３６】
このように、形成する熱酸化膜２ａの厚さが例えば１０ｎｍ以下と薄く、ドライ熱酸化処理単独ではその膜厚制御が困難になる場合に、特にウエット熱酸化処理を用いることにより、熱酸化温度を低くしてその分熱酸化速度を遅くし、これによって膜厚制御を可能にすることができ、また熱的負荷を小さくすることで発生する欠陥の低減化を図ることができる。
なお、前記の、半導体層１ａの熱酸化を、ドライ熱酸化処理とウエット熱酸化処理とを併用して行うとの意味は、設定された熱酸化膜２ａの厚さに応じて、ドライ熱酸化処理とウエット熱酸化処理とを適宜に変更して用いるとの意味である。
【００３７】
一方、気相合成絶縁膜２ｂは、後述するようにＣＶＤ法等によって成膜されたもので、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等から選択された１種以上の膜からなるものである。このような気相合成絶縁膜２ｂの厚さ（２種以上を形成した場合にはその合計厚さ）は１０ｎｍ以上とされる。また、ゲート絶縁膜２全体の厚さ、すなわち熱酸化膜２ａと気相合成絶縁膜２ｂとの合計厚さは６０〜８０ｎｍ程度とされる。これは、特に画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の駆動電圧を１０〜１５Ｖ程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【００３８】
なお、気相合成絶縁膜２ｂとして、シリコン窒化膜やシリコン酸窒化膜といった高誘電率材料を選択した場合、電流量を多くとれることからトランジスタのサイズの小型化を図ることができる。一方、気相合成絶縁膜２ｂとしてシリコン酸化膜を選択した場合には、その下層である熱酸化膜２ａと同じ材質となることから、半導体層１に通じるコンタクトホール形成の際のエッチングが容易になる。
【００３９】
また、この液晶パネルにおいては、図２に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、さらにこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂおよび走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１ａからなっている。半導体層１ａは、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０に設けられたものである。
【００４０】
また、図２に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には第２層間絶縁膜４が形成されており、この第２層間絶縁膜４には、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００４１】
一方、図３に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊにはドレイン電極６ｃが接続されている。
【００４２】
次に、このような構成の液晶パネル（電気光学装置）の製造方法に基づき、本発明のトランジスタの製造方法を説明する。
まず、図４〜図１２に基づき、図１および図２、図３に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、図４および図５と図６〜図１２とは異なる縮尺で示している。
まず、図４および図５に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜１２とを形成する工程について詳細に説明する。なお、図４および図５は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
【００４３】
はじめに、石英基板、ハードガラス等の透光性の基板本体１０Ａを用意する。そして、この基板本体１０Ａを、好ましくはＮ２（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて基板本体１０Ａに生じる歪みが少なくなるように前処理することが望ましい。すなわち、製造工程において処理される最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくことが望ましい。
このように処理された基板本体１０Ａの表面上の全面に、図４（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。
【００４４】
次に、基板本体１０Ａの表面上の全面にフォトレジストを形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、図４（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図４（ｃ）に示すように、所定のパターン（図２参照）を有する遮光層１１ａを形成する。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。
【００４５】
次に、図５（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜１２を形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜１２の表層部に凸部１２ａが形成される。第１層間絶縁膜１２の材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
次に、第１層間絶縁膜１２の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨し、図５（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜１２の表面を平坦化する。第１層間絶縁膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００４６】
次に、図６〜図１２に基づいて、第１層間絶縁膜１２が形成された基板本体１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図６〜図１２は、各工程におけるＴＦＴアレイ基板の一部分を、図２に示した液晶パネルの断面図に対応させて示す工程図である。
図６（ａ）は、図５（ｂ）の一部分を取り出して異なる縮尺で示す図である。図６（ｂ）に示すように、図６（ａ）に示した表面が平坦化された第１層間絶縁膜１２を有する基板本体１０Ａと、単結晶シリコン基板２０６ａとの貼り合わせを行う。
【００４７】
貼り合わせに用いる単結晶シリコン基板２０６ａの厚さは例えば６００μｍであり、予め単結晶シリコン基板２０６ａの基板本体１０Ａと貼り合わせる側の表面には、酸化膜層２０６ｂが形成されていると共に、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６ａの表面を０．０５〜０．８μｍ程度酸化することにより形成される。
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。
【００４８】
また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６ａの熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。クラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６ａを、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６ａの厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００４９】
次に、図６（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６ａの貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層２０６を残したまま、単結晶シリコン基板２０６ａを基板本体１０Ａから剥離（分離）するための熱処理を行う。
この基板の剥離現象は、単結晶シリコン基板２０６ａ中に導入された水素イオンによって、単結晶シリコン基板２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６ａが基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６が形成される。
【００５０】
単結晶シリコン層２０６の膜厚については、前述した単結晶シリコン基板２０６ａに対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に形成することができる。
なお、薄膜化した単結晶シリコン層２０６は、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）法によっても得ることができる。
【００５１】
さらに、第１層間絶縁膜１２と単結晶シリコン層２０６との密着性を高め、貼り合わせ強度を高めるためには、基板本体１０Ａと単結晶シリコン層２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などにより加熱することが望ましい。加熱温度としては、６００℃〜１２００℃、望ましくは酸化膜の粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
【００５２】
次に、図６（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、所定パターンの半導体層１ａを形成する。特に、データ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いてもよい。
【００５３】
次に、図７（ａ）に示すように、半導体層１ａを約７５０〜１０５０℃の温度で熱酸化することにより、前述したように５〜５０ｎｍ程度の厚さの熱酸化膜（シリコン酸化膜）２ａを形成する。ここで、熱酸化法としては、前述したように特に形成する熱酸化膜２ａの厚さに応じて、ドライ熱酸化処理又はウエット熱酸化処理を適宜に選択して用いる。
このとき、得られた熱酸化膜２ａは、図１３（ａ）に示すように半導体層１ａの肩部４０ａ上において薄く形成されることになる。しかし、本発明においては、この熱酸化膜２ａを従来の熱酸化膜より薄く形成しているため、肩部４０ａ上と他の部分との間での膜厚差が図１５に示した従来のものに比べ少なくなる。
【００５４】
次いで、図７（ｂ）に示すように、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を堆積成膜し、気相合成絶縁膜２ｂを形成する。すると、この気相合成絶縁膜２ｂはほぼ均一な厚さで前記熱酸化膜２ａ上、及び第１層間絶縁膜１２上に形成されることから、半導体層１ａの肩部４０ａ上においても、図１３（ｂ）に示すように他の部分と同等の厚さとなる。したがって、熱酸化膜２ａと気相合成絶縁膜２ｂとからなる本発明のゲート酸化膜２は、肩部４０ａ上においても他の部分に比べ極端に薄くなってしまうといったことがなく、よってこの肩部４０ａ上においても十分な耐圧が確保されたものとなる。
なお、この気相合成絶縁膜２ｂについては、単層で形成してもよく、また、前記絶縁材料より選択された２種以上の膜による積層膜としてもよい。また、その膜厚としては、前述したように１０ｎｍ以上とする。これは、１０ｎｍ未満に形成しようとしても、良好な膜質のものが得られないからである。
【００５５】
このようにして熱酸化膜２ａ、気相合成絶縁膜２ｂをそれぞれ形成したら、不活性ガス中、例えば窒素やアルゴン中にて９００〜１０５０℃程度の温度によるアニール処理を行い、前記熱酸化膜２ａ、気相合成絶縁膜２ｂの積層構造を有するゲート酸化膜２を得る。ここで、このゲート酸化膜２の膜厚、すなわち熱酸化膜２ａと気相合成絶縁膜２ｂとの合計厚さについては、前述したように６０〜８０ｎｍ程度となるようにするのが好ましい。
【００５６】
次に、図８（ａ）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成する一方で、図示を省略するＰチャネルの半導体層１ａにＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図８（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａと対応する位置にレジスト膜を形成する一方で、Ｎチャネルの半導体層１ａにＢ（ホウ素）などのＩＩＩ  族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００５７】
次に、図８（ｃ）に示すように、基板１０の表面にレジスト膜３０５を形成する。そして、Ｐチャネルについては、図８（ａ）に示した工程の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについては、図８（ｂ）に示した工程の約１〜１０倍のドーズ量のＢなどのＩＩＩ  族元素のドーパント３０６をそれぞれドープする。
次に、図８（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。
【００５８】
次に、図９（ａ）に示すように、第１層間絶縁膜１２に遮光層１１ａに達するコンタクトホール１３を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００５９】
次に、図９（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。さらに、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
次に、図９（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００６０】
次に、図９（ｄ）に示すように、半導体層１ａに駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、ゲート電極３ｃを拡散マスクとして、ＢなどのＩＩＩ  族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈを形成する。
【００６１】
続いて、図９（ｅ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのＩＩＩ  族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６２】
次に、図１０（ａ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００６３】
続いて、図１０（ｂ）に示すように、半導体層１ａに画素スイッチング用ＴＦＴ３０および駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００６４】
次に、図１０（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。この第２層間絶縁膜４の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行う。
【００６５】
次に、図１０（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングによりあるいはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【００６６】
次に、図１１（ａ）に示すように、スパッタ処理等によって第２層間絶縁膜４の上に、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
さらに、図１１（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
次に、図１１（ｃ）に示すように、データ線６ａ上を覆うように、例えば常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍとするのが好ましく、さらに８００ｎｍとするのがより好ましい。
【００６７】
次に、図１２（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングあるいはウエットエッチングにより形成する。
次に、図１２（ｂ）に示すように、スパッタ処理等によって第３層間絶縁膜７の上に、ＩＴＯ等の透明導電性薄膜９を約５０〜２００ｎｍの厚さに堆積する。
【００６８】
さらに、図１２（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板１０が製造される。
【００６９】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図２に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００７０】
その後、スパッタリング法などによって基板本体２０Ａの表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、対向基板２０が製造される。
【００７１】
最後に、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造の液晶パネルが得られる。
【００７２】
このような液晶パネル（電気光学装置）の製造方法において、特に画素スイッチング用ＴＦＴ３０、駆動回路用ＴＦＴ３１の製造方法にあっては、チャネル領域１ａ’（１ｋ’）等を形成する半導体層１ａを単結晶シリコン層としているので、例えばこの半導体層１ａを多結晶シリコン層とした場合にその結晶化のため１０００℃以上の高温処理が必要であったのに対し、このような高温処理が不要となる。
【００７３】
また、熱酸化膜２ａ上に気相合成絶縁膜２ｂを形成してゲート絶縁膜２を構成しているので、その肩部（図１３に示した半導体層１ａの肩部４０ａの上側部分）が他の部分に比べ極端に薄くなってしまうといったことがなく、よってこの肩部においても十分な耐圧を確保することができる。したがって、この肩部における絶縁耐圧を増加し、肩部でのゲート絶縁破壊を防止することができる。また、寄生トランジスタ効果を低下することができ、さらに単結晶シリコン層へのストレス減少のため欠陥の誘起を小さくすることができる。
【００７４】
また、ゲート絶縁膜２の形成のプロセスに関しては、従来に比べ単に気相合成による成膜工程が加わるだけであるので、プロセスが複雑化せず、したがってコスト上有利になり、歩留まりの低下も抑えることができる。
また、メサ型分離法によって単結晶シリコン層を分離しているので、単結晶シリコン層を容易にかつ分離領域も狭く形成することができ、したがってこの単結晶シリコン層を用いたトランジスタからなる画素スイッチン用ＴＦＴ３０や駆動回路用ＴＦＴ３１を、良好に形成することができる。
【００７５】
また、特にこのようにして得られる画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１のトランジスタ構造にあっては、例えばダブルゲート構造のように半導体層１ａ上に複数のゲート電極を複数形成した場合、図１６、図１７に示したようなエッチ残り４２ａによるゲート電極４２、４２間の短絡といった不都合が防止されたものとなる。すなわち、本発明においては、図１３（ａ）に示したように半導体層１ａに熱酸化膜２ａを形成した後、図１３（ｂ）に示したようにこの上に気相合成法で気相合成絶縁膜２ｂを形成するので、熱酸化膜２ａの側部における下端部２Ａが細くなっても、この細くなった部分をも覆って気相合成絶縁膜２ｂを形成することにより、下端部２Ａ上にエッチ残りが生じ易くなるような内側に大きく凹んだ部分が形成されず、したがってエッチ残りに起因するゲート電極４２、４２間の短絡が防止されるのである。
【００７６】
なお、本実施形態の液晶パネルでは、前述したように画素スイッチング用ＴＦＴ３０についてはＬＤＤ構造を有するものとしたが、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃを設けなくてもよく、また、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を採用してもよい。また、ゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソースおよびドレイン領域を形成するセルフアライン型のＴＦＴとしてもよい。
【００７７】
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０の走査線３ａの一部からなるゲート電極を、ソース・ドレイン領域間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース・ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、これらのゲート電極の少なくとも１個をＬＤＤ構造あるいはオフセット構造にすれば、より一層、オフ電流を低減でき、安定したスイッチング素子を得ることができる。なお、このように２個以上のゲート電極を配置した場合、前述したようにエッチ残りに起因するゲート電極４２、４２間の短絡が防止されているものとなる。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０をＮチャネル型としたが、Ｐチャネル型を用いても良く、さらにはＮチャネル型とＰチャネル型の両方のＴＦＴを形成しても良い。
【００７８】
また、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０の非表示領域に駆動回路用ＴＦＴ３１が設けられているものとしたが、非表示領域に駆動回路用ＴＦＴ３１が設けられていないものとしてもよく、とくに限定されない。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０を構成する半導体層と駆動回路用ＴＦＴ３１を構成する半導体層とを、同じ層厚としたが、異なる層厚としてもよい。
さらに、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０は、ＳＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用したものでなくてもよく、とくに限定されない。また、単結晶半導体層を形成する材料としては、単結晶シリコンに限定されるものではなく、化合物系の単結晶半導体などを使用してもよい。
【００７９】
なお、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０における基板本体１０Ａとして石英基板、ハードガラス等の透光性のものを用い、また遮光層１１ａを形成して画素スイッチング用ＴＦＴ３０に向かう光を遮断し、画素スイッチング用ＴＦＴ３０に光が照射されるのを防止して光リーク電流を抑えるようにしたが、基板本体１０Ａとして非透光性のものを用いることもでき、その場合には遮光層１１ａの形成を省略してもよい。
【００８０】
また、本実施形態の液晶パネルでは、蓄積容量７０を形成する方法として、半導体層との間で容量を形成するための配線である容量線３ｂを設けているが、容量線３ｂを設ける代わりに、画素電極９ａと前段の走査線３ａとの間で容量を形成しても良い。または、第１蓄積容量電極１ｆを形成する代わりに、容量線３ｂの上に、薄い絶縁膜を介して別の蓄積容量電極を形成しても良い。
また、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ａと同一のポリシリコン膜を中継して電気的に接続する構成としてもよい。
また、遮光層１１ａはポリシリコン膜３と接続されているが、図１０（ｄ）に示したデータ線に対するコンタクトホール５の形成工程と同時にコンタクトホールを形成し、金属膜６と接続しても良い。また、遮光層１１ａの電位を固定するために、上述したような各画素毎にコンタクトを取らず、画素領域の周辺で一括して接続をしても良い。
【００８１】
また、本実施形態の液晶パネルにおいては、ＴＦＴアレイ基板１０上に、さらに製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
また、データ線駆動回路１０１および走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ  ）基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的および機械的に接続するようにしてもよい。
さらに、対向基板２０の投射光が入射する側およびＴＦＴアレイ基板１０の出射光が出射する側に各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（ＶｅｒｔｉｃａｌｌｙＡｌｉｇｎｅｄ  ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【００８２】
なお、本発明のトランジスタを備えた電気光学装置としての液晶パネルは、反射型の液晶パネルにも、透過型の液晶パネルにも適用可能である。
また、前記の液晶パネルにおいては、例えばカラー液晶プロジェクタ（投射型表示装置）に適用することができる。その場合、３枚の液晶パネルがＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。したがって、前記の実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、遮光膜２３の形成されていない画素電極９ａに対向する所定領域に、ＲＧＢのカラーフィルタをその保護膜とともに対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施形態における液晶パネルを適用できる。
【００８３】
さらに、対向基板２０上に１画素に１個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶パネルが実現できる。さらにまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付対向基板によれば、より明るいカラー液晶装置が実現できる。
【００８４】
なお、本発明のトランジスタを備えた電気光学装置としては、前記の液晶パネルに限定されることなく、有機エレクトロルミネッセンス装置、電気泳動装置、プラズマディスプレイ装置等にも適用可能である。
また、本発明の半導体装置は、前記の画素スイッチング用ＴＦＴ３０のような、ゲート絶縁膜２を単結晶シリコン層（単結晶半導体層）の熱酸化による熱酸化膜２ａと気相合成絶縁膜２ｂとの少なくとも二層からなる積層構造としたトランジスタを有したものであり、このようなトランジスタを有したものであれば、メモリ等いずれの半導体装置にも適用可能である。
【００８５】
［電子機器］
前記実施形態の製造方法で得られた液晶パネルを備える電子機器の例について説明する。
図１４は、前記実施形態の電気光学装置（液晶装置）を用いた電子機器の他の例としての、携帯電話の一例を示す斜視図である。図１４において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
図１５に示す電子機器（携帯電話）にあっては、上記各実施形態の液晶装置を備えたものであるので、信頼性の高い優れた表示部を備えた電子機器となる。
【００８６】
また、本発明の電子機器としては、携帯電話以外にも、例えば投射型表示装置や、前記の液晶表示装置を用いた液晶表示部を有する腕時計型電子機器、さらにはワープロ、パソコンなどの携帯型情報処理装置にも適用可能である。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】本発明の電気光学装置の一例である液晶パネルの平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】（ａ）〜（ｃ）は電気光学装置の製造工程図である。
【図５】（ａ）〜（ｂ）は電気光学装置の製造工程図である。
【図６】（ａ）〜（ｄ）は電気光学装置の製造工程図である。
【図７】（ａ）、（ｂ）は電気光学装置の製造工程図である。
【図８】（ａ）〜（ｄ）は電気光学装置の製造工程図である。
【図９】（ａ）〜（ｅ）は電気光学装置の製造工程図である。
【図１０】（ａ）〜（ｄ）は電気光学装置の製造工程図である。
【図１１】（ａ）〜（ｃ）は電気光学装置の製造工程図である。
【図１２】（ａ）〜（ｃ）は電気光学装置の製造工程図である。
【図１３】（ａ）、（ｂ）はゲート絶縁膜形成工程の要部拡大図である。
【図１４】電子機器としての携帯電話の一例を説明するための図である。
【図１５】従来の熱酸化膜からなるゲート絶縁膜の要部断面図である。
【図１６】ダブルゲート構造を模式的に示す平面図である。
【図１７】課題を説明するための要部断面図である。
【符号の説明】
１ａ…半導体層（単結晶半導体層）、１ａ’、１ｋ’…チャネル領域、
１ｂ、１ｇ…低濃度ソース領域（ソース側ＬＤＤ領域）、
１ｃ、１ｈ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）、
１ｄ、１ｉ…ソース領域（高濃度ソース領域）、
１ｅ、１ｊ…ドレイン領域（高濃度ドレイン領域）、
１ｆ…第１蓄積容量電極、
２…ゲート絶縁膜、２ａ…熱酸化膜、２ｂ…気相合成絶縁膜、
３０…画素スイッチング用ＴＦＴ（スイッチング素子）、
３１…駆動回路用ＴＦＴ（スイッチング素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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