(57)【要約】【課題】半導体装置のＩＤＤＱ試験において、使用するテストパターン数を減少させ、回路コストの増加を最小限に抑えながら、半導体装置を構成する全ての回路のトグル率を１００％とする。【解決手段】半導体装置を構成する回路の任意のノードに挿入され、ＩＤＤＱモード制御信号７に応じて前記ノードをＩＤＤＱ試験時には電気的に切断し非ＩＤＤＱ試験時には電気的に導通させるＭＯＳＦＥＴ１と、電気的に切断されたノードを制御信号９に応じて電源レベルに設定するＰＦＥＴ３と、電気的に切断されたノードを制御信号８に応じて接地レベルに設定するＮＦＥＴ４とを備える。【選択図】  図１
2004170126.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を構成する回路の任意のノードに挿入され、第１の制御信号に応じて前記ノードをＩＤＤＱ試験時には電気的に切断し非ＩＤＤＱ試験時には電気的に導通させるスイッチ手段と、前記電気的に切断されたノードを第２の制御信号に応じて電源レベルに設定する手段と、前記電気的に切断されたノードを第３の制御信号に応じて接地レベルに設定する手段とを備えるノード論理固定回路。
【請求項２】
前記スイッチ手段はＰ型不純物注入ＦＥＴとＮ型不純物注入ＦＥＴを並列に接続して構成される請求項１記載のノード論理固定回路。
【請求項３】
前記電気的に切断されたノードを電源レベルに設定する手段は、前記スイッチ手段の出力と電源との間に挿入されるＰ型不純物注入ＦＥＴであり、前記電気的に切断されたノードを接地レベルに設定する手段は、前記スイッチ手段の出力と接地との間に挿入されるＮ型不純物注入ＦＥＴである請求項１または２記載のノード論理固定回路。
【請求項４】
ＩＤＤＱ試験時に半導体装置を構成する回路の全てまたは一部のノードが論理的チェッカーパターンとなるように、論理が変化しないノードに対して請求項１から３のいずれか一項記載のノード論理固定回路を挿入するＩＤＤＱ試験方法。
【請求項５】
ＩＤＤＱ試験時に半導体装置を構成する回路のレイアウトにおいて互いに隣接する長い配線の論理が物理的チェッカーパターンとなるように、前記互いに隣接する長い配線をドライブするノードに請求項１から３のいずれか一項記載のノード論理固定回路を挿入するＩＤＤＱ試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置を構成する全ての回路において、ＩＤＤＱ試験時の回路のトグル率を１００％として故障検出率を向上させるためのノード論理固定回路およびＩＤＤＱ試験方法に関する。
【０００２】
【従来の技術】
半導体装置を試験する方法の一つとしてＩＤＤＱ（静止電源電流）を測定するＩＤＤＱ試験がある。ＩＤＤＱ試験はクロック遅延によるタイミング不良を除くほとんどの不具合を検出することが可能である。
【０００３】
この試験方法は、半導体装置を構成する全ての回路のノードを固定して静止状態とし、そのときの静止電流を測定することにより、Ｐ型不純物注入ＦＥＴ（以下、ＰＦＥＴ）やＮ型不純物注入ＦＥＴ（以下、ＮＦＥＴ）のチャンネルリーク電流およびゲートリーク電流の検査と、論理“０”  に固定されたノードが電源またはそれに順ずるレベルと短絡した場合および論理“１”に固定されたノードが接地またはそれに順ずるレベルと短絡した場合の縮退故障の検出と、ノードが他のノードと短絡した場合のブリッジ故障の検出とを行うものである。
【０００４】
従来、この試験の故障検出率を上げるために、複数のテストパターンを用いて回路の各ノードの状態が論理“０”および論理“１”の双方に遷移するようにし、複数回のＩＤＤＱ測定を行っている。
【０００５】
ＩＤＤＱ測定は通常ＬＳＩテスタを用いて行ない、テストパターンを被測定半導体装置に与えて電源電流を測定する。ＬＳＩテスタではテストパターン生成は短時間で行えるが、電流測定には数百μ秒〜数ｍ秒の時間が必要なため、回路の全てのノードが論理“０”および論理“１”になるようにテストパターンを生成するとテストパターン数が多くなり過ぎ、試験時間の制約から検査が不可能となる。そのため、検出率の向上には限界があった。
【０００６】
また、下記特許文献１によれば、論理ゲート回路を構成するＰＦＥＴの電源側には電源を切断するＰＦＥＴを、ＮＦＥＴの接地側には接地を切断するＮＦＥＴを設け、各出力には出力ノードを電源に接続するＰＦＥＴと出力ノードを接地に接続するＮＦＥＴを設けて、ＩＤＤＱ測定時に回路の全てのノードを電源または接地レベルとするようにしている。
【０００７】
【特許文献１】
特開平１０−２９３１６１号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、テストパターンを繰り返し設定して試験するような方法では、テストパターン数が多くなり検査時間が膨大となってしまうことから、使用できるテストパターン数を制限することが必要になり、検出率を１００％とすることは不可能となってしまう。
【０００９】
また、論理ゲート回路全ての構成において、ＰＦＥＴの電源側に電源を切断するＰＦＥＴとＮＦＥＴの接地側に接地を切断するＮＦＥＴを設け、各出力ノードを電源に接続するＰＦＥＴと接地に接続するＮＦＥＴを設ける方法は、全ての回路の構成素子数がゲート当たり４トランジスタ増加してしまうため、半導体装置のコスト増加や不良率増加の原因となってしまう。
【００１０】
本発明は上記事情に鑑みてなされたもので、半導体装置のＩＤＤＱ試験において、使用するテストパターン数を減少させ、回路コストの増加を最小限に抑えながら、半導体装置を構成する全ての回路のトグル率を１００％として故障検出率を向上させるためのノード論理固定回路およびＩＤＤＱ試験方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るノード論理固定回路は、半導体装置を構成する回路の任意のノードに挿入され、第１の制御信号（ＩＤＤＱモード制御信号７）に応じて前記ノードをＩＤＤＱ試験時には電気的に切断し非ＩＤＤＱ試験時には電気的に導通させるスイッチ手段（ＭＯＳＦＥＴ１）と、前記電気的に切断されたノードを第２の制御信号（制御信号９）に応じて電源レベルに設定する手段（ＰＦＥＴ３）と、前記電気的に切断されたノードを第３の制御信号（制御信号８）に応じて接地レベルに設定する手段（ＮＦＥＴ４）とを備える。
【００１２】
上記構成によれば、論理が変化しないノードに対してこの回路を挿入することにより、ＩＤＤＱ試験時に電気的に切断したノードを電源レベルあるいは接地レベルに設定することができるので、半導体装置を構成する全ての回路のトグル率を１００％とすることが可能となる。また、回路は必要なノードにのみの挿入されるため、回路素子の増加を押えることができる。
【００１３】
本発明の請求項２に係るノード論理固定回路は、請求項１記載のノード論理固定回路において、前記スイッチ手段はＰＦＥＴとＮＦＥＴを並列に接続して構成されるものである。
【００１４】
上記構成によれば、スイッチ手段をＰＦＥＴとＮＦＥＴを並列に接続して構成することにより、ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐことができる。
【００１５】
本発明の請求項３に係るノード論理固定回路は、請求項１または２記載のノード論理固定回路において、前記電気的に切断されたノードを電源レベルに設定する手段は、前記スイッチ手段の出力と電源との間に挿入されるＰＦＥＴとし、前記電気的に切断されたノードを接地レベルに設定する手段は、前記スイッチ手段の出力と接地との間に挿入されるＮＦＥＴとするものである。
【００１６】
上記構成によれば、ノードと電源あるいは接地との間に挿入されるＰＦＥＴおよびＮＦＥＴにより、電気的に切断されたノードを容易に制御可能な方法で電源レベルあるいは接地レベルに設定することができる。
【００１７】
本発明の請求項４に係るＩＤＤＱ試験方法は、ＩＤＤＱ試験時に半導体装置を構成する回路の全てまたは一部のノードが論理的チェッカーパターンとなるように、論理が変化しないノードに対して請求項１から３のいずれか一項記載のノード論理固定回路を挿入するものである。
【００１８】
上記構成によれば、論理が変化しないノードに対してノード論理固定回路を挿入し、全てまたは一部のノードが論理的チェッカーパターンとなるように制御することで、半導体装置を構成する回路のノードのトグル率を１００％とすることが可能となり、縮退故障やブリッジ故障を効率よく検出することが可能となる。
【００１９】
本発明の請求項５に係るＩＤＤＱ試験方法は、ＩＤＤＱ試験時に半導体装置を構成する回路のレイアウトにおいて互いに隣接する長い配線の論理が物理的チェッカーパターンとなるように、前記互いに隣接する長い配線をドライブするノードに請求項１から３のいずれか一項記載のノード論理固定回路を挿入するものである。
【００２０】
上記構成によれば、互いに隣接する長い配線をドライブするノードにノード論理固定回路を挿入し、長い配線の論理が物理的チェッカーパターンとなるように制御することで、物理的レイアウトから生ずる縮退故障やブリッジ故障を効率よく検出することが可能となる。また、請求項４記載のＩＤＤＱ試験方法と併用することにより、論理的なチェッカーパターンと物理的なチェッカーパターンを併せて使用することが可能となり、より高い故障検出率を得ることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１に係るノード論理固定回路の構成を示す回路図である。本実施の形態は、半導体装置を構成する回路の任意のノードに対して図１に示すような構成の回路を挿入することで、挿入されたノードを電気的に切断した後に、切断されたノードを論理レベル“０”または“１”に論理固定するものである。
【００２２】
図１において、１はＭＯＳＦＥＴスイッチ、２はＭＯＳＦＥＴスイッチ１の制御用インバータ、３はＰＦＥＴ、４はＮＦＥＴ、５はこの回路が挿入されるノードの出力端子、６はこの回路が挿入されるノードの次段の入力端子、７はノードの切断を制御するＩＤＤＱモード制御信号、８、９は次段の入力端子６を論理固定する制御信号である。
【００２３】
上記構成のノード論理固定回路において、ＭＯＳＦＥＴスイッチ１は半導体装置を構成する回路の任意のノードをＩＤＤＱ測定時には電気的に切断し、非ＩＤＤＱ試験時すなわち通常動作時には電気的に導通させる。ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐため、ＭＯＳＦＥＴスイッチ１はＰＦＥＴとＮＦＥＴを並列に接続して構成する。
【００２４】
制御用インバータ２はＩＤＤＱモード制御信号７によりＭＯＳＦＥＴスイッチ１を開閉する。本実施形態では、ＩＤＤＱモード制御信号が論理“０”のときに端子５と６の間が電気的に切断されるものとする。
【００２５】
ＰＦＥＴ３はＩＤＤＱ測定時に電気的に切断されたノードを電源レベルに設定し、ＮＦＥＴ４は同じく電気的に切断されたノードを接地レベルに設定する。すなわち、制御信号８、９の双方が論理“０”であれば端子６が論理“１”になり、双方が論理“１”であれば端子６が論理“０”になる。
【００２６】
また、制御信号８が論理“０”で制御信号９が論理“１”の場合は、ＭＯＳＦＥＴスイッチ１が閉じられて端子６が端子５と接続状態であれば端子５の信号が出力され、ＭＯＳＦＥＴスイッチ１が開かれて端子６と端子５が切断状態であればハイインピーダンスとなる。
【００２７】
以上のように構成されたノード論理固定回路を半導体装置を構成する回路の任意のノードに挿入することにより、ＩＤＤＱ測定時に任意のノードを論理“０”または論理“１”に固定することができる。
【００２８】
図２はノード論理固定回路をノードに挿入した状態を示す図である。図２において、１２、２１は論理回路ブロックの端子、１１は論理回路ブロック、１０は挿入されたノード論理固定回路、２２はＩＤＤＱモード制御信号、２３〜２６はＩＤＤＱモード時の制御信号、１３〜２０は論理回路の一部のノードである。
【００２９】
ここで、ＩＤＤＱ測定モードを２通り用意し、第１のＩＤＤＱ測定モード時に回路のノードの論理レベルを確認し、フィードバック接続などにより連続したノードにおいて論理の変わらないノードにノード論理固定回路を挿入して論理チェッカーを実現する。
【００３０】
さらに、第２のＩＤＤＱ測定モード時に回路のノードの論理レベルを確認し、第１のＩＤＤＱ測定モード時と論理が反転するように各ノードにノード論理固定回路を挿入し、第１のＩＤＤＱ測定モード時の論理チェッカーと反転したパターンを実現する。
【００３１】
表１は、図２の回路における第１のＩＤＤＱ測定モード時と第２のＩＤＤＱ測定モード時の各ノードの論理状態を示す論理値表である。
【００３２】
【表１】
2004170126.tif 000003
【００３３】
このように構成された論理回路において、第１のＩＤＤＱ測定モード時にノード１３は論理“０”、ノード１８は論理“０”、ノード２０は論理“１”となるように設計されていると仮定して、制御信号２３を論理“１”、制御信号２４を論理“１”、制御信号２５を論理“０”、制御信号２６を論理“０”にすることで、論理回路のノードは論理チェッカーとなる。
【００３４】
次に、第２のＩＤＤＱ測定モード時にノード１３は論理“１”、ノード１８は論理“０”、ノード２０は論理“１”となるように設計されていると仮定して、制御信号２３を論理“０”、制御信号２４を論理“０”、制御信号２５を論理“１”、制御信号２６を論理“１”にすることで、論理回路のノードは第１のＩＤＤＱ測定モード時と反転した論理チェッカーとなる。
【００３５】
また、ノード論理固定回路１０が導通状態になる通常動作モード時は、制御信号２３を論理“１”、制御信号２４を論理“０”、制御信号２５を論理“１”、制御信号２６を論理“０”にすることで、ノードに対する論理固定を停止する。
【００３６】
このように２種類のＩＤＤＱ測定モードを用意することで、半導体装置を構成する回路のノードのトグル率を１００％とすることが可能となり、ノードが電源または接地レベルと短絡する縮退故障や、ノードが他のノードと短絡するブリッジ故障を検出することが可能となる。
【００３７】
図３は、半導体装置を構成する回路のレイアウトにおいて、隣接する長い配線が物理的チェッカーパターンとなるように、その配線をドライブするノードにノード論理固定回路を挿入した状態を示す回路図である。
【００３８】
これは、半導体装置を構成する回路の任意のノードにおいて、レイアウトと関連付けて内部バスや複数相のクロックなど隣接する長い配線を抽出し、図２に示した回路と同様にノード論理固定回路を挿入し、その配線に論理“０”と論理“１”が交互に印加されるように設定するものである。
【００３９】
図３において、３０は内部バス線のドライバの入力、３１は隣接する長いバス線、３７〜４０は隣接する長いバス線の各ノード、４１は挿入されたノード論理固定回路、４２はバスドライバである。また、３２はＩＤＤＱモード制御信号、３３〜３６はＩＤＤＱモード時の制御信号である。
【００４０】
表２は、図３の回路における第１のＩＤＤＱ測定モード時と第２のＩＤＤＱ測定モード時の各ノードの論理状態を示す論理値表である。
【００４１】
【表２】
2004170126.tif 000004
【００４２】
表２に示すように、例えば、第１のＩＤＤＱ測定モード時はバス線３７、３９が論理“０”、３８、４０が論理“１”となるように設定し、第２のＩＤＤＱ測定モード時にはバス線の３８、４０が論理“０”、３７、３９が論理“１”となるように設定する。
【００４３】
レイアウト的に隣接する長い配線は電流容量の大きなバスドライバやクロックドライバを使用するため、バスやクロックのノードについて論理固定を行う場合は、図３に示すようにドライバの前段の論理回路で固定することが重要である。
【００４４】
このように、図２のような回路構成と図３のようなレイアウトとを併用することにより、論理的なチェッカーパターンのみならず、物理的なチェッカーパターンまでカバーすることが可能となり、より高い故障検出率を得ることができる。
【００４５】
（実施の形態２）
図４は本発明の実施の形態２に係るノード論理固定回路の構成を示す回路図である。本実施の形態は、実施の形態１と本質的に同じものであり、ノードの切断を制御するＩＤＤＱモード制御信号の与え方を若干変えている。
【００４６】
図４において、４５はＭＯＳＦＥＴスイッチ、４６はＰＦＥＴ、４７はＮＦＥＴ、４８はこの回路が挿入されるノードの出力端子、４９はこの回路が挿入されるノードの次段の入力端子、５０、５１はノードの切断を制御するＩＤＤＱモード制御信号、５２、５３は次段の入力端子４９を論理固定する制御信号である。
【００４７】
上記構成のノード論理固定回路において、ＭＯＳＦＥＴスイッチ４５は半導体装置を構成する回路の任意のノードをＩＤＤＱ測定時には電気的に切断し、通常動作時には電気的に導通させる。ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐため、ＭＯＳＦＥＴスイッチ４５はＰＦＥＴとＮＦＥＴを並列に接続して構成する。
【００４８】
ＩＤＤＱモード制御信号５０、５１はＭＯＳＦＥＴスイッチ４５を開閉する。本実施形態では、ＩＤＤＱモード制御信号５０が論理“０”、５１が論理“１”のときに端子４８と４９の間がは電気的に切断され、５０が論理“１”、５１が論理“０”のときに端子４８と４９の間は接続状態となる。
【００４９】
ＰＦＥＴ４６はＩＤＤＱ測定時に電気的に切断されたノードを電源レベルに設定し、ＮＦＥＴ４７は同じく電気的に切断されたノードを接地レベルに設定する。すなわち、制御信号５２、５３の双方が論理“０”であれば端子４９は論理“１”になり、双方が論理“１”であれば端子４９は論理“０”になる。
【００５０】
また、信号５２が論値“０”で信号５３が論理“１”の場合は、ＭＯＳＦＥＴスイッチ４５が閉じられて端子４８と端子４９が接続状態であれば端子４８の信号が出力され、ＭＯＳＦＥＴスイッチ４５が開かれて端子４８と端子４９が切断状態であればハイインピーダンスとなる。
【００５１】
以上のように構成されたノード論理固定回路を半導体装置を構成する回路の任意のノードに挿入することにより、実施の形態１と同様に、ＩＤＤＱ測定時に任意のノードを論理“０”または論理“１”に固定することができる。
【００５２】
（実施の形態３）
図５は本発明の実施の形態３に係るノード論理固定回路の構成を示す回路図である。本実施の形態は、ＭＯＳＦＥＴスイッチを構成するＮＦＥＴおよびＰＦＥＴのしきい値を低くすることでスイッチの導通時の抵抗および容量を小さくし、また、スイッチを構成するＮＦＥＴおよびＰＦＥＴの基板電位を分離し基板バイアス効果を利用してカットオフ時のリークを減少させるものである。
【００５３】
図５において、５５、５６はＭＯＳＦＥＴスイッチを構成するＮＦＥＴとＰＦＥＴ、５７はＮＦＥＴ、５８はＰＦＥＴ、５９はこの回路が挿入されるノードの出力端子、６０はこの回路が挿入されるノードの次段の入力端子、６１、６２はノードの切断を制御するＩＤＤＱモード制御信号、６３、６４は次段の入力端子６０を論理固定する制御信号、６５、６６はＭＯＳＦＥＴスイッチを構成するＰＦＥＴ５６とＮＦＥＴ５５の基板電源である。
【００５４】
上記構成のノード論理固定回路において、ＭＯＳＦＥＴスイッチは半導体装置を構成する回路の任意のノードをＩＤＤＱ測定時には電気的に切断し、通常動作時には電気的に導通させる。ＭＯＳＦＥＴの基板バイアス効果によるレベル低下を防ぐため、ＮＦＥＴ５５とＰＦＥＴ５６はしきい値の低いタイプのものを並列に接続して構成する。
【００５５】
ＩＤＤＱモード制御信号６１、６２はＭＯＳＦＥＴスイッチを開閉する。本実施形態では、ＩＤＤＱモード制御信号６１が論理“０”、６２が論理“１”のときに端子５９と６０の間がは電気的に切断され、６１が論理“１”、６２が論理“０”のときに端子５９と６０の間は接続状態となる。
【００５６】
ＰＦＥＴ５８はＩＤＤＱ測定時に電気的に切断されたノードを電源レベルに設定し、ＮＦＥＴ５７は同じく電気的に切断されたノードを接地レベルに設定する。すなわち、制御信号６３、６４の双方が論理“０”であれば端子６０は論理“１”になり、双方が論理“１”であれば端子６０は論理“０”になる。
【００５７】
また、信号６３が論値“０”で信号６４が論理“１”の場合は、ＭＯＳＦＥＴスイッチが閉じられて端子５９と端子６０が接続状態であれば端子５９の信号が出力され、ＭＯＳＦＥＴスイッチが開かれて端子５９と端子６０が切断状態であればハイインピーダンスとなる。
【００５８】
ＭＯＳＦＥＴスイッチの基板電源については、通常動作時はＰＦＥＴ５６の基板電源６５は電源電位に、ＮＦＥＴ５５の基板電源６６は接地電位に設定する。ＩＤＤＱ測定時は、基板電源６５は電源より高い電位に、基板電源６６は接地より低い電位に設定することで、基板バイアス効果により信号切断時のリークを減少させる。
【００５９】
以上のように、本実施の形態のノード論理固定回路によれば、半導体装置を構成する回路のノードに挿入したときに、ＭＯＳＦＥＴスイッチの導通時の抵抗および容量を小さくでき、また、基板バイアス効果を利用することでカットオフ時のリークを減少させることができる。
【００６０】
なお、本実施の形態３において、図６に示すようにＭＯＳＦＥＴスイッチをしきい値の低いＮＦＥＴのみとし、通常動作時のＮＦＥＴ導通時はゲート電位を高くして導通抵抗を低くし、切断時は基板バイアス効果によってリーク電流を減少させる構成も効果的である。ここで、図６では図５に対応する回路に同一符号を付している。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、スイッチ手段と論理レベル固定手段とでノード論理固定回路を構成し、このノード論理固定回路を論理が変化しないノードに対して挿入することにより、ＩＤＤＱ試験時に電気的に切断したノードを電源レベルあるいは接地レベルに設定することができ、全てまたは一部のノードが論理的チェッカーパターンとなるように制御することで、半導体装置を構成する全ての回路のトグル率を１００％とすることが可能となる。また、ノード論理固定回路は必要なノードにのみ挿入するので、回路素子の増加を押えることができる。その結果、高速で正確な検査が可能となるという格別の効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るノード論理固定回路の構成を示す回路図。
【図２】ノード論理固定回路をノードに挿入した状態を示す回路図。
【図３】ノード論理固定回路をレイアウト上で隣接する長い配線のノードに挿入した状態を示す回路図。
【図４】本発明の実施の形態２に係るノード論理固定回路の構成を示す回路図。
【図５】本発明の実施の形態３に係るノード論理固定回路の構成を示す回路図。
【図６】本発明の実施の形態３に係るノード論理固定回路において、ＭＯＳＦＥＴスイッチをしきい値の低いＮＦＥＴのみとした構成を示す回路図。
【符号の説明】
１、４５  ＭＯＳＦＥＴスイッチ
２  ＭＯＳＦＥＴスイッチの制御用インバータ
３、４６、５６、５８  ＰＦＥＴ
４、４７、５５、５７  ＮＦＥＴ
５、４８、５９  論理固定されるノードの出力端子
６、４９、６０  論理固定されるノードの次段の入力端子
７、２２、３２、５０、５１、６１、６２  ＩＤＤＱモード制御信号
８、９、２３〜２６、３３〜３６、５２、５３、６３、６４  制御信号
１０、４１  ノード論理固定回路
１１  論理回路ブロック
１２、２１  論理回路ブロックの端子
１３〜２０  論理回路の一部のノード
３０  バス線のドライバの入力
３１  隣接する長いバス線
３７〜４０  隣接する長いバス線の各ノード
４２  バスドライバ
６５  ＭＯＳＦＥＴスイッチを構成するＰＦＥＴの基板電源
６６  ＭＯＳＦＥＴスイッチを構成するＮＦＥＴの基板電源
【図１】
2004170126.tif 000005
【図２】
2004170126.tif 000006
【図３】
2004170126.tif 000007
【図４】
2004170126.tif 000008
【図５】
2004170126.tif 000009
【図６】
2004170126.tif 000010