(57)【要約】【課題】埋め込みゲートを形成する半導体層にボイドが発生することを防止し、信頼性を向上させた半導体装置を提供する。【解決手段】半導体基板７０上に設けられた複数のストライプセルと、ストライプセルに堆積された半導体堆積部材（多結晶シリコン９１）とで構成された複数の埋め込みゲート（トレンチゲート１０、２０、３０）を接続する接続用埋め込みゲート（接続用トレンチゲート５０、６０）を備え、各埋め込みゲートと接続用埋め込みゲートの接続部は略Ｔ字型であることを特徴とする。【選択図】　　　　図１
2004087520.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数のストライプセルと、ストライプセルに堆積された半導体堆積部材とで構成された複数の埋め込みゲートを有する半導体装置であって、
前記複数の埋め込みゲートを接続する接続用埋め込みゲートを備え、
各埋め込みゲートと接続用埋め込みゲートの接続部は略Ｔ字型であることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、前記半導体基板の上面に設けられた低不純物濃度の第１導電型の第１の半導体層と、前記第１の半導体層の上面に設けられた第２導電型の第２の半導体層と、第２の半導体層の表層部にストライプ状に設けられた第１導電型の複数の第３の半導体層と、前記複数の第３の半導体層の表面の略中心線上から第２の半導体層を貫いて第１の半導体層に達するように設けられている所定の幅のストライプセルと、ストライプセルの内壁面に絶縁膜を形成した上に堆積された半導体堆積部材とを備え、第１の半導体層をドレイン領域に、第２の半導体層をチャネル領域に、第３の半導体層をソース領域に、半導体堆積物が堆積された複数のストライプセルを複数の埋め込みゲートとして用いる半導体装置であって、
前記複数の埋め込みゲートを接続する接続用埋め込みゲートを備え、
各埋め込みゲートと接続用埋め込みゲートの接続部は略Ｔ字型であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋め込みゲート構造を有する半導体装置に関する。
【０００２】
【従来の技術】
一般的に、半導体基板に溝（トレンチ）を形成して、溝の内壁に絶縁膜を形成した後、多結晶シリコン膜等を堆積させて埋め込みゲート（トレンチゲート）とする半導体装置が用いられている。例えば、ストライプ状のトレンチゲートを用いた縦形ＭＯＳ　ＦＥＴについて、図８を用いて説明する。図８のＡに示す、縦形ＭＯＳ　ＦＥＴ１０１は、ストライプ状のトレンチゲート１１０、１２０、１３０を備えている。このようなストライプ状のトレンチゲートの場合、トレンチゲート１１０、１２０、１３０の長手方向（図８のＡにおいて左右方向）の寸法が大きくなると、ゲートインピーダンスが増加する。そこで、図８のＢに示すように、トレンチゲート１１０、１２０間を接続用トレンチゲート１５０で接続する。また、トレンチゲート１２０、１３０間を接続用トレンチゲート１６０で接続する。このようにして、トレンチゲート間を接続することでゲートインピーダンスを減少させている。
【０００３】
【特許文献１】
特許第２８９４８２０号明細書（第４図）
【０００４】
【発明が解決しようとする課題】
このような接続用トレンチゲート１５０、１６０を設ける場合、以下のような問題点がある。
例えば、図８のＢに示す縦型ＭＯＳ　ＦＥＴ１０１の破線で囲んだ部分において、多結晶シリコン等を堆積させる前のウェハの状態を、図９のＣの斜視図に示す。また、上面から見た図を図９のＣ’に示す。ウェハには、多結晶シリコン等を堆積させてトレンチゲート１２０を形成するための溝１２０ａ、また、接続用トレンチゲート１５０、１６０を形成するための溝１５０ａ、溝１６０ａが設けられている。溝１２０ａと溝１５０ａ、１６０ａの接続部ｊは略十字状に交差している。すなわち、接続部ｊからすれば、開口部は四方（図９のＣ’において、上方向、下方向、左方向、及び右方向）にある。また、溝の内壁から接続部ｊの中心部Ｏまでの距離が、溝の内壁から溝内の他の点までの距離と比較して、長い。このため、トレンチゲート構造を形成する過程で、溝１２０ａと溝１５０ａ、１６０ａに多結晶シリコンを堆積する際に、接続エリアｊの中心部等に“す”（ボイド）が発生することがある。これは、図９のＣに示す図のＨ断面図である、図９のＥに示すように、ウェハの上面よりも、溝１２０ａ、１５０ａ、１６０ａの内壁面等の方が多結晶シリコンが堆積する速度が遅い事に起因する。特に、溝１２０ａ、１５０ａ、１６０ａの幅が１μｍ以下である場合、このような堆積速度の差によるボイドが発生しやすい。ボイドが発生すると、良好な電気的特性を得ることができず、トレンチゲートの信頼性、ひいては、トレンチゲートを用いている半導体装置の信頼性が低下する。
そこで、本発明は、埋め込みゲートを形成する半導体層にボイドが発生することを防止し、信頼性を向上させた半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するための手段として、本発明の第１発明は、請求項１に記載されたとおりの半導体装置である。
請求項１に記載の半導体装置では、半導体基板上に設けられた複数のストライプセルと、ストライプセルに堆積された半導体堆積部材とで構成された複数の埋め込みゲートを接続する接続用埋め込みゲートを備え、各埋め込みゲートと接続用埋め込みゲートの接続部は略Ｔ字型であることを特徴とする。
請求項１に記載された半導体装置を用いれば、埋め込みゲートを形成する半導体層にボイドが発生することを防止し、信頼性が向上する。
【０００６】
また、本発明の第２発明は、請求項２に記載されたとおりの半導体装置である。
請求項２に記載の半導体装置では、第１導電型の半導体基板と、前記半導体基板の上面に設けられた低不純物濃度の第１導電型の第１の半導体層と、前記第１の半導体層の上面に設けられた第２導電型の第２の半導体層と、第２の半導体層の表層部にストライプ状に設けられた第１導電型の複数の第３の半導体層と、前記複数の第３の半導体層の表面の略中心線上から第２の半導体層を貫いて第１の半導体層に達するように設けられている所定の幅のストライプセルと、ストライプセルの内壁面に絶縁膜を形成した上に堆積された半導体堆積部材とを備え、第１の半導体層をドレイン領域に、第２の半導体層をチャネル領域に、第３の半導体層をソース領域に、半導体堆積物が堆積された複数のストライプセルを複数の埋め込みゲートとして用い、前記複数の埋め込みゲートを接続する接続用埋め込みゲートを備え、各埋め込みゲートと接続用埋め込みゲートの接続部は略Ｔ字型であることを特徴とする。
請求項２に記載された半導体装置を用いれば、埋め込みゲートを形成する半導体層にボイドが発生することを防止し、信頼性が向上する。
【０００７】
【発明の実施の形態】
以下に本発明の実施の形態を図１を参照して説明する。
本実施の形態では、本発明を、ストライプセルのトレンチゲート（埋め込みゲート）型ＭＯＳ　ＦＥＴ１に適用した場合について説明する。
従来より、ＭＯＳ　ＦＥＴは、セルサイズを一層小型化できる縦型の開発が進められている。図１に示す、縦形ＭＯＳ　ＦＥＴ１をウェハの上面から見た図によれば、縦形ＭＯＳ　ＦＥＴ１は、断面Ｕ字状の溝（トレンチ）にゲート電極Ｇが設けられたストライプ状のトレンチゲート１０、２０、３０を備えている。そして、トレンチゲート１０とトレンチゲート２０は、トレンチゲート１０、２０の長手方向に直行する方向の接続用トレンチゲート５０で接続されている。また、トレンチゲート２０とトレンチゲート３０は、トレンチゲート２０、３０の長手方向に直行する方向の接続用トレンチゲート６０で接続されている。接続用トレンチゲート５０と接続用トレンチゲート６０は直接接続されておらず、接続用トレンチゲート５０とトレンチゲート１０、及び接続用トレンチゲート５０とトレンチゲート２０、及び接続用トレンチゲート６０とトレンチゲート２０、及び接続用トレンチゲート６０とトレンチゲート３０の接続部は、略Ｔ字型となっている。
【０００８】
次に、縦形ＭＯＳ　ＦＥＴ１の形成方法の一例を図２〜図６を用いて説明する。図２〜図６は、図１に破線で示す（ａ）部を形成する過程を示す図である。
まず、図２に示すように、Ｎ＋型のシリコンからなる半導体基板（第１導電型の半導体基板）７０の上面に、Ｎ型のエピタキシャル層（低不純物濃度の第１導電型の第１の半導体層）８０を形成する。さらに、このエピタキシャル層８０上にＰ型のチャネル層（第２導電型の第２の半導体層）９０を形成する。そして、チャネル層９０の表層部に、ストライプ状にＮ＋型のソース領域１２、２２を形成する。この際、後で接続用トレンチゲート５０が形成される部分（例えば、図２に破線で示す（ｂ）部）には、ソース領域１２、２２は形成しない。
【０００９】
次に、図３に示すように、ストライプ状のソース領域１２、２２の中心線上の表面からチャネル層９０の一部を貫いてエピタキシャル層８０に達する深さの所定の幅の溝１０ａ、２０ａを形成する。また、溝１０ａと溝２０ａを接続する溝５０ａを形成する。溝１０ａ、２０ａの幅はソース領域１２、２２の幅よりも小さく、チャネル層９０の表層部には、溝１０ａで分割されたソース領域１２と、溝２０ａで分割されたソース領域２２が残るように構成する。また、例えば、溝５０ａの深さは、溝１０ａ、２０ａと同じであり、幅は、チャネル層９０の表層部にソース領域１２、２２を形成しなかった（ｂ）部よりも狭くなるように構成する。
【００１０】
次に、図４に示すように、ウェハＷの上面全域に酸化膜９５を形成する。これにより、図３に示す溝１０ａ、２０ａ、５０ａの内壁面を覆うようにゲート酸化膜が形成される。例えば、溝１０ａには図４に示すゲート酸化膜１１が、溝２０ａには図４に示すゲート酸化膜２１が形成される。また、溝５０ａにはゲート酸化膜５１（図示していない。）が形成される。そして、不純物（例えば、リン）がドープされた多結晶シリコン９１を、溝１０ａ、２０ａ、５０ａが埋まるまで堆積する。溝１０ａ、２０ａ、５０ａに堆積された多結晶シリコン９１は、ゲート電極Ｇとして用いる。多結晶シリコン９１の堆積については、詳細を後述する。
【００１１】
次に、図５に示すように、溝１０ａ、２０ａ、５０ａに堆積した多結晶シリコン９１のみを残すようにして、ウェハＷ上面に堆積した多結晶シリコン９１を除去する。
次に、図６に示すように、ウェハＷの上面全域に絶縁膜９２を形成した後、チャネル層９０上、及びソース領域１２、２２の両端から所定の幅に開孔部を設ける。絶縁膜９２は、ゲート酸化膜１１、２１、５１と同じ素材でもよいし、違う素材でもよい。
次に、全面にソース電極Ｓ（例えば、アルミニウムやアルミニウム・シリコンん合金）を蒸着する。更に、半導体基板７０の裏面にドレイン電極Ｄを形成する。このようにして、図１に示す縦形ＭＯＳ　ＦＥＴ１が形成される。
【００１２】
ここで、縦形ＭＯＳ　ＦＥＴ１の動作原理を説明する。
例えば、ソース電極Ｓを接地し、ドレイン電極Ｄ及びゲート電極Ｇに正の電圧を印加する（順バイヤス）。この際、ゲート電圧を上げていくと、チャネル層９０のゲート酸化膜１１、２１と対向する部分がＰ型からＮ型に反転して反転層となる。そして、ソース領域１２、２２からエピタキシャル層８０に電子の流れが生じる。これにより、エピタキシャル層（ドレイン領域）８０からソース領域１２、２２に電流が流れる。
【００１３】
次に、多結晶シリコン９１の堆積について、図７を参照して説明する。
本実施の形態では、図７のＦ’に示すように、溝２０ａと溝５０ａの接続部Ｊは、略Ｔ字型となっている。このため、溝２０ａと溝５０ａの接続部Ｊからすれば、開口部は三方（図７のＦ’において、上方、左方、下方））である。すなわち、一方（図７のＦ’において、右方）は、閉塞されている。このため、接続部Ｊ中心から開口部に逃げる堆積物が少なく、溝２０ａと溝５０ａに多結晶シリコン９１を堆積する際に、接続エリアＪの中心部Ｏ等にボイドができにくい。また、接続部Ｊの中心部Ｏ（接続部Ｊにおいて、トレンチゲートの角から等間隔の点）と溝２０ａ、５０ａの内壁との距離（ｙ）は、溝２０ａと溝５０ａの幅を（ｍ）とすると、
2004087520.tif 000003
である。（内壁から溝内の他の点までの距離は、ｍ／２以下である。）一方、図９のＣ’に示すように、接続部ｊが略十字型の場合は、接続部ｊの中心部Ｏ（接続部ｊにおいて、トレンチゲートの角から等間隔の点）と溝１２０ａ、１５０ａ、１６０ａの内壁との距離（ｙ）は、溝１２０ａと溝１５０ａの幅を（ｍ）とすると、
2004087520.tif 000004
このように、
2004087520.tif 000005
であるので、従来のように接続部が略十字型の場合よりも、中心部Ｏと内壁との距離が短くボイドができにくい。（但し、上記式は概略成立するということであり、厳密にはトレンチゲートの角は図７のＦ’、図９のＣ’のようなエッジにはならない。しかしながら、いずれにしても、接続部が略Ｔ字型の場合の方が略十字型の場合よりも、中心部Ｏと内壁との距離は短い。）
このように、トレンチゲートと接続用トレンチゲートとを略十字状態に交差させることなく、略Ｔ字型で接続する。このような接続用トレンチゲートを設けることにより、ゲートインピーダンスを減少させることができ、なおかつ、ゲート電極Ｇとして用いる多結晶シリコン９１を溝に堆積させる際にボイドが発生することを防止するので、信頼性が向上する。
【００１４】
本発明の半導体装置は、実施の形態で説明した構成、外観、接続、用途、動作等に限定されず、本発明の要旨を変更しない範囲で種々の変更、追加、削除が可能である。
本発明の半導体装置は、縦形ＭＯＳ　ＦＥＴにのみ適用されるものではなく、種々の半導体装置に適用することができる。例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）や接合型ＦＥＴに適用してもよい。
また、実施の形態では、第１導電型をＮ型、第２導電型をＰ型としたが、第１導電型をＰ型、第２導電型をＮ型としてもよい。
本発明は、図１に示すように、ストライプセルを用いて形成されたトレンチゲートの幅（ｍ）が１μｍ以下、もしくは、トレンチゲートの間隔（Ｌ）が５μｍ以下の場合に特に効果的である。
また、第１のトレンチゲート（例えば、図１に示す、トレンチゲート１０）と第２のトレンチゲート（例えば、トレンチゲート２０）を接続する第１の接続用トレンチゲート（例えば、接続用トレンチゲート５０）と、第２のトレンチゲートと第３のトレンチゲート（例えば、トレンチゲート３０）を接続する第２の接続用トレンチゲート（例えば、トレンチゲート６０）との距離を“ｘ”、第１のトレンチゲートと第２のトレンチゲートとの間隔、及び第２のトレンチゲートと第３のトレンチゲートとの間隔を“Ｌ”とすると、
（Ｌ／２）＜　ｘ　＜　Ｌ
という関係式が成立することが望ましい。
【００１５】
【発明の効果】
以上説明したように、請求項１及び２に記載の半導体装置によれば、埋め込みゲートを形成する半導体層にボイドが発生することを防止し、信頼性を向上させる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施の形態説明する上面図である。
【図２】縦型ＭＯＳ　ＦＥＴ１を形成する過程を示す図である。
【図３】縦型ＭＯＳ　ＦＥＴ１を形成する過程を示す図である。
【図４】縦型ＭＯＳ　ＦＥＴ１を形成する過程を示す図である。
【図５】縦型ＭＯＳ　ＦＥＴ１を形成する過程を示す図である。
【図６】縦型ＭＯＳ　ＦＥＴ１を形成する過程を示す図である。
【図７】溝２０ａ、５０ａに多結晶シリコン９１を堆積させる過程を示す図である。
【図８】従来の半導体装置の一実施の形態説明する上面図である。
【図９】従来の半導体装置の一実施の形態説明する上面図である。
【符号の説明】
１０、２０、３０　　　　トレンチゲート
１０ａ、２０ａ、５０ａ　溝
１１　　　　　　　　　　ゲート酸化膜
１２　　　　　　　　　　ソース領域
５０、６０　　　　　　　接続用トレンチゲート
７０　　　　　　　　　　半導体基板
８０　　　　　　　　　　エピタキシャル層
９０　　　　　　　　　　チャネル層
９１　　　　　　　　　　多結晶シリコン
９２　　　　　　　　　　絶縁膜
Ｄ　　　　　　　　　　　ドレイン電極
Ｇ　　　　　　　　　　　ゲート電極
Ｓ　　　　　　　　　　　ソース電極
【図１】
2004087520.tif 000006
【図２】
2004087520.tif 000007
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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