(57)【要約】【課題】集積回路メモリアレイにおいて、不連続サブアレイをリフレッシュするかまたはリフレッシュからマスクするために用いられるリフレッシュ回路を提供する。【解決手段】各々のマスクされたリフレッシュサイクルの開始時には、通常は無視されるアドレス入力が、どのサブアレイがリフレッシュされるべきで、どれがリフレッシュされるべきでないかを示すために評価される。電力は、どのサブアレイが各々の新しいリフレッシュサイクルにおいてリフレッシュされるかを決定する際の柔軟性により、節約される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
集積回路メモリをリフレッシュするための回路であって、
複数のメモリサブアレイと、
不連続なメモリサブアレイのリフレッシュを選択的にマスクするための手段とを含む、回路。
【請求項２】
後続のリフレッシュサイクルにおいて、異なる不連続なメモリアレイのリフレッシュをマスクするための手段をさらに含む、請求項１に記載の回路。
【請求項３】
集積回路メモリは、クロックされたＤＲＡＭ集積回路メモリを含む、請求項１に記載の回路。
【請求項４】
集積回路メモリは、同期ＤＲＡＭ集積回路メモリを含む、請求項１に記載の回路。
【請求項５】
複数のメモリサブアレイを含む集積回路メモリをリフレッシュするための方法であって、不連続なメモリサブアレイのリフレッシュを選択的にマスクするステップを含む、方法。
【請求項６】
後続のリフレッシュサイクルにおいて、異なる不連続なメモリアレイのリフレッシュをマスクするステップをさらに含む、請求項５に記載の方法。
【請求項７】
クロックされたＤＲＡＭ集積回路メモリをリフレッシュするステップをさらに含む、請求項５に記載の方法。
【請求項８】
同期ＤＲＡＭ集積回路メモリをリフレッシュするステップをさらに含む、請求項５に記載の方法。
【請求項９】
集積回路メモリのためのリフレッシュ回路であって、
複数のリフレッシュカウンタと、
リフレッシュカウンタのうち少なくとも１つに結合された増分論理回路と、
複数のリフレッシュカウンタに結合された複数の行入力ラッチと、
リフレッシュカウンタのうち少なくとも１つおよび行入力ラッチのうち少なくとも１つに結合された、制御信号およびクロック信号を受取るためのリフレッシュ制御回路と、
複数の行入力ラッチに結合された複数の出力ラッチと、
出力ラッチの出力を現在のリフレッシュカウンタデータと比較し、かつリフレッシュ一致信号を生成するための一致回路とを含む、リフレッシュ回路。
【請求項１０】
１６のメモリサブアレイに対応する１６のリフレッシュカウンタを含む、請求項９に記載のリフレッシュ回路。
【請求項１１】
１６の行入力ラッチを含む、請求項９に記載のリフレッシュ回路。
【請求項１２】
１６の出力ラッチを含む、請求項９に記載のリフレッシュ回路。
【請求項１３】
行入力ラッチのうち少なくとも１つは半サイクルラッチを含む、請求項９に記載のリフレッシュ回路。
【請求項１４】
出力ラッチのうち少なくとも１つは半サイクルラッチを含む、請求項９に記載のリフレッシュ回路。
【請求項１５】
リフレッシュ制御回路に結合された、制御信号およびクロック信号を受取るための入力ラッチをさらに含む、請求項９に記載のリフレッシュ回路。
【請求項１６】
入力ラッチは全サイクルラッチを含む、請求項１５に記載のリフレッシュ回路。
【請求項１７】
入力ラッチは制御信号を生成するための手段をさらに含む、請求項１５に記載のリフレッシュ回路。
【請求項１８】
一致回路および入力ラッチに結合された、リフレッシュマスク信号を生成するためのマスク回路をさらに含む、請求項１５に記載のリフレッシュ回路。
【請求項１９】
マスク回路に結合された出力回路をさらに含む、請求項１８に記載のリフレッシュ回路。
【請求項２０】
クロック信号および制御信号に加えてリフレッシュマスク信号を受取って、禁止／活性化リフレッシュ制御信号を生成するための出力回路をさらに含む、請求項１８に記載のリフレッシュ回路。
【発明の詳細な説明】
【０００１】
【発明の背景】
この発明は、一般的に集積回路メモリに関する。特に、この発明は、集積回路メモリにおけるメモリセルをリフレッシュするための回路および方法に関する。
【０００２】
集積回路ダイナミックメモリ（「ＤＲＡＭ」）の電力消費を減ずるための努力がなされてきた。必要とされる電力を減ずるために注目される一領域が、ＤＲＡＭにおけるメモリアレイのためのリフレッシュ回路にある。
【０００３】
図１には、ＤＲＡＭ集積回路のための、「標準の」（マスクなし）リフレッシュを実行する典型的なリフレッシュ制御回路のブロック図が示される。マスクなしのリフレッシュはまた、「セルフリフレッシュ」、「オートリフレッシュ」または「ＣＢＲ」リフレッシュ（ＣＡＳ  Ｂｅｆｏｒｅ  ＲＡＳ）としても公知である。図１に示されるリフレッシュ制御回路１０は、ＲＩＬＡＴＨブロック１８またはアドレスバッファ（Ｒｏｗ  Ｉｎｐｕｔ  Ｌａｔｃｈ）で構成される。各行アドレスは、非リフレッシュサイクルのための外部入力（図１に示されるＢＡＡ＜０＞，ＢＡＡ＜１＞，…，ＢＡＡ＜７＞）、またはリフレッシュサイクルのためのリフレッシュカウンタ入力（この図のＲＡＩＢ＜１１：０＞）のどちらかを用いる。行アドレス入力は、リフレッシュ制御回路（ＲＥＦＣＯＮ）１２によって生成されるＲＥＦＣＬＫ信号によって制御される。アドレスバッファ１８は、次いで、行アドレスを、当該技術において公知であるように行プリデコーダおよび行デコーダに出力する（図１のＢＡＡＢ＜０，１＞…ＲＡＢ＜７＞）。ＲＥＦＢＩＴ＜０＞、ＲＥＦＢＩＴ＜１＞およびＲＥＦＢＩＴ＜１１＞と明示されるブロック１６はリフレッシュカウンタである。リフレッシュカウンタ１６はＩＮＣ増分論理ブロック１４とインターフェイスしており、このＩＮＣ増分論理ブロック１４は、リフレッシュカウンタの現在の状態またはリフレッシュビットを監視し（ＢＡＡＩＮＣ＜０＞からＲＡＩＮＣ＜１１＞）、次のリフレッシュアドレスについてリフレッシュビットを増分するか否かを指示する情報（ＩＮＣ＜１：１１＞）を出力する。リフレッシュ制御回路（ＲＥＦＣＯＮ）１２は、プリチャージバー信号（ＰＲＥＢ）、リフレッシュバー信号（ＲＥＦＢ）およびクロック信号（ＭＣＬＫ）外部入力を用いて、リフレッシュカウンタブロックをＲＥＦＩＮＣＢ信号およびＲＥＦＯＵＴ信号で制御する。ＲＥＦＯＵＴ信号はまた、リフレッシュする際にチップを（図１に示されていない）ＡＣＴＬＡＴＣＨ回路を介して強制的にアクティブ状態にするのにも使用される。
【０００４】
リフレッシュ電力を減ずるために設計者たちが用いてきた１つの技術は、図１の回路で行われるように、アレイ全体をリフレッシュしないものである。代わりに、アレイの一部分のみを選択するリフレッシュサイクルの前に、アドレスをレジスタにロードする。たとえば、特定の適用例がその時点で用いているメモリアレイの最初の２分の１または４分の１だけがリフレッシュされる。この方法では、リフレッシュ電力の２分の１または４分の３を節約できる。この方策に伴う問題は、ＤＲＡＭのどの部分にリフレッシュが必要で、どの部分に必要ないのかを、コントローラが前もって知る必要がある点である。この方策に伴う別の問題は、メモリアレイ内のサブアレイをリフレッシュする際に柔軟性がほとんどないことである。典型的には、最上位アドレスを用いて、アレイの最初の２分の１、４分の１、８分の１または１６分の１を選択してリフレッシュする。アレイのアクティブな部分がアレイの最後の１６分の１にある場合、メモリアレイ全体がリフレッシュのためにアクティブでなければならず、電力が節約されない。
【０００５】
先行技術であるこのリフレッシュ技術は、典型的にはセルフリフレッシュモードに適用され、ＣＢＲまたはオートリフレッシュモードまたはサイクル（または標準のリフレッシュサイクル）には適用されない。
【０００６】
先行技術である上述のリフレッシュ技術においては、メモリのリフレッシュされるべき部分またはリフレッシュされない部分を、前もって知っていて、特別のモードレジスタセットコマンドサイクルでレジスタに記憶する必要がある。どのサブアレイをリフレッシュするか、およびどのサブアレイをリフレッシュからマスクするかについての選択に対しては柔軟性がほとんどない。先行技術では、リフレッシュからマスクされるアレイは連続である必要がある。すなわち、これらのマスクされるアレイは、元のアレイの２分の１、４分の１、８分の１などである。典型的には、アレイの、隣接した物理的および／または電気的なアドレス指定を有する２倍の部分がマスクされる。
【０００７】
したがって、所望されるのは、リフレッシュされるべきサブアレイについて前もって知っておく必要がなく、メモリにおいて不連続なサブアレイをリフレッシュする際にさらに柔軟性をもたらす、新規なリフレッシュ技術である。
【０００８】
【発明の概要】
この発明に従って、集積回路メモリにおいて不連続なサブアレイをリフレッシュするためのリフレッシュ回路および動作の方法が開示される。各マスクされたリフレッシュサイクルの起動時には、通常は無視されるアドレス入力が、どのサブアレイがリフレッシュされるべきで、どれがリフレッシュされるべきでないかを示すために評価される。ある特定の実現例においては、１６のアドレスが、１６のメモリサブアレイのどの組合せがリフレッシュされるべきかを調べるために監視される。リフレッシュカウンタにおいて次にリフレッシュされるべきサブアレイがブロックされるべきであるとアドレスが示す場合には、リフレッシュはない。現在のリフレッシュサイクルが内部でスキップされ、こうして電力が節約される。マスク／ノットマスクアドレスは新しいリフレッシュサイクル毎に変わり得、任意の順序で指定され得る。たとえば、ユーザが第３番目および第１６番目のサブアレイのみに記憶されたデータを有する場合、それら２つのサブアレイのみをリフレッシュするだけでよく、そのサイクルについてリフレッシュ電力の１６分の１４を節約できる。この特定の例において、上述の先行技術の方法では、メモリアレイ全体のリフレッシュが必要となり、電力を節約することはできない。
【０００９】
この発明に従って、リフレッシュ回路はクロックされたＤＲＡＭまたは同期ＤＲＡＭに関連して用いられる。リフレッシュ回路が、アドレス入力を補足しかつこれらアドレス入力をリフレッシュカウンタの現在の状態と比べるために用いることのできる２サイクルのレーテンシがある。この比較から、リフレッシュまたはマスクされたリフレッシュが行われる。２クロックサイクルのレーテンシにより、遅延が実際の内部リフレッシュの開始に加えられるが、リフレッシュ間のサイクル時間は増えない。
【００１０】
この特定の実現例は「標準の」リフレッシュサイクルに用いられるが、これをセルフリフレッシュモードに用いることもできる。
【００１１】
このように、既存のリフレッシュカウンタ回路ブロックに対して付加的なラッチング機能および比較論理を持たせることにより、この発明に従った新規のマスクリフレッシュ機能が生成される。
【００１２】
添付の図面に関連した好ましい実施例の以下の記載を参照することにより、この発明の上述および他の特徴および目的、ならびにこれらを達成する態様がより明らかとなり、この発明自体が最もよく理解されるであろう。
【００１３】
【代表的な実施例の説明】
図２には、この発明に従ったリフレッシュ回路２０のブロック図が示される。追加のラッチ２２および２９ならびに論理回路２４、２６および２８が、マスクされたリフレッシュ機能を生成するために先行技術のリフレッシュ回路のまわりに設けられている。「ＦＣＬＡＴ」で示されるラッチ２９は、ＲＥＦＭＢ外部信号を１クロックサイクルだけシフトして、ＲＥＦＭＢ２およびＲＥＦＭ２出力信号を生成する、全サイクルラッチである。各々が「ＲＡＭＬＡＴ」で示されるラッチ２２は半サイクルラッチであり、同様に半サイクルラッチである「ＲＩＬＡＴＨ」ラッチ１８（行入力ラッチまたは行アドレスバッファ）と各々結合される。こうして、ＲＡＭＬＡＴラッチの各々とＲＩＬＡＴＨラッチの各々との組合せにより、１つの全サイクルラッチが生成される。これにより、アドレスＲＡＭ＜０＞…ＲＡＭ＜１５＞に対する１つの全クロックサイクルを、現在リフレッシュカウンタにあるデータ（ＢＡＡ＜０，１＞およびＲＡ＜８，９＞に対するリフレッシュカウンタビットであるＲＡＩ＜３：０＞）と比較することが可能となり、ＲＦＭＡＴＣＨ論理回路２４を用いて一致があるかどうかを判定する。一致がある場合、１６の一致信号のうち１つがハイになり、これが、ＦＲＭＡＳＫ回路２６へのＲＥＦＭ２入力信号とともに、ＲＦＭＡＳＫ信号をハイにする。ＲＦＭＡＳＫ信号がハイになると、ＲＦＯＵＴＡＬ回路２８はＲＥＦＯＵＴＡＬ信号をローに保ち、（図２に示されない）ＡＣＴＬＡＴＣＨ回路においてアクティブなサイクルが生じるのを防ぐ。ＲＦＭＡＴＣＨ回路２４において一致が検出されない場合、ＲＦＭＡＳＫ信号はローにとどまり、ＲＥＦＯＵＴＡＬ信号がメモリにおいてアクティブサイクルを強制的に生じさせる。
【００１４】
図５、６および７では、先に記載されたＲＦＯＵＴＡＬ、ＲＦＭＡＳＫ、ＲＦＭＡＴＣＨ、ならびに論理回路２８、２６および２４がより詳細に示される。特定的に、Ｐチャネルトランジスタ、Ｎチャネルトランジスタおよびゲートレベルの概略的な実施例が、各々の論理回路について示される。これら回路の各々に対する特定的な実施例が示されるが、他の同等の論理および回路の実現例がこれらの回路の各々にとって可能であることが当業者には理解されるであろう。ＲＦＭＡＴＣＨ回路２４は、現在のカウンタアドレス、すなわちＣＲＡＩがマスキング要求ＲＡＭ＜ｉ＞と一致するかどうかを確かめる。ＲＦＭＡＳＫ回路２６はＲＦＭＡＴＣＨ回路すべての出力をチェックして一致があるかどうかを調べるが、これは、ＭＡＴＣＨ＜ｉ＞信号のうち１つがハイになることにより示される。ＲＥＦＯＵＴＡＬ回路２８は、ＲＦＭＡＳＫ回路２６の出力、すなわちＲＦＭＡＳＫ信号を用いて、ＲＦＭＡＳＫがハイである場合にリフレッシュサイクルが発生するのを防ぐ。
【００１５】
図１の先行技術のブロック図では、ＲＥＦＯＵＴ信号は２つの機能を実行した。すなわち、各ＲＥＦＢＩＴ回路１６に対する入力として、この信号は、リフレッシュカウンタにそれらの内容をＲＩＬＡＴＨ回路１８に出力させ、またこの信号は、ＡＣＴＬＡＴＣＨ回路におけるアクティブサイクルの起動を制御した。この発明では、これら２つの機能はＲＥＦＯＵＴ信号およびＲＥＦＯＵＴＡＬ信号を用いて分けられる。
【００１６】
図３では、４バンク、１６サブアレイのメモリアレイのためのＲＥＦＭＢマスクアドレスマッピングが示される。ＲＥＦＭＢ起動中のマスキングアドレス上の論理１により、ある特定のサブアレイ１〜１６に対するリフレッシュがマスクされる。ＲＥＦＭＢ起動中のマスキングアドレス上の論理０により、そのサブアレイに対するリフレッシュが可能化される。ＲＡ＜９：０＞、ＢＡＡ＜１，０＞、およびＢＡＷ＜１，０＞を含む１６のアドレスを用いて、リフレッシュされるべきまたはリフレッシュからマスクされるべき１６のサブアレイの任意の組合せを選択する。異なるアドレスが、ある特定の適用のために必要に応じて用いられてもよい。
【００１７】
図４では、この発明のマスクされたリフレッシュ動作のためのタイミング図が示される。示される信号は以下のとおりである。すなわち、ＣＬＫ、ＢＡＡ＜０：１＞／ＲＡ＜０：９＞；  ＡＣＴＢ；  ＢＡＰ＜０：１＞；  ＰＲＥＢ；  ＢＡＲ＜０：１＞／ＢＡＷ＜０：１＞；  ＲＥＡＤＢ；  Ｑ＜０：１２７＞；  ＣＡＲ＜０：４＞／ＣＡＷ＜０：４＞；  ＷＲＩＴＥＢ；  Ｄ＜０：１２７＞；およびＲＥＦＭＢである。これらの信号は、リフレッシュコマンド起動、リフレッシュの開始、プリチャージ、およびアクティブコマンドのオンセットを含むリフレッシュサイクル全体を通じて追跡される。
【００１８】
図４では、ＡＣＴＢ、ＲＥＡＤＢ、およびＷＲＩＴＥＢ信号がインアクティブ（論理ハイ）に保持される。Ｄ＜０：１２７＞信号はデータ入力を表わし、これはマスクされたリフレッシュ技術に対しては「ドントケア」である。ＢＡＡ＜０：１＞、ＲＡ＜０：９＞、ＢＡＲ＜０：１＞およびＢＡＷ＜０：１＞は実際のマスク入力である。
【００１９】
図８では、クロックされたＤＲＡＭまたは同期ＤＲＡＭメモリ回路４０の一部分のブロック図が示され、ここでは、図２のマスクされたリフレッシュ回路全体が単一のＲＥＦＢＬＫブロック２０として示される。ＲＥＦＢＬＫブロック２０は、先に記載されたＡＣＴＬＡＴＣＨブロック４２、プリデコーダブロック４４、センスアンプブロック４６、メモリサブアレイ４８、センスアンプ制御ブロック５０および行デコーダブロック５２を含むメモリ回路４０と関連して示される。ある特定の適用例のために、メモリバンクおよびサブアレイの数、メモリのサイズ、ワード線の数、ならびに行またはワード線アドレス、さらに他の特定の特徴が所望のとおり変更され得ることを当業者は認めるであろう。
【００２０】
ある特定の回路およびタイミングの実現例に関連してこの発明の原理を以上に記載してきたが、上述の記載は例示のためにのみなされたものであり、この発明の範囲を限定するものではないことが明確に理解されるべきである。特に、上述の開示の教示は当業者に対して他の変形を示唆することが認められる。このような変形は、それ自体が既に公知であり、かつここに既に記載された特徴の代わりに、またはそれに加えて用いることのできる他の特徴を含み得る。本願では請求項は特定の特徴の組合せについて作成されているが、この明細書における開示の範囲が、明示的または暗示的に開示されるいかなる新規の特徴もしくは特徴のいかなる新規な組合せ、または当業者にとって明らかであろうそのいかなる一般化または変形をも含み、それがいずれかの請求項において現在クレームされているのと同じ発明に関するか否か、およびそれがこの発明が直面するのと同様の技術的な問題のいずれかもしくはすべてを軽減するか否かにかかわらないことを理解すべきである。出願人は、この出願またはこれより発生する出願すべての審査手続において、そのような特徴および／またはそのような特徴の組合せに対して新しい請求項を作成する権利をこれにより留保する。
【図面の簡単な説明】
【図１】集積回路メモリのための、典型的な先行技術によるマスクされないリフレッシュ回路を示すブロック図である。
【図２】この発明に従った、集積回路メモリにおいて選択された不連続なサブアレイをリフレッシュするためのリフレッシュ回路を示すブロック図である。
【図３】図２の回路の制御の下でリフレッシュされる、４バンクおよび１６サブアレイに分けられた集積回路メモリアレイを示す図である。
【図４】この発明に従った、図２のリフレッシュ回路の動作において用いられるタイミング図である。
【図５】図２に示されるリフレッシュ出力ブロックの概略図である。
【図６】図２に示されるリフレッシュマスクブロックの概略図である。
【図７】図２に示されるリフレッシュ一致ブロックの概略図である。
【図８】図２のリフレッシュ回路全体が単一のブロックとして表わされる、メモリ回路の一部分を示すブロック図である。
【符号の説明】
１２  ＲＥＦＣＯＮリフレッシュ制御回路、１６  ＲＥＦＢＩＴリフレッシュカウンタ、１８  ＲＩＬＡＴＨ回路、２０  リフレッシュ回路、２２  ＲＡＭＬＡＴラッチ、２４  ＲＦＭＡＴＣＨ論理回路、２６  ＦＲＭＡＳＫ論理回路、２８  ＲＦＯＵＴＡＬ論理回路、２９  ＦＣＬＡＴラッチ、４０  メモリ回路、４２  ＡＣＴＬＡＴＣＨブロック、４４  プリデコーダブロック、４６  センスアンプブロック、４８  メモリサブアレイ、５０  センスアンプ制御ブロック、５２  行デコーダブロック。
【図１】
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【図２】
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【図３】
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【図４】
2004281024.tif 000006
【図５】
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【図６】
2004281024.tif 000008
【図７】
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【図８】
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