(57)【要約】【課題】絶縁膜の埋め込み性が高く高集積化に適切に対応することができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板の上方に強誘電体キャパシタを形成した後、強誘電体キャパシタを覆うＡｌ２Ｏ３膜を形成する。その後、Ａｌ２Ｏ３膜を覆う高密度プラズマ絶縁膜を、Ｏ２ガス及びＳｉＨ４ガスを用いて形成する。このとき、Ｏ２ガスの流量をＳｉＨ４ガスの流量の６乃至９倍とすると共に、半導体基板の温度を２８０℃乃至３２０℃とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆う保護膜と、
前記保護膜を覆う高密度プラズマ絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記保護膜は、酸化アルミニウムからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う保護膜を形成する工程と、
前記保護膜を覆う高密度プラズマ絶縁膜を、Ｏ２ガス及びＳｉＨ４ガスを用いて形成する工程と、
を有し、
前記高密度プラズマ絶縁膜を形成する工程において、前記Ｏ２ガスの流量を前記ＳｉＨ４ガスの流量の６乃至９倍とすることを特徴とする半導体装置の製造方法。
【請求項４】
前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を２８０℃乃至３２０℃とすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う保護膜を形成する工程と、
前記保護膜を覆う高密度プラズマ絶縁膜を、Ｏ２ガス及びＳｉＨ４ガスを用いて形成する工程と、
を有し、
前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を２８０℃乃至３２０℃とすることを特徴とする半導体装置の製造方法。
【請求項６】
前記保護膜として酸化アルミニウム膜を形成することを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記強誘電体キャパシタを形成する工程は、
下部電極の原料膜を形成する工程と、
前記原料膜上に、容量絶縁膜及び上部電極を形成する工程と、
前記上部電極及び容量絶縁膜を覆う第２の保護膜を形成する工程と、
前記第２の保護膜及び原料膜をパターニングすることにより、下部電極を形成する工程と、
を有することを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記高密度プラズマ絶縁膜に対して、Ｎ又はＯの少なくとも一方を含有するガスを用いてプラズマ処理を施す工程を有することを特徴とする請求項３乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記強誘電体キャパシタを形成する工程の前に、前記半導体基板の表面に、トランジスタを形成する工程を有し、
前記高密度プラズマ絶縁膜を形成する工程の後に、前記トランジスタと前記強誘電体キャパシタに設けられた一方の電極とを接続する工程と、
を有することを特徴とする請求項３乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体キャパシタを形成する工程の前に、
前記半導体基板の表面に、トランジスタを形成する工程と、
前記トランジスタと前記強誘電体キャパシタの下部電極とを接続するコンタクトプラグを形成する工程と、
を有することを特徴とする請求項３乃至８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリの一つとして、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられている。強誘電体メモリには、強誘電体キャパシタが設けられている。
【０００３】
強誘電体キャパシタ間及び配線間には、短絡の防止のために、一般的に絶縁膜が埋め込まれている。この絶縁膜としては、一般的にプラズマＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜が用いられている。また、プラズマＴＥＯＳ膜の成膜による損傷から強誘電体キャパシタを保護するために、強誘電体キャパシタを覆うアルミナ（Ａｌ２Ｏ３）膜が形成されている。
【０００４】
【特許文献１】
特開２００１−０４４３７５号公報
【特許文献２】
特開平６−２９０９８４号公報
【特許文献３】
特開平７−３３５８４０号公報
【０００５】
【発明が解決しようとする課題】
現在量産されている強誘電体メモリの強誘電体キャパシタの構造はプレーナ構造である。このため、セル面積が大きい。近時、高集積化の要請があり、セル面積をより小さくすることが必要とされている。セル面積を縮小する方法の一つとして、隣り合う強誘電体キャパシタ間の間隔を縮小することが挙げられる。この間隔が縮小されると、配線同士の間隔も縮小される。
【０００６】
しかしながら、従来の方法で強誘電体メモリを製造したのでは、高集積化に対応できなくなっている。これは、間隔の縮小に伴って、絶縁膜が設計どおりには埋め込まれなくなり、酸素等が混入したり、絶縁性が低下したりするためである。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであって、絶縁膜の埋め込み性が高く高集積化に適切に対応することができる半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明に係る第１の半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成する。次に、前記強誘電体キャパシタを覆う保護膜を形成する。その後、前記保護膜を覆う高密度プラズマ絶縁膜を、Ｏ２ガス及びＳｉＨ４ガスを用いて形成する。そして、前記高密度プラズマ絶縁膜を形成する際に、前記Ｏ２ガスの流量を前記ＳｉＨ４ガスの流量の６乃至９倍とする。
【００１０】
本発明に係る第２の半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成する。次に、前記強誘電体キャパシタを覆う保護膜を形成する。その後、前記保護膜を覆う高密度プラズマ絶縁膜を、Ｏ２ガス及びＳｉＨ４ガスを用いて形成する。そして、前記高密度プラズマ絶縁膜を形成する際に、前記半導体基板の温度を２８０℃乃至３２０℃とする。
【００１１】
【発明の実施の形態】
（本発明の基本原理）
先ず、本発明の基本原理について説明する。埋め込み性（カバレッジ）が高い絶縁膜の形成方法として、高密度プラズマ（ＨＤＰ）法がある。しかし、高密度プラズマ法を、強誘電体キャパシタを覆う絶縁膜にそのまま適用することはできない。これは、高密度プラズマ法では、成膜ガスとして、水素を含むＳｉＨ４が一般的に使用され、成膜ガスの分解によって水素原子が単独で存在するようになり、水素が強誘電体膜の特性を劣化させるためである。このような水素原子による強誘電体膜の特性の劣化は、保護膜が形成されていても防止されない。
【００１２】
このような状況において、本願発明者は、鋭意検討の結果、成膜条件としてガスの流量及び／又は温度を適切に調整することにより、高密度プラズマ法を用いても強誘電体膜の特性の劣化を回避できることを見出した。
【００１３】
ここで、本願発明者が実際に行った実験の結果について説明する。この実験では、先ず、半導体基板の上方に強誘電体キャパシタを形成した後、この強誘電体キャパシタを覆うＡｌ２Ｏ３膜を形成した。次に、半導体基板の温度（成膜温度）を３５０℃とし、高密度プラズマ法にてシリコン酸化膜を全面に形成した。成膜ガスとしては、Ｏ２及びＳｉＨ４の混合ガスを用いた。また、このとき、ＳｉＨ４ガスの流量に対するＯ２ガスの流量の比（以下、「流量比」という。）を、２．５、５．０、７．５、１０と変化させ、各流量比の下でシリコン酸化膜を形成した。そして、各試料について、強誘電体膜の特性（強誘電体キャパシタの性能）としてスイッチング電荷量Ｑｓｗを測定した。この結果を図１に示す。
【００１４】
図１に示すように、流量比が７．５のときに最良のキャパシタ性能が得られた。また、図１に示す傾向から、流量比が６乃至９程度であれば、良好なキャパシタ性能が得られると考えられる。
【００１５】
また、本願発明者は、流量比を７．５に固定し、半導体基板の温度（成膜温度）を、２５０℃、３００℃、３２５℃、３５０℃、３７５℃、３９０℃と変化させ、上述の実験と同様にして、シリコン酸化膜を形成した。そして、各試料について、強誘電体膜の特性としてスイッチング電荷量Ｑｓｗを測定した。また、参考例として、従来の方法と同様に、プラズマＴＥＯＳ膜を３９０℃で形成したときのスイッチング電荷量Ｑｓｗも測定した。この結果を図２に示す。
【００１６】
図２に示すように、成膜温度が３００℃のときに最良のキャパシタ性能が得られた。また、図２に示す傾向から、成膜温度が２８０℃乃至３２０℃程度であれば、プラズマＴＥＯＳ膜と同等の良好なキャパシタ性能が得られると考えられる。なお、前述のように、プラズマＴＥＯＳ膜では、高いキャパシタの性能が得られても、カバレッジが低い。
【００１７】
更に、本願発明者は、流量比を７．５に固定し、半導体基板の温度（成膜温度）を、２５０℃、３００℃、３２５℃、３５０℃、３７５℃、３９０℃と変化させ、上述の実験と同様にして、シリコン酸化膜を形成し、各試料について、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によってシリコン酸化膜中の水分量の評価を行った。この結果を図３に示す。
【００１８】
従来、成長温度が高いほど、膜中水分量が減少するといわれているが、図３に示すように、流量比を７．５とした場合には、３００℃程度の成長温度で、膜中水分量の減少は飽和している。即ち、流量比を７．５程度とした場合には、膜中水分量を減少させるためには、３００℃程度の成長温度で十分であり、それ以上成長温度を上げる必要はない。逆に成長温度を高くしすぎると、強誘電体膜が劣化する虞がある。
【００１９】
（本発明の実施形態）
次に、上述のような実験結果に基づいてなされた本発明の実施形態について説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図４乃至図８は、本発明の実施形態に係る半導体装置（強誘電体メモリ）の製造方法を工程順に示す断面図である。
【００２０】
本実施形態においては、先ず、図４（ａ）に示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８を形成する。シリコン酸窒化膜７は、シリコン酸化膜８を形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。
【００２１】
その後、シリコン酸化膜８上に下部電極膜９及び強誘電体膜１０を順次形成する。下部電極膜９は、例えばＴｉ膜及びその上に形成されたＰｔ膜から構成される。また、強誘電体膜１０は、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜空構成される。続いて、強誘電体膜１０の結晶化アニールを行う。次に、強誘電体膜１０上に上部電極膜を形成し、これをパターニングすることにより、上部電極１１を形成する。上部電極は、例えばＩｒＯｘ膜からなる。次いで、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。
【００２２】
その後、図４（ｂ）に示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜を形成する。続いて、剥がれ防止用の酸素アニールを行う。
【００２３】
次に、図４（ｃ）に示すように、第２の保護膜としてＡｌ２Ｏ３膜１２をスパッタ法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
【００２４】
その後、図５（ａ）に示すように、Ａｌ２Ｏ３膜１２及び下部電極膜９のパターニングを行うことにより、下部電極を形成する。続いて、剥がれ防止用の酸素アニールを行う。
【００２５】
次に、図５（ｂ）に示すように、保護膜としてＡｌ２Ｏ３膜１３をスパッタ法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
【００２６】
その後、図６（ａ）に示すように、例えばシリコン酸化膜からなる層間絶縁膜１４を高密度プラズマ法により全面に形成する。このときの条件としては、例えば、ＳｉＨ４の流量：５０ｓｃｃｍ、Ｏ２の流量：３７５ｓｃｃｍ、Ａｒの流量：３００ｓｃｃｍ、ＲＦパワー：３０００Ｗ、ＬＦパワー：５００Ｗ、成膜温度：３００℃とする。即ち、流量比を７．５とする。また、層間絶縁膜１４の厚さは、例えば１．５μｍ程度である。
【００２７】
続いて、図６（ｂ）に示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ２Ｏガスを用いたプラズマ処理を行う。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ２Ｏ３膜１３、シリコン酸化膜８及びシリコン酸窒化膜７に形成する。その後、スパッタ法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。
【００２８】
次に、図７（ａ）に示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。
【００２９】
次いで、図７（ｂ）に示すように、上部電極１１まで到達する孔及び下部電極（下部電極膜９）まで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ２Ｏ３膜１３及びＡｌ２Ｏ３膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。
【００３０】
その後、図８（ａ）に示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。続いて、上部電極１１の表面の一部、下部電極（下部電極膜９）の表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１又は下部電極とをＡｌ配線１７で互いに接続する。
【００３１】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００３２】
なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、ＭＯＳＦＥＴ等のトランジスタに接続されたＷプラグ等のコンタクトプラグは、強誘電体キャパシタの下部電極に接続される。
【００３３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３４】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆う保護膜と、
前記保護膜を覆う高密度プラズマ絶縁膜と、
を有することを特徴とする半導体装置。
【００３５】
（付記２）  前記保護膜は、少なくとも前記強誘電体キャパシタ上において、２以上の膜からなる積層構造を備えていることを特徴とする付記１に記載の半導体装置。
【００３６】
（付記３）  前記半導体基板の表面に形成され、前記強誘電体キャパシタに設けられた一方の電極に接続されたトランジスタを有することを特徴とする付記１又は２に記載の半導体装置。
【００３７】
（付記４）  前記保護膜は、酸化アルミニウムからなることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００３８】
（付記５）  半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う保護膜を形成する工程と、
前記保護膜を覆う高密度プラズマ絶縁膜を、Ｏ２ガス及びＳｉＨ４ガスを用いて形成する工程と、
を有し、
前記高密度プラズマ絶縁膜を形成する工程において、前記Ｏ２ガスの流量を前記ＳｉＨ４ガスの流量の６乃至９倍とすることを特徴とする半導体装置の製造方法。
【００３９】
（付記６）  前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を２８０℃乃至３２０℃とすることを特徴とする付記５に記載の半導体装置の製造方法。
【００４０】
（付記７）  半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う保護膜を形成する工程と、
前記保護膜を覆う高密度プラズマ絶縁膜を、Ｏ２ガス及びＳｉＨ４ガスを用いて形成する工程と、
を有し、
前記高密度プラズマ絶縁膜を形成する工程において、前記半導体基板の温度を２８０℃乃至３２０℃とすることを特徴とする半導体装置の製造方法。
【００４１】
（付記８）  前記保護膜として酸化アルミニウム膜を形成することを特徴とする付記５乃至７のいずれか１項に記載の半導体装置の製造方法。
【００４２】
（付記９）  前記強誘電体キャパシタを形成する工程は、
下部電極の原料膜を形成する工程と、
前記原料膜上に、容量絶縁膜及び上部電極を形成する工程と、
前記上部電極及び容量絶縁膜を覆う第２の保護膜を形成する工程と、
前記第２の保護膜及び原料膜をパターニングすることにより、下部電極を形成する工程と、
を有することを特徴とする付記５乃至８のいずれか１項に記載の半導体装置の製造方法。
【００４３】
（付記１０）  前記高密度プラズマ絶縁膜に対して、Ｎ又はＯの少なくとも一方を含有するガスを用いてプラズマ処理を施す工程を有することを特徴とする付記５乃至９のいずれか１項に記載の半導体装置の製造方法。
【００４４】
（付記１１）  前記強誘電体キャパシタを形成する工程の前に、前記半導体基板の表面に、トランジスタを形成する工程を有し、
前記高密度プラズマ絶縁膜を形成する工程の後に、前記トランジスタと前記強誘電体キャパシタに設けられた一方の電極とを接続する工程と、
を有することを特徴とする付記５乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００４５】
（付記１２）  前記強誘電体キャパシタを形成する工程の前に、
前記半導体基板の表面に、トランジスタを形成する工程と、
前記トランジスタと前記強誘電体キャパシタの下部電極とを接続するコンタクトプラグを形成する工程と、
を有することを特徴とする付記５乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００４６】
【発明の効果】
以上詳述したように、本発明によれば、絶縁膜の埋め込み性が高く高集積化に適切に対応することができる。また、半導体装置の製造に当たっては、強誘電体膜の損傷が極めて低いため、高い特性の強誘電体キャパシタを得ることができ、これをメモリに適用すれば、高い特性の強誘電体メモリを得ることができる。
【図面の簡単な説明】
【図１】流量比とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。
【図２】温度とスイッチング電荷量Ｑｓｗとの関係を示すグラフである。
【図３】ＴＤＳ分析の結果を示すグラフである。
【図４】本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図５】図４に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図７】図６に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図８】図７に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【符号の説明】
１：半導体基板
２：素子分離絶縁膜
３：ゲート絶縁膜
４：ゲート電極
５：シリサイド層
６：サイドウォール
７：シリコン酸窒化膜
８：シリコン酸化膜
９：下部電極膜
１０：ＰＺＴ膜
１１：上部電極
１２、１３：Ａｌ２Ｏ３膜
１４：層間絶縁膜
１５：Ｗプラグ
１６：ＳｉＯＮ膜
１７：Ａｌ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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