(57)【要約】【課題】半導体装置の各製造工程に適したマーク設計をより効率的に行う。【解決手段】複数種のマークについてのパターン情報を含むマークデータと、各製造工程の条件情報を含むプロセスデータとが少なくとも格納する記憶装置と、プロセスデータをもとに、特定した製造工程で形成される、パターニング前の基板構造をシミュレーションする第１のプロセスシミュレータと、シミュレーションされた基板構造、およびプロセスデータをもとに、特定製造工程で形成される、パターニング後の特定したマークの加工形状をシミュレーションする第２のプロセスシミュレータと、シミュレーションされたマークの加工形状から得られる、一次元もしくは二次元の検出信号波形をシミュレーションする信号波形シミュレータと、シミュレーションされた信号波形に基づき、特定した製造工程に対するマークの適性を評価する信号評価手段とを有する、マーク設計システムを提供する。【選択図】　　　図１
2004077550.tif 000002
【特許請求の範囲】
【請求項１】
複数種のマークについてのパターン情報を含むマークデータと、各製造工程の条件情報を含むプロセスデータとを少なくとも格納する記憶装置と、
前記プロセスデータをもとに、特定した製造工程で形成される、パターニング前の基板構造をシミュレーションする第１のプロセスシミュレータと、
該シミュレーションされた基板構造、および前記プロセスデータをもとに、前記製造工程で形成される、パターニング後の特定したマークの加工形状をシミュレーションする第２のプロセスシミュレータと、
該シミュレーションされたマークの加工形状から得られる、マークの検出信号波形をシミュレーションする信号波形シミュレータと、
該シミュレーションされた検出信号波形に基づき、該特定した製造工程に対するマークの適性を評価する信号評価手段とを有することを特徴とするマーク設計システム。
【請求項２】
前記記憶装置は、リソグラフィ条件情報を含むリソグラフィデータをも格納し、
さらに、該シミュレーションされた基板構造と、前記リソグラフィデータに基づき、レジストパターン形状をシミュレーションするリソグラフィシミュレータとを有し、
前記第２のプロセスシミュレータは、該シミュレーションされた基板構造、および前記プロセスデータに加え、該シミュレーションされたレジストパターン形状に基づき、パターニング後の特定したマークの加工形状をシミュレーションすることを特徴とする請求項１に記載のマーク設計システム。
【請求項３】
さらに、シミュレーションされた検出信号波形を格納する補助記憶手段を有し、
前記信号評価手段は、前記補助記憶手段より前記特定の製造工程に対する複数のマークの検出信号波形を読み出し、各波形を評価し、最適なものからマークに対し優先順位をつけるマーク判定機能を有することを特徴とする請求項１又は２に記載のマーク設計システム。
【請求項４】
前記記憶装置は、どのマークがどの製造工程で使用されたかを示す実績データを格納することを特徴とする請求項１〜３のいずれか１項に記載のマーク設計システム。
【請求項５】
前記実績データを参照して、前記特定した製造工程に対し使用を検討すべき１または複数のマークを特定する手段を有することを特徴とする請求項１〜４のいずれか１項に記載のマーク設計システム。
【請求項６】
前記第１および第２のプロセスシミュレータ、信号波形シミュレータ、信号評価手段は、同一プラットホームを有することを特徴とする請求項１〜５のいずれか１項に記載のマーク設計システム。
【請求項７】
前記第１および第２のプロセスシミュレータは、プロセス変動による誤差要因を考慮し、シミュレーションを行うことを特徴とする請求項１〜６のいずれか１項に記載のマーク設計システム。
【請求項８】
前記信号評価手段は、信号ピーク強度、信号強度のコントラスト、信号波形形状の対称性の少なくともいずれかを評価項目として使用することを特徴とする請求項１〜７のいずれか１項に記載のマーク設計システム。
【請求項９】
前記リソグラフィシミュレータは、光リソグラフィシミュレータもしくは、電子ビームリソグラフィシミュレータであることを特徴とする請求項２〜８のいずれか１項に記載のマーク設計システム。
【請求項１０】
対象とする製造工程を特定するステップと、
特定した製造工程に対し、推奨する１または　複数のマークを選択するステップと、
記憶装置内に記憶されている、マークのパターン情報を含むマークデータ、および製造工程の条件情報を含むプロセスデータから、該選択した複数のマークについてのマークデータおよび特定した製造工程についてのプロセスデータを読み出すステップと、
該読み出したプロセスデータをもとに、該特定した製造工程で形成されるパターニング前の基板構造をシミュレーションするステップと、
シミュレーションされた基板構造、および該読み出したプロセスデータに基づき、該特定した製造工程で基板上に形成される、パターニング後の各マーク加工形状をシミュレーションするステップと、
該シミュレーションされた各マーク形状から得られる検出信号波形をシミュレーションするステップと、
該シミュレーションされた検出信号波形に基づき、該特定した製造工程に対する各マークの適性を評価するステップと、
前記選択した１または　複数のマークに該特定した製造工程に最適なものから優先順位をつけるステップとを有することを特徴とするマーク設計方法。
【請求項１１】
さらに、前記記憶装置に予め記憶されている、リソグラフィ条件情報を含むリソグラフィデータから、該特定した製造工程に対応するリソグラフィデータを読み出すステップと、
該シミュレーションされた基板構造と、該読み出したリソグラフィデータに基づき、レジストパターン形状をシミュレーションするステップとを有し、
前記マークの加工形状をシミュレーションするステップは、該シミュレーションされた基板構造、および前記プロセスデータに加え、該シミュレーションされたレジストパターン形状に基づき、パターニング後の特定したマークの加工形状をシミュレーションすることを特徴とする請求項１０に記載のマーク設計方法。
【請求項１２】
前記推奨する１または複数　のマークの選択は、
予め、記憶装置に記憶された過去の実績データに基づき、選択されることを特徴とする請求項１０または１１に記載のマーク設計方法。
【請求項１３】
さらに、
得られた、特定の製造工程で使用すべきマークの優先順位を参照し、使用すべき１または複数の　マーク候補を選択するステップと、
予め記憶装置に記憶されている、特定の製造工程における前記マーク候補の配置規則データを読み出すステップと、
前記配置規則データに基づき、前記マーク候補を当該特定の製造工程用のマスクもしくはウエハ上にマークを配置するステップとを有する請求項１０または１１に記載のマーク設計方法。
【請求項１４】
半導体装置を構成する複数層の各形成工程について、以下の（ａ）〜（ｃ）の各ステップを有し：
（ａ）請求項１０または１２のマーク設計方法により得られた、特定の製造工程で使用すべきマークの優先順位を参照し、使用すべき１または複数の　マーク候補を選択するステップ、
（ｂ）予め記憶装置に記憶されている、前記１または複数のマーク候補の配置規則データを取得するステップ、
（ｃ）前記配置規則データに基づき、マークを当該特定の製造工程用のマスクまたはウエハ上にマークを配置するステップ、
さらに、各層間でのマークの配置の矛盾の有無を判定し、矛盾がある場合に、配置規則を修正し、再度各層について、前記（ａ）〜（ｃ）のステップを繰り返し、マークの再配置を行うことを特徴とするマーク設計方法。
【請求項１５】
さらに、前記（ａ）〜（ｃ）の各ステップを終了後、
マーク配置領域の不足の有無を判定し、　不足がある場合に、マークの使用優先順位が低位の少なくともいずれかのマークをマーク候補から削除し、　再度前記（ａ）〜（ｃ）のステップを繰り返し、マークの再配置を行うことを特徴とする請求項１４に記載のマーク設計方法。
【請求項１６】
コンピュータに、
対象とする製造工程を特定するステップと、
特定した製造工程に対し、推奨する１または複数のマークを選択するステップと、
記憶装置内に記憶されている、マークのパターン情報を含むマークデータ、および製造工程の条件情報を含むプロセスデータから、選択した１または複数のマークについてのマークデータおよび特定した製造工程についてのプロセスデータを読み出すステップと、
前記読み出したプロセスデータをもとに、特定した製造工程で形成されるパターニング前の基板構造をシミュレーションするステップと、
該シミュレーションされた基板構造、および該読み出したプロセスデータに基づき、特定した製造工程により基板上に形成される、パターニング後の各マーク加工形状をシミュレーションするステップと、
該シミュレーションされた各マーク形状から得られる検出信号波形をシミュレーションするステップと、
該シミュレーションされた検出信号波形に基づき、該特定した製造工程に対する各マークの適性を評価するステップと、
最適なものからマークに対し優先順位をつけるステップとを実行させるためのマーク設計プログラム。
【請求項１７】
さらに、
コンピュータに、
前記記憶装置に予め記憶されている、リソグラフィ条件情報を含むリソグラフィデータから、該特定した製造工程に対応するリソグラフィデータを読み出すステップと、
該シミュレーションされた基板構造と、該読み出したリソグラフィデータに基づき、レジストパターン形状をシミュレーションするステップとを実行させ、
前記マークの加工形状をシミュレーションするステップは、該シミュレーションされた基板構造、および前記プロセスデータに加え、該シミュレーションされたレジストパターン形状に基づき、パターニング後の特定したマークの加工形状をシミュレーションさせるものであることを特徴とする請求項１６に記載のマーク設計プログラム。
【請求項１８】
請求項１０〜１５のいずれかに記載されたマーク設計方法を用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に製造工程に用いられる各種アライメントマークの配置や形状の設計方法とそのシステムに関するものである。
【０００２】
【従来の技術】
半導体集積回路は多層構造を有し、その製造過程では、数十回ものリソグラフィ工程を経る必要がある。リソグラフィ工程では、下層のデバイスパターンと上層のデバイスパターンを正確に重ね合わせるため、アライメントマークを用いて、露光時のマスクの位置決めが行われる。また、各層間での重ね合わせずれ検査では、アライメントマークとは別の誤差測定用のマークが用いられている。さらに、リソグラフィ工程以外にも、検査装置や修正装置用の位置合わせのためのマークも使用されている。このように、半導体装置の各製造工程では、それぞれの工程に応じた各種のマークが用いられている。また、これらのマークはマスク上のデバイスパターンが形成されない領域に配置する必要があり、その配置については設計者に任されている。
【０００３】
【発明が解決しようとする課題】
アライメントマークについては、露光装置メーカ等から特定の形状、サイズのアライメントマークの使用が推奨されており、多くの半導体メーカはこれらの推奨されたアライメントマークを主に使用してきた。しかし、実際には、リソグラフィの対象となる基板構造やプロセス条件、あるいは形成するデバイスパターン密度等の影響を受けるため、これらのアライメントマークが必ずしもその製造工程に適していない場合が多い。そこで、各製造工程の担当者がそれぞれ、アライメントマークを適宜変形して、使用している現状である。
【０００４】
しかし、ＬＳＩパターンの高密度化が進み、重ね合わせに関しても高い精度が必要になってきたため、使用するマークについて、プロセス条件の影響等を考慮し、最適なものを選択する必要性がより高まっている。
【０００５】
そこで、たとえば特定のニ層間の重ね合わせについてのアライメントマークについては、位置合わせ用マークや重ね合わせ誤差測定用マークを予め多数の種類用意しておき、実際の半導体プロセスを経た後に、最もそのプロセスに適したマークを選択するという作業が行われるようになってきた。マークの形状や寸法の違いにより、マークの検出精度や測定精度が変化するためである。
【０００６】
しかし、このように、ウエハ上に多数のマークを配置する場合、マークを配置可能な領域の中で、重ね合わせ調整すべき層が増えてくると、前後のプロセスでマーク配置に矛盾の無いようにすることがＬＳＩ設計者にとって設計上の負担となってきている。
【０００７】
また、マークの種類や数が多くなると、マークの配置できる領域が限られているため、配置すべきマークの全てをウエハ上に配置することが不可能になる場合もある。
【０００８】
更に、最適なマークをマーク検出信号のコントラスト等により選択しようとする場合、検出信号のシミュレーションをすることがある。しかし、多くの場合、プロセスを実際に行い、問題が起きたマークについてのみシミュレーションして、マーク形状の再設計を図っているが、再設計に要する費用が大きな負担となっている。
【０００９】
そこで、本発明のマーク設計システム、マーク設計方法、およびマーク設計プログラムは、プロセスを実際に経ることなく、事前にマーク設計に関するシミュレーションを行い、効率よく、各製造工程に最適なマークを提供することを目的とする。また、本発明の半導体製造方法は、上記マーク設計方法を用いて、より精度が高く、コストの削減が可能な半導体製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のマーク設計システムの特徴は、複数種のマークについてのパターン情報を含むマークデータと、各製造工程の条件情報を含むプロセスデータとを少なくとも格納する記憶装置と、上記プロセスデータをもとに、特定した製造工程で形成される、パターニング前の基板構造をシミュレーションする第１のプロセスシミュレータと、シミュレーションされた基板構造および上記プロセスデータをもとに、特定した製造工程で形成されるパターニング後の特定したマークの加工形状をシミュレーションする第２のプロセスシミュレータと、
シミュレーションされたマークの加工形状から得られる、該マークの検出信号波形をシミュレーションする信号波形シミュレータと、シミュレーションされた検出信号波形に基づき、特定した製造工程に対するマークの適性を評価する信号評価手段とを有することである。
【００１１】
上記本発明のマーク設計システムの特徴によれば、予め、記憶装置に記憶されたマークデータ、およびプロセスデータに基づき、特定したマークを使用した場合に得られるマークの検出信号波形をシミュレーションにより求めることができる。こうして得られた検出信号波形から、上記マークの良否を判定できるため、実際のプロセスを経ることなく、設計段階で、シミュレーションにより、特定した製造工程に対する、上記マークの使用の適否を判断できる。
【００１２】
なお、ここで、マークデータとは、マークの形状、サイズ、マークの推奨使用工程、マークの配置規則等の情報を含むマークに関する種々のデータをいう。また、プロセスデータとは、工程ごとに、工程名、成膜種、成膜方法、膜厚、プロセス誤差、あるいは、エッチング方法、エッチング雰囲気等の情報を含むデータをいう。
【００１３】
また、上記本発明のマーク設計システムにおいて、　記憶装置に、リソグラフィ条件情報を含むリソグラフィデータを格納し、さらに、シミュレーションされた基板構造と、リソグラフィデータに基づき、レジストパターン形状をシミュレーションするリソグラフィシミュレータとを有し、上記第２のプロセスシミュレーションが、シミュレーションされた基板構造、およびプロセスデータに加え、シミュレーションされたレジストパターン形状に基づき、パターニング後の特定したマークの加工形状をシミュレーションするものであってもよい。
【００１４】
この場合は、基板構造やプロセスの影響を受けるレジストパターンについても、設計段階で、これらの条件を考慮したレジストパターンをシミュレーションし、さらにこのシミュレーションしたレジストパターンの影響を考慮してマークの加工形状をシミュレーションするため、現実のプロセスで得られるマーク形状により近い、精度の高いシミュレーションを行うことができる。従って、より正確なマークの評価を行うことができる。
【００１５】
さらに、上記本発明のマーク設計システムにおいて、さらに、シミュレーションされた検出信号波形を格納する補助記憶手段を有し、上記信号評価手段が、この補助記憶手段より特定の製造工程に対する複数のマークについての検出信号波形を読み出し、各波形を評価し、最適なものからマークに対し優先順位をつけるマーク判定機能を有するものであってもよい。
【００１６】
この場合は、特定の製造工程に対する複数のマークの使用について、優先順位を付けることができる。
【００１７】
本発明の第１のマーク設計方法の特徴は、対象とする製造工程を特定するステップと、特定した対象工程に対し、推奨する１または複数のマークを選択するステップと、記憶装置内に記憶されている、マークのパターン情報を含むマークデータ、および製造工程の条件情報を含むプロセスデータから、選択した１または複数のマークについてのマークデータおよび特定した製造工程についてのプロセスデータを読み出すステップと、読み出したプロセスデータをもとに、特定した製造工程で形成されるパターニング前の基板構造をシミュレーションするステップと、シミュレーションされた基板構造、および読み出したプロセスデータに基づき、特定した製造工程により基板上に形成される、パターニング後の各マーク加工形状をシミュレーションするステップと、該シミュレーションされた各マーク形状から得られる検出信号波形をシミュレーションするステップと、該シミュレーションされた検出信号波形に基づき、特定した製造工程に対する各マークの適性を評価するステップと、上記選択した１または複数のマークに対し、該特定した工程に対し最適なものから優先順位をつけるステップとを有することである。
【００１８】
上記本発明の第１のマーク設計方法によれば、予め、記憶装置に記憶されたマークデータ、およびプロセスデータに基づき、実際のプロセスを行うことなく、各マークを使用した場合に得られる検出信号波形をシミュレーションにより求めることができる。こうして得られた検出信号波形から、マークの良否を判定し、１または複数のマークからその製造工程に対する優先順位を求めることができる。
【００１９】
また、本発明の第１のマーク設計方法において、さらに、上記記憶装置に予め記憶されている、リソグラフィ条件情報を含むリソグラフィデータから、該特定した製造工程に対応するリソグラフィデータを読み出すステップと、該シミュレーションされた基板構造と、該読み出したリソグラフィデータに基づき、レジストパターン形状をシミュレーションするステップとを有してもよい。そして、上記マークの加工形状をシミュレーションするステップが、該シミュレーションされた基板構造、およびプロセスデータに加え、シミュレーションされたレジストパターン形状に基づき、パターニング後の特定したマークの加工形状をシミュレーションするものであってもよい。
【００２０】
上記場合は、基板構造を基にレジストパターン形状をシミュレーションで求めるので、プロセス条件や基板構造条件により生じるレジストパターンの変動を考慮し、より正確なマークの加工形状を求めることができる。従って、より実際のプロセスに即した、精度の高いシミュレーションを行うことができる。
【００２１】
さらに、上記本発明の第１のマーク設計方法において、特定の製造工程で使用すべきマークの優先順位を得た後、これを参照し、使用すべき１または複数の　マーク候補を選択するステップと、予め記憶装置に記憶されている、特定の製造工程における上記マーク候補の配置規則データを読み出すステップと、上記配置規則データに基づき、マーク候補を当該特定の製造工程用のマスクもしくはウエハ上にマークを配置するステップとを有してもよい。
【００２２】
上記場合は、特定の製造工程に適したマークから、選択したマークのみをマスクもしくはウエハ上に配置することができる。
【００２３】
また、本発明の第２のマーク設計方法の特徴は、半導体装置を構成する複数層の各形成工程について、以下の（ａ）〜（ｃ）の各ステップを有し：
（ａ）上記本発明の第１のマーク設計方法により、得られた、特定の製造工程で使用すべきマークの優先順位を参照し、使用すべき１または複数の　マーク候補を選択するステップ、
（ｂ）予め記憶装置に記憶されている、複数のマーク候補の配置規則データを取得するステップ、
（ｃ）配置規則データに基づき、マークを当該特定の製造工程用のマスク上にマークを配置するステップ、
さらに、各層間でのマークの配置の矛盾の有無を判定し、矛盾がある場合に、配置規則を修正し、再度各層について、上記（ａ）〜（ｃ）のステップを繰り返し、マークの再配置を行うことである。
【００２４】
上記本発明の第２のマーク設計方法によれば、上記第１のマーク設計方法で得られたマークの優先順位を参照し、工程ごとに、適したマークを予め選択した上で配置を行うので無駄なマークを配置する必要がなく、しかも複数の層間で、矛盾のないマーク配置を提供できる。
【００２５】
また、上記本発明の第２のマーク設計方法において、さらに、上記（ａ）〜（ｃ）のステップを終了した後、マーク配置領域の不足の有無を判定し、　不足がある場合に、マークの使用優先順位が低位のマークをマーク候補から削除し、　再度上記（ａ）〜（ｃ）のステップを繰り返し、マークの再配置を行ってもよい。
【００２６】
上記場合は、マークの優先順位を参照して、マーク配置領域の不足がある場合は、優先順位が低位なマークを削除するため、最適なマークを犠牲にすることなく、効率良くマーク配置の調整を行うことができる。
【００２７】
本発明のマーク設計プログラムの特徴は、コンピュータに、対象とする製造工程を特定するステップと、特定した製造工程に対し、推奨する１または複数のマークを選択するステップと、記憶装置内に記憶されている、マークのパターン情報を含むマークデータ、および製造工程の条件情報を含むプロセスデータから、選択した複数のマークについてのマークデータおよび特定した製造工程についてのプロセスデータを読み出すステップと、読み出したプロセスデータをもとに、対象工程で形成されるパターニング前の基板構造をシミュレーションするステップと、シミュレーションされた基板構造、および読み出したプロセスデータに基づき、対象工程により基板上に形成される、パターニング後の各マーク加工形状をシミュレーションするステップと、該シミュレーションされた各マーク形状から得られる検出信号波形をシミュレーションするステップと、該シミュレーションされた検出信号波形に基づき、特定した製造工程に対する各マークの適性を評価するステップと、最適なものからマークに対し優先順位をつけるステップとを実行させることである。
【００２８】
上記本発明のマーク設計プログラムによれば、予め、記憶装置に記憶されたマークデータ、およびプロセスデータに基づき、実際のプロセスを行うことなく、各マークを使用した場合に得られるマーク検出信号波形をシミュレーションにより求めることができる。こうして得られた検出信号波形から、マークの良否を判定し、複数のマークからその製造工程に対する優先順位を求めることができる。
【００２９】
さらに、上記本発明のマーク設計プログラムにおいて、コンピュータに、記憶装置に予め記憶されている、リソグラフィ条件情報を含むリソグラフィデータから、該特定した製造工程に対応するリソグラフィデータを読み出すステップと、該シミュレーションされた基板構造と、該読み出したリソグラフィデータに基づき、レジストパターン形状をシミュレーションするステップとを実行させ、マークの加工形状をシミュレーションするステップは、該シミュレーションされた基板構造、およびプロセスデータに加え、シミュレーションされたレジストパターン形状に基づき、パターニング後の特定したマークの加工形状をシミュレーションさせるものであってもよい。
【００３０】
上記場合は、基板構造を基にレジストパターン形状をシミュレーションで求めるので、プロセス条件や基板構造条件により生じるレジストパターンの変動を考慮し、より正確にマークの加工形状を求めることができる。従って、より実際のプロセスに即した精度の高いシミュレーションを行うことができる。
【００３１】
本発明の半導体装置の製造方法の特徴は、上記本発明のマーク設計方法を用いて設計されたマークを使用することである。
【００３２】
本発明の半導体装置の製造方法によれば、各工程に適したマークを使用できるのでデバイスパターン精度をさらに向上させることが可能であり、しかもマークの再設計を事前に回避することが可能である。
【００３３】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態に係るマーク設計システムおよびマーク設計方法は、半導体製造装置の各工程で使用されるマスクの露光領域内に入れるべきマークを選定するものである。その特徴は、予め各種マーク、プロセス等のデータを記憶しておき、これらのデータに基づき、基板に形成されるマーク加工形状、さらにこのマークから得られる検出信号波形をシミュレーションにより求め、各工程に適したマークを決定することである。従来、試行錯誤で、工程ごと、担当者ごとにばらばらに行われていたマーク選定の手順を統一し、再設計等を不要にし、半導体装置の製造工程の効率化を図ることができる。
【００３４】
以下、図面を参照しながら、本発明の第１の実施の形態について説明する。
【００３５】
図１は、本発明の第１の実施の形態に係るマーク設計システムの概略構成を示す図である。本システムは、基本的には各種データベースを保存する記憶装置１０と、これらのデータベースを基礎に、各種シミュレーションを行うＣＰＵ２０と、入力装置３０および表示装置４０とを備える。
【００３６】
記憶装置１０には、少なくともマークデータ１１、プロセスデータ１２が格納されており、好ましくは、さらにリソグラフィデータ１３、その他の物性データ等１４および実績データ１５が格納されている。
【００３７】
図２（ａ）〜（ｃ）は、記憶装置１０に格納されている各種データベースの具体例を示すものである。マークデータ１１としては、図２（ａ）に示すように、各マークごとにマークパターン（形状）、マークサイズ、推奨使用工程、マーク配置規則等のデータが格納されている。ここで、推奨使用工程とは、当該マークがどの工程の使用に適しているかを示すデータである。なお、マークパターンについては、マークテンプレートとして蓄積することが好ましい。
【００３８】
図３（ａ）〜図３（ｅ）に、マークデータとして格納されるマークパターンの一例を示す。図３（ａ）に示すような、例えば幅Ｌ６μｍ、ピッチＰ１２μｍの基本的な矩形パターン１、図３（ｂ）に示す枠状の矩形パターン２、図３（ｃ）に示すストライプパターン３、図３（ｄ）に示す、デバイス微細パターンと同一パターン、図３（ｅ）に示す微細ラインパターン等、工程や使用される装置ごとに種々のマークパターンが挙げられる。
【００３９】
プロセスデータ１２としては、図２（ｂ）に示すように、各工程ごとに、成膜種、成膜方法、膜厚、パターニングのためのエッチング方法、エッチング深さ、プロセス誤差等の製造工程情報が格納される。
【００４０】
リソグラフィデータ１３としては、図２（ｃ）に示すように、各工程ごとに、使用レジスト、レジスト厚み、レジスト複屈折率、使用露光装置、露光光源の開口数等のデータが格納される。
【００４１】
なお、物性データ１４には、各種基板や成膜材料等の透過率や複屈折率等の物性データを蓄積しておく。なお、物性データ１４は、独立に設ける必要はなく、プロセスデータ１２中に含める形で用意してもよい。
【００４２】
実績データ１５は、どの工程のマスクでどのマークを使用したか、すなわち適用時のマスク名や製品名等のマスクを特定できる情報等を示すデータであり、随時書き換えられるデータである。勿論、他のマークデータやプロセスデータについても、随時追加、書き換えが可能な状態にしておくことが望ましい。
【００４３】
ＣＰＵ２０には、少なくともプロセスシミュレータ２２、信号波形シミュレータ２４および信号評価手段２５が含まれる。また、ＣＰＵ内には、信号波形シミュレータで作成した検出信号波形等を一時的に記憶する補助記憶手段２６を有する。
【００４４】
なお、プロセスシミュレータ２２には、基板構造シミュレータと、加工マーク形状シミュレータとが含まれる。また、好ましくはＣＰＵ２０に、リソグラフィシミュレータ２３も含まれる。
【００４５】
これらの全シミュレータおよび信号評価手段は、同一プラットホームから呼び出し可能なもので、共通なワークベンチ２１上で動作させる。すなわち、表示装置４０には、このワークベンチ２１に対応する、選択画面が表示され、いずれのシミュレータ動作も同一画面から選択できるようにする。このような構成により、統合的なシミュレーション環境が提供でき、効率的なマークのシミュレーションによる評価が可能となる。
【００４６】
プラットホームとしては、市販のものでは、例えばＡＶＡＮＴＩ社のＴａｕｒａｓ　Ｗｏｒｋ　Ｂｅｎｃｈが使用できる。また、プロセスシミュレータとしては、同ＡＶＡＮＴＩ社のＴａｕｒａｓ−ＴＯＰＯ及びＴ−ＳＵＰＲＥＭ４を用いることができる。リソグラフィシミュレータとしては、光リソグラフィシミュレータであるＳＩＧＭＡ−Ｃ社のＳＯＬＩＤ−Ｃを用いることができる。
【００４７】
また、マークパターンのテンプレートとなるＣＡＤ（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）データとしてはＣＡＤＥＮＣＥ社のＧＤＳＩＩフォーマットを使用できる。なお、ＣＡＤデータを、プロセスシミュレータ２２およびリソグラフィシミュレータ２３で利用するためには、データ変換を行うレイアウトエディタ５０が必要である。このレイアウトエディタとしては、例えば、ＳＩＧＭＡ−Ｃ社のＳＣ−ＢＲＯＷＳＥＲを使用することができる。
【００４８】
次に、図１の設計システムおよび図４に示すフローチャートを参照して、第１の実施の形態に係るマーク設計方法の手順について説明する。なお、ここでは、リソグラフィデータ１３およびリソグラフィシミュレータ２３を用いない場合について説明する。
【００４９】
まず、マーク選択の対象とする製造工程を特定する（Ｓ１０１）。この製造工程の特定は、入力装置３０へのシステム使用者の入力に基づき特定される。次に、特定した製造工程に対し推奨する１または複数のマークデータを選択する（Ｓ１０２）。このマークデータの選択は、実績データ１５を参照して、過去に同様な工程での使用が推奨されたマークを選択する。例えば、アクティブエリアの微細な配線等の形成工程に対しては、実績データ１５をもとに、マークテンプレートの中から過去に使用された複数のファインアライメントマークが表示装置４０画面に表示され、その中からシステム使用者が適宜選択する。あるいは、システム使用者が、別のマークテンプレートの中から選択したり、あるいは独自に作成したマークパターンを追加したりすることもできるようにしてもよい。
【００５０】
次に、マークデータ１１から、選択された各マークに対応する詳細なデータを読み出すとともに、特定した製造工程に関するプロセスデータ１２を読み出す（Ｓ１０３）。なお、プロセスデータの読み出しは、ステップ１０１で、製造工程を特定した時点で読み出してもかまわない。読み出したデータは、例えば、ＣＰＵ２０中の補助記憶手段２６中に格納する。
【００５１】
続いて、プロセスシミュレータ２２中の基板構造シミュレータにより、読み出したプロセスデータに基づき、上記特定した製造工程で形成されるパターニング前の基板構造をシミュレーションする（Ｓ１０４）。例えば、ゲート電極形成工程が特定されている場合は、図５（ａ）に示すような、Ｓｉ基板１１０上に膜厚数ｎｍのＳｉＯ２膜１２０と、膜厚２００ｎｍの多結晶Ｓｉ膜１３０が形成された基板構造がシミュレーションにより求められる。なお、この段階では、主として堆積膜の形成をシミュレーションすることになるが、後で行う検出信号波形シミュレーションへの影響が無視できると考えられる因子については省略し、シミュレーションの簡易化を図ってもよい。
【００５２】
次に、こうして得られた基板構造と、プロセスデータに基づき、プロセスシミュレータ２２中の加工マーク形状シミュレータを用いて、各マークの加工形状をシミュレーションする（Ｓ１０５）。なお、マークの加工のためには、図５（ｂ）に示すように、リソグラフィ工程によりレジストパターン１４０を形成し、このレジストパターン１４０をエッチングマスクとして、多結晶Ｓｉ膜１３０をエッチングし、図５（ｃ）に示す加工マークパターン１３５を形成するが、ここでは、レジストパターン１４０については理想的な形状が得られるものと仮定する。
【００５３】
続いて、シミュレーションにより求めたマーク加工形状から得られるマーク検出信号波形をシミュレーションする（Ｓ１０６）。ここで、検出信号波形とは、マークに照明光を照射し、結像レンズ系を用いてアライメントセンサ、例えばＣＣＤ素子面に結像させたときに得られるマークの反射光強度分布に相当する。例えば、矩形のパターンが２つ並んだマークに対し、２つのパターンを横切る一次元の信号波形の例を図６に示す。なお、この信号波形は二次元像としてもよい。得られた各マークの検出信号波形は、ＣＰＵ２０内の補助記憶手段２６内に一時的に記憶する。
【００５４】
検出信号波形のシミュレーションを行う際には、計算精度は若干劣るが計算時間のかからない簡易解法と、計算精度は高いが計算時間のかかる厳密解法とを、必要に応じ使い分けることが好ましい。簡易解法では、例えば凹凸のある基板面に光が垂直方向に入射する場合、本来凹凸に応じて光は散乱するが、さらに基板に入射後の光は直進すると仮定して基板によって反射する基板直上の光の位相と振幅をフレネルの式に基づいて求め、これから部分的コヒーレント結像の式に基づいて結像面の光強度分布を求めるものである。一方、厳密解法では、凹凸のある基板に照明光を照射したときの反射光の散乱を考慮し、マックスウェルの方程式によって基板直上での光の位相と振幅を求めた後部分的コヒーレント結像の式に基づいて結像面での光強度分布を求める。例えば、微細なパターン精度の要求されるアクティブエリアの形成工程では、厳密解法を用い、それ以外では簡易解法を用いることが好ましい。このように厳密解法と簡易解法を使い分けることにより、より正確に、しかもより高速にシミュレーションを行うことができる。
【００５５】
次に、各マークの検出信号波形の良否を判定するため、検出信号波形の評価係数を算出する（Ｓ１０７）。評価係数としては、信号強度Ｆｓ、信号コントラスト、信号波形の形状、波形処理により得られるアライメント信号の位置等の各項目について数値評価した数値を用いることができる。
【００５６】
こうして得られた評価係数に基づき、各マークに対し優先順位をつけ、特定した製造工程に対し最適なマークを一つもしくは優先順位の高い方から複数決定する（Ｓ１０８）。すなわち、特定した製造工程で使用されるマスクの露光領域内に入れるべきマークを選定する。なお、マークの優先順位付けに際しては、特定の項目の評価係数に重点をおいて判断してもよいし、全ての評価係数の総合点数で判断してもよい。
【００５７】
なお、マークによる信号波形の検出は光学的手段に限らない。たとえば電子線により検出してもよい。この場合は、シミュレーションも検出手段に合わせた条件を使用する。
【００５８】
以上に説明するように、第１の実施の形態に係るマーク設計システムおよびマーク設計方法によれば、設計段階で、実際のプロセスの影響を考慮して、特定の製造工程に適したマークの選択が可能であるので、プロセス実施後にマークを再設計する必要がなくなるとともに、各工程で最適なマークを選択できるので、より精度の高い半導体プロセスを提供できる。
【００５９】
（第２の実施の形態）
第２の実施の形態に係るマーク設計方法も、図１に示すマーク設計システムを使用して、実行される。基本的な手順は、第１の実施の形態に係るマーク設計方法と共通するが、第２の実施の形態に係るマーク設計方法では、リソグラフィデータ１３およびリソグラフィシミュレータ２３を使用し、より正確なマーク設計を行う。
【００６０】
図７に第２の実施の形態に係るマーク設計方法のフローチャートを示す。同図に示すように、対象とする製造工程を特定し（Ｓ２０１）〜対象とする製造工程で形成される基板構造をシミュレーションする（Ｓ２０４）までの手順は、第１の実施の形態に係るマーク設計方法と同じである。
【００６１】
第２の実施の形態に係るマーク設計方法では、シミュレーションにより基板構造を求めた後、対象とする製造工程で使用されるリソグラフィデータ１３を記憶装置２０から読み出す（Ｓ２０５）。このリソグラフィデータ１３には、基板材料やレジスト材料の露光光に対する複素屈折率、露光装置のＮＡ（開口数）、照明形状やコヒーレンシーファクター、レジストの溶解特性、フォーカスや収差に関する値が記憶される。
【００６２】
続いて、基板構造および、呼び出したリソグラフィデータに基づき、図５（ｂ）に示すような、基板上に形成されるレジストパターン１４０をシミュレーションする（Ｓ２０６）。
【００６３】
さらに、プロセスデータおよびシミュレーションされたレジストパターンに基づき、図５（ｃ）に示すような、基板上に形成される加工マークパターン１３５の加工形状をシミュレーションする（Ｓ２０７）。
【００６４】
この後の各マークによって得られる検出信号波形のシミュレーション（Ｓ２０８）から評価係数に基づき、最適なマークを決定する（Ｓ２１０）までは、第１の実施の形態に係るマークの設計方法と同様の手順で行う。
【００６５】
第２の実施の形態に係るマーク設計方法では、リソグラフィデータを用いてレジストパターン形状をもシミュレーションし、これに基づきマークの加工形状のシミュレーションを行っているため、より精度の高いマーク加工形状のシミュレーションを行うことができる。
【００６６】
なお、実際の基板構造やレジストパターン形状、或いはマークの加工形状は、プロセス条件や光学条件の誤差により、多少の変動を含むものである。そこで、これらの変動要因を考慮したシミュレーションを行うことがより実用的なマークの良否判定が可能になる。このため、基板構造を決めるときの膜厚や、リソグラフィシミュレーション時のフォーカスや露光量、プロセスシミュレーション時のエッチング量等のプロセス変動については、変動誤差量を想定してシミュレーションを行うことがより好ましい。変動誤差量を含んだマーク加工形状に対し、その検出信号波形のシミュレーションを行い、良否判定を行うようにすれば、より正確な良否判定が可能である。
【００６７】
変動要因と評価係数の関係は、タグチメソッドなどによるロバスト設計手法を用いて最適化することが可能である。なお、タグチメソッドとは、田口玄一氏が考案した品質管理手法であり、例えば「品質工学計算入門」（矢野宏著、日本規格協会、１９９８年発行）に解説がある。
【００６８】
（第３の実施の形態）
第３の実施の形態に係るマーク設計方法は、多数のマークの候補から上記第１または第２の実施の形態に係るマーク設計方法により選択された、１つまたは複数の最適マークをマスクあるいはウエハ上のどの領域に配置するかを決定する方法である。マークの配置位置の決定には、重ね合わせ露光を行う複数のマスク間で調整が必要となる。
【００６９】
図８は、重ね合わせ露光を行う上で調整が必要となるｉ層およびｋ層目の形成に使用するマスク上でのマーク配置位置を決定する方法を示すフローチャートである。
【００７０】
なお、予め、各マークについてのマーク占有領域、およびマーク配置規則をマークデータの一部として蓄積しておく。マーク占有領域とは、マークのみならずマーク周囲で、別のパターンが配置されることを禁止している領域を含むものである。また、マーク配置規則とは、例えば矩形の露光領域内の各頂点の４カ所にマークを配置する等の配置に関するルールをいう。
【００７１】
まず、マークの配置調整を必要とする層、例えばここではｉ層とｋ層とをシステム使用者が特定する（Ｓ３０１）。次に、ｉ層形成工程で使用するマーク候補の選択を行う（Ｓ３０２）。このマーク候補の選択は、第１の実施の形態もしくは第２の実施の形態に係るマーク選択に関するマーク設計方法によって得られた優先順位に従って行い、複数種のマークを選択する。続いて、選択された各マークの配置規則データを取得し（Ｓ３０３）、この配置規則データに基づき、ｉ層用マスク上での各マークの配置を順次決定する（Ｓ３０４）。この場合は、同一マスク上でマスク禁止領域が重複しないように配置を決定する。
【００７２】
次に、ｋ層形成工程に使用するマーク候補を、ｉ層の場合と同様な手順で選択する（Ｓ３０５）。選択した各マークの配置規則を取得し（Ｓ３０６）、この配置規則データに基づき、ｋ層用マスク上の各マークの配置を決定する（Ｓ３０７）。
【００７３】
この後、ｉ層目とｋ層目のマーク配置に矛盾がないかどうかを判定する（Ｓ３０８）。配置に矛盾がないかどうかの判断は、露光の前後関係と合わせ誤差測定層の関係、いわゆるアライメントツリーに留意して行うので、このアライメントツリーも予め、記憶装置でデータとして格納しておくことが好ましい。
【００７４】
特に重ね合わせ誤差測定のためのマークの場合、どの層とどの層の間の重ね合わせ誤差を測定するのかがアライメントツリーにより決まるため、測定用マークの配置もそれらに適合したものでなければならない。また、アライメントツリーは試作を行ううちに変更することもあるので、それに対応可能なオプション配置も予めデータとして記憶しておく必要がある。具体的には、例えば、重複すべきでない各層のマークが重複する位置に配置されている場合、マーク配置に矛盾があると判断する。
【００７５】
配置に矛盾がある（ＹＥＳ）の場合は、矛盾の修正を行い（Ｓ３１０）、再びステップ３０２に戻って、ステップ３０２〜ステップ３０７までのマーク配置の手順を繰り返す。矛盾の修正には配置規則の修正や、配置禁止領域の設定変更等、種々の方法によって行うことができる。
【００７６】
ｉ層目とｋ層目のマーク配置に矛盾がない場合（ＮＯ）は、マーク配置領域が確保できるか否かを判定する（Ｓ３０９）。マークは、ウエハ上のデバイス形成領域以外の領域に形成されるため、配置できる領域は限られている。従って、複数種のマークを配置する場合には、マークの配置領域に不足を生じる場合がある。そこで、マーク配置領域に不足が生じている場合（ＹＥＳ）は、優先順位低位のマーク候補を削除する（Ｓ３１１）、すなわち、候補数を絞りこむ修正を行う。こうして、再度ステップ３０２に戻って、ステップ３０２〜ステップ３０７までのマーク配置の手順を繰り返す。なお、確保できている場合（ＮＯ）は、これで、マーク配置が最終決定される。
【００７７】
以上に説明した図８に示すマークの配置方法は、特定の複数層間で、マーク配置位置の調整を行ったものであるが、図９に示すマーク配置方法は、半導体装置の全層について、マーク配置の調整を行うマーク配置方法の手順を示すフローチャートである。基本的な配置の調整手順は、図８に示すものと共通する。
【００７８】
まず、Ｎを１とし（Ｓ４０１）、Ｎ層目、すなわち１層目の形成工程のマーク候補を選択し（Ｓ４０２）、各マーク候補の配置規則データを取得し（Ｓ４０３）、このデータに基づき、Ｎ層目、すなわち１層目用のマスク上のマーク配置を決定する（Ｓ４０４）。
【００７９】
続いて、１〜Ｎ層目までのマークの配置に矛盾がないかを判定し（Ｓ４０５）、矛盾がある場合は、マーク配置規則データに矛盾を修正するデータを追加する等の方法で、矛盾の修正を行い（Ｓ４０８）、再びステップ４０２に戻ってマークの配置についての一連の手順を繰り返す。各層のマーク配置に矛盾がない場合は、マーク配置領域が確保されているかを判定し（Ｓ４０６）、マーク配置領域に不足が生じた場合は、優先順位の低い候補のマークを削除し（Ｓ４０９）、ステップ４０１に戻り、再度１層目から各層のマーク配置をやり直す。
【００８０】
マーク配置領域が確保されている場合（ＹＥＳ）は、次のステップに移り、マーク配置が最上層（Ｎｍａｘ層）まで終了したかどうかを確認し（ｓ４０７）、最上層まで終了していない場合は、Ｎ＝Ｎ＋１とし（Ｓ４１０）、再びステップ４０２に戻り、マークの配置を繰り返す。
【００８１】
なお、図９に示すフローチャートでは、配置の矛盾が生じた場合には、再度１層目から配置をやり直しているが、全部の層の配置をやり直すのではなく、矛盾が生じる一層前、或いは数層前の層から配置をやり直してもよい。
【００８２】
マークの目的には、種々のものがあり、その目的により配置位置の自由度が異なる。従って、例えば、フューズマーク、合わせ誤差検査用マーク、ファインアライメントマーク、サーチアライメントマークの順で、マーク配置の優先順位付けを行って配置規則データを作成し、これに沿って配置の実行を行う。マークの配置の矛盾を修正する場合も、このマーク配置の優先順位を考慮して、配置位置規則の修正を行うことが望ましい。
【００８３】
なお、上述したマーク配置方法は、必ずしも第１の実施の形態および第２の実施の形態に係るマーク設計方法を経る必要はなく、各工程で、ある程度推奨マークパターンが決まっている場合は、そのまま第３の実施の形態に係る上述するマーク設計方法を用いて、マーク配置位置を決定してもよい。
【００８４】
この様にして決定された、マーク配置は、配置座標データとして、記憶装置内に記憶する。従って、露光装置、合わせずれ検査装置、寸法測定装置、収束イオンビーム装置等の他の装置にデータを転送し、各装置で利用することもできる。
【００８５】
以上、本実施の形態に沿って本発明内容を説明したが、さらに種々の変形や改変が可能なことは当業者には自明である。例えば、上述する実施の形態では、マスク上に配置されるマークの例を中心に説明したが、電子線描画装置によるウエハへの直描の場合は、マークはマスク上に配置される必要がない。マスクに関する事柄をチップに関する事柄と読替えることによってチップ上に描画されるマーク候補を同様な手順で得ることができる。この場合、リソグラフィーシミュレーションは当然光学的転写による光リソグラフィーのシミュレーションではなく、電子ビームリソグラフィーシミュレーションを行う。
【００８６】
その他のリソグラフィー手段を用いる場合でもそれに対応するリソグラフィーシミュレーションを行うことで対応が可能である。
【００８７】
また、上述した各実施の形態に係るマーク設計方法は、プログラムを用いてコンピュータ（ＣＰＵ２０）に各ステップを実施させることにより、実行できることはいうまでもない。
【００８８】
【発明の効果】
上述するように、　本発明のマーク設計システムおよびマーク設計方法によれば、記憶装置に記憶されたマークデータ、およびプロセス情報データに基づき、実際のプロセスを行うことなく、各マークを使用した場合に得られる検出信号波形をシミュレーションにより求めることができる。こうして得られた検出信号波形から、マークの良否を判定できる。従って、設計の段階で、事前にプロセスの影響を考慮し各工程に適してマークを選択することが可能であるので、マークの再設計のために無用な時間を浪費することがない。従来、各工程、各担当者ごとにばらばらに行われていたマーク条件の最適化を、半導体製造工程全体で統一して、より効率的な形で行うことが可能になる。
【００８９】
また、本発明のマーク設計方法を使用した半導体装置の製造方法によれば、再設計のための無駄なコストを削減することができるとともに、各工程で最適なマークを使用できるため、より精度の高い半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るマーク設計システムの概略構成を示す図である。
【図２】本発明の第１の実施の形態に係るマーク設計方法を示すフローチャートである。
【図３】本発明の第１の実施の形態に係るマーク設計システムの記憶装置内に記憶される各種データ例を示す図である。
【図４】本発明の第１の実施の形態に係るマーク設計システムにおいて記憶装置に記憶されるマークパターン例を示す図である。
【図５】本発明の第１の実施の形態に係るプロセスシミュレーションで形成される基板構造およびレジストパターン構造、さらにマーク加工形状を示す図である。
【図６】本発明の第１の実施の形態に係るマーク設計システムにより得られるシミュレーションにより求められた検出信号波形例を示す図である。
【図７】本発明の第２の実施の形態に係るマーク設計方法を示すフローチャートである。
【図８】本発明の第３の実施の形態に係るマーク設計方法を示すフローチャートである。
【図９】本発明の第３の実施の形態に係る別のマーク設計方法を示すフローチャートである。
【符号の説明】
１０　記憶装置
２０　ＣＰＵ
３０　入力装置
４０　表示装置
５０　レイアウトエディタ
【図１】
2004077550.tif 000003
【図２】
2004077550.tif 000004
【図３】
2004077550.tif 000005
【図４】
2004077550.tif 000006
【図５】
2004077550.tif 000007
【図６】
2004077550.tif 000008
【図７】
2004077550.tif 000009
【図８】
2004077550.tif 000010
【図９】
2004077550.tif 000011