(57)【要約】【課題】素子分離領域における微細化と低リーク電流化とを実現することができる固体撮像装置を提供する。【解決手段】固体撮像装置は、フォトダイオード１３と、転送ゲート１４と、検出容量層７と、トランジスタ８と、検出容量層７のソースドレイン層１０側の一端１１と検出容量７側のソースドレイン層１０の検出容量層７側の一端１２とに整合するように半導体基板１５の表面上に形成された素子分離酸化膜２と、検出容量層７と検出容量層７側のソースドレイン層１０との間に形成された素子分離イオン注入層１とを具備しており、素子分離イオン注入層１は、検出容量層７の動作と検出容量層７側のソースドレイン層１０の動作とに影響を与えないように、検出容量層７の一端１１とソースドレイン層１０の一端１２とからそれぞれ十分離れた位置に形成されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
入射光を電荷に変換して蓄積するように半導体基板の表面に露出するように形成されたフォトダイオードと、
前記フォトダイオードに蓄積された前記電荷を読み出すために前記半導体基板の表面上に形成された転送ゲートと、
前記転送ゲートによって読み出された前記電荷を蓄積するために前記半導体基板の表面に露出するように形成された検出容量層と、
前記半導体基板の表面上に形成されたゲートと、前記ゲートの両脇において前記半導体基板の表面に露出するようにそれぞれ形成されたソースドレイン層とが設けられた少なくとも１個のトランジスタとからなる単位画素が複数個配列された撮像領域と、
前記単位画素を駆動する駆動回路からなる固体撮像装置において、
一単位画素の活性領域と隣接する単位画素の活性領域とに整合するように前記半導体基板の表面上に形成された素子分離酸化膜と、
前記単位画素の活性領域と隣接する単位画素の活性領域との間に形成された素子分離イオン注入層とを具備しており、
前記素子分離イオン注入層は、互いに隣接する活性層の動作に影響を与えないように、前記検出容量層の前記一端と前記ソースドレイン層の前記一端とからそれぞれ十分離れた位置に形成されていることを特徴とする固体撮像装置。
【請求項２】
前記半導体基板は、第１導電型になっており、
前記フォトダイオードは、第２導電型になっており、
前記素子分離イオン注入層は、第１導電型になっている、請求項１記載の固体撮像装置。
【請求項３】
前記少なくとも１個のトランジスタは、ＮＭＯＳトランジスタである、請求項１記載の固体撮像装置。
【請求項４】
前記駆動回路は、ＮＭＯＳダイナミックロジック回路を構成している、請求項１記載の固体撮像装置。
【請求項５】
前記少なくとも１個のトランジスタを微細に形成するための微細化デザインルールは、０．２５マイクロメートル（μｍ）以下になっている、請求項１記載の固体撮像装置。
【請求項６】
半導体基板の上にシリコン窒化膜を形成する工程と、
所定の開口が前記シリコン窒化膜に形成されるように前記シリコン窒化膜をパターニングする工程と、
前記シリコン窒化膜に形成された前記開口を覆うように酸化膜を形成する工程と、
前記酸化膜をエッチバックして、前記シリコン窒化膜の前記開口にサイドウォールを形成する工程と、
前記半導体基板の内部に素子分離イオン注入層を形成するために、前記シリコン窒化膜の前記開口に形成された前記サイドウォールに沿ってイオンを注入する工程と、
前記サイドウォールと前記開口とを埋めるように前記酸化膜を再形成する工程と、
前記酸化膜の表面が前記シリコン窒化膜の表面と整合するように前記酸化膜を平坦化した素子分離酸化膜を形成する工程と、
前記半導体基板の上から前記シリコン窒化膜を除去する工程と、
前記素子分離酸化膜の一端と整合するように前記半導体基板に第１トランジスタを形成し、前記素子分離酸化膜の他端と整合するように前記半導体基板に第２トランジスタを形成する工程とを包含することを特徴とする固体撮像装置の製造方法。
【請求項７】
前記酸化膜を平坦化した素子分離酸化膜を形成する前記工程は、ＣＭＰ法に従って前記酸化膜を平坦化する、請求項６記載の固体撮像装置の製造方法。
【請求項８】
前記シリコン窒化膜を除去する前記工程は、リン酸ボイル処理によって前記シリコン窒化膜を除去する、請求項６記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、素子分離酸化膜と素子分離イオン注入層とを備えた固体撮像装置およびその製造方法に関する。
【０００２】
【従来の技術】
図６は従来の固体撮像装置９０の構成を示す回路図であり、図７は固体撮像装置９０の構成を示す断面図である。固体撮像装置９０は、感光領域２４にマトリックス状に配置された複数の単位画素９８を備えている。各単位画素９８には、フォトダイオード９３と、フォトダイオード９３に蓄積された電荷を転送する転送ゲート９４と、転送ゲート９４から転送された電荷を蓄積する検出容量８１と、検出容量８１をリセットするリセットゲート８２と、検出容量８１の電荷を電圧に変換する電荷増幅器８３とが設けられている。
【０００３】
固体撮像装置９０には、垂直方向に単位画素９８を選択するための垂直シフトレジスタ２５と、水平方向に単位画素９８を選択するための水平シフトレジスタ２６と、垂直シフトレジスタ２５および水平シフトレジスタ２６に必要なパルスを供給するためのタイミング発生回路２７とが設けられている。
【０００４】
従来の固体撮像装置９０では、上述した垂直シフトレジスタ２５と水平シフトレジスタ２６とタイミング発生回路２７との周辺回路と単位画素９８とを通常のＣＭＯＳ  ＬＳＩプロセス技術を用いて設計・製作してきた。このＣＭＯＳ  ＬＳＩプロセスを採用すると、一般のＣＭＯＳ  ＬＳＩと同様に単一電源によって動作ができる。このため、ＣＭＯＳ設計ルールの微細化に伴って固体撮像装置を動作させるための動作電圧を低減することが期待できるという利点、および同じ手法によって設計された様々なＣＭＯＳ回路を集積することができるといった利点を得ることができる。
【０００５】
しかしながら、上述したＣＭＯＳ  ＬＳＩプロセスはロジックスピードが最速になるようにチューニングされているので、素子分離領域およびその近傍から発生するリーク電流にはあまり注意が払われていない。すなわち、半導体基板に酸化膜を食い込ませるＬＯＣＯＳ分離、もしくは、酸化膜を埋め込むＳＴＩ分離によって加工しているため、基板に作用する応力が大きくなり、また、基板に生じるダメージが大きくなるために、基板に欠陥が誘起されてリーク電流が発生しやすくなる。このようなリーク電流はフォトダイオードに漏れ込むことになるので、フォトダイオードに蓄積された電荷に対する雑音成分が増加する。このため、Ｓ／Ｎが悪化するので、画質が低下する。また、単位画素９８には電荷増幅器８３が設けられているので、リーク電流が大きくなると、そのリーク電流を増幅するため大きな雑音が発生する。
【０００６】
そこで、従来の固体撮像装置としては、前述したＬＯＣＯＳ分離およびＳＴＩ分離を用いない素子分離を検討している。例えば、図７に示している固体撮像装置の素子分離である。
【０００７】
図７を参照すると、固体撮像装置には、素子分離酸化膜９２を半導体基板１５の上に積んだ素子分離構造と、素子分離イオン注入層９１を設けた素子分離構造とが設けられており、この両者を併用することによって半導体基板１５を直接加工することなく、寄生ＭＯＳトランジスタの動作を抑制して電気的分離を実施していた。
【０００８】
【特許文献１】
特開平１１−１８６３７７号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、図７を参照して前述した素子分離構成では、微細化を進めていく際に、リソグラフィー工程における重ね合わせずれによって、素子分離酸化膜９２と素子分離イオン注入領域９１との間の位置関係がずれるおそれがある。このため、素子分離領域を挟んで配置されたトランジスタを互いに電気的に分離することができない。その結果、素子分離領域を挟んで配置されたトランジスタの特性に悪影響を及ぼすという課題を有していた。
【００１０】
また、図７を参照して前述した素子分離構成では、素子分離酸化膜９２を半導体基板１５の上に積んだ構造としているため、素子分離酸化膜９２をパターニングする際に半導体基板１５にダメージを与えてしまうおそれがある。このため、半導体基板１５に欠陥が誘起される結果、リーク電流が発生してしまうという課題も有していた。
【００１１】
本発明の目的は、素子分離領域における微細化と低リーク電流化とを実現することができる固体撮像装置およびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る固体撮像装置は、入射光を電荷に変換して蓄積するように半導体基板の表面に露出するように形成されたフォトダイオードと、前記フォトダイオードに蓄積された前記電荷を読み出すために前記半導体基板の表面上に形成された転送ゲートと、前記転送ゲートによって読み出された前記電荷を蓄積するために前記半導体基板の表面に露出するように形成された検出容量層と、前記半導体基板の表面上に形成されたゲートと、前記ゲートの両脇において前記半導体基板の表面に露出するようにそれぞれ形成されたソースドレイン層とが設けられた少なくとも１個のトランジスタとからなる単位画素が複数個配列された撮像領域と、前記単位画素を駆動する駆動回路からなる固体撮像装置において、一単位画素の活性領域と隣接する単位画素の活性領域とに整合するように前記半導体基板の表面上に形成された素子分離酸化膜と、前記単位画素の活性領域と隣接する単位画素の活性領域との間に形成された素子分離イオン注入層とを具備しており、前記素子分離イオン注入層は、互いに隣接する活性層の動作に影響を与えないように、前記検出容量層の前記一端と前記ソースドレイン層の前記一端とからそれぞれ十分離れた位置に形成されていることを特徴とする。
【００１３】
本発明に係る固体撮像装置の製造方法は、半導体基板の上にシリコン窒化膜を形成する工程と、所定の開口が前記シリコン窒化膜に形成されるように前記シリコン窒化膜をパターニングする工程と、前記シリコン窒化膜に形成された前記開口を覆うように酸化膜を形成する工程と、前記酸化膜をエッチバックして、前記シリコン窒化膜の前記開口にサイドウォールを形成する工程と、前記半導体基板の内部に素子分離イオン注入層を形成するために、前記シリコン窒化膜の前記開口に形成された前記サイドウォールに沿ってイオンを注入する工程と、前記サイドウォールと前記開口とを埋めるように前記酸化膜を再形成する工程と、前記酸化膜の表面が前記シリコン窒化膜の表面と整合するように前記酸化膜を平坦化した素子分離酸化膜を形成する工程と、前記半導体基板の上から前記シリコン窒化膜を除去する工程と、前記素子分離酸化膜の一端と整合するように前記半導体基板に第１トランジスタを形成し、前記素子分離酸化膜の他端と整合するように前記半導体基板に第２トランジスタを形成する工程とを包含することを特徴とする。
【００１４】
【発明の実施の形態】
本実施の形態に係る固体撮像装置においては、素子分離イオン注入層が、検出容量層の動作と検出容量層側のソースドレイン層の動作とに影響を与えないように、検出容量層の一端とソースドレイン層の一端とからそれぞれ十分離れた位置に形成されている。このため、検出容量層とソースドレイン層とが良好に動作する。その結果、高性能な固体撮像装置を提供することができる。
【００１５】
この実施の形態では、前記半導体基板は、第１導電型になっており、前記フォトダイオードは、第２導電型になっており、前記素子分離イオン注入層は、第１導電型になっていることが好ましい。
【００１６】
前記少なくとも１個のトランジスタは、ＮＭＯＳトランジスタであることが好ましい。
【００１７】
前記駆動回路は、ＮＭＯＳダイナミックロジック回路を構成していることが好ましい。
【００１８】
前記少なくとも１個のトランジスタを微細に形成するための微細化デザインルールは、０．２５マイクロメートル（μｍ）以下になっていることが好ましい。
【００１９】
本実施の形態に係る固体撮像装置の製造方法においては、半導体基板の内部に素子分離イオン注入層を形成するために、シリコン窒化膜の開口に形成されたサイドウォールに沿ってイオンを注入する工程と、サイドウォールと開口とを埋めるように酸化膜を再形成する工程と、酸化膜の表面がシリコン窒化膜の表面と整合するように酸化膜を平坦化した素子分離酸化膜を形成する工程と、半導体基板の上からシリコン窒化膜を除去する工程と、素子分離酸化膜の一端と整合するように半導体基板に第１トランジスタを形成し、素子分離酸化膜の他端と整合するように半導体基板に第２トランジスタを形成する工程とを備えている。このため、第１トランジスタのソースドレイン層の一端と第２トランジスタのソースドレイン層の一端とからそれぞれ十分離れた位置に素子分離イオン注入層が形成される。従って、第１トランジスタと第２トランジスタとが良好に動作する。その結果、高性能な固体撮像装置を得ることができる固体撮像装置の製造方法を提供することができる。
【００２０】
この実施の形態では、前記酸化膜を平坦化した素子分離酸化膜を形成する前記工程は、ＣＭＰ法に従って前記酸化膜を平坦化することが好ましい。
【００２１】
前記シリコン窒化膜を除去する前記工程は、リン酸ボイル処理によって前記シリコン窒化膜を除去することが好ましい。
【００２２】
以下、図面を参照して本発明の実施の形態を説明する。
【００２３】
図１は本実施の形態に係る固体撮像装置１００の構成を示す回路図であり、図２は固体撮像装置１００の構成を示す断面図である。
【００２４】
固体撮像装置１００は、感光領域２４にマトリックス状に配置された複数の単位画素２８を備えている。各単位画素２８には、フォトダイオード１３と、フォトダイオード１３に蓄積された電荷を転送する転送ゲート１４と、転送ゲート１４から転送された電荷を蓄積する検出容量２１と、検出容量２１をリセットするリセットゲート２２と、検出容量２１の電荷を電圧に変換する電荷増幅器２３とが設けられている。
【００２５】
固体撮像装置１００には、垂直方向に単位画素２８を選択するための垂直シフトレジスタ２５と、水平方向に単位画素２８を選択するための水平シフトレジスタ２６と、垂直シフトレジスタ２５および水平シフトレジスタ２６に必要なパルスを供給するためのタイミング発生回路２７とが設けられている。
【００２６】
フォトダイオード１３は、第２導電型になっており、入射光を電荷に変換して蓄積するように第１導電型の半導体基板１５の表面に露出するように形成されている。第１導電型の半導体基板１５の表面を覆うように保護酸化膜２９が形成されている。
【００２７】
転送ゲート１４は、フォトダイオード１３に蓄積された電荷を読み出すために保護酸化膜２９の表面上に形成されている。検出容量２１を構成する検出容量層７は、転送ゲート１４によって読み出された電荷を蓄積するために半導体基板１５の表面に露出するように形成されている。
【００２８】
検出容量層７に対して転送ゲート１４の反対側において保護酸化膜２９の表面上に形成されたゲート９と、ゲート９の両脇において半導体基板１５の表面に露出するようにそれぞれ形成されたソースドレイン層１０および１０Ａとが設けられたＮＭＯＳトランジスタ８が設けられている。このＮＭＯＳトランジスタ８を微細に形成するための微細化デザインルールは、０．２５マイクロメートル（μｍ）以下になっている。
【００２９】
検出容量層７のソースドレイン層１０側の一端１１とソースドレイン層１０の検出容量層７側の一端１２とに整合するように保護酸化膜２９の表面上に素子分離酸化膜２が形成されている。
【００３０】
検出容量層７とソースドレイン層１０との間には、第１導電型の素子分離イオン注入層１が半導体基板１５の内部に形成されている。この素子分離イオン注入層１は、検出容量層７の動作とソースドレイン層１０の動作とに影響を与えないように、検出容量層７の一端１１とソースドレイン層１０の一端１２とからそれぞれ十分離れた位置に形成されている。
【００３１】
ＮＭＯＳトランジスタ８は、複数個設けられていても良く、これらのＮＭＯＳトランジスタ８の間に素子分離酸化膜２と素子分離イオン注入層１とが形成されていてもよい。
【００３２】
この場合には、素子分離酸化膜２は、ＮＭＯＳトランジスタ８の一つに設けられたソースドレイン層１０Ａの一端とＮＭＯＳトランジスタ８の他の一つに設けられたソースドレイン層１０の一端とに整合するように保護酸化膜２９の表面上に形成される。素子分離イオン注入層１は、ＮＭＯＳトランジスタ８のソースドレイン層１０Ａと他のＮＭＯＳトランジスタ８のソースドレイン層１０との間において、ＮＭＯＳトランジスタ８の動作と他のＮＭＯＳトランジスタ８の動作とに影響を与えないように、ＮＭＯＳトランジスタ８のソースドレイン層１０Ａの一端と他のＮＭＯＳトランジスタ８のソースドレイン層１０の一端とからそれぞれ十分離れた位置に形成される。
【００３３】
このように構成された固体撮像装置１００は、以下のようにして製造される。図３（ａ）ないし図３（ｄ）および図４（ａ）ないし図４（ｄ）は、固体撮像装置１００の製造方法を説明するための断面図である。
【００３４】
図３（ａ）を参照すると、まず、半導体基板１５の表面を覆うように保護酸化膜２９とシリコン窒化膜３とをこの順番に形成する。
【００３５】
図３（ｂ）を参照すると、次に、シリコン窒化膜３の上にレジストパターン３０を形成する。図３（ｃ）を参照すると、その後、所定の開口４がシリコン窒化膜３に形成されるようにシリコン窒化膜３をレジストパターン３０に沿ってパターニングする。そして、シリコン窒化膜３に形成された開口４を覆うように酸化膜５を形成する。
【００３６】
図３（ｄ）を参照すると、次に、酸化膜５をエッチバックして、シリコン窒化膜３の開口４にサイドウォール６を形成する。図４（ａ）を参照すると、その後、半導体基板１５の内部に素子分離イオン注入層１を形成するために、シリコン窒化膜３の開口４に形成されたサイドウォール６に沿ってイオンを注入する。
【００３７】
図４（ｂ）を参照すると、そして、サイドウォール６と開口４とを埋めるように酸化膜５Ａを形成する。図４（ｃ）を参照すると、次に、酸化膜５Ａの表面がシリコン窒化膜３の表面と整合するようにＣＭＰ法に従って酸化膜５Ａを平坦化した素子分離酸化膜２を形成する。
【００３８】
図４（ｄ）を参照すると、その後、リン酸ボイル処理によって保護酸化膜２９の上からシリコン窒化膜３を除去する。そして、半導体基板１５にＮＭＯＳトランジスタを、素子分離酸化膜２の一端とＮＭＯＳトランジスタのソースドレイン層１０とが整合するように形成し、半導体基板１５に他のＮＭＯＳトランジスタを、素子分離酸化膜２の他端と他のＮＭＯＳトランジスタのソースドレイン層１０Ａとが整合するように形成する。
【００３９】
本実施の形態に係る固体撮像装置および固体撮像装置の製造方法は上述の如き構成を有するため、以下に示すような種々の効果を奏する。
【００４０】
本実施の形態に係る素子分離方法は、素子分離イオン注入領域を自己整合法に従って決定することによって、隣接したトランジスタのソースもしくはドレイン領域と一定間隔に形成することができるために隣接トランジスタの性能を劣化させることがない。
【００４１】
また本実施の形態に係る素子分離方法は、素子分離イオン注入領域と隣接トランジスタのソースもしくはドレインとを一定間隔に形成することができる。また、素子分離イオン注入領域と素子分離酸化膜との間の合わせずれが少なくすることができるために、素子分離の微細化が可能となる。
【００４２】
さらに本実施の形態に係る素子分離方法は、半導体基板に素子分離イオン注入領域を形成し、基板上に素子分離酸化膜を積んだ構造を採用しているため、半導体基板に作用するストレスが小さく、隣り合う素子間のリーク電流を少なくすることができる。さらに、本実施の形態に係る素子分離における製造方法を用いることにより、素子分離領域もしくはその近傍において固体撮像装置が製造過程においてダメージを受けることを防ぐことができる。
【００４３】
さらに本実施の形態に係る素子分離方法は、素子分離領域におけるリーク電流を少なくすることができるので、光電変換領域のＳ／Ｎ比を向上することができる。
【００４４】
さらに本実施の形態に係る素子分離方法は、素子分離酸化膜を厚く形成することによって寄生容量が小さくなるために周辺回路の高速動作が可能になる。
【００４５】
図５は、固体撮像装置１００に設けられた複数のＮＭＯＳトランジスタによって構成されるＮＭＯＳダイナミックロジック回路を示す回路図である。
【００４６】
近年ＣＭＯＳロジックが半導体の主流になったため、ＭＯＳ型固体撮像装置はＣＭＯＳロジックによって構成される事が多い。このＣＭＯＳロジックは製造工程が長くかつ微細化によって工程が決められており、センサのために工程を変更することが非常に難しい。特に微細化されたＣＭＯＳロジックの工程では、ｐ型チャネルのトランジスタの動作が難しい。その理由は、ｐ型不純物であるボロンは質量が軽く、動きやすいため、半導体内部で小さく作るのが難しいからである。
【００４７】
そのため、特に微細化したトランジスタを用いてセンサ特有の製造工程を作るには、ＮＭＯＳのみによって構成することが有利である。ＮＭＯＳのみの回路を使うと一般に消費電力がＣＭＯＳに比べて大きくなるので、ＮＭＯＳダイナミックロジック回路を使用する。このＮＭＯＳダイナミックロジック回路は、ＭＯＳの容量によって電圧を持ち上げるブートと言う動作を行うが、このＭＯＳ容量の部分もリーク電流が大きくなると動作しなくなる。すなわち本発明のリーク電流を低減する目的とまさに合致する。特に近年デジタルスチルカメラに応用される固体撮像素子は、長時間露光という非常にゆっくり動作させる動作モードを有している。そのためＮＭＯＳダイナミックロジックにおいても、リーク電流が小さい素子分離部を形成することが必須となる。
【００４８】
ダイナミックロジック回路によって構成されたシフトレジスタ回路の例を図５に示す。動作はここでは省略するが、ＭＯＳ容量３１のリーク電流が大きいとゆっくりした動作ができなくなる。ＭＯＳ容量３１の素子分離に本発明の素子分離を用いることは非常に有効である。
【００４９】
以上のように本実施の形態によれば、素子分離イオン注入層１が、検出容量層７の動作とソースドレイン層１０の動作とに影響を与えないように、検出容量層７の一端１１とソースドレイン層１０の一端１２とからそれぞれ十分離れた位置に形成されている。このため、検出容量層７とソースドレイン層１０とが良好に動作する。その結果、高性能な固体撮像装置を提供することができる。
【００５０】
【発明の効果】
以上のように本発明によれば、素子分離領域における微細化と低リーク電流化とを実現することができる固体撮像装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る固体撮像装置の構成を示す回路図である。
【図２】本実施の形態に係る固体撮像装置の構成を示す断面図である。
【図３】（ａ）〜（ｄ）は、本実施の形態に係る固体撮像装置の製造方法を説明するための断面図である。
【図４】（ａ）〜（ｄ）は、本実施の形態に係る固体撮像装置の製造方法を説明するための断面図である。
【図５】本実施の形態に係る固体撮像装置に設けられたＮＭＯＳトランジスタによって構成されるＮＭＯＳダイナミックロジック回路を示す回路図である。
【図６】従来の固体撮像装置の構成を示す回路図である。
【図７】従来の固体撮像装置の構成を示す断面図である。
【符号の説明】
１  素子分離イオン注入層
２  素子分離酸化膜
３  シリコン窒化膜
４  開口
５  酸化膜
６  サイドウォール
７  検出容量層
８  ＮＭＯＳトランジスタ
９  ゲート
１０  ソースドレイン層
１１  一端
１２  一端
１３  フォトダイオード
１４  転送ダイオード
１５  半導体基板
【図１】
2004281579.tif 000003
【図２】
2004281579.tif 000004
【図３】
2004281579.tif 000005
【図４】
2004281579.tif 000006
【図５】
2004281579.tif 000007
【図６】
2004281579.tif 000008
【図７】
2004281579.tif 000009