(57)【要約】【課題】出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応できるレギュレータ回路を安価に提供する。【解決手段】出力トランジスタＭ１０よりも電源端子ＶＤＤ側に、位相補正用コンデンサＣ１を含む位相補正回路部４０を設ける。位相補正回路部４０は、出力トランジスタＭ１０とカレントミラーを構成する位相補正用トランジスタＭ１１とＩ−Ｖ変換用抵抗器Ｒ４とを含み、これらの接続点に出力電圧に比例するフィードバック電圧を発生させる。このフィードバック電圧は、出力コンデンサＣＯの影響を受けない。位相補正回路部４０は、さらに、フィードバック電圧を位相補正用コンデンサＣ１と抵抗器Ｒ５とを用いてエラーアンプへフィードバックし、誤差信号を補正する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
出力端子に出力コンデンサが接続されて使用されるレギュレータ回路であって、発振を防止するための位相補正用コンデンサを備えたレギュレータ回路において、
前記位相補正用コンデンサが前記出力コンデンサの影響を受けないようにしたことを特徴とするレギュレータ回路。
【請求項２】
請求項１に記載のレギュレータ回路において、
電源端子と前記出力端子との間に接続される出力トランジスタよりも前記電源端子側に、前記位相補正用コンデンサを含む位相補正回路部を設けたことを特徴とするレギュレータ回路。
【請求項３】
請求項２に記載のレギュレータ回路において、
前記位相補正回路部は、前記出力トランジスタとカレントミラーを構成する補正回路用トランジスタと、該補正回路用トランジスタに流れる電流を電圧に変換するＩ−Ｖ変換用抵抗器とを含み、前記位相補正用コンデンサの一方の端子が、前記補正回路用トランジスタと前記Ｉ−Ｖ変換用抵抗器との接続点に接続されていることを特徴とするレギュレータ回路。
【請求項４】
請求項３に記載のレギュレータ回路において、
前記位相補正用コンデンサの他方の端子が、出力電圧を分圧した分圧電圧と基準電圧との差に応じた誤差信号を発生するエラーアンプに含まれる誤差信号生成用トランジスタに接続されていることを特徴とするレギュレータ回路。
【請求項５】
請求項４に記載のレギュレータ回路において、
前記誤差信号生成用トランジスタが、前記エラーアンプ内において別のトランジスタとカレントミラーを構成しており、前記位相補正回路部は、当該カレントミラーを構成する２つのトランジスタの間に接続された抵抗器をさらに有し、前記位相補正用コンデンサの他方の端子が、当該抵抗器と前記誤差信号生成用トランジスタとの間に接続されていることを特徴とするレギュレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レギュレータ回路に関し、特に、高度の微細プロセスを用いることなく製造できるシリーズレギュレータＩＣに関する。
【０００２】
【従来の技術】
レギュレータ回路は、外部から供給される電源電圧を安定化し、安定化された出力電圧を出力端子へ供給する回路である。レギュレータ回路の出力端子には、出力コンデンサ（出力容量）が接続された上で、負荷が接続される。これにより、負荷には、レギュレータ回路で安定化され、かつ出力コンデンサで平滑化された出力電圧が供給される。
【０００３】
レギュレータ回路の出力側に接続される出力コンデンサＣＯとしては、電解コンデンサやタンタルコンデンサが一般的であるが、小型化の要請などに応えるため、より小容量のセラミックコンデンサも用いられるようになってきている。
【０００４】
ところで、コンデンサは、その種類によって異なるＥＳＲ値（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ：等価直列抵抗）を持つことが知られている。例えば、電解コンデンサは、周波数や温度により変化するが、おおよそ０．１〜１００［Ω］のＥＳＲ値を有し、タンタルコンデンサは、０．０１〜１［Ω］のＥＳＲ値を有する。また、セラミックコンデンサは、０．００１〜０．１［Ω］のＥＳＲ値を有している。そして、レギュレータ回路の出力端子に接続される出力コンデンサのＥＳＲ値が、レギュレータ回路の位相補償レンジとの関係において適切でない場合、発振が生じることがある。
【０００５】
従来のレギュレータ回路は、例えば、図１に示されるように構成されている。
【０００６】
図示のレギュレータ回路は、電源端子ＶＤＤと、接地端子ＧＮＤと、出力端子ＶＯＵＴとを有する３端子レギュレータ回路（シリーズレギュレータＩＣ）である。
【０００７】
このレギュレータ回路は、定電流源１１と、第１乃至第１０のトランジスタＭ１〜Ｍ１０と、第１乃至第３の抵抗器Ｒ１〜Ｒ３と、位相補正用コンデンサＣ１とを有している。
【０００８】
定電流源１１と第１乃至第８のトランジスタＭ１〜Ｍ８とは、第１及び第２の抵抗器Ｒ１、Ｒ２で分圧された分圧電圧と、図示しない参照電圧生成回路で生成された参照電圧との差に応じた誤差信号を発生するエラーアンプを構成する。
【０００９】
第９のトランジスタＭ９は、エラーアンプが出力する誤差信号を増幅して第１０のトランジスタのゲートに供給する。
【００１０】
第１０のトランジスタＭ１０は、電源端子ＶＤＤと出力端子ＶＯＵＴとの間に接続される出力トランジスタ（パワートランジスタ）であって、電源端子ＶＤＤに与えられる入力電圧をレギュレートして出力端子ＶＯＵＴへ供給する。
【００１１】
第１及び第２の抵抗器Ｒ１及びＲ２は、互いに直列接続され、出力端子ＶＯＵＴと接地端子ＧＮＤとの間に接続される。これら抵抗器Ｒ１及びＲ２は、前述の通り、出力電圧を分圧して分圧電圧を生成する。
【００１２】
第３の抵抗器Ｒ３は、第１０のトランジスタのゲート・ソース間に接続され、第９のトランジスタＭ９の動作に応じて第１０のトランジスタのゲートに制御電圧を発生させる。
【００１３】
位相補正用コンデンサＣ１は、出力端子ＶＯＵＴと第１のトランジスタＭ１のゲートとの間（或いは破線で示すように、出力端子ＶＯＵＴと第８のトランジスタＭ８のゲートとの間）に接続されている。
【００１４】
図１のレギュレータ回路において、電源端子ＶＤＤに電源電圧（例えば、３〜７［Ｖ］）が与えられると、第１及び第２のトランジスタＭ１，Ｍ２には、これらのゲートに与えられる電圧差に応じた電流が流れる。第１のトランジスタＭ１のゲートに供給される参照電圧は、例えば、１．２［Ｖ］である。
【００１５】
第１及び第２のカレントミラーは、第１及び第２のトランジスタＭ１，Ｍ２に流れる電流と同じ大きさの電流を第７及び第８のトランジスタＭ７，Ｍ８にそれぞれ流す。第７及び第８のトランジスタＭ７，Ｍ８に供給される電流の差が、第９のトランジスタＭ９のゲートに電圧（誤差信号）を与え、それによって第９のトランジスタＭ９に流れる電流が変化する。その結果、第１０のトランジスタＭ１０のゲート電圧（制御電圧）が変化し、出力端子ＶＯＵＴに供給される出力電圧（例えば、２〜５［Ｖ］）がレギュレート（安定化）される。
【００１６】
位相補正用コンデンサＣ１は、例えば、３０ｐＦの静電容量を有し、このレギュレータ回路の位相補償レンジを拡大（位相進み補償）する。これにより、出力コンデンサＣＯのＥＳＲが高い場合（例えば、ＥＳＲ＝１００［Ω］）でも、レギュレータ回路は発振することはない。
【００１７】
図２に、ＥＳＲが１００［Ω］の場合の、レギュレータ回路のオープンループ特性を示す。図２から明らかなように、この場合は、いずれの周波数においても入出力位相差が、必要な位相マージン（例えば４５°）以上に保たれており、発振することはない。
【００１８】
ところが、位相補正用コンデンサＣ１は、出力コンデンサＣＯのＥＳＲが高い場合には有効であるが、低い場合（例えば、０．１Ω以下）には効果が無い。例えば、ＥＳＲが０．０１Ωのとき、レギュレータ回路のオープンループ特性は、図３に示すようになる。この場合、２０ｋＨｚよりも高い周波数では、必要な位相マージンを確保することができない。また、入出力位相差が０°（＝３６０°）のときでもゲインを有している。したがって、この場合、レギュレータ回路は発振する。
【００１９】
従来のレギュレータ回路は、出力コンデンサＣＯの低容量化及び低ＥＳＲ化に対応するため、高度な微細プロセスを用いて製造し、素子のサイズを小さく（例えば、トランジスタのチャネル長＝０．６μｍ）することにより、回路内部の周波数特性を改善し、必要な発振マージンを確保するようにしている。
【００２０】
【発明が解決しようとする課題】
上述したように、従来のレギュレータ回路は、出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応するためは、高度な微細プロセスを用いて製造しなければならない。このため、出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応可能な従来のレギュレータ回路は、高価であるという問題点を有している。
【００２１】
そこで、本発明は、出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応できるレギュレータ回路を安価に提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明によれば、出力端子（ＶＯＵＴ）に出力コンデンサ（ＣＯ）が接続されて使用されるレギュレータ回路であって、発振を防止するための位相補正用コンデンサ（Ｃ１）を備えたレギュレータ回路において、前記位相補正用コンデンサが前記出力用コンデンサの影響を受けないようにしたことを特徴とするレギュレータ回路が得られる。
【００２３】
具体的には、本発明は、電源端子（ＶＤＤ）と出力端子との間に接続される出力トランジスタ（Ｍ１０）よりも前記電源端子側に、前記位相補正用コンデンサを含む位相補正回路部（４０）を設けたことを特徴とする。
【００２４】
上記レギュレータ回路において、前記位相補正回路部は、前記出力トランジスタとカレントミラーを構成する補正回路用トランジスタ（Ｍ１１）と、該補正回路用トランジスタに流れる電流を電圧に変換するＩ−Ｖ変換用抵抗器（Ｒ４）とを含み、前記位相補正用コンデンサの一方の端子は、前記補正回路用トランジスタと前記Ｉ−Ｖ変換用抵抗器との接続点に接続されている。
【００２５】
また、前記位相補正用コンデンサの他方の端子は、出力電圧を分圧した分圧電圧と基準電圧との差に応じた誤差信号を発生するエラーアンプに含まれる誤差信号生成用トランジスタ（Ｍ８）に接続されている。
【００２６】
さらに、前記誤差信号生成用トランジスタは別のトランジスタ（Ｍ７）とカレントミラーを構成しており、前記位相補正回路部は、当該カレントミラーを構成する２つのトランジスタの間に接続された抵抗器（Ｒ５）をさらに有し、前記位相補正用コンデンサの他方の端子は、当該抵抗器と前記誤差信号生成用トランジスタとの間に接続されている。
【００２７】
なお、上記括弧内の符号は、本願発明の理解を容易にするために付したものであって、何ら本発明を限定するものではない。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２９】
図４に本発明の一実施の形態に係るレギュレータ回路（シリーズレギュレータＩＣ）の回路図を示す。このレギュレータ回路は、従来のレギュレータ回路とほぼ同じ構成を有しており、位相補正用コンデンサＣ１を含む位相補正回路部４０を有している点で異なっている。
【００３０】
詳述すると、このレギュレータ回路は、定電流源１１と、第１乃至第１０のトランジスタＭ１〜Ｍ１０と、第１乃至第３の抵抗器Ｒ１〜Ｒ３と、位相補正用コンデンサＣ１と、位相補正回路部４０とを有している。ここで、位相補正回路部４０は、第１１のトランジスタ（補正回路用トランジスタ）Ｍ１１と、第４及び第５の抵抗器Ｒ４及びＲ５（例えば、６０［ｋΩ］及び１００［ｋΩ］）と、位相補正用コンデンサＣ１（例えば、５［ｐＦ］）とを含んでいる。
【００３１】
定電流源１１と第１乃至第８のトランジスタＭ１〜Ｍ８は、２つの入力信号（後述する分圧電圧及び参照電圧）の差に基づく誤差信号を生成するエラーアンプを構成する。
【００３２】
第１及び第２のトランジスタＭ１及びＭ２は、ともにＮチャネルＦＥＴである。これらトランジスタＭ１及びＭ２のソースは定電流源１１に共通に接続され、ドレインは第３及び第５のトランジスタのドレインに夫々接続されている。また、第１のトランジスタＭ１のベースは、第１の抵抗器Ｒ１と第２の抵抗器Ｒ２との接続点に接続されており、第２のトランジスタのベースには、図示しない参照電圧生成回路からの参照電圧が供給されている。そして、第１及び第２のトランジスタＭ１及びＭ２は、これらのゲートに供給される電圧の差に応じて、定電流源１１が生成した定電流を分割する。
【００３３】
第３及び第４のトランジスタＭ３及びＭ４は、ともにＰチャネルＦＥＴである。これらトランジスタＭ３及びＭ４のソースはともに電源端子ＶＤＤに接続され、ゲートは互いに接続されるとともに第３のトランジスタＭ３のドレインにも接続されている。また、第４のトランジスタＭ４のドレインは、第７のトランジスタＭ７のドレインに接続されている。これらトランジスタＭ３及びＭ４は、第１のカレントミラーを構成し、第１のトランジスタＭ１に流れる電流と同一の電流を第７のトランジスタＭ７に供給する。
【００３４】
第５及び第６のトランジスタＭ５及びＭ６は、ともにＰチャネルＦＥＴである。これらトランジスタＭ５及びＭ６のソースはともに電源端子ＶＤＤに接続され、ゲートは互いに接続されるとともに第５のトランジスタＭ５のドレインにも接続されている。また、第６のトランジスタＭ６のドレインは、第８のトランジスタＭ８のドレインに接続されている。これらトランジスタＭ５及びＭ６は、第２のカレントミラーを構成し、第２のトランジスタＭ２に流れる電流と同一の電流を第８のトランジスタＭ８に供給する。
【００３５】
第７及び第８のトランジスタＭ７及びＭ８は、ともにＮチャネルＦＥＴである。第７のトランジスタＭ７のソースは接地端子ＧＮＤに接続され、ベースはドレインに接続されるとともに位相補正回路部４０の第５の抵抗器Ｒ５の一方の端子に接続されている。また、第８のトランジスタ（誤差信号生成用トランジスタ）Ｍ８のソースは接地端子ＧＮＤに接続され、ベースは位相補正回路部４０の第５の抵抗器Ｒ５の他方の端子に接続されている。第７及び第８のトランジスタＭ７及びＭ８は、第３のカレントミラーを構成し、第８のトランジスタＭ８のドレインに、第７のトランジスタＭ７と第８のトランジスタＭ８とに夫々供給される電流の差に応じた電圧（誤差信号）を発生させる。
【００３６】
第９のトランジスタＭ９は、ＮチャネルＦＥＴである。第９のトランジスタＭ９のソースは接地端子ＧＮＤに、ドレインは第１０のトランジスタＭ１０のゲートに、ベースは第８のトランジスタＭ８のドレイン（第６のトランジスタＭ６のドレイン）に、夫々接続されている。第９のトランジスタは、第１０のトランジスタ１０のゲート・ソース間に接続された第３の抵抗器Ｒ３とともに、そのベース電圧（エラーアンプからの誤差信号）に応じた電圧（制御電圧）を第１０のトランジスタのゲートに発生させる。
【００３７】
第１０のトランジスタＭ１０は、ＰチャネルＦＥＴである。第１０のトランジスタＭ１０のソースは電源端子ＶＤＤに接続されるとともに第３の抵抗器Ｒ３を介してベースに接続され、ドレインは出力端子ＶＯＵＴに接続されている。第１０のトランジスタＭ１０は、そのベース電圧（制御電圧）に応じて、電源端子ＶＤＤに与えられる電源電圧をレギュレートし、出力電圧として出力端子ＶＯＵＴへ供給する。
【００３８】
第１及び第２の抵抗器Ｒ１及びＲ２は、互いに直列接続され、出力端子ＶＯＵＴと接地端子ＧＮＤとの間に接続される。また、これら抵抗器Ｒ１及びＲ２の接続点が、前述の通り第１のトランジスタＭ１のベースに接続される。第１及び第２の抵抗器Ｒ１及びＲ２は、出力端子ＶＯＵＴに供給される出力電圧を分圧し、分圧電圧を第１のトランジスタＭ１のベースに供給する。
【００３９】
第１１のトランジスタＭ１１はＰチャネルトランジスタであって、第１０のトランジスタＭ１０とカレントミラーを構成する。即ち、第１１のトランジスタＭ１１のソースは電源端子ＶＤＤに、ドレインは第４の抵抗器（Ｉ−Ｖ変換用抵抗器）Ｒ４を介して接地端子ＧＮＤに、ベースは第１０のトランジスタＭ１０のベースに、それぞれ接続されている。
【００４０】
第１１のトランジスタＭ１１及び第４の抵抗器Ｒ４は、それらの間の接続点に出力電圧に比例するフィードバック電圧を発生させる。このフィードバック電圧は、出力端子ＶＯＵＴに接続される出力コンデンサＣＯ（ＥＳＲ）の影響を受けない。
【００４１】
位相補正用コンデンサＣ１の一方の端子は、第１１のトランジスタＭ１１と第４の抵抗器Ｒ４との接続点に、他方の端子は、第８のトランジスタＭ８のベースに夫々接続されている。位相補正用コンデンサＣ１は、出力電圧に比例するフィードバック電圧に応じて第８のトランジスタＭ８のベース電位を変化させ、エラーアンプから出力される誤差信号を補正する。
【００４２】
以上の構成により、図４のレギュレータ回路は、従来と同様に、電源端子ＶＤＤに与えられた電源電圧をレギュレートし、レギュレートされた電源電圧を出力電圧として、出力端子ＶＯＵＴに供給する。
【００４３】
位相補正回路部４０は、出力トランジスタＭ１０よりも電源端子ＶＤＤ側に設けられているので、上記レギュレートを行う際に、出力コンデンサＣＯ（ＥＳＲ）の影響を受けること無く、位相補正を行うことができる。つまり、位相補正回路部４０は、出力コンデンサＣＯ（ＥＳＲ）の影響を受けること無く、出力電圧に比例する電圧をエラーアンプにフィードバックし、出力電圧の変動を抑制するようにエラーアンプから出力される誤差信号を補正する。これにより、本実施の形態に係るレギュレータ回路は、出力コンデンサＣＯによるＥＳＲの大きさに無関係に位相補正を行うことができ、周波数に関係なく（少なくともＥＳＲ＝１０［ｍΩ］〜１００［Ω］の範囲において）必要な位相マージンを確保することができる。
【００４４】
図５に、通常の微細プロセス（トランジスタのチャネル長＝１．２［μｍ］）により製造した本実施の形態に係るレギュレータ回路の、ＥＳＲ＝１００［Ω］の場合のオープンループ特性を示す。図５から明らかなように、この場合、いずれの周波数においても必要な位相マージン（４５°以上）が確保されている。
【００４５】
また、図６に、上記レギュレータ回路の、ＥＳＲ＝０．０１［Ω］の場合のオープンループ特性を示す。図６から明らかなように、１０００［ｋＨｚ］以下の周波数において、必要な位相マージン（４５°以上）が確保されている。また、それ以上の周波数帯では、ゲインが負となっているので、このレギュレータ回路が発振することはない。
【００４６】
以上のように、本実施の形態に係るレギュレート回路は、通常の微細プロセスを用いて製造しても、低容量、低ＥＳＲの出力コンデンサＣＯに対応することができる。
【００４７】
【発明の効果】
本発明によれば、発振を防止するための位相補正用コンデンサを備えたレギュレータ回路において、前記補正コンデンサが出力端子に接続される出力コンデンサの影響を受けないように構成したことで、低容量、低ＥＳＲに対応できるレギュレータ回路を安価に提供することができる。
【図面の簡単な説明】
【図１】従来のレギュレータ回路の一例の回路図である。
【図２】図１のレギュレータ回路の、ＥＳＲ＝１００Ωの場合のオープンループ特性を示すグラフである。
【図３】図１のレギュレータ回路の、ＥＳＲ＝０．０１Ωの場合のオープンループ特性を示すグラフである。
【図４】本発明の一実施の形態に係るレギュレータ回路の回路図である。
【図５】図４のレギュレータ回路の、ＥＳＲ＝１００Ωの場合のオープンループ特性を示すグラフである。
【図６】図４のレギュレータ回路の、ＥＳＲ＝０．０１Ωの場合のオープンループ特性を示すグラフである。
【符号の説明】
１１      定電流回路
４０      位相補正回路部
Ｍ１〜Ｍ１１      トランジスタ
Ｒ１〜Ｒ５      抵抗器
Ｃ１      位相補正用コンデンサ
ＣＯ      出力コンデンサ
ＥＳＲ      等価直列抵抗
ＶＤＤ      電源端子
ＶＯＵＴ      出力端子
ＧＮＤ      接地端子
ＲＬ      負荷抵抗
【図１】
2004318407.tif 000003
【図２】
2004318407.tif 000004
【図３】
2004318407.tif 000005
【図４】
2004318407.tif 000006
【図５】
2004318407.tif 000007
【図６】
2004318407.tif 000008