(57)【要約】【課題】下部電極を有するＭＦＭＩＳ構造と集積回路を一体化することができる半導体素子、半導体センサーおよび半導体記憶素子を提供する。【解決手段】半導体単結晶基板１上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜２を有し、そのγ−Ａｌ２  Ｏ３  単結晶膜２上にエピタキシャル単結晶Ｐｔ薄膜３を有する。【選択図】    図４
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【特許請求の範囲】
【請求項１】
半導体単結晶基板上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜を有し、該γ−Ａｌ２  Ｏ３  単結晶膜上にエピタキシャル単結晶Ｐｔ薄膜を有することを特徴とする半導体素子。
【請求項２】
半導体単結晶基板上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜を有し、該γ−Ａｌ２  Ｏ３  単結晶膜上にエピタキシャル単結晶Ｐｔ薄膜を設けるとともに、該単結晶Ｐｔ薄膜上に高配向の強誘電体薄膜を順次堆積してなることを特徴とする半導体素子。
【請求項３】
請求項１または２記載の半導体素子において、前記半導体単結晶基板として、Ｓｉ単結晶基板を用いたことを特徴とする半導体素子。
【請求項４】
請求項３記載の半導体素子において、前記Ｓｉ単結晶基板の表面が（１００）面であることを特徴とする半導体素子。
【請求項５】
請求項２、３または４記載の半導体素子において、前記強誘電体薄膜として、ＢａＭｇＦ４  、Ｂｉ４  Ｔｉ３  Ｏ１２、（Ｂｉ，Ｌａ）４  Ｔｉ３  Ｏ１２、ＢａＴｉＯ３  、Ｂａｘ  Ｓｒ１−ｘ  ＴｉＯ３  、ＳｒＢｉ２  Ｔａ２  Ｏ９  、ＰｂＴｉＯ３  、Ｐｂｙ  Ｌａ１−ｙ  Ｚｒｘ  Ｔｉ１−ｘ  Ｏ３  、ＺｎＯのうち、いずれかの薄膜を用いることを特徴とする半導体素子。
【請求項６】
半導体単結晶基板上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜を有し、該γ−Ａｌ２  Ｏ３  単結晶膜上にエピタキシャル単結晶Ｐｔ薄膜を設けるとともに、該単結晶Ｐｔ薄膜上に高配向の強誘電体薄膜を有し、該強誘電体薄膜上に上部電極を具備することを特徴とする半導体センサー。
【請求項７】
請求項６記載の半導体センサーにおいて、前記半導体単結晶基板がＳＯＩ構造であることを特徴とする半導体センサー。
【請求項８】
請求項６記載の半導体センサーにおいて、前記半導体単結晶基板に共振周波数調整のための処理を施し、超音波を検出することを特徴とする半導体センサー。
【請求項９】
請求項６記載の半導体センサーにおいて、前記半導体単結晶基板に熱分離のためのエッチングを施し、赤外線を検出することを特徴とする半導体センサー。
【請求項１０】
請求項９記載の半導体センサーにおいて、前記上部電極と前記エピタキシャル単結晶Ｐｔ薄膜からなる下部電極間にトランジスタを一体化することを特徴とする半導体センサー。
【請求項１１】
請求項１〜５の何れか１項記載の半導体素子の前記半導体単結晶基板はＦＥＴ構造としたメモリ機能を有することを特徴とする半導体記憶素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子、半導体センサーおよび半導体記憶素子に関するものである。
【０００２】
【従来の技術】
近年、強誘電体の持つ、履歴現象、焦電効果、圧電効果、電気光学効果といった特性を利用した様々な電子デバイスが研究されている。中でも、金属／強誘電体／金属構造／絶縁体／半導体（Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ／Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＦＭＩＳ）構造を用いたデバイスは、不揮発性記憶素子やセンサーへの応用が期待されている。
【０００３】
また、この構造では強誘電体を薄膜化することにより、デバイス性能の向上、サイズの小型化などが可能になると期待される。さらに、半導体基板を用いることで集積回路との一体化が可能であると考えられている。
【０００４】
ＭＦＭＩＳ構造を用いたデバイスにおいては、上部と下部の電極は強誘電体からの信号を取り出すあるいは強誘電体へ信号を与えるために必要となっている。例えば、強誘電体をセンサーとして利用する場合は、強誘電体に与えられた物理的な効果により上下の電極に信号が現れる。また、強誘電体を記憶素子として利用する場合は、記憶させたいデータに応じて、上下電極から強誘電体に対して電気的信号を与える必要がある。
【０００５】
一方で、強誘電体の結晶性はデバイスとしての性能を左右する重要な要素である。ＭＦＭＩＳ構造において、強誘電体は金属電極上に形成されるため、電極にも結晶性の良いものが求められている。現在、電極用の金属材料としてはプラチナ（Ｐｔ）が広く使われている。
【０００６】
また、センサーデバイスの分野において、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  （ＰＺＴ）系強誘電体材料が広く用いられている。ＰＺＴ系材料は電極上の結晶面を（００１）面に揃えることで、最も良好な強誘電特性を示すことが知られている。このＰＺＴ（００１）を得るためには、下部電極のＰｔを（００１）面で揃えた単結晶とする必要があり、現在そのようなＰｔを得るために単結晶ＭｇＯ（００１）基板が使用されている。また、シリコン（Ｓｉ）基板表面にシリコン（Ｓｉ）酸化膜を形成し、その後チタンを堆積した基板を用いることにより、Ｐｔ（１１１）配向膜とその上へのＰＺＴ（１１１）配向膜が作製できる。
【０００７】
【特許文献１】
特開２００２−２６１２４９号公報  （第４−５頁  図２）
【非特許文献１】
赤井  他、第４９回応用物理学関係連合講演会予稿集，３０ａ−ＺＡ−６
【０００８】
【発明が解決しようとする課題】
上記したように、強誘電特性の優れたＰＺＴ（００１）を用いたＭＦＭＩＳ構造と集積回路を一体化したデバイスを作製するために、Ｐｔ（００１）が形成可能な半導体（例えば、Ｓｉ）基板が求められている。一方、現在使用されている単結晶ＭｇＯ（００１）基板は絶縁体であり、上記の要求を満たすことができない。
【０００９】
さらに、上記した特許文献１では、半導体基板上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜上に高配向の強誘電体薄膜を順次堆積してなることを特徴とする半導体記憶素子が開示されているが、この構造では下部電極が形成されていないために、半導体センサーなどには用いることができなかった。
【００１０】
本発明は、上記状況に鑑みて、下部電極を有するＭＦＭＩＳ構造と集積回路を一体化することができる半導体素子、半導体センサーおよび半導体記憶素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体素子において、半導体単結晶基板上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜を有し、このγ−Ａｌ２  Ｏ３  単結晶膜上にエピタキシャル単結晶Ｐｔ薄膜を有することを特徴とする。
【００１２】
〔２〕半導体素子において、半導体単結晶基板上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜を有し、このγ−Ａｌ２  Ｏ３  単結晶膜上にエピタキシャル単結晶Ｐｔ薄膜を設けるとともに、この単結晶Ｐｔ薄膜上に高配向の強誘電体薄膜を順次堆積してなることを特徴とする。
【００１３】
〔３〕上記〔１〕または〔２〕記載の半導体素子において、前記半導体単結晶基板として、Ｓｉ単結晶基板を用いたことを特徴とする。
【００１４】
〔４〕上記〔３〕記載の半導体素子において、前記Ｓｉ単結晶基板の表面が（１００）面であることを特徴とする。
【００１５】
〔５〕上記〔２〕、〔３〕または〔４〕記載の半導体素子において、前記強誘電体薄膜として、ＢａＭｇＦ４  、Ｂｉ４  Ｔｉ３  Ｏ１２、（Ｂｉ，Ｌａ）４  Ｔｉ３  Ｏ１２、ＢａＴｉＯ３  、Ｂａｘ  Ｓｒ１−ｘ  ＴｉＯ３  、ＳｒＢｉ２  Ｔａ２  Ｏ９  、ＰｂＴｉＯ３  、Ｐｂｙ  Ｌａ１−ｙ  Ｚｒｘ  Ｔｉ１−ｘ  Ｏ３  、ＺｎＯのうち、いずれかの薄膜を用いることを特徴とする。
【００１６】
〔６〕半導体センサーにおいて、半導体単結晶基板上にエピタキシャル成長されたγ−Ａｌ２  Ｏ３  単結晶膜を有し、このγ−Ａｌ２  Ｏ３  単結晶膜上にエピタキシャル単結晶Ｐｔ薄膜を設けるとともに、この単結晶Ｐｔ薄膜上に高配向の強誘電体薄膜を有し、この強誘電体薄膜上に上部電極を具備することを特徴とする。
【００１７】
〔７〕上記〔６〕記載の半導体センサーにおいて、前記半導体単結晶基板がＳＯＩ構造であることを特徴とする。
【００１８】
〔８〕上記〔６〕記載の半導体センサーにおいて、前記半導体単結晶基板に共振周波数調整のための処理を施し、超音波を検出することを特徴とする。
【００１９】
〔９〕上記〔６〕記載の半導体センサーにおいて、前記半導体単結晶基板に熱分離のためのエッチングを施し、赤外線を検出することを特徴とする。
【００２０】
〔１０〕上記〔９〕記載の半導体センサーにおいて、前記上部電極と前記エピタキシャル単結晶Ｐｔ薄膜からなる下部電極間にトランジスタを一体化することを特徴とする。
【００２１】
〔１１〕半導体記憶素子において、上記〔１〕〜〔５〕の何れか１項記載の半導体素子の前記半導体単結晶基板をＦＥＴ構造としたメモリ機能を有することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明について説明する。
【００２３】
本発明は、Ｓｉ基板上に単結晶絶縁膜を成長させ、その単結晶絶縁膜上にＰｔ電極を形成する。換言すれば、Ｓｉ基板とＰｔ電極との間に単結晶絶縁膜を形成する。このようにして、単結晶Ｐｔ電極を容易に得ることができ、ＭＦＭＩＳ構造を実現するようにした。Ｓｉ基板上にエピタキシャル成長可能な絶縁膜としては、γ−Ａｌ２  Ｏ３  を使用するようにした。
【００２４】
単結晶絶縁膜の積層には、積層する材料の結晶構造および格子定数の不整合率が重要である。そこで、γ−Ａｌ２  Ｏ３  、ＰｔおよびＭｇＯについて格子定数の検討を行った。表１にそれぞれの結晶構造および格子定数を示す。
【００２５】
【表１】
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【００２６】
図１はＰｔとγ−Ａｌ２  Ｏ３  のスピネル構造の際表面での原子配置を示す図であり、図１（ａ）はＰｔの原子配置、図１（ｂ）はγ−Ａｌ２  Ｏ３  の原子配置を示している。
【００２７】
スピネル構造の際表面は、γ−Ａｌ２  Ｏ３  を例に取ると図１（ｂ）に示すように、Ａｌの面心立方構造と見ることができる。一方、Ｐｔの場合も、図１（ａ）に示すように、Ｐｔの面心立方構造と見ることができる。
【００２８】
したがって、（００１）面上での原子配置はＰｔとγ−Ａｌ２  Ｏ３  とでは幾何学的には同じである。そこで、表１に示した格子定数より、Ｐｔ（００１）面とγ−Ａｌ２  Ｏ３  （００１）面およびＰｔ（００１）面とＭｇＯ（００１）面との格子不整合率を計算すると、表２に示す値が得られた。
【００２９】
【表２】
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【００３０】
この結果より、Ｐｔとγ−Ａｌ２  Ｏ３  との格子不整合率は十分に低く、さらにはＰｔ−ＭｇＯの格子不整合率の値よりも低くなることが分かった。これは、γ−Ａｌ２  Ｏ３  への単結晶Ｐｔのエピタキシャル成長の可能性を示すものである。
【００３１】
Ｓｉ基板上への単結晶γ−Ａｌ２  Ｏ３  膜のエピタキシャル成長技術は、本願発明者の提案にかかる上記特許文献１で明らかにされている。これにより得られる基板の断面構造を図２に示す。
【００３２】
図２は本発明にかかるＳｉ基板上へエピタキシャル成長させた単結晶γ−Ａｌ２  Ｏ３  膜の断面図である。
【００３３】
この図において、Ｓｉ（００１）基板１上にエピタキシャル成長したγ−Ａｌ２  Ｏ３  （００１）膜２が単結晶であるかは、反射高速電子線回折装置（ＲＨＥＥＤ）による回折像を観察することで判断できる。
【００３４】
図３は図２に示す単結晶γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板のＲＨＥＥＤパターンを示す。
【００３５】
この図３より、Ｓｉ（００１）基板１上にエピタキシャル成長したγ−Ａｌ２  Ｏ３  （００１）膜２が単結晶であることが分かる。  本発明では、こうして得られたγ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板（以下、単にＡｌ２  Ｏ３  基板と呼ぶ）を用い、以下に示すプロセスで、単結晶Ｐｔ膜を形成する。
【００３６】
図４は本発明の実施例を示すＰｔ／γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板の断面図である。
【００３７】
この図において、３はエピタキシャル単結晶Ｐｔ薄膜である。ここでは、Ｏ２  およびＴＭＡ（ｔｒｉ−ｍｅｔｈｙｌ  ａｍｉｎｅ）を材料ガスとするｃｏｌｄ−ｗａｌｌ  ＣＶＤ装置によりＳｉ（００１）基板１上にエピタキシャル成長させたγ−Ａｌ２  Ｏ３  膜２（１４ｎｍ）を基板として用いた。Ｐｔ薄膜３はＲＦスパッタ法により作製した。スパッタガスはＡｒのみで、基板温度は室温から６００℃まで変化させた。作製したＰｔ薄膜３の結晶性をＸＲＤおよびＲＨＥＥＤにより解析した（図５、図６参照）。
【００３８】
このＰｔ／γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板の作製プロセスは、
（１）まず、Ｓｉ（００１）基板１上に成長したγ−Ａｌ２  Ｏ３  （００１）膜２からなるＡｌ２  Ｏ３  基板をＲＦスパッタ装置へ導入する。
【００３９】
（２）次に、スパッタ装置内を真空ポンプにより、真空度１×１０−２Ｔｏｒｒから１×１０−７Ｔｏｒｒの範囲まで排気する。
【００４０】
（３）次に、Ａｒガスを装置内へ導入し、真空度を１×１０−０Ｔｏｒｒから１×１０−３Ｔｏｒｒの範囲に調整する。
【００４１】
（４）次いで、基板加熱機構により、Ａｌ２  Ｏ３  基板を５５０℃以上に加熱する。
【００４２】
（５）次に、プラズマを発生させる。
【００４３】
（６）プリスパッタを行った後、シャッタを開き、Ａｌ２  Ｏ３  基板上へとＰｔ薄膜３を堆積させる。
【００４４】
（７）所定の膜厚が得られた後、シャッタを閉じ、プラズマの発生を停止させる。
【００４５】
得られたＰｔ薄膜の結晶構造について、Ｘ線回折装置（ＸＲＤ）およびＲＨＥＥＤを用いて解析を行った。それぞれの結果を図５および図６に示す。
【００４６】
まず、図５に示すＸＲＤパターンでは、Ｐｔ（００２）面に起因するピークのみが現れており、Ｐｔが（００１）配向していることが確認できた。より詳細には、室温〜５００℃でのスパッタでは、（１１１）および（００２）の弱いピークが観測されており多結晶のＰｔ薄膜が成長している。５５０℃で（００２）のピークが強く現れ始めたが、（１１１）のピークもわずかに残っており、エピタキシャル成長していない。６００℃の場合では、（１１１）のピークは完全に失せて（００２）ピークのみが現れた。
【００４７】
また、図６に示すＲＨＥＥＤにおいてもスポットパターンが観測され、Ｐｔ（００１）がγ−Ａｌ２  Ｏ３  （００１）上にエピタキシャル成長していることが確認できた。なお、α−Ａｌ２  Ｏ３  （サファイア）のＲ面上に同様の条件においてＰｔをスパッタした場合、（００１）配向の膜は得られず、（１１１）配向となった。
【００４８】
さらに、図６に示すＲＨＥＥＤパターンのスポット位置・間隔を同定した結果、各スポットが、図７に示す面からのものであることが分かった。これらの結果より、Ａｌ２  Ｏ３  基板上に単結晶Ｐｔ（００１）が成長していることを確認した。
【００４９】
前述したようなプロセスを用いてサファイア（１０−１２）面上にＰｔを堆積した場合は、図８に示すような（１１１）配向のＰｔ膜しか得られない。Ｓｉ基板を用いて、Ｐｔ（００１）膜を得られるのは単結晶γ−Ａｌ２  Ｏ３  を用いることによるものである。
【００５０】
以下、本発明の実施の形態について詳細に説明する。
【００５１】
（実施例１）超音波センサー、赤外線センサーの構成例１
図９は本発明の構造を有する基板を用いて製造されたＭＦＭＩＳ型センサーの構成断面図である。
【００５２】
図９に示すように、Ｓｉ（００１）基板１１上に単結晶のγ−Ａｌ２  Ｏ３  （００１）膜１２を成長させた後、ハンドリングのため５μｍ程度のＳｉ単結晶薄膜１３を成長させる。もちろん、この構造は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造であるので、他の方法で作製したＳＯＩ構造を用いてもよい。
【００５３】
そのＳｉ単結晶薄膜１３上に単結晶のγ−Ａｌ２  Ｏ３  （００１）膜１４を成長させ、その後、Ｐｔ薄膜１５をエピタキシャル成長させる。これが下部電極となる。次に、ＭＯＣＶＤ法、またはゾルゲル法、スパッタ法で強誘電体薄膜１６を高配向に成長させる。その後、上部電極（例えば金ブラック）１７を設け、所望の大きさに強誘電体薄膜１６をパターニングする。
【００５４】
これを、赤外線センサーとして構成するためには、赤外線の照射による熱上昇を効果的に得るために、熱分離のためＳｉ基板１１を、背面からＫＯＨ溶液などでエッチングする。このように構成された上部電極１７とＰｔ下部電極１５間に、赤外線が入射することで、強誘電体薄膜１６の自発分極値の変化（焦電効果）に伴う電圧変化（もしくは電流計をつなげば電流変化）が、入射される赤外線光量に見合って現れる。
【００５５】
また、超音波センサーとして構成するためには、共振周波数調整のため、同様に背面からＳｉ基板１１を削る。このように構成された上部電極１７とＰｔ下部電極１５間に超音波を入射すると、圧電効果により、電圧が発生する。
【００５６】
また、同様な機能を有するＭＦＭＩＳ型センサーは図１０のような構造でも可能である。
【００５７】
すなわち、Ｓｉ基板２１上に単結晶γ−Ａｌ２  Ｏ３  （００１）膜２２、単結晶Ｐｔ下部電極２３、強誘電体薄膜２４、上部電極２５を形成して、Ｓｉ基板２１と単結晶γ−Ａｌ２  Ｏ３  （００１）膜２２の一部にはエッチングによるリセス２６を形成してオーバーハング状態にする。つまり、この場合、熱分離もしくは共振周波数調整のためのＳｉ基板２１のエッチングは、Ｓｉ基板２１の表面から行う。
【００５８】
図１１は本発明の実施例を示すトランジスタと一体化したＭＦＭＩＳ型半導体センサーの構成図である。
【００５９】
この図において、３１は下部電極（エピタキシャル単結晶Ｐｔ膜）、３２は強誘電体薄膜、３３は上部電極、３４は抵抗、３５は電界効果トランジスタ、３６はゲート、３７，３８はソース・ドレイン、３９は電源電圧（ＶＤＤ）端子、４０はセンサー出力（Ｖｏｕｔ）端子である。
【００６０】
このように、赤外線照射による焦電効果のため発生した電荷を、図１１に示すように、電界効果トランジスタ（もしくはＭＯＳトランジスタ）３５で電圧変化に変換して信号を取り出すことにより、雑音を減じるとことができる。図中の抵抗３４はシャウント抵抗と呼ばれ、電流を電圧に変換するとともに、赤外線への応答速度を制御するものである。
【００６１】
図１２は本発明の実施例を示すメモリ構造を有するＭＦＭＩＳ−ＦＥＴ型半導体記憶素子の断面図である。
【００６２】
この図において、４１は半導体基板〔Ｓｉ基板〕、４２，４３はソース・ドレイン、４４は絶縁膜〔エピタキシャル単結晶γ−Ａｌ２  Ｏ３  （００１）膜〕、４５は下部電極（エピタキシャル単結晶Ｐｔ膜）、４６は強誘電体薄膜、４７は上部電極である。
【００６３】
このように、ソース・ドレイン４２，４３間に絶縁膜（エピタキシャル単結晶γ−Ａｌ２  Ｏ３  膜）４４、そして、その上に下部電極として金属（エピタキシャル単結晶Ｐｔ薄膜）４５、その上に強誘電体薄膜４６、そして上部電極４７が構成されている半導体構造である。
【００６４】
上部電極４７に、ある電圧以上（たとえば５Ｖ）の電圧を印加すると、ソース・ドレイン４２，４３間には電流が流れる。上部電極４７の電圧を０Ｖまで落としても、強誘電体４６の履歴現象のため、電流は流れ続ける。次に、上部電極４７に、ある負の電圧以下（たとえば−５Ｖ）を印加すると、電流が流れなくなる。上部電極４７の電圧を０Ｖに戻しても、強誘電体４６の履歴現象のため、電流は流れない。
【００６５】
なお、強誘電体薄膜としては、ＢａＭｇＦ４  、Ｂｉ４  Ｔｉ３  Ｏ１２、（Ｂｉ，Ｌａ）４  Ｔｉ３  Ｏ１２、ＢａＴｉＯ３  、Ｂａｘ  Ｓｒ１−ｘ  ＴｉＯ３  、ＳｒＢｉ２  Ｔａ２  Ｏ９  、ＰｂＴｉＯ３  、Ｐｂｙ  Ｌａ１−ｙ  Ｚｒｘ  Ｔｉ１−ｘ  Ｏ３  、ＺｎＯのうち、いずれかの薄膜を用いるようにすればよい。
【００６６】
また、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００６７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００６８】
（Ａ）半導体基板上に単結晶γ−Ａｌ２  Ｏ３  膜（単結晶絶縁薄膜）を成長させ、その単結晶γ−Ａｌ２  Ｏ３  膜を半導体基板とＰｔ電極との間に形成することにより、単結晶Ｐｔ電極を容易に得ることができ、ＭＦＭＩＳ構造を容易に形成することができる。
【００６９】
（Ｂ）強誘電体薄膜を利用したデバイス、とりわけ半導体記憶素子や半導体センサーを得ることができ、その性能向上とサイズの小型化に貢献できる。
【図面の簡単な説明】
【図１】Ｐｔとγ−Ａｌ２  Ｏ３  のスピネル構造の際表面での原子配置を示す図である。
【図２】本発明にかかる単結晶γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板の断面図である。
【図３】本発明にかかる単結晶γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板のＲＨＥＥＤパターンを示す図である。
【図４】本発明の実施例を示すＰｔ／γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板の断面図である。
【図５】本発明の実施例を示すＰｔ／γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板のＸＲＤパターンを示す図である。
【図６】本発明の実施例を示すＰｔ／γ−Ａｌ２  Ｏ３  （００１）／Ｓｉ（００１）基板のＲＨＥＥＤパターンを示す図である。
【図７】図６のＲＨＥＥＤパターンのスポット位置の同定を示す図である。
【図８】比較例としてのＰｔ／サファイア（１０−１２）／Ｓｉ（００１）基板のＸＲＤパターンを示す図である。
【図９】本発明の実施例を示すＭＦＭＩＳ型センサー（その１）の断面図である。
【図１０】本発明の実施例を示すＭＦＭＩＳ型センサー（その２）の断面図である。
【図１１】本発明の実施例を示すトランジスタと一体化したＭＦＭＩＳ型半導体センサーの構成図である。
【図１２】本発明の実施例を示すメモリ構造を有するＭＦＭＩＳ−ＦＥＴ型半導体記憶素子の断面図である。
【符号の説明】
１，１１，１３，２１，４１    Ｓｉ（００１）基板
２，１２，１４，２２，４４    エピタキシャル単結晶γ−Ａｌ２  Ｏ３  （００１）膜
３，１５，２３，３１，４５    エピタキシャル単結晶Ｐｔ薄膜（下部電極）
１６，２４，３２，４６    強誘電体薄膜
１７，２５，３３，４７    上部電極（金ブラック）
２６    リセス
３４    抵抗（シャウント抵抗）
３５    電界効果トランジスタ
３６    ゲート
３７，３８，４２，４３    ソース・ドレイン
３９    電源電圧（ＶＤＤ）端子
４０    センサー出力（Ｖｏｕｔ）端子
【図１】
2004281742.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
2004281742.tif 000009
【図６】
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【図７】
2004281742.tif 000011
【図８】
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【図９】
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【図１０】
2004281742.tif 000014
【図１１】
2004281742.tif 000015
【図１２】
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