(57)【要約】【課題】本発明は、試験装置に関し、例えばＰＤＰ（プラズマディスプレー）パネルドライブ用ＩＣ等の高電圧で動作する半導体素子の試験装置に適用して、試験対象が短絡した場合等にあっても、各部の損傷を有効に回避することができるようにする。【解決手段】テストヘッド２２側に電流制限回路２３、２４を設け、少なくとも試験電源装置の電流機構が機能するまでの間、電流制限回路２３、２４で短絡時の過大な電流を制限する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
試験対象に印加する駆動用電源を定電流制御又は定電圧制御により出力する試験用電源装置と、
前記試験用電源装置とケーブルにより接続されて前記試験対象に少なくとも前記駆動用電源を印加するテストヘッドとを有する試験装置において、
前記試験用電源装置は、
前記試験対象に印加されている前記駆動用電源を帰還して前記駆動用電源を補正し、
又は試験対象に印加されている前記駆動用電源を帰還して前記試験対象に印加されている前記駆動用電源の電圧を計測可能とし、
前記駆動用電源の電流値を制限する電流制御機構を有し、
前記テストヘッドは、
前記駆動用電源の経路に、流れる電流を制限する第１の電流制限回路を有し、
前記帰還の経路が、前記第１の電流制限回路の前記試験対象側に接続され、
前記帰還の経路に、流れる電流を制限する第２の電流制限回路を有する
ことを特徴とする試験装置。
【請求項２】
前記第１及び又は第２の電流制限回路は、
インダクタンス素子と、
前記インダクタンス素子の逆起電力の電圧を制限する逆起電力制限回路とにより形成された
ことを特徴とする請求項１に記載の試験装置。
【請求項３】
前記第１及び又は第２の電流制限回路は、
順方向にバイアスされたトランジスタと、インピーダンス素子との直列回路である
ことを特徴とする請求項１に記載の試験装置。
【請求項４】
前記第１及び又は第２の電流制限回路は、
順方向にバイアスされたトランジスタと、定電流ダイオードとの直列回路である
ことを特徴とする請求項１に記載の試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験装置に関し、例えばＰＤＰ（プラズマディスプレー）パネルドライブ用ＩＣ等の高電圧で動作する半導体素子の試験装置に適用することができる。本発明は、テストヘッド側に電流制限回路を設け、少なくとも試験電源装置の電流制御機構が機能するまでの間、この電流制限回路で短絡時の過大な電流を制限することにより、試験対象が短絡した場合等にあっても、各部の損傷を有効に回避することができるようにする。
【０００２】
【従来の技術】
従来、例えばＰＤＰ（プラズマディスプレー）パネルドライブ用ＩＣの様に、高電圧で動作する出力回路を有する半導体素子においては、高電圧の発生が可能な直流電源を有する試験装置を用いて直流特性を検査するようになされている。
【０００３】
図９は、このような試験装置において、直流特性の検査に係る構成を示すブロック図である。試験装置１は、高電圧を発生可能な試験用電源装置５を有してなる本体装置３、テストヘッド２、本体装置３とテストヘッド２とを接続するケーブル６Ｓ及び６Ｆ等により構成される。
【０００４】
ここでテストヘッド２は、複数のリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎ、プローブカード又はソケットボード等を有し、本体装置３から出力される制御信号によりリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎの設定が切り換えられる。これにより試験装置１では、プローブカードに保持された各プローバ又はソケットボードに取付けられたＩＣソケットを介して、試験用電源５から出力されてケーブル６Ｆを介して入力される試験用電圧又は試験用電流（以下、駆動用電源と呼ぶ）を試験対象４の対応する端子に選択的に供給するようになされている。
【０００５】
試験用電源装置５では、図示しないアナログディジタル変換回路により基準電圧Ｖｒｅｆ　が生成され、この基準電圧Ｖｒｅｆ　が入力抵抗Ｒ１を介して電力増幅器を含む差動増幅回路７に入力される。差動増幅回路７は、正側入力端が接地され、電流検出回路８を介して差動増幅結果をテストヘッド２に出力する。これにより試験用電源装置５は、テストヘッド２を介して基準電圧Ｖｒｅｆ　に応じた駆動用電源を試験対象４の対応する端子に印加するようになされている。
【０００６】
また試験用電源装置５は、ボルテージフォロワ回路構成の差動増幅回路９を介して、試験対象４の端子部分で検出される試験用電源装置５による駆動電圧を抵抗Ｒ２により差動増幅回路７に帰還し、これによりテストヘッド２、本体装置３とを接続するケーブル６Ｆ等による駆動用電源の電圧降下を補正するようになされている。また試験用電源装置５では、この差動増幅回路９の出力信号がアナログディジタル変換処理されて図示しない中央処理ユニットに出力され、これによりこの中央処理ユニットで、駆動用電源の電圧測定結果を取得できるようになされている。
【０００７】
また試験用電源装置５では、図示しないディジタルアナログ変換回路により基準電圧Ｉｒｅｆ　が生成され、この基準電圧Ｉｒｅｆ　が電流検出回路８に供給される。さらに電流検出回路８で差動増幅回路７から出力される駆動用電源の電流値が検出され、この電流値が基準電圧Ｉｒｅｆ　に対応する電流値となるように、入力抵抗Ｒ１を介して差動増幅回路７に流入する電流が電流検出回路８で吸収される。これにより試験用電源装置５では、駆動用電源の電流値が基準電圧Ｉｒｅｆ　に対応する電流値を超えようとする場合には、差動増幅回路７の出力電圧を低下させ、この電流値が基準電圧Ｉｒｅｆ　により指定される電流値を超えないように制御するようになされている。これらにより試験用電源装置５では、基準電圧Ｖｒｅｆ　、Ｉｒｅｆ　の設定に応じて定電圧制御、定電流制御により駆動用電源を出力するようになされ、さらには基準電圧Ｉｒｅｆ　の設定により、駆動用電源の過電流を防止する電流制御機構を構成するようになされている。
【０００８】
さらに試験用電源装置５では、このようにして電流検出回路８で検出される駆動用電源の電流値がアナログディジタル変換処理されて図示しない中央処理ユニットに出力され、これによりこの中央処理ユニットで、駆動用電源の電流値測定結果を取得できるようになされている。
【０００９】
また試験用電源装置５では、差動増幅回路９の入力側と電流検出回路８の出力側との間に、保護回路１０が接続されている。ここで保護回路１０は、一般的には複数個のダイオードの直列接続回路を互いに逆極性となるように並列接続して形成され、さらにはこのような複数ダイオードによる並列回路に、更に高抵抗を並列接続した回路により構成される。試験用電源装置５では、この保護回路１０により、試験用電源装置５内で、駆動用電源の帰還回路を形成し、これにより例えばテストヘッド２におけるリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎの不良、電流検出回路８の出力側からリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎまでの経路における異常の発生等により、差動増幅回路９による帰還ループがオープンになった場合等でも、差動増幅回路７から異常な高電圧が出力されたり、差動増幅回路９に異常な高電圧が印加されて差動増幅回路９が破損したりするのを防止するようになされている。
【００１０】
このような構成により、試験装置１では、試験対象４に一定電圧を印加した時に試験対象４に流れる電流を測定する電圧−電流特性を測定し、又は試験対象４に一定電流を印加したときに試験対象４に生ずる電圧降下を測定する電流−電圧特性を測定し、試験対象４の良否を検査することができるようになされている。
【００１１】
【発明が解決しようとする課題】
この様な試験装置を用いたデバイスの検査において、デバイスによっては検査中、すなわち試験対象４に高電圧を印加している際に、製造欠陥による耐圧不足などで試験対象４が破損し、電圧を印加している端子とグランドとの間が短絡状態になるものがある。この場合、瞬時的ではあるが、試験対象４には試験用電源装置５からテストヘッド内のリレーやプローバを介して極めて大きな短絡電流が流れることがある。
【００１２】
試験用電源装置５においては、電流検出回路８による電流制限回路により、この様な過大な電流を防止するようになされてはいるものの、この電流制限回路８が正常に機能するまでには若干の時間を要することから、短絡電流が急峻に立ち上がった場合には、電流制限回路８が正常に機能するまでの間、短絡発生直前に印加されていた電圧を、短絡回路のインピーダンスで除した値の過大な電流が流れることになる。
【００１３】
また一般に試験用電源装置５の出力側には無視できない大きさの浮遊容量がある。さらに、試験用電源装置５とテストヘッド２との間は数ｍのケーブルで接続されているから、この間にもかなり大きな浮遊容量が存在する。これらの浮遊容量は、短絡発生直前には、その時に印加されている駆動用電源の電圧により充電された状態にあり、相当量の電荷を蓄積している。試験装置１では、短絡事故発生時、この浮遊容量に充電された電荷が短絡回路を通して瞬時に放電することになり、仮に電流検出回路８による電流制御機構の動作に遅れ時間がないとしても、過大な電流が流れることになる。
【００１４】
またこのようなデバイスの不良による場合の他にも、一連の試験処理を実行する試験プログラムにおけるミス、制御系の誤動作等により、例えば駆動用電源を印加した状態でリレーが切り換えられ、これにより高電圧の駆動用電源が低電位に接続されている低インピーダンスの負荷に接続されるような場合にも、同様に、過大な電流が流れることになる。
【００１５】
試験用電源装置５は、この様な一時的な過大電流には耐えられる構造になってはいるものの、リレーやプローバなどにあっては、この様な一時的な過大電流に耐えられず、リレーにあっては接点の溶着又は溶断、プローバにあっては先端の溶融などの損傷を起こし、その結果、試験装置１が使用不能になって検査工程が止まるという不都合を生ずることになる。
【００１６】
本発明は以上の点を考慮してなされたもので、試験対象が短絡した場合、さらには試験装置の誤操作、誤動作等にあっても、各部の損傷を有効に回避することができる試験装置を提案しようとするものである。
【００１７】
【課題を解決するための手段】
かかる課題を解決するため請求項１の発明においては、試験対象に印加する駆動用電源を定電流制御又は定電圧制御により出力する試験用電源装置と、試験用電源装置とケーブルにより接続されて試験対象に少なくとも駆動用電源を印加するテストヘッドとを有する試験装置に適用して、試験用電源装置は、試験対象に印加されている駆動用電源を帰還して駆動用電源を補正し、又は試験対象に印加されている駆動用電源を帰還して試験対象に印加されている駆動用電源の電圧を計測可能とし、駆動用電源の電流値を制限する電流制御機構を有し、テストヘッドは、駆動用電源の経路に、流れる電流を制限する第１の電流制限回路を有し、帰還の経路が、第１の電流制限回路の試験対象側に接続され、帰還の経路に、流れる電流を制限する第２の電流制限回路を有するようにする。
【００１８】
また請求項２の発明においては、請求項１の構成において、第１及び又は第２の電流制限回路は、インダクタンス素子と、インダクタンス素子の逆起電力の電圧を制限する逆起電力制限回路とにより形成される。
【００１９】
また請求項３の発明においては、請求項１の構成において、第１及び又は第２の電流制限回路は、順方向にバイアスされたトランジスタと、インピーダンス素子との直列回路である。
【００２０】
また請求項４の発明においては、請求項１の構成において、第１及び又は第２の電流制限回路は、順方向にバイアスされたトランジスタと、定電流ダイオードとの直列回路である。
【００２１】
請求項１の構成によれば、試験対象に印加する駆動用電源を定電流制御又は定電圧制御により出力する試験用電源装置と、試験用電源装置とケーブルにより接続されて試験対象に少なくとも駆動用電源を印加するテストヘッドとを有する試験装置に適用して、試験用電源装置は、試験対象に印加されている駆動用電源を帰還して駆動用電源を補正し、又は試験対象に印加されている駆動用電源を帰還して試験対象に印加されている駆動用電源の電圧を計測可能とし、駆動用電源の電流値を制限する電流制御機構を有し、テストヘッドは、駆動用電源の経路に、流れる電流を制限する第１の電流制限回路を有し、帰還の経路が、第１の電流制限回路の試験対象側に接続され、帰還の経路に、流れる電流を制限する第２の電流制限回路を有することにより、試験対象側で短絡事故等が発生した場合、試験用電源装置における電流制御機構が動作を開始するまでの間、第１及び第２の電流制限回路により夫々の経路に流れる電流を制限することができ、これにより各部の損傷を有効に回避することができる。
【００２２】
また請求項２の構成によれば、請求項１の構成において、第１及び又は第２の電流制限回路は、インダクタンス素子と、インダクタンス素子の逆起電力の電圧を制限する逆起電力制限回路とにより形成されることにより、インダクタンスによる逆起電力の影響を有効に回避して、簡易な構成で、試験対象が短絡した場合等にあっても、各部の損傷を有効に回避することができる。
【００２３】
また請求項３の構成によれば、請求項１の構成において、第１及び又は第２の電流制限回路は、順方向にバイアスされたトランジスタと、インピーダンス素子との直列回路であることにより、制限される電流値が、時間の経過と共に増大することの無い、ほぼ一定の電流制限回路とすることができる。これにより試験用電源装置の電流制限機構が機能するまでの時間が長い場合でも、試験対象の短絡などによる過電流を安全な値に制限し、各部の損傷を有効に回避することができる。
【００２４】
また請求項４の構成によれば、請求項１の構成において、第１及び又は第２の電流制限回路は、順方向にバイアスされたトランジスタと、定電流ダイオードとの直列回路であることにより、さらに一段と電流制限回路を設けたことによる各経路における抵抗値の増大を低減して、試験対象が短絡した場合等にあっても、各部の損傷を有効に回避することができる。
【００２５】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【００２６】
（１）第１の実施の形態
（１−１）第１実施の形態の構成
図１は、本発明の第１の実施の形態に係る試験装置を示すブロック図である。この試験装置２１において、図９について上述した試験装置１と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【００２７】
この試験装置２１において、テストヘッド２２は、電流制限回路２３を介して試験用電源装置５に接続され、またこの電流制限回路２３と同一構成の電流制限回路２４を介してこの試験用電源装置５により印加される駆動電圧を試験用電源装置５に帰還する。
【００２８】
ここでこれら電流制限回路２３、２４は、それぞれダイオード２３Ｂ、２４Ｂ、抵抗２３Ｃ、２４Ｃを直列接続して逆起電力制限回路が形成され、この逆起電力制限回路と、コイル等によるインダクタンス素子とをそれぞれ並列に接続して形成される。これにより試験装置２１では、試験対象４側で短絡事故が発生した場合に、この電流制限回路２３、２４により過大な電流を制限し、リレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎ、プローブ等の損傷を有効に回避するようになされている。
【００２９】
なおこれらの電流制限回路２３、２４は、試験用電源装置５から出力される駆動用電源が正極性の場合にのみ適用される構成であり、負極性に適用する場合には、電流制限回路２３、２４のダイオード２３Ｂ、２４Ｂを逆向きに配置することが必要である。
【００３０】
（１−２）第１の実施の形態の動作
以上の構成において、この試験装置２１においては、従来の試験装置１の構成に加えて、試験用電源装置５から試験対象４に至るまでの電源供給経路に、インダクタンス素子による電流制限回路２３が挿入されており、この電流制限回路２３を介して、試験用電源装置５から出力される駆動用電源が試験対象４に供給される。ここでインダクタンス素子に含まれる直流抵抗は小さな値であることにより、また正常な特性を有する試験対象４に駆動用電源を供給する場合には、駆動用電源の電流値においては急激に変化しないことにより、このように電流制限回路２３を介して駆動用電源を供給して、電流制限回路２３での電圧降下は無視することができる。また仮に電流制限回路２３で多少の電圧降下が発生したとしても、試験対象４に印加されている電圧が、電流制限回路２４、ボルテージフォロワ回路構成の差動増幅回路９を経て、差動増幅回路７に帰還されていることから、この試験対象４に印加される駆動用電源の電圧においては、所定の値に保持され、これにより従来の試験装置１と同様にして試験対象を検査することができる。
【００３１】
また、試験対象４が試験開始前から短絡状態にあったような場合には、試験用電源装置５の出力は、試験開始前における遮断状態から、試験開始指令により立ち上がるが、この立ち上がり時間はそれ程早くないことにより、従来の試験装置１と同様に、電流検出回路８による本来の電流制限回路が機能して、出力電流が安全な範囲に制限される。
【００３２】
これに対して試験対象４の試験中、即ち、試験用電源装置５から駆動用電源を供給している際に、試験対象４が短絡状態になったり、リレーの切り換えにより短絡状態になっている試験対象４の試験端子に駆動用電源が供給された場合、試験装置２１では、電源供給経路６Ｆ及び帰還経路６Ｓから試験対象４に対して短絡電流が流れ始める。しかしながらこの短絡電流の各経路には、インダクタンス素子による電流制限回路２３、２４が設けられていることにより、それぞれ各経路における電流は、急激な変化が抑圧され、短絡発生直前の値から時間と共に徐々に増加する様になり、その途中で試験用電源装置５による電流制限機能が動作を開始して、出力電流値が安全な範囲に制限される。
【００３３】
またこのように試験用電源装置５による電流制限機能が動作を開始したときに、インダクタンス素子に蓄えられたエネルギーが逆起電力制限回路により放電され、これにより各経路に流れる電流の電流制限動作が迅速かつ確実なものとされる。これによりこの試験装置２１においては、短絡事故が発生した場合におけるリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎ、プローブ等に与えるダメージを従来に比して格段的に低減し得、その分、各部の損傷を有効に回避できるようになされている。
【００３４】
すなわち短絡回路における直流抵抗をＲとおき、インダクタンス素子２３Ａ、、２４ＡのインダクタンスをＬとおくと、短絡事故による電流Ｉは、ｔ≪Ｌ／Ｒの範囲では、Ｉ＝（Ｖ／Ｌ）ｔ＋ＩＯ　により表すことができる。なおここでＶは、短絡事故時における駆動用電源の電圧、ＩＯ　は、短絡事故発生直前の電流であり、ｔは短絡事故発生後の経過時間である。
【００３５】
これによりインダクタンスＬの値を適切に選択することにより、試験用電源装置５による保護機能が動作を開始するまでの間、一定値以上に電流Ｉが立ち上がらないようにすることができ、これにより各部の損傷を有効に回避することができる。
【００３６】
具体的に、Ｖ＝２００〔Ｖ〕、Ｌ＝２００〔μＨ〕に設定すると、試験用電源装置５による過電流制限値が１００〔ｍＡ〕、この過電流制限値を越えてから保護機能が動作するまでの時間が１００〔ｎＳ〕の場合、保護機能が動作する時点ｔ０までの間の電流Ｉについては、その最大値Ｉｍａｘを近似的にＩｍａｘ＝（２００〔Ｖ〕／２００〔μＨ〕）×１００〔ｎＳ〕＋１００〔ｍＡ〕＝２００〔ｍＡ〕により表すことができ、これにより十分に電流を抑圧できることが判る。
【００３７】
またこの実施の形態においては、このような電流制限回路２３、２４をテストヘッド２２側に設けたことにより、テストヘッド２２と本体装置３とを接続するケーブルの蓄積電荷による放電についても、過大な電流を防止することができる。すなわち、一例として、ケーブル６Ｆ、６Ｓのストレー容量を３０００〔ｐＦ〕、試験部品側の短絡抵抗を１０〔Ω〕、短絡発生直前の試験電圧を２００〔Ｖ〕とすると、試験用電源装置５による電流制限機能の動作に遅れ時間がなかったとしても電流制限回路２３、２４がない場合には、各経路に初期電流値２００〔Ｖ〕／１０〔Ω〕＝２０〔Ａ〕、時定数３０００〔ｐＦ〕×１０〔Ω〕＝３０〔ｎｓｅｃ〕で指数関数的に減衰する短絡電流が流れ、その結果、リレーやプローバを損傷するに至る。
【００３８】
これに対し、電流制限回路２３、２４を設けた場合、短絡発生時の電流は、２００〔Ｖ〕に充電された３０００〔ｐＦ〕のコンデンサの電荷を、２００〔μＨ〕のインダクタとこれに直列接続された１０〔Ω〕の抵抗によって放電させた時に流れる電流になる。
【００３９】
この場合、各経路の電流は、逆起電力制限回路を無視すると、インダクタンス、コンデンサ、抵抗の直列回路における過渡電流であることから、図２において、符号Ａにより示すように、時定数τにより包路線が表される角周波数ωｆ　の減衰振動となる。すなわち各経路の電流ｉは、ｉ＝（Ｅ／Ｌωｆ　）×ｅｋ　×ｓｉｎωｆ　ｔ（（１）式）により表される。なおここでｋ＝−ｔ／τであり、τ＝２Ｌ／Ｒ　　、ωｆ　２　＝（１／ＬＣ）−（Ｒ／２Ｌ）２　、Ｌは電流制限回路のインダクタンス、Ｃはケーブル６Ｆ、６Ｓ等のストレー容量、Ｒは短絡回路の抵抗、ＥはＣの充電電圧である。
【００４０】
電流制限回路２３、２４のインダクタンス素子に並列にダイオードと抵抗との直列回路による逆起電力制限回路が接続されている場合、図２において符号Ｂにより示すように、各経路の電流は、短絡直後の最初のピークまでの間、上述したインダクタンス、コンデンサ、抵抗の直列回路における過渡電流ｉと同一となり、このピークを越えた後においては、ダイオードが導通して、インダクタンス素子に蓄えられたエネルギーが抵抗により吸収されることにより、電流は急激に減少する。この場合の最大電流Ｉｍａｘ　は、（１）　式においてｔ＝１／４ｆを代入して求めることができ、上述の定数の場合、最大電流は、約６８６〔ｍＡ〕となる。これらにより試験装置１では、リレー、プローバに過大電流が流れるのを防止できることにより、これらの損傷を有効に回避することができる。
【００４１】
（１−３）第１の実施の形態の効果
以上の構成によれば、テストヘッド側に電流制限回路を設け、この電流制限回路で短絡時の過大な電流を制限することにより、駆動電源装置における電流制限機能が動作するまでの間、この電流制限回路で過大な電流を防止することができ、これにより試験対象が短絡した場合等にあっても、各部の損傷を有効に回避することができる。
【００４２】
また駆動用電源の供給経路と、この駆動用電源による駆動電圧の帰還経路とにこれら電流制限回路をそれぞれ設けることにより、本体装置３とテストヘッド２とを接続するケーブルの浮遊容量による短絡電流についても、過大な電流を防止することができ、これにより各部の損傷を有効に回避することができる。
【００４３】
またインダクタンス素子と、インダクタンス素子の逆起電力を制限する逆起電力制限回路とにより電流制限回路を構成することにより、確実に過電流を防止し、各部の損傷を有効に回避することができる。
【００４４】
（２）第２の実施の形態
図３は、本発明の第２の実施の形態の試験装置に適用される電流制限回路を示す接続図である。この試験装置では、第１の実施の形態に係る電流制限回路２３、２４に代えて、この電流制限回路３５がそれぞれ駆動用電源の供給経路と帰還経路とに配置される点を除いて第１の実施の形態に係る試験装置と同一に構成される。
【００４５】
ここでこの電流制限回路３５は、インダクタンス素子３６Ａ及び３７Ａの直列回路が電源の供給経路、帰還経路にそれぞれ配置され、このインダクタンス素子３６Ａ及び３７Ａに、抵抗３６Ｂ、ダイオード３６Ｃの直列回路による逆起電力制限回路、抵抗３７Ｂ、ダイオード３７Ｃの直列回路による逆起電力制限回路がそれぞれ配置される。
【００４６】
これによりこの実施の形態に係る試験装置では、試験対象に印加する駆動用電源の極性が正負何れの場合でも、第１の実施の形態と同様の効果を得ることができる。
【００４７】
（３）第３の実施の形態
この実施の形態においては、インダクタンス素子に代えて、抵抗とインダクタンス素子との直列回路により駆動用電源供給側の電流制限回路が構成される点を除いて第１又は第２の実施の形態に係る試験装置と同一に構成される。
【００４８】
すなわち上述したインダクタンス素子による電流制限回路においては、時間の経過と共に流れる電流が増大する。しかしながらインダクタンス素子に代えて、抵抗とインダクタンス素子との直列回路により電流制限回路を構成すれば、このように時間の経過により増大する電流値を制限することができる。
【００４９】
この実施の形態のようにインダクタンス素子に代えて、抵抗とインダクタンス素子との直列回路により電流制限回路を構成するようにしても、上述した実施の形態と同様の効果を得ることができ、さらには時間の経過により増大する電流値を制限することができる。
【００５０】
（４）第４の実施の形態
この実施の形態においては、インダクタンス素子に代えて、抵抗により帰還経路側の電流制限回路が構成される点を除いて第１、第２又は第３の実施の形態に係る試験装置と同一に構成される。
【００５１】
すなわち駆動電源側の電流制限回路と保護回路１０との組み合わせにより、正常に動作している状態で、保護回路１０を介して帰還経路に流れる電流が帰還経路での電圧降下を無視できる程度に小さい場合、帰還経路側の電流制限回路においては、適当な抵抗値の抵抗のみにより構成しても、何ら、正常な動作に影響を与えず、これにより簡易な構成で短絡等による過電流を防止することができる。
【００５２】
この実施の形態においては、帰還経路側の電流制限回路を抵抗により構成することにより、一段と簡易な構成により、上述の実施の形態と同様の効果を得ることができる。
【００５３】
（５）第５の実施の形態
図４は、本発明の第５の実施の形態に係る試験装置に適用される電流制限回路を示す接続図である。この試験装置では、第１の実施の形態に係る電流制限回路２３、２４に代えて、又は第４の実施の形態に係る抵抗による電流制限回路に代えて、この電流制限回路４０が駆動用電源の供給経路及び又は帰還経路に配置される点を除いて第１又は第４の実施の形態に係る試験装置と同一に構成される。
【００５４】
ここで電流制限回路４０は、エンハンスメント型ＭＯＳＦＥＴ４２と、ＭＯＳＦＥＴ４２のソースに接続されたインピーダンス素子である抵抗４１とによる直列回路が駆動用電源の供給経路と帰還経路とにそれぞれ設けられ、このＭＯＳＦＥＴ４２のゲートが抵抗４３を介してフローティング電源４４により順方向にバイアスされるようになされている。
【００５５】
これによりこの電流制限回路４０は、試験装置が正常に動作して流れる電流が少ない場合、ＭＯＳＦＥＴ４２が抵抗領域で動作し、ＭＯＳＦＥＴ４２のソース、ドレイン間の抵抗値が、いわゆるオン抵抗と称される値の小さな抵抗値に保持され、これにより通常の動作状態においては、電流制限回路４０による電圧降下を十分に小さな値に保持することができ、試験用電源装置５による駆動用電源の供給に何ら影響を与えないようになされている。
【００５６】
これに対して試験対象の短絡等により流れる電流が増大すると、これに対応して抵抗４１による電圧降下が増大し、これによりゲート、ソース間のバイアス電圧が減少し、これによりＭＯＳＦＥＴ４２が、飽和領域に動作領域を切り換える。この電流の増大による飽和領域への動作領域の切り換えにより、ＭＯＳＦＥＴ４２は、流れる電流を一定電流値に制限し、これにより過大な電流による各部の損傷を有効に回避するようになされている。
【００５７】
図５に示すＭＯＳＦＥＴ４２の特性曲線を用いてさらに詳しく説明すると、例えば抵抗４１の抵抗値を１０〔Ω〕、フローティング電源４４の電圧を４．５〔Ｖ〕とした場合、負荷電流（ドレイン電流）が０．０５〔Ａ〕、０．１〔Ａ〕、０．２〔Ａ〕の時、抵抗４１による電圧降下がそれぞれ０．５〔Ｖ〕、１〔Ｖ〕、２〔Ｖ〕であることにより、それぞれＶＧｓ＝４〔Ｖ〕、ＶＧｓ＝３．５〔Ｖ〕、ＶＧｓ＝２．５〔Ｖ〕による特性曲線において、ドレイン電流０．０５〔Ａ〕、０．１〔Ａ〕、０．２〔Ａ〕となる点が動作点となり、ぞれぞれＡ、Ｂ、Ｃ点となる。これらＡ、Ｂ、Ｃ点のうち、Ａ、Ｂ点は、抵抗領域であるのに対し、Ｃ点は飽和領域であり、これにより電流が増大するとＭＯＳＦＥＴ４２の動作点が抵抗領域から飽和領域に移って、流れる電流を制限できることが判る。
【００５８】
なお図６は、このような電流制限回路４０に適用されるフローティング電源４４の一例を示す接続図である。このフローティング電源４４は、発光ダイオード４６の出射光を直列接続されたフォトダイオード４７Ａ〜４７ｎで受光するように構成され、このフォトダイオード４７Ａ〜４７ｎによる直列回路の出力電圧を図示しない定電圧ダイオードにより安定化して電源として使用する。このような発光ダイオード４６とフォトダイオード４７Ａ〜４７ｎとによるフローティング電源においては、例えばＤＣ−ＤＣコンバータ等によるフローティング電源に比して、１次−２次間の結合容量が極めて小さい特徴がある。これによりこの電源制限回路４０によれば、１次−２次間の結合容量による充電電荷が短絡電流に重畳しないようになされている。またＭＯＳＦＥＴ４２のゲート電圧の変動を防止して、電流制限回路４０による電流制限の処理を確実に実行できるようになされている。
【００５９】
この実施の形態によれば、順方向にバイアスしたＦＥＴとインピーダンス素子との直列回路とにより電流制限回路を構成するようにしても、第１の実施の形態と同様の効果を得ることができる。またこのようにすれば、バイアス電圧の設定値及び抵抗４１の抵抗値により、制限する電流値を種々に設定することができ、さらに短絡時に流れる電流については時間が経過しても増大しないようにすることができ、これらにより上述の実施の形態に比してさらに一段と電流制限回路による電流の制限を確実なものとして、全体の動作を安定化することができる。
【００６０】
すなわち上述の実施の形態のように、インダクタンス素子により電流制限回路を構成して過電流を制限する方法では、インダクタンスの大きなインダクタンス素子を配置することが必要になる。この場合、試験用電源装置５側から見ると、負荷に大きなインダクタンスが接続されることになり、負荷電流の変動によりインダクタンス素子による電圧降下が発生したり、高域の周波数で位相遅れを発生して負帰還回路の位相マージンが減少したりし、これらにより動作が不安定になる恐れがある。
【００６１】
しかしながらこの実施の形態によればＭＯＳＦＥＴを使用することにより、インピーダンス素子は、ＦＥＴの動作点を飽和領域に移動させるだけの僅かな抵抗値の抵抗器、又はこのような抵抗器にインダクタンスの小さなインダクタンス素子を直列に接続して提供することができ、これにより試験用電源装置５を安定に動作させることができる。
【００６２】
かくするにつき、図４の回路においては、抵抗４１に代えて、抵抗とインダクタンス素子の直列回路を設けるようにしてもよい。このようにすれば、短絡事故発生直後の電流を、本来の制限電流に比べ小さい値にすることができ、より安全に電流制限動作を行うことが出来る。
【００６３】
なおこの場合、インダクタンス素子のインダクタンス値は、インダクタンス素子のみにより電流制限を行う場合に比べ、十分に小さい値でよい特徴がある。すなわちインダクタンス素子のみによる場合、短絡発生時、その時に印加されていた電圧の大部分がインダクタンス素子に印加される。これに対して抵抗とインダクタンス素子の直列回路を設ける場合、ＭＯＳＦＥＴのゲートに供給されている順方向バイアス電圧を若干減少させるだけの、僅かな電圧を負担するだけで、過電流を制限することができるからである。
【００６４】
なお図４に示す電流制限回路４０は、ＭＯＳＦＥＴ４２のドレーン側に加わる電圧が正極性となるように接続して使用しなければならず、これにより単極性用である。
【００６５】
（６）第６の実施の形態
図７は、本発明の第６の実施の形態の試験装置に適用される電流制限回路を示す接続図である。この試験装置では、第２、第３又は第４の実施の形態に係る電流制限回路に代えて、この電流制限回路５０が駆動用電源の供給経路及び又は帰還経路に配置される点を除いて第２、第３又は第４の実施の形態に係る試験装置と同一に構成される。
【００６６】
ここでこの電流制限回路５０は、フローティング電源５１、抵抗５２により順方向にバイアスされたエンハンスメント型ＭＯＳＦＥＴ５３と、抵抗によるインピーダンス素子５４との直列回路により第１の電流制限回路が構成され、またフローティング電源５１、抵抗５５により順方向にバイアスされたエンハンスメント型ＭＯＳＦＥＴ５６と、抵抗によるインピーダンス素子５７との直列回路により第２の電流制限回路が構成され、これら第１及び第２の電流制限回路がそれぞれ逆極性の電流に対して流れる電流を制限するように直列に接続して構成される。
【００６７】
この図７に示す構成によれば、試験対象に印加する駆動用電源の極性が正負何れの場合でも、第５の実施の形態と同様の効果を得ることができる。すなわちこの電流制限回路５０においては、試験対象に印加する駆動用電源の極性が正極性の場合、抵抗５７で生ずる電圧降下は、ＭＯＳＦＥＴ５６の順方向バイアス電圧を増加させ、これによりこのＭＯＳＦＥＴ５６については、何ら電流制限動作には寄与しない。しかしながら抵抗５４で生ずる電圧降下は、ＭＯＳＦＥＴ５３の順方向バイアス電圧を減少させ、これによりこの場合、ＭＯＳＦＥＴ５３により短絡時の電流が制限される。これとは逆に、駆動用電源の極性が逆極性の場合、ＭＯＳＦＥＴ５３においては、何ら電流制限動作には寄与しないのに対し、ＭＯＳＦＥＴ５６において、過電流を防止することができる。
【００６８】
（７）第７の実施の形態
この実施の形態においては、第６の実施の形態に適用した電流制限回路の抵抗５４、５７に代えて、インダクタンス素子又はインダクタンス素子と抵抗との直列回路等により電流制限回路を構成する。
【００６９】
このように第６の実施の形態における抵抗５４、５７に代えて、インダクタンス素子、又はインダクタンス素子と抵抗との直列回路等により電流制限回路を構成しても、第６の実施の形態との同様の効果を得ることができ、さらにはこれらインダクタンス素子又はインダクタンス素子と抵抗との直列回路において急激な電流の立ち上がりを抑圧することができる。
【００７０】
（８）第８の実施の形態
図８は、図４との対比により本発明の第８の実施の形態の試験装置に適用される電流制限回路を示す接続図である。この試験装置では、電流制限回路４０に代えて、この電流制限回路７０が駆動用電源の供給経路及び又は帰還経路に配置される点を除いて第５の実施の形態に係る試験装置と同一に構成される。またこの電流制限回路７０においては、抵抗４１に代えて定電流ダイオード７１が適用される点を除いて、第５の実施の形態に係る電流制限回路４０と同一に構成される。
【００７１】
すなわち図４の電流制限回路４０において、制限すべき電流値を小さい値に設定する場合には、インピーダンス素子４１の抵抗値を高い値にすることが必要になる。しかしながらこの種の試験装置においては、このような高い抵抗値を有する回路を駆動用電源の供給経路に設けることは、避けることが望まれる。また駆動用電源の帰還経路においても、駆動用電源の供給経路における抵抗値が大きくなって、供給経路における電圧降下が大きくなると、正常動作状態において、帰還経路における電圧降下が無視できない程度の大きな電流が保護回路１０に流れるようになる。これにより帰還経路においても、高い抵抗値を有する回路を設けることは適当ではない。
【００７２】
ここで定電流ダイオード７１は、通常、ゲートとソースを接続した接合型ＦＥＴで構成され、ドレイン及びソースがそれぞれアノード、カソードに設定される。定電流ダイオード７１は、アノード、カソード間の電圧がニー電圧に達するまでの間、Ｒｄｓ（ｏｎ）によりオン抵抗が示される低抵抗状態であり、アノード、カソード間の電圧に流れる電流が比例する。これに対してアノード、カソード間の電圧がニー電圧を越えると、定電流状態となり、アノード、カソード間電圧に対して流れる電流値が一定値に保持される。
【００７３】
これにより電流制限回路７０では、流れる電流が小さい場合には、定電流ダイオード７１がオン抵抗Ｒｄｓ（ｏｎ）による小さいな抵抗値を示し、流れる電流が増大して定電流ダイオード７１のアノード、カソード間電圧がニー電圧を越えると、定電流ダイオード７１による電圧降下が急激に増大し、これによりＦＥＴ４２の動作点を抵抗領域から飽和領域に切り換え、過電流を制限するようになされている。従って通常の動作状態においては、電流制限回路７０は、図４に示す構成に比して、一段と電流制限回路を経路に設けたことによる影響を少なくすることができるようになされている。
【００７４】
またこのように定電流ダイオードと高耐圧のＭＯＳＦＥＴのとの組み合わせにより電流制限回路を構成することにより、耐圧の低い定電流ダイオードを用いて、高電圧の試験用電源を制限する電流制限回路を構成することができる。
【００７５】
以上の構成によれば、インピーダンス素子に代えて定電流ダイオードにより電流制限回路を構成することにより、さらに一段と安定に試験装置を動作させることができる。
【００７６】
（９）他の実施の形態
なお上述の第８の実施の形態に係る電流制限回路は、図４を用いて説明した電流制限回路と同様に、単極性用である。定電流ダイオードと高耐圧のＭＯＳＦＥＴのとの組み合わせにより電流制限回路を構成して、両極性により使用する場合、図７に示す電流制限回路５０において、抵抗５４、５７をそれぞれ定電流ダイオードに置き換えることにより、対応することができる。
【００７７】
また上述の第８の実施の形態においては、定電流ダイオードにより電流制限回路を構成する場合について述べたが、本発明はこれに限らず、定電流ダイオードに代えて、ドレイン遮断電流ＩＤＳＳ　が制限する電流値にほぼ等しいＭＯＳＦＥＴを使用するようにしても、同様の効果を得ることができる。またこのような定電流ダイオードのソースに抵抗値の小さな抵抗を設け、この抵抗の抵抗値により制限する電流値を調整するようにしてもよい。
【００７８】
また上述の実施の形態においては、テストヘッドの試験用電源装置側に電流制限回路を設ける場合について述べたが、本発明はこれに限らず、テストヘッドにおける各リレーの試験対象側にそれぞれ設けるようにしてもよい。
【００７９】
また上述の実施の形態においては、比較的電圧の高い駆動用電源の供給を前提として、試験対象の短絡事故による各部の損傷を防止する場合について述べたが、本発明はこれに限らず、低電圧による駆動用電源の供給についても、広く適用することができる。
【００８０】
【発明の効果】
上述のように本発明によれば、テストヘッド側に電流制限回路を設け、この電流制限回路で短絡時の過大な電流を制限することにより、試験対象が短絡した場合等にあっても、各部の損傷を有効に回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る試験装置の主要な構成を示すブロック図である。
【図２】図１の試験装置の動作の説明に供する特性曲線図である。
【図３】本発明の第３の実施の形態に係る試験装置に適用される電流制限回路を示す接続図である。
【図４】本発明の第４の実施の形態に係る試験装置に適用される電流制限回路を示す接続図である。
【図５】図４の電流制限回路に適用されるＦＥＴの特性を示す特性曲線図である。
【図６】図４の電流制限回路に適用されるフローティング電源の一例を示す接続図である。
【図７】本発明の第６の実施の形態に係る試験装置に適用される電流制限回路を示す接続図である。
【図８】本発明の第８の実施の形態に係る試験装置に適用される電流制限回路を示す接続図である。
【図９】従来の試験装置を示すブロック図である。
【符号の説明】
１、２１……試験装置、２、２２、３２……テストヘッド、３……本体装置、４……試験対象、５……試験用電源装置、Ｓｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎ……リレー、２３、２４、３５、５０、７０……電流制限回路、２３Ａ、２４Ａ、３６Ａ、３７Ａ……インダクタンス素子、２３Ｃ、２４Ｃ、３６Ｂ、３７Ｂ、４１、４３、５２、５４、５５、５７……抵抗、２３Ｂ、２４Ｂ、３６Ｃ、３７Ｃ……ダイオード、４２、５３、５６……ＦＥＴ、４４、５１……フローティング電源、７１……定電流ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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