(57)【要約】【課題】試験直後に故障候補ノードの抽出が可能な集積回路試験システムを提供する。【解決手段】故障シミュレータ１と、集積回路試験装置５とを有する集積回路試験システムであって、上記の故障シミュレータ１は、ＳＴＩＬ言語にて記述された第１のＳＴＩＬテストデータ３を用いて故障シミュレーションを実行する故障シミュレーション部と、故障シミュレーションから得られる故障辞書情報４に基づいて故障候補アドレス毎に故障候補ノードを指定した故障候補ノード情報を第１のＳＴＩＬテストデータ３に併記した第２のＳＴＩＬテストデータ６を生成するＳＴＩＬテストデータ生成部とを備え、上記の集積回路試験装置５は、第２のＳＴＩＬテストデータ６を用いて被試験集積回路の試験を実行する試験部を備える。【選択図】      図１
2004340789.tif 000002
【特許請求の範囲】
【請求項１】
故障シミュレータと、集積回路試験装置とを有し、
前記故障シミュレータは、ＳＴＩＬ言語にて記述された第１のＳＴＩＬテストデータを用いて故障シミュレーションを実行する故障シミュレーション部と、前記故障シミュレーションから得られる故障辞書情報に基づいて、故障候補アドレス毎に故障候補ノードを指定した故障候補ノード情報を前記第１のＳＴＩＬテストデータに併記した第２のＳＴＩＬテストデータを生成するＳＴＩＬテストデータ生成部とを備え、
前記集積回路試験装置は、前記第２のＳＴＩＬテストデータを用いて被試験集積回路の試験を実行する試験部を備えることを特徴とする集積回路試験システム。
【請求項２】
前記故障候補ノードは、前記ＳＴＩＬ言語にて記述されたユーザキーワードを利用して指定されていることを特徴とする請求項１記載の集積回路試験システム。
【請求項３】
前記ＳＴＩＬテストデータ生成部は、前記故障シミュレーション部が故障を検出した時間に対応するアドレスを前記故障候補アドレスとして算出するアドレス演算部を有することを特徴とする請求項１又は２記載の集積回路試験システム。
【請求項４】
前記集積回路試験装置は、
前記第２のＳＴＩＬテストデータ中のスキャンＦ／Ｆ情報を格納するスキャンＦ／Ｆメモリと、
前記故障候補ノード情報を格納する故障候補ノードメモリ
とを更に有することを特徴とする請求項１乃至３何れか１項記載の集積回路試験システム。
【請求項５】
前記集積回路試験装置は、パターン情報、スキャンパターン情報及びスキャンＦ／Ｆ情報を含む前記第２のＳＴＩＬテストデータを用いて、前記試験部が機能不良と判定した前記故障候補アドレス及び前記故障候補アドレスに指定されている前記故障候補ノードを組み合せたフェイルログを出力するフェイルログ出力部を更に有することを特徴とする請求項１乃至４何れか１項記載の集積回路試験システム。
【請求項６】
前記集積回路試験装置は、前記フェイルログの出力形式を変更する出力形式変更部を更に有することを特徴とする請求項４記載の集積回路試験システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路試験システムに関し、特に半導体デバイスの不良解析時に利用される集積回路試験システムに関する。
【０００２】
【従来の技術】
集積回路試験装置で行った機能試験がフェイルした場合、出力されるフェイルログ（フェイルアドレス、フェイルピン）をもとに故障辞書から故障箇所を推定する方法がある。換言すれば、フェイルアドレス、フェイルピンを含むフェイル情報から故障シミュレーションにおける時刻へ変換し，故障シミュレーションによって求められた故障辞書を用いて故障箇所を推定する方法がある（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平１０−１９９９５３号公報（段落［００３２］−［００４１］、第２図）
【０００４】
【発明が解決しようとする課題】
しかし、従来の集積回路試験装置において、フェイルログにはフェイルアドレス、フェイルピンの情報のみが出力され、推定される故障箇所の情報は出力されない。よって、故障箇所情報の取得はフェイル情報をもとにして試験後に行っており、試験時にリアルタイムに取得することができない。具体的には、従来の集積回路試験装置において入力されるテストパターンは試験装置メーカ独自のフォーマットであって、外部端子から与える情報のみを記述するようになっている。したがって、被試験集積回路の回路情報は集積回路試験装置上で利用することができず、集積回路試験装置が出力するフェイルアドレス／フェイルピンの情報をもとに，試験後別のＥＷＳ上にて設計データと試験結果をつき合わせ，人手で回路内の故障箇所を推定している。
【０００５】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、試験直後に故障候補ノードの抽出が可能な集積回路試験システムを提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、故障シミュレータと、集積回路試験装置とを有する集積回路試験システムであって、上記の故障シミュレータは、ＳＴＩＬ言語にて記述された第１のＳＴＩＬテストデータを用いて故障シミュレーションを実行する故障シミュレーション部と、故障シミュレーションから得られる故障辞書情報に基づいて故障候補アドレス毎に故障候補ノードを指定した故障候補ノード情報を第１のＳＴＩＬテストデータに併記した第２のＳＴＩＬテストデータを生成するＳＴＩＬテストデータ生成部とを備え、上記の集積回路試験装置は、第２のＳＴＩＬテストデータを用いて被試験集積回路の試験を実行する試験部を備える集積回路試験システムであることを要旨とする。
【０００７】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。
【０００８】
図１に示すように、本発明の実施の形態に係る集積回路試験システムは、試験の対象となる被試験集積回路の故障シミュレーションを実行する故障シミュレータ１と、被試験集積回路の機能試験を実行する集積回路試験装置５とを有する。故障シミュレータ１は、被試験集積回路の回路接続情報が記述されたネットリスト２と被試験集積回路の機能試験に使用する第１のＳＴＩＬテストデータ３とを用いて故障シミュレーションを実施し、故障辞書４及び故障箇所を推定するための情報（故障候補ノード情報）を持つ第２のＳＴＩＬテストデータ６を生成する。集積回路試験装置５は、第２のＳＴＩＬテストデータ６を用いて被試験集積回路の機能試験を実行し、フェイルログ７を出力する。即ち、図１に示す集積回路試験システムは、集積回路試験装置５の入力となる故障候補ノード情報を含む第２のＳＴＩＬテストデータ６を出力する機能と、第２のＳＴＩＬテストデータ６を入力として機能試験を実施し、試験結果として故障候補ノード情報を含むフェイルログ７を出力する機能とを有する。
【０００９】
集積回路試験装置５において機能試験フェイルが発生した場合、フェイル情報（フェイルログ）７が生成される。フェイルログ７を出力する際、第２のＳＴＩＬテストデータ６に含まれる故障候補ノード情報を使用してテストパターン中のフェイルアドレスに対する故障候補ノードを抽出し，フェイルログ７に出力する。
【００１０】
第１及び第２のＳＴＩＬテストデータ３、６は、「ＩＥＥＥ  Ｐ１４５０．１」で標準化されたＳＴＩＬ形式のテストデータである。第１及び第２のＳＴＩＬテストデータ３、６については、図６乃至図１１を参照して後述する。尚、ここでは「ＩＥＥＥ  Ｐ１４５０．１」で標準化されたＳＴＩＬ形式のテストデータを示したが、このテストデータはＰ１４５０のすべての規格に対して対応可能である。
【００１１】
＜故障シミュレータ＞
図２に示すように、故障シミュレータ１は、図１のネットリスト２の記述情報をコンパイルするネットリストコンパイル部１１と、図１の第１のＳＴＩＬテストデータ３をコンパイルするテストデータコンパイル部１３と、被試験集積回路の回路接続情報から故障を仮定する箇所を生成する故障仮定箇所生成部１２と、被試験集積回路を故障シミュレーション上で動作させるための入力信号を生成する入力パターン生成部１４と、故障シミュレーションの結果と期待値を比較するストローブ時間を生成するストローブ時間生成部１５と、コンパイルされた第１のＳＴＩＬテストデータ３を用いて故障シミュレーションを実施する故障シミュレーション部１６と、故障シミュレーションにより試験された故障仮定箇所の検出情報又は未検出情報を図１の故障辞書４として出力する故障辞書生成部１７と、故障辞書４に基いて故障箇所推定に必要な故障検出情報を図１の第２のＳＴＩＬテストデータ６として出力するＳＴＩＬテストデータ生成部１８とを有する。なお、図１の第２のＳＴＩＬテストデータ６は、故障候補アドレス毎に故障候補ノードを指定した故障候補ノード情報を第１のＳＴＩＬテストデータ３に対して併記したテストデータである。
【００１２】
図３に示すように、ＳＴＩＬテストデータ生成部１８は、故障シミュレーションにより作成された故障辞書４の情報を取得し、故障検出された情報（故障検出情報）１９を出力する故障辞書情報取得部１８１と、第１のＳＴＩＬテストデータ３からテストデータ情報２０を出力するテストデータ情報取得部１８２と、故障辞書４の情報から故障検出情報１９を取得する故障検出情報取得部１８３と、テストデータ情報２０から故障検出情報１９の故障検出端子に対応したタイミングを取得するタイミング情報取得部１８４と、テストデータ情報２０からアドレスなどのパターン情報を取得するパターン情報取得部１８５と、故障検出時間を故障検出アドレスに演算するアドレス演算部１８６と、故障検出情報１９の故障検出時間を故障検出アドレスとして、第２のＳＴＩＬテストデータ６を生成するＳＴＩＬテストデータ出力部１８７とを有する。なお、テストデータ情報２０には、被試験集積回路の各端子毎のタイミング情報が含まれる。
【００１３】
次に、図２に示した故障シミュレータ１の動作を図４を参照して説明する。
【００１４】
（イ）先ずＳ１１段階において、ネットリストコンパイル部１１は、被試験集積回路の回路接続情報が記述されたネットリスト２をコンパイルする。次にＳ１２段階において、故障仮定箇所生成部１２は、被試験集積回路の回路接続情報から故障個所を仮定する。
【００１５】
（ロ）次にＳ１３段階において、テストデータコンパイル部１３は、第１のＳＴＩＬテストデータ３をコンパイルする。次にＳ１４段階において、入力パターン生成部１４は、被試験集積回路を故障シミュレーション上で動作させるための入力信号を生成する。次にＳ１５段階において、ストローブ時間生成部１５は、故障シミュレーションの結果と期待値を比較するストローブ時間を生成する。
【００１６】
（ハ）次にＳ１６段階において、故障シミュレーション部１６は、コンパイルされた第１のＳＴＩＬテストデータ３を用いて故障シミュレーションを実施する。次にＳ１７段階において、故障辞書生成部１７は、故障シミュレーションにより試験された故障仮定箇所の検出情報又は未検出情報を故障辞書４として出力する。最後にＳ１８段階において、ＳＴＩＬテストデータ生成部１８は、故障辞書４に基いて故障箇所推定に必要な故障検出情報を有する図１の第２のＳＴＩＬテストデータ６を出力する。
【００１７】
なお、Ｓ１３段階乃至Ｓ１５段階は、Ｓ１１段階及びＳ１２段階の前に実施しても、或いはＳ１１段階及びＳ１２段階と並行して実施しても構わない。また、Ｓ１５段階は、Ｓ１４段階の前に実施しても、或いはＳ１４段階と並行して実施しても構わない。
【００１８】
図５を参照して、図３に示したＳＴＩＬテストデータ生成部１８の動作を説明する。即ち、Ｓ１８段階は、図５に示すようなＳ１８１段階乃至Ｓ１８８段階の処理を有する。
【００１９】
（１）先ずＳ１８１段階において、故障検出情報取得部１８３は、故障検出情報１９から故障検出端子名と故障検出時間を取得する。次にＳ１８２段階において、タイミング情報取得部１８４は、テストデータ情報２０に格納されている各端子毎のタイミング情報から、取得した故障検出端子名のタイミング情報として試験周期とストローブ時間を取得する。
【００２０】
（２）次にＳ１８３段階において、パターン情報取得部１８５は、テストデータ情報２０に格納されたパターン情報としてアドレスとパターン種別を取得する。次にＳ１８４段階において、アドレス演算部１８６は、試験周期、ストローブ時間、アドレス及びパターン種別を含むテストデータ情報を用いて、試験周期とストローブ時間の総和を試験周期毎に加算することにより試験時間を算出する。
【００２１】
（３）次にＳ１８５段階において、アドレス演算部１８６は、試験時間と故障検出時間が一致するか否かを判断する。試験時間と故障検出時間が一致しない場合（Ｓ１８５においてＮＯ）、Ｓ１８２段階へ戻り、試験時間と故障検出時間が一致するまでＳ１８２〜Ｓ１８４段階を繰り返し実施する。試験時間と故障検出時間が一致する場合（Ｓ１８５においてＹＥＳ）、Ｓ１８６段階へ進む。
【００２２】
（４）次にＳ１８６段階において、アドレス演算部１８６は、試験時間と故障検出時間が一致する場合、その試験時間を算出したアドレスを故障検出アドレスと認識する。即ち、故障検出アドレスとして認識されるまで、Ｓ１８２〜Ｓ１８５段階の処理を繰り返し実施する。
【００２３】
（５）次にＳ１８７段階において、ＳＴＩＬテストデータ出力部１８７は、故障検出情報１９の故障検出時間を故障検出アドレスとして、第２のＳＴＩＬテストデータ６を生成する。即ち、ＳＴＩＬテストデータ出力部１８７は、故障検出アドレスの取得後、故障検出情報として、故障検出アドレス、故障検出端子名、故障箇所名、故障タイプを第２のＳＴＩＬテストデータ６に出力する。そして、Ｓ１８８段階において、故障検出情報１９の有無を判断し、故障検出情報１９が有る場合（Ｓ１８８段階においてＹＥＳ）、Ｓ１８１段階へ戻り、故障検出情報１９が存在しなくなるまでＳ１８１段階乃至Ｓ１８７段階を繰り返し実施する。故障検出情報１９が無い場合（Ｓ１８８段階においてＮＯ）、Ｓ１８段階は終了する。
【００２４】
次に、図６乃至図１１を参照して第２のＳＴＩＬテストデータ６を説明する。“Ｕｓｅｒｋｅｙｗｏｒｄｓ”は「ユーザキーワード」を示し、“Ｆａｕｌｔ＿Ｔａｂｌｅ”によって、後述する故障候補ノード情報に関連付けられている。“Ｓｃａｎ  Ｓｔｒｕｃｔｕｒｅｓ”（スキャン構造）のうち“Ｓｃａｎ  Ｃｈａｉｎ”として「スキャンチェーン名」が記述され、“Ｓｃａｎ  Ｌｅｎｇｔｈ”として「スキャンサイクル数」が記述され、“Ｓｃａｎ  Ｃｅｌｌｓ”として複数の「スキャンＦ／Ｆ名」が記述される。“Ｐａｔｔｅｒｎ  Ｂｕｒｓｔ”として「バーストブロック名」が記述され、“Ｐａｔｔｅｒｎ  Ｂｕｒｓｔ”のうち“Ｐａｔ  Ｌｉｓｔ”として「パターン名」が記述される。“Ｐａｔｔｅｒｎ  Ｅｘｅｃ”（パターン実行）のうち“Ｐａｔｔｅｒｎ  Ｂｕｒｓｔ”として「バーストブロック名」が記述される。“Ｆａｕｌｔ＿Ｔａｂｌｅ”によって関連付けられた故障候補ノード情報が、「故障辞書」としてパターン名毎に記述されている。ここでは、パターン１、パターン２、・・・パターンｍのｍ個のパターンについてそれぞれ存在する故障候補ノード情報が記述される。
【００２５】
図７は図６に示した故障候補ノード情報のうち、１つのテストパターンに存在する故障候補ノードを示す。１つのテストパターンには、複数の故障候補アドレスが定義されている。ここでは、アドレス１〜アドレスｎのｎ個の故障候補アドレスが定義されている例を示す。１つのアドレスには、複数の故障候補ピンが定義され、故障候補ピン毎に、複数の故障候補ノードが定義されている。テストパターンがスキャンパターンである場合、故障候補ピン名と共にスキャンＦ／Ｆ名も定義されている。
【００２６】
図８及び図９は、図６に示したフォーマットに従った第２のＳＴＩＬテストデータ６の一例を示す図である。図８及び図９を繋ぎ合わせることで、１つの第２のＳＴＩＬテストデータ６を構成する。入力端子は、“ＩＮ１”、“ＩＮ２”、“ＥＮ”、“ＳＹＳＣＫ”、“ＳＩＮ１”、“ＳＩＮ２”、“ＡＣＬＫ”、“ＢＣＬＫ”の計８ピン，双方向端子は“Ｂ１”の１ピン、出力端子は、“ＯＵＴ１”、“ＯＵＴ２”、“ＳＯＵＴ１”、“ＳＯＵＴ２”の計４ピンである。なお、“ＯＵＴ１”、“ＯＵＴ２”は一般出力端子、“ＳＯＵＴ１”、“ＳＯＵＴ２”はスキャンアウト端子の例である。
【００２７】
故障候補ノード情報には、パターンブロック“ＰＴ１”用として図１０に示す”ｆａｕｌｔ＿ｎｏｄｅ＿ＰＴ１”と、パターンブロック“ＰＴ２”用として図１１に示す”ｆａｕｌｔ＿ｎｏｄｅ＿ＰＴ２”とがある。図１０の”ｆａｕｌｔ＿ｎｏｄｅ＿ＰＴ１”は、図８に示すＦａｕｌｔ＿Ｔａｂｌｅステートメント２５で対応付けられ、図１１に示す”ｆａｕｌｔ＿ｎｏｄｅ＿ＰＴ２”は、図９に示すＦａｕｌｔ＿Ｔａｂｌｅステートメント２８で対応付けられている。また、スキャンパターンについては、ＳｃａｎＬｅｎｇｔｈステートメント２１、２３でスキャンサイクル数“７”が指定されている。そして、スキャンチェーンに接続されるスキャンＦ／Ｆ名がＳｃａｎＣｅｌｌｓステートメント２２、２４で指定されている。
【００２８】
図１０は、図８及び図９に示した第２のＳＴＩＬテストデータのパターン“ＰＴ１”に対応した故障候補ノード情報の一例を示す。１番目のアドレス情報３２は、図８のアドレス２６に対応しており、２番目のアドレス情報３３は、図８のアドレス２７に対応している。
【００２９】
図１１は、図８及び図９に示した第２のＳＴＩＬテストデータのパターン“ＰＴ２”に対応した故障候補ノード情報の一例を示す。８番目のアドレス情報３４は、図９のアドレス２９に対応しており、９番目のアドレス情報３５は、図９のアドレス３０、３１の最初の期待値に対応しており、１０番目のアドレス情報３６は、図９のアドレス３０、３１の２番目の期待値に対応している。
【００３０】
＜故障シミュレーションの実施例＞
次に、図１２に示す４ビットレジスタ回路を例に取り、図２に示した故障シミュレータ１を用いた故障シミュレーションの実施例を説明する。
【００３１】
図１２に示すように、４ビットシフトレジスタは、信号ＷＥＮが入力される４つのＡＮＤ回路ＷＥ１〜ＷＥ４と、ＡＮＤ回路ＷＥ１〜ＷＥ４の出力信号がそれぞれ入力される４つのレジスタＲＥＧ１〜ＲＥＧ４と、レジスタＲＥＧ１〜ＲＥＧ４の出力信号がそれぞれ入力される４つのＡＮＤ回路ＲＥ１〜ＲＥ４とを有する。ＡＮＤ回路ＷＥ１〜ＷＥ４のもう一方の入力には、それぞれ信号ＩＮ１〜ＩＮ４が入力されている。レジスタＲＥＧ１〜ＲＥＧ４には、クロック信号ＣＬＫ及びリセット信号ＲＳＴが入力されている。ＡＮＤ回路ＲＥ１〜ＲＥ４のもう一方の入力には信号ＲＥＮが入力され、ＡＮＤ回路ＲＥ１〜ＲＥ４は出力信号ＯＵＴ１〜ＯＵＴ４をそれぞれ出力する。
【００３２】
（イ）先ず、図１２に示した４ビットシフトレジスタについての図１のネットリスト２及び第１のＳＴＩＬテストデータ３を用意する。そして、図２のネットリストコンパイル部１１が４ビットシフトレジスタのネットリスト２をコンパイルし、故障仮定箇所生成部１２が、４ビットシフトレジスタの故障仮定箇所を生成する。
【００３３】
（ロ）一方、テストデータコンパイル部１３は、４ビットシフトレジスタの第１のＳＴＩＬテストデータ３をコンパイルする。そして、コンパイルされた第１のＳＴＩＬテストデータ３から、入力パターン生成部１４が入力パターンを生成し、これと同時に、ストローブ時間生成部１５が故障シミュレーションで期待値比較を行うストローブ時間を生成する。
【００３４】
（ハ）そして、図２の故障シミュレーション部１６は、第１のＳＴＩＬテストデータ３を用いて故障シミュレーションを実施し、その後、故障辞書生成部１７は、図１３（ａ）に示す情報を有する故障辞書４を作成する。最後に、ＳＴＩＬテストデータ生成部１８は、故障辞書４に基いて第２のＳＴＩＬテストデータ６を生成する。
【００３５】
（ニ）故障箇所を推定するための第２のＳＴＩＬテストデータ６を生成するには、先ず図３の故障辞書情報取得部１８１が、図１３（ａ）に示す故障箇所名、故障タイプ、故障検出時間、故障検出端子名の情報を取得する。次に、故障検出情報取得部１８３は、これらの故障検出情報１９から図１３（ｂ）に示す故障検出情報（故障検出端子名及び故障検出時間）を取得する（図５のＳ１８１段階）。対象の第２のＳＴＩＬテストデータ６では、図１３（ｂ）に示す故障を検出することができる。
【００３６】
（ホ）次に、取得した故障検出情報の故障検出時間を故障検出アドレスに換算するため、まず“ｒｅ＿２．Ｚ”を故障検出端子ＯＵＴ２のタイミング情報として、第１のＳＴＩＬテストデータ３より試験周期（１００ｎｓ）とストローブ時間（８０ｎｓ）を取得する（図５のＳ１８２段階）。そして、第１のＳＴＩＬテストデータ３から、パターン情報としてアドレス（１）とパターン種別（ＮＯＲＭＡＬ）を取得する（図５のＳ１８３段階）。これらの情報から試験時間を８０ｎｓとして算出する（図５のＳ１８４段階）。“ｒｅ＿２．Ｚ”の故障検出時間は８０ｎｓであり、ここまでに算出された試験時間８０ｎｓと一致する（図５のＳ１８５段階においてＹＥＳ）ことから、“ｒｅ＿２．Ｚ”の故障検出アドレスは、１と認識される（（図５のＳ１８６段階）。
【００３７】
（へ）次に、図１４に示すフォーマットにより、第２のＳＴＩＬテストデータ６に“ｒｅ＿２．Ｚ”の故障検出情報を出力する（図５のＳ１８７段階）。引き続いて、図１３（ｂ）に示す残りの３つの故障箇所（“ｒｅ＿２．Ｂ”、“ｗｅ＿２．Ｚ”、“ｗｅ＿２．Ａ”）に対しても同様な処理を行い、第２のＳＴＩＬテストデータ６に故障検出情報を出力する。
【００３８】
＜集積回路試験装置＞
図１５に示すように、図１の集積回路試験装置５は、第２のＳＴＩＬテストデータ６をオブジェクトデータに変換するテストパターン変換部（コンパイラ）５１と、オブジェクトデータをメモリ上に展開するメモリ展開部５２と、パターン情報が格納されるパターンメモリ５３と、ループ／ジャンプなどのインストラクション情報が格納されるインストラクションメモリ５４と、スキャンパターン情報が格納されるスキャンパターンメモリ５５と、スキャンＦ／Ｆ情報が格納されるスキャンＦ／Ｆメモリ５６と、故障候補ノード情報が格納される故障候補ノードメモリ５７と、各種タイミングを発生するタイミングジェネレータ５８と、パターン情報、インストラクション情報及びスキャンパターン情報を使って機能試験用ベクタを発生するベクタジェネレータ５９と、機能試験用ベクタを使って集積回路デバイスの機能試験を行う試験部６０と、機能試験でフェイルが発生した場合、そのフェイル情報を格納するフェイルメモリ６１と、フェイルアドレス情報を収集するレジスタ６２と、故障候補ノード情報から該当する故障候補ノードを抽出する故障候補ノード抽出部６３と、フェイル情報と故障候補ノードを図１のフェイルログ７に出力するフェイルログ出力部６４と、フェイルログ７の出力形式を変更する出力形式変更部６６とを有する。図１５に示す集積回路試験装置５は、故障候補ノード情報を含む第２のＳＴＩＬテストデータ６を入力として故障箇所を特定する。
【００３９】
図１６に示すように、メモリ展開部５２は、オブジェクトデータ群から所定のオブジェクトデータを読み込むオブジェクトデータ取得部７１と、オブジェクトデータ群の中にオブジェクトデータが存在するか否かをチェックするオブジェクトデータ判定部７２と、スキャンＦ／Ｆメモリ展開部７３と、故障候補ノードメモリ展開部７４とを有する。故障候補ノードメモリ展開部７４は、オブジェクトデータの中から所定のパターンブロックを取得するパターンブロック取得部７８と、パターンブロックに対応する故障候補ノード情報が存在するか否かをチェックする故障辞書判定部７９と、故障候補ノード情報を図１５の故障候補ノードメモリ５７へメモリ展開する第１の展開部８０と、読み込んだオブジェクトデータ内にパターンブロックが存在するか否かをチェックするパターンブロック判定部８１とを有する。スキャンＦ／Ｆメモリ展開部７３は、読み込んだオブジェクトデータの中にスキャンチェーン情報が存在するか否かをチェックするスキャンチェーン判定部７５と、スキャンチェーン情報が図１５のスキャンＦ／Ｆメモリ５６に存在するか否かをチェックするスキャンチェーン名取得部７６と、スキャンチェーン情報をスキャンＦ／Ｆメモリ５６へメモリ展開する第２の展開部７７とを有する。
【００４０】
次に、図１７を参照して、図１５の集積回路試験装置５を用いた処理を説明する。
【００４１】
（イ）先ずＳ５１段階において、テストパターン変換部５１は、テキストデータである第２のＳＴＩＬテストデータ６を集積回路試験装置５で処理可能なオブジェクトデータ６５に変換する。
【００４２】
（ロ）次にＳ５２段階において、メモリ展開部５２は、変換されたオブジェクトデータ６５の中のパターン情報５３ａ、インストラクション情報５４ａ、スキャンパターン情報５５ａ、スキャンＦ／Ｆ情報５６ａ及び故障候補ノード情報５７ａを、パターンメモリ５３、インストラクションメモリ５４、スキャンパターンメモリ５５、スキャンＦ／Ｆメモリ５６、故障候補ノードメモリ５７にそれぞれメモリ展開する。なお、パターン情報５３ａには各テストデータのパターンアドレスとパターンメモリ５３中の絶対アドレスの対応を示すマッピング情報も含まれる。
【００４３】
（ハ）次にＳ５３段階において、試験部６０は、メモリ展開されたパターン情報３５ａ、インストラクション情報５４ａ、スキャンパターン情報５５ａをもとに集積回路デバイスの機能試験を行う。そして、フェイルが発生した場合、Ｓ５４段階において、故障候補ノード抽出部６３は、フェイル情報６１ａ、マッピング情報５３ａ、スキャンＦ／Ｆ情報５６ａ及び故障候補ノード情報５７ａから当該フェイルに該当する故障候補ノード６７を抽出する。
【００４４】
（ニ）そして、Ｓ５５段階において、フェイルログ出力部６４は、フェイルテストパターン名、フェイルアドレス、フェイルピンなどを含むフェイル情報６１ａと故障候補ノード６７をフェイルログ７に出力する。
【００４５】
次に、図１６のメモリ展開部５２において、オブジェクトデータ６５を読み込んでスキャンＦ／Ｆ情報５６ａをスキャンＦ／Ｆメモリ５６に展開する処理を図１８を参照して説明する。
【００４６】
（１）先ず、Ｓ５２１段階において、オブジェクトデータ取得部７１は、オブジェクトデータ群６５から最初のオブジェクトデータを読み込む。そしてＳ５２２段階において、スキャンチェーン判定部７５は、オブジェクトデータの中にスキャンチェーン情報が存在するか否かをチェックする。スキャンチェーン情報が存在しない場合（Ｓ５２２段階においてＮｏ）、Ｓ５２８段階へ進み、次のオブジェクトデータの処理へ移行する。スキャンチェーン情報が存在する場合（Ｓ５２２段階においてＹｅｓ）、Ｓ５２３段階へ進む。
【００４７】
（２）次に、Ｓ５２３段階において、スキャンチェーン名取得部７６は、先頭のスキャンチェーン情報を取得する。そして、Ｓ５２４段階において、スキャンチェーン名取得部７６は、このスキャンチェーン情報がスキャンＦ／Ｆメモリ５６に存在するか否かをチェックする。このスキャンチェーン情報がスキャンＦ／Ｆメモリ５６に存在する場合（Ｓ５２４段階においてＹｅｓ）、Ｓ５２６段階に進む。このスキャンチェーン情報がスキャンＦ／Ｆメモリ５６に存在しない場合（Ｓ５２４段階においてＮｏ）、Ｓ５２５段階へ進む。そして、Ｓ５２５段階において、第２の展開部７７は、このスキャンチェーン情報をスキャンＦ／Ｆメモリ５６へメモリ展開する。
【００４８】
（３）次に、Ｓ５２６段階において、スキャンチェーン判定部７５は、読み込んだオブジェクトデータ内に次のスキャンチェーンが存在するか否かをチェックする。次のスキャンチェーンが存在する場合（Ｓ５２６段階においてＹｅｓ）、Ｓ５２７段階に進み、スキャンチェーン名取得部７６は、次のスキャンチェーン情報を取得する。そして、Ｓ５２４段階へ戻り、Ｓ５２４段階乃至Ｓ５２６段階の処理を繰り返し実行する。次のスキャンチェーンが存在しない場合（Ｓ５２６段階においてＮｏ）、Ｓ５２８段階に進む。
【００４９】
（４）次に、Ｓ５２８段階において、オブジェクトデータ判定部７２は、オブジェクトデータ群６５の中に次のオブジェクトデータが存在するか否かをチェックする。次のオブジェクトデータが存在する場合（Ｓ５２８段階においてＹｅｓ）、Ｓ５２９段階に進み、オブジェクトデータ取得部７１は、オブジェクトデータ群６５から次のオブジェクトデータを読み込む。そして、Ｓ５２２段階に戻り、オブジェクトデータ群６５内の総てのオブジェクトデータに対して、Ｓ５２２段階乃至Ｓ５２９段階を繰り返し実施する。次のオブジェクトデータが存在しない場合（Ｓ５２８段階においてＮｏ）、スキャンＦ／Ｆ情報のスキャンＦ／Ｆメモリ５６への展開処理は終了する。
【００５０】
図８に示した第２のＳＴＩＬテストデータ６のうちＦ／Ｆ情報２２、２４をスキャンＦ／Ｆメモリ５６に展開した例を図１９に示す。スキャンチェーン名“ＩＮ１”には１〜７のＦ／Ｆ名が割り付けられ、スキャンチェーン名“ＩＮ２”には、８〜１４のＦ／Ｆ名が割り付けられている。各Ｆ／Ｆ名には、複数のＦ／Ｆ名が割り付けられている。このように、スキャンＦ／Ｆメモリ５６にはスキャンチェーン名と接続されるＦ／Ｆ名およびＦ／Ｆ毎に割り付けられたＦ／Ｆ番号が格納される。
【００５１】
次に、図１６のメモリ展開部５２において、オブジェクトデータ６５を読み込んで故障候補ノード情報５７ａを故障候補ノードメモリ５７に展開する処理を図２０を参照して説明する。
【００５２】
（イ）先ずＳ５３１段階において、オブジェクトデータ取得部７１は、オブジェクトデータ群６５から最初のオブジェクトデータを読み込む。そしてＳ５３２段階において、パターンブロック取得部７８は、オブジェクトデータの中から先頭のパターンブロックを取得する。
【００５３】
（ロ）そして、Ｓ５３３段階において、故障辞書判定部７９は、このパターンブロックに対応する故障候補ノード情報が存在するか否かをチェックする。故障候補ノード情報が存在しない場合（Ｓ５３３段階においてＮｏ）、Ｓ５３５段階へ進み、次のパターンブロックの処理へ移行する。故障候補ノード情報が存在する場合（Ｓ５３３段階においてＹｅｓ）、Ｓ５３４段階へ進む。
【００５４】
（ハ）次に、Ｓ５３４段階において、第１の展開部８０は、故障候補ノード情報５７ａを故障候補ノードメモリ５７へメモリ展開する。そして、Ｓ５３５段階において、パターンブロック判定部８１は、読み込んだオブジェクトデータ内に次のパターンブロックが存在するか否かをチェックする。次のパターンブロックが存在する場合（Ｓ５３５段階においてＹｅｓ）、Ｓ５３６段階に進み、パターンブロック取得部７８は、次のパターンブロックを取得する。そして、Ｓ５３３段階へ戻り、Ｓ５３３段階乃至Ｓ５３５段階の処理を繰り返し実行する。次のパターンブロックが存在しない場合（Ｓ５３５段階においてＮｏ）、Ｓ５３７段階に進む。
【００５５】
（ニ）次に、Ｓ５３７段階において、オブジェクトデータ判定部７２は、オブジェクトデータ群６５の中に次のオブジェクトデータが存在するか否かをチェックする。次のオブジェクトデータが存在する場合（Ｓ５３７段階においてＹｅｓ）、Ｓ５３８段階に進み、オブジェクトデータ取得部７１は、オブジェクトデータ群６５から次のオブジェクトデータを読み込む。そして、Ｓ５３２段階に戻り、オブジェクトデータ群６５内の総てのオブジェクトデータに対して、Ｓ５３２段階乃至Ｓ５３８段階を繰り返し実施する。次のオブジェクトデータが存在しない場合（Ｓ５３７段階においてＮｏ）、故障候補ノード情報５７ａの故障候補ノードメモリ５７への展開を終了する。
【００５６】
図２１は、図１０に示したパターン“ＰＴ１”用の故障候補ノード情報、図１１に示したパターン“ＰＴ２”用の故障候補ノード情報及びその他の故障候補ノード情報を故障候補ノードメモリ５７へ展開した例を示す。アドレス１、２、３にはピンＯＵＴ１、ＯＵＴ２がそれぞれ割り付けられ、アドレス９、１０には、ピンＳＯＵＴ１、ＳＯＵＴ２がそれぞれ割り付けられている。各ピンＯＵＴ１、ＯＵＴ２、ＳＯＵＴ１、ＳＯＵＴ２には、複数の故障候補ノードが割り付けられている。このように、故障候補ノードメモリ５７には、アドレス、アドレスに指定されているＦ／Ｆ名及び故障候補ノードが格納されている。
【００５７】
図２２（ａ）に示すように、ノーマル機能試験で出力されたフェイルログ７は、フェイル（Ｆａｉｌ）アドレス、フェイル（ＦＡＩＬ）ピン、フェイル状態、その他に故障ノード情報も表示可能となっている。
【００５８】
図２２（ｂ）に示すように、スキャン機能試験で出力されたフェイルログ７は、ノーマル機能試験で出力されるフェイルログ７で表示される情報に加え、Ｆ／Ｆ名も表示可能となっている。
【００５９】
図２３（ａ）は、総てのフェイル情報を表示した場合のフェイルログの一例を示す。ここでは、２つのフェイルアドレスについてフェイル情報（フェイルピン、故障ノード名）が表示されている。図２３（ｂ）は、ファーストフェイルアドレスの総てのフェイルピン情報を表示した場合のフェイルログの一例を示す。ここでは、図２３（ａ）の最初のフェイルアドレスに係るフェイル情報のみを表示している。図２４（ａ）は、指定したピンの情報のみを表示した場合のフェイルログの一例を示す。ここでは、フェイルピンＰ４（ＯＵＴ１）の情報のみを表示している。図２４（ｂ）は、故障ノードのみを表示した場合のフェイルログの一例を示す。図２４（ｃ）は、指定したフェイルアドレスのみを表示した場合のフェイルログの一例を示す図である。ここでは、図２３（ａ）の２番目のフェイルアドレスを指定した場合を表示している。このように、集積回路試験装置５は、フェイルログ７の出力形式を変更する出力形式変更部を備えることにより、図２３（ａ）〜図２４（ｃ）に示すように、さまざまな形式においてフェイルログ７を出力することができる。操作者は、フェイルログ７に表示する内容を選択することにより、必要に応じて表示内容を変更できる。また、この表示フォーマットでファイルに保存することも可能である。
【００６０】
以上説明したように、本発明の実施の形態においては、ＩＥＥＥ  Ｐ１４５０．１で標準化されたＳＴＩＬフォーマットのテストデータ（第２のＳＴＩＬテストデータ６）をテストベクタとして集積回路試験装置５に与える。そして、集積回路試験装置５は、第２のＳＴＩＬテストデータ６上に記述されるスキャンＦ／Ｆ情報、テストパターン情報及びユーザキーワードとして記述された故障候補ノード情報から、フェイルピン、フェイルアドレスとこれらに依存する故障候補ノードをフェイルログとして出力することができる。換言すれば、集積回路試験装置５が、ＳＴＩＬ言語にて記述された第２のＳＴＩＬテストデータ６をそのまま試験装置用テストパターンとして読み込むことにより、被試験集積回路の故障シミュレーション結果より求められた故障辞書情報を利用して、集積回路試験装置５が故障辞書情報を取り込むことができる。そして、集積回路試験装置５が出力するフェイルログ７にテストパターンのフェイルアドレスとともに、そのフェイルアドレスから類推される故障候補ノードを出力することができる。
【００６１】
集積回路試験装置５の機能試験でフェイルが発生した場合、フェイルログにフェイルアドレス，フェイルピンとともに故障候補ノード情報が出力されるため、機能試験時にリアルタイムに故障候補ノードを知ることができ不良解析に有効となる。またスキャンデータであれば併せてＦ／Ｆ情報も取得できるためさらに有効である。
【００６２】
即ち、従来では、集積回路試験装置で出力させた機能テストのフェイルログに示されるフェイルアドレス及びフェイルピンと、故障シミュレーションの結果から導かれる故障候補ノード情報とを、集積回路試験装置以外のＥＷＳ等で突きあわせることにより故障候補ノードを求めていた。従って、故障候補ノードの抽出に人手を介していた。しかし、本発明の実施の形態によれば、集積回路試験装置５が出力するフェイルログに直接フェイルアドレス、フェイルピン及び故障候補ノードを併記させて出力することが可能となり、機能試験の直後に故障候補ノードを抽出することができ、不良解析に対して迅速なフェードバックが期待できる。また、スキャンデータであれば併せてＦ／Ｆ情報も取得できるためさらに有効である。
【００６３】
また、Ｆ／Ｆ情報、故障候補ノード情報をスキャンＦ／Ｆメモリ５６及び故障候補ノードメモリ５７に格納することで、出力形式変更部６６はフェイルログ出力条件によってさまざまなフォーマットのフェイルログ７を出力できる。これにより不良解析の用途に合った使い方が可能となる。
【００６４】
このように、実施の形態に係る集積回路試験システムは、集積回路の機能不良箇所の特定に有効な手段として利用される。
【００６５】
上記のように、本発明は、１つの実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、試験直後に故障候補ノードの抽出が可能な集積回路試験システムを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る集積回路試験システムを示すブロック図である。
【図２】図１に示した故障シミュレータを示すブロック図である。
【図３】図２のＳＴＩＬテストデータ生成部を示すブロック図である。
【図４】図２に示した故障シミュレータの動作を示すフローチャートである。
【図５】図３に示したＳＴＩＬテストデータ生成部の動作を示すフローチャートである。
【図６】第２のテストデータのフォーマットのうち本発明の実施の形態に係る部分を示す図である。
【図７】図６のＳＴＩＬテストデータのうち、故障候補ノード情報を示す図である。
【図８】第２のＳＴＩＬテストデータの一例の一部分を示す図である。
【図９】図８に示した第２のＳＴＩＬテストデータの続き部分を示す図である。
【図１０】図８及び図９に示した第２のＳＴＩＬテストデータ中のパターン“ＰＴ１”に対応した故障候補ノード情報の例を示す。
【図１１】図８及び図９に示した第２のＳＴＩＬテストデータ中のパターン“ＰＴ２”に対応した故障候補ノード情報の例を示す。
【図１２】図２に示した故障シミュレータを用いた故障シミュレーションの実施例に係る４ビットシフトレジスタを示す論理回路図である。
【図１３】図１３（ａ）は、図１２の４ビットシフトレジスタの故障シミュレーション結果（故障辞書）の一例を示す表である。図１３（ｂ）は、図１２の４ビットシフトレジスタの故障検出情報の一例を示す表である。
【図１４】図１２の４ビットシフトレジスタの第２のＳＴＩＬテストデータに載せる故障候補ノード情報の例を示す図である。
【図１５】図１に示した集積回路試験装置を示すブロック図である。
【図１６】図１５に示したメモリ展開部の構成を示すブロック図である。
【図１７】図１５に示した集積回路試験装置を用いた処理を示すフローチャートである。
【図１８】図１６のメモリ展開部において、オブジェクトデータを読み込んでスキャンＦ／Ｆ情報をスキャンＦ／Ｆメモリに展開する処理を示すフローチャートである。
【図１９】図８に示した第２のＳＴＩＬテストデータのうち、Ｆ／Ｆ情報をスキャンＦ／Ｆメモリに展開した例を示す図である。
【図２０】図１６のメモリ展開部において、オブジェクトデータを読み込んで故障候補ノード情報を故障候補ノードメモリに展開する処理を示すフローチャートである。
【図２１】図８に示した第２のＳＴＩＬテストデータのうち、故障候補ノード情報を故障候補ノードメモリに展開した例を示す図である。
【図２２】図２２（ａ）は、ノーマル機能試験で出力されたフェイルログの一例を示す図である。図２２（ｂ）は、スキャン機能試験で出力されたフェイルログの一例を示す図である。
【図２３】図２３（ａ）は、総てのフェイル情報を表示した場合のフェイルログの一例を示す図である。図２３（ｂ）は、ファーストフェイルアドレスの総てのフェイルピン情報を表示した場合のフェイルログの一例を示す図である。
【図２４】図２４（ａ）は、指定したピンの情報のみを表示した場合のフェイルログの一例を示す図である。図２４（ｂ）は、故障ノードのみを表示した場合のフェイルログの一例を示す図である。図２４（ｃ）は、指定したフェイルアドレスのみを表示した場合のフェイルログの一例を示す図である。
【符号の説明】
１    故障シミュレータ
２    ネットリスト
３    第１のＳＴＩＬテストデータ
４    故障辞書
５    集積回路試験装置
６    第２のＳＴＩＬテストデータ
７    フェイルログ
１１    ネットリストコンパイル部
１２    故障仮定箇所生成部
１３    テストデータコンパイル部
１４    入力パターン生成部
１５    ストローブ時間生成部
１６    故障シミュレーション部
１７    故障辞書生成部
１８    ＳＴＩＬテストデータ生成部
１９    故障検出情報
２０    テストデータ情報
５１    テストパターン変換部
５２    メモリ展開部
５３    パターンメモリ
５４    インストラクションメモリ
５５    スキャンパターンメモリ
５６    スキャンＦ／Ｆメモリ
５７    故障候補ノードメモリ
５８    タイミングジェネレータ
５９    ベクタジェネレータ
６０    試験部
６１    フェイルメモリ
６２    レジスタ
６３    故障候補ノード抽出部
６４    フェイルログ出力部
６５    オブジェクトデータ
６６    出力形式変更部
６７    故障候補ノード
７１    オブジェクトデータ取得部
７２    オブジェクトデータ判定部
７３    スキャンＦ／Ｆメモリ展開部
７４    故障候補ノードメモリ展開部
７５    スキャンチェーン判定部
７６    スキャンチェーン名取得部
７７    第２の展開部
７８    パターンブロック取得部
７９    故障辞書判定部
８０    第１の展開部
８１    パターンブロック判定部
１８１    故障辞書情報取得部
１８２    テストデータ情報取得部
１８３    故障検出情報取得部
１８４    タイミング情報取得部
１８５    パターン情報取得部
１８６    アドレス演算部
１８７    ＳＴＩＬテストデータ出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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