(57)【要約】【課題】遅延回路のレイテンシを安定化させ、遅延回路を含むシステムのファンクションテストを容易化できる遅延回路のテスト回路を提供する。【解決手段】本発明の遅延回路のテスト回路は、クロック信号に同期して、遅延回路の出力信号を順次シフトした複数のシフト信号を出力するシフトレジスタ回路と、あらかじめ設定されているキーワードパターンとシフトレジスタ回路の出力信号である複数のシフト信号に基づいて、遅延回路のレイテンシの判別結果である選択信号を出力するキーワード判別回路と、その出力信号が常に同じレイテンシとなるように、キーワード判別回路の出力信号である選択信号に基づいて、シフトレジスタ回路の出力信号である複数のシフト信号のうちの１つを選択的に出力するセレクタ回路と、テスト信号に応じて、遅延回路の出力信号またはセレクタ回路の出力信号を選択的に出力するマルチプレクサとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
遅延回路を含むシステムにおいて、ファンクションテストを行う時に、前記遅延回路のレイテンシを安定化させるテスト回路であって、
テスト信号により初期化された後、クロック信号に同期して、前記遅延回路の出力信号を順次シフトし、これらのシフトされた複数のシフト信号をパラレルに出力するシフトレジスタ回路と、
あらかじめ設定されているキーワードパターンと前記シフトレジスタ回路の出力信号である複数のシフト信号に基づいて、前記遅延回路のレイテンシの判別結果である選択信号を出力するキーワード判別回路と、
その出力信号が、前記遅延回路に入力される入力信号に対して常に同じレイテンシとなるように、前記キーワード判別回路の出力信号である選択信号に基づいて、前記シフトレジスタ回路の出力信号である複数のシフト信号のうちの１つを選択的に出力するセレクタ回路と、
前記テスト信号に応じて、前記遅延回路の出力信号または前記セレクタ回路の出力信号を選択的に出力するマルチプレクサとを備えることを特徴とする遅延回路のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延回路を含むシステムのファンクションテストを容易化するテスト回路に関するものである。
【０００２】
【従来の技術】
ファンクションテストは、テスト対象のシステムの機能をチェックするためのテストである。ファンクションテストを行う場合、テスタにより、テストパターンを使用して所定のテストレートでテストが行われる。ここで、テストパターンは、１テストレート時間毎に、テスタからテスト対象のシステムに入力するための入力信号と、テスト対象のシステムから出力される出力信号を比較照合するための出力期待値とを含む。
【０００３】
テスト対象のシステムは、テスタから所定のタイミングで入力信号が入力されると、この入力信号に従って動作し、テスト対象のシステムからは、所定の出力遅延時間の後、入力信号に対応した出力信号が出力される。テスト対象のシステムからの出力信号は、テスタにより、ストローブポイント（システムからの出力信号を測定するタイミングを規定する信号）で測定され、その出力期待値と比較されて一致、不一致が検出される。
【０００４】
ところで、遅延回路を含むシステムのテストを行う場合、遅延回路のレイテンシ（出力遅延時間）が１テストレート時間内で変動するのであれば、システムの出力信号とその出力期待値との間で不一致は発生しない。これに対し、例えば遅延回路の遅延変動が１テストレート時間を超える場合には、その遅延変動に応じて、ストローブポイントもしくはテストパターンにおける出力期待値の位置をずらす必要がある。
【０００５】
図４に示すように、例えばレイテンシＴｄ＝１００ｎｓの遅延回路に対して、テストレート＝１００ｎｓでテストを行う場合、図５（ａ）に示すように、遅延回路への入力信号ＩＮに対して、その出力信号ＯＵＴは、１００ｎｓ後である次のテストレート時間で出力される。
【０００６】
この場合、遅延回路の出力信号と出力期待値との間で不一致が生じないようにするためには、入力信号ＩＮに対して１テストレート時間後に出力信号ＯＵＴが出力されるような出力期待値を持つテストパターンを用いてファンクションテストを行うか、あるいは入力信号ＩＮが入力されるタイミングに対して、ストローブポイントを１テストレート時間後にずらしてファンクションテストを行う必要がある。
【０００７】
また、例えばテストレート＝５０ｎｓでテストを行う場合、図５（ｂ）に示すように、遅延回路の出力信号ＯＵＴは２テストレート時間後に出力される。この場合、入力信号ＩＮに対して２テストレート時間後に出力信号ＯＵＴが出力されるような出力期待値を持つテストパターンを使用するか、入力信号ＩＮに対して、ストローブポイントを２テストレート時間後にずらしてファンクションテストを行う必要がある。
【０００８】
このように、テストレートを変更すると、遅延回路の遅延変動が１テストレート時間を大きく超える場合があるため、従来は、複数のストローブポイントを設けて複数回ファンクションテストを行うことで対応していた。また、遅延回路自体の遅延変動がサンプルによってばらつく場合にはストローブポイントの適正な予測ができないため、同様に、複数のストローブポイントを設けることで対応していた。
【０００９】
しかし、複数のストローブポイントを用いて複数回ファンクションテストを行うとテスト時間が非常に長くなり、テストコストも上昇するという問題があった。テストパターンを変更して対応してもよいが、テストパターンを変更するのは非常に手間も時間もかかるし、上記のように、遅延回路自体の遅延変動がサンプル毎にばらつく場合には、それぞれのサンプル毎にテストパターンを変更する必要があるため非現実的である。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、遅延回路のレイテンシを安定化させ、遅延回路を含むシステムのファンクションテストを容易化することができる遅延回路のテスト回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、遅延回路を含むシステムにおいて、ファンクションテストを行う時に、前記遅延回路のレイテンシを安定化させるテスト回路であって、
テスト信号により初期化された後、クロック信号に同期して、前記遅延回路の出力信号を順次シフトし、これらのシフトされた複数のシフト信号をパラレルに出力するシフトレジスタ回路と、
あらかじめ設定されているキーワードパターンと前記シフトレジスタ回路の出力信号である複数のシフト信号に基づいて、前記遅延回路のレイテンシの判別結果である選択信号を出力するキーワード判別回路と、
その出力信号が、前記遅延回路に入力される入力信号に対して常に同じレイテンシとなるように、前記キーワード判別回路の出力信号である選択信号に基づいて、前記シフトレジスタ回路の出力信号である複数のシフト信号のうちの１つを選択的に出力するセレクタ回路と、
前記テスト信号に応じて、前記遅延回路の出力信号または前記セレクタ回路の出力信号を選択的に出力するマルチプレクサとを備えることを特徴とする遅延回路のテスト回路を提供するものである。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の遅延回路のテスト回路を詳細に説明する。
【００１３】
図１は、本発明の遅延回路のテスト回路を適用するシステムの一実施形態の構成概念図である。同図は、遅延回路１２を含むシステムの一部を示したものであり、ファンクションテストを行う時に、遅延回路１２のレイテンシを安定化する本発明に係るテスト回路１０を備えている。テスト回路１０は、Ｎ段のシフトレジスタ回路１４と、キーワード判別回路１６と、セレクタ回路１８と、マルチプレクサ２０とを備えている。
【００１４】
ここで、遅延回路１２は、クロック信号Ｃｌｏｃｋに依存することなく、その入力端子ＩＮに入力される入力信号ＩＮを遅延して、その出力端子ＯＵＴから出力する。遅延回路１２は、入力信号ＩＮを遅延出力するものであれば何ら限定はなく、ゲート遅延やディレイライン等の従来公知のものを全て含む。より具体的には、例えばボード上に実装された送信回路と受信回路との間を接続する配線のＲＣ遅延等による遅延回路を挙げることができる。
【００１５】
シフトレジスタ回路１４は、クロック信号Ｃｌｏｃｋに同期して、遅延回路１２の出力信号を１段ずつ順次シフトし、これらのシフトされたＮ段分のシフト信号をパラレルに出力する。シフトレジスタ回路１４のデータ入力端子Ｄには遅延回路１２の出力信号が入力され、クロック入力端子ＣＫにはクロック信号Ｃｌｏｃｋが入力され、リセット入力端子ＲＥＳＥＴにはテスト信号Ｔｅｓｔが入力されている。
【００１６】
キーワード判別回路１６は、あらかじめ設定されているキーワードパターンとシフトレジスタ回路１４の出力信号である複数のシフト信号に基づいて、遅延回路１２のレイテンシの判別結果である選択信号を出力する。キーワード判別回路１６のデータ入力端子Ｄ１〜ＤＮには、シフトレジスタ回路１４の出力端子Ｑ１〜ＱＮからの出力信号が入力され、クロック入力端子にはクロック信号Ｃｌｏｃｋが入力され、リセット入力端子には、テスト信号Ｔｅｓｔが入力されている。
【００１７】
セレクタ回路１８は、その出力信号が、遅延回路１２に入力される入力信号ＩＮに対して常に同じレイテンシとなるように、キーワード判別回路１６の出力信号である選択信号に基づいて、シフトレジスタ回路１４の出力信号である複数のシフト信号のうちの１つを選択的に出力する。セレクタ回路１８のデータ入力端子Ｄ１〜ＤＮには、シフトレジスタ回路１４の出力端子Ｑ１〜ＱＮからの出力信号が入力され、選択入力端子には、キーワード判別回路１６の出力端子ＳＥＬＯからの出力信号が入力されている。
【００１８】
マルチプレクサ２０は、テスト信号Ｔｅｓｔに基づいて、遅延回路１２の出力信号とセレクタ回路１８の出力信号とを切り替えて選択的に出力する。マルチプレクサ２０のデータ入力端子Ｄ０には遅延回路１２の出力端子ＯＵＴからの出力信号が入力され、データ入力端子Ｄ１にはセレクタ回路１８の出力端子ＯＵＴからの出力信号が入力され、選択入力端子にはテスト信号Ｔｅｓｔが入力されている。また、マルチプレクサ２０からは、出力信号ＯＵＴが出力されている。
【００１９】
本実施例の場合、テスト信号Ｔｅｓｔがローレベルの時は通常動作モードであり、マルチプレクサ２０からは遅延回路１２の出力信号が出力される。また、テスト信号Ｔｅｓｔがハイレベルの時はテストモードであり、マルチプレクサ２０からはセレクタ回路１８の出力信号が出力される。
【００２０】
次に、テスト回路１０の具体例を挙げて説明する。
【００２１】
図２は、本発明の遅延回路のテスト回路の一実施形態の構成概略図である。図２は、図１に示すテスト回路１０のうち、シフトレジスタ回路１４、キーワード判別回路１６およびセレクタ回路１８の詳細を示す。また、図２は、遅延回路１２のレイテンシが０〜３テストレートまで変動する場合に対応するものであり、キーワード判別回路１６には、遅延回路１２のレイテンシを判別するためのキーワードとして、‘１０１’があらかじめ設定されている。
【００２２】
シフトレジスタ回路１４は３つのフリップフロップ２２ａ、２２ｂ、２２ｃを備えている。フリップフロップ２２ａ、２２ｂ、２２ｃのクロック入力端子ＣＫにはクロック信号Ｃｌｏｃｋが共通に入力され、そのリセット入力端子ＲＥＳＥＴにはテスト信号Ｔｅｓｔが共通に入力されている。初段のフリップフロップ２２ａのデータ入力端子Ｄには入力データＤ（遅延回路１２の出力信号）が入力され、前段のフリップフロップ２２ａ、２２ｂのデータ出力端子Ｑからの出力信号が次段のフリップフロップ２２ｂ、２２ｃのデータ入力端子Ｄに順次入力されている。また、３つのフリップフロップ２２ａ、２２ｂ、２２ｃのデータ出力端子Ｑからは、それぞれ出力信号Ｑ１，Ｑ２，Ｑ３が出力されている。
【００２３】
シフトレジスタ回路１４は、テスト信号Ｔｅｓｔがローレベルの期間は、フリップフロップ２２ａ、２２ｂ、２２ｃがリセットされて、その出力信号Ｑ１，Ｑ２，Ｑ３は全てローレベルになる。テスト信号Ｔｅｓｔがハイレベルの期間は、クロック信号Ｃｌｏｃｋの立ち上がりに同期して、データＤがフリップフロップ２２ａ、２２ｂ、２２ｃ内で３クロック分シフトされ、そのシフト信号である出力信号Ｑ１，Ｑ２，Ｑ３がパラレルに出力される。
【００２４】
キーワード判別回路１６は、保持信号発生回路２４と、キーワードデコード回路２６と、判別結果保持回路２８とを備えている。
【００２５】
保持信号発生回路２４は、３つのフリップフロップ３０ａ、３０ｂ、３０ｃと、２つのバッファ３２ａ、３２ｂとを備えている。フリップフロップ３０ａ、３０ｂ、３０ｃのクロック入力端子ＣＫにはクロック信号Ｃｌｏｃｋが共通に入力され、そのリセット入力端子ＲＥＳＥＴにはテスト信号Ｔｅｓｔが共通に入力されている。初段のフリップフロップ３０ａのデータ入力端子Ｄは電源に接続され、前段のフリップフロップ３０ａ、３０ｂのデータ出力端子Ｑからの出力信号が次段のフリップフロップ３０ｂ、３０ｃのデータ入力端子Ｄに順次入力されている。また、３段目のフリップフロップ３０ｃのデータ出力端子Ｑからの出力信号は前段のバッファ３２ａに入力され、前段のバッファ３２ａの出力信号は後段のバッファ３２ｂに入力されている。
【００２６】
保持信号発生回路２４は、テスト信号Ｔｅｓｔがローレベルの期間は、フリップフロップ３０ａ、３０ｂ、３０ｃがリセットされて、その出力信号は全てローレベルになる。テスト信号Ｔｅｓｔがハイレベルの期間は、クロック信号Ｃｌｏｃｋの立ち上がりに同期して、ハイレベルがフリップフロップ３０ａ、３０ｂ、３０ｃ内で３クロック分シフトされ、バッファ３２ａ、３２ｂを介して所定の遅延時間の後、バッファ３２ｂからハイレベルが出力される。
【００２７】
キーワードデコード回路２６は、３つのＡＮＤゲート３４ａ、３４ｂ、３４ｃと、２つのＯＲゲート３６ａ、３６ｂとを備えている。ＡＮＤゲート３４ａの正転入力端子にはシフトレジスタ回路１４の出力信号Ｑ１が入力され、２つの反転入力端子にはＱ２，Ｑ３が入力されている。同様に、ＡＮＤゲート３４ｂの正転入力端子にはＱ２が入力され、２つの反転入力端子にはＱ１，Ｑ３が入力されている。ＡＮＤゲート３４ｃの２つの正転入力端子には、Ｑ１，Ｑ３が入力され、反転入力端子にはＱ２が入力されている。ＡＮＤゲート３４ａ、３４ｂ、３４ｃからは出力信号Ｎ１，Ｎ２，Ｎ３が出力されている。また、ＯＲゲート３６ａにはＡＮＤゲート３４ａ、３４ｃの出力信号Ｎ１，Ｎ３が入力され、ＯＲゲート３６ｂにはＡＮＤゲート３４ｂ、３４ｃの出力信号Ｎ２，Ｎ３が入力されている。
【００２８】
キーワードデコード回路２６では、シフトレジスタ回路１４の出力信号Ｑ１，Ｑ２，Ｑ３がデコードされる。図示例の場合、Ｑ３，Ｑ２，Ｑ１＝‘００１’の場合にはＡＮＤゲート３４ａの出力信号Ｎ１がハイレベルとなり、同様に、‘０１０’の場合にはＡＮＤゲート３４ｂの出力信号Ｎ２がハイレベルとなり、‘１０１’の場合にはＡＮＤゲート３４ｃの出力信号Ｎ３がそれぞれハイレベルになる。従って、Ｑ３，Ｑ２，Ｑ１＝‘００１’または‘１０１’の場合にはＯＲゲート３６ａの出力信号がハイレベルとなり、‘０１０’または‘１０１’の場合にはＯＲゲート３６ｂの出力信号がハイレベルとなる。
【００２９】
判別結果保持回路２８は、２つのフリップフロップ３８ａ、３８ｂを備えている。フリップフロップ３８ａ、３８ｂのリセット入力端子ＲＥＳＥＴにはテスト信号Ｔｅｓｔが共通に入力され、そのクロック入力端子ＣＫには、保持信号発生回路２４のバッファ３２ｂの出力信号が共通に入力されている。データ入力端子Ｄには、キーワードデコード回路２６の２つのＯＲゲート３６ａ、３６ｂの出力信号がそれぞれ入力され、そのデータ出力端子Ｑからは、それぞれ出力信号Ｓ０，Ｓ１が出力されている。
【００３０】
判別結果保持回路２８の２つのフリップフロップ３８ａ、３８ｂは、テスト信号Ｔｅｓｔがローレベルの期間はリセットされて、その出力信号Ｓ０，Ｓ１は共にローレベルとなる。テスト信号Ｔｅｓｔがハイレベルの期間は、保持信号発生回路２４のバッファ３２ｂの出力信号の立ち上がりに同期して、キーワードデコード回路２６の２つのＯＲゲート３６ａ、３６ｂの出力信号を保持し、それぞれ出力信号Ｓ０，Ｓ１として出力する。
【００３１】
セレクタ回路１８は、４入力１出力のセレクタ４０を備えている。セレクタ４０のデータ入力端子Ｄ０はグランドに接続され、データ入力端子Ｄ１，Ｄ２，Ｄ３には、それぞれシフトレジスタ回路１４の出力信号Ｑ１，Ｑ２，Ｑ３が入力されている。また、セレクタ４０の選択入力端子Ｓ０，Ｓ１には、それぞれキーワード判別回路１６の出力信号Ｓ０，Ｓ１が入力されている。セレクタ４０の出力信号は、図１に示すマルチプレクサ２０の選択入力端子に入力される。
【００３２】
セレクタ回路１８のセレクタ４０からは、キーワード判別回路１６の出力信号Ｓ１，Ｓ０＝‘００’の時にはローレベルが出力される。また、‘０１’の時には、シフトレジスタ回路１４の出力信号Ｑ１が出力され、‘１０’の時には出力信号Ｑ２が出力され、‘１１’の時には出力信号Ｑ３が出力される。
【００３３】
以下、図３に示すタイミングチャートを参照しながら、図１および図２に示すシステムの動作を説明する。図３は、遅延回路１２のレイテンシＴｄ＝約１．５テストレートの場合のシステムの動作を示したものである。
【００３４】
まず、テスト信号Ｔｅｓｔがローレベルの場合、マルチプレクサ２０からは遅延回路１２の出力信号が選択的に出力される。この場合、シフトレジスタ回路１４の出力信号Ｑ１，Ｑ２，Ｑ３、キーワード判別回路１６の保持信号発生回路２４の出力信号、および判別結果保持回路２８の出力信号Ｓ０，Ｓ１はいずれもローレベルである。従って、セレクタ回路１８のセレクタ４０からはローレベルが出力されている。
【００３５】
図３のタイミングチャートに示すように、テスト信号をハイレベルとし、入力信号ＩＮとして、キーワードである‘１０１’を遅延回路１２に順次入力すると、遅延回路１２からは、１．５テストレート時間後に、入力信号ＩＮの‘１０１’に対応する信号‘１０１’が出力される。
【００３６】
遅延回路１２の出力信号は、シフトレジスタ回路１４によって順次シフトされる。本実施形態の場合、遅延回路１２のレイテンシＴｄ＝約１．５テストレートであるから、シフトレジスタ回路１４の出力信号Ｑ１は、入力信号ＩＮが遅延回路１２に入力された２クロック後から‘１０１’の順に変化する。同様に、出力信号Ｑ２は３クロック後から‘１０１’の順に変化し、出力信号Ｑ３は４クロック後から‘１０１’の順に変化する。
【００３７】
従って、本実施形態の場合、テスト信号Ｔｅｓｔがハイレベルとされ、入力信号ＩＮが遅延回路１２に入力されてから３クロック後には、シフトレジスタ回路１４の出力信号Ｑ３，Ｑ２，Ｑ１＝‘０１０’となる。
【００３８】
シフトレジスタ回路１４の出力信号Ｑ３，Ｑ２，Ｑ１は、キーワード判別回路１６のキーワードデコード回路２６に入力され、遅延回路１２のレイテンシＴｄが検出される。すなわち、３クロック後にシフトレジスタ回路１４の出力信号Ｑ３，Ｑ２，Ｑ１＝‘１０１’であれば、遅延回路１２のレイテンシＴｄ＝１未満であり、‘０１０’であればＴｄ＝１以上〜２未満であり、‘００１’であればＴｄ＝２以上〜３未満であると判別される。
【００３９】
本実施形態の場合、シフトレジスタ回路１４の出力信号Ｑ３，Ｑ２，Ｑ１＝‘０１０’であるから、遅延回路１２のレイテンシＴｄ＝１以上〜２未満であると判別される。この場合、ＡＮＤゲート３４ｂの出力信号Ｎ２がハイレベル、ＡＮＤゲート３４ａ、３４ｃの出力信号Ｎ１，Ｎ３はローレベルとなり、ＯＲゲート３６ａの出力信号はローレベル、ＯＲゲート３６ｂの出力信号はハイレベルになる。
【００４０】
保持信号発生回路２４の出力信号は、同じくテスト信号Ｔｅｓｔがハイレベルとされ、入力信号ＩＮが遅延回路１２に入力されてから３クロックが経過し、さらにバッファ３２ａ、３２ｂの出力遅延時間の後にハイレベルに変化する。バッファ３２ａ、３２ｂは、キーワードデコード回路２６の出力信号であるＯＲゲート３６ａ、３６ｂの出力が確定した後に、保持信号発生回路２４からハイレベルが出力されるように調整する役割を果たす。
【００４１】
保持信号発生回路２４からハイレベルが出力されると、キーワードデコード回路２６のＯＲゲート３６ａ、３６ｂの出力信号は、それぞれ判別結果保持回路２８のフリップフロップ３８ａ、３８ｂに保持され、出力信号Ｓ０，Ｓ１として出力される。従って、セレクタ回路１８のセレクタ４０からは、シフトレジスタ回路１４の出力信号Ｑ２が選択的に出力され、さらにこの出力信号Ｑ２がマルチプレクサ２０を介して出力される。
【００４２】
すなわち、本実施形態の場合、テスト信号Ｔｅｓｔがハイレベルとされ、入力信号ＩＮが遅延回路１２に入力されてから３クロック後に、入力信号ＩＮに対応した出力信号がマルチプレクサ２０から出力される。
【００４３】
図示を省略しているが、例えば遅延回路１２のレイテンシＴｄ＝１テストレート未満の場合、テスト信号Ｔｅｓｔがハイレベルとされ、入力信号ＩＮが遅延回路１２に入力されてから３クロック後に、シフトレジスタ回路１４からは出力信号Ｑ３，Ｑ２，Ｑ１＝‘１０１’が出力される。この場合、キーワードデコード回路２６のＡＮＤゲート３４ｃの出力信号Ｎ３がハイレベルとなり、従って、ＯＲゲート３６ａ、３６ｂの出力信号が共にハイレベルとなって、セレクタ回路１８のセレクタ４０からは、シフトレジスタ回路１４の出力信号Ｑ３が選択的に出力される。
【００４４】
すなわち、この場合も、テスト信号Ｔｅｓｔがハイレベルとされ、入力信号ＩＮが遅延回路１２に入力されてから３クロック後に、入力信号ＩＮに対応した出力信号がマルチプレクサ２０から出力される。
【００４５】
また、遅延回路１２のレイテンシＴｄ＝２以上〜３未満の場合、テスト信号Ｔｅｓｔがハイレベルとされ、入力信号ＩＮが遅延回路１２に入力されてから３クロック後に、シフトレジスタ回路１４からは出力信号Ｑ３，Ｑ２，Ｑ１＝‘００１’が出力される。この場合、キーワードデコード回路２６のＡＮＤゲート３４ａの出力信号Ｎ１がハイレベルとなり、従って、ＯＲゲート３６ａの出力信号がハイレベルとなって、セレクタ回路１８のセレクタ４０からは、シフトレジスタ回路１４の出力信号Ｑ１が選択的に出力される。
【００４６】
すなわち、この場合も同様に、テスト信号Ｔｅｓｔがハイレベルとされ、入力信号ＩＮが遅延回路１２に入力されてから３クロック後に、入力信号ＩＮに対応した出力信号がマルチプレクサ２０から出力される。
【００４７】
すなわち、テスト回路１０を用いることによって、遅延回路１２の実際のレイテンシＴｄや、温度、電圧、周波数等の各種環境条件の変動に関係なく、マルチプレクサ２０から出力される信号のレイテンシＴｄ＝３に固定される。これにより、遅延回路１２を含むシステムのファンクションテストを行う場合、ストローブポイントやテストパターンの出力期待値の位置を調整する必要はなく、常に遅延回路１２のレイテンシＴｄ＝３としてテストを行うことができる。
【００４８】
なお、シフトレジスタ回路１４およびキーワード判別回路１６の保持信号発生回路２４のフリップフロップの段数は、遅延回路１２のレイテンシＴｄよりも大きい段数にする必要がある。従って、上記実施形態の場合のように、遅延回路１２のレイテンシが３未満の場合、シフトレジスタ回路１４およびキーワード判別回路１６の保持信号発生回路２４のフリップフロップの段数は３段以上であれば何段にしてもよい。
【００４９】
また、シフトレジスタ回路１４、キーワード判別回路１６およびセレクタ回路１８の具体的な回路構成は図示のものに限定されるわけではなく、同様の機能を実現可能な他の回路構成のものを使用してもよい。また、キーワード判別回路１６におけるキーワードの設定は上記実施形態に限定されず、どのようなキーワードを設定してもよい。
【００５０】
本発明の遅延回路のテスト回路は、基本的に以上のようなものである。
以上、本発明の遅延回路のテスト回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００５１】
【発明の効果】
以上詳細に説明した様に、本発明の遅延回路のテスト回路は、ファンクションテストを行う時に、シフトレジスタ回路により、遅延回路の出力信号を順次シフトした複数のシフト信号を出力し、キーワード判別回路により、あらかじめ設定されているキーワードパターンとシフトレジスタ回路の複数のシフト信号に基づいて、遅延回路のレイテンシを判別し、セレクタ回路により、その出力信号が常に同じレイテンシとなるように、キーワード判別回路の判別結果に基づいて、シフトレジスタ回路の複数のシフト信号のうちの１つを選択的に出力するようにしたものである。
これにより、本発明の遅延回路のテスト回路によれば、遅延回路を含むシステムのファンクションテストを行う場合、ストローブポイントやテストパターンの出力期待値のタイミング位置を調整する必要はなく、また、温度、電圧、周波数等の各種環境条件の変動にも関係なく、常に遅延回路のレイテンシが固定値であるとしてテストを行うことができる。このため、ファンクションテストを容易化することができ、ストローブポイントを複数設けて複数回ファンクションテストを行う必要もないため、テスト時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】本発明の遅延回路のテスト回路を適用するシステムの一実施形態の構成概念図である。
【図２】本発明の遅延回路のテスト回路の一実施形態の構成概略図である。
【図３】図１および図２に示すシステムの動作を表す一実施形態のタイミングチャートである。
【図４】遅延回路の一例の概念図である。
【図５】（ａ）および（ｂ）は、いずれも図４に示す遅延回路の動作を表す一例のタイミングチャートである。
【符号の説明】
１０  テスト回路
１２  遅延回路
１４  シフトレジスタ回路
１６  キーワード判別回路
１８  セレクタ回路
２０  マルチプレクサ
２２ａ、２２ｂ、２２ｃ、３０ａ、３０ｂ、３０ｃ、３８ａ、３８ｂ  フリップフロップ
２４  保持信号発生回路
２６  キーワードデコード回路
２８  判別結果保持回路
３２ａ、３２ｂ  バッファ
３４ａ、３４ｂ、３４ｃ  ＡＮＤゲート
３６ａ、３６ｂ  ＯＲゲート
４０  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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