(57)【要約】【課題】簡単な構成で動作の高速化と低消費電力化を実現したメモリ回路を備えた半導体集積回路装置を提供する。【解決手段】動作タイミング信号に対応して増幅動作を行うＣＭＯＳラッチ回路を含むセンスアンプの入出力ノードにプリチャージ期間にオン状態となり、プリチャージ電圧を供給する一対からなる第１プリチャージＭＯＳＦＥＴと、上記入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチＭＯＳＦＥＴとを設け、上記相補ビット線対の間にそれを短絡させる第２プリチャージＭＯＳＦＥＴを設け、上記相補ビット線対の一方と、それと交差するワード線との間にアドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなるダイナミック型メモリセルが設けられたメモリアレイを備え、上記選択ＭＯＳＦＥＴのゲート絶縁膜に比べて上記第２プリチャージＭＯＳＦＥＴのゲート絶縁膜の膜厚は薄く形成する。【選択図】　　　図１
2004087074.tif 000002
【特許請求の範囲】
【請求項１】
動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するＣＭＯＳラッチ回路を含むセンスアンプと、
上記入出力ノードに設けられ、プリチャージ期間にオン状態となり、上記入出力ノードに上記相補ビット線対のそれぞれにプリチャージ電圧を供給する一対からなる第１プリチャージＭＯＳＦＥＴと、
上記入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチＭＯＳＦＥＴと、
上記相補ビット線対の間に設けられ、それを短絡させる第２プリチャージＭＯＳＦＥＴと、
上記相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなるダイナミック型メモリセルとを備え、
上記選択ＭＯＳＦＥＴのゲート絶縁膜に比べて上記第２プリチャージＭＯＳＦＥＴのゲート絶縁膜の膜厚は薄く形成されてなるメモリ回路を含むことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
論理回路により構成された信号処理回路を更に備え、
上記第２プリチャージＭＯＳＦＥＴと、上記論理回路に含まれるＭＯＳＦＥＴとが同じ製造工程によりゲート絶縁膜が形成され、
上記選択スイッチＭＯＳＦＥＴと上記メモリセルを構成するアドレス選択ＭＯＳＦＥＴとが同じ製造工程によりゲート絶縁膜が形成されるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第２プリチャージＭＯＳＦＥＴのゲート電極は、上記ワード線の延長方向に向けて直線的に形成され、かつ、上記論理回路に含まれるＭＯＳＦＥＴと同様にチャネル長が、上記センスアンプを構成するＭＯＳＦＥＴ及び上記選択スイッチＭＯＳＦＥＴによりも短く形成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記センスアンプの入出力ノードを挟んで、両側に第１選択スイッチＭＯＳＦＥＴと第２選択スイッチＭＯＳＦＥＴが設けられ、上記第１選択スイッチＭＯＳＦＥＴと第２選択スイッチＭＯＳＦＥＴに対応して第１相補ビット線対と第２相補ビット線対が設けられるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記入出力ノードに対する上記第１相補ビット線の遠端部と上記第２相補ビット線対の遠端部にそれぞれ第３選択スイッチＭＯＳＦＥＴと第４選択スイッチＭＯＳＦＥＴが設けられ、
上記第３選択スイッチＭＯＳＦＥＴと第４選択スイッチＭＯＳＦＥＴに対応して第３相補ビット線対と第４相補ビット線対が設けられるものであり、
上記入出力ノードと上記第３選択スイッチＭＯＳＦＥＴ及び第４選択スイッチＭＯＳＦＥＴとは、メタル配線により接続されるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項２において、
上記センスアンプを構成するＭＯＳＦＥＴ及び第１プリチャージＭＯＳＦＥＴのゲート絶縁膜は、上記第２プリチャージＭＯＳＦＥＴのゲート絶縁膜は同じ製造工程により形成されるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記第１及び第２プリチャージＭＯＳＦＥＴのゲートに供給されるプリチャージ信号のハイレベルは、上記選択スイッチＭＯＳＦＥＴのゲートに印加される電圧よりも低く、上記センスアンプの増幅動作によって相補ビット線対の一方に与えられるハイレベル側の電圧と等しいかそれより高い電圧であることを特徴とする半導体集積回路装置。
【請求項８】
請求項４において、
上記センスアンプの一対の入出力ノードに対応して設けられ、
上記センスアンプの増幅信号をゲートに受ける増幅ＭＯＳＦＥＴとカラム選択スイッチＭＯＳＦＥＴとを含む読み出し系回路と、
書き込み信号を上記入出力ノードに伝えるＭＯＳＦＥＴを含む書き込み系回路とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項２において、
上記相補ビット線対には、ワード線の選択動作に対応した相補ビット線対の微小電圧差を増幅するラッチ形態のＰチャネルＭＯＳＦＥＴと、かかるＰチャネルＭＯＳＦＥＴに動作電圧を供給するＰチャネル型のスイッチＭＯＳＦＥＴとが更に設けられるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項５において、
上記第１ないし第４相補ビット線対には、それぞれの相補ビット線対を短絡するＭＯＳＦＥＴと、上記それぞれの相補ビット線にプリチャージ電圧を供給するＭＯＳＦＥＴとからなるプリチャージ回路が設けられるものであることを特徴とする半導体集積回路装置。
【請求項１１】
動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するＣＭＯＳラッチ回路を含むセンスアンプと、
上記センスアンプの入出力ノードと第１メモリマットに対応して設けられた第１相補ビット線対とを第１選択信号に対応して接続させる第１選択スイッチＭＯＳＦＥＴと、
上記センスアンプの入出力ノードと第２メモリマットに対応して設けられた第２相補ビット線対とを第２選択信号に対応して接続させる第２選択スイッチＭＯＳＦＥＴと、
上記センスアンプの入出力ノードと第３メモリマットに対応して設けられた第３相補ビット線対とを第３選択信号に対応して接続させる第３選択スイッチＭＯＳＦＥＴと、
上記センスアンプの入出力ノードと第４メモリマットと対応して設けられた第４相補ビット線対とを第４選択信号に対応して接続させる第４選択スイッチＭＯＳＦＥＴと、
上記第１ないし第４メモリマットのそれぞれの第１ないし第４相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなるダイナミック型メモリセルとを備え、
上記第１ないし第４メモリマットのうちのいずれか１つのメモリマットのワード線選択に対応して上記第１ないし第４選択信号のいずれか１つを選択レベルにして上記第１ないし第４選択スイッチＭＯＳＦＥＴのいずれかをオン状態にして上記センスアンプの一対の入出力ノードに上記第１ないし第４相補ビット線対のうちのいずれかを接続させて上記ダイナミック型メモリセルからの読み出し信号の増幅動作を行うメモリ回路を含むことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
上記第１メモリマットと第２メモリマットは上記センスアンプに隣接して両側に配置され、
上記第３メモリマットは上記第１メモリマットを挟んでその第１相補ビット線対のセンスアンプを基準にした遠端側に配置され、
上記第４メモリマットは上記第２メモリマットを挟んでその第２相補ビット線対のセンスアンプを基準にした遠端側に配置され、
上記センスアンプの入出力ノードと上記第３メモリマットの上記第３選択スイッチＭＯＳＦＥＴとの間は、上記第１メモリマットの第１相補ビット線対の上層に形成されたメタル配線層により接続され、
上記センスアンプの入出力ノードと上記第４メモリマットの上記第４選択スイッチＭＯＳＦＥＴとの間は、上記第２メモリマットの第２相補ビット線対の上層に形成されたメタル配線層により接続されてなることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２において、
上記第１相補ビット線対ないし第４相補ビット線対には、それぞれの相補ビット線対を短絡するＭＯＳＦＥＴと、上記それぞれの相補ビット線にプリチャージ電圧を供給するＭＯＳＦＥＴとからなるプリチャージ回路が設けられるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、メモリ回路を備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明のような相補ビット線のプリチャージに関連するものとして、（１）ゲートブーストプリチャージ、（２）　特開２０００−１００１７１公報、（３）　特開平１０−１７８１６１号公報の存在が報告された。（１）　はビット線プリチャージ高速化のため、プリチャージＭＯＳトランジスタのゲートをＶＰＰ（ワード線電圧）にブーストし、プリチャ−ジ動作の高速化を図るというものである。（２）　はビット線プリチャージ高速化のため、プリチャージ回路のショートＭＯＳトランジスタのみをシェアードＭＯＳトランジスタ外部に配置してプリチャージ動作の高速化を図る。（３）　はビット線プリチャージ高速化のため、プリチャージ回路のトランジスタの閾値電圧を低下させてプリチャージ動作の高速化を図るというものである。
【０００３】
【特許文献１】
特開２０００−１００１７１公報
【特許文献２】
特開平１０−１７８１６１号公報
【０００４】
【発明が解決しようとする課題】
上記（１）　の技術では、ショートＭＯＳトランジスタの起動信号であるワード線電圧（ＶＰＰ）ジェネレータの消費電力が増大する。例えばキャシュメモリ等に向けた高速の混載ＤＲＡＭではマット活性化率が汎用ＤＲＡＭの２０倍にもなるので、本願発明者等による試算によれば、プリチャージＭＯＳトランジスタのゲートをブーストする為のＶＰＰの消費電流が〜２Ａにもなる。上記（２）　の技術（特許文献１）では、「ショートＭＯＳトランジスタの制御信号をシェアードＭＯＳトランジスタ制御信号以下の電圧にさげて低消費電力化を図ることが記載れているが、ショートＭＯＳトランジスタに「薄膜トランジスタ」を用い、ビット線電圧レベルまで低下させるような配慮はない。また、ショートＭＯＳトランジスタ自体のレイアウト形状、レイアウト方法に関しては何らの記載もない。上記（３）　の技術（特許文献２）では、「プリチャージ用トランジスタの２次元形状等を異ならせて、闇値電圧を低下させるという記載はあるが、制御信号自体の電圧を低下させ低消費電力をおこなうという配慮はない。
【０００５】
この発明の目的は、簡単な構成で動作の高速化と低消費電力化を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。動作タイミング信号に対応して増幅動作を行うＣＭＯＳラッチ回路を含むセンスアンプの入出力ノードにプリチャージ期間にオン状態となり、プリチャージ電圧を供給する一対からなる第１プリチャージＭＯＳＦＥＴと、上記入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチＭＯＳＦＥＴとを設け、上記相補ビット線対の間にそれを短絡させる第２プリチャージＭＯＳＦＥＴを設け、上記相補ビット線対の一方と、それと交差するワード線との間にアドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなるダイナミック型メモリセルが設けられたメモリアレイを備え、上記選択ＭＯＳＦＥＴのゲート絶縁膜に比べて上記第２プリチャージＭＯＳＦＥＴのゲート絶縁膜の膜厚は薄く形成する。
【０００７】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。同図においては、代表として１本のワード線ＷＬ０、二対の相補ビット線ＢＬＬ０，ＢＬＬ１及びＢＬＲ０，ＢＬＲ１とこれらに関連したセンスアンプとプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
【０００８】
ダイナミック型メモリセル（Ｍｅｍｏｒｙ　Ｃｅｌｌ）　　は、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬ０に接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線ＢＬＬ１に接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ワード線ＷＬ０は、特に制限されないが、前記メインワード線とサブワード線からなる分割ワード線（又は階層ワード線）方式とされるときには、サブワード線に対応している。
【０００９】
上記ビット線ＢＬＬ０とＢＬＬ１は、同図に示すように平行に配置され、特に制限されないが、ビット線の容量バランス等をとるために必要なら適宜に交差させられる。かかる相補ビット線ＢＬＬ０とＢＬＬ１は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬ０−ＳＡ，ＢＬ１−ＳＡと接続される。センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、コモンソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、コモンソース線ＣＳＰに接続される。これらのコモンソース線ＣＳＰとＣＳＮは、他の同様なＣＭＯＳラッチ回路の上記同様なＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースに共通に接続される。
【００１０】
上記コモンソース線ＣＳＰには、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ２２が設けられて、そのゲートにセンスアンプの活性信号信号ＳＡＥＰが供給され、上記タイミング信号ＳＡＥＰのロウレベルに同期してオン状態にされ、電源電圧ＶＤＤを上記コモンソース線ＣＳＰに与える。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応したコモンソース線ＣＳＮにも、Ｎチャンネル型のパワースイッチＭＯＳＦＥＴＱ２１が設けられ、そのゲートに上記タイミング信号ＳＡＥＮが供給され、上記タイミング信号ＳＡＥＮのハイレベルに同期してオン状態にされて接地電位ＧＮＤを上記コモンソース線ＣＳＮに与える。
【００１１】
上記センスアンプの入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡには、相補ビット線ＢＬＬ０，ＢＬＬ１、ＢＬＲ０，ＢＬＲ１にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ１１とＱ１２からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１１とＱ１２のゲートは、共通にプリチャージ信号ＰＣＨが供給される。
【００１２】
この実施例では、ビット線ＢＬＬ０とＢＬＬ１との間にプリチャージ期間にオン状態となり、ビット線ＢＬＬ０のＢＬＬ１のハイレベル／ロウレベルを短絡して実質的なプリチャージ電圧に設定するスイッチＭＯＳＦＥＴＱ９が設けられる。なお、図示しないが、上記センスアンプのコモンソース線ＣＳＰとＣＳＮにも、これらコモンソース線ＣＳＰとＣＳＮとを短絡させるスイッチＭＯＳＦＥＴ及び上記ハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴからなるプリチャージ回路が設けられる。上記ビット線ＢＬＬ０のＢＬＬ１のハイレベル／ロウレベルを短絡して実質的なプリチャージ電圧に設定するスイッチＭＯＳＦＥＴＱ９のゲートには、プリチャージ信号ＳＨＴ０が供給される。
【００１３】
上記センスアンプの入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライト回路とが設けられる。上記ダイレクトセンス回路は、ＮチャネルＭＯＳＦＥＴＱ１３〜Ｑ１６により構成される。上記ライト回路は、ＮチャネルＭＯＳＦＥＴＱ１７〜Ｑ２０により構成される。
【００１４】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードＢＬ０−ＳＡとＢＬ１―ＳＡにゲートが接続された増幅ＭＯＳＦＥＴＱ１３、Ｑ１５と、上記増幅ＭＯＳＦＥＴＱ１３とＱ１５には、ゲートにカラム選択線ＹＳに接続されたＭＯＳＦＥＴＱ１４とＱ１６がそれぞれ直列に接続される。カラムスイッチとしてのＭＯＳＦＥＴＱ１４のドレインは、相補の読み出し用信号線ＲＩ／Ｏの一方に接続され、ＭＯＳＦＥＴＱ１６は、読み出し用信号線ＲＩ／Ｏの他方に接続される。増幅ＭＯＳＦＥＴＱ１３とＱ１５のソースは、動作タイミング信号線ＲＳに接続される。
【００１５】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡと相補の書き込み用信号線ＷＩ／Ｏには、ＭＯＳＦＥＴＱ１７、Ｑ１８と、ＭＯＳＦＥＴＱ１９とＱ２０がそれぞれ直列形態に接続される。カラムスイッチとしてのＭＯＳＦＥＴＱ１７とＱ１９のゲートは、上記カラム選択線ＹＳに接続される。ＭＯＳＦＥＴＱ１８とＱ２０のゲートには、動作タイミング信号線ＷＳに接続される。
【００１６】
この実施例のセンスアンプは、上記入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡに対して、左右に二対の相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、上記入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡに対してシェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して左側のビット線ＢＬＬ０とＢＬＬ１に接続され、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して右側のビット線ＢＬＲ０，ＢＬＲ１に接続される。
【００１７】
この実施例では、かかるシェアードスイッチＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＲ０とＳＨＲ１が印加され、かかる選択信号ＳＨＲ０とＳＨＲ１の選択レベルをワード線ＷＬ０等の選択レベルと同じく昇圧電圧ＶＰＰのようなハイレベルにする。このため、上記シェアードスイッチＭＯＳＦＥＴＱ１〜Ｑ４は、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴＱｍと同じ高いしきい値電圧を持つようにされる。
【００１８】
センスアンプの左側のメモリマットが選択されたときには、信号ＳＨＲ０によりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲ１がロウレベルにされて右側のメモリマットのビット線ＢＬＲ０，ＢＬＲ１の切り離しが行われる。右側のメモリマットが選択されたときには、信号ＳＨＲ１によりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＲ０がロウレベルにされて左側のメモリマットのビット線ＢＬＬ０，ＢＬＬ１の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＲ０とＳＨＲ１が共にハイレベルになっている。このプリチャージ期間では、信号ＰＣＨ及びＳＨＴ０，ＳＨＴ１もハイレベルにされ、両方のビット線ＢＬＬ０，ＢＬＬ１及びＢＬＲ０，ＢＬＲ１のプリチャージが行われる。
【００１９】
図２には、上記図１の実施例回路の動作の一例を説明するためのタイミング図が示されている。上記ロウ系の選択動作により非選択側のシェアード選択信号ＳＨＲ０又はＳＨＲ１が昇圧電圧ＶＰＰのようなハイレベルから回路の接地電位のようなロウレベルに変化する。例えば、左側のビット線ＢＬＬ０，ＢＬＬ１が選択されるときには、シェアード選択信号ＳＨＲ１がロウレベルとなり、ビット線ＢＬＲ１，ＢＬＲ１が切り離される。
【００２０】
ワード線ＷＬ０が回路の接地電位ＶＳＳのようなロウレベルから昇圧電圧ＶＰＰのようなハイレベルに立ち上がる。このワード線の立ち上がりにより、ビット線ＢＬＬ０とＢＬＬ１の一方には選択されたメモリセルの情報電荷に対応した微小電圧に変化させられる。タイミング信号ＳＡＥＰのロウレベルへの変化よりＰチャネルＭＯＳＦＥＴＱ２２がオン状態となり、タイミング信号ＳＡＥＮのハイレベルへの変化により、ＮチャネルＭＯＳＦＥＴＱ２１のオン状態となり、センスアンプが動作状態となって、ビット線ＢＬＬ１，ＢＬＬ０がハイレベル（ＶＤＤ）とロウレベル（ＧＮＤ）に向けて増幅される。
【００２１】
図示しない信号ＲＳにより増幅ＭＯＳＦＥＴが動作状態となり、ＹＳ選択信号によりカラムスイッチＭＯＳＦＥＴがオン状態となり、かかるダイレクトセンス回路を介して、上記センスアンプの入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡの信号が読み出し用信号線ＲＩ／Ｏに伝えられる。読み出し用信号線ＲＩ／Ｏの読み出し信号は、図示しないメインアンプＭＡ、出力回路を通して出力される。
【００２２】
図示しないが、書き込み動作においては、上記読み出し動作と同様にタイミング信号ＳＡＥＮ，ＳＡＥＰにより、センスアンプの増幅動作が開始される。カラム選択信号ＹＳのハイレベルと信号ＷＳのハイレベルにより、書き込み用信号線ＷＩ／Ｏを介して伝えられた書き込み信号が上記入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡに伝えられる。上記メモリセルの記憶情報を反転させるような書き込み信号が伝えられたなら、上記入出力ノードＢＬ０−ＳＡとＢＬ１−ＳＡのレベルが逆転させられて、センスアンプはそれを増幅して電源電圧ＶＤＤとＧＮＤのようなハイレベル／ロウレベルを形成し、ビット線ＢＬＬ０又はＢＬＬ１を通して選択されたメモリセルに伝えるものである。
【００２３】
図３には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。図３は、前記図１と同じ回路であり、次に説明する素子レイアウトを説明するため、各ＭＯＳＦＥＴには図１とは異なる回路記号▲１▼〜▲９▼、（１０）（１１）が付される。上記（１０）（１１）は、図面上では○付き数字で表している。ペアとなる各素子には▲２▼等のように同じ回路記号が付されている。例えば、図１のＭＯＳＦＥＴＱ９は▲１▼で示され、ＭＯＳＦＥＴＱ１とＱ２は▲２▼で示されている。図１のＭＯＳＦＥＴＱ１０は、▲１▼’のように表している。
【００２４】
図４と図５は、上記図３の各回路素子のレイアウト図が示されている。つまり、図４の上部に図５の下部が接合されて、図３の各素子が構成される。図４と図５には、ＭＯＳＦＥＴのソース，ドレインを構成する半導体層（Ｌ層）と、ＭＯＳＦＥＴのゲート電極を構成するＦＧ層とが示されている。また、ソース，ドレインのＬ層及びゲート電極には、コンタクト部が□によって示されている。
【００２５】
この実施例では、ビット線プリチャージ動作高速化を目的として、プリチャージ回路のショートＭＯＳＦＥＴＱ９、Ｑ１０を構成する▲１▼のＭＯＳＦＥＴをセンスアンプ部シェアードスイッチＭＯＳＦＥＴＱ１、Ｑ２及びＱ３、Ｑ４を構成する▲２▼及び▲２▼’の外部、つまりは相補ビット線ＢＬＬ０，ＢＬＬ１とＢＬＲ０，ＢＬＲ１に直接接続される位置に設けられる。このようにセンスアンプ部の外部に配置された短絡ＭＯＳＦＥＴＱ９、Ｑ１０を構成するＭＯＳＦＥＴ▲１▼及び▲１▼’は、後述するような２種ゲート酸化膜プロセスで形成されたＭＯＳＦＥＴのうち、薄膜ＭＯＳＦＥＴが使用される。同時に完成形状においてＦＧ層で形成されるゲート電極を直線ゲート型にすることで、位相シフトマスクによるレイアウトを可能とする。
【００２６】
図６と図７は、図４と図５の上部のＢＬ層が示されている。このＢＬ層は、メモリアレイ部ではビット線ＢＬＬ０，ＢＬＬ１を構成する。つまり、上記ゲート電極を挟んで上記▲１▼のＭＯＳＦＥＴを構成する一対のソース，ドレイン半導体層の一方に対して上側のビット線が接続され、他方に対して下側のビット線が接続される。これらの相補ビット線は、そのまま延びて▲２▼のＭＯＳＦＥＴを構成する一方のソース，ドレイン半導体層に接続される。そして、上記ビット線と同じ工程で形成される配線層により、センスアンプ部の上記入出力ノードＢＬ０−ＳＡ，ＢＬ１−ＳＡが形成される。
【００２７】
図８と図９は、図６と図７の上部のＭ１層が示されている。このＭ１層は、第１層目の金属配線層であり、例えばアルミニュウム等により形成される。このＭ１層は、上記ＢＬ層とは直交する方向、つまりはワード線や前記短絡ＭＯＳＦＥＴのゲート電極と平行に延長されるよう形成される。同図には、上記ＦＧ層及びＭ１層に対し、それぞれに伝えられる信号名が付されている。例えば、▲１▼と▲１▼’のＭＯＳＦＥＴのゲート電極を構成するＦＧ層には、信号ＳＨＴ０とＳＨＴ１が供給される。▲２▼と▲２▼’のＭＯＳＦＥＴのゲート電極を構成するＦＧ層には、信号ＳＨＲ０とＳＨＲ１、▲３▼のＭＯＳＦＥＴのゲート電極を構成するＦＧ層には、信号ＰＣＨが伝えられる。Ｍ１層で構成される図８に示された各配線層には、前記図３に示されたＶＢＬＲ、ＣＳＰ、ＧＮＤ、ＳＡＥＰ，ＳＡＥＮ、ＶＤＤ、ＣＳＮのような信号あるいは電圧が伝えられ、Ｍ１層で構成される図９に示された各配線層には、前記図３に示されたＲＳ、ＲＩ／Ｏ、ＹＳ、ＷＳ，ＷＩ／Ｏのような信号が伝えられる。
【００２８】
図１０には、センスアンプ部の一実施例の素子構成図が示されている。同図は、前記４に示した素子パターンとそれに対応した断面構造が示されている。前記▲１▼に対応したＭＯＳＦＥＴは、相補ビット線のショートＭＯＳトランジスタであり、ゲート絶縁膜が薄膜ゲート酸化膜により構成される。これに対して、▲２▼に対応したシェアードＭＯＳトランジスタは、図示しないメモリセルのアドレス選択ＭＯＳＦＥＴＱｍと同じくゲート絶縁膜が厚膜ゲート酸化膜により構成される。このようにセンスアンプ部では、上記シェアードＭＯＳトランジスタのみが厚膜ゲート酸化膜が用いられ、他のＭＯＳトランジスタは薄膜ゲート酸化膜が用いられる。
【００２９】
この実施例のように、ショートＭＯＳトランジスタのゲート電極を直線ゲート型にすることで、位相シフトマスクによるレイアウトを可能とする。この技術を使用することで、センスアンプを構成するラッチ形態のＭＯＳＦＥＴのように直線ゲートでないものに比べてゲート寸法Ｌｇを最小寸法に加工することができる。この実施例のように、ショートＭＯＳトランジスタを薄膜ゲート酸化膜とすることにより、起動信号（ゲート電圧）をワード線ＷＬ０等の選択レベルまでブーストする必要が無くなるため、プリチャージ回路起動信号用の昇圧電圧を形成するときに生じる消費電力を減らすことが可能となる。また、ショートＭＯＳトランジスタをシェアードＭＯＳトランジスタ外部に配置していることにより、高速でビット線ＢＬのプリチャ一ジを行うことが可能となる。
【００３０】
前記のように左ビット線ペア（または右ビット線ペア）に対しセンスアンプが動作する場合には、無関係な右ビット線ペア（または左ビット線ペア）をシェアードＭＯＳトランジスタ起動信号ＳＨＲ１（ＳＨＲ０）を立ち下げて回路的に切り離すことにより、対象のビット線ペアのみに対してセンスアンプ回路部が有効となる。つまり左右シェアードＭＯＳトランジスタ内にあるセンスアンプ回路部は、左右のビット線ペアどちらに対しても共通に使うことが可能であり省面積の面で有効である。
【００３１】
前記図２において、ワード線ＷＬ０が立ち上がることにより１／２のＶＤＤ（ビット線電圧の１／２）にプリチャージされたビット線ＢＬＬ０，ＢＬＬ１に微小な信号量が読み出される。センスアンプ起動信号ＳＡＥＮがハイレベルに、ＳＡＥＰがロウレベルに変化して、センスアンプが増幅動作を開始してビット線間の微小信号量差を　”Ｈ”　＝ＶＤＤと　”Ｌ”　＝ＧＮＤレベルに増幅する。メモリセル内への再書き込みが終了したのち、ワード線は立ち下がりメモリセルはビット線より切り離される。
【００３２】
次サイクル読み出し／書き込み動作にそなえて、　”Ｈ”　＝ＶＤＤ（ビット線電圧）、　”Ｌ”　＝ＧＮＤレベルに増幅されたビット線ＢＬＬ０とＢＬＬ１のペアはプリチャージ電圧１／２のＶＤＤにプリチャージを行わなくてはならない。この実施例では、ショートＭＯＳトランジスタをシェアードＭＯＳトランジスタ外部に配置しているため、シェアードＭＯＳトランジスタの分だけ負荷が少なく、高速でビット線のプリチャ―ジを行うことができる。混載ＤＲＡＭのように高速サイクルで動作するようなＤＲＡＭでは、読み出し／書き込みのサイクルが非常に短くすることが必要であるため、プリチャージ信号のオン／オフ動作が高速で行われる。
【００３３】
この実施例では、ショートＭＯＳトランジスタを２種ゲートプロセスのうちの薄膜ＭＯＳトランジスタを使用し、プリチャージ信号ＳＨＴ０，ＳＨＴ１及びＰＣＨをワード線の選択レベルＶＰＰよりも低下させて消費電力を抑える。図１２の特性図に示すように、厚膜トランジスタを用いゲート電圧に昇圧レベルであるワード線電圧を使用していた場合は、プリチヤージ動作時にショートＭＯＳトランジスタは飽和領域となっていた。これによりゲート電圧のレベルが変動した場合にも一定以上のソース，ドレイン電流Ｉｄｓをとることができた。しかし、現在では薄膜ＭＯＳトランジスタの特性向上とプロセスの制御が容易になっているため、図１１の特性図に示すように薄膜ＭＯＳトランジスタを非飽和領域で使用しても実使用上の問題はなく、動作時のソース，ドレイン電流Ｉｄｓも前記図１２のように昇圧電圧を用いて飽和領域で動作させた場合と同等の電流値となるように制御できる。
【００３４】
そして、更なる高速化のために、ショートＭＯＳトランジスタのＩｄｓを増加させることもできる。シェアードＭＯＳトランジスタ外部に配置したショートＭＯＳトランジスタは図４等に示すようなレイアウトが可能となる。ショートＭＯＳトランジスタのゲートを図４等に示すように直線ゲートとする。かかる直線ゲートは位相シフトマスクを用いることで、センスアンプ部、サブワード部を含む直接周辺回路内でもっとも細いＬｇ（チャネル長）でレイアウトすることができる。このような微細化されたＭＯＳトランジスタを用いることにより、上記Ｉｄｓを増加させることができ、プリチャージ動作の高速化を実現できる。
【００３５】
後述するような混載ＤＲＡＭの場合、ＤＲＡＭマクロ部周辺回路のトランジスタよりＬＯＧＩＣ部では高性能なトランジスタを使用しており、ＤＲＡＭ部のトランジスタよりもＬｇ小である。この高性能トランジスタをショートＭＯＳトランジスタに使用することが可能となり、プリチヤージ動作時のＩｄｓが増加されブリチャージが高速化される。
【００３６】
更にショートＭＯＳトランジスタのゲート電圧をビット線電圧以上にしてＩｄｓを増加させることも可能である。たたじ、ワード線の選択レベルＶＰＰよりも低い電圧を使用する。これはＭＯＳＦＥＴのゲート耐圧破壊を防止する上で必要なことである。このように２種ゲート酸化膜厚プロセスの内の薄膜トランジスタを使用し、Ｌｇ小の薄膜トランジスタの耐圧が許す範囲で外部印加電圧を変圧し、ビット線電圧以上ワード線電圧未満の電圧を使用することにより、ビット線のプリチャージ動作の高速化を行うことができる。
【００３７】
上記のように、シェアードＭＯＳトランジスタ内に配置されるプリチャ―ジ回路部のショートＭＯＳトランジスタをシェアードＭＯＳトランジスタ外部に配置し、プリチャージ動作時にはシェアードＭＯＳトランジスタのオン抵抗を見えなくしてプリチヤージ動作の高速化を図ることができる。ショートＭＯＳトランジスタは起動信号となるゲート電圧をワード線電圧ＶＰＰレベルからビット線電圧レベルＶＤＤレベルヘ低下させることにより消費電力の低減が可能となる。さらにショートＭＯＳトランジスタの起動時の電流Ｉｄｓを多くとりたいためショートＭＯＳトランジスタには２種ゲート酸化膜プロセスのうち、薄膜ＭＯＳトランジスタを使用し、形状も位相シフトマスクを使用してレイアウトすることでセンスアンプよりも更に細いＬｇとすることによりプリチャージ動作が高速化されるものである。
【００３８】
図１３には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の他の一実施例の要部回路図が示されている。この実施例のビット線は、階層化ビット線とされる。つまり、センスアンプ部ＳＡを中心にして、ビット線の延長方向に四対の相補ビット線が設けられる。センスアンプ回路ＳＡの両端には、前記のように二対の第１と第２の相補ビット線が配置される。この第１と第２の相補ビット線のセンスアンプ回路ＳＡ側から見た遠端側の両方に、更に第３と第４の相補ビット線が上記第１と第２の相補ビット線と同じ方向に延長される。このようにセンスアンプ回路ＳＡから離れた位置に設けられた第３と第４の相補ビット線は、同図に点線で示した上層の金属配線（Ｍ２配線）によりセンスアンプ回路の前記入出力ノードと接続される。
【００３９】
つまり、センスアンプ回路ＳＡの前記入出力ノードは、上記のように点線で示した上層の配線層により、前記第と第２の相補ビット線の上部をそれに沿って延長され、かかる第１と第２の相補ビット線の遠端部に隣接してシェアード選択ＭＯＳＦＥＴが設けられ、かかるＭＯＳＦＥＴを介して第３と第４の相補ビット線がそれぞれ設けられる。
【００４０】
センスアンプ回路ＳＡは、上記同じ方向に延長される二対の相補ビット線で構成されるメモリセルアレイの両側に交互に配置され、１つのセンスアンプ回路ＳＡに対して、２列分の相補ビット線が配置されて、メモリセルアレイにメモリセルが高密度に配置される。つまり、メモリセルアレイを中心にしてみると、その両側にセンスアンプ回路ＳＡが交互に設けられ、センスアンプＳＡに接続される合計四対の相補ビット線のうちの半分の二対がかかるメモリセルアレイに設けられる。上記メモリセルアレイのビット線方向の中間部には、前記センスアンプ回路ＳＡからみて遠い位置に配置される前記第３と第４の相補ビット線に対応したシェアード選択ＭＯＳＦＥＴ及びプリチャージ動作を行う短絡ＭＯＳＦＥＴが設けられる。
【００４１】
上記メモリセルアレイは、ビット線の延長方向に複数個設けられ、両端に設けられたメモリセルアレイを除いて、上記センスアンプ回路は、それを挟む両側に配置されるメモリセルアレイの二対ずつ合計四対の相補ビット線の読み出し信号の増幅に用いられる。図１３において、メモリマットＭＡＴ０は左端のメモリセルアレイであり、その左側に設けられたセンスアンプＳＡは、メモリマットＭＡＴ０に対応した二対の階層化されたビット線のみが設けられる。
【００４２】
このようなビット線の階層化は、後述する混載ＤＲＡＭのような高速、大容量アレイに採用される。このような混載ＤＲＡＭ製品ではビット線の負荷を低減するため、汎用ＤＲＡＭよりも１つのビット線に接続されるビット数、つまりはメモリセルの数（ビット線長）が少なくなっている。これにより、ビット線の寄生容量が小さくなり、メモリセルからの読み出し電荷に対応した読み出し信号電位差が大きくなることと、センスアンプの負荷が軽くなることとにより、高速な読み出し動作が可能になる。
【００４３】
センスアンプ回路ＳＡの遠端のサブマットをプリチャージするときに遅延を最小にするために、センスアンプ遠端サブマット上のビット線はセンスアンプ回路ＳＡと点線で示したようなメタル配線Ｍ２で接続されるため、センスアンプ近端部のサブマットに比較してメタル配線分Ｍ２の容量（及び抵抗）が増えることになる。これはビット線の読み出し信号の増幅時間とプリチャージ時間の増加を引き起こす。これを防ぐ為にビット線スイッチ部にショートＭＯＳトランジスタを配置する。プリチャージ時にはシェアードＭＯＳトランジスタのオン抵抗の影響を受けない回路構成にできプリチャージが高速化に維持することがきる。
【００４４】
図１４には、上記図１３に示したダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。同図には、メモリマットＭＡＴ０、ＭＡＴ１及びＭＡＴ２を順次にアクティブにする場合の例が示されている。マットセレクトアドレスＲＡＤ＜７＞〜＜１０＞の４ビットにより、合計で１６個のメモリマットが選択可能にされる。このうち、前記図１３に示された３個のメモリマットは、ＲＡＤ＜９＞、＜１０＞はロウレベルで、ＲＡＤ＜７＞、＜８＞が共にロウレベルのときにメモリマットＭＡＴ０が、ＲＡＤ＜７＞がハイレベルで、ＲＡＤ＜８＞、＜９＞、＜１０＞がロウレベルのときにメモリマットＭＡＴ１が、ＲＡＤ＜７＞と＜８＞がハイレベルで、ＲＡＤ＜９＞、＜１０＞が共にロウレベルのときにハイレベルのときにメモリマットＭＡＴ２がアクティブ（選択状態）とされる。
【００４５】
上記メモリマットＭＡＴ０がアクティブにされるときには、その両側のセンスアンプＳＡが活性化される。このセンスアンプＳＡの活性化のために、ＳＡイネーブル信号は、上記メモリマットＭＡＴ０の両側に配置されるセンスアンプを活性化させる信号ＳＡＥＴ＜０＞、ＳＡＥＢ＜０＞及びＳＡＥＴ＜１＞、ＳＡＥＢ＜１＞が発生させられる。ここで、ＳＡＥＴは、ＮチャネルＭＯＳＦＥＴをオン状態にさせる前記ＳＡＥＮに対応しており、ＳＡＥＢはＰチャネルＭＯＳＦＥＴをオン状態にさせる前記ＳＡＥＰに対応している。
【００４６】
ＳＡシェアードスイッチ選択信号は、上記メモリマットＭＡＴ０の相補ビット線が上記センスアンプＳＡの入出力ノードと接続されるよう信号ＳＨＲＬＢ０、ＳＨＲＲＢ０がハイレベルのままとなり、他のＳＡシェアードスイッチ選択信号はロウレベルの非選択レベルとなり、それに対応した相補ビット線がセンスアンプＳＡから切り離される。
【００４７】
このような相補ビット線とセンスアンプＳＡとの接続関係に対応し、上記メモリマットＭＡＴ０の両側のセンスアンプ部に設けられたプリチャージＭＯＳＦＥＴの信号ＢＬＥＱＣＴ０，ＢＬＥＱＣＴ１と、上記メモリマットＭＡＴ０に配置された相補ビット線を短絡させるプリチャージＭＯＳＦＥＴの信号ＢＬＥＱＬＴ０，ＢＬＥＱＲＴ０がロウレベルにされる。非選択のメモリマットＭＡＴ１，ＭＡＴ２に配置された相補ビット線を短絡させるプリチャージＭＯＳＦＥＴの信号ＢＬＥＱＬＴ１，ＢＬＥＱＲＴ１、ＢＬＥＱＬＴ２，ＢＬＥＱＲＴ２はハイレベルのままとされる。ここで、信号ＢＬＥＱＣＴは、前記信号ＰＣＨに対応し、信号ＢＬＥＱは前記信号ＳＨに対応している。
【００４８】
図示しない、ロウ系選択タイミングの終了信号により、ワード線が非選択レベルにされて、相補ビット線からメモリセルが切り離され、ＳＡイネーブル信号がリセットされてセンスアンプが非動作状態となり、ＳＡシェアード信号がハイレベルに復帰し、ＢＬプリチャージ（イコライズ）信号が発生されて、上記センスアンプＳＡの増幅動作によってハイレベル／ロウレベルにされた相補ビット線が、上記短絡ＭＯＳＦＥＴのオン状態により高速にハーフプリチャージ電圧に設定される。センスアンプ部に設けられたプリチャージＭＯＳＦＥＴは、主としてリーク電流によって上記短絡動作によって形成されたプリチャージ電圧が減少させられるのを補う動作を行う。
【００４９】
以下、メモリマットＭＡＴ１、ＭＡＴ２がアクティブになると、それに対応して相補ビット線とセンスアンプＳＡとの接続関係が上記ＳＡシェアード信号及びＢＬプリチャージ信号が決められ、上記アクティブになるメモリマットに対応したセンスアンプがＳＡイネーブル信号により活性化される。
【００５０】
図１５には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の更に他の一実施例の要部回路図が示されている。この実施例では、シェアードＭＯＳトランジスタ外部にもＰＭＯＳセンスアンプを配置するものである。この構成により、センスアンプ増幅時にもシェアードＭＯＳトランジスタオン抵抗の影響をうけなくなる。このようにメモリセルアレイ部の相補ビット線にショートＭＯＳトランジスタ及びＰＭＯＳセンスアンプを直接接続することにより、メモリセル周辺の高速動作を律速するプリチャージ時間と、増幅　”Ｈ”　信号の増幅時間の両方から、シェアードＭＯＳトランジスタのオン抵抗の影響をなくすることができるので、いっそうの高速化を図ることができる。
【００５１】
図１６には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例のＬＳＩは、いわゆる混載ＤＲＡＭであり、ＤＲＡＭマクロ（ｍａｃｒｏ）　とそれを制御する周辺回路から構成される。上記ＤＲＡＭマクロは、ＤＲＡＭコア（ｃｏｒｅ）と、そのタイミング制御を行うタイミングコントロール（Ｔｉｍｉｎｇ　Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）　回路、ライトレジスタ（Ｗｒｉｔｅ　Ｒｅｇｉｓｔｅｒ）、リードレジスタ（Ｒｅａｄ　Ｒｅｇｉｓｔｅｒ）　、及びマルチプレクサＭＵＸから構成される。
【００５２】
この実施例のＬＳＩは、特に制限されないが、キャシュメモリとして用いられる。ＬＳＩの外部インターフェイスは、プロセッサに対応したインターフェイスブロック（Ｉ／Ｆ　Ｂｌｏｃｋ）、メモリに対応したインターフェイスブロック（Ｉ／Ｆ　Ｂｌｏｃｋ）とを有する。かかる２つのインターフェイスブロックに対応して、ライトバッファ（Ｗｒｉｔｅ　Ｂｕｆｆｅｒ）及びリードバッファ（Ｒｅａｄ　Ｂｕｆｆｅｒ）及びマルチプレクサＭＵＸが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型ＲＡＭから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。
【００５３】
図１７には、図１６のＤＲＡＭマクロの一実施例のブロック図が示されている。この実施例では、ＤＲＡＭメモリアレイからメインアンプ（Ｍａｉｎ　Ａｍｐ）　を通して２８８ビットの単位で読み出し、それを７２ビットの単位でレジスタに記憶させ、マルチプレクサＭＵＸにより１つのレジスタを選択し、リードバッファに出力させる。ライトデータは、７２ビットの単位で入力され、それに対応してレジスタに保持される。ライトアンプは、２８８ビットの単位で読み出しデータが保持され、上記レジスタに保持された７２ビット単位のデータが選択的に置き換えられる。書き込み動作のときには、２８８ビット単位で一斉に書き込まれるが、上記レジスタにより７２ビットの単位でのデータの書き換えが可能にされる。
【００５４】
階層ワード線方式のメモリセルアレイのワード線の選択のために、ワード線選択回路は、メインワード線選択回路（Ｍａｉｎ　Ｗｏｒｄ　Ｄｒｖ）、サブワード線選択回路（Ｓｕｂ　Ｗｏｒｄ　Ｄｒｖ）　回路が設けられる。メモリセルアレイに対して前記のようなセンスアンプ（Ｓｅｎｓｅ　Ａｍｐ）とカラム選択回路（Ｙ−Ｓｗｉｔｃｈ）　が設けられる。これらの選択回路の動作のために、アドレス信号（ＲＡＳ　Ａｄｄｒｅｓｓ、ＣＡＳ　Ａｄｄｒｅｓｓ）や動作タイミング信号を供給する各回路（ＲＡＳ　Ｇｅｎ、ＣＡＳ　Ｇｅｎ　）　等が設けられる。
【００５５】
以上説明したように、プリチャージ回路（ショートＭＯＳトランジスタ）をシェアードＭＯＳトランジスタ外部に配置し、プリチャージ時間の高速化を図ることができ、上記ショ一トＭＯＳトランジスタ回路を２種ゲート酸化膜の薄膜トランジスタにしてレイアウト上では直線ゲートの回路とすることにより、位相シフトマスク使用可能なため、他のゲート（センスアンプ）よりも細いゲート加工寸法を実現することができる。
【００５６】
そして、上記ショートＭＯＳトランジスタ回路の起動信号（ゲート電圧）はビット線電圧レベルまたはビット線電圧レベル以上ワード線電圧レベル未満で耐圧の許す範囲とすることが可能になり、プリチャージ動作時にＩｄｓ大となってゲートブーストの必要なしにプリチャージ速度を向上させることができ、かつ昇圧回路起因の消費電力を低減できる。特に、図１６に示したような半導体集積回路装置に混載されるＤＲＡＭでは、マット活性化率が汎用ＤＲＡＭの２０倍にもなるので、上記プリチャージ動作時にゲートブーストの必要なしにプリチャージ速度を向上させることは極めて有益なものとなる。
【００５７】
図１８には、上記図１７のＤＲＡＭマクロセル（メモリバンク）の一実施例のブロック図が示されている。各メモリバンクは、Ｘ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【００５８】
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。セルアレイは、ワード線方向及びビット線方向のそれぞれに複数個が設けられる。特に制限されないが、セルアレイは、セルアレイの左右（ワード線延長方向）に設けられた１２８本のサブワードドライバ（ＤＶ）により全体で２５６本のサブワード線の選択が行われる。上記２５６本のサブワード線と２５６対のビット線の交差部にダイナミック型メモリセルが配置され、上下（ビット線延長方向）に設けられた１２８個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードＤＶも隣接するメモリアレイのサブワード線の選択に共用される。
【００５９】
特に制限されないが、上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような２５６本の冗長ワード線、２５６対の冗長ビット線を備えることとなる。このようなＸ，Ｙ冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【００６０】
Ｘアドレスバッファに取り込まれたＸアドレスは、一方でＸプリデコーダ回路によりデコードされ、それと並行して上記ＸアドレスがＸ系ＦＵＳＥ（ヒューズ）に記憶された不良アドレスとアドレス比較回路で比較される。Ｘプリデコーダの出力信号は、正規用マットのＸデコーダと冗長マット用のＸデコーダに供給される。Ｙアドレスバッファに取り込まれたＹアドレスは、Ｙ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較され、前記Ｘ系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したＸデコーダ回路及びＹデコーダ回路の動作が行われる。
【００６１】
図１９には、図１８のセルアレイの一実施例のブロック図が示されている。同図は、ワード線の配置図が示されている。上記メインワードドライバＭＷＤは、それに対応した１つのメモリバンクを構成するメモリセルアレイを貫通するように延長されるメインワード線の選択信号を形成する。セルアレイは、センスアンプＳＡ、サブワードドライバＳＷＤに囲まれて形成される。１つのセルアレイ（サブアレイ）は、特に制限されないが、サブワード線が２５６本とされ、それと直交する相補ビット線対は、２５６本対とされる。
【００６２】
１つのメインワード線に対して８本のワード線（サブワード線）が８本割り当てられる。上記のようにセルアレイには、２５６本のワード線が設けられるから、２５６÷８＝３２本のようなメインワード線ＭＷＬが設けられる。メインワードドライバには、ＡＸ３０〜ＡＸ３７からなる８ビットのプリデコード信号と、ＡＸ６０〜ＡＸ６３からなる４ビットのプリデコード信号が供給され、その組み合わせにより上記３２本のメインワード線の中の１本がメインワードドライバＭＷＤによって選択される。上記１つのメインワード線に対して８本ずつ割り当てられたワード線の中の１本を選択するワード線選択信号ＦＸ０〜ＦＸ７が設けられる。上記ワード線選択信号ＦＸ０〜ＦＸ７を形成するために３ビットのＸアドレス信号又はそのデコード信号が用いられる。
【００６３】
サブワードドライバＳＷＤは、上記メインワード線の選択信号と、ワード線選択信号とを受けて１本のワード線（サブワード線）を選択する。上記のようにセルアレイには２５６本のワード線が設けられ、それに対応した２５６個のサブワードドライバは、１２８個ずつ両側に分散して配置される。上記ワード線選択信号もＦＸ０〜３と、ＦＸ４〜７のように２つに分けられて入力される。１つのメインワード線に対応して設けられる８個のサブワードドライバは、０〜３の４個が一方に配置されて、上記選択信号ＦＸ０〜３が供給され、残りの４〜７の４個は他方に配置されて、上記選択信号ＦＸ４〜７が供給される。
【００６４】
この実施例においては、セルアレイに設けられるワード線がセルアレイの中央部で切断さているように示されている。このことは、電気的にワード線がセルアレイの中央部で切断されていることを示すものではない。後述するように高速化と高集積化のために、メモリセルが接続されるワード線（ＦＧ層）が中央部で切断されていることを強調するために、簡略化して示したものにすぎない。
【００６５】
図２０には、図１８のセルアレイの一実施例のブロック図が示されている。同図は、ビット線対の配置図が示されている。ビット線対は、２５６対からなるが、その半分の１２８対に対応してセンスアンプＳＡがセルアレイの両側に分散して配置される。また、６４Ｉ／Ｏがビット線方向に延長される。太い線で示された１つのＩ／Ｏは、４対の信号線からなり、４対のビット線の信号を伝達する。カラム選択信号ＹＳ０〜１５は、４つのＩ／Ｏ線を選択する。つまり、一方のセンスアンプＳＡから２つのＩ／Ｏ線を選択し、他方のセンスアンプＳＡから２つのＩ／Ｏ線を選択する。１つのＩ／Ｏ線が４対の信号線からなるので、全体で１６ビットの信号の入出力が可能となる。信号ＣＡＹ（０）〜（１５）は、上記カラム選択信号ＹＳ０〜１５を形成するデコード信号である。
【００６６】
同図では、図面が複雑になるので、省略されているが、高速化と高集積化の実現のために、ビット線ＢＬもセルアレイの中間部で分断されている。ワード線と異なるのは、シェアードスイッチ（又はＢＬスイッチ）を設けることにより、電気的にも分断できるようにされている。
【００６７】
図２１には、図１９のセルアレイの一実施例の回路図が示されている。メインワード線ＭＷＬ０と１には、前記のように８個ずつの合計１６個のサブワードドライバが設けられるが、同図にはＦＸ０，１及びＦＸ４，５にそれぞれ対応した４個ずつ合計８個のサブワードドライバが例示的に示されている。このうち、メインワード線ＭＷＬ０と１及びＦＸ０に対応した２つのサブワードドライバを例にして説明すると、ＭＯＳＦＥＴＱ３０〜Ｑ３４から構成される。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
【００６８】
ＰチャネルＭＯＳＦＥＴＱ３０とＮチャネルＭＯＳＦＥＴＱ３１は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３０とＱ３１のゲートは、メインワード線ＭＷＬ０に接続される。同様に、ＰチャネルＭＯＳＦＥＴＱ３２とＮチャネルＭＯＳＦＥＴＱ３３は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３２とＱ３３のゲートには、メインワード線ＭＷＬ１に接続される。上記２つのサブワードドライバのＰチャネルＭＯＳＦＥＴＱ３０とＱ３２のドレイン、つまりはＣＭＯＳインバータ回路の動作電圧端子には、ワード線選択信号ＦＸＴ０が共通に供給される。
【００６９】
上記２つのサブワードドライバの出力端子の間には、ＮチャネルＭＯＳＦＥＴＱ３４が設けられ、そのゲートにはワード線選択信号ＦＸＢ０が供給される。以下、同様にメインワード線ＭＷＬ０と１を共通にして、ワード線選択信号ＦＸＴ１、ＦＸ４，ＦＸ５のそれぞれに対して、上記同様なサブワードドライバが３組（合計６個）設けられる。ワード線選択信号ＦＸ２，３及びＦＸ６，７に対応した残り８個のサブワードドライバは省略されている。
【００７０】
ＭＯＳＦＥＴＱ３０とＱ３１で構成されたサブワードドライバの出力端子は、ＦＧ層からなる第１サブワード線ＳＷＬ１の一端に接続される。この上記第１サブワード線ＳＷＬ１の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには２５６対のビット線ＢＬが設けられるものであるが、上記第１サブワード線ＳＷＬ１は、そのうちの半分の１２８対のビット線と交差するように配置される。したがって、上記第１サブワード線ＳＷＬ１には１２８個のメモリセルが接続されることになる。
【００７１】
上記サブワードドライバの出力端子は、上記第１サブワード線ＳＷＬ１に並行に延長されＭ１配線の一端に接続される。このＭ１配線の他端は、上記第１サブワード線ＳＷＬ１の延長方向に延長される第２サブワード線ＳＷＬ２の一端に接続される。この第２サブワード線ＳＷＬ２は、前記第１サブワード線ＳＷＬ１と同様にＦＧ層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の１２８対のビット線と交差するように配置される。したがって、上記第２サブワード線ＳＷＬ２にも１２８個のメモリセルが接続されることになる。
【００７２】
上記第１サブワード線ＳＷＬ１と第２サブワード線ＳＷＬ２とは、Ｍ１配線を介して相互に接続されているので、１つのサブワードドライバにより、２５６個のメモリセルを選択状態にすることができる。しかしながら、Ｍ１配線はＦＧ層からなるサブワード線ＳＷＬ１に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線ＳＷＬ１の遠端部のメモリセルと、サブワード線ＳＷＬ２の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。
【００７３】
言い換えるならばＦＧ層からなるサブワード線に２５６個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように１２８個のメモリセルが接続された２つのサブワード線ＳＷＬ１とＳＷＬ２に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。
【００７４】
サブワード線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にメモリセルの選択時間を速くできる。しかしながら、セルアレイの分割数が増加し、ワード線方向においてはサブワードドライバが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＦＧ層からなるサブワード線をセルアレイの中間部で切断し、サブワードドライバから遠い方に配置されるサブワード線ＳＷＬ２に対しては、サブワードドライバに近く配置されるサブワード線ＳＷＬ１と並行に配置される低抵抗のＭ１配線により上記サブワードドライバの選択信号を伝えるようにすることにより、等価的には前記のようにサブワード線に接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【００７５】
サブワード線ＳＷＬ１とＳＷＬ２の選択動作は、次の通りである。メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がハイレベルの選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となり、上記ワード線選択信号ＦＸＴ０のハイレベルをサブワード線ＳＷＬ１、ＳＷＬ２に伝える。非選択のメインワード線ＭＷＬ１に対応したサブワードドライバでは、ＮチャネルＭＯＳＦＥＴＱ３３がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、ＦＸＢ０のロウレベルによりＭＯＳＦＥＴＱ３４はオフ状態になっている。上記ワード線選択信号ＦＸＴ０がハイレベルの選択状態であり、メインワード線ＭＷＬ０が非選択のハイレベルで、メインワード線ＭＷＬ１が選択のロウレベルのときは、上記隣接するサブワード線が選択される。
【００７６】
メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がロウレベルの非選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となるが、上記ワード線選択信号ＦＸＴ０にはＰチャネルＭＯＳＦＥＴＱ３０のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、ＦＸＢ０のハイレベルによりＭＯＳＦＥＴＱ３４がオン状態となっており、上記非選択のメインワード線ＭＷＬ１に対応したサブワードドライバのＮチャネルＭＯＳＦＥＴＱ３３のオン状態で形成されたロウレベルが、上記サブワード線ＳＷＬ１とＳＷＬ２に伝えられる。このときには、ワード線選択信号ＦＸ１（ＦＸＴ１，ＦＸＢ１）ないしＦＸ７（ＦＸＴ７，ＦＸＢ７）のいずれかで他のサブワード線が選択状態にされる。
【００７７】
図２２には、図２０のセルアレイの一実施例の回路図が示されている。同図においては、代表として２つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、メモリセルアレイが２つのメモリマットＭＡＴ０，ＭＡＴ１に分割される。メモリマットＭＡＴ０に例示的に示されているように、ダイナミック型メモリセル（Ｍｅｍｏｒｙ　Ｃｅｌｌ）　　は、アドレス選択用ＭＯＳＦＥＴＱｍと記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、前記のようなサブワード線ＳＷＬ０に接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線対のうちのビット線ＢＬＢ０に接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
【００７８】
上記のようにメモリセルアレイが２つのメモリマットＭＡＴ０とＭＡＴ１に分割され、それぞれにビット線ＢＬＢ０とＢＬＴ０とＢＬＢ１，ＢＬＴ１が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットＭＡＴ０の相補ビット線ＢＬＢ０とＢＬＴ０は、シェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。センスアンプに遠く配置されたメモリマットＭＡＴ１の相補ビット線ＢＬＢ１とＢＬＴ１に設けられたシェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ３とＱ４は、上記相補ビット線ＢＬＢ０とＢＬＴ０と並行に延長されるＭ２配線を介してセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。つまり、メモリセルアレイにおいて、ビット線方向の中央部に設けられた上記ＢＬスイッチ部により２つのメモリマットＭＡＴ０とＭＡＴ１に分割される。
【００７９】
センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラ
ッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ１が設けられて接地電位が与えられる。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ２が設けられて動作電圧が与えられる。
【００８０】
上記センスアンプ活性化ＭＯＳＦＥＴＱ２のゲートにはセンスアンプ活性化信号ＳＡＥＰが供給されて、上記信号ＳＡＥＰのロウレベルに同期してオン状態にされ、動作電圧を上記ＰチャネルＭＯＳＦＥＴＱ７，Ｑ８のソースに与える。上記センスアンプ活性化ＭＯＳＦＥＴＱ１のゲートにはセンスアンプ活性化信号ＳＡＥＮが供給され、上記信号ＳＡＥＮのハイレベルに同期してオン状態にされ、回路の接地電位をＮチャネルＭＯＳＦＥＴＱ５，Ｑ６のソースに与える。
【００８１】
上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ１を設けて接地電位を供給し、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ２を設けられて動作電圧が与えるようにしてもよい。
【００８２】
上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ―ＳＡは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、ＮチャネルＭＯＳＦＥＴＱ１３〜Ｑ１６により構成される。上記ライトアンプ回路は、ＮチャネルＭＯＳＦＥＴＱ１７〜Ｑ２０により構成される。
【００８３】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ―ＳＡにゲートが接続された増幅ＭＯＳＦＥＴＱ１４、Ｑ１６と、ゲートにカラム選択線ＹＳＴ０＜０＞に接続されたＭＯＳＦＥＴＱ１３とＱ１４がそれぞれ直列に接続される。増幅ＭＯＳＦＥＴＱ１４のドレインは、相補の読み出し用信号線ＲＩＯＢ１に接続され、増幅ＭＯＳＦＥＴＱ１６のドレインは、読み出し用信号線ＲＩＯＴ１に接続される。ＭＯＳＦＥＴＱ１３とＱ１５のソースには回路の接地電位が供給される。
【００８４】
上記ライトアンプ回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ―ＳＡと相補の書き込み用信号線ＷＩＯＢ１とＷＩＯＴ１との間に設けられた、ＭＯＳＦＥＴＱ１７、Ｑ１８及びＭＯＳＦＥＴＱ１９とＱ２０の直列回路により構成される。カラムスイッチとしてのＭＯＳＦＥＴＱ１８とＱ２０のゲートは、上記カラム選択線ＹＳＴ０に接続される。ＭＯＳＦＥＴＱ１７とＱ１９のゲートには、動作タイミング信号線ＷＳＴ０＜０＞に接続される。
【００８５】
この実施例のセンスアンプは、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対して、左右のメモリセルアレイのそれぞれ二対ずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のメモリセルアレイにおいて、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対してシェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して近い方のビット線ＢＬＢ０とＢＬＴ０に接続され、上記Ｍ２配線及びシェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して遠い方のビット線ＢＬＢ１，ＢＬＴ１に接続される。
【００８６】
この実施例では、かかるシェアードスイッチＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１が印加され、かかる選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１の選択レベルをサブワード線ＳＷＬ等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なメモリセルアレイが設けられる。また、メモリセルアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線ＢＬＢ０，ＢＬＴ０及びＢＬＢ１，ＢＬＴ１に隣接するビット線は、メモリマットＭＡＴ１に隣接する図示しないセンスアンプと接続される。
【００８７】
上記一方の相補ビット線ＢＬＢ０，ＢＬＴ０には、ハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ１２とＱ１３と、ＢＬＢ０，ＢＬＴ０を短絡するＭＯＳＦＥＴＱ１１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１１〜Ｑ１３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。上記他方の相補ビット線ＢＬＢ１，ＢＬＴ１にも、ハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ２２とＱ２３と、ＢＬＢ１，ＢＬＴ１を短絡するＭＯＳＦＥＴＱ２１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ２１〜Ｑ２３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。
【００８８】
この実施例においては、前記図１４のタイミング図に示したようにメモリセルアレイのＭＡＴ０が選択されたときには、信号ＳＨＲＬＢ０によりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲＬＢ１がロウレベルにされてメモリマットＭＡＴ１のビット線ＢＬＢ１，ＢＬＴ１の切り離しが行われ、図示しない他方のメモリセルアレイのビット線も同様に切り離されてもよいが、後述する図２４及び図２５を用いて説明するように低消費電力化のために、メモリセルアレイのＭＡＴ０が選択されたときには、信号ＳＨＲＬＢ０を回路の接地電位のようなロウレベルから上記昇圧電圧に対応した選択レベルに立ち上げてＭＯＳＦＥＴＱ１とＱ２がオン状態にする構成としてもよい。
【００８９】
同様に、前記前記図１４のタイミング図に示したように上記メモリマットＭＡＴ１が選択されたときには、信号ＳＨＲＬＢ１によりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＲＬＢ０がロウレベルにされてメモリマットＭＡＴ０のビット線ＢＬＢ０，ＢＬＴ１の切り離してもよいが、後述するようにメモリセルアレイのＭＡＴ１が選択されたときには、信号ＳＨＲＬＢ１を回路の接地電位のようなロウレベルから上記昇圧電圧に対応した選択レベルに立ち上げてＭＯＳＦＥＴＱ３とＱ４がオン状態にする構成としてもよい。
【００９０】
図１４のようなシェードスイッチの選択方式では、メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＲＬＢ０、ＳＨＲＬＢ１及び他方のメモリセルアレイに対応した信号も共にハイレベルになっている。後述するようなシェードスイッチの選択方式では、上記信号ＳＨＲＬＢ０、ＳＨＲＬＢ１及び他方のメモリセルアレイに対応した信号も共にロウレベルになっており、それぞれのビット線は、それぞれに設けられたプリチャージ回路において前記信号ＢＬＥＱＬＴによりプリチャージが行われる。
【００９１】
この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたメモリセルアレイにおいて、ビット線ＢＬＢ０，ＢＬＴ０又はＢＬＢ１，ＢＬＴ１のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を１２８個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタＣｓとの容量比を小さくできる。言い換えるならば、記憶キャパシタＣｓの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。
【００９２】
ビット線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＢＬ層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のＭ２配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【００９３】
図２３には、この発明に係るメモリセルアレイの一実施例のレイアウト図が示されている。メモリセルアレイは、ビット線方向の両側にセンスアンプＳＡが設けられ、ワード線方向の両側にはサブワードドライバＳＷＤが設けられる。このようにセンスアンプＳＡとサブワードドライバＳＷＤに囲まれてメモリセルアレイが構成される。メモリセルアレイは、ビット線方向の中間部で前記図２２のようにメモリマットＭＡＴ０とＭＡＴ１に分割するプリチャージ回路及びシェアードスイッチ回路ＰＣＨ／ＳＨＲ領域（Ｂ）が設けられ、ワード線方向の中間部に図２１のようなＷＬシャント領域（Ａ）が設けられる。
【００９４】
上記ビット線は、太い線で示したのが前記Ｍ２配線であり、その延長先に設けられるビット線と接続される。上記Ｍ２配線の下層にも分割された半分のビット線が設けられる。ワード線（サブワード線）も、太い線で示したのがＭ１配線であり、その延長先に設けられたサブワード線と接続される。このＭ１配線の下層にも分割された半分の長さのサブワード線が設けられる。このような構成により、１つのメモリセルアレイ（メモリマット）が実施的に上記プリチャージ回路及びシェアードスイッチ回路ＰＣＨ／ＳＨＲ領域（Ｂ）とＷＬシャント領域（Ａ）とにより４分割されて、上記動作の高速化が可能とされる。
【００９５】
図２４には、図２３のメモリセルアレイの他の一実施例の回路図が示されている。同図においては、１つのセンスアンプとそれに関連した４対の相補ビット線対及びプリチャージ回路とＢＬスイッチが代表として例示的に示されている。この実施例では、センスアンプＳＡを中心にして、その両側にメモリマットＭＡＴ１とＭＡＴ３が配置される。メモリマットＭＡＴ０は上記メモリマットＭＡＴ１を挟むようにセンスアンプＳＡを基準にしたメモリマットＭＡＴ１の相補ビット線対の遠端側に配置される。メモリマットＭＡＴ３は上記メモリマットＭＡＴ２を挟むようにセンスアンプＳＡを基準にしたメモリマットＭＡＴ２の相補ビット線対の遠端側に配置される。
【００９６】
センスアンプＳＡの一対の入出力ノードには、短絡ＭＯＳＦＥＴＱ３１とプリチャージ電圧ＶＢＬＲを供給するプリチャージＭＯＳＦＥＴＱ３２、Ｑ３３からなるＢＬプリチャージ回路が設けられる。上記ＭＯＳＦＥＴＱ３１〜Ｑ３３のゲートには、プリチャージ信号ＢＬＥＱが供給される。
【００９７】
センスアンプＳＡの一対の入出力ノードは、それと同図で上側に隣接するメモリマットＭＡＴ２の相補ビット線ＢＬ，／ＢＬに選択信号ＳＨＲ２によりスイッチ制御される選択スイッチＭＯＳＦＥＴＱ１とＱ２を介して接続される。このメモリマットＭＡＴ２のビット線ＢＬと／ＢＬには、短絡ＭＯＳＦＥＴＱ１１とプリチャージ電圧ＶＢＬＲを供給するプリチャージＭＯＳＦＥＴＱ１２、Ｑ１３からなるＢＬプリチャージ回路が設けられる。上記ＭＯＳＦＥＴＱ１１〜Ｑ１３のゲートには、プリチャージ信号ＢＬＥＱ２が供給される。
【００９８】
センスアンプＳＡの一対の入出力ノードは、それと上側に隣接するメモリマットＭＡＴ２のビット線遠端側に設けられるメモリマットＭＡＴ３の相補ビット線ＢＬ，／ＢＬに選択信号ＳＨＲ３によりスイッチ制御される選択スイッチＭＯＳＦＥＴＱ３とＱ４を介して接続される。上記入出力ノードと選択スイッチＭＯＳＦＥＴＱ３とＱ４との間は、前記同様にメタル配線Ｍ２により接続される。このメモリマットＭＡＴ３のビット線ＢＬと／ＢＬには、短絡ＭＯＳＦＥＴＱ２１とプリチャージ電圧ＶＢＬＲを供給するプリチャージＭＯＳＦＥＴＱ２２、Ｑ２３からなるＢＬプリチャージ回路が設けられる。上記ＭＯＳＦＥＴＱ２１〜Ｑ２３のゲートには、プリチャージ信号ＢＬＥＱ３が供給される。
【００９９】
上記センスアンプＳＡの一対の入出力ノードは、それと同図で下側に隣接するメモリマットＭＡＴ１の相補ビット線ＢＬ，／ＢＬに選択信号ＳＨＲ１によりスイッチ制御される選択スイッチＭＯＳＦＥＴＱ５１とＱ５２を介して接続される。上記センスアンプＳＡの一対の入出力ノードは、それと下側に隣接するメモリマットＭＡＴ１のビット線遠端側に設けられるメモリマットＭＡＴ０の相補ビット線ＢＬ，／ＢＬに選択信号ＳＨＲ０によりスイッチ制御される選択スイッチＭＯＳＦＥＴＱ５３とＱ５４を介して接続される。上記入出力ノードと選択スイッチＭＯＳＦＥＴＱ５３とＱ５４との間は、前記同様にメタル配線Ｍ２により接続される。上記それぞれのメモリマットＭＡＴ１，ＭＡＴ０の相補ビット線ＢＬ，／ＢＬには、前記同様なプリチャージ回路が設けられる。
【０１００】
図２５には、図２４のメモリセルアレイのシェアード選択動作の一例を説明するためのタイミング図が示されている。この実施例では、上記メモリマットＭＡＴ０〜ＭＡＴ３に対応した選択スイッチＭＯＳＦＥＴは、スタイバイ時には選択信号ＳＨＲ０〜ＳＨＲ３がロウレベルにされることに応じてオフ状態にされる。このとき、図示しないが、プリチャージ信号ＢＬＥＱ、ＢＬＥＱ０〜ＢＬＥＱ３がハイレベルにされており、センスアンプＳＡの入出力ノード、各メモリマットＭＡＴ０〜ＭＡＴ３の相補ビット線ＢＬ，／ＢＬはプリチャージ電圧ＶＢＬＲにプリチャージされている。
【０１０１】
例えば、メモリセルアレイ０（メモリマットＭＡＴ０）がアクティブになると、言い換えるならば、前記Ｘ系アドレス信号によりメモリマットＭＡＴ０のワード線が選択されるとき、その前に上記プリチャージ信号ＢＬＥＱ、ＢＬＥＱ０がロウレベルなり、センスアンプＳＡの入出力ノード、メモリマットＭＡＴ０のビット線はフローティング状態にされる。上記メモリマットＭＡＴ０のワード線の選択動作に対応して選択信号ＳＨＲ０がロウレベルからハイレベルに変化する。これにより、上記選択スイッチＭＯＳＦＥＴＱ５３とＱ５４がオン状態にされて、センスアンプＳＡの入出力ノードは、上記メモリマットＭＡＴ０の相補ビット線ＢＬ，／ＢＬに接続される。これにより、センスアンプＳＡは、上記メモリマットＭＡＴ０の相補ビット線ＢＬ，／ＢＬにメモリセルから読み出された微小電圧を増幅し、メモリセルの記憶キャパシタにもとの電荷状態に戻すという再書き込み（リフレシッシュ）を行う。
【０１０２】
上記メモリセルアレイ０のアクティブ動作の終了により、再びスタンバイ状態になり、プリチャージ信号ＢＬＥＱ、ＢＬＥＱ０〜ＢＬＥＱ３がアクティブとなり、前記センスアンプＳＡの入出力ノード、各メモリマットＭＡＴ０〜ＭＡＴ３の相補ビット線ＢＬ，／ＢＬはプリチャージ電圧ＶＢＬＲにプリチャージされている。
【０１０３】
次に、メモリセルアレイ１（メモリマットＭＡＴ１）がアクティブになることに対応して上記プリチャージ信号ＢＬＥＱ、ＢＬＥＱ１がロウレベルなり、センスアンプＳＡの入出力ノード、メモリマットＭＡＴ１のビット線はフローティング状態にされ、上記メモリマットＭＡＴ１のワード線の選択動作に対応して選択信号ＳＨＲ１がロウレベルからハイレベルに変化する。これにより、上記選択スイッチＭＯＳＦＥＴＱ５１とＱ５２がオン状態にされて、センスアンプＳＡの入出力ノードは、上記メモリマットＭＡＴ１の相補ビット線ＢＬ，／ＢＬに接続される。これにより、センスアンプＳＡは、上記メモリマットＭＡＴ１の相補ビット線ＢＬ，／ＢＬにメモリセルから読み出された微小電圧を増幅し、メモリセルの記憶キャパシタにもとの電荷状態に戻すという再書き込み（リフレシッシュ）を行う。
【０１０４】
以下、同様に順次にメモリセルアレイ２（メモリマットＭＡＴ２）及びメモリセルアレイ３（メモリマットＭＡＴ３）が順次にアクティブにされることに対応して、選択信号ＳＨＲ２、選択信号ＳＨＲ３が順次にロウレベルからハイレベルに変化し、上記選択スイッチＭＯＳＦＥＴＱ１とＱ２、Ｑ３とＱ４がそれぞれオン状態にされて、センスアンプＳＡの入出力ノードは、上記メモリマットＭＡＴ２、ＭＡＴ３の相補ビット線ＢＬ，／ＢＬにそれぞれ接続される。これにより、センスアンプＳＡは、上記メモリマットＭＡＴ２、ＭＡＴ３の相補ビット線ＢＬ，／ＢＬにメモリセルから読み出された微小電圧をそれぞれ増幅し、メモリセルの記憶キャパシタにもとの電荷状態に戻すという再書き込み（リフレシッシュ）を行う。
【０１０５】
このように、１つのセンスアンプＳＡに対して４対の相補ビット線を割り当てたとき、選択されたメモリマットの相補ビット線に対応した１つの選択信号ＳＨＲをハイレベルにするので、上記選択信号を変化させる際に生じる消費電流を低減させることができる。つまり、前記図１４のようにスタイバイ時に選択信号ＳＨＲをハイレベルにしておいて、アクティブになると選択スイッチを残して残り３つをロウレベルの非選択レベルにする場合に比べて、変化する信号の数を１／３に低減させることができる。
【０１０６】
上記のようなシェアード選択スイッチＭＯＳＦＥＴのゲートに供給される選択信号の選択レベルは、前記ワード線の選択レベルと同等の昇圧電圧であり、例えばビット線ＢＬ，ＢＬのハイレベル／ロウレベルが１．８Ｖのような低電圧でも３．６Ｖのような高い電圧とされる。このような高電圧を変化させるときには、それに応じて消費電流も大きくなるので、上記のように３つの選択信号を変化させる場合と、１の選択信号しか変化させない場合とでは、本願発明者による試算によれば、上記昇圧電圧を形成する電源回路からみたときの消費電流を約２０％も低減させることができる。
【０１０７】
このような負荷電流を低減させることができる場合には、昇圧回路の電流供給能力もそれに応じて２０％削減することが可能となる。昇圧回路は、公知のようにチャージポンプ回路を用いて、上記のような昇圧電圧を形成するので、電圧変換効率が悪く、それ自体でも多くの電流を消費するので、上記のように負荷電流が２０％も低減させることに加えて、昇圧回路自体での消費電流も低減させることができるので全体として削減できる消費電流は大きくなる。また、使用するキャパシタの面積も小さくできるので、チップ面積も小さくできる。
【０１０８】
この実施例のように選択マットに対応した１つのシェアード選択信号をハイレベルにする構成は、ワード線の立ち上がりタイミングマージンの制約を無くすことができ、高速化も可能となる。つまり、スタンバイ時に全てのシェアード選択信号を選択状態にしておいて、１つを残して３つのシェアード選択信号を非選択に切り換える場合には、かかる非選択メモリマットに対応したシェアード選択スイッチがオフ状態にされてからワード線を立ち上げることが必要であるが、この実施例では、かかるタイミングマージンを不要にできる。
【０１０９】
図２４では、１つのセンスアンプＳＡに着目して４つの相補ビット線（４つのメモリマット）を示しているが、前記図２２、図２３等から明らかなように、１つのメモリマットには、その両側に配置されるセンスアンプＳＡに接続される相補ビット線が交互に配置される。つまり、図２４のセンスアンプＳＡの上側のメモリマットＭＡＴ２，ＭＡＴ３の相補ビット線ＢＬ，／ＢＬには、メモリマットＭＡＴ３の上側に隣接する図示しないセンスアンプＳＡから下側に延びる相補ビット線が隣接するように配置される。また、図２４のセンスアンプＳＡの下側のメモリマットＭＡＴ０，ＭＡＴ１の相補ビット線ＢＬ，／ＢＬには、メモリマットＭＡＴ０の下側に隣接する図示しないセンスアンプＳＡから上側に延びる相補ビット線が隣接するように配置される。
【０１１０】
例えば、メモリマットＭＡＴ０のワード線が選択されるときには、同図に示したセンスアンプＳＡと、上記メモリマットＭＡＴ０の下側に隣接する図示しないセンスアンプＳＡとが活性化され、それぞれに対応した選択スイッチＭＯＳＦＥＴをオン状態にさせることが必要である。そのため、図１４に示したように、あるメモリマットがアクティブであるときには、２つのシェアードスイッチ選択信号がハイレベルに維持されるのである。したがって、図１４の実施例では、８つのシェアード選択信号のうちのメモリマットＭＡＴ０〜２に対応した６つが示されているので、上記２つの残した６つのシェアード選択信号のうちの４つの信号がロウレベルにされる。この実施例でも、実際には８つのシェアード選択信号のうち、アクティブにされるメモリマットに対応した２つのシェアード選択信号が選択レベルにされる。この場合でも、変化する信号の数を１／３に低減させることができる。
【０１１１】
図２６には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の他の一実施例の要部回路図が示されている。図２６は、前記図２４と同じ回路であり、次に説明する素子レイアウトを説明するため、各ＭＯＳＦＥＴには前記図３の実施例と同様に○付き数字で表している。前記図３と実施例と異なる部分は、▲１▼と▲３▼及び▲１▼’’と▲３▼’’でそれぞれ示したプリチャージＭＯＳ　Ｔｒ（トランジスタ）＋ショートＭＯＳ　Ｔｒの部分である。
【０１１２】
図２７と図２８は、上記図２６の各回路素子のレイアウト図が示されている。つまり、図２７の上部に図２８の下部が接合されて、図２６の各素子が構成される。図２７と図２８には、ＭＯＳＦＥＴのソース，ドレインを構成する半導体層（Ｌ層）と、ＭＯＳＦＥＴのゲート電極を構成するＦＧ層とが示されている。また、ソース，ドレインのＬ層及びゲート電極には、コンタクト部が□によって示されている。
【０１１３】
図２７と図２８において、前記図２６の「プリチャージＭＯＳ　Ｔｒ＋ショートＭＯＳ　Ｔｒ」の部分が前記図４及び図５の「プリチャージＭＯＳ　Ｔｒ」の部分と異なっている。この実施例のように「プリチャージＭＯＳ　Ｔｒ＋ショートＭＯＳ　Ｔｒ」の構成となるときには、この様にゲートをＴ字型にレイアウトすることによって、省面積でのレイアウトが可能となる。上記「プリチャージＭＯＳ　Ｔｒ＋ショートＭＯＳ　Ｔｒ」から構成される部分について、位相シフトマクスが適用される。これにより、「ショートＭＯＳ　Ｔｒ」のＬｇ（チャネル長）を細かくレイアウトすることが可能となり、プリチャージ動作の高速化を実現できる。
【０１１４】
図２９と図３０は、図２７と図２８の上部のＢＬ層が示されている。このＢＬ層については、前記図６、図７に示した実施例との変更点はない。図３１と図３２は、図２９と図３０の上部のＭ１層が示されている。このＭ１層については、前記図８と図９に示した実施例との変更点はない。
【０１１５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記図１等の実施例において、書き込み用信号線ＷＩ／Ｏと読み出し用信号線ＲＩ／Ｏと共通にした共通ＩＯ線とするものであってもよい。この発明は、前記のようなＤＲＡＭを混載した各種半導体集積回路装置に広く利用できる。
【０１１６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。動作タイミング信号に対応して増幅動作を行うＣＭＯＳラッチ回路を含むセンスアンプの入出力ノードにプリチャージ期間にオン状態となり、プリチャージ電圧を供給する一対からなる第１プリチャージＭＯＳＦＥＴと、上記入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチＭＯＳＦＥＴとを設け、上記相補ビット線対の間にそれを短絡させる第２プリチャージＭＯＳＦＥＴを設け、上記相補ビット線対の一方と、それと交差するワード線との間にアドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなるダイナミック型メモリセルが設けられたメモリアレイを備え、上記選択ＭＯＳＦＥＴのゲート絶縁膜に比べて上記第２プリチャージＭＯＳＦＥＴのゲート絶縁膜の膜厚は薄く形成する。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図２】図１の実施例回路の動作の一例を説明するためのタイミング図である。
【図３】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図４】図３の各回路素子のＬ層とＦＧ層の一部レイアウト図である。
【図５】図３の各回路素子のＬ層とＦＧ層の残りのレイアウト図である。
【図６】図４の上部のＢＬ層のレイアウト図である。
【図７】図５の上部のＢＬ層のレイアウト図である。
【図８】図６の上部のＭ１層のレイアウト図である。
【図９】図７の上部のＭ１層のレイアウト図である。
【図１０】図３のセンスアンプ部の一実施例を示す素子構成図である。
【図１１】この発明に用いられるプリチャージＭＯＳＦＥＴの特性図である。
【図１２】この発明を説明するためのプリチャージＭＯＳＦＥＴの特性図である。
【図１３】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の他の一実施例を示す要部回路図である。
【図１４】図１３に示したダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図１５】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の更に他の一実施例を示す要部回路図である。
【図１６】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図１７】図１６のＤＲＡＭマクロの一実施例を示すブロック図である。
【図１８】図１７のＤＲＡＭマクロセルの一実施例を示すブロック図である。
【図１９】図１８のセルアレイの一実施例を示すブロック図である。
【図２０】図１８のセルアレイの一実施例を示すブロック図である。
【図２１】図１９のセルアレイの一実施例を示す回路図である。
【図２２】図２０のセルアレイの一実施例を示す回路図である。
【図２３】この発明に係るメモリセルアレイの一実施例を示すレイアウト図である。
【図２４】図２３のメモリセルアレイの他の一実施例を示す回路図である。
【図２５】図２４のメモリセルアレイのシェアード選択動作の一例を説明するためのタイミング図である。
【図２６】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の他の一実施例を示す要部回路図である。
【図２７】図２６の各回路素子のＬ層とＦＧ層の一部レイアウト図である。
【図２８】図２６の各回路素子のＬ層とＦＧ層の残りのレイアウト図である。
【図２９】図２７の上部のＢＬ層のレイアウト図である。
【図３０】図２８の上部のＢＬ層のレイアウト図である。
【図３１】図２９の上部のＭ１層のレイアウト図である。
【図３２】図３０の上部のＭ１層のレイアウト図である。
【符号の説明】
Ｑ１〜Ｑ５４…ＭＯＳＦＥＴ、ＢＬＬ０，ＢＬＬ１、ＢＬＲ０，ＢＬＲ１、…相補ビット線、ＢＬ０−ＳＡ，ＢＬ１−ＳＡ…センスアンプ入出力ノード、ＷＬ０…ワード線、ＳＷＬ…サブワード線、ＹＳ…カラム選択線、ＲＩ／Ｏ…読み出し用信号線、ＷＩ／Ｏ…書き込み用信号線、▲１▼〜▲９▼、（１０）（１１）…ＭＯＳＦＥＴ、ＭＡＴ０〜ＭＡＴ４…メモリマット、ＬＳＩ…半導体集積回路装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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