(57)【要約】【課題】信号ラインのインピーダンス整合、設計段階における容量演算の正確性の向上、波形品質の向上、ＥＭＩ対策を行うことが可能な半導体装置及び半導体装置の配線方法、マイクロコンピュータ、電子機器を提供すること。【解決手段】３層以上の配線層を有する半導体装置２である。第１の配線層１２に配線された所与の信号ライン１０と、前記第１の配線層１２の上方向に位置する第２の配線層３２において、前記所与の信号ライン１０に対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第１のグランドライン３０と、前記第１の配線層１２の下方向に位置する第３の配線層２２において、所与の信号ライン１０に対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第２のグランドライン２０とを含む。【選択図】        図１
2004281457.tif 000002
【特許請求の範囲】
【請求項１】
３層以上の配線層を有する半導体装置であって、
第１の配線層に配線された所与の信号ラインと、
前記第１の配線層の上方向に位置する第２の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第１のグランドラインと、
前記第１の配線層の下方向に位置する第３の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第２のグランドラインと、を含むことを特徴とする半導体装置。
【請求項２】
２層以上の配線層を有する半導体装置であって、
第１の配線層に配置された所与の信号ラインと、
前記第１の配線層とは異なる第２の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続されたグランドラインと、を含むことを特徴とする半導体装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記第１の配線層と前記第２の配線層又は第３の配線層との間には、少なくとも１つ以上の配線層を有していることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記グランドラインの線幅は、前記所与の信号ラインの線幅より大きいことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記所与の信号ラインは、内部モジュールとＰＡＤを接続する信号ラインであることを特徴とする半導体装置。
【請求項６】
半導体装置の配線方法であって、
第１の配線層に所与の信号ラインを配線する行程と、
前記第１の配線層の上方向に位置する第２の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続された第１のグランドラインを配線する行程と、
前記第１の配線層の下方向に位置する第３の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続された第２のグランドラインを配線する行程と、を含むことを特徴とする半導体装置の配線方法。
【請求項７】
半導体装置の配線方法であって、
第１の配線層に所与の信号ラインを配線する行程と、
前記第１の配線層とは異なる配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続されたグランドラインを配線する行程と、を含むことを特徴とする半導体装置の配線方法。
【請求項８】
請求項６乃至７のいずれかにおいて、
前記第１の配線層と前記第２の配線層又は第３の配線層との間には、少なくとも１つ以上の配線層を有していることを特徴とする半導体装置の配線方法。
【請求項９】
請求項６乃至８のいずれかにおいて、
前記グランドラインの線幅は、前記所与の信号ラインの線幅より大きくとることを特徴とする半導体装置の配線方法。
【請求項１０】
請求項６乃至９のいずれかにおいて、
前記所与の信号ラインは、内部モジュールとＰＡＤを接続する信号ラインであることを特徴とする半導体装置の配線方法。
【請求項１１】
請求項１乃至３のいずれかに記載の半導体装置を用いて形成されていることを特徴とするマイクロコンピュータ。
【請求項１２】
請求項１１に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその配線方法に関する。
【０００２】
【背景技術】
従来半導体内部の信号ラインの容量やインピーダンスは集中定数で考えていた。
【０００３】
【特許文献１】
特開平５−３２６８４３号
【０００４】
【発明が解決しようとする課題】
しかし集中定数で演算すると、信号ラインの容量やインピーダンスを大まかにしか確定することが出来なかった。
【０００５】
このためインピーダンス整合をとることが困難で、例えば最終段の出力バッファからＰＡＤまではインピーダンス整合等を考えていないため波形品質が悪化する可能性があった。
【０００６】
また現物の半導体装置において容量やインピーダンスを測定した結果が集中定数で計算した結果と開きがある場合もおおく、設計変更を余儀なくされる場合もあった。
【０００７】
特に高周波を要求される信号ラインを含む半導体装置では、信号ラインの容量が所定の値以下に抑えることが必須の動作条件であるため、設計段階から正確な容量を確定することが望ましい。しかし集中定数により計算では正確な容量を確定することが困難であるという問題点があった。
【０００８】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、信号ラインのインピーダンス整合、設計段階における容量演算の正確性の向上、波形品質の向上、ＥＭＩ対策を行うことが可能な半導体装置及び半導体装置の配線方法、マイクロコンピュータ、電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
（１）本発明は、３層以上の配線層を有する半導体装置であって、
第１の配線層に配線された所与の信号ラインと、
前記第１の配線層の上方向に位置する第２の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第１のグランドラインと、
前記第１の配線層の下方向に位置する第３の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第２のグランドラインと、を含むことを特徴とする。
【００１０】
ここにおいて半導体装置とはＩＣチップでもよいし、液晶（液晶基板）でもよい。
【００１１】
このように所与の信号ラインの上下をグランドラインで覆うことにより、クロストークやＥＭＩを防止することが出来る。
【００１２】
また信号ラインを間にしてその上下をグランドラインで挟む構成にするとプリント配線版（基板）におけるストリップラインの式を適用して、特性インピーダンスや静電容量を求めることが出来る。
【００１３】
（２）本発明は、２層以上の配線層を有する半導体装置であって、
第１の配線層に配置された所与の信号ラインと、
前記第１の配線層とは異なる第２の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続されたグランドラインと、を含むことを特徴とする。
【００１４】
ここにおいて半導体装置とはＩＣチップでもよいし、液晶（液晶基板）でもよい。
【００１５】
このように所与の信号ラインの上又は下のいずれか一方をグランドラインで覆うことにより、クロストークやＥＭＩを防止することが出来る。
【００１６】
また所与の信号ラインの上又は下のいずれか一方にグランドラインを設ける構成にするとプリント配線版（基板）におけるマイクロストリップラインの式を適用して、特性インピーダンスや静電容量を求めることが出来る。
【００１７】
（３）本発明の半導体装置は、
前記第１の配線層と前記第２の配線層又は第３の配線層との間には、少なくとも１つ以上の配線層を有していることを特徴とする。
【００１８】
第１のグランドラインと第２のグランドラインの距離が大きくなるほど容量が小さくなる、従って例えば高周波の信号ラインのように容量が小さくすることが必要あな場合には、第１のグランドラインと第２のグランドラインの距離が大きくなるように、第１の配線層と前記第２の配線層又は第３の配線層との間の距離が大きくなるように構成してもよい。
【００１９】
（４）本発明の半導体装置は、
前記グランドラインの線幅は、前記所与の信号ラインの線幅より大きいことを特徴とする。
【００２０】
（５）本発明の半導体装置は、
前記所与の信号ラインは、内部モジュールとＰＡＤを接続する信号ラインであることを特徴とする。
【００２１】
このようにすると、内部モジュール（例えば最終段の出力バッファ等）からＰＡＤまでのインピーダンスを正確に特定することができるため、インピーダンスの不整合による波形品質の悪化を防止することが出来る。
【００２２】
（６）本発明は、半導体装置の配線方法であって、
第１の配線層に所与の信号ラインを配線する行程と、
前記第１の配線層の上方向に位置する第２の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続された第１のグランドラインを配線する行程と、
前記第１の配線層の下方向に位置する第３の配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続された第２のグランドラインを配線する行程と、を含むことを特徴とする。
【００２３】
（７）本発明は、半導体装置の配線方法であって、
第１の配線層に所与の信号ラインを配線する行程と、
前記第１の配線層とは異なる配線層において、第１の配線層に設けられた所与の信号ラインに対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続されたグランドラインを配線する行程と、を含むことを特徴とする。
【００２４】
（８）本発明の半導体装置の配線方法は、
前記第１の配線層と前記第２の配線層又は第３の配線層との間には、少なくとも１つ以上の配線層を有していることを特徴とする。
【００２５】
（９）本発明の半導体装置の配線方法は、
前記グランドラインの線幅は、前記所与の信号ラインの線幅より大きくとることを特徴とする。
【００２６】
（１０）本発明の半導体装置の配線方法は、
前記所与の信号ラインは、内部モジュールとＰＡＤを接続する信号ラインであることを特徴とする。
【００２７】
（１１）本発明のマイクロコンピュータは、上記のいずれかに記載の半導体装置を用いて形成されていることを特徴とする。
【００２８】
（１２）本発明の電子機器は、
上記に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００２９】
【発明の実施の形態】
１．半導体装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３０】
図１は、第１の実施の形態例の半導体装置（ＩＣチップ）の断面図である。
【００３１】
第１の実施形態の半導体装置（ＩＣチップ）２は３層以上の配線層（１２，２２，３２）を有する。１２，３２，２２はそれぞれ第１の配線層、第２の配線層、第３の配線層であり、斜線部分は例えばＳｉＯ２等で構成された絶縁層である。
【００３２】
第１の実施形態の半導体装置（ＩＣチップ）２は、第１の配線層１２に配線された所与の信号ライン１０を含む。所与の信号ライン１０は、例えばアルミで構成されていても良いし、銅やチタン等で構成されていても良い。
【００３３】
また第１の実施形態の半導体装置（ＩＣチップ）２は、前記第１の配線層１２の上方向に位置する第２の配線層３２において、第１の配線層１２に設けられた所与の信号ライン１０に対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第１のグランドライン３０を含む。
【００３４】
また第１の実施形態の半導体装置（ＩＣチップ）２は、前記第１の配線層１２の下方向に位置する第３の配線層２２において、第１の配線層１２に設けられた所与の信号ライン１０に対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続された第２のグランドライン２０を含む。
【００３５】
上記半導体装置２は、第１の配線層１２に所与の信号ライン１０を配線する行程と、前記第１の配線層１２の上方向に位置する第２の配線層３２において、第１の配線層１２に設けられた所与の信号ライン１０に対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続された第１のグランドライン３０を配線する行程と、前記第１の配線層１２の下方向に位置する第３の配線層２２において、第１の配線層１２に設けられた所与の信号ライン１０に対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続された第２のグランドライン２０を配線する行程によって配線を行うことが出来る。
【００３６】
このように所与の信号ライン１０の上下をグランドライン３０，２０で覆うことにより、クロストークやＥＭＩを防止することが出来る。
【００３７】
また図１のように信号ラインを間にしてその上下をグランドラインで挟む構成にするとプリント配線版（基板）におけるストリップラインの式を適用して、特性インピーダンスや静電容量を求めることが出来る。
【００３８】
図２は、ストリップラインの静電容量Ｃ及び特性インピーダンスＺ０について説明するための図である。
【００３９】
導体幅（ライン幅）Ｗ、絶縁層の厚さをｈ、導体（ライン）の厚さをｔ、絶縁層の誘電率をＥｒとしたときのストリップラインの静電容量Ｃは下記の式で表すことが出来る。
【００４０】
【数１】
2004281457.tif 000003
また導体幅（ライン幅）Ｗ、誘電層の厚さをｈ、導体（ライン）の厚さをｔ、誘電層の誘電率をＥｒとしたときのストリップラインの特性インピーダンスＺ０は下記の式で表すことが出来る。
【００４１】
【数２】
2004281457.tif 000004
上記ストリップラインの静電容量Ｃと特性インピーダンスＺ０の式を図１の半導体装置に適用して、信号ライン及びそれを挟むグランドラインの静電容量Ｃ及び特性インピーダンスＺ０を求めることが出来る。
【００４２】
図１において信号ライン１０のライン幅をＷ、信号ラインの厚さをｔ、第１のグランドライン３０と第２のグランドライン２０間の距離をｈとおくとよい。
【００４３】
本発明によれば半導体内部の信号ラインについてもストリップラインの式を適用して、特性インピーダンスや静電容量を求めることが出来る。従って、設計段階においてより正確に信号ラインの容量や特性インピーダンスを計算することが可能である。このため容量制限がある高周波の信号ラインの配線やインピーダンス整合を考えた配線が必要な半導体装置を設計する場合にきわめて有効である。
【００４４】
図３は、第２の実施形態の半導体装置（ＩＣチップ）の断面図である。
【００４５】
第２の実施形態の半導体装置（ＩＣチップ）１０２は２層以上の配線層（１１２，１２２）を有する。１１２，１２２はそれぞれ第１の配線層、第２の配線層であり、斜線部分は例えばＳｉＯ２等で構成された絶縁層である。
【００４６】
第２の実施形態の半導体装置（ＩＣチップ）１０２は、第１の配線層１１２に配線された所与の信号ライン１１０を含む。所与の信号ライン１１０は、例えばアルミで構成されていても良いし、銅やチタン等で構成されていても良い。
【００４７】
また第２の実施形態の半導体装置（ＩＣチップ）１０２は、前記第１の配線層１１２都は異なる第２の配線層１２２において、第１の配線層１１２に設けられた所与の信号ライン１１０に対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続されたグランドライン１２０を含む。
【００４８】
図３は、グランドライン１２０を所与の信号ライン１１０の下方に設ける場合を例にとり説明したが、図４に示すように、グランドライン１３０を所与の信号ライン１１０の上方に設けるようにしてもよい。
【００４９】
上記半導体集積装置１０２は、第１の配線層１１２に所与の信号ライン１１０を配線する行程と、前記第１の配線層１１２とは異なる配線層１２２において、第１の配線層１１２に設けられた所与の信号ライン１１０に対して平行で、かつ所与の信号ラインと垂直方向に重複する位置に、グランドに接続されたグランドライン１２０を配線する行程によって配線を行うことが出来る。
【００５０】
このように所与の信号ライン１１０の上又は下のいずれか一方をグランドライン１３０，１２０で覆うことにより、クロストークやＥＭＩを防止することが出来る。
【００５１】
また図３又は図４のように所与の信号ラインの上又は下のいずれか一方にグランドラインを設ける構成にするとプリント配線版（基板）におけるマイクロストリップラインの式を適用して、特性インピーダンスや静電容量を求めることが出来る。
【００５２】
図５は、マイクロストリップラインの静電容量Ｃ及び特性インピーダンスＺ０について説明するための図である。
【００５３】
導体幅（ライン幅）Ｗ、絶縁層の厚さをｈ、絶縁層の誘電率をＥｒとしたときのマイクロストリップラインの静電容量Ｃは下記の式で表すことが出来る。
【００５４】
【数３】
2004281457.tif 000005
また導体幅（ライン幅）Ｗ、誘電層の厚さをｈ、導体（ライン）の厚さをｔ、誘電層の誘電率をＥｒとしたときのマイクロストリップラインの特性インピーダンスＺ０は下記の式で表すことが出来る。
【００５５】
【数４】
2004281457.tif 000006
上記マイクロストリップラインの静電容量Ｃと特性インピーダンスＺ０の式を図３又は図４の半導体装置に適用して、信号ライン及びそれを挟むグランドラインの静電容量Ｃ及び特性インピーダンスＺ０を求めることが出来る。
【００５６】
図３又は図４において、信号ライン１１０のライン幅をＷ、信号ライン１１０の厚さをｔ、信号ライン１１０とグランドライン１２０、１３０間の距離をｈとおくとよい。
【００５７】
本発明によれば半導体内部の信号ラインについてもマイクロストリップラインの式を適用して、特性インピーダンスや静電容量を求めることが出来る。このため容量制限がある高周波の信号ラインの配線やインピーダンス整合を考えた配線が必要な半導体装置を設計する場合にきわめて有効である。
【００５８】
図６は、第３の実施形態の半導体装置（ＩＣチップ）の断面図である。
【００５９】
第３の実施形態の半導体装置（ＩＣチップ）２０２は３層以上の配線層（２１２，２２２，２３２）を有する。２１２，２２２，２３２はそれぞれ第１の配線層、第２の配線層、第３の配線層であり、斜線部分は例えばＳｉＯ２等で構成された絶縁層である。
【００６０】
第３の実施形態の半導体装置（ＩＣチップ）２０２は、第１の配線層２１２に配線された所与の一対の信号ライン２１０、２１２を含む。所与の一対の信号ライン２１０、２１２は、例えば差動信号用の信号ラインであり、例えばアルミで構成されていての良いし、銅やチタン等で構成されていても良い。
【００６１】
また第３の実施形態の半導体装置（ＩＣチップ）２０２は、前記第１の配線層２１２都は異なる第２の配線層２２２において、第１の配線層２１２に設けられた所与の一対の信号ライン２１０、２１２に対して平行で、かつ所与の信号ラインと垂直方向に重複するように配線され、グランドに接続されたグランドライン２２０を含む。
【００６２】
図７は、マイクロストリップラインの差動インピーダンスＺ０について説明するための図である。
【００６３】
また導体幅（ライン幅）Ｗ、誘電層の厚さをｈ、導体（ライン）の厚さをｔ、誘電層の誘電率をＥｒとしたときのマイクロストリップラインの差動インピーダンスＺｄは下記の式で表すことが出来る。
【００６４】
【数５】
2004281457.tif 000007
なおここにおいてＺ０は例えば下記の式で表すことが出来る。
【００６５】
【数６】
2004281457.tif 000008
上記差動信号ラインのマイクロストリップラインの差動インピーダンスＺｄの式を図６の半導体装置に適用して、一対の信号ライン及びそれを挟むグランドラインの差動インピーダンスＺｄを求めることが出来る。
【００６６】
図６において、一対の信号ライン２１０、２１２のライン幅をＷ、一対の信号ライン２１０、２１２の厚さをｔ、一対の信号ライン２１０、２１２とグランドライン２２０間の距離をｈとおくとよい。
【００６７】
本発明によれば半導体内部の一対の信号ラインについてもマイクロストリップラインの式を適用して、差動インピーダンスを求めることが出来る。
【００６８】
図８は、第４の実施形態の半導体装置（ＩＣチップ）の断面図である。
【００６９】
第４の実施形態の半導体装置３０２は、第１の配線層３１２と前記第２の配線層３３２又は第３の配線層３２２との間には、少なくとも１つ以上の配線層３６２、３７２を有するように構成してもよい。
【００７０】
なお第１の配線層３１２と前記第２の配線層３３２又は第３の配線層３２２との間の配線層３６２、３７２の、第１のグランドライン３３０と第２のグランドライン３２０に挟まれた部分には、信号ラインを配線しないようにすることが好ましい。
【００７１】
第１のグランドライン３３０と第２のグランドラインの距離ｈが大きくなるほど容量が小さくなる、従って例えば高周波の信号ラインのように容量が小さくすることが必要あな場合には、第１のグランドライン３３０と第２のグランドラインの距離ｈが大きくなるように、第１の配線層３１２と前記第２の配線層３３２又は第３の配線層３２２との間の距離が大きくなるように構成してもよい。
【００７２】
図９はグランドラインの線幅について説明するための図である。
【００７３】
グランドライン３０、２０の線幅ＧＷは、前記所与の信号ライン１０の線幅Ｗより大きくすることが好ましい。
【００７４】
図１０は、本実施の形態の所与の信号ラインの適用例について説明するための図である。同図に示すように、ＰＡＤ４３０と内部モジュール４２０を含む半導体装置（ＩＣ）４０２において、内部モジュール４２０とＰＡＤ４３０を接続する信号ライン４１０について、図１から図９で説明したグランドラインを設定するようにしてもよい。
【００７５】
このようにすると、内部モジュール４２０（例えば最終段の出力バッファ等）からＰＡＤ４３０までのインピーダンスを正確に特定することができるため、インピーダンスの不整合による波形品質の悪化を防止することが出来る。
【００７６】
２．マイクロコンピュータ
図１１は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００７７】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００７８】
ここでマイクロコンピュータ７００は、例えば図１〜図１０で説明した構成を有する半導体装置を用いて形成されている。
【００７９】
３．電子機器
図１２に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００８０】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。  音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００８１】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図１１で説明したような構成を有している。
【００８２】
図１３（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００８３】
図１３（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００８４】
図１３（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００８５】
なお、本実施形態を利用できる電子機器としては、図１３（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００８６】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】第１の実施の形態例の半導体装置（ＩＣチップ）の断面図である。
【図２】ストリップラインの静電容量Ｃ及び特性インピーダンスＺ０について説明するための図である。
【図３】第２の実施形態の半導体装置（ＩＣチップ）の断面図である。
【図４】第２の実施形態の他の形態の半導体装置（ＩＣチップ）の断面図である。
【図５】マイクロストリップラインの静電容量Ｃ及び特性インピーダンスＺ０について説明するための図である。
【図６】第３の実施形態の半導体装置（ＩＣチップ）の断面図である。
【図７】マイクロストリップラインの差動インピーダンスＺ０について説明するための図である。
【図８】第４の実施形態の半導体装置（ＩＣチップ）の断面図である。
【図９】グランドラインの線幅について説明するための図である。
【図１０】本実施の形態の所与の信号ラインの適用例について説明するための図である。
【図１１】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図１２】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図１３】図１３（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
２  半導体装置、  １０  所与の信号ライン、  １２  第１の配線層、
２０  第２のグランドライン、  ２２  第３の配線層、
３０  第１のグランドライン、  ３２  第２の配線層、
１０２  半導体装置、  １０４  半導体装置、  １１０  所与の信号ライン、
１１２  第１の配線層、  １２０  グランドライン、  １２２  第２の配線層
、  １３０  グランドライン、  １３２  第２の配線層、  ２０２  半導体装置２１０、２１２  所与の１対の信号ライン、  ２１２  第１の配線層、
２２０  グランドライン、  ２２２  第２の配線層、  ５１０  ＣＰＵ、
５２０  キャッシュメモリ、  ５３０  ＬＣＤコントローラ、
５４０  リセット回路、  ５５０  プログラマブルタイマ、
５６０  リアルタイムクロック（ＲＴＣ）、  ５７０  ＤＭＡコントローラ
５８０  割り込みコントローラ、  ５９０  通信制御回路、６００  バスコントローラ、  ６１０  Ａ／Ｄ変換器、  ６２０  Ｄ／Ａ変換器、  ６３０  入力ポート、  ６４０  出力ポート、  ６５０  Ｉ／Ｏポート、  ６６０  クロック発生装置（ＰＬＬ）、  ６７０  プリスケーラ、  ６８０  各種バス、
６９０  各種ピン、  ７００  マイクロコンピュータ、  ７１０  ＲＯＭ、
７２０  ＲＡＭ、  ７３０  ＭＭＵ、  ８００  電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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