(57)【要約】【課題】良好な電気的特性を有するとともに製造プロセスの簡略化と低コスト化が可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、基板１の上に、実質的に不純物を含まないＺｎＯからなる半導体層２を形成する工程と、半導体層２の上に実質的に不純物を含まないＺｎＯからなるゲート絶縁層４を形成する工程とを備えている。【選択図】    図５
2004193446.tif 000002
【特許請求の範囲】
【請求項１】
実質的に不純物を含まないＺｎＯからなる半導体層を形成する工程と、
実質的に不純物を含まないＺｎＯからなる絶縁層を形成する工程とを備える、半導体装置の製造方法。
【請求項２】
前記半導体層と前記絶縁層とは、接するように形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体層を形成する工程および前記絶縁層を形成する工程は、実質的に不純物を含んでいないＺｎとＯとからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層を形成する工程および前記絶縁層を形成する工程は、前記半導体層および前記絶縁層が所定の導電率をそれぞれ有するように、前記不活性ガスおよび前記酸素の流量を制御する工程を含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、前記半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きい、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体層を形成する工程および前記絶縁層を形成する工程は、前記半導体層および前記絶縁層が所定の導電率をそれぞれ有するように、前記半導体層および前記絶縁層の膜厚を制御する工程を含む、請求項３〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体層を形成する工程および前記絶縁層を形成する工程は、同一の形成室内で行われる、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層の導電率は、１×１０-10Ω-1・ｃｍ-1以下である、請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
基板上に、前記半導体層を形成する工程と、
当該半導体層上に、前記絶縁層を形成する工程とを備えた、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
基板上に、前記絶縁層を形成する工程と、
当該絶縁層上に、前記半導体層を形成する工程とを備えた、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体層は、薄膜トランジスタのチャネル領域を含み、
前記絶縁層は、前記薄膜トランジスタのゲート絶縁層を含む、請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
基板上に、実質的に不純物を含まないＺｎＯからなる半導体層を形成する工程と、
前記半導体層上に、実質的に不純物を含まないＺｎＯからなる絶縁層を形成する工程と、
実質的に不純物を含まないＺｎＯからなるソース電極を形成する工程と、
実質的に不純物を含まないＺｎＯからなるドレイン電極を形成する工程と、
前記絶縁層上に、実質的に不純物を含まないＺｎＯからなるゲート電極を形成する工程とを備え、
前記半導体層と前記絶縁層とは、接するように形成されるとともに、
前記ソース電極および前記ドレイン電極は、前記半導体層と接するように形成される、薄膜トランジスタの製造方法。
【請求項１３】
基板上に、実質的に不純物を含まないＺｎＯからなるゲート電極を形成する工程と、
前記ゲート電極上に、実質的に不純物を含まないＺｎＯからなる絶縁層を形成する工程と、
前記絶縁層上に、実質的に不純物を含まないＺｎＯからなる半導体層を形成する工程と、
実質的に不純物を含まないＺｎＯからなるソース電極を形成する工程と、
実質的に不純物を含まないＺｎＯからなるドレイン電極を形成する工程とを備え、
前記半導体層と前記絶縁層とは、接するように形成されるとともに、
前記ソース電極および前記ドレイン電極は、前記半導体層と接するように形成される、薄膜トランジスタの製造方法。
【請求項１４】
前記ソース電極および前記ドレイン電極は、前記半導体層上に形成される、請求項１２または１３のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１５】
前記半導体層を形成する工程、前記絶縁層を形成する工程、前記ソース電極を形成する工程、前記ドレイン電極を形成する工程、および前記ゲート電極を形成する工程は、
実質的に不純物を含んでいないＺｎＯからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含む、請求項１２〜１４のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記半導体層を形成する工程、前記絶縁層を形成する工程、前記ソース電極を形成する工程、前記ドレイン電極を形成する工程、および前記ゲート電極を形成する工程は、同一の形成室内で行われる、請求項１２〜１５のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、前記半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きく、
前記ソース電極を形成する工程、前記ドレイン電極を形成する工程、および前記ゲート電極を形成する工程で用いるスパッタガス中の酸素流量比は、前記半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも小さい、請求項１２〜１６のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法および薄膜トランジスタの製造方法に関し、特に、ＺｎＯ（酸化亜鉛）からなる半導体装置の製造方法および薄膜トランジスタの製造方法に関する。
【０００２】
近年、ＺｎＯ系の透光性を有する半導体を用いた半導体装置が提案されている（例えば、特許文献１〜３参照）。ここで、ＺｎＯは、直接遷移型の半導体材料で、禁制帯幅が大きい（〜３．４ｅＶ）という特徴を有している。このＺｎＯ系半導体を用いることによって、透光性を有する薄膜トランジスタ（ＴＦＴ）やダイオードなどの半導体装置を形成することができる。
【０００３】
【特許文献１】
特開２０００−１５０９００号公報
【特許文献２】
特開２０００−２７７５３４号公報
【特許文献３】
特開２００２−０７６３５６号公報
【０００４】
図９〜図１１は、従来のＴＦＴの製造プロセスを説明するための断面図である。図９〜図１１を参照して、従来のＴＦＴの製造プロセスについて説明する。
【０００５】
まず、図９に示すように、ガラス基板１０１の上に、スパッタ法によって、約２００ｎｍの膜厚を有するＮｉやＭｎなどの３ｄ遷移金属元素が添加されたＺｎＯ膜からなる半導体層１０２を形成する。スパッタターゲットとしてはＮｉやＭｎなどがドープされたＺｎＯを、また、スパッタガスとしてはＡｒと酸素の混合ガスを用いる。
【０００６】
次に、図１０に示すように、半導体層１０２におけるチャネル領域１０２ｃの上に、スパッタ法によって、約３００ｎｍの膜厚を有するＬｉやＮａなどの１価の価数を取りうる元素が添加されたＺｎＯ膜からなるゲート絶縁層１０３を形成する。ここで、スパッタターゲットとしてはＬｉやＮａなどがドープされたＺｎＯ膜を、また、スパッタガスとしてはＡｒと酸素の混合ガスを用いる。
【０００７】
最後に、図１１に示すように、ゲート絶縁層１０３の上に、ゲート電極１０５を形成する。また、半導体層１０２におけるソース領域１０２ｓ、ドレイン領域１０２ｄの上に、それぞれソース電極１０４ｓおよびドレイン電極１０４ｄを形成する。各電極は、スパッタ法によって形成される、約３００ｎｍの膜厚を有するＡｌやＧａなどが添加されたＺｎＯ膜から構成される。ここで、スパッタターゲットとしてはＡｌやＧａなどがドープされたＺｎＯを、また、スパッタガスとしてはＡｒと酸素の混合ガスを用いる。このようにして、従来のＴＦＴが形成される。
【０００８】
上記のように、基板上にチャネル領域を含む半導体層、ゲート絶縁層およびゲート電極の順序で形成されている構造のＴＦＴは、一般に、トップゲート型ＴＦＴと呼ばれており、また、チャネル領域を含む半導体層に対して、ソース電極、ドレイン電極およびゲート電極が同一面上に形成されているＴＦＴは、一般に、コプレーナー型ＴＦＴと呼ばれている。反対に、基板上にゲート電極、ゲート絶縁層およびチャネル領域を含む半導体層の順序で形成されている構造のＴＦＴは、ボトムゲート型ＴＦＴと呼ばれており、ソース電極およびドレイン電極とゲート電極とがチャネル領域を含む半導体層のそれぞれ反対の面上に形成されているＴＦＴは、スタガ型ＴＦＴと呼ばれている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記した従来のＴＦＴの製造方法では、ゲート絶縁層１０３を形成する際に、絶縁性を高めるために、ＺｎＯ膜中にＬｉやＮａなどの導電性制御用の不純物を添加する必要があった。また、半導体層１０２やソース電極１０４ｓ、ドレイン電極１０４ｄおよびゲート電極１０５の形成においても、ＺｎＯ膜中にＮｉ、Ｍｎ、ＡｌおよびＧａなどの導電型および導電性などの電気的特性制御用の不純物を添加する必要があった。その結果、各構成層中の結晶格子に乱れが生じることによって、特に、チャネル領域を含む半導体層とゲート絶縁層との間の界面接合の整合性が低下するために界面準位が増加したり、あるいは、各構成層中の導電性制御用の不純物が相互に拡散したりすることによって、ＴＦＴの電気的特性が悪化するという問題点があった。
【００１０】
また、各不純物元素を含むターゲットをそれぞれ準備する必要があり、製造コストが増加するという問題点があった。
【００１１】
さらに、各構成層の形成時に、形成室内部の壁面などに付着したＺｎＯ膜からのＬｉ、Ｎａ、Ｎｉ、Ｍｎ、ＡｌおよびＧａなどの不純物の侵入を防止するために、各構成層に添加する不純物毎に形成室を準備する必要があり、製造プロセスが複雑化するとともに製造コストが増加するという問題点があった。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の目的は、良好な電気的特性を有するとともに製造プロセスの簡略化と低コスト化が可能な半導体装置の製造方法を提供することである。
【００１３】
この発明のさらにもう１つの目的は、良好な電気的特性と透光性とを有するとともに製造プロセスの簡略化と低コスト化が可能な薄膜トランジスタの製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の局面による半導体装置の製造方法は、実質的に不純物を含まないＺｎＯからなる半導体層を形成する工程と、実質的に不純物を含まないＺｎＯからなる絶縁層を形成する工程とを備えている。ここで、不純物とは、ＺｎＯ膜の導電性や導電型を制御することが可能な電気的特性制御用の不純物であって、例えば、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｌなどのＩＩＩ族元素、Ｆ、Ｃｌ、ＢｒおよびＩなどのＶＩＩ族元素、Ｌｉ、Ｎａ、Ｋ、ＲｂおよびＣｓなどのＩ族元素Ｎ、Ｐ、Ａｓ、ＳｂおよびＢｉなどのＶ族元素、ＣｄやＨｇなどのＩＩＢ族元素、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、ＢａおよびＲａなどのＩＩＡ族元素、Ｓ、Ｓｅ、ＴｅおよびＰｏなどのＶＩＢ族元素、Ｎｉ、Ｍｎ、Ｃｏ、Ｆｅ、Ｓｃ、Ｔｉ、Ｖ、ＣｒおよびＣｕなどの３ｄ遷移金属元素、Ｓｃ、ＹおよびＬａなどの希土類元素、およびＡｕおよびＡｇなどの１価の価数を取りうる元素などである。
【００１５】
なお、本発明における「実質的に不純物を含まない」とは、ＺｎＯの電気的特性が実質的に変化しない程度の電気的特性制御用の不純物がＺｎＯ中に存在する場合も含んでおり、例えば、Ａｌ、Ｇａ、Ｌｉ、Ｎｉ、Ｍｎ、ＣｏおよびＦｅなどにおいては、ＺｎＯ中の濃度は１０ｐｐｍ以下である。また、Ａｒ、Ｈｅ、ＮｅおよびＫｒなどの希ガス元素などは、ＺｎＯの電気的特性に影響を与えないので、本発明の不純物には含まれない。
【００１６】
この第１の局面による半導体装置の製造方法では、上記のように、実質的に不純物を含まないＺｎＯを用いて半導体層および絶縁層を形成することによって、電気的特性制御用の不純物を用いることなく半導体層および絶縁層を形成することができる。これにより、半導体層および絶縁層は、実質的にＺｎとＯとのみから形成されため、各層に不純物が混入することがない。その結果、半導体装置における半導体層中では、キャリヤが不純物によって散乱されることがなく、絶縁層中では、不純物の移動などが生じないので、移動度の低下や閾値電圧の変化などがない安定した電気特性を得ることができる。したがって、この第１の局面による半導体装置の製造方法では、良好な電気的特性を有する半導体装置を製造することができる。
【００１７】
上記第１の局面による半導体装置の製造方法において、好ましくは、半導体層と絶縁層とは、接するように形成される。このように構成すれば、各層間で相互に不純物が拡散することがないとともに、半導体層と絶縁層との間の界面は、良好な格子整合を得ることができる。その結果、半導体層と絶縁層との間の界面準位を低減させることができるため、半導体装置の電気的特性をさらに向上させることができる。
【００１８】
上記の半導体装置の製造方法においては、好ましくは、半導体層を形成する工程および絶縁層を形成する工程は、実質的に不純物を含んでいないＺｎＯからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含んでいる。このように構成すれば、半導体層および絶縁層の形成を同一の形成プロセスで行うことができるとともに、半導体層および絶縁層中に電気的特性に影響を与える不純物が混入しにくくなる。その結果、さらに良好な電気的特性を有する半導体装置を容易にかつ低コストで製造することができる。
【００１９】
上記の場合、好ましくは、半導体層を形成する工程および絶縁層を形成する工程は、半導体層および絶縁層が所定の導電率をそれぞれ有するように、不活性ガスおよび酸素の流量を制御する工程を含んでいる。このように構成すれば、不活性ガスおよび酸素の流量を制御することで、ＺｎＯ膜の導電率を絶縁性から高導電性まで大きく変化させることができるので、ＺｎＯからなる半導体層および絶縁層を容易に形成することができる。その結果、良好な電気的特性を有する半導体装置を製造することができる。
【００２０】
また、上記の場合、絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きい方が、より好ましい。このように構成すれば、半導体層よりも高い絶縁性を有する絶縁層を容易に形成することができるので、良好な電気的特性を有する半導体装置を製造することができる。
【００２１】
さらに、上記の場合、半導体層を形成する工程および絶縁層を形成する工程は、半導体層および絶縁層が所定の導電率をそれぞれ有するように、半導体層および絶縁層の膜厚を制御する工程を含んでいることが好ましい。このように構成すれば、スパッタ工程によるＺｎＯ膜の形成において、ＺｎＯ膜の導電率を酸素流量比の制御により大きく変化させることができるのに加えて、ＺｎＯ膜の膜厚を制御することによってもその導電率を変化させることができる。即ち、ＺｎＯ膜では、その膜厚を小さくすることにより導電率を小さくできるので、絶縁層は半導体層よりも小さな膜厚とするのが好ましい。その結果、半導体層よりも高い絶縁性を有する絶縁層をさらに容易に形成することができるので、良好な電気的特性を有する半導体装置を製造することができる。
【００２２】
上記の半導体装置の製造方法においては、半導体層を形成する工程および絶縁層を形成する工程は、同一の形成室内で行われることが好ましい。このように構成すれば、半導体層および絶縁層の形成ごとに形成室を準備する必要がなく、半導体層および絶縁層の形成ごとに形成室からの出し入れを行う必要もないので、半導体層および絶縁層の内部や界面への大気中の不純物の侵入および表面への異物の付着などをさらに抑制することができる。これにより、良好な電気的特性を有する半導体装置を容易にかつ低コストで製造することができる。
【００２３】
また、上記の半導体装置の製造方法においては、絶縁層の導電率は、１×１０-10Ω-1・ｃｍ-1以下であることが好ましい。このように構成すれば、半導体層やその他の電極などに対して十分絶縁することができるので、良好な電気的特性を有する半導体装置を製造することができる。
【００２４】
上記の半導体装置の製造方法においては、好ましくは、基板上に、半導体層を形成する工程と、半導体層上に、絶縁層を形成する工程とを備ええている。また、上記の半導体装置の製造方法においては、好ましくは、基板上に、絶縁層を形成する工程と、絶縁層上に、半導体層を形成する工程とを備えている。このように構成すれば、基板上に容易に半導体層および絶縁層を形成することができる。これにより、良好な電気的特性を有する半導体装置を容易にかつ低コストで製造することができる。
【００２５】
上記第１の局面による半導体装置の製造方法において、好ましくは、半導体層は、薄膜トランジスタのチャネル領域を含み、絶縁層は、薄膜トランジスタのゲート絶縁層を含んでいる。このように構成すれば、良好な電気的特性を有するＴＦＴを含む半導体装置を容易にかつ低コストで製造することができる。
【００２６】
また、この発明の第２の局面による薄膜トランジスタの製造方法は、基板上に、実質的に不純物を含まないＺｎＯからなる半導体層を形成する工程と、半導体層上に、実質的に不純物を含まないＺｎＯからなる絶縁層を形成する工程と、実質的に不純物を含まないＺｎＯからなるソース電極を形成する工程と、実質的に不純物を含まないＺｎＯからなるドレイン電極を形成する工程と、絶縁層上に、実質的に不純物を含まないＺｎＯからなるゲート電極を形成する工程とを備え、半導体層と絶縁層とは、接するように形成されるとともに、ソース電極およびドレイン電極は、半導体層と接するように形成される。
【００２７】
また、この発明の第３の局面による薄膜トランジスタの製造方法は、基板上に、実質的に不純物を含まないＺｎＯからなるゲート電極を形成する工程と、ゲート電極上に、実質的に不純物を含まないＺｎＯからなる絶縁層を形成する工程と、絶縁層上に、実質的に不純物を含まないＺｎＯからなる半導体層を形成する工程と、実質的に不純物を含まないＺｎＯからなるソース電極を形成する工程と、実質的に不純物を含まないＺｎＯからなるドレイン電極を形成する工程とを備え、半導体層と絶縁層とは、接するように形成されるとともに、ソース電極およびドレイン電極は、半導体層と接するように形成される。
【００２８】
この第２の局面および第３の局面による薄膜トランジスタの製造方法では、上記のように、実質的に不純物を含まないＺｎＯを用いて半導体層および絶縁層を形成することによって、電気的な特性を制御するための不純物を用いることなく半導体層および絶縁層を形成することができる。これにより、半導体層および絶縁層は、実質的にＺｎとＯとのみから形成されるため、各層間で相互に不純物が拡散することがないとともに、半導体層と絶縁層との間の界面は、良好な格子整合を得ることができるので、半導体層と絶縁層との間の界面準位を低減させることができる。また、実質的に不純物を含まないＺｎＯを用いてソース電極、ドレイン電極およびゲート電極を形成することによって、各層の電気的特性に影響を与える不純物の侵入を防止することができる。その結果、薄膜トランジスタの電気的特性を向上させることができる。
【００２９】
さらに、透光性を有するＺｎＯからなるソース電極、ドレイン電極およびゲート電極を用いることで、透光性を有する薄膜トランジスタを製造することができる。したがって、この第２の局面および第３の局面による半導体装置の製造方法では、良好な電気的特性とともに透光性を有する薄膜トランジスタを製造することができる。
【００３０】
上記第２の局面および第３の局面による薄膜トランジスタの製造方法において、好ましくは、ソース電極およびドレイン電極は、半導体層上に形成される。このように構成すれば、ソース電極およびドレイン電極と半導体層との間の界面についても、良好な格子整合を得ることができるので、ソース電極およびドレイン電極と半導体層との間の界面準位を低減させることができる。その結果、薄膜トランジスタの電気的特性を向上させることができる。
【００３１】
また、上記薄膜トランジスタの製造方法において、好ましくは、半導体層を形成する工程、絶縁層を形成する工程、ソース電極を形成する工程、ドレイン電極を形成する工程、およびゲート電極を形成する工程は、実質的に不純物を含んでいないＺｎＯからなるターゲットを不活性ガスおよび酸素の少なくともいずれかを含むスパッタガスによってスパッタする工程をそれぞれ含んでいる。このように構成すれば、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極の形成を同一の形成プロセスで行うことができるとともに、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極中に電気的特性に影響を与える不純物が混入しにくくなる。その結果、さらに良好な電気的特性を有する薄膜トランジスタを容易にかつ低コストで製造することができる。
【００３２】
上記の半導体装置の製造方法においては、半導体層を形成する工程、絶縁層を形成する工程、ソース電極を形成する工程、ドレイン電極を形成する工程、およびゲート電極を形成する工程は、同一の形成室内で行われることが好ましい。このように構成すれば、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極の形成ごとに形成室を準備する必要がない。また、特に、半導体層および絶縁層の形成など、連続して形成することができるプロセスについては、形成室からの出し入れを行う必要もないので、半導体層、絶縁層、ソース電極、ドレイン電極およびゲート電極の内部や界面への大気中の不純物の侵入および表面への異物の付着などをさらに抑制することができる。これにより、良好な電気的特性を有する薄膜トランジスタを容易にかつ低コストで製造することができる。
【００３３】
また、上記の半導体装置の製造方法においては、絶縁層を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも大きく、ソース電極を形成する工程、ドレイン電極を形成する工程、およびゲート電極を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層を形成する工程で用いるスパッタガス中の酸素流量比よりも小さいことが好ましい。このように構成すれば、半導体層よりも高い絶縁性を有する絶縁層を容易に形成することができるとともに、半導体層よりも高い導電性を有する各電極を容易に形成することができるので、良好な電気的特性を有する薄膜トランジスタを容易に製造することができる。
【００３４】
なお、本発明における「半導体装置」とは、例えば、薄膜トランジスタ（ＴＦＴ）やダイオードだけでなく、液晶やＥＬ素子との組み合わせによる表示装置なども含む広い概念である。
【００３５】
【発明の実施形態】
以下、本発明の実施形態について説明する。
【００３６】
（第１実施形態）
図１は、本発明の第１実施形態に係る、ＲＦマグネトロンスパッタ法によりガラス基板上に作製されたＺｎＯ膜の導電率と、スパッタガス中における酸素流量比との関係を示す特性図である。作製条件を表１に示す。形成装置としては、一般的なＲＦマグネトロンスパッタを用い、スパッタターゲットとしてはＬｉ、Ｎａ、Ｎｉ、Ｍｎ、ＡｌおよびＧａなどの電気的特性制御用の不純物を添加していないノンドープのＺｎＯ（９９．９９ｗｔ％）を、スパッタガスとしてＡｒと酸素の混合ガスをそれぞれ用いた。ここで、本実施形態においては、酸素流量比とは、トータル流量（Ａｒ流量＋酸素流量＝約１５ｓｃｃｍ）中に占める酸素流量の割合（Ｏ2／（Ａｒ＋Ｏ2））のことである。また、導電率は、ＺｎＯ膜の表面に形成したギャップ電極間の抵抗を測定することにより算出した。
【００３７】
【表１】
2004193446.tif 000003
【００３８】
図１に示すように、約２００ｎｍの膜厚を有するＺｎＯ膜の導電率はスパッタガス中の酸素流量比に大きく依存し、酸素流量比が大きくなるほど導電率が小さくなり、抵抗の高いＺｎＯ膜となることがわかる。図１から分かるように、スパッタガス中の酸素流量比を変化させることによって、ＺｎＯ膜中に不純物を添加することなく、約８桁〜約９桁にわたって広範囲にＺｎＯ膜の導電性を制御できる。この理由は、酸素流量比を変化させることで、形成されるＺｎＯ膜中の酸素欠損量（ドナー）や、結晶粒のサイズおよび分布などが変化することで、結晶粒の内部や結晶粒界を流れる電流のパスが変化するためと考えられる。なお、ホール効果測定の結果から、酸素流量比を小さくして形成した導電率の高いＺｎＯ膜は、ｎ型の導電性を有することがわかっている。
【００３９】
また、表１の作製条件において、スパッタガスを約１５ｓｃｃｍのＡｒのみ（酸素流量比：０％）とした状態で、膜厚のみを変化させて形成したＺｎＯ膜の導電性を測定した。結果を表２に示す。
【００４０】
【表２】
2004193446.tif 000004
【００４１】
表２に示すように、ＺｎＯ膜の導電率は膜厚によっても変化し、膜厚の増加とともに導電率は高くなり、約２桁程度変化させることができることがわかった。
【００４２】
これらの結果より、スパッタ法でＺｎＯ膜を形成する際の酸素流量比やＺｎＯ膜の膜厚を変えることによって、約１０2Ω-1・ｃｍ-1〜約１０-10Ω-1・ｃｍ-1にわたって広範囲にＺｎＯ膜の導電性を制御することが可能であり、このうち、１０0Ω-1・ｃｍ-1程度以上の導電率（酸素流量比：０％〜約２．５％）を有するＺｎＯ膜は電極層として、１０0Ω-1・ｃｍ-1〜１０-10Ω-1・ｃｍ-1程度の導電率（酸素流量比：０％〜約５０％）を有するＺｎＯ膜は半導体層として、１０-10Ω-1・ｃｍ-1程度以下の導電率（酸素流量比：約５０％〜１００％）を有するＺｎＯ膜は絶縁層として、それぞれ用いることができる。また、好ましくは、電極層としては、１０1Ω-1・ｃｍ-1程度以上の導電率（酸素流量比：約０％）を有するＺｎＯ膜を、半導体層としては、１０-8Ω-1・ｃｍ-1〜１０-10Ω-1・ｃｍ-1程度の導電率（酸素流量比：約１０％〜約３５％）を有するＺｎＯ膜を、絶縁層としては、１０-10Ω-1・ｃｍ-1程度以下の導電率（酸素流量比：約７５％〜１００％）を有するＺｎＯ膜をそれぞれ用いるのがよい。
【００４３】
（実施例１）
図２〜図５は、本発明の実施例１に係る、トップゲート型でコプレーナー構造を有するＴＦＴの製造プロセスを説明するための断面図である。ここで、ＴＦＴは、本発明の「半導体装置」の一例である。また、表３にその作製条件を示す。各ＺｎＯ膜の形成には、形成装置としては、一般的なＲＦマグネトロンスパッタ装置を用い、スパッタターゲットとしてはＬｉ、Ｎａ、Ｎｉ、Ｍｎ、ＡｌおよびＧａなどの電気的特性制御用の不純物を添加していないノンドープのＺｎＯ（９９．９９ｗｔ％）を、スパッタガスとしてＡｒと酸素の混合ガスをそれぞれ用いた。図２〜図５および表３を参照して、本発明の実施例１に係るＴＦＴの製造プロセスについて説明する。
【００４４】
【表３】
2004193446.tif 000005
【００４５】
まず、図２に示すように、ガラスからなる絶縁性かつ透光性を有する基板１の上に、ＲＦマグネトロンスパッタ法によって、約２００ｎｍの膜厚を有する電気的特性制御用の不純物を含まないＺｎＯ膜からなる半導体層２を作製した。スパッタガスとしては約１１．２ｓｃｃｍの流量のＡｒと約３．８ｓｃｃｍの流量の酸素との混合ガス（酸素流量比：約２５％）を用いた。このとき形成されるＺｎＯ膜の導電率は、１０-9Ω-1・ｃｍ-1程度である。その後、表３を参照して、Ａｒの流量を約１１．２ｓｃｃｍから約１５ｓｃｃｍまで漸次増加させるとともに、酸素の流量を約３．８ｓｃｃｍから０ｓｃｃｍまで（酸素流量比：約２５％から０％まで）漸次減少させながらＲＦマグネトロンスパッタ法による成膜プロセスを引き続き行うことによって、半導体層２の上に、約１０ｎｍの膜厚を有する、電気的特性制御用の不純物を含まないＺｎＯ膜からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層３を作製した。このとき形成されるＺｎＯ膜の導電率は、１０-9Ω-1・ｃｍ-1〜１０-2Ω-1・ｃｍ-1程度の範囲で膜厚方向に漸次増加している。ここで、半導体層２およびＬＤＤ層３は、本発明の「半導体層」の一例である。
【００４６】
次に、図３に示すように、半導体層２におけるチャネル領域２ｃの表面が露出するように、ＬＤＤ層３の所定領域をエッチングにより除去する。さらに、図４に示すように、チャネル領域２ｃの上に、ＲＦマグネトロンスパッタ法によって、約３００ｎｍの膜厚を有する電気的特性制御用の不純物を含まないＺｎＯ膜からなるゲート絶縁層４を作製する。スパッタガスとしては約１５ｓｃｃｍの流量の酸素のみ（酸素流量比：１００％）を用いた。このとき形成されるＺｎＯ膜の導電率は、図１を参照して、１０-10Ω-1・ｃｍ-1程度である。ここで、ゲート絶縁層４は、本発明の「絶縁層」の一例である。
【００４７】
最後に、図５に示すように、ゲート絶縁層４の上に、ゲート電極６を形成する。また、半導体層２におけるソース領域２ｓ、ドレイン領域２ｄの上に、それぞれソース電極５ｓおよびドレイン電極５ｄを形成する。各電極は、ＲＦマグネトロンスパッタ法によって形成される、約３００ｎｍの膜厚を有する電気的特性制御用の不純物を含まないＺｎＯ膜から構成される。ここで、スパッタガスとしては約１５ｓｃｃｍの流量のＡｒのみ（酸素流量比：０％）を用いた。このとき形成されるＺｎＯ膜の導電率は、１０1Ω-1・ｃｍ-1程度である。このようにして、本発明の実施例１に係るＴＦＴが形成される。
【００４８】
上記実施例では、半導体層２、ＬＤＤ層３、およびゲート絶縁層４は、それぞれ、実質的に不純物を含んでいないＺｎＯからなるターゲットを、酸素を含むスパッタガスによってスパッタすることによって作製される。これにより、半導体層２、ＬＤＤ層３およびゲート絶縁層４は、実質的にＺｎとＯとのみから形成されるとともに、電気的特性制御用の不純物を含んでいないため、各層間で相互に不純物が拡散することがないとともに、半導体層２とゲート絶縁層４との間の界面は、良好な格子整合を得ることができる。その結果、半導体層２とゲート絶縁層４との間の界面準位を低減させることができるため、半導体装置の電気的特性を向上させることができる。また、各構成層の形成を同一の形成プロセスで行うことができるので、製造プロセスの簡略化と低コスト化を図ることができる。
【００４９】
また、上記実施例では、ゲート絶縁層４を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層２およびＬＤＤ層３を形成する工程で用いるスパッタガス中の酸素流量比よりも大きい。これにより、半導体層２およびＬＤＤ層３よりも高い絶縁性を有するゲート絶縁層４を容易に形成することができるとともに、本作製条件においては１×１０-10Ω-1・ｃｍ-1以下の導電率を有するＺｎＯ膜を形成することができるので、半導体層２およびＬＤＤ層３と、ゲート電極６とを十分絶縁することができる。
【００５０】
また、上記実施例では、実質的に不純物を含まないＺｎＯ膜を用いてソース電極５ｓ、ドレイン電極５ｄおよびゲート電極６を形成している。これにより、各電極の形成についても、半導体層２、ＬＤＤ層３およびゲート絶縁層４と同一の形成プロセスで行うことができる。これにより、ＴＦＴの製造プロセス全体を簡略化することができる。また、ソース電極５ｓ、ドレイン電極５ｄおよびゲート電極６の形成中に、半導体層２、ＬＤＤ層３およびゲート絶縁層４の電気的特性に影響を与える不純物の侵入を防止することができる。その結果、ＴＦＴの電気的特性を向上させることができる。
【００５１】
また、上記実施例では、透光性を有するＺｎＯ膜からなるソース電極５ｓ、ドレイン電極５ｄおよびゲート電極６を形成している。これにより、透光性を有するＴＦＴを製造することができる。また、上記実施例では、基板１も透光性を有している。これにより、すべての構成が透光性を有するＴＦＴを製造することができる。
【００５２】
また、上記実施例では、ソース電極５ｓ、ドレイン電極５ｄ、およびゲート電極６を形成する工程で用いるスパッタガス中の酸素流量比は、半導体層２およびＬＤＤ層３を形成する工程で用いるスパッタガス中の酸素流量比よりも小さい。これにより、半導体層２およびＬＤＤ層３よりも高い導電性を有するソース電極５ｓ、ドレイン電極５ｄ、およびゲート電極６を容易に形成することができるとともに、本作製条件においては１×１０1Ω-1・ｃｍ-1程度の導電率のＺｎＯ膜を形成することができるので、半導体層２およびＬＤＤ層３と、ソース電極５ｓおよびドレイン電極５ｄとの間の電気的接続を良好に行うことができる。
【００５３】
また、上記実施例では、ソース電極５ｓおよびドレイン電極５ｄは、半導体層２上に形成している。これにより、ソース電極５ｓおよびドレイン電極５ｄと半導体層２との間の界面についても、良好な格子整合を得ることができるので、ソース電極５ｓおよびドレイン電極５ｄと半導体層２との間の界面準位を低減させることができる。その結果、ＴＦＴの電気的特性を向上させることができる。
【００５４】
また、上記実施例では、半導体層２、ＬＤＤ層３、ゲート絶縁層４、ソース電極５ｓ、ドレイン電極５ｄおよびゲート電極６の形成は同一の形成室内で行なわれる。これにより、各構成層の形成中に大気中の不純物が混入しにくくなるので、さらに製造プロセスの簡略化と低コスト化を図ることができるとともに、良好な電気的特性を有するＴＦＴを製造することができる。
【００５５】
また、上記実施例では、スパッタガス中の酸素流量を漸次減少させながらＺｎＯ膜を作製することにより、半導体層２の上にＬＤＤ層３を連続的に形成している。これにより、導電率が膜厚方向に漸次増加しているＬＤＤ層３をゲート絶縁層４の近傍に形成することができるので、ゲート電極６とソース電極５ｓおよびドレイン電極５ｄとの間の電界集中を防止することができ、さらに良好な電気的特性を有するＴＦＴを製造することができる。
【００５６】
（実施例２）
この実施例２では、上記実施例１と異なり、ボトムゲート型のＴＦＴを作製した。
【００５７】
図６、図７は、本発明の実施例２に係る、ボトムゲート型でスタガ構造を有するＴＦＴの製造プロセスを説明するための断面図である。また、各構成層の作製条件は、実施例１の表３に示した条件と同じであって、一般的なＲＦマグネトロンスパッタ装置により各構成層を作製した。図６、図７および表３を参照して、本発明の実施例２による薄膜トランジスタの製造プロセスについて説明する。
【００５８】
まず、図６に示すように、ガラスからなる絶縁性かつ透光性を有する基板１１の上に、ＲＦマグネトロンスパッタ法によって、約３００ｎｍの膜厚を有する電気的特性制御用の不純物を含まないＺｎＯ膜からなるゲート電極１６を作製した。スパッタガスとしては約１５ｓｃｃｍの流量のＡｒのみ（酸素流量比：０％）を用いた。このとき形成されるＺｎＯ膜の導電率は、１０1Ω-1・ｃｍ-1程度である。また、ゲート電極１６の上の取り出し電極部を除く領域に、ＲＦマグネトロンスパッタ法によって、約３００ｎｍの膜厚を有する電気的特性制御用の不純物を含まないＺｎＯ膜からなるゲート絶縁層１４を作製した。スパッタガスとしては１５ｓｃｃｍの流量の酸素のみ（酸素流量比：１００％）を用いた。このとき形成されるＺｎＯ膜の導電率は、１０-10Ω-1・ｃｍ-1程度である。
【００５９】
次に、ゲート絶縁層１４の上に、ＲＦマグネトロンスパッタ法によって、約２００ｎｍの膜厚を有する電気的特性制御用の不純物を含まないＺｎＯ膜からなる半導体層１２、および約１０ｎｍの膜厚を有する、電気的特性制御用の不純物を含まないＺｎＯ膜からなるＬＤＤ層１３を連続して作製した。ここで、スパッタガスとしてはＡｒと酸素の混合ガスを用いたが、半導体層１２の作製においてはＡｒ流量は約１１．２ｓｃｃｍ、酸素流量は約３．８ｓｃｃｍ（酸素流量比：約２５％）と一定にし、ＬＤＤ層１３の作製においては、Ａｒの流量は約１１．２ｓｃｃｍから約１５ｓｃｃｍまで漸次増加させるとともに、酸素流量を約３．８ｓｃｃｍから０ｓｃｃｍまで（酸素流量比：約２５％から０％まで）漸次減少させた。このとき形成されるＺｎＯ膜の導電率は、半導体層１２では１０-9Ω-1・ｃｍ-1程度、ＬＤＤ層１３では１０-9Ω-1・ｃｍ-1〜１０-2Ω-1・ｃｍ-1程度の範囲で膜厚方向に漸次増加している。
【００６０】
また、ＬＤＤ層１３の上に、ＲＦマグネトロンスパッタ法によって、約３００ｎｍの膜厚を有する電気的特性制御用の不純物を含まないＺｎＯ膜からなる電極層１５を作製した。スパッタガスとしては約１５ｓｃｃｍの流量のＡｒのみ（酸素流量比：０％）を用いた。このとき形成されるＺｎＯ膜の導電率は、１０1Ω-1・ｃｍ-1程度である。
【００６１】
最後に、図７に示すように、半導体層１２におけるチャネル領域１２ｃ上の電極層１５およびＬＤＤ層１３をエッチング除去することによって、電極層１５およびＬＤＤ層１３を分離し、ソース電極１５ｓおよびドレイン電極１５ｄを作製した。このようにして、本発明の実施例２に係るＴＦＴを作製した。
【００６２】
上記実施例２による効果を確認するために、作製したＴＦＴの特性評価を行った。図８は、本発明の実施例２に係るＴＦＴのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示す特性図である。また、比較例として、ゲート絶縁層をＳｉＯ2で作製する以外は実施例２と同じ構造のＴＦＴを作製し、同様の評価を行った。
【００６３】
図８に示すように、いずれのＴＦＴも４桁〜５桁程度のＯＮ／ＯＦＦ比を有していることが確認できたが、本実施例のＴＦＴは比較例のＴＦＴと比べると、Ｉｄの立ち上がりが急峻で、その立ち上がるＶｇも低く、また、ヒステリシスも小さいことから、より良好な特性を有していることがわかる。
【００６４】
上記実施例では、ゲート絶縁層１４と半導体層１２とは、電気的特性制御用の不純物を含まない、実質的にＺｎとＯとのみからＺｎＯから構成されているとともに、その形成も連続して行われている。これにより、ゲート絶縁層１４と半導体層１２との界面の界面は良好な格子整合を得ることができていると考えられる。その結果、ゲート絶縁層１４と半導体層１２との間の界面準位を低減させることができたため、上記のようにＩｄの立ち上がりが急峻で、立ち上がるＶｇも低く、また、ヒステリシスも小さい、良好なＴＦＴ特性が得られていると考えられる。
【００６５】
なお、今回開示された実施例は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６６】
たとえば、上記各実施例では、半導体装置はＴＦＴであるが、本発明はこれに限らず、ダイオードなどの他の半導体素子であってもよく、また、ＴＦＴやダイオードなどと液晶やＥＬ素子との組み合わせによる表示装置などであってもよい。
【００６７】
また、上記第１実施例では、トップゲート型でコプレーナー構造を有するＴＦＴを、上記第２実施例では、ボトムゲート型でスタガ構造を有するＴＦＴをそれぞれ作製したが、本発明はこれに限らず、トップゲート型でスタガ構造を有するＴＦＴやボトムゲート型でコプレーナー構造を有するＴＦＴであってもよい。さらには、トップゲート型あるいはボトムゲート型のいずれの構造においても、チャネル領域を含む半導体層に対して、ソース電極およびドレイン電極のいずれか一方だけがゲート電極と同一面上に形成され、他方が反対の面に形成されている構造のＴＦＴであってもよい。
【００６８】
また、上記各実施例では、スパッタガスとして、Ａｒと酸素の混合ガスを用いたが、本発明はこれに限らず、Ａｒの代わりにＨｅ、ＮｅおよびＫｒなどの他の希ガスを用いてもよい。つまり、ＺｎＯ膜の電気的特性に対して、実質的に影響を及ぼさない元素であることが好ましい。
【００６９】
また、上記各実施例では、基板として、ガラス基板を用いたが、本発明はこれに限らず、石英、サファイアおよびプラスチックなどの透光性を有する材料から構成される基板を用いてもよい。また、少なくとも表面が絶縁性を有している基板である方が好ましい。
【００７０】
また、上記各実施例において、各構成層はＲＦマグネトロンスパッタ法により形成されたが、本発明はこれに限らず、ＤＣスパッタ法、イオンビームスパッタ法や、真空蒸着法、ＣＶＤ法などの他の真空プロセスによりＺｎＯ膜を形成してもよい。
【００７１】
【発明の効果】
以上のように、本発明によれば、良好な電気的特性を有するとともに製造プロセスの簡略化と低コスト化が可能な半導体装置の製造方法を提供することができる。
【００７２】
また、本発明によれば、良好な電気的特性と透光性を有するとともに製造プロセスの簡略化と低コスト化が可能な薄膜トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る、ＲＦマグネトロンスパッタ法により作製したＺｎＯ膜の導電率と、スパッタガス中における酸素流量比との関係を示す特性図である。
【図２】本発明の実施例１に係る、トップゲート型のＴＦＴの製造プロセスの第１工程を説明するための断面図である。
【図３】本発明の実施例１に係る、トップゲート型のＴＦＴの製造プロセスの第２工程を説明するための断面図である。
【図４】本発明の実施例１に係る、トップゲート型のＴＦＴの製造プロセスの第３工程を説明するための断面図である。
【図５】本発明の実施例１に係る、トップゲート型のＴＦＴの製造プロセスの第４工程を説明するための断面図である。
【図６】本発明の実施例２に係る、ボトムゲート型のＴＦＴの製造プロセスの第１工程を説明するための断面図である。
【図７】本発明の実施例２に係る、ボトムゲート型のＴＦＴの製造プロセスの第２工程を説明するための断面図である。
【図８】本発明の実施例２に係るＴＦＴのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示す特性図である。
【図９】従来のＴＦＴの製造プロセスの第１工程を説明するための断面図である。
【図１０】従来のＴＦＴの製造プロセスの第２工程を説明するための断面図である。
【図１１】従来のＴＦＴの製造プロセスの第３工程を説明するための断面図である。
【符号の説明】
１          基板
２          半導体層（半導体層）
３          ＬＤＤ層（半導体層）
４          ゲート絶縁層（絶縁層）
５ｓ        ソース電極
５ｄ        ドレイン電極
６          ゲート電極
【図１】
2004193446.tif 000006
【図２】
2004193446.tif 000007
【図３】
2004193446.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004193446.tif 000013
【図９】
2004193446.tif 000014
【図１０】
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【図１１】
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