(57)【要約】【課題】ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。【解決手段】ボックス１Ｂ上に設けられたボディ１Ｃと、このボディ１Ｃ上に設けられたゲート酸化膜４と、このゲート酸化膜４上に設けられたゲート電極部２と、このゲート電極部２の両側にある所定領域のボディ１Ｃに設けられたソース・ドレイン拡散層と、このゲート電極部２の両側であって、ソース・ドレイン拡散層とボディ１Ｃとの境界部分上に設けられた酸化膜パターン１０と、この酸化膜パターン１０下から露出するソース・ドレイン拡散層上と、ボディ１Ｃ上にそれぞれ設けられたシリサイド１５Ａ及び１５Ｂと、シリサイド１６を備えたものである。【選択図】  図１
2004281574.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性の基体又は絶縁層上に設けられた半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極部と、
前記ゲート電極部の両側にある所定領域の半導体層に設けられたソース・ドレイン拡散層と、
前記ゲート電極部の両側であって、前記ソース・ドレイン拡散層と半導体層との境界部分上に設けられた絶縁パターンと、
前記絶縁パターン下から露出するソース・ドレイン拡散層上と半導体層上とにそれぞれ設けられた導電膜と、を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体層に設けられた素子分離用の段差部を備え、
前記ソース・ドレイン拡散層は、前記段差部によって他の素子形成領域から分離される素子形成領域としての半導体層のうち、前記ゲート電極部の両側から当該段差部に至る領域の半導体層に設けられ、
前記絶縁パターンは、前記ゲート電極部の両側の側壁部直下から前記段差部に向けて延びる境界部分上に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
絶縁性の基体又は絶縁層上に設けられた半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極部を形成する工程と、
前記ゲート電極部の両側にある所定領域の半導体層にソース・ドレイン拡散層を形成する工程と、
前記ゲート電極部の両側であって、前記ソース・ドレイン拡散層と半導体層との境界部分上に絶縁パターンを形成する工程と、
前記絶縁パターン下から露出するソース・ドレイン拡散層上と半導体層上とにそれぞれ導電膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板に電界効果トランジスタを有するＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、絶縁基体上に単結晶シリコン層が設けられたＳＯＩ基板の製造技術はさらに進歩しつつあり、その大口径化や、低価額化が進みつつある。このようなＳＯＩ基板にＭＯＳトランジスタを形成すると、トランジスタを完全に素子分離して形成することができ、また拡散層の容量を低減することができるので、トランジスタの高集積化や、動作速度の高速化に有利であることが広く知られている。
【０００３】
図１１は、従来例に係る半導体装置９０の構成例を示す平面図である。また、図１２（Ａ）及び（Ｂ）は、図１１に示す半導体装置９０のＸ１´−Ｘ２´及びＹ１´−Ｙ２´矢視断面図である。尚、図１１では、説明の便宜上から図１２（Ａ）に示す層間絶縁膜と、プラグ電極と、メタル配線の図示を省略している。
図１２（Ａ）に示すように、この半導体装置９０は、支持基板９１Ａ上に絶縁層（以下で、ＢＯＸ：ボックスという）９１Ｂが形成され、さらにこのボックス９１Ｂ上にＰ型の半導体層（以下で、ＢＯＤＹ：ボディという）９１Ｃが形成されたＳＯＩ基板９１を備えている。図１１に示すように、このＳＯＩ基板９１には素子分離層９５が形成されており、この素子分離層９５で囲まれたボディにｎＭＯＳトランジスタ９９が形成されている。
【０００４】
図１１に示すように、このｎＭＯＳトランジスタ９９のゲート電極部９２は、平面視でＴ字状になっている。このため、半導体装置９０は、Ｔ−Ｇａｔｅ型とも呼ばれる。また、このゲート電極部９２の左右両側のボディには、ドレイン用のＮ＋層９３Ａと、ソース用のＮ＋層９３Ｂとがそれぞれ形成されている。さらに、このゲート電極部９２から突き出すようにして、ボディコンタクト用のＰ＋層９６がＳＯＩ基板９１に形成されている。
【０００５】
図１２（Ｂ）において、破線で分割されるボディ（Ｐ−）９１Ｃの右側の領域はチャネルとして機能する領域（以下で、チャネル領域という）である。また、このボディ１Ｃの左側の領域は、チャネル領域とボディコンタクト用のＰ＋層９６とを接続する接続領域である。半導体装置９０では、このＰ＋層９６を通してチャネル領域の電位を調整するように設計されている。この接続領域や、接続領域上のゲート電極部９２は、図１１に示したように、あたかもハンマーのヘッドのような形状を有しているので、ハンマーヘッドとも呼ばれる。
【０００６】
これらのＮ＋層９３Ａ及び９３Ｂや、Ｐ＋層９６は、図１２（Ａ）に示すサイドウォール９７の形成後に、フォトリソグラフィによりそれぞれレジストパターンが形成され、このレジストパターンとゲート電極部９２とをマスクにしてボディ９１Ｃにヒ素やボロン等の不純物がイオン注入され形成される。また、図１２（Ｂ）に示すように、このゲート電極部９２や、ボディコンタクト用のＰ＋層９６の上面には、シリサイド９８がそれぞれ設けられている。さらに、図１２（Ａ）に示すように、ドレイン用のＮ＋層９３の上面と、ソース用のＮ＋層９３の上面にもシリサイド９８がそれぞれ設けられている。これらのシリサイドは、サリサイドによって形成されたものである。
【０００７】
ところで、図１２（Ｂ）に示すように、このゲート電極部９２がチャネル領域の上方だけでなく、接続領域の上方まで延設されている理由は、主に二つある。第１の理由は、図１２（Ａ）に示すようなドレイン用のＮ＋層９３Ａと、ソース用のＮ＋層９３Ｂとを形成する際に、このゲート電極部９２をイオン注入に対するマスクに使用するためである。このゲート電極部９２によって、接続領域へのヒ素等のイオン注入は阻止されて、Ｎ＋層９３Ａ及び９３Ｂが自己整合的に形成される。
【０００８】
第２の理由は、これらのＮ＋層９３Ａ及び９３Ｂ上にシリサイド９８を形成する際に、このシリサイド９８によるＮ＋層９３Ａ又は９３Ｂとボディコンタクト用のＰ＋層９６との短絡をゲート電極部のサイドウォール９７で阻止するためである。ｎＭＯＳトランジスタは、普通、ドレインに正電圧が印加され、ソースとボディとが接地（０Ｖ）された状態で使用される。ところが、ドレイン用のＮ＋層９３Ａとボディコンタクト用のＰ＋層９６とが短絡してしまうと、ボディに正電圧が印加されることになり、チャネル領域の電位を０Ｖに調整できなくなる。このような理由から、半導体装置９０のゲート電極部９２は、チャネル領域の上方だけでなく、接続領域の上方まで延設されている
【０００９】
【特許文献１】
特開平１１−１３５７９５号公報
【特許文献２】
特開平７−２２１３１４号公報
【特許文献３】
特開平７−７４３６３号公報
【００１０】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置９０によれば、ボディコンタクト用のＰ＋層９６を確保するために、ｎＭＯＳトランジスタ９９のゲート電極部９２は、チャネル領域の半導体層上から接続領域の半導体層上まで延設されていた。このため、単結晶のシリコン基板に直接形成されるｎＭＯＳトランジスタと比べて、半導体装置９０のゲート電極部９２は寄生容量が大きいという問題があった。ゲート電極部の寄生容量が大きいと、半導体装置の動作速度が低く抑えられてしまう。
【００１１】
そこで、本発明は、このような従来技術の問題点を解決したものであって、ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置は、絶縁性の基体又は絶縁層上に設けられた半導体層と、この半導体層上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極部と、このゲート電極部の両側にある所定領域の半導体層に設けられたソース・ドレイン拡散層と、このゲート電極部の両側であって、ソース・ドレイン拡散層と半導体層との境界部分上に設けられた絶縁パターンと、この絶縁パターン下から露出するソース・ドレイン拡散層上と半導体層上とにそれぞれ設けられた導電膜と、を備えたことを特徴とするものである。
【００１３】
ここで、ソース・ドレイン拡散層とは、ソース用又はドレイン用の不純物拡散層のことであり、このソース・ドレイン拡散層は、通常、ゲート電極部の長手方向に沿って設けられる。それゆえ、ソース・ドレイン拡散層と半導体層との境界部分としては、例えば、以下の４つの境界部分が想定される。
第１の境界部分は、ゲート電極部の長手方向に平行で、ゲート電極部直下のチャネル領域としての半導体層と、ソース・ドレイン拡散層とがそれぞれ接する部分である。また、第２の境界部分は、これらソース・ドレイン拡散層を挟んでチャネル領域としての半導体層と向かい合う側であって、ソース・ドレイン拡散層とチャネル領域以外の半導体層とがそれぞれ接する部分である。さらに、第３、第４の境界部分は、ソース・ドレイン拡散層とチャネル領域以外の半導体層とがそれぞれ接する部分のうち、ゲート電極部の両側の側壁部直下から、当該ゲート電極部の長手方向と直交する方向にそれぞれ延びる部分である。
【００１４】
本発明における境界部分とは、これらの中で、第２、第３、第４の境界部分を意味するものである。上述した第１の境界部分上に絶縁パターンが設けられていると半導体装置のしきい値が変動してしまうので、本発明の境界部分に第１の境界部分は含まない。
また、半導体装置には素子分離用の段差部が設けられ、ソース・ドレイン拡散層は、この段差部によって他の素子形成領域から分離される素子形成領域としての半導体層のうち、ゲート電極部の両側から段差部に至る領域の半導体層の上方の部位に設けられる場合がある。この場合には、素子分離用の段差部において、半導体層の上方の部位に設けられたソース・ドレイン拡散層と、このソース・ドレイン拡散層下の半導体層との境界部分（第２の境界部分）上は層間絶縁膜によって覆われる。このような場合には、本発明における境界部分は、特に第３、第４の境界部分を意味する。
【００１５】
本発明に係る第２の半導体装置は、上述した第１の半導体装置において、半導体層に設けられた素子分離用の段差部を備え、ソース・ドレイン拡散層は、この段差部によって他の素子形成領域から分離される素子形成領域としての半導体層のうち、ゲート電極部の両側から当該段差部に至る領域の半導体層に設けられ、絶縁パターンは、ゲート電極部の両側の側壁部直下から段差部に向けて延びる境界部分上に設けられていることを特徴とするものである。
【００１６】
本発明に係る第１、第２の半導体装置によれば、ゲート電極部の両側であって、
ソース・ドレイン拡散層と半導体層との境界部分上に設けられた絶縁パターンによって、このソース・ドレイン拡散層上に設けられた導電膜と、半導体層上に設けられた導電膜とが隔離されている。この構造によって、絶縁パターンによって隔離された半導体層上の導電膜と、ソース・ドレイン拡散層上の導電膜とにそれぞれ独立して電圧を印加できるので、ソース・ドレイン拡散層の電位に関係なく、チャネル領域となる半導体層の電位を調整することができる。
【００１７】
従って、従来の半導体装置と比べて、ボディコンタクト用の不純物拡散層を確保するために、ゲート電極部をチャネル領域以外の半導体層上まで延設する必要がない。これにより、ゲート電極部の寄生容量を低減することができる。
本発明に係る半導体装置の製造方法は、絶縁性の基体又は絶縁層上に設けられた半導体層上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極部を形成する工程と、このゲート電極部の両側にある所定領域の半導体層にソース・ドレイン拡散層を形成する工程と、このゲート電極部の両側であって、ソース・ドレイン拡散層と半導体層との境界部分上に絶縁パターンを形成する工程と、この絶縁パターン下から露出するソース・ドレイン拡散層上と半導体層上とにそれぞれ導電膜を形成する工程と、を有することを特徴とするものである。
【００１８】
本発明に係る半導体装置の製造方法によれば、従来方式と比べて、ボディコンタクト用の不純物拡散層を確保するために、ゲート電極部をチャネル領域以外の半導体層上まで延設しなくても済むので、ゲート電極部の寄生容量を低減することができる。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す平面図である。また、図２（Ａ）及び（Ｂ）は、図１に示す半導体装置１００のＸ１−Ｘ２及びＸ３−Ｘ４矢視断面図である。この半導体装置１００は、例えばＳＯＩ基板１にｎＭＯＳトランジスタ５０を有するＬＳＩである。
【００２０】
図２（Ａ）に示すように、この半導体装置１００は、半導体層１Ｃに素子分利用の段差部６が設けられて、素子形成領域としてのトランジスタ形成領域が画定されたＳＯＩ基板１と、このトランジスタ形成領域の半導体層１Ｃ上に設けられたゲート酸化膜４と、このゲート酸化膜４上に設けられたゲート電極部２と、このゲート電極部２の両側にある所定領域の半導体層１Ｃに設けられたソース・ドレイン拡散層を備えている。このソース・ドレイン拡散層は、ドレイン拡散層３Ａと、ソース拡散層３Ｂとから構成されている。
【００２１】
また、図１に示すように、この半導体装置１００は、ゲート電極部２の両側であって、ソース・ドレイン拡散層と半導体層１Ｃとの境界部分上に設けられた酸化膜パターン１０と、この酸化膜パターン１０下から露出するドレイン拡散層３Ａとソース拡散層３Ｂ上にそれぞれ設けられたシリサイド１５Ａ及び１５Ｂと、この酸化膜パターン１０下から露出する半導体層１Ｃ上に設けられたシリサイド１６と、ゲート電極部２上に設けられたシリサイド１７を備えている。これらのシリサイドは後述するように、サリサイドによって形成されたものである。このため、図２（Ｂ）に示すように、酸化膜パターン１０に覆われたソース・ドレイン拡散層の一部位や、ゲート電極部２の一部位等には、シリサイドが形成されていない。
【００２２】
さらに、図２（Ａ）に示すように、この半導体装置１００は、ｎＭＯＳトランジスタ５０上に設けられた層間絶縁膜４１と、この層間絶縁膜４１上にドレイン拡散層３Ａとソース拡散層３Ｂとをそれぞれ引き出す第１、第２のプラグ電極４３Ａ及び４３Ｂを備えている。また、この半導体装置１００は、図１において、酸化膜パターン１０下から露出する半導体層１Ｃを層間絶縁膜上に引き出す第３のプラグ電極（図示せず）と、ゲート電極部２を層間絶縁膜上に引き出す第４のプラグ電極（図示せず）と、図２（Ａ）に示すように、これら第１〜第４のプラグ電極と接続するように層間絶縁膜４１上に配設されたメタル配線４５等を備えている。
【００２３】
この半導体装置１００では、段差部６に層間絶縁膜４１が埋め込まれて、素子間が分離されている（メサ分離）。なお、図１では、説明の便宜上から層間絶縁膜４１と、プラグ電極４３Ａ及び４３Ｂと、メタル配線４５等の図示を省略している。
ＳＯＩ基板１は、図２（Ａ）に示すように、その下方から支持基板１Ａと、絶縁層（以下で、ＢＯＸ：ボックスという）１Ｂと、半導体層（以下で、ＢＯＤＹ：ボディという）１Ｃとからなる３層構造を有している。例えば、支持基板１Ａは単結晶のシリコン基板であり、ボックス１Ｂはシリコン酸化層であり、ボディ１Ｃは単結晶のシリコン層である。このボディ１Ｃに、ｎＭＯＳトランジスタ５０や、抵抗（図示せず）、キャパシタ（図示せず）等の素子が形成されている。
【００２４】
このＳＯＩ基板１は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎ  ｉｍｐｌａｎｔｅｄ  ｏｘｉｄｅ）又は、貼り合わせによって形成される。図２（Ａ）に示すように、トランジスタ形成領域のボディ１Ｃのうち、ドレイン拡散層３Ａとソース拡散層３Ｂ以外の部分は導電型がＰ型になっている。
ゲート酸化膜４は、図２（Ａ）に示すように、Ｎ型のドレイン拡散層３Ａとソース拡散層３Ｂとに挟まれたチャネル領域のボディ１Ｃ上に設けられている。このゲート酸化膜４は、ボディ１Ｃが熱酸化されて形成されたシリコン酸化膜であり、その厚みは例えば１００Å程度である。
【００２５】
ゲート電極部２は、ゲート酸化膜４を介してチャネル領域のボディ１Ｃ上に設けられている。図１に示すように、このゲート電極部２は、チャネル領域のボディ１Ｃ上からトランジスタ形成領域外のボックス１Ｂ上まで設けられている。このトランジスタ形成領域外のボックス１Ｂ上で、ゲート電極部２は第３のプラグ電極（図示せず）と接続するようになっている。
【００２６】
このゲート電極部２は、例えばシリコンからなるものである。また、このゲート電極部２の側壁にはシリコン酸化膜等からなるサイドウォール７が設けられている。さらに、このゲート電極部２の上面にはチタンシリサイド（ＴｉＳｉ２）等のシリサイド１７が設けられている。
ソース・ドレイン拡散層は、このゲート電極部２の両側にある所定領域の半導体層１Ｃに設けられている。上述したように、このソース・ドレイン拡散層は、ドレイン拡散層３Ａと、ソース拡散層３Ｂとから構成されている。これらのドレイン拡散層３Ａとソース拡散層３Ｂは、図２（Ａ）に示すように、例えばＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を有している。
【００２７】
即ち、ドレイン拡散層３Ａは、チャネル領域上のゲート電極部２の右側から段差部６に至る領域のボディ１Ｃに設けられており、その下側の部位はボックス１Ｂと接している。このドレイン拡散層３Ａは、ヒ素等のＮ型不純物が高濃度に導入されたＮ＋層３１Ａと、リン、又はヒ素等のＮ型不純物が低濃度に導入されたＮ−層３３Ａと、ボロン等のＰ型不純物が低濃度に導入されたＨａｌｏ層（ポケットイオン注入層）３５Ａとから構成されている。Ｈａｌｏ層３５Ａはパンチスルー対策に設けられた拡散層であり、Ｎ−層８Ａの外側まで拡がるように形成されている。
【００２８】
また、ソース拡散層３Ｂは、チャネル領域上のゲート電極部２の左側から段差部６に至る領域のボディ１Ｃに設けられており、その下側の部位はボックス１Ｂと接している。このソース拡散層３Ｂは、ヒ素等のＮ型不純物が高濃度に導入されたＮ＋層３１Ｂと、リン等のＮ型不純物が低濃度に導入されたＮ−層３３Ｂと、ボロン等のＰ型不純物が低濃度に導入されたＨａｌｏ層３５Ｂとから構成されている。
【００２９】
図３は、ソース・ドレイン拡散層とボディ１Ｃとの境界部分２３を示す平面図である。図３では、半導体装置１００からシリサイドと酸化膜パターンを取り除いた状態を示している。図３に示すように、ドレイン拡散層３Ａとソース拡散層３Ｂは、チャネル領域上にあるゲート電極部２の左右両側から段差部６に至る領域にそれぞれ設けられている。これらのドレイン拡散層３Ａとソース拡散層３Ｂのそれぞれ上下両側から段差部に至る領域のボディ１Ｃには、Ｎ型の不純物が導入されておらず、その導電型はＰ型（Ｐ−）になっている。
【００３０】
以下で、この領域のボディ１ＣをＰ−層２０という。このＰ−層２０はゲート電極部２下（チャネル領域）のボディ１Ｃと接続している。さらにこのＰ−層２０上には、シリサイドを介して第３のプラグ電極が設けられている。
図３に示すように、このＰ−層２０とＮ＋層３３Ａ及び３３Ｂとの境界部分２３は、ゲート電極部２の両側の側壁部直下から段差部６に向けて延びる境界線を中心にして、酸化膜パターンを形成できる程度の寸法幅を有するように画定されている。
【００３１】
図１に示すように、酸化膜パターン１０は、この境界部分２３（図３参照）上を覆うようにして、ゲート電極部２から左右のボックス１Ｂにかけて設けられている。この酸化膜パターン１０は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によって形成されたシリコン酸化膜がパターニングされたものであり、その厚みは例えば３０００Å程度である。
【００３２】
ところで、図１に示すように、この半導体装置１００では、ドレイン拡散層３Ａとソース拡散層３Ｂ上にはそれぞれシリサイド１５Ａ及び１５Ｂが設けられている。また、ゲート電極部２下のボディ１Ｃと接続するＰ−層２０上にはシリサイド１６が設けられている。そして、酸化膜パターン１０によって、これらのシリサイド１５Ａ及び１５Ｂと、シリサイド１６は電気的に隔離されている。
【００３３】
これにより、Ｐ−層２０と、ドレイン拡散層３Ａと、ソース拡散層３Ｂとにそれぞれ独立して電圧を印加できるので、ドレイン拡散層３Ａやソース拡散層３Ｂの電位に関係なく、チャネル領域の電位を調整することができる。
例えば、ｎＭＯＳトランジスタでは、半導体装置のソース拡散層と半導体装置の基板とが０Ｖに設定される場合が多い。この場合には、ソース拡散層３Ｂと、Ｐ−層２０とにそれぞれ０Ｖを印加し、ドレイン拡散層３Ａに所定のバイアス電圧を印加する。これにより、チャネル領域におけるキャリアの意図しない蓄積を防ぎ、トランジスタを安定して動作させる。
【００３４】
このように、本発明の実施形態に係る半導体装置１００によれば、従来例に係る半導体装置９０のように、ゲート電極部２をボディコンタクト用のＰ＋層まで延設しなくても、ソース・ドレイン拡散層の電位に関係なくチャネル領域の電位を調整することができる。従って、ゲート電極部の寸法長を短くすることができ、ゲート電極部の寄生容量を低減することができる。これにより、半導体装置の動作速度をさらに向上させることができる。
【００３５】
この実施形態では、ボックス１Ｂは本発明の絶縁層に対応し、ボディ１Ｃは本発明の半導体層に対応している。また、ゲート酸化膜４は本発明のゲート絶縁膜に対応し、酸化膜パターン１０は本発明の絶縁パターンに対応している。さらに、ドレイン拡散層３Ａとソース拡散層３Ｂは、本発明のソース・ドレイン拡散層に対応している。また、シリサイド１５Ａ及び１５Ｂと、シリサイド１６は本発明の導電膜に対応している。
【００３６】
次に、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図４（Ａ）〜図７（Ｂ）は半導体装置１００の製造方法を示す工程図である。ここでは、図２（Ａ）に示した半導体装置１００を、図４（Ａ）〜図７（Ｂ）の工程図に沿って製造する場合を想定する。従って、図４（Ａ）〜図７（Ｂ）において、図２（Ａ）と対応する部分には同一符号を付す。
【００３７】
まず始めに、図４（Ａ）に示すように、ボックス１Ｂ上にボディ１Ｃを備えたＳＯＩ基板１を用意する。上述したように、ボックス１Ｂは例えばシリコン酸化層であり、ボディ１Ｃは例えば単結晶のシリコン層である。次に、このボディ１Ｃにボロン等のＰ型不純物を注入し熱拡散して、このボディ１Ｃの導電型をＰ型にしておく。
【００３８】
次に、図４（Ｂ）に示すように、このボディ（Ｐ−）１Ｃ上に、段差部６を形成する領域上を開口するような第１のレジストパターン５１を形成する。このレジストパターン５１の形成は、例えばフォトリソグラフィにより行う。そして、このレジストパターン５１をマスクにして、ボディ１ＣにＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）等のドライエッチングを施し、段差部６を形成する。この段差部６によって、ＳＯＩ基板１上にトランジスタ形成領域が画定される。この段差部６を形成した後に、レジストパターン５１をアッシングして除去する。
【００３９】
次に、図４（Ｃ）に示すように、段差部６を形成したＳＯＩ基板１を熱酸化して、ボディ１Ｃ上にゲート酸化膜４を形成する。そして、このゲート酸化膜４が形成されたＳＯＩ基板１上にゲート電極部用のポリシリコン膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤにより行う。次に、このポリシリコン膜をフォトリソグラフィ及びドライエッチングによりパターニングして、図５（Ａ）に示すようにゲート電極部２を形成する。次に、このゲート電極部２と、このゲート電極部の両側にある所定領域のボディ１Ｃ上を開口する第２のレジストパターン５３をＳＯＩ基板１上に形成する。
【００４０】
図８はレジストパターン５３の形状例を示す平面図である。図８に示すように、このレジストパターン５３によって、ソース・ドレイン拡散層を形成する領域（以下で、ソース・ドレイン形成領域という）を開口すると共に、その他のボディ１Ｃ上を覆う。そして、上述したＮ−層３３Ａ及び３３Ｂを形成するために、図５（Ｂ）に示すように、このレジストパターン５３とゲート電極部２の両方をマスクにして、ボディ１Ｃにリン、又はヒ素等のＮ型不純物をイオン注入する。例えば、この工程におけるヒ素等の注入エネルギは１０〜２０Ｋｅｖ程度であり、ドーズ量は１ｅ１３〜１ｅ１５／ｃｍ２程度である。
【００４１】
また、このＮ型不純物のイオン注入工程と前後して、上述したＨａｌｏ層３５Ａ及び３５Ｂを形成するためのイオン注入を行う。即ち、図５（Ｂ）に示すように、レジストパターン５３とゲート電極部２の両方をマスクにして、ボディ１Ｃにボロン等のＰ型不純物をイオン注入する。この工程におけるボロン等の注入エネルギは例えば１０〜５０Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１３／ｃｍ２程度である。また、ＳＯＩ基板１に対するボロンイオンの注入角度は、例えば３０゜程度である。これら一連のイオン注入工程が終了した後に、レジストパターン５３をアッシングして除去する。
【００４２】
次に、このＳＯＩ基板１を窒素（Ｎ２）等の不活性ガス雰囲気中で熱処理（アニール）して、ボディ１Ｃに注入されたリンイオンやボロンイオンを活性化しながら拡散させる。このようにして、図５（Ｃ）に示すように、ゲート電極部２の両側から段差部６に至る領域にあるボディ１Ｃの上方の部位に、Ｎ−層３３Ａ及び３３Ｂと、Ｈａｌｏ層３５Ａ及び３５Ｂとをそれぞれ形成する。次に、ＣＶＤによりこのＳＯＩ基板１上にシリコン酸化膜を形成し、このシリコン酸化膜をエッチバックして、ゲート電極部２の側壁にサイドウォール７を形成する。次に、このゲート電極部２と、このゲート電極部２の両側のＮ−層３３Ａ及びＮ−層３３Ｂ上を開口する第３のレジストパターンをＳＯＩ基板１上に形成する。
【００４３】
図９は第３のレジストパターン５５の形状例を示す平面図である。図９に示すように、このレジストパターン５５によって、ソース・ドレイン形成領域を開口すると共に、その他のボディ上を覆う。次に、上述したＮ−層３１Ａ及び３１Ｂを形成するために、図６（Ａ）に示すように、このレジストパターン５５と、サイドウォール７が形成されたゲート電極部２の両方をマスクにして、ボディ１Ｃにヒ素等のＮ型不純物をイオン注入する。この工程におけるヒ素イオンの注入エネルギは例えば５０〜７０Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１５／ｃｍ２程度である。このイオン注入後に、レジストパターン５５をアッシングして除去する。
【００４４】
その後、このＳＯＩ基板１を窒素（Ｎ２）等の不活性ガス雰囲気中で熱処理（アニール）して、ＳＯＩ基板１に注入されたヒ素イオンを活性化しながら拡散させる。このようにして、図６（Ｂ）に示すように、ゲート電極部２の右側から段差部６に至る領域のボディ１ＣにＮ＋層３１Ａを形成し、かつゲート電極部２の左側から段差部６に至る領域のボディ１ＣにＮ＋層３１Ｂを形成する。
【００４５】
このように、半導体装置１００の製造工程では、レジストパターン５３（図８参照）とレジストパターン５５（図９参照）をマスクにしたＮ型不純物のイオン注入によって、ｎＭＯＳトランジスタ５０のチャネル幅を決定している。
次に、このＮ＋層３１Ａ及び３１Ｂを形成したＳＯＩ基板１の全面上にシリコン酸化膜９を形成する。このシリコン酸化膜９の膜厚は、例えば３０００Å程度である。このシリコン酸化膜９の形成は、例えばＣＶＤにより行う。そして、このシリコン酸化膜９をフォトリソグラフィとドライエッチングとによってパターニングして、上述した境界部分２３（図３参照）上に図７（Ａ）に示す酸化膜パターン１０を形成する。
【００４６】
次に、酸化膜パターン１０下から露出したドレイン拡散層３Ａ上と、ソース拡散層３Ｂ上と、ゲート電極部２上と、Ｐ−層上に、ＴｉＳｉ２等のシリサイドを形成する。このシリサイドの形成は、例えばサリサイドによって形成する。即ち、酸化膜パターン１０を形成したＳＯＩ基板１上にチタンを数１０ｎｍ堆積する。このチタンの堆積は、スパッタリングにより行う。次に、このチタンが堆積されたＳＯＩ基板１を５００〜７００℃の温度範囲でアニールして、チタンとシリコンを反応させる。この反応によりチタンシリサイド（ＴｉＳｉ２）１５が形成される。その後、このチタンシリサイド１５が形成されたＳＯＩ基板をウエットエッチングして、未反応なチタンを除去する。
【００４７】
これにより、酸化膜パターン１０下から露出したドレイン拡散層３Ａとソース拡散層３Ｂ上にそれぞれシリサイド１５Ａ及び１５Ｂを自己整合的に形成する。また、酸化膜パターン１０下から露出したＰ−層上にシリサイド１６（図１参照）を、ゲート電極部２上にシリサイド１７をそれぞれ自己整合的に形成する。この後は、周知の半導体プロセス技術を用いて、上述した層間絶縁膜やプラグ電極、メタル配線等を順次形成していく。これにより、図２（Ａ）に示した半導体装置１００を完成させる。
【００４８】
このように、本発明の実施形態に係る半導体装置１００の製造方法によれば、従来方式の半導体装置９０と比べて、ゲート電極部２を平面視でＴ字状に形成しなくても、ソース・ドレイン拡散層の電位を調整するための（ボディコンタクト用の）Ｐ−層５を形成することができる。従って、ゲート電極部の寸法長さを短くすることができ、ゲート電極部の寄生容量を低減することができる。
【００４９】
なお、この実施形態では、本発明の導電膜にシリサイドを用いる場合について説明したが、本発明の導電膜はシリサイドに限られることはない。例えば、本発明の導電膜は、ソース・ドレイン拡散層やゲート電極部２、Ｐ−層５の表層部分にリン等のＮ型不純物を高濃度に導入して形成する低抵抗なＮ＋＋層でも良い。これらの場合でも、酸化膜パターン１０によってソース・ドレイン拡散層上のＮ＋＋層と、Ｐ−層５上のＮ＋＋層とが分離される。従って、ゲート電極部２をＴ字状に形成することなく、ソース・ドレイン拡散層の電位から独立したボディコンタクト用のＰ−層５を形成することができる。
【００５０】
また、この実施形態では、図１に示すように、ソース・ドレイン拡散層の上下両側のボディ１ＣにＰ−層２０をそれぞれ形成する場合について説明したが、このＰ−層の形成領域はソース・ドレイン拡散層の上下両側に限られることはない。例えば、図１０に示すように、ソース・ドレイン拡散層の上側にだけＰ−層２０を設けても良い。この場合には、図１に示した半導体装置１００よりも、トランジスタ形成領域を小さくすることができる。
【００５１】
さらに、この実施形態では、半導体装置の一例として、ｎＭＯＳトランジスタ５０を備えた半導体装置１００について説明したが、本発明はｎＭＯＳトランジスタに限られることはなく、ｐＭＯＳトランジスタでも良い。この場合には、本発明のソース・ドレイン拡散層をＰ型に形成することで、上述した半導体装置１００と同様の作用効果を得ることができる。
【図面の簡単な説明】
【図１】実施形態に係る半導体装置１００の構成例を示す平面図。
【図２】図１に示す半導体装置１００の矢視断面図。
【図３】半導体装置１００における境界部分２３を示す平面図。
【図４】半導体装置１００の製造方法（その１）を示す工程図。
【図５】半導体装置１００の製造方法（その２）を示す工程図。
【図６】半導体装置１００の製造方法（その３）を示す工程図。
【図７】半導体装置１００の製造方法（その４）を示す工程図。
【図８】レジストパターン５３の形状例を示す平面図。
【図９】レジストパターン５５の形状例を示す平面図。
【図１０】半導体装置１００の変形例。
【図１１】従来例に係る半導体装置９０の構成例を示す平面図。
【図１２】図１１に示す半導体装置９０の矢視断面図。
【符号の説明】
１  ＳＯＩ基板、１Ａ  支持基板、１Ｂ  ボックス、１Ｃ  ボディ、２  ゲート電極部、３Ａ  ドレイン拡散層、３Ｂ  ソース拡散層、４  ゲート酸化膜、６段差部、７  サイドウォール、１５Ａ、１５Ｂ、１６、１７  シリサイド、２０  Ｐ−層、２３  境界部分、３１Ａ、３１Ｂ  Ｎ＋層、３３Ａ、３３Ｂ  Ｎ−層、３５Ａ、３５Ｂ  Ｈａｌｏ層、４１  層間絶縁膜、４３  プラグ電極、４５メタル配線、５０  ｎＭＯＳトランジスタ、５１、５３、５５  レジストパターン、１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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