(57)【要約】【課題】安価に製造することが可能な小型で高性能の不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１Ａは、シリコン基板１０１と、ビット線１６０と、ワード線１７０と、メモリセルとを備える。ビット線１６０は、シリコン基板１０１の主表面よりも上方に位置し、ワード線１７０は、ビット線１６０と交差するように設けらる。メモリセルは、ビット線１６０とワード線１７０とが交差する領域に位置し、一方端がビット線１６０に電気的に接続され、かつ他方端がワード線１７０に電気的に接続される。メモリセルは、電気的に直列に接続されたＴＭＲ素子１９０およびセル選択ダイオード１８０を含む。セル選択ダイオード１８０は、溶融再結晶化法により再結晶化されたｎ型シリコン層１８１とｐ型シリコン層１８２とを含み、このｎ型シリコン層１８１とｐ型シリコン層の界面においてｐｎ接合を有する。【選択図】        図３
2004193282.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上方に位置する第１導電線と、
前記第１導電線と交差するように設けられた第２導電線と、
前記第１導電線と前記第２導電線とが交差する領域またはその近傍に位置し、一方端が前記第１導電線に電気的に接続され、かつ他方端が前記第２導電線に電気的に接続されたメモリセルとを備え、
前記メモリセルは、電気的に直列に接続された記憶素子およびセル選択ダイオードを含み、
前記セル選択ダイオードは、溶融再結晶化法により再結晶化された半導体層を有し、この半導体層の内部にｐｎ接合を有している、不揮発性半導体記憶装置。
【請求項２】
前記再結晶化された半導体層は、１００ｎｍよりも大きい粒径の結晶粒を有している、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１導電線は、前記半導体基板を上方から見て、略平行にｎ本（ｎは２以上の整数）配置されており、
前記第２導電線は、前記半導体基板を上方から見て、略平行にｋ本（ｋは２以上の整数）配置されており、
これらｎ本の第１導電線とｋ本の第２導電線とが交差するｎ×ｋ個の交差領域またはその近傍に、前記メモリセルが各々配置されている、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
トランジスタによって構成される回路部をさらに備え、
前記半導体基板の主表面上方に、前記回路部と前記メモリセルとが積層配置されている、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板の主表面上方に、前記メモリセルが積層配置されている、請求項３または４に記載の不揮発性半導体記憶装置。
【請求項６】
主表面を有する半導体基板と、
前記半導体基板の主表面上方に位置する第１導電線と、
前記第１導電線と交差するように設けられた第２導電線と、
前記第１導電線と前記第２導電線とが交差する領域またはその近傍に位置し、一方端が前記第１導電線に電気的に接続され、かつ他方端が前記第２導電線に電気的に接続されたメモリセルとを備え、
前記メモリセルは、電気的に直列に接続された記憶素子およびセル選択ダイオードを含み、
前記セル選択ダイオードは、エピタキシャル成長法により前記半導体基板の主表面上に選択的に成長させた第１半導体層を有し、この第１半導体層の内部またはこの第１半導体層と前記半導体基板との界面にｐｎ接合を有している、不揮発性半導体記憶装置。
【請求項７】
前記第１導電線は、前記半導体基板を上方から見て、略平行にｎ本（ｎは２以上の整数）配置されており、
前記第２導電線は、前記半導体基板を上方から見て、略平行にｋ本（ｋは２以上の整数）配置されており、
これらｎ本の第１導電線とｋ本の第２導電線とが交差するｎ×ｋ個の交差領域またはその近傍に、前記メモリセルが各々配置されている、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記ｋ本の第２導電線の各々と、接地電位との間に電気的に接続されたｋ個のライン選択ダイオードを備え、
前記ライン選択ダイオードの各々は、エピタキシャル成長法により前記半導体基板の主表面上に選択的に成長させた第２半導体層を有し、この第２半導体層の内部またはこの第２半導体層と前記半導体基板との界面にｐｎ接合を有している、請求項７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セル選択素子としてダイオードを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｓｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に代わる次世代の半導体記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目を浴びている。このＭＲＡＭは、理論上はＳＲＡＭ並みの高速動作とＤＲＡＭ並みの集積度とが同時に実現可能であり、低消費電力で無制限にデータの書き換えができる不揮発性の半導体記憶装置として脚光を浴びている。
【０００３】
ＭＲＡＭでは、データを記憶する記憶素子としてＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子を使用することが検討されている。このＴＭＲ素子は、２つの強磁性体層とその間に挟まれた薄いトンネル絶縁体層からなるＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）と、一方の強磁性体層と接する反強磁性体層とを含んでいる。
【０００４】
反強磁性体層に接している方の強磁性体層は、反強磁性体層との間で交換接合が支配的になっており、その磁気モーメントが固定されている。この強磁性体層を固定層という。一方、反強磁性体層に接していない方の強磁性体層は、外部から磁場を与えることによってその磁化方向を容易に変更することができる。この性質を利用してメモリセルへのデータの書き換えが行なわれる。外部磁場によって磁化方向が反転するこの強磁性体層のことをフリー層という。
【０００５】
上記構造のＴＭＲ素子においては、固定層の磁化方向に対してフリー層の磁化方向を平行／反平行に制御することにより、トンネル磁気抵抗効果によって抵抗値が変動する。ＭＲＡＭにおいては、このトンネル磁気抵抗効果を利用してデータの読み出しが行なわれる。
【０００６】
一般に、ＴＭＲ素子を用いた不揮発性半導体記憶装置においては、メモリセルは行列状に配置される。この行列状にメモリセルが配置された不揮発性半導体記憶装置に関する文献として、米国特許第５６４０３４３号（特許文献１）がある。この特許文献１に開示の不揮発性半導体記憶装置にあっては、行列状に配置されたメモリセルに対応して、各列に第１導電線としてのビット線が、各行に第２導電線としてのワード線が配置される。ビット線とワード線との交差領域には、直列に接続されたＴＭＲ素子およびダイオードからなるメモリセルが配置される。ここで、ＴＭＲ素子に直列に接続されるダイオードは、メモリセルへのアクセス素子として機能するセル選択ダイオードである。
【０００７】
上記構成の不揮発性半導体記憶装置にあっては、互いに交差する複数のワード線およびビット線のうち、選択的に選んだビット線とワード線に電流を流すことによって生じる２方向の磁場の合成磁場を用いることにより、フリー層の磁化方向の書き換えが行なわれる。
【０００８】
一方、データの読み出し時においては、選択されたメモリセルに対応するワード線は、低電圧（たとえば接地電圧ＶＳＳ）状態に設定される。このとき、ビット線を高電圧（たとえば電源電圧ＶＣＣ）状態にプリチャージしておくことにより、ダイオードを導通させることが可能になり、選択したＭＴＪにセンス電流を流すことが可能になる。これにより、データの読み出しが可能になる。なお、非選択のメモリセルにおいては、ワード線を高電圧状態に設定することにより、対応するダイオードは非導通状態に維持されるため、非選択のＭＴＪにセンス電流は流れない。
【０００９】
上述の如く、メモリセルが１つのＴＭＲ素子と１つのセル選択ダイオードとからなるいわゆる１ＭＴＪ＋１ダイオード型の不揮発性半導体記憶装置は、セル選択素子としてトランジスタを用いるいわゆる１ＭＴＪ＋１トランジスタ型の不揮発性半導体記憶装置よりもメモリセルアレイの面積を低面積化することが可能であり、集積度の飛躍的な向上が見込まれる。このため、１ＭＴＪ＋１ダイオード型の不揮発性半導体記憶装置の開発が鋭意行なわれている。
【００１０】
この１ＭＴＪ＋１ダイオード型の不揮発性半導体記憶装置を実際に半導体基板上に形成する場合には、構造的な制約やプロセス的な制約により、その設計自由度はあまり高いものではない。その中で、以下に示すいくつかの構造が提案されている。
【００１１】
第１の構造は、シリコン基板上に金属材料からなるワード線を形成し、このワード線上にｎ型シリコン層とｐ型シリコン層とを順次堆積し、その上にＴＭＲ素子を形成し、さらにその上に金属材料からなるビット線を堆積した構造である（たとえば、特許文献１、図１Ｃ参照）。この構造では、ｎ型シリコン層とｐ型シリコン層とによってセル選択ダイオードが構成され、これらの界面においてｐｎ接合が形成されている。なお、ｎ型シリコン層およびｐ型シリコン層としては、多結晶シリコン層や非晶質シリコン層が用いられる。
【００１２】
第２の構造は、ｐ型シリコン基板の主表面にｐ型拡散領域とｎ型拡散領域とを形成し、ｐ型拡散領域上にＴＭＲ素子を形成し、さらにその上に金属材料からなるビット線を堆積した構造である（たとえば、特許文献１、図１０Ａ〜図１０Ｃ参照）。この構造では、ｎ型拡散領域にてワード線を構成するとともに、ｐ型拡散領域とｎ型拡散領域とによってセル選択ダイオードを構成し、これらの界面においてｐｎ接合が形成されている。
【００１３】
第３の構造は、シリコン基板上に金属材料からなるワード線を形成し、このワード線上にＴＭＲ素子を形成し、その上にリン（Ｐ）をドープしたｎ型シリコン層を形成し、その上にアルミニウム層を堆積し、さらにその上にビット線を形成した構造である（たとえば、特許文献２、図８参照）。この構造では、リンをドープしたｎ型シリコン層とアルミニウム層とによってショットキーダイオードが構成される。なお、リンをドープしたｎ型シリコン層としては、多結晶シリコン層や非晶質シリコン層が用いられる。
【００１４】
以上においては、メモリセルに適用される記憶素子として磁気抵抗効果素子が採用されたＭＲＡＭについて説明を行なったが、他の不揮発性半導体記憶装置として、容量性記憶素子をメモリセルに適用した不揮発性半導体記憶装置が知られている（たとえば、特許文献３参照、図４参照）。この特許文献３に記載の不揮発性半導体記憶装置は、記憶素子として容量性記憶素子の一種であるアンチヒューズを用いたものであり、このアンチヒューズに直列に接続したダイオードをセル選択素子として利用したものである。
【００１５】
【特許文献１】
米国特許第５６４０３４３号明細書
【００１６】
【特許文献２】
特開２０００−１９６０３０号公報
【００１７】
【特許文献３】
特開平７−１７６７７２号公報
【００１８】
【発明が解決しようとする課題】
上述の不揮発性半導体記憶装置においては、セル選択素子として採用するダイオードの電気特性が非常に重要となる。たとえば、ＭＲＡＭにおいては、読み出し時の読み出し電流の値は、ワード線とビット線の間に生じる電位差と、セル選択ダイオードおよびＴＭＲ素子の抵抗値との関係によって決定される。したがって、ダイオードの内部抵抗にばらつきが生じると、ＴＭＲ素子に記憶された情報を正しく読み出すことができなくなる。また、個々のダイオードの逆方向特性も重要であり、リーク電流にばらつきが生じることにより誤動作が生じることも考えられる。すなわち、セル選択素子としてダイオードを採用した不揮発性半導体記憶装置を実現するためには、良好な電気特性を有するセル選択ダイオードを歩留まりよく製作することが必要不可欠である。
【００１９】
しかしながら、上述の第１の構造の不揮発性半導体記憶装置にあっては、セル選択ダイオードを構成する半導体層として多結晶シリコン層または非晶質シリコン層を用いているため、セル選択ダイオードの電気特性に大きなばらつきが生じる。この電気特性のばらつきは、主にこれらの層中に存在する多数の粒界（グレイン）によるものであり、これではセル選択ダイオードとしての機能を十分に発揮することができない。このため、第１の構造では、高性能の不揮発性半導体記憶装置を実現することが非常に困難である。
【００２０】
また、上述の第２の構造の不揮発性半導体記憶装置にあっては、セル選択ダイオードを構成する半導体層として単結晶シリコン層である半導体基板に形成した拡散領域を用いているため、その電気特性は非常に良好なものとなる。しかしながら、ワード線を拡散領域にて構成しているため、十分な量の電流を流すことが困難であり、Ｓ／Ｎ比を大きく確保することが困難となる。このため、第２の構造では、高性能の不揮発性半導体記憶装置を実現することが非常に困難である。
【００２１】
また、上述の第３の構造の不揮発性半導体記憶装置にあっては、セル選択ダイオードをショットキーダイオードにて構成しているため、ｐｎ接合ダイオードに比べ比較的電気特性に優れたセル選択ダイオードとすることが可能になる。しかしながら、セル選択ダイオードが多結晶シリコン層を含んでいるため、やはり電気特性に大きなばらつきが生じる。このため、第３の構造では、高性能の不揮発性半導体記憶装置を歩留まりよく製作することは非常に困難である。
【００２２】
したがって、メモリセルアレイの低面積化と良好な特性を有する不揮発性半導体記憶装置を高い歩留まりにて製造することは非常に困難であり、これら条件をすべて充足する技術の開発が望まれていた。
【００２３】
そこで、本発明は、上記問題点を解決すべくなされたものであり、安価に製造することが可能な小型で高性能の不揮発性半導体記憶装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の局面に基づく不揮発性半導体記憶装置は、半導体基板と、第１導電線と、第２導電線と、メモリセルとを備えている。半導体基板は、主表面を有しており、第１導電線は、この半導体基板の主表面よりも上方に位置する。第２導電線は、第１導電線と交差するように設けらる。メモリセルは、第１導電線と第２導電線とが交差する領域またはその近傍に位置し、一方端が第１導電線に電気的に接続され、かつ他方端が第２導電線に電気的に接続される。このメモリセルは、電気的に直列に接続された記憶素子およびセル選択ダイオードを含んでいる。このうち、セル選択ダイオードは、溶融再結晶化法により再結晶化された半導体層を含んでおり、この半導体層の内部にｐｎ接合を有している。
【００２５】
本発明の第２の局面に基づく不揮発性半導体記憶装置は、半導体基板と、第１導電線と、第２導電線と、メモリセルとを備えている。半導体基板は、主表面を有しており、第１導電線は、この半導体基板の主表面よりも上方に位置する。第２導電線は、第１導電線と交差するように設けらる。メモリセルは、第１導電線と第２導電線とが交差する領域またはその近傍に位置し、一方端が第１導電線に電気的に接続され、かつ他方端が第２導電線に電気的に接続される。このメモリセルは、電気的に直列に接続された記憶素子およびセル選択ダイオードを含んでいる。このうち、セル選択ダイオードは、エピタキシャル成長法により半導体基板の主表面上に選択的に成長させた第１半導体層を含んでおり、この第１半導体層の内部またはこの第１半導体層と半導体基板との界面にｐｎ接合を有している。
【００２６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中同一符号は同一または相当部分を示す。
【００２７】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性半導体記憶装置１の主要部を説明する回路図である。
【００２８】
図１を参照して、不揮発性半導体記憶装置１は、メモリアレイ２と、ＷＬドライバ４および６と、ＢＬドライバ８と、センスアンプ回路＆ＢＬドライバ１０とを含む。
【００２９】
メモリセルアレイ２は、ビット線ＢＬ１〜ＢＬｎと、ビット線ＢＬ１〜ＢＬｎに交差して設けられるワード線ＷＬ１〜ＷＬｋと、ビット線ＢＬ１〜ＢＬｎとワード線ＷＬ１〜ＷＬｋとのｎ×ｋ個の交差領域に各々設けられるメモリセルを含む。
【００３０】
メモリセルは、対応するビット線と対応するワード線との間に直列に接続されるＴＭＲ素子と、ビット線からワード線に向かう方向が順方向となるように接続されるダイオードとを含む。
【００３１】
図１において、メモリセルの構成について、代表としてビット線ＢＬ１とワード線ＷＬ３との間に直列に接続されるメモリセル１２に符号を付して説明する。
メモリセル１２は、ビット線ＢＬ１とワード線ＷＬ３との間に直列に接続されるＴＭＲ素子１４と、ダイオード１６とを含む。ダイオード１６は、ビット線ＢＬ１からワード線ＷＬ３に向かう方向が順方向になるように接続されている。
【００３２】
セル選択素子としてダイオード１６を使用することにより、セル選択素子にトランジスタを用いる場合と比べてメモリセル面積を大幅に削減できる。また、ダイオード１６として後に説明するような安定したｐｎ接合を有する素子を用いるので、メモリセルに流れる電流を安定化させることができる。
【００３３】
ＷＬドライバ６は、ワード線ＷＬ１〜ＷＬｋにそれぞれ対応するｎチャネルＭＯＳトランジスタ２１〜２ｋを含む。ｎチャネルＭＯＳトランジスタ２１〜２ｋは、ゲートにそれぞれ制御信号Ｓ１〜Ｓｋを受ける。
【００３４】
次にメモリセル１２へのデータの書込について説明する。メモリセル１２にデータ書込を行なう場合には、ＷＬドライバ４はワード線ＷＬ３を活性化しそれ以外のワード線を接地電位に非活性化する。ＷＬドライバ６では制御信号Ｓ３が活性化され、制御信号Ｓ１，Ｓ２，Ｓ４〜Ｓｋは非活性化される。これによりワード線ＷＬ３には電流ｉ３が流れる。この電流ｉ３は、ＴＭＲ素子１４の磁化困難軸方向の磁界を発生させる。
【００３５】
同時にＢＬドライバ８とセンスアンプ回路＆ＢＬドライバ１０とによってビット線ＢＬ１に書込電流ｉ１またはｉ２が流れる。センスアンプ回路＆ＢＬドライバ１０は、書込時においてはＢＬドライバとして動作する。ビット線ＢＬ１に書込電流ｉ１、書込電流ｉ２のいずれが流れるかは書込むデータに応じて変化する。ビット線ＢＬ１に流れる書込電流は、ＴＭＲ素子１４の磁化容易軸方向の磁界を発生させる。ビット線ＢＬ１に流れる電流の向きによってＴＭＲ素子の抵抗値が変化する。この抵抗値の変化によってメモリセル１２は不揮発的にデータを保持する。
【００３６】
次にメモリセル１２からのデータの読出について説明する。
データ読出時においては、ＷＬドライバ４はワード線ＷＬ３とは非接続状態となり、またＢＬドライバ８はＢＬ１とは非接続状態となる。そして、センスアンプ回路＆ＢＬドライバ１０は、センスアンプとして動作し、ビット線ＢＬ１に対して読出電流ｉ４を流し込むように所定の電位をビット線ＢＬ１に印加する。読出電流ｉ４は、メモリセル１２を経由してワード線ＷＬ３に流れ込み、さらにｎチャネルＭＯＳトランジスタ２３を経由して接地ノードに流れ込む。この読出電流ｉ４の大きさをセンスアンプ回路＆ＢＬドライバ１０で参照値と比較判定することによりメモリセルの保持データの読出が行なわれる。
【００３７】
このときビット線ＢＬ１に接続される他のメモリセルに電流が流れないようにＷＬドライバ４はワード線ＷＬ３を除く他のワード線をビット線ＢＬ１の電位と同電位かもしくはそれより高い電位に設定する。そして制御信号Ｓ１，Ｓ２，Ｓ４〜Ｓｋは非活性化されワード線ＷＬ３を除く他のワード線から接地ノードに向けて電流が流れないように制御される。
【００３８】
次に、上記回路構成の不揮発性半導体記憶装置を、実際に半導体基板上に形成する場合の構造について説明する。
【００３９】
図２は、本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルアレイの模式上面図である。なお、図２においては、ワード線、ビット線およびメモリセルのみを図示し、その他の部分の図示は省略している。
【００４０】
図２に示すように、本実施の形態における不揮発性半導体記憶装置１Ａのメモリセルアレイ２においては、行列状に配置されたｎ×ｋ個のメモリセル１２に対応して、各行に第１導電線としてのビット線ＢＬ１〜ＢＬｎが略平行にｎ本配置されており、各列に第２導電線としてのワード線ＷＬ１〜ＷＬｋが略平行にｋ本配置されている。すなわち、各ビット線と各ワード線との各々の交差領域またはその近傍にメモリセル１２が配置されることになる。
【００４１】
次に、図３および図４を参照して、本実施の形態における不揮発性半導体記憶装置１Ａの構造について詳細に説明する。図３は、本実施の形態における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図であり、図２中におけるＩＩＩ−ＩＩＩ線に沿って切断した場合の図である。また、図４は、本実施の形態における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図であり、図２におけるＩＶ−ＩＶ線に沿って切断した場合の図である。
【００４２】
まず、図３および図４に示すように、本実施の形態における不揮発性半導体記憶装置１Ａは、メモリセルアレイ部と、ＢＬドライバ部と、ＷＬドライバ部とを備えている。なお、ＢＬドライバ部は、図１におけるＢＬドライバ８が形成される領域に相当する部分であり、ＷＬドライバ部は、図１におけるＷＬドライバ６が形成される領域に相当する部分である。
【００４３】
メモリセルアレイ部には、磁気抵抗効果素子としてのＴＭＲ素子１９０とセル選択素子としてのセル選択ダイオード１８０とを含むメモリセルが複数形成されている。ＴＭＲ素子１９０は、図１に示す回路における符号１４に相当する素子であり、セル選択ダイオード１８０は、図１に示す回路における符号１６に相当する素子である。
【００４４】
また、ＢＬドライバ部には、メモリセルの制御を行なうための２つの電界効果トランジスタが形成されている。この２つの電界効果トランジスタは、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタである。
【００４５】
また、ＷＬドライバ部には、メモリセルの制御を行なうための電界効果トランジスタが形成されている。この電界効果トランジスタは、ｎチャネルＭＯＳトランジスタである。
【００４６】
以下、本実施の形態における不揮発性半導体記憶装置１Ａの構造について具体的に説明する。
【００４７】
図３に示すように、ＢＬドライバ部のｐチャネルＭＯＳトランジスタが形成される領域においては、半導体基板としてのｐ型シリコン基板１０１の主表面にｐチャネルＭＯＳトランジスタのソース／ドレイン領域１０２ａ，１０２ｂが形成されている。ソース／ドレイン領域１０２ａ，１０２ｂは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域１０２ａ，１０２ｂ間のチャネル領域上には、ゲート絶縁膜１０３ａを介してゲート電極１０４ａが形成されている。このゲート電極１０４ａは、その上面および側面がサイドウォール絶縁膜１０５ａによって覆われている。
【００４８】
ＢＬドライバ部のｎチャネルＭＯＳトランジスタが形成される領域においては、シリコン基板１０１にｎ型ウェル領域１０２ｋが形成されている。このｎ型ウェル領域１０２ｋが形成されたシリコン基板１０１の主表面には、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域１０２ｃ，１０２ｄが形成されている。ソース／ドレイン領域１０２ｃ，１０２ｄは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域１０２ｃ，１０２ｄ間のチャネル領域上には、ゲート絶縁膜１０３ｂを介してゲート電極１０４ｂが形成されている。このゲート電極１０４ｂは、その上面および側面がサイドウォール絶縁膜１０５ｂによって覆われている。なお、以上において説明したＢＬドライバを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタは、シリコン基板１０１の主表面に形成された素子分離膜１０６により分離されている。
【００４９】
これらｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ上には、第１の層間絶縁膜１１０が形成されている。第１の層間絶縁膜１１０においては、ソース／ドレイン領域１０２ａ〜１０２ｄ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜１１０中に接続コンタクト１１２ａ〜１１２ｄが形成されている。なお、接続コンタクト１１２ｂと接続コンタクト１１２ｃとは第１の層間絶縁膜１１０上において接続されている。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのドレインとｎチャネルＭＯＳトランジスタのソースとは電気的に接続されている。また、接続コンタクト１１２ｄには接地電圧（ＶＳＳ）が与えられる。これにより、ＢＬドライバを構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。
【００５０】
第１の層間絶縁膜１１０上には、第２の層間絶縁膜１２０が形成されている。
第２の層間絶縁膜１２０においては、第１の層間絶縁膜１１０中に形成された接続コンタクト１１２ａ上に位置する領域に、コンタクトホールが形成されている。また、接続コンタクト１１２ｂ，１１２ｃの接続部上には、１つのコンタクトホールが形成されている。これら２つのコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜１２０中に接続コンタクト１２２ａ，１２２ｂが形成されている。なお、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのソースは、電源に接続される。これにより、接続コンタクト１２２ａには、電源電圧（ＶＣＣ）が与えられることになる。
【００５１】
第２の層間絶縁膜１２０上には、パッシベーション膜１３０が形成されている。第２の層間絶縁膜１２０とパッシベーション膜１３０との間にはビット線１６０が形成されており、このビット線１６０は、第２の層間絶縁膜１２０中に形成された接続コンタクト１２２ｂに接続されている。このビット線１６０は、図１および図２に示すビット線ＢＬ１〜ＢＬｎのうちの任意の１本に相当する。なお、ビット線１６０は、後述するメモリセルアレイ部において、メモリセルに電気的に接続されている。
【００５２】
図４に示すように、ＷＬドライバ部においては、シリコン基板１０１にｎ型ウェル領域１０２ｋが形成されている。シリコン基板１０１の主表面には、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域１０２ｅ，１０２ｆが形成されている。ソース／ドレイン領域１０２ｅ，１０２ｆは、チャネル領域を介して対向するように配置されている。ソースドレイン領域１０２ｅ，１０２ｆ間のチャネル領域上には、ゲート絶縁膜１０３ｃを介してゲート電極１０４ｃが形成されている。このゲート電極１０４ｃは、その上面および側面がサイドウォール絶縁膜１０５ｃによって覆われている。
【００５３】
このｎチャネルＭＯＳトランジスタ上には、第１の層間絶縁膜１１０が形成されている。第１の層間絶縁膜１１０においては、ソース／ドレイン領域１０２ｅ，１０２ｆ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されてることにより、第１の層間絶縁膜１１０中に接続コンタクト１１２ｅ，１１２ｆが形成されている。なお、接続コンタクト１１２ｆには接地電圧（ＶＳＳ）が与えられる。これにより、ＷＬドライバを構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。
【００５４】
第１の層間絶縁膜１１０上には、第２の層間絶縁膜１２０およびパッシベーション膜１３０が形成されている。第１の層間絶縁膜１１０と第２の層間絶縁膜１２０との間には、ワード線１７０が形成されており、このワード線１７０は、第２の層間絶縁膜１２０中に形成された接続コンタクト１１２ｅに接続されている。このワード線１７０は、図１および図２に示すワード線ＷＬ１〜ＷＬｋのうちの任意の１本に相当する。なお、ワード線１７０は、後述するメモリセルアレイ部において、メモリセルに電気的に接続されている。
【００５５】
図３および図４に示すように、メモリセルアレイ部においては、シリコン基板１０１の主表面上に、第１の層間絶縁膜１１０が形成されている。第１の層間絶縁膜１１０上には、第２の層間絶縁膜１２０が形成されている。第２の層間絶縁膜１２０においては、図３において紙面と垂直な方向に略平行に延びる複数のワード線１７０が位置している。
【００５６】
各々のワード線１７０上には、溶融再結晶化法により再結晶化されたｎ型半導体層としてのｎ型シリコン層１８１および溶融再結晶化法により再結晶化されたｐ型半導体層としてのｐ型シリコン層１８２からなるセル選択ダイオード１８０が位置している。セル選択第ダイオード１８０は、ｎ型シリコン層１８１とｐ型シリコン層１８２の界面においてｐｎ接合を有している。
【００５７】
各々のセル選択ダイオード１８０上には、ＴＭＲ素子１９０が位置している。
各々のＴＭＲ素子１９０上には、コンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、接続コンタクト１２６が形成されている。この接続コンタクト１２６の各々は、図４において紙面と垂直な方向に延びる複数のビット線１６０にそれぞれ接続されている。なお、ビット線１６０上には、パッシベーション膜１３０が形成されている。
【００５８】
次に、メモリセルの構造について詳細に説明する。図５は、メモリセルの構造を示す拡大断面図である。
【００５９】
図５に示すように、メモリセルは、ＴＭＲ素子１９０とセル選択ダイオード１８０とを含む。ＴＭＲ素子１９０は、図５に示すように、強磁性体層とトンネル絶縁体層と強磁性体層からなる３層の積層膜からなるＭＴＪ層１９２と、片方の強磁性体層の磁化方向を固定する反強磁性体層１９１とを含んでいる。セル選択ダイオード１８０は、上述の通り、ｎ型シリコン層１８１とｐ型シリコン層１８２とを含んでいる。さらに、ワード線１７０とセル選択ダイオード１８０の間には、第１バッファ層１９６ａが位置しており、セル選択ダイオード１８０とＴＭＲ素子１９０の間には、第２バッファ層１９６ｂが位置しており、ＴＭＲ素子１９０とビット線１６０との間には、第３バッファ層１９６ｃが位置している。
【００６０】
以上において説明した、本実施の形態に基づく不揮発性半導体記憶装置１Ａの特徴的な構造を要約すれば、不揮発性半導体記憶装置１Ａは、半導体基板としてのシリコン基板１０１と、第１導電線としてのビット線１６０と、第２導電線としてのワード線１７０と、メモリセルとを備えている。シリコン基板１０１は、主表面を有しており、ビット線１６０は、このシリコン基板１０１の主表面よりも上方に位置している。ワード線１７０は、ビット線１６０と交差するように設けらている。メモリセルは、ビット線１６０とワード線１７０とが交差する領域に位置し、一方端がビット線１６０に電気的に接続され、かつ他方端がワード線１７０に電気的に接続されている。このメモリセルは、電気的に直列に接続された記憶素子としてのＴＭＲ素子１９０およびセル選択素子としてのセル選択ダイオード１８０を含んでいる。このうち、セル選択ダイオード１８０は、溶融再結晶化法により再結晶化されたｎ型シリコン層１８１とｐ型シリコン層１８２とを含んでおり、このｎ型シリコン層１８１とｐ型シリコン層１８２の界面においてｐｎ接合を有している。
【００６１】
上述のように、溶融再結晶化法を用いて形成した半導体層を含み、かつこの半導体層中にｐｎ接合を有するｐｎ接合ダイオードをセル選択素子として用いることにより、内部抵抗や逆方向特性といった電気特性に優れたダイオードをセル選択素子として利用することが可能になる。この結果、良好な読み出しおよび書き込み動作の実現が図られた不揮発性半導体記憶装置を提供することが可能になる。
【００６２】
また、上述のｐｎ接合ダイオードをセル選択素子に適用することにより、メモリセルに形成される各々のセル選択ダイオードの電気特性にばらつきが生じ難くなる。このため、センス電流を安定化させることができるため、良好な読み出しおよび書き込み動作の実現が図られた不揮発性半導体記憶装置を歩留まりよく提供することが可能になる。
【００６３】
また、セル選択素子としてダイオードを用いることにより、セル選択素子としてトランジスタを用いる場合と比べてメモリセルアレイの面積を大幅に低面積化することが可能になる。
【００６４】
以上により、この溶融再結晶化法を用いて再結晶化された半導体層を含むダイオードをセル選択ダイオードとして用いることにより、低面積化が図られ、かつ良好な特性を有する不揮発性半導体記憶装置を高い歩留まりで製造することが可能になる。
【００６５】
なお、ここで、溶融再結晶化法とは、多結晶シリコン層や非晶質シリコン層に熱処理を加え、一旦溶融させた後に熱を奪うことにより再結晶化させる方法である。この溶融再結晶化法を用いて再結晶化された半導体層では、再結晶化させていない多結晶シリコン層や非晶質シリコン層に比べてその内部に含まれるグレインの数が大幅に少なくなる。このため、溶融再結晶化法を用いることにより、電気特性に優れたダイオードを形成することが可能になる。
【００６６】
溶融再結晶化法においては、再結晶化する際にシリコン層の単結晶化が進むため、熱処理前に比べて著しくグレインが減少する。これにより、溶融再結晶化法を用いて再結晶化された半導体層は、著しく粒径の大きい結晶粒を備えた半導体層となり、その内部に多結晶シリコンや非晶質シリコンよりも大きい粒径の粒界を含むことになる。このため、その粒径の大きさは、通常の成膜処理によって形成された多結晶シリコン層またはアモルファスシリコン層の最大粒径である１００ｎｍよりも大きい粒径の結晶粒を含むことになる。
【００６７】
次に、図６から図１７を参照して、図３および図４に示した不揮発性半導体記憶装置の製造方法について説明する。図６から図１７は、図１に示した不揮発性半導体記憶装置の製造方法を説明するための概略断面図である。なお、図６，８，１０，１２，１４および１６は、ビット線の延びる方向に沿う概略断面図であり、図７，９，１１，１３，１５および１７は、ワード線の延びる方向に沿う概略断面図である。
【００６８】
まず、図６および図７に示すように、シリコン基板１０１の主表面に通常の成膜工程、写真製版加工工程およびイオン注入工程などを用いてＢＬドライバ部を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ、ＷＬドライバ部を構成するｎチャネルＭＯＳトランジスタ、ならびに図示しないロジック回路を構成する電界効果トランジスタを形成する。
【００６９】
具体的には、ｐ型のシリコン基板１０１の所定の領域（ｎチャネルＭＯＳトランジスタを形成する領域）に、マスク（図示せず）を用いてｎ型ウェル領域１０２ｋを形成する。次に、シリコン基板１０１の所定領域に素子分離膜１０６を形成する。
【００７０】
そして、シリコン基板１０１の主表面にゲート絶縁膜１０３ａ〜１０３ｃとなるべき絶縁膜を形成する。この絶縁膜上にゲート電極１０４ａ〜１０４ｃとなるべき導電体膜を形成する。この導電体膜上にパターンを有するレジスト膜（図示しない）を形成し、このレジスト膜をマスクとして導電体膜および絶縁膜をエッチングにより部分的に除去する。その後、レジスト膜を除去する。このようにして、ゲート絶縁膜１０３ａ〜１０３ｃおよびゲート電極１０４ａ〜１０４ｃを形成する。
【００７１】
次に、ゲート電極１０４ａ〜１０４ｃをマスクとしてシリコン基板１０１の主表面に導電性の不純物を注入することにより、ソース／ドレイン領域１０２ａ〜１０２ｆを形成する。なお、このとき、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは、それぞれ異なる導電型の不純物を導入することにより、作り分けられる。
【００７２】
次に、ゲート電極１０４ａ〜１０４ｃを覆うようにサイドウォール絶縁膜１０５ａ〜１０５ｃとなるべき絶縁膜を堆積する。この絶縁膜を異方性エッチングにより選択的に除去することにより、サイドウォール絶縁膜１０５ａ〜１０５ｃを形成する。以上により、ＢＬドライバ部を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ、ＷＬドライバ部を構成するｎチャネルＭＯＳトランジスタ、ならびに図示しないロジック回路を構成する電界効果トランジスタが形成される。
【００７３】
次に、図８および図９に示すように、シリコン基板１０１の全面を覆うように、第１の層間絶縁膜１１０を形成する。第１の層間絶縁膜１１０としては、たとえばＢＰＴＥＯＳ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜を用い、その厚さは概ね２００ｎｍ程度とすることが望ましい。そして、第１の層間絶縁膜１１０上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第１の層間絶縁膜１１０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第１の層間絶縁膜１１０において、コンタクトホールが形成される。
【００７４】
つづいて、コンタクトホールの内部を充填するとともに第１の層間絶縁膜１１０の上部表面上にまで延在する導電体膜を形成する。このとき用いられる導電体膜の材質としては、たとえば高融点金属であるプラチナ（Ｐｔ）を用いることが好ましい。また、導電体膜の密着性を向上させるためには、コンタクトホールにチタン−ニッケル（Ｔｉ−Ｎｉ）膜からなるバリアメタル膜を堆積し、その上に導電体膜の下層を構成するタングステン（Ｗ）膜を厚さ３００ｎｍ程度となるように堆積し、その上に密着性向上のためのチタン（Ｔｉ）膜を厚さ５ｎｍ程度となるように堆積し、さらにその上に導電体膜の上層を構成するプラチナ膜を形成することが望ましい。ここで、堆積するプラチナ膜の厚みを１００ｎｍ程度とすることにより、後述する非晶質シリコン層の溶融再結晶化の際の熱処理による導電体膜の劣化を防止することが可能になる。
【００７５】
その後、この導電体膜上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成し、このレジスト膜をマスクとして導電体膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第１の層間絶縁膜１１０において、コンタクトホールを充填し、かつ第１の層間絶縁膜１１０上にまで延在する接続コンタクト１１２ａ〜１１２ｆが形成される。また、メモリセルアレイ部においては、第１の層間絶縁膜１１０上に略平行に延びるｋ本のワード線１７０が形成される。
【００７６】
次に、図１０および図１１に示すように、第１の層間絶縁膜１１０の全面を覆うように、溶融再結晶化法により再結晶化されたｎ型シリコン層１８１およびｐ型シリコン層１８２を形成する。
【００７７】
具体的には、まず導電体膜の上にＣＶＤ法などを用いて厚さ３００ｎｍ程度の非晶質シリコン層を堆積させる。次に、この非晶質シリコン層にｎ型の不純物であるリン（Ｐ）をイオン注入法により注入する。このときの注入エネルギーはたとえば５ｋｅＶとし、注入濃度はたとえば１×１０１４ｃｍ−２程度とする。次に、この不純物が注入された非晶質シリコン層をレーザーアニール法により溶融させ、再結晶化させる。次に、この再結晶化されたシリコン層の上に、ボロン（Ｂ）をドープした非晶質シリコン層をＣＶＤ法等を用いて厚さ１００ｎｍ程度となるように堆積する。つづいて、このボロンがドープされた非晶質層に６００℃程度の熱処理を加え、再結晶化させる。
【００７８】
なお、上述の方法以外にも、ワード線１７０上に、再結晶化されたｎ型シリコン層１８１を形成する方法は種々考えられる。その具体的な形成方法については、後述することとする。
【００７９】
次に、図１２および図１３に示すように、ｐ型シリコン層１８２の全面を覆うように、ＴＭＲ素子１９０となるべき積層膜を形成する。なお、この積層膜は、２つの強磁性体層とその間に挟まれた薄いトンネル絶縁体層からなるＭＴＪ層と、一方の強磁性体層と接する反強磁性体層とを備える。
【００８０】
次に、ＴＭＲ素子１９０となるべき積層膜上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして、積層膜、ｎ型シリコン層およびｐ型シリコン層を部分的に除去する。その後レジスト膜を除去する。この結果、図１４および図１５に示すように、ＴＭＲ素子１９０およびセル選択ダイオード１８０が各々のワード線１７０上に形成される。
【００８１】
次に、図１６および図１７に示すように、第１の層間絶縁膜１１０を覆うように第２の層間絶縁膜１２０を形成する。そして、第１の層間絶縁膜１２０上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第２の層間絶縁膜１２０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第２の層間絶縁膜１１０において、コンタクトホールが形成される。
【００８２】
つづいて、コンタクトホールの内部を充填するとともに第２の層間絶縁膜１２０の上部表面上にまで延在する導電体膜を形成する。その後、この導電体膜上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成し、このレジスト膜をマスクとして導電体膜の一部をエッチングにより除去する。
その後レジスト膜を除去する。この結果、第２の層間絶縁膜１１０において、コンタクトホールを充填し、かつ第２の層間絶縁膜１２０上にまで延在する接続コンタクト１２２ａ，１２２ｂ，１２６が形成される。また、メモリセルアレイ部においては、ＴＭＲ素子１９０上に略平行に延び、接続コンタクト１２６に接続されたｎ本のビット線１６０が形成される。
【００８３】
つづいて、第２の層間絶縁膜１２０の全面を覆うように、パッシベーション膜１３０を形成する。以上の工程を経ることにより、図３および図４に示す構造の不揮発性半導体記憶装置１Ａが得られる。なお、本実施の形態においては、セル選択ダイオードを構成する再結晶化された半導体層として、非晶質シリコン層を再結晶化された場合を例示して説明を行なったが、多結晶シリコン層を再結晶化させることによっても再結晶化された半導体層を形成することが可能である。
【００８４】
この発明に基づく図６から図１７に示す不揮発性半導体記憶装置１Ａの製造方法の特徴的な工程を要約すると、本製造方法は、半導体基板としてのシリコン基板１０１の主表面の上方に第２導電線としてのワード線１７０を形成する工程と、ワード線１７０上に、溶融再結晶化法により形成された半導体層としてのｎ型シリコン層１８１およびｐ型シリコン層１８２を形成する工程と、ｐ型シリコン層１８２上に記憶素子としてのＴＭＲ素子１９０を形成する工程と、このＴＭＲ素子１９０上に第１の導電線としてのビット線１６０を形成する工程とを含んでいる。
【００８５】
以上の工程を経ることにより、低面積化が図られ、かつ良好な特性を有する不揮発性半導体記憶装置を高い歩留まりで製造することが可能になる。
【００８６】
以下においては、セル選択ダイオード１８０を構成するｎ型シリコン層１８１の形成方法の他の例について、図を参照して説明する。
【００８７】
図１８は、ワード線上に溶融再結晶化法を用いて再結晶化されたシリコン層の形成方法の他の例を示す模式断面図である。図１８に示すように、本形成方法は、ダイシング部に設けられたコンタクトホール１１１を活用して再結晶化されたｎ型シリコン層１８１を形成するものである。
【００８８】
本形成方法では、ｎ型シリコン層１８１となるべき非晶質シリコン層をメモリセルアレイ部のワード線１７０上に形成する工程において、同時に、この非晶質シリコン層にてダイシング部に設けられたコンタクトホール１１１を充填するようにする。このとき、ダイシング部のコンタクトホール１１１の開口下端に位置するシリコン基板１０１の主表面１０１ａに非晶質シリコン層が接触するようにする。また、このとき、メモリセルアレイ部の非晶質シリコン層とダイシング部の非晶質シリコン層とが連続するようにする。
【００８９】
次に、この非晶質シリコン層に熱処理を加える。この熱処理としては、好ましくはレーザーアニール法を用いる。具体的には、ダイシング部に位置する部分の非晶質シリコン層にレーザーを照射することにより、非晶質シリコン層全体を溶融させる。その後、レーザーの照射を止め、非晶質シリコン層を冷却する。このとき、シリコン基板１０１の主表面１０１ａを種に、溶融した非晶質シリコン層が再結晶化し、シリコン基板１０１の主表面１０１ａから上方に向かって再結晶化が進行する。コンタクトホール１１１外へと進行した再結晶化は、つづいて横方向へと進行し、メモリセルアレイ部にまで到達する。
【００９０】
以上により、グレインが大幅に削減され、単結晶シリコン層に限りなく近いシリコン層を、ワード線上に形成することが可能になる。なお、ダイシング部は、後の工程であるダイシング工程において除去されるため、不揮発性半導体記憶装置が大型化することもない。また、ダイシング部のみにレーザーを照射することにより、メモリセルアレイ部が異常加熱することが防止されるため、信頼性の点においても問題は生じない。
【００９１】
また、図１９は、ワード線上に溶融再結晶化法を用いて再結晶化されたシリコン層の形成方法の他の例を示す模式断面図である。図１９に示すように、本形成方法も、ダイシング部に設けられたコンタクトホール１１１を活用して再結晶化されたｎ型シリコン層１８１を形成するものである。
【００９２】
本形成方法では、ｎ型シリコン層１８１となるべき非晶質シリコン層をメモリセルアレイ部のワード線１７０上に形成する工程に先立ち、ダイシング部のコンタクトホール１１１内に、エピタキシャル成長法により選択的にエピタキシャル層１８１ａを形成する。次に、ｎ型シリコン層１８１となるべき非晶質シリコン層をメモリセルアレイ部のワード線１７０上に形成する工程において、同時に、この非晶質シリコン層にてダイシング部に設けられたコンタクトホール１１１を充填するようにする。このとき、ダイシング部のコンタクトホール１１１の開口下部に位置するエピタキシャル層１８１ａの表面に非晶質シリコン層が接触するようにする。また、このとき、メモリセルアレイ部の非晶質シリコン層とダイシング部の非晶質シリコン層とが連続するようにする。
【００９３】
次に、この非晶質シリコン層に熱処理を加える。この熱処理としては、好ましくはレーザーアニール法を用いる。具体的には、ダイシング部に位置する部分の非晶質シリコン層にレーザーを照射することにより、非晶質シリコン層全体を溶融させる。その後、レーザーの照射を止め、非晶質シリコン層を冷却する。このとき、エピタキシャル層１８１ａの表面を種に、溶融した非晶質シリコン層が再結晶化し、シリコン基板１０１の主表面１０１ａから上方に向かって再結晶化が進行する。コンタクトホール１１１外へと進行した再結晶化は、つづいて横方向へと進行し、メモリセルアレイ部にまで到達する。
【００９４】
以上により、グレインが大幅に削減され、単結晶層に限りなく近いシリコン層を、ワード線上に形成することが可能になる。なお、ダイシング部は、後の工程であるダイシング工程において除去されるため、不揮発性半導体記憶装置が大型化することもない。また、ダイシング部のみにレーザーを照射することにより、メモリセルアレイ部が異常加熱することが防止されるため、信頼性の点においても問題は生じない。
【００９５】
また、ダイシング部のコンタクトホール１１１内にエピタキシャル成長法により選択的に成長させるエピタキシャル層１８１ａを、図２０に示すように、コンタクトホール１１１外部にまで延在するように形成してもよい。この場合には、種とワード線１７０上に形成されるｎ型シリコン層との距離が縮まるため、よりグレインの少ないｎ型シリコン層を製作することが可能になる。
【００９６】
さらに、図２１は、ワード線上にグレインの少ないシリコン層を形成する方法のさらに他の例を示す模式断面図である。図２１に示すように、本形成方法は、予めワード線１７０上に層間絶縁膜１２０ａを堆積し、この層間絶縁膜１２０ａの一部を除去することにより形成したコンタクトホール１２１を用いてグレインの少ないシリコン層を形成するものである。
【００９７】
本形成方法では、予め層間絶縁膜１２０ａのワード線１７０上に位置する領域にコンタクトホール１２１を形成する。このとき、このコンタクトホール１２１の開口寸法αをシリコンの格子定数の整数倍とする。次に、このコンタクトホール１２１の開口下端に位置するワード線１７０上にシリコン層を形成する。この方法を用いれば、ワード線１７０直上に形成されたシリコン層１８１ｂは、比較的単結晶に近い結晶構造を有するようになる。このため、このシリコン層１８１ｂを種として上方に向かってシリコン層を成長させることにより、グレインの少ないシリコン層を形成することが可能になる。
【００９８】
［実施の形態２］
図２２は、本発明の実施の形態２における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図である。本実施の形態における不揮発性半導体記憶装置１Ｂは、上述の実施の形態１における不揮発性半導体記憶装置１Ａとワード線の延伸方向におけるメモリセルアレイ部の構造のみが異なっている。なお、本実施の形態における不揮発性半導体記憶装置１Ｂの回路構成は、上述の実施の形態１における不揮発性半導体記憶装置１Ａの回路構成と同様である。
【００９９】
図２２に示すように、本実施の形態における不揮発性半導体記憶装置１Ｂのメモリセルアレイ部におけるワード線１７０上に位置するセル選択ダイオード１８０のｎ型シリコン層１８１は、同一のワード線１７０に接続されるｎ型シリコン層につき、共通の層となっている。すなわち、上述の実施の形態１における不揮発性半導体記憶装置１Ａにおいては、各メモリセル毎に個別にｎ型シリコン層１８１を有していたが、本実施の形態における不揮発性半導体記憶装置１Ｂにおいては、１本のワード線１７０に接続されるｎ型シリコン層１８１が共通の層として形成されており、互いに独立していない。
【０１００】
このように、セル選択ダイオードにおいては、ｐ型シリコン層のみを各メモリセル毎に独立して形成すればよく、ｎ型シリコン層は特に独立して形成される必要はない。
【０１０１】
［実施の形態３］
図２３は、本発明の実施の形態３における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図であり、図２４は、ワード線の延伸方向に沿う概略断面図である。なお、本実施の形態における不揮発性半導体記憶装置１Ｃの回路構成は、上述の実施の形態１における不揮発性半導体記憶装置１Ａの回路構成と同様である。
【０１０２】
図２３に示すように、本実施の形態における不揮発性半導体記憶装置１Ｃは、ビット線の延伸方向において、半導体基板としてのｐ型シリコン基板２０１の主表面に、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタならびにロジック回路を構成するｐチャネルＭＯＳトランジスタを備えている。また、図２４に示すように、本実施の形態における不揮発性半導体記憶装置１Ｃは、ワード線の延伸方向において、ｐ型シリコン基板２０１の主表面に、ＷＬドライバを構成するｎチャネルＭＯＳトランジスタを備えている。さらに、これらトランジスタの上方にメモリセルアレイが積層配置されている。
【０１０３】
以下、本実施の形態における不揮発性半導体記憶装置１Ｃの構造について具体的に説明する。
【０１０４】
図２３に示すように、シリコン基板２０１の主表面の所定領域には、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのソース／ドレイン領域２０２ａ，２０２ｂが形成されている。ソース／ドレイン領域２０２ａ，２０２ｂは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域２０２ａ，２０２ｂ間のチャネル領域上には、ゲート絶縁膜２０３ａを介してゲート電極２０４ａが形成されている。このゲート電極２０４ａは、その上面および側面がサイドウォール絶縁膜２０５ａによって覆われている。
【０１０５】
ＢＬドライバを構成するｎチャネルＭＯＳトランジスタが形成されるシリコン基板２０１の領域においては、ｎ型ウェル領域２０２ｋが形成されている。このｎ型ウェル領域が形成されたシリコン基板２０１の主表面には、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域２０２ｃ，２０２ｄが形成されている。
ソース／ドレイン領域２０２ｃ，２０２ｄは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域２０２ｃ，２０２ｄ間のチャネル領域上には、ゲート絶縁膜２０３ｂを介してゲート電極２０４ｂが形成されている。このゲート電極２０４ｂは、その上面および側面がサイドウォール絶縁膜２０５ｂによって覆われている。
【０１０６】
ロジック回路を構成するｐチャネルＭＯＳトランジスタが形成されるシリコン基板２０１の主表面には、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域２０２ｉ，２０２ｊが形成されている。ソース／ドレイン領域２０２ｉ，２０２ｊは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域２０２ｉ，２０２ｊ間のチャネル領域上には、ゲート絶縁膜２０３ｄを介してゲート電極２０４ｄが形成されている。このゲート電極２０４ｄは、その上面および側面がサイドウォール絶縁膜２０５ｄによって覆われている。なお、以上において説明したｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタは、素子分離膜２０６によって各々分離されている。
【０１０７】
また、図２４に示すように、ＷＬドライバを構成するｎチャネルＭＯＳトランジスタが形成されるシリコン基板２０１の領域においては、ｎ型ウェル領域２０２ｋが形成されている。このｎ型ウェル領域２０２ｋが形成されたシリコン基板２０１の主表面には、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域２０２ｅ，２０２ｆが形成されている。ソース／ドレイン領域２０２ｅ，２０２ｆは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域２０２ｅ，２０２ｆ間のチャネル領域上には、ゲート絶縁膜２０３ｃを介してゲート電極２０４ｃが形成されている。このゲート電極２０４ｃは、その上面および側面がサイドウォール絶縁膜２０５ｃによって覆われている。
【０１０８】
図２３および図２４に示すように、これらｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ上には、第１の層間絶縁膜２１０が形成されている。第１の層間絶縁膜２１０においては、ソース／ドレイン領域２０２ａ〜２０２ｆ，２０２ｉ，２０２ｊ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜２１０中に接続コンタクト２１２ａ〜２１２ｆ，２１２ｉ，２１２ｊが形成されている。なお、接続コンタクト２１２ｂと接続コンタクト２１２ｃとは第１の層間絶縁膜２１０上において接続されている。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのドレインとｎチャネルＭＯＳトランジスタのソースとは電気的に接続されている。また、接続コンタクト２１２ａは電源に接続される。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのソースには、電源電圧（ＶＣＣ）が与えられることになる。また、接続コンタクト２１２ｄには接地電圧（ＶＳＳ）が与えられる。これにより、ＢＬドライバを構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。また、接続コンタクト２１２ｅには接地電圧（ＶＳＳ）が与えられる。これにより、ＷＬドライバを構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。
【０１０９】
図２３および図２４に示すように、第１の層間絶縁膜２１０上には、第２の層間絶縁膜２２０が形成されている。第２の層間絶縁膜２２０上には、第３の層間絶縁膜２３０が形成されている。第２の層間絶縁膜２２０においては、第１の層間絶縁膜２１０中に形成された接続コンタクト２１２ｆ上に位置する領域に、コンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、接続コンタクト２２２ａが形成されている。第２の層間絶縁膜２２０および第３の層間絶縁膜２３０においては、第１の層間絶縁膜２１０中に形成された接続コンタクト２１２ｂ，２１２ｃの接続部上に位置する領域に、１つのコンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜２２０および第３の層間絶縁膜２３０中に接続コンタクト２３２ａが形成されている。
【０１１０】
第３の層間絶縁膜２３０においては、図２３において紙面と垂直な方向に略平行に延びる複数のワード線２７０が位置している。各々のワード線２７０上には、溶融再結晶化法により再結晶化されたｎ型半導体層としてのｎ型シリコン層２８１および溶融再結晶化法により再結晶化されたｐ型半導体層としてのｐ型シリコン層２８２からなるセル選択ダイオード２８０が位置している。セル選択第ダイオード２８０は、ｎ型シリコン層２８１とｐ型シリコン層２８２の界面においてｐｎ接合を有している。
【０１１１】
各々のセル選択ダイオード２８０上には、ＴＭＲ素子２９０が位置している。
各々のＴＭＲ素子２９０は、強磁性体層とトンネル絶縁体層と強磁性体層からなるＭＴＪ層と、片方の強磁性体層に接する反強磁性体層とを含んでいる。各々のＴＭＲ素子２９０上には、コンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、接続コンタクト２３６が形成されている。この導電体膜２３６の各々は、図２４において紙面と垂直な方向に延びる複数のビット線２６０にそれぞれ接続されている。なお、ビット線２６０上には、パッシベーション膜２４０が形成されている。
【０１１２】
以上において説明した、本実施の形態に基づく不揮発性半導体記憶装置１Ｃの特徴的な構造を要約すれば、不揮発性半導体記憶装置１Ｃは、上述の実施の形態１における不揮発性半導体記憶装置１Ａの有する特徴に加え、ＢＬドライバやＷＬドライバ、ロジック回路などを構成する電界効果トランジスタによって構成される回路部をさらに備えている。半導体基板としてのシリコン基板２０１の主表面上方には、上記回路部とメモリセルとが積層配置されている。
【０１１３】
本構造を採用することにより、回路部とメモリセルアレイとを積層配置することが可能になるため、上述の実施の形態１の効果に加え、さらにメモリセルアレイの低面積化および回路部の低面積化が可能となる。このため、不揮発性半導体記憶装置を大幅に小型化することが可能になる。
【０１１４】
［実施の形態４］
図２５は、本発明の実施の形態４における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図である。なお、本実施の形態における不揮発性半導体記憶装置１Ｄの回路構成は、上述の実施の形態１における不揮発性半導体記憶装置１Ａの回路構成と同様である。なお、ワード線の延伸方向における不揮発性半導体記憶装置の構造については、ここではその説明を省略する。
【０１１５】
図２５に示すように、本実施の形態における不揮発性半導体記憶装置１Ｄは、ビット線の延伸方向において、半導体基板としてのｐ型シリコン基板２０１の主表面に、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを２組と、図示しないロジック回路を構成する電界効果トランジスタとを備えている。さらに、これらトランジスタの上方に、２層のメモリセルアレイが積層配置されている。
【０１１６】
以下、本実施の形態における不揮発性半導体記憶装置１Ｄの構造について具体的に説明する。
【０１１７】
図２５に示すように、シリコン基板２０１の主表面の所定領域には、ＢＬドライバを構成する２つのｐチャネルＭＯＳトランジスタのソース／ドレイン領域２０２ａ，２０２ｂおよび２０２ｅ，２０２ｆが形成されている。ソース／ドレイン領域２０２ａ，２０２ｂおよび２０２ｅ，２０２ｆの各々は、それぞれチャネル領域を介して対向するように配置されている。ソース／ドレイン領域２０２ａ，２０２ｂ間およびソース／ドレイン領域２０２ｅ，２０２ｆ間の各々のチャネル領域上には、それぞれゲート絶縁膜２０３ａおよび２０３ｃを介してゲート電極２０４ａおよび２０４ｃが形成されている。これらゲート電極２０４ａおよび２０４ｃは、その上面および側面がそれぞれサイドウォール絶縁膜２０５ａおよび２０５ｃによって覆われている。
【０１１８】
ＢＬドライバを構成する２つのｎチャネルＭＯＳトランジスタが形成されるシリコン基板２０１の領域においては、ｎ型ウェル領域２０２ｋが形成されている。このｎ型ウェル領域２０２ｋが形成されたシリコン基板２０１の主表面には、２つのｎチャネルＭＯＳトランジスタのソース／ドレイン領域２０２ｃ，２０２ｄおよび２０２ｇ，２０２ｈが形成されている。ソース／ドレイン領域２０２ｃ，２０２ｄおよび２０２ｇ，２０２ｈの各々は、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域２０２ｃ，２０２ｄ間およびソース／ドレイン領域２０２ｇ，２０２ｈ間の各々のチャネル領域上には、それぞれゲート絶縁膜２０３ｂおよび２０３ｄを介してゲート電極２０４ｂおよび２０４ｄが形成されている。これらゲート電極２０４ｂおよび２０４ｄは、その上面および側面がそれぞれサイドウォール絶縁膜２０５ｂおよび２０５ｄによって覆われている。なお、以上において説明したＢＬドライバを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタは、素子分離膜２０６によって各々分離されている。
【０１１９】
これらＢＬドライバを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ上には、第１の層間絶縁膜２１０が形成されている。第１の層間絶縁膜２１０においては、ソース／ドレイン領域２０２ａ〜２０２ｈ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜２１０中に接続コンタクト２１２ａ〜２１２ｈが形成されている。なお、接続コンタクト２１２ｂと接続コンタクト２１２ｃとは第１の層間絶縁膜２１０上において接続されている。また、接続コンタクト２１２ｆと接続コンタクト２１２ｇとは第１の層間絶縁膜２１０上において接続されている。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのドレインとｎチャネルＭＯＳトランジスタのソースとは電気的に接続されている。また、接続コンタクト２１２ａおよび２１２ｅは電源に接続される。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのソースには、電源電圧（ＶＣＣ）が与えられることになる。また、接続コンタクト２１２ｄおよび２１２ｈには接地電圧（ＶＳＳ）が与えられる。これにより、ＢＬドライバを構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。
【０１２０】
図２５に示すように、第１の層間絶縁膜２１０上には、第２の層間絶縁膜２２０が形成されている。第２の層間絶縁膜２２０上には、第３の層間絶縁膜２３０が形成されている。第３の層間絶縁膜２３０上には、第４の層間絶縁膜２４１が形成されている。第４の層間絶縁膜２４１上には、第５の層間絶縁膜２５１が形成されている。
【０１２１】
第２および第３の層間絶縁膜２２０，２３０においては、第１の層間絶縁膜２１０中に形成された接続コンタクト２１２ｆ，２１２ｇの接続部上に位置する領域に、１つのコンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜２２０および第３の層間絶縁膜２３０中に接続コンタクト２３２ａが形成されている。また、第３の層間絶縁膜２３０と第４の層間絶縁膜２４１との間には、ビット線２６０ｂが形成されている。このビット線２６０ｂは、第２の層間絶縁膜２２０および第３の層間絶縁膜２３０中に形成された接続コンタクト２３２ａに接続されている。
【０１２２】
第２の層間絶縁膜２２０、第３の層間絶縁膜２３０、第４の層間絶縁膜２４１および第５の層間絶縁膜２５１においては、第１の層間絶縁膜２１０中に形成された接続コンタクト２１２ｂ，２１２ｃの接続部上に位置する領域に、１つのコンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜２２０、第３の層間絶縁膜２３０、第４の層間絶縁膜２４１および第５の層間絶縁膜２５１中に接続コンタクト２５２ａが形成されている。また、第４の層間絶縁膜２４１と第５の層間絶縁膜２５１との間には、ビット線２６０ａが形成されている。このビット線２６０ａは、第２の層間絶縁膜２２０、第３の層間絶縁膜２３０、第４の層間絶縁膜２４１および第５の層間絶縁膜２５１中に形成された接続コンタクト２５２ａに接続されている。
【０１２３】
第３の層間絶縁膜２３０においては、図２５において紙面と垂直な方向に略平行に延びる複数のワード線２７０ｂが位置している。各々のワード線２７０ｂ上には、溶融再結晶化法により再結晶化されたｎ型半導体層としてのｎ型シリコン層２８１ｂおよび溶融再結晶化法により再結晶化されたｐ型半導体層としてのｐ型シリコン層２８２ｂからなるセル選択ダイオード２８０ｂが位置している。セル選択第ダイオード２８０ｂは、ｎ型シリコン層２８１ｂとｐ型シリコン層２８２ｂの界面においてｐｎ接合を有している。
【０１２４】
各々のセル選択ダイオード２８０ｂ上には、ＴＭＲ素子２９０ｂが位置している。各々のＴＭＲ素子２８０ｂは、強磁性体層とトンネル絶縁体層と強磁性体層からなるＭＴＪ層と、片方の強磁性体層に接する反強磁性体層とを含んでいる。
各々のＴＭＲ素子２９０ｂ上には、コンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、接続コンタクト２３６ｂが形成されている。この接続コンタクト２３６ｂの各々は、図２５において紙面と平行な方向に延びるビット線２６０ｂにそれぞれ接続されている。
【０１２５】
第５の層間絶縁膜２５１においては、図２５において紙面と垂直な方向に略平行に延びる複数のワード線２７０ａが位置している。各々のワード線２７０ａ上には、溶融再結晶化法により再結晶化されたｎ型半導体層としてのｎ型シリコン層２８１ａおよび溶融再結晶化法により再結晶化されたｐ型半導体層としてのｐ型シリコン層２８２ａからなるセル選択ダイオード２８０ａが位置している。セル選択第ダイオード２８０ａは、ｎ型シリコン層２８１ａとｐ型シリコン層２８２ａの界面においてｐｎ接合を有している。
【０１２６】
各々のセル選択ダイオード２８０ａ上には、ＴＭＲ素子２９０ａが位置している。各々のＴＭＲ素子２８０ａは、強磁性体層とトンネル絶縁体層と強磁性体層からなるＭＴＪ層と、片方の強磁性体層に接する反強磁性体層とを含んでいる。
各々のＴＭＲ素子２９０ａ上には、コンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、接続コンタクト２５６ａが形成されている。この接続コンタクト２５６ａの各々は、図２５において紙面と平行な方向に延びるビット線２６０ａにそれぞれ接続されている。なお、ビット線２６０ａ上には、パッシベーション膜２５３が形成されている。
【０１２７】
以上において説明した、本実施の形態に基づく不揮発性半導体記憶装置１Ｄの特徴的な構造を要約すれば、不揮発性半導体記憶装置１Ｄは、上述の実施の形態３における不揮発性半導体記憶装置１Ｃの有する特徴に加え、半導体基板としてのシリコン基板２０１の主表面上方に積層配置された複数のメモリセルを有している。
【０１２８】
本構造を採用することにより、メモリセルアレイを積層配置することが可能になるため、上述の実施の形態１の効果に加え、さらにメモリセルアレイの低面積化が可能となる。このため、不揮発性半導体記憶装置を大幅に小型化することが可能になる。
【０１２９】
［実施の形態５］
図２６は、本発明の実施の形態５における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図であり、図２７は、ワード線の延伸方向に沿う概略断面図である。なお、本実施の形態における不揮発性半導体記憶装置１Ｅの回路構成は、上述の実施の形態１における不揮発性半導体記憶装置１Ａの回路構成と異なり、各々のワード線を書き込み用のワード線と読み出し用のワード線とに分離した回路構成となっている。すなわち、本実施の形態における不揮発性半導体記憶装置１Ｅは、略平行に配置されたｎ本のビット線と、これらビット線に交差するように、略平行に配置されたｋ本の書き込み用ワード線および略平行に配置されたｋ本の読み出し用ワード線とを備えている。
【０１３０】
図２６および図２７に示すように、本実施の形態における不揮発性半導体記憶装置１Ｅは、上述の実施の形態１における不揮発性半導体記憶装置１Ａと同様に、メモリセルアレイ部と、ＢＬドライバ部と、ＷＬドライバ部とを備えている。
【０１３１】
メモリセルアレイ部には、ＴＭＲ素子１９０とセル選択ダイオード１８０とを含むメモリセルが複数形成されている。また、ＢＬドライバ部には、メモリセルの制御を行なうための２つの電界効果トランジスタが形成されている。この２つの電界効果トランジスタは、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタである。また、ＷＬドライバ部には、メモリセルの制御を行なうための電界効果トランジスタが形成されている。この電界効果トランジスタは、ｎチャネルＭＯＳトランジスタである。
【０１３２】
以下、本実施の形態における不揮発性半導体記憶装置１Ｅの構造について具体的に説明する。
【０１３３】
図２６に示すように、不揮発性半導体記憶装置１ＥのＢＬドライバ部においては、半導体基板としてのｐ型シリコン基板３０１の主表面にｐチャネルＭＯＳトランジスタのソース／ドレイン領域３０２ａ，３０２ｂが形成されている。ソース／ドレイン領域３０２ａ，３０２ｂは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域３０２ａ，３０２ｂ間のチャネル領域上には、ゲート絶縁膜３０３ａを介してゲート電極３０４ａが形成されている。このゲート電極３０４ａは、その上面および側面がサイドウォール絶縁膜３０５ａによって覆われている。
【０１３４】
ＢＬドライバ部のｎチャネルＭＯＳトランジスタが形成される領域においては、シリコン基板３０１にｎ型ウェル領域３０２ｋが形成されている。このｎ型ウェル領域３０２ｋが形成されたシリコン基板３０１の主表面には、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域３０２ｃ，３０２ｄが形成されている。ソース／ドレイン領域３０２ｃ，３０２ｄは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域３０２ｃ，３０２ｄ間のチャネル領域上には、ゲート絶縁膜３０３ｂを介してゲート電極３０４ｂが形成されている。このゲート電極３０４ｂは、その上面および側面がサイドウォール絶縁膜３０５ｂによって覆われている。なお、以上において説明したｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタは、素子分離膜３０６によって分離されている。
【０１３５】
これらＢＬドライバ部を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ上には、第１の層間絶縁膜３１０が形成されている。第１の層間絶縁膜３１０においては、ソース／ドレイン領域３０２ａ〜３０２ｄ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜３１０中に接続コンタクト３１２ａ〜３１２ｄが形成されている。なお、接続コンタクト３１２ｂと接続コンタクト３１２ｃとは第１の層間絶縁膜３１０上において接続されている。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのドレインとｎチャネルＭＯＳトランジスタのソースとは電気的に接続されている。
【０１３６】
第１の層間絶縁膜３１０上には、第２の層間絶縁膜３２０が形成されている。
第２の層間絶縁膜３２０においては、第１の層間絶縁膜３１０中に形成された接続コンタクト３１２ａおよび３１２ｄ上に位置する領域に、コンタクトホールが形成されている。また、接続コンタクト３１２ｂ，３１２ｃの接続部上には、１つのコンタクトホールが形成されている。これら３つのコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜３２０中に接続コンタクト３２２ａ〜３２２ｃが形成されている。なお、接続コンタクト３２２ｃには接地電圧（ＶＳＳ）が与えられる。これにより、ＢＬドライバ部を構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。
【０１３７】
第２の層間絶縁膜３２０上には、第３の層間絶縁膜３３０および第４の層間絶縁膜３４０が形成されている。第３の層間絶縁膜３３０および第４の層間絶縁膜３４０においては、第２の層間絶縁膜３２０中に形成された接続コンタクト３２２ａおよび３２２ｂ上に位置する領域に、コンタクトホールが形成されている。
これら２つのコンタクトホールが導電体膜によって充填されることにより、第３の層間絶縁膜３３０および第４の層間絶縁膜３４０中に接続コンタクト３４２ａ，３４２ｂが形成されている。なお、接続コンタクト３４２ａは電源に接続される。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのソースには、電源電圧（ＶＣＣ）が与えられることになる。
【０１３８】
第４の層間絶縁膜３４０上には、パッシベーション膜３５０が形成される。第４の層間絶縁膜３４０とパッシベーション膜３５０との間にはビット線３６０が形成されている。このビット線３６０は、第３の層間絶縁膜３３０および第４の層間絶縁膜３４０中に形成された接続コンタクト３４２ｂに接続されている。なお、ビット線３６０は、後述するメモリセルアレイ部において、メモリセルに電気的に接続されている。
【０１３９】
図２７に示すように、ＷＬドライバ部のｎチャネルＭＯＳトランジスタが形成される領域においては、シリコン基板３０１にｎ型ウェル領域３０２ｋが形成されている。このｎ型ウェル領域３０２ｋが形成されたシリコン基板３０１の主表面には、ソース／ドレイン領域３０２ｅ，３０２ｆが形成されている。ソース／ドレイン領域３０２ｅ，３０２ｆは、チャネル領域を介して対向するように配置されている。ソースドレイン領域３０２ｅ，３０２ｆ間のチャネル領域上には、ゲート絶縁膜３０３ｃを介してゲート電極３０４ｃが形成されている。このゲート電極３０４ｃは、その上面および側面がサイドウォール絶縁膜３０５ｃによって覆われている。
【０１４０】
このｎチャネルＭＯＳトランジスタ上には、第１の層間絶縁膜３１０が形成されている。第１の層間絶縁膜３１０においては、ソース／ドレイン領域３０２ｅ，３０２ｆ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜３１０中に接続コンタクト３１２ｅ，３１２ｆが形成されている。
【０１４１】
第１の層間絶縁膜３１０上には、第２の層間絶縁膜３２０が形成されている。
第２の層間絶縁膜３２０においては、第１の層間絶縁膜３１０中に形成された接続コンタクト３１２ｅ，３１２ｆ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜３２０中に接続コンタクト３２２ｄ，３２２ｅが形成されている。なお、接続コンタクト３２２ｅには接地電圧（ＶＳＳ）が与えられる。これにより、ＷＬドライバを構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。
【０１４２】
第２の層間絶縁膜３２０上には、第３の層間絶縁膜３３０、第４の層間絶縁膜３４０およびパッシベーション膜３５０が形成されている。第２の層間絶縁膜３２０と第３の層間絶縁膜３３０との間には、書き込み用のワード線３６２が形成されており、この書き込み用のワード線３６２は、第２の層間絶縁膜３２０中に形成された接続コンタクト３２２ｄに接続されている。
【０１４３】
図２６および図２７に示すように、不揮発性半導体記憶装置１Ｅのメモリセルアレイ部においては、ビット線の延伸方向において、シリコン基板３０１が素子分離膜３０６によって区切られている。シリコン基板３０１の主表面には、ｎ型拡散層３０８が形成されている。
【０１４４】
シリコン基板３０１の主表面上には、第１の層間絶縁膜３１０が形成されている。第１の層間絶縁膜３１０においては、ｎ型拡散層３０８上に各メモリセル毎に２つのコンタクトホールが形成されている。このうちの一方のコンタクトホールの下部には、エピタキシャル成長法によりｐ型シリコン層３１６が形成されている。このｐ型シリコン層３１６は、その下端の界面においてシリコン基板３０１のｎ型拡散層３０８と接触しており、ｐｎ接合を形成している。また、このｐ型シリコン層１１６上のコンタクトホールに導電体膜が充填されることにより、第１の層間絶縁膜３１０中に接続コンタクト３１８ａが形成されている。また、他方のコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜３１０中に接続コンタクト３１８ｂが形成されている。
【０１４５】
第１の層間絶縁膜３１０上には、第２の層間絶縁膜３２０が形成されている。
第１の層間絶縁膜３１０と第２の層間絶縁膜３２０との間には、図２６において紙面に垂直な方向に延びる複数の読み出し用のワード線３７０が形成されている。この読み出し用のワード線３７０は、それぞれ接続コンタクト３１８ｂに接続されている。
【０１４６】
第２の層間絶縁膜３２０においては、第１の層間絶縁膜３１０中に形成された接続コンタクト３１８ａ上に位置する領域に、コンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜３２０中に接続コンタクト３２２ｇが形成されている。
【０１４７】
第２の層間絶縁膜３２０上には、第３の層間絶縁膜３３０が形成されている。
第２の層間絶縁膜３２０と第３の層間絶縁膜３３０との間の上記読み出し用ワード線３７０の上方に対応した位置には、図２６において紙面に垂直な方向に延びる複数の書き込み用のワード線３６２が形成されている。
【０１４８】
また、第３の層間絶縁膜３３０においては、第２の層間絶縁膜３２０中に形成された接続コンタクト３２２ｇ上に位置する領域に、コンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、第３の層間絶縁膜３３０中に接続コンタクト３３２ｇが形成されている。
【０１４９】
第３の層間絶縁膜３３０上には、第４の層間絶縁膜３４０が形成されている。
第３の層間絶縁膜３３０と第４の層間絶縁膜３４０との間には、ストラップ３３２が形成されており、このストラップ３３２は、接続コンタクト３３２ｇに接続されている。また、ストラップ３３２の他端は、上記書き込み用のワード線３６２の上方にまで延在している。ストラップ３３２上の上記書き込み用のワード線３６２に対応した位置には、ＴＭＲ素子３９０が形成されている。各々のＴＭＲ素子３９０は、強磁性体層とトンネル絶縁体層と強磁性体層からなるＭＴＪ層と、片方の強磁性体層に接する反強磁性体層とを含んでいる。各々のＴＭＲ素子３９０上には、コンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、接続コンタクト３４２ｃが形成されている。
【０１５０】
第４の層間絶縁膜３４０上には、パッシベーション膜３５０が形成されている。第４の層間絶縁膜３４０とパッシベーション膜３５０との間には、図２７において紙面に垂直な方向に延びる複数のビット線３６０が形成されている。このビット線３６０は、接続コンタクト３４２ｃに接続されている。
【０１５１】
以上において説明した、本実施の形態に基づく不揮発性半導体記憶装置１Ｅの特徴的な構造を要約すれば、不揮発性半導体記憶装置１Ｅは、半導体基板としてのシリコン基板３０１と、第１導電線としてのビット線３６０と、第２導電線としての読み出し用のワード線３７０と、メモリセルとを備えている。シリコン基板３０１は、主表面を有しており、ビット線３６０は、このシリコン基板３０１の主表面よりも上方に位置している。読み出し用のワード線３７０は、ビット線３６０と交差するように設けられている。メモリセルは、ビット線３６０と読み出し用のワード線３７０とが交差する領域およびその近傍に位置し、一方端がビット線３６０に電気的に接続され、かつ他方端が読み出し用のワード線３７０に電気的に接続されている。このメモリセルは、電気的に直列に接続された記憶素子としてのＴＭＲ素子３９０およびセル選択素子としてのセル選択ダイオード３８０を含んでいる。このうち、セル選択ダイオード３８０は、エピタキシャル成長法によりシリコン基板３０１の主表面上に選択的に成長させた第１半導体層としてのｐ型シリコン層３１６を含んでおり、このｐ型シリコン層３１６とシリコン基板３０１との界面にｐｎ接合を有している。
【０１５２】
上述のように、エピタキシャル成長法を用いて形成した第１半導体層を含み、かつこの半導体層と半導体基板との間にｐｎ接合を有するｐｎ接合ダイオードをセル選択素子として用いることにより、内部抵抗や逆方向特性といった電気特性に優れたダイオードをセル選択素子として利用することが可能になる。この結果、良好な読み出しおよび書き込み動作の実現が図られた不揮発性半導体記憶装置を提供することが可能になる。
【０１５３】
また、上述のｐｎ接合ダイオードをセル選択素子に適用することにより、メモリセルに形成される各々のセル選択ダイオードの電気特性にばらつきが生じ難くなる。このため、センス電流を安定化させることができるため、良好な読み出しおよび書き込み動作の実現が図られた不揮発性半導体記憶装置を歩留まりよく提供することが可能になる。
【０１５４】
また、セル選択素子としてダイオードを用いることにより、セル選択素子としてトランジスタを用いる場合と比べてメモリセルアレイの面積を大幅に低面積化することが可能になる。また、半導体基板に拡散層を形成することによって半導体基板中にｐｎダイオードを形成し、セル選択素子としてこのｐｎダイオードを採用した構造よりも、メモリセルアレイの面積をさらに低面積化することが可能になる。
【０１５５】
また、本構造では、ワード線を、読み出し用のワード線と書き込み用のワード線とに分離しているため、良好な読み出しおよび書き込み特性を備えた不揮発性半導体記憶装置を提供することができる。
【０１５６】
以上により、このエピタキシャル成長法を用いて形成された半導体層を含むダイオードをセル選択ダイオードとして用いることにより、低面積化が図られ、かつ良好な特性を有する不揮発性半導体記憶装置を高い歩留まりで製造することが可能になる。
【０１５７】
次に、図２８から図４２を参照して、図２６および図２７に示した不揮発性半導体記憶装置の製造方法について説明する。図２８から図４２は、図２６および図２７に示した不揮発性半導体記憶装置の製造方法を説明するための概略断面図である。なお、図２８，３０，３２，３３，３５，３７，３９および４１は、ビット線の延びる方向に沿う概略断面図であり、図２９，３１，３４，３６，３８，４０および４２は、ワード線の延びる方向に沿う概略断面図である。
【０１５８】
まず、図２８および図２９に示すように、シリコン基板３０１の主表面に通常の成膜工程、写真製版加工工程およびイオン注入工程などを用いてＢＬドライバ部を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ、ＷＬドライバ部を構成するｎチャネルＭＯＳトランジスタ、ならびに図示しないロジック回路を構成する電界効果トランジスタを形成する。
【０１５９】
具体的には、ｐ型のシリコン基板３０１の所定の領域（ｎチャネルＭＯＳトランジスタを形成する領域）に、マスク（図示せず）を用いてｎ型ウェル領域３０２ｋを形成する。次に、シリコン基板３０１の所定領域に素子分離膜３０６を形成する。
【０１６０】
そして、シリコン基板３０１の主表面にゲート絶縁膜３０３ａ〜３０３ｃとなるべき絶縁膜を形成する。この絶縁膜上にゲート電極３０４ａ〜３０４ｃとなるべき導電体膜を形成する。この導電体膜上にパターンを有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして導電体膜および絶縁膜をエッチングにより部分的に除去する。その後、レジスト膜を除去する。このようにして、ゲート絶縁膜３０３ａ〜３０３ｃおよびゲート電極３０４ａ〜３０４ｃを形成する。
【０１６１】
次に、ゲート電極３０４ａ〜３０４ｃをマスクとしてシリコン基板３０１の主表面に導電性の不純物を注入することにより、ソース／ドレイン領域３０２ａ〜３０２ｆを形成する。なお、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは、それぞれ異なる導電型の不純物を導入することにより、作り分けられる。このとき、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域３０２ａ，３０２ｂの形成と同時に、メモリセルアレイ部においてｎ型拡散層３０８を形成する。
【０１６２】
次に、ゲート電極３０４ａ〜３０４ｃを覆うようにサイドウォール絶縁膜３０５ａ〜３０５ｃとなるべき絶縁膜を堆積する。この絶縁膜を異方性エッチングにより選択的に除去することにより、サイドウォール絶縁膜３０５ａ〜３０５ｃを形成する。以上により、ＢＬドライバ部を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ、ＷＬドライバ部を構成するｎチャネルＭＯＳトランジスタならびに図示しないロジック回路を構成する電界効果トランジスタを形成する。
【０１６３】
次に、図３０および図３１に示すように、シリコン基板３０１の全面を覆うように、第１の層間絶縁膜３１０を形成する。第１の層間絶縁膜３１０としては、たとえば、ＢＰＴＥＯＳ膜を用い、その厚さは概ね２００ｎｍ程度とすることが望ましい。そして、第１の層間絶縁膜３１０上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第１の層間絶縁膜３１０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第１の層間絶縁膜３１０において、コンタクトホールが形成される。なお、このとき開口するコンタクトホールとしては、セル選択ダイオードが形成されるコンタクトホールのみとし、第１層間絶縁膜３１０中に形成される他のコンタクトホールは、この時点では形成しない。
【０１６４】
つづいて、図３２に示すように、エピタキシャル成長法により、上記コンタクトホールの開口下部にエピタキシャル成長層を厚さ５ｎｍ程度となるように形成する。次に、このエピタキシャル成長層にｐ型の不純物であるボロン（Ｂ）をイオン注入法によって注入する。このときの注入エネルギーは、たとえば５ｋｅＶとし、注入濃度はたとえば１×１０１５ｃｍ−２程度とする。この結果、上記コンタクトホールの開口下部にｐ型シリコン層３１６が形成される。このｐ型シリコン層３１６と、シリコン基板３０１に形成されたｎ型拡散領域３０８とにより、セル選択ダイオード３８０が構成される。
【０１６５】
次に、図３３および図３４に示すように、第１の層間絶縁膜３１０上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このとき、既に形成したｐ型シリコン層３１６もレジスト膜にて覆う。このレジスト膜をマスクとして、第１の層間絶縁膜３１０の一部をエッチングにより除去し、セル選択ダイオードが形成されるコンタクトホール以外の残りのコンタクトホールを形成する。その後レジスト膜を除去する。
【０１６６】
つづいて、第１の層間絶縁膜３１０中に形成されたすべてのコンタクトホールの内部を充填するとともに第１の層間絶縁膜３１０の上部表面上にまで延在する導電体膜を形成する。この導電体膜としては、たとえばタングステン（Ｗ）が用いられる。なお、その密着性を向上させるために、タングステン膜の埋め込み前にＴｉＮからなるバリアメタル膜を形成していもよい。その後、この導電体膜の上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィに法より形成する。このレジスト膜をマスクとして、導電体膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第１の層間絶縁膜３１０において、コンタクトホールを充填し、かつ第１の層間絶縁膜３１０上にまで延在する接続コンタクト３１２ａ〜３１２ｆおよび接続コンタクト３１８ａ，３１８ｂが形成される。また、メモリセルアレイ部においては、接続コンタクト３１８ｂ上に伸びるｋ本の読み出し用のワード線３７０が形成される。
【０１６７】
次に、図３５および３６に示すように、第１の層間絶縁膜３１０を覆うように、第２の層間絶縁膜３２０を形成する。そして、第２の層間絶縁膜３２０上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第２の層間絶縁膜３２０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第２の層間絶縁膜３２０において、コンタクトホールが形成される。
【０１６８】
つづいて、コンタクトホールの内部を充填するとともに第２の層間絶縁膜３２０の上部表面上にまで延在する導電体膜を形成する。導電体膜としては、たとえば銅（Ｃｕ）が用いられる。その後、この導電体膜上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成し、このレジスト膜をマスクとして導電体膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第２の層間絶縁膜３２０上にまで延在する接続コンタクト３２２ａ〜３２２ｅ，３２２ｇが形成される。また、メモリセルアレイ部においては、読み出し用のワード線３７０に対応する位置に、書き込み用のワード線３６２が形成される。
【０１６９】
次に、図３７および３８に示すように、第２の層間絶縁膜３２０を覆うように、第３の層間絶縁膜３３０を形成する。第３の層間絶縁膜としては、たとえば、誘電率の低いいわゆるＬｏｗ−ｋ膜が用いられる。そして、第３の層間絶縁膜３３０上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第３の層間絶縁膜３３０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第３の層間絶縁膜３３０において、コンタクトホールが形成される。
【０１７０】
つづいて、コンタクトホールの内部を充填するとともに第３の層間絶縁膜３３０の上部表面上にまで延在する導電体膜を形成する。その後、この導電体膜上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成し、このレジスト膜をマスクとして導電体膜の一部をエッチングにより除去する。
その後レジスト膜を除去する。この結果、第３の層間絶縁膜３３０上にまで延在する接続コンタクト３３２ｇと、この接続コンタクト３３２ｇと連続し、書き込み用のワード線３６２に対応した位置にまで延びるストラップ３３２が形成される。
【０１７１】
次に、図３９および図４０に示すように、第３の層間絶縁膜３３０を覆うように、ＴＭＲ素子３９０となるべき積層膜を形成する。なお、この積層膜は、２つの強磁性体層とその間に挟まれた薄い絶縁体層からなるＭＴＪ層と、一方の強磁性体層と接する反強磁性体層とを備える。
【０１７２】
つづいて、この積層膜上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成し、このレジスト膜をマスクとして積層膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、書き込み用のワード線３６２に対応した位置のストラップ３３２上にＴＭＲ素子３９０が形成される。
【０１７３】
次に、図４１および４２に示すように、第３の層間絶縁膜３３０を覆うように、第４の層間絶縁膜３４０を形成する。第４の層間絶縁膜としては、たとえば、誘電率の低いいわゆるＬｏｗ−ｋ膜が用いられる。そして、第４の層間絶縁膜３４０上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第４の層間絶縁膜３４０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第４の層間絶縁膜３４０において、コンタクトホールが形成される。
【０１７４】
つづいて、コンタクトホールの内部を充填するとともに第４の層間絶縁膜３４０の上部表面上にまで延在する導電体膜を形成する。導電体膜としては、たとえば、銅（Ｃｕ）が用いられる。その後、この導電体膜の上にパターンを有するレジスト膜（図示せず）をフォトリソグラフィに法より形成する。このレジスト膜をマスクとして、導電体膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第４の層間絶縁膜３４０において、コンタクトホールを充填し、かつ第４の層間絶縁膜３４０上にまで延在する接続コンタクト３４２ａ〜３４２ｃが形成される。また、メモリセルアレイ部においては、接続コンタクト３４２ｃ上に伸びるｎ本のビット線３６０が形成される。
【０１７５】
つづいて、第４の層間絶縁膜３４０の全面を覆うように、パッシベーション膜３５０を形成する。以上の工程を経ることにより、図２６および図２７に示す構造の不揮発性半導体記憶装置１Ｅが得られる。
【０１７６】
この発明に基づく図２８から図４２に示す不揮発性半導体記憶装置１Ｅの製造方法の特徴的な工程を要約すると、本製造方法は、半導体基板としてのシリコン基板３０１の主表面にｎ型拡散領域３０８を形成する工程と、ｎ型拡散領域３０８が形成されたシリコン基板３０１の主表面にエピタキシャル成長法により、第１半導体層としてのｐ型シリコン層３１６を形成する工程と、ｎ型拡散領域３０８に電気的に接続され、かつシリコン基板３０１の主表面の上方に位置するように、第２導電線としての読み出し用のワード線３７０を形成する工程と、ｐ型シリコン層３１６に電気的に接続された記憶素子としてのＴＭＲ素子３９０を形成する工程と、このＴＭＲ素子３９０上に第１の導電線としてのビット線３６０を形成する工程とを含んでいる。
【０１７７】
以上の工程を経ることにより、低面積化が図られ、かつ良好な特性を有する不揮発性半導体記憶装置を高い歩留まりで製造することが可能になる。
【０１７８】
［実施の形態６］
図４３は、本発明の実施の形態６における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図である。本実施の形態における不揮発性半導体記憶装置１Ｆは、上述の実施の形態５における不揮発性半導体記憶装置１ＥとＷＬドライバ部の構造のみが異なっている。具体的には、上述の実施の形態５においては、ライン選択素子としてｎチャネルＭＯＳトランジスタを採用していたが、本実施の形態においては、ライン選択素子としてエピタキシャル成長層を含むｐｎダイオードを採用している。なお、ビット線の延伸方向における不揮発性半導体記憶装置の構造については、ここではその説明を省略する。
【０１７９】
図１に示すように、上述の実施の形態１における不揮発性半導体記憶装置１ＡのＷＬドライバ６は、ワード線ＷＬ１〜ＷＬｋにそれぞれ対応するｎチャネルＭＯＳトランジスタ２１〜２ｋを含んでいた。本実施の形態における不揮発性半導体記憶装置１Ｆは、このトランジスタ２１〜２ｋに代えて対応するワード線から接地ノードに向かう方向を順方向とするダイオード素子に置換えたものである。
この場合には、ＷＬドライバ４は、書込み時に選択したワード線に接地電位よりも高い書込み電位を与え、非選択のワード線には電流を流さないように非接続状態とするか、または、接地電位を与えることで制御される。
【０１８０】
図４３に示すように、本実施の形態における不揮発性半導体記憶装置１Ｆは、ＷＬドライバ部にライン選択ダイオード３８６を備えている。具体的には、ＷＬドライバ部におけるシリコン基板３０１の主表面にｎ型拡散領域３８７が形成されている。このｎ型拡散層３８７上に位置する第１の層間絶縁膜３１０には、各メモリセル毎に２つのコンタクトホールが形成されている。このうちの一方のコンタクトホールの下部には、エピタキシャル成長法により第２半導体層であるｐ型シリコン層３８８が形成されている。このｐ型シリコン層３８８は、その下端の界面においてシリコン基板３０１のｎ型拡散層３８７と接触しており、ｐｎ接合を形成している。また、このｐ型シリコン層３８８上のコンタクトホールに導電体膜が充填されることにより、第１の層間絶縁膜３１０中に接続コンタクト３１２ｅが形成されている。また、他方のコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜３１０中に接続コンタクト３１２ｆが形成されている。
【０１８１】
本構成を採用することにより、上述の実施の形態５の効果に加え、メモリセルアレイ部のみならずＷＬドライバ部をも低面積化することが可能になるため、さらなる不揮発性半導体記憶装置の小型化が可能になる。
【０１８２】
［実施の形態７］
図４４は、本発明の実施の形態７における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図である。なお、本実施の形態における不揮発性半導体記憶装置１Ｇの回路構成は、上述の実施の形態１における不揮発性半導体記憶装置１Ａの回路構成と同様である。
【０１８３】
まず、図４４に示すように、本実施の形態における不揮発性半導体記憶装置１Ｇは、上述の実施の形態１と同様に、メモリセルアレイ部と、ＢＬドライバ部とを備えている。ＢＬドライバ部は、図１におけるＢＬドライバ８が形成される領域に相当する部分である。なお、ワード線の延伸方向における不揮発性半導体記憶装置の構造については、ここではその説明を省略する。
【０１８４】
メモリセルアレイ部には、ＴＭＲ素子４９０とセル選択ダイオード４８０とを含むメモリセルが複数形成されている。ＴＭＲ素子４９０は、図１に示す回路における符号１４に相当する素子であり、セル選択ダイオード４８０は、図１に示す回路における符号１６に相当する素子である。また、ＢＬドライバ部には、メモリセルの制御を行なうための２つの電界効果トランジスタが形成されている。
この２つの電界効果トランジスタは、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含んでいる。
【０１８５】
以下、本実施の形態における不揮発性半導体記憶装置１Ｇの構造について具体的に説明する。
【０１８６】
図４４に示すように、不揮発性半導体記憶装置１ＧのＢＬドライバ部においては、半導体基板としてのｐ型シリコン基板４０１の主表面にｐチャネルＭＯＳトランジスタのソース／ドレイン領域４０２ａ，４０２ｂが形成されている。ソース／ドレイン領域４０２ａ，４０２ｂは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域４０２ａ，４０２ｂ間のチャネル領域上には、ゲート絶縁膜４０３ａを介してゲート電極４０４ａが形成されている。このゲート電極４０４ａは、その上面および側面がサイドウォール絶縁膜４０５ａによって覆われている。
【０１８７】
ＢＬドライバ部のｎチャネルＭＯＳトランジスタが形成される領域においては、シリコン基板４０１にｎ型ウェル領域４０２ｋが形成されている。このｎ型ウェル領域４０２ｋが形成されたシリコン基板４０１の主表面には、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域４０２ｃ，４０２ｄが形成されている。ソース／ドレイン領域４０２ｃ，４０２ｄは、チャネル領域を介して対向するように配置されている。ソース／ドレイン領域４０２ｃ，４０２ｄ間のチャネル領域上には、ゲート絶縁膜４０３ｂを介してゲート電極４０４ｂが形成されている。このゲート電極４０４ｂは、その上面および側面がサイドウォール絶縁膜４０５ｂによって覆われている。なお、以上において説明したｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタは、素子分離膜４０６によって分離されている。
【０１８８】
これらＢＬドライバを構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ上には、第１の層間絶縁膜４１０が形成されている。第１の層間絶縁膜４１０においては、ソース／ドレイン領域４０２ａ〜４０２ｄ上に位置する領域にそれぞれコンタクトホールが形成されている。これらコンタクトホールの開口底面には、ｎ型シリコン層４０７ａ〜４０７ｄが位置している。また、このｎ型シリコン層４０７ａ〜４０７ｄ上に位置するコンタクトホールが導電体膜によって充填されることにより、第１の層間絶縁膜４１０中に接続コンタクト４１２ａ〜４１２ｄが形成されている。
【０１８９】
第１の層間絶縁膜４１０上には、第２の層間絶縁膜４２０が形成されている。
第２の層間絶縁膜４２０においては、第１の層間絶縁膜４１０中に形成された接続コンタクト４１２ａ〜４１２ｄ上に位置する領域に、コンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、第２の層間絶縁膜４２０中に接続コンタクト４２２ａ〜４２２ｄが形成されている。なお、接続コンタクト４２２ａは電源に接続される。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのソースには、電源電圧（ＶＣＣ）が与えられることになる。また、接続コンタクト４２２ｄには接地電圧（ＶＳＳ）が与えられる。これにより、ＢＬドライバを構成するｎチャネルＭＯＳトランジスタのドレインは接地されることになる。また、接続コンタクト４２２ｂと接続コンタクト４２２ｃとは第２の層間絶縁膜４２０上において接続されている。これにより、ＢＬドライバを構成するｐチャネルＭＯＳトランジスタのドレインとｎチャネルＭＯＳトランジスタのソースとは電気的に接続されている。
【０１９０】
第２の層間絶縁膜４２０上には、第３の層間絶縁膜４３０が形成されている。
第３の層間絶縁膜４３０においては、第２の層間絶縁膜４２０中に形成された接続コンタクト４２２ｂ，４２２ｃの接続部上に、１つのコンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、第３の層間絶縁膜４３０中に接続コンタクト４３２ａが形成されている。
【０１９１】
第３の層間絶縁膜４３０上には、パッシベーション膜４４０が形成される。第３の層間絶縁膜４３０とパッシベーション膜４４０の間にはビット線４６０が形成されており、このビット線４６０は、第３の層間絶縁膜４３０中に形成された接続コンタクト４３２ａに接続されている。このビット線４６０は、図１および図２に示すビット線ＢＬ１〜ＢＬｎのうちの任意の１本に相当する。なお、ビット線４６０は、後述するメモリセルアレイ部において、メモリセルに電気的に接続されている。
【０１９２】
また、図４４に示すように、不揮発性半導体記憶装置１Ｇのメモリセルアレイ部においては、ビット線の延伸方向において、シリコン基板４０１が素子分離膜４０６によって区切られている。シリコン基板４０１の主表面には、ｎ型拡散層４０８が形成されている。このｎ型拡散層４０８は、図１および図２に示すワード線ＷＬ１〜ＷＬｋのうちの任意の１本に相当する。
【０１９３】
シリコン基板４０１の主表面上には、第１の層間絶縁膜４１０が形成されている。第１の層間絶縁膜４１０においては、ｎ型拡散層４０８上に各メモリセル毎にコンタクトホールが形成されている。このコンタクトホールの下部には、エピタキシャル成長法によりｐ型シリコン層４１６が形成されている。このｐ型シリコン層４１６は、その下端の界面においてシリコン基板４０１のｎ型拡散層４０８と接触しており、ｐｎ接合を形成している。また、このｐ型シリコン層４１６上のコンタクトホールに導電体膜が充填されることにより、第１の層間絶縁膜４１０中に接続コンタクト４１８が形成されている。
【０１９４】
第１の層間絶縁膜４１０上には、第２の層間絶縁膜４２０が形成されている。
第２の層間絶縁膜４２０においては、第１の層間絶縁膜４１０中に形成された接続コンタクト４１８上に位置する領域にＴＭＲ素子４９０が形成されている。各々のＴＭＲ素子４９０は、強磁性体層とトンネル絶縁体層と強磁性体層からなるＭＴＪ層と、片方の強磁性体層に接する反強磁性体層とを含んでいる。各々のＴＭＲ素子４９０上には、コンタクトホールが形成されている。これらコンタクトホールが導電体膜によって充填されることにより、接続コンタクト４２２ｇが形成されている。
【０１９５】
第２の層間絶縁膜４２０上には、第３の層間絶縁膜４３０が形成されている。
第３の層間絶縁膜４３０においては、第２の層間絶縁膜４２０中に形成された接続コンタクト４２２ｇ上に位置する領域に、コンタクトホールが形成されている。このコンタクトホールが導電体膜によって充填されることにより、第３の層間絶縁膜４３０中に接続コンタクト４３６が形成されている。
【０１９６】
第３の層間絶縁膜４３０上には、パッシベーション膜４４０が形成されている。第３の層間絶縁膜４３０とパッシベーション膜４４０との間には、ビット線４６０が形成されている。このビット線４６０は、接続コンタクト４３６に接続されている。このビット線４６０は、図１および図２に示すビット線ＢＬ１〜ＢＬｋのうちの任意の１本に相当する。
【０１９７】
以上において説明した、本実施の形態に基づく不揮発性半導体記憶装置１Ｇの特徴的な構造を要約すれば、不揮発性半導体記憶装置１Ｇは、半導体基板としてのシリコン基板４０１と、第１導電線としてのビット線４６０と、第２導電線としてのワード線４７０と、メモリセルとを備えている。シリコン基板４０１は、主表面を有しており、ビット線４６０は、このシリコン基板４０１の主表面よりも上方に位置している。ワード線４７０は、ビット線４６０と交差するようにシリコン基板４０１に設けらたｎ型拡散層４０８によって構成されている。メモリセルは、ビット線４６０とワード線４７０とが交差する領域に位置し、一方端がビット線４６０に電気的に接続され、かつ他方端がワード線４７０に電気的に接続されている。このメモリセルは、電気的に直列に接続された記憶素子としてのＴＭＲ素子４９０およびセル選択素子としてのセル選択ダイオード４８０を含んでいる。このうち、セル選択ダイオード４８０は、エピタキシャル成長法によりシリコン基板４０１の主表面上に選択的に成長させた第１半導体層としてのｐ型シリコン層４１６を含んでおり、このｐ型シリコン層４１６とシリコン基板４０１との界面にｐｎ接合を有している。
【０１９８】
上述のように、エピタキシャル成長法を用いて形成した第１半導体層を含み、かつこの半導体層と半導体基板との間にｐｎ接合を有するｐｎ接合ダイオードをセル選択素子として用いることにより、内部抵抗や逆方向特性といった電気特性に優れたダイオードをセル選択素子として利用することが可能になる。この結果、良好な読み出しおよび書き込み動作の実現が図られた不揮発性半導体記憶装置を提供することが可能になる。
【０１９９】
また、上述のｐｎ接合ダイオードをセル選択素子に適用することにより、メモリセルに形成される各々のセル選択ダイオードの電気特性にばらつきが生じ難くなる。このため、センス電流を安定化させることができるため、良好な読み出しおよび書き込み動作の実現が図られた不揮発性半導体記憶装置を歩留まりよく提供することが可能になる。
【０２００】
また、セル選択素子としてダイオードを用いることにより、セル選択素子としてトランジスタを用いる場合と比べてメモリセルアレイの面積を大幅に低面積化することが可能になる。また、半導体基板に拡散層を形成することによって半導体基板中にｐｎダイオードを形成し、セル選択素子としてこのｐｎダイオードを採用した構造よりも、メモリセルアレイの面積をさらに低面積化することが可能になる。
【０２０１】
以上により、このエピタキシャル成長法を用いて形成された半導体層を含むダイオードをセル選択ダイオードとして用いることにより、低面積化が図られ、かつ良好な特性を有する不揮発性半導体記憶装置を高い歩留まりで製造することが可能になる。
【０２０２】
次に、図４５から図５１を参照して、図４４に示した不揮発性半導体記憶装置の製造方法について説明する。図４５から図５１は、図４４に示した不揮発性半導体記憶装置の製造方法を説明するためのビット線の延びる方向に沿う概略断面図である。
【０２０３】
まず、図４５に示すように、シリコン基板４０１の主表面に通常の成膜工程、写真製版加工工程およびイオン注入工程などを用いてＢＬドライバ部を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタならびに図示しないロジック回路を構成する電界効果トランジスタを形成する。
【０２０４】
具体的には、ｐ型のシリコン基板４０１の所定の領域（ｎチャネルＭＯＳトランジスタを形成する領域）に、マスク（図示しない）を用いてｎ型ウェル領域４０２ｋを形成する。次に、シリコン基板４０１の所定領域に素子分離膜４０６を形成する。
【０２０５】
そして、シリコン基板４０１の主表面にゲート絶縁膜４０３ａ，４０３ｂとなるべき絶縁膜を形成する。この絶縁膜上にゲート電極４０４ａ，４０４ｂとなるべき導電体膜を形成する。この導電体膜上にパターンを有するレジスト膜（図示しない）を形成し、このレジスト膜をマスクとして導電体膜および絶縁膜をエッチングにより部分的に除去する。その後、レジスト膜を除去する。このようにして、ゲート絶縁膜４０３ａ，４０３ｂおよびゲート電極４０４ａ，４０４ｂを形成する。
【０２０６】
次に、ゲート電極４０４ａ，４０４ｂをマスクとしてシリコン基板４０１の主表面に導電性の不純物を注入することにより、ソース／ドレイン領域４０２ａ〜４０２ｄを形成する。なお、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは、それぞれ異なる導電型の不純物を導入することにより、作り分けられる。このとき、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域４０２ａ，４０２ｂの形成と同時に、メモリセルアレイ部においてｎ型拡散層４０８を形成する。
【０２０７】
次に、ゲート電極４０４ａ，４０４ｂを覆うようにサイドウォール絶縁膜４０５ａ，４０５ｂとなるべき絶縁膜を堆積する。この絶縁膜を異方性エッチングにより選択的に除去することにより、サイドウォール絶縁膜４０５ａ，４０５ｂを形成する。以上により、ＢＬドライバ部を構成するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタならびに図示しないロジック回路を構成する電界効果トランジスタを形成する。
【０２０８】
次に、図４６に示すように、シリコン基板４０１の全面を覆うように、第１の層間絶縁膜４１０を形成する。第１の層間絶縁膜４１０としては、たとえば、ＢＰＴＥＯＳ膜を用い、その厚さは概ね２００ｎｍ程度とすることが望ましい。そして、第１の層間絶縁膜４１０上にパターンを有するレジスト膜（図示しない）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第１の層間絶縁膜４１０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第１の層間絶縁膜４１０において、コンタクトホールが形成される。
【０２０９】
つづいて、図４７に示すように、エピタキシャル成長法により、上記コンタクトホールの開口部の下部にエピタキシャル成長層を厚さ５ｎｍ程度となるように形成する。次に、メモリセルアレイ部以外の位置に形成されたコンタクトホールをレジスト膜（図示しない）にて覆い、メモリセルアレイ部に形成されたエピタキシャル成長層にのみ、ｐ型の不純物であるボロン（Ｂ）をイオン注入法によって注入する。このときの注入エネルギーは、たとえば５ｋｅＶとし、注入濃度は１×１０１５ｃｍ−２程度とする。その後レジスト膜を除去する。この結果、メモリセルアレイ部のコンタクトホールの開口部の底面にｐ型シリコン層４１６が形成される。このｐ型シリコン層４１６と、シリコン基板４０１に形成されたｎ型拡散領域４０８とにより、セル選択ダイオード４８０が構成される。
【０２１０】
つづいて、メモリセルアレイ部に形成されたｐ型シリコン層４１６をレジスト膜（図示しない）にて覆い、メモリセルアレイ部以外に形成されたエピタキシャル成長層にのみ、ｎ型の不純物であるリン（Ｐ）をイオン注入法によって注入する。このときの注入エネルギーは、たとえば１０ｋｅＶとし、注入濃度は３×１０１５ｃｍ−２程度とする。その後レジスト膜を除去する。この結果、メモリセルアレイ部以外のコンタクトホールの開口部の底面にｎ型シリコン層４０７ａ〜４０７ｄが形成される。
【０２１１】
次に、図４８に示すように、第１の層間絶縁膜４１０中に形成されたコンタクトホールの内部を充填する導電体膜を形成する。この結果、第１の層間絶縁膜４１０において、コンタクトホールを充填する接続コンタクト４１２ａ〜４１２ｄおよび接続コンタクト４１８が形成される。
【０２１２】
次に、図４９に示すように、第１の層間絶縁膜４１０を覆うように、ＴＭＲ素子４９０となるべき積層膜を形成する。なお、この積層膜は、２つの強磁性体層とその間に挟まれた薄い絶縁体層からなるＭＴＪ層と、一方の強磁性体層と接する反強磁性体層とを備える。
【０２１３】
つづいて、この積層膜上にパターンを有するレジスト膜（図示しない）をフォトリソグラフィ法により形成し、このレジスト膜をマスクとして積層膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、接続コンタクト４１８上にＴＭＲ素子４９０が形成される。
【０２１４】
次に、図５０に示すように、第１の層間絶縁膜４１０を覆うように、第２の層間絶縁膜４２０を形成する。そして、第２の層間絶縁膜４２０上にパターンを有するレジスト膜（図示しない）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第２の層間絶縁膜４２０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第２の層間絶縁膜４２０において、コンタクトホールが形成される。
【０２１５】
つづいて、コンタクトホールの内部を充填するとともに第２の層間絶縁膜４２０の上部表面上にまで延在する導電体膜を形成する。その後、この導電体膜の上にパターンを有するレジスト膜（図示しない）とフォトリソグラフィに法より形成する。このレジスト膜をマスクとして、導電体膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第２の層間絶縁膜４２０において、コンタクトホールを充填し、かつ第２の層間絶縁膜４２０上にまで延在する接続コンタクト４２２ａ〜４２２ｄおよび接続コンタクト４２２ｇが形成される。
【０２１６】
次に、図５１に示すように、第２の層間絶縁膜４２０を覆うように、第３の層間絶縁膜４３０を形成する。そして、第３の層間絶縁膜４３０上にパターンを有するレジスト膜（図示しない）をフォトリソグラフィ法により形成する。このレジスト膜をマスクとして、第３の層間絶縁膜４３０の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第３の層間絶縁膜４３０において、コンタクトホールが形成される。
【０２１７】
つづいて、コンタクトホールの内部を充填するとともに第３の層間絶縁膜４３０の上部表面上にまで延在する導電体膜を形成する。その後、この導電体膜の上にパターンを有するレジスト膜（図示しない）をフォトリソグラフィに法より形成する。このレジスト膜をマスクとして、導電体膜の一部をエッチングにより除去する。その後レジスト膜を除去する。この結果、第３の層間絶縁膜４３０において、コンタクトホールを充填し、かつ第３の層間絶縁膜４３０上にまで延在する接続コンタクト４３２ａおよび接続コンタクト４３６が形成される。また、メモリセルアレイ部においては、接続コンタクト４３６上にビット線４６０が形成される。
【０２１８】
つづいて、第３の層間絶縁膜４３０の全面を覆うように、パッシベーション膜４４０を形成する。以上の工程を経ることにより、図４４に示す構造の不揮発性半導体記憶装置１Ｇが得られる。
【０２１９】
この発明に基づく図４５から図５１に示す不揮発性半導体記憶装置１Ｇの製造方法の特徴的な工程を要約すると、本製造方法は、半導体基板としてのシリコン基板４０１の主表面に、第２導電線としてのワード線として機能するｎ型拡散領域４０８を形成する工程と、シリコン基板４０１の主表面にエピタキシャル成長法により、第１半導体層としてのｐ型シリコン層４１６を形成する工程と、ｐ型シリコン層４１６に電気的に接続された記憶素子としてのＴＭＲ素子４９０を形成する工程と、このＴＭＲ素子４９０上に第１の導電線としてのビット線４６０を形成する工程とを含んでいる。
【０２２０】
以上の工程を経ることにより、低面積化が図られ、かつ良好な特性を有する不揮発性半導体記憶装置を高い歩留まりで製造することが可能になる。
【０２２１】
［実施の形態８］
本発明で用いられるｐｎ接合ダイオードは、ＭＲＡＭに限らず、抵抗値の変化によってデータを不揮発的に保持する記憶素子に対するスイッチング素子としてに適用することが可能である。
【０２２２】
図５２は、実施の形態８の不揮発性半導体記憶装置５１の主要部の構成を示した回路図である。
【０２２３】
図５２を参照して、不揮発性半導体記憶装置５１は、メモリアレイ５２と、ＢＬドライバ５８と、ＷＬドライバ５４と、センスアンプ回路６０とを含む。
【０２２４】
メモリセルアレイ５２は、ワード線ＷＬ１〜ＷＬｋと、ワード線ＷＬ１〜ＷＬｋに交差して設けられるビット線ＢＬ１〜ＢＬｎと、ワード線ＷＬ１〜ＷＬｋとビット線ＢＬ１〜ＢＬｎのｋ×ｎ個の交差部にそれぞれ設けられる複数のメモリセルを含む。各メモリセルは、対応するビット線と対応するワード線との間に直列に接続されるアンチヒューズとダイオードとを含む。メモリセルの代表として、ビット線ＢＬ１とワード線ＷＬ３の交差部に設けられるメモリセル６２に符号を付してその構成を説明する。
【０２２５】
メモリセル６２は、ビット線ＢＬ１とワード線ＷＬ３との間に直列に接続される容量性記憶素子としてのアンチヒューズ素子６４とダイオード６６とを含む。
ダイオード６６は、アンチヒューズ素子からワード線ＷＬ３に向かう向きが順方向になるように接続されている。なお、メモリセル６２には、アンチヒューズ６４が破壊された場合の等価回路としてアンチヒューズの電極間を結ぶように接続されている抵抗６８が図示されている。もちろんアンチヒューズ６４が未破壊の場合には、抵抗６８は存在しない。
【０２２６】
セル選択素子としてダイオード６６を使用することにより、セル選択素子にトランジスタを用いる場合と比べてメモリセル面積を大幅に削減できる。また、ダイオード６６として上述の安定したｐｎ接合を有する素子を用いるので、メモリセルに流れる電流を安定化させることができる。
【０２２７】
ＢＬドライバ５８は、各ビット線にそれぞれ対応して設けられる複数の駆動回路を含む。
【０２２８】
複数の駆動回路の代表として、ビット線ＢＬ１に対応する駆動回路７０について符号を付して詳しく説明する。
【０２２９】
駆動回路７０は、電源ノードとビット線ＢＬ１との間に接続されゲートに制御信号ＨＢ１を受けるｐチャネルＭＯＳトランジスタ７２と、ビット線ＢＬ１と接地ノードとの間に接続されゲートに制御信号ＬＢ１を受けるｎチャネルＭＯＳトランジスタ７４とを含む。他のビット線ＢＬ２〜ＢＬｎについても同様な構成を有する駆動回路が設けられている。すなわち、ビット線ＢＬ２には制御信号ＨＢ２，ＬＢ２を受ける駆動回路が設けられる。ビット線ＢＬｎに対応して制御信号ＨＢｎ，ＬＢｎが与えられる駆動回路が設けられる。
【０２３０】
ＷＬドライバ５４は、ワード線ＷＬ１〜ＷＬｋにそれぞれ対応する複数の駆動回路を含む。複数の駆動回路の代表としてＷＬ３に対応して設けられる駆動回路８０について符号を付して詳しく説明する。
【０２３１】
駆動回路８０は、電源ノードとワード線ＷＬ３との間に接続されゲートに信号ＰＲ３を受けるｐチャネルＭＯＳトランジスタ８２と、ワード線ＷＬ３と接地ノードとの間に接続されゲートに信号ＷＴ３を受けるｎチャネルＭＯＳトランジスタ８４と、ワード線ＷＬ３と読出電位ＶＲが与えられるノードとの間に接続されゲートに信号ＲＤ３を受けるｎチャネルＭＯＳトランジスタ８６とを含む。
【０２３２】
他のワード線ＷＬ１，ＷＬ２，ＷＬ４〜ＷＬｋについても、同様な構成を有する駆動回路が設けられる。但しワード線ＷＬ１に接続される駆動回路には制御信号ＰＲ１，ＷＴ１，ＲＤ１が与えられる。またワード線ＷＬ２に対応する駆動回路には制御信号ＰＲ２，ＷＴ２，ＲＤ２が与えられる。またワード線ＷＬｋに対応する駆動回路には制御信号ＰＲｋ，ＷＴｋ，ＲＤｋが与えられる。
【０２３３】
次にメモリセル６２への書込動作について説明する。
待機時においては、ビット線ＢＬ１〜ＢＬｎは電源電位ＶＣＣにプリチャージされ、各メモリセルに電流が流れないようにワード線ＷＬ１〜ＷＬｋも電源電位ＶＣＣにプリチャージされる。
【０２３４】
メモリセル６２に対して書込つまりアンチヒューズのプログラムを行なう場合には、制御信号ＷＴ３がＨレベルに設定され選択ワード線ＷＬ３が接地電位に設定される。そして制御信号ＨＢ１がＬレベルに活性化されビット線ＢＬ１に電源電位ＶＣＣが与えられる。
【０２３５】
アンチヒューズ６４の両端に十分な電位差が印加されるとアンチヒューズ６４は破壊され等価回路として抵抗６８による電流経路が形成される。ビット線ＢＬ１に接続される他のメモリセルのアンチヒューズが破壊されないように、ワード線ＷＬ１，ＷＬ２，ＷＬ４〜ＷＬｋは信号ＰＲ１，ＰＲ２，ＰＲ４〜ＰＲｋがＬレベルに設定されることによりビット線ＢＬ１と等しい電位である電源電位ＶＣＣに設定される。またビット線ＢＬ２〜ＢＬｎは、ワード線ＷＬ３に接続されている他のメモリセルが破壊されないようにＢＬドライバ５８によって接地電位に設定される。
【０２３６】
なお、その他にも書込時において選択ワード線を接地電位とし、非選択ビット線を電源電位ＶＣＣより高い電位に昇圧してアンチヒューズ素子に高電界を印加しアンチヒューズ素子の抵抗を変更する方法もある。
【０２３７】
次にメモリセル６２の保持情報を読出す動作について説明する。
読出時には、ワード線ＷＬ３をプリチャージレベルである電源電位ＶＣＣから少し低い電位である読出電位ＶＲに設定する。これは制御信号ＲＤ３をＨレベルに活性化しｎチャネルＭＯＳトランジスタ８４を導通状態とし、制御信号ＰＲ３をＨレベルに非活性化しｐチャネルＭＯＳトランジスタ８２を非導通状態とすることにより設定される。
【０２３８】
一方、ビット線ＢＬ１にはセンスアンプ回路６０から読出電流ｉ５が流入する。ＢＬドライバ５８は非活性化され、ビット線ＢＬ１〜ＢＬｎとは切り離された状態となっている。センスアンプ回路がビット線ＢＬ１に選択的に読出電流ｉ５を流入させこれが抵抗６８を流れることによりワード線ＷＬ３を経由して、さらにｎチャネルＭＯＳトランジスタ８６を通り、読出電位ＶＲが与えられるノードに向けて電流が流れる。この電流が流れるか否かをセンスアンプ回路６０で検出することによりアンチヒューズ６４が破壊されているか否かを検出することができる。
【０２３９】
なお、以上の説明では、ビット線やワード線が待機状態において電源電位ＶＣＣレベルにプリチャージされるとして説明したが、このプリチャージについては接地電位にプリチャージしてもかまわない。すなわちビット線とワード線との間に電位差が生じないように等しい電位に設定すればよい。
【０２４０】
上述の実施の形態１から４においては、ＴＭＲ素子の下方にセル選択ダイオードを積層し、セル選択ダイオードのカソードをＴＭＲ素子に接続した構成としたが、ＴＭＲ素子の上方にセル選択ダイオードを積層し、セル選択ダイオードのアノードをＴＭＲ素子に接続した構成とすることも可能である。
【０２４１】
また、上述の実施の形態１から８においては、記憶素子として磁気抵抗効果素子であるＴＭＲ素子と容量性記憶素子としてのアンチヒューズ素子を採用した場合について例示して説明を行なったが、特にこれに限定されるものではなく、他の記憶素子として相転移素子を用いたＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｉｅｓ）に本発明を適用することも可能である。
【０２４２】
このように、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【０２４３】
【発明の効果】
本発明によれば、安価に製造することが可能な小型で高性能の不揮発性半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置の主要部を説明する回路図である。
【図２】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルアレイの模式上面図である。
【図３】本発明の実施の形態１における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図である。
【図４】本発明の実施の形態１における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルの構造を示す拡大断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図１４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図１５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図１６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図１７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図１８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程の他の例を説明するための模式断面図である。
【図１９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程の他の例を説明するための模式断面図である。
【図２０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程の他の例を説明するための模式断面図である。
【図２１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程のさらに他の例を説明するための模式断面図である。
【図２２】本発明の実施の形態２における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図である。
【図２３】本発明の実施の形態３における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図である。
【図２４】本発明の実施の形態３における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図である。
【図２５】本発明の実施の形態４における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図である。
【図２６】本発明の実施の形態５における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図である。
【図２７】本発明の実施の形態５における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図である。
【図２８】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第１工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図２９】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第１工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図３０】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第２工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図３１】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第２工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図３２】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第３工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図３３】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第４工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図３４】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第４工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図３５】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第５工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図３６】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第５工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図３７】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第６工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図３８】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第６工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図３９】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第７工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図４０】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第７工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図４１】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第８工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図４２】本発明の実施の形態５における不揮発性半導体記憶装置の製造方法の第８工程を示す、ワード線の延伸方向に沿う概略断面図である。
【図４３】本発明の実施の形態６における不揮発性半導体記憶装置のワード線の延伸方向に沿う概略断面図である。
【図４４】本発明の実施の形態７における不揮発性半導体記憶装置のビット線の延伸方向に沿う概略断面図である。
【図４５】本発明の実施の形態７における不揮発性半導体記憶装置の製造方法の第１工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図４６】本発明の実施の形態７における不揮発性半導体記憶装置の製造方法の第２工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図４７】本発明の実施の形態７における不揮発性半導体記憶装置の製造方法の第３工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図４８】本発明の実施の形態７における不揮発性半導体記憶装置の製造方法の第４工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図４９】本発明の実施の形態７における不揮発性半導体記憶装置の製造方法の第５工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図５０】本発明の実施の形態７における不揮発性半導体記憶装置の製造方法の第６工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図５１】本発明の実施の形態７における不揮発性半導体記憶装置の製造方法の第７工程を示す、ビット線の延伸方向に沿う概略断面図である。
【図５２】本発明の実施の形態８における不揮発性半導体記憶装置の主要部の構成を示した回路図である。
【符号の説明】
１  不揮発性半導体記憶装置、２  メモリセルアレイ、４，６  ＷＬドライバ、８  ＢＬドライバ、１０  センスアンプ回路＆ＢＬドライバ、１２  メモリセル、１４  ＴＭＲ素子、１６  ダイオード、２１〜２ｋ  ｎチャネルＭＯＳトランジスタ、１０１  シリコン基板、１０２ａ〜１０２ｆ  ソース／ドレイン領域、１０２ｋ  ｎ型ウェル領域、１０３ａ〜１０３ｃ  ゲート絶縁膜、１０４ａ〜１０４ｃ  ゲート電極、１０５ａ〜１０５ｃ  サイドウォール絶縁膜、１０６  素子分離膜、１１０  第１の層間絶縁膜、１１２ａ〜１１２ｆ，１２２ａ，１２２ｂ，１２６  接続コンタクト、１２０  第２の層間絶縁膜、１３０  パッシベーション膜、１６０  ビット線、１７０  ワード線、１８０  セル選択ダイオード、１８１  ｎ型シリコン層、１８２  ｐ型シリコン層、１９０  ＴＭＲ素子。
【図１】
2004193282.tif 000003
【図２】
2004193282.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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