(57)【要約】【課題】被測定デバイスへ波形品質の良い試験波形を供給する。【解決手段】ドライバ１０２の出力電圧設定回路５０は、被測定デバイスの入出力信号インタフェースの論理レベルに合致した設定電圧（ＶＨ２，ＶＬ２）と、それらとは異なる設定電圧（ＶＨ１，ＶＬ１）とを有する。出力電圧切替回路６０は、エッジ制御回路２０からの選択信号に基づき、設定電圧の１つを選択して出力する。試験波形の基準となるパターンデータが変化したとき、設定電圧（ＶＨ１，ＶＬ１）を被測定デバイスへ出力した後、設定電圧（ＶＨ２，ＶＬ２）を被測定デバイスへ出力する。設定電圧（ＶＨ１，ＶＬ１）は出力電圧設定回路５０で任意の値に設定され、設定電圧（ＶＨ２，ＶＬ２）へ切り替える時期は、遅延量制御回路３０の制御で遅延回路４０の遅延量を変えることにより調整される。【選択図】        図１
2004170079.tif 000002
【特許請求の範囲】
【請求項１】
試験波形の基準となるパターンデータが変化したとき、被測定デバイスの信号レベルに合致した第２の設定電圧と異なる第１の設定電圧を被測定デバイスへ出力した後、第２の設定電圧を被測定デバイスへ出力することを特徴とする試験波形供給方法。
【請求項２】
第２の設定電圧より大きな第１の設定電圧を被測定デバイスへ出力することを特徴とする請求項１に記載の試験波形供給方法。
【請求項３】
第２の設定電圧より小さな第１の設定電圧を被測定デバイスへ出力することを特徴とする請求項１に記載の試験波形供給方法。
【請求項４】
複数の異なる第１の設定電圧を被測定デバイスへ順次出力することを特徴とする請求項１に記載の試験波形供給方法。
【請求項５】
請求項１乃至請求項４のいずれかに記載の試験波形供給方法を用いて、半導体デバイスの基本的動作及び機能を検査することを特徴とする半導体試験方法。
【請求項６】
被測定デバイスの信号レベルに合致した第２の設定電圧と、該第２の設定電圧と異なる第１の設定電圧とを有する電圧設定手段と、
前記電圧設定手段の設定電圧の１つを選択して出力する電圧切替手段と、
前記第１の設定電圧と第２の設定電圧の切替時間を設定する手段と、
試験波形の基準となるパターンデータの変化と前記第１の設定電圧と第２の設定電圧の切替時間に応じて、前記電圧切替手段へ前記電圧設定手段の設定電圧の１つの選択を指示する手段とを備えたドライバを搭載したことを特徴とする半導体試験装置。
【請求項７】
前記第１の設定電圧は、前記第２の設定電圧より大きいことを特徴とする請求項６に記載の半導体試験装置。
【請求項８】
前記第１の設定電圧は、前記第２の設定電圧より小さいことを特徴とする請求項６に記載の半導体試験装置。
【請求項９】
前記電圧設定手段は、複数の異なる第１の設定電圧を有することを特徴とする請求項６に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ、ＬＳＩ等の半導体集積回路（半導体デバイス）の電気的特性を検査する半導体試験方法及びその試験波形供給方法、並びに半導体試験装置及びそのドライバに係り、特に動作速度が速い半導体デバイスの検査に好適な試験波形供給方法、半導体試験方法、ドライバ、及び半導体試験装置に関する。
【０００２】
【従来の技術】
半導体試験装置は、被測定デバイスへ所定の試験波形を供給し、被測定デバイスが出力する応答波形から出力データを読み取り、予め用意した期待値データと比較することによって、被測定デバイスの基本的動作及び機能に問題が無いかどうかを検査するものである。被測定デバイスへの試験波形は、半導体試験装置のピンエレクトロニクスから供給される。ピンエレクトロニクスには、パターンデータから試験波形を生成して被測定デバイスへ出力するドライバを備えている。ドライバは、被測定デバイスの入出力端子の数だけ備えている。
【０００３】
図６（ａ）は従来の半導体試験装置のドライバを示す図、図６（ｂ）は従来の半導体試験装置のドライバの入力及び出力電圧を示す図である。ドライバ１は、図示しない波形フォーマッタからパターンデータＤＡＴＡのポジティブ信号ＤＡＴＡＰ及びネガティブ信号ＤＡＴＡＮ、及び被測定デバイスの入出力信号インタフェースの論理レベルに合致する電圧ＶＨ，ＶＬを入力する。ドライバ１の出力電圧Ｖｏｕｔ１は、パターンデータＤＡＴＡの変化に応じた試験波形を生成して出力する。
【０００４】
一般に、ドライバの出力電圧は、図６（ｂ）に示すように、パターンデータＤＡＴＡの情報と設定電圧（基準電圧ＶＨ，ＶＬ）の情報とによって、高速に動作制御が行われている。一方、半導体試験装置において、ドライバと被測定デバイスとの間には、半導体試験装置の動作速度の周期に比べて比較的長い伝送線路と、被測定デバイスを収容するソケット等のインタフェースやそれを搭載する基板等が介在している。
【０００５】
図７（ａ）は従来の半導体試験装置のドライバの伝送線路を含めた等価回路を示す図、図７（ｂ）は等価回路の出力波形を示す図、図７（ｃ）は伝送線路の理想等価回路を示す図である。図７（ａ）において、ドライバ１の出力には、伝送線路２が接続されており、その長さをｌとする。一般に、動作速度６６ＭＨｚを超えると、伝送線路２は、分布常数回路として扱わなければならない。高周波を  伝送するときの伝送線路２の理想（抵抗損失が無いと仮定したとき）等価回路は  、図７（Ｃ）に示すようにコイルＬとコンデンサＣで表される。このとき、図７（  ｂ）に示すように、伝送線路を信号が伝播する時間の２倍の期間Ｔ（Ｔ≒２×ｌ  ／ｖ、但しｖ×ｖ＝１／（ＬＣ））では、出力電圧Ｖｏｕｔ２が規定の電圧ＶＨ（又はＶＬ）に達しないで緩やかに立ち上がる（又は立ち下がる）ドリブルアップ現象が発生する。
【０００６】
さらに、ソケット等のインタフェースを搭載する基板には、基板パターン（特性インピーダンスを持つ、いわゆる伝送線路）の他に、接続用のスルーホールやコンタクトのためのパターンパッド等が必要であり、これらのスルーホールやパターンパッドには浮遊容量が発生する。また、被測定デバイスの信号入力端にも入力容量が存在する。
【０００７】
図８（ａ）は従来の半導体試験装置のドライバ及び被測定デバイスの等価回路を示す図、図８（ｂ）は被測定デバイスの入力波形を示す図である。図８（ａ）において、ドライバ１の出力には、伝送線路２が接続され、さらに、スルーホールやパターンパッドの浮遊容量３、特性インピーダンスを持つ基板パターン（伝送線路）４、及び被測定デバイス５の入力容量６が接続されている。このとき、被測定デバイス５のＡ点の入力電圧は、図８（ｂ）に示すように、浮遊容量等の影響で波形の立ち上がり及び立ち下がりがさらに鈍り、波形品質が劣化する。
【０００８】
このように、伝送線路の損失や基板のスルーホールの浮遊容量等の影響により、被測定デバイスへ供給される試験波形は、本来ドライバが出力する波形よりも、波形の立ち上がり／立ち下がり特性が劣化したり、波形形状が変化してしまうという問題があった。近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等の半導体メモリは急速に高速化が進み、次期半導体メモリとして３．２Ｇｂｐｓといった超高速メモリが提案されている。このような高速な半導体デバイスを検査するために、半導体試験装置は、波形品質が良く、低振幅で高速なドライバが必要とされ、ドライバの動作が高速かつ低振幅となる程、波形品質の劣化が重要な問題となってきている。
【０００９】
従来、試験波形の波形品質の劣化を補正するためには、ドライバ単体の出力波形の立ち上がり及び立ち下がりにオーバシュートをかける方法が用いられていた。図９は、従来技術により補正されたドライバの出力波形を示す図である。図９に示すように、出力波形の立ち上がり及び立ち下がりにオーバシュートをかけると、その副作用としてアンダーシュートが発生し易い。また、オーバシュート量は、ドライバ回路の構成によって、予め定めた量しか設定することができず、オーバシュート量を必要に応じて可変することは困難である。一方、スルーホール等の浮遊容量やデバイスの入力容量は、ソケット等のインタフェースの種類や被測定デバイスの種類毎に変わるため、最適のオーバシュート量を設定して波形品質の劣化を補正することは困難であった。
【００１０】
従来の半導体試験装置のドライバの一例として、特許文献１記載の技術がある。従来のドライバは試験波形を出力するのみであり、半導体試験装置と被試験デバイス間を電気的に接続する伝送線路の損失や浮遊容量による損失を補償することができなかった。（特許文献１参照）
【特許文献１】
特開平７−２９４６０７号公報（第１図）
【００１１】
【発明が解決しようとする課題】
本発明は、上記問題に鑑み、簡単な回路構成で、被測定デバイスへ波形品質の良い試験波形を供給することを目的とする。
【００１２】
本発明はまた、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を補正することを目的とする。
【００１３】
本発明はまた、特に高速な半導体デバイスを検査するのに良好な試験波形供給方法、半導体試験方法、及び半導体試験装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の試験波形供給方法は、試験波形の基準となるパターンデータが変化したとき、被測定デバイスの信号レベルに合致した第２の設定電圧と異なる第１の設定電圧を被測定デバイスへ出力した後、第２の設定電圧を被測定デバイスへ出力するものである。第２の設定電圧より大きな第１の設定電圧を被測定デバイスへ出力する場合と、第２の設定電圧より小さな第１の設定電圧を被測定デバイスへ出力する場合があり、さらに複数の異なる第１の設定電圧を被測定デバイスへ順次出力する場合がある。
【００１５】
例えば、伝送線路の損失や基板のスルーホールの浮遊容量等の影響により、被測定デバイスへ供給される試験波形の立ち上がりが緩やかになる場合、その期間は第２の設定電圧より大きな第１の設定電圧を被測定デバイスへ出力し、試験波形がある程度落ち着いた後、被測定デバイスの信号レベルに合致した第２の設定電圧を被測定デバイスへ出力する。また、被測定デバイスへ供給される試験波形の立ち下がりが緩やかになる場合、その期間は第２の設定電圧より小さな第１の設定電圧を被測定デバイスへ出力し、試験波形がある程度落ち着いた後、被測定デバイスの信号レベルに合致した第２の設定電圧を被測定デバイスへ出力する。
【００１６】
また、ドライバ自身の出力波形のオーバシュート又はアンダーシュートを補正する場合は、逆に、試験波形の立ち上がりでは第２の設定電圧より小さな第１の設定電圧を被測定デバイスへ出力し、試験波形の立ち下がりでは第２の設定電圧より大きな第１の設定電圧を被測定デバイスへ出力する。
【００１７】
このようにして、被測定デバイスへ供給される試験波形の波形品質の劣化を補正し、被測定デバイスへ波形品質の良い試験波形を供給することができる。そして、第１の設定電圧の大きさと第２の設定電圧へ切り替える時期とを調整することにより、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を補正することができる。
【００１８】
さらに、複数の異なる第１の設定電圧を被測定デバイスへ順次出力することにより、第１の設定電圧の大きさと出力期間とを細かく調整して、被測定デバイスへより高品質の試験波形を供給することができる。
【００１９】
本発明の半導体試験方法は、上記試験波形供給方法を用いて、半導体デバイスの基本的動作及び機能を検査するものである。
【００２０】
本発明の半導体試験装置のドライバは、上記試験波形供給方法を実施するために、被測定デバイスの信号レベルに合致した第２の設定電圧と、第２の設定電圧と異なる第１の設定電圧とを有する電圧設定手段と、電圧設定手段の設定電圧の１つを選択して出力する電圧切替手段と、第１の設定電圧と第２の設定電圧の切替時間を設定する手段と、試験波形の基準となるパターンデータの変化と第１の設  定電圧と第２の設定電圧の切替時間に応じて、電圧切替手段へ電圧設定手段の設  定電圧の１つの選択を指示する手段とを備えたものである。第１の設定電圧は、第２の設定電圧より大きい場合と第２の設定電圧より小さい場合があり、さらに電圧設定手段が、複数の異なる第１の設定電圧を有する場合がある。
【００２１】
本発明の半導体試験装置は、半導体デバイスの基本的動作及び機能を検査する半導体試験装置において、上記ドライバを備えたものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に従って説明する。図１は、本発明の一実施の形態によるドライバの構成図である。また、図２は、本発明の一実施の形態によるドライバの動作を説明するタイミングチャートである。本実施の形態のドライバ１０２は、パターン／エッジ変換回路１０、エッジ制御回路２０、遅延量制御回路３０、遅延回路４０、出力電圧設定回路５０、出力電圧切替回路６０、及び出力バッファ回路７０を含んで構成されている。
【００２３】
パターン／エッジ変換回路１０は、後述する波形フォーマッタ（図示せず）からパターンデータを入力する。通常、パターンデータは、波形フォーマッタからポジティブ信号及びネガティブ信号の差動信号として出力される。本実施の形態では、一例として、図２（ａ）に示すように、パターンデータのポジティブ信号をパターン／エッジ変換回路１０の入力端子Ｄ０へ入力する場合について説明する。
【００２４】
パターン／エッジ変換回路１０は、入力したパターンデータの変化点を幅の狭いパルス信号に変換し、セット信号Ｓ又はリセット信号Ｒとして出力する。図２（ｂ）に示すように、セット信号Ｓはパターンデータの０（ローレベル）から１（ハイレベル）への変化点で発生し、図２（ｃ）に示すように、リセット信号Ｒはパターンデータの１（ハイレベル）から０（ローレベル）への変化点で発生する。セット信号Ｓはエッジ制御回路２０の入力端子Ｈ１に接続され（図２（ｄ））、リセット信号Ｒはエッジ制御回路２０の入力端子Ｌ１に接続される（図２（ｅ））。
【００２５】
一方、遅延回路４０は、パターン／エッジ変換回路１０から出力されたセット信号Ｓ及びリセット信号Ｒを、それぞれ遅延量制御回路３０で設定された期間だけ遅延する。セット信号Ｓの遅延信号はエッジ制御回路２０の入力端子Ｈ２に接続され（図２（ｆ））、リセット信号Ｒの遅延信号はエッジ制御回路２０の入力端子Ｌ２に接続される（図２（ｇ））。図２において、セット信号Ｓの遅延量はｔ１−ｔ０であり、リセット信号Ｒの遅延量はｔ３−ｔ２である。これらの遅延量は、遅延量制御回路３０により、それぞれ任意の値に制御される。
【００２６】
エッジ制御回路２０は、フリップフロップ回路２１，２２，２３、及び出力電圧選択回路２４を含んで構成されている。フリップフロップ回路２１，２２，２３は、ＲＳフリップフロップと同様の動作を行う回路であり、セット入力Ｓ，リセット入力Ｒを複数備えている。いずれか１つのセット入力Ｓが１（ハイレベル）となると、出力Ｑがセットされて１（ハイレベル）となり、出力Ｑが１（ハイレベル）の状態で、いずれか１つのリセット入力Ｒが１（ハイレベル）となると、出力Ｑがリセットされて０（ローレベル）となる。出力ＱＢは、出力Ｑの１，０を反転したものが現れる。これらのフリップフロップ回路２１，２２，２３は、例えばバイポーラトランジスタ等で構成されるが、回路構成はこれに限らず、ＲＳフリップフロップと同様の動作を行うものであればよい。
【００２７】
フリップフロップ回路２１は、セット入力を１つ、リセット入力を３つ備えている。そして、セット入力Ｓ１には、入力端子Ｌ１に接続されたリセット信号Ｒが入力される。また、リセット入力Ｒ１には、入力端子Ｈ１に接続されたセット信号Ｓが入力され、リセット入力Ｒ２には、入力端子Ｈ２に接続されたセット信号Ｓの遅延信号が入力され、リセット入力Ｒ３には、入力端子Ｌ２に接続されたリセット信号Ｒの遅延信号が入力される。図２（ｄ）〜（ｇ）を入力とするフリップフロップ回路２１の出力Ｑ（ＦＦ２１Ｑ）は、図２（ｈ）に示すように、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで１（ハイレベル）となり、リセット入力Ｒ３（Ｌ２：リセット信号Ｒの遅延信号）の立ち上がりで０（ローレベル）となる。逆にフリップフロップ回路２１の出力ＱＢ（ＦＦ２１ＱＢ）は、図２（ｉ）に示すように、リセット入力Ｒ３（Ｌ２：リセット信号Ｒの遅延信号）の立ち上がりで１（ハイレベル）となり、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで０（ローレベル）となる。
【００２８】
フリップフロップ回路２２は、セット入力を２つ、リセット入力を２つ備えている。そして、セット入力Ｓ１には、入力端子Ｌ１に接続されたリセット信号Ｒが入力され、セット入力Ｓ２には、入力端子Ｌ２に接続されたリセット信号Ｒの遅延信号が入力される。また、リセット入力Ｒ１には、入力端子Ｈ１に接続されたセット信号Ｓが入力され、リセット入力Ｒ２には、入力端子Ｈ２に接続されたセット信号Ｓの遅延信号が入力される。図２（ｄ）〜（ｇ）を入力とするフリップフロップ回路２２の出力Ｑ（ＦＦ２２Ｑ）は、図２（ｊ）に示すように、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで１（ハイレベル）となり、リセット入力Ｒ１（Ｈ１：セット信号Ｓ）の立ち上がりで０（ローレベル）となる。逆にフリップフロップ回路２２の出力ＱＢ（ＦＦ２２ＱＢ）は、図２（ｋ）に示すように、リセット入力Ｒ１（Ｈ１：セット信号Ｓ）の立ち上がりで１（ハイレベル）となり、セット入力Ｓ１（Ｌ１：リセット信号Ｒ）の立ち上がりで０（ローレベル）となる。
【００２９】
フリップフロップ回路２３は、セット入力を１つ、リセット入力を３つ備えている。そして、セット入力Ｓ１には、入力端子Ｈ１に接続されたセット信号Ｓが入力される。また、リセット入力Ｒ１には、入力端子Ｌ１に接続されたリセット信号Ｒが入力され、リセット入力Ｒ２には、入力端子Ｌ２に接続されたリセット信号Ｒの遅延信号が入力され、リセット入力Ｒ３には、入力端子Ｈ２に接続されたセット信号Ｓの遅延信号が入力される。図２（ｄ）〜（ｇ）を入力とするフリップフロップ回路２３の出力Ｑ（ＦＦ２３Ｑ）は、図２（ｌ）に示すように、セット入力Ｓ１（Ｈ１：セット信号Ｓ）の立ち上がりで１（ハイレベル）となり、リセット入力Ｒ３（Ｈ２：セット信号Ｓの遅延信号）の立ち上がりで０（ローレベル）となる。逆にフリップフロップ回路２３の出力ＱＢ（ＦＦ２３ＱＢ）は、図２（ｍ）に示すように、リセット入力Ｒ３（Ｈ２：セット信号Ｓの遅延信号）の立ち上がりで１（ハイレベル）となり、セット入力Ｓ１（Ｈ１：セット信号Ｓ）の立ち上がりで０（ローレベル）となる。
【００３０】
出力電圧選択回路２４は、フリップフロップ回路２２の出力ＱＢ（ＦＦ２２ＱＢ）を、設定電圧の高電圧側（ＶＨ１及びＶＨ２）選択のためのイネーブルポジティブ信号ＨＥＮＰ、及びイネーブルネガティブ信号ＬＥＮＮとして入力する（図２（ｐ），（ｕ））。また、出力電圧選択回路２４は、フリップフロップ回路２２の出力Ｂ（ＦＦ２２Ｑ）を、設定電圧の低電圧側（ＶＬ１及びＶＬ２）選択のためのイネーブルポジティブ信号ＬＥＮＰ、及びイネーブルネガティブ信号ＨＥＮＮとして入力する（図２（ｔ），（ｑ））。
【００３１】
さらに、出力電圧選択回路２４は、フリップフロップ回路２３の出力Ｑ（ＦＦ２３Ｑ）を、設定電圧ＶＨ１の選択ポジティブ信号ＨＳＥＬＰとして入力し（図２（ｎ））、フリップフロップ回路２３の出力ＱＢ（ＦＦ２３ＱＢ）を、設定電圧ＶＨ１の選択ネガティブ信号ＨＳＥＬＮとして入力する（図２（ｏ））。一方、出力電圧選択回路２４は、フリップフロップ回路２１の出力Ｑ（ＦＦ２１Ｑ）を、設定電圧ＶＬ１の選択ポジティブ信号ＬＳＥＬＰとして入力し（図２（ｒ））、フリップフロップ回路２１の出力ＱＢ（ＦＦ２１ＱＢ）を、設定電圧ＶＬ１の選択ネガティブ信号ＬＳＥＬＮとして入力する（図２（ｓ））。なお、出力電圧選択回路２４に入力される各ネガティブ信号は、各ポジティブ信号の１，０が反転したものである。
【００３２】
出力電圧選択回路２４は、これらの入力に基づいて、設定電圧の選択信号Ｈ１ｏｕｔ（図２（ｖ）），Ｈ２ｏｕｔ（図２（ｗ）），Ｌ１ｏｕｔ（図２（ｘ）），Ｌ２ｏｕｔ（図２（ｙ））を出力電圧切替回路６０へ出力する。
【００３３】
図３は、出力電圧選択回路の入出力関係を示す図である。設定電圧の高電圧側（ＶＨ１及びＶＨ２）選択のためのイネーブルポジティブ信号ＨＥＮＰが１（ハイレベル）であり、かつ設定電圧ＶＨ１の選択ポジティブ信号ＨＳＥＬＰが１（ハイレベル）のときは選択信号Ｈ１ｏｕｔが１（ハイレベル）となり、設定電圧ＶＨ１の選択ネガティブ信号ＨＳＥＬＮが１（ハイレベル）のときは選択信号Ｈ２ｏｕｔが１（ハイレベル）となる。一方、設定電圧の低電圧側（ＶＬ１及びＶＬ２）選択のためのイネーブルポジティブ信号ＬＥＮＰが１（ハイレベル）であり、かつ設定電圧ＶＬ１の選択ポジティブ信号ＬＳＥＬＰが１（ハイレベル）のときは選択信号Ｌ１ｏｕｔが１（ハイレベル）となり、設定電圧ＶＬ１の選択ネガティブ信号ＬＳＥＬＮが１（ハイレベル）のときは選択信号Ｌ２ｏｕｔが１（ハイレベル）となる。
【００３４】
出力電圧設定回路５０は、４つの異なる設定電圧ＶＬ１，ＶＬ２，ＶＨ１，ＶＨ２を有し、各設定電圧を出力電圧切替回路６０へ供給する。各設定電圧は、それぞれ任意に設定可能であって、例えば、本来ドライバで得たいローレベルをＶＬ２、ハイレベルをＶＨ２で設定する。
【００３５】
出力電圧切替回路６０は、出力電圧選択回路２４から入力した選択信号Ｈ１ｏｕｔ，Ｈ２ｏｕｔ，Ｌ１ｏｕｔ，Ｌ２ｏｕｔに基づいて、選択信号Ｈ１ｏｕｔが１（ハイレベル）のときは設定電圧ＶＨ１、選択信号Ｈ２ｏｕｔが１（ハイレベル）のときは設定電圧ＶＨ２、選択信号Ｌ１ｏｕｔが１（ハイレベル）のときは設定電圧ＶＨ１、選択信号Ｌ２ｏｕｔが１（ハイレベル）のときは設定電圧ＶＬ２をそれぞれ選択して出力する（図２（ｚ））。出力電圧切替回路６０の出力は、出力バッファ回路７０を介してドライバ波形が出力される。
【００３６】
図５は、本発明の一実施の形態によるドライバの出力波形の一例を示す図である。本例は、図１の出力電圧設定回路５０の設定電圧ＶＬ１，ＶＬ２，ＶＨ１，ＶＨ２を、ＶＬ１＜ＶＬ２＜ＶＨ２＜ＶＨ１とし、本来ドライバ出力としたいローレベルをＶＬ２、ハイレベルをＶＨ２で設定した例を示している。
【００３７】
例えば、ドライバの出力に接続する伝送線路の損失や基板のスルーホールの浮遊容量等の影響により、被測定デバイス（負荷）へ供給される（図８のＡ点で観測される）試験波形の立ち上がりが緩やかになる場合、その期間（ｔ０〜ｔ１）はドライバの出力電圧を本来の設定電圧ＶＨ２より大きな設定電圧ＶＨ１とし、試験波形がある程度落ち着いた時期（ｔ１）にドライバの出力電圧を本来の設定電圧ＶＨ２に切り替える。また、被測定デバイスへ供給される試験波形の立ち下がりが緩やかになる場合、その期間（ｔ２〜ｔ３）はドライバの出力電圧を本来の設定電圧ＶＬ２より小さな設定電圧ＶＬ１とし、試験波形がある程度落ち着いた時期（ｔ３）にドライバの出力電圧を被測定デバイスの入出力信号インタフェースの論理レベルに合致した本来の設定電圧ＶＬ２に切り替える。
【００３８】
また、ドライバ自身の出力波形のオーバシュート又はアンダーシュートを補正する場合は、本例とは逆に、ＶＨ１＜ＶＨ２，ＶＬ１＞ＶＬ２  とする。そして  、試験波形がある程度落ち着いた時期（ｔ１，ｔ３）にドライバの出力電圧を設定電圧ＶＨ１，ＶＬ１から被測定デバイスの入出力信号インタフェースの論理レベルに合致した本来の設定電圧ＶＨ２，ＶＬ２に切り替える。
【００３９】
このようにして、被測定デバイスへ供給される試験波形の波形品質の劣化を補正（伝送線路等の損失を補償）し、被測定デバイスへ波形品質の良い試験波形を供給することができる。そして、試験波形の立ち上がり又は立ち下がり時のドライバの出力電圧は、出力電圧設定回路５０の設定電圧ＶＬ１，ＶＨ１を変えることより、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて最適な値を設定することができる。また、設定電圧ＶＨ２に切り替える時期（ｔ１）及び設定電圧ＶＬ２に切り替える時期（ｔ３）は、遅延量制御回路３０の制御で遅延回路４０の遅延量を変えることにより、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じた最適な時期を設定することができる。従って、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を適切に補正することができる。
【００４０】
以上説明した本発明のドライバは、基準となるパターンデータと遅延量から電圧源選択のための信号を生成し、電圧源の切替を行うという簡単な回路構成で、伝送線路の補償が可能なドライバを実現できる。
【００４１】
以上説明した実施の形態（図１）では、高電圧側及び低電圧側でそれぞれ被測定デバイスの信号レベルに合致した本来の設定電圧の他にもう１つの設定電圧（合計４つの設定電圧）を用いて切り替えを行っていたが、本発明はこれに限らず、本来の設定電圧の他に２つ以上の設定電圧（合計４つ以上の設定電圧）を用いて切り替えを行ってもよい。より多くの設定電圧を用いて切り替えを行うことにより、各設定電圧の大きさと切り替え時期とを細かく調整して、被測定デバイスへより高品質の試験波形を供給することができる。
【００４２】
また、被測定デバイスの伝送量を上げる方法として、入出力インタフェースの論理レベルの多値化が提案されている。本実施の形態において、出力電圧設定回路の電圧源の個数を増やし、電圧選択のためのエッジ制御回路を変更することによって、多値入出力インタフェースの被測定デバイスにも対応することができる。
【００４３】
本実施の形態によれば、ドライバと被測定デバイス（負荷）間のインタフェースの形態（基板や伝送線路等）や、被測定デバイス（負荷）の種類によらず、ドライバと被測定デバイス（負荷）間のインタフェースでの損失を補償することのできるドライバを実現できる。
【００４４】
本発明の方法を用いれば、被測定デバイスに高品質な試験波形を供給できる。
【００４５】
本実施の形態（図１）におけるドライバのエッジ制御回路２０はフリップフロップ回路２１、２２，２３と出力電圧選択回路２４で構成されるが、フリップフロップの個数や回路構成を限定するものではなく、出力電圧設定回路５０の電圧を選択するための信号が出力される構成であれば構わない。
【００４６】
また、本実施の形態（図１）では、全ての回路がドライバ１０２に含まれているが、例えば出力電圧設定回路５０や遅延量制御回路３０などの各回路ブロックはドライバ１０２と別途設けられた構成であっても構わない。
【００４７】
次に、本発明のドライバを搭載した半導体試験装置およびその試験方法について説明する。
【００４８】
図４は、半導体試験装置の概略構成を示す図である。半導体試験装置１００は、被測定デバイス１１２へ試験波形を供給し、被測定デバイス１１２から出力された応答波形と予め用意された期待値との比較・良否判定を行うことにより、被測定デバイス１１２の基本的動作及び機能を検査する装置である。
【００４９】
具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、及び試験波形のタイミングと応答波形の判定タイミング（立ち上がり／立ち下がりのタイミング）を決定するエッジクロックを発生する。これらのクロックは、エッジクロック間の位相ずれを調整するための遅延回路（図示省略）を経て、波形フォーマッタ１０７及びディジタルコンパレータ１０８へ供給される。
【００５０】
パターン発生器１０６は、試験波形や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５から試験波形の立ち上がり／立ち下がりのタイミングを決定するエッジクロックを、またパターン発生器１０６からテストパターンデータを受け取り、試験波形の基準となるパターンデータを生成して、ピンエレクトロニクス１０１のドライバ１０２へ出力する。
【００５１】
ドライバ１０２は、波形フォーマッタ１０７のパターンデータから試験波形を生成し、伝送線路１１１を通して、被測定デバイス１１２へ出力する。図示しないが、伝送線路１１１と被測定デバイス１１２との間にはデバイスを収容するソケット等のインタフェースやそれを搭載する基板が存在する。
【００５２】
ピンエレクトロニクス１０１のコンパレータ１０３は、比較（基準）電圧発生器１０９より供給される基準電圧を用いて、被測定デバイス１１２から出力された応答波形を比較判定回路の信号レベルに合致させ、応答波形の論理値電圧（ロー／ハイ）の判定を行う。そして、決められた電圧値を満足していれば、ディジタルコンパレータ１０８でパターン発生器１０６から送られてくる期待値との判定を行う。ここで応答結果が期待値と一致しなかった場合、被測定デバイスは不良と判定され、不良判定結果がフェイルメモリ１１０に書き込まれる。
【００５３】
半導体試験装置は、例えば５０ｃｍの伝送線路１１１を用いて被測定デバイス１１２との信号の授受を行うと、伝送線路１１１での損失がある。本発明によれば、伝送線路の損失を補償することができるから、伝送線路１１１の損失を補償することができる。
【００５４】
本実施の形態では、伝送線路の損失を補償できる半導体試験装置のため、従来の半導体試験装置と同じ長さの伝送線路を用いた場合には、従来よりも高速（高周波）の試験波形を被測定デバイス１１２へ与えることが可能となり、ドライバ１０２が出力する試験波形のタイミング精度を向上させることが可能となる。また、従来の半導体試験装置と同じ試験周波数、同じタイミング速度の場合であれば、伝送線路１１１の長さを更に長くすることができ、半導体試験装置の配置上の自由度、及び操作性における自由度を向上させることができる。
【００５５】
なお、上記説明にて伝送線路の長さを５０ｃｍとしたが、この長さは一条件を挙げたものであり、この線路長に限られるものではない。また、例として本願で開示されるドライバ及び試験波形給電方法を半導体試験装置およびその試験方法に適用する例を説明したが、必ずしも半導体試験装置に限定されるものではない。
【００５６】
本実施の形態によれば、半導体試験装置と被測定デバイス間のインタフェースの形態（基板や伝送線路など）や、被測定デバイスの種類によらず、被試験デバイス（半導体装置）を試験することが可能な半導体試験装置を製造することができる。
【００５７】
次に、上記実施の形態で説明した伝送線路の損失を補償することのできるドライバを用いた、他の実施の形態について説明する。
【００５８】
図１０は、データを送信する送信装置１２０と、送信装置１２０で発生したデータを受信する受信装置１２１において、データの伝達手段として伝送線路１１１を用いたデータ伝送システム、及びデータ通信システムの概略構成を示す図である。送信装置１２０のデータ発生源として、本発明のドライバまたはドライバを含む回路１８０を用いれば、本発明によって伝送線路の損失を補償することが可能であるから、同じ長さの伝送線路を用いた場合には、従来の送信装置よりも高周波のデータを送信することができる。またデータが従来の送信装置と同じ周波数であれば、伝送線路１１１の長さを更に長くすることができ、システム全体の構成や配置上の自由度を向上させることができる。なお、ここで言う送信装置及び受信装置とは、データを伝送線路を通して送受信を行うシステムを指し、具体的には伝送装置、コンピュータ及びその周辺機器、ネットワーク機器、計測器等から構成される装置を指す。本発明は、このような装置同士間に設けられた伝送線路の損失を補償することができるが、その他に、プリント基板上に設けられた伝送線路の損失を補償することもできる。
【００５９】
図１１は、電子部品等が実装されるプリント基板１２２上に設けられた伝送線路１１１の損失を補償する方法の概要を示す図である。プリント基板上で言う伝送線路とは、例えば特性インピーダンス５０Ωとしたパターン配線等を指す。本発明によれば、伝送線路の損失の補償をすることができるため、プリント基板上に本発明のドライバまたはドライバを含む回路１８０を用いることで、プリント基板上の伝送線路の損失を補償することができる。
【００６０】
また、図１２は、プリント基板間の伝送線路の損失を補償する方法の概要を示す図である。図１２のように、プリント基板１２２が複数枚あり、各プリント基板間で電気信号の授受を行う場合には、各基板間を接続するための、いわゆるバックボード１２３と呼ばれる基板を用いることがある。このようなバックボードの配線に、例えば特性インピーダンス５０Ωのパターン配線を用いた場合、プリント基板上に本発明のパルス発生回路を用いることによって、伝送線路の損失を補償することができる。なお、図１２では、ドライバまたはドライバを含む回路１８０を便宜上プリント基板に設けているが、バックボート１２３に設けても構わない。また、プリント基板上の配線は、例として特性インピーダンス５０Ωを挙げたが、これは一条件であり、５０Ωに限るものではない。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６２】
上記実施形態において開示された観点の代表的なものは、次の通りである。
【００６３】
（１）半導体の基本的動作及び機能を検査する半導体試験装置であって、被測定デバイスの信号レベルに合致した第２の設定電圧と、該第２の設定電圧と異なる第１の設定電圧とを有する電圧設定手段と、前記電圧設定手段の設定電圧の１つを選択して出力する電圧切替手段と、前記第１の設定電圧と第２の設定電圧の切替時間を設定する手段と、試験波形の基準となるパターンデータの変化と前記第１の設定電圧と第２の設定電圧の切替時間に応じて、前記電圧切替手段へ前記電圧設定手段の設定電圧の１つの選択を指示する手段とを備えたドライバを搭載したことを特徴とする半導体試験装置である。
【００６４】
（２）試験波形の基準となるパターンデータが変化したとき、被測定デバイスの信号レベルに合致した第２の設定電圧と異なる第１の設定電圧を被測定デバイスへ出力した後、第２の設定電圧を被測定デバイスへ出力することを特徴とする試験波形供給方法である。
【００６５】
（３）上記（２）記載の試験波形供給方法を用いて半導体デバイスの基本的動作及び機能を検査する半導体の試験方法である。
【００６６】
（４）データ伝送システム、及びデータ通信システムであって、送信装置のデータを、伝送線路を通して受信装置へ伝達するデータ伝送システム、及びデータ通信システムにおいて、前記送信装置のデータ発生源に、本発明のドライバを備えたものである。
【００６７】
（５）上記（４）記載の送信装置であって、前記送信装置は伝送装置、コンピュータ及びその周辺機器、ネットワーク機器、計測器のいずれかである。
【００６８】
（６）プリント基板及びプリント基板上の伝送損失補償方法であって、電子部品等を実装するプリント基板において、前記プリント基板上に本発明のドライバを設けたものである。
【００６９】
（７）プリント基板間の伝送損失補償方法であって、電子部品等を実装する複数のプリント基板の間の電気的接続を行うためのバックボード基板において、前記プリント基板間の電気的接続手段として伝送線路を用い、前記プリント基板または前記バックボード基板に本発明のドライバを実装したものである。
【００７０】
【発明の効果】
本発明の試験波形供給方法及びドライバによれば、被測定デバイスへ波形品質の良い試験波形を供給することができる。従って、本発明の半導体試験方法及び半導体試験装置によれば、動作速度が速い半導体デバイスの基本的動作及び機能を精度よく検査することができる。
【００７１】
また、本発明の試験波形供給方法及びドライバによれば、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類に応じて、被測定デバイスへ供給される試験波形の波形品質の劣化を補正することができる。従って、本発明の半導体試験方法及び半導体試験装置によれば、被測定デバイスの種類又はソケット等のインタフェースの負荷の種類にかかわらず、半導体デバイスの基本的動作及び機能を精度よく検査することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるドライバの構成図である。
【図２】本発明の一実施の形態によるドライバの動作を説明するタイミングチャートである。
【図３】出力電圧選択回路の入出力関係を示す図である。
【図４】半導体試験装置の概略構成を示す図である。
【図５】本発明の一実施の形態によるドライバの出力波形の一例を示す図である。
【図６】図６（ａ）は従来の半導体試験装置のドライバを示す図、図６（ｂ）は従来の半導体試験装置のドライバの入力及び出力電圧を示す図である。
【図７】図７（ａ）は従来の半導体試験装置のドライバの伝送線路を含めた等価回路を示す図、図７（ｂ）は等価回路の出力波形を示す図、図７（ｃ）は伝送線路の理想等価回路を示す図である。
【図８】図８（ａ）は従来の半導体試験装置のドライバ及び被測定デバイスの等価回路を示す図、図８（ｂ）は被測定デバイスの入力波形を示す図である。
【図９】従来技術により補正されたドライバの出力波形を示す図である。
【図１０】伝送線路を用いたデータ伝送システム、及びデータ通信システムの概略構成を示す図である。
【図１１】プリント基板上に設けられた伝送線路の損失を補償する方法の概要を示す図である。
【図１２】プリント基板間の伝送線路の損失を補償する方法の概要を示す図である。
【符号の説明】
１０…パターン／エッジ変換回路
２０…エッジ制御回路
２１，２２，２３…フリップフロップ回路
２４…出力電圧選択回路
３０…遅延量制御回路
４０…遅延回路
５０…出力電圧設定回路
６０…出力電圧切替回路
７０…出力バッファ回路
１００…半導体試験装置
１０１…ピンエレクトロニクス
１０２…ドライバ
１０３…コンパレータ
１１１…伝送線路
５，１１２…被測定デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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