(57)【要約】【課題】異なる積層構造の領域を同時に加工することを可能とする。【解決手段】メモリセルアレイ領域及び選択ゲート領域に共通して、半導体層１１、第１の絶縁膜１２、第１の電極層１３、素子分離領域１５及び第２の絶縁膜１６を順に形成する工程と、選択ゲート領域の第２の絶縁膜１６を除去し、第１の電極層１３の表面を露出する開口部１７を形成する工程と、メモリセルアレイ領域の第２の絶縁膜１６上及び選択ゲート領域の第１の電極層１３の露出された表面上に第２の電極層１８を形成する工程と、第１の絶縁膜１２をストッパとして、メモリセルアレイ領域の第１の電極層１３、第２の絶縁膜１６及び第２の電極層１８を連続的に除去してメモリトランジスタのゲート電極を形成すると同時に、選択ゲート領域の第１及び第２の電極層１３、１８を連続的に除去して選択トランジスタのゲート電極を形成する工程とを具備する。【選択図】    図２
2004281663.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタを有するメモリセルアレイ領域と、前記メモリセルアレイ領域と隣接する選択トランジスタを有する選択ゲート領域と、前記メモリセルアレイ領域の周辺に位置する周辺回路領域とを備えた半導体記憶装置であって、
前記選択ゲート領域は、
半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の電極層と、
前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで形成され、素子領域を分離する素子分離絶縁膜で形成され、前記第１の電極層と自己整合的に形成された素子分離領域と、
前記第１の電極層上に形成された第２の電極層と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイ領域は、
前記半導体層と、
前記半導体層上に形成された前記第１の絶縁膜と、
前記第１の絶縁膜上に形成された前記第１の電極層と、
前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで形成され、前記素子領域を分離する前記素子分離絶縁膜で形成され、前記第１の電極層と自己整合的に形成された前記素子分離領域と、
前記第１の電極層及び前記素子分離領域上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された前記第２の電極層と
を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイ領域と前記選択ゲート領域との境界における前記メモリトランジスタと前記選択トランジスタとの間隔は最小加工寸法であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記素子分離領域の表面は前記第１の電極層の表面よりも下に位置することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記素子分離領域の上方に位置し、前記第２の電極層に電気的に接続された接続部材と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第２の電極層は、前記第１の電極層よりも低抵抗な層であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第２の電極層は、高融点金属層又は高融点金属シリサイド層であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記第２の絶縁膜は、シリコン窒化膜を含む複合絶縁膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記メモリトランジスタに隣接する前記選択トランジスタの前記第１及び第２の電極層間の前記メモリトランジスタ側の端部に設けられた第２の絶縁膜と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記メモリセルアレイ領域における前記第２の絶縁膜と前記第２の電極層との間に形成された第３の電極層と
をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項１２】
前記周辺回路領域は、
前記半導体層と、
前記半導体層上に形成された前記第１の絶縁膜と、
前記第１の絶縁膜上に形成された前記第１の電極層と、
前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで形成され、前記素子領域を分離する前記素子分離絶縁膜で形成され、前記第１の電極層と自己整合的に形成された前記素子分離領域と、
前記第１の電極層及び前記素子分離領域上に形成され、前記第１の電極層の表面の一部を露出する開口部を有する第２の絶縁膜と、
前記第２の絶縁膜上及び前記第１の電極層の露出された前記表面上に形成され、前記開口部を介して前記第１の電極層と電気的に接続された前記第２の電極層と
を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１３】
前記第２の電極層に接続部材を介して電気的に接続された配線をさらに具備し、
前記配線と前記第１の電極層とは、前記第２の電極層を前記素子領域から前記素子分離領域上まで引き出して前記第２の電極層を介して接続されることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記周辺回路領域は、
前記半導体層と、
前記半導体層上に形成された前記第１の絶縁膜と、
前記第１の絶縁膜上に形成された前記第１の電極層と、
前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで形成され、前記素子領域を分離する前記素子分離絶縁膜で形成され、前記第１の電極層と自己整合的に形成された前記素子分離領域と、
前記第１の電極層上に形成された前記第２の電極層と
を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
前記周辺回路領域に、
前記第２の絶縁膜の存在する前記素子領域の上方に位置し、前記第２の電極層に電気的に接続された接続部材と
をさらに具備することを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１６】
浮遊ゲートとして機能する第１の電極層と、制御ゲートとして機能する第２の電極層と有するメモリトランジスタを備えたメモリセルアレイ領域と、
メモリセルアレイ領域と隣接する選択トランジスタを備えた選択ゲート領域と、
前記メモリセルアレイ領域の周辺に位置する周辺回路領域と
を具備する半導体記憶装置であって、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域に共通する半導体層と、
前記半導体層上に前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域に共通して形成された第１の絶縁膜と、
前記第１の絶縁膜上に前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域に共通して形成された第１の電極層と、
前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで形成され、素子領域を分離する素子分離絶縁膜で形成され、前記第１の電極層と自己整合的に形成され、前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域にそれぞれ形成された素子分離領域と、
前記メモリセルアレイ領域における前記第１の電極層及び前記素子分離領域上に形成された第２の絶縁膜と、
前記メモリセルアレイ領域における前記第２の絶縁膜上に形成され、前記選択ゲート領域及び前記周辺回路領域における前記第１の電極層上に形成された第２の電極層と
を具備することを特徴とする半導体記憶装置。
【請求項１７】
前記周辺回路領域の前記第１及び第２の電極層間の一部に前記第２の絶縁膜が形成されていることを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
メモリトランジスタを有するメモリセルアレイ領域と、前記メモリセルアレイ領域と隣接する選択トランジスタを有する選択ゲート領域と、前記メモリセルアレイ領域の周辺に位置する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、半導体層を形成する工程と、
前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、前記半導体層上に第１の絶縁膜を形成する工程と、
前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、前記第１の絶縁膜上に第１の電極層を形成する工程と、
前記メモリセルアレイ領域及び前記選択ゲート領域のそれぞれに、前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで素子分離絶縁膜を形成し、この素子分離絶縁膜からなる素子分離領域で素子領域を分離する工程と、
前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、
前記選択ゲート領域の前記第２の絶縁膜を除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、
前記メモリセルアレイ領域の前記第２の絶縁膜上及び前記選択ゲート領域の前記第１の電極層の露出された前記表面上に第２の電極層を形成する工程と、
前記第１の絶縁膜をストッパとして、前記メモリセルアレイ領域の前記第１の電極層、前記第２の絶縁膜及び前記第２の電極層を連続的に除去して前記メモリトランジスタのゲート電極を形成すると同時に、前記選択ゲート領域の前記第１及び第２の電極層を連続的に除去して前記選択トランジスタのゲート電極を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項１９】
前記メモリセルアレイ領域と前記選択ゲート領域との境界における前記メモリトランジスタと前記選択トランジスタとの間隔を最小加工寸法にすることを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２０】
前記素子分離領域が形成された後、前記素子分離絶縁膜の上部を除去し、前記素子分離絶縁膜の表面を前記第１の電極層の表面よりも下に位置させることを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２１】
前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、前記素子分離領域の上方に前記第２の電極層に電気的に接続する接続部材を形成する工程と
をさらに具備することを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２２】
前記第２の絶縁膜の除去の際、前記メモリトランジスタに隣接する前記選択トランジスタの前記メモリトランジスタ側の端部に前記第２の絶縁膜を残存させることを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２３】
前記メモリセルアレイ領域及び前記選択ゲート領域に共通して前記第２の絶縁膜上に第３の電極層を形成し、前記選択ゲート領域の前記第３の電極層を前記第２の絶縁膜の除去と同時に除去することを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２４】
前記周辺回路領域に、前記半導体層、前記第１の絶縁膜、前記第１の電極層、前記素子分離絶縁膜及び前記第２の絶縁膜を順に前記メモリセルアレイ領域及び前記選択ゲート領域と同時に形成し、
前記選択ゲート領域の前記第２の絶縁膜を除去すると同時に、前記周辺回路領域の前記第２の絶縁膜も除去し、前記選択ゲート領域及び前記周辺回路領域に前記第１の電極層の表面を露出する開口部を形成し、
前記メモリセルアレイ領域及び前記選択ゲート領域と同時に、前記周辺回路領域に前記第２の電極層を形成し、前記周辺回路領域の前記第１の電極層、前記第２の絶縁膜及び前記第２の電極層を連続的に除去して前記周辺回路のゲート電極を形成する
ことを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２５】
前記周辺回路領域に、前記第２の絶縁膜の存在する前記素子領域の上方に前記第２の電極層に電気的に接続する接続部材を形成する工程とをさらに具備することを特徴とする請求項２４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に係わり、特に、浮遊ゲートと制御ゲートとを有する不揮発性のメモリトランジスタと、このメモリトランジスタに近接して配置された選択トランジスタと、メモリトランジスタ及び選択トランジスタを制御する周辺回路とを、同一チップ上に搭載した半導体記憶装置のゲート構造に関する。
【０００２】
【従来の技術】
従来から、浮遊ゲートと制御ゲートとを有するメモリトランジスタと、メモリトランジスタに近接して配置された選択トランジスタと、メモリトランジスタ及び選択トランジスタを駆動する周辺回路とを、同一チップ上に備えたフラッシュメモリがある。代表的なフラッシュメモリとしては、ＮＡＮＤ型フラッシュメモリと呼ばれるものがある。このＮＡＮＤ型フラッシュメモリは、複数個のメモリトランジスタが直列に接続され、両端部のメモリトランジスタに近接させて選択トランジスタが配置され、メモリトランジスタや選択トランジスタを駆動する周辺回路トランジスタが搭載されている。以下、メモリトランジスタを設けた領域をメモリセルアレイ領域と呼び、選択トランジスタを設けた領域を選択ゲート領域と呼び、周辺回路トランジスタを設けた領域を周辺回路領域と呼ぶ。
【０００３】
このフラッシュメモリでは、例えば、半導体層上にゲート絶縁膜が形成され、このゲート絶縁膜上にメモリトランジスタの浮遊ゲートとなるポリシリコン膜が堆積され、その後に素子分離領域が形成されるという方法が用いられる。この場合、選択ゲート領域と周辺回路領域の少なくとも一部分には、メモリセルアレイ領域と同様に、浮遊ゲートと制御ゲートとからなる二層のゲート電極層が存在する。この際、選択トランジスタと周辺回路トランジスタは、浮遊ゲートを引き出して上層配線と電気的に接続する必要がある。
【０００４】
このような構造の第１の従来技術を、図２８（ａ）、図２８（ｂ）、図２９、図３０を用いて、以下に説明する。尚、この第１の従来技術は、特許文献１で開示されている。
【０００５】
図２８（ａ）、図２８（ｂ）、図２９、図３０に示すように、半導体層１１上に第１の絶縁膜１２が形成され、この第１の絶縁膜１２上にポリシリコンからなる第１の浮遊ゲート電極層１３ａが形成される。次に、素子分離溝が形成され、この素子分離溝が絶縁膜により埋め込まれる。この絶縁膜を第１の浮遊ゲート電極層１３ａの表面が露出するまで平坦化することにより、素子分離領域１５が形成される。次に、第１の浮遊ゲート電極層１３ａ及び素子分離領域１５上にポリシリコンからなる第２の浮遊ゲート電極層１３ｂが形成され、この第２の浮遊ゲート電極層１３ｂがリソグラフィ及びエッチングによりパターニングされる。これにより、メモリセルアレイ領域の素子分離領域１５上に、第２の浮遊ゲート電極層１３ｂを分離する開口部５０が形成される。次に、第２の浮遊ゲート電極層１３ｂ及び素子分離領域１５上に第２の絶縁膜１６が形成され、この第２の絶縁膜１６上に制御ゲート電極層１８が形成される。この制御ゲート電極層１８、第２の絶縁膜１６及び第１、第２の浮遊ゲート電極層１３ａ、１３ｂがパターニングされた後、半導体層１１の全面に第３の絶縁膜１９が形成される。この第３の絶縁膜１９内にコンタクトホール２０が形成された後、このコンタクトホール２０に接続する配線２１が形成される。その結果、メモリセルアレイ領域では配線２１と制御ゲート電極層１８とがコンタクトホール２０で接続され、選択ゲート領域及び周辺回路領域では配線２１と第１、第２の浮遊ゲート電極層１３ａ、１３ｂとがコンタクトホール２０で接続される。
【０００６】
上記第１の従来技術による半導体記憶装置は、第１、第２の浮遊ゲート電極層１３ａ、１３ｂからなる二層構造の浮遊ゲートを有する。この浮遊ゲートにおいて、第１の浮遊ゲート電極層１３ａは素子分離領域１５と自己整合的に形成されるが、第２の浮遊ゲート電極層１３ｂは素子分離領域１５上に引き出される。しかしながら、このような第１の従来技術では、次のような問題があった。
【０００７】
まず、メモリセルアレイ領域においては、図２９に示すように、開口部５０が第２の絶縁膜１６で埋まらないように開口部５０の幅Ｐを設定する必要と、開口部５０と素子領域１０とのリソグラフィでの合わせ余裕量Ｑを確保する必要とがあった。しかし、開口部５０のパターニングにおけるフォトレジストの解像限界から、開口部５０の微細調整は困難であった。このため、ある程度以上の微細化が困難となり、メモリセルの微細化を図ることが難しかった。
【０００８】
一方、周辺回路領域においては、コンタクトホール２０が素子分離領域１５上に形成される構造であるため、素子領域１０にダメージが生じることは回避できる。しかし、第２の浮遊ゲート電極層１３ｂとコンタクトホール２０との接続部から素子領域１０までの距離が長い。従って、通常、第２の浮遊ゲート電極層１３ｂは高抵抗の電極材料（例えばポリシリコン）で形成されるため、抵抗による遅延が大きくなり、素子の性能が低下する。また、高抵抗の第２の浮遊ゲート電極層１３ｂが素子分離領域１５上に引き出されていると、素子分離領域１５の絶縁膜を介して半導体層１１と浮遊ゲートとが容量結合するため、ＲＣ遅延の増大につながる。
【０００９】
特に、ＮＡＮＤ型フラッシメモリの選択トランジスタの場合、上述するＲＣ遅延の増大が大きな問題となる。第２の浮遊ゲート電極層１３ｂへのコンタクトは必要に応じて、メモリセルアレイ内でいくつかのセル毎に形成するが、このコンタクト部分は面積を必要とし、メモリセルアレイの面積を増大させる。また、メモリセルアレイの一部でしかコンタクトホール２０を形成できないため、コンタクトホール２０からトランジスタまでは、抵抗の高いポリシリコンからなる第２の浮遊ゲート電極層１３ｂで接続される。従って、コンタクトホール２０から遠い位置にあるトランジスタまでのＲＣ遅延時間の問題が顕著となる。そして、選択トランジスタの遅延時間の増大は、メモリセルの読み出し速度に悪影響を与えてしまう。
【００１０】
次に、図３１（ａ）、図３１（ｂ）、図３２、図３３を用いて、第２の従来技術について説明する。この第２の従来技術は、第１の従来技術で示したようなメモリセル部の微細化が困難であるという問題を回避したものである。
【００１１】
図３１（ａ）、図３１（ｂ）、図３２、図３３に示すように、半導体層１１上に第１の絶縁膜１２が形成され、この第１の絶縁膜１２上に浮遊ゲート電極層１３が形成される。次に、素子分離溝が形成され、この素子分離溝が絶縁膜により埋め込まれる。この絶縁膜を浮遊ゲート電極層１３の表面が露出するまで平坦化することにより、素子分離領域１５が形成される。次に、メモリセルアレイ領域及び選択ゲート領域における素子分離領域１５の上部が除去され、メモリセルアレイ領域及び選択ゲート領域における素子分離領域１５の上面が浮遊ゲート電極層１３の上面よりも下に位置される。その後、浮遊ゲート電極層１３及び素子分離領域１５上に第２の絶縁膜１６が形成され、周辺回路領域及び選択ゲート領域における第２の絶縁膜１６が除去される。次に、第２の絶縁膜１６、浮遊ゲート電極層１３及び素子分離領域１５上に制御ゲート電極層１８が形成され、この制御ゲート電極層１８、第２の絶縁膜１６及び浮遊ゲート電極層１３がパターニングされる。次に、半導体層１１の全面に第３の絶縁膜１９が形成され、この第３の絶縁膜１９内にコンタクトホール２０が形成される。次に、コンタクトホール２０に接続する配線２１が形成される。
【００１２】
上記第２の従来技術による半導体記憶装置では、第１の従来技術で示したリソグラフィの合わせ余裕量Ｑが不要となるため、メモリセルを微細化できる。また、選択ゲート領域と周辺回路領域の第２の絶縁膜１６を除去した後に制御ゲート電極層１８を堆積するため、素子領域１０上にのみ浮遊ゲートが残るように分断されても、コンタクトホール２０の位置の制限を無くすことができる。しかしながら、このような第２の従来技術では、次のような問題があった。
【００１３】
まず、メモリセルアレイ領域におけるゲートは、浮遊ゲート電極層１３と制御ゲート電極層１８との間に第２の絶縁膜１６が介在しているのに対し、選択ゲート領域及び周辺回路領域におけるゲートは、浮遊ゲート電極層１３と制御ゲート電極層１８との間に第２の絶縁膜１６が介在しない。つまり、メモリセルアレイ領域におけるゲートと、選択ゲート領域及び周辺回路領域におけるゲートとの積層構造が異なっている。このため、ゲート加工の際、メモリセルアレイ領域と選択ゲート領域及び周辺回路領域とで異なったエッチング条件にする必要がある。従って、メモリセルアレイ領域と選択ゲート領域及び周辺回路領域とのゲート加工を同時に行うことができないという問題があった。
【００１４】
また、メモリセルアレイ領域と選択ゲート領域及び周辺回路領域とのゲート加工を同時に行うことができないと、このメモリセルアレイ領域と選択ゲート領域及び周辺回路領域との境界部に電極層が残ったり、あるいは２回のエッチングで半導体層が掘れてしまうのを防ぐために十分な余裕領域をとる必要がでてきたりする。このため、ゲート加工の際、積層構造が異なるメモリセルアレイ領域と選択ゲート領域及び周辺回路領域とが共に正確に加工できるためには、境界部に各種余裕をとる必要があり、チップ面積の増大を招いてしまう。特に、図３１（ａ）に示すように、ＮＡＮＤ型フラッシュメモリの構造では、メモリセルアレイの集積度を上げるために、メモリセルと選択トランジスタの間隔Ｄをできるだけ小さくすることが必要であり、境界部に余裕を設けると集積度が著しく低下してしまう。
【００１５】
【特許文献１】
特開平１１−１６３３０４号公報
【００１６】
【発明が解決しようとする課題】
以上のように、上記第１、第２の従来技術による半導体記憶装置において、メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避することは困難であった。さらに、メモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行うことは非常に困難であった。
【００１７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、異なる積層構造の領域を同時に加工することが可能な半導体記憶装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１９】
本発明の第１の視点による半導体記憶装置は、メモリトランジスタを有するメモリセルアレイ領域と、前記メモリセルアレイ領域と隣接する選択トランジスタを有する選択ゲート領域と、前記メモリセルアレイ領域の周辺に位置する周辺回路領域とを備えた半導体記憶装置であって、前記選択ゲート領域は、半導体層と、前記半導体層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の電極層と、前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで形成され、素子領域を分離する素子分離絶縁膜で形成され、前記第１の電極層と自己整合的に形成された素子分離領域と、前記第１の電極層上に形成された第２の電極層とを具備する。
【００２０】
本発明の第２の視点による半導体記憶装置の製造方法は、メモリトランジスタを有するメモリセルアレイ領域と、前記メモリセルアレイ領域と隣接する選択トランジスタを有する選択ゲート領域と、前記メモリセルアレイ領域の周辺に位置する周辺回路領域とを備えた半導体記憶装置の製造方法であって、前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、半導体層を形成する工程と、前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、前記半導体層上に第１の絶縁膜を形成する工程と、前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、前記第１の絶縁膜上に第１の電極層を形成する工程と、前記メモリセルアレイ領域及び前記選択ゲート領域のそれぞれに、前記第１の電極層及び前記第１の絶縁膜を貫通して前記半導体層内に至るまで素子分離絶縁膜を形成し、この素子分離絶縁膜からなる素子分離領域で素子領域を分離する工程と、前記メモリセルアレイ領域及び前記選択ゲート領域に共通して、前記素子分離領域及び前記第１の電極層上に第２の絶縁膜を形成する工程と、前記選択ゲート領域の前記第２の絶縁膜を除去し、前記第１の電極層の表面を露出する開口部を形成する工程と、前記メモリセルアレイ領域の前記第２の絶縁膜上及び前記選択ゲート領域の前記第１の電極層の露出された前記表面上に第２の電極層を形成する工程と、前記第１の絶縁膜をストッパとして、前記メモリセルアレイ領域の前記第１の電極層、前記第２の絶縁膜及び前記第２の電極層を連続的に除去して前記メモリトランジスタのゲート電極を形成すると同時に、前記選択ゲート領域の前記第１及び第２の電極層を連続的に除去して前記選択トランジスタのゲート電極を形成する工程とを具備する。
【００２１】
【発明の実施の形態】
本発明の実施の形態は、浮遊ゲートを有する不揮発性のメモリトランジスタと、メモリセルに近接して配置された選択トランジスタと、メモリトランジスタ及び選択トランジスタを駆動する周辺回路のトランジスタとを、同一チップ上に搭載した半導体記憶装置のゲート構造に関するものである。本発明の実施の形態は、例えばＮＡＮＤ型フラッシュメモリに適用される。
【００２２】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２３】
尚、各図面において、メモリセルアレイ領域とはメモリトランジスタを設けた領域を示し、選択ゲート領域とは選択トランジスタを設けた領域を示し、周辺回路領域とは周辺回路トランジスタを設けた領域を示す。
【００２４】
［第１の実施形態］
第１の実施形態は、メモリトランジスタと選択トランジスタの構造に関し、選択トランジスタのゲートを構成する第１及び第２の電極層間に絶縁膜を設けない構造である。
【００２５】
図１は、第１の実施形態に係る半導体記憶装置の平面図を示す。図２は、図１のＩＩ−ＩＩ線に沿った半導体記憶装置の断面図である。図３（ａ）は、図１のＩＩＩＡ−ＩＩＩＡ線に沿った半導体記憶装置の断面図である。図３（ｂ）は、図１のＩＩＩＢ−ＩＩＩＢ線に沿った半導体記憶装置の断面図である。
【００２６】
図１に示すように、メモリセルアレイ領域に複数個のメモリトランジスタが直列に接続され、メモリセルアレイ領域の両端部のメモリトランジスタに近接させて選択トランジスタが配置されている。ここで、選択トランジスタのゲート長Ｌは、メモリトランジスタのゲート長より長い。また、メモリセルと選択トランジスタとの間隔Ｄは、最小加工寸法程度である。
【００２７】
図２、図３（ａ）、図３（ｂ）に示すように、メモリセルアレイ領域には、半導体層１１内に素子領域１０を分離する溝型の素子分離領域１５が形成され、素子領域１０に第１の絶縁膜１２を介して第１の電極層１３が形成されている。そして、第１の電極層１３及び素子分離領域１５上に第２の絶縁膜１６が形成され、この第２の絶縁膜１６上に第２の電極層１８が形成され、この第２の電極層１８にコンタクトホール２０を介して接続する上層配線２１が形成されている。尚、メモリセルアレイ領域において、第１の電極層１３は浮遊ゲートとして機能し、第２の電極層１８は制御ゲートとして機能する。
【００２８】
一方、選択ゲート領域では、第２の絶縁膜１６が全て除去されて開口部１７が形成されているため、第１の電極層１３上には第２の電極層１８が直接形成されている。従って、メモリトランジスタのゲートが第１及び第２の電極層１３、１８と第２の絶縁膜１６とからなる３層で形成されているのに対し、選択トランジスタのゲートは第１及び第２の電極層１３、１８からなる２層と形成されている。
【００２９】
尚、選択ゲート領域では、図３（ｂ）に示すように、素子分離領域１５上にも開口部１７のパタンが延在するために、素子分離絶縁膜内に溝１７’が形成される。この溝１７’の底面は、素子領域１０より上に位置する。
【００３０】
このようなメモリセルアレイ領域及び選択ゲート領域では、第１の電極層１３は、素子領域１０の上方に素子分離領域１５と自己整合的に形成されており、第１の従来技術のように素子分離領域１５上へ第１の電極層１３が引き出されていない。そして、素子分離領域１５の表面は第１の電極層１３の表面よりも下に位置している。
【００３１】
また、第２の電極層１８は、第１の電極層１３よりも低抵抗な層であり、例えば高融点金属層又は高融点金属シリサイド層であることが望ましい。
【００３２】
また、第２の絶縁膜１６は、例えばＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）のようなシリコン窒化膜を含む複合絶縁膜であることが望ましい。これは、コンタクトホール２０の形成におけるエッチングのダメージやコンタクトホール２０内に形成される金属配線用の層がゲート絶縁膜１２へ悪影響を及ぼすことを、シリコン窒化膜が有効に防止するためである。
【００３３】
図４乃至図９は、第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。ここで、図４及び図５は、図１のＩＩ−ＩＩ線に沿った半導体記憶装置の断面図であり、図６乃至図９は、図１のＩＩＩＡ−ＩＩＩＡ線に沿った半導体記憶装置の断面図である。以下、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３４】
まず、図４に示すように、半導体層１１上に、例えば８乃至１０ｎｍの膜厚の第１の絶縁膜１２が形成される。この第１の絶縁膜１２は、フラッシュメモリではトンネル酸化膜として機能するものである。次に、第１の絶縁膜１２上に第１の電極層１３が形成される。この第１の電極層１３は、通常リンがドーピングされたポリシリコン膜である。次に、第１の電極層１３、第１の絶縁膜１２及び半導体層１１内に素子分離用溝１４が形成され、この素子分離用溝１４内に絶縁膜が形成される。この絶縁膜を第１の電極層１３の表面が露出するまで平坦化することにより、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１５が形成される。
【００３５】
次に、図５に示すように、素子分離領域１５の上部が除去され、素子分離領域１５の表面が第１の電極層１３の表面よりも下に位置される。その後、半導体層１１の全面に、例えばＯＮＯ膜のような第２の絶縁膜１６が形成される。
【００３６】
次に、図６に示すように、第２の絶縁膜１６上に例えばフォトレジストからなるマスク層２２が形成される。その後、マスク層２２は、メモリセルアレイ領域にのみ残るようにパターニングされる。
【００３７】
次に、図７に示すように、パターニングされたマスク層２２を用いて、リソグラフィ及びエッチングにより、選択ゲート領域の第２の絶縁膜１６が全て除去される。その結果、第１の電極層１３の表面の一部が露出され、選択ゲート領域に開口部１７が形成される。
【００３８】
次に、図８に示すように、第２の絶縁膜１６及び第１の電極層１３上に、例えば高融点金属層又は高融点金属シリサイド層からなる第２の電極層１８が形成される。これにより、選択ゲート領域においては、第１の電極層１３と第２の電極層１８とが直接接続される。
【００３９】
次に、図９に示すように、第２の電極層１８、第２の絶縁膜１６及び第１の電極層１３がゲートパターンに加工される。具体的には、まず、リソグラフィ工程によりゲートパターンのマスク（図示せず）を形成する。その後、第２の電極層１８、第２の絶縁膜１６及び第１の電極層１３を、第１の絶縁膜１２をストッパとして、連続的にエッチングする。この方法により、２層ゲート構造のメモリトランジスタ及び選択トランジスタのゲート電極が、自己整合的に加工できる。
【００４０】
尚、ゲート加工の連続的なエッチングにおいて、メモリセルアレイ領域では第２の電極層１８、第２の絶縁膜１６及び第１の電極層１３の３層をエッチングしているのに対し、選択ゲート領域では第１及び第２の電極層１３、１８の２層をエッチングしている。従って、メモリセルアレイ領域と選択ゲート領域とでは積層構造が異なるが、第１の実施形態では、次のような条件でエッチングを行うことで、メモリセルアレイ領域と選択ゲート領域とを同じエッチング条件で同時に加工することができる。
【００４１】
まず、第１及び第２の電極層１３、１８は第１及び第２の絶縁膜１２、１６とエッチング選択比がとれる材料でそれぞれ形成される。例えば、第１の絶縁膜１２をＳｉＯ２酸化膜で形成した場合、第２の絶縁膜１６はＯＮＯ膜、第１及び第２の電極層１３、１８は多結晶ポリシリコン膜で形成するとよい。
【００４２】
また、エッチングの際には、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）のような異方性のドライエッチングを行うことが望ましく、エッチングする膜種ごとにガス条件を切替えて連続的にエッチングするとよい。例えば、第２の電極層１８をエッチングする際には第１及び第２の絶縁膜１２、１６とエッチング選択比がとれるＣｌ２，ＨＢｒを用いてエッチングを行い、第２の絶縁膜１６が露出したら第１及び第２の電極層１３、１８とエッチング選択比がとれるＣＦ４を用いてエッチングを行い、第１の電極層１３が露出したら第１及び第２の絶縁膜１２，１６とエッチング選択比がとれるＣｌ２，ＨＢｒを用いてエッチングを行うとよい。
【００４３】
次に、図２に示すように、第２の電極層１８上に層間絶縁膜用の第３の絶縁膜１９が形成され、この第３の絶縁膜１９内の素子分離領域１５の上方に第２の電極層１８に接続するコンタクトホール２０が形成される。このコンタクトホール２０の形成の際、例えば周辺トランジスタのソース及びドレイン領域が形成される素子領域などへのコンタクトホールも同時に形成される。その後、コンタクトホール２０に接続する上層配線２１が形成される。
【００４４】
上記第１の実施形態によれば、選択トランジスタのゲートは第１の電極層１３と第２の電極層１８との２層構造となり、メモリトランジスタのゲートは第１の電極層１３と第２の電極層１８との間に第２の絶縁膜１６が介在した３層構造となり、選択トランジスタとメモリトランジスタのゲート構造は異なる。従って、ゲート加工が行われる領域に関しては、メモリセルアレイ領域と選択ゲート領域におけるゲートの積層構造が異なる領域を同時に加工することとなる。
【００４５】
ここで、従来は、第２の絶縁膜１６をストッパとして第２の電極層１８を加工し、第１の電極層１３をストッパとして第２の絶縁膜１６を加工し、第１の絶縁膜１２をストッパとして第１の電極層１３を加工するというように、１層毎にエッチングを行う方式をとっていた。しかし、第１の実施形態では、第２の電極層１８、第２の絶縁膜１６、第１の電極層１３を、第１の絶縁膜１２をストッパとして所定のエッチング条件で連続的に加工することができる。このように、メモリセルアレイ領域と選択ゲート領域とが異なる積層構造であっても、メモリセルアレイ領域と選択ゲート領域とで異なったエッチング条件にすることなく、メモリセルアレイ領域と選択ゲート領域とのゲート加工を同時に行うことが可能となる。
【００４６】
また、第１の電極層１３は、素子分離領域１５と自己整合的に形成されるため、第１の従来技術よりも容易に第１の電極層１３の微細加工が可能である。従って、メモリセルアレイ領域の微細化を図ることが可能である。
【００４７】
また、選択ゲート領域において、第１の電極層１３に信号を与える配線２１と第１の電極層１３との接続は、第２の電極層１８を素子分離領域１５上まで引き出して第２の電極層１８を介して行われる。つまり、高抵抗の第１の電極層１３を素子分離領域１５上まで引き出す必要がないため、第１の電極層１３の抵抗による遅延の問題を回避することができるとともに、半導体層１１と第１の電極層１３との容量結合によるＲＣ遅延の問題も回避できる。加えて、第２の電極層１８が高融点金属層又は高融点金属シリサイド層であるため、抵抗遅延の問題をさらに回避でき、低抵抗の一層構造のゲート電極層で構成されたトランジスタとほぼ同等の動作速度を得ることができる。従って、遅延時間の増加によってメモリセルの読み出し速度に悪影響を与えてしまうという問題も回避できる。
【００４８】
以上のように、第１の実施形態によれば、メモリセルサイズを縮小できると共に選択トランジスタを含めた集積度を向上することができ、特にＮＡＮＤ型フラッシュメモリのメモリセルアレイの大きさを縮小することができる。
【００４９】
尚、第１の実施形態では、第２の絶縁膜１６の開口部１７のパターンニングの際、リソグラフィ工程で合わせずれが発生し、選択ゲート領域までマスク材がかかる場合がある。その結果、図１０に示すように、選択ゲートのメモリセルアレイ領域側の端部において、メモリセルアレイ領域と同じように第２の絶縁膜１６が存在することもある。このように、選択ゲート領域とメモリセルアレイ領域とが異なる構造であっても、第１の実施形態では同時にゲート加工できる。そして、メモリセルと選択トランジスタの間隔Ｄを例えば最小加工寸法にすることができる。
【００５０】
［第２の実施形態］
第２の実施形態は、選択ゲート領域の開口部の形成の際にメモリセルアレイ領域の第２の絶縁膜の信頼性の劣化を防ぐために、制御ゲートを２層以上の電極層で形成しているものである。
【００５１】
図１１は、第２の実施形態に係る半導体記憶装置のメモリセルアレイ領域及び選択ゲート領域の断面図を示す。図１１に示すように、第２の実施形態において、第１の実施形態と異なる点は、メモリセルアレイ領域における制御ゲートが第２及び第３の電極層１８ａ、１８ｂからなる２層構造となっているところである。尚、選択ゲート領域では、第２の電極層１８ａは第２の絶縁膜１６とともに除去するため存在せず、第１の電極層１３と第３の電極層１８ｂとでゲートが形成されている。
【００５２】
図１２乃至図１５は、第２の実施形態に係る半導体記憶装置の製造工程の断面図を示す。図１２乃至図１５は、図１のＩＩＩＡ−ＩＩＩＡ線に沿った半導体記憶装置の断面図である。以下、第２の実施形態に係る半導体記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程は説明を簡略化し、異なる工程のみ詳細に説明する。
【００５３】
まず、図１２に示すように、第１の電極層１３上に第２の絶縁膜１６が形成され、この第２の絶縁膜１６上に第２の電極層１８ａが形成される。
【００５４】
次に、図１３に示すように、リソグラフィ及びエッチングにより、選択ゲート領域の第２の電極層１８ａ及び第２の絶縁膜１６が除去される。その結果、選択ゲート領域の第１の電極層１３の表面が露出され、開口部１７が形成される。
【００５５】
次に、図１４に示すように、第１及び第２の電極層１３、１８ａ上に第３の電極層１８ｂが形成される。これにより、選択ゲート領域においては、開口部１７を介して、第３の電極層１８ｂが第１の電極層１３と直接接続される。
【００５６】
次に、図１５に示すように、第３の電極層１８ｂ、第２の電極層１８ａ、第２の絶縁膜１６及び第１の電極層１３がゲートパターンに加工される。この後は、第１の実施形態と同様の工程で、半導体記憶装置が形成される。
【００５７】
上記第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができるだけでなく、さらに、以下のような効果が得られる。
【００５８】
上記第１の実施形態では、開口部１７を形成するためのリソグラフィ工程（図６に示す工程）において、マスク層２２となるレジストがメモリセルアレイ領域の第２の絶縁膜１６上に形成される。このため、レジストと第２の絶縁膜１６とが接触してしまい、第２の絶縁膜１６の信頼性が劣化する場合がある。例えば、レジストから第２の絶縁膜１６へ不純物汚染が侵入する場合や、リソグラフィ工程中の様々な段階において第２の絶縁膜１６の絶縁性の低下を招く場合等がある。そこで、第２の実施形態においては、開口部１７の形成の前に、第２の絶縁膜１６上に第２の電極層１８ａを形成する。これにより、リソグラフィ工程において、第２の電極層１８ａが第２の絶縁膜１６の保護層として機能するため、上述するような第２の絶縁膜１６へ悪影響を及ぼす問題を解消できる。
【００５９】
［第３の実施形態］
第１及び第２の実施形態は、フラッシュメモリのメモリセルアレイ領域と選択ゲート領域の構造について説明したが、第３の実施形態は、メモリセルアレイ領域と選択ゲート領域に加えて、周辺回路領域の構造についても説明する。
【００６０】
図１６は、第３の実施形態における半導体記憶装置の周辺回路領域の平面図を示す。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿った半導体記憶装置の断面図を示す。
【００６１】
図１６、図１７に示すように、半導体記憶装置の周辺回路領域には、半導体層１１内に素子領域１０を分離する溝型の素子分離領域１５が形成され、素子領域１０に第１の絶縁膜１２を介して第１の電極層１３が形成されている。そして、第１の電極層１３及び素子分離領域１５上に第２の絶縁膜１６が形成され、この第２の絶縁膜１６上に第２の電極層１８が形成されている。ここで、第２の絶縁膜１６には、第１の電極層１３の表面の一部を露出する開口部１７が形成されており、この開口部１７を介して第１の電極層１３と第２の電極層１８とが接続されている。
【００６２】
図１８は、本実施形態の周辺回路領域の構造と、第１の実施形態のメモリセルアレイ領域及び選択ゲート領域の構造とを組み合わせた例を示す。図１８に示すように、第３の実施形態におけるコンタクトホール２０は、素子分離領域１５の上方で第２の電極層１８に接続されている。また、第１の電極層１３とこの第１の電極層１３に信号を与える配線２１との接続は、第２の電極層１８を素子分離領域１５上まで引き出して第２の電極層１８を介して行われている。
【００６３】
尚、メモリセルアレイ領域及び選択ゲート領域は、第１の実施形態と同様の構造であるため説明は省略する。
【００６４】
上記第３の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。
【００６５】
さらに、ゲートの加工工程において、メモリセルアレイ領域及び選択ゲート領域に加えて周辺回路領域も同時に加工を行うことが可能である。このように、全ての素子のゲートを同時に加工できると、例えばその後のコンタクトホール形成工程においてコンタクホールとゲート電極の必要なリソグラフィ工程での合わせ余裕を小さくすることができる。
【００６６】
また、第３の実施形態では、抵抗の高い第１の電極層１３が、素子領域１０の直上で低抵抗の第２の電極層１８に接続されている。このため、選択トランジスタと同様に、従来技術に比べて、周辺回路のＲＣ遅延時間を短くすることができる。
【００６７】
［第４の実施形態］
第４の実施形態は、第３の実施形態の変形例である。この第４の実施形態は、周辺回路領域における第２の絶縁膜を全て除去したものである。
【００６８】
図１９は、第４の実施形態に係る半導体記憶装置のメモリセルアレイ領域、選択ゲート領域及び周辺回路領域の断面図を示す。尚、第３の実施形態と異なる構造についてのみ説明する。
【００６９】
例えば、周辺回路に要求される性能や動作電圧によっては、周辺回路トランジスタのゲート長を非常に短くしなければいけない場合がある。この場合、第２の絶縁膜１６の開口部１７を小さくする必要が生じる。しかし、開口寸法が非常に小さくなると、開口部１７の形成が非常に難しくなる場合がある。
【００７０】
そこで、図１９に示すように、周辺回路領域において、第１の電極層１３と第２の電極層１８間の第２の絶縁膜１６を全て除去する。尚、メモリセルアレイ領域や選択ゲート領域は、第１の実施形態と同様の構造である。
【００７１】
つまり、第４の実施形態に係る半導体記憶装置の周辺回路領域は、半導体層１１と、この半導体層１１の素子領域１０を分離する素子分離領域１５と、素子領域１０に第１の絶縁膜１２を介して素子分離領域１５と自己整合的に形成された第１の電極層１３と、この第１の電極層１３及び素子分離領域１５上に形成された第２の電極層１８とで構成されている。
【００７２】
上記第４の実施形態によれば、上記第３の実施形態と同様の効果を得ることができる。
【００７３】
さらに、第４の実施形態は、トランジスタのゲート長が非常に短い場合に有効な構造である。
【００７４】
［第５の実施形態］
第５の実施形態は、第２の絶縁膜の存在する素子領域の上方にコンタクトホールを形成することにより、周辺トランジスタの面積の縮小を図ったものである。
【００７５】
図２０は、第５の実施形態における半導体記憶装置の周辺回路領域の平面図を示す。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿った半導体記憶装置の断面図を示す。図２２は、第５の実施形態における半導体記憶装置のメモリセルアレイ領域、選択ゲート領域及び周辺回路領域の断面図を示す。尚、第５の実施形態において、メモリセルアレイ領域及び選択ゲート領域は、第１の実施形態と同様の構造であるため説明は省略する。
【００７６】
図２０、図２１、図２２に示すように、半導体記憶装置の周辺回路領域は、半導体層１１内に素子領域１０を分離する溝型の素子分離領域１５が形成され、素子領域１０に第１の絶縁膜１２を介して第１の電極層１３が形成されている。そして、第１の電極層１３及び素子分離領域１５上に第２の絶縁膜１６が形成され、この第２の絶縁膜１６上に第２の電極層１８が形成されている。第２の絶縁膜１６には第１の電極層１３の表面の一部を露出する開口部１７が形成されており、この開口部１７を介して第１の電極層１３と第２の電極層１８が接続されている。また、第２の絶縁膜１６が存在する素子領域１０の上方にコンタクトホール２０が形成され、このコンタクトホール２０上に上層配線２１が形成されている。
【００７７】
上記第５の実施形態によれば、第３の実施形態と同様の効果が得られるだけでなく、さらに、次のような効果が得られる。
【００７８】
通常、コンタクトホール２０の形成の際、バリアメタル（Ｔｉ／ＴｉＮ）膜やＡｌ−Ｃｕ膜等をスパッタリングにより形成し、コンタクトホール２０とゲートとを接続する。ところが、この場合、バリアメタル膜のＴｉと第２の電極層１８の多結晶Ｓｉとが反応してＴｉＳｉ層が形成される。このため、第２の絶縁膜１６がない場合には、ＴｉＳｉ層がコンタクトホール２０と第２の電極層１８との界面から第１の絶縁膜１２の近隣にまで形成され、第１の絶縁膜１２が破壊する可能性がある。従って、ゲートに接続させるコンタクトホール２０は、通常素子領域１０の上方には形成されない。
【００７９】
しかしながら、第５の実施形態のように、第１、第２の電極層１３、１８の間に第２の絶縁膜１６を残存させることにより、この第２の絶縁膜１６が保護膜となり、上記問題を回避できる。特に、第２の絶縁膜１６として、シリコン窒化膜を含む複合絶縁膜を用いるとよい。
【００８０】
このように、第５の実施形態によれば、第２の絶縁膜１６を残存させることにより、素子領域１０の上方にコンタクトホール２０を形成することができるようになる。これにより、次に示す第１乃至第３の効果を得ることができる。
【００８１】
第１に、素子領域１０上にコンタクトホール２０が形成される第５の実施形態（図２３（ｂ））は、素子分離領域１５上でコンタクトホール２０が形成される従来構造（図２３（ａ））に比べて、周辺回路領域を縮小することができる。
【００８２】
第２に、第５の実施形態によれば、周辺回路領域を増大することなく、素子分離領域１５の反転電圧を高めることができる。つまり、ＮＡＮＤ型フラッシュメモリのように高い電圧を使用するデバイスでは、ゲート下の素子分離領域１５の反転電圧を高くする必要がある。その場合、図２４に示すように、素子分離領域１５下の半導体層１１の不純物拡散層１１’の濃度を高くするか、図２５に示すように、素子分離領域１５の膜厚を厚くするなどの対策が必要だった。しかし、これらの対策は、加工の難易度を高めたり接合耐圧の低下を招いたりするため望ましくない。また、別の方法として、図２６（ａ）、図２７（ａ）に示すように、素子分離領域１５上でゲート電極を分断し、隣接するトランジスタ同士を、ゲート電極で接続せずに、ゲート電極から一度コンタクトホール２０を介して上層配線２１で接続する。しかし、この方法では、素子分離領域１５上にコンタクトホール２０を形成する領域が必要となるため、周辺回路領域の増大を招いてしまう。このような問題に対し、第５の実施形態によれば、第１、第２の電極層１３、１８間の一部に絶縁膜１６を設け、素子領域１５の上方にコンタクトホール２０を形成することにより、周辺回路領域を増大することなく、素子分離領域１５の反転電圧を高めることができる（図２６（ｂ）、図２７（ｂ）参照）。
【００８３】
尚、第５の実施形態は、上記第２の実施形態のように、メモリセルの制御ゲートが第２の電極層１８ａと第３の電極層１８ｂとからなる二層構造のものにも適用することも可能である。
【００８４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００８５】
【発明の効果】
以上説明したように本発明によれば、異なる積層構造の領域を同時に加工することが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置のメモリセルアレイ領域及び選択ゲート領域を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿った半導体記憶装置の断面図。
【図３】図３（ａ）は、図１のＩＩＩＡ−ＩＩＩＡ線に沿った半導体記憶装置の断面図、図３（ｂ）は、図１のＩＩＩＢ−ＩＩＩＢ線に沿った半導体記憶装置の断面図。
【図４】本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図１０】本発明の第１の実施形態に係わる他の半導体記憶装置の断面図。
【図１１】本発明の第２の実施形態に係わる半導体記憶装置のメモリセルアレイ領域及び選択ゲート領域を示す断面図。
【図１２】本発明の第２の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程の断面図。
【図１６】本発明の第３の実施形態に係わる半導体記憶装置の周辺回路領域を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿った半導体記憶装置の断面図。
【図１８】本発明の第３の実施形態に係わる半導体記憶装置の周辺回路領域、メモリセルアレイ領域及び選択ゲート領域を示す断面図。
【図１９】本発明の第４の実施形態に係わる半導体記憶装置の周辺回路領域、メモリセルアレイ領域及び選択ゲート領域を示す断面図。
【図２０】本発明の第５の実施形態に係わる半導体記憶装置の周辺回路領域を示す平面図。
【図２１】図２３のＸＸＩ−ＸＸＩ線に沿った半導体記憶装置の断面図。
【図２２】本発明の第５の実施形態に係わる半導体記憶装置の周辺回路領域、メモリセルアレイ領域及び選択ゲート領域を示す断面図。
【図２３】図２３（ａ）は、従来技術による半導体記憶装置を示す平面図、図２３（ｂ）は、本発明の第５の実施形態に係わる半導体記憶装置を示す平面図。
【図２４】従来技術による半導体記憶装置を示す断面図。
【図２５】従来技術による半導体記憶装置を示す断面図。
【図２６】図２６（ａ）は、従来技術による半導体記憶装置を示す平面図、図２６（ｂ）は、本発明の第５の実施形態に係わる半導体記憶装置を示す平面図。
【図２７】図２７（ａ）は、従来技術による半導体記憶装置を示す断面図、図２７（ｂ）は、本発明の第５の実施形態に係わる半導体記憶装置を示す断面図。
【図２８】図２８（ａ）は、第１の従来技術による半導体記憶装置のメモリセルアレイ領域及び選択ゲート領域を示す平面図、図２８（ｂ）は、第１の従来技術による半導体記憶装置の周辺回路領域を示す平面図。
【図２９】図２９は、図２８（ａ）及び図２８（ｂ）に示すＸＸＩＸ−ＸＸＩＸ線に沿った半導体記憶装置の断面図。
【図３０】図３０は、図２８（ａ）に示すＸＸＸ−ＸＸＸ線に沿った半導体記憶装置の断面図。
【図３１】図３１（ａ）は、第２の従来技術による半導体記憶装置のメモリセルアレイ領域及び選択ゲート領域を示す平面図、図３１（ｂ）は、第２の従来技術による半導体記憶装置の周辺回路領域を示す平面図。
【図３２】図３２は、図３１（ａ）及び図３１（ｂ）に示すＸＸＸＩＩ−ＸＸＸＩＩ線に沿った半導体記憶装置の断面図。
【図３３】図３３は、図３１（ａ）に示すＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿った半導体記憶装置の断面図。
【符号の説明】
１０…素子領域、１１…半導体基板、１２…第１の絶縁膜、１３…第１の電極層（浮遊ゲート）、１４…素子分離溝、１５…素子分離領域、１６…第２の絶縁膜、１７…開口部、１７’…溝、１８、１８ａ…第２の電極層（制御ゲート）、１８ｂ…第３の電極層（制御ゲート）、１９…第３の絶縁膜、２０…コンタクトホール、２１…配線、２２…マスク層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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