(57)【要約】【課題】半導体装置において、トランジスタに絶縁ゲート構造を設けることにより、抵抗のトリミングを行うことなく、出力電流のばらつきを低減し得る半導体装置およびその製造方法を提供する。【解決手段】ＩＧＢＴ構造において、少なくとも第３の半導体領域４の第４の半導体領域５と接する側の端部から第２の半導体領域３にかけて、第２の半導体領域３および第３の半導体領域４と接するように電荷蓄積層６およびゲート電極７が形成され、絶縁ゲート構造を形成している。ゲート電極７と第３の半導体領域４との間に電位差を持たせることにより、チャネル形成領域から電荷が移動し、その電荷を電荷蓄積領域６に蓄積することができる。電荷蓄積領域６に電荷が蓄積されることにより、見かけのＶｔｈが上がった状態にすることができる。これにより、出力電流を抑制し、ばらつきを低減することができる。【選択図】図１
2004193288.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面の一部に形成された第１の半導体領域と、
前記第１の半導体領域上に形成された第１導電型の第２の半導体領域と、
前記第２の半導体領域内の一部領域において前記第２の半導体領域よりも浅く形成された第２導電型の第３の半導体領域と、
前記第３の半導体領域内の一部領域において前記第３の半導体領域よりも浅く形成された第１導電型の第４の半導体領域と、
少なくとも前記第３の半導体領域の前記第４の半導体領域と接する側の端部から前記第２の半導体領域にかけて、前記第２および第３の半導体領域の表面に接するように形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたゲート電極とを有し、
前記電荷蓄積層をゲート絶縁層とする絶縁ゲート構造を有するトランジスタが構成されている
半導体装置。
【請求項２】
前記電荷蓄積層が、電荷トラップ準位を有する積層絶縁膜により形成されている
請求項１記載の半導体装置。
【請求項３】
前記積層絶縁膜が、酸化膜−窒化膜−酸化膜の積層絶縁膜である
請求項２記載の半導体装置。
【請求項４】
前記積層絶縁膜が、窒化膜−酸化膜の積層絶縁膜である
請求項２記載の半導体装置。
【請求項５】
前記電荷蓄積層が、絶縁層に被覆された導電層により形成されている
請求項１記載の半導体装置。
【請求項６】
前記第１の半導体領域が第２導電型である
請求項１記載の半導体装置。
【請求項７】
前記第１の半導体領域が第１導電型である
請求項１記載の半導体装置。
【請求項８】
少なくとも１つのｎｐｎ型トランジスタあるいはｐｎｐ型トランジスタと、少なくとも１つの前記絶縁ゲート構造を有するトランジスタとを有する半導体装置であって、
前記ｎｐｎ型あるいはｐｎｐ型トランジスタと前記絶縁ゲート構造を有するトランジスタが同一の半導体基板上に形成されている
請求項１記載の半導体装置。
【請求項９】
少なくとも１つの電界効果トランジスタと少なくとも１つの前記絶縁ゲート構造を有するトランジスタとを有する半導体装置であって、
前記電界効果トランジスタと前記絶縁ゲート構造を有するトランジスタが同一の半導体基板上に形成されている
請求項１記載の半導体装置。
【請求項１０】
半導体基板表面の一部に第１の半導体領域を形成する工程と、
前記第１の半導体領域上に第１導電型の第２の半導体領域を形成する工程と、
前記第２の半導体領域内の一部領域において前記第２の半導体領域よりも浅く第２導電型の第３の半導体領域を形成する工程と、
前記第３の半導体領域内の一部領域において前記第３の半導体領域よりも浅く第１導電型の第４の半導体領域を形成する工程と、
少なくとも前記第３の半導体領域の前記第４の半導体領域と接する側の端部から前記第２の半導体領域にかけて、電荷蓄積層を形成する工程と、
前記電荷蓄積層上にゲート電極を形成する工程とを有し、
前記電荷蓄積層をゲート絶縁膜とする絶縁ゲート構造を有するトランジスタを形成する
半導体装置の製造方法。
【請求項１１】
前記電荷蓄積層を形成する工程が、電荷トラップ準位を有する積層絶縁膜を形成する工程である
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記積層絶縁膜を形成する工程が、前記第２および第３の半導体領域上に第１酸化膜を形成する工程と、前記第１酸化膜の上に窒化膜を形成する工程と、前記窒化膜上に第２酸化膜を形成する工程とを含む
請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記積層絶縁膜を形成する工程が、前記第２および第３の半導体領域上に酸化膜を形成する工程と、前記第１酸化膜の上に窒化膜を形成する工程とを含む
請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記電荷蓄積層を形成する工程が、前記第２および第３の半導体領域上に酸化膜を形成する工程と、前記酸化膜上に導電層を形成する工程と、前記導電層上に中間絶縁層を形成する工程とを含む
請求項１０記載の半導体装置の製造方法。
【請求項１５】
第１の半導体領域を第２導電型として形成する
請求項１０記載の半導体装置の製造方法。
【請求項１６】
第１の半導体領域を第１導電型として形成する
請求項１０記載の半導体装置の製造方法。
【請求項１７】
少なくとも１つのｎｐｎ型トランジスタあるいはｐｎｐ型トランジスタと、少なくとも１つの前記絶縁ゲート構造を有するトランジスタとを有する半導体装置の製造方法であって、
前記絶縁ゲート構造を有するトランジスタの前記第２の半導体領域を形成する工程において、前記ｎｐｎ型トランジスタのコレクタ領域あるいはｐｎｐ型トランジスタのベース領域を同時に形成し、
前記絶縁ゲート構造を有するトランジスタの前記第３の半導体領域を形成する工程において、前記ｎｐｎ型あるいはｐｎｐ型トランジスタのベース領域を同時に形成し、
前記絶縁ゲート構造を有するトランジスタの前記第４の半導体領域を形成する工程において、前記ｎｐｎ型あるいはｐｎｐ型トランジスタのエミッタ領域を同時に形成する
請求項１０記載の半導体装置の製造方法。
【請求項１８】
少なくとも１つの電界効果トランジスタと少なくとも１つの前記絶縁ゲート構造を有するトランジスタとを有する半導体装置の製造方法であって、
前記絶縁ゲート構造を有するトランジスタの前記第４の半導体領域を形成する工程において、前記電界効果トランジスタのソース、ドレイン領域を同時に形成する
請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関する。詳しくは、ゲート構造に電荷蓄積層を設けることにより、出力電流のばらつきを低減し得る半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、パーソナルコンピューターや家庭用テレビなどの大型化に伴い、ディスプレイ市場が急速に拡大してきている。現在、ディスプレイ分野においては、高精細、高輝度、広視野角、高コントラストなど優れた視認性として陰極線管（ＣＲＴ：Ｃａｔｈｏｄｅ−Ｒａｙ  Ｔｕｂｅ）によるディスプレイが最も一般的であるが、大型化に伴う占有面積の増加が注目され、液晶ディスプレイやプロジェクターディスプレイに加え、プラズマを用いたプラズマディスプレイなど薄型化が可能なフラットパネルディスプレイが次世代ディスプレイとして期待されている。
こうした中、半導体分野においてもプラズマを制御する数百Ｖ高耐圧ドライバーＩＣを形成できる高耐圧プロセスが要求されている。また、パネルの高精細化が進み、ドライバーＩＣの高精度化が重要となってきている。
【０００３】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）は、パワーＭＯＳトランジスタ（ＭＯＳ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の持つ高速動作および電圧駆動型の性能とパワーバイポーラトランジスタの持つ低オン抵抗の性能とを兼ね備えた特徴を持ち、パワーデバイスにとって最も理想的なトランジスタとして注目されている。また、ＬＤＭＯＳトランジスタ（ＬＤＭＯＳ：Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）も高耐圧トランジスタとして有用であることが知られている。
【０００４】
図２４は従来例にかかる模式的なＩＧＢＴ構造の一例を示す概略断面図である。コレクタ電極３０１上にｐ＋  型半導体基板３０２が形成されており、ｐ＋  型半導体基板３０２上にｎ型半導体領域３０３が形成されている。ｎ型半導体領域３０３表面の一部には、ｐ型半導体領域３０４が形成され、さらに、ｐ型半導体領域３０４表面の一部にｎ＋  型半導体領域３０５が形成されている。ゲート電極７がゲート酸化膜２１１を介して、ｎ型半導体領域３０３と２つのｐ型半導体領域３０４およびｎ＋  型半導体領域３０５と接するように形成され、エミッタ電極３０６が、ｐ型半導体領域３０４および２つのｎ＋  型半導体領域３０５と接するように形成されている。
【０００５】
図２５は従来例にかかる縦型ＭＯＳトランジスタ構造の一例を示す概略断面図である。ドレイン電極３１１にｎ＋  型半導体基板３１２が形成されており、ｎ＋型半導体基板３１２上にｎ型半導体領域３０３が形成されている。ｎ型半導体領域３０３表面の一部には、ｐ型半導体領域３０４が形成され、さらに、ｐ型半導体領域３０４表面の一部にｎ＋  型半導体領域３０５が形成されている。ゲート電極７がゲート酸化膜２１１を介して、ｎ型半導体領域３０３と２つのｐ型半導体領域３０４およびｎ＋  型半導体領域３０５と接するように形成され、ソース電極３１３が、ｐ型半導体領域３０４および２つのｎ＋  型半導体領域３０５と接するように形成されている。
ＩＧＢＴは図２５に示す縦型ＭＯＳトランジスタのドレイン側の高濃度不純物領域の導電性を逆にした構造として知られている。ＭＯＳトランジスタのソースおよびドレインは、ＩＧＢＴにおいては、エミッタおよびコレクタと呼ばれる。図２４に示す例ではエミッタ側のｐ領域表面にｎ型のチャネルが形成されるので、ｎチャネルＩＧＢＴと呼ばれる。
【０００６】
図２６は従来例にかかるＩＢＧＴ構造の一例を示す模式図である。図２４と同様に、コレクタ電極３０１上にｐ＋  型半導体基板３０２が形成されており、ｐ＋型半導体基板３０２上にｎ−  型半導体領域３１４が形成されている。ｎ−  型半導体領域３１４表面の一部には、ｐ型半導体領域３０４が形成され、さらに、ｐ型半導体領域３０４表面の一部にｎ＋  型半導体領域３０５が形成されている。ゲート電極７がゲート酸化膜２１１を介して、ｎ−  型半導体領域３１４とｐ型半導体領域３０４およびｎ＋  型半導体領域３０５と接するように形成され、エミッタ電極３０６が、ｐ型半導体領域３０４およびｎ＋  型半導体領域３０５と接するように形成されている。ここで、ｐ＋  型半導体基板３０２はコレクタ領域であり、ｎ−  型半導体領域３１４はドリフト領域であり、ｐ型半導体領域３０４はベース領域であり、チャネルが形成される。
ここで、図２６にＩＧＢＴのオン電圧に寄与する要因を示す。電流の流れる経路に沿った抵抗成分（Ｒｎ＋：ｎ＋  型半導体領域抵抗、Ｒｃｈ：ＭＯＳチャネル抵抗、Ｒａ  ：ｎ型半導体領域抵抗、Ｒｊ  ：Ｊ−トランジスタ抵抗、Ｒｄ  ：ドリフト抵抗、Ｒｓ  ：ｐ＋  型半導体領域抵抗）による電圧降下に、ｐ＋  型半導体領域３０２とｎ−  型半導体領域３１４間のダイオード順方向の電圧降下を合わせたものが、ＩＧＢＴのオン電圧となる。従来の高耐圧パワーＭＯＳトランジスタのオン抵抗を増加させていたｎ−  型半導体領域３１４中にｐ＋  型半導体領域３０２から少数キャリアであるホールが注入され、ｎ−  型半導体領域３１４中で電導度変調を生じる効果により、高耐圧パワーＭＯＳトランジスタのオン抵抗よりも低減が可能となっている。
【０００７】
上記のような、従来の半導体装置としては、ゲート構造の両端に第１チャネル領域と第２チャネル領域とがあり、第２チャネル領域の持つスレッショルド電圧Ｖｔｈは第１チャネル領域の持つＶｔｈよりも高く、サイリスタ動作開始電圧よりも低く設定するＩＧＢＴが知られている（たとえば、特許文献１）。また、半導体支持基板の表面上に絶縁膜を介して、活性層となる半導体層を形成するＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｅｒ）基板において、基板の表面付近および絶縁膜との界面付近に高濃度不純物領域を備えて、ＬＤＭＯＳトランジスタの高耐圧化およびオン抵抗の低減をはかることが知られている（たとえば、特許文献２）。
【０００８】
【特許文献１】
特開平１１−１７７７０８８号公報  （第３−１０頁、第１図）
【特許文献２】
特開平８−１８１３２１号公報  （第２−４頁、第１図）
【０００９】
【発明が解決しようとする課題】
しかしながら、ＩＧＢＴは、パワーＭＯＳトランジスタおよびパワーバイポーラトランジスタの有する欠点も併せて有している。パワーＭＯＳトランジスタに関する欠点としては、ゲート酸化膜の膜厚のばらつきや、ゲート長のばらつきにより各素子によってスレッショルド電圧Ｖｔｈのばらつきが生じる。また、パワーバイポーラトランジスタに関する欠点としては、ビルトイン電圧のばらつきがある。これら両方を有していることから、ＩＧＢＴは出力電流がばらつくという問題がある。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、抵抗のトリミングを行うことなく、出力電流のばらつきを低減した半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板表面の一部に形成された第１の半導体領域と、前記第１の半導体領域上に形成された第１導電型の第２の半導体領域と、前記第２の半導体領域内の一部領域において前記第２の半導体領域よりも浅く形成された第２導電型の第３の半導体領域と、前記第３の半導体領域内の一部領域において前記第３の半導体領域よりも浅く形成された第１導電型の第４の半導体領域と、少なくとも前記第３の半導体領域の前記第４の半導体領域と接する側の端部から前記第２の半導体領域にかけて、前記第２および第３の半導体領域の表面に接するように形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有し、前記電荷蓄積層をゲート絶縁層とする絶縁ゲート構造を有するトランジスタが構成されている。
【００１２】
上記の本発明の半導体装置においては、少なくとも第３の半導体領域の第４の半導体領域と接する側の端部から第２の半導体領域にかけて、第２および第３の半導体領域の表面に接するように形成された電荷蓄積層を有する絶縁ゲート構造が形成されており、これにより電荷蓄積層に電荷を蓄積し、ＩＧＢＴなどのトランジスタのＶｔｈを変えることができる。
【００１３】
本発明の半導体装置の製造方法は、半導体基板表面の一部に第１の半導体領域を形成する工程と、前記第１の半導体領域上に第１導電型の第２の半導体領域を形成する工程と、前記第２の半導体領域内の一部領域において前記第２の半導体領域よりも浅く第２導電型の第３の半導体領域を形成する工程と、前記第３の半導体領域内の一部領域において前記第３の半導体領域よりも浅く第１導電型の第４の半導体領域を形成する工程と、少なくとも前記第３の半導体領域の前記第４の半導体領域と接する側の端部から前記第２の半導体領域にかけて、電荷蓄積層を形成する工程と、前記電荷蓄積層上にゲート電極を形成する工程とを有し、前記電荷蓄積層をゲート絶縁膜とする絶縁ゲート構造を有するトランジスタを形成する工程とを含む。
【００１４】
上記の本発明の半導体装置の製造方法においては、半導体基板表面の一部に第１の半導体領域を形成し、第１の半導体領域上に第１導電型の第２の半導体領域を形成する。第２の半導体領域表面の一部に第２導電型の第３の半導体領域を形成し、第３の半導体領域表面の一部に第１導電型の第４の半導体領域を形成する。その後、少なくとも第２および第３の半導体領域上にゲート構造を形成する。ここで、ゲート構造は絶縁ゲート構造であり、少なくとも第３の半導体領域の第４の半導体領域と接する側の端部から第２の半導体領域にかけて、電荷蓄積層を形成し、電荷蓄積層上にゲート電極を形成する。ここで、電荷蓄積層はゲート絶縁膜とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図形に基づいて説明する。
〔第１の実施形態〕
以下、本発明の第１の実施形態について、図１を参照して説明する。図１は本実施形態にかかる半導体装置の模式的断面図である。半導体基板１上に第１導電型の第１の半導体領域２が形成され、第１の半導体領域２上に第２導電型の第２の半導体領域３が形成されている。第２の半導体領域３表面の一部に第１導電型の第３の半導体領域４が形成され、第３の半導体領域４表面に第２導電型の第４の半導体領域５が形成されている。また、少なくとも第３の半導体領域４の第４の半導体領域５と接する側の端部から第２の半導体領域３にかけて、第２の半導体領域３および第３の半導体領域４と接するように電荷蓄積層６およびゲート電極７が形成され、絶縁ゲート構造としている。ここで、第１の半導体領域２はコレクタ電極と接続し、第４の半導体領域５はエミッタ電極と接続している。電荷蓄積層６は、第１酸化膜１１１、窒化膜１１２および第２酸化膜１１３の積層絶縁膜を有している。本実施形態においては上記の第１導電型をｐ型とし、第２導電型をｎ型とし、ｎｐｎｐのサイリスタ構造のＩＧＢＴを構成している。また、絶縁ゲート構造の第１酸化膜１１１はトンネル酸化膜であり、第２酸化膜１１３はトップ酸化膜とする。本実施形態においては第１酸化膜１１１および第２酸化膜１１３の両方を設けたが、第１の酸化膜１１１のみでもよい。
【００１６】
少なくとも第３の半導体領域４の第４の半導体領域５と接する側の端部から第２の半導体領域３にかけて、第２の半導体領域３および第３の半導体領域４と接するように形成されたゲート構造に電荷蓄積層６を有することにより、電荷を蓄積することができる。上記のような構造において、電荷蓄積層６は、窒化膜１１２中の電荷トラップや窒化膜１１２と第２酸化膜１１３との界面に形成された電荷トラップなどに電荷を保持する機能を持つ。
電荷蓄積層６が窒化膜１１２を有しているので、窒化膜１１２下層の第１酸化膜１１１の膜厚にばらつきがあっても固定の電荷として帯電することができる。また、窒化膜１１２の上下層にある第１酸化膜１１１および第２酸化膜１１３は、窒化膜１１２にトラップされた電荷が保持されるような膜厚を有しており、さらに、第１の酸化膜１１１はｎ型のチャネル形成領域から所定の電圧印加時にトンネリングにより電子が通れる程度の厚さを有する。
【００１７】
たとえば、ゲート電極７、第３の半導体領域４、第４の半導体領域５および第１の半導体領域２に適当な電圧を印加し、第３の半導体領域４とゲート電極７との間に正の電位差を持たせる。すると、トンネル電流が生じ、チャネル形成領域に形成された電子が電荷蓄積層６に注入され、上記の電圧によって形成される電１界によって伝導し、窒化膜１１２、あるいは窒化膜１１２と第２酸化膜１１３との界面に形成された電荷トラップに蓄積される。
【００１８】
本実施形態の絶縁ゲート構造は、一度電荷を蓄積すると、電圧を印加しない状態にしても電子が窒化膜１１２にトラップされたままの状態で負の電位を保持している。負の電位を保持した状態で、上記と同様に正の電圧を印加し、トランジスタをオンの状態にしようとしても、負の電荷によって打ち消され、見かけのスレッショルド電圧（Ｖｔｈ）が上がった状態になる。また、これらのようなＶｔｈの異なるトランジスタを複数組み合わせることにより出力電流を制御することができる。
【００１９】
次に、上記の方法でＶｔｈを書き込んだ状態のトランジスタから書き込んだＶｔｈを消去するために、たとえば、ゲート電極７に負の電位を印加し、ゲート電極７とｐ型の第３の半導体領域４との間に負の電位差を形成する。すると、ゲート構造直下のチャネル形成領域にホールが形成され、形成されたホールが電荷蓄積領域６注入され、上記電圧によって形成される電界によって伝導し、帯電していた電子と打ち消し合い、電荷蓄積領域６に書き込んだ情報を消去する。
【００２０】
本実施形態においては、ゲート電極７、第３の半導体領域４、第４の半導体領域５および第１の半導体領域２に適当な電圧を印加すると、トンネル電流が生じ、絶縁ゲート構造直下形成されるチャネル形成領域から電荷が移動し、その電荷を電荷蓄積領域６に蓄積することができる。電荷蓄積領域６に電荷が蓄積されることにより、見かけのＶｔｈが上がった状態にすることができ、また、見かけのＶｔｈの異なるトランジスタを複数組み合わせることにより出力電流を制御することができる。つまり、ＩＣ出力回路部のＩＧＢＴを書き込むものと書き込まないものを選択することで、抵抗のトリミングを行うことなく、ＩＣの出力回路を自在に調整できる。
【００２１】
〔第２の実施形態〕
以下、本発明の第２の実施形態について、図２を参照して説明する。第１の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図２は本実施形態にかかる半導体装置の模式的断面図である。半導体基板１上に第１導電型の第１の半導体領域２が形成され、第１の半導体領域２上に第１導電型の第２の半導体領域３が形成されている。第２の半導体領域３表面の一部に第２導電型の第３の半導体領域４が形成され、第２の半導体領域３表面および第３の半導体領域４表面に第１導電型の第４の半導体領域５がそれぞれ１箇所形成されている。また、第２の半導体領域３表面の第３の半導体領域４と第４の半導体領域５との間にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）１１０が形成されている。さらに、少なくとも第３の半導体領域４の第４の半導体領域５と接する側の端部から第２の半導体領域にかけて、第２の半導体領域３および第３の半導体領域４と接するように電荷蓄積層６およびゲート電極７が形成され、絶縁ゲート構造としている。ここで、第１の半導体領域２はドレイン電極と接続し、第４の半導体領域５はソース電極と接続している。電荷蓄積層６は、第１酸化膜１１１、窒化膜１１２および第２酸化膜１１３の積層絶縁膜を有している。本実施形態においては上記の第１導電型をｎ型とし、第２導電型をｐ型とし、ＬＤＭＯＳトランジスタを構成している。また、絶縁ゲート構造の第１酸化膜１１１はトンネル酸化膜であり、第２酸化膜１１３はトップ酸化膜とする。
【００２２】
たとえば、ゲート電極７、第３の半導体領域４、第４の半導体領域５および第１の半導体領域２に適当な電圧を印加し、第４の半導体領域５とゲート電極７との間に正の電位差を持たせる。すると、トンネル電流が生じ、チャネル形成領域に形成された電子が電荷蓄積層６に注入され、上記の電圧によって形成される電界によって伝導し、窒化膜１１２、あるいは窒化膜１１２と第２酸化膜１１３との界面に形成された電荷トラップに蓄積される。
絶縁ゲート構造は、一度電荷を蓄積すると、電圧を印加しない状態としても電子が窒化膜１１２にトラップされたままの状態で負の電位を保持している。負の電位を保持した状態で、上記と同様に正の電圧を印加し、トランジスタをオンの状態にしようとしても、負の電荷によって打ち消され、見かけのＶｔｈが上がった状態になる。また、これらのようなＶｔｈの異なるトランジスタを複数組み合わせることにより出力電流を制御することができる。
【００２３】
次に、上記の方法でＶｔｈを書き込んだ状態のトランジスタから書き込んだＶｔｈを消去するために、たとえば、ゲート電極７に負の電位を印加し、ゲート電極７とｐ型の第３の半導体領域４との間に負の電位差を形成する。すると、ゲート構造直下のチャネル形成領域にホールが形成され、形成されたホールが電荷蓄積領域６注入され、上記電圧によって形成される電界によって伝導し、帯電していた電子と打ち消し合い、電荷蓄積領域６に書き込んだ情報を消去する。
【００２４】
本実施形態においては、ゲート電極７、第３の半導体領域４、第４の半導体領域５および第１の半導体領域２に適当な電圧を印加すると、トンネル電流が生じ、ゲート構造直下形成されるチャネル形成領域から電荷が移動し、その電荷を電荷蓄積領域６に蓄積することができる。電荷蓄積領域６に電荷が蓄積されることにより、見かけのＶｔｈが上がった状態にすることができ、また、見かけのＶｔｈの異なるトランジスタを複数組み合わせることにより出力電流を制御することができる。つまり、ＩＣ出力回路部のＬＤＭＯＳトランジスタを書き込むものと書き込まないものを選択することで、抵抗のトリミングを行うことなくＩＣの出力電流を自在に調整できる。
【００２５】
〔第３の実施形態〕
以下、本発明の第３の実施形態について図３を参照して説明する。前記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図３は本実施形態にかかる半導体装置の模式断面図である。絶縁ゲートを有するバイポーラトランジスタ（ＩＧＢＴ）と、ｎｐｎ型トランジスタ（ｎｐｎＴｒ）および縦型ｐｎｐ型トランジスタ（Ｖ−ｐｎｐＴｒ）とを有する半導体装置において、同一の半導体基板１０１上にそれぞれのトランジスタが素子分離領域により電気的に分離されて形成されている。ここで、ＩＧＢＴ形成領域をＲＡ、ｎｐｎＴｒ形成領域をＲＢ、Ｖ−ｐｎｐＴｒ形成領域をＲＣとする。
ＩＧＢＴにおいては、半導体基板１０１表面に第１の埋め込み層（第１のｎ型埋め込み層）１０３が形成され、少なくとも第１の埋め込み層１０３表面に第３の埋め込み層（ｐ型埋め込み層）１０５が形成され、第１の半導体領域とする。次に、第１および第３の埋め込み層１０３、１０５が形成された半導体基板１０１上に第２の半導体領域１０６が形成され、第２の半導体領域１０６表面の一部に素子分離領域１０９が形成されている。ここで、少なくとも一つの素子分離領域１０９は、後に形成されるコレクタ電極の取り出し領域となり、第１の半導体領域１０５と電気的に接続されている。さらに、第２の半導体領域１０６表面に第３の半導体領域１１５が形成され、第３の半導体領域１１５の一部に第４の半導体領域１２０が形成されている。第３の半導体領域１１５の一部に第４の半導体領域１２０と一部重なるように第５の半導体領域１２１が形成され、第４の半導体領域１２０および第５の半導体領域１２１はエミッタ電極に接続されている。また、少なくとも第３の半導体領域１１５と素子分離領域１０９を電気的に分離するように、第２の半導体領域１０６表面にＬＯＣＯＳ１１０が形成されている。第１の半導体領域１０５と電気的に接続されている素子分離領域１０９表面にｐグラフトベース領域１１６が形成され、ｐグラフトベース領域１１６表面に第５の半導体領域１２１が形成され、コレクタ電極１２３に接続されている。
ｎｐｎＴｒにおいては、半導体基板１０１表面に第２の埋め込み層（第２のｎ型埋め込み層）１０４が形成され、第２の埋め込み層１０４が形成された半導体基板１０１上に第２の半導体領域１０６が形成され、第２の半導体領域１０６表面の一部に素子分離領域１０９が形成されている。さらに、第２の半導体領域１０６表面に第３の半導体領域１１５が形成され、第３の半導体領域１１５表面に第４の半導体領域１２０が形成され、エミッタ電極１２５に接続されている。第３の半導体領域１１５の一部にｐグラフトベース領域１１６形成され、ｐグラフトベース領域１１６表面に第５の半導体領域１２１が形成され、ベース電極１２６に接続されている。第３の半導体領域１１５およびｐグラフトベース領域１１６とＬＯＣＯＳ１１０を挟んだ第２の半導体領域１０６表面にｎグラフトベース領域１１８が形成され、ｎグラフトベース領域１１８表面に第４の半導体領域１２０が形成され、コレクタ電極１２７に接続されている。
Ｖ−ｐｎｐＴｒにおいては、半導体基板１０１表面に第１の埋め込み層１０３が形成され、少なくとも第１の埋め込み層１０３表面に第３の埋め込み層１０５が形成され、第１の半導体領域とする。次に、第１および第３の埋め込み層１０３、１０５が形成された半導体基板１０１上に第２の半導体領域１０６が形成され、第２の半導体領域１０６表面の一部に素子分離領域１０９が形成されている。ここで、少なくとも一つの素子分離領域１０９は、後に形成されるコレクタ電極の取り出し領域となり、第１の半導体領域１０５と電気的に接続されている。さらに、第２の半導体領域１０６表面にｎベース領域１１７が形成され、ｎベース領域１１７表面に第５の半導体領域１２１が形成されエミッタ電極と接続されている。ｎベース領域１１７の一部にｎグラフトベース領域１１８が形成され、ｎグラフトベース１１８表面に第４の半導体領域１２０が形成され、ベース電極１２９と接続されている。ｎベース領域１１７およびｎグラフトベース領域１１８とＬＯＣＯＳ１１０を挟んだ、素子分離領域１０９が形成されている第２の半導体領域１０６表面にｐグラフトベース領域１１６が形成され、ｐグラフトベース領域１１６表面に第５の半導体領域１２１が形成され、コレクタ電極１２７に接続されている。
【００２６】
上記の本実施形態にかかる半導体装置の製造方法について説明する。図４〜１３は本実施形態にかかる半導体装置の製造方法の主要な工程を示す断面図である。
まず、図４（ａ）に示すように、半導体基板１０１上に９００〜１０００℃程度のスチーム酸化により６０〜１００ｎｍのＳｉＯ２  膜１０２を形成する。本実施形態においては半導体基板１０１としてｐ型基板を用い、第１導電型をｎ型、第２導電型をｐ型とするが、特に限定されない。次に、図４（ｂ）に示すように、既存のフォトリソグラフィー技術およびイオンインプランテーション技術を用いてＩＧＢＴ形成領域ＲＡおよびＶ−ｐｎｐＴｒ形成領域ＲＣに、半導体基板１０１と電気的特性が相反する不純物を注入し、フォトレジスト除去後、熱処理を行い、第１の埋め込み層（第１のｎ型埋め込み層）１０３を形成する。ここでは、半導体基板１０１と電気的特性が相反する不純物として、リン（Ｐ）を１×１０１２〜１０１３ｃｍ−２程度注入し、フォトレジスト除去後、１１００〜１２００℃程度の熱処理を行う。第１の埋め込み層１０３は、ＩＧＢＴおよびＶ−ｐｎｐＴｒのｐ型コレクタと、ｐ型半導体基板１０１とを電気的に分離するために形成される。
【００２７】
次に、図５（ｃ）に示すように、フォトリソグラフィー技術およびイオンインプランテーション技術を用いて、ｎｐｎＴｒ形成領域ＲＢに、半導体基板１０１と電気的特性が相反する不純物として、Ｐを５×１０１３〜１０１４ｃｍ−２程度注入する。フォトレジスト除去後、フォトリソグラフィー技術およびイオンインプランテーション技術を用いて、素子分離領域、ＩＧＢＴ形成領域ＲＡおよびＶ−ｐｎｐＴｒ形成領域ＲＣの第１の埋め込み層１０３表面のｐ型コレクタ形成領域に５×１０１３〜１０１４ｃｍ−２程度のホウ素（Ｂ）を注入する。フォトレジスト除去後、９５０〜１０００℃程度の熱処理を行い、第２の埋め込み層（第２のｎ型埋め込み層）１０４および第３の埋め込み層（ｐ型埋め込み層）１０５を形成する。この第２の埋め込み層１０４はｎｐｎＴｒのコレクタ埋め込み層として働く。また、第３の埋め込み層１０５は第１の半導体領域とし、第１の半導体領域は、ＩＧＢＴおよびＶ−ｐｎｐＴｒのｐ型コレクタ埋め込み層となる他、下側素子分離領域となる。続いて、図５（ｄ）に示すように、フッ化水素系薬品を用いて、半導体基板上のＳｉＯ２  膜２を除去する。
【００２８】
次に、図６（ｅ）に示すように、第１、第２の埋め込み層１０３、１０４および第１の半導体領域１０５を形成した半導体基板１０１上に、第２の半導体領域１０６を形成する。ここでは、抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキシャル層を形成する。このエピタキシャル層の膜厚は、要求される耐圧に合わせて、一般的に１００Ｖあたり１０μｍ程度を目安として計算される。第１の埋め込み層１０３、第２の埋め込み層１０４および第１の半導体領域（第３の埋め込み層）１０５は第２の半導体領域１０６を形成することにより、第２の半導体領域１０６側に拡散する（１０３ａ、１０４ａおよび１０５ａ以下省略）。
【００２９】
さらに、図７（ｆ）に示すように、第２の半導体領域表面に９００〜１０００℃程度のスチーム酸化により６０〜１００ｎｍのＳｉＯ２  膜１０７を形成する。続いて、既存のフォトリソグラフィー技術およびイオンインプランテーション技術を用いて、素子分離領域、ＩＧＢＴおよびＶ−ｐｎｐＴｒのｐ型コレクタ取り出し形成領域に、１×１０１３〜１０１４ｃｍ−２程度のＢあるいはアルミ（Ａｌ）を注入する。フォトレジスト除去後、減圧化学的気相成長法（ＬＰＣＶＤ法、ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による８０〜１００ｎｍ程度のＳｉ３  Ｎ４  １０８膜を形成する。その後、図８（ｇ）に示すように、１１００〜１２００℃程度の熱処理を行い、素子分離領域１０９を形成する。この素子分離領域１０９はＩＧＢＴおよびＶ−ｐｎｐＴｒのｐ型コレクタ取り出しとなる他、上部素子分離領域となる。
【００３０】
次に、図９（ｈ）に示すように、各素子のエミッタ、ベース、コレクタおよびゲート等を作り込む領域、いわゆるアクティブ領域を形成するために、フォトリソグラフィー技術および反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎ  Ｅｔｃｈｉｎｇ）等の既存のエッチング技術等を用いて、Ｓｉ３  Ｎ４  膜１０８がアクティブ領域を覆い残すようにエッチングする。さらに、図１０（ｉ）に示すように、フォトレジスト除去後、９５０〜１０００℃程度のスチーム酸化で５００〜７００ｎｍ程度の酸化膜厚のＬＯＣＯＳ１１０を形成する。続いて、ホットリン酸により、Ｓｉ３  Ｎ４  膜１０８を除去し、フッ化水素系薬品を用いてｎ型エピタキシャル層１０６表面のＳｉＯ２  膜１０７を除去する。
【００３１】
次に、８００〜８５０℃程度の熱酸化で２〜２．５ｎｍ程度の第１酸化膜（トンネル酸化膜）１１１を形成し、減圧ＣＶＤ法により１５〜２０ｎｍ程度の窒化膜（Ｓｉ３  Ｎ４  膜）１１２を形成する。続いて、９００〜９５０℃程度の熱酸化で２〜４ｎｍ程度の第２酸化膜（トップ酸化膜）１１３を形成し、ＣＶＤ法により４００ｎｍ程度のゲート電極（ｎ＋  型ポリシリコン膜）７を形成する。
次に、図１１（ｊ）に示すように、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術を用いて、ＩＧＢＴ形成領域ＲＡのみに第１酸化膜（トンネル酸化膜）１１１、窒化膜（Ｓｉ３  Ｎ４  膜）１１２、第２酸化膜（トップ酸化膜）１１３およびゲート電極（ｎ＋  型ポリシリコン膜）７を残すようにエッチングし、ゲート構造とする。
【００３２】
次に、図１２（ｋ）に示すように、フォトレジスト除去後、さらに８００〜９００℃程度のスチーム酸化で１０〜２０ｎｍ程度の酸化膜１１４を形成する。フォトリソグラフィー技術およびイオンインプランテーション技術によりＩＧＢＴ形成領域ＲＡのエミッタ形成領域およびｎｐｎＴｒのベース形成領域に１×１０１３〜１０１４ｃｍ−２程度のＢを注入する。さらに、フォトレジスト除去後、同様にフォトリソグラフィー技術およびイオンインプランテーション技術によりＶ−ｐｎｐＴｒのベース形成領域に１×１０１３〜１０１４ｃｍ−２程度のＰを注入する。さらに、フォトレジスト除去後、同様にフォトリソグラフィー技術およびイオンインプランテーション技術によりＶ−ｐｎｐＴｒのベース取り出し領域に１×１０１４〜１０１５ｃｍ−２程度のＰを注入する。フォトレジスト除去後、９５０〜１０００℃程度の熱処理を行い、各素子における第３の半導体領域（ｐベース）１１５、ｐグラフトベース１１６、ｎベース１１７、ｎグラフトベース１１８を形成する。
【００３３】
第３の半導体領域（ｐベース）１１５、ｐグラフトベース１１６、ｎベース１１７、ｎグラフトベース１１８はそれぞれ、ＬＯＣＯＳ１１０により自己整合的に形成されるため、マスクずれの影響がなく、設計通り精度よく形成することができる。また、ＩＧＢＴのチャネル形成領域においては、第３の半導体領域（ｐベース）１１５がゲート電極７であるｎ＋  型ポリシリコン膜により自己整合的に形成される。さらに、後の工程において形成される第４の半導体領域（ｎ＋  エミッタ）１２０も同様にゲート電極７であるｎ＋  型ポリシリコン膜により自己整合的に形成されるため、非常に精度良く実行ゲート長を決定することができる。
【００３４】
次に、図１３（ｌ）に示すように、フォトリソグラフィー技術およびイオンインプランテーション技術により、ＩＧＢＴのエミッタ領域、ｎｐｎＴｒのエミッタ領域およびコレクタ領域、およびＶ−ｐｎｐＴｒのベース取り出し領域に１×１０１４〜１０１５ｃｍ−２程度の砒素（Ａｓ）を注入する。さらに、フォトレジスト除去後、フォトリソグラフィー技術およびイオンインプランテーション技術により、ＩＧＢＴのエミッタ領域およびコレクタ取り出し領域、ｎｐｎＴｒのベース取り出し領域およびＶ−ｐｎｐＴｒのエミッタ領域、コレクタ取り出し領域に１×１０１４〜１０１５ｃｍ−２程度のＢを注入する。続いて、フォトレジスト除去後、ＣＶＤ法により、６００ｎｍ程度のＳｉＯ２  膜１１９を形成し、８５０〜９５０℃程度の熱処理を行い、第４の半導体（ｎ＋  エミッタ）１２０および第５の半導体領域（ｐ＋  エミッタ）１２１を形成する。
【００３５】
次に、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術によってＳｉＯ２  膜１１９にＩＧＢＴのエミッタ領域、ベース領域およびコレクタ領域、ｎｐｎＴｒのエミッタ領域、ベース領域およびコレクタ領域、およびＶ−ｐｎｐＴｒのエミッタ領域、ベース領域およびコレクタ領域に電極を形成するための開口部を形成し、ＡｌあるいはＴｉ、ＴｉＯＮ、ＴｉおよびＡｌ−Ｓｉなどのバリア金属を含む金属電極を蒸着する。図３に示すように、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術によってパターニングし、ＩＧＢＴのエミッタ電極１２２およびコレクタ電極１２３、ｎｐｎＴｒのエミッタ電極１２５、ベース電極１２６およびコレクタ電極１２７、およびＶ−ｐｎｐＴｒのエミッタ電極１２８、ベース電極１２９およびコレクタ電極１３０を形成する。
【００３６】
本実施形態によれば、同一基板上にＩＧＢＴ、ｎｐｎＴｒおよびＶ−ｐｎｐＴｒを形成することにより、抵抗のトリミングを行うことなく、基板上全体のトランジスタの出力電流をＩＧＢＴの電荷蓄積層を帯電させることによって微調整し、出力電流のばらつきを低減することができる。また、電荷蓄積層形成のプロセスのみを増やすだけで、同一基板上に絶縁ゲートを有するトランジスタを形成することができる。
【００３７】
本実施形態においては、ＩＧＢＴ、ｎｐｎＴｒおよびＶ−ｐｎｐＴｒを同一基板上に形成したが、用途に応じてＩＧＢＴの代わりに第２の実施形態に記載の絶縁ゲート構造を有するＭＯＳトランジスタを用いてもよい。この場合、第１の半導体領域１０５をｎ型とするとともに、取り出し電極へ接続する半導体領域をｎ型として形成する。
【００３８】
〔第４の実施形態〕
以下、本発明の第４の実施形態について図１４を参照に説明する。図１４は本実施形態にかかる半導体装置の模式断面図である。絶縁ゲートを有するバイポーラトランジスタ（ＩＧＢＴ）と、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳＴｒ）およびｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳＴｒ）とを有する半導体装置において、同一の半導体基板１０１上にそれぞれのトランジスタが素子分離領域により電気的に分離されて形成されている。ここで、ＩＧＢＴ形成領域をＲＡ、ｎＭＯＳＴｒ形成領域をＲＢ、ｐＭＯＳＴｒ形成領域をＲＣとする。
ＩＧＢＴにおいては、半導体基板１０１表面に第１の埋め込み層（第１のｎ型埋め込み層）１０３が形成され、少なくとも第１の埋め込み層１０３表面に第３の埋め込み層（ｐ型埋め込み層）１０５が形成され、第１の半導体領域とする。次に、第１および第３の埋め込み層１０３、１０５が形成された半導体基板１０１上に第２の半導体領域１０６が形成され、第２の半導体領域１０６表面の一部に素子分離領域２０９が形成されている。ここで、少なくとも一つの素子分離領域２０９は、後に形成されるコレクタ電極の取り出し領域となり、第１の半導体領域１０５と電気的に接続されている。さらに、第２の半導体領域１０６表面に第３の半導体領域２１２が形成され、第３の半導体領域２１２の一部に第４の半導体領域２１５が形成されている。第３の半導体領域２１２の一部に第４の半導体領域２１５と一部重なるように第５の半導体領域２１６が形成され、少なくとも第３の半導体領域２１２と素子分離領域２０９を電気的に分離するように、第２の半導体領域１０６表面にＬＯＣＯＳ１１０が形成されている。第１の半導体領域１０５と電気的に接続されている素子分離領域２０９表面にｎチャネルストッパー（ｐ＋  型領域）２１４が形成され、ｎチャネルストッパー２１４表面に第４の半導体領域２１５が形成され、コレクタ電極１２３と接続されている。
ｎＭＯＳＴｒにおいては、半導体基板１０１表面に第２の埋め込み層（第２のｎ型埋め込み層）１０４が形成され、第２の埋め込み層１０４が形成された半導体基板１０１上に第２の半導体領域１０６が形成され、第２の半導体領域１０６表面の一部に素子分離領域２０９が形成されている。ここで、素子分離領域２０９表面には、ｎチャネルストッパー２１４が形成され、それぞれのトランジスタ形成領域を電気的に分離している。さらに、第２の半導体領域１０６表面に第３の半導体領域２１２が形成され、第３の半導体領域２１２の一部に第４の半導体領域２１５が形成されている。第３の半導体領域２１２の一部に第４の半導体領域２１５と一部重なるように第５の半導体領域２１６が形成され、第４および第５の半導体領域２１５および２１６はソース電極２１７に接続されている。少なくとも第３の半導体領域２１２と素子分離領域２０９を電気的に分離するように、第２の半導体領域１０６表面にｐチャネルストッパー２１０が形成されている。また、第３の半導体領域２１２および第４の半導体領域２１５と接するようにゲート酸化膜２１１およびゲート電極７が形成されている。第３の半導体領域２１２およびゲート電極７とＬＯＣＯＳ１１０により電気的に分離された第２の半導体領域１０６表面に、第４の半導体領域２１５が形成され、ドレイン電極２１８と接続されている。
ｐＭＯＳＴｒにおいては、半導体基板１０１表面に第１の埋め込み層１０３が形成され、少なくとも第１の埋め込み層１０３表面に第３の埋め込み層１０５が形成され、第１の半導体領域とする。次に、第１および第３の埋め込み層１０３、１０５が形成された半導体基板１０１上に第２の半導体領域１０６が形成され、第２の半導体領域１０６表面の一部に素子分離領域２０９が形成され，第１のｐウェル領域とする。ここで、素子分離領域２０９は、近接するもう一つの素子分離領域２０９とはｐチャネルストッパー２１０により電気的に分離されている。さらに、第１のｐウェル領域である素子分離領域２０９表面の一部にｎウェル領域２１３が形成され、ｎウェル領域２１３表面に第４の半導体領域２１５および第５の半導体領域２１６が一部重なるように形成されている。第４の半導体領域２１５および第５の半導体領域２１６はソース電極に接続されている。また、ｎウェル領域２１３の表面に接するようにゲート酸化膜２１１およびゲート電極７が形成されている。ｎウェル領域２１３およびゲート電極７とＬＯＣＯＳ１１０により電気的に分離された素子分離領域２０９表面に、ｎチャネルストッパー２１４が形成され、ｎチャネルストッパー２１４表面に第５の半導体領域２１６が形成され、ドレイン電極に接続されている。
【００３９】
上記の本実施例にかかる半導体装置の製造方法について説明する。図１５〜２３は本実施形態にかかる半導体装置の製造方法の主要な工程を示す断面図である。
まず、図１５（ａ）に示すように、半導体基板上に９００〜１０００℃程度のスチーム酸化により６０〜１００ｎｍのＳｉＯ２  膜１０２を形成する。本実施形態においては半導体基板１０１としてｐ型基板を用い、第１導電型をｎ型、第２導電型をｐ型とするが、特に限定されない。次に、図１５（ｂ）に示すように、既存のフォトリソグラフィー技術およびイオンインプランテーション技術を用いてＩＧＢＴ形成領域ＲＡおよびｐＭＯＳＴｒ形成領域ＲＣにＰを１×１０１２〜１０１３ｃｍ−２程度注入し、フォトレジスト除去後、１１００〜１２００℃程度の熱処理をして、第１の埋め込み層（第１のｎ型埋め込み層）１０３を形成する。第１の埋め込み層１０３は、ＩＧＢＴのｐ型コレクタおよびｐ型半導体基板１０１、ｐＭＯＳＴｒのｐ型ドレインとｐ型半導体基板１０１とを電気的に分離するために形成される。
【００４０】
次に、図１６（ｃ）に示すように、フォトリソグラフィー技術およびイオンインプランテーション技術を用いて、ｎＭＯＳＴｒ形成領域ＲＢにＰを５×１０１３〜１０１４ｃｍ−２程度注入する。フォトレジスト除去後、フォトリソグラフィー技術およびイオンインプランテーション技術を用いて、素子分離領域、ＩＧＢＴ形成領域ＲＡおよびｐＭＯＳＴｒ形成領域ＲＣの第１の埋め込み層１０３表面に５×１０１３〜１０１４ｃｍ−２程度のホウ素（Ｂ）を注入する。フォトレジスト除去後、９５０〜１０００℃程度の熱処理を行い、第２の埋め込み層（第２のｎ型埋め込み層）１０４および第３の埋め込み層１０５を形成する。この第２の埋め込み層１０４はｎＭＯＳＴｒのドレインとして働く。また、第３の埋め込み層１０５は第１の半導体領域とし、第１の半導体領域（第３の埋め込み領域）１０５は、ＩＧＢＴのｐ型コレクタ埋め込み層およびｐＭＯＳＴｒのｐ型ドレインとなる他、下側素子分離領域となる。続いて、図１６（ｄ）に示すように、フッ化水素系薬品を用いて、半導体基板１０１上のＳｉＯ２  膜１０２を除去する。
【００４１】
第１、第２の埋め込み層１０３、１０４および第１の半導体領域１０５を形成した半導体基板１０１上に、第２の半導体領域１０６を形成する。ここでは、抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキシャル層を形成する。このエピタキシャル層の膜厚は、要求される耐圧に合わせて、一般的に１００Ｖあたり１０μｍ程度を目安として計算される。
【００４２】
さらに、図１７（ｅ）に示すように、第２の半導体領域１０６表面に９００〜１０００℃程度のスチーム酸化により６０〜１００ｎｍのＳｉＯ２  膜１０７を形成する。続いて、既存のフォトリソグラフィー技術およびイオンインプランテーション技術を用いて、素子分離領域、ＩＧＢＴのｐ型コレクタ取り出し形成領域およびｐＭＯＳＴｒのｐ型ドレイン形成領域に、１×１０１３〜１０１４ｃｍ−２程度のＢあるいはアルミ（Ａｌ）を注入する。フォトレジスト除去後、ＬＰＣＶＤ法により８０〜１００ｎｍ程度のＳｉ３  Ｎ４  膜１０８を形成する。さらにまた、図１８（ｆ）に示すように、１１００〜１２００℃程度の高温長時間熱処理を行い、素子分離領域（第１のｐ型ウェル領域）２０９を形成する。この素子分離領域２０９はＩＧＢＴのｐ型コレクタ取り出しおよびｐＭＯＳＴｒのｐドレインとなる他、上部素子分離領域となる。
【００４３】
次に、各素子のアクティブ領域を形成するために、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術等を用いて、Ｓｉ３  Ｎ４  膜１０８がアクティブ領域を覆い残すようにエッチングする。さらに、フォトレジスト除去後、既存のフォトリソグラフィー技術およびイオンインプランテーション技術を用いて、素子分離領域、ＩＧＢＴのｐ型コレクタ取り出し形成領域およびｐＭＯＳＴｒのｐ型ドレイン形成領域に、１×１０１３〜１０１４ｃｍ−２程度のＰを注入する。図１９（ｇ）に示すように、フォトレジスト除去後、９５０〜１０００℃程度のスチーム酸化で５００〜７００ｎｍ程度の酸化膜厚のＬＯＣＯＳ１１０を形成すると同時にｐチャネルストッパー（ｎ＋  型領域）２１０を形成する。続いて、ホットリン酸により、Ｓｉ３  Ｎ４  膜１０８を除去し、フッ化水素系薬品を用いてｎ型エピタキシャル層１０６表面のＳｉＯ２  膜１０７を除去する。
【００４４】
８００〜８５０℃程度の酸化で２〜２．５ｎｍ程度の第１酸化膜（トンネル酸化膜）１１１を形成し、減圧ＣＶＤ法により１５〜２０ｎｍ程度の窒化膜（Ｓｉ３  Ｎ４  膜）１１２を形成する。続いて、９００〜９５０℃程度の酸化で２〜４ｎｍ程度の第２酸化膜（トップ酸化膜）１１３を形成する。
次に、図２０（ｈ）に示すように、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術を用いて、ＩＧＢＴ形成領域ＲＡのみに第１酸化膜（トンネル酸化膜）１１１、窒化膜（Ｓｉ３  Ｎ４  膜）１１２および第２酸化膜（トップ酸化膜）１１３を残すように除去する。図２１（ｉ）に示すように、フォトレジスト除去後、さらに９５０〜１０００℃程度のスチーム酸化で２０〜５０ｎｍ程度のゲート酸化膜２１１を形成する。続いて、ＣＶＤ法により４００ｎｍ程度のｎ＋  型ポリシリコン膜を形成し、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術を用いて、ＩＧＢＴ形成領域ＲＡ、ｎＭＯＳＴｒ形成領域ＲＢおよびｐＭＯＳＴｒ形成領域ＲＣのみにｎ＋  型ポリシリコン膜が残るようにエッチングし、ゲート電極７とする。
【００４５】
次に、図２２（ｊ）に示すように、８００〜９００℃程度のスチーム酸化で１０〜２０ｎｍ程度の酸化膜１１４を形成する。さらに、フォトリソグラフィー技術およびイオンインプランテーション技術によりＩＧＢＴのエミッタ形成領域およびｎＭＯＳＴｒのｐウェル形成領域に５×１０１２〜１０１３ｃｍ−２程度のＢを注入する。さらに、フォトレジスト除去後、同様にフォトリソグラフィー技術およびイオンインプランテーション技術によりＩＧＢＴのコレクタ取り出し領域、ｐＭＯＳＴｒのドレイン取り出し領域および素子分離領域のＬＯＣＯＳ１１０直下に１×１０１４〜１０１５ｃｍ−２程度のＢを注入する。さらに、フォトレジスト除去後、同様にフォトリソグラフィー技術およびイオンインプランテーション技術によりｐＭＯＳＴｒのｎウェル領域に５×１０１２〜１０１３ｃｍ−２程度のＰを注入する。フォトレジスト除去後、９５０〜１０００℃程度の熱処理を行い、各素子における第３の半導体領域（第２のｐウェル領域）２１２、ｎウェル領域２１３、ｎチャネルストッパー（ｐ＋  型領域）領域２１４を形成する。
【００４６】
第３の半導体領域（第２のｐウェル領域）２１２、ｎウェル領域２１３、ｎチャネルストッパー（ｐ＋  型領域）領域２１４はそれぞれ、ＬＯＣＯＳ１１０により自己整合的に形成されるため、マスクずれの影響がなく、設計通り精度よく形成することができる。また、ＩＧＢＴのチャネル形成領域においては、第３の半導体領域（第２のｐウェル領域）２１２、ｎチャネルストッパー（ｐ＋  型領域）領域２１４がゲート電極７であるｎ＋  型ポリシリコン膜により自己整合的に形成することができる。さらに、後の工程において形成される第４の半導体（ｎ＋  ソース）２１５も同様にゲート電極７であるｎ＋  型ポリシリコン膜により自己整合的に形成されるため、非常に精度良く実行ゲート長を決定することができる。
【００４７】
次に、図２３（ｋ）に示すように、フォトリソグラフィー技術およびイオンインプランテーション技術により、ＩＧＢＴのエミッタ領域、ｎＭＯＳＴｒのソース領域およびドレイン取り出し領域、およびｐＭＯＳＴｒのｎウェル取り出し領域に１×１０１５〜１０１６ｃｍ−２程度のＡｓを注入する。さらに、フォトレジスト除去後、フォトリソグラフィー技術およびイオンインプランテーション技術により、ＩＧＢＴのエミッタ領域およびコレクタ取り出し領域、ｎＭＯＳＴｒのｐウェル取り出し領域およびｐＭＯＳＴｒのソース領域、ドレイン取り出し領域に１×１０１５〜１０１６ｃｍ−２程度のＢを注入する。続いて、フォトレジスト除去後、ＣＶＤ法により、６００ｎｍ程度のＳｉＯ２  膜１１９を形成し、８５０〜９５０℃程度の熱処理を行い、第４の半導体領域（ｎ＋  ソース）２１５および第５の半導体領域（ｐ＋  ソース）２１６を形成する。
【００４８】
次に、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術によってＳｉＯ２  膜１１９にＩＧＢＴのエミッタ領域、ベース領域およびコレクタ領域、ｎＭＯＳＴｒのソース領域、ゲート領域およびドレイン領域、およびｐＭＯＳＴｒのソース領域、ゲート領域およびドレイン領域に電極を形成するための開口部を形成し、ＡｌあるいはＴｉ、ＴｉＯＮ、ＴｉおよびＡｌ−Ｓｉなどのバリア金属を含む金属電極を蒸着する。図１４に示すように、フォトリソグラフィー技術およびＲＩＥ等の既存のエッチング技術によってパターニングし、ＩＧＢＴのエミッタ電極１２２およびコレクタ電極１２３、ｎＭＯＳＴｒのソース電極２１７およびドレイン電極２１８、およびｐＭＯＳＴｒのソース電極２１９およびドレイン電極２２０を形成する。
【００４９】
本実施形態によれば、同一基板上にＩＧＢＴ、ｎＭＯＳＴｒおよびｐＭＯＳＴｒを形成することにより、抵抗のトリミングを行うことなく、基板上全体のトランジスタの出力電流をＩＧＢＴの電荷蓄積層を帯電させることによって微調整し、出力電流のばらつきを低減することができる。また、電荷蓄積層形成のプロセスのみを増やすだけで、同一基板上にＩＧＢＴを形成することができる。
【００５０】
本実施形態においては、ｐ型半導体基板を用い、第１導電型をｎ型、第２導電型をｐ型としたが、特に限定されない。また、絶縁ゲート構造を有するトランジスタとして、ＩＧＢＴを用いたが、絶縁ゲートを有するＭＯＳトランジスタでもよい。この場合、第１の半導体領域１０５をｎ型とするとともに、取り出し電極へ接続する半導体領域をｎ型として形成する。
【００５１】
本発明によれば、デバイスを組立て後に絶縁ゲートを有するトランジスタによって、トランジスタの抵抗値のばらつきを微調整し、出力電流の微調整をすることができる。つまり、トランジスタの性能も微調整できることから、トリミング機能を有した半導体装置を製造することができる。
【００５２】
本発明は上記の実施形態に限定されない。たとえば、第１導電型としてｎ型を用いたが、ｐ型に変更できる。また、絶縁ゲート構造を有するトランジスタとしてバイポーラトランジスタの代わりに、ＭＯＳトランジスタに変更できる。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５３】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、絶縁ゲート構造に電荷蓄積層を設けることにより、抵抗のトリミングを行うことなく、出力電流のばらつきを低減することができる。
また、半導体装置の製造方法において、絶縁ゲート構造に電荷蓄積層を形成する工程を設けることにより、抵抗のトリミングを行うことなく、出力電流のばらつきを低減可能にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図２】本発明の第２の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図３】本発明の第３の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図４】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図５】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図６】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図８】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図９】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１０】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１１】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１２】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１３】本発明の第３の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１４】本発明の第４の実施形態の半導体装置の層構成の一部を示す概略断面図である。
【図１５】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１６】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１７】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１８】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１９】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図２０】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図２１】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図２２】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図２３】本発明の第４の実施形態の半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図２４】従来の半導体装置を模式的に示す概略断面図である。
【図２５】従来の半導体装置を模式的に示す概略断面図である。
【図２６】従来の半導体装置を模式的に示す概略断面図である。
【符号の説明】
１…半導体基板、２…第１の半導体領域、３…第２の半導体領域、４…第３の半導体領域、５…第４の半導体領域、６…電荷蓄積層、７…ゲート電極、１０１…半導体基板（ｐ型半導体基板）、１０２…ＳｉＯ２  膜、１０３…第１の埋め込み層（第１のｎ型埋め込み層）、１０４…第２の埋め込み層（第２のｎ型埋め込み層）、１０５…第１の半導体領域（第３の埋め込み層（ｐ型埋め込み層））、１０６…第２の半導体領域（ｎ型エピタキシャル層）、１０７…ＳｉＯ２  膜、１０８…Ｓｉ３  Ｎ４  膜、１０９…素子分離領域（ｐ型半導体領域）、１１０…ＬＯＣＯＳ、１１１…第１酸化膜（トンネル酸化膜）、１１２…窒化膜（Ｓｉ３  Ｎ４  膜）、１１３…第２酸化膜（トップ酸化膜）、１１４…酸化膜、１１５…第３の半導体領域（ｐベース領域）、１１６…ｐグラフトベース領域、１１７…ｎベース領域、１１８…ｎグラフトベース領域、１１９…ＳｉＯ２  膜、１２０…第４の半導体領域（ｎ＋  エミッタ領域）、１２１…第５の半導体領域（ｐ＋  エミッタ領域）、１２２…絶縁ゲート構造を有するバイポーラトランジスタのエミッタ電極、１２３…絶縁ゲート構造を有するバイポーラトランジスタのコレクタ電極、１２５…ｎｐｎ型トランジスタのエミッタ電極、１２６…ｎｐｎ型トランジスタのベース電極、１２７…ｎｐｎ型トランジスタのコレクタ電極、１２８…ｐｎｐ型トランジスタのエミッタ電極、１２９…ｐｎｐ型トランジスタのベース電極、１３０…ｐｎｐ型トランジスタのコレクタ電極、２０９…素子分離領域（第１のｐウェル領域）、２１０…ｐチャネルストッパー（ｎ＋  型領域）、２１１…ゲート酸化膜、２１２…第３の半導体領域（第２のｐウェル領域）、２１３…ｎウェル領域、２１４…ｎチャネルストッパー（ｐ＋  型領域）、２１５…第４の半導体領域（ｎ＋  ソース領域）、２１６…第５の半導体領域（ｐ＋  ソース領域）、２１７…ｎＭＯＳトランジスタのソース電極、２１８…ｎＭＯＳトランジスタのドレイン電極、２１９…ｐＭＯＳトランジスタのソース電極、２２０…ｐＭＯＳトランジスタのドレイン電極、３０１…コレクタ電極、３０２…ｐ＋  型半導体基板、３０３…ｎ型半導体領域（ｎベース）、３０４…ｐ型半導体領域（ｐベース）、３０５…ｎ＋  型半導体領域、３０６…エミッタ電極、３１１…ドレイン電極、３１２…ｎ＋  型半導体領域、３１３…ソース電極、３１４…ｎ−  型半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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