(57)【要約】【課題】チップ面積が小さく、構造が簡単である電気的に消去可能なプログラマブルロジックデバイスを提供することを課題とする。【解決手段】Ｐ型半導体基板と、前記Ｐ型半導体基板の上に形成されるＮ型ウエルと、前記Ｎ型ウエルの上に形成され、フローティングゲート電極と、第一Ｐ＋ドーピング領域と、前記第一ＰＭＯＳトランジスタを消去することとして使われ、Ｎ＋ドーピング領域を囲むＰ−ドーピング領域とを含む第一ＰＭＯＳトランジスタと、前記Ｎ型ウエルの上に形成され、第二ＰＭＯＳトランジスタのソース電極とされ、共用される前記第一Ｐ＋ドーピング領域を介して、前記第一ＰＭＯＳトランジスタと直列的に繋がり、選択ゲート電極と、第二Ｐ＋ドーピング領域とを含む第二ＰＭＯＳトランジスタとを含む。【選択図】  図２
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【特許請求の範囲】
【請求項１】
電気的に消去可能なプログラマブルロジックデバイスにおいて、Ｐ型半導体基板と、Ｎ型ウエルと、第一ＰＭＯＳトランジスタと、第二ＰＭＯＳトランジスタと含んでなり、
前記Ｎ型ウエルは、前記Ｐ型半導体基板の上に形成され、
前記第一ＰＭＯＳトランジスタは、前記Ｎ型ウエルの上に形成され、フローティングゲート電極と、前記第一ＰＭＯＳトランジスタのドレイン電極とされる第一Ｐ＋ドーピング領域と、前記第一ＰＭＯＳトランジスタのメモリを消去することに使われる、Ｎ＋ドーピング領域を囲むＰ−ドーピング領域とを含み、
前記第二ＰＭＯＳトランジスタは、前記Ｎ型ウエルの上に形成され、前記第二ＰＭＯＳトランジスタのソース電極とされ、前記第一ＰＭＯＳトランジスタのドレインと共用される前記第一Ｐ＋ドーピング領域を介して、前記第一ＰＭＯＳトランジスタと直列的に繋がり、更に選択ゲート電極と、前記第二ＰＭＯＳトランジスタのドレイン電極とされる第二Ｐ＋ドーピング領域とを含むことを特徴とする電気的に消去可能なプログラマブルロジックデバイス。
【請求項２】
前記第一ＰＭＯＳトランジスタは、更に前記Ｎ＋ドーピング領域と同じく前記Ｐ−ドーピング領域の中に形成され、前記Ｎ＋ドーピング領域と重ならない第三Ｐ＋ドーピング領域を含むことを特徴とする請求項１に記載の電気的に消去可能なプログラマブルロジックデバイス。
【請求項３】
前記第三Ｐ＋ドーピング領域と前記Ｎ＋ドーピング領域は互いに絶縁層で隔てられることを特徴とする請求項２に記載の電気的に消去可能なプログラマブルロジックデバイス。
【請求項４】
前記第一Ｐ＋ドーピング領域と前記Ｎ＋ドーピング領域と前記第二Ｐ＋ドーピング領域の上には、金属珪化物を覆いかぶせることができることを特徴とする請求項１に記載の電気的に消去可能なプログラマブルロジックデバイス。
【請求項５】
予定されるドレイン電極のバイアスＶｄのもとで、前記フローティングゲート電極がキャパシタンスカップリング効果によって低電圧を得ることができ、前記第一ＰＭＯＳトランジスタのＰ型チャンネルが開くために、最大値に近いゲート電極の電流を生じ、書込み動作を起こすことを特徴とする請求項１に記載の電気的に消去可能なプログラマブルロジックデバイス。
【請求項６】
前記予定されるバイアスが約５Ｖであることを特徴とする請求項５に記載の電気的に消去可能なプログラマブルロジックデバイス。
【請求項７】
前記フローティングゲート電極の上には、コントロールゲート電極を設けていないことを特徴とする請求項１に記載の電気的に消去可能なプログラマブルロジックデバイス。
【請求項８】
前記フローティングゲート電極は、単層多結晶シリコンであることを特徴とする請求項１に記載の電気的に消去可能なプログラマブルロジックデバイス。
【請求項９】
前記第二Ｐ＋ドーピング領域がビット線に電気的に接続され、前記電気的に消去可能なプログラマブルロジックデバイスのビット線信号を提供することを特徴とする請求項１に記載の電気的に消去可能なプログラマブルロジックデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び操作方法に関し、特に高密度、低消費電力、高書込み／消去効率及び書換え可能などの長所を持つ単層多結晶シリコンにおける電気的に消去可能なプログラマブルロジックデバイスに関する。
【０００２】
【従来の技術】
電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）或いはフラッシュで電気的に消去可能なプログラマブル読み出し専用メモリ（Ｆｌａｓｈ  ＥＥＰＲＯＭ）は、電源を切ってもメモリの内容を保つ長所を具え、データを書き換えられる功能を具え、更に伝送速度が速いので、応用範囲が非常に広い。色々な情報、通信及び消費者向け電子商品（ｃｏｎｓｕｍｅｒ  ｅｌｅｃｔｒｏｎｉｃｓ）の中で、不揮発性メモリは、もう欠かせないデバイスとされている。ＰＤＡ、携帯電話のような小さいモバイル電子商品の要求が増えつつあることに従って、ＥＥＰＲＯＭ及びロジック回路を含んだ埋め込まれるＩＣチップ（Ｅｍｂｅｄｄｅｄ  Ｃｈｉｐ）或いはシステム・オン・チップ（ＳＯＣ）の要求も増えてくる。ＥＥＰＲＯＭは、必ずＣＭＯＳ工程との互換性があり、低消費電力、高書込効率、低コスト、高集積密度の方向に向かって開発されて行き、それこそ今後の商品要求に合うようになる。
【０００３】
図１は従来技術によるＥＥＰＲＯＭセル（１０）の断面図である。図１に開示するように、従来技術によるＥＥＰＲＯＭセル（１０）は、ＮＭＯＳトランジスタ（２８）とＰＭＯＳトランジスタ（３０）を含み、ＮＭＯＳトランジスタ（２８）とＰＭＯＳトランジスタ（３０）が絶縁フィールド酸化膜（２４）で隔離される。ＮＭＯＳトランジスタ（２８）は、Ｐ型基板（１２）の上に形成され、第一フローティングゲート電極（３２）とＮ＋ソース電極ドーピング領域（１４）とＮ＋ドレイン電極ドーピング領域（１６）を含む。ＰＭＯＳトランジスタ（３０）は、Ｎ型イオンウエル（１８）の上に形成され、第二フローティングゲート電極（３４）とＰ＋ソース電極ドーピング領域（２０）とＰ＋ドレイン電極ドーピング領域（２２）を含む。その他、Ｐ＋ソース電極ドーピング領域（２０）の隣に高濃度添加のＮ型チャンネルストッパー（ｃｈａｎｎｅｌ  ｓｔｏｐ  ｒｅｇｉｏｎ）（３８）を埋め込み、このＮ型チャンネルストッパー（３８）が第二フローティングゲート電極（３４）の下方にある。第一フローティングゲート電極（３２）と第二フローティングゲート電極（３４）がフローティングゲート導線（３６）を介して互いに接続し、第一フローティングゲート電極（３２）と第二フローティングゲート電極（３４）を同じ電位に維持させる。第一フローティングゲート電極（３２）がコントロールゲート電極の電圧によって対応する電位を生じる時に、第二フローティングゲート電極（３４）はフローティングゲート導線（３６）で第一フローティングゲート電極（３２）と接続しているので、第二フローティングゲート電極（３４）も第一フローティングゲート電極（３２）と同じ電位をもち、更にＰ＋ソース電極ドーピング領域（２０）とＮ型チャンネルストッパー（３８）の空乏領域から生じるホットエレクトロンを吸い込むことによって電子を第二フローティングゲート電極（３４）の中に束縛する。
【０００４】
従来技術によるＥＥＰＲＯＭセル（１０）は、下のような欠点を具える。まず、従来技術によるＥＥＰＲＯＭセル（１０）がＰＭＯＳトランジスタ（３０）とＮＭＯＳトランジスタ（２８）から構成されるので、比較的に大きなチップ面積を占める。次に、従来技術によるＥＥＰＲＯＭセル（１０）はもう一つＮ型チャンネルストッパー（３８）を要する。そして、従来技術によるＥＥＰＲＯＭセル（１０）では必ずフローティングゲート導線（３６）で第一フローティングゲート電極（３２）と第二フローティングゲート電極（３４）を電気的に接続する。更にＮＭＯＳトランジスタ（２８）とＰＭＯＳトランジスタ（３０）の間をフィールド酸化膜領域（２４）で隔てる必要がある。上述のとおり、従来技術による電気的に消去可能なプログラマブルロジックデバイスは、チップ面積が大きくなり過ぎ、構造が複雑であるので、生産コストと困難度を増した。
【発明が解決しようとする課題】
この発明は、チップ面積が小さく、構造が簡単である電気的に消去可能なプログラマブルロジックデバイスを提供することを課題とする。
【０００５】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、Ｐ型半導体基板と、Ｎ型ウエルと、第一ＰＭＯＳトランジスタと、第二ＰＭＯＳトランジスタとを含む電気的に消去可能なプログラマブルロジックデバイスの構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００６】
以下、この発明について具体的に説明する。
請求項１に記載する電気的に消去可能なプログラマブルロジックデバイスは、Ｐ型半導体基板と、Ｎ型ウエルと、第一ＰＭＯＳトランジスタと、第二ＰＭＯＳトランジスタと含んでなり、前記Ｎ型ウエルは、前記Ｐ型半導体基板の上に形成され、前記第一ＰＭＯＳトランジスタは、前記Ｎ型ウエルの上に形成され、フローティングゲート電極と、前記第一ＰＭＯＳトランジスタのドレイン電極とされる第一Ｐ＋ドーピング領域と、前記第一ＰＭＯＳトランジスタのメモリを消去することに使われる、Ｎ＋ドーピング領域を囲むＰ−ドーピング領域と含み、前記第二ＰＭＯＳトランジスタは、前記Ｎ型ウエルの上に形成され、前記第二ＰＭＯＳトランジスタのソース電極とされ、前記第一ＰＭＯＳトランジスタのドレインと共用される前記第一Ｐ＋ドーピング領域を介して、前記第一ＰＭＯＳトランジスタと直列的に繋がり、更に選択ゲート電極と、前記第二ＰＭＯＳトランジスタのドレイン電極とされる第二Ｐ＋ドーピング領域とを含む。
【０００７】
請求項２に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項１における第一ＰＭＯＳトランジスタが、更に前記Ｎ＋ドーピング領域と同じく前記Ｐ−ドーピング領域の中に形成され、前記Ｎ＋ドーピング領域と重ならない第三Ｐ＋ドーピング領域を含む。
【０００８】
請求項３に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項２における第三Ｐ＋ドーピング領域と前記Ｎ＋ドーピング領域は互いに絶縁層で隔てられる。
【０００９】
請求項４に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項１における前記第一Ｐ＋ドーピング領域と前記Ｎ＋ドーピング領域と前記第二Ｐ＋ドーピング領域の上には、金属珪化物を覆いかぶせることができる。
【００１０】
請求項５に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項１における予定されるドレイン電極のバイアスＶｄのもとで、前記フローティングゲート電極がキャパシタンスカップリング効果によって低電圧を得ることができ、前記第一ＰＭＯＳトランジスタのＰ型チャンネルが開くために、最大値に近いゲート電極の電流を生じ、書込み動作を起こす。
【００１１】
請求項６に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項５における予定されるバイアスが約５Ｖである。
【００１２】
請求項７に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項１におけるフローティングゲート電極の上には、コントロールゲート電極を設けていない。
【００１３】
請求項８に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項１におけるフローティングゲート電極が、単層多結晶シリコンである。
【００１４】
請求項９に記載する電気的に消去可能なプログラマブルロジックデバイスは、請求項１における第二Ｐ＋ドーピング領域がビット線に電気的に接続され、前記電気的に消去可能なプログラマブルロジックデバイスのビット線信号を提供する。
【００１５】
【発明の実施の形態】
電気的に消去可能なプログラマブルロジックデバイスは、Ｐ型半導体基板の上に形成されるＮ型ウエルと、前記Ｎ型ウエルの上に形成された、フローティングゲート電極と、前記第一ＰＭＯＳトランジスタのドレイン電極とされる第一Ｐ＋ドーピング領域と、前記第一ＰＭＯＳトランジスタでのメモリを消去することに使われるＮ＋ドーピング領域を囲むＰ−ドーピング領域とを含む第一ＰＭＯＳトランジスタと、前記Ｎ型ウエルの上に形成された、第二ＰＭＯＳトランジスタのソース電極とされ、前記第一ＰＭＯＳトランジスタのドレイン電極と共用される前記第一Ｐ＋ドーピング領域を介して、前記第一ＰＭＯＳトランジスタと直列的に繋がり、更に選択ゲート電極と、前記第二ＰＭＯＳトランジスタのドレイン電極とされる第二Ｐ＋ドーピング領域とを含む第二ＰＭＯＳトランジスタとを含む。
かかる電気的に消去可能なプログラマブルロジックデバイスの構造と特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【００１６】
【実施例】
図２と図３とを参照して下さい。図２は、本発明による電気的に消去可能なプログラマブルロジックデバイス（１００）の局部を表す平面図である。図３は、図２の電気的に消去可能なプログラマブルロジックデバイス（１００）に開示するＡ−Ａ’線の断面図である。図２に開示するように、電気的に消去可能なプログラマブルロジックデバイス（１００）はＰＭＯＳトランジスタ（１０１）と、共用ドーピング領域を介してＰＭＯＳトランジスタ（１０１）に直列に接続されるＰＭＯＳトランジスタ（１０２）とを含む。ＰＭＯＳトランジスタ（１０１）とＰＭＯＳトランジスタ（１０２）がＮ型ウエル（１１０）の上に形成される。ＰＭＯＳトランジスタ（１０１）は、フローティングゲート電極トランジスタであり、フローティングゲート電極（１２２）とＰ＋ドーピング領域（１３２）とＮ＋ドーピング領域（１３４）とを含む。Ｎ＋ドーピング領域（１３４）がＰ−ドーピング領域（１４０）の中に形成され、フローティングゲート電極（１２２）の中に記憶されている情報を消去することに使われる。Ｐ−ドーピング領域（１４０）はフローティングゲート電極（１２２）と部分的に重なっており、傾斜イオン注入或いは、熱ドライブイン技術などの方法によって形成されることができる。本発明によるフローティングゲート電極（１２２）は単層多結晶シリコンによって形成され、上方にコントロール電極がないし、必要もない。その他、Ｐ−ドーピング領域（１４０）の中に、Ｐ＋ドーピング領域（１４２）があり、同じくＰ−ドーピング領域（１４０）の中に形成されるＮ＋ドーピング領域（１３４）とはフィールド酸化膜領域（１５０）或いは浅い溝の絶縁層で隔てられる。前に述べたように、ＰＭＯＳトランジスタ（１０１）とＰＭＯＳトランジスタ（１０２）がＰ＋ドーピング領域（１３２）を共用し、これによって直列の両トランジスタが形成される。ＰＭＯＳトランジスタ（１０２）は選択ゲート電極（１２４）と、ＰＭＯＳトランジスタ（１０１）と共用されるＰ＋ドーピング領域（１３２）と、Ｐ＋ドーピング領域（１３６）とを含む。その他、Ｎ＋ドーピング領域（１３４）及びＰ＋ドーピング領域（１４２）の上に金属珪化物層（表われていない）を形成するのを選択することができる。
【００１７】
図３の中に示すように、ＰＭＯＳトランジスタ（１０１）は、更にフローティングゲート電極（１２２）の下方に設けられるフローティングゲート電極酸化層（１２２ａ）を含む。ＰＭＯＳトランジスタ（１０２）は、更にゲート電極酸化層（１２４ａ）を含む。Ｐ＋ドーピング領域（１３６）が誘電層（１６２）の中に形成されるコンタクトプラグを介してビット線と接続し、これによって電気的に消去可能なプログラマブルロジックデバイス（１００）にビット線信号を供給する。本発明による電気的に消去可能なプログラマブルロジックデバイス（１００）は低電圧で操作されるので、フローティングゲート電極酸化層（１２２ａ）とゲート電極酸化層（１２４ａ）の厚さがロジック回路の中にあるゲート電極酸化層と同じであることができるが、状況によって厚さを増やすことができる。どちらにしても、本発明による電気的に消去可能なプログラマブルロジックデバイス（１００）の構造は、標準のＣＭＯＳ半導体工程と互換性がある。
【００１８】
図４を参照して下さい。図４は、本発明による電気的に消去可能なプログラマブルロジックデバイス（１００）が書き込み動作を起こす説明図である。図４に開示するように、書き込み動作が起こる時には、ＰＭＯＳトランジスタ（１０２）のＰ＋ドレイン電極ドーピング領域（１３６）にビット線電圧（Ｖ１）＝０の電圧を加えて、選択ゲート電極（１２４）にビット線電圧（Ｖ１）より少なくとも一つの閾値電圧の値の低いワード線電圧（Ｖ２）（例えば、Ｖ２＝−２Ｖ）を加えることによって、選択ゲート電極（１２４）の下方にＰチャンネルが開き、更にＰ＋ドレイン電極ドーピング領域（１３２）とＰ＋ドレイン電極ドーピング領域（１３６）を同じ電位にさせる。即ち０Ｖである。Ｎ型ウエル（１１０）にウエル電圧（Ｖ５）＝５Ｖを加え、ＰＭＯＳトランジスタ（１０１）のフローティングゲート電極（１２２）がフローティング状態になり、Ｎ＋ドーピング領域（１３４）とＰ＋ソース電極ドーピング領域（１４２）にそれぞれ消去電圧（Ｖ３）＝５Ｖとソース電極線電圧（Ｖ４）＝５Ｖを加え、Ｐ−ドーピング領域（１４０）とＮ型ウエル（１１０）を同じ電位にさせる。上に述べた条件のもとで、フローティングゲート電極（１２２）がキャパシタンスカップリング効果によって低電圧（例えば、３〜４Ｖである。）を得ることができるので、フローティングゲート電極（１２２）の下方にあるＰ型チャンネルを開け、ホットエレクトロンがチャンネル正孔との衝突によって生じ、空乏領域の電場を介して、加速され、フローティングゲート電極酸化層（１２２ａ）を超えて、フローティングゲート電極（１２２）の中に捕捉される。
【００１９】
図５を参照して下さい。図５は、ＰＭＯＳトランジスタ（１０１）のドレイン電極とＮ型ウエル（１１０）に加える種々のバイアス条件（Ｖｄ＝Ｖ１−Ｖ５）の下でフローティングゲート電極とゲート電流との関係を表す説明図である。図５に開示するように、バイアス電圧（Ｖｄ）が−５Ｖである条件の下で、フローティングゲート電極（１２２）がキャパシタンスカップリング効果によって約−１〜−２Ｖの低電圧を得る。この時、ＰＭＯＳトランジスタ（１０１）のチャンネルが開いたばかりで、ゲート電流が最大値に近づく。言い換えると、本発明による動作モードでは、ゲート電流のドレイン電流に対する割合（Ｉｇ／Ｉｄ）が比較的大きいので、書き込み動作を起こす時に比較的よい効果を得ることができる。
【００２０】
図６を参照して下さい。図６は本発明による電気的に消去可能なプログラマブルロジックデバイス（１００）が消去動作を起こす説明図である。図６に開示するように、消去動作を起こす時には、ＰＭＯＳトランジスタ（１０２）のＰ＋ドレイン電極ドーピング領域（１３６）にビット線電圧（Ｖ１）＝０Ｖの電圧を加えて、選択ゲート電極（１２４）にワード線電圧（Ｖ２）＝０Ｖを加えることによって、選択ゲート電極（１２４）の下方にあるＰチャンネルが開かない。Ｎ型ウエル（１１０）にウエル電圧（Ｖ５）＝０Ｖを加え、ＰＭＯＳトランジスタ（１０１）のフローティングゲート電極（１２２）がフローティング状態になり、Ｎ＋ドーピング領域（１３４）とＰ＋ドーピング領域（１４２）にそれぞれ消去電圧（Ｖ３）＝５Ｖとソース電極線電圧（Ｖ４）＝−３Ｖを加えると、Ｎ＋ドーピング領域（１３４）とＰ＋ドーピング領域（１４２）がバイアスされ、空乏領域が生じる。上に述べた条件のもとで、空乏領域の中では電子正孔対が生じ、正孔が帯間遷移トンネルリング（ｂａｎｄ−ｔｏ−ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）を介してフローティングゲート電極酸化層（１２２ａ）のエネルギー障壁を越えて、フローティングゲート電極（１２２）の中に入って、捕捉された電子と中和する。
【００２１】
図７を参考して下さい。図７は本発明による電気的に消去可能なプログラマブルロジックデバイス（１００）が読取動作を起こす説明図である。図７に開示するように、読取動作を起こす時には、ＰＭＯＳトランジスタ（１０２）のＰ＋ドレイン電極ドーピング領域（１３６）にビット線電圧（Ｖ１）＝ＶＤＤ−ＶＸの電圧を加えて、ＶＸは０Ｖより大きくすると、ビット線のソース電極線に対する電圧差があり、選択ゲート電極（１２４）にワード線電圧（Ｖ２）＝０を加えることによって、選択ゲート電極（１２４）の下方にＰチャンネルが開く。Ｎ型ウエル（１１０）にウエル電圧（Ｖ５）＝（ＶＤＤ）を加え、ＰＭＯＳトランジスタ（１０１）のフローティングゲート電極（１２２）がフローティング状態になり、Ｎ＋ドーピング領域（１３４）とＰ＋ソース電極ドーピング領域（１４２）にそれぞれ消去電圧（Ｖ３）＝（ＶＤＤ）とソース電極線電圧（Ｖ４）＝（ＶＤＤ）を加える。
【００２２】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００２３】
【発明の効果】
従来技術と比べて、本発明による電気的に消去可能なプログラマブルロジックデバイスは低電圧で動作することができ、更に本発明による独特な設計によって、ＰＭＯＳトランジスタ（１０１）がチャンネルが開いたばかりである時に、ゲート電流（Ｉｇ）がもう最大値に近づく。本発明による動作モードの下で、ゲート電流のドレイン電流に対する割合（Ｉｇ／Ｉｄ）が比較的大きいので、省電力及び省エネルギーの長所を具え、更に書き込み動作を起こす時に、比較的よい効能を得ることができ、書き込み動作の時間を節約する。その他、消去Ｎ＋ドーピング領域（１３４）を使ってメモリに効率よく帯間遷移トンネルリング正孔で消去動作を行う。更に本発明が両ＰＭＯＳトランジスタを直列に接続するので、大幅にチップの使用面積を減らし、高密度メモリの領域で運用することができる。また、本発明による構造が簡単であり、従来技術によるＣＭＯＳロジック工程との互換性があるので、製造コストが減らされ、システム・オン・チップ（ＳＯＣ）の領域に応用することが適切である。
【図面の簡単な説明】
【図１】従来技術によるＥＥＰＲＯＭセルの断面図である。
【図２】本発明による電気的に消去可能なプログラマブルロジックデバイスの部分を表す平面図である。
【図３】図２に開示する電気的に消去可能なプログラマブルロジックデバイスのＡＡ線の断面図である。
【図４】本発明による電気的に消去可能なプログラマブルロジックデバイスが書き込み動作を起こす説明図である。
【図５】ＰＭＯＳトランジスタのドレイン電極とＮ型ウエルに加える種々のバイアス条件（Ｖｄ＝Ｖ１−Ｖ５）の下でフローティングゲート電圧とゲート電流との関係を表す説明図である。
【図６】本発明による電気的に消去可能なプログラマブルロジックデバイスが消去動作を起こす説明図である。
【図７】本発明による電気的に消去可能なプログラマブルロジックデバイスが読取動作を起こす説明図である。
【符号の説明】
１０  ＥＥＰＲＯＭセル
１２  Ｐ型基板
１４  Ｎ＋ソース電極ドーピング領域
１６  Ｎ＋ドレイン電極ドーピング領域
１８  Ｎ型イオンウエル
２０  Ｐ＋ソース電極ドーピング領域
２２  Ｐ＋ドレイン電極ドーピング領域
２４  フィールド酸化膜領域
２８  ＮＭＯＳトランジスタ
３０、１０１、１０２  ＰＭＯＳトランジスタ
３２  第一フローティングゲート電極
３４  第二フローティングゲート電極
３６  フローティングゲート導線
３８  Ｎ型チャンネルストッパー
１００  電気的に消去可能なプログラマブルロジックデバイス
１１０  Ｎ型ウエル
１２２  フローティングゲート電極
１２２ａ  フローティングゲート電極酸化層
１２４  選択ゲート電極
１２４ａ  ゲート電極酸化層
１３２、１３６、１４２  Ｐ＋ドーピング領域
１３４、１４４  Ｎ＋ドーピング領域
１４０  Ｐ−ドーピング領域
１５０  酸化層領域
１６２  誘電層
Ｖ１  ビット電圧
Ｖ２  ワード電圧
Ｖ３  消去電圧
Ｖ４  ソース電極線電圧
Ｖ５  ウエル電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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