(57)【要約】【課題】容量の大きな容量素子を内蔵し、小型で高周波特性の良好な積層デバイスおよびそれを用いた通信機器を提供する。【解決手段】上面に形成された、能動素子および受動素子の少なくとも一方と、底面に形成された実装用の端子電極と、基板層８１と、基板層８１よりも高い誘電率を有する誘電体層８２と、基板層８１と誘電体層８２との間に形成された導体パターンとを備えた積層デバイスであって、誘電体層８２と、誘電体層８２の両主面に形成された導体パターン８３、８４とで形成された接地容量素子を備え、接地容量素子が形成された層には、接地容量素子のみが形成され、前記接地容量素子の、接地される側の導体パターン８３が底面９５側に形成されている。【選択図】  図２
2004193285.tif 000002
【特許請求の範囲】
【請求項１】
上面に形成された、能動素子および受動素子の少なくとも一方と、底面に形成された実装用の端子電極と、基板層と、前記基板層よりも高い誘電率を有する誘電体層と、前記基板層と前記誘電体層との間に形成された導体パターンとを備えた積層デバイスであって、
前記誘電体層と、前記誘電体層の両主面に形成された前記導体パターンとで形成された接地容量素子を備え、
前記接地容量素子が形成された層には、接地容量素子のみが形成され、
前記接地容量素子の、接地される側の前記導体パターンが底面側に形成されたことを特徴とする積層デバイス。
【請求項２】
前記誘電体層を複数備え、
前記接地容量が形成された誘電体層以外の誘電体層に、少なくとも１つの直列容量素子が形成されている請求項１に記載の積層デバイス。
【請求項３】
前記接地容量素子が形成された誘電体層は、前記基板層および前記誘電体層のうち前記端子電極に最も近い位置に配置されている請求項１または請求項２に記載の積層デバイス。
【請求項４】
前記接地容量素子が形成された誘電体層の誘電率と、
前記直列容量素子が形成された誘電体層の誘電率とは異なっている請求項１〜請求項３のいずれかに記載の積層デバイス。
【請求項５】
上面に形成された、能動素子および受動素子の少なくとも一方と、基板層と、前記基板層よりも高い誘電率を有する誘電体層と、前記基板層と前記誘電体層との間に形成された導体パターンとを備えた積層デバイスであって、
前記誘電体層は、互いに異なる誘電率を有する第１誘電率層と第２誘電率層とを含み、
前記第１誘電率層と前記第２誘電率層とは、隣接して積層され、前記第１誘電率層と前記第２誘電率層との間に、接地された導体パターンが形成され、
前記第１誘電率層と前記第２誘電率層の、前記接地された導体パターンが設置されていない側に導体パターンが設置されることで形成された接地容量素子を備えたことを特徴とする積層デバイス。
【請求項６】
前記第１誘電率層と前記第２誘電率層のうち底面側に設置された誘電体層よりも底面側に、接地された導体パターンがさらに形成されている請求項５に記載の積層デバイス。
【請求項７】
前記第１誘電率層および前記第２誘電率層よりも上面側に、直列容量素子を形成する誘電体層を備え、
前記誘電体層は、前記基板層に挟持されている請求項５または６に記載の積層デバイス。
【請求項８】
前記導体パターンは、銀または銅を主成分とする金属によって形成された請求項１〜請求項７のいずれかに記載の積層デバイス。
【請求項９】
前記各導体パターン間が層間ビアホールを介して電気的に接続されている請求項１〜請求項８のいずれかに記載の積層デバイス。
【請求項１０】
上面には、前記能動素子または前記受動素子が実装されるためのランド電極が形成され、
前記能動素子が実装されるランド電極の面積は、前記受動素子が実装されるランド電極の面積より小さい請求項１〜請求項９のいずれかに記載の積層デバイス。
【請求項１１】
前記基板層は、前記誘電体層よりも高い抗折強度を有し、
前記基板層および前記誘電体層のうち、最も上面に近い層および最も底面に近い層に前記基板層が配置されている請求項１〜請求項１０のいずれかに記載の積層デバイス。
【請求項１２】
前記基板層は、Ａｌ２Ｏ３を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物であり、
前記誘電体層は、ＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物またはＢｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料である請求項１〜請求項４に記載の積層デバイス。
【請求項１３】
前記基板層は、Ａｌ２Ｏ３を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物Ｂｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料であり、
前記第１誘電率層および前記第２誘電率層のうち、誘電率が高い方がであり、誘電率が低い方がＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物である請求項５〜請求項７のいずれかに記載の積層デバイス。
【請求項１４】
前記基板層の比誘電率は４から１０であり、
前記誘電体層の比誘電率は１０から９０である請求項１〜請求項４のいずれかに記載の積層デバイス。
【請求項１５】
前記基板層の比誘電率は４から１０であり、
前記第１誘電率層および前記第２誘電率層のうち、誘電率の高い方の比誘電率は３５から９０であり、
誘電率の低い方の比誘電率は１０から３５である請求項５〜請求項７のいずれかに記載の積層デバイス。
【請求項１６】
前記基板層および前記誘電体層を積層した積層体の焼成温度では焼結しない無機材料によって構成される拘束用グリーンシートを、前記基板層および前記誘電体層の積層体の上面および底面に、さらに積層して一体焼成することで製造された請求項１〜請求項１５のいずれかに記載の積層デバイス。
【請求項１７】
請求項１〜請求項１６のいずれかに記載の積層デバイスを用いた通信機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話端末等の無線回路等に用いられる積層デバイスおよびそれを用いた通信機器に関する。
【０００２】
【従来の技術】
近年、移動体通信利用者の拡大やそのシステムのグローバル化が進んでいる。それにより、複数のシステムを一つの携帯電話等で利用するための高周波スイッチが注目されている。
【０００３】
図９は、携帯電話等の通信機器に用いられる高周波スイッチの等価回路図である。このような高周波スイッチは、容量素子やインダクタ素子を備えた、積層デバイスによって実現される。積層デバイスは、積層された誘電体層の間に、容量素子（コンデンサ）やインダクタ素子等を構成するための導体パターンが形成され、異なる層に形成された各導体パターンどうしは、ビア導体によって、所望の回路構成となるように接続されている。図１０は、高周波スイッチを実現する従来の積層デバイスの分解斜視図である。所望の導体パターン５１８が形成された、誘電体よりなる基板層５０１〜５１５が積層された後に焼成されて、積層デバイスは製造される。また、積層デバイスの上面には、電子部品５１７が実装されている。なお、図９の破線で囲まれた箇所は、積層デバイスに内蔵されているが、破線外にある容量素子Ｃ１、Ｃ５、Ｃ７、Ｃ１４、Ｃ２０、Ｃ２２は、積層デバイスの底面に形成された端子電極５１６に直接実装されている。
【０００４】
高周波スイッチは、このように積層一体化された積層デバイスとすることにより、小型化が可能となる。携帯電話端末の小型化を実現するためには、高周波スイッチ以外の無線回路に用いられる各種高周波部品も積層一体化することで、小型化が進められている。
【０００５】
上述の積層デバイスにおける基板層の比誘電率は４から１０ぐらいであり、比較的低い誘電率である。そのため、各端子からの直流信号を防ぐための容量素子や電源回路用の容量素子等のように大容量の容量素子を、積層により内蔵するためには多層化あるいは大面積の導電パターンが必要となり、小型化が困難である。また、これら大容量の容量素子を内蔵せずに、表面実装すると、今度は、表面実装される部品点数が増えるため、小型化、低コスト化の弊害となる。
【０００６】
このような問題を解決するため、例えば、特許文献１には、容量素子構成部分に高誘電率材料を用いることにより、大面積化および多層化せずに、大容量の容量素子を内蔵している小型の積層デバイスが開示されている。
【０００７】
しかしながら、特許文献１には高周波部品の具体的なパターンは示されておらず、接地容量素子および直列容量素子の具体的構成は示されていない。例えば、高周波スイッチなどの高周波部品では、インダクタ素子や接地された導体パターンが高誘電率材料による誘電体層に近接した場合や、接地された導体パターンと直列容量導体パターンが同一面に構成された場合等は、近接する導体パターン間の干渉が大きくなるため、容量素子のＱ値が保持できなくなり、高周波特性を示す挿入損失の劣化を招くという問題がある。
【０００８】
また、異なる誘電率材料を一体積層して焼成した場合、一般的に材料の組成拡散が発生することが知られており、異なる材料の境界面付近では安定した容量値を得ることが困難であり、安定した高周波特性を得るための弊害となる。
【０００９】
【特許文献１】
特許第３１９０１１１号公報
【００１０】
【発明が解決しようとする課題】
本発明は、上記課題に鑑みなされたもので、容量の大きな容量素子を内蔵し、小型で高周波特性の良好な積層デバイスおよびそれを用いた通信機器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の積層デバイスは、上面に形成された、能動素子および受動素子の少なくとも一方と、底面に形成された実装用の端子電極と、基板層と、前記基板層よりも高い誘電率を有する誘電体層と、前記基板層と前記誘電体層との間に形成された導体パターンとを備えた積層デバイスであって、前記誘電体層と、前記誘電体層の両主面に形成された前記導体パターンとで形成された接地容量素子を備え、前記接地容量素子が形成された層には、接地容量素子のみが形成され、前記接地容量素子の、接地される側の前記導体パターンが底面側に形成されている。
【００１２】
なお、接地容量素子とは、回路における入力端子から出力端子への系に対して並列に接続され、かつ、他の素子を介さずに直接接地される容量素子をいう。
【００１３】
また、本発明の他の積層デバイスによれば、上面に形成された、能動素子および受動素子の少なくとも一方と、基板層と、前記基板層よりも高い誘電率を有する誘電体層と、前記基板層と前記誘電体層との間に形成された導体パターンとを備えた積層デバイスであって、前記誘電体層は、互いに異なる誘電率を有する第１誘電率層と第２誘電率層とを含み、前記第１誘電率層と前記第２誘電率層とは、隣接して積層され、前記第１誘電率層と前記第２誘電率層との間に、接地された導体パターンが形成され、前記第１誘電率層と前記第２誘電率層の、前記接地された導体パターンが設置されていない側に導体パターンが設置されることで形成された接地容量素子を備えている。
【００１４】
また、本発明の通信機器は、上述の積層デバイスを用いて構成される。
【００１５】
【発明の実施の形態】
本発明の積層デバイスは、高い誘電率を有する誘電体層を用いて容量素子を形成するため、一層で大容量の容量素子を内蔵することができる。それにより、多層化の必要性が少ないため、積層デバイスを小型化およびコストダウンを図ることができる。さらに、本発明の積層デバイスは、底面に近い側に形成された接地導体パターンのシールド効果により、実装基板の配線等の影響を受けずに安定した接地容量を得ることができ、高周波特性に優れている。
【００１６】
さらに、本発明の他の積層デバイスは、第１誘電率層と第２誘電率層との２つ異なる誘電体材料からなる層の境界に、接地導体パターンを形成されているので、各層からの組成拡散が抑制される。そのため、第１誘電率層と第２誘電率層に形成された接地容量素子の特性を安定して得ることができる。
【００１７】
また、本発明の通信機器によれば、上述の積層デバイスを用いて構成されるので、高周波特性に優れた、信頼性の高い通信機器を実現できる。
【００１８】
また、好ましくは、前記誘電体層を複数備え、前記接地容量が形成された誘電体層以外の誘電体層に、少なくとも１つの直列容量素子が形成されている。それにより、接地容量素子と直列容量素子が離れた位置に形成されているため、直列容量素子のＱ値が保持され、高周波特性を示す挿入損失の劣化を抑制することができる。
【００１９】
なお、直列容量素子とは、回路における入力端子から出力端子への系に対して直列に接続されている容量素子をいう。
【００２０】
また、好ましくは、前記接地容量素子が形成された誘電体層は、前記基板層および前記誘電体層のうち前記端子電極に最も近い位置に配置されている。それにより、基板実装面の接地端子と接地容量素子とを接続する場合に生じる不要なインダクタ成分を小さくすることができる。したがって、積層デバイスの設計が容易である。
【００２１】
また、好ましくは、前記接地容量素子が形成された誘電体層の誘電率と、前記直列容量素子が形成された誘電体層の誘電率とは異なっている。それにより、必要な容量値に応じた誘電率の材料を用いることができ、設計に自由度が広がる。
【００２２】
また、好ましくは、前記第１誘電率層と前記第２誘電率層のうち底面側に設置された誘電体層よりも底面側に、接地された導体パターンがさらに形成されている。それにより、接地容量素子の底面側に配置された接地導体パターンによって、シールドされている。そのため、実装基板の配線等の影響を受けずに安定している。また、大きな接地容量素子を形成することが可能となり積層デバイスを小型化することができる。
【００２３】
また、好ましくは、前記第１誘電率層および前記第２誘電率層よりも上面側に、直列容量素子を形成する誘電体層を備え、前記誘電体層は、前記基板層に挟持されている。それにより、直列大容量を基板実装面から離れた位置に形成され、かつ、接地導体パターンによるシールド効果も得ることができるため、大きな直列容量を小面積で安定して得ることができる。そのため、積層デバイスの小型化、高性能化が可能となる。
【００２４】
また、好ましくは、前記導体パターンは、銀または銅を主成分とする金属によって形成される。それにより、導体パターンは、導電率が高く、損失が少ない。
【００２５】
また、好ましくは、前記各導体パターン間の所望箇所は層間ビアホールを介して電気的に接続されている。それにより、底面に形成された端子電極によって、基板実装面積を小さくすることができる。
【００２６】
また、好ましくは、上面には、前記能動素子または前記受動素子が実装されるためのランド電極が形成され、前記能動素子が実装されるランド電極の面積は、前記受動素子が実装されるランド電極の面積より小さい。それにより、能動素子実装時の傾きなどを抑制し、表面実装される素子を安定して実装することができる。
【００２７】
また、好ましくは、前記基板層は、前記誘電体層よりも高い抗折強度を有し、前記基板層および前記誘電体層のうち、最も上面に近い層および最も底面に近い層に前記基板層が配置されている。それにより、機械的強度の小さい誘電体層は機械的強度の比較的大きい基板層によって保護される構造となる。そのため、積層デバイス本体の機械的強度が高い。
【００２８】
また、好ましくは、前記基板層は、Ａｌ２Ｏ３を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物であり、前記誘電体層は、ＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物またはＢｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料である。それにより、積層デバイス作成時の焼成において、剥離の発生がなく、反りや歪みが小さい。そのため、信頼性の高い積層デバイスを得ることができる。
【００２９】
また、前記基板層は、Ａｌ２Ｏ３を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物であり、前記第１誘電率層および前記第２誘電率層のうち、誘電率が高い方がＢｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料であり、誘電率が低い方がＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物としてもよい。
【００３０】
また、好ましくは、前記基板層の比誘電率は４から１０であり、前記誘電体層の比誘電率は１０から９０である。この範囲の比誘電率を持つ材料を用いることで、数十ｐＦまでの容量を１ｍｍ２以下の面積で構成することができ、積層デバイスを小型化することができる。
【００３１】
また、前記基板層の比誘電率は４から１０であり、前記第１誘電率層および前記第２誘電率層のうち、誘電率の高い方の比誘電率は１０から３５であり、誘電率の低い方の比誘電率は３５から９０としてもよい。
【００３２】
また、好ましくは、前記基板層および前記誘電体層を積層した積層体の焼成温度では焼結しない無機材料によって構成される拘束用グリーンシートを、前記基板層および前記誘電体層の積層体の上面および底面に、さらに積層して一体焼成することで製造されている。それにより、焼成により、導体パターンの位置がずれることが少ないため、表面実装する受動素子や能動素子のランドパターンの位置精度が高い。そのため、小型の受動素子および能動素子の実装が可能となり、積層デバイスを小型化することができる。
【００３３】
（実施の形態１）
本発明の実施の形態１に係る積層デバイスについて、高周波スイッチを一例として、図１を用いて説明する。図１は、実施の形態１の積層デバイスの構造を用いた図９に示す回路構成の高周波スイッチの分解斜視図である。
【００３４】
図１において、高周波スイッチは、基板層１と、誘電体層２と、基板層３〜１３が順次積層されて、焼成されることで作成される。なお、基板層１の底面には、端子電極１２６が形成される。基板層１、３〜１３と誘電体層２は誘電体であるが、誘電体層２の誘電率は、基板層１、３〜１３の誘電率よりも大きい。
【００３５】
基板層１、３〜１３は、例えば、Ａｌ２Ｏ３を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物で構成される。また、誘電体層２は、例えば、ＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物や、Ｂｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料で構成される。さらに、基板層１、３〜１３の比誘電率は４から１０であり、誘電体層２の比誘電率は１０〜９０が望ましい。
【００３６】
なお、各基板層１、３〜１３および誘電体層２には、それぞれ、導体パターンが形成されている。また、各基板層１、３〜１３および誘電体層２の所定の位置には、ビアホールが設けられ、導体ペーストが充填されてビア導体が形成され、各層間の導体パターンを接続している。各導体パターンは、高周波スイッチにおいて、インダクタ素子や、容量素子を形成する。導体パターンは、銀または銅を主成分とする金属によって形成されることが好ましい。それにより、導電率が高く、損失の少ない導電パターンが形成される。
【００３７】
実施の形態１の高周波スイッチの積層構造について説明する。底面に端子電極１２６が形成される基板層１の上面には、接地導体パターン１０１が配置され、接地導体パターン１０１はビア導体を介して接地されている。誘電体層２の上面には、容量導体パターン１０２〜１０９が配置されている。基板層３の上面には、インダクタ導体パターン１１０ａ、１１１ａ、１１２ａが配置されている。基板層４の上面にはインダクタ導体パターン１１０ｂ、１１１ｂ、１１３ａが配置されている。基板層５の上面には接地導体パターン１１４が配置され、接地導体パターン１１４はビア導体を介して接地されている。基板層６の上面にはインダクタ導体パターン１１３ｂと容量導体パターン１１５が配置されている。基板層７の上面にはインダクタ導体パターン１１６ａ、１１２ｂと容量導体パターン１１７ａ、１１８ａ、１１９が配置されている。基板層８の上面にはインダクタ導体パターン１１６ｂ、１２０ａと容量導体パターン１１７ｂ、１１８ｂ、１２１ａが配置されている。基板層９の上面にはインダクタ導体パターン１１６ｃ、１２０ｂと容量導体パターン１２１ｂ、１２２ａが配置されている。基板層１０の上面にはインダクタ導体パターン１１６ｄ、１２０ｃ、１２４ａと容量導体パターン１２１ｃ、１２２ｂ、１２３ａが配置されている。基板層１１の上面にはインダクタ導体パターン１１６ｅ、１２０ｄ、１２４ｂ、１２５と容量導体パターン１２１ｄ、１２２ｃ、１２３ｂが配置されている。基板層１２の上面には各素子間を接続する配線導体パターン１２７が配置されている。基板層１３の上面には受動素子および能動素子実装用のランドパターンが配置されて、ダイオード、インダクタ素子および容量素子等の電子部品１２８が実装されている。これら、基板層１、誘電体層２、基板層３〜１３は、順次積層されて一体焼成されて、積層デバイスである高周波スイッチが作成される。
【００３８】
このように製造することで、表面実装する受動素子や能動素子等のランドパターンの位置精度を高くすることができる。そのため、小型の受動素子や能動素子等を実装することが可能になり、高周波スイッチを小型化することができる。
【００３９】
次に各導体パターンによって形成される図９の等価回路の各容量素子およびインダクタ素子について説明する。ビア導体を介して接地された接地導体パターン１０１と、容量導体パターン１０２〜１０９とは、誘電体層２を挟んで対向して配置されている。それにより、大容量の接地容量素子Ｃ２１、Ｃ１３、Ｃ６、Ｃ８、Ｃ３、Ｃ４、Ｃ１７、Ｃ１６が構成されている。また、ビア導体を介して接地された接地導体パターン１１４と、容量導体パターン１１５とは、基板層６を挟んで対向して配置されている。それにより、接地容量素子Ｃ１９が構成されている。
【００４０】
容量導体パターン１１７ａ、１１７ｂ、１２２ａがそれぞれ、基板層８、９を挟んで互いに対向することによって容量素子Ｃ１１が構成されている。容量導体パターン１１８ａと、容量導体パターン１１８ｂとが基板層８を挟んで互いに対向することによって容量素子Ｃ９が構成されている。容量導体パターン１１９と、容量導体パターン１２１ａとが基板層８を挟んで互いに対向することによって容量素子Ｃ１５が構成されている。容量導体パターン１２１ａ、１２１ｂ、１２１ｃ、１２１ｄがそれぞれ、基板層９、１０、１１を挟んで互いに対向することによって容量素子Ｃ１８が構成されている。容量導体パターン１２２ａ、１２２ｂ、１２２ｃがそれぞれ、基板層９、１０を挟んで互いに対向することによって容量素子Ｃ１２が構成されている。容量導体パターン１２３ａと、容量導体パターン１２３ｂとが基板層１１を挟んで互いに対抗することによって容量素子Ｃ２が構成されている。
【００４１】
また、インダクタ導体パターン１１０ａとインダクタ導体パターン１１０ｂはビア導体を介して接続されてインダクタ素子Ｌ４を構成している。インダクタ導体パターン１１１ａとインダクタ導体パターン１１１ｂはビア導体を介して接続されてインダクタ素子Ｌ９を構成している。インダクタ導体パターン１１２ａとインダクタ導体パターン１１２ｂはビア導体を介して接続されてインダクタ素子Ｌ１を構成している。インダクタ導体パターン１１３ａとインダクタ導体パターン１１３ｂはビア導体を介して接続されてインダクタ素子Ｌ７を構成している。インダクタ導体パターン１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、１１６ｅはビア導体を介して接続されてインダクタ素子Ｌ１１を構成している。インダクタ導体パターン１２０ａ、１２０ｂ、１２０ｃ、１２０ｄはビア導体を介して接続されてインダクタ素子Ｌ３を構成している。インダクタ導体パターン１２４ａとインダクタ導体パターン１２４ｂはビア導体を介して接続されてインダクタ素子Ｌ６を構成している。インダクタ導体パターン１２５はインダクタ素子Ｌ５を構成している。
【００４２】
基板層１３の上面には、高周波スイッチを形成するために所望とされるダイオード、インダクタ素子および容量素子が実装されている。また、高周波スイッチの裏面に形成された端子電極１２６はこの高周波スイッチを実装するための基板上に直接実装されたＤＣカット容量素子Ｃ１、Ｃ７、Ｃ１４、Ｃ２２および、電源回路に接続されるパスコン容量素子Ｃ５、Ｃ２０に接続される。以上のような構成で、図９の回路が構成される。
【００４３】
以上のように実施の形態１によれば、接地容量素子Ｃ２１、Ｃ１３、Ｃ６、Ｃ８、Ｃ３、Ｃ４、Ｃ１７、Ｃ１６を、誘電率の高い誘電体層２を用いて構成している。これにより、これらを構成している各容量導体パターン１０２〜１０９の面積が小さくてすむ。したがって、一層で多くの接地容量素子を形成することができるので、高周波スイッチである積層デバイスの層数を減少させることができ、積層デバイスを小型化、低コスト化することができる。
【００４４】
さらに、図２（ａ）は、実施の形態１に係る高周波スイッチの容量素子構成部分の一断面図である。上述した構成の高周波スイッチにおける、容量素子の一断面図が示されている。基板層８１（基板層１、３〜１３）に上下から挟まれる状態で、誘電体層８２（誘電体層２）が配置されている。さらに、誘電体層８２の主面には、接地される接地導体パターン８３（接地導体パターン１０１）と容量導体パターン８４（容量導体パターン１０２〜１０９）が形成されている。接地導体パターン８３と容量導体パターン８４は、誘電体層８２を挟んで対向して配置されて、図９に示している接地容量素子（Ｃ２１、Ｃ１３、Ｃ６、Ｃ８、Ｃ３、Ｃ４、Ｃ１７、Ｃ１６）が構成されている。なお、接地導体パターン８３は、高周波スイッチが、例えば、携帯電話等に実装される場合に実装される面の基板実装面９５側に形成される。
【００４５】
これにより、接地容量素子Ｃ２１、Ｃ１３、Ｃ６、Ｃ８、Ｃ３、Ｃ４、Ｃ１７、Ｃ１６は、接地導体パターン８３によるシールド効果により、実装される携帯電話等の実装基板の配線等からの影響を受けにくく、安定した接地容量を得ることができる。つまり、高周波特性の劣化を抑制することができる。
【００４６】
また、図２（ｂ）のように、高周波スイッチにおいて、接地導体パターン８３と容量導体パターン８４とが誘電体層８２で覆われているような構成とすることが好ましい。接地容量素子は、同一の材料を積層して形成されるものとする。それにより、異なる誘電率の材料を一体積層して焼成した場合のように、境界面付近の容量値が不安定になることはなく、接地容量をより安定して得ることができる。
【００４７】
なお、図１において、基板層１３の表面に形成された受動素子および能動素子実装用のランドパターンは、能動素子が実装されるランドパターンの面積が、受動素子が実装されるランドパターンの面積よりも小さく形成されていることが好ましい。一般的には、受動素子には側面電極、能動素子にはリードフレームや底面電極を採用することができるため、能動素子実装時の半田量は、受動素子実装時の半田量よりも一般的には少ない。したがって、能動素子のランドパターンの面積を小さくすることで、半田量を制御し、能動素子実装時の素子の傾きなどを抑制することができる。それにより、安定した高周波特性を得ることが可能となる。
【００４８】
（実施の形態２）
本発明の実施の形態２に係る積層デバイスについて、高周波スイッチを一例として、図３を用いて説明する。図３は、実施の形態２の積層デバイスの構造を用いた図９に示す回路構成の高周波スイッチの分解斜視図である。実施の形態２の高周波スイッチは、接地容量素子だけではなく直列容量素子も、基板層よりも誘電率の高い誘電体層を用いて構成されている。
【００４９】
図３において、積層デバイスである高周波スイッチは、基板層２１と、誘電体層２２と、基板層２３〜２７と、誘電体層２８〜３２と基板層３３、３４が順次積層されて、焼成されることで作成される。なお、基板層２１の底面には、端子電極２３０が形成される。基板層２１、２３〜２７、３３、３４と誘電体層２２、２８〜３２は誘電体であるが、誘電体層２２、２８〜３２の誘電率は、基板層２１、２３〜２７、３３、３４の誘電率よりも大きい。
【００５０】
基板層２１、２３〜２７、３３、３４は、例えば、Ａｌ２Ｏ３を主成分とするセラミック粉末と、Ｂ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物で構成され、比誘電率は、４〜１０が好ましい。また、誘電体層２２、２８〜３２は、例えば、ＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物や、Ｂｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料で構成され、比誘電率は、１０〜９０が好ましい。
【００５１】
なお、各基板層２１、２３〜２７、３３、３４および誘電体層２２、２８〜３２には、それぞれ、導体パターンが形成されている。また、各基板層２１、２３〜２７、３３、３４および誘電体層２２、２８〜３２の所定の位置には、ビアホールが設けられ、導体ペーストが充填されてビア導体が形成され、各層間の導体パターンを接続している。各導体パターンは、積層デバイスにおいて、インダクタ素子や、容量素子を形成している。
【００５２】
実施の形態２の積層デバイスの積層構造について説明する。底面に端子導体パターン２３０が形成される基板層２１の上面には、接地導体パターン２０１が配置され、接地導体パターン２０１はビア導体を介して接地されている。誘電体層２２の上面には、容量導体パターン２０２〜２０９が配置されている。基板層２３の上面には、インダクタ導体パターン２１０ａ、２１１ａ、２１２ａが配置されている。基板層２４の上面にはインダクタ導体パターン２１０ｂ、２１１ｂ、２１３ａが配置されている。基板層２５の上面には接地導体パターン２１４が配置され、接地導体パターン２１４はビア導体を介して接地されている。基板層２６の上面にはインダクタ導体パターン２１３ｂ、２１６と容量導体パターン２１５が配置されている。基板層２７の上面には容量導体パターン２１７ａ、２１８ａ、２１９ａが配置されている。誘電体層２８の上面には容量導体パターン２１７ｂ、２１８ｂ、２１９ｂが配置されている。誘電体層２９の上面にはインダクタ導体パターン２２０ａ、２２１ａと容量導体パターン２２２ａ、２２３ａが配置されている。誘電体層３０の上面にはインダクタ導体パターン２２０ｂ、２２１ｂと容量導体パターン２２２ｂ、２２３ｂ、２２４が配置されている。誘電体層３１の上面にはインダクタ導体パターン２２０ｃ、２２１ｃ、２２５ａと容量導体パターン２２６ａ、２２７ａ、２２８ａが配置されている。誘電体層３２の上面にはインダクタ導体パターン２２０ｄ、２２１ｄ、２２５ｂ、２２９と容量導体パターン２２６ｂ、２２７ｂ、２２８ｂが配置されている。基板層３３には各素子を接続する配線導体パターン２３１が配置されている。基板層３４の上面には受動素子および能動素子実装用のランドパターンが配置されて、ダイオード、インダクタ素子および容量素子等の電子部品２３２が実装されている。
【００５３】
次に各導体パターンによって形成される図９の等価回路の各容量素子およびインダクタ素子について説明する。ビア導体を介して接地された接地導体パターン２０１と、容量導体パターン２０２〜２０９とは、誘電体層２２を挟んで対向して配置されている。それにより、接地容量素子Ｃ２１、Ｃ１３、Ｃ６、Ｃ８、Ｃ３、Ｃ４、Ｃ１７、Ｃ１６が構成されている。また、ビア導体を介して接地された接地導体パターン２１４と、容量導体パターン２１５とは基板層２６を挟んで互いに対向することによって接地容量素子Ｃ１９が構成されている。容量導体パターン２１７ａ、２１８ａ、２１９ａと、容量導体パターン２１７ｂ、２１８ｂ、２１９ｂとは、誘電体層２８を挟んで互いに対向することによって直列容量素子Ｃ７、Ｃ２２、Ｃ１４が構成されている。容量導体パターン２２２ａと、容量導体パターン２２２ｂとは誘電体層３０を挟んで互いに対向することによって直列容量素子Ｃ９が構成されている。容量導体パターン２２３ａ、２２３ｂ、２２８ａがそれぞれ、誘電体層３０、３１を挟んで互いに対向することによって直列容量素子Ｃ１が構成されている。容量導体パターン２２２ｂと、容量導体パターン２２６ａとは誘電体層３１を挟んで互いに対向することによって直列容量素子Ｃ１１が構成されている。容量導体パターン２２４と容量導体パターン２２７ａとが誘電体層３１を挟んで互いに対向することによって直列容量素子Ｃ１５が構成され、容量導体パターン２２６ａと容量導体パターン２２６ｂとが誘電体層３２を挟んで互いに対向することによって直列容量素子Ｃ１２が構成されている。容量導体パターン２２７ａと容量導体パターン２２７ｂとが誘電体層３２を挟んで互いに対向することによって直列容量素子Ｃ１８が構成されている。容量導体パターン２２８ａと容量導体パターン２２８ｂとが誘電体層３２を挟んで互いに対向することによって直列容量素子Ｃ２が構成されている。
【００５４】
また、インダクタ導体パターン２１０ａとインダクタ導体パターン２１０ｂはビア導体を介して接続されてインダクタ素子Ｌ４を構成している。インダクタ導体パターン２１１ａとインダクタ導体パターン２１１ｂはビア導体を介して接続されてインダクタ素子Ｌ９を構成している。インダクタ導体パターン２１２ａとインダクタ導体パターン２１６はビア導体を介して接続されてインダクタ素子Ｌ１を構成している。インダクタ導体パターン２１３ａとインダクタ導体パターン２１３ｂはビア導体を介して接続されてインダクタ素子Ｌ７を構成している。インダクタ導体パターン２２１ａ、２２１ｂ、２２１ｃ、２２１ｄはビア導体を介して接続されてインダクタ素子Ｌ３を構成している。インダクタ導体パターン２２５ａとインダクタ導体パターン２２５ｂはビア導体を介して接続されてインダクタ素子Ｌ６を構成している。インダクタ導体パターン２２９はインダクタ素子Ｌ５を構成している。
【００５５】
基板層３４の上面には、高周波スイッチを形成するために所望とされるダイオード、インダクタ素子および容量素子が実装されている。また、積層デバイスの裏面に形成された端子電極２３０はこの積層デバイスを実装するための基板上に直接実装された電源回路に接続されるパスコン容量素子Ｃ５、Ｃ２０に接続される。以上のような構成で、図９の回路が構成される。
【００５６】
以上のように本実施の形態２によれば、従来の積層基板では、実装基板上に配置されていた直列容量素子Ｃ１、Ｃ７、Ｃ１４、Ｃ２２を積層デバイスに内蔵するように構成することができるため、実装する部品点数を減少させることができ、無線回路部の小型化、低コスト化が可能になる。
【００５７】
さらに、図４（ａ）は、実施の形態２に係る高周波スイッチの容量素子構成部分の一断面図である。上述した構成の高周波スイッチにおいて、容量素子の一断面図が示されている。
【００５８】
基板層８１（基板層２１、２３〜２７、３３、３４）のそれぞれの間に、２つの誘電体層８２ａ（誘電体層２８〜３２）、誘電体層８２ｂ（誘電体層２２）が設置されている。誘電体層８２ａと誘電体層８２ｂの間には、基板層８１（基板層２３〜２７）が設置されているので、誘電体層８２ａと誘電体層８２ｂは接することなく、一定の距離が置かれて設置されている。誘電体層８２ａ中には、それぞれ対向した容量導体パターン８５（容量導体パターン２１７ｂ、２１８ｂ、２１９ｂ、２２２ａ、２２３ａ、２２２ｂ、２２３ｂ、２２４、２２６ａ、２２７ａ、２２８ａ、２２６ｂ、２２７ｂ、２２８ｂ）が形成され、図９に示した直列容量素子Ｃ７、Ｃ２２、Ｃ１４、Ｃ９、Ｃ１１、Ｃ１、Ｃ１５、Ｃ１２、Ｃ１８、Ｃ２を構成している。また、接地導体パターン８３（接地導体パターン２０１）と容量導体パターン８４（容量導体パターン２０２〜２０９）が誘電体層８２ｂを挟んで対向して配置され、図９に示した接地容量素子Ｃ２１、Ｃ１３、Ｃ６、Ｃ８、Ｃ３、Ｃ４、Ｃ１７が構成されている。
【００５９】
このように、接地容量素子が基板実装面９５に近い位置に設置された誘電体層８２ｂを介して構成され、直列容量素子は誘電体層８２ａに構成されて、それぞれの誘電体層８２ａ、８２ｂは基板層８１によって狭持されて上下に積層され、接地容量素子と直列容量素子は離れた位置に構成されている。それにより、直列容量素子のＱ値を保持することができ、高周波特性の劣化を抑制することができる。
【００６０】
なお、実施の形態２は図４（ｂ）のように、接地容量素子を構成している接地導体パターン８３および容量導体パターン８４が誘電体層８２ｂの内部に構成されていてもよい。このような構成によれば、接地容量をさらに安定して得ることができる。なお図示していないが、誘電体層８２ｂに構成される直列容量素子に容量導体パターン８５が誘電体層８２ｂの内部に構成されると、直列容量を安定して得ることができる。
【００６１】
さらに、誘電体層８２ａと誘電体層８２ｂの誘電率が実質的に異なっていてもよい。すなわち、誘電体層８２ａが誘電体層８２ｂよりも高い誘電率を有しているか、誘電体層８２ｂが誘電体層８２ａよりも高い誘電率を有していてもよい。それにより、必要な容量値を得るためのパターン形成の自由度が広がる。
【００６２】
なお、図３において、基板層３４の表面に形成された受動素子および能動素子実装用のランドパターンは、能動素子が実装されるランドパターンの面積が、受動素子が実装されるランドパターンの面積よりも小さく形成されていることが好ましい。この構成によれば、能動素子実装時の素子の傾きなどを抑制し、安定した高周波特性を得ることが可能となる。
【００６３】
（実施の形態３）
本発明の実施の形態３に係る積層デバイスについて、高周波スイッチを一例として、図５を用いて説明する。図５は、実施の形態３の積層デバイスの構造を用いた図９に示す回路構成の高周波スイッチの分解斜視図である。実施の形態３の高周波スイッチは、誘電率が異なる２つの誘電体層（第１誘電率層、第２誘電率層）が隣接して積層されている。
【００６４】
図５において、高周波スイッチは、基板層４１と、誘電体層である第１誘電率層４２、４３と、誘電体層である第２誘電率層４４と、基板層４５〜５５が順次積層されて、焼成されることで作成される。なお、基板層４１の底面には、端子電極３２８が形成される。基板層４１、４５〜５５と、第１誘電率層４２、４３と、第２誘電率層４４は誘電体であるが、第１誘電率層４２、４３の誘電率が最も高く、第２誘電率層４４の誘電率がその次で、基板層４１、４５〜５５の誘電率が最も低い。
【００６５】
例えば、基板層４１、４５〜５５の比誘電率は４から１０であり、第１誘電率層４２、４３の比誘電率は３５〜９０であり、第２誘電率層４４の比誘電率は１０〜３５が望ましい。基板層４１、４５〜５５は、例えば、Ａｌ２Ｏ３を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物で構成される。また、例えば、第２誘電率層４４は、ＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末とＢ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物で構成される。また、第１誘電率層４２、４３は、例えばＢｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料で構成される。
【００６６】
なお、基板層４１、４５〜５５と、第１誘電率層４２、４３と、第２誘電率層４４には、それぞれ、導体パターンが形成されている。また、基板層４１、４５〜５５と、第１誘電率層４２、４３と、第２誘電率層４４の所定の位置には、ビアホールが設けられ、導体ペーストが充填されてビア導体が形成され、各層間の導体パターンを接続している。各導体パターンは、高周波スイッチにおいて、インダクタ素子や、容量素子を形成している。
【００６７】
実施の形態３の高周波スイッチの積層構造について説明する。底面に端子導体パターン３２８が形成される基板層４１の上面に接地導体パターン３０１ａが配置され、接地導体パターン３０１ａはビア導体を介して接地されている。第１誘電率層４２の上面に容量導体パターン３０２〜３０６が配置されている。第１誘電率層４３の上面には接地導体パターン３０１ｂが配置され、接地導体パターン３０１ｂはビア導体を介して接地されている。第２誘電率層４４の上面には容量導体パターン３０７〜３１１が配置されている。基板層４５の上面にはインダクタ導体パターン３１２ａ、３１３ａ、３１４ａが配置されている。基板層４６の上面にはインダクタ導体パターン３１２ｂ、３１３ｂ、３１５ａが配置されている。基板層４７の上面には接地導体パターン３１６が配置され、接地導体パターン３１６はビア導体を介して接地されている。基板層４８の上面にはインダクタ導体パターン３１５ｂと容量導体パターン３１７が配置されている。基板層４９の上面にはインダクタ導体パターン３１８ａ、３１４ｂと容量導体パターン３１９ａ、３２０ａ、３２１が配置されている。基板層５０の上面にはインダクタ導体パターン３１８ｂ、３２２ａと容量導体パターン３１９ｂ、３２０ｂ、３２３ｂが配置されている。基板層５１の上面にはインダクタ導体パターン３１８ｃ、３２２ｂと容量導体パターン３２３ｂ、３２４ａが配置されている。基板層５２の上面にはインダクタ導体パターン３１８ｄ、３２２ｃ、３２６ａと容量導体パターン３２３ｃ、３２４ｂ、３２５ａが配置されている。基板層５３の上面にはインダクタ導体パターン３１８ｅ、３２２ｄ、３２６ｂ、３２７と容量導体パターン３２３ｄ、３２４ｃ、３２５ｂが配置されている。基板層５４の上面には配線パターン３２９が配置されている。基板層５５の上面には受動素子及び能動素子実装用のランドパターンが配置されて、ダイオード、インダクタ素子、および容量素子等の電子部品３３０が実装されている。
【００６８】
次に各導体パターンによって形成される図９の等価回路の各容量素子およびインダクタ素子について説明する。ビア導体を介して接地された接地導体パターン３０１ａ、３０１ｂと、容量導体パターン３０２〜３０６とは、第１誘電率層４２、４３を挟んで互いに対向して配置されている。それにより、接地容量素子Ｃ１３、Ｃ２１、Ｃ２０、Ｃ６、Ｃ５が構成されている。また、接地導体パターン３０１ｂと、容量導体パターン３０７〜３１１とが、第２誘電率層４４を挟んで互いに対向して配置されている。それにより、接地容量素子Ｃ８、Ｃ１６、Ｃ１７、Ｃ４、Ｃ３が構成されている。また、ビア導体を介して接地された接地導体パターン３１６と、容量導体パターン３１７とが基板層４８を挟んで対向することによって接地容量素子Ｃ１９が構成されている。容量導体パターン３１９ａ、３１９ｂ、３２４ａが、それぞれ基板層５０、５１を挟んで互いに対向することによってＣ１１が構成されている。容量導体パターン３２０ａと容量導体パターン３２０ｂが、基板層５０を挟んで対向することで容量素子Ｃ９が構成されている。容量導体パターン３２１ａと容量導体パターン３２３ａが、基板層５０を挟んで対向することで容量素子Ｃ１５が構成されている。容量導体パターン３２３ａ、３２３ｂ、３２３ｃ、３２３ｄが、それぞれ、基板層５１、５２、５３を挟んで対向することで容量素子Ｃ１８が構成されている。容量導体パターン３２４ａ、３２４ｂ、３２４ｃによって基板層５２、５３を挟んで対向することで容量素子Ｃ１２が構成される。容量導体パターン３２５ａと容量導体パターン３２５ｂが、基板層５３を挟んで対向することで容量素子Ｃ２が構成されている。
【００６９】
また、インダクタ導体パターン３１２ａとインダクタ導体パターン３１２ｂはビア導体を介してインダクタ素子Ｌ４を構成している。インダクタ導体パターン３１３ａとインダクタ導体パターン３１３ｂはビア導体を介してインダクタ素子Ｌ９を構成している。インダクタ導体パターン３１４ａとインダクタ導体パターン３１４ｂはビア導体を介してインダクタ素子Ｌ１を構成している。インダクタ導体パターン３１５ａとインダクタ導体パターン素子３１５ｂはビア導体を介してインダクタ素子Ｌ７を構成している。インダクタ導体パターン３１８ａ、インダクタ導体パターン３１８ｂ、インダクタ導体パターン３１８ｃおよびインダクタ導体パターン３１８ｅはビア導体を介してインダクタ素子Ｌ１１を構成している。インダクタ導体パターン３２２ａインダクタ導体パターン３２２ｂインダクタ導体パターン３２２ｃインダクタ導体パターン３２２ｄはビア導体を介してインダクタ素子Ｌ３を構成している。インダクタ導体パターン３２６ａとインダクタ導体パターン３２６ｂはビア導体を介してインダクタ素子Ｌ６を構成し、インダクタ導体パターン３２７はビア導体を介してインダクタ素子Ｌ５を構成している。
【００７０】
基板層５５の上面には、高周波スイッチを形成するために所望とされるダイオード、インダクタ素子および容量素子が実装されている。また、高周波スイッチの裏面に形成された端子電極３２８はこの高周波スイッチを実装するための基板上に直接実装された電源回路に接続されるＤＣカット容量素子Ｃ１、Ｃ７、Ｃ１４、Ｃ２２に接続される。以上のような構成で、図９の回路が構成される。
【００７１】
図６は、実施の形態３に係る高周波スイッチの容量素子構成部分の一断面図である。上述した構成の高周波スイッチにおいて、容量素子の一断面図が示されている。積層された第１誘電率層８６（第１誘電率層４２、４３）と第２誘電率層８２（第２誘電率層４４）は、基板層８１（基板層４１、４５〜５５）に上下から挟まれている。さらに、第１誘電率層８６と第２誘電率層８２の境界面には接地導体パターン８３ｂ（接地導体パターン３０１ｂ）が形成され、第１誘電率層８６と基板層８１の境界面には接地導体パターン８３ａ（接地導体パターン３０１ａ）が形成され、それぞれビア導体を介して接地されている。
【００７２】
接地導体パターン８３ｂと対向するように配置された容量導体パターン９２（容量導体パターン３０７〜３１１）は第２誘電率層８２を介して接地容量素子Ｃ８、Ｃ１１、Ｃ７、Ｃ４、Ｃ３を構成している。また、接地導体パターン８３ｂと接地導体パターン８３ａに対向するように配置された容量導体パターン９１は第１誘電率層８６を介して接地容量素子Ｃ１３、Ｃ２１、Ｃ２０、Ｃ６、Ｃ５を構成している。
【００７３】
このように、実施の形態３の積層デバイスによれば、誘電体層である第１誘電率層８６と第２誘電率層８２との境界面に、接地導体パターン８３ｂが接地されているため、接地導体パターン８３ｂがシールド効果を有することによって第１誘電率層８６と第２誘電率層８２間の組成拡散が抑制され、安定した容量値を得ることができる。
【００７４】
また、基板実装面９５に近い側には、接地導体パターン８３ａが配置されるため、実装基板と容量導体パターン９１との間の不要な結合を抑制することができ、容量値を安定させることができる。
【００７５】
さらに、２つの接地導体パターン８３ａ、８３ｂの間に接地導体パターンを配置できるため、小面積で大きな接地容量を構成することが可能となり、接地容量を構成する導体パターンの面積を小さくして容量間の干渉を抑制したり、さらに大きな接地容量素子を構成することが可能である。
【００７６】
なお、上述したように、図５に示している基板層４１、４５〜５５の比誘電率は４から１０であり、第１誘電率層４２、４３の比誘電率は３５〜９０であり、第２誘電率層４４の比誘電率は１０〜３５が望ましい。このようにすると、数十ｐＦまでの容量を１ｍｍ２以下の面積で構成することができ、積層デバイスの小型化に有利になるとともに、設計の自由度が広がる。
【００７７】
（実施の形態４）
本発明の実施の形態４に係る積層デバイスについて、高周波スイッチを一例として、図７を用いて説明する。図７は、実施の形態４の積層デバイスの構造を用いた図９に示す回路構成の高周波スイッチの分解斜視図である。実施の形態４の高周波スイッチは、実施の形態３の積層デバイスの接地容量素子部分と、実施の形態２の直列容量素子部分とを合わせたものである。
【００７８】
本発明の実施の形態４に係る積層デバイスについて、図７を用いて説明する。図７は、実施の形態４における、図９に示す回路構成の高周波スイッチを実現する積層デバイスの分解斜視図である。実施の形態４の積層デバイスは、図６に示した実施の形態３の高周波スイッチの上層部に備えた誘電体層に直列容量素子が形成された構成である。
【００７９】
図７において、積層デバイスは、基板層６１と、誘電体層である第１誘電率層６２、６３と、誘電体層である第２誘電率層６４と、基板層６５〜６９と、誘電体層７０〜７４と、基板層７５、７６が順次積層されて、焼成されることで作成される。なお、基板層６１の底面には、端子電極７７が形成される。
【００８０】
なお、図７の基板層６１と、誘電体層である第１誘電率層６２、６３と、誘電体層である第２誘電率層６４と、基板層６５〜６７は、図５における実施の形態３の基板層４１と、誘電体層である第１誘電率層４２、４３と、誘電体層である第２誘電率層４４と、基板層４５〜４７に対応する。
【００８１】
また、図７の基板層６８、６９と、誘電体層７０〜７４と、基板層７５、７６は、図３における実施の形態２の基板層２６、２７と、誘電体層２８〜３２と基板層３３、３４に対応する。
【００８２】
基板層６１と、誘電体層である第１誘電率層６２、６３と、誘電体層である第２誘電率層６４と、基板層６５〜６９と、誘電体層７０〜７４と、基板層７５、７６に、ビアホールが設けられ、導体ペーストが充填されてビア導体が形成され、各層間の導体パターンを接続している。各導体パターンは、積層デバイスにおいて、インダクタ素子や、容量素子を形成している。また、基板層７６の上面には受動素子および能動素子実装用のランドパターンが配置されて、ダイオード、インダクタ素子および容量素子等の電子部品７８が実装されている。
【００８３】
なお、例えば、基板層６１、６５〜６９、７５、７６の比誘電率は４〜１０であり、第１誘電率層６２、６３の比誘電率は３５〜９０であり、第２誘電率層６４の比誘電率は１０〜３５であり、誘電体層７０〜７４の比誘電率は１０〜３５が望ましい。基板層６１、６５〜６９、７５、７６は、例えば、Ａｌ２Ｏ３を主成分とするセラミック粉末と、Ｂ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物で構成される。また、例えば、第１誘電率層６２、６３は、Ｂｉ２Ｏ３、ＣａＯ、Ｎｂ２Ｏ５を主成分とするセラミック材料で構成される。また、第２誘電率層６４は、ＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末と、Ｂ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物で構成される。また、誘電体層７０〜７４は、ＺｒＯ２、ＴｉＯ２を主成分とするセラミック粉末と、Ｂ２Ｏ３、ＳｉＯ２、ＣａＯを主成分とするガラス材料の混合物で構成される。
【００８４】
図８（ａ）は、実施の形態４に係る高周波スイッチの容量素子構成部分の一断面図である。上述した構成の高周波スイッチにおいて、容量素子の一断面図が示されている。第１誘電率層８６（第１誘電率層６２、６３）と第２誘電率層８２（第２誘電率層６４）の積層体、および誘電体層８２ａ（誘電体層７０〜７４）が基板層８１（基板層６１、６５〜６９、７５、７６）の間に設置されている。
【００８５】
第１誘電率層８６と第２誘電率層８２の積層体と、誘電体層８２ａは接することなく、基板層８１（基板層６５〜６９）を介して配置されている。
【００８６】
第１誘電率層８６と第２誘電率層８２の境界面には接地導体パターン８３ｂが形成され、第１誘電率層８６と基板層８１の境界面には接地導体パターン８３ａが形成され、それぞれビア導体を介して接地されている。
【００８７】
接地導体パターン８３ｂと対向するように配置された容量導体パターン９２は第２誘電率層８２を介して接地容量素子Ｃ８、Ｃ１１、Ｃ７、Ｃ４、Ｃ３を構成している。また、接地導体パターン８３ｂと接地導体パターン８３ａに対向するように配置された容量導体パターン９１は第１誘電率層８６を介して接地容量素子Ｃ１３、Ｃ２１、Ｃ２０、Ｃ６、Ｃ５を構成している。
【００８８】
また、誘電体層８２ａ中には、それぞれ対向した容量導体パターン８５が形成され、図９に示した直列容量素子Ｃ７、Ｃ２２、Ｃ１４、Ｃ９、Ｃ１１、Ｃ１、Ｃ１５、Ｃ１２、Ｃ１８、Ｃ２を構成している。
【００８９】
このような構成によれば、接地容量素子との干渉が小さく安定した大きな直列容量素子を得ることができるとともに、図９の回路を構成する容量素子を全て高周波スイッチ発明の積層デバイスに内に構成することができるため、部品点数を削減し、無線回路部の小型化、低コスト化にさらに有利になる。
【００９０】
さらに、図８（ｂ）に示すように第１誘電率層８６の底面側に、第２誘電率層８２を設けて、第２誘電率層８２で第１誘電率層８６が狭持されると好ましい。このような構成では、副誘電体層７に構成された接地容量は材料組成も対称な構造となり、より安定した容量値を得ることができる。
【００９１】
なお、本発明の実施の形態１〜４はいずれも基板層は２３０〜２７０ＭＰａ、誘電体層である第１誘電率層は１８０から２２０ＭＰａ、誘電体層である第２誘電率層は１２０から１６０ＭＰａの抗折強度を有していることが好ましい。それにより、抗折強度の低い誘電体層が高い抗折強度を有する基板層によって保護される構造であり、一体焼成した場合にも基板層の抗折強度である２３０から２７０ＭＰａ程度の抗折強度を有し、信頼性の高い積層デバイスを得ることができる。
【００９２】
また、本発明の実施の形態１〜４の積層デバイスを製造する場合に、各層を積層して積層体を形成した後に、拘束用グリーンシートを、積層体の上面および底面に積層して一体焼成して製造することが好ましい。拘束用グリーンシートは、積層体の焼成温度では焼結しない無機材料であればよく、例えば、アルミナ、マグネシア、ジルコニア等がよく用いられる。なお、拘束用グリーンシートの材料としては、上記のものに限定されることはない。
【００９３】
以上の本発明の実施の形態１〜４の積層デバイスは、通信機器に用いることが好ましい。具体的には、携帯電話や携帯情報端末等の無線回路等に用いられる。
【００９４】
なお、実施の形態で具体的に示した、材料や構造は、あくまでも一例であり、本発明はこれらの具体例のみに限定されるものではない。
【００９５】
【発明の効果】
本発明の積層デバイスおよびそれを用いた通信機器によれば、容量の大きな容量素子を内蔵し、小型で高周波特性の良好な積層デバイスを実現することができ、その積層デバイスを用いた通信機器は、信頼性が高い。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層デバイス構造の高周波スイッチの分解斜視図
【図２】実施の形態１に係る高周波スイッチの容量素子構成部の一断面図
【図３】本発明の実施の形態２に係る積層デバイス構造を用いた高周波スイッチの分解斜視図
【図４】実施の形態２に係る高周波スイッチの容量素子構成部の一断面図
【図５】本発明の実施の形態３に係る積層デバイス構造の高周波スイッチの分解斜視図
【図６】実施の形態３に係る高周波スイッチの容量素子構成部の一断面図
【図７】本発明の実施の形態４に係る積層デバイス構造の高周波スイッチの分解斜視図
【図８】実施の形態４に係る高周波スイッチの容量素子構成部の一断面図
【図９】従来の高周波スイッチの等価回路図
【図１０】従来の積層デバイスの構造の高周波スイッチの分解斜視図
【符号の説明】
１、３〜１３、２１、２３〜２７、３３、３４、４１、４５〜５５、６１、６５〜６９、７５、７６、８１、５０１〜５１５    基板層
２、２２、２８〜３２、７０〜７４、８２、８２ａ、８２ｂ、８３ａ、８３ｂ    誘電体層
４２、４３、６２、６３、８６    第１誘電率層
４４、６４、８２    第２誘電率層
８２ａ、８２ｂ、８３、８３ａ、８３ｂ、８４、８５、９１、１０１〜１２５、２０１〜２２９、３０１〜３２７、５１８    導体パターン
９５    基板実装面
１２６、２３０、３２８、７７、５１６    端子電極
１２８、２３２、３３０、７８、５１７    電子部品
Ｃ１〜Ｃ２２    容量素子
Ｌ１〜Ｌ１１    インダクタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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