(57)【要約】【課題】Ｄ／Ａ変換回路の出力を時分割で複数の電流サンプリング回路に書き込み、多ビットのＤ／Ａ変換回路をレイアウト可能として、基準電流をチップ内の分配を簡素化して電流の精度を向上させ、高階調の有機ＥＬディスプレイに適した電流サンプリング回路及び電流出力型駆動回路を提供を実現する。【解決手段】入力データを保持するレジスタアレイと、上記レジスタアレイの保持データに応じた電流を出力する電流出力型Ｄ／Ａ変換回路と、交互に電流書き込みモードと電流読み出しモードで動作する第１群の電流サンプリング回路と第２群の電流サンプリング回路とを有する電流出力回路が設けれ、電流書き込みのとき上記Ｄ／Ａ変換回路の出力電流を時分割して、各電流サンプリング回路に取り込み、電流読み出しのとき電流書き込み時に取り込んだ電流に等しい電流を出力するので、高精度な駆動電流を負荷回路に供給することができる。【選択図】　　図１４
2004077743.tif 000002
【特許請求の範囲】
【請求項１】
ソースが第１の電源に接続され、ドレイン−ゲート間に第１のスイッチ回路が設けられている第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第１の容量素子と、
ソースが上記第１のＭＯＳトランジスタのドレインに接続され、ドレイン−ゲート間に第２のスイッチ回路が設けられている第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第２の容量素子と、
電流入力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第３のスイッチ回路と、
電流出力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第４のスイッチ回路と
を有する部分回路が二つ設けられ、
上記二つの部分回路が交互に電流書き込みモードと電流読み出しモードに制御され、
上記電流書き込みモードのとき、上記第１、第２及び第３のスイッチ回路がオンするように制御され、上記第４のスイッチ回路がオフするように制御され、上記電流入力端子からの入力電流に応じて、上記第１のＭＯＳトランジスタのゲート電圧を上記第１の容量素子に保持し、上記第２のＭＯＳトランジスタのゲート電圧を上記第２の容量素子に保持し、
上記電流読み出しモードのとき、上記第１、第２及び第３のスイッチ回路がオフするように制御され、上記第４のスイッチ回路がオンするように制御され、上記電流出力端子から上記電流書き込みモードのとき上記電流入力端子からの入力電流に応じた電流を出力する
電流サンプリング回路。
【請求項２】
上記電流書き込みモードのとき、上記第１のスイッチ回路、第２のスイッチ回路、第３のスイッチ回路の順にオフする
請求項１記載の電流サンプリング回路。
【請求項３】
ドレインとソースが上記第１のＭＯＳトランジスタのゲートに接続され、ゲートに印加される制御信号に応じて、上記第１のスイッチ回路と逆にオン／オフ制御されるＭＯＳトランジスタからなる第５のスイッチ回路と、
ドレインとソースが上記第２のＭＯＳトランジスタのゲートに接続され、ゲートに印加される制御信号に応じて、上記第２のスイッチ回路と逆にオン／オフ制御されるＭＯＳトランジスタからなる第６のスイッチ回路と
をさらに有する請求項１記載の電流サンプリング回路。
【請求項４】
上記第１と第２のスイッチ回路は、ゲートに印加される制御信号に応じてオン／オフ制御されるＭＯＳトランジスタによって構成されている
請求項３記載の電流サンプリング回路。
【請求項５】
上記第５のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅が上記第１または第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅のほぼ半分に形成されている
請求項４記載の電流サンプリング回路。
【請求項６】
上記第６のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅が上記第１または第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅のほぼ半分に形成されている
請求項４記載の電流サンプリング回路。
【請求項７】
上記第２のＭＯＳトランジスタのチャネル幅が上記第１のＭＯＳトランジスタのチャネル幅よりも大きく形成されている
請求項１記載の電流サンプリング回路。
【請求項８】
上記第２のＭＯＳトランジスタのバルク端子が当該第２のＭＯＳトランジスタのソースに接続されている
請求項１記載の電流サンプリング回路。
【請求項９】
上記第１と第２のＭＯＳトランジスタのしきい値電圧を通常より低く形成されている
請求項１記載の電流サンプリング回路。
【請求項１０】
上記第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅が、上記第１のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅よりも大きく形成されている
請求項１記載の電流サンプリング回路。
【請求項１１】
上記第２のスイッチ回路は、並列に接続されているｎＭＯＳトランジスタとｐＭＯＳトランジスタによって構成されている
請求項１記載の電流サンプリング回路。
【請求項１２】
上記第１のスイッチ回路を構成するＭＯＳトランジスタのチャネル長と、上記第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル長が、通常の論理回路を構成するＭＯＳトランジスタのチャネル長よりも大きく形成されている
請求項１記載の電流サンプリング回路。
【請求項１３】
上記第２のＭＯＳトランジスタのドレインとダミーの負荷回路との間に設けられている第７のスイッチ回路を有し、当該第７のスイッチ回路は、上記電流書き込みモードが終了し、上記電流読み出しモードが開始するまでの間、オンするように制御され、上記第２のＭＯＳトランジスタのドレインからの出力電流を上記ダミーの負荷回路に出力させる
請求項１記載の電流サンプリング回路。
【請求項１４】
上記電流入力端子に接続されている電流入力ラインとディジタル信号配線と交差する箇所、または並走する箇所において、上記電流入力ラインと上記ディジタル信号配線との間に設けられ、上記第１の電源にバイアスされているシールド層またはシールド配線を有する
請求項１記載の電流サンプリング回路。
【請求項１５】
上記電流入力端子に接続されている電流入力ラインと上記電流出力端子に接続されている電流出力ラインと交差する箇所、または並走する箇所において、上記電流入力ラインと上記電流出力端子との間に設けられ、上記第１の電源にバイアスされているシールド層またはシールド配線を有する
請求項１記載の電流サンプリング回路。
【請求項１６】
上記第１の容量素子の電圧保持側の電極の周囲に、上記第１の電源電圧にバイアスされる導電層が形成されている
請求項１記載の電流サンプリング回路。
【請求項１７】
上記第２の容量素子の電圧保持側の電極の周囲に、上記第１の電源電圧にバイアスされる導電層が形成されている
請求項１記載の電流サンプリング回路。
【請求項１８】
所定の電流を供給するＤ／Ａ変換回路の出力端子と上記二つの部分回路のうち、一方の部分回路の上記電流入力端子との間に設けられている第１の電流切り換えスイッチ回路と、
上記Ｄ／Ａ変換回路の出力端子と上記二つの部分回路のうち、他方の部分回路の上記電流入力端子との間に設けられている第２の電流切り換えスイッチ回路と
を有する請求項１記載の電流サンプリング回路。
【請求項１９】
所定の電流を供給するＤ／Ａ変換回路の出力電流を折り返して出力するカレントミラー回路を有し、
上記二つの部分回路のうち、一方の部分回路の上記電流入力端子が上記カレントミラー回路の一方の電流出力端子に接続され、
上記二つの部分回路のうち、他方の部分回路の上記電流入力端子が上記カレントミラー回路の他方の電流出力端子に接続されている
請求項１記載の電流サンプリング回路。
【請求項２０】
入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、
上記入力データを保持するレジスタアレイと、
上記レジスタアレイの保持データに応じた電流を出力する電流出力型Ｄ／Ａ変換回路と、
上記Ｄ／Ａ変換回路の出力電流に応じて、交互に電流書き込みモードと電流読み出しモードで動作する第１群の電流サンプリング回路と第２群の電流サンプリング回路とを有する電流出力回路と
を有する電流出力型駆動回路。
【請求項２１】
上記第１群と第２群の電流サンプリング回路は、ソースが第１の電源に接続され、ドレイン−ゲート間に第１のスイッチ回路が設けられている第１のＭＯＳトランジスタと、
上記第１のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第１の容量素子と、
ソースが上記第１のＭＯＳトランジスタのドレインに接続され、ドレイン−ゲート間に第２のスイッチ回路が設けられている第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第２の容量素子と、
上記Ｄ／Ａ変換回路の電流出力端子に接続されている電流入力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第３のスイッチ回路と、
電流出力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第４のスイッチ回路と
を有する部分回路がそれぞれ上記出力電流のチャネル分だけ設けられている
請求項２０記載の電流出力型駆動回路。
【請求項２２】
上記第１群と第２群の電流サンプリング回路において、電流書き込みモードで動作するとき、上記各チャネルに対応する上記複数の部分回路が順次に上記Ｄ／Ａ変換回路の出力電流に応じて、電流書き込みを行う
請求項２０記載の電流出力型駆動回路。
【請求項２３】
上記第１群と第２群の電流サンプリング回路において、同じチャネルに対応する上記各部分回路の上記電流出力端子が共通に接続され、当該接続点と対応するチャネルの電流出力パッドとの間に、駆動対象の負荷回路の電圧に応じた耐圧電圧を有する電流出力トランジスタが設けられている
請求項２０記載の電流出力型駆動回路。
【請求項２４】
上記制御回路は、外部から供給されるラッチパルスに応じて、上記各チャネルに対応するチャネル選択信号を順次出力する
請求項２０記載の電流出力型駆動回路。
【請求項２５】
上記レジスタアレイは、上記制御回路によって出力される上記チャネル選択信号に応じて、当該チャネル選択信号により選択したチャネルに対応する上記入力データを選択して、上記Ｄ／Ａ変換回路に出力する
請求項２４記載の電流出力型駆動回路。
【請求項２６】
上記制御回路は、外部から供給されるラッチパルスに応じて、当該ラッチパルスの周期ごとに論理ハイレベルと論理ローレベルに保持されるイネーブル信号を出力する
請求項２０記載の電流出力型駆動回路。
【請求項２７】
上記第１群と第２群の電流サンプリング回路は、上記イネーブル信号に応じて電流書き込みモードと電流読み出しモードに制御され、
上記イネーブル信号が上記論理ハイレベルにあるとき、上記第１群の電流サンプリング回路は電流書き込みモードに制御され、上記第２群の電流サンプリング回路が電流読み出しモードに制御され、
上記イネーブル信号が上記論理ローレベルにあるとき、上記第２群の電流サンプリング回路が電流書き込みモードに制御され、上記第１群の電流サンプリング回路が電流読み出しモードに制御される
請求項２６記載の電流出力型駆動回路。
【請求項２８】
上記第１群と第２群の電流サンプリング回路は、上記イネーブル信号に応じて上記電流書き込みモードに制御されているとき、上記Ｄ／Ａ変換回路の出力電流を時分割して、上記各部分回路に電流書き込みを行い、上記イネーブル信号に応じて上記電流読み出しモードに制御されているとき、上記各部分回路から書き込み電流に応じた電流を同時に出力する
請求項２０記載の電流出力型駆動回路。
【請求項２９】
上記Ｄ／Ａ変換回路の電流出力側にダミーの電流サンプリング回路が設けられ、
順次に電流出力が行われる上記複数のチャネルのうち、最後のチャネルの電流出力が終了してから、次に第１のチャネルの電流出力が開始するまで、上記Ｄ／Ａ変換回路の出力電流が上記ダミーの電流サンプリング回路に出力される
請求項２０記載の電流出力型駆動回路。
【請求項３０】
上記制御回路は、隣接した複数のＤ／Ａ変換回路ごとに一つ設けられ、上記複数のＤ／Ａ変換回路の動作を制御する
請求項２０記載の電流出力型駆動回路。
【請求項３１】
外部から供給されるシステムクロック信号を分周して上記制御回路に供給する分周回路
を有する請求項２０記載の電流出力型駆動回路。
【請求項３２】
外部から供給されるシステムクロック信号を２分周する２分周器と、
上記２分周器の出力信号を０．５分周刻みあるいは１分周刻みで設定可能な分周比で分周するプログラマブル分周器と、
上記プログラマブル分周器の出力信号を所定の回数だけカウントするカウンタと、
上記カウンタの出力信号に応じて、クロック信号の出力を停止させるクロックイネーブル回路と
を有するクロック信号生成回路を
さらに有する請求項２０記載の電流出力型駆動回路。
【請求項３３】
上記制御回路は、上記２分周器、上記クロックイネーブル回路及び上記プログラマブル分周器の出力信号に応じて、上記レジスタアレイ、上記Ｄ／Ａ変換回路及び上記第１群と第２群の電流サンプリング回路を含む電流出力回路の動作を制御するための制御信号を生成する
請求項３２記載の電流出力型駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置、例えば、有機ＥＬディスプレイの駆動回路に利用される電流サンプリング回路及びそれを用いた電流出力型駆動回路に関するものである。
【０００２】
【従来の技術】
液晶ディスプレイやＰＤＰ（プラズマディスプレイパネル）などの薄型の表示パネルが商品化されているが、近年、素子自身が発光するため、鮮やかなコントラストで視野角が広く応答性も良く、かつバックライトが不要で薄型化に適している有機ＥＬディスプレイが注目を集めている。有機ＥＬディスプレイには、輝度ムラが発生しやすく大型化が困難であり、発光体の有機物の劣化が発生しやすく、鮮やかな赤を出しにくいなどの問題点があるが、インチサイズにおいては実用化段階に入り、１３〜１５インチサイズについては、材料、製造技術及び駆動回路の進歩により、近年、試作パネルが発表されている。
【０００３】
有機ＥＬ素子は、ダイオードのような曲線的な電流−電圧特性をもっており、輝度−電流特性は直線的な比例関係をもっている。このように有機ＥＬ素子やＴＦＴのトランジスタには、しきい電圧があって、そのばらつきが大きい。このため、有機ＥＬディスプレイパネルでは、液晶ディスプレイのような電圧制御の駆動回路ではなく、輝度と比例関係をもつ電流制御の駆動回路を用いることで、ディスプレイパネルの輝度ムラを小さくすることが提案されている。
【０００４】
パソコンやＴＶなどの用途の液晶パネルでは、多ビットの階調表示が要求される。パネル上に形成される低温ポリシリコンＴＦＴの回路だけではＤＡＣなどの複雑な回路を作成するのは困難なため、垂直方向のデータ線を駆動する電圧出力型のドライバＩＣをパネルの周辺部に接着してモジュール化することが行なわれている。このため、有機ＥＬディスプレイパネルにおいても有機ＥＬ素子の駆動に適した電流出力型駆動回路が望まれている。
【０００５】
図３１は、電圧−電流変換回路の一構成例を示している。ここで、電圧−電流変換回路は、入力電圧に応じた電流を負荷側（例えば、有機ＥＬ素子）に出力する。図３１に示すように、電圧−電流変換回路は、オペアンプＯＰＡ１と抵抗素子Ｒ１、トランジスタＱ１によって構成されている。オペアンプＯＰＡ１の正の入力端子に入力電圧Ｖｉｎが印加され、トランジスタＱ１のベースがオペアンプＯＰＡ１の出力端子に接続され、エミッタが抵抗素子Ｒ１を介して電源電圧ＶＤＤに接続されている。オペアンプＯＰＡ１の負の入力端子がトランジスタＱ１のエミッタに接続されている。
【０００６】
上述したように構成されている電圧−電流変換回路において、抵抗素子Ｒ１とトランジスタＱ１の接続点の電圧は入力電圧Ｖｉｎに等しくなるように制御されて、電源電圧ＶＤＤと入力電圧Ｖｉｎの電圧差及び抵抗素子Ｒ１の抵抗値に応じた電流Ｉｏｕｔ　が出力される。
この電圧−電流変換回路において、変換誤差を小さくするためには抵抗素子Ｒ１の抵抗値のバラツキ、オペアンプＯＰＡ１のオフセット電圧及びトランジスタＱ１のしきい値電圧のバラツキを小さくしなければならない。
【０００７】
図３２は、上述した図３１に示す電圧−電流変換回路を用いた電流出力型駆動回路の一例を示している。図示のように、この駆動回路において、図３０に示す電圧−電流変換回路を複数用いて、複数の入力電圧に応じてそれぞれ複数の駆動電流を出力する。複数の電圧−電流変換回路をチップ上に形成するために、例えば、チップの長手方向のサイズが通常の半導体製造装置の露光可能な２０ｍｍ（ミリメートル）程度とすると、電流出力用のピン数が２００ピン程度の場合、電流出力用のパッドの間隔は約７５μｍ（マイクロメートル）以下となる。このような狭いピッチの中にオペアンプを配置することは困難であるし、２個分のピッチを用いたとしてもオフセット電圧を小さくするためのタスキがけのレイアウトは困難である。また、チップサイズが大きいので、チップの端から端まで分散して配置された抵抗素子のバラツキが数％程度発生してしまうことがある。
【０００８】
次に電流出力型のＤＡＣ（Ｄ／Ａ変換器）を用いた電流出力型駆動回路について説明する。電流は電圧と異なって、複数の回路で直接共用することはできない。即ち、電圧出力型のＤＡＣのように抵抗分圧により複数の基準電圧を設けて共用することでＤＡＣの回路を簡素化することはできない。したがって、図３３に示すような複数の出力を持つカレントミラー回路と電流出力型のＤＡＣを組み合わせた回路構成となる。
【０００９】
図３４は、図３３に示したカレントミラー回路とＤＡＣを組み合わせた電流出力型駆動回路の一例を示している。図示のように、チップ上にカレントミラー回路、電流折り返しのカレントミラー回路及び複数の電流出力型のＤＡＣが配置されている。カレントミラー回路は、出力電流間のばらつきを小さくするため、抵抗素子同士の距離やトランジスタ同士の距離をできるだけ小さくしてチップのレイアウトが設計される。このため、一度に全部のＤＡＣに分配せずに折り返しのカレントミラー回路でツリー構造にして供給するが、折り返しの回数が多すぎると誤差が増える。また、電流出力型のＤＡＣにおいて、電流は直接共用できないので出力パッドの個数だけ必要となる。このように、高階調、即ち多ビットのＤＡＣをパッドの間隔でレイアウトしなければならない。これは、チップのレイアウトの設計を困難にする。
【００１０】
電流出力型駆動回路の場合には、ＤＡＣの出力側に複数チャネル分のサンプルホールド回路を設けて時分割で逐次書き込むことで、ＤＡＣの個数を減らしてＤＡＣをパッド間隔でレイアウトしなくてもよい方法がある。このような構成をとるとＤＡＣの個数が減るので高階調用の多ビットのＤＡＣがレイアウトしやすくなり、かつカレントミラー回路の折り返しの回数が減らせる。
電圧出力型駆動回路の場合はサンプルホールド回路で電圧をホールドするが、電流出力型駆動回路の場合は電流をホールドしなければならない。有機ＥＬディスプレイではディスプレイパネル側の回路において、電流をホールドする回路として電流サンプリング（カレントサンプリング）回路が既に提案されている。
【００１１】
図３５は、有機ＥＬのディスプレイパネル側で用いられているカレントサンプリング回路の一構成例を示している。図示のように、このカレントサンプリング回路は、ドレインが電源電圧ＶＤＤに接続されたＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ１のゲートと電源電圧ＶＤＤの間に設けられた容量素子Ｃ１と、ＭＯＳトランジスタＭ１のドレイン−ゲート間に設けられたスイッチＳＷ１と、入力端子ＴｉｎとＭＯＳトランジスタＭ１のドレインの間に設けられたスイッチＳＷ３と、出力端子Ｔｏｕｔ　とＭＯＳトランジスタＭ１のドレインの間に設けられたスイッチＳＷ４と、容量素子Ｃ１と並列に設けられたスイッチＳＷ７で構成されている。
【００１２】
図３６は、図３５に示すカレントサンプリング回路の基本動作を示すタイミングチャートである。電流書き込み時には、スイッチＳＷ１とスイッチＳＷ３はオンし、スイッチＳＷ４はオフする。即ち、電流書き込み時にはＭＯＳトランジスタＭ１はダイオード接続した状態になり、そのときのドレイン電圧、即ちゲート電圧がスイッチＳＷ１を通して、容量素子Ｃ１のホールドノード側の電極に印加する。書き込みからホールドに移る時には、スイッチＳＷ１が先にオフして電圧をホールドしてそれからスイッチＳＷ３が後にオフする。電流読み出し時には、スイッチＳＷ１とスイッチＳＷ３がオフした状態でスイッチＳＷ４がオンする。このため、ＭＯＳトランジスタＭ１は容量素子Ｃ１にホールドされたゲート電圧によって決まる飽和電流を流す。スイッチＳＷ７は電流を流している時間を制御してディスプレイの輝度を変えるためのディスチャージ用のスイッチで、通常はオフのままで、ディスチャージのときにオンする。
【００１３】
【発明が解決しようとする課題】
ところで、上述した従来のカレントサンプリング回路を用いて電流出力型駆動回路を構成する場合、容量素子Ｃ１の容量値をあまり大きくすることができない。そして、高階調のディスプレイ用の駆動回路にカレントサンプリング回路を用いると、容量素子Ｃ１に保持された電圧が数ｍＶ（ミリボルト）の変化でも輝度の変化として視認されてしまうという不利益がある。
【００１４】
また、ＭＯＳトランジスタＭ１において、書き込み時にはドレイン電圧とゲート電圧が等しいが、電流読み出し時にはドレイン電圧とゲート電圧の間に差が生じる。ＭＯＳトランジスタＭ１のドレイン電圧は、書き込み時には電源電圧ＶＤＤ側から決まるが、電流読み出し時には出力端子Ｔｏｕｔ　側の負荷回路、即ちパネル側の回路で決まり反対側の電源電圧より決まる。このため、電流書き込み時と電流読み出し時ではＭＯＳトランジスタＭ１のドレイン電圧は数ボルトも異なることがある。また、電流読み出し時の電圧はパネル側のＴＦＴトランジスタのばらつきによって大きくばらつくことがある。ＭＯＳトランジスタＭ１のドレイン電圧が電流書き込み時と電流読み出し時とで異なっているため、ＭＯＳトランジスタＭ１自身が本来もっているドレイン−ゲート間の容量によって容量素子Ｃ１にホールドしていた電圧が影響を受けて、書き込み時の電流と読み出し時の電流が異なってしまう。
このような電流出力型駆動回路を用いて有機ＥＬのディスプレイパネルを駆動すると高階調の画像表示を実現することは困難になる。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電流サンプリング回路を用いて、電流出力型Ｄ／Ａ変換回路の出力電流を時分割で複数の電流サンプリング回路に書き込むことでＤ／Ａ変換回路の数を減らし、多ビットのＤ／Ａ変換回路をレイアウト可能として、また、チップ内の基準電流の分配を簡素化して電流の精度を向上させ、高階調の有機ＥＬディスプレイに適した電流サンプリング回路及び電流出力型駆動回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の電流サンプリング回路は、ソースが第１の電源に接続され、ドレイン−ゲート間に第１のスイッチ回路が設けられている第１のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第１の容量素子と、ソースが上記第１のＭＯＳトランジスタのドレインに接続され、ドレイン−ゲート間に第２のスイッチ回路が設けられている第２のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第２の容量素子と、電流入力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第３のスイッチ回路と、電流出力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第４のスイッチ回路とを有する部分回路が二つ設けられ、上記二つの部分回路が交互に電流書き込みモードと電流読み出しモードに制御され、上記電流書き込みモードのとき、上記第１、第２及び第３のスイッチ回路がオンするように制御され、上記第４のスイッチ回路がオフするように制御され、上記電流入力端子からの入力電流に応じて、上記第１のＭＯＳトランジスタのゲート電圧を上記第１の容量素子に保持し、上記第２のＭＯＳトランジスタのゲート電圧を上記第２の容量素子に保持し、上記電流読み出しモードのとき、上記第１、第２及び第３のスイッチ回路がオフするように制御され、上記第４のスイッチ回路がオンするように制御され、上記電流出力端子から上記電流書き込みモードのとき上記電流入力端子からの入力電流に応じた電流を出力する。
【００１７】
また、本発明では、好適には、上記電流書き込みモードのとき、上記第１のスイッチ回路、第２のスイッチ回路、第３のスイッチ回路の順にオフする。
【００１８】
また、本発明では、好適には、ドレインとソースが上記第１のＭＯＳトランジスタのゲートに接続され、ゲートに印加される制御信号に応じて、上記第１のスイッチ回路と逆にオン／オフ制御されるＭＯＳトランジスタからなる第５のスイッチ回路と、ドレインとソースが上記第２のＭＯＳトランジスタのゲートに接続され、ゲートに印加される制御信号に応じて、上記第２のスイッチ回路と逆にオン／オフ制御されるＭＯＳトランジスタからなる第６のスイッチ回路とをさらに有する。
【００１９】
また、本発明では、好適には、上記第１と第２のスイッチ回路は、ゲートに印加される制御信号に応じてオン／オフ制御されるＭＯＳトランジスタによって構成されている。
【００２０】
また、本発明では、好適には、上記第５のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅が上記第１または第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅のほぼ半分に形成されている。
【００２１】
また、本発明では、好適には、上記第６のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅が上記第１または第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅のほぼ半分に形成されている。
【００２２】
また、本発明では、好適には、上記第２のＭＯＳトランジスタのチャネル幅が上記第１のＭＯＳトランジスタのチャネル幅よりも大きく形成されている。
【００２３】
また、本発明では、好適には、上記第２のＭＯＳトランジスタのバルク端子が当該第２のＭＯＳトランジスタのソースに接続されている。
【００２４】
また、本発明では、好適には、上記第１と第２のＭＯＳトランジスタのしきい値電圧を通常より低く形成されている。
【００２５】
また、本発明では、好適には、上記第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅が、上記第１のスイッチ回路を構成するＭＯＳトランジスタのチャネル幅よりも大きく形成されている。
【００２６】
また、本発明では、好適には、上記第２のスイッチ回路は、並列に接続されているｎＭＯＳトランジスタとｐＭＯＳトランジスタによって構成されている。
【００２７】
また、本発明では、好適には、上記第１のスイッチ回路を構成するＭＯＳトランジスタのチャネル長と、上記第２のスイッチ回路を構成するＭＯＳトランジスタのチャネル長が、通常の論理回路を構成するＭＯＳトランジスタのチャネル長よりも大きく形成されている。
【００２８】
また、本発明では、好適には、上記第２のＭＯＳトランジスタのドレインとダミーの負荷回路との間に設けられている第７のスイッチ回路を有し、当該第７のスイッチ回路は、上記電流書き込みモードが終了し、上記電流読み出しモードが開始するまでの間、オンするように制御され、上記第２のＭＯＳトランジスタのドレインからの出力電流を上記ダミーの負荷回路に出力させる。
【００２９】
また、本発明では、好適には、上記電流入力端子に接続されている電流入力ラインとディジタル信号配線と交差する箇所、または並走する箇所において、若しくは上記電流入力端子に接続されている電流入力ラインと上記電流出力端子に接続されている電流出力ラインと交差する箇所、または並走する箇所において、上記電流入力ラインと上記ディジタル信号配線との間に設けられ、上記第１の電源にバイアスされているシールド層またはシールド配線を有する。
【００３０】
また、本発明では、好適には、上記第１の容量素子または第２の容量素子の電圧保持側の電極の周囲に、上記第１の電源電圧にバイアスされる導電層が形成されている。
【００３１】
また、本発明では、好適には、所定の電流を供給するＤ／Ａ変換回路の出力端子と上記二つの部分回路のうち、一方の部分回路の上記電流入力端子との間に設けられている第１の電流切り換えスイッチ回路と、上記Ｄ／Ａ変換回路の出力端子と上記二つの部分回路のうち、他方の部分回路の上記電流入力端子との間に設けられている第２の電流切り換えスイッチ回路とを有する。
【００３２】
また、本発明では、好適には、所定の電流を供給するＤ／Ａ変換回路の出力電流を折り返して出力するカレントミラー回路を有し、上記二つの部分回路のうち、一方の部分回路の上記電流入力端子が上記カレントミラー回路の一方の電流出力端子に接続され、上記二つの部分回路のうち、他方の部分回路の上記電流入力端子が上記カレントミラー回路の他方の電流出力端子に接続されている。
【００３３】
また、本発明の電流出力型駆動回路は、入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、上記入力データを保持するレジスタアレイと、上記レジスタアレイの保持データに応じた電流を出力する電流出力型Ｄ／Ａ変換回路と、上記Ｄ／Ａ変換回路の出力電流に応じて、交互に電流書き込みモードと電流読み出しモードで動作する第１群の電流サンプリング回路と第２群の電流サンプリング回路とを有する電流出力回路とを有する。
【００３４】
また、本発明では、好適には、上記第１群と第２群の電流サンプリング回路は、ソースが第１の電源に接続され、ドレイン−ゲート間に第１のスイッチ回路が設けられている第１のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第１の容量素子と、ソースが上記第１のＭＯＳトランジスタのドレインに接続され、ドレイン−ゲート間に第２のスイッチ回路が設けられている第２のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタのゲートと上記第１の電源間に設けられた第２の容量素子と、上記Ｄ／Ａ変換回路の電流出力端子に接続されている電流入力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第３のスイッチ回路と、電流出力端子と上記第２のＭＯＳトランジスタのドレイン間に設けられた第４のスイッチ回路とを有する部分回路がそれぞれ上記出力電流のチャネル分だけ設けられている。
【００３５】
また、本発明では、好適には、上記第１群と第２群の電流サンプリング回路において、電流書き込みモードで動作するとき、上記各チャネルに対応する上記複数の部分回路が順次に上記Ｄ／Ａ変換回路の出力電流に応じて、電流書き込みを行う。
【００３６】
また、本発明では、好適には、上記第１群と第２群の電流サンプリング回路において、同じチャネルに対応する上記各部分回路の上記電流出力端子が共通に接続され、当該接続点と対応するチャネルの電流出力パッドとの間に、駆動対象の負荷回路の電圧に応じた耐圧電圧を有する電流出力トランジスタが設けられている。
【００３７】
また、本発明では、好適には、上記制御回路は、外部から供給されるラッチパルスに応じて、上記各チャネルに対応するチャネル選択信号を順次出力する。
【００３８】
また、本発明では、好適には、上記レジスタアレイは、上記制御回路によって出力される上記チャネル選択信号に応じて、当該チャネル選択信号により選択したチャネルに対応する上記入力データを選択して、上記Ｄ／Ａ変換回路に出力する。
【００３９】
また、本発明では、好適には、上記制御回路は、外部から供給されるラッチパルスに応じて、当該ラッチパルスの周期ごとに論理ハイレベルと論理ローレベルに保持されるイネーブル信号を出力する。
【００４０】
また、本発明では、好適には、上記第１群と第２群の電流サンプリング回路は、上記イネーブル信号に応じて電流書き込みモードと電流読み出しモードに制御され、上記イネーブル信号が上記論理ハイレベルにあるとき、上記第１群の電流サンプリング回路は電流書き込みモードに制御され、上記第２群の電流サンプリング回路が電流読み出しモードに制御され、上記イネーブル信号が上記論理ローレベルにあるとき、上記第２群の電流サンプリング回路が電流書き込みモードに制御され、上記第１群の電流サンプリング回路が電流読み出しモードに制御される。
【００４１】
また、本発明では、好適には、上記第１群と第２群の電流サンプリング回路は、上記イネーブル信号に応じて上記電流書き込みモードに制御されているとき、上記Ｄ／Ａ変換回路の出力電流を時分割して、上記各部分回路に電流書き込みを行い、上記イネーブル信号に応じて上記電流読み出しモードに制御されているとき、上記各部分回路から書き込み電流に応じた電流を同時に出力する。
【００４２】
また、本発明では、好適には、上記Ｄ／Ａ変換回路の電流出力側にダミーの電流サンプリング回路が設けられ、順次に電流出力が行われる上記複数のチャネルのうち、最後のチャネルの電流出力が終了してから、次に第１のチャネルの電流出力が開始するまで、上記Ｄ／Ａ変換回路の出力電流が上記ダミーの電流サンプリング回路に出力される。
【００４３】
また、本発明では、好適には、上記制御回路は、隣接した複数のＤ／Ａ変換回路ごとに一つ設けられ、上記複数のＤ／Ａ変換回路の動作を制御する。
【００４４】
また、本発明では、好適には、外部から供給されるシステムクロック信号を分周して上記制御回路に供給する分周回路を有する。
【００４５】
また、本発明では、好適には、外部から供給されるシステムクロック信号を２分周する２分周器と、上記２分周器の出力信号を０．５分周刻みで設定可能な分周比で分周するプログラマブル分周器と、上記プログラマブル分周器の出力信号を所定の回数だけカウントするカウンタと、上記カウンタの出力信号に応じて、クロック信号の出力を停止させるクロックイネーブル回路とを有するクロック信号生成回路をさらに有する。
【００４６】
さらに、本発明では、好適には、上記制御回路は、上記２分周器、上記クロックイネーブル回路及び上記プログラマブル分周器の出力信号に応じて、上記レジスタアレイ、上記Ｄ／Ａ変換回路及び上記第１群と第２群の電流サンプリング回路を含む電流出力回路の動作を制御するための制御信号を生成する。
【００４７】
本発明によれば、電流サンプリング回路において、交互に電流書き込みモードと電流読み出しモードに制御される二つの部分回路が設けられている。それぞれの部分回路に、直列接続されている第１と第２のＭＯＳトランジスタと、第１と第２のＭＯＳトランジスタのゲートと第１の電源電圧との間に設けられている第１と第２の容量素子と、第１と第２のＭＯＳトランジスタのゲート−ドレイン間に設けられている第１と第２のスイッチ回路が有し、さらに、電流入力端子及び出力端子にそれぞれ第３と第４のスイッチ回路が設けられている。
【００４８】
電流書き込みモードのとき、第１、第２と第３のスイッチ回路がオンし、Ｄ／Ａ変換回路から出力される電流が第１と第２のＭＯＳトランジスタに入力され、当該入力電流に応じて第１と第２のＭＯＳトランジスタに生じたゲート電圧がそれぞれ第１と第２の容量素子によって保持される。電流読み出しのとき、第１、第２と第３のスイッチ回路がオフし、第４のスイッチ回路がオンするので、電流書き込み時に第１と第２の容量素子に保持されている電圧が第１と第２のＭＯＳトランジスタのゲートに印加されるので、電流出力端子から上記書き込み時に入力された電流とほぼ同じ電流が出力される。
このように、電流サンプリング回路を用いることにより、電流書き込みのとき入力電流を高精度で取り込み、電流出力のとき、入力電流に等しい電流を出力することができる。
【００４９】
本発明の電流出力型駆動回路において、電流出力のチャネル分だけ電流サンプリング回路が設けられている、これらの電流サンプリング回路により、電流書き込みのとき、Ｄ／Ａ変換回路の出力電流を時分割して各チャネル分順次取り込み、電流読み出しのとき、電流書き込み時に各チャネルに取り込んだ電流に等しい電流を各チャネルに対応する電流サンプリング回路によって同時に出力され、負荷回路に供給される。
【００５０】
【発明の実施の形態】
第１実施形態
図１は本発明に係る電流サンプリング回路（カレントサンプリング回路）の第１の実施形態を示す回路図である。
図示のように、本実施形態のカレントサンプリング回路は、ソースが電源電圧ＶＤＤに接続され、ドレイン−ゲート間が第１のスイッチ回路ＳＷ１によりオン／オフ制御される第１のＭＯＳトランジスタＭ１と、第１のＭＯＳトランジスタＭ１のゲートと電源電圧ＶＤＤ間に設けられた第１の容量素子Ｃ１と、ソースが第１のＭＯＳトランジスタＭ１のドレインに接続され、ドレイン−ゲート間が第２のスイッチ回路ＳＷ２によりオン／オフ制御される第２のＭＯＳトランジスタＭ２と、第２のＭＯＳトランジスタＭ２のゲートと電源電圧ＶＤＤ間に設けられた第２の容量素子Ｃ２と、電流入力端子Ｔｉｎと第２のＭＯＳトランジスタＭ２のドレイン間に設けられた第３のスイッチ回路ＳＷ３と、電流出力端子Ｔｏｕｔ　と第２のＭＯＳトランジスタＭ２のドレイン間に設けられた第４のスイッチ回路ＳＷ４とで構成されている。
【００５１】
図２は、本実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。以下、図１及び図２を参照しつつ、本実施形態のカレントサンプリング回路の動作を説明する。
【００５２】
電流書き込み時（入力時）には第４のスイッチ回路ＳＷ４がオフした状態で第１のスイッチ回路ＳＷ１、第２のスイッチ回路ＳＷ２及び第３のスイッチ回路ＳＷ３がオンして、第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２は各々ダイオード接続した状態となり、入力電流（ＤＡＣの出力電流）が各々のＭＯＳトランジスタに流れて、各々のトランジスタのドレイン電圧＝ゲート電圧が容量素子Ｃ１及び容量素子Ｃ２に書き込まれる。
電流書き込みからホールド状態に移る時には、第４のスイッチ回路ＳＷ４がオフした状態で第１のスイッチ回路ＳＷ１、第２のスイッチ回路ＳＷ２、第３のスイッチ回路ＳＷ３の順番にオフして、第１のＭＯＳトランジスタＭ１のドレイン電圧＝ゲート電圧、第２のＭＯＳトランジスタＭ２のドレイン電圧＝ゲート電圧の順にホールドする。
【００５３】
電流読み出し時（出力時）には、第１のスイッチ回路ＳＷ１、第２のスイッチ回路ＳＷ２及び第３のスイッチ回路ＳＷ３がオフした状態で第４のスイッチ回路ＳＷ４がオンして、出力端子Ｔｏｕｔ　に読み出した電流が出力される。
本発明のカレントサンプリング回路が従来のカレントサンプリング回路と異なる点は、ＭＯＳトランジスタＭ１とスイッチ回路ＳＷ３とＳＷ４の接続点に、第２のＭＯＳトランジスタＭ２が追加され、そのゲート電圧を保持するための容量素子Ｃ２と電流書き込みを制御するためのスイッチ回路ＳＷ２が追加された点である。
【００５４】
本実施形態において、第２のＭＯＳトランジスタＭ２を追加したことにより、このトランジスタが電流読み出し時にはカスコードの回路として動作して、第１のＭＯＳトランジスタのドレイン電圧において、電流書き込み時と電流読み出し時の変動を数Ｖから数百ｍＶへと約１／１０（−２０ｄＢ）に減少する働きがある。ＭＯＳトランジスタのドレイン電圧の変動が抑制されることにより、チャネル長変動効果が抑制されるとともに、保持電圧に対するゲート・ドレイン間容量の影響が抑制される。これにより電流書き込み時と電流読み出し時の電流値の差を非常に小さくすることが可能である。このため、負荷側の回路のばらつきによる影響が抑制される。
【００５５】
第２実施形態
図３は本発明に係るカレントサンプリング回路の第２の実施形態を示す回路図である。
図示のように、本実施形態のカレントサンプリング回路が前記の第１のカレントサンプリング回路と異なる点は、容量素子Ｃ１のホールドノード側にスイッチ回路ＳＷ５が追加され、容量素子Ｃ２のホールドノード側にスイッチ回路ＳＷ６が追加された点である。既に述べたように、半導体回路をチップ上に集積化した場合には、容量素子Ｃ１や容量素子Ｃ２の値を大きく設計することは困難で、その容量値が最大でも数ｐＦの値となる。このため、スイッチング動作にともなって発生するチャージ電荷の影響も無視できない。
【００５６】
図４は、本実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。
図４に示すように、本実施形態のカレントサンプリング回路が上述した本発明の第２のカレントサンプリング回路と異なる点は、スイッチ回路ＳＷ５はＳＷ１と逆の動作を行ないスイッチ回路ＳＷ６はＳＷ２の逆の動作を行なっている点である。これにより、スイッチ回路ＳＷ１とＳＷ２がオン／オフするときに発生するチャージ電荷がスイッチ回路ＳＷ５とＳＷ６によってキャンセルされ、スイッチング素子のオン／オフに伴うチャージ電荷の影響を低減できる。
【００５７】
第３実施形態
図５は本発明に係るカレントサンプリング回路の第３の実施形態を示す回路図である。
本実施形態のカレントサンプリング回路は、図３に示す本発明の第２の実施形態のカレントサンプリング回路の一具体例である。
【００５８】
図５に示すように、本実施形態のカレントサンプリング回路において、ＮＡＮＤゲートＮＧ１とインバータＩＮＶ１の出力信号により、スイッチング素子ＳＷ１とＳＷ５が制御され、ＮＡＮＤゲートＮＧ２とインバータＩＮＶ２の出力信号により、スイッチング素子ＳＷ２とＳＷ６が制御される。また、インバータＩＮＶ３の出力信号により、スイッチング素子ＳＷ３が制御され、インバータＩＮＶ５の出力信号により、スイッチング素子ＳＷ４が制御される。
【００５９】
なお、図５に示すように、本実施形態のカレントサンプリング回路において、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ５とＳＷ６は、ｐＭＯＳトランジスタにより構成され、スイッチング素子ＳＷ３とＳＷ４は、ｎＭＯＳトランジスタにより構成されている。
【００６０】
ＮＡＮＤゲートＮＧ１の入力端子にそれぞれクロック信号ＣＫ１とインバータＩＮＶ３の出力信号が入力され、ＮＡＮＤゲートＮＧ２の入力端子にそれぞれクロック信号ＣＫ２とインバータＩＮＶ３の出力信号が入力される。
ＮＡＮＤゲートＮＧ３の入力端子にそれぞれ選択信号ＳＥＬと書き込みイネーブル信号ＷＥが印加される。
インバータＩＮＶ１の入力端子がＮＡＮＤゲートＮＧ１の出力端子に接続され、インバータＩＮＶ２の入力端子がＮＡＮＤゲートＮＧ２の出力端子に接続され、インバータＩＮＶ３の入力端子がＮＡＮＤゲートＮＧ３の出力端子に接続されている。
また、インバータＩＮＶ４の入力端子に、出力イネーブル信号ＯＥが印加される。インバータＩＮＶ５の入力端子がインバータＩＮＶ４の出力端子に接続されている。
【００６１】
本実施形態のカレントサンプリング回路において、電流書き込み（サンプリング）のとき、選択信号ＳＥＬと書き込みイネーブル信号ＷＥがともにハイレベルに保持されるとき、インバータＩＮＶ３の出力がハイレベルとなり、スイッチング素子ＳＷ３がオンする。このとき、クロック信号ＣＫ１とＣＫ２がハイレベルに保持されるので、ＮＡＮＤゲートＮＧ１とＮＧ２の出力がハイレベル、インバータＩＮＶ１とＩＮＶ２の出力がローレベルにそれぞれ保持される。このとき、スイッチング素子ＳＷ１，ＳＷ２とＳＷ３がオンし、その他のスイッチング素子ＳＷ４，ＳＷ５とＳＷ６がオフする。これにより、トランジスタＭ１とＭ２のゲート電圧がそれぞれキャパシタＣ１とＣ２によって保持される。
【００６２】
電流書き込み終了後、クロック信号ＣＫ１とＣＫ２が順次ローレベルに切り換わる。これに応じて、スイッチング素子ＳＷ１とＳＷ２が順次オフ状態に切り換わる。一方、スイッチング素子ＳＷ１のオフするに伴って、スイッチング素子ＳＷ５がオンし、スイッチング素子ＳＷ２がオフするに伴って、スイッチング素子ＳＷ６がオンする。
そして、書き込みイネーブル信号ＷＥがローレベルに切り換わると、スイッチング素子ＳＷ３がオフする。このとき、キャパシタＣ１とＣ２により、トランジスタＭ１とＭ２のゲート電圧がそれぞれ保持される。
【００６３】
電流読み出し（電流出力）のとき、出力イネーブル信号ＯＥがハイレベルに保持される。これに応じて、スイッチング素子ＳＷ４がオンするので、キャパシタＣ１とＣ２に保持されている電圧により、トランジスタＭ１とＭ２がそれぞれのゲート電圧によって決まる飽和電流を流し、この電流が出力端子Ｔｏｕｔ　から負荷側に出力される。
【００６４】
本実施形態のカレントサンプリング回路において、好適には、スイッチング素子ＳＷ５を構成するＭＯＳトランジスタのチャネル幅はスイッチング素子ＳＷ１を構成するＭＯＳトランジスタのチャネル幅の約１／２に形成される。または、３本のゲートのうち、１本をスイッチング素子ＳＷ５として使用して２本をスイッチング素子ＳＷ１として使用する。なお、スイッチング素子ＳＷ２とＳＷ６を構成するＭＯＳトランジスタについても同様である。
【００６５】
電流書き込みからホールド状態に移る時、スイッチング素子ＳＷ１とＳＷ２がオフする時に発生するチャージ電荷をキャンセルすることが正確な書き込み電流をホールドするために重要である。スイッチング素子ＳＷ１やＳＷ２がオフするより先にスイッチング素子ＳＷ５やＳＷ６がオンしてしまうと、キャンセルする効果が非常に小さくなってしまう。このため、スイッチング素子ＳＷ１とＳＷ２を駆動するＮＡＮＤ出力より後のインバータの出力でスイッチング素子ＳＷ５とＳＷ６を駆動する。
【００６６】
本実施形態のカレントサンプリング回路によれば半導体集積回路化した場合に問題になるスイッチング動作の影響も改善でき、これにより電流書き込み時と電流読み出し時の電流値は十分な精度で一致して、かつ、出力負荷側の回路のばらつきによる影響が抑制される。
【００６７】
以上、カスコードの構成を有するＭＯＳトランジスタを追加することにより出力電流精度の改善及び負荷側のバラツキによる影響を低減できる利点について説明したが、カスコードの構成をとることにより電源電圧のマージンが少なくなるという不利益が発生する。以下、電源電圧マージンを広げるための具体的な方法について説明する。
【００６８】
カレントサンプリング回路が動作するのに必要な電圧Ｖｍａｘ　は以下の式（１）〜式（５）で与えられる。まず、ここで、ＶＧＳ１　＝Ｖｅｆｆ１＋Ｖｔｈ、ＶＧＳ２　＝Ｖｅｆｆ２＋Ｖｔｈとおくと、第１のＭＯＳトランジスタＭ１について、次式が成立する。
【００６９】
【数１】
2004077743.tif 000003
【００７０】
同様に、第２のＭＯＳトランジスタＭ２について、次式が得られる。
【００７１】
【数２】
2004077743.tif 000004
【００７２】
式（１）と（２）において、Ｗ１とＷ２は、それぞれトランジスタＭ１とＭ２のチャネル幅を示し、ＬはトランジスタＭ１とＭ２のチャネル長を示す。Ｉｍａｘは、電流出力型駆動回路の出力電流の最大値である。
【００７３】
式（１）と（２）におけるＶｅｆｆ１とＶｅｆｆ２は、ＭＯＳトランジスタＭ１とＭ２に電流を流すために必要な実効的な電圧と言える。この実効的な電圧が小さいと、ドレイン−ゲート間のカップリング容量の影響やスイッチング素子ＳＷ１、ＳＷ２のオン／オフ時の影響を受けやすくなる。
カスコードの構成をとるＭＯＳトランジスタＭ１とＭ２に印加される最大の電圧Ｖｍａｘ　は、次式によって与えられる。
【００７４】
【数３】
2004077743.tif 000005
【００７５】
式（３）において、定数αは、スイッチング素子ＳＷ３とＳＷ４を構成するＭＯＳトランジスタのドレイン−ソース間の電圧で、α＝ＶＤＳ≒０．２Ｖ程度である。ＤＡＣ出力との接続を考えると、最大電圧Ｖｍａｘ　は、次式によって与えられる。
【００７６】
【数４】
Ｖｍａｘ　≦（１／２）ＶＤＤ　　　　　　　…（４）
【００７７】
ここで、Ｖｔｈ＝０．７５Ｖ、ＶＤＤ＝４．７５Ｖとすると、次の結果が得られる。
【００７８】
【数５】
Ｖｅｆｆ１＋Ｖｅｆｆ２＝０．６７５Ｖ　　　　　　　　…（５）
【００７９】
式（５）によると、Ｖｅｆｆ１やＶｅｆｆ２は、数百ｍＶというかなり小さな電圧をとることが分かる。サンプリングホールド時に発生する数ｍＶの誤差も問題になるため、回路設計においてもレイアウト設計においても十分な注意が必要である。
【００８０】
第４実施形態
図６〜図８は本発明に係るカレントサンプリング回路の第４の実施形態の各実施例を示す回路図である。
図６〜図８に示す実施例は、図１に示す本発明の第１の実施形態のカレントサンプリング回路とほぼ同じ構成を有する。ただし、それぞれの実施例において、ＭＯＳトランジスタＭ１とＭ２のチャネル長、バルクバイアスまたはしきい値電圧が上述した本発明の第１の実施形態と異なる。
【００８１】
まず、図６に示すカレントサンプリング回路の実施例では、ＭＯＳトランジスタＭ２のチャネル幅がＭＯＳトランジスタＭ１のチャネル幅より大きく形成されている。即ち、ここで、ＭＯＳトランジスタＭ１のチャネル幅をＷ１、ＭＯＳトランジスタＭ２のチャネル幅をＷ２とすると、Ｗ２＞Ｗ１である。
【００８２】
カレントサンプリング回路の電流読み出し時には、ＭＯＳトランジスタＭ２はカスコードのトランジスタの働きをし、ＭＯＳトランジスタＭ１側で出力電流が決まる。ＭＯＳトランジスタＭ１のゲート電圧がずれると、読み出し電流が目標の電流値よりずれてしまう。しかし、ＭＯＳトランジスタＭ２のゲート電圧が多少ずれてもカスコードの働きには問題がない。
このため、本実施形態のカレントサンプリング回路では、Ｖｅｆｆ１＞Ｖｅｆｆ２、即ち、Ｗ２＞Ｗ１の条件でＭＯＳトランジスタＭ１とＭ２のチャネル幅を設計することによって、電流読み出し時の出力電流の精度を改善できる。
【００８３】
次に、図７に示すカレントサンプリング回路の実施例では、ＭＯＳトランジスタＭ２のバルクバイアス電圧をそのソースからとる。即ち、図７に示すように、ＭＯＳトランジスタＭ２の基板（バルク）がそのソースに接続されている。これによって、ＭＯＳトランジスタＭ２のバルクバイアス電圧がそのソース電圧によって決まる。
【００８４】
ＭＯＳトランジスタＭ２の基板が電源電圧ＶＤＤに接続する場合、ソース電圧とバルク電圧に差があるため、基板バイアス効果により、式（３）の代わりに、次式が成り立つ。
【００８５】
【数６】
2004077743.tif 000006
【００８６】
本実施例のカレントサンプリング回路において、ＭＯＳトランジスタＭ２のバルクをソースに接続することで、基板バイアス効果分ΔＶｔｈだけ最大出力電流Ｉｍａｘ　が大きくなる。
【００８７】
図８に示すカレントサンプリング回路の実施例では、ＭＯＳトランジスタＭ１とＭ２のしきい値電圧Ｖｔｈは通常より低く形成されている。即ち、ＭＯＳトランジスタＭ１とＭ２は低しきい値電圧トランジスタからなる。
【００８８】
上述した式（３）によると、電圧Ｖｍａｘ　はトランジスタＭ１とＭ２のしきい値電圧Ｖｔｈに影響される。このため、本実施例のように、低しきい値電圧のＭＯＳトランジスタＭ１とＭ２を用いることにより、トランジスタＭ１とＭ２の実行的な電圧Ｖｅｆｆ１とＶｅｆｆ２を維持しつつ、電圧Ｖｍａｘ　を低くすることができる。即ち電圧Ｖｍａｘ　を低くしてもカレントサンプリング回路が正常に動作でき、低電源電圧での動作特性が改善される。
【００８９】
第５実施形態
図９〜図１０は本発明に係るカレントサンプリング回路の第５の実施形態の各実施例を示す回路図である。
図９に示す本実施形態のカレントサンプリング回路の実施例は、図５に示す本発明のカレントサンプリング回路の第３の実施形態の回路例とほぼ同じ構成を有する。ただし、本実施例のカレントサンプリング回路において、スイッチング素子ＳＷ１とＳＷ２は、それぞれｐＭＯＳトランジスタＭ３とＭ４によって構成され、かつ、トランジスタＭ４のチャネル幅がトランジスタＭ３のチャネル幅より大きく形成されている。
【００９０】
本実施例のカレントサンプリング回路において、スイッチング素子ＳＷ２を構成するＭＯＳトランジスタＭ４は、中間電圧付近で電流を流さなければならない。電源電圧が低下したときに、トランジスタの基板バイアス効果による影響で、電流を流しにくくなってしまう。そのため、スイッチング素子ＳＷ１を構成するＭＯＳトランジスタＭ３のチャネル幅Ｗ３よりもスイッチング素子ＳＷ２を構成するＭＯＳトランジスタＭ４のチャネル幅Ｗ４の方を大きく設計することにより、低電源電圧で動作するときにスイッチング素子ＳＷ２の電流を所定値に保持することができ、カレントサンプリング回路の動作特性が改善される。
【００９１】
図１０は、本実施形態のカレントサンプリング回路のもう一つの実施例を示す回路図である。
図示のように、本実施例のカレントサンプリング回路は、図９に示すカレントサンプリング回路の実施例とほぼ同じ構成を有するが、図９の実施例との相違点は、スイッチング素子ＳＷ２が並列に接続されているｐＭＯＳトランジスタＭ４とｎＭＯＳトランジスタＭ５によって構成されている。
【００９２】
上述したように、スイッチング素子ＳＷ２は、中間電圧付近で電流を流さなければならない。このため、本実施例のカレントサンプリング回路では、スイッチング素子ＳＷ２をｐＭＯＳトランジスタＭ４とｎＭＯＳトランジスタＭ５を並列に接続して構成している。これにより、中間電圧でも十分な電流を流せるようになり、カレントサンプリング回路の動作特性が改善される。
【００９３】
第６の実施形態
図１１〜１３は、本発明に係るカレントサンプリング回路の第６の実施形態の実施例を示す回路図である。
なお、本実施形態のカレントサンプリング回路は、その電流保持特性を改善するための工夫が施されている。
【００９４】
図１１に示すカレントサンプリング回路の実施例において、ホールド状態では、スイッチング素子ＳＷ１を構成するＭＯＳトランジスタＭ３、スイッチング素子ＳＷ２を構成するＭＯＳトランジスタＭ４、及びスイッチング素子ＳＷ３とＳＷ４を構成するＭＯＳトランジスタは何れもオフしている。
【００９５】
このため、ＭＯＳトランジスタＭ１のドレイン電圧とＭＯＳトランジスタＭ２のドレイン電圧は電源電圧ＶＤＤに等しくなる。したがって、容量素子Ｃ１に保持された電圧は、スイッチング素子ＳＷ１を構成するＭＯＳトランジスタＭ３のリーク電流によって次第に電源電圧ＶＤＤに向かって経時変化することになる。同様に、容量素子Ｃ２に保持された電圧は、スイッチング素子ＳＷ２を構成するＭＯＳトランジスタＭ４のリーク電流によって次第に電源電圧ＶＤＤに向かって経時変化することになる。
【００９６】
ＭＯＳトランジスタのリーク電流はゲート長がプロセスのバラツキによって短くなってしきい値電圧Ｖｔｈが低下したときに急激に増加する。
本実施例のカレントサンプリング回路において、スイッチング素子ＳＷ１を構成するＭＯＳトランジスタＭ３とスイッチング素子ＳＷ２を構成するＭＯＳトランジスタＭ４のチャネル長の設計値を通常よりも大きめに設計する。即ち、図１１に示すように、ＭＯＳトランジスタＭ３とＭ４のチャネル長をＬ＋αとする。これによって、ホールド時にトランジスタＭ３とＭ４のリーク電流が低減するので、保持特性の劣化を防止できる。
【００９７】
図１２に示すカレントサンプリング回路の実施例において、他のカレントサンプリング回路の実施例に較べて、スイッチング素子ＳＷ７及びＭＯＳトランジスタＭ８を追加することにより、ホールド状態のとき、トランジスタＭ１とＭ２に電流経路を形成する。これによって、スイッチング素子ＳＷ１とＳＷ２の電圧差を低減させ、リーク電流の低減を図る。
【００９８】
図１２において、トランジスタＭ８はダイオード接続され、ダミーの負荷回路を形成している。ホールドのとき、スイッチング素子ＳＷ７がオンするので、カスコード接続されているトランジスタＭ１とＭ２にトランジスタＭ８からなるダミーの負荷回路が直列接続される。このため、電流書き込み時にキャパシタＣ１とＣ２に保持されている電圧により、トランジスタＭ１とＭ２がオン状態に保持されるので、電源電圧ＶＤＤから、トランジスタＭ８からなるダミーの負荷回路までに電流経路が形成され、電流が流れる。これにより、スイッチング素子ＳＷ１の両端の電圧差やスイッチング素子ＳＷ２の両端の電圧差が小さくなるので、これらのスイッチング素子ＳＷのリーク電流を小さくすることができる。
【００９９】
図１３は、図１２に示す本実施例のカレントサンプリング回路の動作を示すタイミングチャートである。
図１３に示すように、電流書き込みのとき、スイッチング素子ＳＷ１，ＳＷ２及びＳＷ３がオンし、その他のスイッチング素子がオフする。この状態において、入力端子Ｔｉｎから入力される電流に応じて生じたトランジスタＭ１とＭ２のゲート電圧がそれぞれ容量素子Ｃ１とＣ２によって保持される。
【０１００】
次に、ホールドのとき、スイッチング素子ＳＷ５，ＳＷ６及びＳＷ７がオンし、他のスイッチング素子がオフする。この状態において、トランジスタＭ１とＭ２及びトランジスタＭ８が、電源電圧ＶＤＤと基準電位ＶＳＳの間で直列接続されるので、トランジスタＭ１とＭ２に、キャパシタＣ１とＣ２によって保持されているゲート電圧に応じた電流が流れる。
これによって、トランジスタＭ１とＭ２それぞれのゲート−ソース間電圧が低下する。即ち、オフ状態にあるスイッチング素子ＳＷ１とＳＷ２の両端の電圧が低下する。このため、スイッチング素子ＳＷ１とＳＷ２のリーク電流が低減され、カレントサンプリング回路の保持特性が改善される。
【０１０１】
次に、電流読み出しのとき、スイッチング素子ＳＷ４がオンし、それ以外のスイッチング素子がすべてオフする。このとき、キャパシタＣ１とＣ２に保持されている電圧により、トランジスタＭ１とＭ２それぞれのゲート電圧が決まり、それに応じた出力電圧Ｉｏｕｔ　がスイッチング素子ＳＷ４を介して、負荷回路に出力される。
【０１０２】
上記の本実施形態の各実施例によれば、カレントサンプリング回路の電流保持特性を改善でき、例えば、数μｓｅｃ（マイクロ秒）〜数十μｓｅｃの間でホールドしても全く視認できないレベルに経時変化を抑えることができる。即ち、本実施形態の各実施例によれば、カレントサンプリング回路の電流保持特性を向上させることができ、これにより電流書き込み時に負荷回路に供給する出力電流を書き込み電流とほぼ一致させることでき、出力電流を高精度に制御することが可能である。
【０１０３】
以上、本発明のカレントサンプリング回路のそれぞれの実施形態を説明した。以下、本発明のカレントサンプリング回路を用いて構成された電流出力型駆動回路について説明する。
【０１０４】
第７の実施形態
図１４は、本発明に係る電流出力型駆動回路の一実施形態を示す構成図である。図示のように、本実施形態の電流出力型駆動回路は、テスト回路１０、制御回路２０、書き込み回路３０、基準電流源回路４０、フラグ用双方向シフトレジスタ５０、画像データ用レジスタアレイ６０、制御信号発生回路７０−１，７０−２、ＤＡＣ（電流出力型）８０−１，８０−２，…，８０−３，８０−４及び電流出力回路９０−１，９０−２，９０−３，９０−４により構成されている。
【０１０５】
テスト回路１０は、入力信号ＴＯＵＴ，ＴＭＯＤＥ及びＴＣＬＫに応じて、回路全体の動作をテストする。
制御回路２０は、方向制御信号ＤＩＲ、リセット信号ＲＥＳＥＴ、ロードパルスＬＯＡＤ、ラッチパルスＬＡＴＣＨ及びクロック信号ＭＣＬＫに応じて、書き込み回路３０、フラグ用双方向シフトレジスタ５０及び制御信号発生回路７０−１，７０−２にそれぞれ駆動クロック信号や制御信号を出力する。
書き込み回路３０は、制御回路２０からの駆動クロック信号や制御信号に基づき、入力されるｍビットの画像データＤｉｎ０　，Ｄｉｎ１　，…，Ｄｉｎｍ−１　をラッチして、好適にはシリアル・パラレル変換により動作周波数を低くして、画像データ用レジスタアレイ６０に出力する。
【０１０６】
基準電流源回路４０は、例えば、ある１つのドライバＩＣ（電流出力型駆動回路）の基準電流発生回路の外部抵抗接続端子ＲＥＸＴとＧＮＤの間に抵抗を接続して、その抵抗値に応じて基準電流出力端子ＩＲＥＦＯＵＴにディスプレイパネル上のドライバＩＣに共通する基準電流を発生する。各ドライバＩＣは入力信号ＮＥＸＴＲＥＦの制御にしたがって基準電流入力端子ＩＲＥＦＩＮを通して基準電流をドライバＩＣ内部に取り込んで、必要な出力本数に増やされて、ＤＡＣ７０−１〜７０−４に出力する。
フラグ用双方向シフトレジスタ５０は、方向制御信号ＤＩＲや制御回路２０から入力される駆動クロック信号や制御信号にしたがって、シフトレジスタの両端からそれぞれ入力されるフラグ信号ＳＴＡＲＴ／ＮＥＸＴとＮＥＸＴ／ＳＴＡＲＴを左または右の何れかの方向にシフトし、シフトしたフラグ信号を画像データ用レジスタアレイ６０に供給して、書き込み回路３０から入力される画像データを書き込むレジスタアレイの位置（アドレス）を選択する。
画像データ用レジスタアレイ６０は、ダブルバッファ型のレジスタから構成されており、書き込み回路３０から入力される画像データを前段のレジスタで保持し、ＬＡＴＣＨ信号の入力に応じて保持した画像データを後段のレジスタに転送し、制御信号発生回路７０から入力されるチャネル選択信号に応じて、ＤＡＣ８０−１，８０−２，８０−３及び８０−４に順次出力する。
【０１０７】
ＤＡＣ８０−１，８０−２，８０−３及び８０−４は、電流出力型ディジタル／アナログ変換回路である。即ち、これらの変換回路は、画像データ用レジスタアレイ６０から順次入力される画像データに対応した電流信号を発生し、電流出力回路９０−１，９０−２，９０−３，９０−４に時分割で出力する。
電流出力回路９０−１，９０−２，９０−３，９０−４は、前述した本発明に係るカレントサンプリング回路及び高耐圧または中耐圧の電流出力トランジスタによって構成されている。これらの電流出力回路は、ＤＡＣ８０−１，８０−２，８０−３及び８０−４から入力される画像データに対応した変換電流をサンプリングして保持し、そして、保持した電流をＬＯＡＤ信号の入力に応じて複数の出力端子に出力する。
【０１０８】
本実施形態の電流出力型駆動回路は、外部から供給される制御信号に基づき、入力される画像データＤｉｎ０　，Ｄｉｎ１　，…，Ｄｉｎｍ−１　を保持して、そして保持した画像データをチャネル選択信号に従って複数のＤＡＣ８０−１，８０−２，８０−３及び８０−４の何れかに出力する。
ＤＡＣ８０−１，８０−２，８０−３及び８０−４により、基準電流源回路４０から供給された基準電流及び入力される画像データに応じた電流が生成される。電流出力回路９０−１，９０−２，９０−３及び９０−４により、ＤＡＣ８０−１，８０−２，８０−３及び８０−４から供給された電流を保持して、そして保持した電流がＬＯＡＤ信号の入力に応じて複数の出力端子に出力される。
【０１０９】
図１５は、本実施形態の電流出力回路の一構成例を示す構成図である。
図示のように、電流出力回路９０は、それぞれ複数のカレントサンプリング回路からなる第１のバンク９１、第２のバンク９２及びディスプレイパネルを駆動するのに必要な電圧に足りる中耐圧または高耐圧の所定の耐圧を有する複数のトランジスタからなる電流出力トランジスタアレイ９３によって構成されている。
【０１１０】
図１５に示すように、第１のバンク９１と第２のバンク９２に、出力電流のチャネルの数だけそれぞれ複数のカレントサンプリング回路が配置されている。第１のバンク９１の各チャネルのカレントサンプリング回路は、第２のバンク９２のそれぞれのチャネルのカレントサンプリング回路に対応して配置されている。さらに、第１のバンク９１と第２のバンク９２の各チャネルのカレントサンプリング回路は、電流出力トランジスタアレイ９３の各チャネルの所定の耐圧を有するトランジスタに対応して配置されている。
【０１１１】
例えば、第１のバンク９１において、１チャネル目のカレントサンプリング回路９１−１と第２のバンク９２の１チャネル目のカレントサンプリング回路９２−１、並びに電流出力トランジスタアレイ９３における１チャネル目の所定の耐圧を有するトランジスタ９３−１に対応して配置されている。カレントサンプリング回路９１−１の電流出力端子ＩＯＵＴとカレントサンプリング回路９２−１の電流出力端子ＩＯＵＴが所定の耐圧を有するトランジスタ９３−１のソースに共通に接続されている。同様に、第１のバンク９１のｎチャネル目のカレントサンプリング回路９１−ｎと第２のバンク９２のｎチャネル目のカレントサンプリング回路９２−ｎ、並びに電流出力トランジスタアレイ９３におけるｎチャネル目の所定の耐圧を有するトランジスタ９３−ｎに対応して配置されている。カレントサンプリング回路９１−ｎの電流出力端子ＩＯＵＴとカレントサンプリング回路９２−ｎの電流出力端子ＩＯＵＴが所定の耐圧を有するトランジスタ９３−ｎのソースに共通に接続されている。電流出力トランジスタアレイ９３において、所定の耐圧を有するトランジスタ９３−１，９３−２，…，９３−ｎのドレインは、それぞれ出力パッド９４−１，９４−２，…，９４−ｎに接続されている。
【０１１２】
第１のバンク９１及び第２のバンク９２のすべてのカレントサンプリング回路の電流入力端子ＩＩＮは、図１５に示していない電流出力型ＤＡＣの電流出力端子に接続されている。第１のバンク９１のカレントサンプリング回路と第２のバンク９２のカレントサンプリング回路は、制御信号ＯＥ０、ＯＥ１に応じて交互に書き込みモードと、読み出しモードに制御される。これらのカレントサンプリング回路により、ＤＡＣの出力電流に応じた駆動電流を電流出力トランジスタ９３−１，９３−２，…，９３−ｎを介して負荷側に出力する。
【０１１３】
本実施形態の電流出力回路９０は、例えば、有機ＥＬ素子を駆動する場合、１０Ｖ〜２０Ｖ程度の電圧で、ＤＡＣの出力電流に応じた駆動電流を有機ＥＬ素子の供給する必要がある。このため、各出力チャネルごとに１個の中耐圧または高耐圧の所定の耐圧を有するトランジスタ９３−１〜９３−ｎを設けて、カレントサンプリング回路からの出力電流をパッド９４−１〜９４−ｎを介して、各チャネルの有機ＥＬ素子に出力することで高電圧に対応している。
【０１１４】
本実施形態のカレントサンプリング回路は、上述した本発明のカレントサンプリング回路の各実施形態及び実施例の回路に対応する。ここで、例えば、カレントサンプリング回路は、図５に示すカレントサンプリング回路の第３の実施形態によって構成される。
【０１１５】
本実施形態の各カレントサンプリング回路において、選択信号ＳＥＬと書き込みイネーブル信号ＷＥがアクティブ状態（例えば、ハイレベル）のとき、クロック信号ＣＫ１とＣＫ２により設定したタイミングでカレントサンプリング回路のキャパシタＣ１とＣ２にＤＡＣからの出力電流に応じたゲート電圧が取り込まれて、保持される。そして、読み出しイネーブル信号ＯＥがアクティブ状態（例えば、ハイレベル）のとき、キャパシタＣ１とＣ２に保持されているゲート電圧に応じた電流が出力される。このため、本実施形態の電流出力回路９０によって、各カレントサンプリング回路により、ＤＡＣの出力電流に基づき、高精度の駆動電流が各チャネルの有機ＥＬ素子に供給される。
【０１１６】
図１６は、本実施形態の電流出力型駆動回路の動作を示すタイミングチャートである。以下、図１５及び図１６を参照しつつ、本実施形態の動作について説明する。
図１５に示すように、第１のバンク９１と第２のバンク９２のカレントサンプリング回路は、交互にイネーブル信号ＯＥ０とＯＥ１により、書き込み動作と読み出し動作が制御される。即ち、第１のバンク９１の各カレントサンプリング回路の書き込みイネーブル信号ＷＥとして、イネーブル信号ＯＥ０が入力され、読み出しイネーブル信号ＯＥとして、イネーブル信号ＯＥ１が入力される。逆に、第２のバンク９２の各カレントサンプリング回路において、書き込みイネーブル信号ＷＥとして、イネーブル信号ＯＥ１が入力され、読み出しイネーブル信号ＯＥとして、イネーブル信号ＯＥ０が入力される。
【０１１７】
このため、第１のバンク９１のカレントサンプリング回路が書き込みのとき、第２のバンク９２のカレントサンプリング回路が電流を出力し、逆に、第２のバンク９２のカレントサンプリング回路が書き込みのとき、第１のバンク９１のカレントサンプリング回路が電流を出力する。即ち、第１のバンク９１のカレントサンプリング回路と第２のバンク９２のカレントサンプリング回路が交互に書き込みモードと読み出し（電流出力）モードに制御される。
【０１１８】
図１６に示すタイミングチャートに示すように、クロック信号ＣＫ１，ＣＫ２及びイネーブル信号ＯＥ０，ＯＥ１は、ラッチパルスＬＡＴＣＨに同期して生成される。なお、ラッチパルスＬＡＴＣＨは、システムによって生成され、制御信号発生回路７０−１，７０−２に供給される。これらの制御信号発生回路により、上述したクロック信号ＣＫ１，ＣＫ２、イネーブル信号ＯＥ０，ＯＥ１がそれぞれ生成され、電流出力回路９０に供給される。
【０１１９】
図示のように、ラッチパルスＬＡＴＣＨに同期して、クロック信号ＣＫ１，ＣＫ２及びイネーブル信号ＯＥ０，ＯＥ１が生成される。
ラッチパルスＬＡＴＣＨの各周期ごとに、イネーブル信号ＯＥ０とイネーブル信号ＯＥ１が交互にハイレベルとローレベルに保持される。
【０１２０】
イネーブル信号ＯＥ０がハイレベルのとき、第１のバンク９１のカレントサンプリング回路が書き込みを行う。このとき、第１のバンク９１のカレントサンプリング回路９１−１，９１−２，…，９１−ｎにおいて、クロック信号ＣＫ１とＣＫ２により設定したタイミングで、キャパシタＣ１とＣ２にトランジスタＭ１とＭ２のゲート電圧がそれぞれ印加され、保持される。
【０１２１】
次のラッチパルスＬＡＴＣＨの周期においてに、イネーブル信号ＯＥ０がローレベルに切り換わり、イネーブル信号ＯＥ１がハイレベルに切り換わる。このため、第２のバンク９２のカレントサンプリング回路が書き込みを行い、第１のバンク９１のカレントサンプリング回路が読み出し、即ち電流出力を行う。図１６のタイミングチャートに示すように、このとき、例えば、第１のバンク９１のカレントサンプリング回路９１−１の電流出力端子ＩＯＵＴから電流が出力される。
【０１２２】
上述したように、本実施形態の電流出力回路９０において、イネーブル信号ＯＥ０とＯＥ１に応じて、第１のバンク９１のカレントサンプリング回路と第２のバンク９２のカレントサンプリング回路が交互に書き込みモードと読み出しモードに制御され、書き込みモードのときカレントサンプリング回路はＤＡＣからの出力電流に応じて書き込みを行い、そして、読み出しモードのとき書き込みモード動作時に保持された電流を出力するので、ＤＡＣの出力電流に応じた電流を高精度で負荷側に供給する。
【０１２３】
図１７は、本実施形態の電流出力型駆動回路におけるレジスタアレイの一構成例を示す構成図である。なお、図１７に示す回路例は、図１４に示す本実施形態の電流出力型駆動回路におけるＤＡＣ１個分に対応するレジスタアレイの部分回路である。以下の説明では、便宜上この部分回路をレジスタアレイとし、符号６０を付して表記する。
【０１２４】
図示のように、レジスタアレイ６０を構成する単位セルは、例えば、トランスミッションゲートを持つＤ型ラッチ回路が２段接続したダブルバッファ型のラッチ回路６２−１，６２−２，…，６２−ｎ〜６３−１，６３−２，…，６３−ｎである。ラッチ回路は、ＤＡＣ１個の出力に接続するカレントサンプリング回路のチャンネル数ｎをワード数として、画像データのビット幅ｍをビット幅としたｎ×ｍのアレイを構成している。各ラッチ回路において、前段のラッチ回路のトランスミッションゲートは、フラグレジスタ５０−１，５０−２，…，５０−ｉの出力ＷＤ１，ＷＤ２，…，ＷＤｉによってオン／オフされる。
【０１２５】
本実施形態の電流出力型駆動回路において、例えば、スタートパルスＳＴＡＲＴがフラグレジスタ５０−１に入力される。また、画像データが書き込み回路を介して駆動回路内部のデータバスＤＸ０〜ＤＸｍ−１，ＤＹ０〜ＤＹｍ−１及びＤＺ０〜ＤＺｍ−１に出力される。スタートパルスがフラグレジスタ５０−１，５０−２，…，５０−ｉによって順次シフトされることにより、例えば、３チャネル分ずつ画像データが２段接続したダブルバッファ型のラッチ回路のうち、前段のラッチ回路に書き込まれる。
【０１２６】
画像データの書き込みが終わると、ラッチパルスＬＡＴＣＨの入力により、それぞれのダブルバッファ型のラッチ回路において、前段のラッチ回路に保持されている画像データが後段のラッチ回路に出力される。後段のラッチ回路の出力部分は選択回路になっていて、各選択回路の出力が共通のデータバス６６〜６７に接続されている。データバス６６〜６７がバッファ６４の入力側に接続されている。バッファ６４の出力端子がＤＡＣのデコーダの入力端子に接続されている。即ち、ダブルバッファ型のラッチ回路の出力がバッファ６４を介して、ＤＡＣのデコーダに入力される。
【０１２７】
ダブルバッファ型のラッチ回路６２−１，６２−２，…，６２−ｎ〜６３−１，６３−２，…，６３−ｎのうち、どのラッチ回路の出力がバッファ６４に出力されるかは、それぞれのダブルバッファ型ラッチ回路の後段の選択回路に入力される選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎによって制御される。図示のように、選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎがバッファ６５に入力され、バッファ６５によって保持された選択信号がそれぞれのダブルバッファ型ラッチ回路６２−１，６２−２，…，６２−ｎ〜６３−１，６３−２，…，６３−ｎに出力される。
【０１２８】
図１８は、本実施形態の電流出力型駆動回路を構成するレジスタアレイ６０、制御信号発生回路７０、ＤＡＣ８０及び電流出力回路９０を含む部分回路の構成を示すブロック図である。
本実施形態の電流出力型駆動回路において、時分割でレジスタアレイ６０からディジタルの画像データを読み出して、ＤＡＣ８０によって画像データに応じた電流が出力され、逐次電流出力回路９０に書き込むという一連の動作が行われる。制御信号発生回路７０は、この一連の動作を制御するための制御信号を発生し、電流出力型駆動回路の各構成部分に出力する。
【０１２９】
例えば、ＤＡＣ８０のデコーダの入力側には、ｎチャネル分のレジスタアレイ６２−１，６２−２，…，６２−ｎが選択回路及び出力バッファ６４を介して接続されている。ＤＡＣ８０の出力側には、ｎチャネル分の電流ＩＯ１，ＩＯ２，…，ＩＯｎを出力する電流出力回路９０が接続されている。どのチャネルの画像データをレジスタアレイ６０から選択して、ＤＡＣ８０に出力するかは、制御信号発生回路７０によって生成した選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎによって制御される。選択されたチャネルの画像データがレジスタアレイ６０からＤＡＣ８０のデコーダに入力され、ＤＡＣ８０により電流出力に変換され、電流出力回路９０に書き込まれる。
【０１３０】
電流出力回路９０において、図示のように、第１のバンク９１のそれぞれのカレントサンプリング回路と第２のバンク９２のそれぞれのカレントサンプリング回路９２は、制御信号発生回路７０から入力される交互にハイレベルとローレベルで切り換わるイネーブル信号ＯＥ０とＯＥ１に応じて、書き込みモードと読み出しモードを繰り返し、ＤＡＣ８０から出力された電流を取り込み、さらに電流出力トランジスタを介して図示しない画像表示素子、例えば、有機ＥＬ素子に出力する。
【０１３１】
図１９は、図１８に示す本実施形態の電流出力型駆動回路の各構成部分の動作を示すタイミングチャートである。以下、図１８及び図１９を参照しつつ、この回路群の基本動作について説明する。
各動作周期において、ラッチパルスＬＡＴＣＨの入力により、制御信号発生回路７０がクリアされ、動作がスタートする。
【０１３２】
図１９に示すように、ラッチパルスＬＡＴＣＨに続いて、制御信号発生回路７０から選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎが順番に生成される。また、それぞれの選択信号とともに、各チャネルに供給されるクロック信号ＣＫ１１，ＣＫ１２，ＣＫ２１，ＣＫ２２，…，ＣＫ１ｎ，ＣＫ２ｎも順番に生成される。
【０１３３】
選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎがレジスタアレイ６０に供給され、これに応じてレジスタアレイ６０に保持されている各チャネルの画像データが順次読み出されてＤＡＣの８０のデコーダに入力される。
ＤＡＣ８０によって、入力される画像データが逐次電流出力に変換され、電流出力回路９０に出力される。電流出力回路９０において、第１のバンク９１と第２のバンク９２のうち、イネーブル信号ＯＥ０とＯＥ１により、一方が書き込みモードに制御され、他方が読み出しモードに制御される。ＤＡＣ８０から出力される電流が、チャネル選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに応じて、書き込みモード側のバンクにある各カレントサンプリング回路に順番に書き込まれる。
【０１３４】
なお、カレントサンプリング回路には、チャネル選択信号と同時に、第１のスイッチ回路を先にオフさせるための第１のクロック信号群ＣＫ１１，ＣＫ１２，…，ＣＫ１ｎと、第１のスイッチ回路に遅れて第２のスイッチ回路をオフさせるための第２のクロック信号群ＣＫ２１，ＣＫ２２，…，ＣＫ２ｎが供給される。これらの選択信号は、チャネルごとに揃えないで、数種類の選択信号を組み合わせる形式で配線本数を減らしても良いし、また、クロック信号は、チャネルごとに揃えないで、２〜３組の信号を共用してもよい。
【０１３５】
図１９に示すように、外部からロードパルスＬＯＡＤが入力されると、書き込みモードと読み出しモードの切り換えを制御するＯＥ０とＯＥ１の信号が反転して、交互にローレベルとハイレベルで切り替わる。イネーブル信号ＯＥ０がローレベルでイネーブル信号ＯＥ１がハイレベルのときには、第１のバンク９１のカレントサンプリング回路が電流読み出しモードで動作し、電流の出力が行い、第２のバンク９２のカレントサンプリング回路が書き込みモードで動作し、ＤＡＣからの出力電流を取り込む。一方、イネーブル信号ＯＥ０がハイレベルでイネーブル信号ＯＥ１がローレベルのときは、第２のバンク９２のカレントサンプリング回路が読み出しモードで動作し、各カレントサンプリング回路からホールドした電流が出力され、第１のバンク９１のカレントサンプリング回路が書き込みモードで動作し、ＤＡＣからの出力電流を取り込む。
【０１３６】
第８の実施形態
図２０は、本発明に係る電流出力型駆動回路の第８の実施形態を示す構成図である。なお、本実施形態の電流出力型駆動回路は、電流出力回路を除いて、他の各部分は図１４に示す本発明の電流出力型駆動回路の実施形態とほぼ同じ構成を有する。図２０は、本実施形態における電流出力回路９０ａの構成を示している。以下の説明では、電流出力回路９０ａのみについて説明し、他の各構成部分については、上述した第７の実施形態の説明を参照されたい。
【０１３７】
図２０に示すように、本実施形態における電流出力回路９０ａは、第１のバンク９１、第２のバンク９２、電流出力トランジスタアレイ９３、及びダミーカレントサンプリング回路９４によって構成されている。このうち、ダミーカレントサンプリング回路９４は、本実施形態において新しく追加された部分であり、その他の各部分回路は、図１５に示した第７の実施形態の電流出力回路の対応する構成部分と同じである。
【０１３８】
図２０に示すように、ダミーカレントサンプリング回路９４において、電流入力端子ＩＩＮは、図示していないＤＡＣ８０の電流出力端子に接続されている。また、ダミーカレントサンプリング回路９４において、ダミー制御端子が設けられ、当該ダミー制御端子には、図示していない制御信号発生回路７０ａからのダミー選択信号ＤＵＭが入力される。
【０１３９】
図２１は、本実施形態の電流出力型駆動回路を構成するレジスタアレイ６０、制御信号発生回路７０ａ、ＤＡＣ８０及び電流出力回路９０ａを含む部分回路の構成を示すブロック図である。
なお、図２１に示す本実施形態の部分回路と図１８に示す本発明の第７の実施形態の部分回路との異なる点は、ＤＡＣ８０の電流出力端子にダミーカレントサンプリング回路９４が追加された点と、レジスタアレイ６０と電流出力回路９０におけるカレントサンプリング回路を選択するためのチャネル選択信号として、チャネル１とチャネルｎの選択信号がそれぞれＳＥＬＲ１，ＳＥＬＣ１とＳＥＬＲｎ，ＳＥＬＣｎが制御信号発生回路７０ａによって生成される点である。
【０１４０】
図２２は、図２１に示す本実施形態の電流出力型駆動回路の部分回路の動作を示すタイミングチャートである。以下、図２１及び図２２を参照しつつ、この部分回路の動作について説明する。
図２２に示すように、本実施形態において、ダミーサイクルが設けられている。ラッチパルスＬＡＴＣＨが入力されたあと、すぐにチャネル１のカレントサンプリング回路への書き込みが開始するのではなく、ダミーサイクルの間に、本当のチャネルへの電流の取り込みが行われず、ダミーカレントサンプリング回路９４に電流を流す。また、最後のチャネルへの電流の取り込みが終わったあとも、次のラッチパルスＬＡＴＣＨが入力されるまでレジスタアレイ６０側のチャネルが固定されている。
【０１４１】
本実施形態の電流出力型駆動回路において、ロードパルスＬＯＡＤ、ラッチパルスＬＡＴＣＨ及びスタートパルスＳＴＡＲＴが入力されるとき、駆動回路内部では多くの回路が同時に動作するので、回路間に互いに影響を及ぼすおそれがあり、これによってチャネル１のカレントサンプリング回路への電流の書き込みが入力される画像データに応じた本来の電流値からずれてしまうことがある。本実施形態において、ダミーサイクルを設けることにより、チャネル１の出力電流への影響を低減することができる。
【０１４２】
また、出力回路９０において、バンク切り換えが行われるあと、チャネル１にはすぐに電流の取り込みが行われ、チャネル２以降はすぐに行われない。このため、チャネル１のカレントサンプリング回路のトランジスタには、読み出し時のドレイン電圧が残り、チャネル２以降のカレントサンプリング回路のトランジスタでは、ドレイン電圧が電源電圧ＶＤＤに戻っている。この差により、チャネル１の書き込みのとき、カレントサンプリング回路に取り込まれた電流値が実際の電流値よりずれてしまう。
【０１４３】
この問題に対して、本実施形態ではダミーサイクルを設けて、まず、ラッチパルスＬＡＴＣＨが入力されたあと、制御信号発生回路７０ａにより、レジスタアレイ側のチャネル選択信号ＳＥＬＲ１がアクティブ状態（例えば、ハイレベル）に保持され、これを受けてレジスタアレイ６０において、チャネル１に対応する画像データが選択され、バッファ６４を介してＤＡＣ８０のデコーダに入力される。ＤＡＣ８０により、入力されるチャネル１の画像データに応じた電流が出力される。このとき、制御信号発生回路７０ａにより、ダミー選択信号ＤＵＭがアクティブ状態（ハイレベル）に保持されている。このため、ダミーカレントサンプリング回路９４が動作状態に制御され、ＤＡＣ８０から出力される変換電流がダミーカレントサンプリング回路９４により取り込まれる。
【０１４４】
次に、図２２に示すように、ダミー選択信号ＤＵＭが非アクティブ状態（ローレベル）に切り換えられ、これに伴って電流出力側の選択信号ＳＥＬＣ１がアクティブ状態（ハイレベル）に保持される。これに応じて、ダミーカレントサンプリング回路９４が非動作状態に制御される。このとき、電流出力回路９０ａにおいて、第１のバンクまたは第２のバンクのうち、イネーブル信号ＯＥ０とＯＥ１により選択されたバンクにおいて、チャネル１に対応するカレントサンプリング回路にＤＡＣ８０の出力電流が取り込まれる。
【０１４５】
制御信号発生回路７０ａにより、チャネルｎまでの各チャネルに対応する選択信号が順次生成され、レジスタアレイ６０及び電流出力回路９０ａに順次出力される。なお、チャネルｎにおいて、図２２に示すように、レジスタアレイ６０と電流出力回路９０ａのチャネル選択をそれぞれ制御する選択信号ＳＥＬＲｎとＳＥＬＣｎが生成される。
【０１４６】
レジスタアレイ６０において、選択信号ＳＥＬＲｎに応じて、ｎチャネル目の画像データが選択され、バッファ６４を介してＤＡＣ８０のデコーダに入力される。ＤＡＣ８０により、入力されるｎチャネル目の画像データに応じた電流が出力される。
一方、電流出力回路９０ａにおいて、選択信号ＳＥＬＣｎに応じて、チャネルｎに対応するカレントサンプリング回路が動作状態に制御され、ＤＡＣ８０から出力される電流が当該カレントサンプリング回路に取り込まれて、保持される。
【０１４７】
図２２に示すように、レジスタアレイ６０に出力される選択信号ＳＥＬＲｎは、次のラッチパルスＬＡＴＣＨが入力されるまでアクティブ状態（ハイレベル）に保持される。選択信号ＳＥＬＲｎがハイレベルに保持されている間、レジスタアレイ６０により、ｎチャネル目の画像データがＤＡＣ８０のデコーダに出力される。このため、ＤＡＣ８０において、最後に出力されるｎチャネル目の画像データに対応する電流が継続して出力される。
【０１４８】
制御信号発生回路７０ａにおいて、ｎチャネル値の選択信号ＳＥＬＣｎが非アクティブ状態（ローレベル）に切り換えたあと、ダミー選択信号ＤＵＭがアクティブ状態に保持される。このため、ＤＡＣ８０から出力されるｎチャネル目の画像データに応じた電流が電流出力回路９０ａのダミーカレントサンプリング回路９４に供給される。
【０１４９】
次のラッチパルスＬＡＴＣＨが入力されると、制御信号発生回路７０ａにより、ｎチャネル目の選択信号ＳＥＬＲｎが非アクティブ状態に切り換えられ、１チャネル目の選択信号ＳＥＬＲ１がアクティブ状態に切り換えられる。このため、レジスタアレイ６０において、チャネル１の画像データが選択され、ＤＡＣ８０のデコーダに出力される。ＤＡＣ８０により、入力されるチャネル１の画像データに応じた電流が出力される。なお、このとき、ダミー選択信号ＤＵＭがアクティブ状態に保持されたままなので、電流出力回路９０ａにおいて、ＤＡＣ８０からの出力電流がダミーカレントサンプリング回路９４に出力される。
【０１５０】
上述したように、本実施形態の電流出力型駆動回路において、ロードパルスＬＯＡＤ、ラッチパルスＬＡＴＣＨなどが入力されるとき、制御信号発生回路７０ａにより、ダミー選択信号ＤＵＭがアクティブ状態に保持される。これに応じて、電流出力回路９０ａにおいて、ＤＡＣ８０から出力される電流がダミーカレントサンプリング回路９４に出力される。このため、ロードパルスＬＯＡＤ、ラッチパルスＬＡＴＣＨなどが入力され、ＤＡＣ８０の出力電流に誤差が生じるおそれがあるとき、ＤＡＣ８０の出力をカレントサンプリング回路に取り込むことなく、ダミーカレントサンプリング回路に出力することで、負荷側に出力される電流の精度を改善できる。
【０１５１】
第９の実施形態
図２３は、本発明に係る電流出力型駆動回路の第９の実施形態を示す構成図である。なお、本実施形態の電流出力型駆動回路は、電流出力回路の部分を除いて、他の各部分は図１４に示す本発明の電流出力型駆動回路の実施形態とほぼ同じ構成を有する。図２３は、本実施形態における電流出力回路９０ｂの構成を示している。以下の説明では、本実施形態における電流出力回路９０ｂのみについて説明し、他の各構成部分については、上述した本発明の第７の実施形態の説明を参照されたい。
【０１５２】
図２３に示すように、本実施形態における電流出力回路９０ｂは、第１のバンク９１、第２のバンク９２、電流出力トランジスタアレイ９３、及び電流切り換えトランジスタ９５−１，９５−２によって構成されている。このうち、電流切り換えトランジスタ９５−１，９５−２は、本実施形態において新しく追加された部分であり、その他の各部分回路は、図１５に示した第７の実施形態の電流出力回路の対応する構成部分と同じである。
【０１５３】
図２３に示すように、電流切り換えトランジスタ９５−１は、ＤＡＣ８０の電流出力端子と第１のバンク９１の各カレントサンプリング回路の入力端子との間に接続されている。トランジスタ９５−１のゲートに、イネーブル信号ＯＥ０が印加される。一方、電流切り換えトランジスタ９５−２は、ＤＡＣ８０の電流出力端子と第２のバンク９２の各カレントサンプリング回路の入力端子との間に接続されている。トランジスタ９５−２のゲートに、イネーブル信号ＯＥ１が印加される。
【０１５４】
上述した構成を有する本実施形態の電流出力回路９０ｂにおいて、電流切り換えトランジスタ９５−１と９５−２は、イネーブル信号ＯＥ０，ＯＥ１に応じてオン／オフするスイッチとして動作する。例えば、イネーブル信号ＯＥ０のハイレベルのとき、電流切り換えスイッチ９５−１がオンする。このとき、第１のバンク９１が動作モードに制御されるので、ＤＡＣ８０により出力される電流が電流切り換えトランジスタ９５−１を介して、第１のバンク９１に供給される。第１のバンク９１において、選択信号ＳＥＬ１〜ＳＥＬｎに応じて、チャネル１〜チャネルｎに対応するカレントサンプリング回路が順次動作し、ＤＡＣ８０の出力電流をそれぞれのカレントサンプリング回路により取り込まれる。
【０１５５】
次に、イネーブル信号ＯＥ１がハイレベルにあるとき、電流切り換えトランジスタ９５−２がオンする。一方、このとき、イネーブル信号ＯＥ０がローレベルに保持されているので、電流切り換えトランジスタ９５−１がオフする。このとき、第２のバンク９２が動作モードに制御されるので、ＤＡＣ８０により出力される電流が電流切り換えトランジスタ９５−２を介して、第２のバンク９２に供給される。第２のバンク９２において、選択信号ＳＥＬ１〜ＳＥＬｎに応じて、チャネル１〜チャネルｎに対応するカレントサンプリング回路が順次動作し、ＤＡＣ８０の出力電流をそれぞれのカレントサンプリング回路により取り込まれる。
【０１５６】
上述したように、本実施形態における電流出力回路９０ｂにおいて、ＤＡＣ８０の電流出力端子と第１のバンク９１の間に電流切り換えトランジスタ９５−１が設けられ、ＤＡＣ８０の電流出力端子と第２のバンク９２の間に電流切り換えトランジスタ９５−２が設けられている。電流切り換えトランジスタ９５−１と９５−２は、イネーブル信号ＯＥ０とＯＥ１によりオン／オフが制御される。第１のバンク９１が動作モードにあるとき、電流切り換えトランジスタ９５−１がオン状態に制御され、ＤＡＣ８０の出力電流が第１のバンク９１のカレントサンプリング回路に供給され、第２のバンク９２が動作モードにあるとき、電流切り換えトランジスタ９５−２がオン状態に制御され、ＤＡＣ８０の出力電流が第２のバンク９２のカレントサンプリング回路に供給される。ＤＡＣ８０の電流出力側に電流切り換えトランジスタ９５−１と９５−２を設けることにより、ＤＡＣの出力側からみえる負荷容量が低減し、書き込みに必要な時間が短縮するので、より多くのチャネルを接続することが可能となる。
また、ＤＡＣ８０の出力電流を分岐させるには、チャネルの選択を複数の選択信号の論理積（ＡＮＤ）をとる形にして、イネーブル信号ＯＥ０やＯＥ１ではなく、その一部のチャネル選択信号で分岐させてもよい。
【０１５７】
第１０の実施形態
図２４は、本発明に係る電流出力型駆動回路の第１０の実施形態を示す構成図である。なお、本実施形態の電流出力型駆動回路は、電流出力回路の部分を除いて、他の各部分は図１４に示す本発明の電流出力型駆動回路の実施形態とほぼ同じ構成を有する。図２４は、本実施形態における電流出力回路９０ｃの構成のみを示している。以下の説明では、本実施形態における電流出力回路９０ｃのみについて説明し、他の各構成部分について省略する。
【０１５８】
図２４に示すように、本実施形態における電流出力回路９０ｃは、第１のバンク９１、第２のバンク９２、電流出力トランジスタアレイ９３、及びカレントミラー回路９６によって構成されている。このうち、カレントミラー回路９６は、本実施形態において新しく追加された部分であり、その他の各部分回路は、図１５に示した第７の実施形態の電流出力回路の対応する構成部分と同じである。
【０１５９】
本実施形態における電流出力回路９０ｃは、図２３に示した本発明の第９の実施形態における電流出力回路９０ｂと異なる点は、本実施形態の電流出力回路９０ｃにおいてＤＡＣの出力電流を電流切り換えトランジスタではなく、カレントミラー回路９６を用いて折り返して、第１のバンク９１及び第２のバンク９２の各カレントサンプリング回路に供給する点である。
【０１６０】
図２４に示すように、本実施形態の電流出力回路９０ｃにおいて、抵抗素子９６−１，９６−２，９６−３及びトランジスタ９６−４，９６−５，９６−６により、カレントミラー回路９６が構成されている。トランジスタ９６−４，９６−５，９６−６のゲートが共通に接続され、さらに、トランジスタ９６−４のソースに接続されている。トランジスタ９６−４，９６−５，９６−６のドレインと電源電圧ＶＤＤとの間に、それぞれ抵抗素子９６−１，９６−２，９６−３が接続されている。トランジスタ９６−４のソースに、図示していないＤＡＣ８０により、画像データに応じた変換電流が出力される。
【０１６１】
上述したカレントミラー回路９６において、ＤＡＣ８０の出力電流がそれぞれトランジスタ９６−５及び９６−６のソースに折り返される。即ち、トランジスタ９６−５と９６−６のソースから、ＤＡＣ８０の出力電流に応じた電流が出力される。トランジスタ９６−５の出力電流が第１のバンク９１の各チャネルのカレントサンプリング回路に供給され、トランジスタ９６−６の出力電流が第２のバンク９２の各チャネルのカレントサンプリング回路に供給される。
【０１６２】
上述したように、本実施形態の電流出力回路９０ｃにおいて、カレントミラー回路９６を用いてＤＡＣ８０の出力電流を第１のバンク９１と第２のバンク９２のカレントサンプリング回路に折り返して供給する。カレントミラー回路の出力ラインを複数設けることにより、ラインごとの負荷容量が低減し、カレントサンプリング回路への書き込みに必要な時間が短縮するので、より多くのチャネルを接続することが可能になる。実施例においてカレントミラー回路は抵抗素子とＭＯＳトランジスタで構成されたものを示したが、バイアス電圧が印加されるカスコード型など他の形態のカレントミラー回路でも構わないし、ＭＯＳトランジスタの代わりにバイポーラトランジスタを用いたものでも良い。好適には、ＤＡＣの出力負荷を低減して高速化するために、ＭＯＳトランジスタやバイポーラトランジスタをダイオード接続しないで、ソースフォロワ回路を介してゲート電圧やベース電圧を発生するものでも良い。
【０１６３】
第１１の実施形態
図２５は、本発明に係る電流出力型駆動回路の第１１の実施形態を示す構成図である。
図２５は、本発明の電流出力型駆動回路において、レジスタアレイ６０−１，６０−２、制御信号発生回路７０、ＤＡＣ８０−１，８０−２及び電流出力回路９０−１，９０−２を含む部分回路の構成を示している。
【０１６４】
本実施形態の部分回路において、制御信号発生回路７０は、隣り合った２つのグループのレジスタアレイ６０−１，６０−２、ＤＡＣ８０−１，８０−２及び電流出力回路９０−１，９０−２の制御を行う。即ち、制御信号発生回路７０は、チャネル選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎ、クロック信号ＣＫ１，ＣＫ２、イネーブル信号ＯＥ０，ＯＥ１などの制御信号を生成し、それぞれ２つのグループのレジスタアレイ、ＤＡＣ及び電流出力回路に出力する。
【０１６５】
本実施形態の部分回路に示すように、制御信号発生回路は、隣り合った２つのグループのレジスタアレイ、ＤＡＣ及び電流出力回路によって共有することにより、回路のレイアウト面積の低減を実現できる。また、制御信号発生回路自体が発生するディジタルノイズもいくらか低減できる。
【０１６６】
第１２の実施形態
図２６〜２８は、本発明に係る電流出力型駆動回路の第１２の実施形態を示す図である。
図２６は、電流出力型駆動回路の一構成部分である分周回路１００の構成を示す回路図であり、図２７は、図２６に示す分周回路の分周出力に応じて、チャネル選択信号、イネーブル信号ＯＥ０，ＯＥ１及びクロック信号ＣＫ１，ＣＫ２を生成する制御信号発生回路７０を示すブロック図である。さらに、図２８は、制御信号発生回路７０によって出力される制御信号の波形を示す波形図である。
【０１６７】
図２６に示すように、分周回路１００は、２分周器１０２，１０４、クロックイネーブル回路１０６、プログラマブル分周器１０８、及びｎ回カウンタ１１０によって構成されている。
分周回路１００には、図示のように、ロードパルスＬＯＡＤ、リセット信号ＲＥＳＥＴ、ラッチパルスＬＡＴＣＨ、基本クロック信号ＭＣＬＫ、分周比制御データＤＩＶ、半分周制御信号ＨＡＬＦが入力される。
【０１６８】
２分周器１０２は、ロードパルスＬＯＡＤを２分周し、分周信号をイネーブルクロック信号ＯＥＣＬＫとして出力する。
クロックイネーブル回路１０６は、ラッチパルスＬＡＴＣＨ及びｎ回カウンタ１１０の出力信号に応じて、カウンタクリア信号ＣＮＴＣＬＲを出力する。
なお、２分周器１０２及びクロックイネーブル回路１０６は、リセット信号ＲＥＳＥＴによりリセットされる。
【０１６９】
２分周器１０４は、基本クロックＭＣＬＫを２分周器、分周信号をプログラマブル分周器１０８に出力する。
プログラマブル分周器１０８は、分周器比制御データＤＩＶ及び半分周制御信号ＨＡＬＦに基づき、２分周器１０４から入力される分周クロック信号を所望の分周比で分周し、カウンタクロック信号ＣＮＴＣＬＫを出力する。
図２６に示すように、分周器比制御データＤＩＶは、ｉビットのデータＤＩＶ０，…，ＤＩＶｉ−１であり、プログラマブル分周器１０８の分周比を制御する。本実施例では細かい設定を可能にするため０．５分周ごとに設定可能なプログラマブル分周器としているが、通常の１分周ごとに設定可能なプログラマブル分周器でもかまわないし、最初の２分周器がない形態でも構わない。
【０１７０】
ｎ回カウンタ１１０は、プログラマブル分周器１０８から入力されるカウンタクロック信号ＣＮＴＣＬＫをカウントし、所定のカウント数ｎに達したことを示すフラグ信号をクロックイネーブル回路１０６に出力する。
図２６に示すように、２分周器１０４、プログラマブル分周器１０８及びｎ回カウンタ１１０は、クロックイネーブル回路１０６から出力されるカウンタクリア信号ＣＮＴＣＬＲにより、クリアされる。
【０１７１】
上述した構成を有する分周回路１００において、外部から入力されるロードパルスＬＯＡＤ、リセット信号ＲＥＳＥＴ、ラッチパルスＬＡＴＣＨ、基本クロック信号ＭＣＬＫに応じて、イネーブルクロックＯＥＣＬＫ、カウンタクリア信号ＣＮＴＣＬＲ及びカウンタクロック信号ＣＮＴＣＬＫを生成し、制御信号発生回路７０に供給する。そして、制御信号発生回路７０は、分周回路１００から入力される信号に応じて、レジスタアレイ、ＤＡＣ及び電流出力回路を制御するためのチャネル選択信号、出力イネーブル信号、クロック信号などを生成する。
【０１７２】
図２７は、制御信号発生回路７０の入力信号及び出力信号を示すブロック図である。図示のように、制御信号発生回路７０には、図２６に示す分周回路によって生成されるイネーブルクロックＯＥＣＬＫ、カウンタクリア信号ＣＮＴＣＬＲ及びカウンタクロック信号ＣＮＴＣＬＫが入力される。
【０１７３】
図２７に示すように、制御信号発生回路７０により、チャネル選択信号ＳＥＬ１〜ＳＥＬｎ、イネーブル信号ＯＥ０，ＯＥ１、クロック信号ＣＫ１，ＣＫ２がそれぞれ生成される。
【０１７４】
図２８は、本実施形態の分周回路１００及び制御信号発生回路７０の入力信号及び出力信号の一部分を示す波形図である。
図示のように、分周回路１００によって、ラッチパルスＬＡＴＣＨ及び基本クロック信号ＭＣＬＫに応じて、カウンタクロック信号ＣＮＴＣＬＫが生成される。カウンタクロック信号ＣＮＴＣＬＫが、図示しないイネーブルクロック信号ＯＥＣＬＫ、カウンタクリア信号ＣＮＴＣＬＲとともに、制御信号発生回路７０に出力される。制御信号発生回路７０により、チャネル選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎが生成される。図示のように、チャネル選択信号ＳＥＬ１〜ＳＥＬｎは、カウンタクロック信号ＣＮＴＣＬＫの各周期ごとに順次出力される。即ち、チャネルの選択信号ＳＥＬ１〜ＳＥＬｎのパルス間隔は、分周回路１００によって供給されるカウンタクロック信号ＣＮＴＣＬＫの周期によって決まる。このため、分周回路１００において、カウンタクロック信号ＣＮＴＣＬＫの周期を制御することにより、チャネル選択信号ＳＥＬ１〜ＳＥＬｎのパルス幅（サンプリング時間）を制御することができる。
【０１７５】
本実施形態の分周回路１００を用いることにより、生成されるプログラマブル分周器１０８に入力される分周比制御データＤＩＶを適宜設定することにより、プログラマブル分周器１０８から出力されるカウンタクロック信号ＣＮＴＣＬＫの周波数（周期）を制御し、サンプリング時間を制御することができる。
【０１７６】
電流出力型駆動回路によって駆動されるディスプレイパネルの画素数によって、１チャネルあたりに割り当てられるカレントサンプリング回路の書き込み時間が変わる。このため、駆動対象のディスプレイパネルの画素数に応じて、チャネル選択信号ＳＥＬ１〜ＳＥＬｎのサンプリング時間を制御する必要がある。本実施形態において、分周器１００にプログラマブル分周器１０８が設けられているので、ディスプレイパネルの画素数に応じて、適宜設定した分周比制御データＤＩＶをプログラマブル分周器１０８に入力することにより、出力されるカウンタクロック信号ＣＮＴＣＬＫの周期を制御できる。このため、制御信号発生回路７０により、カウンタクロック信号ＣＮＴＣＬＫに応じて生成される選択信号ＳＥＬ１〜ＳＥＬｎは、所望の画素数に最適なサンプリング時間を持つようになる。
【０１７７】
このように、本実施形態の分周回路１００を用いることにより、駆動対象となるディスプレイパネルの画素数に容易に対応することができ、電流出力側駆動回路の設計を容易にできる。
【０１７８】
第１３の実施形態
図２９は、本発明に係る電流出力型駆動回路の第１３の実施形態を示す図である。
図２９は、本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインのシールド例を示す。
【０１７９】
カレントサンプリング回路の電流入力ラインは、図示しないＤＡＣ８０の電流出力ラインに接続されている。この入力ラインにより、ＤＡＣ８０の出力電流が第１のバンク９１及び第２のバンク９２の各カレントサンプリング回路に入力される。
入力ラインとディジタル信号配線の間にわずか数ｆＦのカップリング容量が存在するとしても、ディジタル信号配線の電圧変動により、電流入力ラインに数十ｍＶのクロストークが発生する。数５に示したようにカレントサンプリング回路の実効的なホールド電圧Ｖｅｆｆ１やＶｅｆｆ２は、数百ｍＶというかなり小さな電圧をとる。このため、数十ｍＶのクロストークといえども、カレントサンプリング回路のホールド電圧に大きな影響を与えることがある。
【０１８０】
本実施形態の電流出力型駆動回路において、電流出力回路の各カレントサンプリング回路のレイアウト領域において、電流入力ラインがディジタル信号配線、または出力ラインと交差する箇所、または並走する箇所に、電源電圧ＶＤＤにバイアスされる配線層でシールドする。
なお、本実施形態において、カレントサンプリング回路は、電源電圧ＶＤＤを基準にトランジスタのドレイン−ゲート間電圧をホールドし、ＤＡＣの出力電流の書き込みを行うので、電流入力ラインを電源電圧ＶＤＤにバイアスした導電層でシールドする。カレントサンプリング回路が、例えば、ＧＮＤ電位ＶＳＳを基準に電圧をホールドし、ＤＡＣの出力電流の書き込みを行う場合、電流入力ラインのシールド配線層をＧＮＤ電位ＶＳＳにバイアスする。
【０１８１】
本実施形態によれば、電流出力回路の各カレントサンプリング回路の電流入力ラインとディジタル信号配線の交差する箇所、または電流入力ラインと出力ラインの交差する箇所、あるいはこれらの信号線が並走する箇所に、電源電圧ＶＤＤまたＧＮＤ電位ＶＳＳにバイアスされた導電層でシールドすることにより、信号線の間の寄生容量によるカップリングを防止でき、クロストークによるカレントサンプリング回路のホールド電圧に与える影響を低減でき、電流書き込みの精度を改善できる。
【０１８２】
第１４の実施形態
図３０は、本発明に係る電流出力型駆動回路の第１４の実施形態を示す図である。
図３０は、本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインの他のシールド例を示す。
【０１８３】
上述した第１３の実施形態において、カレントサンプリング回路の電流入力ラインと他のディジタル信号配線または出力ラインとの交差する箇所に、電源電圧ＶＤＤまたはＧＮＤ電位ＶＳＳにバイアスされた導電層でシールドを行っている。本実施形態では、この導電層をさらに立体的な構造にし、シールド効果の向上をはかる。
【０１８４】
本実施形態の電流出力型駆動回路を構成するカレントサンプリング回路において、トランジスタのしきい値電圧を差し引いた実行的なホールド電圧は、数百ｍＶであるので、電圧をホールドする容量素子の近くにディジタル信号線が配線されていると、クロストークが発生し、容量素子がホールドする電圧に影響を与えてしまうことがある。
【０１８５】
本実施形態において、図３０（ａ）〜（ｄ）に示すように、ホールドノード側の電極を、導電層及び当該導電層に接続された側壁によって構成された立体的なシールドで囲む。この導電層及び側壁が所定の電位にバイアスされる。なお、シールドを構成する導電層は、例えば、図示のように金属配線層から構成される。
【０１８６】
以上説明したように、本実施形態の電流出力型駆動回路によれば、カレントサンプリング回路において、トランジスタのゲート電圧をホールドする容量素子の電極を導電層及び側壁からなる立体的なシールドで囲み、導電層が所定の電圧にバイアスされる。このため、シールドの効果が向上し、容量素子とその近くにあるディジタル配線との間のクロストークによる影響を低減でき、カレントサンプリング回路のホールド電圧の精度が向上する。また、電流書き込み時に電源配線やＧＮＤ配線に流れる電流量と電流読み出し時に電源配線やＧＮＤ配線に流れる電流量が変化して各々のカレントサンプリング回路における電源電圧やＧＮＤ電圧が変動したとしても、ホールド電圧にその変動分が正しく加算されるのでＶＧＳが保持される。よって電流書き込みと読み出しの精度を改善でき、カレントサンプリング回路によって出力される駆動電流の高精度化を実現できる。
【０１８７】
【発明の効果】
以上説明したように、本発明によれば、十分な電流出力精度を有する電流サンプリング（カレントサンプリング）回路を用いて、カレントサンプリング回路に時分割で電流書き込みを制御する制御信号発生回路を設けて、さらに電流出力型のＤ／Ａ変換回路の出力電流を時分割で複数のカレントサンプリング回路に書き込む方式をとることで、Ｄ／Ａ変換回路の個数を低減し、多ビットのＤＡＣをレイアウトすることが可能となる。
また、本発明によれば、半導体チップ内の基準電流の分配が簡素化し、電流出力精度を低下させる要素を減らすことができ、高い階調の有機ＥＬディスプレイパネルに適した電流出力型駆動回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るカレントサンプリング回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。
【図３】本発明に係るカレントサンプリング回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。
【図５】本発明に係るカレントサンプリング回路の第３の実施形態を示す回路図である。
【図６】本発明に係るカレントサンプリング回路の第４の実施形態の一実施例を示す回路図である。
【図７】本発明に係るカレントサンプリング回路の第４の実施形態の他の実施例を示す回路図である。
【図８】本発明に係るカレントサンプリング回路の第４の実施形態の他の実施例を示す回路図である。
【図９】本発明に係るカレントサンプリング回路の第５の実施形態の一実施例を示す回路図である。
【図１０】本発明に係るカレントサンプリング回路の第５の実施形態の他の実施例を示す回路図である。
【図１１】本発明に係るカレントサンプリング回路の第６の実施形態の一実施例を示す回路図である。
【図１２】本発明に係るカレントサンプリング回路の第６の実施形態の他の実施例を示す回路図である。
【図１３】図１２に示すカレントサンプリング回路の動作を示すタイミングチャートである。
【図１４】本発明に係る電流出力型駆動回路の一実施形態を示す構成図である。
【図１５】本発明の電流出力型駆動回路を構成する電流出力回路の一構成例を示す回路図である。
【図１６】本実施形態の電流出力型駆動回路の動作を示すタイミングチャートである。
【図１７】本発明の電流出力型駆動回路を構成するレジスタアレイの一構成例を示す回路図である。
【図１８】本実施形態の電流出力型駆動回路を構成するレジスタアレイ、制御信号発生回路、ＤＡＣ及び電流出力回路を含む部分回路の構成を示すブロック図である。
【図１９】本実施形態の電流出力型駆動回路の部分回路の動作を示すタイミングチャートである。
【図２０】本発明に係る電流出力型駆動回路の他の実施形態を示す回路図である。
【図２１】本実施形態の電流出力型駆動回路を構成するレジスタアレイ、制御信号発生回路、ＤＡＣ及び電流出力回路を含む部分回路を示すブロック図である。
【図２２】本実施形態の電流出力型駆動回路を構成する部分回路の動作を示すタイミングチャートである。
【図２３】本発明に係る電流出力型駆動回路の他の実施形態を示す構成図である。
【図２４】本発明に係る電流出力型駆動回路の他の実施形態を示す構成図である。
【図２５】本発明に係る電流出力型駆動回路の他の実施形態を示す構成図である。
【図２６】本発明に係る電流出力型駆動回路のさらに他の実施形態を示す構成図であり、分周回路を含む部分回路の構成を示すブロック図である。
【図２７】本発明に係る電流出力型駆動回路において、制御信号発生回路とその入力信号と出力信号を示すブロック図である。
【図２８】本発明に係る電流出力型駆動回路における分周回路及び制御信号発生回路の入力信号と出力信号の一部分を示す波形図である。
【図２９】本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインのシールド例を示す図である。
【図３０】本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインの他のシールド例を示す図である。
【図３１】従来の電圧−電流変換回路を用いた電流出力型駆動回路の一構成例を示す回路図である。
【図３２】電圧−電流変換回路を用いた電流出力型駆動回路の一例を示す構成図である。
【図３３】カレントミラー回路と電流出力型ＤＡＣを組み合わせた電流出力回路の一構成例を示す回路図である。
【図３４】図３３に示す電流出力回路を複数用いた電流出力型駆動回路の構成を示すブロック図である。
【図３５】従来のカレントサンプリング回路の一構成例を示す回路図である。
【図３６】図３５に示すカレントサンプリング回路の基本動作を示すタイミングチャートである。
【符号の説明】
１０…テスト回路、２０…制御回路、３０…書き込み回路、４０…基準電流源回路、５０…フラグ用双方向シフトレジスタ、６０…画像データ用レジスタアレイ、７０…制御信号発生回路、８０…Ｄ／Ａ変換回路（ＤＡＣ）、９０…電流出力回路、９１…第１のバンク、９２…第２のバンク、９３…電流出力トランジスタアレイ、ＶＤＤ…電源電圧、ＶＳＳ…基準電位。
【図１】
2004077743.tif 000007
【図２】
2004077743.tif 000008
【図３】
2004077743.tif 000009
【図４】
2004077743.tif 000010
【図５】
2004077743.tif 000011
【図６】
2004077743.tif 000012
【図７】
2004077743.tif 000013
【図８】
2004077743.tif 000014
【図９】
2004077743.tif 000015
【図１０】
2004077743.tif 000016
【図１１】
2004077743.tif 000017
【図１２】
2004077743.tif 000018
【図１３】
2004077743.tif 000019
【図１４】
2004077743.tif 000020
【図１５】
2004077743.tif 000021
【図１６】
2004077743.tif 000022
【図１７】
2004077743.tif 000023
【図１８】
2004077743.tif 000024
【図１９】
2004077743.tif 000025
【図２０】
2004077743.tif 000026
【図２１】
2004077743.tif 000027
【図２２】
2004077743.tif 000028
【図２３】
2004077743.tif 000029
【図２４】
2004077743.tif 000030
【図２５】
2004077743.tif 000031
【図２６】
2004077743.tif 000032
【図２７】
2004077743.tif 000033
【図２８】
2004077743.tif 000034
【図２９】
2004077743.tif 000035
【図３０】
2004077743.tif 000036
【図３１】
2004077743.tif 000037
【図３２】
2004077743.tif 000038
【図３３】
2004077743.tif 000039
【図３４】
2004077743.tif 000040
【図３５】
2004077743.tif 000041
【図３６】
2004077743.tif 000042