(57)【要約】【課題】リフトオフ法を用いて微細なパターンを高精度に形成することが可能な成膜方法を提供する。【解決手段】レジスト膜Ｒ１１，Ｒ１２を形成する。レジスト膜Ｒ１１とレジスト膜Ｒ１２との間の開口部は，ソース電極７が形成される位置に調整される。後にドレイン電極８が形成されるＮ＋層５上の領域は，レジスト膜Ｒ１１に覆われる。オーミック電極剤を半導体基板１の鉛直方向から付着させた後，レジスト膜Ｒ１１，Ｒ１２を，その上のオーミック電極膜ＯＭ１１，ＯＭ１２と共に除去する。残されたオーミック電極膜ＯＭ１４はソース電極７として機能する。以上の第１のリフトオフ工程の後，第２のリフトオフ工程を実施して，Ｎ＋層５上にドレイン電極８を形成する。【選択図】  図７
2004193332.tif 000002
【特許請求の範囲】
【請求項１】
第１パターン膜を形成する第１工程と，
前記第１パターン膜をマスクとして用い，第１機能膜を構成する第１材料を堆積させる第２工程と，
前記第１パターン膜の上に堆積している前記第１材料を前記第１パターン膜と共に除去し，前記第１パターン膜に覆われていない領域に堆積している前記第１材料を前記第１機能膜として残す第３工程と，
第２パターン膜を形成する第４工程と，
前記第２パターン膜をマスクとして用い，第２機能膜を構成する第２材料を堆積させる第５工程と，
前記第２パターン膜の上に堆積している前記第２材料を前記第２パターン膜と共に除去し，前記第２パターン膜に覆われていない領域に堆積している前記第２材料を前記第２機能膜として残す第６工程と，
を含むことを特徴とする，成膜方法。
【請求項２】
前記第１機能膜は，トランジスタの第１電源電極であり，前記第２機能膜は，前記トランジスタの第２電源電極であることを特徴とする，請求項１に記載の成膜方法。
【請求項３】
前記第１機能膜は，半導体装置における第１配線膜であり，前記第２機能膜は，前記半導体装置における第２配線膜であることを特徴とする，請求項１に記載の成膜方法。
【請求項４】
パターン膜を形成する第１工程と，
前記パターン膜をマスクとして用い，第１機能膜および第２機能膜を構成する材料を堆積させる第２工程と，
前記パターン膜の上に堆積している前記材料を前記パターン膜と共に除去し，前記パターン膜に覆われていない第１領域に堆積している前記材料を前記第１機能膜として残し，前記パターン膜に覆われていない第２領域に堆積している前記材料を前記第２機能膜として残す第３工程と，
を含む成膜方法であって，
前記第１機能膜の底面が，前記第２機能膜方向に伸びる１または２以上の凸部を有し，前記第２機能膜の底面が，前記第１機能膜方向に伸びる１または２以上の凸部を有するように，前記第１工程において前記パターン膜の形状を設定することを特徴とする，成膜方法。
【請求項５】
前記各凸部の角部は，曲率を有していることを特徴とする，請求項４に記載の成膜方法。
【請求項６】
前記パターン膜は，前記第１機能膜側の上面端部に１または２以上の凹部を有し，前記第２機能膜側の上面端部に１または２以上の凹部を有することを特徴とする，請求項４に記載の成膜方法。
【請求項７】
前記パターン膜は，前記第１機能膜側の底面端部に１または２以上の凸部を有し，前記第２機能膜側の底面端部に１または２以上の凸部を有することを特徴とする，請求項４に記載の成膜方法。
【請求項８】
前記第１機能膜は，トランジスタの第１電源電極であり，前記第２機能膜は，前記トランジスタの第２電源電極であることを特徴とする，請求項４に記載の成膜方法。
【請求項９】
前記第１機能膜は，半導体装置における第１配線膜であり，前記第２機能膜は，前記半導体装置における第２配線膜であることを特徴とする，請求項４に記載の成膜方法。
【請求項１０】
パターン膜を形成する第１工程と，
前記パターン膜をマスクとして用い，第１機能膜および第２機能膜を構成する材料を堆積させる第２工程と，
前記パターン膜の上に堆積している前記材料を前記パターン膜と共に除去し，前記パターン膜に覆われていない第１領域に堆積している前記材料を前記第１機能膜として残し，前記パターン膜に覆われていない第２領域に堆積している前記材料を前記第２機能膜として残す第３工程と，
を含む成膜方法であって，
前記第１機能膜の底面が，前記第２機能膜方向に伸びる１または２以上の凸部を有するように，前記第１工程において前記パターン膜の形状を設定することを特徴とする，成膜方法。
【請求項１１】
前記各凸部の角部は，曲率を有していることを特徴とする，請求項１０に記載の成膜方法。
【請求項１２】
前記パターン膜は，前記第１機能膜側の上面端部に１または２以上の凹部を有することを特徴とする，請求項１０に記載の成膜方法。
【請求項１３】
前記パターン膜は，前記第１機能膜側の底面端部に１または２以上の凸部を有することを特徴とする，請求項１０に記載の成膜方法。
【請求項１４】
前記第１機能膜は，トランジスタの第１電源電極であり，前記第２機能膜は，前記トランジスタの第２電源電極であることを特徴とする，請求項１０に記載の成膜方法。
【請求項１５】
前記第１機能膜は，半導体装置における第１配線膜であり，前記第２機能膜は，前記半導体装置における第２配線膜であることを特徴とする，請求項１０に記載の成膜方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体装置等の製造工程に用いられる成膜方法に関するものである。
【０００２】
【従来の技術】
従来，エッチングが困難な薄膜のパターニングには，リフトオフ法が用いられている。例えば，トランジスタの電極膜の形成がこれに該当する。リフトオフ法を用いて電極膜を形成する場合，まず，レジスト（または金属）によって，電極膜の形状と逆のパターンを基板上に構成する。その上から電極膜の材料を蒸着法またはスパッタリング法を利用して付着させ，レジスト膜の上に堆積した電極材料膜をレジスト膜と共に除去する。除去された電極材料膜の残りが電極膜となる。
【０００３】
このリフトオフ工程において，レジスト膜は，その縦断面形状が逆台形となるように形成される。換言すれば，レジスト膜は，上面の幅が底面の幅よりも広くなるようにパターニングされる。レジスト膜がかかる形状を有することによって，レジスト膜上の（不必要な）電極材料膜を，最終的に電極膜となる（必要な）電極材料膜から分離して除去することが可能となる。リフトオフ法を用いたパターニング形成に関する技術は，特開平６−１０４２５６号公報に開示されている。
【０００４】
【特許文献１】
特開平６−１０４２５６号公報
【０００５】
【発明が解決しようとする課題】
半導体装置の高集積化が進み，トランジスタのドレイン電極とソース電極の間隔も縮小の一途をたどっている。例えば，ドレイン電極とソース電極を，その間隔が２μｍとなるように形成しようとすると，製造工程中，両電極が形成される領域の間に配置されるレジスト膜の上面の幅も約２μｍに設定される。上述のように，リフト工程に利用されるレジスト膜は逆台形の形状を有しているため，従来の製造方法によれば，その底面の幅は上面の幅より狭い寸法（例えば１．３μｍ以下）に設定せざるを得なかった。
【０００６】
ところが，レジスト膜の底面の幅が狭まるとレジスト膜が傾いてしまい，最悪の場合には倒壊するおそれもある。レジスト膜に傾きが生じれば，ドレイン電極およびソース電極を所定の位置に所定の形状で形成することはできず，トランジスタジスの品質にも悪影響が及ぶ。
【０００７】
本発明は，上記のような問題点に鑑みてなされたものであり，リフトオフ法を用いて微細なパターンを高精度に形成することが可能な成膜方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１パターン膜を形成する第１工程と，第１パターン膜をマスクとして用い，第１機能膜を構成する第１材料を堆積させる第２工程と，第１パターン膜の上に堆積している第１材料を第１パターン膜と共に除去し，第１パターン膜に覆われていない領域に堆積している第１材料を第１機能膜として残す第３工程と，３工程に連続して，第２パターン膜を形成する第４工程と，第２パターン膜をマスクとして用い，第２機能膜を構成する第２材料を堆積させる第５工程と，第２パターン膜の上に堆積している第２材料を第２パターン膜と共に除去し，第２パターン膜に覆われていない領域に堆積している第２材料を第２機能膜として残す第６工程とを含むことを特徴とする成膜方法が提供される（請求項１）。この成膜方法によれば，第１リフトオフ工程（第１〜３工程）と第２リフトオフ工程（第４〜６工程）が連続して実施される。この結果，第１機能膜と第２機能膜を接近させて形成することが可能となる。また，第１機能膜と第２機能膜について，別個の特性および膜厚を選択することが可能となる。
【０００９】
本発明の第２の観点によれば，パターン膜を形成する第１工程と，パターン膜をマスクとして用い，第１機能膜および第２機能膜を構成する材料を堆積させる第２工程と，パターン膜の上に堆積している材料をパターン膜と共に除去し，パターン膜に覆われていない第１領域に堆積している材料を第１機能膜として残し，パターン膜に覆われていない第２領域に堆積している材料を第２機能膜として残す第３工程とを含む成膜方法が提供される。そして，この方法によれば，第１機能膜の底面が第２機能膜方向に伸びる１または２以上の凸部を有し，および／または，第２機能膜の底面が第１機能膜方向に伸びる１または２以上の凸部を有するように，第１工程においてパターン膜の形状が設定される（請求項４，１０）。この成膜方法によれば，１回のリフトオフ工程で，第１機能膜と第２機能膜を接近させて形成することが可能となる。第１機能膜の凸部と第２機能膜の凸部の位置を合わせれば，両者の距離はより短縮する。
【００１０】
第１機能膜または第２機能膜が例えば電極膜である場合，それぞれの凸部に角が残っていると，その部分に電荷が集中してしまう。その角に曲率を持たせる（いわゆる「面取り」する）ことによって，電荷の集中が防止される（請求項５，１１）。
【００１１】
パターン膜が，第１機能膜側の上面端部に１または２以上の凹部を有し，第２機能膜側の上面端部に１または２以上の凹部を有することによって，第２工程を実施するだけで，第１機能膜の底面と第２機能膜の底面に凸部が形成される（請求項６，１２）。
【００１２】
パターン膜が，第１機能膜側の底面端部に１または２以上の凸部を有し，第２機能膜側の底面端部に１または２以上の凸部を有することによって，第１機能膜と第２機能膜の距離を狭める場合であっても，パターン膜の姿勢の安定性が確保される（請求項７，１３）。
【００１３】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる成膜方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１４】
一般的なＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の構成を図１に示す。半導体（ＧａＡｓ）基板１に，Ｐ型ウェル（Ｐ層）２が形成され，その内側にチャネル領域となるＮ型不純物拡散領域（Ｎ層）３，ソース領域となるＮ＋型不純物拡散領域（Ｎ＋層）４，およびドレイン領域となるＮ＋型不純物拡散領域（Ｎ＋層）５が形成されている。Ｎ層３の上部にはゲート電極６が，Ｎ＋層４の上部にはソース電極７が，Ｎ＋層５の上部にはドレイン電極８が，それぞれ形成されている。
【００１５】
ゲート電極６に対してスレショルド電圧以上の電圧を印加し，ドレイン電極８に正の電圧を印加すると，ゲート電極６直下のＮ層３において空乏層が短くなり，ドレイン電極８からソース電極７へ電流が流れる。これに対して，ゲート電極６に対してスレショルド電圧よりも低い電圧を印加すると，Ｎ層３に空乏層が拡がり，ドレイン電極８とソース電極７の間に電流が流れなくなる。
【００１６】
次に，図１のＦＥＴの一般的な製造方法を工程を追って説明する。
【００１７】
＜工程０−１：図２＞半導体基板１を用意する。
【００１８】
＜工程０−２：図３＞半導体基板１に対して，Ｐ層２，Ｎ層３，Ｎ＋層４，およびＮ＋層５を形成する。さらに，Ｎ層３の上部にゲート電極６を形成する。
【００１９】
＜工程０−３：図４＞レジスト剤を塗布し，フォト・リソグラフィ工程を経て，レジスト膜Ｒ１，Ｒ２，Ｒ３を形成する。レジスト膜Ｒ１とレジスト膜Ｒ２との間の開口部は，ソース電極７が形成される位置に調整され，レジスト膜Ｒ１とレジスト膜Ｒ３との間の開口部は，ドレイン電極８が形成される位置に調整される。レジスト膜Ｒ１，Ｒ２，Ｒ３は，その側面と半導体基板１の上面とが鋭角α（約７０°）を成すように整形される。なお，図４ではレジスト膜Ｒ１，Ｒ２，Ｒ３はそれぞれ個別の符号が付されているが，これは図４が断面図であるためであり，一般的には，各レジスト膜Ｒ１，Ｒ２，Ｒ３は一体構成である。
【００２０】
＜工程０−４：図５＞オーミック電極剤を蒸着法またはスパッタリング法を用いて半導体基板１の鉛直方向から付着させる。レジスト膜Ｒ１，Ｒ２，Ｒ３が逆台形の形状を有しているため，オーミック電極剤は，レジスト膜Ｒ１，Ｒ２，Ｒ３の各上面と，レジスト膜Ｒ１とレジスト膜Ｒ２との間の開口部，およびレジスト膜Ｒ１とレジスト膜Ｒ３の間の開口部に堆積し，それぞれオーミック電極膜ＯＭ１，ＯＭ２，ＯＭ３，ＯＭ４，ＯＭ５となる。
【００２１】
＜工程０−５＞レジスト膜Ｒ１，Ｒ２，Ｒ３を，その上のオーミック電極膜ＯＭ１，ＯＭ２，ＯＭ３と共に除去する。工程０−３において各レジスト膜Ｒ１，Ｒ２，Ｒ３が逆台形に整形されるため，工程０−４においてオーミック電極膜ＯＭ１，ＯＭ２，ＯＭ３，オーミック電極膜ＯＭ４，およびオーミック電極ＯＭ５は，相互に完全に分離した状態で堆積する。したがって，この工程０−５において，オーミック電極ＯＭ４，ＯＭ５を半導体基板１の上に残しつつ，オーミック電極ＯＭ１，ＯＭ２，ＯＭ３を取り除くことが可能となる。
【００２２】
以上の工程０−１〜０−５を経て，図１のＦＥＴが得られる。工程０−５において，残されたオーミック電極膜ＯＭ４はソース電極７として，また，オーミック電極膜ＯＭ５はドレイン電極８として機能する。逆台形のレジスト膜Ｒ１，Ｒ２，Ｒ３を形成し，これらの上に堆積させたオーミック電極膜ＯＭ１，ＯＭ２，ＯＭ３をレジスト膜Ｒ１，Ｒ２，Ｒ３と共に除去するプロセスは「リフトオフ」と称される。
【００２３】
一般的なリフトオフ法によれば，オーミック電極ＯＭ１〜ＯＭ５の膜厚が５０００Åの場合，レジスト膜Ｒ１〜Ｒ３の膜厚は１００００Åが必要となる。この条件下で，例えば，ソース電極７とドレイン電極８との間隔を２μｍに設定した場合，レジスト膜Ｒ１の底部の幅Ｗは，１．３μｍ以下となってしまう（図４参照）。ここまでレジスト膜Ｒ１の底部の幅Ｗが狭くなると，レジスト膜Ｒ１が傾き（または倒壊し），結果として，オーミック電極膜ＯＭ４（ソース電極７）およびオーミック電極膜ＯＭ５（ドレイン電極８）の位置にズレが生じるおそれがある。
【００２４】
以下，オーミック電極ＯＭ４とオーミック電極ＯＭ５の間隔を狭くしても，それぞれを所定の位置に正確に形成することが可能な成膜方法について，実施形態を用いて説明する。
【００２５】
［第１の実施の形態］
本発明の第１の実施の形態にかかる成膜方法を工程を追って説明する。
【００２６】
＜工程１−１＞半導体基板１を用意する。この工程１−１は，上述の工程０−１と同じである（図１）。
【００２７】
＜工程１−２＞半導体基板１に対して，Ｐ層２，Ｎ層３，Ｎ＋層４，およびＮ＋層５を形成する。さらに，Ｎ層３の上部にゲート電極６を形成する。この工程１−２は，上述の工程０−２と同じである（図２）。
【００２８】
＜工程１−３：図６＞レジスト剤を塗布し，フォト・リソグラフィ工程を経て，レジスト膜（第１パターン膜）Ｒ１１，Ｒ１２を形成する。レジスト膜Ｒ１１とレジスト膜Ｒ１２との間の開口部は，ソース電極７が形成される位置に調整される。レジスト膜Ｒ１１，Ｒ１２は，それぞれの側面と半導体基板１の上面とが鋭角α（約７０°）を成すように整形される。なお，後にドレイン電極８が形成される領域は，レジスト膜Ｒ１１に覆われる。
【００２９】
＜工程１−４：図７＞オーミック電極剤を蒸着法またはスパッタリング法を用いて半導体基板１の鉛直方向から付着させる。レジスト膜Ｒ１１，Ｒ１２が逆台形の形状を有しているため，オーミック電極剤は，レジスト膜Ｒ１１，Ｒ１２の各上面と，レジスト膜Ｒ１１とレジスト膜Ｒ１２との間の開口部に堆積し，それぞれオーミック電極膜ＯＭ１１，ＯＭ１２，ＯＭ１４となる。
【００３０】
＜工程１−５：図８＞レジスト膜Ｒ１１，Ｒ１２を，その上のオーミック電極膜ＯＭ１１，ＯＭ１２と共に除去する。工程１−３において各レジスト膜Ｒ１１，Ｒ１２が逆台形に整形されるため，工程１−４においてオーミック電極膜ＯＭ１１，ＯＭ１２およびオーミック電極膜ＯＭ１４は，相互に完全に分離した状態で堆積する。したがって，この工程１−５において，オーミック電極ＯＭ１４を半導体基板１の上に残しつつ，オーミック電極ＯＭ１１，ＯＭ１２を取り除くことが可能となる。残されたオーミック電極膜ＯＭ１４はソース電極７として機能する。
【００３１】
＜工程１−６：図９＞再度，レジスト剤を塗布し，フォト・リソグラフィ工程を経て，レジスト膜（第２パターン膜）Ｒ２１，Ｒ２２を形成する。レジスト膜Ｒ２１とレジスト膜Ｒ２２との間の開口部は，ドレイン電極８が形成される位置に調整される。レジスト膜Ｒ２１，Ｒ２２は，それぞれの側面と半導体基板１の上面とが鋭角α（約７０°）を成すように整形される。なお，既にドレイン電極８が形成された領域は，レジスト膜Ｒ２２に覆われる。
【００３２】
＜工程１−７：図１０＞オーミック電極剤を蒸着法またはスパッタリング法を用いて半導体基板１の鉛直方向から付着させる。レジスト膜Ｒ２１，Ｒ２２が逆台形の形状を有しているため，オーミック電極剤は，レジスト膜Ｒ２１，Ｒ２２の各上面と，レジスト膜Ｒ２１とレジスト膜Ｒ２２との間の開口部に堆積し，それぞれオーミック電極膜ＯＭ２１，ＯＭ２２，ＯＭ２５となる。
【００３３】
＜工程１−８：図１１＞レジスト膜Ｒ２１，Ｒ２２を，その上のオーミック電極膜ＯＭ２１，ＯＭ２２と共に除去する。工程１−６において各レジスト膜Ｒ２１，Ｒ２２が逆台形に整形されるため，工程１−７においてオーミック電極膜ＯＭ２１，ＯＭ２２およびオーミック電極膜ＯＭ２５は，相互に完全に分離した状態で堆積する。したがって，この工程１−８において，オーミック電極ＯＭ２５を半導体基板１の上に残しつつ，オーミック電極ＯＭ２１，ＯＭ２２を取り除くことが可能となる。残されたオーミック電極膜ＯＭ２５はドレイン電極８として機能する。
【００３４】
以上の工程１−１〜１−８を経て，図１のＦＥＴが得られる。この第１の実施の形態にかかる成膜方法によれば，ソース電極７およびドレイン電極８を形成するために，それぞれ個別のリフトオフ工程が実施される。そして，ソース電極７を形成するためのリフトオフ工程（工程１−３〜１−５）とドレイン電極８を形成するためのリフトオフ工程（工程１−６〜１−８）は連続して実施される。
【００３５】
このように，リフトオフ工程を２回に分けることによって，ソース電極７とドレイン電極８の間隔が狭い場合であっても，各電極を所定の位置に形成することが可能となる。ソース電極７とドレイン電極８の間隔を狭めると，ゲート・ソース間抵抗およびゲート・ドレイン間抵抗が低下し，ＦＥＴの諸特性（例えば，遮断周波数）の向上が期待できる。
【００３６】
さらに，ソース電極７とドレイン電極８が別工程で形成されるため，ＦＥＴの用途に応じて，それぞれの電極に異なった材質および膜厚を設定することが可能となる。
【００３７】
［第２の実施の形態］
本発明の第２の実施の形態にかかる成膜方法を工程を追って説明する。
【００３８】
＜工程２−１＞半導体基板１を用意する。この工程１−１は，上述の工程０−１と同じである（図２）。
【００３９】
＜工程２−２＞半導体基板１に対して，Ｐ層２，Ｎ層３，Ｎ＋層４，およびＮ＋層５を形成する。さらに，Ｎ層３の上部にゲート電極６を形成する。この工程１−２は，上述の工程０−２と同じである（図３）。
【００４０】
＜工程２−３：図１２＞レジスト剤を塗布し，フォト・リソグラフィ工程を経て，レジスト膜Ｒ３１，Ｒ２，Ｒ３を形成する。レジスト膜Ｒ３１とレジスト膜Ｒ２との間の開口部は，ソース電極７が形成される位置に調整され，レジスト膜Ｒ３１とレジスト膜Ｒ３との間の開口部は，ドレイン電極８が形成される位置に調整される。レジスト膜Ｒ３１，Ｒ２，Ｒ３は，その側面と半導体基板１の上面とが鋭角α（約７０°）を成すように整形される。
【００４１】
ソース電極７とドレイン電極８との間隔を狭めるため，しかも，傾斜または倒壊しないように，レジスト膜Ｒ３１は特徴的な形状を有している。半導体基板１の平面鉛直方向から見たレジスト膜Ｒ３１の形状を図１３に示す。
【００４２】
レジスト膜Ｒ３１は，レジスト膜Ｒ２側とレジスト膜Ｒ３側の両方に櫛歯状の凹凸部を有している。図１３において，実線はレジスト膜Ｒ３１，Ｒ２，Ｒ３の上面の外縁を示しており，点線は底面の外縁および側面の稜線を示している。ここでは，レジスト膜Ｒ３１の上面の凸部の幅はＷ＿ｕ＿ｏで表され，凹部の幅はＷ＿ｕ＿ｉで表されている。また，レジスト膜Ｒ３１の底面の凸部の幅はＷ＿ｂ＿ｏで表され，凹部の幅はＷ＿ｂ＿ｉで表されている。
【００４３】
レジスト膜Ｒ３１の上面の凹凸部の形状は，後に形成されるソース電極７とドレイン電極８の間隔に影響を及ぼす。すなわち，ソース電極７とドレイン電極８の最小間隔は，レジスト膜Ｒ３１の上面凹部の幅Ｗ＿ｕ＿ｉにほぼ一致し，最大間隔は，上面凸部の幅Ｗ＿ｕ＿ｏにほぼ一致する。
【００４４】
一方，レジスト膜Ｒ３１の底面の凹凸部，特に凸部の存在は，レジスト膜Ｒ３１の姿勢の安定性に寄与する。ソース電極７とドレイン電極８の最小間隔を狭くしようとして，レジスト膜Ｒ３１の上面凹部の幅Ｗ＿ｕ＿ｉを小さくした場合，レジスト膜Ｒ３１の底面凹部の幅Ｗ＿ｂ＿ｉも必然的に小さくなってしう。従来の凹凸部を有しない構造であれば，レジスト膜Ｒ３１は傾斜するおそれもあるが，底面凸部の存在によってレジスト膜Ｒ３１は後の工程で除去されるまで安定した姿勢を保つ。
【００４５】
＜工程２−４＞オーミック電極剤を蒸着法またはスパッタリング法を用いて半導体基板１の鉛直方向から付着させる。レジスト膜Ｒ３１，Ｒ２，Ｒ３が逆台形の形状を有しているため，オーミック電極剤は，レジスト膜Ｒ３１，Ｒ２，Ｒ３の各上面と，レジスト膜Ｒ３１とレジスト膜Ｒ２との間の開口部，およびレジスト膜Ｒ３１とレジスト膜Ｒ３の間の開口部に堆積する。各開口部に堆積したオーミック電極剤は，オーミック電極膜ＯＭ３４，ＯＭ３５となる。この工程２−４は，上述の工程０−４と略同一である（図５）。
【００４６】
＜工程２−５＞レジスト膜Ｒ３１，Ｒ２，Ｒ３を，その上のオーミック電極膜と共に除去する。
【００４７】
以上の工程０−１〜０−５を経て，図１４のＦＥＴが得られる。図１４において，上側はＦＥＴの平面図であり，下側はＦＥＴのＡ−Ａ’断面図である。工程２−５において，残されたオーミック電極膜ＯＭ３４はソース電極７として，また，オーミック電極膜ＯＭ３５はドレイン電極８として機能する。
【００４８】
図１３に示したように，レジスト膜Ｒ３１は，レジスト膜Ｒ２に対向する側と，レジスト膜Ｒ３に対向する側にそれぞれ凹凸部を有している。このため，図１４に示したように，ソース電極７とドレイン電極８にもそれぞれ凹凸部が形成される。ソース電極７の凸部とドレイン電極８の凸部は対向しているため，この間隔がソース電極７とドレイン電極８の最小距離になる。この距離は，上で説明したように，レジスト膜Ｒ３１の上面凹部の幅Ｗ＿ｕ＿ｉにほぼ一致する。このように，第２の実施の形態にかかる成膜方法によれば，ソース電極７とドレイン電極８の間に，間隔が狭い個所が得られるため，ゲート・ソース間抵抗およびゲート・ドレイン間抵抗を低下させることが可能となる。この結果，ＦＥＴの諸特性（例えば，遮断周波数）の向上が図られる。
【００４９】
ところで，ソース電極７とドレイン電極８に凹凸部を形成した場合，その凸部の角に電荷が集中してしまう。ソース電極７およびドレイン電極８により多くの電流を流すためには，図１４の拡大図に示したように，ソース電極７およびドレイン電極８の凸部の角に曲率Ｒを持たせることが好ましい。ソース電極７およびドレイン電極８の凸部の形状は，レジスト膜Ｒ３１の上面形状によって決定される。したがって，ソース電極７およびドレイン電極８の凸部の角に曲率Ｒを持たせるためには，レジスト膜Ｒ３１の上面凹部の角に曲率Ｒが現れるように，工程２−３のフォト・リソグラフィ工程を実施すればよい。
【００５０】
レジスト膜Ｒ３１がその上面および底面に連続する凹凸部を有する場合に即して，第２の実施の形態を説明したが，レジスト膜Ｒ３１が少なくとも上面に凹部を一個所有し，少なくとも底面に凸部を一個所有していれば，レジスト膜Ｒ３１の姿勢の安定性が保たれ，かつ，ソース電極７とドレイン電極８との距離が短縮される。また，レジスト膜Ｒ３１は，ソース電極７側およびドレイン電極８側の両方に凹凸部を備えているが，どちらか一方に備えるようにしてもよい。
【００５１】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５２】
実施の形態としてＦＥＴの製造方法を説明したが，本発明は，ＦＥＴのみならず，例えば配線など，その他のデバイスの製造工程にも適用できる。さらに，電極以外の基板上のあらゆるパターン形成にも適用可能である。
【００５３】
【発明の効果】
以上説明したように，本発明によれば，リフトオフ法を用いて微細なパターンを形成し，その位置も高精度に調整することが可能となる。
【図面の簡単な説明】
【図１】一般的なＦＥＴの断面図である。
【図２】製造工程１におけるＦＥＴの断面図である。
【図３】製造工程２におけるＦＥＴの断面図である。
【図４】製造工程３におけるＦＥＴの断面図である。
【図５】製造工程４におけるＦＥＴの断面図である。
【図６】本発明の第１の実施の形態にかかる製造工程３におけるＦＥＴの断面図である。
【図７】本発明の第１の実施の形態にかかる製造工程４におけるＦＥＴの断面図である。
【図８】本発明の第１の実施の形態にかかる製造工程５におけるＦＥＴの断面図である。
【図９】本発明の第１の実施の形態にかかる製造工程６におけるＦＥＴの断面図である。
【図１０】本発明の第１の実施の形態にかかる製造工程７におけるＦＥＴの断面図である。
【図１１】本発明の第１の実施の形態にかかる製造工程８におけるＦＥＴの断面図である。
【図１２】本発明の第２の実施の形態にかかる製造工程３におけるＦＥＴの断面図である。
【図１３】図１２の製造工程３におけるレジスト膜の平面図である。
【図１４】本発明の第２の実施の形態にかかる製造方法によって製造されたＦＥＴの平面図，断面図，および一部拡大図である。
【符号の説明】
１：半導体基板
２：Ｐ型ウェル（Ｐ層）
３：Ｎ型不純物拡散領域（Ｎ層）
４：Ｎ＋型不純物拡散領域（Ｎ＋層）４
５：Ｎ＋型不純物拡散領域（Ｎ＋層）５
６：ゲート電極
７：ソース電極
８：ドレイン電極
ＯＭ１４，ＯＭ２５，ＯＭ３４，ＯＭ３５：オーミック電極膜
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒ３１：レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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