(57)【要約】      （修正有）【解決手段】信号転送マスタ／スレーブを構成するＬＳＩの入出力回路と、マザーボード等の基板の間に、ＬＳＩのドライバの出力インピーダンスＲｘより大きく基板のメインライン２−１のインピーダンスＺｏより小さいようなインピーダンスＺａ（Ｒｘ＜Ｚａ＜Ｚｏ）の値を持つ配線（整形配線）とＲａ＝Ｚｏ−Ｚａなる抵抗（符号間干渉抑制抵抗）を整形配線２−２とメインライン２−１間に挿入することで信号と逆極性の反射波を生成し、その反射波でドライブ波をプリエンファシス整形する。【効果】本発明によれば、インピーダンスミスマッチにより生ずる反射波を利用してドライブ波形を矩形波からプリエンファシス波形に整形することで高速信号用信号転送システムを形成することが可能となる。【選択図】図１
2004281960.tif 000002
【特許請求の範囲】
【請求項１】
信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置であって、
該半導体装置は、プリント基板に実装され、
前記半導体チップを実装する基板は、前記半導体チップと前記プリント基板とを接続する第１の信号線の特性インピーダンスと前記プリント基板上の第２の信号線の特性インピーダンスとの差の値を有し、前記第１の信号線と前記第２の信号線とを接続する抵抗を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記抵抗は、前記第１の信号線上で、前記プリント基板近傍に配置されることを特徴とする半導体装置。
【請求項３】
半導体装置と前記半導体装置を搭載するプリント基板を有する信号転送システムであって、
第１の半導体装置は、第１の半導体チップと、前記プリント基板に接続される第１の抵抗と、前記第１の半導体チップと前記第１の抵抗とを接続する第１の信号線を有し、
第２の半導体装置は、第２の半導体チップと、前記プリント基板に接続される第２の抵抗と、前記第２の半導体チップと前記第２の抵抗とを接続する第２の信号線を有し、
前記プリント基板は、前記第１の半導体装置と前記第２の半導体装置を接続する第３の信号線を有し、
前記第１の信号線の特性インピーダンスと前記第２の信号線の特性インピーダンスは前記第３の信号線の特性インピーダンスよりも小さく、
前記第１の抵抗の抵抗値は前記第３の信号線の特性インピーダンスと前記第１の信号線の特性インピーダンスの差に等しく、
前記第２の抵抗の抵抗値は前記第３の信号線の特性インピーダンスと前記第２の信号線の特性インピーダンスの差に等しく、
前記第１の半導体装置内の入出力回路のドライバの出力インピーダンスは該第１の信号線の特性インピーダンスよりも小さく、該第２の信号入出力回路のレシーバの入力インピーダンスは該第２の信号線の特性インピーダンスに等しいことを特徴とする信号転送システム。
【請求項４】
請求項３の信号転送システムにおいて、
第２の信号線の往復伝搬遅延時間と第３の信号線の往復遅延時間が入出力回路間を転送する信号の遷移時間より長く、信号の周期よりも短いことを特徴とする信号転送システム。
【請求項５】
第１の信号出力回路を有する第１の半導体装置と第２の信号入力回路を有する第２の半導体装置間で信号を転送する信号転送システムであって、
前記第１の信号出力回路は第１の信号線、前記第２の信号入力回路は第２の信号線、前記第１の信号線と前記第２の信号線は抵抗により接続され、
前記第１の信号線の特性インピーダンスは前記第２の信号線の特性インピーダンスよりも低く、前記第１の信号線の往復遅延時間は前記信号出力回路の出力信号の遷移時間よりも長く、前記出力信号の周期よりも短く、
前記抵抗は前記第２の信号線の特性インピーダンスと前記第１の信号線の特性インピーダンスの差に等しい抵抗を有し、
前記信号出力回路のドライバの出力インピーダンスは前記第２の信号線の特性インピーダンスよりも小さく、前記信号入力回路のレシーバの入力インピーダンスは前記第２の信号線の特性インピーダンスに等しいことを特徴とする信号転送システム。
【請求項６】
信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置であって、
該半導体装置は、プリント基板に実装され、
前記半導体チップを実装する基板は、前記信号入出力回路のドライバの出力インピーダンスより大きく、前記プリント基板上の第１の信号線の特性インピーダンスより小さい特性インピーダンスを有する第２の信号線を有し、
前記半導体チップを実装する基板の基板入出力端子には前記第１の信号線の特性インピーダンスと前記第２の信号線の特性インピーダンスの差の抵抗値の抵抗を有し、
前記第２の配線の往復伝搬遅延時間が前記信号入出力回路から転送される信号の遷移時間より長く、前記転送される信号の周期よりも短いことを特徴とする半導体装置。
【請求項７】
信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置であって、
該半導体装置は、プリント基板に実装され、
前記半導体チップを実装する基板は、前記信号入出力回路に接続された第１の信号線、前記プリント基板と当該半導体チップを実装する基板の入出力端子とを接続する第２の信号線、前記第１の信号線と前記第２の信号線とを接続する抵抗とを有し、
前記プリント基板は、前記入出力端子と当該プリント基板を接続する第３の信号線を有し、
前記第１の信号線の特性インピーダンスは前記第３の信号線の特性インピーダンスよりも低く、前記第２の信号線の特性インピーダンスは前記第３の信号線の特性インピーダンスと等しく、
前記抵抗は前記第２の信号線の特性インピーダンスと前記第１の信号線の特性インピーダンスの差の値の抵抗値を持ち、
前記第１の信号線の往復遅延時間は前記入出力信号回路から転送される信号の遷移時間より長く、前記転送される信号の周期よりも短いことを特徴とする半導体装置。
【請求項８】
信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置を実装するプリント基板であって、
当該プリント基板は、前記半導体装置の基板入出力端子と前記プリント基板の信号線との間に抵抗を有し、
前記抵抗は前記半導体チップを実装する基板の信号線の特性インピーダンスと前記プリント基板上の信号線の特性インピーダンスの差の値の抵抗値を有することを特徴とするプリント基板。
【請求項９】
信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置を実装するプリント基板であって、
当該プリント基板は、第１の信号線、当該プリント基板と前記半導体チップを実装する基板の入出力端子とを接続する第２の信号線、前記第１の信号線と前記第２の信号線とを接続する抵抗とを有し、
前記半導体チップを実装する基板は、前記入出力端子と前記信号入出力回路を接続する第３の信号線を有し、
前記第２の信号線の特性インピーダンスは前記第３の信号線の特性インピーダンスと等しく、
前記第２の信号線の往復遅延時間と前記第３の信号線の往復遅延時間の和は前記入出力信号回路から転送される信号の遷移時間より長く、前記転送される信号の周期よりも短く、
前記抵抗は前記第１の信号線の特性インピーダンスと前記第２の信号線の特性インピーダンスとの差の値の抵抗値を有することを特徴とするプリント基板。
【請求項１０】
信号入出力回路を含む半導体チップを有する半導体装置を実装するプリント基板であって、
当該プリント基板は、第１の信号線、当該プリント基板と前記半導体装置の入出力端子とを接続する第２の信号線、前記第１の信号線と前記第２の信号線とを接続する抵抗とを有し、
前記第２の信号線の特性インピーダンスは前記第１の信号線の特性インピーダンスより小さく、
前記第２の信号線の往復遅延時間は該入出力信号から転送される信号の遷移時間より長く、前記転送される信号の周期よりも短く、
前記抵抗は前記第１の信号線の特性インピーダンスと前記第２の信号線の特性インピーダンスの差の値の抵抗値を有することを特徴とするプリント基板。
【請求項１１】
差動信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置であって、
該半導体装置は、同じ特性インピーダンスを有する２つの信号線からなる差動信号線を信号転送経路とするプリント基板に実装され、
前記半導体チップを実装する基板は、前記半導体チップと前記プリント基板とを接続する第１の差動信号線の差動インピーダンスと前記プリント基板上に構成される第２の差動信号線の差動インピーダンスとの差の値を有し、前記第１の差動信号線と前記第２の差動信号線とを接続する抵抗を備えることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記抵抗は、前記第１の差動信号線上で、前記プリント基板近傍に配置されることを特徴とする半導体装置。
【請求項１３】
差動信号入出力回路を有する半導体装置と前記半導体装置を搭載するプリント基板を有する信号転送システムであって、
第１の半導体装置は、第１の半導体チップと、前記プリント基板に接続される第１の抵抗対と、前記第１の半導体チップと前記第１の抵抗対とを接続する第１の差動信号線を有し、
第２の半導体装置は、第２の半導体チップと、前記プリント基板に接続される第２の抵抗対と、前記第２の半導体チップと前記第２の抵抗対とを接続する第２の差動信号線を有し、
前記プリント基板は、前記第１の半導体装置と前記第２の半導体装置を接続する第３の差動信号線を有し、
前記第１の差動信号線の差動インピーダンスと前記第２の差動信号線の差動インピーダンスは前記第３の差動信号線の差動インピーダンスよりも小さく、
前記第１の抵抗対の其々の抵抗値は前記第３の差動信号線の差動インピーダンスと前記第１の差動信号線の差動インピーダンスの差に等しく、
前記第２の抵抗対の其々の抵抗値は前記第３の差動信号線の差動インピーダンスと前記第２の差動信号線の差動インピーダンスの差に等しく、
前記第１の半導体装置内の入出力回路のドライバの出力インピーダンスは該第１の差動信号線の差動インピーダンスよりも小さく、該第２の信号入出力回路のレシーバの入力インピーダンスは該第２の差動信号線の差動インピーダンスに等しいことを特徴とする信号転送システム。
【請求項１４】
請求項１３の信号転送システムにおいて、
第１の差動信号線の往復伝搬遅延時間と第２の差動信号線の往復遅延時間が差動入出力回路間を転送する差動信号の遷移時間より長く、差動信号の周期よりも短いことを特徴とする差動信号転送システム。
【請求項１５】
第１の差動信号出力回路を有する第１の半導体装置と第２の差動信号入力回路を有する第２の半導体装置間で差動信号を転送する信号転送システムであって、
前記第１の差動信号出力回路は第１の差動信号線、前記第２の差動信号入力回路は第２の差動信号線、前記第１の差動信号線と前記第２の差動信号線は抵抗対により接続され、
前記第１の差動信号線の差動インピーダンスは前記第２の差動信号線の差動インピーダンスよりも低く、前記第１の差動信号線の往復遅延時間は前記差動信号出力回路の出力信号の遷移時間よりも長く、前記出力信号の周期よりも短く、
前記抵抗対は前記第２の差動信号線の差動インピーダンスと前記第１の差動信号線の差動インピーダンスの差に等しい抵抗から成り、
前記差動信号出力回路のドライバの出力インピーダンスは前記第２の差動信号線の差動インピーダンスよりも小さく、前記差動信号入力回路のレシーバの入力インピーダンスは前記第２の差動信号線の差動インピーダンスに等しいことを特徴とする信号転送システム。
【請求項１６】
差動信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置であって、
該半導体装置は、プリント基板に実装され、
前記半導体チップを実装する基板は、前記差動信号入出力回路のドライバの出力インピーダンスより大きく、前記プリント基板上の第１の差動信号線の差動インピーダンスより小さい差動インピーダンスを有する第２の差動信号線を有し、
前記半導体チップを実装する基板の基板入出力端子には前記第１の差動信号線の差動インピーダンスと前記第２の差動信号線の差動インピーダンスの差の抵抗値を持つ抵抗から成る抵抗対を有し、
前記第２の配線の往復伝搬遅延時間が前記差動信号入出力回路から転送される差動信号の遷移時間より長く、前記転送される差動信号の周期よりも短いことを特徴とする半導体装置。
【請求項１７】
差動信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置であって、
該半導体装置は、プリント基板に実装され、
前記半導体チップを実装する基板は、前記差動信号入出力回路に接続された第１の差動信号線、前記プリント基板と当該半導体チップを実装する基板の入出力端子とを接続する第２の差動信号線、前記第１の差動信号線と前記第２の差動信号線とを接続する抵抗対とを有し、
前記プリント基板は、前記入出力端子と当該プリント基板を接続する第３の差動信号線を有し、
前記第１の差動信号線の差動インピーダンスは前記第３の差動信号線の差動インピーダンスよりも低く、前記第２の差動信号線の差動インピーダンスは前記第３の差動信号線の差動インピーダンスと等しく、
前記抵抗対は前記第２の差動信号線の差動インピーダンスと前記第１の差動信号線の差動インピーダンスの差の値の抵抗値を持つ抵抗から成り、
前記第１の差動信号線の往復遅延時間は前記入出力差動信号回路から転送される差動信号の遷移時間より長く、前記転送される差動信号の周期よりも短いことを特徴とする半導体装置。
【請求項１８】
差動信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置を実装するプリント基板であって、
当該プリント基板は、前記半導体装置の基板入出力端子と前記プリント基板の差動信号線との間に抵抗対を有し、
前記抵抗対は前記半導体チップを実装する基板の差動信号線の差動インピーダンスと前記プリント基板上の差動信号線の差動インピーダンスの差の値の抵抗値を有する抵抗から成ることを特徴とするプリント基板。
【請求項１９】
差動信号入出力回路を含む半導体チップと前記半導体チップを実装する基板とを有する半導体装置を実装するプリント基板であって、
当該プリント基板は、第１の差動信号線、当該プリント基板と前記半導体チップを実装する基板の入出力端子とを接続する第２の差動信号線、前記第１の差動信号線と前記第２の差動信号線とを接続する抵抗対とを有し、
前記半導体チップを実装する基板は、前記入出力端子と前記差動信号入出力回路を接続する第３の差動信号線を有し、
前記第２の差動信号線の差動インピーダンスは前記第３の差動信号線の差動インピーダンスと等しく、
前記第２の差動信号線の往復遅延時間と前記第３の差動信号線の往復遅延時間の和は前記入出力差動信号回路から転送される差動信号の遷移時間より長く、前記転送される差動信号の周期よりも短く、
前記抵抗対は前記第１の差動信号線の差動インピーダンスと前記第２の差動信号線の差動インピーダンスとの差の値の抵抗値を有する抵抗から成ることを特徴とするプリント基板。
【請求項２０】
差動信号入出力回路を含む半導体チップを有する半導体装置を実装するプリント基板であって、
当該プリント基板は、第１の差動信号線、当該プリント基板と前記半導体装置の入出力端子とを接続する第２の差動信号線、前記第１の差動信号線と前記第２の差動信号線とを接続する抵抗対とを有し、
前記第２の差動信号線の差動インピーダンスは前記第１の差動信号線の差動インピーダンスより小さく、
前記第２の差動信号線の往復遅延時間は該入出力差動信号から転送される差動信号の遷移時間より長く、前記転送される差動信号の周期よりも短く、
前記抵抗対は前記第１の差動信号線の差動インピーダンスと前記第２の差動信号線の差動インピーダンスの差の値の抵抗値を有する抵抗から成ることを特徴とするプリント基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報処理装置においてプロセッサやメモリ等の半導体装置間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）で高速に信号を転送するための技術に関する。
【０００２】
【従来の技術】
２つの抵抗終端された半導体装置が同一の信号線に接続されたシステムの双方向転送における基本方式を図２に示す。信号転送マスタ１０−１とスレーブ１０−２間のデータ転送を行う時、送端側及び受端側で反射が起こらないように両者の入出力インピーダンスをプリント基板２−１の特性インピーダンスに整合、あるいは送受端の入出力インピーダンスを必要に応じて適宜変更してデータ転送を行う技術である。これは信号転送マスタ１０−１とスレーブ１０−２間の１対１間の転送に適しており、すなわちメモリとメインプロセッサ間のデータ信号転送に適していた。
【０００３】
ところで、通常、半導体チップを実装するための半導体チップを実装する基板（以下、中間基板）内の信号線の特性インピーダンスは、プリント基板の特性インピーダンスに比べ低い値を取るが、中間基板配線の長さはミリメートルオーダーと短いため、１Ｇｂｐｓ以下程度の信号転送ではその配線特性インピーダンスとプリント基板のインピーダンスミスマッチは無視できるものであった。
【０００４】
しかし、近年の信号の高速化に伴い、この信号転送方式により転送される信号波形は有損失の信号配線での信号転送過程での誘電損失、表皮効果等に起因する立ち上がり／立ち下がり波形なまりの影響が問題となっていた。これを図３に示す。信号転送マスタ１０−１から有損失伝送線路２−１を通過して信号転送スレーブ１０−２に信号が転送される時、その波形は例えインピーダンスの整合が完全に取られていても、信号転送マスタで出力した矩形波が信号転送スレーブに到達すると角のなまった波形となってしまう。この波形なまりは、受端側で観測されるアイパターンにおいてアイ開口率の狭小化やジッタの増大、符号間干渉（Ｉｎｔｅｒ  Ｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩ）といった問題を生じさせ、３Ｇｂｐｓ以上のデータ転送速度に対する電圧ノイズマージン、タイミングマージンに制限を与え信号の高速化に対して問題となっていた。これを解決するための従来技術として、送端側出力波形の立ち上がり／立ち下がり部の電圧振幅を一定時間増幅させる方法があった。このようなＩＳＩ低減に効果を持つ信号波形をプリエンファシス波形と呼ぶ。
【０００５】
特許文献１では、プリエンファシス波形整形として、デジタル信号をプリエンファシス伝送経由で送信するための出力バッファ回路を用いていた。これは、制御回路によって２つのインピーダンスを持つ出力回路を制御して出力波形をプリエンファシス波形にするものである。つまり、従来は、プリエンファシス波形整形を、送端側の回路で出力電圧や出力抵抗を時間的に変化させ信号振幅を調整することで実現していた。
【０００６】
【特許文献１】
特開２０００−６８８１６
【特許文献２】
特開平６−１４０２１５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の技術による信号転送方式では３Ｇｂｐｓを超えるような系では以下の点が問題となる。
（１）中間基板配線とプリント基板配線の間の特性インピーダンスミスマッチによる反射の影響による符号間干渉が大きくなり、ジッタの増大、アイ開口率の狭小化の原因となる。その結果、信号の高速化が制限される。
（２）特許文献１のプリエンファシス波形整形手段は、回路による信号振幅調整手法であるため、主に送端側ＬＳＩに複雑な回路構成を必要とする。その結果、回路の大規模化による実装面積の増大やコストアップの問題が生じる。
【０００８】
【課題を解決するための手段】
前述の課題（１）と課題（２）を解決するために、本発明では中間基板配線とプリント基板配線の間に両配線の特性インピーダンス（Ｚｐｃｂ、Ｚｐｋｇ）の差の値を持つ抵抗Ｒ＝Ｚｐｃｂ−Ｚｐｋｇを挿入する。このとき、信号転送マスタおよび信号転送スレーブのドライバの出力インピーダンスＲｏｕｔを中間基板配線インピーダンスＺｐｋｇより小さく、レシーバの入力インピーダンスＲｉｎを中間基板配線インピーダンスＺｐｋｇとほぼ等しくする。
【０００９】
この結果、
（１）プリント基板からレシーバへ信号が転送するときは、プリント基板から中間基板、レシーバまでインピーダンスプロファイルがほぼ一定となる。その結果、プリント基板−中間基板間及び中間基板レシーバ間で反射がほとんど生じない。
（２）ドライバからプリント基板へ信号が転送するときは、ドライバ、中間基板、プリント基板に至るインピーダンスプロファイルが段階的に増加する。その結果、ドライバ−中間基板間及び中間基板プリント基板間で反射が生じ、その反射波でプリント基板へと伝播する波形はプリエンファシス波形へと整形される。なお、プリエンファシスにより電圧レベルの高くなる時間領域は中間基板配線の遅延時間ｔｄａの２倍となる。
【００１０】
本発明では、中間基板への抵抗挿入という簡易な実装方法で（１）レシーバ側での反射低減による符号間干渉の抑制、（２）ドライバ側でのプリエンファシス波形整形によるアイパターン開口電圧の拡大、ジッタの低減、符号間干渉の抑制という効果を有し、３Ｇｂｐｓ以上の信号転送の高速化に大きく寄与するものである。
【００１１】
【発明の実施の形態】
本実施例では、プリント基板配線より特性インピーダンスの低い中間基板配線を利用する場合の他に、プリント基板内に敢えて、基板内の信号配線のうち主要となる配線（メインライン）よりも低インピーダンスな配線を設けることでも有効である。なぜなら、プリエンファシス波形を形成するのに、メインラインより低インピーダンスな配線が必要だからである。プリエンファシス整形を行なう配線としてパッケージの配線長が十分でない場合、これを補うためにプリント基板にパッケージ配線と同様な低インピーダンス配線を設けることが有効となり、また、パッケージをもたないチップの場合においても、プリント基板に低インピーダンス配線を設ける事が有効となるからである。これらの具体例は実施例４及び実施例５で説明する。
【００１２】
したがって、以下の説明では、中間基板配線と挿入抵抗をそれぞれ整形配線（インピーダンスＺａ（  ＜  Ｚｏ：メインラインのインピーダンス）、遅延時間ｔｄａ）、符号間干渉抑制抵抗（Ｒａ＝Ｚｏ−Ｚａ）と呼ぶことにし、メインラインで接続された信号を出力し、信号配線を介して信号を転送させる半導体チップ（信号転送マスタ）、信号配線を介して転送された信号を入力する半導体チップ（信号転送スレーブ）を有する信号転送システムに対して整形配線と符号間干渉抑制抵抗を挿入すると言う概念で考えを進める。
【００１３】
本発明の第１の実施例における半導体装置に含まれる信号出力回路（ドライバ）からプリント基板配線へ信号伝送する際のプリエンファシス効果について説明する。
【００１４】
図７はｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔの単方向伝送において、反射波を利用してプリエンファシス波形を生成し伝送するための配線方式であり、その基本原理を示したものである。図中右方向が信号転送方向である。
【００１５】
１０−１、１０−２はＬＳＩ等から構成される半導体装置であり、それぞれ信号転送マスタ、信号転送スレーブと呼ぶことにする。簡単のためデータ信号線を一本のみ抽出して記述している。入出力信号の数に応じて信号線等が増えることは言うまでもない。
【００１６】
信号転送マスタ１０−１は信号転送スレーブ１０−２に対し信号転送を行う。この信号転送のための配線が２−１〜２−２であり、この中で特に配線２−１をメインラインと呼ぶことにする。
図３に代表される従来のシステムとの違いは信号転送マスタ１０−１とメインライン２−１の間にメインラインのインピーダンスＺｏより小さい或る値のインピーダンスＺａを持つ整形配線２−２、及び抵抗値Ｒａの符号間干渉抑制抵抗４−１を有することにある。
【００１７】
従来では図２で示すようなシステムにおいて信号転送マスタ１０−１から矩形波を出力し信号伝送を行う。この時、図２のシステム上部及びシステム下部に描写した信号波形の概略図のように、高速信号ではドライバ側から出力した矩形波はメインライン２−１を通過する際に誘電損失や表皮効果によりその波形先端部になまりが生じていた。このため、信号の高速化に伴い信号の周期が短くなると、この先端部のなまりが次のデータと干渉するようになり、シンボル間干渉（ＩＳＩ）の問題が生じ、この結果、アイパターンのジッタの増大やアイ開口電圧の低下が起こり、タイミングマージンやノイズマージが減少し、高速化を制限していた。
【００１８】
さて、この高速化を制限する波形先端部なまりをなくすための方法の一つは、ドライブ波をプリエンファシス波に整形することである。図１０に従来の矩形波伝送とプリエンファシス伝送における受端側アイパターンを示す。（ａ）はプリエンファシス波形、（ｂ）は矩形波形がそれぞれ受端側に到達した時の立ち上がり波形であり、（ｃ）はプリエンファシス波形の受端側アイパターン、（ｄ）は矩形波形のランダムパターンによる受端側アイパターンである。（ｃ）、（ｄ）を比べると、プリエンファシスを用いた（ｃ）ではアイ開口電圧Ｖａ１が矩形波のそれよりも大きく、ジッタＴｊ１が矩形波のそれよりも小さくなり、高速信号に対するノイズ・タイミングマージンがより大きく取れていることを表す。
【００１９】
このプリエンファシス波形生成を複雑な回路構成ではなく、配線や抵抗の追加のみで実現可能であることを図８、図９を用いてＬｏｗ  ｔｏ  Ｈｉｇｈ信号（立ち上がり）の場合を例に説明する。
【００２０】
図８に示すように、ドライバ側から振幅Ｖｏ、立ち上がり時間ｔｒの矩形波を出力すると、この信号波は出力抵抗Ｒｘｄ、波形整形配線２−２、符号間干渉抑制抵抗４−１、メインライン２−１、受端入力抵抗Ｒｙｒに伝播する。メインライン２−１の配線インピーダンスはＺｏで遅延時間はｔｄｏ、整形配線２−２のインピーダンスはＺａ（＜Ｚｏ）で、配線遅延時間ｔｄａを持つ。ドライバの出力抵抗ＲｘｄはＲｘｄ＜Ｚａ（＜Ｚｏ）に設定し、レシーバの入力抵抗はＲｙｒ≒Ｚｂに整合する。符号間干渉抑制抵抗Ｒａの値はこの方式では任意の値でよい。ここでの符号間干渉抑制抵抗の役割は、図８中点Ｂでの反射率を大きくすることにある。反射率の大きさは、隣接する配線のインピーダンスの差が大きいほどその絶対値は大きくなる。
【００２１】
一方で、プリント基板で配線のインピーダンスを設計する時は配線の幅と厚さ、誘電体の誘電率から決定されるが、同一基板でこれらパラメータを大きく振ることは難しくインピーダンスの差をつけにくい。そこで、集中定数素子の抵抗を挿入することで、見かけ上大きいインピーダンス差を作り出すことが可能となる。すなわち、ＢＣ間に抵抗Ｒａを挿入しない時のインピーダンス差はＺｏ−Ｚａであるのに対し、挿入後は（Ｒａ＋Ｚｏ）−Ｚａとなりその差は大きくなる。
【００２２】
図８の点Ａにおける右行波の電圧振幅はドライバ側波形整形配線２−２と出力抵抗Ｒｘｄの分圧電力で
Ｖ１＝Ｖｏ×Ｚａ／（Ｚａ＋Ｒｘｄ）・・・（１）
となり、また点Ａにおける点Ｂから点Ａ方向への信号に対する反射率Γ１は、
Γ１＝（Ｒｘｄ−Ｚａ）／（Ｒｘｄ＋Ｚａ）・・・（２）
点Ｂにおける点Ａから点Ｂ方向への信号に対する反射率Γ２は、集中定数の抵抗ＲａとメインラインのインピーダンスＺｏが点Ｂより右側において同時に見えるため、
Γ２＝（［Ｚｏ＋Ｒａ］−Ｚａ）／（［Ｚｏ＋Ｒａ］＋Ｚａ）・・・（３）
点Ｂにおける点Ｃへの透過率Ｔ２は
Ｔ２＝１＋Γ２・・・（４）
となる。ここでＲｘｄ、Ｚａ、Ｚｏの大小関係をＲｘｄ  ＜  Ｚａ＜  Ｚｏとしているので、（２）〜（４）よりΓ１＜０、Γ２＞０、  Ｔ２＞１となる。
【００２３】
図７にこの系における信号及び反射波の伝播の様子を示す。図中（ａ）はドライバより伝搬した振幅Ｖ１の矩形パルスが点Ｂに到達し、点Ｃに時刻ｔ０でドライブパルスの立ち上がりが開始したと考える。この時、点Ｃより点Ｄ方向へ伝播していくドライブパルスの信号振幅は
Ｖ２＝Ｖ１×Ｔ２・・・（５）
となる。一方この時、点Ｂにおいて、点Ａへと向かう反射波の振幅はＶ３＝Ｖ１×Γ２となり、Γ２＞０よりこれは常に正の振幅を持つ波である（ｂ）。これよりｔｄａ後（時刻ｔ１）にて反射波は点Ａに到達し、点Ａで点Ｂ方向へＶ４＝Ｖ３×Γ１の反射波を生成する。Γ１＜０より、生成される反射波は負のパルスである（ｃ）。これよりｔｄａ後（時刻ｔ２）において、反射波Ｖ４が点Ｂに到達する。時刻ｔ２において点Ｂでは点Ａ方向への反射波Ｖ６（＝Ｖ４×Γ２）の生成と同時に点Ｃから点Ｄへの透過波Ｔ２×Ｖ４＝Ｖ５を生成する（ｄ）。ここでＴ２＞１よりＶ４より振幅が増加した負のパルスがドライブパルスに重畳することとなり、図５（ｅ）に示すように時刻ｔ２（＝２ｔｄａ後）で低い電圧レベルにシフトした形になる。なお、この時のレベルシフト前後の電圧Ｖ１、Ｖ２はそれぞれ
Ｖ１＝Ｖｏ×Ｔ２・・・（５）
Ｖ２＝Ｖ１−Ｖ５・・・（６）
と書け、Ｒｘｄ、  Ｚａ、  Ｒａ、  Ｚｏの値で調整できることがわかる。この結果２ｔｄａ後に電位が低くなるようなプリエンファシス波が生成される。この後さらなる点Ａ、点Ｂ間の多重反射により時刻ｔ２より２ｔｄ後（＝４ｔｄ後）にもわずかにリングバックが生じるが、このリングバックの振幅は｜Γ１Γ２｜＜１であるから、そのリングバック波の振幅は最初のリンギングに比べて小さいものとなるため、影響はほとんど無視できる。以上のように反対極性の反射波がメインラインに到達する時刻がプリエンファシス部の時間幅を決めるため、その時間幅は整形配線の伝搬遅延時間ｔｄａの２倍となる。一般的なプリエンファシス回路では、利用する信号の立ち上がり時間ｔｒ以上、信号周期Ｔ以下がプリエンファシス部の時間幅となるようにプリエンファシス波に整形する。したがって、ｔｒ  ＜  ２ｔｄａ  ＜  Ｔとなるように、整形配線の長さを調整するのが適当である。
【００２４】
なお、上記の効果はＨｉｇｈ  ｔｏ  Ｌｏｗ信号（立ち下がり）時にもインピーダンスミスマッチの反射のため同様に得られる。
次に整形配線・符号間干渉抑制抵抗追加によるプリエンファシス整形双方向信号転送システムの原理について説明する。
【００２５】
図１はｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔの双方向（ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ）信号転送において、反射波を利用してプリエンファシス波形を相互に伝送するための基本原理を示したものである。
１０−１、１０−２はそれぞれ信号転送マスタ、信号転送スレーブである。
【００２６】
信号転送マスタ１０−１は信号転送スレーブ１０−２に対しデータの読み書き（リード・ライト）の動作を行う。この読み書きのためのデータ配線が２−１〜２−３であり、この中で特に中央に位置する配線２−１をメインラインと呼ぶことにする。
先ほどの例と同様にメインライン２−１と信号転送マスタ１０−１間には整形配線２−２と符号間干渉抑制抵抗４−１が配置され、メインラインを中心として対称に信号転送スレーブ１０−２とメインライン２−１間にも整形配線２−３と符号間干渉抑制抵抗４−２が配置される。
【００２７】
メインライン２−１のインピーダンスＺｏ、配線遅延時間ｔｄｏに対し、整形配線２−２、２−３のインピーダンスはそれぞれＺａ（＜Ｚｏ）、Ｚｂ（＜Ｚｏ）、配線遅延時間はｔｄａ、ｔｄｂであり、符号間干渉抑制抵抗４−１、４−２の抵抗値はそれぞれＲａ≒Ｚｏ−Ｚａ、Ｒｂ≒Ｚｏ−Ｚｂとする。
【００２８】
まず、図１において信号転送マスタから右方向に信号を転送する場合を考える。
【００２９】
先ほどの例にて示したとおり、図１の信号伝送システムにおいて１０−１より出力された矩形波は点Ａ、点Ｂ、点Ｃを通過してメインライン上ではプリエンファシス波形として整形される。
【００３０】
メインライン２−１上を伝搬するプリエンファシス波形はメインライン２−１の伝搬遅延時間後に点Ｄに到達する。点Ｄから進行方向の配線インピーダンスを見ると、符号間干渉抑制抵抗Ｒｂが集中定数の抵抗として見えるため、点Ｄより進行方向の特性インピーダンスはメインラインからはＲｂ＋Ｚｂに見える。ここで、Ｒｂ≒Ｚｏ−Ｚｂに設計しているため、Ｒｂ＋Ｚｂ≒Ｚｏである。すなわち、点Ｄから進行方向を見た特性インピーダンスの大きさはメインラインのそれとほぼ等しい。すなわち、点Ｄ、点Ｅでは反射はほとんど生じない。
【００３１】
整形配線を中間基板配線と見立てても同じことが言える。プリント基板のメインラインよりも低い特性インピーダンスを持つ中間基板配線に対して符号間干渉抑制抵抗を挿入することで、レシーバ、中間基板、メインライン間のインピーダンスプロファイルがほぼ平坦なものとなり、反射がほとんど生じないことになる。
【００３２】
反射無しに整形配線２−３上を伝搬するプリエンファシス波形は点Ｆに到達し、信号転送スレーブ１０−２のレシーバへと伝搬する。ここで、レシーバの入力抵抗ＲｙｒはＺｙｒ＝Ｚｂであるためここでも反射波が生じない。このようにして、信号転送マスタ１０−１のドライバで出力した矩形波はインピーダンスミスマッチの反射波によりプリエンファシス波形に調整されてレシーバに到達する。
【００３３】
次に逆方向の信号伝送を考える。１０−２⇒１０−１方向、すなわち左行波の伝送を考えると、１０−２がドライバ、１０−１がレシーバとして働く。このとき、ドライバ抵抗はＲｙｄ（＜Ｚｂ）、Ｒｘｒ＝Ｚａとなっている。これは、Ｒｘｄ⇔Ｒｙｄ、Ｒｘｒ⇔Ｒｙｒ、Ｒａ⇔Ｒｂ、Ｚａ⇔Ｚｂの対応関係が成立しており、前述の伝送系と全く同じ原理で点Ｆから発進した矩形波は点Ｄでプリエンファシス波に整形されメインライン２−１を伝送し、反射波無く点Ｃ、点Ｂを通過し点Ａに到達することになる。
【００３４】
なお、ドライバとレシーバの構成例は図４と図５の通りである。図４のドライバ構成例はＣＭＯＳ回路による構成例である。電源供給系から信号出力パッドに至るインピーダンスを所望のＲｘｄになるように設計する。一方図５のレシーバ構成例はテブナン終端回路による構成例である。電源／グランドに対して所望の入力インピーダンスの２倍の抵抗値を持つ抵抗でテブナン終端を構成し、入力回路へと信号を送るものである。本発明ではドライバとレシーバで異なる入出力インピーダンスを持つ必要がある。図６にその入出力回路の実現例を示す。この回路では信号出力のインピーダンスは出力バッファのＭＯＳのインピーダンスＲｘｄで決定され、その前段に所望の入力インピーダンスの２倍の値を有するＮＭＯＳとＰＭＯＳをテブナン終端型で配置する。さらに出力バッファと前段のテブナン終端の間に配線抵抗より十分大きい抵抗（ただし、Ｒｘｄよりは十分小さい）を配置する。テブナン終端のＭＯＳの入力信号には／ＷＥ（Ｌｏｗ入力時に書き込み可能）信号を用い、信号の書き込み命令が来た時にこれら入力段のＭＯＳはＯＮとなる。そして、テブナン終端と出力バッファの前の抵抗の間に入出力回路への配線を設ける。
【００３５】
以上の構成により、出力時にはテブナン終端のＭＯＳをＯＦＦとすることから出力インピーダンスはほぼＲｘｄとなり、入力時にはテブナン終端のＭＯＳをＯＮとすることで入力インピーダンスをＲｙｒとすることができる。なお入力回路の入力インピーダンスは出力時にはＨｉｇｈ−Ｚ、入力時はＬｏｗ−Ｚ（＜＜Ｒｘｒ）となるようにする。なお、この入出力回路は構成の一例であり、これ以外の構成でも入力インピーダンス、出力インピーダンスを所定の値にできる構成ならば何ら問題はない。
【００３６】
以上まとめると、この原理に基づきｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔの双方向信号伝送モードにおいて、半導体チップを搭載した基板又は半導体装置の中間基板内に、メインラインより低いインピーダンスの配線とメインラインと前記挿入配線との差の抵抗値の抵抗を付加することにより、ドライブ波をプリエンファシス波へと変換し、その波形をメインラインより先ではほとんど反射無しにレシーバへと伝達できることを示した。
【００３７】
この信号転送形態の有用性を示すために、従来の信号転送システム（図１１）及び本実施例の信号転送システム（図１２）についてＳＰＩＣＥによるシミュレーションを行い、アイパターンの比較を行なった。
【００３８】
図１１の信号転送形態は、既存の送受端整合終端信号転送システムである。図１１での回路パラメータは以下の通りである。
信号振幅Ｖｏ＝１．４Ｖ、  信号立ち上がり時間ｔｒ＝１００ｐｓ、  信号周期Ｔ＝３００ｐｓ
ドライバ側出力抵抗Ｒｘｄ＝５０Ω
ドライバ・レシーバ側整形配線インピーダンスＺａ＝Ｚｂ＝４２Ω
ドライバ・レシーバ側入出力容量Ｃａ＝Ｃｂ＝３ｐＦ
レシーバ側入力抵抗Ｒｙｒ＝５０Ω
メインラインＷは有損失配線（ＨＳＰＩＣＥのＷ−ｅｌｅｍｅｎｔ）であり、この配線のＳＰＩＣＥ用回路パラメータは以下の通りである。
2004281960.tif 000003
なお、配線長は２１．５ｃｍを採用した。
【００３９】
また、図１２の信号転送形態は本発明のプリエンファシス整形双方向信号転送システムである。図１２での回路パラメータは以下の通りである。
2004281960.tif 000004
ドライバ・レシーバ側整形配線インピーダンスＺａ＝Ｚｂ＝４２Ω
ドライバ・レシーバ側整形配線遅延時間ｔｄａ＝ｔｄｂ＝７０ｐｓ
ドライバ・レシーバ側符号間干渉抑制抵抗Ｒａ＝Ｒｂ＝８Ω
配線Ｗのパラメータについては図１１と全く同じである。
【００４０】
なお図１１と図１２のバス形態では入出力抵抗等の値が異なるため、レシーバ側で観測される信号振幅をそろえるために、図１１の場合は１．４Ｖ、図１２では１Ｖの信号振幅を用いた。
【００４１】
この条件下で図１１の点ａ及び図１２の点ｂで観測した波形のアイパターンを図１３、図１４に示す。図１３からわかるようにドライバからの出力電圧Ｖｏが図１２のバスの方が小さいにも関わらず、アイパターンは図１２の信号転送形態の方が開口したものとなっている。
【００４２】
図１１のシステムと図１２のシステムのアイパターンパラメータを比較すると、図１２のバスのパラメータはジッタではＴｊ＿ａ＝７１ｐｓに対してＴｊ＿ｂ＝２０ｐｓと３０％程度であり、またアイ開口電圧ではＶａ＿ａ＝１９７ｍＶに対しＶａ＿ｂ＝３４０ｍＶと１．７倍程度であった。
【００４３】
すなわち、低ジッタ、高開口電圧が実現しており、高速信号に対するタイミングマージン、ノイズマージンが従来の信号転送システムより大きくなっていることが分かる。
【００４４】
次に、第１の実施例の実装形態を示すことにする。
【００４５】
なお、以下の実施例では単方向転送システムのドライバ側の実装方式のみを例示するが、原理でも示した通り双方向転送システムは単方向転送システムの対称形であるため、以後の実施例の組み合わせで実現可能であることが容易に類推できるため省略する。
【００４６】
第１の実施例の実装形態例を図１５・図１６を用いて説明する。
この実施例の目的は、中間基板のみの特殊な配線設計によりプリエンファシス整形高速伝送信号転送システムを実現するものである。
【００４７】
図１５に原理的な等価回路、図１６に具体的な実装方法の例を示す。
【００４８】
図１５に示すように符号間干渉抑制抵抗までをチップと半導体チップを実装する基板側で実現し、プリント基板側では特殊な設計は何も施していない。
【００４９】
図１５の１００−１がＬＳＩチップを表し、このチップのデータ入出力パッド１００−３より信号が出力される。この信号はＢＧＡ基板のような中間基板１００−２内の配線を通過してプリント基板３−１へと伝送される。この中間基板までの経路としては１００−７で示した中間基板内整形配線や１００−８の高抵抗配線、１００−６のＶｉａ、１００−９の中間基板内メインライン、１００−４の中間基板の入出力パッド、１００−５のはんだボール等があり、このうち１００−４￣６の部品は集中定数回路でショート部品（時には誘導的であったり容量的であったりするが）として取り扱える部分である。なお、この実施例の図では中間基板の最上層に信号配線１００−７、最下層に高抵抗配線１００−８を配しているが、配線の構成はこれに限られるものでないことは言うまでもない。また、中間基板内には電源層やグランド層が通常あるが、ここではその描画を省略している。
【００５０】
図１６で示す整形配線１００−７は通常Ｚａ＜Ｚｏなるインピーダンスを持ち、配線長をプリエンファシスに必要な配線遅延時間に合わせて設計する。また、整形配線１００−７からＶｉａを介して集中定数として取り扱える長さの高抵抗配線１００−８に接続している。この高抵抗配線は基板のメインライン３−３と整形配線１００−７の特性インピーダンスの差の抵抗値を持つものである。すなわち図１５における４−１に相当するものである。高抵抗配線は金属で実現するのは難しいため半導体材料や酸化物で実現されるものである。
【００５１】
高抵抗配線の実現例としては、特許文献２に記載の製造方法がある。この方法のプロセスフロー図を図１７に示す。この方法はクロム（Ｃｒ）、シリコン（Ｓｉ）、酸素（Ｏ）を主成分とした薄膜を抵抗層とした薄膜抵抗を製造するものである。図１７を元にプロセスを説明する。最初の製造過程で１４０℃〜３００℃の加熱処理を施すことで抵抗値のばらつきが抑えられ、その後の抵抗層・電極層をフォトエッチング手法で抵抗層と電極層の積層膜を囲うし、抵抗層の素子分離と不要領域の抵抗層除去を行い、電極層のパターンをフォトエッチングで形成する。次にポリイミド膜やシリコン酸化膜などの絶縁層を形成し、フォトエッチング手法などによりスルーホール等のパターンを設けることで保護層パターンを形成する。その後の熱処理安定化によって、デバイス動作温度での薄膜抵抗体の抵抗値変動を抑制する。これらプロセスで、体積低効率１００μΩ／ｍ程度の抵抗膜が形成され、膜厚やパッド面積から抵抗値を決定できる。
【００５２】
この高抵抗薄膜で高抵抗配線を作る以外にも、中間基板の基板側入出力パッド部をこのような高抵抗膜で形成しても良いし、１００−６で示したＶｉａを高抵抗Ｖｉａを形成しそれに代替してもよい。また、ＢＧＡボール１００−５の材料を高抵抗部品で置き換えることでも実現は可能である。
【００５３】
以上で図１６の半導体装置内の配線が実現される。
【００５４】
一方で、プリント基板３−１ではＶｉａ３−２を介してプリント基板内のメインライン３−３に接続する。すなわち従来のプリント基板と何ら変化はない。これにより図１５中のプリント基板  内の配線が実現される。
【００５５】
この実施例の効果は、中間基板の特殊な配線設計のみでプリエンファシス高速信号転送システムを実現できることにある。チップ側ではドライバの出力抵抗Ｒｘｄを小さく、レシーバの入力抵抗ＲｘｒをＺａに合わせて設計するだけで良く、プリント基板では特殊な実装は何も必要としない。ただし、中間基板では高抵抗配線や配線長などを適切に設計する必要がある。
【００５６】
次に、第２の実施例として、第１の実施例との相違する特徴部分を説明する。
【００５７】
第２の実施例の実装形態を図１８・図１９を用いて説明する。
この実施例の目的は、プリエンファシスで必要とする整形配線の長さに対して、チップの入出力パッドと中間基板の基板側入出力パッドの間隔が長い場合に、本方式を実現することである。
【００５８】
図１８に原理的な等価回路、図１９に具体的な実装方法の例を示す。
【００５９】
図１８の１００−１がＬＳＩチップを表し、このチップのデータ入出力パッド１００−３より信号が出力される。この信号はＢＧＡ基板のような中間基板１００−２内の配線を通過してプリント基板３−１へと転送される。この中間基板までの経路としては１００−７で示した中間基板内整形配線や１００−８の高抵抗配線、１００−６のＶｉａ、１００−９の中間基板内メインライン、１００−４の中間基板の入出力パッド、１００−５のはんだボール等があり、このうち１００−４￣６の部品は集中定数回路でショート部品（時には誘導的であったり容量的であったりするが）として取り扱える部分である。なお、この実施例の図では中間基板の最上層と最下層に信号配線１００−７を配しているが、この配線のある層が最上層・最下層に限られるものでないことは言うまでもない。また、中間基板内には電源層やグランド層が通常あるが、ここではその描画を省略している。
【００６０】
第１の実施例とほとんど同じであるが、違う点は中間基板内にプリント基板のメインラインの特性インピーダンスとほぼ等しい特性インピーダンスを持つ配線を有する点である。
【００６１】
図１９で示す整形配線１００−７は配線長をプリエンファシスに必要な配線遅延時間に合わせて設計する。また、整形配線１００−７の先に集中定数として取り扱える長さの高抵抗配線１００−８を配し、その先にＶｉａを介して１００−９の中間基板内メインラインに接続している。１００−９配線の特性インピーダンス値は基板側のメインラインの特性インピーダンスに合わせ、配線の長さは任意で良く、一方１００−８の高抵抗配線は１００−９と１００−７の特性インピーダンスの差の抵抗値を持つものである。すなわち図１９における４−１に相当するものである。高抵抗配線の実現は第１の実施例と同様にすればよい。
【００６２】
以上で図１８の半導体装置内の配線が実現される。
【００６３】
一方で、プリント基板３−１ではＶｉａ３−２を介してプリント基板内のメインライン３−３に接続する。すなわち従来のプリント基板と何ら変化はない。これにより図１８中のプリント基板  内の配線が実現される。
【００６４】
以上、図１８のような実装方式でプリエンファシス信号転送システムが実現されることを示したが、配線やチップ抵抗の実装位置は必ずしも図中で示した通りである必要はない。
【００６５】
この発明の効果は、中間基板サイズが大きい、あるいは信号周波数が高くプリエンファシス時間が非常に短い必要がある場合に、中間基板の特殊な配線設計のみでプリエンファシス信号転送システムを実現できることにある。チップ側ではドライバの出力抵抗Ｒｘｄを小さく、レシーバの入力抵抗ＲｙｒをＺａに合わせて設計するだけで良く、プリント基板では特殊な実装は何も必要としない。ただし、中間基板では高抵抗配線や２種類の特性インピーダンス配線（Ｚａ、Ｚｏ）を設計する必要がある。
次に、第３の実施例として、第１、第２の実施例との相違する特徴部分を説明する。
【００６６】
第３の実施例の実装形態を図２０・図２１を用いて説明する。
【００６７】
この実施例の目的は、中間基板の配線をそのまま整形配線として利用し、中間基板側に符号間干渉抑制抵抗を設けず、符号間干渉抑制抵抗はプリント基板側に搭載することでプリエンファシス整形バスを実現するものである。
【００６８】
図２０に原理的な等価回路、図２１に具体的な実装方法の例を示す。
【００６９】
図２０に示すように整形配線までをチップと中間基板側で実現し、その後の符号間干渉抑制抵抗から先をプリント基板側で実現するものである。
【００７０】
図２１の１００−１がＬＳＩチップを表し、このチップのデータ入出力パッド１００−３より信号が出力される。この信号はＢＧＡ基板のような中間基板１００−２内の配線を通過してプリント基板３−１へと伝送される。この中間基板の基板までの経路としては１００−７で示した中間基板内配線や１００−６のＶｉａ、１００−４の中間基板の入出力パッド、１００−５のはんだボール等があり、このうち１００−４￣６の部品は集中定数回路でショート部品（時には誘導的であったり容量的であったりするが）として取り扱える部分である。なお、この実施例の図では中間基板の最上層と最下層に信号配線１００−７を配しているが、この配線のある層が最上層・最下層に限られるものでないことは言うまでもない。また、中間基板内には電源層やグランド層が通常あるが、ここではその描画を省略している。
【００７１】
図２１で示す配線１００−７は特性インピーダンスの制御が可能であるため、この配線のインピーダンスをＺａ（＜Ｚｏ）、配線長をプリエンファシスに必要な配線遅延時間に合わせて設計することで図２０の半導体装置内の配線が実現される。
【００７２】
一方で、プリント基板３−１ではＶｉａ３−２を介して中間基板のチップが実装している背面に実装してあるチップ抵抗６−１の片端に接続し、さらにチップ抵抗の他端からＶｉａを介してプリント基板内のメインライン３−３に接続する。ここで、チップ抵抗Ｒａは双方向信号転送システムではプリント基板の配線３−３の特性インピーダンスと中間基板内配線１００−７の特性インピーダンスの差となるような抵抗値のものを選ぶ。これにより図２０中のプリント基板内の配線が実現される。
【００７３】
以上、図２１のような実装方式でプリエンファシス信号転送システムが実現されることを示したが、配線やチップ抵抗の実装位置は必ずしも図中で示した通りである必要はない。Ｖｉａの数を低減するためにチップ抵抗をプリント基板内に埋め込んだり、あるいは信号配線をチップ抵抗のある表面層に配線したりしてももちろん良い。
【００７４】
この実施例の効果は、従来ある技術をそのまま用いることでプリエンファシス信号転送システムを実現できることにある。チップ側ではドライバの出力抵抗ＲｘｄをＺａより小さく、レシーバの入力抵抗をＺａに合わせて設計するだけで良く、中間基板では中間基板内配線の特性インピーダンスをプリント基板の配線特性インピーダンスよりも小さく、そして配線長を必要なプリエンファシス時間に合わせて設計するだけで良い。プリント基板では基板配線と中間基板配線の特性インピーダンス差の値のチップ抵抗を中間基板の入出力部と基板内メインラインの間に実装するだけで良い。この方式を用いるには、基板設計側で搭載する中間基板の配線の特性インピーダンスを知っている必要がある。
次に、第４の実施例として、第１、第２、第３の実施例との相違する特徴部分を説明する。
【００７５】
第４の実施例の実装形態を図２２・図２３を用いて説明する。
【００７６】
この実施例の目的は、整形用の配線長が中間基板内の配線のみでは不足する場合や、中間基板での設計を単純化してプリント基板側での特殊な配線設計に重点を置く場合にプリエンファシス信号転送システムを実現するものである。
【００７７】
図２２に原理的な等価回路、図２３に具体的な実装方法の例を示す。
【００７８】
図２２に示すよう整形配線の一部までをチップと中間基板側で実現し、それ以降をプリント基板側では実現するものである。
【００７９】
図２３の１００−１がＬＳＩチップを表し、このチップのデータ入出力パッド１００−３より信号が出力される。この信号はＢＧＡ基板のような中間基板１００−２内の配線を通過してプリント基板３−１へと伝送される。この中間基板の基板までの経路としては１００−７で示した中間基板内整形配線や１００−６のＶｉａ、１００−４の中間基板の入出力パッド、１００−５のはんだボール等があり、このうち１００−４￣６の部品は集中定数回路でショート部品（時には誘導的であったり容量的であったりするが）として取り扱える部分である。なお、この実施例の図では中間基板の最上層と最下層に信号配線１００−７を配しているが、この配線のある層が最上層・最下層に限られるものでないことは言うまでもない。また、中間基板内には電源層やグランド層が通常あるが、ここではその描画を省略している。
【００８０】
図２３で示す整形配線１００−７はインピーダンスの制御が可能であるため、この配線の特性インピーダンスをＺａ（＜Ｚｏ）、配線長をプリエンファシスに必要な配線遅延時間に合わせて設計する。以上で図２４の半導体装置内の配線が実現される。
【００８１】
一方で、プリント基板３−１ではＶｉａ３−２を介してプリント基板内の整形配線３−４に接続し、その先には符号間干渉抑制抵抗用チップ抵抗６−１、さらにＶｉａを介してメインライン３−３に接続する。これにより図２２中のプリント基板内の配線が実現される。
【００８２】
以上、図２３のような実装方式でプリエンファシス信号転送システムが実現されることを示したが、配線やチップ抵抗の実装位置は必ずしも図中で示した通りである必要はない。
【００８３】
この実施例の効果は、整形配線の長さが中間基板サイズと比べ長い場合や基板側の特殊実装のみでプリエンファシス信号転送システムを実現できることにある。チップ側ではドライバの出力抵抗Ｒｘｄを小さく、レシーバの入力抵抗ＲｙｒをＺａに合わせて設計するだけで良く、中間基板では中間基板内配線をプリント基板の配線より小さくするのみで良く、特殊な実装は何も必要としない。ただし、プリント基板側では符号間干渉抑制抵抗としてのチップ抵抗や２種類の特性インピーダンス配線（Ｚａ、Ｚｏ）を設計する必要がある。整形配線は、符号間干渉抑制抵抗を表面実装する場合が多いことから、表面層に配線するのがＶｉａを余計に打つ必要が減るため効果的である。なぜなら、抵抗素子は基本的に基板の表面層に実装されるため、基板内層に配線すると、そこから表面層に信号を伝えるために、１つ余計なＶｉａを打つことになる。しかし、表面層に配線しておけば、直接抵抗素子に配線接続できるので、Ｖｉａを一つ打たずに済むため、基板コストや配線レイアウトの容易性の面で利点がある。
次に、第５の実施例として、第１、第２、第３、第４の実施例との相違する特徴部分を説明する。
【００８４】
第５の実施例の実装形態を図２４・図２５を用いて説明する。
この実施例の目的は、ＬＳＩを中間基板無しにプリント基板に実装する場合（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ：ＳＯＣ）に、プリント基板側での特殊な配線設計によってプリエンファシス整形バスを実現するものである。
【００８５】
図２４に原理的な等価回路、図２５に具体的な実装方法の例を示す。
【００８６】
図２４に示すよう整形配線から符号間干渉抑制抵抗に至るまでプリント基板側では実現するものである。
【００８７】
図２５の１００−１がＬＳＩチップを表し、このチップのデータ入出力パッド１００−３より信号が出力される。この信号は１００−５のはんだボールを介して直接プリント基板に伝搬する。
【００８８】
プリント基板３−１ではＶｉａ３−２を介してプリント基板内の整形配線３−４に接続し、その先には符号間干渉抑制抵抗用チップ抵抗６−１、さらにＶｉａを介してメインライン３−３に接続する。これにより図２５中のプリント基板内の配線が実現される。
【００８９】
以上、図２５のような実装方式でプリエンファシス信号転送システムが実現されることを示したが、配線やチップ抵抗の実装位置は必ずしも図２５中で示した通りである必要はない。
【００９０】
この実施例の効果は、ＳＯＣでプリエンファシス信号転送システムを実現できることにある。チップ側ではドライバの出力抵抗Ｒｘｄを小さく、レシーバの入力抵抗ＲｙｒをＺａに合わせて設計するだけで良い。ただし、プリント基板側では符号間干渉抑制抵抗としてのチップ抵抗や２種類のインピーダンス配線（Ｚａ、Ｚｏ）を設計する必要がある。整形配線は、符号間干渉抑制抵抗を表面実装する場合が多いことから、表面層に配線するのがＶｉａを余計に打つ必要が減るため効果的である。
【００９１】
以上、第１〜第５の実施例は差動信号伝送にも適用できる。
【００９２】
これの構成例を図２７に示す。図２７中の１０−３、１０−４で示される信号入出力回路は差動信号を入出力するため、ドライバ・レシーバには２本の信号線が接続され、それぞれの信号線には正負符号の異なる信号が伝送される。この場合は、信号線は差動伝送のために２本が１対となって差動信号線路を形成する。この伝送系で信号の伝送特性を特徴付けるインピーダンスは、単線の特性インピーダンスではなく差動信号線路の差動インピーダンスである。２本の信号線が十分に離れている場合は、２本ある単線の特性インピーダンスの和が差動インピーダンスとなる。２本の線が近く、お互い電磁気的に影響する場合は、その影響を考慮した値（単純和より小さい値）が差動インピーダンスとなる。この差動インピーダンス値は、信号配線の形状、寸法、間隔、材料定数で決まる。符合間干渉抑制抵抗は、図中４−３、４−４で示した通り、２つで一対を成す。これは、信号配線が２本で一組となるためである。この時の抵抗値は基板配線の差動インピーダンスＺｏと整形配線の差動インピーダンスＺａ、Ｚｂの差で決まる。すなわち、メインラインの差動インピーダンスと整形配線の差動インピーダンスの差の値を持つ符号間干渉抑制抵抗を２本のメインライン−整形配線間に挿入する。また、差動ドライバの出力インピーダンスＲｘｄ、Ｒｙｄは整形配線の差動インピーダンスより小さく、差動レシーバの入力インピーダンスＲｘｒ、Ｒｙｒは整形配線の差動インピーダンスと等しくする必要がある。以上の構成を基本にすることで、実施例１〜実施例５が差動伝送系でも実現できる。
【００９３】
図２６は、マルチチップモジュールに本方式を実装した場合の実施例（第６の実施例）である。１００−１はチップを表し、１００−２がチップモジュール、１００−３はチップのＩ／Ｏパッド、２−２はモジュール内の配線、４−１が高抵抗薄膜で作った符号間干渉抑制抵抗、１００−３が中間基板基板間のＩ／Ｏパッドとなる。なお、本図では差動線路を想定しており、対となった線路が中間基板内を等長配線され、基板のメインラインの差動インピーダンスと中間基板内差動信号線の差動インピーダンスの差を持つ抵抗を介して基板へと信号を伝えるものである。
【００９４】
情報処理機能を有するＬＳＩ間の信号伝送において、メインラインとドライバａｎｄ／ｏｒレシーバ間に適切な配線インピーダンスと適切な遅延時間を持つ整形配線と適切な抵抗値を持つ符号間干渉抑制抵抗を挿入することで、インピーダンスミスマッチにより生ずる反射波を利用してドライブ波形を矩形波からプリエンファシス波形に整形することで高速信号用信号転送システムを形成する。
【００９５】
この手法によりＬＳＩ側では複雑な回路構成を伴うことなく、プリント基板やＬＳＩ中間基板の配線や抵抗の一部を変更あるいは追加するだけでプリエンファシス波形転送を実現し、ジッタの低減、ＩＳＩの抑制、アイ開口電圧の拡大が実現され、単方向あるいは双方向ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ信号転送システムにおける信号の高速対応性能が向上する。
【００９６】
つまり、半導体装置が同一の信号線に接続されデータ転送を行うｐｏｉｎｔ‐ｔｏ‐ｐｏｉｎｔ接続型信号転送システムにおける信号転送の高速化が可能となる。
【００９７】
また、この抵抗は中間基板配線と基板配線の間に挿入することで、基板と中間基板の配線の特性インピーダンスの差による多重反射をレシーバ側で抑制するものである。これにより多重反射によるＩＳＩの影響を軽減でき、高速対応性能が向上する。
【００９８】
【発明の効果】
本発明によれば、インピーダンスミスマッチにより生ずる反射波を利用してドライブ波形を矩形波からプリエンファシス波形に整形することで高速信号用信号転送システムを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の高速信号双方向転送方式
【図２】半導体チップを実装する基板を含めた従来の信号転送方式
【図３】従来の信号転送方式
【図４】ドライバ回路の構成例
【図５】レシーバ回路の構成例
【図６】入出力回路の構成例
【図７】本発明の高速信号単方向転送方式
【図８】本発明の高速信号単方向転送方式の回路モデル
【図９】本発明におけるプリエンファシス信号生成を説明する図
【図１０】従来方式と本発明方式の違いを説明する図
【図１１】従来方式の回路モデル
【図１２】本発明の高速信号双方向転送方式の回路モデル
【図１３】従来方式のアイパターン例
【図１４】本発明方式のアイパターン例
【図１５】第１の実施例を説明する図
【図１６】第１の実施例の具体例
【図１７】符号間干渉抑制抵抗素子の実現例
【図１８】第２の実施例を説明する図
【図１９】第２の実施例の具体例
【図２０】第３の実施例を説明する図
【図２１】第３の実施例の具体例
【図２２】第４の実施例を説明する図
【図２３】第４の実施例の具体例
【図２４】第５の実施例を説明する図
【図２５】第５の実施例の具体例
【図２６】第６の実施例の具体例
【図２７】差動伝送システムでの基本構成
【符号の説明】
２−１、２−４・・・・メインライン
２−２〜２−３・・・・整形配線
２−１０〜２−１２・・・・差動信号線
３−１・・・・プリント基板
３−２・・・・プリント基板内Ｖｉａ
３−３・・・・プリント基板内メインライン
３−４・・・・プリント基板内整形配線
４−１〜４−２・・・・符号間干渉抑制抵抗
４−３、４−４・・・・符号間干渉抑制抵抗対
６−１・・・・チップ抵抗（符号間干渉抑制抵抗用）
１０−１〜１０−２・・・・データ転送を行う半導体装置（メモリ、プロセッサ等）
１００−１・・・・ＬＳＩチップ
１００−２・・・・ＬＳＩチップを実装する基板
１００−３・・・・ＬＳＩチップＩ／Ｏパッド
１００−４・・・・半導体チップを実装する基板のＩ／Ｏパッド
１００−５・・・・基板接着材（ＢＧＡ−ｂａｌｌ等）
１００−６・・・・半導体チップを実装する基板内Ｖｉａ
１００−７・・・・半導体チップを実装する基板内整形配線
１００−８・・・・半導体チップを実装する基板内高抵抗配線（符号間干渉抑制抵抗配線）
１００−９・・・・半導体チップを実装する基板内メインライン
Ｒｘｄ・・・・信号転送マスタのドライバ出力抵抗
Ｒｘｒ・・・・信号転送マスタのレシーバ入力抵抗
Ｒｙｄ・・・・信号転送スレーブのドライバ出力抵抗
Ｒｙｒ・・・・信号転送スレーブのレシーバ入力抵抗
Ｒａ、Ｒｂ・・・・符号間干渉抑制抵抗
Ｚｏ・・・・メインラインの特性インピーダンス
Ｚａ、Ｚｂ・・・・整形配線の特性インピーダンス
ｔｄｏ・・・・メインラインの伝搬遅延時間
ｔｄａ、ｔｄｂ・・・・整形配線の伝搬遅延時間
Ｖｏ・・・・ドライブパルスの信号振幅
ｔｒ・・・・ドライブパルスの立ち上がり時間
Ｔｊ１、Ｔｊ２・・・・ジッタ
Ｖａ１、Ｖａ２・・・・アイパターンのアイ開口電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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