(57)【要約】【課題】ＬＤＤ構造のＮＭＯＳ薄膜トランジスタおよび通常のＰＭＯＳ薄膜トランジスタを製造する際の製造工程数を少なくする。【解決手段】レジストからなる第１の不純物注入マスクをマスクとしてｎ型不純物を高濃度に注入し、この後、第１の不純物注入マスクを剥離する。次に、成膜されたゲート電極形成用金属膜をパターニングして第２の不純物注入マスク３５を形成し、この第２の不純物注入マスク３５をマスクとしてｐ型不純物を高濃度に注入する。次に、第２の不純物注入マスク３５を再度パターニングしてゲート電極からなる第３の不純物注入マスクを形成し、この第３の不純物注入マスクをマスクとしてｎ型不純物を低濃度に注入する。この場合、第３の不純物注入マスクの形成と同時にゲート電極が形成されるため、フォトリソグラフィ工程を１回少なくすることができる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
基板上に第１、第２の半導体薄膜を形成し、少なくとも前記第１の半導体薄膜に不純物を注入して第１、第２の半導体素子を形成する半導体装置の製造方法において、前記第１、第２の半導体薄膜上に電極形成用金属膜を成膜し、パターニングにより、前記第１の半導体素子の電極および前記第２の半導体薄膜上を覆う不純物注入マスクを形成し、前記第１の半導体薄膜に第１導電型の不純物を注入することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の発明において、前記第２の半導体薄膜上を覆う前記不純物注入マスクを再度パターニングして前記第２の半導体素子の電極を形成し、該電極をマスクとして前記第１、第２の半導体薄膜に第２導電型の不純物を低濃度に注入することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の発明において、前記第１の半導体薄膜に不純物を注入する前に、別の不純物注入マスクを用いて、前記第２の半導体素子の不純物高濃度注入領域に第２導電型の不純物を高濃度に注入することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の発明において、前記第２導電型の不純物を高濃度に注入する際の前記第２の半導体薄膜上の前記別の不純物注入マスクの幅は、前記第２の半導体薄膜に第２導電型の不純物を低濃度に注入する際の不純物注入マスクとなる前記第２の半導体素子の電極の幅よりも大きいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の１つである薄膜トランジスタとしては、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＮＭＯＳ薄膜トランジスタとＰＭＯＳ薄膜トランジスタとからなるＣＭＯＳ薄膜トランジスタが知られている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載された薄膜トランジスタの製造方法では、ガラス基板上に形成されたポリシリコン薄膜上に第１の不純物注入マスクを形成し、第１の不純物注入マスクを含むポリシリコン薄膜上に、第１の不純物注入マスクの所定の一部上にそれよりもやや幅狭のマスク部を有する第２の不純物注入マスクを形成し、この状態でｐ型不純物を高濃度に注入して、ポリシリコン薄膜のＰＭＯＳ薄膜トランジスタ形成領域にｐ型不純物高濃度領域およびｐ型不純物低濃度領域を形成し、この後、第２の不純物注入マスクを剥離し、次いで、第１の不純物注入マスクを含むポリシリコン薄膜上に、第１の不純物注入マスクの他の所定の一部上にそれよりもやや幅狭のマスク部を有する第３の不純物注入マスクを形成し、この状態でｎ型不純物を高濃度に注入して、ポリシリコン薄膜のＰＭＯＳ薄膜トランジスタ形成領域にｎ型不純物高濃度領域およびｎ型不純物低濃度領域を形成し、この後、第３および第１の不純物注入マスクを剥離している。
【０００４】
【特許文献１】
特開平８−１３９３２８号公報（図１〜図３）
【０００５】
【発明が解決しようとする課題】
以上のように、特許文献１に記載された薄膜トランジスタの製造方法では、不純物注入工程数が２回と少ないが、第１〜第３の不純物注入マスクを形成しているので、不純物注入マスクを形成するためのフォトリソグラフィ工程数が３回となる。また、特許文献１において、不純物注入工程が完了した状態を示す図２では未だゲート電極は形成されておらず、図３に図示される如きゲート電極を形成するにはフォトリソグラフィ工程数がさらに増加する。このように、従来の製造方法では、、全体としての製造工程数が多くなってしまうという問題があった。
そこで、この発明は、全体としての製造工程数を少なくすることができる半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、基板上に第１、第２の半導体薄膜を形成し、少なくとも前記第１の半導体薄膜に不純物を注入して第１、第２の半導体素子を形成する半導体装置の製造方法において、前記第１、第２の半導体薄膜上に電極形成用金属膜を成膜し、パターニングにより、前記第１の半導体素子の電極および前記第２の半導体薄膜上を覆う不純物注入マスクを形成し、前記第１の半導体薄膜に第１導電型の不純物を注入することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記第２の半導体薄膜上を覆う前記不純物注入マスクを再度パターニングして前記第２の半導体素子の電極を形成し、該電極をマスクとして前記第１、第２の半導体薄膜に第２導電型の不純物を低濃度に注入することを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記第１の半導体薄膜に不純物を注入する前に、別の不純物注入マスクを用いて、前記第２の半導体素子の不純物高濃度注入領域に第２導電型の不純物を高濃度に注入することを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記第２導電型の不純物を高濃度に注入する際の前記第２の半導体薄膜上の前記別の不純物注入マスクの幅は、前記第２の半導体薄膜に第２導電型の不純物を低濃度に注入する際の不純物注入マスクとなる前記第２の半導体素子の電極の幅よりも大きいことを特徴とするものである。
そして、この発明によれば、第１、第２の半導体薄膜上に電極形成用金属膜を成膜し、パターニングにより、第１の半導体素子の電極および第２の半導体薄膜上を覆う不純物注入マスクを形成し、第１の半導体薄膜に第１導電型の不純物を注入することにより、製造工程数を少なくすることができる。
【０００７】
【発明の実施の形態】
図１はこの発明の製造方法により製造された薄膜トランジスタパネルを備えた液晶表示素子の一例の要部の断面図を示したものである。この液晶表示素子では、ガラス基板１上の画素回路部形成領域に画素電極２およびこの画素電極２に接続されたＮＭＯＳ薄膜トランジスタ３が設けられ、ガラス基板１上の周辺駆動回路部形成領域にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなるＣＭＯＳ薄膜トランジスタが設けられている。
【０００８】
各薄膜トランジスタ３、４、５は、ガラス基板１の上面に設けられた第１および第２の下地絶縁膜６、７の上面の各所定の箇所に設けられたポリシリコン薄膜８、９、１０を備えている。この場合、第１の下地絶縁膜６は窒化シリコンからなり、第２の下地絶縁膜７は酸化シリコンからなっている。また、ＮＭＯＳ薄膜トランジスタ３、４はＬＤＤ構造となっている。
【０００９】
すなわち、ＮＭＯＳ薄膜トランジスタ３、４のポリシリコン薄膜８、９の中央部は真性領域からなるチャネル領域８ａ、９ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ５のポリシリコン薄膜１０の中央部は真性領域からなるチャネル領域１０ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂとされている。
【００１０】
ポリシリコン薄膜８、９、１０を含む第２の下地絶縁膜７の上面には酸化シリコンからなるゲート絶縁膜１１が設けられている。各ポリシリコン薄膜８、９、１０のチャネル領域８ａ、９ａ、１０ａ上におけるゲート絶縁膜１１の上面の各所定の箇所にはゲート電極１２、１３、１４が設けられている。ポリシリコン薄膜８の一方のソース・ドレイン領域８ｃ上におけるゲート絶縁膜１１の上面の所定の箇所には、画素電極２および当該一方のソース・ドレイン領域８ｃとの間で補助容量部を形成する補助容量電極１５が設けられている。
【００１１】
ゲート電極１２、１３、１４および補助容量電極１５を含むゲート絶縁膜１１の上面には酸化シリコンからなる層間絶縁膜１６が設けられている。ポリシリコン薄膜８のソース・ドレイン領域８ｃ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１７が設けられている。ポリシリコン薄膜９のソース・ドレイン領域９ｃ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１８が設けられている。ポリシリコン薄膜１０のソース・ドレイン領域１０ｂ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１９が設けられている。
【００１２】
各コンタクトホール１７、１８、１９内およびその各近傍の層間絶縁膜１６の上面の各所定の箇所にはソース・ドレイン電極２０、２１、２２が設けられている。ソース・ドレイン電極２０、２１、２２を含む層間絶縁膜１６の上面には窒化シリコンからなるオーバーコート膜２３が設けられている。オーバーコート膜２３の上面の所定の箇所には画素電極２が設けられている。画素電極２は、オーバーコート膜２３の所定の箇所に設けられたコンタクトホール２４を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極２０に接続されている。
【００１３】
次に、上記構成の液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面にプラズマＣＶＤ法により窒化シリコンからなる第１の下地絶縁膜６、酸化シリコンからなる第２の下地絶縁膜７およびアモルファスシリコン薄膜３１を連続して成膜する。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜３１を多結晶化し、ポリシリコン薄膜３２とする。次に、ポリシリコン薄膜３２をフォトリソグラフィ法によりパターニングすることにより、図３に示すように、第２の下地絶縁膜７の上面の各所定の箇所にポリシリコン薄膜８、９、１０を形成する。
【００１４】
次に、図４に示すように、ポリシリコン薄膜８、９、１０を含む第２の下地絶縁膜７の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜１１を成膜する。次に、ゲート絶縁膜１１の上面に、塗布法などにより形成されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、第１の不純物注入マスク３３を形成する。この場合、ポリシリコン薄膜８、９のｎ型不純物高濃度領域８ｃ、９ｃ形成領域に対応する領域における第１の不純物注入マスク３３には開口部３４が形成されている。
【００１５】
この第１の不純物注入マスク３３のポリシリコン薄膜８、９上を覆う部分の幅は、図１におけるｎ型不純物高濃度領域８ｃ、９ｃに対応するように、ゲート電極１２、１３の幅よりも大きく形成される。次に、第１の不純物注入マスク３３をマスクとしてｎ型不純物を高濃度に注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０１５ａｔｍ／ｃｍ２の条件で注入する。この後、第１の不純物注入マスク３３を剥離する。
【００１６】
次に、図５に示すように、ゲート絶縁膜１１の上面に、スパッタ法によりＭｏやＭｏ−Ｗなどの耐熱性の高い金属からなるゲート電極等形成用金属膜を成膜し、フォトリソグラフィ法によりパターニングすることにより、第２の不純物注入マスク３５を形成する。この場合、このゲート電極等形成用金属膜は、ＰＭＯＳ薄膜トランジスタ５のゲート電極１４を形成するものであるが、同時に、ＮＭＯＳ薄膜トランジスタ３、４を構成するポリシリコン薄膜８．９上を覆うマスクを形成するものである。第２の不純物注入マスク３５のゲート電極１４の周囲、つまり、ポリシリコン薄膜１０のソース・ドレイン領域１０ｂ形成領域に対応する領域には開口部３６が形成されている。
【００１７】
次に、第２の不純物注入マスク３５をマスクとしてｐ型不純物を高濃度に注入する。一例として、ボロンンイオンを加速エネルギー３０ｋｅＶ、ドーズ量１×１０１５ａｔｍ／ｃｍ２の条件で注入する。この不純物注入工程においては、第２の不純物注入マスク３５に覆われたポリシリコン薄膜８、９には、ボロンンイオンが注入されることはない。
【００１８】
次に、図６に示すように、第２の不純物注入マスク３３を再度フォトリソグラフィ法によりパターニングすることにより、各ポリシリコン薄膜８、９、１０のチャネル領域８ａ、９ａ、１０ａ上におけるゲート絶縁膜１１の上面の各所定の箇所にゲート電極１２、１３、１４を形成するとともに、ポリシリコン薄膜８の一方のソース・ドレイン領域８ｃ上におけるゲート絶縁膜１１の上面の所定の箇所に補助容量電極１５を形成する。次に、ゲート電極１２、１３、１４および補助容量電極１５を第３の不純物注入マスクとしてｎ型不純物を低濃度に注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０１３ａｔｍ／ｃｍ２の条件で注入する。
【００１９】
すると、ポリシリコン薄膜８、９のゲート電極１２、１３下の領域は真性領域からなるチャネル領域８ａ、９ａとなり、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂとなり、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃとなる。この場合、補助容量電極１５下のポリシリコン薄膜８は、ｎ型不純物が低濃度に注入されないが、そのままｎ型不純物高濃度領域となる。また、ポリシリコン薄膜１０のゲート電極１４下の領域は真性領域からなるチャネル領域１０ａとなり、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂとなる。次に、窒素ガス雰囲気中において５００℃程度の温度で１時間程度のアニール処理を行ない、注入不純物の活性化を行なう。
【００２０】
ここで、上記不純物注入工程は、第１の不純物注入マスク３３、第２の不純物注入マスク３５およびゲート電極１２、１３、１４などからなる第３の不純物注入マスクを用いて３回の不純物注入を行なっている。従って、第１〜第３の不純物注入マスクを形成するためのフォトリソグラフィ工程は３回である。しかし、この場合、第３の不純物注入マスクはゲート電極１２、１３、１４などからなるため、ゲート電極１２、１３、１４などを形成するためのフォトリソグラフィ工程は省略することができる。すなわち、第３の不純物注入マスクの形成と同時にゲート電極１２、１３、１４などを形成することができるため、実質的には、フォトリソグラフィ工程を１回少なくすることができ、従って全体としての製造工程数を少なくすることができる。
【００２１】
次に、図７に示すように、ゲート電極１２、１３、１４および補助容量電極１５を含むゲート絶縁膜１１の上面にプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜１６を成膜する。次に、フォトリソグラフィ法により、ポリシリコン薄膜８、９のソース・ドレイン領域８ｃ、９ｃ上における層間絶縁膜１６にコンタクトホール１７、１８を形成するとともに、ポリシリコン薄膜１０のソース・ドレイン領域１０ｂ上における層間絶縁膜１６にコンタクトホール１９ａを形成する。
【００２２】
次に、図８に示すように、各コンタクトホール１７、１８、１９およびその各規模の層間絶縁膜１６の上面の各所定の箇所に、スパッタ法により連続して成膜されたＭｏ膜、Ａｌ−Ｔｉ−Ｎｄ膜およびＩＴＯコンタクト用のＭｏ膜をフォトリソグラフィ法により連続してパターニングすることにより、ソース・ドレイン電極２０、２１、２２を形成する。
【００２３】
次に、図１に示すように、ソース・ドレイン電極２０、２１、２２を含む層間絶縁膜１６の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜２３を成膜する。次に、ＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９上におけるオーバーコート膜２３の所定の箇所にフォトリソグラフィ法によりコンタクトホール２４を形成する。次に、オーバーコート膜２３の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極２をコンタクトホール２４を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極１９に接続させて形成する。かくして、図１に示す液晶表示素子が得られる。
【００２４】
なお、上記実施形態では、ＮＭＯＳ薄膜トランジスタをＬＤＤ構造とした場合で説明したが、これとは逆にＰＭＯＳ薄膜トランジスタをＬＤＤ構造とする場合にも適用可能である。また、上記実施形態では、画素回路部の薄膜トランジスタをシングルゲート薄膜トランジスタとした場合について説明したが、これに限らず、２個の薄膜トランジスタを直列に接続したデュアルゲート薄膜トランジスタとしてもよい。さらに、この発明は、アクティブマトリクス型の液晶表示素子に限らず、アクティブマトリクス型の有機ＥＬ（エレクトロルミネセンス）表示素子などの他の素子にも幅広く適用することができる。
【００２５】
【発明の効果】
以上説明したように、この発明によれば、第１、第２の半導体薄膜上に電極形成用金属膜を成膜し、パターニングにより、第１の半導体素子の電極および第２の半導体薄膜上を覆う不純物注入マスクを形成し、第１の半導体薄膜に第１導電型の不純物を注入することにより、製造工程数を少なくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態としての製造方法により製造された液晶表示素子の一例の要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【符号の説明】
１  ガラス基板
２  画素電極
３、４  ＮＭＯＳ薄膜トランジスタ
５  ＰＭＯＳ薄膜トランジスタ
６  第１の下地絶縁膜
７  第２の下地絶縁膜
８、９、１０  ポリシリコン薄膜
１１  ゲート絶縁膜
１２、１３、１４  ゲート電極
１５  補助容量電極
１６  層間絶縁膜
１７、１８、１９  コンタクトホール
２０、２１、２２  ソース・ドレイン電極
２３  オーバーコート膜
２４  コンタクトホール
３３  第１の不純物注入マスク
３５  第２の不純物注入マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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