(57)【要約】【課題】モードセット情報を安定保持でき、消費電力の増加を抑えることができること。【解決手段】コントロール端子ＣＮＴとアドレス端子Ａｄｄを備えたモードセット判定部１と、モードセット判定部１でモード判定された情報（ｉｍｏｄｅｎｚ）をラッチするレジスタ部２を備える。レジスタ部２には外部電源（ｖｄｄ）が供給され、モードセット判定部１には内部電源ｖｉｉ（ｖｉｉ＜ｖｄｄ）が供給される。パワーダウンモード時、内部電源は非活性化され、レジスタ部２は外部電源の供給によってモード判定された情報を保持し続ける。パワーダウン時、内部電源の電圧が低下したとき、レジスタ部２は内部電源に同期した起動信号によりモード判定された情報を強制的にクランプする。【選択図】　　　図１
2004087051.tif 000002
【特許請求の範囲】
【請求項１】
モードセット用端子の情報入力に基づき、所定のモード状態を判定し出力するモードセット判定手段と、
前記モードセット判定手段によって判定されたモード状態の信号を格納保持するレジスタとを備え、
前記レジスタには外部電源が供給され、前記モードセット判定手段には前記外部電源を降圧した内部電源が供給されることを特徴とする半導体記憶装置。
【請求項２】
前記レジスタは前記外部電源に同期した起動信号により制御され、
前記モードセット判定手段は前記内部電源に同期した起動信号により制御されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記モードセット判定手段に対する前記内部電源の供給を遮断する電源制御手段を備え、
前記電源制御手段は、前記モードセット判定手段に設けられた前記モードセット用端子への情報入力が予め定めた所定のパターン以外のときには、前記モードセット判定手段に対する前記内部電源の供給を遮断することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記モードセット判定手段は、前記モードセット用端子への情報の入力回数に対応した複数個（ｎ）の格納レジスタと、
前記複数個（ｎ）の格納レジスタに供給する内部電源を個別に制御する電源制御手段とを備え、
前記電源制御手段は、第１回目の前記情報の入力を受ける第１の格納レジスタに対する内部電源を常時供給状態とし、
第２回目以降の前記情報の入力を受ける第２〜第ｎの複数個の格納レジスタ（２〜ｎ）に対する内部電源の供給については、入力された各回の前記情報が各回毎に予め定めた情報に一致した場合、該当する回の格納レジスタへの供給を開始させる一方、入力された各回の前記情報が予め定めた情報に一致しない場合、以降の全ての格納レジスタに対する供給を遮断することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
モードセット用端子の情報入力に基づき所定のモード状態を判定出力するモードセット判定手段に対し外部電源を降圧した内部電源を供給あるいは遮断制御し、
前記モードセット判定手段が判定したモード状態を格納保持するレジスタに対し外部電源を供給し、
前記レジスタは前記外部電源に同期した起動信号により制御し、
前記モードセット判定手段は前記内部電源に同期した起動信号により制御することを特徴とするモードセット方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、擬似ＳＲＡＭ等の半導体記憶装置に関し、特に、消費電流を低減化できる半導体記憶装置およびモードセット方法に関する。
【０００２】
【従来の技術】
半導体記憶装置としての擬似ＳＲＡＭには、モードセットという機能が新たに付加されるようになってきている。図６は、従来の半導体記憶装置の構成を示すブロック図である。図には擬似ＳＲＡＭの構成が示されており、コントロール端子（ＣＮＴ）およびアドレス端子（Ａｄｄ）を備えたモードセット判定部３０と、モードセット判定部３０でモード判定された情報（ｉｍｏｄｅｎｚ）をラッチし、図示しないチップのコントローラにモードセットされた情報（ｍｏｄｅｎｚ）を出力するレジスタ部３１を備えている。これらモードセット判定部３０とレジスタ部３１はリセット信号（ｓｔｔｄｚ）の供給により内部構成のＦ／Ｆ（フリップフロップ）がリセットされる。
【０００３】
モードセットされた情報（ｍｏｄｅｎｚ）は、擬似ＳＲＡＭを構成するチップ内部のモードがいかなる状態となっても（電源ＯＦＦ以外）、レジスタ部３１でラッチしておく必要がある。通常、擬似ＳＲＡＭではパワーダウンモードというモードがあり、この際には通常、内部電源が非活性化されるようになっている。
【０００４】
したがって、モードセット判定部３０には、常時外部電源（ｖｄｄ）が供給されるようになっている。モードセット判定部３０は、アドレス（Ａｄｄ）端子（あるいはＤＱ（データ）端子）と、コントロール（ＣＮＴ）端子の情報を元にモードセットの判定を行う。なお、レジスタ部３１は、常時、モードセットされた情報をラッチするために外部電源（ｖｄｄ）が供給され動作する。また、図示しないチップ全体は、内部電源の供給により動作するため、パワーダウンモード時には電源供給が遮断されて動作停止する。
【０００５】
【発明が解決しようとする課題】
しかしながら、モードセット判定部３０は電圧値自体が大きな外部電源（ｖｄｄ）を用いて動作する構成であるため、ＯＦＦ電流を含めてモードセット判定部３０が消費する消費電流が大きくなるという問題が生じた。
【０００６】
この発明は、上記問題点に鑑みてなされたものであって、モードセット情報を安定保持でき、消費電力の増加を抑えることができる半導体記憶装置およびモードセット方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、コントロール端子およびアドレス端子を備えたモードセット判定部と、モードセット判定部でモード判定された情報（ｉｍｏｄｅｎｚ）をラッチし、図示しないチップのコントローラにモードセットされた情報（ｍｏｄｅｎｚ）を出力するレジスタ部を備え、大きな消費電流が発生するモードセット判定部に内部電源（ｖｉｉ）を供給し、レジスタ部に外部電源（ｖｄｄ）を供給する。レジスタ部は、パワーダウンモード時においても、モード判定された情報を消去することなくラッチし続ける。モードセット判定部は内部電源（ｖｉｉ）に同期した起動信号（ｓｔｔｉｚ）に基づき動作し、レジスタ部は外部電源（ｖｄｄ）に同期した起動信号（ｓｔｔｄｚ）に基づき制御される。
【０００８】
この発明によれば、モードセット判定部で消費される電流を低減化できるようになる。モードセット判定部およびレジスタ部は、それぞれ個別の電源に同期した起動信号で制御されるため、パワーアップ時やパワーダウン時にレジスタ部に対し不定な情報が出力されないよう制御でき、低消費電流ながら安定動作が図れるようになる。
【０００９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体記憶装置およびモードセット方法の好適な実施の形態を詳細に説明する。
【００１０】
（実施の形態１）
図１は、本発明の半導体記憶装置の実施の形態１の構成を示すブロック図である。図には擬似ＳＲＡＭの構成が示されており、コントロール端子（ＣＮＴ）およびアドレス端子（Ａｄｄ）を備えたモードセット判定部１と、モードセット判定部１でモード判定された情報（ｉｍｏｄｅｎｚ）をラッチし、図示しないチップのコントローラにモードセットされた情報（ｍｏｄｅｎｚ）を出力するレジスタ部２を備えている。なお、モードセットの具体的内容としては、パワーダウンモードや、特定エリアだけをリフレッシュするモード等がある。
【００１１】
そして、大きな消費電流が発生するモードセット判定部１に内部電源（ｖｉｉ）を供給し、レジスタ部２に外部電源（ｖｄｄ）を供給するよう構成している。内部電源（ｖｉｉ）は、外部電源（ｖｄｄ）を降圧して得られ、電圧値は、内部電源（ｖｉｉ）＜外部電源（ｖｄｄ）である。これにより、パワーダウンモード時（内部電源が非活性化するとき）においても、レジスタ部２はモード判定された情報を消去することなくラッチし続ける。
【００１２】
そして、内部電源（ｖｉｉ）＜外部電源（ｖｄｄ）にできるため、パワーダウンモード時には、モードセット判定部１で消費される電流を低減化できるようになる。なお、モードセット判定部１には、動作の高速性が要求されないため、構成する回路素子が動作可能な低電圧まで供給電圧（ｖｉｉ）を低下させることにより、さらに低消費電力化を図れるようになる。
【００１３】
なお、モードセット判定部１およびレジスタ部２にはそれぞれＦ／Ｆ等によって構成されるラッチ回路が設けられ、起動時に問題とならないようにするため、モードセット判定部１は内部電源（ｖｉｉ）に同期した起動信号（ｓｔｔｉｚ）に基づき動作し、レジスタ部２は外部電源（ｖｄｄ）に同期した起動信号（ｓｔｔｄｚ）に基づき動作するよう構成されている。
【００１４】
図２は、起動信号に基づく制御内容を説明するタイミングチャートである。外部電源（ｖｄｄ）は、例えば電圧値が２．５Ｖ，内部電源（ｖｉｉ）は、例えば電圧値が１．８Ｖである。外部電源（ｖｄｄ）に同期した起動信号（ｓｔｔｄｚ）は、レジスタ部２のリセットを行う。レジスタ部２は、パワーダウン中であってもラッチしたデータを保持する必要がある。このため、外部電源（ｖｄｄ）に同期した起動信号（ｓｔｔｄｚ）によりレジスタ部２は予め定めた初期値（ｄｅｆａｕｌｔ）のモードを保持する。
【００１５】
内部電源（ｖｉｉ）に同期した起動信号（ｓｔｔｉｚ）は、モード設定判定部１がモード判定した情報（ｉｍｏｄｅｎｚ）を固定して不定な情報をレジスタ部２に送らないよう制御する。以下各タイミング時の動作について説明する。
【００１６】
１．パワーアップ時…外部電源（ｖｄｄ）に同期した起動信号（ｓｔｔｄｚ）は外部電源（ｖｄｄ）が規定電圧に達するまでの状態で、レジスタ部２を初期状態にリセットする。内部電源（ｖｉｉ）に同期した起動信号（ｓｔｔｉｚ）は、内部電源（ｖｉｉ）の電圧が未だ不定なとき（規定電圧に達していない期間中）は、モードセット判定部１の出力（ｉｍｏｄｅｎｚ）が不定とならないよう強制的に「Ｌ」とする。
【００１７】
２．モードセット時…モードセット判定部１がモード判定された情報（ｉｍｏｄｅｎｚ）をレジスタ部２にセットパルスを出力し、レジスタ部２はラッチしモードセットされた情報（ｍｏｄｅｎｚ）を出力する。
【００１８】
３．パワーダウン時…内部電源（ｖｉｉ）の電圧が低下したとき、レジスタ部２は内部電源（ｖｉｉ）に同期した起動信号（ｓｔｔｉｚ）が「Ｈ」となり、このときモード判定された情報（ｉｍｏｄｅｎｚ）を強制的に「Ｌ」にクランプする。これにより、レジスタ部２に不定なセット信号が供給されないようにする。
【００１９】
（実施の形態２）
図３は、本発明の半導体記憶装置の実施の形態２の構成を示すブロック図である。実施の形態１と比較してモードセット判定部１に供給される内部電源（ｖｉｉ）を電源トランジスタ５を用いてＯＮ／ＯＦＦ制御する構成が付加された点が異なる。
【００２０】
この実施の形態では、所定のモードセットを実行する条件として、アドレス端子（Ａｄｄ）への入力がある条件であるため、これを利用し、モードセット判定部１の電源を調節してさらに消費電流を削減させる。例えば、アドレス（複数のアドレスピン）がＡＬＬ＝１（“Ｈ”）であり、かつ所定のコントロール信号が供給されたときにモードセットされるという仕様とした場合に、モードセット判定部１の内部前段側に設けられた電源制御回路（不図示）は、電源トランジスタ５をＯＮさせてモードセット判定部１を活性化させ（電源供給し）さそれ以外のアドレスパターンのときには、電源トランジスタ５をＯＦＦ（電源遮断）しモードセット判定部１を非活性化する制御を行う。
【００２１】
図４は、モードセットコマンドの一例を示す図表である。図示のようにアドレス端子（Ａｄｄ）およびコントロール端子（ＣＮＴ）に対し予め定めた６回（▲１▼〜▲６▼）のモードセットコマンド（アドレス信号およびコントロール信号）が供給されると、パワーダウンモードがセットされることを示している。
【００２２】
図５は、実施の形態２における内部電源の制御内容を示すフローチャートである。モードセット判定部１には、６回（図４の▲１▼〜▲６▼）、モードセットコマンドが入力される。対応して６個のシフトレジスタが設けられ、各回のモードセットコマンドが格納される。電源制御手段は、６個のシフトレジスタに対する電源供給を個別に制御し、モードセット判定部１の消費電流をできるだけ低減化させる。
【００２３】
待機状態では、アドレス端子（Ａｄｄ）およびコントロール端子（ＣＴＬ）に入力される最初のモードセットコマンドが予めコマンドテーブルに設定されたモードセットコマンドに一致するか判断する（Ｓ１：Ｎｏのループ）。電源制御手段は、このときに用いる第１のシフトレジスタに対しては常時電源（内部電源）を供給状態に制御している。具体的には、前述した電源トランジスタ５が複数個のシフトレジスタに対する電源供給を制御する。
【００２４】
そして、１回目のモードセットコマンド▲１▼が一致した場合には（Ｓ１：Ｙｅｓ）、モードセット判定部１に設けられたシフトレジスタを一つ進める。そして、電源制御手段は、第２のシフトレジスタを電源ＯＮさせる（ステップＳ２）。この後、２回目のモードセットコマンド▲２▼の入力の一致を判別する。
【００２５】
ここで、コマンドテーブルと一致しなければ（ステップＳ３：Ｎｏ）、全てのシフトレジスタをリセットし、第２〜第６のシフトレジスタに対する電源をＯＦＦさせる（ステップＳ５）。一方、２回目のモードセットコマンド▲２▼の入力が、コマンドテーブルと一致すれば（ステップＳ３：Ｙｅｓ）、シフトレジスタを一つ進め（ステップＳ４）、第３のシフトレジスタを電源ＯＮさせる。この後、３回目〜６回目まで複数の入力毎にステップＳ２，Ｓ３同様の処理を行う。
【００２６】
そして、最後（６回目）のモードセットコマンドではコード内容を確認しコマンドテーブルのコードと一致しなければ（ステップＳ６：Ｎｏ）、全てのシフトレジスタをリセットし第２〜第６のシフトレジスタに対する電源をＯＦＦさせる（ステップＳ５）。
【００２７】
一方、最後のモードセットコマンドがコードと一致すれば（ステップＳ６：Ｙｅｓ）、モード判定した情報（ｉｍｏｄｅｎｚ）をレジスタ部２に上書きで書き込む（ステップＳ７）。この後、ステップＳ５を実行する。ステップＳ５の実行後は、ステップＳ１に戻り再度待機状態に移行する。
【００２８】
このように、実施の形態２によれば、モードセット判定部１に供給する内部電源（ｖｉｉ）を遮断するため、実施の形態１に比して消費電流をより低減化できるようになる。
【００２９】
上記実施の形態で説明したモードセット判定部１は、アドレス端子（Ａｄｄ）およびコントロール端子（ＣＮＴ）に基づきモードセットの判定を行う構成とした。これに限らず、ＤＱ端子の入力を受けてモードセットの判定を行う構成も考えられる。即ち、１．アドレス端子（Ａｄｄ）とコントロール端子（ＣＮＴ）、２．ＤＱ端子とコントロール端子（ＣＮＴ）、３．アドレス端子（Ａｄｄ）およびＤＱ端子とコントロール端子（ＣＮＴ）の組み合わせがある。
【００３０】
上記実施の形態では、擬似ＳＲＡＭにおけるモードセット回路および方法について説明したが、この擬似ＳＲＡＭに限らずフラッシュメモリ等に対しても上記回路構成およびモードセット方法を適用することができる。
【００３１】
（付記１）モードセット用端子の情報入力に基づき、所定のモード状態を判定し出力するモードセット判定手段と、
前記モードセット判定手段によって判定されたモード状態の信号を格納保持するレジスタとを備え、
前記レジスタには外部電源が供給され、前記モードセット判定手段には前記外部電源を降圧した内部電源が供給されることを特徴とする半導体記憶装置。
【００３２】
（付記２）前記レジスタは前記外部電源に同期した起動信号により制御され、
前記モードセット判定手段は前記内部電源に同期した起動信号により制御されることを特徴とする付記１に記載の半導体記憶装置。
【００３３】
（付記３）前記レジスタは、前記外部電源に同期した起動信号の入力に基づきリセットされることを特徴とする付記２に記載の半導体記憶装置。
【００３４】
（付記４）前記モードセット判定手段は、前記内部電源に同期した起動信号が変化するときには、前記判定されたモード状態の信号を固定して出力することを特徴とする付記１〜３のいずれか一つに記載の半導体記憶装置。
【００３５】
（付記５）前記内部電源に同期した起動信号は、前記内部電源の電圧変動によって変化することを特徴とする付記４に記載の半導体記憶装置。
【００３６】
（付記６）前記モードセット判定手段に対する前記内部電源の供給を遮断する電源制御手段を備え、
前記電源制御手段は、前記モードセット判定手段に設けられた前記モードセット用端子への情報入力が予め定めた所定のパターン以外のときには、前記モードセット判定手段に対する前記内部電源の供給を遮断することを特徴とする付記１〜５のいずれか一つに記載の半導体記憶装置。
【００３７】
（付記７）前記モードセット判定手段は、前記モードセット用端子としてアドレス端子とデータ端子およびコントロール端子を備えたことを特徴とする付記６に記載の半導体記憶装置。
【００３８】
（付記８）前記モードセット判定手段は、前記モードセット用端子への情報入力が予め定められた状態の組み合わせで所定回数入力されたときにパワーダウンモードと判定し、
前記電源制御手段は、前記モードセット判定手段がパワーダウンモードと判定したときに前記内部電源の供給を遮断することを特徴とする付記６または７のいずれか一つに記載の半導体記憶装置。
【００３９】
（付記９）前記モードセット判定手段は、前記モードセット用端子への情報の入力回数に対応した複数個（ｎ）の格納レジスタと、
前記複数個（ｎ）の格納レジスタに供給する内部電源を個別に制御する電源制御手段とを備え、
前記電源制御手段は、第１回目の前記情報の入力を受ける第１の格納レジスタに対する内部電源を常時供給状態とし、
第２回目以降の前記情報の入力を受ける第２〜第ｎの複数個の格納レジスタ（２〜ｎ）に対する内部電源の供給については、入力された各回の前記情報が各回毎に予め定めた情報に一致した場合、該当する回の格納レジスタへの供給を開始させる一方、入力された各回の前記情報が予め定めた情報に一致しない場合、以降の全ての格納レジスタに対する供給を遮断することを特徴とする付記８に記載の半導体記憶装置。
【００４０】
（付記１０）前記電源制御手段は、最終回のモードセットコマンドが最終回として定めたモードセットコマンドに一致した場合、前記レジスタに判定したモード状態を出力した後、前記全ての格納レジスタをリセットさせ、第２〜第ｎの複数個の格納レジスタ（２〜ｎ）に対する内部電源の供給を遮断することを特徴とする付記９に記載の半導体記憶装置。
【００４１】
（付記１１）モードセット用端子の情報入力に基づき所定のモード状態を判定出力するモードセット判定手段に対し外部電源を降圧した内部電源を供給あるいは遮断制御し、
前記モードセット判定手段が判定したモード状態を格納保持するレジスタに対し外部電源を供給し、
前記レジスタは前記外部電源に同期した起動信号により制御し、
前記モードセット判定手段は前記内部電源に同期した起動信号により制御することを特徴とするモードセット方法。
【００４２】
（付記１２）前記モードセット用端子に供給される信号が予め定めた所定のパターン以外のときに前記モードセット判定手段に対する内部電源の供給を遮断することを特徴とする付記１１に記載のモードセット方法。
【００４３】
【発明の効果】
本発明によれば、モードセット判定部には外部電源を降圧した内部電源を供給して消費される電流を低減化できる。また、モードセット状態を判定するモードセット判定部およびモードセットされた情報を格納保持するレジスタ部は、外部電源および内部電源に同期した起動信号に基づき個別に動作が制御されるものであり、パワーアップ時やパワーダウン時に内部電源が安定していない状態においては、レジスタ部は初期状態にリセットされ、モードセット判定部は不定なモードセット情報をレジスタ部に送らないよう制御できる。これにより、消費電流の低減と安定動作が図れるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の実施の形態１の構成を示すブロック図である。
【図２】起動信号に基づく制御内容を説明するタイミングチャートである。
【図３】本発明の半導体記憶装置の実施の形態２の構成を示すブロック図である。
【図４】モードセットコマンドの一例を示す図表である。
【図５】実施の形態２における内部電源の制御内容を示すフローチャートである。
【図６】従来の半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１　モードセット判定部
２　レジスタ部
５　電源トランジスタ
Ａｄｄ　アドレス端子
ＣＮＴ　コントロール端子
ｉｍｏｄｅｎｚ　モード判定された情報
ｍｏｄｅｎｚ　モードセットされた情報
【図１】
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【図２】
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【図３】
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【図４】
2004087051.tif 000006
【図５】
2004087051.tif 000007
【図６】
2004087051.tif 000008