(57)【要約】【課題】素子形成領域を小さくできるようにすると共に、ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。【解決手段】ボックス１Ｂに設けられたボディ１Ｃと、このボディ１Ｃに設けられた素子分離用の段差部６と、この段差部６によって他の素子から分離されるボディ１Ｃ上に設けられたゲート酸化膜４と、このゲート酸化膜４上に設けられたゲート電極部２と、このゲート電極部２の一方の側から段差部６に至る領域のボディ１Ｃに設けられたドレイン拡散層３Ａと、このゲート電極部２の他方の側から段差部６に至る領域のボディ１Ｃの上方の部位に設けられたソース拡散層３Ｂと、ゲート電極部２の他方の側であって、ソース拡散層３Ｂからボディ１Ｃの下側の部位にかけて設けられたシリサイド１５とを備えたものである。【選択図】  図１
2004281572.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性の基体又は絶縁層上に設けられた半導体層と、
前記半導体層に設けられた素子分離用の段差部と、
前記段差部によって他の素子形成領域から分離される素子形成領域としての半導体層上に設けられた絶縁性の膜と、
前記絶縁性の膜上に設けられたゲート電極部と、
前記ゲート電極部の一方の側から段差部に至る領域の半導体層に設けられた  ソース又はドレインの一方用の第１不純物拡散層と、
前記ゲート電極部の他方の側から段差部に至る領域の半導体層の上側の部位のみに設けられたソース又はドレインの他方用の第２不純物拡散層と、
前記ゲート電極部の他方の側であって、前記第２不純物拡散層から半導体層の下側の部位にかけて設けられた導電性の膜とを備えたことを特徴とする半導体  装置。
【請求項２】
絶縁性の基体又は絶縁層上に設けられた半導体層に素子分離用の段差部を形成する工程と、
前記段差部によって他の素子形成領域から分離された素子形成領域としての半導体層上に絶縁性の膜を形成する工程と、
前記絶縁性の膜上にゲート電極部を形成する工程と、
前記ゲート電極部の一方の側から段差部に至る領域の半導体層にソース又はドレインの一方用の第１不純物拡散層を形成する工程と、
前記ゲート電極部の他方の側から段差部に至る領域の半導体層の上側の部位にソース又はドレインの他方用の第２不純物拡散層を形成する工程と、
前記ゲート電極部の他方の側であって、前記第２不純物拡散層から半導体層の下側の部位にかけて導電性の膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板に電界効果トランジスタを有するＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、絶縁基体上に単結晶シリコンが設けられたＳＯＩ基板の製造技術はさらに進歩しつつあり、その大口径化や、低価額化が進みつつある。このようなＳＯＩ基板にＭＯＳトランジスタを形成すると、トランジスタを完全に素子分離して形成することができ、また拡散層の容量を低減することができるので、トランジスタの高集積化や、動作速度の高速化に有利であることが広く知られている。
【０００３】
図６（Ａ）及び（Ｂ）は、従来例に係る半導体装置９０の構成例を示す平面図と、Ｘ１´−Ｘ２´矢視断面図である。尚、図６（Ａ）では、説明の便宜上から図６（Ｂ）に示す層間絶縁膜と、プラグ電極と、メタル配線の図示を省略している。
図６（Ｂ）に示すように、この半導体装置９０は、支持基板９１Ａ上に絶縁層（以下で、ＢＯＸ：ボックスともいう）９１Ｂが形成され、さらにこのボックス９１Ｂ上に半導体層（以下で、ＢＯＤＹ：ボディともいう）９１Ｃが形成されてなるＳＯＩ基板９１を備えている。図６（Ａ）に示すように、このＳＯＩ基板９１には素子分離層９５が形成されており、この素子分離層９５で囲まれたボディにｎＭＯＳトランジスタ９９が形成されている。
【０００４】
図６（Ａ）に示すように、このｎＭＯＳトランジスタ９９のゲート電極部９２は、平面視でＴ字状になっている。このため、半導体装置９０は、Ｔ−Ｇａｔｅ型とも呼ばれる。また、このゲート電極部９２の左右両側のボディには、ソース又はドレイン（以下で、ソース・ドレインともいう）用のＮ＋層９３が形成されている。さらに、このゲート電極部９２から突き出すようにして、ボディコンタクト用のＰ＋層９６がＳＯＩ基板９１に形成されている。
【０００５】
これらのＮ＋層９３やＰ＋層９６は、サイドウォール９７の形成後に、フォトリソグラフィ技術によりレジストパターンが形成され、このレジストパターンとゲート電極部９２をマスクにしてボディ９１Ｃに不純物がイオン注入され形成される。また、図６（Ｂ）に示すように、このボディ９１Ｃは、Ｐ型である。
図７は、図６（Ａ）に示した半導体装置９０のＹ１´−Ｙ２´矢視断面図である。図７において、破線で分割されるボディ（Ｐ−）９１Ｃの右側の領域はチャネルとして機能する領域（以下で、チャネル領域ともいう）である。また、このボディ１Ｃの左側の領域は、チャネル領域とボディコンタクト用のＰ＋層９６とを接続する接続領域である。
【０００６】
この接続領域や、接続領域上のゲート電極部９２は、図６（Ａ）に示したように、あたかもハンマーのヘッドのような形状を有しているので、ハンマーヘッドとも呼ばれる。図７に示すように、このゲート電極部９２や、ボディコンタクト用のＰ＋層９６の上面には、シリサイド９８がそれぞれ設けられている。さらに、図６（Ｂ）に示すように、ソース・ドレイン用のＮ＋層９３の上面にもシリサイド９８が設けられている。これらのシリサイドは、サリサイドにより形成されたものである。
【０００７】
上述の構造を有する半導体装置９０では、ｎＭＯＳトランジスタ９９は周囲の半導体素子（図示せず）と素子分離層９５及びボックス９１Ｂとによって電気的に遮断されているので、α線やラッチアップに強く、また拡散層の容量が小さい等の利点を有している。
また、図７に示すように、この半導体装置９０では、ボディ９１ＣはＰ＋層９６と接続しているので、このＰ＋層９６を通してチャネル領域の電位を調整することができる。従って、チャネル領域におけるキャリアの意図しない蓄積を防ぐことができ、安定したトランジスタ動作を得ることができる。
【０００８】
【特許文献１】
特開２０００−３３２２５０号公報
【特許文献２】
特開２０００−５８８４２号公報
【特許文献３】
特開平１０−２７０６９７号公報
【０００９】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置９０によれば、ｎＭＯＳトランジスタ９９は、接続領域とチャネル領域とを有するボディ９１Ｃと、このボディ９１Ｃの電位を調整するためのＰ＋層９６とを備えていた。
このため、単結晶のシリコン基板に直接形成されるｎＭＯＳトランジスタと比べて、半導体装置９０は、接続領域とＰ＋層９６の占める面積だけトランジスタ形成領域（以下で、素子形成領域ともいう）が大きいという問題があった。
【００１０】
また、ｎＭＯＳトランジスタ９９のゲート電極部９２は、ゲート絶縁膜８９を介して接続領域の上方にも設けられていた。このため、単結晶のシリコン基板に直接形成されるｎＭＯＳトランジスタと比べて、半導体装置９０では、ゲート電極部９２の寄生容量が大きいという問題があった。ゲート電極部の寄生容量が大きいと、半導体装置の動作速度が低く抑えられてしまう。
【００１１】
そこで、本発明は、このような従来技術の問題点を解決したものであって、素子形成領域を小さくできるようにすると共に、ゲート電極部の寄生容量を低減できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項１に記載の半導体装置は、絶縁性の基体又は絶縁層上に設けられた半導体層と、この半導体層に設けられた素子分離用の段差部と、この段差部によって他の素子形成領域から分離される素子形成領域としての半導体層上に設けられた絶縁性の膜と、この絶縁性の膜上に設けられたゲート電極部と、このゲート電極部の一方の側から段差部に至る領域の半導体層に設けられたソース又はドレインの一方用の第１不純物拡散層と、このゲート電極部の他方の側から段差部に至る領域の半導体層の上側の部位のみに設けられたソース又はドレインの他方用の第２不純物拡散層と、ゲート電極部の他方の側であって、この第２不純物拡散層から半導体層の下側の部位にかけて設けられた導電性の膜とを備えたことを特徴とするものである。
【００１３】
本発明における半導体層の上側の部位とは、必ずしも半導体層の表層のみを限定するものではない。本発明における半導体層の上側の部位とは、段差部においてそれぞれを導電性の膜と接合できる程度に厚みをもって上層と下層とに区分けした半導体層のうち、上層部位を意味するものである。
本発明に係る請求項１に記載の半導体装置によれば、ソース又はドレイン用の第２不純物拡散層と、この第２不純物拡散層下の半導体層とが導電性の膜によって素子分離用の段差部上で短絡されている。ここで、半導体装置のソース又はドレイン用の不純物拡散層のどちらか一方は、半導体装置の基板と同電位に設定されることが普通である。
【００１４】
従って、従来方式と比べて、ボディコンタクト用の不純物拡散層を素子形成領域内に設ける必要がないので、素子形成領域を小さくすることができる。また、ゲート電極部をボディコンタクト用の不純物拡散層まで延設する必要もないので、ゲート電極部の寄生容量を低減することができる。
本発明に係る請求項２に記載の半導体装置の製造方法は、絶縁性の基体又は絶縁層上に設けられた半導体層に素子分離用の段差部を形成する工程と、この段差部によって他の素子形成領域から分離された素子形成領域としての半導体層上に絶縁性の膜を形成する工程と、この絶縁性の膜上にゲート電極部を形成する工程と、このゲート電極部の一方の側から段差部に至る領域の半導体層にソース又はドレインの一方用の第１不純物拡散層を形成する工程と、このゲート電極部の他方の側から段差部に至る領域の半導体層の上側の部位にソース又はドレインの他方用の第２不純物拡散層を形成する工程と、ゲート電極部の他方の側であって、この第２不純物拡散層から半導体層の下側の部位にかけて導電性の膜を形成する工程とを有することを特徴とするものである。
【００１５】
本発明に係る請求項２に記載の半導体装置の製造方法によれば、従来方式と比べて、ボディコンタクト用の不純物拡散層を省くことができるので、半導体装置を小さく形成することができる。また、ゲート電極部をボディコンタクト用の不純物拡散層まで延設しなくても済むので、ゲート電極部の寄生容量を低減することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
図１（Ａ）及び（Ｂ）は、本発明の実施形態に係る半導体装置１００の構成例を示す平面図と、Ｘ１−Ｘ２矢視断面図である。図１（Ａ）に示すこの半導体装置１００は、例えばＳＯＩ基板１にｎＭＯＳトランジスタ５０を有するＬＳＩである。
【００１７】
図１（Ｂ）に示すように、この半導体装置１００は、半導体層１Ｃに段差部６が設けられて、素子形成領域としてのトランジスタ形成領域が画定されたＳＯＩ基板１と、このトランジスタ形成領域の半導体層１Ｃ上に設けられたゲート酸化膜４と、このゲート酸化膜４上に設けられたゲート電極部２と、このゲート電極部２の両側の半導体層１Ｃに設けられたドレイン拡散層及３Ａと、ソース拡散層３Ｂとを備えている。
【００１８】
また、この半導体装置１００は、ｎＭＯＳトランジスタ５０上に設けられた層間絶縁膜４１や、ゲート電極部２と、ソース拡散層３Ａと、ドレイン拡散層３Ｂをこの層間絶縁膜４１上にそれぞれ引き出すプラグ電極４３や、このプラグ電極４３と接続するように層間絶縁膜４１上に配設されたメタル配線４５等を備えている。
【００１９】
半導体装置１００では、段差部６に層間絶縁膜４１が埋め込まれて、素子間が分離されている（メサ分離）。尚、図１（Ａ）では、説明の便宜上から層間絶縁膜４１と、プラグ電極４３と、メタル配線４５の図示を省略している。
これらの中で、ＳＯＩ基板１は、図１（Ｂ）に示すように、その下方から支持基板１Ａと、絶縁層（以下で、ＢＯＸ：ボックスともいう）１Ｂと、半導体層（以下で、ＢＯＤＹ：ボディともいう）１Ｃとからなる３層構造を有している。例えば、支持基板１Ａは単結晶のシリコン基板であり、ボックス１Ｂはシリコン酸化層であり、ボディ１Ｃは単結晶のシリコン層である。
【００２０】
ボディ１Ｃは、ＭＯＳトランジスタ等の半導体素子が形成される層である。このような構造を有するＳＯＩ基板１は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎ  ｉｍｐｌａｎｔｅｄ  ｏｘｉｄｅ）又は、貼り合わせによって形成される。
図１（Ａ）に示すように、このＳＯＩ基板１のボディ１Ｃには、段差部６が設けられており、この段差部６によってトランジスタ形成領域が画定されている。
【００２１】
また、図１（Ｂ）に示すように、このトランジスタ形成領域のボディ１Ｃのうち、ドレイン拡散層３Ａ及びソース拡散層３Ｂ以外のボディにはボロン等のＰ型不純物が導入されてＰ型になっている。
ゲート酸化膜４は、図１（Ｂ）に示すように、Ｐ型のボディ１Ｃ上に設けられている。このゲート酸化膜４は、ボディ１Ｃが熱酸化されて形成されたシリコン酸化膜であり、その厚みは１００Å程度である。
【００２２】
ゲート電極部２は、図１（Ｂ）に示すように、ゲート酸化膜４を介してＰ型のボディ１Ｃ上に設けられている。以下で、このゲート電極部２直下のボディ１Ｃをチャネル領域ともいう。このゲート電極部２は、例えばシリコンからなるものであり、その上面にはチタンシリサイド（ＴｉＳｉ２）等のシリサイド１５が形成されている。さらに、このゲート電極部２の側壁には、シリコン酸化膜からなるサイドウォール７が設けられている。
【００２３】
図１（Ｂ）に示すように、ドレイン拡散層３Ａ及びソース拡散層３Ｂは、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を有している。
ドレイン拡散層３Ａは、ゲート電極部２の右側から段差部６に至る領域のボディ１Ｃに形成されており、ボックス１Ｂと接している。このドレイン拡散層３Ａは、図１（Ｂ）に示すように、ヒ素等のＮ型不純物が高濃度に導入されたＮ＋層３１Ａと、リン、又はヒ素等のＮ型不純物が低濃度に導入されたＮ−層３３Ａと、ボロン等のＰ型不純物が低濃度に導入されたＨａｌｏ層（ポケットイオン注入層）３５Ａとから構成される。Ｈａｌｏ層３５Ａはパンチスルー対策に設けられた拡散層であり、Ｎ−層８Ａの外側まで拡がるように形成されている。
【００２４】
また、ソース拡散層３Ａは、ゲート電極部２の左側から段差部６に至る領域のボディ１Ｃの上方の部位に形成されており、ボックス１Ｂから離隔している。このソース拡散層３Ｂは、ヒ素等のＮ型不純物が高濃度に導入されたＮ＋層３１Ｂと、リン等のＮ型不純物が低濃度に導入されたＮ−層３３Ｂと、ボロン等のＰ型不純物が低濃度に導入されたＨａｌｏ層３５Ｂとから構成される。
【００２５】
図１Ｂに示すように、Ｎ＋層３１Ａ及び３１Ｂの表面上には、チタンシリサイド（ＴｉＳｉ２）等のシリサイド１５が形成されている。これらのシリサイド１５はそれぞれ段差部６にかけて設けられており、特にＮ＋層３１Ｂとボディ１Ｃとはシリサイド１５によって段差部６上で短絡している。
このため、ｎＭＯＳトランジスタ５０を動作させる際に、ソース拡散層３Ｂの電位を０Ｖに設定することで、ボディ１Ｃの電位も０Ｖとすることができる。これにより、チャネル領域５Ａにおけるキャリアの意図しない蓄積を防ぐことができ、安定したトランジスタ動作を得ることができる。
【００２６】
このように、本発明の実施形態に係る半導体装置１００によれば、ソース拡散層３Ｂとボディ１Ｃとがシリサイド１５によって段差部６上で短絡されている。従って、図２に示すように、従来方式の半導体装置９０と比べて、ボディコンタクト用のＰ型の不純物拡散層（Ｐ＋）をトランジスタ形成領域内に確保する必要がないので、トランジスタ形成領域を小さくすることができる。これにより、半導体装置の微細化を進展させることができる。
【００２７】
また、半導体装置９０に設けられたハンマーヘッドのように、ゲート電極部２をボディコンタクト用の不純物拡散層まで延設する必要がないので、ゲート電極部の寄生容量を低減することができる。これにより、半導体装置の動作速度をさらに向上させることができる。
この実施形態では、ボックス１Ｂは本発明の絶縁層に対応し、ボディ１Ｃは本発明の半導体層に対応している。また、ゲート酸化膜４は本発明の絶縁性の膜に対応している。さらに、ドレイン拡張層３Ａは本発明の第１不純物拡散層に対応し、ソース拡散層３Ｂは本発明の第２不純物拡散層に対応している。さらにまた、シリサイド１５は本発明の導電性の膜に対応している。
【００２８】
次に、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図３（Ａ）〜図５（Ｃ）は半導体装置１００の製造方法を示す工程図である。ここでは、図１（Ｂ）に示した半導体装置１００を、図３（Ａ）〜図５（Ｃ）の工程図に沿って製造する場合を想定する。従って、図３（Ａ）〜図５（Ｃ）において、図１（Ｂ）と対応する部分には同一符号を付す。
【００２９】
まず始めに、図３（Ａ）に示すように、ボックス１Ｂ上にボディ１Ｃを備えたＳＯＩ基板１を用意する。上述したように、ボックス１Ｂは例えばシリコン酸化層であり、ボディ１Ｃは例えば単結晶のシリコン層である。次に、このボディ１Ｃにボロン等のＰ型不純物を注入し熱拡散して、このボディ１Ｃの導電型をＰ型にしておく。
【００３０】
次に、図３（Ｂ）に示すように、このボディ（Ｐ−）１Ｃ上に、段差部６を形成する領域上を開口するような第１のレジストパターン５１を形成する。このレジストパターン５１の形成は、例えばフォトリソグラフィにより行う。そして、このレジストパターン５１をマスクにして、ボディ１ＣにＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）等のドライエッチングを施し、段差部６を形成する。この段差部６によって、ＳＯＩ基板１上にトランジスタ形成領域が画定される。この段差部６を形成した後に、レジストパターン５１をアッシングして除去する。
【００３１】
次に、図３（Ｃ）に示すように、段差部６を形成したＳＯＩ基板１を熱酸化して、ボディ１Ｃ上にゲート酸化膜４を形成する。そして、このゲート酸化膜４が形成されたＳＯＩ基板１上にゲート電極部用のポリシリコン膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により行う。次に、このポリシリコン膜をフォトリソグラフィ及びドライエッチングによりパターニングして、図４（Ａ）に示すようにゲート電極部２を形成する。
【００３２】
次に、図４（Ｂ）に示すように、このゲート電極部２上と、このゲート電極部２の両側にあるソース・ドレインを形成する領域上を開口すると共に、段差部６を覆うような第２のレジストパターン５３をＳＯＩ基板１上に形成する。
そして、上述したｎＭＯＳトランジスタ５０のＮ−層３３Ａ及び３３Ｂを形成するために、このレジストパターン５３とゲート電極部２の両方をマスクにして、ボディ１Ｃにリン、又はヒ素等のＮ型不純物をイオン注入する。例えば、この工程におけるヒ素イオンの注入エネルギーは１０〜２０Ｋｅｖ程度であり、ドーズ量は１ｅ１３〜１ｅ１５／ｃｍ２程度であり、ＳＯＩ基板１に対するヒ素イオンの注入角度は例えば０゜程度である。
【００３３】
また、このＮ型不純物のイオン注入工程と前後して、上述したＨａｌｏ層３５Ａ及び３５Ｂを形成するためのイオン注入を行う。即ち、図４（Ｂ）に示すように、レジストパターン５３とゲート電極部２の両方をマスクにして、ボディ１Ｃにボロン等のＰ型不純物をイオン注入する。この工程におけるボロン等の注入エネルギーは例えば１０〜５０Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１３／ｃｍ２程度である。また、ＳＯＩ基板１に対するボロンイオンの注入角度は、例えば３０゜程度である。これら一連のイオン注入工程が終了した後に、レジストパターン５３をアッシングして除去する。
【００３４】
次に、このＳＯＩ基板１を窒素（Ｎ２）等の不活性ガス雰囲気中で熱処理（アニール）して、ボディ１Ｃに注入されたリンイオンやボロンイオンを活性化しながら拡散させる。このようにして、図４（Ｃ）に示すように、ゲート電極部２の両側から段差部６に至る領域にあるボディ１Ｃの上方の部位に、Ｎ−層３３Ａ及び３３Ｂと、Ｈａｌｏ層３５Ａ及び３５Ｂとをそれぞれ形成する。次に、ＣＶＤにより、このＳＯＩ基板１上にシリコン酸化膜を形成する。さらに、このシリコン酸化膜をエッチバックしてサイドウォール７を形成する。
【００３５】
次に、図５（Ａ）に示すように、Ｎ−層３３Ａ上と、このＮ−層３３Ａに続く段差部６上を開口し、その他の領域を覆うような第３のレジストパターン５５をＳＯＩ基板１上に形成する。そして、このレジストパターン５５と、サイドウォール７が形成されたゲート電極部２の両方をマスクにして、ボディ１Ｃにヒ素等のＮ型不純物をイオン注入する。
【００３６】
この工程におけるヒ素イオンの注入エネルギーは例えば１０〜５０Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１４〜１ｅ１５／ｃｍ２程度である。ただし、注入エネルギーや、ドーズ量は、ボディの膜厚に依存して変更の必要がある。また、ＳＯＩ基板１に対するヒ素イオンの注入角度は例えば０゜程度である。
このイオン注入後に、レジストパターン５５をアッシングして除去する。
【００３７】
次に、図５（Ｂ）に示すように、Ｎ−層３３Ｂ上を開口し、このＮ−層３３Ｂに続く段差部６とその他の領域を覆うような第４のレジストパターン５７をＳＯＩ基板１上に形成する。そして、このレジストパターン５７と、サイドウォール７が形成されたゲート電極部２の両方をマスクにして、ボディ１Ｃにヒ素等のＮ型不純物をイオン注入する。この工程におけるヒ素イオンの注入エネルギーは例えば５０〜１００Ｋｅｖ程度であり、ドーズ量は例えば１ｅ１４〜１ｅ１５／ｃｍ２程度である。ただし、注入エネルギーや、ドーズ量は、ボディの膜厚に依存して変更の必要がある。また、ＳＯＩ基板１に対するヒ素イオンの注入角度は例えば０゜程度である。このイオン注入後に、レジストパターン５７をアッシングして除去する。
【００３８】
その後、このＳＯＩ基板１を窒素（Ｎ２）等の不活性ガス雰囲気中で熱処理（アニール）して、ＳＯＩ基板１に注入されたリンイオンやボロンイオンを活性化しながら拡散させる。このようにして、図５Ｃに示すように、ゲート電極部２の右側から段差部６に至る領域のボディ１ＣにＮ＋層３１Ａを形成し、かつゲート電極部２の左側から段差部６に至る領域のボディ１Ｃの上方の部位にＮ＋層３１Ｂを形成する。
【００３９】
次に、Ｎ＋層３１Ａ上と、Ｎ＋層３１Ｂ上と、このＮ＋層３１Ｂとボディ１Ｃの両方が露出した段差部６上にＴｉＳｉ２等のシリサイド１５を形成する。このシリサイド１５の形成は、例えばサリサイドによって形成する。
即ち、Ｎ＋層３１Ａ上と、Ｎ＋層３１Ｂとをそれぞれ形成したＳＯＩ基板１上にチタンを数１０ｎｍ堆積する。このチタンの堆積は、スパッタリングにより行う。このスパッタリングにより、段差部６上にもチタンが堆積される。次に、このチタンが堆積されたＳＯＩ基板を５００〜７００℃の温度範囲でアニールして、チタンとシリコンを反応させる。この反応によりチタンシリサイド（ＴｉＳｉ２）１５が形成される。その後、このチタンシリサイド１５が形成されたＳＯＩ基板をウエットエッチングして、未反応なチタンを除去する。これにより、Ｎ＋層３１Ａ上と、Ｎ＋層３１Ｂ及び段差部６上にシリサイド１５を自己整合的に形成することができる。
【００４０】
この後は、周知の半導体プロセス技術を用いて、層間絶縁膜やプラグ電極、メタル配線等を順次形成していく。これにより、図１に示した半導体装置１００を完成させる。
このように、本発明の実施形態に係る半導体装置１００の製造方法によれば、Ｎ＋層３１Ｂからボディ１Ｃの下側の部位にかけてシリサイド１５を形成して、Ｎ＋層３１Ｂとボディ１Ｃとを段差部６上で短絡させている。
【００４１】
従って、従来方式の半導体装置９０と比べて、ボディコンタクト用の不純物拡散層を省くことができ、ｎＭＯＳトランジスタ５０を小さく形成することができる。また、ゲート電極部２をボディコンタクト用の不純物拡散層まで延設する必要がないので、ゲート電極部の寄生容量を低減することができる。
尚、この実施形態では、半導体装置の一例として、ｎＭＯＳトランジスタ５０を備えた半導体装置１００について説明したが、本発明はｎＭＯＳトランジスタに限られることはなく、ｐＭＯＳトランジスタでも良い。この場合には、本発明の第１の不純物拡散層にＰ型のソース拡散層を、第２の不純物拡散層にＰ型のドレイン拡散層をそれぞれ対応させることで、上述した半導体装置１００と同様の効果を得ることができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ソース又はドレイン用の第２不純物拡散層と、この第２不純物拡散層下の半導体層とが導電性の膜によって素子分離用の段差部上で短絡されている。
従って、従来方式と比べて、ボディコンタクト用の不純物拡散層を素子形成領域内に確保する必要がないので、素子形成領域を小さくすることができる。また、ゲート電極部をボディコンタクト用の不純物拡散層まで延設する必要がないので、ゲート電極部の寄生容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す平面図（Ａ）と、Ｘ１−Ｘ２矢視断面図（Ｂ）である。
【図２】図１（Ａ）に示す半導体装置１００のＹ１−Ｙ２矢視断面図である。
【図３】半導体装置１００の製造方法（その１）を示す工程図である。
【図４】半導体装置１００の製造方法（その２）を示す工程図である。
【図５】半導体装置１００の製造方法（その３）を示す工程図である。
【図６】従来例に係る半導体装置９０の構成例を示す平面図（Ａ）と、Ｘ１´−Ｘ２´矢視断面図（Ｂ）である。
【図７】図６（Ａ）に示す半導体装置９０のＹ１´−Ｙ２´矢視断面図である。
【符号の説明】
１  ＳＯＩ基板、１Ａ  支持基板、１Ｂ  ボックス、１Ｃ  ボディ、２  ゲート電極部、３Ａ  ソース拡散層、３Ｂ  ドレイン拡散層、４  ゲート酸化膜、６段差部、７  サイドウォール、１５  シリサイド、３１Ａ、３１Ｂ  Ｎ＋層、３３Ａ、３３Ｂ  Ｎ−層、３５Ａ、３５Ｂ  Ｈａｌｏ層、４１  層間絶縁膜、４３  プラグ電極、４５  メタル配線、５０  ｎＭＯＳトランジスタ、５１、５３、５５、５７  レジストパターン、１００  半導体装置
【図１】
2004281572.tif 000003
【図２】
2004281572.tif 000004
【図３】
2004281572.tif 000005
【図４】
2004281572.tif 000006
【図５】
2004281572.tif 000007
【図６】
2004281572.tif 000008
【図７】
2004281572.tif 000009