(57)【要約】【課題】ロジック回路中に容易に適用可能な抵抗変化素子を用いたメモリセルとその制御方法を提案する。【解決手段】書き込み線３および第一の電圧印加線１および第二の電圧印加線２と出力線９を備え、ゲートに書き込み線３が接続された入力用トランジスタ５と、この入力用トランジスタ５に接続された抵抗変化素子４と、この抵抗変化素子４と入力用トランジスタ５の中間ノード６に接続された、出力制御線８によってオンオフ制御される出力トランジスタ７から構成される。【選択図】  図１
2004193312.tif 000002
【特許請求の範囲】
【請求項１】
書き込み線および第一の電圧印加線および第二の電圧印加線と出力線を少なくとも備え、ゲートに書き込み線が接続された入力用トランジスタと、前記入力用トランジスタに接続された抵抗変化素子と、前記抵抗変化素子と前記入力用トランジスタの中間ノードに接続された、出力制御線によってオンオフ制御される出力トランジスタからなる抵抗変化素子を用いたメモリセル。
【請求項２】
請求項１記載の抵抗変化素子を用いた不揮発性記憶素子において、中間ノードと抵抗変化素子との間に読み出し制御用トランジスタを設けたことを特徴とする抵抗変化素子を用いたメモリセル。
【請求項３】
請求項１あるいは請求項２記載の抵抗変化素子を用いたメモリセルにおいて、出力トランジスタがインバータであることを特徴とする抵抗変化素子を用いたメモリセル。
【請求項４】
請求項１ないし請求項３記載の抵抗変化素子を用いたメモリセルにおいて、抵抗変化素子が、結晶状態によって抵抗が変化する材料を用いたことを特徴とする抵抗変化素子を用いたメモリセル。
【請求項５】
請求項４記載の抵抗変化素子を用いたメモリセルにおいて、抵抗変化素子の結晶状態を電圧パルスあるいは電流パルスを印加することによって変化させることを特徴とする抵抗変化素子を用いたメモリセル。
【請求項６】
請求項１ないし請求項３記載の抵抗変化素子を用いたメモリセルにおいて、抵抗変化素子が、強誘電体の分極状態によって半導体の空乏層厚みを変化させることによって抵抗を変化させる素子を用い、強誘電体の分極を一対の第二のデータ線によって書きこむを特徴とする抵抗変化素子を用いたメモリセル。
【請求項７】
請求項１ないし請求項３記載の抵抗変化素子を用いたメモリセルにおいて、抵抗変化素子が、強誘電体の分極状態によって、トランジスタのオンオフを制御する素子を用い、強誘電体を分極を制御する一対の第二のデータ線を有していることを特徴とする、抵抗変化素子を用いたメモリセル。
【請求項８】
書き込み線に印加するパルスの長さによって、書き込みデータを区別することを特徴とする請求項５記載の抵抗変化素子を用いたメモリセルの制御方法。
【請求項９】
第一の電圧印加線に印可する電圧を変化させることによって書き込みデータを区別することを特徴とする請求項５記載の抵抗変化素子を用いたメモリセルの制御方法。
【請求項１０】
第二の電圧印加線の電位を変化させることによって、書き込みあるいは読み出しのモードを区別することを特徴とする請求項１ないし請求項５記載の抵抗変化素子を用いたメモリセルの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗変化型の素子を用いて抵抗値の変化を記憶情報とするメモリセルとその制御方法に関している。
【０００２】
【従来の技術】
近年携帯機器の普及などを中心として、不揮発性メモリの需要が増大している。不揮発性メモリとしては、これまでフラッシュメモリや、ＦＥＲＡＭと呼ばれる強誘電体の分極を利用したもの、ＭＲＡＭと呼ばれるような磁気抵抗を利用したもの、相変化材料を利用したもの等が開発あるいは提案されてきている。
【０００３】
これらのメモリで大容量メモリとして使用する場合、図１０に示すような回路構成が用いられる。例えば、相変化メモリにおいては、ワード線（ＷＬ）によって、メモリセルが選択され、ビット線（ＢＬ）を昇圧して、抵抗変化素子に書き込みを行い、読み出しは、ビットラインを書き込みとは異なる電位に昇圧した後にワード線をオンにして、ビット線の電位変化をセンス回路によってセンスすることによって情報を読み出す事となる。抵抗変化させる素子の原理の違いに応じて、この回路にさらに書き込み用のラインは追加されることとなる。
【０００４】
以上の回路は単純な構成であるため、大容量メモリには好適である。
【０００５】
【特許文献１】
特開平９−２３２３９８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリセルには、以下のような不具合があった。
【０００７】
ロジック回路へ抵抗変化素子を利用したメモリセルを適用する場合には、センス回路を設けなければいけない。そのためセンス回路が大きいため、ロジック回路中への適用は困難であるという課題を有している。
【０００８】
すなわち、ロジック回路中へ適用する場合、特にデータの読み出しにおいて、次段のロジック回路を駆動する必要もあり、大きなセンス回路が不適であるだけでなく、出力のドライブ能力が問われることとなる。
【０００９】
本発明の目的は、ロジック回路中に組み込むのに最適な抵抗変化素子を用いたメモリセルとその制御方法を提案するものである。
【００１０】
【課題を解決するための手段】
本発明の抵抗変化素子を用いたメモリセルは、書き込み線および第一の電圧印加線および第二の電圧印加線と出力線を少なくとも備え、ゲートに書き込み線が接続された入力用トランジスタと、前記入力用トランジスタに接続された抵抗変化素子と、前記抵抗変化素子と前記入力用トランジスタの中間ノードに接続された、出力トランジスタからなっている。第一の電圧印加線と第二の電圧印加線にデータを用意して、書き込み線を用いて書き込みを行うとともに、抵抗変化素子と入力用トランジスタの中間ノードが出力トランジスタに接続されている。したがって。記憶データの出力は出力トランジスタを介して出力されるので、ロジック回路中であってもすぐ次段の回路へデータを出力することができる。
【００１１】
本発明の抵抗変化素子を用いたメモリセルは中間ノードと抵抗変化素子との間に読み出し制御用トランジスタを設けたことを特徴としている。この様な構成とすることによって。入力用トランジスタと出力用トランジスタと読み出し制御用トランジスタによって中間ノードが相変化素子から分離されることとなる。従って、読み出し時の中間ノードの電位を短時間保持することが可能となる。
【００１２】
本発明の抵抗変化素子を用いたメモリセルは、出力トランジスタとしてインバータを設けている。インバータを出力トランジスタとしたので、入力中間ノードの電位を効率よく出力することが可能となる。
【００１３】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子が、結晶状態によって抵抗が変化する材料を用いている。結晶状態を変化させることによって抵抗値を変化させることが可能であるため外部エネルギーを利用して抵抗変化させることが可能となる。
【００１４】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子が結晶状態によって抵抗が変化する材料であって、結晶状態の変化を電圧あるいは電流パルスによって生じさせることを特徴としている。電圧あるいは電流パルスによって生じる熱によって結晶状態を変化させているので、半導体回路への導入がしやすいと言った利点を有する。
【００１５】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子として強誘電体の分極によって半導体層の空乏層長さを変化させて抵抗を変化させる素子を使用している。強誘電体の分極は一対の第二のデータ線によって書きこみ動作が行われるので、書きこみと読み出しが別に行えるといった特徴を有している。さらに、半導体層の空乏層厚みを制御して抵抗を変化させるので、半導体層をトランジスタが形成されているレイヤーとは別に形成すれば実現ができ、簡便に作製しやすいといった利点を有している。
【００１６】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子として強誘電体の分極によってトランジスタのオンオフ制御することによって抵抗変化素子を実現し、第二の一対の書きこみ線を有している。そのため。書きこみと読み出しが別々に行えるといった利点があるとともに、他のトランジスタと同様に作製できると共に、抵抗値などの電気特性の設計を行いやすいといった利点を有している。
【００１７】
本発明の抵抗変化素子を用いたメモリセルの制御方法においては、書き込み線に印加するパルスの長さによって、書き込みデータを区別することを特徴としている。
【００１８】
書き込み線に印加するパルスの長さによって抵抗変化素子の抵抗値を変化させることが可能となるため、第一の電圧印加を書きこみデータに応じて変化させる必要がなくなり、簡便な動作が可能となる。
【００１９】
本発明の抵抗変化素子を用いたメモリセルの制御方法においては、第一の印加電圧線に印加する電圧をデータに応じて異なる値とすることを特徴としている。第一の印加電圧線に印加する電圧をデータに応じて異なる値としたため、書き込み線へのパルスが一種類のみでデータの書きこみが行えることとなる。
【００２０】
本発明の抵抗変化素子を用いたメモリセルの制御方法においては、第二の印加電圧線に印加する電圧を変化させることによって、書きこみと読み出しの区別を行う事を特徴としている。第二の印加電圧線への印加電圧で、読み出しと書きこみの区別が行えるので、第一の印加電圧線への印加電圧あるいは書き込み線への印加パルスの長さを変化させることなく、読み出し、書きこみの区別をすることが可能となり、読み出しおよび書きこみのモード変換を容易に行えることとなる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態における抵抗変化素子を用いたメモリセルおよびその制御方法について説明する。
【００２２】
（第１の実施の形態）
図１は本発明の第１の実施形態における抵抗変化素子を用いたメモリセルの回路図である。
【００２３】
図１において、１は第一の電圧印加線、２は第二の電圧印加線、３は書き込み線、４は抵抗変化素子、５は入力トランジスタ、６は中間ノード、７は出力トランジスタ、８は出力制御線、９は出力線である。
【００２４】
入力トランジスタ５は、第一の電圧印加線１と抵抗変化素子４に接続されており、抵抗変化素子４は入力トランジスタ５と第二の電圧印加線２に接続されており、入力トランジスタ５と抵抗変化素子４の中間ノード６は出力トランジスタ７に接続されている。
【００２５】
まずその書き込み動作について以下に説明する。
【００２６】
書き込みを行うにあたり、第一の電圧印加線１と第二の電圧印加線２との間に電位差を生じるように電圧パルスあるいは電流パルスを印加する。
【００２７】
このとき、ロジック回路中に適用しやすい例としては、第一の電圧印加線１と第二の電圧印加線２とに論理的に反対のデータを用意する。これは、ＳＲＡＭなどのフリップフロップを動作させるときと同様である。第一の電圧印加線１と第二の電圧印加線２との間に電位差を生じさせた後、書き込み線３にパルスを印加して、入力トランジスタ５をオンさせる。
【００２８】
このとき書き込み線３に印加するパルスは、抵抗変化素子４に電流が流れる間、入力トランジスタ５をオンさせることになる。すなわち、抵抗変化素子４に流れる電流や、電圧が印加によって抵抗が変化する素子の場合には、抵抗変化を生じさせるのに必要な時間、書き込み線３に電圧を印加して、入力トランジスタ４をオンさせることによって書き込み動作を行う。
【００２９】
以下に抵抗変化素子４として相変化材料を用いた場合について説明を行うが、相変化材料の抵抗変化の原理について簡単に説明する。
【００３０】
相変化材料はアモルファスと結晶の状態で抵抗が異なり、その相を変化させることによって抵抗を変化させる材料である。通常光ディスクなどに用いられ、代表的な系としてＧｅ−Ｔｅ−Ｓｂ系がある。
【００３１】
以下に、Ｇｅ２Ｓｂ２Ｔｅ５を例に説明する。
【００３２】
光ディスクにおいては、レーザー光を相変化材料に照射して温度上昇を行い、溶融させ急冷するとアモルファス状態に、またそれより短い時間あるいは低パワーで照射すると結晶化が生じ、低抵抗化する。
【００３３】
光ディスクの場合には、光学的な変化を読みとっているが、本発明においてはその電気的な性質を利用する。
【００３４】
図２は、半導体素子の配線領域における断面図模式図であって、トランジスタ部分など不要な部分は省いてある。
【００３５】
図２において、２１ａ〜ｃは層間膜、２２はＡｌ配線、２３は下部バリアメタル、コンタクトホール２４、２５は上部バリアメタル、２６は上部配線、２７は相変化材料である。
【００３６】
この製法について説明すると、まず層間膜２１ａ上にＡｌ配線２２を形成し、さらにその上部にＡｌと相変化材料との拡散を防止するバリアメタル２３としてＴｉＡｌＮを形成してある。その上部に層間膜２１ｂを形成した後、コンタクトホール２４を形成し、さらにＧｅ２Ｓｂ２Ｔｅ５をスパッタリング法によって、基板温度を常温にしながら形成する。その後エッチングあるいはＣＭＰによってコンタクト部分以外の部分のＧｅ２Ｓｂ２Ｔｅ５材料をエッチングして、再度上部から上部バリアメタル２５、上部配線２６を形成する。
【００３７】
ここで重要なのは、電圧パルスあるいは電流パルスを印加することによって、Ｇｅ２Ｓｂ２Ｔｅ５相でジュール熱が発生し、その熱によってＧｅ２Ｓｂ２Ｔｅ５相の結晶化あるいは溶融急冷状態によるアモルファス化を起こすということである。
【００３８】
比抵抗としてアモルファス状態で１００Ω・ｃｍ、結晶化が起こった結晶状態で０．０５Ω・ｃｍ程度であり、高抵抗状態と低抵抗状態で２桁から３桁の抵抗変化が生じる。
【００３９】
従って書き込み線３に長いパルスを印加して入力トランジスタ５をのオン時間を長くすることにより長いパルスを印加した場合には、溶融状態にまで温度が達した後、パルス断による急冷によってアモルファス化して高抵抗状態になる。、また、書き込み線３に短いパルスを印加して入力トランジスタ５をのオン時間を短くすることにより、短いパルスを印加した場合には、結晶化温度まで温度上昇が生じて低抵抗化する。
【００４０】
ここで、さらに短いパルスあるいは、あるしきい値以下の低電圧であれば結晶化も生じないこととなる。
【００４１】
この値は、熱伝導や熱伝達と、印加電流あるいは印加電圧による温度上昇によって決定されることとなる。すなわち、本発明の回路動作を行うためには、電圧を電源電圧とすると、長いパルスは溶融急冷によるアモルファス化による高抵抗化、短いパルスは結晶化による低抵抗化と区別することが可能であるとともに、電位によっても、同様の差をつけることが可能であるので、セル部分の熱設計によって、動作にあった、抵抗変化が発生するように、膜厚、材料組成比などを変化させる。
【００４２】
また、半導体チップの表面近傍に相変化材料を形成することによって、外部レーザーなどによって、抵抗変化させることも可能である。
【００４３】
以上のように、相変化材料を用いた抵抗変化素子を用いた抵抗変化素子を用いたメモリセルとその制御方法では、抵抗の変化率が２桁以上とれること、抵抗を変化させるのに電圧あるいは電流のパルスで行えかつ、読み出しをも同一端子で行えるため最も回路構成が簡単になるという特徴を有している。
【００４４】
以上のような相変化材料を用いた抵抗変化素子４を用いた場合の書き込み動作のタイミングチャートを図３に示す。図３のタイミングチャートにおいて、第一の電圧印加線１をＡＬ１、第二の電圧印加線２をＡＬ２、書き込み線３をＷＬ、中間ノードをＮＬ、出力制御線８をＯＥ、出力線９をＯＬと記す。また、抵抗変化素子４が高抵抗状態をＨ、低抵抗状態をＬと示す。
【００４５】
書き込み１においては、第一の電圧印加線１に電圧が印加された状態で書き込み線３（ＷＬ）に比較的短いパルスを印加する。この場合、入力トランジスタ５をのオン時間は比較的短くなるので、抵抗変化素子４は結晶化温度まで温度上昇が生じて低抵抗化する。
【００４６】
書き込み２においては、第一の電圧印加線１に電圧が印加された状態で書き込み線３（ＷＬ）に比較的長いパルスを印加する。この場合、入力トランジスタ５をのオン時間は比較的長いなるので、抵抗変化素子４は溶融急冷によるアモルファス化によって高抵抗化する。
【００４７】
図３においては、第一の電圧印加線１のみを変化させているが、通常のフリップフロップ回路で使われるようにそれぞれ反転データを用意してもよく、その時は、データに応じて書き込み線３に印加するパルス長を変化させることによって、低抵抗状態と高抵抗状態を変化させることとなる。また、抵抗変化素子４への印加電圧を向上させるために、書き込み線３へ印加する電圧を昇圧することも行われる。また、第一の電圧印加線１あるいは第二の電圧印加線２に加える電圧を変化させることによって、低抵抗状態と高抵抗状態を変化させることも可能である。また、上記組み合わせによる書き込み方法も有効である。
【００４８】
すなわち、書き込み線３に高電圧を印加して、第一の電圧印加線１と第二の電圧印加線２との間の電位差を大きくして、なおかつ書き込み線３に与えるパルス幅を小さくすることによって、高抵抗状態にセットしやすくなる。
【００４９】
相変化型の抵抗変化素子４はその抵抗変化の原理上、パルス幅あるいは印加電圧によって発熱量を制御して結晶状態を結晶とアモルファスの間で変化させればよい。
【００５０】
また、その時、出力トランジスタ７はオフとしていることが望ましい。
【００５１】
従って、パルス幅で制御する場合には、長い時間の書き込みパルスを印加すると高抵抗状態へ、短いパルス時間を印加すると低抵抗状態へと変化させることができ、抵抗が「高い」あるいは「低い」を論理データと対応させればよい。また、中間の抵抗値をとれば、多値あるいはアナログ的なデータ保持も可能である。
【００５２】
次に、読み出し動作について説明する。
【００５３】
抵抗を変化させた抵抗変化素子４の読み出し動作は次のようになる。
【００５４】
第一の電圧印加線１あるいは第二の電圧印加線２に電位差を生じさせ、書き込み線３に電圧パルスを印加して入力トランジスタ５をオンとするが、そのとき書き込み動作を行わないような短いパルスを書き込み線３に印加するか、または、書き込み時よりも低い電圧を印加することによって行う。
【００５５】
以上のような読み出し動作を行うことによって、抵抗変化素子４に電流が流れるが、その時の抵抗の値に応じて中間ノード６に発生する電位を異なることとなる。すなわち、入力トランジスタ５のオン抵抗値と抵抗変化素子４の抵抗値に応じて、第一の電圧印加線１と第二の電圧印加線２とに与えた電位差が分配されて、中間ノード６に発生する。この時同時に出力制御線８にパルスを印加して出力トランジスタ７をオンすることによって、出力トランジスタ７を介して出力線９に出力することとなる。このときに、抵抗値分配を考慮することによって、論理的に２値に相当する電位が発生させることが可能であり、次段回路の入力データとして直ちに利用できるため、回路中への適用が容易である。また、相変化素子４への電圧印加を確実にするために、書き込み線３の電圧を通常の電圧よりも昇圧することは、書き込み速度を向上させるうえで重要である。
【００５６】
また、不揮発性動作を示すリコール方法についても説明する。
【００５７】
既に記した読み出し動作と同様な動作でリコール動作が可能である。
【００５８】
リコール動作とは回路の電源を遮断したのちに、電源を再投入するときに、保存されたデータを再度読み出す機能である。リコール動作では、通常の読み出し動作と同様の手順で読み出しが可能であり、リコール時に特別な動作を必要としない。
【００５９】
さらに、書き込み、読み出し方法として、次の様に実現することも可能である。
【００６０】
書き込みでは、パルス幅もしくは、書き込み電圧、もしくは書き込み電圧とパルス幅を組み合わせることによって書き込みを実現する。
【００６１】
すなわち、書き込み線３へのパルス幅を変化させることによって、論理値の１、あるいは０を区別する方法、第一の電圧印加線１と第二の電圧印加線２との間の電位差、すなわち、抵抗変化素子４に加える電圧を高い場合と低い場合で論理値の１、０に対応させる方法、もしくは、第一の電圧印加線１と第二の電圧印加線２との間の電位差を変化させると共に、書き込み線３への印加パルス長をも変化させて論理データを書き込む方法がある。
【００６２】
いずれの方法を選択するかは、抵抗変化素子４の書き込みおよび読み出し信頼性が向上するように、低抵抗化あるいは高抵抗化を生じさせるため、抵抗変化素子４の熱設計と周辺駆動回路（図示せず）との整合性とを考慮して決定することとなる。
【００６３】
以上のように、本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルとその制御方法においては、単純な回路でかつ単純な制御で回路中に組み込むことが容易な不揮発性のメモリセルを実現できることとなる。
【００６４】
さらに、第一の実施の形態と同様の効果を有している回路構成として、図４〜図７に示す形態であっても同様の動作が可能である。
【００６５】
図４では、中間ノード６と抵抗変化素子４との間に読み出し制御用トランジスタ１０を設けたことを特徴としており、読み出し制御用トランジスタ１０は読み出し制御線１１によってオンオフ制御される。したがって中間ノード６は制御用トランジスタ１０によって抵抗変化素子４から分離されることとなり、読み出し時に、抵抗変化素子４に電流を流して、中間ノード６に電位を発生させた後、出力トランジスタおよび７、入力トランジスタ５、読み出し読み出し制御用トランジスタ１０をオフすると、中間ノード６の電位が短時間保持できることとなる。従って、データの一時ラッチが可能となる。
【００６６】
図５においては、出力トランジスタ７に出力インバータ１２を用いているので、出力データを増幅することが可能となり、図６においては第二の電圧印加線２に、制御線１３によってオンオフされる第二の電圧印加制御用トランジスタ１４を設けているので、抵抗変化素子４へ印加される電圧をさらに時間的に制御できることとなる。図７においては出力インバーター１５にクロックによって、出力制御できるものを用いている。したがって、読み出し動作が同期的に行えることになる。
【００６７】
（第２の実施の形態）
本発明の第２の実施の形態について以下に図８および図９、図１０を用いて説明する。
【００６８】
第一の実施の形態と異なる点は、抵抗変化素子４として強誘電体をゲート酸化膜の少なくとも一部に使用した強誘電体ゲートトランジスタあるいは、強誘電体の分極によって半導体の空乏層厚みを変化させることによって、半導体層の抵抗を変化させるデバイスであることを特徴としている。
【００６９】
図８において第一の実施の形態と異なる点は、第二の書き込み線１６と第３の書き込み線１７が加えられた点である。
【００７０】
第二の実施の形態においては、強誘電体の分極によって、半導体層の抵抗値を制御するため、第二の書き込み線１６と第３の書き込み線１７とによって、強誘電体の分極を生じさせる。
【００７１】
第二の実施の形態では、抵抗変化素子４を強誘電体の分極によって構成している。以下にその原理について説明する。
【００７２】
図９は、強誘電体ゲートトランジスタの概念断面図である。
【００７３】
図９において、シリコンからなる半導体基板上に、絶縁膜３１、フローティング電極３２、強誘電体３３、上部電極３４を順に形成したＭＦＭＩＳ構造を示している。
【００７４】
これは、シリコン基板上に形成されたＭＯＳトランジスタのゲート酸化膜の部分の一部を、強誘電体膜３３に置換したものである。
【００７５】
強誘電体をシリコン上に直接形成したゲート電極（Ｍ）―強誘電体（Ｆ）―半導体基板（Ｓ）の構造からＭＦＳ型と呼ばれる。また、強誘電体をシリコン基板のような半導体基板上に直接形成するのが困難であるために、シリコン基板の間に絶縁膜層（Ｉ）が形成されたＭＦＩＳ構造、さらにフローティング電極を有するＭＦＭＩＳ構造がある。
【００７６】
これらのデバイスは、ゲートと基板間に電界を印加させて、強誘電体の分極を反転させる。この分極によって半導体に直接あるいは、絶縁膜層に電荷を誘起して、トランジスタのオンオフを制御するものである。ここでは、詳しい説明は省略する。
【００７７】
一方強誘電体の分極によって半導体層の空乏層厚みを変化させたデバイスの断面構造概念図を図１０に示す。
【００７８】
図１０において４１は半導体層、４２は強誘電体層、４３は上部電極、４４はゲート、４５は基板、４６は第一端子、４７は第二端子である。図７で述べた強誘電体ゲートトランジスタと同様、強誘電体と半導体の間に絶縁体層が挟んだ構造でもかまわない。
【００７９】
ゲート４４と基板４５間に電圧を印加して強誘電体の分極を反転させると、半導体層４１の空乏層厚みが変化する。そのとき、半導体層４１の面内方向の抵抗値は空乏層の厚み変化に相当分が変化することになる。すなわち、書き込みをゲート４４および基板４５間で、抵抗値の読み出しを第一端子４６、第二端子４７間で行うこととなる。
【００８０】
この場合は、通常のシリコン基板上にトランジスタを作製するのと異なり、半導体の空乏層の厚み変化を利用するだけであるので、半導体の材料の選択枝は広がる。
【００８１】
シリコンだけでなくＡｌＮ、ＺｎＯ、ＩｎＯ２等の酸化物半導体を利用しても良い。
【００８２】
以上の様な半導体と強誘電体を利用したデバイスを本発明に用いる場合には、強誘電体ゲートトランジスタでは、ソースおよびドレインが読み出しの端子になり、空乏層変化を利用するデバイスの場合には、横手方向の半導体の抵抗変化が検知できる方向が読み出し端子となる。また、いずれも、ゲート電極と基板間に電位を印加することによって、強誘電体の分極を反転させる。
【００８３】
書き込み動作と読み出し動作が異なった端子を用いることが可能である４端子素子であると本発明に適用可能である。
【００８４】
以上のように、書き込み動作では、強誘電体の分極が生じるように強誘電体に加わる電界が強誘電体の抗電界以上となるように設定しておく。
【００８５】
一方読み出し動作では、第二の書き込み線１６と第三の書き込み線１７をフローティング状態あるいは、接地状態などの同電位としたのちに、第一の実施の形態の場合と同様に読み出すことができる。
【００８６】
以上のように、第二の書き込み線１６と第三の書き込み線１７を強誘電体の分極を生じさせるように用いて、データの書き込みを行うため、書き込み動作と読み出し動作は同一ラインを使用しないため、独立に制御できることとなる。
【００８７】
【発明の効果】
以上の様に、本発明の抵抗変化素子を用いたメモリセルとその制御方法によれば、ロジック回路中に組み込み易くかつ簡便な回路構成のメモリセルとその駆動方法が実現できることとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による抵抗変化素子を用いたメモリセルの回路図
【図２】相変化材料を用いた抵抗変化素子の断面概念図
【図３】本発明の第１の実施形態ににおける抵抗変化素子を用いたメモリセルの書き込みおよび読み出しのタイミングチャート
【図４】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図５】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図６】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図７】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図８】本発明の第二の実施の形態における抵抗変化素子を用いたメモリセルの回路図を示す図
【図９】強誘電体をゲート酸化膜の一部に用いたＭＯＳトランジスタの断面概念図
【図１０】強誘電体と半導体を用いた抵抗変化素子の断面概念図
【図１１】従来の抵抗変化素子を用いたメモリ回路図
【符号の説明】
１  第一の電圧印加線
２  第一の電圧印加線
３  書き込み線
４  抵抗変化素子
５  入力トランジスタ
６  中間ノード
７  出力トランジスタ
８  出力制御線
９  出力線
【図１】
2004193312.tif 000003
【図２】
2004193312.tif 000004
【図３】
2004193312.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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