(57)【要約】【課題】  集積回路が接地点や電源に未接続の状態でも、この集積回路を破壊から保護することが可能な半導体集積回路装置を提供すること【解決手段】  第１導電型の第１半導体領域(PSUB)と、第１半導体領域(PSUB)に形成された第２導電型のソース／ドレイン領域(D)と、ソース／ドレイン領域間のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極(G)を持つトランジスタ(N1)と、トランジスタのドレイン領域(D)に電気的に接続された出力端子(PAD)と、トランジスタ(N1)のソース／ドレイン領域(D)に隣接して、第１半導体領域(PSUB)に形成され、トランジスタ(N1)のゲート電極(G)に接続される第２導電型の第２半導体領域(DN)とを具備する。【選択図】    図７
2004193601.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、
前記ソース／ドレイン領域に隣接して前記第１導電型の半導体領域に形成され、前記絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型の半導体領域と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型のソース／ドレイン領域を持ち、前記第１の絶縁ゲート型電界効果トランジスタを駆動する第２の絶縁ゲート型電界効果トランジスタを、さらに具備し、
前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２導電型の半導体領域までの距離が、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域までの距離よりも短いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
第１導電型の半導体領域と、
前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、
前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型のソース／ドレイン領域を持ち、前記第１の絶縁ゲート型電界効果トランジスタを駆動する第２の絶縁ゲート型電界効果トランジスタと、
前記第１導電型の半導体領域をアノード及びカソードの一方とし、前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるアノード及びカソードの他方を持つダイオードとを具備し、
前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記アノード及びカソードの他方までの距離が、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域までの距離よりも短いことを特徴とする半導体集積回路装置。
【請求項４】
第１導電型の半導体領域と、
前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、
前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型のソース／ドレイン領域を持ち、前記第１の絶縁ゲート型電界効果トランジスタを駆動する第２の絶縁ゲート型電界効果トランジスタと、
前記第１導電型の半導体領域に形成され、自身のゲートに短絡されるソース／ドレイン領域と、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるソース／ドレイン領域とを持つ第３の絶縁ゲート型電界効果トランジスタとを具備し、
前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第３の絶縁ゲート型電界効果トランジスタの前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるソース／ドレイン領域までの距離が、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域までの距離よりも短いことを特徴とする半導体集積回路装置。
【請求項５】
第１導電型の半導体領域と、
前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、
前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型のソース／ドレイン領域を持ち、前記第１の絶縁ゲート型電界効果トランジスタを駆動する第２の絶縁ゲート型電界効果トランジスタと、
前記第１導電型の半導体領域をベースとし、このベースに短絡されるエミッタ／コレクタ領域と、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるエミッタ／コレクタ領域とを持つバイポーラトランジスタとを具備し、
前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記バイポーラトランジスタの前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるエミッタ／コレクタ領域までの距離が、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域までの距離よりも短いことを特徴とする半導体集積回路装置。
【請求項６】
前記第１、第２の絶縁ゲート型電界効果トランジスタは出力回路を構成し、
前記出力回路は、不揮発性半導体記憶装置の出力回路であることを特徴とする請求項２乃至請求項５いずれか一項に記載の半導体集積回路装置。
【請求項７】
前記第１、第２の絶縁ゲート型電界効果トランジスタは出力回路を構成し、
前記出力回路は、コントローラの出力回路であることを特徴とする請求項２乃至請求項５いずれか一項に記載の半導体集積回路装置。
【請求項８】
前記不揮発性半導体記憶装置は、ＮＡＮＤ型、ＡＮＤ型のいずれかであることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置を用いた電子カード。
【請求項１０】
請求項３に記載の半導体集積回路装置を用いた電子カード。
【請求項１１】
請求項４に記載の半導体集積回路装置を用いた電子カード。
【請求項１２】
請求項５に記載の半導体集積回路装置を用いた電子カード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置及びそれを用いた電子カードに係わり、特に半導体集積回路装置自身への充電、及び半導体集積回路装置自身からの放電に起因した破壊対策に関する。
【背景技術】
【０００２】
半導体集積回路装置は、出力端子に印加された過大な電流から集積回路を保護するための保護回路や保護機能を持つ。この試験規格は、ＭＩＬ（Military Standards）やＥＩＡＪ（Electronic Industries Association of Japan）により制定されている。
【０００３】
半導体集積回路装置はそれ単体で使用されることはなく、通常、電子製品に組み込まれて使用される。このため、市場において半導体集積回路装置は常時接地点、もしくは電源に接続されている、と考えることができる。ＭＩＬやＥＩＡＪによる試験規格では、ニードルを出力端子に接触させ、過大な電流を数十ｎｓｅｃ〜数μｓｅｃという時間をかけて半導体集積回路装置に流す。この試験中、半導体集積回路装置は接地点や電源に接続された状態である。この状態で保護回路や保護機能は、半導体集積回路装置は過大な電流を接地点や電源に逃がし、集積回路を保護する。これにより、半導体集積回路装置は過大な電流が不慮に与えられても破壊し難くなり、半導体集積回路装置を組み込んでいる電子製品の信頼性や耐久性が向上する。
【０００４】
近時、半導体集積回路装置の応用は電子製品ばかりでなく、様々なメディア、例えば、記録メディア、情報メディアにも広がりを見せてきた。従来の記録メディア、情報メディアは、磁気カード、磁気ディスクであり、情報を磁気によって記憶する。この磁気記憶部分を、不揮発性半導体記憶装置により置換する。これにより、磁気カード、磁気ディスクに比較して、情報記憶量、情報保持性、情報機密性等を向上させることが可能になる。このような記録メディアの例は、メモリカード、ＩＣカードと呼ばれ、市場に広く出まわっている。メモリカードを紹介した文献としては、例えば、非特許文献１がある。本明細書では、これら半導体集積回路装置を利用したあらゆる記録メディア、情報メディアを電子カードと呼ぶ。
【非特許文献１】Shigeo Araki, “The Memory Stick”, http://www.ece.umd.edu/courses/enee759m.S2002/papers/araki2000-micro20-4.pdf pp40-46.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電子カードは、磁気カード、磁気ディスクと同様に、常に電子製品に組み込まれて使用されるものではない。人間によって持ち運ばれ、あるいは携帯されるものである。つまり、電子カード内の半導体集積回路装置は、電気的に接地点や電源に接続されていない状態が多い。接地点や電源に未接続のまま、半導体集積回路装置が過酷な環境に遭遇すると、過大な電流を接地点や電源に逃がすという従来の保護回路や保護機能では、集積回路を十分に保護できなくなる可能性がでてきた。
【０００６】
この発明は上記事情に鑑み為されたもので、その目的は、集積回路が接地点や電源に未接続の状態でも、この集積回路を破壊から保護することが可能な半導体集積回路装置及びそれを用いた電子カードを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置及び電子カードは、第１導電型の半導体領域と、前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、前記ソース／ドレイン領域に隣接して前記第１導電型の半導体領域に形成され、前記絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型の半導体領域とを具備することを特徴としている。
【０００８】
この発明の第２態様に係る半導体集積回路装置及び電子カードは、第１導電型の半導体領域と、前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型のソース／ドレイン領域を持ち、前記第１の絶縁ゲート型電界効果トランジスタを駆動する第２の絶縁ゲート型電界効果トランジスタと、前記第１導電型の半導体領域をアノード及びカソードの一方とし、前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるアノード及びカソードの他方を持つダイオードとを具備する。そして、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記アノード及びカソードの他方までの距離が、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域までの距離よりも短いことを特徴とする。
【０００９】
この発明の第３態様に係る半導体集積回路装置及び電子カードは、第１導電型の半導体領域と、前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型のソース／ドレイン領域を持ち、前記第１の絶縁ゲート型電界効果トランジスタを駆動する第２の絶縁ゲート型電界効果トランジスタと、前記第１導電型の半導体領域に形成され、自身のゲートに短絡されるソース／ドレイン領域と、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるソース／ドレイン領域とを持つ第３の絶縁ゲート型電界効果トランジスタとを具備する。そして、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第３の絶縁ゲート型電界効果トランジスタの前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるソース／ドレイン領域までの距離が、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域までの距離よりも短いことを特徴とする。
【００１０】
この発明の第４態様に係る半導体集積回路装置及び電子カードは、第１導電型の半導体領域と、前記第１導電型の半導体領域に形成され、出力端子に接続される第２導電型のソース／ドレイン領域を持つ第１の絶縁ゲート型電界効果トランジスタと、前記第１導電型の半導体領域に形成され、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続される第２導電型のソース／ドレイン領域を持ち、前記第１の絶縁ゲート型電界効果トランジスタを駆動する第２の絶縁ゲート型電界効果トランジスタと、前記第１導電型の半導体領域をベースとし、このベースに短絡されるエミッタ／コレクタ領域と、前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるエミッタ／コレクタ領域とを持つバイポーラトランジスタとを具備する。そして、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記バイポーラトランジスタの前記第１の絶縁ゲート型電界効果トランジスタのゲートに接続されるエミッタ／コレクタ領域までの距離が、前記第１の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域から前記第２の絶縁ゲート型電界効果トランジスタの前記ソース／ドレイン領域までの距離よりも短いことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、集積回路が接地点や電源に未接続の状態でも、この集積回路を破壊から保護することが可能な半導体集積回路装置及びそれを用いた電子カードを提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
実施形態の説明に先立ち、半導体集積回路装置が接地点や電源に未接続の状態で想定される、不測の事態を説明する。
【００１４】
図１Ａ、図１Ｂは不測の事態の一例を説明するための図である。
【００１５】
図１Ａに示すように、電子カード１は、接地された導体（CONDUCTOR）上に置かれている。電子カード１内の半導体集積回路装置チップ２は接地点や電源に未接続である。このような状態の電子カード１に、例えば、“正”に帯電した帯電体、例えば、指先が近づいてきたとする。指先と電子カード１との間の距離が、ある距離になると、図１Ｂに示すように、指先と電子カード１との間に気中放電（Aerial Discharge）が起こる。この結果、電子カード１及び又はチップ２が充電され、“正”に帯電する。
【００１６】
図２Ａ、図２Ｂは不測の事態の他例を説明するための図である。
【００１７】
また、図２Ａに示すように、電子カード１が、例えば、“正”に帯電していたとする。この電子カード１を、例えば、接地された導体（CONDUCTOR）上に落としてしまったとする。電子カード１内のチップ２は図１Ａ、図１Ｂと同様に接地点や電源に未接続である。この場合にも、電子カード１と接地された導体との間の距離が、ある距離になると、電子カード１と接地された導体との間に気中放電が起こる。この結果、図１Ａ、図１Ｂに示した状況とは反対に、電子カード１が放電する。
【００１８】
上記事態はチップ２が接地点や電源に未接続である以上、過大な電流を接地点や電源に逃がすという保護回路や保護機能を用いて集積回路を保護することには限界がある。例えば、ＭＩＬやＥＩＡＪによる試験規格はニードルを出力端子に接触させ、数十ｎｓｅｃ〜数μｓｅｃという時間をかけて過大な電流を半導体集積回路装置に流す。そのような規格を満足するために、保護回路や保護機能は数十ｎｓｅｃ〜数μｓｅｃという時間をかけて過大な電流を接地点や電源に逃がす。図３Ａに、ニードルを出力端子に接触させた場合の電流Ｉと時間ｔとの関係を示す。
【００１９】
しかし、上記事態は、チップ２が接地点や電源に未接続のまま、過大な電圧が電子カード１及び/又はチップ２に与えられ、その結果、電子カード１自身及び/又はチップ２と帯電体、もしくは接地点との間に気中放電が起こるものである。このような気中放電は、数ｎｓｅｃ以下、一般的には１ｎｓｅｃ以下で終息すると考えられ、ＭＩＬやＥＩＡＪによる試験時間よりもはるかに短い。しかも、その電圧は、過大な電流が流れる場合に比較してはるかに高い。図３Ｂに、気中放電が起こった場合の電圧Ｖと時間ｔとの関係を示す。図３Ｂには、比較のために、ニードルを出力端子に接触させた場合の電圧Ｖと時間ｔとの関係を点線で示しておく。このような不測の事態は、ＭＩＬやＥＩＡＪの試験規格を満足する保護回路や保護機能のみで克服することは難しい。
【００２０】
図４Ａ、図４Ｂはこの発明の参考例に係る半導体集積回路装置を示す回路図である。
【００２１】
図４Ａ、図４Ｂはチップ２の出力回路の部分を示しており、かつチップ２が接地点ＧＮＤ及び電源ＶＣＣに接続されている状態を示している。この出力回路は、過大な電流が出力端子ＰＡＤに流れたとき、次のようにして、集積回路を保護する。
【００２２】
まず、図４Ａに示すように、正の電位が与えられたニードル１７を出力端子ＰＡＤに接触させ、出力回路のＮチャネル型ＭＯＳＦＥＴ Ｎ１のドレインＤ、及びＰチャネル型ＭＯＳＦＥＴ Ｐ１のドレインＤに向かって過大な電流Ｉを流す。この場合、トランジスタＰ１のドレインと、このドレインが形成されているＮ型ウェル（又はＮ型半導体基板）とのＰＮ接合が順方向バイアスされ、過大な電流Ｉは電源ＶＣＣに流れる。
【００２３】
反対に、負の電位が与えられたニードル１７を出力端子PADに接触させる。この場合、図４Ｂに示すように、トランジスタＮ１のドレインＤとこのドレインが形成されているＰ型半導体基板（又はＰ型ウェル）とのＰＮ接合が順方向バイアスされ、過大な電流Ｉは接地点ＶＳＳから出力端子ＰＡＤに流れる。
【００２４】
このようにして参考例に係る半導体集積回路装置は、ＭＩＬやＥＩＡＪの試験規格を満たし、集積回路を過大な電流Ｉから保護する。
【００２５】
しかし、図５Ａ、図５Ｂに示すように、チップ２が接地点ＧＮＤ及び電源ＶＣＣに未接続の場合、次のような破壊モードがあることが、本件発明者により見出された。
【００２６】
図５Ａ、図５Ｂに示すように、チップ２が何らかの原因で正に帯電している、と仮定する。正に帯電したチップ２の出力端子ＰＡＤに、接地したニードル１７を近づける。すると、出力端子ＰＡＤとニードル１７との間に気中放電が起こる（１）。これにより、トランジスタＮ１のドレインＤの電位が低下し、Ｐ型半導体基板Ｐsubが順バイアスされ、ドレインＤとＰ型半導体基板との間に電流が流れる。この結果、ドレインＤの周囲の基板電位が低下する（２）。この電位低下は、接地点ＧＮＤに接続される配線（接地線ＧＮＤ）を介して基板内部に広がっていく（３）。接地線ＧＮＤは、抵抗ＲＧＮＤを持つためである。この電位低下は、やがてトランジスタＮ１を駆動する駆動回路に達する。駆動回路にはＮチャネル型ＭＯＳトランジスタＮ２が含まれている。電位低下がトランジスタＮ２のドレインＤの周囲に達すると、このドレインＤとＰ型半導体基板とがブレークダウンする（４）。トランジスタＮ２のドレインＤはトランジスタのＮ１のゲートに接続されている。このため、トランジスタＮ１のゲートが放電され、トランジスタＮ１のゲートの電位が低下する（５）。
【００２７】
この際、トランジスタＮ１のドレインＤの電位低下と、そのゲートの電位低下との間には時間差が生ずる。この原因は、接地線ＧＮＤに抵抗ＲＧＮＤが存在し、かつトランジスタＮ２のドレインとトランジスタＮ１のゲートとを接続する配線にも抵抗ＲＮが存在するためである。このため、ゲートの電位低下が遅れ、トランジスタＮ１のドレインＤと、そのゲートＧに図５Ｂに示すように電位差Ａが一時的に生じる。トランジスタＮ１のゲート絶縁膜は、電位差Ａに耐え得ることが必要となるが、気中放電の場合の電位差は数千Ｖに達すると見込まれ、破壊は避けられない。
【００２８】
このようにして、チップ２が接地点ＧＮＤ及び電源ＶＣＣに未接続の場合に、不測の事態が発生すると、集積回路が破壊されてしまう。
【００２９】
以下、上記不測の事態を克服することが可能な半導体集積回路装置を、この発明の第１実施形態〜第４実施形態として説明する。
【００３０】
（第１実施形態）
図６Ａはこの発明の第１実施形態に係る半導体集積回路装置を示す回路図である。
【００３１】
図６Ａに示すように、第１実施形態に係る半導体集積回路装置は出力回路である。この出力回路は、出力端子ＰＡＤを駆動する出力バッファ２１と、出力バッファ２１を、集積回路内部からの信号に基づき駆動する駆動回路２２とを含む。
【００３２】
出力バッファ２１は、ドレインを出力端子ＰＡＤに接続し、ソース及びバックゲートを接地点ＧＮＤに接続したＮチャネル絶縁ゲート型電界効果トランジスタＮ１と、ドレインを出力端子ＰＡＤに接続し、ソース及びバックゲートを電源ＶＣＣに接続したＰチャネル絶縁ゲート型電界効果トランジスタＰ１とを含む。絶縁ゲート型電界効果トランジスタの一例はＭＯＳＦＥＴである。トランジスタＰ１のゲート、及びトランジスタＮ１のゲートはそれぞれ駆動回路２２に接続されている。
【００３３】
駆動回路２２は、ドレインをトランジスタＮ１のゲートに接続し、ソース及びバックゲートを接地点ＧＮＤに接続したＮチャネル絶縁ゲート型電界効果トランジスタＮ２、及びドレインをトランジスタＮ１のゲートに接続し、ソース及びバックゲートを電源ＶＣＣに接続したＰチャネル絶縁ゲート型電界効果トランジスタＰ２を含む。トランジスタＮ２、Ｐ２は、図示せぬ内部の集積回路からの信号に基づき、出力バッファ２１のトランジスタＮ１を駆動する。
【００３４】
また、駆動回路２２は、ドレインをトランジスタＰ１のゲートに接続し、ソース及びバックゲートを接地点ＧＮＤに接続したＮチャネル絶縁ゲート型電界効果トランジスタＮ３、及びドレインをトランジスタＰ２のゲートに接続し、ソース及びバックゲートを電源ＶＣＣに接続したＰチャネル絶縁ゲート型電界効果トランジスタＰ３を含む。トランジスタＮ３、Ｐ３も、トランジスタＮ２、Ｐ２と同様に、図示せぬ内部の集積回路からの信号に基づき、出力バッファ２１のトランジスタＰ１を駆動する。
【００３５】
さらに本実施形態に係る出力回路は、カソードをトランジスタＮ１のゲートに接続し、アノードを接地点ＧＮＤに接続したダイオードＤＮと、アノードをトランジスタＰ１のゲートに接続し、カソードを電源ＶＣＣに接続したダイオードＤＰとを備える。ダイオードＤＮのカソードはトランジスタＮ１のドレインに隣接して形成され、ダイオードＤＰのアノードはトランジスタＰ２のドレインに隣接して形成される。そのパターン平面の一例を、図６Ｂに示す。
【００３６】
図６Ｂに示すように、一例に係るパターン平面では、トランジスタＮ１、Ｐ１、出力端子ＰＡＤが、接地線ＧＮＤと電源線ＶＣＣとの間の領域に配置される。接地線ＧＮＤ及び電源線ＶＣＣは、例えば、第２層メタルで形成される。出力端子ＰＡＤは、トランジスタＮ１とＰ１との間に配置される。ダイオードＤＮのカソードは、例えば、接地線ＧＮＤ下のＰ型半導体基板Ｐsubに形成され、第２層メタルよりも基板側にある第１層メタルにより、トランジスタＮ１のゲートに接続される。同様に、ダイオードＤＰのアノードは、例えば、電源線ＶＣＣ下のＮ型ウェルＮwellに形成され、第１層メタルにより、トランジスタＰ１のゲートに接続される。トランジスタＮ２、Ｐ２、Ｎ３、Ｐ３は、特に図示しないが、トランジスタＮ１、Ｐ１が配置される領域以外の領域に配置される。これにより、トランジスタＮ１のドレインからダイオードＤＮのカソードまでの距離は、トランジスタＮ１のドレインからトランジスタＮ２のドレインまでの距離よりも短くなる。同様に、トランジスタＰ１のドレインからダイオードＤＰのアノードまでの距離は、トランジスタＰ１のドレインからトランジスタＰ３のドレインまでの距離よりも短くなる。
【００３７】
このようなダイオードＤＮ、ＤＰを備えることにより、上記不測の事態を克服することが可能となる。以下、これにつき、詳細に説明する。
【００３８】
図７Ａ、図７Ｂはそれぞれ、この発明の第１実施形態に係る半導体集積回路装置の保護動作の一例を示す図である。本一例は、チップ２が正に帯電している場合を想定する。
【００３９】
図７Ａ、図７Ｂに示すように、正に帯電したチップ２の出力端子ＰＡＤに、接地したニードル１７を近づけ、出力端子ＰＡＤとニードル１７との間に気中放電を起こす（１）。トランジスタＮ１のドレインＤの電位が低下し、ドレインＤとＰ型半導体基板Ｐsubが順バイアスされ、ドレインＤとＰ型半導体基板との間に電流が流れ、ドレインＤの周囲の基板電位が低下する（２）。この基板電位の低下に伴い、基板Ｐsubをアノードとし、ドレインＤに隣接して形成されたＮ型半導体領域Ｎ+をカソードとするダイオードＤＮがブレークダウンする（３）。これにより、トランジスタＮ１のゲート電位が低下する。このブレークダウンはダイオードＤＮの逆方向のリバース電圧、一般には約１５Ｖの電位差が生じた後に起こるが、上述した通り、気中放電による電圧は数千Ｖに及ぶ。このため、ブレークダウンは瞬時に起きる。また、カソードは、トランジスタＮ１のドレインに隣接して形成されているために、トランジスタＮ１からカソードまでの距離は十分に小さい。このため、参考例に比較して、トランジスタＮ１のドレインの電位低下と、そのゲートの電位低下との間の時間差を、より短くすることができる。この結果、トランジスタＮ１のドレインＤとそのゲートＧとの間に電位差が、事実上生じない、と考えることができる。よって、チップ２が接地点ＧＮＤ及び電源ＶＣＣに未接続の状態で、チップ２が気中放電した場合でも、トランジスタＮ１のゲート絶縁膜が破壊されることはなく、集積回路を保護することができる。
【００４０】
図８Ａ、図８Ｂはそれぞれこの発明の第１実施形態に係る半導体集積回路装置の保護動作の他例を示す図である。本他例は、チップ２に、正に帯電した帯電体が近づいた場合を想定する。
【００４１】
図８Ａ、図８Ｂに示すように、チップ２の出力端子ＰＡＤに、正に帯電したニードル１７を近づけ、出力端子ＰＡＤとニードル１７との間に気中放電を起こす（１）。トランジスタＰ１のドレインＤの電位が上昇し、ドレインＤとＮ型ウェルＮwellが順バイアスされ、ドレインＤとＮ型ウェルとの間に電流が流れ、ドレインＤの周囲のウェル電位が上昇する（２）。このウェル電位の上昇に伴い、ウェルＮwellをカソードとし、ドレインＤに隣接して形成されたＰ型半導体領域Ｐ+をアノードとするダイオードＤＰがブレークダウンする（３）。これにより、トランジスタＰ１のゲート電位が上昇する。このように、図７Ａ、図７Ｂとは逆の保護動作により、チップ２が接地点ＧＮＤ及び電源ＶＣＣに未接続の状態で、チップに向かって気中放電が起こった場合でも、トランジスタＰ１のゲート絶縁膜が破壊されることはなく、集積回路を保護することができる。
【００４２】
ＭＩＬやＥＩＡＪの試験規格については、参考例に係る半導体集積回路装置と同様の保護動作により満足することができる。
【００４３】
なお、本実施形態においては、ダイオードをＰＮ接合ダイオードとしたが、ＰＮ接合ダイオード以外のダイオードを使用することもできる。
【００４４】
（第２実施形態）
図９は、この発明の第２実施形態に係る半導体集積回路装置を示す回路図である。
【００４５】
図９に示すように、本第２実施形態は、第１実施形態で説明したダイオードＤＮ、ＤＰをそれぞれ、絶縁ゲート型電界効果トランジスタＮＦＥＴ、ＰＦＥＴに置き換えたものである。絶縁ゲート型電界効果トランジスタの例は、例えば、ＭＯＳＦＥＴである。気中放電によりチップ２が放電されたり、充電されたりするメカニズムは第１実施形態と同じである。本例は、ＭＯＳＦＥＴのチャネル部のサーフェースブレークダウン特性を利用することで、第１実施形態と同様の効果を得ることができる。
【００４６】
サーフェースブレークダウンは、ＰＮ接合のブレークダウンよりも低い電圧で起こる。第２実施形態によれば、第１実施形態に比較して、保護マージンのうち、特に、電圧に関係した保護マージンが、さらに拡がる、という利点を得ることができる。
【００４７】
（第３実施形態）
図１０は、この発明の第３実施形態に係る半導体集積回路装置を示す回路図である。
【００４８】
図１０に示すように、本第３実施形態は、第１実施形態で説明したダイオードＤＮ、ＤＰをそれぞれ、バイポーラトランジスタＱＮＰＮ、ＱＰＮＰに置き換えたものである。本実施形態においても、気中放電によりチップ２が放電されたり、充電されたりするメカニズムは第１実施形態と同じである。本例は、バイポーラトランジスタのパンチスルー特性を利用することで、第１実施形態と同様の効果を得ることができる。
【００４９】
第３実施形態では、バイポーラトランジスタＱＮＰＮ、ＱＰＮＰがオンするので、大電流を流すのに有利である。第３実施形態によれば、第１実施形態に比較して、保護マージンのうち、特に、電流に関係した保護マージンが、さらに拡がる、という利点を得ることができる。
【００５０】
（第４実施形態）
次に、第２実施形態に係る半導体集積回路装置のレイアウト例のいくつかを、それらの構造とともに、第４実施形態として説明する。
【００５１】
（第１レイアウト例）
図１１はこの発明の第４実施形態に係る半導体集積回路装置の第１レイアウト例を示す平面図、図１２は図１１中の１２−１２線に沿う断面図、図１３は図１１中の１３−１３線に沿う断面図である。図１４は図１１に示す平面から、第１層メタル層及び第２層メタル層を取り除いた状態を示す平面図、図１５は同じく第２層メタル層を取り除いた状態を示す平面図である。
【００５２】
図１１〜図１５に示すように、Ｐ型半導体基板（Ｐ-substrate）、例えば、Ｐ型シリコン基板１００内には、Ｎ型ウェル（Ｎ-well）１０２が形成されている。Ｎ型ウェル１０２が形成されたＰ型シリコン基板１００の表面領域内には、例えば、シリコン酸化膜からなる素子分離領域１０４が形成されている。本例において、素子分離領域１０４は、Ｐ型シリコン基板１００に、活性領域１０６及び１０８を分離し、Ｎ型ウェル１０２上に、活性領域１１０及び１１２を分離する。活性領域１０６及び１０８は、Ｐ型シリコン基板１００の表面を露呈させ、活性領域１１０及び１１２は、Ｎ型ウェル１０２の表面を露呈させる。第２実施形態において説明したトランジスタＮ１のＮ型ソース／ドレイン拡散層１１４は活性領域１０６に形成され、トランジスタＰ１のソース／ドレイン拡散層１１６は活性領域１１０に形成される。同様に第２実施形態において説明したトランジスタＮＦＥＴのソース／ドレイン拡散層１１８は活性領域１０８に形成され、トランジスタＰＦＥＴのソース／ドレイン拡散層１２０は活性領域１１２に形成される。
【００５３】
活性領域１０６、１０８、１１０及び１１２上には、例えば、シリコン酸化膜からなるゲート絶縁膜１２２が形成され、ゲート絶縁膜１２２上には、ゲート層１２４が形成されている。ゲート層１２４は、例えば、導電性ポリシリコン膜の、導電性ポリシリコン膜とシリサイド膜との積層構造膜、導電性ポリシリコン膜とメタル膜との積層構造膜、あるいはメタル膜からなる。本例において、ゲート層１２４は、トランジスタＮ１のゲート電極１２４-Ｎ１、トランジスタＰ１のゲート電極１２４-Ｐ１、トランジスタＮＦＥＴのゲート電極１２４-ＮＦＥＴ、トランジスタＰＦＥＴのゲート電極１２４-ＰＦＥＴを含む。さらに、ゲート電極１２４-Ｎ１の平面形状はＵ字型であり、トランジスタＮ１は、電源線ＶＣＣと出力端子ＰＡＤとの間に並列接続された２個のトランジスタを含む構造である。トランジスタＮ１が並列接続された２個のトランジスタを含むことで、トランジスタＮ１が１個のトランジスタである場合に比較し、トランジスタＮ１のチャネル幅が拡大される。チャネル幅を拡大することによって、出力端子ＰＡＤを駆動するために必要な駆動能力が得られる。なお、ゲート電極Ｐ１も、ゲートパターン-Ｎ１と同様な平面形状を有しており、トランジスタＰ１も、トランジスタＮ１と同様な工夫が為されている。
【００５４】
素子分離領域１０４、活性領域１０６、１０８、１１０、１１２、ゲート電極１２４-Ｎ１、１２４-Ｐ１、１２４-ＮＦＥＴ及び１２４-ＰＦＥＴが形成されたＰ型シリコン基板１００上には、例えば、シリコン酸化膜からなる第１層層間絶縁膜１２６が形成されている。第１層層間絶縁膜１２６上には、第１層メタル層１２８が形成される。本例において、第１層メタル層１２８は、配線１２８-Ｎ及び配線１２８-Ｐを含む。配線１２８-Ｎは、駆動回路２２のトランジスタＮ２もしくはＰ２から出力された信号を、トランジスタＮ１のゲート電極１２４-Ｎに伝え、配線１２８-Ｐは、駆動回路２２のトランジスタＮ３もしくはＰ３から出力された信号を、トランジスタＰ１のゲート電極１２４-Ｐに伝える。
【００５５】
配線１２８-Ｎは、第１層層間絶縁膜１２６に形成されたコンタクト孔、もしくはプラグ１３０を介して、トランジスタＮＦＥＴのソース/ドレイン拡散層１１８のうち、ドレインに接続される。さらに、配線１２８-Ｎは、第１層層間絶縁膜１２６に形成されたコンタクト孔、もしくはプラグ１３２を介して、トランジスタＮ１のゲート電極１２４-Ｎ１に接続される。コンタクト孔、もしくはプラグ１３０は、配線１２８-Ｎの、駆動回路２２の出力ノード（図示せず）、本例では、トランジスタＮ２及びトランジスタＰ２の共通出力ノード（図示せず）と、コンタクト孔、もしくはプラグ１３２との間の部分に形成される。これにより、トランジスタＮＦＥＴのドレインは、駆動回路２２の出力ノードと、トランジスタＮ１のゲート電極１２４-Ｎ１との間に接続され、上記実施形態において説明した保護効果を得ることができる。
【００５６】
同様に、配線１２８-Ｐは、第１層層間絶縁膜１２６に形成されたコンタクト孔、もしくはプラグ１３４を介して、トランジスタＰＦＥＴのソース/ドレイン拡散層１２０のうち、ドレインに接続される。さらに、配線１２８-Ｐは、第１層層間絶縁膜１２６に形成されたコンタクト孔、もしくはプラグ１３６を介して、トランジスタＰ１のゲート電極１２４-Ｐ１に接続される。コンタクト孔、もしくはプラグ１３４は、配線１２８-Ｐの、駆動回路２２の出力ノード（図示せず）、本例では、トランジスタＮ３及びトランジスタＰ３の共通出力ノード（図示せず）と、コンタクト孔、もしくはプラグ１３６との間の部分に形成される。これにより、上記実施形態において説明した保護効果が得られる。
【００５７】
第１層メタル層１２８が形成された第１層層間絶縁膜１２６上には、例えば、シリコン酸化膜からなる第２層層間絶縁膜１３８が形成されている。第１層層間絶縁膜１３８上には、第２層メタル層１４０が形成される。本例において、第２層メタル層１４０は、配線１４０-ＧＮＤ、１４０-ＶＣＣ及び配線１４０-ＰＡＤを含む。配線１４０-ＧＮＤは、半導体集積回路装置チップ内の回路に対して、接地電位ＧＮＤを供給し、配線１４０-ＶＣＣは、半導体集積回路装置チップ内の回路に対して、電源電位ＶＣＣを供給する。配線１４０-ＰＡＤは、出力バッファ２１のトランジスタＮ１もしくはＰ１から出力された信号を、出力端子ＰＡＤに伝える。
【００５８】
配線１４０-ＧＮＤは、第１層層間絶縁膜１２６及び第２層層間絶縁膜１３８に形成されたコンタクト孔、もしくはプラグ１４２を介して、トランジスタＮＦＥＴのソース/ドレイン拡散層１１８のうち、ソースに接続されるとともに、コンタクト孔、もしくはプラグ１４４を介して、トランジスタＮＦＥＴの、ゲート電極１２４-ＮＦＥＴに接続される。トランジスタＮＦＥＴのゲート電極１２４-ＮＦＥＴの電位及びソースの電位は、通電時、接地電位ＧＮＤとなり、オフとなる。通電時に、トランジスタＮＦＥＴがオフする結果、通常動作時において、配線１２８-Ｎが接地電位に接続されることはなく、集積回路の誤動作は抑制される。さらに、配線１４０-ＧＮＤは、第１層層間絶縁膜１２６及び第２層層間絶縁膜１３８に形成されたコンタクト孔、もしくはプラグ１４６を介して、トランジスタＮ１のソース/ドレイン拡散層１１４のうち、ソースに接続される。
【００５９】
配線１４０-ＶＣＣは、第１層層間絶縁膜１２６及び第２層層間絶縁膜１３８に形成されたコンタクト孔、もしくはプラグ１４８を介して、トランジスタＰＦＥＴのソース/ドレイン拡散層１２０のうち、ソースに接続されるとともに、コンタクト孔、もしくはプラグ１５０を介して、トランジスタＰＦＥＴの、ゲート電極１２４-ＰＦＥＴに接続される。トランジスタＰＦＥＴのゲート電極１２４-ＰＦＥＴの電位及びソースの電位は、通電時、電源電位ＶＣＣとなり、オフとなる。通電時に、トランジスタＰＦＥＴがオフする結果、通常動作時において、配線１２８-Ｐが接地電位に接続されることはなく、集積回路の誤動作は抑制される。さらに、配線１４０-ＶＣＣは、第１層層間絶縁膜１２６及び第２層層間絶縁膜１３８に形成されたコンタクト孔、もしくはプラグ１５２を介して、トランジスタＰ１のソース/ドレイン拡散層１１６のうち、ソースに接続される。
【００６０】
配線１４０-ＰＡＤは、第１層層間絶縁膜１２６及び第２層層間絶縁膜１３８に形成されたコンタクト孔、もしくはプラグ１５４を介して、トランジスタＮ１のソース/ドレイン拡散層１１４のうち、ドレインに接続されるとともに、トランジスタＰ１のソース/ドレイン拡散層１１６のうち、ドレインに接続される。配線１４０-ＰＡＤの、コンタクト孔、もしくはプラグ１５４間には、パッド領域１５６が設けられている。パッド領域１５６の部分は、配線１４０-ＰＡＤの、パッド領域１５６以外の部分よりも幅が広くされ、フリンジ状になっている。
【００６１】
第２層メタル１４０が形成された第２層層間絶縁膜１３８上には、例えば、シリコン酸化膜、もしくはシリコン窒化膜、もしくは絶縁性ポリイミド膜からなるパッシベーション膜１５８が形成されている。パッド領域１５６上に位置するパッシベーション膜１５８の部分には、開孔１６０が形成され、パッド領域１５６が露呈している。露呈した部分には、例えば、ボンディングパッド、もしくははんだボール電極等が形成され、出力端子ＰＡＤとして機能する。
【００６２】
第１レイアウト例では、トランジスタＮ１のゲート電極１２４-Ｎ１と駆動回路２２の出力ノード（図示せず）との間に、活性領域１０８を形成し、活性領域１０８に、トランジスタＮＦＥＴを形成する（特に、図１４参照）。さらに、トランジスタのＮＦＥＴのドレインを、配線１２８-Ｎ１のうち、駆動回路２２の出力ノードと、コンタクト孔、もしくはプラグ１３２との間の部分に接続する（特に、図１５参照）。これにより、トランジスタＮＦＥＴのドレインは、駆動回路２２の出力ノードと、トランジスタＮ１のゲート電極１２４−Ｎ１との間に接続される。トランジスタＰＦＥＴの配置及び構造についても、トランジスタＮＦＥＴの配置及び構造と同様である。
【００６３】
従って、第１レイアウト例によれば、上記実施形態で説明したように、チップ２が接地点ＧＮＤ及び電源ＶＣＣに未接続の状態で、チップ２に対して、あるいはチップ２から、例えば、気中放電が起こった場合でも、トランジスタＮ１のゲート絶縁膜１２２、及びトランジスタＰ１のゲート絶縁膜１２２それぞれを、破壊から保護することができる。
【００６４】
（第２レイアウト例）
図１６はこの発明の第４実施形態に係る半導体集積回路装置の第２レイアウト例を示す平面図、図１７は図１６中の１７−１７線に沿う断面図である。図１８は、図１６に示す平面から、第１層メタル層及び第２層メタル層を取り除いた状態を示す平面図、図１９は同じく第２層メタル層を取り除いた状態を示す平面図である。第２レイアウト例において、第１レイアウト例と同様の部分については、同様の参照符号を付し、異なる部分についてのみ説明する。
【００６５】
第２レイアウト例が、第１レイアウト例に対して、特に、異なる部分は、トランジスタＮＦＥＴを、トランジスタＮ１が形成される活性領域１０６に形成し、トランジスタＰＦＥＴを、トランジスタＰ１が形成される活性領域１１０に形成したことにある。
【００６６】
さらに、第２レイアウト例では、トランジスタＮＦＥＴのソース／ドレイン拡散層１１８のうち、ソースを、トランジスタＮ１のソースと共有させ、トランジスタＰＦＥＴのソース／ドレイン拡散層１２０のうち、ソースを、トランジスタＰ１のソースと共有させる。共有されたソース/ドレイン拡散層には、それぞれ参照符号１１４／１１８、１１６／１２０を付す。
【００６７】
さらに、トランジスタＮＦＥＴのソース／ドレイン拡散層１１８のうち、ドレインを、コンタクト孔、もしくはプラグ１３０、配線１２８-Ｎを介して、コンタクト孔、もしくはプラグ１３２に接続する。第１レイアウト例では、コンタクト孔、もしくはプラグ１３０を、配線１２８-Ｎのうち、駆動回路２２の出力ノード（図示せず）とコンタクト孔、もしくはプラグ１３２との間に形成したが、第２レイアウト例のように、ゲート電極１２４-Ｎ１に達するコンタクト孔、もしくはプラグ１３２を、配線１２８-Ｎのうち、駆動回路２２の出力ノード（図示せず）と、トランジスタＮＦＥＴのドレインに達するコンタクト孔、もしくはプラグ１３０との間に形成しても良い。トランジスタＰＦＥＴも同様であり、ゲート電極１２４-Ｐ１に達するコンタクト孔、もしくはプラグ１３６を、配線１２８-Ｐのうち、駆動回路２２の出力ノード（図示せず）と、トランジスタＰＦＥＴのドレインに達するコンタクト孔、もしくはプラグ１３４との間に形成しても良い。
【００６８】
第２レイアウト例では、トランジスタＮＦＥＴ、ＰＦＥＴを、それぞれ活性領域１０６、１１０に形成する（特に、図１８参照）。さらに、トランジスタＮＦＥＴのドレインを、コンタクト孔、もしくはプラグ１３０、及び配線１２８-Ｎ１を介して、コンタクト孔、もしくはプラグ１３２に接続する（特に、図１９参照）。これにより、トランジスタＮＦＥＴのドレインは、トランジスタＮ１のゲート電極１２４−Ｎ１に接続される。同様に、トランジスタＰＦＥＴのドレインを、コンタクト孔、もしくはプラグ１３４、及び配線１２８-Ｐを介して、コンタクト孔、もしくはプラグ１３６に接続する。これにより、トランジスタＰＦＥＴのドレインは、トランジスタＰ１のゲート電極１２４-Ｐ１に接続される。
【００６９】
従って、第２レイアウト例によれば、第１レイアウト例と同様に、チップ２が接地点ＧＮＤ及び電源ＶＣＣに未接続の状態で、チップ２に対して、あるいはチップ２から、例えば、気中放電が起こった場合でも、トランジスタＮ１のゲート絶縁膜１２２、及びトランジスタＰ１のゲート絶縁膜１２２それぞれを、破壊から保護することができる。
【００７０】
さらに、第２レイアウト例によれば、トランジスタＮＦＥＴ、ＰＦＥＴを、それぞれ活性領域１０６、１１０に形成するので、第１レイアウト例に比較して、活性領域１０８、１１２を削除することができる。即ち、第２レイアウト例によれば、活性領域１０８、１１２が無くなることで、第１レイアウト例に比較して、トランジスタＮＦＥＴ、ＰＦＥＴを、新たに設けることによるチップ面積の増大を抑制することができる、という利点を得ることができる。
【００７１】
さらに、第２レイアウト例によれば、トランジスタＮＦＥＴ、ＰＦＥＴのソースを、トランジスタＮ１、Ｐ１のソースと共有させるので、活性領域１０６、１１０の面積の増大も抑制できる。
【００７２】
（第３レイアウト例）
図２０はこの発明の第４実施形態に係る半導体集積回路装置の第３レイアウト例を示す平面図、図２１は、図２０に示す平面から、第２層メタル層を取り除いた状態を示す平面図である。第３レイアウト例において、第２レイアウト例と同様の部分については、同様の参照符号を付し、異なる部分についてのみ説明する。
【００７３】
第３レイアウト例が、第２レイアウト例に対して、特に、異なる部分は、トランジスタＮＦＥＴ、ＰＦＥＴを、それぞれ複数のトランジスタを含むことにある。本例では、複数の一例として、トランジスタＮＦＥＴは、２個のトランジスタＮＦＥＴ１、ＮＦＥＴ２を含み、トランジスタＰＦＥＴも、２個のトランジスタＰＦＥＴ１、ＰＦＥＴ２を含む例を示す。
【００７４】
トランジスタＮＦＥＴ１、ＮＦＥＴ２は、駆動回路２２のトランジスタＮ２、Ｐ２の共通出力ノード（駆動回路２２の出力ノード）と、接地線ＧＮＤとの間に並列接続されている。トランジスタＮＦＥＴ１のゲート電極１２４−ＮＦＥＴ１は、配線１４０-ＧＮＤ（接地線ＧＮＤ）に接続され、同様に、トランジスタＮＦＥＴ２のゲート電極１２４−ＮＦＥＴ２は、配線１４０-ＧＮＤ（接地線ＧＮＤ）に接続されている。トランジスタＮＦＥＴ１、ＮＦＥＴ２のソース/ドレイン拡散層１１８のうち、ドレインは共有されている。トランジスタＮＦＥＴ１のゲート幅（チャネル幅）、ＮＦＥＴ２のゲート幅（チャネル幅）は、ともに“ＷＧ”である（図２１参照）。
【００７５】
トランジスタＰＦＥＴ１、ＰＦＥＴ２は、駆動回路２２のトランジスタＮ３、Ｐ３の共通出力ノード（駆動回路２２の出力ノード）と、電源線ＶＣＣとの間に並列接続されている。トランジスタＰＦＥＴ１のゲート電極１２４−ＰＦＥＴ１は、配線１４０-ＶＣＣ（電源線ＶＣＣ）に接続され、同様に、トランジスタＰＦＥＴ２のゲート電極１２４−ＰＦＥＴ２は、配線１４０-ＶＣＣ（電源線ＶＣＣ）に接続されている。トランジスタＰＦＥＴ１、ＰＦＥＴ２のソース/ドレイン拡散層１２０のうち、ドレインは共有されている。トランジスタＰＦＥＴ１のゲート幅（チャネル幅）、ＰＦＥＴ２のゲート幅（チャネル幅）は、ともにＷＧである（図２１参照）。
【００７６】
なお、トランジスタＮ１、Ｐ１も、それぞれ複数のトランジスタ、例えば、２個のトランジスタを含み、そのレイアウトパターンは、第１、第２レイアウト例と同じである。しかし、第３レイアウト例では、便宜上、より詳細に、トランジスタＮ１は、２個のトランジスタＮ１１、Ｎ１２を含み、トランジスタＰ１も同様に、２個のトランジスタＰ１１、Ｐ１２を含む、と説明する。トランジスタＮ１１、Ｎ１２、Ｐ１１、Ｐ１２のゲート幅（チャネル幅）も、ともにＷＧである。本例では、トランジスタＮ１１、Ｎ１２、ＮＦＥＴ１、ＮＦＥＴ２は、活性領域１０６に、アレイ状に並んで配置され、トランジスタＰ１１、Ｐ１２、ＰＦＥＴ１、ＰＦＥＴ２は、活性領域１１０に、アレイ状に並んで配置されている。
【００７７】
図２２は、第３レイアウト例の等価回路を示す等価回路図である。
【００７８】
図２２に示すように、第３レイアウト例を等価回路で示すと、トランジスタＮ１１とＮＦＥＴ１との共通ソース拡散層１１４／１１８は、接地線１４０-ＧＮＤに接続され、トランジスタＮ１２のソース拡散層１１４は、接地線１４０-ＧＮＤに接続され、トランジスタＮＦＥＴ２のソース拡散層１１８は、接地線１４０-ＧＮＤに接続される。
【００７９】
同様に、トランジスタＰ１１とＰＦＥＴ１との共通ソース拡散層１１６／１２０は、電源線１４０-ＶＣＣに接続され、トランジスタＰ１２のソース拡散層１１６は、電源線１４０-ＶＣＣに接続され、トランジスタＰＦＥＴ２のソース拡散層１２０は、電源線１４０-ＶＣＣに接続される。
【００８０】
ここで、トランジスタＮ１２のソース拡散層１１４、及びトランジスタＮＦＥＴ２のソース拡散層１１８は、接地線１４０-ＧＮＤに対して“常時接続”と考えても良いが、ソース拡散層１１４、及び１１８は、接地線１４０-ＧＮＤに対して“任意接続”と考えることが可能である。同様に、トランジスタＰ１２のソース拡散層１１６、及びトランジスタＰＦＥＴ２のソース拡散層１２０についても、電源線１４０-ＶＣＣに対して“任意接続”と考えることができる。“任意接続”とすることで、トランジスタＮ１は、１個のトランジスタＮ１１の場合、及び２個のトランジスタＮ１１、Ｎ１２の場合を、必要に応じて選択できる。同様に、トランジスタＮＦＥＴについても、１個のトランジスタＮ１１の場合、及び２個のトランジスタＮ１１、Ｎ１２の場合を、必要に応じて選択できる。同様に、トランジスタＰ１についても、１個のトランジスタＰ１１の場合、及び２個のトランジスタＰ１１、Ｎ１２の場合を、必要に応じて選択できる。同様に、トランジスタＰＦＥＴについても、１個のトランジスタＰＦＥＴ１の場合、及び２個のトランジスタＰＦＥＴ１、ＰＦＥＴ２の場合を、必要に応じて選択できる。この結果、出力バッファ２１のトランジスタＮ１、Ｐ１の電流駆動能力の調節、基板〜ゲート間を短絡させる短絡素子、例えば、トランジスタＮＦＥＴ、ＰＦＥＴの短絡能力（以下保護能力という）の調節が可能になる。
【００８１】
保護能力や電流駆動能力を調節する理由は、本実施形態に係る装置を、様々な電子製品に対してフレキシブルに対応させたい、との要求に応えるためである。
【００８２】
この発明において課題提起している“気中放電”に伴って発生する大電力は、例えば、電子カードに充電／蓄積される電荷量に大きさによって変わる。蓄積された電荷量が多大であれば、“気中放電”に発生した電力は大きくなりやすい。蓄積電荷量は、例えば、電子カードのサイズ、あるいは電子カードの材料等によって、様々に変化するであろう。つまり、蓄積電荷量は、電子製品毎に異なる。この蓄積電荷量のばらつきに対応するために、トランジスタＮＦＥＴ、ＰＦＥＴの保護能力の調節を可能にしておく。
【００８３】
本例における保護能力の調節は、トランジスタＮＦＥＴ、ＰＦＥＴの数の増減で対応する。簡単には、高い保護能力を要求する電子製品に対しては、トランジスタＮＦＥＴ、ＰＦＥＴを、それぞれ複数に増やす。本例では、２個にすれば良い。高い保護能力を要求しない電子製品に対しては、トランジスタＮ１、Ｐ１に含まれるトランジスタを減らす。本例では、１個にすれば良い。
【００８４】
同様に、出力バッファ２１に要求される電流駆動能力は、電子製品毎に様々である。高い電流駆動能力を要求する電子製品に対しては、トランジスタＮ１、Ｐ１を、それぞれ複数、例えば、２個にすれば良く、高い電流駆動能力を要求しない電子製品に対しては、トランジスタＮ１、Ｐ１に含まれるトランジスタを減らす、例えば、１個にすれば良い。
【００８５】
“任意接続”とする場合の一例は、ソース拡散層１１４、１１８を、接地線１４０-ＧＮＤに対して“接続可能”とし、ソース拡散層１１６、１２０を、電源線１４０-ＶＣＣに対して“接続可能”とすれば良い。“接続可能”とする一例として、本例では、図２２に示すように、ソース拡散層１１４と接地線１４０-ＧＮＤとの間、ソース拡散層１１８と接地線１４０-ＧＮＤとの間、ソース拡散層１１６と電源線１４０-ＶＣＣとの間、及びソース拡散層１２０との間それぞれに、ヒューズＦ１、Ｆ２、Ｆ３、及びＦ４を配置する。
【００８６】
本明細書例で述べる“ヒューズ”とは、例えば、レーザーあるいは大電流を使って、電気的な接続を機械的に破壊するヒューズだけでなく、配線及びコンタクトの少なくとも一方を形成しないことで電気的な接続を構造的に断つもの、電気的な接続が断たれた状態を、電気的に接続した状態に復活させるもの、これら以外の電気的に接続／非接続の状態を決定／変更できる手法の全てを含む、と定義する。
【００８７】
図２３は、ヒューズＦ１、Ｆ２、Ｆ３、及びＦ４の、接続／非接続の状態と、保護能力及び電流駆動能力との関係を示す図である。なお、保護能力及び電流駆動能力については、ゲート幅（チャネル幅）ＷＧの大きさとして示す。
【００８８】
図２３に示すように、本例では、保護能力と電流駆動能力との組み合わせに、１６通りの組み合わせ（４2＝１６）を得ることができる。
【００８９】
なお、本例では、トランジスタＮ１、Ｐ１、ＮＦＥＴ、及びＰＦＥＴを、それぞれ最大２個まで“任意接続”可能としたが、トランジスタの数は、最大２個に限られるものではなく、その数は任意である。例えば、トランジスタＮ１に含まれるトランジスタの数を増やしたい場合には、図２０及び図２１に示すトランジスタＮ１１、Ｎ１２のパターンを繰り返していけば良い。同様に、トランジスタＮＦＥＴに含まれるトランジスタの数を増やしたい場合には、トランジスタＮＦＥＴ１、ＮＦＥＴ２のパターンを繰り返していけば良い。トランジスタＰ１、ＰＦＥＴについても、トランジスタＮ１、ＮＦＥＴの場合と同様にして、増やすことができる。
【００９０】
次に、トランジスタを、電気的に非接続／接続とする、いくつかの例を説明する。なお、この説明においては、トランジスタＮＦＥＴ２を電気的に非接続／接続とする例、即ち、ヒューズＦ３を非接続状態／接続状態にする例を示すが、ヒューズＦ１、Ｆ２、Ｆ４についても、以下の例を適用できる。
【００９１】
（第１の例）
図２４は、非接続の第１の例を示す平面図である。
【００９２】
図２４に示すように、第１の例は、接地線１４０-ＶＣＣのうち、トランジスタＮＦＥＴ２のソース拡散層１１８に接続される部分と、接地線１４０-ＶＣＣをソース拡散層１１８に接続するコンタクト孔、もしくはプラグ１４６との双方を構造的に無くした例である。図２４に示すレイアウトパターンでは、トランジスタＮＦＥＴ２のソース拡散層１１８が、接地線１４０-ＶＣＣに接続されなくなるので、トランジスタＮＦＥＴ２を、電気的に非接続とすることができる。
【００９３】
第１の例では、トランジスタＮＦＥＴ２を、電気的に接続とするか、電気的に非接続とするかは、例えば、コンタクト孔形成用フォトマスク、及び第２層メタルパターニング用フォトマスクを取り替えるだけで良い。
【００９４】
（第２の例）
図２５は、非接続の第２の例を示す平面図である。
【００９５】
図２５に示すように、第２の例は、接地線１４０-ＶＣＣのうち、トランジスタＮＦＥＴ２のソース拡散層１１８に接続される部分を構造的に無くした例である。接地線１４０-ＶＣＣをソース拡散層１１８に接続するコンタクト孔、もしくはプラグ１４６は、存在する。この構造でも、トランジスタＮＦＥＴ２を、電気的に非接続とすることができる。
【００９６】
第２の例では、トランジスタＮＦＥＴ２を、電気的に接続とするか、電気的に非接続とするかは、例えば、第２層メタルパターニング用フォトマスクのみを取り替えるだけで良い。第２の例の利点は、第１の例に比較して、取り替えるべきフォトマスクが、少なくとも１枚減ることである。
【００９７】
（第３の例）
図２６は、非接続の第３の例を示す平面図である。
【００９８】
図２６に示すように、第３の例は、接地線１４０-ＶＣＣをソース拡散層１１８に接続するコンタクト孔、もしくはプラグ１４６を構造的に無くした例である。接地線１４０-ＶＣＣのパターンは、トランジスタＮＦＥＴ２を接続する場合と同じである。この構造でも、トランジスタＮＦＥＴ２を、電気的に非接続とすることができる。
【００９９】
第３の例では、トランジスタＮＦＥＴ２を、電気的に接続とするか、電気的に非接続とするかは、例えば、第１層層間絶縁膜１２６及び第２層層間絶縁膜１２８を貫通するコンタクト孔形成用フォトマスクのみを取り替えるだけで良い。第３の例の利点は、第２の例と同様に、第１の例に比較して、取り替えるべきフォトマスクが、少なくとも１枚減ることである。
【０１００】
（第４の例）
図２７は、非接続の第４の例を示す平面図である。
【０１０１】
図２７に示すように、第４の例は、トランジスタＮＦＥＴ２を接続する場合と同じ構造のまま、接地線１４０-ＶＣＣのうち、トランジスタＮＦＥＴ２のソース拡散層１１８に接続される部分（以下局所接地線１４０-ＶＣＣ´という）を、機械的に破壊した例である。局所接地線１４０-ＶＣＣ´の破壊は、例えば、半導体集積回路装置のヒューズブロー工程で使われている、レーザーや、集束イオンビーム等を用いれば良い。これでも、トランジスタＮＦＥＴ２を、電気的に非接続とすることができる。
【０１０２】
第４の例では、半導体製造用フォトマスクを取り替える必要は無い。局所接地線１４０-ＶＣＣの破壊は、ヒューズブロー工程で、もしくはウェーハプロセス中の最終段階で破壊すれば良い。これが、第４の例の利点である。
【０１０３】
（第５の例）
図２８は、非接続の第５の例を示す平面図である。
【０１０４】
図２８に示すように、第５の例は、接地線１４０-ＶＣＣと、接地線１４０-ＶＣＣのうち、トランジスタＮＦＥＴ２のソース拡散層１１８に接続される部分（以下局所接地線１４０-ＶＣＣ´という）とを、構造的に切り離した例である。最終構造としては、第４の例に酷似する。異なるところは、第４の例では、局所接地線１４０-ＶＣＣ´を機械的に破壊することで、局所接地線１４０-ＶＣＣ´を接地線１４０-ＶＣＣから切り離す。対して、第５の例は、例えば、第２層メタルパターニング用フォトマスクを用いて、局所接地線１４０-ＶＣＣ´を接地線１４０-ＶＣＣから切り離した状態で形成する。
【０１０５】
第５の例では、第２の例と同様に、第２層メタルパターニング用フォトマスクのみを取り替えるだけで、トランジスタＮＦＥＴ２を、電気的に非接続とすることができる。
【０１０６】
さらに、第５の例では、次のような使い方ができる。
【０１０７】
装置の完成状態を、局所接地線１４０-ＶＣＣ´を接地線１４０-ＶＣＣから切り離した状態とする。切り離した状態が完成状態であるので、保護能力を調節する際には、局所接地線１４０-ＶＣＣ´を接地線１４０-ＶＣＣに接続すれば良い。つまり、第５の例は、局所接地線１４０-ＶＣＣ´を接地線１４０-ＶＣＣに接続可能な状態として使うことができる。
【０１０８】
局所接地線１４０-ＶＣＣ´を接地線１４０-ＶＣＣに接続する際には、例えば、図２９に示すように、切り離された部分に対して、別の導電層２００を形成し、電気的な接続を復活させれば良い。
【０１０９】
電気的な接続を復活させる例の利点は、完成後において、万が一、保護能力不足が判明した場合でも、装置を破棄することなく、救済できることにある。トランジスタＮ１、Ｐ１の駆動能力不足の場合にも、同様に救済できる。
【０１１０】
また、電気的な接続を復活させる例は、第５の例だけでなく、第４の例にも使うことができる。第４の例に使った場合の利点は、局所接地線１４０-ＶＣＣ´を、誤って破壊した場合でも、誤破壊された装置を救済できることにある。トランジスタＮ１、Ｐ１の誤破壊の場合にも、同様に救済できる。
【０１１１】
なお、第１の例〜第５の例は、様々に組み合わせて適用することができる。
【０１１２】
（第４レイアウト例）
図３０はこの発明の第４実施形態に係る半導体集積回路装置の、第３レイアウト例の基本レイアウトを示す図、図３１はこの発明の第４実施形態に係る半導体集積回路装置の、第４レイアウト例の基本レイアウトを示す図である。
【０１１３】
図３０に示すように、第３レイアウト例では、ゲート幅（チャネル幅）ＷＧのトランジスタＮ１１、Ｎ１２、ＮＦＥＴ１、ＮＦＥＴ２、Ｐ１１、Ｐ１２、ＰＦＥＴ１、及びＰＦＥＴ２を、つまり、複数のトランジスタを、ゲート長方向に沿ってアレイ状に並べることが、基本レイアウトである。
【０１１４】
対して、第４レイアウト例では、図３１に示すように、トランジスタＮ１１、Ｎ１２、ＮＦＥＴ１、ＮＦＥＴ２、Ｐ１１、Ｐ１２、ＰＦＥＴ１、及びＰＦＥＴ２を、ゲート長方向に沿ってアレイ状に並べ、かつこれらトランジスタを、ゲート幅方向に沿って、複数に切り離すことが、基本レイアウトである。第４レイアウト例では、トランジスタＮ１が４個のトランジスタＮ１１１、Ｎ１１２、Ｎ１２１、Ｎ１２２を含む。以下、同様に、トランジスタＮＦＥＴが４個のトランジスタＮＦＥＴ１１、ＮＦＥＴ１２、ＮＦＥＴ２１、ＮＦＥＴ２２を含み、トランジスタＰ１が４個のトランジスタＰ１１１、Ｐ１１２、Ｐ１２１、Ｐ１２２を含み、トランジスタＰＦＥＴが４個のトランジスタＰＦＥＴ１１、ＰＦＥＴ１２、ＰＦＥＴ２１、ＰＦＥＴ２２を含む。これら１６個のトランジスタのゲート幅（チャネル幅）は、本例ではそれぞれ“ＷＧ／２”である。
【０１１５】
第４レイアウト例では、ゲート幅（チャネル幅）ＷＧ／２のトランジスタＮ１１１、Ｎ１１２、Ｎ１２１、Ｎ１２２、ＮＦＥＴ１１、ＮＦＥＴ１２、ＮＦＥＴ２１、ＮＦＥＴ２２、Ｐ１１１、Ｐ１１２、Ｐ１２１、Ｐ１２２、ＰＦＥＴ１１、ＰＦＥＴ１２、ＰＦＥＴ２１、及びＰＦＥＴ２２を、つまり、複数のトランジスタを、ゲート長方向と、ゲート長方向に交差するゲート幅方向とに沿って、マトリクス状に並べることが、基本レイアウトである。
【０１１６】
図３２はこの発明の第４実施形態に係る半導体集積回路装置の第４レイアウト例を示す平面図、図３３は、図３２に示す平面から、第２層メタル層を取り除いた状態を示す平面図である。第４レイアウト例と第３レイアウト例との相違は、上述の通りである。図３２、図３３において、図２０、図２１と同様の部分については同様の参照符号を付し、その説明は省略する。
【０１１７】
図３４は、第４レイアウト例の等価回路を示す等価回路図である。
【０１１８】
図３４に示すように、第４レイアウト例を等価回路で示すと、トランジスタＮ１１１とＮＦＥＴ１１との共通ソース拡散層１１４／１１８は、接地線１４０-ＧＮＤに接続される。トランジスタＮ１２１のソース拡散層１１４は、ヒューズＦ１２を介して接地線１４０-ＧＮＤに接続される。トランジスタＮＦＥＴ２１のソース拡散層１１８は、ヒューズＦ３２を介して接地線１４０-ＧＮＤに接続される。トランジスタＮＦＥＴ１１とＮＦＥＴ２１との共通ドレイン拡散層１１８は、トランジスタＮ２、もしくはＰ２から出力された信号が伝えられる配線１２８−Ｎに接続される。トランジスタＮ１１１とＮ１２１との共通ドレイン拡散層１１４は、パッドに接続される配線１４０-ＰＡＤに接続される。
【０１１９】
トランジスタＮ１１２とＮＦＥＴ１２との共通ソース拡散層１１４／１１８は、接地線１４０-ＧＮＤに接続される。トランジスタＮ１２２のソース拡散層１１４は、ヒューズＦ１２を介して接地線１４０-ＧＮＤに接続される。トランジスタＮＦＥＴ２２のソース拡散層１１８は、ヒューズＦ３２を介して接地線１４０-ＧＮＤに接続される。トランジスタＮＦＥＴ２２のソース拡散層１１８は、ヒューズＦ３２を介して接地線１４０-ＧＮＤに接続される。トランジスタＮＦＥＴ１２とＮＦＥＴ２２との共通ドレイン拡散層１１８は、ヒューズＦ３１を介して配線１２８−Ｎに接続される。トランジスタＮ１１２とＮ１２２との共通ドレイン拡散層１１４は、ヒューズＦ１１を介して配線１４０-ＰＡＤに接続される。
【０１２０】
なお、トランジスタＰ１１１、Ｐ１２１、Ｐ１１２、Ｐ１２２、ＰＦＥＴ１１、ＰＦＥＴ１２、ＰＦＥＴ２１、及びＰＦＥＴ２２の接続については、接地線１４０-ＧＮＤを電源線１４０-ＶＣＣに読み替え、配線１２８-Ｎを配線１２８-Ｐに読み替えれば、ほぼ良いので、その説明は、図面を参照することとして省略する。
【０１２１】
図３５は、ヒューズＦ１１、Ｆ１２、Ｆ２１、Ｆ２２、Ｆ３１、Ｆ３２，Ｆ４１、Ｆ４２の、接続／非接続の状態と、保護能力及び電流駆動能力との関係を示す図である。なお、保護能力及び電流駆動能力については、ゲート幅（チャネル幅）ＷＧの大きさとして示す。
【０１２２】
本例では、保護能力と電流駆動能力との組み合わせに、６４通りの組み合わせ（８2＝６４）を得ることができる。ただし、図３５には、主要な１６通りの組み合わせのみを示す。
【０１２３】
本例による利点は、保護能力を、第３レイアウト例に比較して、より細かく調節できることにある。例えば、第３レイアウト例では、保護能力の調節最小単位が“ＷＧ”であったが、第４レイアウト例では、調節最小単位が“ＷＧ／２”まで小さくなる。図３５中のヒューズＦ４１、Ｆ４２のカラム、及び保護能力のＰＦＥＴのカラムを参照する。ヒューズＦ４１、Ｆ４２の、接続（０）／非接続（１）の組み合わせに従って、ＰＦＥＴの保護能力は、２ＷＧ、１．５ＷＧ、０．５ＷＧの四段階に調節できる。
【０１２４】
なお、本例では、トランジスタＮ１、もしくはＰ１、もしくはＮＦＥＴ、もしくはＰＦＥＴ１個当り、ゲート幅方向に“２”、ゲート長方向に“２”、即ち、２カラム×２ロウの行列としたが、カラムの数、及びロウの数は、それぞれ“２”に限られるものではない。例えば、ゲート幅方向に“４”にした場合には、調節最小単位が“ＷＧ／４”となり、調節精度が高まる。調節精度を高めたい場合には、ゲート幅方向に沿って並ぶトランジスタの数を増やせば良い。また、ゲート長方向に“４”にした場合には、最大保護能力が“４ＷＧ”となり、調節可能範囲が拡がる。調節可能範囲を拡げたい場合には、ゲート長方向に沿って並ぶトランジスタの数を増やせば良い。これらを適宜組み合わせれば良い。
【０１２５】
第３、第４レイアウト例に共通な事項であるが、保護能力の調節と電流駆動能力の調節とを同時に達成しても良いが、保護能力のみの調節、電流駆動能力のみの調節を達成するようにしても良い。
【０１２６】
次に、トランジスタを、電気的に非接続／接続とする、いくつかの例を説明する。なお、この説明においては、トランジスタＮＦＥＴ２２を電気的に非接続とする例、即ち、ヒューズＦ３１を非接続状態／接続状態にする例を示すが、ヒューズＦ１１、Ｆ１２、Ｆ２１、Ｆ２２、Ｆ３１、Ｆ３２、Ｆ４１、Ｆ４２についても、以下の例を適用できる。
【０１２７】
（第１の例）
図３６は、非接続の第１の例を示す平面図である。
【０１２８】
図３６に示す例は、図２４に示した第１の例を、第４実施形態に係る装置に適用したものである。図３６において、図２４と同様の部分については同様の参照符号を付し、その説明は省略する。
【０１２９】
（第２の例）
図３７は、非接続の第２の例を示す平面図である。
【０１３０】
図３７に示す例は、図２５に示した第２の例を、第４実施形態に係る装置に適用したものである。図３７において、図２５と同様の部分については同様の参照符号を付し、その説明は省略する。
【０１３１】
（第３の例）
図３８は、非接続の第３の例を示す平面図である。
【０１３２】
図３８に示す例は、図２６に示した第３の例を、第４実施形態に係る装置に適用したものである。図３８において、図２６と同様の部分については同様の参照符号を付し、その説明は省略する。
【０１３３】
（第４の例）
図３９は、非接続の第４の例を示す平面図である。
【０１３４】
図３９に示す例は、図２７に示した第４の例を、第４実施形態に係る装置に適用したものである。図３９において、図２７と同様の部分については同様の参照符号を付し、その説明は省略する。
【０１３５】
（第５の例）
図４０は、非接続の第５の例を示す平面図である。図４１は、接続の一例を示す平面図である。
【０１３６】
図４０、図４１に示す例は、図２８、図２９に示した第４の例を、第４実施形態に係る装置に適用したものである。図４０、図４１において、図２８、図２９と同様の部分については同様の参照符号を付し、その説明は省略する。
【０１３７】
なお、第３、第４のレイアウト例では、ゲート幅ＷＧの調節を示したが、ゲート幅ＷＧの調節の例は、上記の例に限られるものでは無い。また、ゲート幅ＷＧの調節の他、ゲート長を調節するようにしても良い。また、配線層の層の数も、上記の第１〜第４のレイアウト例に限られるものでは無い。
【０１３８】
（試験例）
次に、図１Ａ、図１Ｂ、図２Ａ、図２Ｂに示した不測の事態を再現する電子カードの試験例を説明する。
【０１３９】
図４２Ａは、電子カード及び／又はチップを充電する充電試験を示す図である。
【０１４０】
図４２Ａに示すように、絶縁体（insulator）１１上に導電板（conducting plate）１２を置き、電子カード１を導電板１２上に置く。導電板１２は接地する。次に、電源１３を、蓄電器１４に継電器１５を介して接続し、蓄電器１４を充電する。電源１３は数十ｋＶの電圧、例えば、１５ｋＶの電圧を発生させる。蓄電器１４は数百ｐＦの容量、例えば１００ｐＦの容量を持つ。充電が完了したら、蓄電器１２を抵抗１６の一端に、継電器１５を介して接続する。抵抗１６は数ｋΩの抵抗、例えば１．５ｋΩの抵抗を持ち、その他端はニードル１７に接続されている。ニードル１７を電子カード１に近づける。ニードル１７と電子カード１との間の距離がある距離になると、ニードル１７と電子カード１との間に気中放電が起こり、電子カード１及び／又はカード内のチップが充電される。これにより、図１Ａ、図１Ｂに示した不測の事態が再現される。
【０１４１】
図４２Ｂは、電子カード及び／又はチップを放電させる放電試験を示す図である。
【０１４２】
図４２Ｂに示すように、例えば、図４２Ａの試験により充電した電子カード１を、絶縁体１１上に置く。今度は、接地されたニードル１７を電子カード１に近づける。ニードル１７と電子カード１との間の距離がある距離になると、ニードル１７と電子カード１との間に気中放電が起こり、電子カード１及び／又はカード内のチップが放電する。これにより、図２Ａ、図２Ｂに示した不測の事態が再現される。
【０１４３】
なお、本充電試験例及び放電試験例では、ニードル１７を電子カード１の外部端子３に近づける例を示しているが、試験は外部端子３に対してだけでなく、図４２Ａ及び図４２Ｂ中、点線円に示すように、電子カード１の側面や、電子カードの表面、裏面に対しても行った。市場において、気中放電は電子カード１のどの個所に発生するかは予測できないためである。
【０１４４】
いずれの試験においても、第１〜第３の実施形態に係る半導体集積回路装置を具備した電子カード１は破壊されることはなく、正常に動作した。
【０１４５】
従って、第１〜第４実施形態に係る半導体集積回路装置及びそれを用いた電子カードは、集積回路が接地点や電源に未接続の状態でも、この集積回路を破壊から保護することができる、という利点を得ることができる。
【０１４６】
（応用例１）
上記第１〜第４実施形態に係る半導体集積回路装置は、もちろん、電子製品に組み込まれても良いが、電子カードに組み込まれることが特に良い。電子カードは、人間によって持ち運ばれ、あるいは携帯されるものである。このため、上述した不測の事態に遭遇する可能性が高い。
【０１４７】
電子カードの一例としては、メモリカードがある。メモリカードは、その主記憶部として、不揮発性半導体記憶装置を有する。不揮発性半導体記憶装置の例としては、ＮＡＮＤ型フラッシュメモリ、ＡＮＤ型フラッシュメモリを挙げることができる。上記第１〜第４実施形態により説明した出力回路は、ＮＡＮＤ型フラッシュメモリ、ＡＮＤ型フラッシュメモリの出力回路に使うことができる。図４３Ａ、図４３ＢにＮＡＮＤ型フラッシュメモリの一例を示す。
【０１４８】
図４３ＡはＮＡＮＤ型ＥＥＰＲＯＭの一例を示すブロック図、図４３ＢはＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一例を示す回路図である。
【０１４９】
上記第１〜第４実施形態により説明した出力回路は、例えば、図４３Ａに示すＩ／Ｏピン（I/O1〜I/O8）に接続される出力回路に使用することができる。
【０１５０】
また、メモリカードには、主記憶としての不揮発性半導体記憶装置だけでなく、不揮発性半導体記憶装置を制御するメモリコントローラを内蔵しているものもある。上記第１〜第４実施形態により説明した出力回路は、このメモリコントローラのＩ／Ｏピンに接続される出力回路にも使用することができる。
【０１５１】
以下、メモリカードの具体的な例を説明する。
【０１５２】
（メモリカードの第１例）
図４４はメモリカードの第１例を示すブロック図である。
【０１５３】
図４４に示すように、第１例に係るメモリカードは、不揮発性半導体記憶装置３００のみを有する。不揮発性半導体記憶装置３００のパッドＰＡＤは、カード端子３０２に接続されている。第１〜第４実施形態において説明した保護機能付き出力回路３０４は、不揮発性半導体記憶装置３００の、カード端子３０２に接続されたＰＡＤに接続される。
【０１５４】
（メモリカードの第２例）
図４５はメモリカードの第２例を示すブロック図である。
【０１５５】
図４５に示すように、第２例に係るメモリカードは、不揮発性半導体記憶装置３００と、コントローラ３０６とを有する。不揮発性半導体記憶装置３００のパッドＰＡＤは、コントローラ３０６のＰＡＤに接続されている。コントローラ３０６の、例えば、別のパッドＰＡＤは、カード端子３０２に接続されている。保護機能付き出力回路３０４は、コントローラ３０６の、カード端子３０２に接続されたＰＡＤに接続される。
【０１５６】
（メモリカードの第３例）
図４６はメモリカードの第３例を示すブロック図である。
【０１５７】
図４６に示すように、第３例に係るメモリカードは、第２例と同様に、不揮発性半導体記憶装置３００と、コントローラ３０６とを有する。第３例が、第２例と異なるところは、保護機能付き出力回路３０４が、不揮発性半導体記憶装置３００の、コントローラ３０６に接続されたＰＡＤにも、接続されることにある。不揮発性半導体記憶装置３００、及びコントローラ３０６は、回路基板３０８上の配線に接続され、一つのシステムになっている。回路基板３０８の配線には、例えば、電源配線ＶＣＣ、及び接地配線ＧＮＤがあり、不揮発性半導体記憶装置３００、及びコントローラ３０６は、電源配線ＶＣＣ、及び接地配線ＧＮＤを介して電気的に結合されている。カード端子３０２に対して気中放電が起こると、コントローラ３０６の出力回路３０４に大電流が流れる。この大電流は半導体基板、もしくはウェルにも流れるので、電源配線ＶＣＣ、もしくは接地配線ＧＮＤを介して、不揮発性半導体記憶装置３００の半導体基板、もしくはウェルに達する可能性がある。不測の事態を考慮すれば、第３例のように、不揮発性半導体記憶装置３００が、カード端子３０２に直接に接続されないシステムにおいても、不揮発性半導体記憶装置３００に、保護機能付き出力回路３０４を設けておくのが良いだろう。
【０１５８】
なお、第２例、及び第３例では、コントローラ３０６を示したが、コントローラ３０６は、例えば、不揮発性半導体記憶装置３００を、電子製品に電気的に接続させるための、インターフェース回路に置き換えられても良い。また、全てのシステムを、１つの半導体集積回路装置チップに集積してしまっても良い。
【０１５９】
（メモリカードの第４例）
メモリカードの第１例〜第３例では、メモリカードをシステム的に分類した。以下の例では、メモリカードを構造的に分類する。
【０１６０】
図４７はメモリカードの第４例を示す分解断面図である。
【０１６１】
図４７に示すように、第４例に係るメモリカードは、カードベース３１０に設けたパッケージ搭載孔３１２の底に、不揮発性半導体メモリパッケージ、もしくは不揮発性半導体メモリモジュールパッケージ３１４を、直接に貼り付けた例である。パッケージ３１４中には、半導体集積回路装置チップ３１６が収容されている。チップ３１６は、第１例〜第３例で説明した不揮発性半導体記憶装置３００、もしくは第２例及び第３例で説明したコントローラである。即ち、チップ３１６は、第１〜第４実施形態において説明した半導体集積回路装置である。
【０１６２】
第１〜第４実施形態に係る半導体集積回路装置は、パッケージ３１４を、搭載孔３１２の底に、直接に貼り付けた構造の、メモリカードに使用できる。
【０１６３】
（メモリカードの第５例）
図４８はメモリカードの第５例を示す分解断面図である。
【０１６４】
図４８に示すように、第５例に係るメモリカードは、カードベース３１０に設けたパッケージ搭載孔３１２、この搭載孔３１２の周囲にステップ状に形成された接着部３１８に、パッケージ３１４の周囲に形成されたフリンジ３２０を、貼り付けた例である。パッケージ３１４中の、チップ３１６は、第１〜第４実施形態において説明した半導体集積回路装置である。
【０１６５】
第１〜第４実施形態に係る半導体集積回路装置は、パッケージ３１４のフリンジ３２０を、搭載孔３１２の周囲に形成した接着部３１８に貼り付けた構造の、メモリカードに使用できる。
【０１６６】
（メモリカードの第６例）
図４９はメモリカードの第５例を示す分解断面図である。
【０１６７】
図５０に示すように、第６例に係るメモリカードは、パッケージ３１４を回路基板３０８に接続し、回路基板３０８をカードベース３１０に接着し、回路基板３０８をカードベース３１０に設けたカード端子３０２にボンディングドワイヤ３２２を用いて電気的に接続した例である。さらに、カードベース３１０にカバー３２４を接着して、パッケージ３１４を外界から遮蔽する。パッケージ３１４中の、チップ３１６は、第１〜第４実施形態において説明した半導体集積回路装置である。
【０１６８】
第１〜第４実施形態に係る半導体集積回路装置は、パッケージ３１４を、外界から遮蔽した構造の、メモリカードに使用できる。
【０１６９】
（応用例２）
応用例２では、この発明の実施形態に係る電子カードを利用したアプリケーションの、いくつかの例を説明する。
【０１７０】
図５０は、この発明の実施形態に係るＩＣカードを利用する電子機器の一例を示す斜視図である。図５０には、電子機器の一例として、携帯電子機器、例えば、デジタルスチルカメラが示されている。実施形態に係るＩＣカードは、例えば、メモリカードであり、例えば、デジタルスチルカメラの記録メディアとして利用される。
【０１７１】
図５０に示すように、デジタルスチルカメラ７１の筐体（ケース）には、カードスロット７２、及びこのカードスロット７２に接続される回路基板が収容されている。なお、回路基板は、図５０ではその図示を省略している。メモリカード７０は、デジタルスチルカメラ７１のカードスロット７２に取り外し可能な状態で装着される。メモリカード７０は、カードスロット７２に装着されることで、回路基板上の電子回路に、電気的に接続される。
【０１７２】
図５１は、デジタルスチルカメラの基本システムを示すブロック図である。
【０１７３】
被写体からの光はレンズ７３により集光されて撮像装置７４に入力される。撮像装置７４は、入力された光を光電変換して、例えば、アナログ信号とする。撮像装置７４の一例は、ＣＭＯＳイメージセンサである。アナログ信号は、アナログ増幅器（ＡＭＰ.）で増幅された後、Ａ／Ｄコンバータ（Ａ／Ｄ）でデジタル信号に変換される。デジタル化された信号は、カメラ信号処理回路７５に入力され、例えば、自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【０１７４】
画像をモニタする場合、カメラ信号処理回路７５から出力された信号がビデオ信号処理回路７６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、ＮＴＳＣ（National Television System Committee）を挙げることができる。ビデオ信号は、表示信号処理回路７７を介して、デジタルスチルカメラ７１に取り付けられた表示部７８に出力される。表示部７８の一例は液晶モニタである。また、ビデオ信号は、ビデオドライバ７９を介して、ビデオ出力端子８０に出力される。デジタルスチルカメラ７１により撮像した画像は、ビデオ出力端子８０を介して、画像機器、例えばパーソナルコンピュータのディスプレイやテレビジョンに出力することができ、撮像した画像を表示部７８以外でも楽しむことができる。撮像装置７４、アナログ増幅器（ＡＭＰ.）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路７５は、マイクロコンピュータ８１により制御される。
【０１７５】
画像をキャプチャする場合、操作ボタン、例えばシャッタボタン８２を押す。これにより、マイクロコンピュータ８１は、メモリコントローラ８３を制御し、カメラ信号処理回路７５から出力された信号がフレーム画像としてビデオメモリ８４に書き込まれる。ビデオメモリ８４に書き込まれたフレーム画像は、圧縮／伸張処理回路８５により、所定の圧縮フォーマットに基づき圧縮され、カードインターフェース８６を介してカードスロット７２に装着されているメモリカード７０に記録される。
【０１７６】
記録した画像を再生する場合、メモリカード７０に記録されている画像を、カードインターフェース８６を介して読み出し、圧縮／伸張処理回路８５により、伸張した後、ビデオメモリ８４に書き込む。書き込まれた画像はビデオ信号処理回路７６に入力され、画像をモニタする場合と同様に、表示部７８や、画像機器に映し出される。
【０１７７】
なお、本基本システム例では、回路基板８９上に、カードスロット７２、撮像装置７４、アナログ増幅器（ＡＭＰ．）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路７５、ビデオ信号処理回路７６、表示信号処理回路７７、ビデオドライバ７９、マイクロコンピュータ８１、メモリコントローラ８３、ビデオメモリ８４、圧縮／伸張処理回路８５、及びカードインターフェース８６が実装される例を示している。なお、カードスロット７２については、回路基板８９上に実装される必要はなく、コネクタケーブル等により、回路基板８９に接続されても良い。また、本例では、回路基板８９上には、さらに、電源回路８７が実装される。電源回路８７は、外部電源、あるいは電池から電源の供給を受け、デジタルスチルカメラ７１の内部で使用する内部電源を発生する。電源回路８７の一例は、ＤＣ−ＤＣコンバータである。内部電源は、上記各回路に動作電源として供給される他、ストロボ８８の電源、及び表示部７８の電源として供給される。
【０１７８】
このように、この発明の実施形態に係るＩＣカードは、携帯電子機器、例えば、デジタルスチルカメラに利用することができる。
【０１７９】
この発明の実施形態に係るＩＣカードは、デジタルスチルカメラに利用されるばかりでなく、図５２Ａ〜図５２Ｆ、図５３Ａ〜図５２Ｆに示すように、例えば、ビデオカメラ（図５２Ａ）、テレビジョン（図５２Ｂ）、オーディオ／ビジュアル機器（図５２Ｃ）、オーディオ機器（図５２Ｄ）、ゲーム機器（図５２Ｅ）、電子楽器（図５２Ｆ）、携帯電話（図５３Ａ）、パーソナルコンピュータ（図５３Ｂ）、パーソナルデジタルアシスタント（ＰＤＡ、図５３Ｃ）、ボイスレコーダ（図５３Ｄ）、ＰＣカード（図５３Ｅ）、電子書籍端末（図５３Ｆ）等にも利用することができる。
【０１８０】
また、電子カード１は、例えば、外部端子３が有る接触式電子カードと、外部端子３が無い非接触式電子カードとに大別することができる。上記第１〜第４実施形態に係る半導体集積回路装置は、接触式電子カード、非接触式カードのどちらにも組み込むことができるが、気中放電は、接触式電子カードにおいて起こりやすい現象である、と推測される。接触式電子カードは、導電物である外部端子３がカード表面から露出しているためである。試験例の欄にて説明したように、市場において、気中放電が電子カードのどの個所に発生するかを完全に予測することはできないが、一般に絶縁物であるカード外装体よりは、導電物である外部端子３に対して発生する可能性が高い。外部端子３はチップ２の出力端子ＰＡＤに接続される。このため、外部端子３に気中放電が発生した場合には、実施形態の欄において説明したような不測の事態が起こる。従って、上記実施形態による利点は、接触式電子カードにおいて、有効に得ることができる。
【０１８１】
さらに、接触式電子カードにおいて気中放電が起こる可能性は、カードサイズに占める外部端子３の面積の割合にも依存するだろう。カードサイズに占める外部端子３の面積が大きければ、カード表面から導電物が広く露出していることになり、気中放電が起こる可能性は高まる。例えば、電子カード１では、カードサイズに占める外部端子３の面積の割合が２５％を超えるものもある（例えば、図３８Ａ、図３８Ｂの斜視図参照）。このように、カードサイズに占める外部端子３の面積の割合が２５％を超える電子カード１において、上記実施形態による利点は、さらに有効に得ることができる。
【０１８２】
もちろん、上記第１〜第４実施形態に係る半導体集積回路装置は、接触式電子カードや、カードサイズに占める外部端子３の面積の割合が２５％を超える接触式電子カードに限って用いられるものではなく、非接触式電子カード、カードサイズに占める外部端子３の面積の割合が２５％以下の接触式電子カードにも用いることができる。これらのカードにおいても、上記不測の事態が発生しない、とは断言できないからである。従って、上記第１〜第４実施形態に係る半導体集積回路装置を、非接触式電子カードや、カードサイズに占める外部端子３の面積の割合が２５％以下の接触式電子カードにも用いた場合でも、上記実施形態による利点を得ることができる。
【０１８３】
以上、この発明を第１〜第４実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１８４】
上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１８５】
上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【０１８６】
【図１】図１Ａ、図１Ｂは不測の事態の一例を説明するための図
【図２】図２Ａ、図２Ｂは不測の事態の他例を説明するための図
【図３】図３Ａはニードルを出力端子に接触させた場合の電流Ｉと時間ｔとの関係を示す図、図３Ｂは気中放電が起こった場合の電圧Ｖと時間ｔとの関係を示す図
【図４】図４Ａ、図４Ｂはこの発明の参考例に係る半導体集積回路装置を示す回路図
【図５】図５Ａはこの発明の参考例に係る半導体集積回路装置を示す回路図、図５Ｂはその断面図
【図６】図６Ａはこの発明の第１実施形態に係る半導体集積回路装置を示す回路図、図６Ｂはその平面パターンの一例を示す平面図
【図７】図７Ａ、図７Ｂはそれぞれこの発明の第１実施形態に係る半導体集積回路装置の保護動作の一例を示す図
【図８】図８Ａ、図８Ｂはそれぞれこの発明の第１実施形態に係る半導体集積回路装置の保護動作の他例を示す図
【図９】図９はこの発明の第２実施形態に係る半導体集積回路装置を示す回路図
【図１０】図１０はこの発明の第３実施形態に係る半導体集積回路装置を示す回路図
【図１１】図１１はこの発明の第４実施形態に係る半導体集積回路装置の第１レイアウト例を示す平面図
【図１２】図１２は図１１中の１２−１２線に沿う断面図
【図１３】図１３は図１１中の１３−１３線に沿う断面図
【図１４】図１４は図１１に示す平面から、第１層メタル層及び第２層メタル層を取り除いた状態を示す平面図
【図１５】図１５は図１１に示す平面から、第２層メタル層を取り除いた状態を示す平面図
【図１６】図１６はこの発明の第４実施形態に係る半導体集積回路装置の第２レイアウト例を示す平面図
【図１７】図１７は図１６中の１７−１７線に沿う断面図
【図１８】図１８は図１６に示す平面から、第１層メタル層及び第２層メタル層を取り除いた状態を示す平面図
【図１９】図１９は図１６に示す平面から、第２層メタル層を取り除いた状態を示す平面図
【図２０】図２０はこの発明の第４実施形態に係る半導体集積回路装置の第３レイアウト例を示す平面図
【図２１】図２１は図２０に示す平面から、第２層メタル層を取り除いた状態を示す平面図
【図２２】図２２は第３レイアウト例の等価回路を示す等価回路図
【図２３】図２３はヒューズの接続／非接続の状態と、保護能力及び電流駆動能力との関係を示す図
【図２４】図２４は非接続の第１の例を示す平面図
【図２５】図２５は非接続の第２の例を示す平面図
【図２６】図２６は非接続の第３の例を示す平面図
【図２７】図２７は非接続の第４の例を示す平面図
【図２８】図２８は非接続の第５の例を示す平面図
【図２９】図２９は接続の一例を示す平面図
【図３０】図３０はこの発明の第４実施形態に係る半導体集積回路装置の第３レイアウト例の基本レイアウトを示す図
【図３１】図３１はこの発明の第４実施形態に係る半導体集積回路装置の第４レイアウト例の基本レイアウトを示す図
【図３２】図３２はこの発明の第４実施形態に係る半導体集積回路装置の第４レイアウト例を示す平面図
【図３３】図３３は図３２に示す平面から、第２層メタル層を取り除いた状態を示す平面図
【図３４】図３４は第４レイアウト例の等価回路を示す等価回路図
【図３５】図３５はヒューズの接続／非接続の状態と、保護能力及び電流駆動能力との関係を示す図
【図３６】図３６は非接続の第１の例を示す平面図
【図３７】図３７は非接続の第２の例を示す平面図
【図３８】図３８は非接続の第３の例を示す平面図
【図３９】図３９は非接続の第４の例を示す平面図
【図４０】図４０は非接続の第５の例を示す平面図
【図４１】図４１は接続の一例を示す平面図
【図４２】図４２Ａは充電試験例を示す斜視図、図４２Ｂは放電試験例を示す斜視図
【図４３】図４３ＡはＮＡＮＤ型ＥＥＰＲＯＭの一例を示すブロック図、図４３ＢはＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一例を示す回路図
【図４４】図４４はメモリカードの第１例を示すブロック図
【図４５】図４５はメモリカードの第２例を示すブロック図
【図４６】図４６はメモリカードの第３例を示すブロック図
【図４７】図４７はメモリカードの第４例を示す分解断面図
【図４８】図４８はメモリカードの第５例を示す分解断面図
【図４９】図４９はメモリカードの第６例を示す分解断面図
【図５０】図５０はこの発明の一実施形態に係るＩＣカードを利用する電子機器の一例を示す斜視図。
【図５１】図５１は、デジタルスチルカメラの基本システムを示すブロック図。
【図５２】図５２Ａ〜図５２Ｆはそれぞれこの発明の一実施形態に係るＩＣカードを利用する電子機器の他例を示す図。
【図５３】図５３Ａ〜図５３Ｆはそれぞれこの発明の一実施形態に係るＩＣカードを利用する電子機器の他例を示す図。
【符号の説明】
【０１８７】
１…電子カード、２…半導体集積回路装置チップ、３…カード外部端子、２１…出力バッファ、２２…出力バッファ駆動回路、Ｐ１〜Ｐ３、ＰＦＥＴ…Ｐチャネル絶縁ゲート型電界効果トランジスタ、Ｎ１〜Ｎ３、ＮＦＥＴ…Ｎチャネル絶縁ゲート型電界効果トランジスタ、ＱＰＮＰ…ＰＮＰ型バイポーラトランジスタ、ＱＮＰＮ…ＮＰＮ型バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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