(57)【要約】【課題】感磁層内に効率よく磁界を発生させて書込効率を向上させ得る磁気抵抗効果素子を提供する。【解決手段】ビット線５および書込ワード線６の交差部分にビット線５および書込ワード線６に挟まれるようにして配設されると共に、ビット線５および書込ワード線６の周囲に発生する各磁界の合成磁界によって磁化方向が変化する感磁層２３を含み、かつ積層面に対して垂直な方向に電流が流れるように構成されたＴＭＲ素子２０と、交差部分におけるビット線５および書込ワード線６の双方を個別に被覆することによってビット線５に対する環状磁性層ＲＭ１および書込ワード線６に対する環状磁性層ＲＭ２をそれぞれ形成する磁性体２とを備え、感磁層２３は、磁性体２におけるビット線５および書込ワード線６によって挟まれた各環状磁性層ＲＭ１，ＲＭ２の磁性体部２ａを含んで構成されている。【選択図】        図３
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【特許請求の範囲】
【請求項１】
第１の書込線および第２の書込線の交差部分に当該第１の書込線および第２の書込線に挟まれるようにして配設されると共に、当該第１の書込線および第２の書込線の周囲に発生する各磁界の合成磁界によって磁化方向が変化する感磁層を含み、かつ積層面に対して垂直な方向に電流が流れるように構成された積層体と、
前記交差部分における前記第１の書込線および前記第２の書込線の双方を個別に被覆することによって当該第１の書込線に対する環状磁性層および前記第２の書込線に対する環状磁性層をそれぞれ形成する磁性体とを備え、
前記感磁層は、前記磁性体における前記第１の書込線および前記第２の書込線によって挟まれた前記各環状磁性層の共有部位を含んで構成されている磁気抵抗効果素子。
【請求項２】
前記感磁層は、前記共有部位に対して磁気的に交換結合する磁性層を備えている請求項１記載の磁気抵抗効果素子。
【請求項３】
前記感磁層は、非磁性導電層および磁性層をその順序で前記共有部位に積層して構成され、前記磁性層は、前記共有部位に対して反強磁性結合可能に構成されている請求項１記載の磁気抵抗効果素子。
【請求項４】
前記感磁層は、前記第１の書込線に対する前記環状磁性層および前記第２の書込線に対する前記環状磁性層の一方と電気的に接続されている請求項１から３のいずれかに記載の磁気抵抗効果素子。
【請求項５】
前記積層体は、非磁性層と、当該非磁性層の一方側に積層され磁化方向が固定された第１の磁性層と、前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層とを含んで構成され、
前記電流に基づいて情報を読み出し可能に構成されている請求項１から４のいずれかに記載の磁気抵抗効果素子。
【請求項６】
前記第１の磁性層は、前記感磁層よりも大きな保磁力を有している請求項５記載の磁気抵抗効果素子。
【請求項７】
前記積層体は、前記第１の磁性層の前記非磁性層と反対側に積層されると共に当該第１の磁性層と交換結合する反強磁性の第２の磁性層を備えている請求項５記載の磁気抵抗効果素子。
【請求項８】
前記積層体は、前記第１の磁性層の前記非磁性層と反対側に非磁性導電層を介して積層されると共に当該第１の磁性層と反強磁性結合する強磁性の第３の磁性層、および当該第３の磁性層の前記第１の磁性層と反対側に積層されると共に当該第３の磁性層と交換結合する反強磁性の第４の磁性層を備えている請求項５記載の磁気抵抗効果素子。
【請求項９】
前記非磁性層は、トンネル効果を生じさせ得る絶縁層で構成されている請求項５から８のいずれかに記載の磁気抵抗効果素子。
【請求項１０】
請求項１から９のいずれかに記載の磁気抵抗効果素子を複数と、
複数の前記第１の書込線と、
前記複数の第１の書込線とそれぞれ交差するように配設された複数の前記第２の書込線とを備えて構成され、
前記各磁気抵抗効果素子は、前記第１の書込線および前記第２の書込線の各交差部分に当該第１の書込線および第２の書込線に挟まれるようにしてそれぞれ配設されている磁気メモリデバイス。
【請求項１１】
前記積層体に前記電流を流すための複数の読出線を備え、当該電流に基づいて情報を読み出し可能に構成されている請求項１０記載の磁気メモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部磁界によって磁化方向が変化する強磁性体を含む磁気抵抗効果素子、およびその磁化方向の変化を利用して情報を記憶する磁気メモリデバイスに関するものである。
【０００２】
【従来の技術】
この種の磁気抵抗効果素子を利用した磁気メモリデバイスとして、磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ともいう。）が知られている。このＭＲＡＭでは、磁気抵抗効果素子に含まれる２つの強磁性体における磁化方向の組み合わせ（平行または反平行）を利用して情報を記憶する。一方、記憶情報の読み出しは、２つの強磁性体の磁化方向が平行であるときと反平行であるときとで異なる磁気抵抗効果素子の抵抗値変化（すなわち、電流あるいは電圧の変化）を検知することによって行われる。
【０００３】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ  ）効果を利用したものである。このＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭとしては、米国特許第５３４３４２２号に開示されたものが知られている。この場合、ＧＭＲ効果とは、磁化容易軸方向に沿った平行な２つの磁性層における磁化方向が、互いに平行であるときに抵抗値が最小値となり、反平行のときに最大値となる現象を意味する。このＧＭＲ素子を用いたＭＲＡＭとしては、保磁力差型（擬似スピンバルブ型；Ｐｓｅｕｄｏ  ｓｐｉｎ  ｖａｌｖｅ  型）と、交換バイアス型（スピンバルブ；ｓｐｉｎ  ｖａｌｖｅ型）とが存在する。保磁力差型のＭＲＡＭは、ＧＭＲ素子が２つの強磁性層とそれらの間に挟まれた非磁性層とを有し、２つの強磁性体の保磁力差を利用して情報の書込みおよび読出しを行うものである。ここで、ＧＭＲ素子が、例えば「ニッケル鉄合金（ＮｉＦｅ）／銅（Ｃｕ）／コバルト（Ｃｏ）」の構成を有するときの抵抗変化率は、６〜８％程度の小さな値である。一方、交換バイアス型のＭＲＡＭは、ＧＭＲ素子が、反強磁性層との交換結合によって磁化方向が固定された固定層と、外部磁界によって磁化方向が変化する感磁層と、それらの間に挟まれた非磁性層とを有し、固定層と感磁層との磁化方向の違いを利用して情報の書込みおよび読出しを行うものである。例えば、ＧＭＲ素子の構成を「白金マンガン（ＰｔＭｎ）／コバルト鉄（ＣｏＦｅ）／銅（Ｃｕ）／ＣｏＦｅ」としたときの抵抗変化率は１０％程度であり保磁力差型よりも大きな値を示すが、さらなる記憶速度向上やアクセス速度向上を達成するには不十分である。
【０００４】
これらの点を解決するために、トンネル磁気抵抗効果（以下、ＴＭＲ効果ともいう。）を利用した図１１に示す構成の磁気抵抗効果素子（以下、ＴＭＲ素子ともいう）１２０を記憶セルとして使用したＭＲＡＭが提案されている。このＭＲＡＭは、図１２に示すように、互いに平行に配設された複数のビット線１０５と、互いに平行に配設されると共に各ビット線１０５と直交するように配設された複数の書込ワード線１０６と、各書込ワード線１０６に沿って配設された複数の読出ワード線１１２と、ビット線１０５と書込ワード線１０６との直交部分（交差部分）に挟まれるようにして配設された複数のＴＭＲ素子１２０とを備えている。この場合、ＴＭＲ素子１２０は、図１１に示すように、第１の磁性層１０２、トンネルバリア層１０３および第２の磁性層としての感磁層１０４を備え、これらの各層１０２，１０３，１０４がこの順に積層されて構成されている。
【０００５】
この場合、ＴＭＲ効果とは、極薄の絶縁層（非磁性導電層）としてのトンネルバリア層１０３を挟んだ強磁性層としての２つの第１の磁性層１０２および感磁層１０４間における磁化方向の相対角度によってトンネルバリア層１０３を通過して流れるトンネル電流が変化するという効果である。具体的には、第１の磁性層１０２および感磁層１０４の各磁化方向が、互いに平行なときに抵抗値が最小となり、互いに反平行のときに最大となる。また、ＴＭＲ効果を利用したＭＲＡＭでは、ＴＭＲ素子１２０が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいため、ＭＯＳＦＥＴ等の半導体デバイスと組み合わせたときのマッチングが取り易い。このため、ＧＭＲ素子を有するＭＲＡＭと比較して、より高い出力を容易に得ることができ、記憶容量やアクセス速度の向上が期待されている。このＴＭＲ効果を利用したＭＲＡＭでは、ビット線１０５と書込ワード線１０６に電流を流すことによって発生する電流磁界により、ＴＭＲ素子１２０における感磁層１０４の磁化方向を所定の方向に変化させて情報を記憶する。一方、記憶情報を読み出す際には、ビット線１０５と読出ワード線１１２とを介してトンネルバリア層１０３に対して垂直な方向の電流をＴＭＲ素子１２０に流し、ＴＭＲ素子１２０の抵抗変化を検出する。なお、ＴＭＲ効果を用いたＭＲＡＭに関しては、米国特許第５６２９９２２号あるいは特開平９−９１９４９号公報などに開示されている。
【０００６】
【特許文献１】
米国特許第５３４３４２２号明細書
【特許文献２】
米国特許第５６２９９２２号明細書
【特許文献３】
特開平９−９１９４９号公報
【０００７】
【発明が解決しようとする課題】
ところが、この磁気抵抗効果素子を利用したＭＲＡＭには、以下の問題点が存在する。すなわち、このＭＲＡＭでは、直交配置されたビット線１０５と書込ワード線１０６を流れる電流による誘導磁界（つまり、電流磁界）によって感磁層１０４の磁化方向を変えて、記憶セルとしての各ＴＭＲ素子１２０に情報を記憶させている。しかしながら、この電流磁界がオープンな（磁気的に特定の領域に閉じ込められていない）磁界であることに起因して漏れ磁束が多い結果、このＭＲＡＭには、書込効率が低いという問題点がある。同時に、この漏れ磁束に起因して隣接するＴＭＲ素子１２０に対して悪影響を与えるおそれがあるという問題点も存在する。
【０００８】
また、ＴＭＲ素子１２０をより高集積化してＭＲＡＭのさらなる高密度化を図るためには、ＴＭＲ素子１２０を微小化させる必要がある。一方、微少化した場合、ＴＭＲ素子１２０における各磁性層１０２，１０４の積層面内方向の幅に対する厚みの比が大きくなることに起因して反磁界が増大する結果、感磁層の磁化方向を変えるために必要とされる磁界強度が増大する。しかしながら、上述したように、ビット線１０５と書込ワード線１０６とを流れる電流による電流磁界がオープンな磁界のため、書込効率が低くなる結果、感磁層の磁化方向を変えて情報を記録する際に、大きな書込電流を流す必要が生じるという問題点も存在する。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであり、感磁層内に効率よく磁界を発生させて書込効率を向上させ得る磁気抵抗効果素子を提供することを主目的とする。また、小さな書込電流によって効率よく情報を記録でき、しかも書込みの際の隣接する磁気抵抗効果素子への影響を低減し得る磁気メモリデバイスを提供することを他の主目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成すべく本発明に係る磁気抵抗効果素子は、第１の書込線および第２の書込線の交差部分に当該第１の書込線および第２の書込線に挟まれるようにして配設されると共に、当該第１の書込線および第２の書込線の周囲に発生する各磁界の合成磁界によって磁化方向が変化する感磁層を含み、かつ積層面に対して垂直な方向に電流が流れるように構成された積層体と、前記交差部分における前記第１の書込線および前記第２の書込線の双方を個別に被覆することによって当該第１の書込線に対する環状磁性層および前記第２の書込線に対する環状磁性層をそれぞれ形成する磁性体とを備え、前記感磁層は、前記磁性体における前記第１の書込線および前記第２の書込線によって挟まれた前記各環状磁性層の共有部位を含んで構成されている。
【００１１】
この場合、前記感磁層は、前記共有部位に対して磁気的に交換結合する磁性層を備えて構成されるのが好ましい。
【００１２】
また、前記感磁層は、非磁性導電層および磁性層をその順序で前記共有部位に積層して構成され、前記磁性層は、前記共有部位に対して反強磁性結合可能に構成されているのが好ましい。
【００１３】
さらに、前記感磁層は、前記第１の書込線に対する前記環状磁性層および前記第２の書込線に対する前記環状磁性層の一方と電気的に接続されているのが好ましい。
【００１４】
また、前記積層体は、非磁性層と、当該非磁性層の一方側に積層され磁化方向が固定された第１の磁性層と、前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層とを含んで構成され、前記電流に基づいて情報を読み出し可能に構成されるのが好ましい。
【００１５】
さらに、前記第１の磁性層は、前記感磁層よりも大きな保磁力を有しているのが好ましい。
【００１６】
また、前記積層体は、前記第１の磁性層の前記非磁性層と反対側に積層されると共に当該第１の磁性層と交換結合する反強磁性の第２の磁性層を備えているのが好ましい。
【００１７】
また、前記積層体は、前記第１の磁性層の前記非磁性層と反対側に非磁性導電層を介して積層されると共に当該第１の磁性層と反強磁性結合する強磁性の第３の磁性層、および当該第３の磁性層の前記第１の磁性層と反対側に積層されると共に当該第３の磁性層と交換結合する反強磁性の第４の磁性層を備えているのが好ましい。
【００１８】
さらに、トンネル効果を生じさせ得る絶縁層で前記非磁性層を構成するのが好ましい。
【００１９】
また、本発明に係る磁気メモリデバイスは、上記いずれかの磁気抵抗効果素子を複数と、複数の前記第１の書込線と、前記複数の第１の書込線とそれぞれ交差するように配設された複数の前記第２の書込線とを備えて構成され、前記各磁気抵抗効果素子は、前記第１の書込線および前記第２の書込線の各交差部分に当該第１の書込線および第２の書込線に挟まれるようにしてそれぞれ配設されている。
【００２０】
この場合、前記積層体に前記電流を流すための複数の読出線を備え、当該電流に基づいて情報を読み出し可能に構成するのが好ましい。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
まず、図１を参照して磁気メモリデバイスＭの構成について説明する。
【００２３】
磁気メモリデバイスＭは、アドレスバッファ５１、データバッファ５２、制御ロジック部５３、記憶セル群５４、Ｙ方向駆動回路部５６およびＸ方向駆動回路部５８を備えている。
【００２４】
記憶セル群５４は、図１，２に示すように、ワード線方向（Ｘ方向）とビット線方向（Ｙ方向）とでなるマトリクスの各交差部位に多数の記憶セル１を配列して構成されている。この場合、個々の記憶セル１は、データを記憶する最小単位であって、「１」および「０」のビットデータが記憶可能に構成されている。具体的には、各記憶セル１は、図２に示すように、ＴＭＲ素子２０を備えて構成され、後述するように、ＴＭＲ素子２０における２つの磁性層の各磁化方向が、互いに平行であるか、または互いに反平行であるかによってビットデータが記憶される。なお、ここでは、記憶セル群５４における記憶セル１の各行をワード列Ｘｎ（Ｘ１，Ｘ２，・・・）、各列をビット列Ｙｎ（Ｙ１，Ｙ２，・・・）と呼ぶ。また、記憶セル群５４には、図２に示すように、Ｙ方向に沿って配列された複数のビット線５と、Ｘ方向に沿って配列されて各ビット線５とそれぞれ交差するように配設された複数の書込ワード線（第２の書込線）６とがマトリクス状に配線されている。この場合、各書込ワード線６は、その一端側（図２中の右端側）がそれぞれ接地されている。また、個々の記憶セル１は、これらの交差部分において、ビット線５と書込ワード線６とによって挟まれるようにして配設されている。ここで、共通のビット線５に沿って並列されている記憶セル１が上記のビット列Ｙｎを構成し、共通の書込ワード線６に沿って並列されている記憶セル１が上記のワード列Ｘｎを構成する。また、記憶セル群５４には、各書込ワード線６に並列して読出線としての読出ワード線１２がそれぞれ配線されて、対応するワード列Ｘｎの記憶セル１と電気的に接続されている。さらに、本実施の形態における磁気メモリデバイスＭでは、ビット線５が書込ビット線（第１の書込線）と読出線としての読出ビット線の双方を兼ねる構成が採用されている。
【００２５】
Ｙ方向駆動回路部５６は、図１に示すように、Ｙ方向アドレスデコーダ５６Ａ、読み出し用のセンスアンプ５６Ｂ、書き込み用のＹ方向カレントドライブ５６Ｃ、およびＹ方向接地回路５６Ｄを備えている。この場合、センスアンプ５６Ｂ、Ｙ方向カレントドライブ５６ＣおよびＹ方向接地回路５６Ｄは、記憶セル群５４に対して、記憶セル１の各ビット列Ｙｎ毎に接続されている。具体的には、図２に示すように、センスアンプ５６ＢおよびＹ方向カレントドライブ５６Ｃは、各ビット線５の一端側（同図中の上端側）にそれぞれ接続されている。また、Ｙ方向接地回路５６Ｄは、各ビット線５の他端側（同図中の下端側）にそれぞれ接続されている。この場合、Ｙ方向接地回路５６Ｄは、同図に示すように、複数のスイッチ素子（一例としてＮＰＮ型のトランジスタＴＲ）によって構成されている。このＹ方向接地回路５６Ｄでは、各トランジスタＴＲのコレクタ端子が対応するビット線５の他端側に接続され、各トランジスタＴＲのエミッタ端子が接地されている。また、各トランジスタＴＲのベース端子は、共通接続されて、制御ロジック部５３からの書込許可信号が同時に供給される。
【００２６】
Ｘ方向駆動回路部５８は、Ｘ方向アドレスデコーダ５８Ａ、読み出し用のＸ方向接地回路５８Ｂ、および書き込み用のＸ方向カレントドライブ５８Ｃを備えている。この場合、Ｘ方向接地回路５８ＢおよびＸ方向カレントドライブ５８Ｃは、記憶セル群５４に対して、記憶セル１の各ワード列Ｘｎ毎に接続されている。具体的には、図２に示すように、Ｘ方向接地回路５８Ｂは、各読出ワード線１２の一端側にそれぞれ接続され、Ｘ方向カレントドライブ５８Ｃは、各書込ワード線６の他端側にそれぞれ接続されている。したがって、例えば、ある一つの記憶セル１は、図１に示すように、Ｘ方向アドレスデコーダ５８ＡおよびＹ方向アドレスデコーダ５６Ａから出力されるワード方向およびビット方向のアドレス（Ｘｎ，Ｙｎ）によって一義的に選択される。
【００２７】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、アドレス線５５，５７を介してＹ方向アドレスデコーダ５６ＡおよびＸ方向アドレスデコーダ５８Ａに接続されている。このアドレスバッファ５１は、記憶セル１を選択するためのアドレスデータを外部アドレス入力端子Ａ０〜Ａ２０を介して取り込み、その内部に配設されている内部バッファ増幅器がアドレスデコーダ５６Ａ，５８Ａで必要な電圧レベルまでアドレスデータを増幅する機能を有している。また、アドレスバッファ５１は、入力したアドレスデータを記憶セル群５４のワード列Ｘｎ方向およびビット列Ｙｎ方向の２つのアドレスデータに分けてアドレスデコーダ５６Ａ，５８Ａにそれぞれ出力する。
【００２８】
データバッファ５２は、外部データ端子Ｄ０〜Ｄ７を備えると共に、制御信号線５３Ａを介して制御ロジック部５３に接続されている。また、データバッファ５２は、制御ロジック部５３から制御信号線５３Ａを介して入力した制御信号に従って作動する入力バッファ５２Ａおよび出力バッファ５２Ｂを備えている。この場合、入力バッファ５２Ａは、書き込み用データバス６０，６１を介してＹ方向カレントドライブ５６ＣおよびＸ方向カレントドライブ５８Ｃにそれぞれ接続されており、メモリ書き込み時に外部データ端子Ｄ０〜Ｄ７から書込データを取り込み、この書込データを必要な電圧レベルまで増幅してカレントドライブ５６Ｃ，５８Ｃに出力する。また、出力バッファ５２Ｂは、読み出し用データバス６２を介してセンスアンプ５６Ｂに接続されており、メモリ読み出し時にセンスアンプ５６Ｂから出力された読出データを低インピーダンスに変換して外部データ端子Ｄ０〜Ｄ７に出力する。
【００２９】
制御ロジック部５３は、入力端子ＣＳおよび入力端子ＷＥを備え、データバッファ５２、Ｙ方向駆動回路部５６およびＸ方向駆動回路部５８の動作を制御する。具体的には、この制御ロジック部５３は、入力端子ＣＳを介して入力したチップセレクト信号および入力端子ＷＥを介して入力した書込許可信号に基づいて、データバッファ５２に対して、入力バッファ５２Ａおよび出力バッファ５２Ｂのいずれをアクティブにするか否かを決定する。また、制御ロジック部５３は、チップセレクト信号および書込許可信号を各駆動回路部５６，５８において必要な電圧レベルまで増幅して出力する。
【００３０】
次に、記憶セル１の構成について、図３を参照して説明する。
【００３１】
記憶セル１は、同図に示すように、磁性体２およびＴＭＲ素子２０を備えている。この場合、磁性体２は、ビット線５および書込ワード線６の各交差部分に配設されて、各交差部分におけるビット線５および書込ワード線６の双方を個別に被覆する。具体的には、磁性体２は、ビット線５および書込ワード線６に挟まれるように配設された平板状の磁性体部２ａと、樋状（Ｕ字状）に形成されてビット線５の下側および左右両側を囲むように配設された磁性体部２ｂと、樋状（逆Ｕ字状）に形成されると共に磁性体部２ｂに対して９０度ずらして配設されて書込ワード線６の上側および前後側を囲む磁性体部２ｃとを備えて構成されている。この場合、磁性体部２ｂは、その上端側が磁性体部２ａの下面に隙間のない状態で密着している。また、磁性体部２ｃも同様にして、その下端側が磁性体部２ａの上面に隙間のない状態で密着している。なお、本明細書でいう「隙間のない状態で密着する」という概念には、直接密着する構成が含まれるのは勿論のこと、プロセス上生じる微少な酸化層や不純物層などを介して密着する構成も含まれる。
【００３２】
この構成により、交差部分におけるビット線５は、磁性体部２ａと磁性体部２ｂとで形成される環状磁性層ＲＭ１によって個別に被覆される。また、交差部分における書込ワード線６も、磁性体部２ａと磁性体部２ｃとで形成される環状磁性層ＲＭ２によって個別に被覆される。したがって、ビット線５および書込ワード線６に電流が流れた際には、各線５，６の周囲に発生する各磁界に対する閉磁路が環状磁性層ＲＭ１，ＲＭ２によって形成される。なお、交差部分におけるビット線５と環状磁性層ＲＭ１との間、および書込ワード線６と環状磁性層ＲＭ２との間には、絶縁材３がそれぞれ配設されており、ビット線５および書込ワード線６が磁性体２に直接的には接合しない構成が採用されている。また、磁性体２における環状磁性層ＲＭ１は、各書込ワード線６に沿って並設された読出ワード線１２に接合されて、読出ワード線１２と電気的に接続されている。
【００３３】
また、磁性体２は、鉄（Ｆｅ）、ニッケル鉄合金（ＮｉＦｅ）、コバルトＣｏ、コバルト鉄合金ＣｏＦｅおよびＮｉＦｅＣｏ等で形成することができる。なお、交差部分におけるビット線５および書込ワード線６による磁界が磁性体２の外部に漏れにくくするために、磁性体２の透磁率をできるだけ大きくするのが好ましい。具体的には、磁性体２の透磁率としては、２０００以上、さらには６０００以上に設定するのが好ましい。
【００３４】
ＴＭＲ素子２０は、図３に示すように、トンネル電流を流すための非磁性層２１、第１の磁性層２２（以下、「磁性層２２」ともいう）、および各環状磁性層ＲＭ１，ＲＭ２の共有部位であって感磁層２３として機能する磁性体部２ａが積層されて構成された積層体であり、ビット線５および書込ワード線６間に配設されている。
【００３５】
この場合、非磁性層２１は、トンネルバリア層（トンネル効果を生じさせる絶縁層）として機能するため、トンネル抵抗等を基にしてその厚みが決められる。一般的には、ＴＭＲ素子２０を用いた磁気メモリデバイスＭでは、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗は数１０ｋΩ・（μｍ）２程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗が、１０ｋΩ・（μｍ）２以下、さらに好ましくは、１ｋΩ・（μｍ）２以下であるのが好ましい。また、そのようなトンネル抵抗値を実現するためには、非磁性層２１の厚みが２ｎｍ以下、さらに好ましくは、１．５ｎｍ以下であるのが望ましい。ただし、非磁性層２１の厚みが薄すぎる場合には、トンネル抵抗値を低減することができるものの、磁性層２２および感磁層２３との接合界面の凹凸に起因するリーク電流が生じるため、ＭＲ比が低下してしまうおそれがある。したがって、これを防止するため、リーク電流が流れない程度の厚みに非磁性層２１を形成する必要があり、具体的には０．３ｎｍ以上の厚みに形成するのが望ましい。
【００３６】
磁性層２２は、いわゆる固定層として機能する層であって、感磁層２３よりも保磁力の大きな材料で構成されると共に磁化方向が予め固定されて形成され、非磁性層２１の一方側（同図中の下方側）に積層されている。この場合、磁性層２２は、感磁層２３よりも大きな保磁力を有しているため、感磁層２３の磁化方向に影響されることなく、その磁化方向が長期間に亘って一定方向に維持されている。また、磁性層２２は、例えば、コバルト鉄合金（ＣｏＦｅ）で構成されている。ただし、この材料に限定されず、単体のコバルト（Ｃｏ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）などを採用することもできる。
【００３７】
感磁層２３は、いわゆるフリー層として機能する層であって、非磁性層２１の他方側（磁性層２２と反対側であって図３中の上方側）に積層されている。上記したように、この感磁層２３はビット線５の周囲に形成された環状磁性層ＲＭ１および書込ワード線６の周囲に形成された環状磁性層ＲＭ２の共有部位（磁性体部２ａ）で構成されている。したがって、感磁層２３では、図４に示すように、ビット線５および書込ワード線６に同図に示す向きで電流を流した際に、環状磁性層ＲＭ１による閉磁路に発生する磁界ＭＦ１と環状磁性層ＲＭ２による閉磁路に発生する磁界ＭＦ２とで合成される合成磁界が発生し、感磁層２３は、その合成磁界の向きで磁化される（例えば、図３，４に示す矢印の向き参照）。したがって、この感磁層２３が磁化されている向きを検出することで記憶セル１に記憶されている情報が読み出される。
【００３８】
また、ＴＭＲ素子２０は、磁性層２２がビット線５に電気的に接合され、かつ感磁層２３が磁性体２の磁性体部２ａによって構成されることにより、ビット線５および書込ワード線６間に挟まれるようにして構成されている。また、非磁性層２１を除いて、磁性層２２および磁性体２（感磁層２３を含んでいる）が、すべて導電性を有する材料で構成されている。したがって、ビット線５と読出ワード線１２との間に電圧を印加した際に、ビット線５がＴＭＲ素子２０を介して磁性体２と電気的に接続されるため、ＴＭＲ素子２０には、その積層面に対して垂直方向（図３中の上下方向）に電流が流れることになる。
【００３９】
次に、磁気メモリデバイスＭにおける書き込み動作について説明する。
【００４０】
この磁気メモリデバイスＭでは、まず、アドレスバッファ５１が外部データ端子Ａ０〜Ａ２０を介して入力したアドレスデータを取り込んで内部バッファで増幅して、アドレス線５５，５７を通じてＹ方向およびＸ方向のアドレスデコーダ５６Ａ，５８Ａに伝達する。それと同時に、データバッファ５２が外部データ端子Ｄ０〜Ｄ７を介して入力した書込みデータを取り込んで内部バッファで増幅して、書き込み用データバス６０，６１を通じてＹ方向およびＸ方向のカレントドライブ５６Ｃ，５８Ｃに伝達する。
【００４１】
一方、アドレスデコーダ５６Ａ，５８Ａは、アドレスデータに基づいて、これに対応するデコード値を有するビット線５および書込ワード線６をそれぞれ選択する。この場合、ビット線５および書込ワード線６に流す電流の向きは、書込データに基づいてカレントドライブ５６Ｃ，５８Ｃによって決定される。また、制御ロジック部５３は、Ｙ方向接地回路５６Ｄに対して書込許可信号を出力して、各トランジスタＴＲを導通状態に移行させる。これにより、ビット線５および書込ワード線６の双方に電流が流れる記憶セル１が一義的に選択されて、この記憶セル１に所定のビットデータ（書込データ）が書き込まれる。
【００４２】
次に、磁気メモリデバイスＭにおける読み出し動作について説明する。
【００４３】
この磁気メモリデバイスＭでは、まず、アドレスバッファ５１が外部データ端子Ａ０〜Ａ２０を介してアドレスデータを取り込んで内部バッファで増幅してアドレス線５５，５７を通じてＹ方向、Ｘ方向のアドレスデコーダ５６Ａ，５８Ａに伝達する。一方、アドレスデコーダ５６Ａ，５８Ａは、アドレスデータに基づいて、これに対応するデコード値を有するビット線５および読出ワード線１２をそれぞれ選択する。また、制御ロジック部５３は、読み出し動作時においては、Ｙ方向接地回路５６Ｄに対する書込許可信号の出力を停止して、各トランジスタ５４Ａを非導通状態に移行させる。また、センスアンプ５６Ｂは、内蔵の電流検出用抵抗を介して、選択されたビット線５に対して所定電圧の印加を開始する。一方、Ｘ方向接地回路５８Ｂは、選択された読出ワード線１２を内蔵のトランジスタを介して接地させる。これにより、センスアンプ５６Ｂ、選択されたビット線５、このビット線５および選択された読出ワード線１２の双方の交差部分における記憶セル１内のＴＭＲ素子２０、その記憶セル１の磁性体２、読出ワード線１２、並びにＸ方向接地回路５８Ｂの経路で読出電流が流れる。この場合、ＴＭＲ素子２０では、２つの磁性層２２，２３における磁化方向の組み合わせによってその内部抵抗が大きく相違する。このため、上記の電流経路を流れる電流の値は、ＴＭＲ素子２０に記憶されている情報の内容に応じて変化する。したがって、センスアンプ５６Ｂは、内蔵されている電流検出用抵抗の両端間に発生した電圧の大小（つまり電流検出用抵抗を流れる電流の大小）に基づいて、記憶セル１に記憶されているデータ（情報）の内容（１または０）に対応する読出データを読み出し用データバス６２を介してデータバッファ５２に出力する。次いで、データバッファ５２に出力された読出データは、データバッファ５２の外部データ端子Ｄ０〜Ｄ７を介して外部装置によって読み出される。
【００４４】
このように、この磁気メモリデバイスＭによれば、ビット線５および書込ワード線６の各交差部分に、各交差部分におけるビット線５および書込ワード線６の双方を個別に被覆する環状磁性層ＲＭ１，ＲＭ２を形成する磁性体２を配設し、かつＴＭＲ素子２０の感磁層２３を各環状磁性層ＲＭ１，ＲＭ２の共有部位（磁性体部２ａ）で構成したことにより、ビット線５および書込ワード線６を流れる電流によってこれらの各線５，６の周囲に発生する磁束を環状磁性層ＲＭ１，ＲＭ２（閉磁路）内に閉じ込めることができる。このため、漏れ磁束の発生を低減することができる結果、隣接する記録セル１への悪影響を大幅に低減することができる。つまり、この磁気メモリデバイスＭによれば、高い電磁遮蔽効果を奏することができる。また、この磁気メモリデバイスＭでは、ビット線５および書込ワード線６の各々の周囲を被覆する各環状磁性層ＲＭ１，ＲＭ２の共有部位（磁性体部２ａ）で感磁層２３を形成している。このため、この磁気メモリデバイスＭによれば、上記したように漏れ磁束の発生を低減することができるため、その分密度が高められた磁性体２の内部磁束を感磁層２３に効率よく伝達することができる結果、感磁層２３の磁化方向を効率よく変化させることができる。
【００４５】
なお、本発明は、上記した実施の形態に限定されない。例えば、上記した磁気メモリデバイスＭでは、ビット線５および書込ワード線６の双方を個別に被覆する環状磁性層ＲＭ１，ＲＭ２の共有部位（磁性体部２ａ）のみでＴＭＲ素子２０の感磁層２３を構成した記憶セル１を採用した例について説明したが、これに限られない。一例として、図５に示すように、導電性磁性材料を用いて形成されると共に磁性体部２ａに対して磁気的に交換結合する磁性層２４を非磁性層２１と磁性体部２ａとの間に配設して構成した記憶セル１Ａを採用することもできる。この場合、感磁層２３Ａは、この磁性層２４と磁性体部２ａとによって構成される。この記憶セル１Ａによれば、感磁層２３Ａを構成する一方の部材である磁性層２４の材料として分極率の高い材料を選択することができるため、ＴＭＲ素子２０のＭＲ変化率を大きくすることができる。また、磁性層２４は、磁性体部２ａよりも保磁力の大きな材料を用いて形成することが好ましい。このように構成することにより、磁性層２４の磁化方向をより安定化させることができる。ここでの磁性体部２ａの保磁力とは、積層体と接する部分または積層体の投影された部分の形状を仮定した場合の磁性体部２ａの保磁力を言う。また、この構成によれば、ＴＭＲ素子２０の形成工程において、磁性層２４とトンネルバリア層を形成する非磁性絶縁層２１とを同一チャンバー内で連続的に成膜できるため、磁性層２４と非磁性絶縁層２１との界面の他元素による汚染を防止することができる結果、ＴＭＲ素子２０のＭＲ変化率を大きくすることができる。
【００４６】
さらに、図６に示すように、磁性体部２ａに薄層状の非磁性導電層２５と磁性層２４とをその順序で積層して感磁層２３Ｂを構成し、磁性層２４が磁性体部２ａに対して反強磁性結合可能に構成した記憶セル１Ｂを採用することもできる。この場合、感磁層２３Ｂは、磁性体部２ａ、磁性層２４および非磁性導電層２５によって構成される。この記憶セル１Ｂによれば、上記の例の効果に加えて、磁性層２４の磁化方向をさらに安定化させることができる。
【００４７】
また、図７に示すように、上記した記憶セル１Ａの構成に対して、磁性層２２の非磁性層２１と反対側に磁性層２２と交換結合する反強磁性かつ導電性の磁性層（第２の磁性層）２６を配設（積層）することにより、ＴＭＲ素子２０をスピンバルブ構造の積層体に形成した記憶セル１Ｃを採用することもできる。この記憶セル１Ｃによれば、磁性層２２の磁化方向を一定方向に一層安定した状態で維持することができる。なお、図示はしないが、記憶セル１に対しても同様にして、導電性磁性層２５を配設する構成を適用することができる。
【００４８】
また、図８に示すように、上記した記憶セル１Ａの構成に対して、磁性層２２の非磁性層２１と反対側に非磁性導電層２７を介して磁性層２２と反強磁性結合する強磁性かつ導電性の磁性層（第３の磁性層）２８を積層し、かつこの磁性層２８の磁性層２２と反対側に磁性層２８と交換結合する反強磁性の磁性層（第４の磁性層）２９を積層してＴＭＲ素子２０を形成した記憶セル１Ｄを採用することもできる。この記憶セル１Ｄによれば、磁性層２２から感磁層２３Ａへの静磁界の影響を低減できるため、感磁層２３Ａの磁化方向を効率よく変化させることができる。また、磁性層２２の磁化方向を一定方向により一層安定して維持することができる結果、ＴＭＲ素子２０のＭＲ変化率を大きくすることができる。なお、図示はしないが、記憶セル１，１Ｂに対しても同様にして、非磁性導電層２７、磁性層２８および磁性層２９を配設する構成を適用することができる。
【００４９】
また、上記の磁気メモリデバイスＭでは、記憶セル１，１Ａ，１Ｂ，１Ｃ，１Ｄを配置した部位において、ビット線５および書込ワード線６が直角に交差する例を挙げて説明したが、図９に示すように、ビット線５および書込ワード線６が交差部位において互いに平行になる構成において、この交差部分に配置する記憶セル１Ｅに対しても各記憶セル１，１Ａ，１Ｂ，１Ｃ，１Ｄの構成を適用することができる。この場合、一例として記憶セル１Ａをベースとして構成した記憶セル１Ｅは、図１０に示すように、環状磁性層ＲＭ１と環状磁性層ＲＭ２とが平行になるように磁性体部２ａに密着して配設されている構成においてのみ記憶セル１Ａと相違し、他の構成要素は同一に構成される。この構成においても、記憶セル１Ａと同様にしてビット線５および書込ワード線６を流れる電流によって発生する各磁界の合成磁界を用いて感磁層２３の磁化方向を反転させることができる。また、他の記憶セル１，１Ｂ，１Ｃ，１Ｄの構成をベースとして構成した記憶セルも同様にして、他の記憶セル１，１Ｂ，１Ｃ，１Ｄと同一の効果を奏することができる。
【００５０】
【発明の効果】
以上のように、本発明に係る磁気抵抗効果素子によれば、第１の書込線および第２の書込線の交差部分における各書込線の双方を個別に被覆することによって第１の書込線に対する環状磁性層および第２の書込線に対する環状磁性層をそれぞれ形成する磁性体を設け、各環状磁性層の共有部位を含ませて感磁層を構成したことにより、両書込線を流れる電流によってこれらの各書込線の周囲に生じる磁束を各環状磁性層よりなる閉磁路内に閉じ込めることができるため、漏れ磁束の発生を低減することができる結果、隣接する磁気抵抗効果素子への悪影響を大幅に低減することができる。また、漏れ磁束の発生を低減することができるため、その分密度が高められた磁性体の内部磁束で感磁層内に磁界を効率よく発生させることができる結果、感磁層の磁化方向をより小さな電流で効率よく変化させることができる。つまり、感磁層内に効率よく磁界を発生させて書込効率を十分に向上させることができる。
【００５１】
また、本発明に係る磁気抵抗効果素子によれば、各環状磁性層の共有部位に対して磁気的に交換結合する磁性層を感磁層に設けたことにより、感磁層を構成する一方の部材である磁性層の材料として分極率の高い材料を選択することができるため、磁気抵抗効果素子のＭＲ変化率を大きくすることができる。さらに、共有部位よりも保磁力の大きな材料を用いて磁性層を形成することにより、磁性層の磁化方向をより安定化させることができる結果、感磁層全体の磁化方向をより安定化させることもできる。
【００５２】
さらに、本発明に係る磁気抵抗効果素子によれば、各環状磁性層の共有部位に対して反強磁性結合可能な非磁性導電層および磁性層を感磁層に設けたことにより、磁性層の磁化方向をさらに安定化させることができる結果、感磁層全体の磁化方向を安定化させることができる。
【００５３】
また、本発明に係る磁気抵抗効果素子によれば、第１の書込線に対する環状磁性層および第２の書込線に対する環状磁性層の一方と感磁層を電気的に接続したことにより、磁性体を経由して磁気抵抗効果素子と読み出し線とを接続することが可能となるため、磁気抵抗効果素子の構造を簡略化でき、高密度の記憶素子を実現することができる。
【００５４】
また、本発明に係る磁気抵抗効果素子によれば、第１の磁性層の保磁力を感磁層よりも大きな保磁力に設定することにより、第１の磁性層における磁化方向を一定方向に維持することができる。
【００５５】
さらに、本発明に係る磁気抵抗効果素子によれば、第１の磁性層の非磁性層と反対側に第１の磁性層と交換結合する反強磁性の第２の磁性層を積層して積層体をスピンバルブ構造に形成したことにより、第１の磁性層の磁化方向を一定方向により安定して維持することができる。
【００５６】
また、本発明に係る磁気抵抗効果素子によれば、第１の磁性層の非磁性層と反対側に非磁性導電層を介して積層されると共に第１の磁性層と反強磁性結合する強磁性の第３の磁性層、およびこの第３の磁性層の第１の磁性層と反対側に積層されると共に第３の磁性層と交換結合する反強磁性の第４の磁性層で積層体を形成したことにより、第１の磁性層から感磁層への静磁界の影響を低減できるため、感磁層の磁化方向を効率よく変化させることができる。また、第１の磁性層の磁化方向を一定方向により一層安定して維持することができる結果、磁気抵抗効果素子のＭＲ変化率を大きくすることができる。
【００５７】
また、本発明に係る磁気メモリデバイスによれば、第１の書込線および第２の書込線の各交差部分に第１の書込線および第２の書込線に挟まれるようにして各磁気抵抗効果素子をそれぞれ配設したことにより、各書込線の周囲に生じる磁束を閉じ込めることができるため、漏れ磁束の発生を低減することができる結果、隣接する磁気抵抗効果素子への悪影響を大幅に低減することができる。したがって、磁気抵抗効果素子の高密度化を実現することができる。また、漏れ磁束の発生を低減することができるため、その分密度が高められた磁性体の内部磁束を感磁層に効率よく伝達することができる結果、感磁層の磁化方向をより小さな電流で効率よく変化させることができる。つまり、小さな書込電流によって効率よく情報を記録することができる。したがって、磁気抵抗効果素子を小型化（微小化）した際に反磁界が増大した場合であっても、大きな書込電流を流すことなく情報記録の確実化を図ることができる。
【００５８】
【図面の簡単な説明】
【図１】本発明に係る磁気メモリデバイスＭの全体構成を示すブロック図である。
【図２】図１の磁気メモリデバイスＭにおける記憶セル群５４およびその周辺回路の構成を示すブロック図である。
【図３】図２に示す記憶セル１において書込ワード線６に沿って切断した断面図である。
【図４】ビット線５および書込ワード線６に電流を流すことで感磁層２３に情報が記録される原理を示す原理図である。
【図５】他の記憶セル１Ａの構成を示す断面図である。
【図６】他の記憶セル１Ｂの構成を示す断面図である。
【図７】他の記憶セル１Ｃの構成を示す断面図である。
【図８】他の記憶セル１Ｄの構成を示す断面図である。
【図９】他の記憶セル１Ｅを採用した記憶セル群の構成を示す平面図である。
【図１０】図９に示す記憶セル１ＥのＸ−Ｘ線に沿った断面図である。
【図１１】従来の記憶セルとしてのＴＭＲ素子１２０のビット線１０５に沿って切断した断面図である。
【図１２】図１１に示す記憶セルを採用した磁気メモリデバイスの構成を示す平面図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ  記憶セル
２  磁性体
２ａ  磁性体部
５  ビット線
６  書込ワード線
１２  読出ワード線
２０  ＴＭＲ素子
２１  非磁性層
２２  第１の磁性層
２３，２３Ａ，２３Ｂ  感磁層
２４  磁性層
２５  非磁性導電層
２６  磁性層（第２の磁性層）
２７  非磁性導電層
Ｍ  磁気メモリデバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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