(57)【要約】【課題】本発明は、システムクロックが、近接する電子装置に殆ど電磁干渉を生成させないように多くのスペクトルラインに可能な限り均等に分配されたシステムクロックを発生するクロック発生器を提供することを目的とする。【解決手段】クロック発生器1が信号源3によって制御される位相変調装置2によって安定した位相および周波数の基準クロックb1を定める基本クロックt1を基準クロックb1に対して変調してシステムクロックc1を生成し、信号源3はランダム信号発生器3.1を備え、システムクロックc1の位相が基準クロックb1と異っており（Δφ）、その異なる量の最大量は基準クロックb1の周期Ｔの２分の１よりも小さく、位相差の統計的分布が連続的であるか、または基準クロックの周期Ｔの１０分の１よりも小さいステップを有していることを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
システムクロックが、近接する電子装置にほとんど電磁干渉を生成させないように、クロック発生器が信号源によって制御される位相変調装置によって安定した位相および周波数の基準クロックを定める基本クロックを基準クロックに対して変調するクロック制御される電子装置のための安定した周波数のシステムクロックを発生するクロック発生器において、
信号源がランダム信号発生器を具備し、
システムクロックの位相が基準クロックと異っており、その異なる量の最大量は基準クロックの周期の値の２分の１よりも小さく、
位相差の統計的分布が連続的であるか、または基準クロックの周期の１０分の１よりも微細な構造を有していることを特徴とするクロック発生器。
【請求項２】
位相変調装置が量子化された位相差を形成し、その微細な構造が位相差形成の最小量子化ステップによって定められる請求項１記載のクロック発生器。
【請求項３】
ランダム信号発生器が制御信号として位相変調装置に供給されるディスクリートなランダム値を生成する請求項２記載のクロック発生器。
【請求項４】
位相変調装置が可変遅延装置を具備し、その制御入力がランダム信号源の出力に結合されている請求項１乃至３の何れか１項記載のクロック発生器。
【請求項５】
ランダム信号発生器が、偽似ランダムシーケンスを生成し、その回帰期間が基準クロックの期間の１０倍以上の長さである請求項３または４記載のクロック発生器。
【請求項６】
位相変調装置がタップを有する遅延ネットワークおよびタップに接続されたスイッチング装置を具備し、遅延ネットワークが等しいおよび／或いは等しくない遅延を与える遅延段から構成され、各スイッチ位置、従って遅延ネットワークの瞬間的遅延がランダム値によって制御される請求項４または５記載のクロック発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に自動車において、少なくともクロック制御された電子装置のための安定した周波数のシステムクロックを発生するためのクロック発生器に関する。
【背景技術】
【０００２】
システムクロックは、システムクロックが、近接する電子装置にほとんど電磁干渉を生成させないようにクロック発生器が信号源によって制御される位相変調装置によって安定した位相および周波数の基準クロックを定める基本クロックを基準クロックに対して変調するクロック制御される電子装置のための安定した周波数のシステムクロックを発生するクロック発生器において、信号源によって制御される位相変調装置によって基準クロックに対して変調されるので、隣接する電子装置に対して電磁干渉を殆ど生じない。
【０００３】
種々の機能の表示或いは制御のための種々の応用の分野、特に自動車において、デジタルの、一般的にクロック制御された信号処理装置の使用が増加し、そのために個々のクロック制御された装置が接続された集中型或いは分散型のクロックシステムが要求される。その結果、干渉信号が、広い周波数範囲において、直接に、或いは接続された電源または信号ラインを介して生成される。干渉信号は、電磁干渉フィールドを介して、それに加えて比較的に高い抵抗の供給ネットワークを介して隣接する電子装置或いは設備へ伝播し、そのような装置或いは設備の動作を妨害する。この妨害は、アナログの部分的回路或いはアナログ信号に影響を及ぼす場合、特に妨害となる。自動車においては、音響装置（放送受信器、自動車無線装置、カセットプレーヤ）が特に影響を受けるが、干渉はアナログセンサに対しても影響する可能性がある。
【０００４】
クロック誘導干渉は、システムクロックの一方の或いは両方のパルス縁部にロックされるクロック制御された装置における電流ピークによって発生する。これらの電流ピークは、非常に多くのスイッチング段の作動、例えばＭＯＳ回路におけるゲートキャパシタンスの充電或いは放電によって生成される。クロック周波数が一層高くなると、内部のスイッチング動作が一層速くならざるを得なくなり、電流ピークは一層高くなるであろう。特に関係するクロック制御された装置或いはプロセッサがＣＭＯＳ技術において構成されている場合、作動されるスイッチ段の数、従って電流ピークの高さは回路の複雑さの増加に伴って増加する。外部ブロックキャパシタによる非常に狭い負荷電流パルスのバッファは、コストのためにおよび集積回路用の普通のパッケージの設計のために部分的にしか可能ではない。そのようなブロックキャパシタに関して、干渉信号の高周波数素子を抑制することは殆ど不可能である。
【０００５】
隣接する電磁装置への干渉を少なくするためにクロックシステムを変形する幾つかの方法が当業者には知られている。受動遮蔽或いはクロックパルスの縁部の勾配を緩和することに関する方法は、本発明の一部分を構成するものではなく、それと有効に結合して、干渉を一層抑制をすることができる。本発明は、ディスクリートなスペクトル線およびその高調波の干渉信号のエネルギ含有量を集中しないで、一層広い周波数範囲に可能な限り均等にエネルギ含有量を分配するクロック周波数の変調に関する。時間の平均に関して、クロック周波数は、基準クロックの固定周波数から外れない。
【０００６】
ドイツ特許公報DE-A-41 42 563号明細書（ ITT整理番号C-DIT-1430）は、位相／周波数変調装置によってシステムクロックを変調する本発明の前提概念に基いてクロック発生器を開示している。変調装置は、ＶＣＯ制御電圧を変調する電子的に制御される漏洩電流路であり、制御された漏洩電流は鋸歯形、三角形、正弦波形、或いはその他の形の波形を有する。位相或いは周波数変調が行われるか否かは、位相ロックループの設計および漏洩電流の最大振幅によって決まる。
【０００７】
DE-A-38 02 863号明細書において、クロック誘導干渉は、システムクロックの純粋な周波数変調によって減少され、干渉が抑制される周波数範囲に関する特別の注意が各変調周波数および各周波数偏差に向けられる。
DE-A-44 23 074号明細書（ ITT整理番号C-DIT-1666）において、クロック誘導干渉効果は、周波数の安定しているクロック信号を得るために周波数分離器による複数の分離比の間でクロック発生器からの出力信号を切換えることによって減少される。周波数分離器のスイッチは、偽似ランダム数発生器によって行なわれる。
【０００８】
米国特許第 4,023,116号明細書は、周波数合成システムを開示し、その出力クロックは位相ロックループを介して基準クロックにロックされる。位相の比較が基準クロックのパルス縁部の期間でのみ可能であるので、パルス縁部間の時間間隔は、“デッドバンド”として位相／周波数制御に作用する。デッドバンド期間中、周波数合成システムは調整されていないので、小さい未調整の変化が、望ましくない位相差として出力信号の期間中に発生する可能性がある。デッドバンドは適切な回路によって消去され、合成された出力信号の周波数ジッタを減少させる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の技術のクロック発生器は、そのエネルギ内量を別のスペクトル光に分配することによって干渉スペクトルの主スペクトルラインを減少させる方法を使用する。しかしながら、発明者は生成された信号スペクトルを分析し、説明された方法によって達成された不適切な干渉抑制の原因を発見したが、それは個々のスペクトルラインが残りのスペクトルラインよりもかなり大きい振幅を有するのを阻止することができないので、干渉抑制は限定される。これらのスペクトルラインは、変調信号それ自身において、例えば三角形或いは鋸歯状波の変調の場合において周期的な信号要素によって、或いは例えば偽似ランダムシーケンスのような周期的でないが、追加のスペクトルラインの数が少なすぎ且つその位置が好ましくない変調要素によって作られる。
【００１０】
従って、本発明の目的は、その干渉スペクトルおよび放射エネルギーが殆ど電磁干渉を起こさないように、多くのスペクトルラインに可能な限り均等に分配されたシステムクロックを発生する改良されたクロック発生器を提供することである。
【課題を解決するための手段】
【００１１】
この目的は、本発明のクロック発生器によって達成される。本発明は、システムクロックが、近接する電子装置にほとんど電磁干渉を生成させないようにクロック発生器が信号源によって制御される位相変調装置によって安定した位相および周波数の基準クロックを定める基本クロックを基準クロックに対して変調するクロック制御される電子装置のための安定した周波数のシステムクロックを発生するクロック発生器において、信号源がランダム信号発生器を具備し、システムクロックの位相が基準クロックと異っており、その異なる量の最大量は基準クロックの周期の値の２分の１よりも小さく、位相差の統計的分布が連続的であるか、または基準クロックの周期の１０分の１よりも微細な構造を有していることを特徴とする。
【００１２】
本発明の実施態様は請求項２以下に記載されている。
【発明を実施するための最良の形態】
【００１３】
以下、本発明、およびその別の特徴を添付の図面を参照してより詳細に説明する。
図１のクロック発生器は、位相変調装置によって本発明を実施するために必要とされる全ての回路要素を具備する。フーリエ成分に関する電流パルス（＝電流スパイクシーケンス）ｉ１、ｉ２（図２参照）の２つのシーケンスの信号スペクトルを分析すると、生成スペクトルに対して以下の相互依存性が得られる。簡単に言えば、個々の電流パルスｉ１およびｉ２は非常に狭く、それらの干渉スペクトルが関係する基準クロックｂ１の周波数よりも少なくとも１０倍大きい周波数範囲に亘るものと仮定される。位相をロックされたパルスシーケンスｉ１のスペクトルは、よく知られているように、基準クロックｂ１の高調波を含み、個々の振幅は周波数と共にほんの僅かに減少する。位相変調された電流パルスｉ２のスペクトルは異なる。すなわち以下の３つの主要な相互依存性がそれに影響を及ぼす。
【００１４】
１．全ての存在する遅延Δｔの逆遅延の最小公倍数は、全スペクトルが回帰する周波数の値を決定する。そのような公倍数が無いならば、それはスペクトルが全く回帰しない理想的な場合に相当する。この状態はランダム信号源３．１によってのみ近似的に可能であり、ランダム信号源３．１の出力信号ｎは無限に細かい時間分解能で位相変調装置２を制御するアナログの周期的雑音信号である。しかしながら、実際的な応用において、それはスペクトルが十分に高い周波数ｆからのみ回帰する、或いは反射されるならば十分である。この周波数の逆数値１／ｆは、全ての位相シフトに対する関係する最小の量子化ステップを表す時間間隔Δｔ＝１／ｆを与える。この時間間隔Δｔは、例えば図３或いは図４に示される遅延ネットワークのスイッチされた遅延装置40或いは45によって特に容易に実現される。Δｔが数ナノ秒の範囲であるならば、スペクトルは、理論的にはたった数百メガヘルツ後に回帰するであろう。しかしながら、原則として電流パルスの縁部はこれ程十分に急峻ではないので、干渉スペクトルはこれらの周波数において最早存在しない。基準期間Ｔの標準化の後で、時間間隔Δｔは各位相差Δψに相当する。
【００１５】
２．基準クロックｂ１の期間Ｔに対する最長の遅延Ｔｇ／２の比は、別々のスペクトルラインとして均一の雑音から目立たなくなり、最早識別不可能になるまでに、スペクトルの高調波がどの程度減衰されるかを決定する。
３．回帰しないランダムシーケンスの長さは、個々のスペクトルラインがどの程度近接した間隔を有しているかを決定する。デジタルのランダム信号発生器の場合によくあることだが、ランダムシーケンスが定められた回帰速度を有するならば、それは偽似ランダムシーケンスである。他方で、偽似ランダム数の回帰の時間的長さＴｎは、デジタルのランダム数発生器の構成によって予め任意に設定することができるので、スペクトルラインの密度も任意に予め設定可能である。冒頭で説明されたように、干渉エネルギが分配されたスペクトルラインの数は、何本のスペクトルラインが存在するかによって決まる。スペクトルラインの十分な密度は、ほぼ基準クロック期間Ｔの１０分の１よりも細かい構造で始まる。
【００１６】
以下の実施例でこれを説明する。クロック発生器は５ＭＨｚの方形波信号を供給する。正および負へ向うパルス縁部は各々、電流パルスをトリガし、その結果電流パルスは１０ＭＨｚの周波数で発生する。位相シフトは連鎖遅延装置によって生成され、それは各々がクロックパルスを２ｎｓ遅延する１５個の遅延段から構成される。適切なランダム数発生器は、Ｔｎ＝２５６Ｔの周期で周期的に回帰する２５６の値でランダムシーケンスを発生する。ランダムシーケンスは、表から読み取られるか或いは偽似ランダム数発生器によって発生されることができる。例は、約４０ｋＨｚのスペースを有するスペクトルラインの密度が生じる。ランダムシーケンスが長さが１０倍であるならば、個々のスペクトルラインは約４ｋＨｚだけ離されるであろう。
【００１７】
これらの考察は、図１、３、および４に示されるクロック発生器ｔｇの重要な部分的回路へ導く。各クロック発生器は、関係した電流パルスｉ１のシーケンスを介して基準クロックｂ１を決定する基本クロックｔ１を発生するためのクロック源１を具備する。各クロック発生器ｔｇにおいて、基本クロクｔ１は、望ましいシステムクロックｃｌを発生するために位相変調装置２、20、25によって変調され、位相変調装置２、20、25は信号源３、30によって制御される。システムクロックｃｌは、少なくとも１つのクロック制御された電子装置５、例えばプロセッサに供給され、その電流パルスｉ２は、隣接する電子装置６の動作を妨害する可能性がある。
【００１８】
図１の位相変調装置２は、制御信号ｓ３の値に応じて異なる時間間隔によって基本クロックｔ１を遅延する可変遅延装置４を具備する。可変遅延装置４は、例えば直列に接続されたインバータで構成されるアナログ連鎖遅延装置でよく、その遅延は制御信号ｓ３によって決まる。基準クロック期間Ｔ中における制御信号ｓ３における変化を避けるために、制御信号はサンプルおよび保持回路３．３によって保持される。この回路への制御信号ｓ１は、クロック源１からの基本信号ｔ１或いはそれにロックされた信号の何れかである。信号源３におけるランダム信号発生器３．１は、その出力において雑音信号ｎｓを供給し、その振幅はリミタ３．２によって制限される。リミタの出力はフィルタ処理された雑音信号ｎｓ´であり、それはサンプルおよび保持回路３．３の入力へ供給される。ランダム信号発生器３．１が、それ自身出力振幅において制限されないならば、これによって位相差が大きくなり過ぎる可能性があるので、リミタ３．２は必要である。従って上で説明された第２の条件から、これは基準クロックｂ１の高調波がどの程度減衰されるかを決定するので、最長の遅延Ｔｇ／２は基準クロックｂ１の周期Ｔに対して所定の関係を有さなければならないことが分かる。従ってこの考察から、位相差の最大値Ｔｇ／２は、基準クロックｂ１の周期Ｔの所定の値を超過してはならないことになる。原則として、この値は周期Ｔの２％乃至２０％の範囲にあるが、Ｔ／２を超えてはならない。図３および４は、それぞれ可変の遅延装置40および45の回路図であり、それはそれぞれ等しいかまたは等しくないが固定した遅延Δｔ１、Δｔ２、Δｔ３、…、Δｔｎ、および、Δｔを与えるデジタル制御の遅延段４．１、４．２、４．３、…、４．ｎ、および４ｄから構成される。各遅延段は、個々の連鎖遅延装置で構成されてもよい。
【００１９】
図２は、複数の周期Ｔに亘る幾つかの信号の型態を示す。第１の行はクロック源１からの方形波の基本クロックｔ１を示す。電流パルスｔ１は、電子装置５において基本クロックｔ１の各々正へ向う縁部と負へ向う縁部においてトリガされるので、基本クロックｔ１の周波数の２倍の基準クロックｂ１が干渉パルスのスペクトルに対して得られる。第４の行において、位相変調された電流パルスｉ２が生じる時間ウインドウＴｇが各基準クロック期間Ｔに対して示される。時間ウインドウＴｇの値の２分の１は、システムクロックｃｌと基準クロックｂｌとの間の最大位相差に対応する。電流パルスの継続時間は位相変調によって変化されない。
【００２０】
図３において、位相変調装置20は、量子化された位相差Δｔ１、Δｔ２、Δｔ３、…、Δｔｎを生成し、その繊細な構造は、可能な位相差の最小の量子化ステップに依存する。従って、位相変調装置20はそれぞれの位相差ステップΔｔの数によって異なる所定数の位相差のみを生成することができるので、それはデジタルで動作する。位相差ステップΔｔは、例えば、単一のインバータ段或いは、信号の反転を避けるために、直列に接続されたインバータ段から構成される連鎖遅延装置の部分を形成する二重インバータ段を通る伝播遅延によって形成されることができる。よく知られているように、そのようなインバータ段を通る伝播遅延は分流電流を経由して広い範囲内で設定することができ、製造プロセスの或いは温度によって誘導された遅延の偏差は、制御回路によって補償されることができる。各遅延はデジタルで制御されるスイッチ装置50によって選択され、その信号入力は遅延段４．１、４．２、４．３、…、４．ｎの各１つに接続される。デジタル制御信号ｓ４に応答して、スイッチ装置50の入力の各々は、システムクロックｃｌを供給するための出力に接続される。デジタル制御信号ｓ４は、別々のランダム値を与えるランダム信号源30によって形成される。原則として、ランダム値は、例えば上で説明されたDE-A-44 23 074号明細書において説明されるように偽似ランダム数発生器からの偽似ランダムシーケンスによって形成される。しかしながら、ランダム数発生器30によって読み取られる表として偽似ランダムシーケンスを記憶することもできる。偽似ランダムシーケンスの回帰速度は、偽似ランダム数発生器において表の長さによって、或いは位相レジスタ段の数によって任意に予め決定することができる。図３において、ランダム数発生器30は基準クロックｂ１によって制御され、それはクロック速度倍増回路１．１によって基本クロック速度ｔ１を２倍にすることによって獲得される。
【００２１】
図４は、特に構成が容易な遅延ネットワーク45を有するクロック発生器ｔｇを示す。遅延ネットワークは、均等な遅延Δｔを与える予め決められた数の直列の遅延段４ｄから構成されている。各２つの遅延段の間の各タップは、電子スイッチング装置55の関係する入力に接続されている。連鎖遅延装置の最初と最後も、スイッチング装置55の入力に接続される。各遅延段４ｄは、偶数がクロック信号の反転を妨げるのに役立つので、偶数の、特に２個の直列に接続されたインバータを具備する。遅延段４ｄは１つのユニットにおいて有効に結合できる均等な領域の回路構造であるので、インバータの連鎖体としての遅延装置の設計は、半導体チップ上の回路のレイアウトに特に有効である。スイッチング装置55の個々のトランジスタは、短い信号ラインによって連鎖遅延装置のタップに接続できる。半導体表面上の遅延装置４、40、45の比較的にコンパクトな構造は、システムクロックｃｌの時間分解能が結合される干渉信号の縁部ではなく、各タップだけ依存することを確実にするために重要である。最小の量子化ステップ、従って位相差の微細構造ΔｔおよびΔψは、基準クロックｂ１の周期Ｔと比較して非常に小さくなければならない。本発明の目的を達成するために、位相シフトが干渉信号ではなくランダム数のみに従い、強調信号として雑音スペクトルに現れることが必要である。
【００２２】
図５は、位相をロックされた電流パルスｉｌのスペクトルＦ（ｉｌ）を概略的に示す。それは基準クロックｂ１の周波数ｆ１で始まり、ｆ１の複数の周波数の倍数に亘って延在する別々のスペクトルラインを含む。スペクトルラインの振幅は、周波数の増加に伴って減少する。フーリエの法則によると、これはマーク／スペース比と電流パルスの縁部の急峻さとによって決まる。この相互依存性は減少量に影響を及ぼす矢印ｆ（ｉ）として概略的に示される。仮定された周波数の範囲ｆｂにおいて、スペクトル成分の振幅は依然として比較的に大きく、その結果この周波数範囲において干渉信号をピックアップできる他の電子装置の動作は悪影響を受けるであろう。
【００２３】
図６は、本発明に従って位相をシフトされる電流のパルスｉ２の雑音スペクトルＦ（ｉ２）を概略的に示す。周波数の範囲ｋ１において、基準クロックｆ１の倍数で生じるシステムクロックｃｌの周波数の倍数における減少は、図５の例のものよりも著しく大きいことが認められる。周波数範囲ｋ２において、周波数範囲ｋ１のスペクトルは周波数ｆｗで回帰し、このスペクトルは一層高い周波数および一層低い周波数へ向って対称的に延在する。項目１において上で説明されたように、この周波数ｆｗの位置は、逆遅延ｆｗの最小公倍数、即ち最小の遅延ステップΔｔによって決まる。この周波数ｆｗ、従って全周波数範囲ｋ２は臨界的な周波数の範囲ｆｂが最早影響を受けないように非常に高くなければならない。
【００２４】
上で説明された相互依存性の項目２によると、周波数範囲ｋ１、および周波数範囲ｋ２の高調波の減衰は、基準クロックｂ１の期間Ｔに対する最長の遅延Ｔｇ／２の比によって決まる。その比が十分に大きい場合、基準クロックの周波数ｆ１に位置する基本振幅は、均一の雑音レベルｐｎにおいて現れるであろう。明瞭にするために、この状態は図６に示されていない。
【００２５】
本発明によると、干渉スペクトルの全エネルギは、周波数範囲ｋ１、ｋ２、およびｋ３内にある複数の周波数に可能な限り均等に分配される。個々の成分の振幅は均一の雑音レベルｐｎを形成し、そのエンベロープは図６において鎖線ｐｎで概略的に示される。スペクトルラインが一層接近した間隔になるとエネルギはより多くの数のスペクトル成分に分配できるので、雑音レベルｐｎはより低くなる。上記の項目３に基く、スペクトルラインの密度は、基準クロックｂ１の周期Ｔに対して偽似ランダムシーケンスの時間的な長さＴｎによって決定される。偽似ランダムシーケンスの回帰速度は、周波数範囲０乃至ｆｗのスペクトルラインの数、およびこれらのスペクトルラインの密度を決定する。
【００２６】
数学的なシミュレーションによって、クロック発生器ｔｇの個々の回路のパラメータを変更して雑音スペクトルＦ（ｉ２）および有効信号範囲ｆｂへの効果を容易に調べることができる。従って、所望の干渉抑制を与える最良の回路のパラメータを見付けることができる。特に、クロック発生器がデジタル回路として主として構成されるならば、実際の干渉抑制とシミュレーションとの間の相似度は非常に高い。
【図面の簡単な説明】
【００２７】
【図１】本発明のクロック発生器のブロック図。
【図２】複数のクロック期間におけるクロック信号と電流パルスとの間の時間的関係の概略図。
【図３】パルス変調装置としてデジタル型式で制御される遅延ネットワークを備えたクロック発生器のブロック図。
【図４】パルス変調装置としてデジタル型式で制御された遅延ネットワークを有するクロック発生器のブロック図。
【図５】電流パルススペクトルの概略図。
【図６】電流パルススペクトルの概略図。
【符号の説明】
【００２８】
１…クロック源、  ２…位相変調装置、  ３…信号源、  ４…可変遅延装置、  ５…電子装置、  ６…電子装置、  20…位相変調装置、  30…ランダム信号源、  40…遅延装置、  50…スイッチ装置、  55…電子スイッチング装置
【図１】
2004318894.tif 000003
【図２】
2004318894.tif 000004
【図３】
2004318894.tif 000005
【図４】
2004318894.tif 000006
【図５】
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【図６】
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