(57)【要約】【課題】マスク欠陥判定システムを提供する。【解決手段】検査フォトマスク上に挿入位置とサイズの異なる複数のマスク欠陥を配置するレイアウト設計ブロック１と、検査フォトマスクよりマスク欠陥が転写された半導体デバイスの電気的特性の測定を行い、電気的不良を示す半導体デバイスの位置を示す不良マップを取得する測定ブロック７と、マスク欠陥の配置座標値と不良マップの位置座標値を比較し、電気的不良を引き起こすマスク欠陥をサイズについて集計してマスク欠陥判定条件を算出する判定条件算出ブロック１７とを備える。【選択図】　　　図１
2004077564.tif 000002
【特許請求の範囲】
【請求項１】
検査フォトマスク上に挿入位置とサイズの異なる複数のマスク欠陥を配置するレイアウト設計ブロックと、
前記検査フォトマスクより前記マスク欠陥が転写された半導体デバイスの電気的特性の測定を行い、電気的不良を示す半導体デバイスの位置を示す不良マップを取得する測定ブロックと、
前記マスク欠陥の配置座標値と前記不良マップの位置座標値を比較し、前記電気的不良を引き起こす前記マスク欠陥を前記サイズについて集計してマスク欠陥判定条件を算出する判定条件算出ブロック
とを備えることを特徴とするマスク欠陥判定システム。
【請求項２】
前記マスク欠陥判定条件により新たに半導体デバイスを製造する製品フォトマスク上に発生するマスク欠陥の検出を行うマスク欠陥検査ブロックを更に備えることを特徴とする請求項１に記載のマスク欠陥判定システム。
【請求項３】
前記判定条件算出ブロックは、新たなフォトマスクに配置された新たなマスク欠陥のサイズと前記新たなマスク欠陥が引き起こす新たな半導体デバイスのパターンの寸法変動率との関係を算出するプロセスシミュレータと、
前記マスク欠陥判定条件に対応する寸法変動率と、前記新たなマスク欠陥が引き起こす前記新たな半導体デバイスのパターンの寸法変動率との関係より前記新たなフォトマスクのマスク欠陥判定条件を算出するマスク欠陥判定条件変換部
とを備えることを特徴とする請求項１又は２に記載のマスク欠陥判定システム。
【請求項４】
前記マスク欠陥が、前記半導体デバイスよりなる回路の互いに電気的に独立した回路部分にそれぞれ配置されることを特徴とする請求項１〜３のいずれか１項に記載のマスク欠陥判定システム。
【請求項５】
前記半導体デバイスよりなる回路のパターン形状の変動で前記回路の動作が変動しやすい第１の危険箇所と、前記半導体デバイスのパターンが形状不良となりやすい第２の危険箇所を抽出し、前記第１及び第２の危険箇所が電気的不良になる場合の前記回路の出力信号をシミュレーションするシミュレータブロックを更に備えることを特徴とする請求項１〜４のいずれか１項に記載のマスク欠陥判定システム。
【請求項６】
前記測定ブロックは、前記シミュレーションで得られた出力信号により、前記第１及び第２の危険箇所に対応する前記半導体デバイスよりなる前記回路の回路部分の電気的不良を判定する故障判定装置を備えることを特徴とする請求項５に記載のマスク欠陥判定システム。
【請求項７】
前記検査フォトマスクより前記マスク欠陥が転写された前記半導体デバイスの前記マスク欠陥に対応するデバイス欠陥を検出し、前記マスク欠陥判定条件を用いて、前記デバイス欠陥の検出の最適感度を算出するウェハ欠陥検査ブロックを更に備えることを特徴とする請求項１〜６のいずれか１項に記載のマスク欠陥判定システム。
【請求項８】
前記レイアウト設計ブロックは、前記検査フォトマスクと前記半導体デバイスの座標の対応座標値を格納するプログラム欠陥記憶部を備えることを特徴とする請求項１〜７のいずれか１項に記載のマスク欠陥判定システム。
【請求項９】
半導体デバイスのレイアウトデータに挿入位置及びサイズの異なる複数のプログラム欠陥を挿入してマスク描画データを作成する工程と、
前記複数のプログラム欠陥の前記マスク描画データ上の位置座標を計算してプログラム欠陥情報を作成する工程と、
前記マスク描画データから前記プログラム欠陥が転写されたマスク欠陥を有する検査フォトマスクを作製し、前記マスク欠陥のサイズを測定する工程と、
前記検査フォトマスクより前記マスク欠陥が転写されたデバイス欠陥を有する半導体デバイスを作製し、前記半導体デバイスの電気的特性を測定して、電気的不良の前記半導体デバイスの位置を示す不良マップを作成する工程と、
プログラム欠陥情報と不良マップの位置座標値を比較し、電気的不良を引き起こすマスク欠陥をサイズについて集計してマスク欠陥判定条件を算出する工程
とを含むことを特徴とするマスク欠陥判定方法。
【請求項１０】
前記マスク欠陥判定条件により新たに半導体デバイスを製造する製品フォトマスク上に発生するマスク欠陥の検出を行う工程を更に含むことを特徴とする請求項９に記載のマスク欠陥判定方法。
【請求項１１】
新たなフォトマスクにおけるマスク欠陥のサイズと前記マスク欠陥が引き起こす新たな半導体デバイスのパターンの寸法変動率との関係を算出する工程と、
前記マスク欠陥判定条件に対応する寸法変動率と、前記マスク欠陥が引き起こす前記新たな半導体デバイスのパターンの寸法変動率との関係より前記新たなフォトマスクのマスク欠陥判定条件を算出する工程
とを更に含むことを特徴とする請求項９又は１０に記載のマスク欠陥判定方法。
【請求項１２】
前記マスク欠陥が、前記半導体デバイスよりなる回路の互いに電気的に独立した回路部分にそれぞれ形成されることを特徴とする請求項９〜１１のいずれか１項に記載のマスク欠陥判定方法。
【請求項１３】
前記半導体デバイスからなる回路の電気的特性が変動しやすい第１の危険箇所を抽出する工程と、
前記半導体デバイスの所望のパターンが形成されにくい第２の危険箇所を抽出する工程とを更に含み、
前記第１及び第２の危険箇所に前記プログラム欠陥を挿入することを特徴とする請求項９〜１２のいずれか１項に記載のマスク欠陥判定方法。
【請求項１４】
前記第１及び第２の危険箇所が電気的不良になる場合の前記回路の出力信号をシミュレーションし、前記シミュレーションした出力信号により前記危険箇所の電気的不良を判定することを特徴とする請求項１３に記載のマスク欠陥判定方法。
【請求項１５】
前記検査フォトマスクより前記マスク欠陥が転写された半導体デバイスの前記マスク欠陥に対応するデバイス欠陥を検出する工程と、
前記マスク欠陥判定条件を用いて、前記デバイス欠陥検出の最適感度を算出する工程
とを更に含むことを特徴とする請求項９〜１４のいずれか１項に記載のマスク欠陥判定方法。
【請求項１６】
前記検査フォトマスクと前記半導体デバイスの座標の対応座標値を格納する工程を更に含むことを特徴とする請求項９〜１５のいずれか１項に記載のマスク欠陥判定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトマスクの欠陥管理に関し、特にフォトマスクのマスク欠陥判定システム及びマスク欠陥判定方法に関する。
【０００２】
【従来の技術】
半導体デバイス製造用フォトマスク上には、フォトマスク製造プロセスにより各種の形状やサイズのマスク欠陥が導入される。これらのマスク欠陥は、フォトマスクより転写されて半導体デバイスのパターンだけでなく、半導体デバイスの電気的特性に影響を及ぼすものもある。フォトマスクの製造及び管理において、半導体デバイスで電気的不良を引き起こすようなマスク欠陥は許されない。そのため、フォトマスクのマスク欠陥検査装置で行われるマスク欠陥検査において、フォトマスク上に形成されたマスク欠陥が半導体デバイスに転写された場合、電気的不良を引き起こすと判定するマスク欠陥判定条件が重要となる。例えば、マスク欠陥サイズに対するマスク欠陥判定条件を厳しくし検出感度を大きくすると、よりサイズの小さいマスク欠陥がマスク欠陥検査装置で検出される。この場合、半導体デバイスで電気的不良の原因になるマスク欠陥の見落しがほとんど無くなる。しかし、マスク欠陥検査装置が検出感度過剰になっている可能性が高い。このように検出感度過剰のマスク欠陥判定条件のもとにフォトマスクの製造管理が行われると、歩留まりの低下を招き、製造コストの増大、更には製造工期の長期化を招いてしまう。また、過剰に厳しいマスク欠陥判定条件に見合う高検出感度のマスク欠陥検査装置が必要となり、設備コストが上昇する。逆に、マスク欠陥判定条件を緩くすると、製造したフォトマスクのマスク欠陥検査において、半導体デバイスで不良の原因となるマスク欠陥を見落とす可能性が高く、不良品のフォトマスクが半導体デバイス製造に提供されることになり、半導体デバイスの製造歩留まりの低下、製造コストの増大、更には製造工期の長期化を招いてしまう。従来は、マスク欠陥判定条件は、シミュレーションにより求められていた。しかし、シミュレーションにより決定されたマスク欠陥判定条件に対する信頼度が高くなく、その結果、検出感度過剰の状態でマスク欠陥検査装置が運用されていた。
【０００３】
【発明が解決しようとする課題】
上述したように、フォトマスクのマスク欠陥検査において、半導体デバイスで電気的不良の原因となるマスク欠陥のマスク欠陥判定条件の最適化や、マスク欠陥検査装置の検出感度の最適化が困難であり問題であった。
【０００４】
本発明は、このような課題を解決し、マスク欠陥判定条件の最適化及びマスク欠陥装置の検出感度の最適化ができるフォトマスクのマスク欠陥判定システム及びマスク欠陥判定方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の特徴は、（イ）検査フォトマスク上に挿入位置とサイズの異なる複数のマスク欠陥を配置するレイアウト設計ブロックと、（ロ）検査フォトマスクよりマスク欠陥が転写された半導体デバイスの電気的特性の測定を行い、電気的不良を示す半導体デバイスの位置を示す不良マップを取得する測定ブロックと、（ハ）マスク欠陥の配置座標値と不良マップの位置座標値を比較し、電気的不良を引き起こすマスク欠陥をサイズについて集計してマスク欠陥判定条件を算出する判定条件算出ブロックとを備えるマスク欠陥判定システムであることを要旨とする。
【０００６】
本発明の第１の特徴によれば、マスク欠陥判定条件の最適化及びマスク欠陥装置の検出感度の最適化ができるマスク欠陥判定システムを提供することができる。
【０００７】
本発明の第２の特徴は、（イ）半導体デバイスのレイアウトデータに挿入位置及びサイズの異なる複数のプログラム欠陥を挿入してマスク描画データを形成する工程と、（ロ）複数のプログラム欠陥のマスク描画データ上の位置座標を計算してプログラム欠陥情報を作成する工程と、（ハ）マスク描画データからプログラム欠陥が転写されたマスク欠陥を有する検査フォトマスクを作製し、マスク欠陥のサイズを測定する工程と、（ニ）検査フォトマスクよりマスク欠陥が転写されたデバイス欠陥を有する半導体デバイスを作製し、半導体デバイスの電気的特性を測定して、電気的不良の半導体デバイスの位置を示す不良マップを作成する工程と、（ホ）プログラム欠陥情報と不良マップの位置座標値を比較し、電気的不良を引き起こすマスク欠陥をサイズについて集計してマスク欠陥判定条件を算出する工程とを含むマスク欠陥判定方法であることを要旨とする。
【０００８】
本発明の第２の特徴によれば、マスク欠陥判定条件の最適化及びマスク欠陥装置の検出感度の最適化ができるマスク欠陥判定方法を提供することができる。
【０００９】
本発明の第１及び第２の特徴において、マスク欠陥判定条件により新たに半導体デバイス製品を製造する製品フォトマスク上に発生するマスク欠陥の判定を行うことができる。また、新たなフォトマスクに配置された新たなマスク欠陥のサイズと新たなマスク欠陥が引き起こす新たな半導体デバイスのパターンの寸法変動率との関係を算出し、マスク欠陥判定条件に対応する寸法変動率と、新たなマスク欠陥が引き起こす新たな半導体デバイスのパターンの寸法変動率との関係より新たなフォトマスクのマスク欠陥判定条件を算出することにより、異なるデザインルールやプロセスによる半導体デバイスのフォトマスクのマスク欠陥判定条件がシミュレーションにより簡便に算出できる。また、マスク欠陥が、半導体デバイスよりなる回路の互いに電気的に独立した回路部分にそれぞれ配置されることが好ましい。また、半導体デバイスよりなる回路のパターン形状の変動で回路の動作が変動しやすい危険箇所と、半導体デバイスのパターンが形状不良となりやすい危険箇所を抽出し、回路の動作が変動しやすい危険箇所及び半導体デバイスのパターンが形状不良となりやすい危険箇所が電気的不良になる場合の回路の出力信号をシミュレーションして、この出力信号により危険箇所の電気的不良を判定することによりランダムに配列される半導体デバイス作製用のフォトマスクに対しても同様の効果を得ることができる。また、検査フォトマスクよりマスク欠陥が転写された半導体デバイスのマスク欠陥に対応するデバイス欠陥を検出し、マスク欠陥判定条件を用いて、ウェハ欠陥検査装置の最適感度を算出することにより、ウェハ欠陥検査装置の検出感度が定量的に把握でき、また最適な検出感度を設定することができる。更に、検査フォトマスクと半導体デバイスの座標の対応座標値を予め計算しておくことでマスク欠陥と不良マップの対応が簡便にできる。
【００１０】
【発明の実施の形態】
以下図面を参照して、本発明の第１及び第２の実施の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、形状と平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態においては、半導体デバイスとして、規則的な繰り返しパターンを有する半導体メモリ製品を例に取り説明する。
【００１２】
本発明の第１の実施の形態に係るマスク欠陥判定システムは、図１に示すように、半導体デバイスのレイアウトデータを基にフォトマスクのマスク描画データを作成するレイアウト設計ブロック１と、マスク描画データが石英等の透明基板表面上の金属等の遮光性膜に転写されて製造されたフォトマスクのマスク欠陥検査を行うマスク欠陥検査ブロック３と、ウェハ上にフォトマスクのパターンを転写して半導体デバイス製造プロセスにより製造された半導体デバイスのデバイス欠陥検査を行うウェハ欠陥検査ブロック５と、ウェハ上に形成された半導体デバイスの電気的特性を測定する測定ブロック７と、レイアウト設計ブロック１のレイアウトデータと測定ブロック７の電気的測定結果よりマスク欠陥判定条件を算出し、算出したマスク欠陥判定条件をマスク欠陥検査ブロック３及びウェハ欠陥検査ブロック５に出力する判定条件算出ブロック９を備えている。
【００１３】
レイアウト設計ブロック１は、レイアウト設計編集装置１１とプログラム欠陥記憶部１３を備える。レイアウト設計編集装置１１は、半導体メモリのレイアウトデータから作成したフォトマスク作製用のマスク描画データを、電子ビーム（ＥＢ）描画装置等のフォトマスク用のパターン描画装置に出力する。また、レイアウト設計編集装置１１は、検査フォトマスク上にマスク欠陥を作為的に導入するため、半導体メモリレイアウトに複数の種類及びサイズのプログラム欠陥を配置し、配置したプログラム欠陥のマスク描画パターン上の座標値をプログラム欠陥情報としてプログラム欠陥記憶部１３に格納する。さらに、レイアウト設計編集装置１１は、プログラム欠陥のマスク描画パターン上の座標値を、マスク描画パターンを転写した検査フォトマスクの座標系、検査フォトマスクから半導体メモリのパターンを転写したウェハ（半導体基板）の座標系、及び半導体メモリのビットマップアドレスそれぞれに変換し、その結果をプログラム欠陥記憶部１３に保存されているプログラム欠陥情報に追加して格納する。
【００１４】
マスク欠陥検査ブロック３は、マスク欠陥検査装置１７と、マスク欠陥記憶部１９及びマスク欠陥最適感度算出部２１を備える。マスク欠陥検査装置１７は、マスク描画データをもとに作製されたフォトマスクのマスク欠陥検査を実施する。また、マスク欠陥検査装置１７は、マスク欠陥検出感度の把握のため、検査フォトマスクに対して実施したマスク欠陥検査結果をマスク欠陥記憶部１９に格納する。マスク欠陥最適感度算出部２１は、マスク欠陥記憶部１９に格納されているマスク欠陥とプログラム欠陥記憶部１３に格納されているプログラム欠陥情報に含まれるプログラム欠陥の座標比較を行い、マスク欠陥検出感度を算出する。
【００１５】
ウェハ欠陥検査ブロック５は、ウェハ欠陥検査装置２３と、ウェハ欠陥記憶部２５及びウェハ欠陥最適感度算出部２７を備える。ウェハ欠陥検査装置２３は、作製されたフォトマスクを用いて、ウェハ上に形成された半導体メモリのデバイス欠陥検査を行う。またウェハ欠陥検査装置２３は、デバイス検出感度把握のため、検査フォトマスクにより作製された半導体メモリに対するデバイス欠陥検査結果をウェハ欠陥記憶部２５に格納する。ウェハ欠陥最適感度算出部２７は、ウェハ欠陥記憶部２５に格納されているデバイス欠陥とプログラム欠陥記憶部１３に格納されているプログラム欠陥情報に含まれるプログラム欠陥の座標比較を行い、ウェハ欠陥検出感度を算出する。
【００１６】
パターン寸法測定装置１５は、フォトマスクのマスクパターンあるいはマスク欠陥のサイズ、及び半導体メモリのデバイス欠陥のサイズを測定し、プログラム欠陥記憶部１３に保存されているプログラム欠陥情報に追加して格納する。
【００１７】
測定ブロック７は、電気的テスタ２９と、形状分類装置３１及び電気的テスト結果記憶部３３を備える。電気的テスタ２９は、作製された半導体メモリセルアレイの電気的特性を測定する。また、検査フォトマスクにより作製された半導体メモリに対して、電気的テスタ２９は、電気的不良を示すメモリセルのビットアドレスをフェイルビットマップとして取得する。形状分類装置３１は、電気的テスタ２９で取得されたフェイルビットマップの不良形状の分類を行い、形状分類された分類フェイルビットマップを電気的テスト結果記憶部３３に格納する。
【００１８】
判定条件算出ブロック９は、マスク欠陥判定条件算出部３５と、表示部３７と、マスク欠陥判定条件変換部３９及びプロセスシミュレータ４１を備える。マスク欠陥判定条件算出部３５は、プログラム欠陥記憶部１３に格納されているプログラム欠陥情報と電気的テスト結果記憶部３３に格納されている分類フェイルビットマップを比較し、半導体デバイス上で電気的不良を引き起こすプログラム欠陥の種類及びサイズを抽出し、その結果を表示部３７に表示する。さらに、マスク欠陥判定条件変換部３９は、マスク欠陥とデバイス欠陥のサイズの比較より欠陥の寸法変動率を算出する。プロセスシミュレータ４１及びマスク欠陥判定条件変換部３９は、算出された寸法変動率をもとに、異なるデザインルールやプロセスにおけるマスク欠陥判定条件を求める。
【００１９】
本発明の第１の実施の形態においては、まず、レイアウトデータ中に作為的にプログラム欠陥を挿入して作製した検査フォトマスクを用いて、半導体デバイス製造プロセスを実施する。作製した半導体デバイスの電気的特性測定より取得した電気的不良のマップとプログラム欠陥との対応を行いマスク欠陥判定条件を決定する。
【００２０】
本発明の第１の実施の形態に係るマスク欠陥判定システムによれば、半導体デバイスで電気的不良を引き起こすフォトマスクのマスク欠陥の種類とサイズを導出することができるため、マスク欠陥の最適な判定条件を決定することができる。
【００２１】
本発明の第１の実施の形態に係るフォトマスク欠陥判定方法において、プログラム欠陥は、例えば、図３に示すように、配置箇所に応じて分類される。図３（ａ）は、半導体メモリのラインアンドスペースパターン状の配線パターン１０５のスペース中央部に形成されたプログラム欠陥１０１ａを示し、欠陥種Ａと呼ぶ。図３（ｂ）は、配線パターン１０５のライン中央部に形成されたプログラム欠陥１０１ｂを示し、欠陥種Ｂと呼ぶ。図３（ｃ）は、配線パターン１０５のスペース部でラインパターンに接するように形成されたプログラム欠陥１０１ｃを示し、欠陥種Ｃと呼ぶ。また、図３（ｄ）は、配線パターン１０５のライン部にライン端に接するように配置されたプログラム欠陥１０１ｄを示し、欠陥種Ｄと呼ぶ。さらに、プログラム欠陥１０１ａ〜１０１ｄに対応する欠陥種Ａ〜Ｄはサイズに応じてそれぞれ分類される。例えば、欠陥種Ａ〜Ｄは、図４に示すように、プログラム欠陥サイズ１〜６の６種類に分類され、欠陥種Ａ１〜Ａ６、Ｂ１〜Ｂ６、Ｃ１〜Ｃ６及びＤ１〜Ｄ６の２４種類とされる。
【００２２】
ここで、フォトマスク上での欠陥種の形状としては、欠陥種Ａ及びＣのように、不要なパターンが加えられる黒欠陥と、欠陥種Ｂ及びＤのように、パターンが部分的に欠落している白欠陥に大別できる。黒欠陥は、周りに配線パターンがないとウェハ上で結像されなかったり、結像しても孤立パターンになるが、近傍に配線パターンがあるとウェハ上でその配線サイズを太らせる。白欠陥は、大きな幅の配線パターンの中にあればウェハ上で配線に穴をあけるだけだが、配線パターンの端に位置していればウェハ上で配線サイズを細らせる。図３では、プログラム欠陥は黒欠陥、白欠陥ともに、配線パター−ンの中央部と、配線パターン端に接する位置に配置しているが、配線パターン中央と端の中間点に配置してもよいことは、勿論である。更に、外形を正方形で説明しているが、矩形、円形あるいは楕円形等の他の形状であってもよく、またそれらの各種の外形が混在されてもよいことは勿論である。
【００２３】
上記のようにプログラム欠陥として、欠陥種類と欠陥サイズを変えて複数作成する。なお、レイアウト上に発生させたプログラム欠陥と、そのプログラム欠陥からフォトマスク上に形成されるマスク欠陥のサイズは一般には異なるため、プログラム欠陥のサイズは十分に広範囲に設定する必要がある。図５に示すように、欠陥種Ａ１〜Ａ６、Ｂ１〜Ｂ６、Ｃ１〜Ｃ６及びＤ１〜Ｄ６からなるプログラム欠陥１０１を半導体メモリレイアウトのチップ領域１０７上に、互いのプログラム欠陥１０１が半導体メモリの回路で電気的に干渉しないように挿入する。例えば、半導体メモリの１つのワード線あるいはビット線パターンには１つのプログラム欠陥１０１を挿入する。また、ショート不良による電源容量の不足等が発生せず、個別の欠陥として認識できるように、プログラム欠陥１０１の挿入位置は、半導体デバイス上で、例えば１００μｍ以上の十分な間隔を取る。プログラム欠陥１０１は、図５に示すように、例えば、半導体メモリレイアウト上のチップ領域１０７の対角線上に配列される。
【００２４】
また、レイアウト設計編集装置１１は、マスク描画データ上のプログラム欠陥１０１の位置に対して、マスク欠陥検査装置１７、ウェハ欠陥検査装置２３及び電気的テスタ２９それぞれへの座標系変換の計算を予め行う。マスク欠陥検査装置１７及びウェハ欠陥検査装置２３の座標系は、ともにＸ−Ｙ座標系である。例えば、図５に示すようにプログラム欠陥１０１が配列されたチップ領域１０７の左下角の位置を原点として、プログラム欠陥１０１の位置座標が決められる。
【００２５】
図６に示すように、検査フォトマスク１１３は、マスク欠陥１１１が配列されたマスク欠陥有りチップ領域１１７とマスク欠陥無しチップ領域１１９を並べて形成される。プログラム欠陥１０１の欠陥種Ａ１から形成されるマスク欠陥１１１が、マスク欠陥検査装置１７座標系で、例えば、検査フォトマスク上の（ｘＡ１，ｙＡ１）に位置するとする。
【００２６】
露光装置として、例えば、縮小比４：１のステッパを使用するとする。図７（ａ）に示すように、ウェハ１２３上のショット領域に、検査フォトマスク１１３のパターンがステップアンドリピートで４分の１に縮小されて転写される。その結果、複数のデバイス欠陥有りチップ１２７とデバイス欠陥無しチップ１２９が対になって配列される。したがって、ウェハ欠陥検査装置２３の座標は、例えば、デバイス欠陥有りチップ１２７のうちウェハ１２３右上端にある一つを原点チップとして、各デバイス欠陥有りチップ１２７のウェハ内でのチップ位置座標を決める。デバイス欠陥有りチップ１２７内のデバイス欠陥１２１の座標は、マスク欠陥１１１の場合と同様に、デバイス欠陥有りチップ１２７の左下角の位置を原点として決められる。例えば、図７（ｂ）に示すように、プログラム欠陥１０１の欠陥種Ａ１から形成されるデバイス欠陥１２１ａの座標を求める。ウェハ欠陥検査装置２３の座標系で、ｉ番目のデバイス欠陥有りチップ１２７ｉの原点の座標が（Ｘｉ，Ｙｉ）であるとする。デバイス欠陥有りチップ１２７ｉ内でデバイス欠陥１２１ａの座標は（ｘＡ１／４，ｙＡ１／４）となるから、ウェハ１２３内では、ｉ番目のデバイス欠陥有りチップ１２７ｉのデバイス欠陥１２１ａは座標（ｘＡ１／４＋Ｘｉ，ｙＡ１／４＋Ｙｉ）に位置することになる。
【００２７】
一方、電気的テスタ２９は、メモリのアドレスを表わすビットマップ座標系を用いている。デバイス欠陥有りチップ１２７あるいはデバイス欠陥無しチップ１２９上にマトリックス状に配列されたメモリセルアレイのメモリセルの位置は、メモリセルアレイの行アドレスと列アドレスで指定される。プログラム欠陥１０１の位置は、ビットマップ座標系に完全に１対１で変換されないので、必要に応じて許容範囲を設けて、例えば、プログラム欠陥１０１を囲む２〜３本の行及び列アドレスで指定される。
【００２８】
電気的テスタ２９の電気的測定結果から取得したフェイルビットマップを形状分類装置３１でビット不良、ロウ不良、カラム不良、十字不良、あるいはブロック不良等の形状に応じた不良分類モードに分類する。不良分類モードで分類された分類フェイルビットマップは、それぞれ、開始アドレスと終了アドレスを持ち、位置と大きさを表現している。ここで、ビット不良は例えば、メモリセルキャパシタの欠陥、ロー不良及びカラム不良はロー配線及びカラム配線の欠陥、十字不良はＭＯＳトランジスタゲートの欠陥に、それぞれ起因する不良分類モードである。一方、ブロック不良は、対象としているプロセス以外の原因による不良分類モードである。
【００２９】
例えば、ゲート酸化膜形成の検査フォトマスク１１３を用いて製造した半導体メモリにおいて、例えば、マスク欠陥１１１が転写されてメモリセルのＭＯＳトランジスタのゲート酸化膜にデバイス欠陥１２１が形成され、ＭＯＳトランジスタが動作不良になるとする。メモリセルのＭＯＳトランジスタは、ゲート電極が、例えばロー配線で、ドレイン電極がカラム配線でマトリックス状に接続されている。したがって、図８（ａ）に示すように、出現する電気的不良の形状は、動作不良のＭＯＳトランジスタの不良メモリセル１３５を中心とした十字形状のフェイルビットマップとなる。分類フェイルビットマップは、図８（ｂ）に示すように、行アドレスの開始アドレスＲＳと終了アドレスＲＥ、及び列アドレスの開始アドレスＣＳと終了アドレスＣＥで表示される。したがって、マスク欠陥検査の対象となる不良分類モードはプログラム欠陥を作成した層や場所により異なり、検査フォトマスク１１３のマスク欠陥１１１によって引き起こされる可能性がない不良分類モードは形状分類結果から削除する。
【００３０】
本発明の第１の実施の形態に係るフォトマスク欠陥判定方法を、図１を参照しながら半導体メモリを例として、図２のステップＳ２０１〜Ｓ２１１の手順にしたがい説明する。
【００３１】
（イ）ステップＳ２０１で、すでに動作確認がとれている半導体メモリ製品のレイアウトデータのメモリセルアレイ部に、レイアウト設計編集装置１１によりプログラム欠陥が作為的に挿入される。
【００３２】
（ロ）ステップＳ２０２で、図５に示したプログラム欠陥１０１を挿入したレイアウトデータより、検査フォトマスク作製用のマスク描画データが作成される。マスク描画データとしては、プログラム欠陥１０１を配置したプログラム欠陥有りチップレイアウト及び、プログラム欠陥が無いプログラム欠陥無しチップレイアウトが用意される。
【００３３】
（ハ）ステップＳ２０３で、レイアウト設計編集装置１１により、マスク描画データ上のプログラム欠陥１０１の位置に対して、マスク欠陥検査装置１７、ウェハ欠陥検査装置２３及び電気的テスタ２９それぞれへの座標系変換の計算が予め行われる。各々のプログラム欠陥１０１に対して予め行われるマスク欠陥検査装置１７、ウェハ欠陥検査装置２３及び電気的テスタ２９それぞれへの座標変換の計算結果は、プログラム欠陥情報としてプログラム欠陥記憶部１３に格納される。
【００３４】
（ニ）ステップＳ２０４で、マスク描画データを基に、マスク製造プロセスで、検査フォトマスク１１３が作製される。検査フォトマスク１１３の描画には、ＥＢ描画装置等が用いられる。例えば、石英等からなる透明基板上に形成されたクロム（Ｃｒ）等の金属よりなる遮光性膜表面のレジスト上に、プログラム欠陥有りチップレイアウト及びプログラム欠陥無しチップレイアウトのマスク描画データが転写される。転写されたレジストパターンをマスクとして反応性イオンエッチング（ＲＩＥ）等の選択エッチングにより遮光性膜を選択的に除去して、図６に示すように、マスク欠陥１１１が配列されたマスク欠陥有りチップ領域１１７とマスク欠陥無しチップ領域１１９が形成されて、検査フォトマスク１１３が作製される。
【００３５】
（ホ）ステップＳ２０５で、検査フォトマスク１１３上に形成されたマスク欠陥１１１のサイズが、パターン寸法測定装置１５で測定される。検査フォトマスク１１３上のプログラム欠陥１０１に起因するマスク欠陥１１１の場所を特定するために、パターン寸法測定装置１５はプログラム欠陥記憶部１３からプログラム欠陥情報を取得する。測定された検査フォトマスク１１３上のマスク欠陥１１１のサイズは、プログラム欠陥情報に追加されてプログラム欠陥記憶部１３に格納される。なお，マスク製造プロセス及び、パターン寸法測定装置１５の分解能の関係で、マスク欠陥１１１のサイズが測定できない状態になることも考えられる。その場合は、プログラム欠陥情報にサイズを記入しなくてもよい。
【００３６】
（ヘ）ステップＳ２０６で、検査フォトマスク１１３を用いて、メモリセルキャパシタ形成プロセス、金属酸化膜半導体（ＭＯＳ）トランジスタ形成プロセス、及び配線プロセス等を含む半導体デバイス製造プロセスが実施され、半導体メモリ製品がウェハ１２３上に形成される。ここで、検査対象の検査フォトマスク１１３が使用されるプロセス以外では、通常の半導体メモリ製造用の製品フォトマスクが使用される。
【００３７】
（ト）ステップＳ２０７で、ウェハ１２３上に形成された半導体メモリ製品の電気的特性を検査するテスト工程において、電気的テスタ２９により、電気的不良メモリセルのアドレスを表示したフェイルビットマップが作成される。フェイルビットマップは、プログラム欠陥１０１に起因するデバイス欠陥１２１があるデバイス欠陥有りチップに対して作成すればよく、デバイス欠陥無しチップのフェイルビットマップは作成する必要はない。
【００３８】
（チ）ステップＳ２０８で、取得したフェイルビットマップを形状分類装置３１により形状に応じた不良分類モードに分類する。不良分類モードで分類された分類フェイルビットマップは、分類フェイルビットマップとして電気的テスト結果記憶部３３に格納される。
【００３９】
（リ）ステップＳ２０９で、マスク欠陥判定条件算出部３５により、プログラム欠陥記憶部１３及び電気的テスト結果記憶部３３から取得したマスク欠陥１１１及び分類フェイルビットマップの座標比較が行われる。プログラム欠陥１０１には、ステップＳ２０３で予めフェイルビットマップの座標系における座標値が格納されているため、座標変換は必要ない。通常、図７に示すように、ウェハ１２３上にはデバイス欠陥有りチップ１２７は複数存在し、これらすべてのデバイス欠陥有りチップ１２７について座標比較が行われる。座標比較でマスク欠陥１１１の場所に分類フェイルビットマップがあると判断された場合、そのマスク欠陥１１１にフラグが立てられる。
【００４０】
（ヌ）ステップＳ２１０で、マスク欠陥判定条件算出部３５により、座標比較でフラグが立っているマスク欠陥１１１が欠陥種毎に集計されて電気的不良率が算出され、欠陥種毎にサイズヒストグラムが作成される。例えば、図９（ａ）は欠陥種Ａについて、図９（ｂ）は欠陥種Ｂについて、それぞれ検査フォトマスク１１３上のマスク欠陥１１１の実サイズに対する電気的な不良率の関係が示されている。
【００４１】
（ル）ステップＳ２１１で、マスク欠陥判定条件算出部３５で算出されたサイズヒストグラムにより、ウェハ１２３上に形成された半導体メモリにおいて電気的不良を引き起こすマスク欠陥サイズが特定される。例えば、欠陥種Ａ及びＢに対して、図９（ａ）あるいは（ｂ）に示すように、不良率が完全に０となるマスク欠陥サイズＷＣＡあるいはＷＣＢが得られ、これらの値がマスク欠陥判定条件とされる。欠陥種毎のサイズヒストグラムやマスク欠陥判定条件等の情報は、表示部３７に表示される。さらに、ステップＳ２０６における検査フォトマスク１１３転写プロセスで露光量やフォーカス等の露光条件を変化させて、ステップＳ２０７〜Ｓ２１０を繰り返し行うことにより、露光条件の変動を考慮したマスク欠陥判定条件が算出される。
【００４２】
このようにして算出されたマスク欠陥判定条件を適用して、製造された製品フォトマスクのマスク欠陥の検査・管理が行われる。マスク欠陥判定条件のマスク欠陥サイズ以上のマスク欠陥が検出できるようにマスク欠陥検査装置１７の検査感度の最適化が行われる。検査感度が最適化されたマスク欠陥検査装置１７を用いて、製品フォトマスク上で検出されたマスク欠陥に対して光学顕微鏡などを用いて再検査し、レビューが行われる。レビューにより検出マスク欠陥に対して修正可能マスク欠陥と修正不可能マスク欠陥とに分類する。修正不可能マスク欠陥としては、例えば、マスクパターンの角に発生したマスク欠陥等がある。修正可能なマスク欠陥のみが存在する製品フォトマスクはフォトマスク修正装置を用いて修正を行い、修正不可能な欠陥が存在する製品フォトマスクは不良品として破棄する。
【００４３】
本発明の第１の実施の形態に係るマスク欠陥判定方法によれば、半導体デバイスで電気的不良を引き起こすフォトマスクのマスク欠陥に対する最適なマスク欠陥判定条件を決定することができる。
【００４４】
次に、本発明の第１の実施の形態に係るマスク欠陥検査感度の定量化と最適感度設定方法について図１及び図６を参照にしながら、図１０に示すステップＳ２２１〜Ｓ２２４の手順にしたがい説明する。
【００４５】
（イ）ステップＳ２２１で、マスク欠陥検査装置１７により、上述のようにして作製された検査フォトマスク１１３のマスク欠陥１１１の検査が行われる。マスク欠陥検査結果は、マスク欠陥記憶部１９に格納される。このマスク欠陥検査及びマスク欠陥検査結果の格納を同一の検査フォトマスク１１３に対して複数回行う。
【００４６】
（ロ）ステップＳ２２２で、マスク欠陥最適感度算出部２１により、マスク欠陥検査装置１７で得られたマスク欠陥検査結果とプログラム欠陥記憶部１３のプログラム欠陥情報より取得したプログラム欠陥の座標比較が行われる。
【００４７】
（ハ）ステップＳ２２３で、検査フォトマスク１１３上のマスク欠陥１１１の実サイズに対して、欠陥種毎に算出されたマスク欠陥１１１の検出率のサイズヒストグラムが作成される。作成されたサイズヒストグラムは、表示部３７に表示される。
【００４８】
（ニ）ステップＳ２２４で、算出されたサイズヒストグラムに基づき、マスク欠陥検査装置１７のマスク欠陥サイズに対する検出感度が定量的に把握される。また、算出されたサイズヒストグラムが、本発明の第１の実施の形態に係るマスク欠陥判定方法で算出されたマスク欠陥判定条件と比較され、マスク欠陥検査装置１７の検出感度の検討が行われる。例えば、マスク欠陥判定条件より大きいサイズのマスク欠陥が検出されない場合は「検出感度不足」、マスク欠陥判定条件より小さなサイズのマスク欠陥が検出されている場合は「検出感度過剰」、マスク欠陥判定条件と検出マスク欠陥のサイズが同じ場合は「検出感度最適」と判断される。検出感度不足の場合は、マスク欠陥検査装置１７の再調整が行われるか、もしくは、マスク欠陥検査装置１７の開発が行われる。検出感度過剰の場合は、半導体デバイスへの悪影響は無いが、製品フォトマスクの歩留まりが低下している可能性があるので、マスク欠陥検査装置１７の検出感度が下げられる。
【００４９】
本発明の第１の実施の形態に係るマスク欠陥検査感度の定量化と最適感度設定方法によれば、マスク欠陥検査装置の検出感度が定量的に把握でき、また最適な検出感度を設定することができる。
【００５０】
次に、本発明の第１の実施の形態に係るウェハ欠陥検査装置２３の検出感度の定量化と最適感度設定について、図１及び図７を参照にしながら、図１１に示すステップＳ２３１〜Ｓ２３４の手順にしたがい説明する。
【００５１】
（イ）ステップＳ２３１で、ウェハ欠陥検査装置２３により、ウェハ１２３上に形成した半導体デバイスのデバイス欠陥１２１の検査が行われる。通常、半導体デバイス製造プロセスにより、デバイス欠陥１２１は、マスク欠陥１１１から大きく変形されてしまう。例えば、図１３（ａ）に示す配線パターン１１５の間の孤立したマスク欠陥１１１のような欠陥種Ａから、ウェハ１２３上に転写されて半導体デバイスプロセスを経ることにより形成されるパターンは、図１３（ｂ）に示すように、デバイス欠陥１２１が配線１２５に吸収されて突起形状となる。また、配線パターンに穴をあけたような欠陥種Ｂからは、配線１２５に凹部が形成される。デバイス欠陥サイズは、配線１２５の配線幅ＷＬがデバイス欠陥により変動した配線幅の最大もしくは最小を示すところの配線幅を欠陥配線幅ＷＤとして、｜ＷＬ−ＷＤ｜から求められる。また、デバイス欠陥検査は、デバイス欠陥有りチップ１２７とデバイス欠陥無しチップ１２９の比較により行われる。ウェハ欠陥検査結果は、ウェハ欠陥記憶部２５に格納される。このウェハ欠陥検査及びウェハ検査欠陥結果の格納が同一のウェハ１２３の半導体メモリに対して複数回行われる。
【００５２】
（ロ）ステップＳ２３２で、ウェハ欠陥最適感度算出部２７により、ウェハ欠陥検査装置２３で得られたウェハ欠陥検査結果とプログラム欠陥記憶部１３のプログラム欠陥情報から取得したプログラム欠陥の座標比較が行われる。
【００５３】
（ハ）ステップＳ２３３で、ウェハ１２３上の半導体デバイスのデバイス欠陥１２１の実サイズに対して、欠陥種毎に算出されたデバイス欠陥１２１の検出率のサイズヒストグラムが作成される。作成されたサイズヒストグラムは、表示部３７に表示される。
【００５４】
（ニ）ステップＳ２３４で、算出されたサイズヒストグラムに基づき、ウェハ欠陥検査装置２３のデバイス欠陥サイズに対する検出感度が定量的に把握される。また、算出されたサイズヒストグラムが本発明の第１の実施の形態に係るマスク欠陥判定方法で算出したマスク欠陥判定条件と比較され、ウェハ欠陥検査装置２３の検出感度の検討が行われる。例えば、マスク欠陥判定条件より大きいサイズのマスク欠陥１１１に対応するデバイス欠陥１２１が検出されない場合は「検出感度不足」、マスク欠陥判定条件より小さなサイズのマスク欠陥に対応するデバイス欠陥が検出されている場合は「検出感度過剰」、マスク欠陥判定条件と検出デバイス欠陥に対応するマスク欠陥のサイズが同じ場合は「検出感度最適」と判断される。検出感度不足の場合は、ウェハ欠陥検査装置２３の再調整が行われるか、もしくは、ウェハ欠陥検査装置２３の開発が行われる。検出感度過剰の場合は、ウェハ欠陥検査装置２３の検出感度が下げられる。
【００５５】
本発明の第１の実施の形態に係るウェハ欠陥検出感度の定量化と最適感度設定方法によれば、ウェハ欠陥検査装置の検出感度が定量的に把握でき、また最適な検出感度を設定することができる。
【００５６】
本発明の第１の実施の形態によれば、ウェハーで電気的不良となるマスク欠陥の種類とそのサイズを導出し、最適なマスク欠陥の判定条件を決定することができる。また、マスク欠陥検査装置、ウェハ欠陥検査装置の欠陥検出率の定量化が可能になる。厳しすぎるマスク欠陥の判定条件を適正化することにより、製品フォトマスクの歩留まり向上、タ−ンアラウンドタイム（ＴＡＴ）の短縮、及び製造コストの削減が期待できる。また、緩すぎるマスク欠陥の判定条件を適正化することで、ウェハに形成した半導体デバイスで電気的な不良を引き起こす製品フォトマスクを検査により摘出できる。
【００５７】
（応用例）
本発明の第１の実施の形態の応用例は、先に述べたフォトマスク欠陥判定方法のマスク欠陥の判定条件を、異なるデザインルールやプロセスにおけるマスク欠陥の判定条件に変換する方法である。他は、第１の実施の形態と同様であるので、重複した記載を省略する。
【００５８】
本発明の第１の実施の形態の応用例に係るマスク欠陥判定条件の変換方法を、図１２のステップＳ２４１〜Ｓ２４４の手順にしたがい説明する。第１の実施の形態で述べたように、検査フォトマスク１１３のマスク欠陥サイズ、及び検査フォトマスク１１３により作製された半導体メモリのデバイス欠陥サイズが既にパターン寸法測定装置１５により測定されているとする。ここで、既に検査フォトマスク１１３を用いて実施した半導体デバイス製造プロセスを「プロセスＡ」、新たなデザインルールで行う半導体デバイス製造プロセスを「プロセスＢ」として説明する。
【００５９】
マスク欠陥サイズＷｍは、検査フォトマスク１１３上に形成されたマスク欠陥１１１の面積の平方根と定義する．寸法変動率εは、半導体デバイスのパターン寸法がデバイス欠陥１２１により変動する割合と定義する。例えば、図１３（ａ）に示す欠陥種Ａを用いて説明すると、図１３（ｂ）に示すように、配線１２５の配線幅ＷＬがデバイス欠陥１２１により欠陥配線幅ＷＤと膨らんだ形状となる。デバイス欠陥サイズを｜ＷＬ−ＷＤ｜と定義すると、寸法変動率ε（％）は、
ε　＝　（｜　ＷＬ　−　ＷＤ　｜／ＷＬ）・１００　　（１）
と表わされる。
【００６０】
（イ）まず、図１２のステップＳ２４１で、マスク欠陥判定条件変換部３９により、マスク欠陥種毎にマスク欠陥サイズＷｍと寸法変動率εが算出され、例えば欠陥種Ａに対して、図１４に示すように、マスク欠陥サイズＷｍと寸法変動率εのグラフが作成される。
【００６１】
（ロ）ステップＳ２４２で、プロセスＡのマスク欠陥の判定条件（スペック）と寸法変動率εの関係が算出される。図１４に示すマスク欠陥サイズＷｍ１は既に求めてあるマスク欠陥判定条件サイズＷＣＡ（図９（ａ）参照）の値であり、マスク欠陥サイズＷｍ１に対応する寸法変動率εが臨界寸法変動率ε１となる。即ち、寸法変動率εが臨界寸法変動率ε１より大きくなると、半導体デバイスが電気的に不良になることを意味している。
【００６２】
（ハ）ステップＳ２４３で、プロセスＢについて、欠陥種毎にマスク欠陥サイズと寸法変動率の関係がプロセスシミュレータ４１により算出される。例えば、欠陥種Ａに対して、図１５に示すような結果が得られたとする。
【００６３】
（ニ）デザインルールやプロセスが変わっても、デバイスが電気的に不良となる臨界寸法変動率ε１は一定であると仮定する。ステップＳ２４４で、プロセスＢにおける臨界寸法変動率ε１に対応するマスク欠陥サイズＷｍ２が算出される。このＷｍ２が、プロセスＢにおける欠陥種Ａのマスク欠陥判定条件サイズとなる。
【００６４】
本発明の第１の実施の形態の応用例として、半導体デバイスのデザインルール変更の場合について説明したが、対象とするプロセスの変更の場合にもマスク欠陥判定条件サイズは変動するので、上述したマスク欠陥判定条件サイズの変換方法が適用できるのは勿論である。
【００６５】
本発明の第１の実施の形態の応用例によれば、半導体デバイスのデザインルールや製造プロセスが変更されてもマスク欠陥判定条件の変換が適切に行え、更にマスク及びウェハ欠陥検査装置の適応できる半導体デバイス世代を広げることができ、マスク及びウェハ欠陥検査装置の無駄な開発が不要となる。
【００６６】
（第２の実施の形態）
本発明の第２の実施の形態に係るマスク欠陥判定方法は、半導体ロジック回路製造用のフォトマスクに適用する例である。半導体ロジック回路は、半導体メモリのメモリセルアレイ部のような規則的なパターンを有しておらず、基本的にランダムパターンとなる。また、半導体メモリ製品は電気的テスト工程で物理的な位置を含むフェイルビットマップを取得することができるが、半導体ロジック回路製品はチップ内の電気的不良位置を特定することが困難である。
【００６７】
本発明の第２の実施の形態に係るマスク欠陥判定システムは、図１６に示すように、半導体ロジック回路データ及びレイアウトデータをもとに半導体ロジック回路の回路挙動やパターン形状に対する危険箇所をシミュレーションにより抽出するシミュレータブロック２と、抽出された危険箇所にプログラム欠陥を配置するレイアウト設計編集ブロック１ａと、ウェハ上に形成された半導体ロジック回路の電気的特性を測定する測定ブロック７ａを含む点が先に述べた第１の実施の形態と異なる。他は、第１の実施の形態と同様であるので、重複した記載を省略する。
【００６８】
シミュレータブロック２は、回路シミュレータ５１と、リソグラフィシミュレータ５３及び故障シミュレータ５５を備える。回路シミュレータ５１は、ロジック回路データ及びレイアウトデータをもとに半導体ロジック回路のシミュレーションを行い回路の挙動が変化しやすい危険箇所を抽出する。リソグラフィシミュレータ５３は、レイアウトデータをもとにフォトリソグラフィのシミュレーションを行い所望の寸法や形状にパターンが形成されにくい危険箇所を抽出する。また、故障シミュレータ５５は、回路シミュレータ５１とリソグラフィシミュレータ５３のシミュレーション結果を基に危険箇所が電気的不良を引き起こした場合の半導体ロジック回路のシミュレーションを行い、出力信号のパターンを抽出して故障辞書を作成する。
【００６９】
レイアウト設計編集ブロック１ａは、レイアウト設計編集装置１１ａ及びプログラム欠陥記憶部１３を備える。レイアウト設計編集装置１１ａは、半導体ロジック回路のレイアウトデータに、回路シミュレータ５１とリソグラフィシミュレータ５３のシミュレーションにより抽出された危険箇所にプログラム欠陥を配置し、検査フォトマスクのマスク描画データを作成する。また、レイアウト設計編集装置１１ａは、配置したプログラム欠陥のマスク描画パターン上の座標値をプログラム欠陥情報としてプログラム欠陥記憶部１３に格納する。
【００７０】
測定ブロック７ａは、電気的テスタ２９ａと、故障判定装置５７及び電気的テスト結果記憶部３３ａを備える。電気的テスタ２９ａは、ウェハ上に作製された半導体ロジック回路の電気的特性を測定する。故障判定装置５７は、電気的テスタ２９ａの電気的テスト結果と故障シミュレータ５５から取得した故障辞書よりプログラム欠陥を配置した危険箇所が電気的不良を引き起こしているか判定して分類故障マップを作成し、分類故障マップを電気的テスト結果記憶部３３ａに格納する。
【００７１】
本発明の第２の実施の形態に係るマスク欠陥判定システムによれば、半導体ロジック回路でも電気的不良を引き起こすフォトマスクのマスク欠陥の種類とサイズを導出することができるため、マスク欠陥の最適な判定条件を決定することができる。
【００７２】
次に、本発明の第２の実施の形態に係るマスク欠陥判定方法を図１６を参照しながら、図１７に示すステップＳ２５１〜Ｓ２６３の手順にしたがって説明する。
【００７３】
（イ）ステップＳ２５１で、回路シミュレータ５１により、半導体ロジック回路のロジック回路データとレイアウトデータが読み込まれ、ウェハ上の半導体デバイス寸法の変動により回路の挙動が変化しやすい危険箇所が抽出される。
【００７４】
（ロ）ステップＳ２５２で、リソグラフィシミュレータ５３により、レイアウトデータが読み込まれ、リソグラフィモデルからウェハ上で所望の寸法や形状に半導体デバイスパターンが形成されにくい危険箇所が抽出される。
【００７５】
（ハ）ステップＳ２５３で、レイアウト設計編集装置１１により、回路シミュレータ５１及びリソグラフィシミュレータ５３から抽出された危険箇所にプログラム欠陥が配置されて、マスク描画データが作成される。
【００７６】
（ニ）ステップＳ２５４で、故障シミュレータ５５により、回路シミュレータ５１及びリソグラフィシミュレータ５３から抽出された危険箇所が取得され、回路データと組み合わせて危険箇所がショート不良もしくはオープン不良になった場合の論理回路の出力信号がシミュレーションされる。このようにして、プログラム欠陥を配置した危険箇所が電気的不良を引き起こしている場合と、電気的不良にならない場合の識別を行う為の出力信号パターンが抽出される。抽出した出力信号パターンとプログラム欠陥の座標は故障辞書として纏められる。このとき、複数の危険箇所が存在した場合、それぞれの危険箇所の良・不良が識別できるような危険箇所が選ばれる。異なる危険箇所にもかかわらず、回路の出力結果が同一であるとどちらの危険箇所が不良になったか特定できなくなるからである。
【００７７】
（ホ）ステップＳ２５５で、プログラム欠陥を配置したレイアウトデータに基づいて、検査フォトマスク作製用のマスク描画データが作成される。マスク描画データは、プログラム欠陥を配置したプログラム欠陥有りチップレイアウト及びプログラム欠陥が無いプログラム欠陥無しチップレイアウトが用意される。
【００７８】
（ヘ）ステップＳ２５６で、レイアウト設計編集装置１１ａにより、検査フォトマスク作製用のマスク描画データ上のプログラム欠陥の位置に対して、マスク欠陥検査装置１７、ウェハ欠陥検査装置２３及び電気的テスタ２９それぞれへの座標系変換の計算が予め行われる。第２の実施の形態においては、マスク欠陥検査装置１７、ウェハ欠陥検査装置２３及び電気的テスタ２９の座標系は、すべてＸ−Ｙ座標系で処理される。座標系変換の計算結果はプログラム欠陥情報としてプログラム欠陥記憶部１３に格納される。
【００７９】
（ト）ステップＳ２５７で、マスク製造プロセスを用いて、マスク描画データを基に検査フォトマスクが作成される。
【００８０】
（チ）ステップＳ２５８で、検査フォトマスク上に形成されたマスク欠陥のサイズがパターン寸法測定装置１５により測定される。検査フォトマスク上のプログラム欠陥に起因するマスク欠陥の場所を特定するために、パターン寸法測定装置１５には、プログラム欠陥記憶部１３からプログラム欠陥情報が取得される。測定された検査フォトマスク上のマスク欠陥のサイズは、プログラム欠陥情報に追加されてプログラム欠陥記憶部１３に格納される。
【００８１】
（リ）ステップＳ２５９で、検査フォトマスクを用いて、半導体デバイス製造プロセスが実施され、半導体ロジック回路製品がウェハ上に形成される。ここで、検査対象の検査フォトマスクが使用されるプロセス以外では、通常の半導体ロジック回路製品製造用の製品フォトマスクが使用される。
【００８２】
（ヌ）ステップＳ２６０で、ウェハ上に形成された半導体ロジック回路の電気的特性を検査するテスト工程で、電気的テスタ２９により半導体ロジック回路の電気的特性が測定される。
【００８３】
（ル）ステップＳ２６１で、故障判定装置５７により、故障シミュレータ５５から取得した故障辞書と、半導体ロジック回路の電気的テスト結果から、ウェハ上のプログラム欠陥を配置した危険箇所と電気的不良位置との座標の比較が行われる。座標比較でマスク欠陥の場所に故障があると判断された場合、そのマスク欠陥位置にフラグが立てられる。故障判定結果は電気的テスト結果記憶部３３ａに格納される。
【００８４】
（ヲ）ステップＳ２６２で、マスク欠陥判定条件算出部３５により、座標比較によって、フラグがたてられているマスク欠陥が欠陥種毎に集計され電気的不良率が算出される。その結果より、欠陥種毎にサイズヒストグラムが作成される。
【００８５】
（ワ）ステップＳ２６３で、作成されたサイズヒストグラムにより、ウェハ上に形成された半導体ロジック回路で電気的不良を引き起こすマスク欠陥サイズが特定される。
【００８６】
本発明の第１の実施の形態では、マスク欠陥箇所の電気的良・不良の判定を行うために、フェイルビットマップとプログラム欠陥の座標比較が行われたが、第２の実施の形態に係る半導体ロジック回路製品の場合は、電気的テスト結果と故障辞書から同様の判定が行われ、欠陥種毎にサイズヒストグラムが作成されて、マスク欠陥の判定条件が算出される。
【００８７】
本発明の第２の実施の形態に係るマスク欠陥判定方法によれば、半導体デバイスで電気的不良を引き起こすフォトマスク欠陥の最適な判定条件を決定することができる。
【００８８】
（その他の実施の形態）
上記のように、本発明の第１及び第２の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８９】
本発明の第１及び第２の実施の形態においては、半導体デバイスとして半導体メモリ及び半導体ロジック回路を用いて説明を行ったが、他の半導体デバイス、例えば、半導体ロジック回路と半導体メモリ混載回路や、半導体アナログ回路等であってもよいことは勿論である。また、露光装置として、縮小比１：４のステッパあるいはアライナ等の縮小投影露光装置を用いて説明したが、縮小投影露光装置としては他の縮小比であってもよく、あるいは、コンタクト露光方式、プロキシミティ露光方式、投影露光方式等の露光装置であってもよいことは勿論である。
【００９０】
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００９１】
【発明の効果】
本発明によれば、マスク欠陥判定条件及びマスク欠陥装置の検出感度の最適化によりフォトマスク製造の歩留まりの向上、コストの低減、あるいは製造工期の短縮ができるフォトマスクのマスク欠陥判定システム及びマスク欠陥判定方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るマスク欠陥判定システムの構成図である。
【図２】本発明の第１の実施の形態に係るマスク欠陥判定方法を説明するフローチャートである。
【図３】本発明の第１の実施の形態に係るプログラム欠陥の配置の例を説明する図である。
【図４】本発明の第１の実施の形態に係るプログラム欠陥の欠陥種を説明する図である。
【図５】本発明の第１の実施の形態に係るマスク描画データの一例を説明する図である。
【図６】本発明の第１の実施の形態に係る検査フォトマスクを示す図である。
【図７】本発明の第１の実施の形態に係るウェハ上のショット領域を示す図である。
【図８】本発明の第１の実施の形態に係るフェイルビットマップを説明する図である。
【図９】本発明の第１の実施の形態に係るマスク欠陥サイズヒストグラムを示す図である。
【図１０】
本発明の第１の実施の形態に係るマスク欠陥検査装置の感度設定方法を説明するフローチャートである。
【図１１】
本発明の第１の実施の形態に係るウェハ欠陥検査装置の感度設定方法を説明するフローチャ−トである。
【図１２】
本発明の第１の実施の形態の応用例に係るマスク欠陥判定条件の変換方法を説明するフローチャートである。
【図１３】
本発明の第１の実施の形態に係るマスク欠陥及びデバイス欠陥の一例を示す図である。
【図１４】
本発明の第１の実施の形態の応用例に係るマスク欠陥と寸法変動率の関係の一例を示す図である。
【図１５】
本発明の第１の実施の形態の応用例に係るマスク欠陥と寸法変動率の関係の他の例を示す図である。
【図１６】
本発明の第２の実施の形態に係るマスク欠陥判定システムの構成図である。
【図１７】
本発明の第２の実施の形態に係るマスク欠陥判定方法を説明するフローチャートである。
【符号の説明】
１、１ａ　レイアウト設計編集ブロック
２　シミュレータブロック
３　マスク欠陥検査ブロック
５　ウェハ欠陥検査ブロック
７、７ａ　測定ブロック
９　判定条件算出ブロック
１１、１１ａ　レイアウト設計編集装置
１３　プログラム欠陥記憶部
１５　パターン寸法測定装置
１７　マスク欠陥検査装置
１９　マスク欠陥記憶部
２１　マスク欠陥最適感度算出部
２３　ウェハ欠陥検査装置
２５　ウェハ欠陥記憶部
２７　ウェハ欠陥最適感度算出部
２９、２９ａ　電気的テスタ
３１　形状分類装置
３３、３３ａ　電気的テスト結果記憶部
３５　マスク欠陥判定条件算出部
３７　表示部
３９　マスク欠陥判定条件変換部
４１　プロセスシミュレータ
５１　回路シミュレータ
５３　リソグラフィシミュレータ
５５　故障シミュレータ
５７　故障判定装置
１０１、１０１ａ〜１０１ｄ　プログラム欠陥
１０５、１１５　配線パターン
１０７　チップ領域
１１１　マスク欠陥
１１３　検査フォトマスク
１１７　マスク欠陥有りチップ領域
１１９　マスク欠陥無しチップ領域
１２１、１２１ａ　デバイス欠陥
１２３　ウェハ
１２５　配線
１２７、１２７ｉ　デバイス欠陥有りチップ
１２９　デバイス欠陥無しチップ
１３５　不良メモリセル
【図１】
2004077564.tif 000003
【図２】
2004077564.tif 000004
【図３】
2004077564.tif 000005
【図４】
2004077564.tif 000006
【図５】
2004077564.tif 000007
【図６】
2004077564.tif 000008
【図７】
2004077564.tif 000009
【図８】
2004077564.tif 000010
【図９】
2004077564.tif 000011
【図１０】
2004077564.tif 000012
【図１１】
2004077564.tif 000013
【図１２】
2004077564.tif 000014
【図１３】
2004077564.tif 000015
【図１４】
2004077564.tif 000016
【図１５】
2004077564.tif 000017
【図１６】
2004077564.tif 000018
【図１７】
2004077564.tif 000019