(57)【要約】【課題】本発明は、静電気保護回路のスイッチング特性を高精度に制御することができ、保護対象であるゲート酸化膜の薄型化に対応することが可能な半導体装置を提供することを目的とする。【解決手段】本発明に係る半導体装置は、ｐ基板１１と、ｐ基板１１に形成されたｎウェル１２と、ｎウェル１３に形成されアノード端子Ｔａと接続されたｐ＋領域１３と、ｎウェル１２に形成され抵抗Ｒｅｘｔを介してアノード端子Ｔａと接続されたｎ＋領域１４と、ｎ＋領域１４に隣接しｐ基板１１とｎウェル１２に跨がって形成されたｐ−領域１５と、ｐ基板１１に形成されカソード端子Ｔｃと接続されたｎ＋領域１６及びｐ＋領域１７と、ｐ−領域１５とｎ＋領域１６の間を分離する素子分離部１８ａ〜１８ｃと、を有して成る構成としている。【選択図】      図１
2004281590.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、該ｐ型半導体基板に形成された低濃度ｎ型半導体領域と、該低濃度ｎ型半導体領域に形成されて第１電極に接続される第１高濃度ｐ型半導体領域と、同じく前記低濃度ｎ型半導体領域に形成されて抵抗素子を介して第１電極に接続される第１高濃度ｎ型半導体領域と、該第１高濃度ｎ型半導体領域に隣接して形成された低濃度ｐ型半導体領域と、前記ｐ型半導体基板に形成されて第２電極に接続される第２高濃度ｎ型半導体領域及び第２高濃度ｐ型半導体領域と、前記低濃度ｐ型半導体領域と第２高濃度ｎ型半導体領域の間に形成された素子分離部と、を有して成ることを特徴とする半導体装置。
【請求項２】
前記低濃度ｐ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記ｐ型半導体基板の外部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１高濃度ｎ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記ｐ型半導体基板の外部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の側方に隣接して形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の下方に隣接して形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記抵抗素子は、第１電極と第１高濃度ｎ型半導体領域の間に、両者を結ぶ方向に対して垂直または平行に設けられ、一端に第１電極と電気的に接続される第１コンタクトを有し、他端に第１高濃度ｎ型半導体領域と電気的に接続される第２コンタクトを有して成ることを特徴とする請求項２〜請求項５のいずれかに記載の半導体装置。
【請求項７】
前記低濃度ｐ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記低濃度ｎ型半導体領域の内部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
第１高濃度ｎ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記低濃度ｎ型半導体領域の内部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の側方に隣接して形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の下方に隣接して形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
０．１８μｍルール以下のプロセスルールで形成された半導体装置であって、ゲート破壊電圧よりも低い入力電圧で導通するサイリスタ回路を前記半導体装置の端子の保護回路として有することを特徴とする半導体装置。
【請求項１２】
前記サイリスタ回路は、該サイリスタ回路を構成する各トランジスタのベース間に、前記サイリスタ回路のアノード端子側にカソードが接続され、前記サイリスタ回路のカソード端子側にアノードが接続されたトリガダイオードを有することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記トリガダイオードのカソードと前記サイリスタ回路のアノード端子との間に抵抗素子が形成されていることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電気保護回路を有する半導体装置（シリコン制御整流素子ＳＣＲ［Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌ  Ｒｅｃｔｉｆｉｅｒ］）に関するものである。
【０００２】
【従来の技術】
一般に、ＣＭＯＳ［Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ］プロセスで形成された半導体装置は、ゲート酸化膜が薄いため、静電気放電（以下、ＥＳＤ［ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ］と呼ぶ）に対する耐性が弱い。そのため、ＣＭＯＳプロセスで形成された半導体装置の多くは、その入出力部（入出力端子・接地端子間や電源端子・接地端子間等）に静電気保護回路を有して成る。図１１は静電気保護回路として機能する半導体装置の従来構造を示す縦断面図である。
【０００３】
本図（ａ）の半導体装置は、ｐ型［ｐ−−］半導体基板７１と、ｐ型半導体基板７１に形成された低濃度ｎ型［ｎ−］半導体領域７２と、低濃度ｎ型半導体領域７２に形成され、アノード端子Ｔａと接続された高濃度ｎ型［ｎ＋］半導体領域７３及び高濃度ｐ型［ｐ＋］半導体領域７４と、ｐ型半導体基板７１とｎ型半導体器領域７２に跨がって形成された高濃度ｎ型［ｎ＋］半導体領域７５と、ｐ型半導体基板７１に形成された低濃度ｎ型［ｎ−］半導体領域７６と、低濃度ｎ型半導体領域７６の上方に隣接して形成され、カソード端子Ｔｃと接続された高濃度ｎ型［ｎ＋］半導体領域７７と、高濃度ｎ型半導体領域７５と高濃度ｎ型半導体領域７７の間を絶縁する絶縁体７８と、を有して成る（特許文献１を参照）。
【０００４】
本図（ｂ）に示す半導体装置は、ｐ型［ｐ−−］半導体基板８１と、ｐ型半導体基板８１に形成された低濃度ｎ型［ｎ−］半導体領域８２と、低濃度ｎ型半導体領域８２に形成され、アノード端子Ｔａと接続された高濃度ｎ型［ｎ＋］半導体領域８３及び高濃度ｐ型［ｐ＋］半導体領域８４と、同じく低濃度ｎ型半導体領域８２に形成された高濃度ｎ型［ｎ＋］半導体領域８５と、ｐ型半導体基板８１と低濃度ｎ型半導体領域８２に跨がって形成された高濃度ｐ型［ｐ＋］半導体領域８６と、ｐ型半導体基板８１に形成され、カソード端子Ｔｃと接続された高濃度ｎ型［ｎ＋］半導体領域８７及び高濃度ｐ型［ｐ＋］半導体領域８８と、高濃度ｎ型半導体領域８５と高濃度ｐ型半導体領域８６の間に形成されたポリシリコン部８９ａと、高濃度ｐ型半導体領域８６と高濃度ｎ型半導体領域８７の間を絶縁する素子分離領域８９ｂと、を有して成る（特許文献２を参照）。
【０００５】
【特許文献１】
米国特許第５５０２３１７号明細書
【特許文献２】
特開２００１−１８５７３８号公報（第１３図）
【０００６】
【発明が解決しようとする課題】
確かに、上記構造から成る半導体装置であれば、アノード端子ＴａにＥＳＤサージ電圧が印加され、ｐ型半導体基板７１と高濃度ｎ型半導体領域７５から成るトリガ用のダイオード、或いは高濃度ｐ型半導体領域８６と高濃度ｎ型半導体領域８５から成るトリガ用のダイオードがブレイクダウンすると、アノード端子Ｔａとカソード端子Ｔｃ間が短絡状態となるので、ゲート酸化膜を静電破壊から保護することができる。
【０００７】
しかしながら、上記構造から成る半導体装置は、一般的な０．１８［μｍ］プロセスで形成されたゲート酸化膜を保護対象として設計されたものであり、静電気保護回路としてのトリガ電圧Ｖｔが１０［Ｖ］前後となるように、トリガ用ダイオードを形成するｐ型半導体とｎ型半導体の配置や不純物濃度が調整されていた。そのため、半導体製造プロセスの微細化（例えば０．１３／０．１［μｍ］プロセスの採用）によってゲート酸化膜が薄型化（例えば膜厚３０［Å］以下）され、該ゲート酸化膜のゲートブレイクダウン電圧Ｖｇｂｄがトリガ電圧Ｖｔを下回るまで（例えば５〜６［Ｖ］まで）低下した場合には、該ゲート酸化膜を静電破壊前に保護することができなくなるという課題を有していた。
【０００８】
また、上記構造から成る半導体装置は、トリガダイオードをアノード端子Ｔａに直接接続せず、低濃度ｎ型半導体領域７２、８２を介して接続することで、アノード端子Ｔａとトリガダイオードの間に、低濃度ｎ型半導体領域７２、８２の抵抗成分を挿入し、該抵抗成分を調整して静電気保護回路のスイッチング特性を制御する構成であった。そのため、その抵抗値制御が難しく、半導体製造プロセスの微細化に伴って要求が厳しくなるスイッチング特性向上を実現することが困難であるという課題も有していた。
【０００９】
本発明は、上記の問題点に鑑み、静電気保護回路のスイッチング特性を高精度に制御することができ、保護対象であるゲート酸化膜の薄型化に対応することが可能な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、ｐ型半導体基板と、該ｐ型半導体基板に形成された低濃度ｎ型半導体領域と、該低濃度ｎ型半導体領域に形成されて第１電極に接続される第１高濃度ｐ型半導体領域と、同じく前記低濃度ｎ型半導体領域に形成されて抵抗素子を介して第１電極に接続される第１高濃度ｎ型半導体領域と、該第１高濃度ｎ型半導体領域に隣接して形成された低濃度ｐ型半導体領域と、前記ｐ型半導体基板に形成されて第２電極に接続される第２高濃度ｎ型半導体領域及び第２高濃度ｐ型半導体領域と、前記低濃度ｐ型半導体領域と第２高濃度ｎ型半導体領域の間に形成された素子分離部と、を有して成る構成としている。
【００１１】
なお、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記ｐ型半導体基板の外部に形成されている構成にするとよい。
【００１２】
また、上記構成から成る半導体装置において、第１高濃度ｎ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記ｐ型半導体基板の外部に形成されている構成にするとよい。
【００１３】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の側方に隣接して形成されている構成にするとよい。
【００１４】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の下方に隣接して形成されている構成にするとよい。
【００１５】
また、上記構成から成る半導体装置において、前記抵抗素子は、第１電極と第１高濃度ｎ型半導体領域の間に、両者を結ぶ方向に対して垂直または平行に設けられ、一端に第１電極と電気的に接続される第１コンタクトを有し、他端に第１高濃度ｎ型半導体領域と電気的に接続される第２コンタクトを有して成る構成にするとよい。
【００１６】
また、上記構成から成る半導体装置では、前記低濃度ｐ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記低濃度ｎ型半導体領域の内部に形成されている構成にするとよい。
【００１７】
また、上記構成から成る半導体装置では、第１高濃度ｎ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記低濃度ｎ型半導体領域の内部に形成されている構成にするとよい。
【００１８】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の側方に隣接して形成されている構成にするとよい。
【００１９】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の下方に隣接して形成されている構成にするとよい。
【００２０】
また、本発明に係る半導体装置は、０．１８μｍルール以下のプロセスルールで形成された半導体装置であって、ゲート破壊電圧よりも低い入力電圧で導通するサイリスタ回路を前記半導体装置の端子の保護回路として有する構成である。
【００２１】
なお、上記構成から成る半導体装置において、前記サイリスタ回路は、該サイリスタ回路を構成する各トランジスタのベース間に、前記サイリスタ回路のアノード端子側にカソードが接続され、前記サイリスタ回路のカソード端子側にアノードが接続されたトリガダイオードを有する構成にするとよい。
【００２２】
また、上記構成から成る半導体装置は、前記トリガダイオードのカソードと前記サイリスタ回路のアノード端子との間に抵抗素子が形成されている構成にするとよい。
【００２３】
【発明の実施の形態】
まず、本発明に係る半導体装置の第１実施形態について説明する。図１は本発明に係る半導体装置の第１実施形態を示す縦断面図である。本図（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、ｐ型［ｐ−−］半導体基板１１（以下、ｐ基板１１と呼ぶ）と、ｐ基板１１に形成された低濃度ｎ型［ｎ−］半導体領域１２（以下、ｎウェル１２と呼ぶ）と、ｎウェル１２に形成され、アノード端子Ｔａと接続された第１高濃度ｐ型［ｐ＋］半導体領域１３（以下、ｐ＋領域１３と呼ぶ）と、同じくｎウェル１２に形成され外部抵抗Ｒｅｘｔを介してアノード端子Ｔａと接続された第１高濃度ｎ型［ｎ＋］半導体領域１４（以下、ｎ＋領域１４と呼ぶ）と、ｎ＋領域１４に隣接し、かつｐ基板１１とｎウェル１２に跨がって形成された低濃度ｐ型［ｐ−］半導体領域１５（以下、ｐ−領域１５と呼ぶ）と、ｐ基板１１に形成され、カソード端子Ｔｃと接続された第２高濃度ｎ型［ｎ＋］半導体領域１６及び第２高濃度ｐ型［ｐ＋］半導体領域１７（以下、ｎ＋領域１６及びｐ＋領域１７と呼ぶ）と、ｐ−領域１５とｎ＋領域１６の間（すなわち、アノード・カソード間）を分離する素子分離部１８ａ〜１８ｃと、を有して成る。なお、本実施形態では、素子分離部１８ａ〜１８ｃとして、各々ロコス部１８ａ、トレンチ部１８ｂ、ゲート部１８ｃを用いている。
【００２４】
上記構造から成る半導体装置では、ｐ基板１１、ｎウェル１２、及びｐ＋領域１３によってｐｎｐ型バイポーラトランジスタＱａが形成され、ｎウェル１２、ｐ基板１１、及びｎ＋領域１６によってｎｐｎ型バイポーラトランジスタＱｂが形成される。また、上記構造から成る半導体装置では、ｎ＋領域１４とｐ−領域１５によってトリガダイオードＤａが形成される。なお、トランジスタＱｂのベース幅は、素子分離部１８ａ〜１８ｃの素子幅によって制御することができる。
【００２５】
図２は本実施形態の半導体装置の等価回路図である。本図に示すように、トランジスタＱａのエミッタは、アノード端子Ｔａに接続されている。トランジスタＱａのコレクタは、基板抵抗Ｒｓｕｂを介してカソード端子Ｔｃに接続される一方、トリガダイオードＤａのアノードと、トランジスタＱｂのベースにも各々接続されている。トランジスタＱａのベースは、外部抵抗Ｒｅｘｔを介してアノード端子Ｔａに接続される一方、トリガダイオードＤａのカソードと、トランジスタＱｂのコレクタにも各々接続されている。トランジスタＱｂのエミッタは、カソード端子Ｔｃに接続されている。
【００２６】
上記構成から成る半導体装置において、アノード端子Ｔａに正のＥＳＤサージ電圧が印加されると、トリガダイオードＤａには外部抵抗Ｒｅｘｔを介して逆バイアスが加わり、該逆バイアスがトリガダイオードＤａのブレイクダウン電圧よりも高い場合には、トリガダイオードＤａにおいて、アノードからカソード方向にブレイクダウン電流が流れるようになる。該ブレイクダウン電流が接地されたカソード端子Ｔｃに流れ込むと、基板抵抗ＲｓｕｂによってトランジスタＱｂのベース電位が持ち上げられ、トランジスタＱｂがオン状態となる。トランジスタＱｂにコレクタ電流が流れると、外部抵抗ＲｅｘｔによってトランジスタＱａのベース電位が引き下げられ、トランジスタＱａがオン状態となる。トランジスタＱａのコレクタ電流は、トランジスタＱｂのベース電流となるので、上記動作に正帰還がかかり、静電気保護動作（アノード端子Ｔａとカソード端子Ｔｃ間の短絡経路形成動作）が維持される。
【００２７】
図３は本実施形態の半導体装置における静電気保護回路のスイッチング特性を示すＴＬＰ［Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ］カーブであり、実線で本実施形態のＴＬＰカーブを示し、破線で従来のＴＬＰカーブを参考までに示している。なお、本図の横軸は電圧値を示し、縦軸は電流値を示している。また、横軸上のパラメータとして、ＶＤＤは電源電圧、Ｖｈはホールド電圧（静電気保護動作を維持するための電圧）、Ｖｇｂｄはゲートブレイクダウン電圧（保護対象であるＣＭＯＳゲート酸化膜の破壊が生じる電圧）、Ｖｔ、Ｖｔ’はトリガ電圧（静電気保護動作を開始する電圧）、をそれぞれ示している。
【００２８】
上記したように、本実施形態の半導体装置では、従来採用されていたｐ基板とｎ＋領域の組合わせ（図１１（ａ）参照）や、所定間隔を設けて配置されたｐ＋領域とｎ＋領域の組合わせ（図１１（ｂ）参照）ではなく、隣接するｎ＋領域１４とｐ−領域１５によってトリガダイオードＤａのｐ−／ｎ＋接合面を形成している。このような構造を採用するすることにより、ｐ−領域１５の不純物濃度を調整するだけで、トリガ電圧Ｖｔを従来のトリガ電圧Ｖｔ’よりも低く、かつゲートブレイクダウン電圧Ｖｇｂｄより低い値まで下げることができる。従って、半導体製造プロセスの微細化によってゲート酸化膜が薄型化され、該ゲート酸化膜のゲートブレイクダウン電圧Ｖｇｂｄが低下した場合であっても、確実かつ容易に、それ以下までトリガ電圧Ｖｔを下げることができるので、該ゲート酸化膜を静電破壊前に保護することが可能となる。
【００２９】
なお、従来所定間隔を設けて配されていたトリガダイオードのｐ＋領域とｎ＋領域を単に隣接させるだけでは、トリガ電圧Ｖｔが下がり過ぎて電源電圧ＶＤＤを下回るので、ラッチアップが生じてしまう。従って、電源電圧ＶＤＤからゲートブレイクダウン電圧Ｖｇｂｄの間（例えば４〜８［Ｖ］の間）で適切にトリガを掛けるには、本実施形態に示すように、低ドープドレイン方式等で形成されたｐ−領域１５（不純物濃度は１０１８［ｃｍ−３］程度）をｎ＋領域１４に隣接させることが必要である。
【００３０】
また、本実施形態の半導体装置では、アノード端子とトリガダイオードの間にｎウェル抵抗成分を挿入し、該抵抗成分を調整して静電気保護回路のスイッチング特性を制御するといった従来構成ではなく、トリガダイオードＤａのカソードを外部抵抗Ｒｅｘｔを介して直接アノード端子Ｔａに接続する構造を採用している。このように、トランジスタＱａのスイッチング制御に重要なベース抵抗を外部抵抗Ｒｅｘｔとした構造であれば、その抵抗値制御を容易に行うことができるので、トランジスタＱａのベース抵抗を確実に所望値とすることが可能となる。従って、半導体製造プロセスが微細化されても、素子特性を決めるトリガ電圧Ｖｔやホールド電圧Ｖｈを簡単に決めることができるようになるので、スイッチング特性向上や、最適なマージン確保及び歩留まり向上を実現することができる。
【００３１】
また、本実施形態の半導体装置は、通常のＣＭＯＳプロセスで製造することができるので、不必要にコストアップすることがない。また、従来使われていたｇｇｎＭＯＳ［Ｇｒａｎｄｅｄ  Ｇａｔｅ  ｎＭＯＳ］型の保護素子と比較すると、ＳＣＲ構造により面積を小さくできる。
【００３２】
続いて、外部抵抗Ｒｅｘｔの配置レイアウトについて説明する。図４は外部抵抗Ｒｅｘｔの配置レイアウトの一例を示す上面図である。本図（ａ）、（ｂ）では、紙面左から右に向けて、アノード端子Ｔａ、外部抵抗Ｒｅｘｔ、ｐ＋領域１３、ｎ＋領域１４、ｐ−領域１５、ｎ＋領域１６、ｐ＋領域１７、及びカソード端子Ｔｃ、の順で素子が配列された場合を示している。なお、端子Ｔａ、Ｔｃは電極（パッド）の場合もある。
【００３３】
本図（ａ）の半導体装置において、外部抵抗Ｒｅｘｔは、アノード端子Ｔａとｎ＋領域１４の間に、両者を結ぶ方向に対して垂直に設けられ、一端に配線Ｌ２ａを介してアノード端子Ｔａと電気的に接続される第１コンタクトＴｘを有し、他端に配線Ｌ２ｂを介してｎ＋領域１４と電気的に接続される第２コンタクトＴｙを有して成る。また、本図（ｂ）の半導体装置において、外部抵抗Ｒｅｘｔはアノード端子Ｔａとｎ＋領域１４の間に、両者を結ぶ方向に対して平行に設けられ、一端にアノード端子Ｔａと電気的に接続される第１コンタクトＴｘを有し、他端に配線Ｌ２を介してｎ＋領域１４と電気的に接続される第２コンタクトＴｙを有して成る。またいずれの配置レイアウトでも、ｐ＋領域１３は、配線Ｌ１を介してアノード端子Ｔａに接続されており、ｎ＋領域１６及びｐ＋領域１７は、配線Ｌ３を介してカソード端子Ｔｃに接続されている。
【００３４】
このような配置レイアウトとすることにより、半導体装置の面積効率を向上してチップ規模縮小を図ることが可能となる。なお、本配置レイアウトは、２層メタルプロセスでも実現可能であるが、レイアウトの面積効率から鑑みれば、３層メタルプロセスを採用することが望ましい。また、外部抵抗Ｒｅｘｔは、ｎウェル抵抗やポリシリコン抵抗等を用いることで、数［ｋΩ］の抵抗値を持つように形成すればよい。
【００３５】
次に、本発明に係る半導体装置の第２実施形態について説明する。図５は本発明に係る半導体装置の第２実施形態を示す縦断面図である。本図（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、ｐ基板２１と、ｐ基板２１に形成されたｎウェル２２と、ｎウェル２２に形成され、アノード端子Ｔａと接続されたｐ＋領域２３と、ｐ基板２１とｎウェル２２に跨がって形成され、外部抵抗Ｒｅｘｔを介してアノード端子Ｔａと接続されたｎ＋領域２４と、該ｎ＋領域２４の側方に隣接してｐ基板２１に形成されたｐ−領域２５と、ｐ基板２１に形成されカソード端子Ｔｃと接続されたｎ＋領域２６及びｐ＋領域２７と、ｐ−領域２５とｎ＋領域２６の間を分離する素子分離部２８ａ〜２８ｃと、を有して成る。なお、本実施形態における半導体装置の等価回路は、前出の第１実施形態と同様になる（図２を参照）。このような構造とすることにより、前出の第１実施形態と同様、通常のＣＭＯＳプロセスで製造することができるので、不必要なコストアップを招くことなく、上記と同様の効果を得ることが可能である。
【００３６】
次に、本発明に係る半導体装置の第３実施形態について説明する。図６は本発明に係る半導体装置の第３実施形態を示す縦断面図である。本図（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、ｐ基板３１と、ｐ基板３１に形成されたｎウェル３２と、ｎウェル３２に形成され、アノード端子Ｔａと接続されたｐ＋領域３３と、ｐ基板３１とｎウェル３２に跨がって形成され、外部抵抗Ｒｅｘｔを介してアノード端子Ｔａと接続されたｎ＋領域３４と、該ｎ＋領域３４の下方に隣接してｐ基板３１に形成されたｐ−領域３５と、ｐ基板３１に形成されカソード端子Ｔｃと接続されたｎ＋領域３６及びｐ＋領域３７と、ｐ−領域３５とｎ＋領域３６の間を分離する素子分離部３８ａ〜３８ｃと、を有して成る。なお、本実施形態における半導体装置の等価回路は、前出の第１実施形態と同様になる（図２を参照）。このように、ｐ−領域３５をｐ基板３１に深く打ち込むことで、ｎ＋領域３４の側方ではなく、下方に隣接して設けることにより、前出の第１、２実施形態に比べて横方向のチップ規模縮小を実現しながら、上記と同様の効果を得ることが可能となる。
【００３７】
次に、本発明に係る半導体装置の第４実施形態について説明する。図７は本発明に係る半導体装置の第４実施形態を示す縦断面図である。本図（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、ｐ型［ｐ−−］半導体基板４１（以下、ｐ基板４１と呼ぶ）と、ｐ基板４１に形成された低濃度ｎ型［ｎ−］半導体領域４２（以下、ｎウェル４２と呼ぶ）と、ｎウェル４２に形成され、アノード端子Ｔａと接続された第１高濃度ｎ型［ｎ＋］半導体領域４３及び第１高濃度ｐ型［ｐ＋］半導体領域４４（以下、ｎ＋領域４３及びｐ＋領域４４と呼ぶ）と、同じくｎウェル４２に形成された第２高濃度ｎ型［ｎ＋］半導体領域４５（以下ｎ＋領域４５と呼ぶ）と、ｎ＋領域４５に隣接し、かつｐ基板４１とｎウェル４２に跨がって形成された低濃度ｐ型［ｐ−］半導体領域４６（以下、ｐ−領域４６と呼ぶ）と、ｐ基板４１に形成され、カソード端子Ｔｃと接続された第３高濃度ｎ型［ｎ＋］半導体領域４７及び第２高濃度ｐ型［ｐ＋］半導体領域４８（以下、ｎ＋領域４７及びｐ＋領域４８と呼ぶ）と、ｐ−領域４６とｎ＋領域４７の間（すなわち、アノード・カソード間）を分離する素子分離部４９ａ〜４９ｃと、を有して成る。なお、本実施形態では、素子分離部４９ａ〜４９ｃとして、各々ロコス部４９ａ、トレンチ部４９ｂ、ゲート部４９ｃを用いている。
【００３８】
上記構造から成る半導体装置では、ｐ基板４１、ｎウェル４２、及びｐ＋領域４４によってｐｎｐ型バイポーラトランジスタＱａが形成され、ｎウェル４２、ｐ基板４１、及びｎ＋領域４７によってｎｐｎ型バイポーラトランジスタＱｂが形成される。また、上記構造から成る半導体装置では、ｎ＋領域４５とｐ−領域４６によってトリガダイオードＤａが形成される。なお、トランジスタＱｂのベース幅は、素子分離部４９ａ〜４９ｃの素子幅によって制御することができる。
【００３９】
図８は本実施形態の半導体装置の等価回路図である。本図に示すように、トランジスタＱａのエミッタは、アノード端子Ｔａに接続されている。トランジスタＱａのコレクタは、基板抵抗Ｒｓｕｂを介してカソード端子Ｔｃに接続される一方、トリガダイオードＤａのアノードと、トランジスタＱｂのベースにも各々接続されている。トランジスタＱａのベースは、ｎウェル抵抗Ｒｎｗｅｌｌを介してアノード端子Ｔａに接続される一方、トリガダイオードＤａのカソードと、トランジスタＱｂのコレクタにも各々接続されている。トランジスタＱｂのエミッタは、カソード端子Ｔｃに接続されている。
【００４０】
上記構成から成る半導体装置において、アノード端子Ｔａに正のＥＳＤサージ電圧が印加されると、トリガダイオードＤａにはｎウェル抵抗Ｒｎｗｅｌｌを介して逆バイアスが加わり、該逆バイアスがトリガダイオードＤａのブレイクダウン電圧よりも高い場合には、トリガダイオードＤａにおいて、アノードからカソード方向にブレイクダウン電流が流れるようになる。該ブレイクダウン電流が接地されたカソード端子Ｔｃに流れ込むと、基板抵抗ＲｓｕｂによってトランジスタＱｂのベース電位が持ち上げられ、トランジスタＱｂがオン状態となる。トランジスタＱｂにコレクタ電流が流れると、ｎウェル抵抗ＲｎｗｅｌｌによってトランジスタＱａのベース電位が引き下げられ、トランジスタＱａがオン状態となる。トランジスタＱａのコレクタ電流は、トランジスタＱｂのベース電流となるので、上記動作に正帰還がかかり、静電気保護動作（アノード端子Ｔａとカソード端子Ｔｃ間の短絡経路形成動作）が維持される。
【００４１】
上記したように、本実施形態の半導体装置では、従来採用されていたｐ基板とｎ＋領域の組合わせ（図１１（ａ）参照）や、所定間隔を設けて配置されたｐ＋領域とｎ＋領域の組合わせ（図１１（ｂ）参照）ではなく、隣接するｎ＋領域４５とｐ−領域４６によってトリガダイオードＤａのｐ−／ｎ＋接合面を形成している。このような構造を採用するすることにより、ｐ−領域４６の不純物濃度を調整するだけで、トリガ電圧Ｖｔを従来のトリガ電圧Ｖｔ’よりも低く、かつゲートブレイクダウン電圧Ｖｇｂｄより低い値まで下げることができる。従って、半導体製造プロセスの微細化によってゲート酸化膜が薄型化され、該ゲート酸化膜のゲートブレイクダウン電圧Ｖｇｂｄが低下した場合であっても、確実かつ容易に、それ以下までトリガ電圧Ｖｔを下げることができるので、該ゲート酸化膜を静電破壊前に保護することが可能となる。
【００４２】
なお、従来所定間隔を設けて配されていたトリガダイオードのｐ＋領域とｎ＋領域を単に隣接させるだけでは、トリガ電圧Ｖｔが下がり過ぎて電源電圧ＶＤＤを下回るので、ラッチアップが生じてしまう。従って、電源電圧ＶＤＤからゲートブレイクダウン電圧Ｖｇｂｄの間（例えば４〜８［Ｖ］の間）で適切にトリガを掛けるには、本実施形態に示すように、低ドープドレイン方式等で形成されたｐ−領域４６（不純物濃度は１０１８［ｃｍ−３］程度）をｎ＋領域４５に隣接させることが必要である。
【００４３】
また、本実施形態の半導体装置は、アノード端子ＴａとトリガダイオードＤａの間にｎウェル抵抗Ｒｎｗｅｌｌを挿入し、該抵抗成分を調整して静電気保護回路のスイッチング特性を制御する構成であるため、前出した第１〜第３実施形態に比べてトランジスタＱａのベース抵抗値を制御しにくくなるが、その代わりに該ベース抵抗をｐ基板４１の外部に設ける必要がなくなるので、製造プロセスの簡略化やコストダウンを図ることが可能となる。
【００４４】
また、本実施形態の半導体装置は、通常のＣＭＯＳプロセスで製造することができるので、不必要にコストアップすることがない。また、従来使われていたｇｇｎＭＯＳ型の保護素子と比較すると、ＳＣＲ構造により面積を小さくできる。
【００４５】
次に、本発明に係る半導体装置の第５実施形態について説明する。図９は本発明に係る半導体装置の第６実施形態を示す縦断面図である。本図（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、ｐ基板５１と、ｐ基板５１に形成されたｎウェル５２と、ｎウェル５２に形成され、アノード端子Ｔａと接続されたｎ＋領域５３及びｐ＋領域５４と、ｐ基板５１とｎウェル５２に跨がって形成されたｎ＋領域５５と、該ｎ＋領域５５の側方に隣接してｐ基板５１に形成されたｐ−領域５６と、ｐ基板５１に形成されカソード端子Ｔｃと接続されたｎ＋領域５７及びｐ＋領域５８と、ｐ−領域５６とｎ＋領域５７の間を分離する素子分離部５９ａ〜５９ｃと、を有して成る。なお、本実施形態における半導体装置の等価回路は、前出の第４実施形態と同様になる（図８を参照）。このような構造とすることにより、前出の第１実施形態と同様、通常のＣＭＯＳプロセスで製造することができるので、不必要なコストアップを招くことなく、上記と同様の効果を得ることが可能である。
【００４６】
最後に、本発明に係る半導体装置の第６実施形態について説明する。図１０は本発明に係る半導体装置の第５実施形態を示す縦断面図である。本図の（ａ）〜（ｃ）に示す通り、本実施形態の半導体装置は、ｐ基板６１と、ｐ基板６１に形成されたｎウェル６２と、ｎウェル６２に形成され、アノード端子Ｔａと接続されたｎ＋領域６３及びｐ＋領域６４と、ｐ基板６１とｎウェル６２に跨がって形成されたｎ＋領域６５と、該ｎ＋領域６５の下方に隣接してｐ基板６１に形成されたｐ−領域６６と、ｐ基板６１に形成されカソード端子Ｔｃと接続されたｎ＋領域６７及びｐ＋領域６８と、ｐ−領域６６とｎ＋領域６７の間を分離する素子分離部６９ａ〜６９ｃと、を有して成る。なお、本実施形態における半導体装置の等価回路は、前出の第４実施形態と同様になる（図８を参照）。このように、ｐ−領域６６をｐ基板６１に深く打ち込むことで、ｎ＋領域６５の側方ではなく下方に隣接して設けることにより、前出の第５、６実施形態に比べて横方向のチップ規模縮小を実現しながら、上記と同様の効果を得ることが可能となる。
【００４７】
【発明の効果】
上記したように、本発明に係る半導体装置は、ｐ型半導体基板と、該ｐ型半導体基板に形成された低濃度ｎ型半導体領域と、該低濃度ｎ型半導体領域に形成されて第１電極に接続される第１高濃度ｐ型半導体領域と、同じく前記低濃度ｎ型半導体領域に形成されて抵抗素子を介して第１電極に接続される第１高濃度ｎ型半導体領域と、該第１高濃度ｎ型半導体領域に隣接して形成された低濃度ｐ型半導体領域と、前記ｐ型半導体基板に形成されて第２電極に接続される第２高濃度ｎ型半導体領域及び第２高濃度ｐ型半導体領域と、前記低濃度ｐ型半導体領域と第２高濃度ｎ型半導体領域の間に形成された素子分離部と、を有して成る構成としている。
【００４８】
なお、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記ｐ型半導体基板の外部に形成されている構成にするとよい。また、上記構成から成る半導体装置において、第１高濃度ｎ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記ｐ型半導体基板の外部に形成されている構成にしてもよい。
【００４９】
このような構成とすることにより、静電気保護回路のスイッチング特性を高精度に制御することができ、保護対象であるゲート酸化膜の薄型化に対応することが可能となる。
【００５０】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の側方に隣接して形成されている構成にするとよい。このような構成から成る半導体装置であれば、従来のＣＭＯＳプロセスで製造することができるので、不必要なコストアップを招くことがない。
【００５１】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の下方に隣接して形成されている構成にするとよい。このような構成とすることにより、上記構成に比べて横方向のチップ規模縮小を実現しながら、上記と同様の効果を得ることが可能となる。
【００５２】
また、上記構成から成る半導体装置において、前記外部抵抗素子は、第１電極と第１高濃度ｎ型半導体領域の間に、両者を結ぶ方向に対して垂直または平行に設けられ、一端に第１電極と電気的に接続される第１コンタクトを有し、他端に第１高濃度ｎ型半導体領域と電気的に接続される第２コンタクトを有して成る構成としている。このような配置レイアウトとすることにより、半導体装置の面積効率を向上して、チップ規模の縮小を図ることが可能となる。
【００５３】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記低濃度ｎ型半導体領域の内部に形成されている構成にするとよい。或いは、上記構成から成る半導体装置において、第１高濃度ｎ型半導体領域は、前記ｐ型半導体基板と前記低濃度ｎ型半導体領域に跨って形成されており、前記抵抗素子は、前記低濃度ｎ型半導体領域の内部に形成された構成としてもよい。このような構成であれば、保護対象であるゲート酸化膜の薄型化に対応することが可能となる。
【００５４】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の側方に隣接して形成されている構成にするとよい。このような構成から成る半導体装置であれば、従来のＣＭＯＳプロセスで製造することができるので、不必要なコストアップを招くことがない。
【００５５】
また、上記構成から成る半導体装置において、前記低濃度ｐ型半導体領域は、第１高濃度ｎ型半導体領域の下方に隣接して形成されている構成にするとよい。このような構成とすることにより、上記構成に比べて横方向のチップ規模縮小を実現しながら、上記と同様の効果を得ることが可能となる。
【００５６】
また、本発明に係る半導体装置は、０．１８μｍルール以下のプロセスルールで形成された半導体装置において、ゲート破壊電圧よりも低い入力電圧で導通するサイリスタ回路を前記半導体装置の端子の保護回路として有する構成である。なお、上記構成から成る半導体装置において、前記サイリスタ回路は、該サイリスタ回路を構成する各トランジスタのベース間に、前記サイリスタ回路のアノード端子側にカソードが接続され、前記サイリスタ回路のカソード端子側にアノードが接続されたトリガダイオードを有する構成にするとよい。また、上記構成から成る半導体装置は、前記トリガダイオードのカソードと前記サイリスタ回路のアノード端子との間に抵抗素子が形成されている構成にするとよい。このような構成とすることにより、トリガダイオードの不純物濃度を調整することで容易にサイリスタ回路のトリガ電圧を制御することができるので、保護対象であるゲート酸化膜の薄型化に対応することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１実施形態を示す縦断面図である。
【図２】第１実施形態の半導体装置の等価回路図である。
【図３】本実施形態の半導体装置における静電気保護回路のスイッチング特性を示すＴＬＰカーブである。
【図４】外部抵抗Ｒｅｘｔの配置レイアウトの一例を示す上面図である。
【図５】本発明に係る半導体装置の第２実施形態を示す縦断面図である。
【図６】本発明に係る半導体装置の第３実施形態を示す縦断面図である。
【図７】本発明に係る半導体装置の第４実施形態を示す縦断面図である。
【図８】第４実施形態の半導体装置の等価回路図である。
【図９】本発明に係る半導体装置の第５実施形態を示す縦断面図である。
【図１０】本発明に係る半導体装置の第６実施形態を示す縦断面図である。
【図１１】静電気保護回路として機能する半導体装置の従来構造を示す縦断面図である。
【符号の説明】
１１、２１、３１    ｐ型半導体基板（ｐ基板）
１２、２２、３２    低濃度ｎ型半導体領域（ｎウェル）
１３、２３、３３    高濃度ｐ型半導体領域（ｐ＋領域）
１４、２４、３４    高濃度ｎ型半導体領域（ｎ＋領域）
１５、２５、３５    低濃度ｐ型半導体領域（ｐ−領域）
１６、２６、３６    高濃度ｎ型半導体領域（ｎ＋領域）
１７、２７、３７    高濃度ｐ型半導体領域（ｐ＋領域）
１８ａ、２８ａ、３８ａ    ロコス部
１８ｂ、２８ｂ、３８ｂ    トレンチ部
１８ｃ、２８ｃ、３８ｃ    ゲート部
４１、５１、６１    ｐ型半導体基板（ｐ基板）
４２、５２、６２    低濃度ｎ型半導体領域（ｎウェル）
４３、５３、６３    高濃度ｎ型半導体領域（ｎ＋領域）
４４、５４、６４    高濃度ｐ型半導体領域（ｐ＋領域）
４５、５５、６５    高濃度ｎ型半導体領域（ｎ＋領域）
４６、５６、６６    低濃度ｐ型半導体領域（ｐ−領域）
４７、５７、６７    高濃度ｎ型半導体領域（ｎ＋領域）
４８、５８、６８    高濃度ｐ型半導体領域（ｐ＋領域）
４９ａ、５９ａ、６９ａ    ロコス部
４９ｂ、５９ｂ、６９ｂ    トレンチ部
４９ｃ、５９ｃ、６９ｃ    ゲート部
Ｔａ    アノード端子
Ｔｃ    カソード端子
Ｑａ    ｐｎｐ型バイポーラトランジスタ
Ｑｂ    ｎｐｎ型バイポーラトランジスタ
Ｄａ    トリガダイオード
Ｒｅｘｔ    外部抵抗
Ｒｓｕｂ    基板抵抗
Ｒｎｗｅｌｌ    ｎウェル抵抗
Ｔｘ、Ｔｙ    第１、第２コンタクト
Ｌ１、Ｌ２ａ、Ｌ２ｂ、Ｌ３    配線
【図１】
2004281590.tif 000003
【図２】
2004281590.tif 000004
【図３】
2004281590.tif 000005
【図４】
2004281590.tif 000006
【図５】
2004281590.tif 000007
【図６】
2004281590.tif 000008
【図７】
2004281590.tif 000009
【図８】
2004281590.tif 000010
【図９】
2004281590.tif 000011
【図１０】
2004281590.tif 000012
【図１１】
2004281590.tif 000013