(57)【要約】【課題】従来における半導体装置では、特に、ＣＳＰ型の半導体装置では、実装基板に実装後、半田の実装状況を外観検査により調べることが困難であり、市場不良、歩留まりの低減等の問題があった。【解決手段】本発明における半導体装置は、第１の絶縁基板４１の第２の主面４１２には外部接続端子５０、５１、５２、５３が露出している。そして、第２の主面４１２には、その外部接続端子を内側から囲むように第２の絶縁基板４８が貼り合わせられている。そのことで、半導体装置を実装基板に実装後、半田の実装状況を外観検査するが、この時、第２の絶縁基板４８はバック鏡としての役割を果たし、半田の奥行き実装状況を把握することができる。その結果、半田実装状況を確実に検査でき市場不良の低減、歩留まりの向上を実現できる。【選択図】　　図１
2004087882.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのスルーホールを有し、且つ絶縁材料より成る第１の基板と、
前記第１の基板の一主表面に形成された導電パターンの所望の位置に固着された半導体素子と、
前記半導体素子の電極パッドと所望の前記導電パターンとを電気的に接続する金属細線と、
前記第１の基板の一主表面の反対面に位置する前記第１の基板の他の主表面に前記スルーホールを介して所望の前記導電パターンと電気的に接続された複数の外部接続電極と、
少なくとも前記第１の基板の主表面を覆うように形成された樹脂封止体とを有し、
前記第１の基板の他の主表面には、少なくとも前記外部接続電極を露出するように前記第１の基板とその線膨張係数をほぼ同一とする絶縁材料から成る第２の基板が貼り合わせて有ることを特徴とする半導体装置。
【請求項２】
少なくとも前記第１の基板の他の主表面の外周側辺と近傍に位置する前記外部接続電極の側面が前記外周側辺側から露出するように、前記第２の基板は前記第１の基板に貼り合わせて有ることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の基板は、前記第１の基板の他の主表面において前記外部接続電極を個々領域に独立して存在するように区分することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第２の基板は前記外部接続電極よりも厚いことを特徴とする請求項２または請求項３記載の半導体装置。
【請求項５】
前記外部接続電極には金メッキが施されていることを特徴とする請求項２または請求項３記載の半導体装置。
【請求項６】
前記第１および第２の基板はセラミック基板であることを特徴とする請求項２または請求項３の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に、実装構造において、実装基板と半導体装置の外部接続電極とを接続する半田の実装状況の外観検査を可能とするチップサイズパッケージ（ＣＳＰ）型の半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置の組立工程においては、ウエハからダイシングして分離した半導体素子をリードフレームに固着した後、金型と樹脂注入によるトランスファーモールドによって半導体素子を封止する。そして、リードフレームを切断して個々の半導体装置毎に分離する、という工程が行われている。例えば、この工程による半導体装置は、図６に示す如く、半導体素子１の周囲を樹脂層２で被覆し、該樹脂層２の側部から外部接続用のリード端子３を導出した構造となる。この構造は、例えば、特開平０５−１２９４７３号公報に開示されている。
【０００３】
そして、この構造は、樹脂層２の外側にリード端子３が突出し、リードフレームの加工精度の問題や金型との位置あわせ精度の問題により、外形寸法とその実装面積の縮小化には限界があった。
【０００４】
近年、外形寸法を半導体チップサイズと同等あるいは近似した寸法にまで縮小する事が可能な、ウエハスケールＣＳＰが注目されている。これは、先ず、図７（Ａ）に示す如く、半導体ウエハ１１に各種拡散などの前処理を施して多数の半導体素子１２を形成する。次に、図７（Ｂ）に示す如く、半導体ウエハ１１の上部を樹脂層１３で被覆し、樹脂層１３表面に外部接続用の電極１４を導出する。その後、半導体ウエハ１１のダイシングライン１５に沿って半導体素子１２を分割して、図７（Ｃ）に示す如く、完成品としたものである。樹脂層１３は半導体素子１２の表面（裏面を被覆する場合もある）を被覆するだけであり、半導体素子１２の側壁にはシリコン半導体基板が露出する。電極１４は樹脂層１３下部に形成された集積回路網と電気的に接続している。そして、実装基板上に形成した導電パターンに対して電極１４を対向接着することによりこの半導体装置の実装が実現する。
【０００５】
斯かる半導体装置は、装置のパッケージサイズが半導体素子のチップサイズと同等であり、実装基板に対しても対向接着で済むので、実装占有面積を大幅に減らすことが出来る利点を有する。また、後工程に拘わるコストを大幅に減じることが出来る利点を有するものである。この構造は、例えば、特開平９−６４０４９号公報に開示されている。
【０００６】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、図６に示す半導体装置はリード端子３を介して、例えば、実装基板上の導電パターンと接続し、図７に示す半導体装置は電極１４を介して、例えば、実装基板上の導電パターンと接続する。つまり、それぞれリード端子３または電極１４が、例えば、半田を介して実装基板上の導電パターンと固着する。このとき、図６のように、リード端子３が樹脂層２の外部に導出した構造では、半導体装置を実装基板上の導電パターンに固着した後、実装後の半田の外観検査は容易に行うことができる。一方、図７のように、ＣＳＰ型の半導体装置では、半導体装置表面に電極１４が位置する。そのため、半導体装置を実装基板上の導電パターンに固着した後、実装後の半田は微細な半導体装置の裏面に位置し、半田の実装状況の外観検査を行うことが困難であるという問題があった。
【０００７】
そして、上述したように、図６に示す半導体装置は、樹脂層２の外側にリード端子３が突出するため、特に、その実装面積の縮小化には限界があるという問題がある。そのため、今日の半導体市場では、ＣＳＰ型の半導体装置であり、且つ実装後の半田の実装状況の外観検査を容易に行うことができる半導体装置が求められているという問題があった。
【０００８】
【課題を解決するための手段】
本発明は上述した従来の課題に鑑みてなされたもので、本発明である半導体装置では、少なくとも１つのスルーホールを有し、且つ絶縁材料より成る第１の基板と、前記第１の基板の一主表面に形成された導電パターンの所望の位置に固着された半導体素子と、前記半導体素子の電極パッドと所望の前記導電パターンとを電気的に接続する金属細線と、前記第１の基板の一主表面の反対面に位置する前記第１の基板の他の主表面に前記スルーホールを介して所望の前記導電パターンと電気的に接続された複数の外部接続電極と、少なくとも前記第１の基板の主表面を覆うように形成された樹脂封止体とを有し、前記第１の基板の他の主表面には、少なくとも前記外部接続電極を露出するように前記第１の基板とその線膨張係数をほぼ同一とする絶縁材料から成る第２の基板が貼り合わせて有ることを特徴とする。
【０００９】
本発明の半導体装置は、好適には、少なくとも前記第１の基板の他の主表面の外周側辺と近傍に位置する前記外部接続電極の側面が前記外周側辺側から露出するように、前記第２の基板は前記第１の基板に貼り合わせて有ることを特徴とする。
【００１０】
更に、本発明の半導体装置は、好適には、前記第２の基板は、前記第１の基板の他の主表面において前記外部接続電極を個々領域に独立して存在するように区分することを特徴とする
【００１１】
【発明の実施の形態】
以下に、本発明の半導体装置について、図１〜図５を参照にして詳細に説明する。
【００１２】
図１（Ａ）及び（Ｂ）は本発明の半導体装置の構造を示す斜視図である。図１（Ａ）では半導体装置を表面側から見た図であり樹脂封止体部分を点線で表示し、半導体装置の内部構造を表し、図１（Ｂ）は半導体装置の裏面側からの構造を表している。また、図２（Ａ）は本発明の半導体装置の断面図であり、図２（Ｂ）は本発明の半導体装置の裏面側からの平面図である。
【００１３】
図１（Ａ）に示す如く、大判基板５９（図４参照）から分離された個々の絶縁基板４１は、セラミックやガラスエポキシ等の絶縁材料からなり０．１〜０．２ｍｍ程度の板厚を有している。また、図２（Ｂ）に示す如く、長辺×短辺が１．０ｍｍ×０．８ｍｍ程度の矩形形状を有している。そして、基板４１は、更に、表面側に第１主面４１１を、裏面側に第２主面４１２を各々具備し、それらの表面４１１、４１２は互いに平行に延在する。
【００１４】
そして、基板４１の第１主面４１１は平坦に形成されており、その表面にはタングステン等の金属ペーストが印刷されてアイランド部４２と電極部４３、４４が形成されている。尚、アイランド部４２と電極部４３、４４には電解メッキ法により金メッキが施されている。そして、基板４１のアイランド部４２には例えばショットキーバリアダイオードやＭＯＳＦＥＴ素子等の半導体チップ４５がダイボンドされている。半導体チップ４５の表面に形成した電極パッド４６と電極部４３、４４とが金属細線４７で電気的に接続されている。
【００１５】
ここで、図４（Ａ）に示す如く、本実施の形態では、大判基板５９上には点線で囲んだ各搭載部６０が、互いに０．０２〜０．０５ｍｍの間隔を隔てて縦横に配置されている。そして、アイランド部４２からは第１の連結部６１が連続したパターンで延長される。これらの線幅はアイランド部４２よりも狭い線幅で、例えば０．１ｍｍの線幅で延在する。第１の連結部６１はダイシングライン６４を超えて隣の搭載部６０の電極部４３、４４に連結する。更に、電極部４３、４４からは各々第２の連結部６２が、第１の連結部６１とは直行する方向に延在し、ダイシングライン６５を越えて隣の搭載部６０の電極部４３、４４に連結する。第２の連結部６２は更に、搭載部６０群の周囲を取り囲む共通連結部（図示せず）に連結する。このように第１及び第２の連結部６１、６２が延在することによって、各搭載部６０のアイランド部４２と電極部４３、４４とを電気的に共通接続する。これは金メッキ等の電解メッキを行う際に、共通電極とするためである。
【００１６】
この構造により、基板４１と樹脂封止体４９との間からは第１及び第２の連結部６１、６２が微細ながら露出することとなる。尚、アイランド部４２及び電極部４３、４４は第１主面４１１の外周辺より０．０５〜０．１ｍｍ程度内側に後退されており基板４１と樹脂封止体４９との間から露出することはない。
【００１７】
図１（Ｂ）に示す如く、基板４１の第２主面４１２には、タングステン等の金属ペーストが印刷されて外部接続端子５０、５１、５２、５３が形成されている。そして、本発明の半導体装置では、外部接続端子５０、５１、５２、５３間の第２主面４１２を覆うように第２の絶縁基板４８が貼り合わせてあることに特徴を有する。第２の絶縁基板４８は第１の絶縁基板４１と同様にセラミックやガラスエポキシ等の絶縁材料から成り、第１の基板４１と同じ厚みを有している。つまり、第１の基板４１と第２の基板４８とを同じ材料とすることで線膨張係数を同じとし、熱による基板のクッラク等を防止する構造としている。尚、本実施の形態では、第１の基板４１と第２の基板４８との厚みをほぼ同一の厚みとしているが、特に限定するものではない。第２の基板４８の厚みとしては、少なくとも外部接続端子５０、５１、５２、５３以上の厚みを有し、図３に示す如く、実装基板５６上の導電路５７に固着される際の半田５８の厚みよりも薄い範囲内で種々の変更は可能である。
【００１８】
図２（Ａ）に示す如く、アイランド部４２及び電極部４３、４４には第１の基板４１の第１主面４１１から第２主面４１２を貫通するスルーホール５５が設けられる。スルーホール５５の内部はタングステン、銀、銅などの導電材料によって埋設されており、アイランド部４２を外部接続端子５０、５１、電極部４３、４４を外部接続端子５２、５３に各々電気的に接続する。外部接続端子５０、５１、５２、５３は、その端部が基板２１の端部から０．０１〜０．１ｍｍ程度後退されている。また、電極部４３、４４のスルーホール５５上は平坦でないため、金属細線４７は、各々電極部４３、４４のスルーホール５５上を避けて接続されているのが好ましい。尚、上述の如く、スルーホール５５は完全に第１の基板４１内に形成されている。そして、第１の基板４１の第１主面４１１及び第２主面４１２では、スルーホール５５はそれぞれアイランド部４２、電極部４３、４４、外部接続端子５０、５１、５２、５３により覆われている。そのため、スルーホール５５及びその内部の導電材料は半導体装置外部からは観ることは出来ない構造となっている。
【００１９】
図２（Ｂ）に示す如く、例えば、半導体素子４５としては、バイポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子の能動素子を形成している。バイポーラ素子を搭載した場合は、アイランド部４２裏面に形成された外部接続端子５０、５１がコレクタ端子であり、電極部４３、４４裏面に各々形成された外部接続端子５２、５３がベースまたはエミッタ端子となる。但し、本発明に用いられる半導体素子４５としては、上記の素子に限定されるものではなく、使用用途により種々の変更が可能である。
【００２０】
そして、本発明では、外部接続端子５０、５１、５２、５３は第２主面４１２の外周辺より０．０５〜０．１ｍｍ程度内側に後退し形成されていることに特徴がある。図４（Ｂ）に示すように、本実施の形態では、先ず、外部接続端子５０、５１、５２、５３を形成する前に大判基板５９に第２の絶縁基板４８を貼り合わせる。このとき、第２の絶縁基板４８は、第１の絶縁基板４１と同様に大判基板６３から成り、各搭載部６０の外部接続端子５０、５１、５２、５３形成領域に開口部が設けられた１枚の大判基板６３が第１の絶縁基板４１用の大判基板５９に貼り合わせられている。
【００２１】
その後、外部接続端子５０、５１、５２、５３に電解メッキ法により金メッキを施すが、図示の如く、各々の外部接続端子５０、５１、５２、５３が独立したパターンで形成されている。しかし、上述したように、第１の基板４１の第１主面４１１では搭載部６０群の周囲を取り囲む共通連結部（図示せず）により各搭載部６０のアイランド部４２と電極部４３、４４とを電気的に共通接続している。そして、各々の外部接続端子５０、５１、５２、５３は各スルーホール５５を介してアイランド部４２、電極部４３、４４に電気的に接続している。そのことで、各々の外部接続端子５０、５１、５２、５３は第２主面４１２では独立して形成されているが、第１主面４１１の共通接続を介して電解メッキ法で全ての外部接続端子５０、５１、５２、５３を一度に金メッキし形成することができる。
【００２２】
本発明では、第１の絶縁基板４１の第１主面４１１と樹脂封止体４９との境界面から微細な線幅の第１及び第２の連結部６１、６２が外部に露出するのみである。言い換えると、本発明では、外部接続端子５０、５１、５２、５３を基板４１の第２主面４１２の外周側辺よりも０．０５〜０．１ｍｍ程度内側に後退し形成する。つまり、本発明では、ダイシングライン６４、６５を横断するのは線幅が狭い第１及び第２の連結部６１、６２だけである。そのことで、大判基板５９、６３をダイシングし個々の半導体装置に分割する際、外部接続端子５０、５１、５２、５３にバリを発生することなくダイシングを行うことができる。その結果、図３に示す如く、半導体装置を実装基板５６上の導電路５７に実装する際、外部接続端子のバリにより実装不良を起こすことはない。また、上述したように、本発明の半導体装置は微細であり、微細なパターン上に半田を介して実装するが、その微細なパターン上で外部接続端子のバリによりショートを起こすこともない。
【００２３】
図３に示す如く、大判基板５９上に多数形成された搭載部６０を個々の半導体装置に分割し、図１に示す如く、本発明の半導体装置が完成する。その後、この半導体装置は実装基板５６上に形成された導電路５７に、例えば、半田５８を介して実装される。このとき、本発明の半導体装置のように、裏面に外部接続端子を有するＣＳＰ型の半導体装置では実装面積が小さく、携帯電話、カメラ等の超小型、超軽量パッケージとして今日の半導体市場では需要が多い。しかしながら、上述したように本発明の半導体装置のように、そのデバイスサイズが、例えば、Ｌ×Ｗ×Ｔ＝１．０ｍｍ×０．８ｍｍ×０．６ｍｍと微細な半導体装置では、特に、実装基板５６へ実装後の外観検査の際、半田の実装状況を観測するのが困難であるという問題がある。つまり、外観検査は非破壊検査であり目視で行うことが多いが、パターンが微細になると裸眼による検査は困難となる。そして、裸眼による検査が困難な場合には、拡大鏡の使用、外観検査機（ＡＯＩ：Ａｕｔｏｍａｔｉｃ　Ｏｐｔｉｃａｌ　Ｉｎｓｐｅｃｔｉｏｎ）を用いることで外観検査を行う。しかしながら、実際には、拡大鏡の使用、外観検査機等を用いた場合でも、半導体装置自体が微細化が進むにつれて外観検査は困難である。
【００２４】
そこで、本発明の半導体装置では、図１（Ｂ）及び図２（Ｂ）に示す如く、外部接続端子５０、５１、５２、５３が、それぞれ半導体装置の内側では第２の絶縁基板４８に囲まれるように形成されている。つまり、第１の基板４１の第２主面４１２では、外部接続端子５０、５１、５２、５３が個々の形成領域を有するように第２の基板４８により区分されている。そして、上述の如く、第２の絶縁基板４８の厚みは、半導体装置を実装基板５６に実装した際の半田５８の厚みより薄くなるように設定されている。そのことで、本発明の半導体装置は、実装基板５６に実装後に第２の絶縁基板４８分の厚みが余分に加わることはない。そして、第２の絶縁基板４８を上述した位置に配置することで、外観検査機で半田の奥行きを観測することができる。これは、通常、外観検査機を用いた外観検査では、半導体装置に対して斜め上方から画像検査を行うが、この際、半田５８の奥に位置する第２の絶縁基板４８がバック鏡の役割を果たすこととなる。そのことで、検査時の光が第２の絶縁基板４８で反射し確実に半田５８奥行きを観測することができる。その結果、半導体装置裏面の半田の実装状況が確認することができ、半田の実装不良を外観検査により確実に見つけることができ、市場不良の低減、歩留まりの向上を実現することができる。
【００２５】
また、本発明の半導体装置では、各外部接続端子５０、５１、５２、５３間が０．３ｍｍ程度の間隔で形成されているが、その各外部接続端子間に絶縁基板を位置させることで、半田５８による各外部接続端子間のショートをより防止することができる。そして、実装基板への実装に用いられる半田は、半導体装置の裏面の内側には第２の基板４８が位置することで内側が塞がれ、より外側へと存在し易くなる。つまり、本発明の半導体装置はその側面から半田フィレットが露出し易い構造となり、実装後、目視によっても半田の実装状況が観測し易い構造となる。
【００２６】
尚、本実施の形態では、半導体装置の裏面に４つの外部接続端子が露出する形態について説明したが、特に限定する必要はない。例えば、図５に示す如く、６つの外部接続端子が露出する形態でも第２の絶縁基板４８の形状を変更することで同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００２７】
【発明の効果】
上述したように、第１に、本発明の半導体装置は、外部接続端子が露出する第１の絶縁基板の第２主面に内側から外部接続端子を囲むように第２の絶縁基板を貼り合わせていることに特徴を有する。そのことで、本発明では、半導体装置を実装基板に実装した後に半田の実装状況を外観検査するが、第２の絶縁基板をバック鏡として用いることができる。その結果、半導体装置の裏面に位置し、外観検査のしづらい奥行きまで実装状況を確認することができ、市場不良の低減、歩留まりの向上を実現することができる。
【００２８】
第２に、本発明の半導体装置は、外部接続端子を第１の絶縁基板の第２主面の外周辺から内側に位置するように形成していることに特徴を有する。そのことで、本発明では、大判基板上に多数の搭載部を有し、樹脂封止後にダイシングすることで個々の半導体装置に分割するが、この際、外部接続端子にバリが発生することを抑制することができる。その結果、特に、本発明の半導体装置のように、微細の半導体装置では、微細のパターン上に実装するが、この時、外部接続端子のバリによるショートを確実に防ぐことができる。
【００２９】
第３に、本発明の半導体装置は、第１の絶縁基板及び第２の絶縁基板を共にセラミック基板とすることに特徴がある。そのことで、第１及び第２の絶縁基板の線膨張係数を同一とすることができ、基板自体のクラック防止等製品品質を向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための（Ａ）表面側からの斜視図（Ｂ）裏面側からの斜視図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図（Ｂ）裏面側からの平面図である。
【図３】本発明の半導体装置を説明するための断面図である。
【図４】本発明の半導体装置を説明するための（Ａ）平面図（Ｂ）平面図である。
【図５】本発明の半導体装置における第２の実施の形態の裏面側を示す斜視図である。
【図６】従来の半導体装置を説明するための断面図である。
【図７】従来の半導体装置の製造方法を説明するための（Ａ）平面図（Ｂ）断面図（Ｃ）斜視図である。
【符号の説明】
４１　　　　　　　　　　第１の絶縁基板
４２　　　　　　　　　　アイランド部
４３、４４　　　　　　　電極部
４５　　　　　　　　　　半導体チップ
４９　　　　　　　　　　樹脂封止体
４８　　　　　　　　　　第２の絶縁基板
５５　　　　　　　　　　スルーホール
５０、５１、５２、５３　外部接続端子
【図１】
2004087882.tif 000003
【図２】
2004087882.tif 000004
【図３】
2004087882.tif 000005
【図４】
2004087882.tif 000006
【図５】
2004087882.tif 000007
【図６】
2004087882.tif 000008
【図７】
2004087882.tif 000009