(57)【要約】【課題】静電気パルスをバイパスさせて機器の電気回路に印加される電圧を抑制することができる高周波回路に適した静電気対策部品とその製造方法を提供する。【解決手段】少なくとも第１、第２、第３の３つの外部電極を有するセラミック焼結体にバリスタと第１、第２の２つのインダクタとを形成し、バリスタと第１のインダクタとを電気的に並列になるようにバリスタの電極および第１のインダクタの導体を第１、第２の外部電極に電気的に接続し、第２のインダクタの導体を第１、第３の外部電極に電気的に接続した静電気対策部品であり、これを、電気的に並列接続したバリスタと第１のインダクタとを機器回路の信号ラインとグランド間に接続するように設け、第２のインダクタを機器回路の信号ラインに直列接続するように設けた場合、機器回路に静電気パルスが印加されるのを妨げられ、機器の電気回路に印加される電圧を抑制する効果が大である静電気対策部品。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくとも第１、第２および第３の３つの外部電極を有するセラミック焼結体であって、前記セラミック焼結体にバリスタと第１および第２の２つのインダクタとを形成し、前記バリスタと前記第１のインダクタとを電気的に並列になるように前記バリスタの電極および前記第１のインダクタの導体を前記第１および第２の外部電極に電気的に接続するとともに、前記第２のインダクタの導体を前記第１および第３の外部電極に電気的に接続した静電気対策部品。
【請求項２】
バリスタの電極と第１のインダクタの導体とを第１および第２の外部電極を介して電気的に接続した請求項１に記載の静電気対策部品。
【請求項３】
バリスタの電極および第１および第２の２つのインダクタの導体はセラミック焼結体の内部に形成した請求項１に記載の静電気対策部品。
【請求項４】
セラミック焼結体はＺｎＯを主成分とする電圧依存性抵抗体セラミックからなる請求項１に記載の静電気対策部品。
【請求項５】
バリスタは電流１ｍＡを流したときのバリスタ電圧が５０Ｖ以下である請求項１に記載の静電気対策部品。
【請求項６】
第１のインダクタのインダクタンスが１００ｎＨ以下である請求項１に記載の静電気対策部品。
【請求項７】
第２のインダクタのインダクタンスが１００ｎＨ以下である請求項１に記載の静電気対策部品。
【請求項８】
バリスタの電極間の静電容量が１０ｐＦ以下である請求項１に記載の静電気対策部品。
【請求項９】
第１および第２のインダクタのインダクタンスがそれぞれ１００ｎＨ以下であり、かつバリスタの電極間の静電容量が１０ｐＦ以下である請求項１に記載の静電気対策部品。
【請求項１０】
バリスタの電極となる導体パターンを形成したセラミック生シートと第１および第２の２つのインダクタの導体となる導体パターンを形成したセラミック生シートとを積層して積層体を作製する第１の工程と、前記積層体を焼成してセラミック焼結体の内部にバリスタと第１および第２の２つのインダクタとを形成する第２の工程と、前記セラミック焼結体の前記バリスタおよび前記第１および第２のインダクタの特性を検査する第３の工程と、次に、前記セラミック焼結体に少なくとも第１、第２および第３の３つの外部電極を形成し、前記第１および第２の外部電極により前記第１のインダクタの導体と前記バリスタの電極とを電気的に並列接続するとともに、前記第２のインダクタの導体を前記第１および第３の外部電極に電気的に接続する第４の工程とを有する静電気対策部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子機器を静電気から保護する静電気対策部品とその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等の電子機器の小型化、高性能化は急速に進み、それに伴い電子機器に用いられる電子部品の小型化も急速に進んでいる。しかし、その反面、電子機器や電子部品の耐電圧は低下する。そのため、人体と電子機器の端子が接触した時に発生する静電気パルスによる機器内部の電気回路の破壊が増えてきている。静電気パルスにより１ナノ秒以下の速度でかつ数百〜数キロボルトという高電圧が印加されるからである。
【０００３】
従来、このような静電気パルスへの対策としては、静電気が入るラインとグランド間にインダクタや（静電容量の小さい）バリスタを設け、静電気をバイパスさせ、機器の電気回路に印加される電圧を抑制する方法が提案されている。
【０００４】
なお、静電気パルスの対策に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【０００５】
【特許文献１】
特開昭６３−５６０２３号公報
【０００６】
【発明が解決しようとする課題】
携帯電話やパソコン等の電子機器の回路周波数は、年々高周波化が進み、特にアンテナ回路などでは数百ＭＨｚ〜数ＧＨｚといった高周波になっている。このような高周波回路に用いられる静電気対策部品は、静電容量が信号の挿入損失に大きく影響を与えるので低静電容量であることが望ましく、信号ラインとグランド間に設ける場合、静電容量は数ｐＦ以下が望ましい。
【０００７】
静電気対策部品として用いられる代表的なものとしては、積層タイプの酸化亜鉛バリスタが挙げられるが、酸化亜鉛バリスタの誘電率は大きく（ε：２００以上）、数ｐＦ以下の低静電容量を実現するためには、電極間厚みを厚くするか、電極面積を低減させなければならない。
【０００８】
しかし、電極間厚みを厚くするとバリスタのバリスタ電圧が高くバイパスする電圧が高くなり、その結果、静電気が印加された際、電気回路に印加される抑制後の電圧も高くなり保護効果が小さくなる。また、電極面積を低減させると静電気が印加された際の単位面積あたりの電流量が大きくなり、バリスタ自体が破壊しやすくなる。他の材料のバリスタにおいても同様の問題を有している。
【０００９】
一方、静電気対策部品としてインダクタを用いた場合には、静電容量値に留意する必要はない。しかしながらインダクタは、その周波数特性より低周波のサージ・パルスはバイパスさせることができるが、高周波のパルスはバイパスさせることができない。このため、電圧波形が１ナノ秒以下の速度でかつ数百〜数キロボルトという高電圧である静電気に対しては、インダクタでは特に電圧立ち上がり部の高電圧部分をバイパスさせて抑制することができないという問題を有している。
【００１０】
そこで本発明は、高電圧で高周波である静電気に対して、この静電気パルスをバイパスさせて機器の電気回路に印加される電圧を抑制することができる高周波回路に適した静電気対策部品とその製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は以下の構成を有するものである。
【００１２】
本発明の請求項１に記載の発明は、少なくとも第１、第２および第３の３つの外部電極を有するセラミック焼結体であって、前記セラミック焼結体にバリスタと第１および第２の２つのインダクタとを形成し、前記バリスタと前記第１のインダクタとを電気的に並列になるように前記バリスタの電極および前記第１のインダクタの導体を前記第１および第２の外部電極に電気的に接続するとともに、前記第２のインダクタの導体を前記第１および第３の外部電極に電気的に接続した静電気対策部品という構成を有しており、これにより、電気的に並列に接続したバリスタと第１のインダクタとに第２のインダクタを電気的に直列に接続し一体化した部品であるので、これを、電気的に並列に接続したバリスタと第１のインダクタとを機器回路の信号ラインとグランド間に接続するように設け、第２のインダクタを機器回路の信号ラインに直列に接続するように設けた場合、静電気パルスを第１のインダクタによってグランドにバイパスさせると同時に、第１のインダクタで除去しきれない高周波成分をバリスタによって吸収することができ、さらに信号ラインに直列に接続した第２のインダクタにより、機器回路に静電気パルスの高周波成分が印加されるのを妨げることができ、機器の電気回路に印加される電圧を抑制する効果が大である静電気対策部品となる。同時に、１個の部品としているので機器の小型化が実現できるとともに組み立てコストの低減も図れる。
【００１３】
本発明の請求項２に記載の発明は、特に、バリスタの電極と第１のインダクタの導体とを第１および第２の外部電極を介して電気的に接続したという構成を有しており、これにより、バリスタと第１のインダクタとの電気的な並列接続が容易であるとともに、外部電極の形成前にはバリスタおよび第１のインダクタはそれぞれ電気的に独立しているので、その特性の測定、検査を容易に行うことができる。
【００１４】
本発明の請求項３に記載の発明は、特に、バリスタの電極および第１および第２の２つのインダクタの導体はセラミック焼結体の内部に形成したという構成を有しており、これにより、耐候的性能等の十分な信頼性が確保できるとともに、バリスタとインダクタとを一つの製造プロセスで同時に形成することができる。
【００１５】
本発明の請求項４に記載の発明は、特に、セラミック焼結体はＺｎＯを主成分とする電圧依存性抵抗体セラミックからなるという構成を有しており、これにより、優れたバリスタ特性を有するバリスタが形成でき、したがって、静電気に対して優れた吸収抑制効果を有するものとなる。また、セラミック焼結体が非磁性材料であるのでインダクタの高周波での特性が良好なものとなる。
【００１６】
本発明の請求項５に記載の発明は、特に、バリスタは電流１ｍＡを流したときのバリスタ電圧が５０Ｖ以下であるという構成を有しており、これにより、バイパスする電圧が低くなり、その結果、静電気が印加された際、電気回路に印加される抑制後の電圧も低くでき、静電気に対して優れた吸収抑制効果を有するものとなる。
【００１７】
本発明の請求項６に記載の発明は、特に、第１のインダクタのインダクタンスが１００ｎＨ以下であるという構成を有しており、これにより、静電気に対して優れた吸収抑制効果を有するものとなる。
【００１８】
本発明の請求項７に記載の発明は、特に、第２のインダクタのインダクタンスが１００ｎＨ以下であるという構成を有しており、これにより、数百ＭＨｚ以上の高周波回路に用いるのに適した静電気対策部品となる。
【００１９】
本発明の請求項８に記載の発明は、特に、バリスタの電極間の静電容量が１０ｐＦ以下であるという構成を有しており、これにより、数百ＭＨｚ以上の高周波回路に用いるのに適した静電気対策部品となる。
【００２０】
本発明の請求項９に記載の発明は、特に、第１および第２のインダクタのインダクタンスがそれぞれ１００ｎＨ以下であり、かつ、バリスタの電極間の静電容量が１０ｐＦ以下であるという構成を有しており、これにより、静電気に対して優れた吸収抑制効果を有し、かつ数百ＭＨｚ以上の高周波回路に用いるのに適した静電気対策部品となる。
【００２１】
本発明の請求項１０に記載の発明は、バリスタの電極となる導体パターンを形成したセラミック生シートと第１および第２の２つのインダクタの導体となる導体パターンを形成したセラミック生シートとを積層して積層体を作製する第１の工程と、前記積層体を焼成してセラミック焼結体の内部にバリスタと第１および第２の２つのインダクタとを形成する第２の工程と、前記セラミック焼結体の前記バリスタおよび前記第１および第２のインダクタの特性を検査する第３の工程と、次に、前記セラミック焼結体に少なくとも第１、第２および第３の３つの外部電極を形成し、前記第１および第２の外部電極により前記第１のインダクタの導体と前記バリスタの電極とを電気的に並列接続するとともに、前記第２のインダクタの導体を前記第１および第３の外部電極に電気的に接続する第４の工程とを有する静電気対策部品の製造方法であり、これにより、バリスタと２つのインダクタとを一つの製造プロセスで同時に形成することができる。そして、バリスタと第１のインダクタとを外部電極を形成して電気的に並列接続する前のセラミック焼結体について特性の検査を行うので、２つのインダクタおよびバリスタの特性は、それぞれ単独で測定し特性選別することができる。したがって、電圧を抑制する効果が大である静電気対策部品が、安価で高精度に製造できる。
【００２２】
【発明の実施の形態】
（実施の形態１）
以下、実施の形態１を用いて、本発明の特に請求項１〜１０に記載の発明について説明する。
【００２３】
以下、本発明の実施の形態１について図面を参照して説明する。図１は本発明の実施の形態１におけるセラミック焼結体の模式的分解斜視図、図２は本発明の実施の形態１における静電気対策部品の外観斜視図、図３は本発明の実施の形態１における静電気対策部品の等価回路図である。
【００２４】
図１、図２において、１０はセラミック層、１１は第１のインダクタ導体、１２は第２のインダクタ導体、１３は配線導体、１４はビア導体、１５は内部電極、１６は第１のインダクタ部、１７は第２のインダクタ部、１８はバリスタ部、１９は無効層部、２０はセラミック焼結体、３０は第１の外部電極、４０は第２の外部電極、５０は第３の外部電極である。
【００２５】
図１および図２に示すように、本実施の形態１における静電気対策部品は、無効層部１９、第１のインダクタ部１６、第２のインダクタ部１７およびバリスタ部１８を積層一体化した構造のセラミック焼結体２０に、第１の外部電極３０、第２の外部電極４０および第３の外部電極５０を設けたものであり、バリスタ部１８と第１のインダクタ部１６とを電気的に並列に接続するように第１の外部電極３０および第２の外部電極４０をバリスタ部１８の内部電極１５および第１のインダクタ導体１１に接続し、第１の外部電極３０および第３の外部電極５０を第２のインダクタ導体１２に電気的に接続したものである。
【００２６】
そして、第１のインダクタ部１６および第２のインダクタ部１７はそれぞれ、セラミック層１０に形成した配線導体１３をビア部に形成したビア導体１４で接続して、スパイラル状の第１のインダクタ導体１１および第２のインダクタ導体１２をセラミック焼結体２０の内部に形成し、第１のインダクタ導体１１の両端をセラミック焼結体２０の一端面と側面に引き出し、第２のインダクタ導体１２の両端をセラミック焼結体２０の両端面に引き出して形成している。また、バリスタ部１８は、セラミック層１０と内部電極１５とを交互に積層し、内部電極１５をセラミック焼結体２０の一端面と側面に交互に引き出して形成している。
【００２７】
上記したように、本実施の形態１における静電気対策部品は、第１および第２の２つのインダクタとバリスタとをセラミック焼結体として積層一体化した構造であり、第１のインダクタ導体１１とバリスタの内部電極１５とを第１の外部電極３０および第２の外部電極４０を介して電気的に並列接続し、第２のインダクタ導体１２の一方の端部を第１の外部電極３０に接続し第１のインダクタ導体１１およびバリスタの内部電極１５に電気的に直列に接続し、第２のインダクタ導体１２の他方の端部を第３の外部電極５０に電気的に接続した構成としている。
【００２８】
そして、本発明の実施の形態１における静電気対策部品の回路は、図３に示す等価回路となる。図３において、２０１はバリスタ、２０２は第１のインダクタ、２０３は第２のインダクタである。
【００２９】
上記のような構造に構成し、特に、機器の電気回路に以下のように設けた時に優れた静電気対策部品となる。電気的に並列に接続したバリスタと第１のインダクタとを機器回路の信号ラインとグランド間に設け、第２のインダクタを機器回路の信号ラインに直列に接続して設けた場合、電気的に並列に接続したバリスタと第１のインダクタとにより、静電気パルスを第１のインダクタによってグランドにバイパスさせると同時にインダクタで除去しきれない高周波成分をバリスタによって吸収することができ、さらに、信号ラインに直列に接続した第２のインダクタにより、静電気パルスの高周波成分が機器の電気回路に印加されるのを抑制し、グランド側のバリスタによる高周波成分の吸収を促進する作用を有し、機器の電気回路に印加される電圧を抑制する効果が大きく優れた静電気対策部品となる。
【００３０】
また、上記のように、１個の部品としているので、機器の小型化が実現できるとともに組み立てコストの低減も図れる。さらに、２つのインダクタとバリスタとをセラミック焼結体として積層一体化した構造であるので、耐候的性能等の十分な信頼性が確保できるとともに、バリスタと２つのインダクタとを一つの製造プロセスで同時に形成することができる。
【００３１】
以下に、本発明の実施の形態１における静電気対策部品の製造方法および静電気に対する抑制効果について説明する。
【００３２】
まず、ＺｎＯを主成分とし添加物として少なくともＢｉ２Ｏ３を０．０１〜５ｍｏｌ％、Ｃｏ３Ｏ４を０．０１〜５ｍｏｌ％を含むセラミック粉末にブチラール樹脂等のバインダ、フタル酸ジブチル等の可塑剤、酢酸ブチル等の溶剤を適量加えたものをボールミルで混合、分散させてスラリーを作製した。このスラリーをドクターブレード法等によりシート状に成形し、１５〜５０μｍの厚みのセラミック生シートを作製した。
【００３３】
次に、図１における無効層部１９、第１のインダクタ部１６、第２のインダクタ部１７およびバリスタ部１８となるシートを、それぞれ次のようにして準備した。無効層部１９となるシートは上記のセラミック生シートをそのまま用いた。バリスタ部１８となるシートは、Ａｇ，Ａｇ−Ｐｄ，Ｐｔ等の金属粉末と有機ビヒクル、有機溶剤とからなる導体ペーストを用いて、内部電極１５となる矩形パターンを上記のセラミック生シート上に印刷形成して準備した。第１のインダクタ部１６および第２のインダクタ部１７となるシートは、まず、上記のセラミック生シートに５０〜３００μｍの穴径でビア部を形成し、上記と同様の導体ペーストを用いて、このビア部にビア導体１４となる導体ペーストを充填し、さらにこのセラミック生シート上に配線導体１３となる幅２５〜２００μｍの導体パターンを印刷形成して準備した。
【００３４】
なお、印刷形成した内部電極１５となる矩形パターン、および、ビア部のビア導体１４および配線導体１３となる導体パターンは、切断した後に図１に示した形状となるよう図１に図示した形状を多数個を縦横に配列したパターン形状とした。
【００３５】
次に、上記で準備したそれぞれのシートを、図１に示したように、まず、下の無効層部１９となるシートを複数枚積層し、この上に、バリスタ部１８となるシートを複数枚積層し、さらに、第１のインダクタ部１６および第２のインダクタ部１７となるシートを複数枚積層し、さらにこの上に、上の無効層部１９となるシートを複数枚積層した後、５００ｋｇ／ｃｍ２で加圧して積層体ブロックを得た。
【００３６】
次に、上記積層体ブロックを所望の寸法に切断分離して、個片の積層体とした。この積層体を、２００〜７００℃で熱処理しバインダを除去した後、９００〜１２００℃で０．５〜５時間焼成し、セラミック焼結体２０を得た。
【００３７】
次に、このセラミック焼結体２０の両端面と側面にＡｇ，Ａｇ−Ｐｄ，Ａｇ−Ｐｔ等の金属粉末と有機ビヒクル、適量のガラスフリットからなるペーストを塗布、乾燥し、５００〜９００℃で焼き付けを行って、下地電極２５ａ，２５ｂ，２５ｃおよび２５ｄ（図示せず）を形成した。
【００３８】
この時、下地電極２５ａはセラミック焼結体２０の一方の端面に露出した内部電極１５に接続するように形成し、下地電極２５ｂは同端面に露出した第１のインダクタ導体１１および第２のインダクタ導体１２に接続するように形成し、下地電極２５ｃは他方の端面に露出した第２のインダクタ導体１２に接続するように形成し、下地電極２５ｄは側面に露出した内部電極１５および第１のインダクタ導体１１に接続するように形成した。続いて、これを特性検査した。
【００３９】
次に、この下地電極を形成したセラミック焼結体２０の両端面と側面の下地電極２５ａ，２５ｂ，２５ｃ，２５ｄの上にＡｇ，Ａｇ−Ｐｄ，Ａｇ−Ｐｔ等の金属粉末と有機ビヒクル、適量のガラスフリットからなるペーストを塗布、乾燥し、５００〜９００℃で焼き付けを行って、第１の外部電極３０、第２の外部電極４０および第３の外部電極５０を形成した。
【００４０】
この時、第１の外部電極３０は下地電極２５ａおよび下地電極２５ｂに接続するようにセラミック焼結体２０の一方の端面に形成し、第２の外部電極４０は下地電極２５ｄおよびセラミック焼結体２０の他方の側面に露出した内部電極１５に接続するようにセラミック焼結体２０の両側面に形成し、第３の外部電極５０は下地電極２５ｃに接続するようにセラミック焼結体２０の他方の端面に形成した。このようにして、バリスタ部１８と第１のインダクタ部１６とを電気的に並列に接続するように第１の外部電極３０および第２の外部電極４０をバリスタ部１８の内部電極１５および第１のインダクタ導体１１に接続し、第１の外部電極３０および第３の外部電極５０を第２のインダクタ導体１２に電気的に接続し、図２に示した本実施の形態１の静電気対策部品の完成品を作製した。図２に示すように、本実施の形態１の静電気対策部品は、第２の外部電極４０をセラミック焼結体２０の両側面に形成しているので、電子回路に実装して使用する時に、配線および接続の自由度が増したものとなる。
【００４１】
なお、上記のように、本実施の形態１の静電気対策部品の特性検査は、第１の外部電極３０、第２の外部電極４０および第３の外部電極５０を形成する前のセラミック焼結体２０について検査し特性選別を行い、その後、第１の外部電極３０、第２の外部電極４０および第３の外部電極５０を形成し完成品とした。それは以下の理由によるものである。
【００４２】
つまり、通常、バリスタの特性は、電圧−電流特性からのバリスタ電圧、静電容量等を測定し、特性選別を行う。しかしながら、本実施の形態１の静電気対策部品の完成品のように、インダクタとバリスタとを電気的に並列接続した場合には、インダクタは低周波ではインピーダンスが小さく、見かけ上ショート状態になり、バリスタの特性の測定が困難なためである。
【００４３】
したがって、上述したように、第１の外部電極３０、第２の外部電極４０および第３の外部電極５０を形成する前のセラミック焼結体２０について検査し特性選別を行うことが好ましい。このため、セラミック焼結体２０には特性検査を行うための下地電極を形成した。
【００４４】
上記のように、下地電極２５ａ，２５ｂ，２５ｃおよび２５ｄを形成したセラミック焼結体２０においては、第１のインダクタ部１６、第２のインダクタ部１７およびバリスタ部１８は、電気的に直列接続でありそれぞれ電気的に独立しているので、第１および第２のインダクタの特性とバリスタの特性は、それぞれ単独で測定し特性選別することができる。具体的に、特性検査は以下のようにした。
【００４５】
まず、バリスタ部１８の内部電極１５に接続する下地電極２５ａと下地電極２５ｄとに測定端子を当接し、バリスタの特性として、直流での電圧−電流特性を測定しバリスタ電圧Ｖ１ｍＡ（１ｍＡの電流を流した時にかかる電圧値）を検査した。そして、１Ｖ、１ｋＨｚの交流下での静電容量を測定し検査した。
【００４６】
次に、第１のインダクタ部１６のインダクタ導体１１に接続する下地電極２５ｂと下地電極２５ｄとに測定端子を当接し、インダクタの特性として、１Ｖ、１００ＭＨｚの交流下でのインダクタンスを測定し検査した。
【００４７】
次に、第２のインダクタ部１７のインダクタ導体１２に接続する下地電極２５ｂと下地電極２５ｃとに測定端子を当接し、インダクタの特性として、１Ｖ、１００ＭＨｚの交流下でのインダクタンスを測定し検査した。
【００４８】
なお、上記本実施の形態１のように特性検査を行うために下地電極を形成することが好ましいが、バリスタ部１８の内部電極１５および第１のインダクタ部１６のインダクタ導体１１および第２のインダクタ部１７のインダクタ導体１２がセラミック焼結体２０の端面に十分に露出し、特性検査のための測定端子と電気的接続がとれる場合は、下地電極は必ずしも必要ではない。
【００４９】
続いて、上記で作製した本実施の形態１の静電気対策部品について、静電気試験を行い評価した。また、比較のために、従来のバリスタ、従来のインダクタ、およびバリスタとインダクタとを電気的に並列接続した部品についても同様の静電気試験を行い評価した。
【００５０】
静電気試験は、図４および図５に示す回路により行った。スイッチ１０３を接続して直流電源１０１より所定の電圧（２〜８ｋＶ）を印加して、静電容量１５０ｐＦの容量ボックス１０４に電荷をチャージした後、スイッチを切り替えてスイッチ１０３を開放しスイッチ１０５を接続して、容量ボックス１０４にチャージした電荷を静電気パルスとして、抵抗１０６を介して信号ライン１０８を通して被保護機器１１０に印加するというものである。
【００５１】
そして、従来のバリスタ、従来のインダクタ、およびバリスタとインダクタとを電気的に並列接続した部品は、図４に示すように、評価試料１０９として、被保護機器１１０に接続する信号ライン１０８とグランドライン１０７間に接続した。また、本実施の形態１の静電気対策部品は、図５に示すように、評価試料１０９として、電気的に並列に接続したバリスタ２０１と第１のインダクタ２０２とを被保護機器１１０に接続する信号ライン１０８とグランドライン１０７間に接続し、第２のインダクタ２０３を被保護機器１１０の信号ライン１０８に直列に接続した。
【００５２】
そして静電気パルスを印加した時の、被保護機器１１０の直前の信号ライン１０８とグランドライン１０７間の電圧波形を測定することにより、静電気パルスをバイパスさせて被保護機器１１０に印加される電圧を抑制する効果、つまり、評価試料１０９である静電気対策部品の静電気パルスに対する吸収抑制効果を評価した。
【００５３】
評価結果の電圧波形の一例を図６、図７、図８、図９および図１０に示す。図６は、静電気対策部品を信号ライン１０８とグランドライン１０７間に設けない場合であり、すなわち図４に示す静電気試験回路により印加される静電気パルスの電圧波形である。そして、図７は従来のインダクタを接続した場合の被保護機器１１０に印加される電圧波形であり、図８は従来のバリスタを接続した場合の被保護機器１１０に印加される電圧波形であり、図９はバリスタとインダクタとを電気的に並列接続した部品を接続した場合の被保護機器１１０に印加される電圧波形であり、図１０は本実施の形態１の静電気対策部品を図５に示すように接続した場合の被保護機器１１０に印加される電圧波形である。
【００５４】
図７、図８、図９および図１０に示したように、図７の従来のインダクタを設けた場合には、波形の立ち上がり部の電圧の抑制効果が小さく被保護回路へかかる電圧は高いが、数十ナノ秒後にはグランド側にバイパスさせ被保護回路にかかる電圧を弱めていることがわかる。これはインダクタは高周波領域でインピーダンスが高く、数百ＭＨｚ程度の高周波の静電気波形に対して、つまり立ち上がり部ではバイパスさせて吸収抑制することができないためと考えられる。
【００５５】
また、図８の従来のバリスタを設けた場合には、波形の立ち上がり部の電圧の抑制には大きな効果があり、静電気パルスの立ち上がり部の電圧をバリスタによりバイパスさせて吸収抑制し、被保護回路にかかる電圧の最大値を大幅に小さくできることがわかる。しかし、静電気が完全に放電されるまでに時間を要し、長時間被保護回路に電圧がかかっている状態であることがわかる。
【００５６】
また、図９のバリスタとインダクタとを電気的に並列接続した部品を信号ラインとグランドラインに設けた場合には、立ち上がり部ではバリスタの特性が支配的となり被保護回路にかかる電圧の最大値を大幅に小さくでき、その後はインダクタの特性が支配的になり、短時間にグランド側にバイパスさせ被保護回路にかかる電圧を弱めていることがわかる。
【００５７】
一方、図１０の本実施の形態１の静電気対策部品を設けた場合には、第１のインダクタとバリスタを信号ラインとグランドラインに並列に設け、さらに信号ラインに直列に第２のインダクタを接続した構成になっているため、立ち上がり部ではバリスタの特性が支配的となり、被保護回路にかかる電圧の最大値を大幅に小さくでき、さらに、信号ラインに直列に接続された第２のインダクタが静電気パルスの立ち上がり部の高周波成分に対して相対的に高インピーダンスになるため静電気パルスの信号ラインへの通過を抑制し、被保護回路にかかる電圧の最大値をさらに小さくすることができ、その後は第１のインダクタの特性が支配的になり、短時間にグランド側にバイパスさせ被保護回路にかかる電圧を弱めていることがわかる。このように時間の経過に伴いバリスタのエネルギー分担が小さくなるので静電気に対する電圧の吸収抑制効果に加えて、バリスタの破壊限界値も向上させることができ、バリスタの低静電容量化等の設計自由度も向上する。
【００５８】
次に、上記で説明した静電気試験により、本実施の形態１の静電気対策部品の静電気パルスに対する吸収抑制効果を評価した結果について、従来のバリスタ、従来のインダクタ、およびバリスタとインダクタとを電気的に並列接続した部品の評価結果とあわせて具体的に説明する。
【００５９】
評価に供した試料はそれぞれ次の特性のものである。本実施の形態１の静電気対策部品は、バリスタのバリスタ電圧Ｖ１ｍＡが２７Ｖ、静電容量が２．５ｐＦとし、第１のインダクタのインダクタンスが１０ｎＨ、第２のインダクタのインダクタンスが６８ｎＨのものを試料とした。そしてこの特性にあわせて、従来のバリスタは、バリスタ電圧Ｖ１ｍＡが２７Ｖ、静電容量が２．５ｐＦのものを試料とし、従来のインダクタは、インダクタンスが１０ｎＨのものを試料とし、バリスタとインダクタとを電気的に並列接続した部品は、バリスタ電圧Ｖ１ｍＡが２７Ｖ、静電容量が２．５ｐＦのバリスタと、インダクタンスが１０ｎＨのインダクタを用いた。なお、バリスタ電圧Ｖ１ｍＡはバリスタに１ｍＡの電流を流したときにかかる電圧を示す。
【００６０】
評価は、図４および図５に示す回路により印加される静電気パルスの電圧（図６に示すＶｐｐ）を、２ｋＶ，４ｋＶ，８ｋＶと電圧を変えて印加し、それぞれの部品を評価試料１０９に接続した場合の被保護機器１１０に印加される電圧波形を測定して行い、この電圧波形の電圧の最大値をＶｐ、印加後５０ナノ秒後の電圧をＶ５０として、その抑制効果を評価した。（表１）はその評価結果である。
【００６１】
【表１】
2004281893.tif 000003
【００６２】
（表１）に示すように、本実施の形態１の静電気対策部品は、従来のバリスタおよび従来のインダクタを単独で用いた場合、またバリスタとインダクタとを電気的に並列接続した部品を用いた場合に比べ、ＶｐおよびＶ５０がともに極めて小さく、静電気パルスに対する抑制効果が大きく、被保護機器１１０に対する保護効果が大きいことがわかる。
【００６３】
次に、本実施の形態１の静電気対策部品の特性とその静電気パルスに対する吸収抑制効果の関係を評価した結果について具体的に説明する。
【００６４】
まず、バリスタの特性をバリスタ電圧Ｖ１ｍＡを２７Ｖ、静電容量を２．５ｐＦとして固定し、また第２のインダクタのインダクタンスを６８ｎＨに固定し、第１のインダクタのインダクタンスを変えて被保護機器１１０に印加される電圧波形を測定した結果を（表２）に示す。なお、上記と同様に、評価は電圧波形の最大値Ｖｐ、印加後５０ナノ秒後の電圧Ｖ５０を測定し、その抑制効果を評価した。また、後述する評価も同様にＶｐ、Ｖ５０を測定しその抑制効果を評価した。
【００６５】
【表２】
2004281893.tif 000004
【００６６】
（表２）に示すように、第１のインダクタのインダクタンスが大きくなると被保護機器１１０に印加される電圧も大きくなる。これは第１のインダクタのインピーダンスがインダクタンスに依存し、バイパスされにくくなるためと考えられる。この結果から、第１のインダクタのインダクタンスが小さいほど静電気パルスに対する吸収抑制効果が大きいことがわかり、被保護機器の耐圧レベルを考慮すると１００ｎＨ以下であることが望ましい。
【００６７】
次に、バリスタの特性をバリスタ電圧Ｖ１ｍＡを２７Ｖ、静電容量を２．５ｐＦとして固定し、また第１のインダクタのインダクタンスを１０ｎＨに固定し、第２のインダクタのインダクタンスを変えて被保護機器１１０に印加される電圧波形を測定した結果を（表３）に示す。
【００６８】
【表３】
2004281893.tif 000005
【００６９】
（表３）に示すように、第２のインダクタのインダクタンスが大きくなると被保護機器１１０に印加される電圧は小さくなる。これはインダクタのインピーダンスがインダクタンスに依存し、信号ラインに直列に接続された第２のインダクタによって静電気パルスが通過しづらくなるためと考えられる。この結果から、第２のインダクタのインダクタンスが大きいほど静電気パルスに対する吸収抑制効果が大きいことがわかる。しかしながら、第２のインダクタのインダクタンスを大きくすると、高周波回路になればなるほど正常信号の信号電圧が減衰し伝送特性に影響を与えるので、数ＭＨｚ以上の周波数の高周波回路に用いる場合には、１００ｎＨ以下であることが望ましい。
【００７０】
次に、第１のインダクタのインダクタンスを１０ｎＨ、第２のインダクタのインダクタンスを６８ｎＨに固定し、さらにバリスタの特性のうちバリスタ電圧Ｖ１ｍＡを２７Ｖと固定して、バリスタの静電容量を変えて被保護機器１１０に印加される電圧波形を測定した結果を（表４）に示す。
【００７１】
【表４】
2004281893.tif 000006
【００７２】
（表４）に示すように、バリスタの静電容量が大きくなると被保護機器１１０に印加される電圧が小さくなっていることがわかる。この結果から、バリスタの静電容量が大きいほど抑制効果が大きいことがわかる。
【００７３】
一方、バリスタの静電容量を大きくするとバリスタのインピーダンスが小さくなり、高周波回路になればなるほど、正常信号の信号電圧が減衰し伝送特性に影響を与えるので、数ＭＨｚ以上の周波数の高周波回路に用いる場合には、バリスタの静電容量は１０ｐＦ以下にすることが望ましい。
【００７４】
次に、第１のインダクタのインダクタンスを１０ｎＨ、第２のインダクタのインダクタンスを６８ｎＨに固定し、さらにバリスタの特性のうち静電容量を２．５ｐＦと固定し、バリスタのバリスタ電圧Ｖ１ｍＡを変えて被保護機器１１０に印加される電圧波形を測定した結果を（表５）に示す。
【００７５】
【表５】
2004281893.tif 000007
【００７６】
（表５）に示すように、バリスタ電圧Ｖ１ｍＡを上げていくと被保護機器１１０に印加される電圧も上昇していることがわかる。これはバリスタの電流−電圧カーブがそのまま高電圧側に移行しているためである。この結果から、バリスタのバリスタ電圧Ｖ１ｍＡは低いほど抑制効果が大きく、被保護機器の耐圧レベルを考慮するとバリスタ電圧Ｖ１ｍＡは５０Ｖ以下であることが望ましい。
【００７７】
上記のように、本実施の形態１の静電気対策部品は、第１のインダクタのインダクタンスが小さく第２のインダクタのインダクタンスが大きいほど、そして、バリスタの静電容量が大きくバリスタ電圧Ｖ１ｍＡが低いほど静電気に対する抑制効果は大きいが、高周波回路等に用いる場合には、回路特性に合わせて最適な値となるように作製することが好ましい。
【００７８】
【発明の効果】
以上のように本発明は、少なくとも第１、第２および第３の３つの外部電極を有するセラミック焼結体であって、前記セラミック焼結体にバリスタと第１および第２の２つのインダクタとを形成し、前記バリスタと前記第１のインダクタとを電気的に並列になるように前記バリスタの電極および前記第１のインダクタの導体を前記第１および第２の外部電極に電気的に接続するとともに、前記第２のインダクタの導体を前記第１および第３の外部電極に電気的に接続した静電気対策部品であり、電気的に並列に接続したバリスタと第１のインダクタとに第２のインダクタを電気的に直列に接続し一体化した部品であるので、これを、電気的に並列に接続したバリスタと第１のインダクタとを機器回路の信号ラインとグランド間に接続するように設け、第２のインダクタを機器回路の信号ラインに直列に接続するように設けた場合、静電気パルスを第１のインダクタによってグランドにバイパスさせると同時に、第１のインダクタで除去しきれない高周波成分をバリスタによって吸収することができ、さらに信号ラインに直列に接続した第２のインダクタにより、機器回路に静電気パルスの高周波成分が印加されるのを妨げることができ、機器の電気回路に印加される電圧を抑制する効果が大である静電気対策部品となる。同時に、１個の部品としているので機器の小型化が実現できるとともに組み立てコストの低減も図れるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるセラミック焼結体の模式的分解斜視図
【図２】本発明の実施の形態１における静電気対策部品の外観斜視図
【図３】本発明の実施の形態１における静電気対策部品の等価回路図
【図４】本発明の実施の形態１における静電気試験の回路図
【図５】本発明の実施の形態１における静電気試験の回路図
【図６】静電気試験回路により印加される静電気パルスの電圧波形の一例を示す図
【図７】従来のインダクタを接続した場合の被保護機器に印加される電圧波形の一例を示す図
【図８】従来のバリスタを接続した場合の被保護機器に印加される電圧波形の一例を示す図
【図９】バリスタとインダクタとを電気的に並列接続した部品を接続した場合の被保護機器に印加される電圧波形の一例を示す図
【図１０】本実施の形態１の静電気対策部品を接続した場合の被保護機器に印加される電圧波形の一例を示す図
【符号の説明】
１０  セラミック層
１１  第１のインダクタ導体
１２  第２のインダクタ導体
１３  配線導体
１４  ビア導体
１５  内部電極
１６  第１のインダクタ部
１７  第２のインダクタ部
１８  バリスタ部
１９  無効層部
２０  セラミック焼結体
３０  第１の外部電極
４０  第２の外部電極
５０  第３の外部電極
１０１  直流電源
１０２，１０６  抵抗
１０３，１０５  スイッチ
１０４  容量ボックス
１０７  グランドライン
１０８  信号ライン
１０９  評価試料
１１０  被保護機器
２０１  バリスタ
２０２  第１のインダクタ
２０３  第２のインダクタ
【図１】
2004281893.tif 000008
【図２】
2004281893.tif 000009
【図３】
2004281893.tif 000010
【図４】
2004281893.tif 000011
【図５】
2004281893.tif 000012
【図６】
2004281893.tif 000013
【図７】
2004281893.tif 000014
【図８】
2004281893.tif 000015
【図９】
2004281893.tif 000016
【図１０】
2004281893.tif 000017