(57)【要約】【課題】機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれを防止することが可能な半導体ウェーハ、その製造方法及び半導体チップを提供する。【解決手段】半導体ウェーハ１０上には、素子形成領域１及びダイシングライン領域２を被覆するように、多層の配線間を絶縁する積層された層からなる絶縁膜５が形成されている。絶縁膜の素子形成領域上の部分と、ダイシングライン領域上の部分との間には分離された領域（分離溝４）が設けられている。この領域の存在により機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれが防止される。絶縁膜を支持する半導体ウェーハには溝を形成するなどの何等かの処理を施すものではない。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の素子形成領域と、
前記素子形成領域を個々に分離するダイシングライン領域と、
前記素子形成領域及び前記ダイシングライン領域を被覆するように形成され、複数層の配線間を絶縁する積層された層からなる絶縁膜とを具備し、
前記絶縁膜の前記ダイシングライン領域上の部分には、前記絶縁膜の前記素子形成領域上の部分と少なくとも部分的に分離された領域が形成されていることを特徴とする半導体ウェーハ。
【請求項２】
前記絶縁膜は、低誘電率絶縁膜であることを特徴とする請求項１に記載の半導体ウェーハ。
【請求項３】
前記低誘電率絶縁膜は、比誘電率が３．９未満であることを特徴とする請求項２に記載の半導体ウェーハ。
【請求項４】
前記分離された領域は、前記素子形成領域の周端部を囲むように形成された分離溝であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体ウェーハ。
【請求項５】
前記分離溝は、前記素子形成領域の全周端部を囲むように形成されていることを特徴とする請求項４に記載の半導体ウェーハ。
【請求項６】
前記分離溝は、複数個に分かれて、前記素子形成領域の周端部を囲んでいることを特徴とする請求項４に記載の半導体ウェーハ。
【請求項７】
前記分離溝は、前記素子形成領域の角部及びその近傍を囲むように形成されていることを特徴とする請求項６に記載の半導体ウェーハ。
【請求項８】
前記ダイシングライン領域には少なくとも１つのテストパッドが形成され、前記テストパッドは、前記素子形成領域のうちの所定の素子形成領域に延在し、且つその素子形成領域に形成された半導体素子に電気的に接続された導体配線につながっており、前記導体配線は、前記絶縁膜により被覆されていることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体ウェーハ。
【請求項９】
前記導体配線の前記ダイシングライン領域上の部分は、迂回路を有するように形成配置されていることを特徴とする請求項８に記載の半導体ウェーハ。
【請求項１０】
半導体素子が形成され、ダイシングライン領域によりそれぞれ分離されている複数の素子形成領域を形成する工程と、
前記素子形成領域及び前記ダイシングライン領域を被覆するように、複数層の配線及びこの複数層の配線間を層間絶縁する積層された層からなる絶縁膜を形成する工程と、
前記絶縁膜の前記ダイシングライン領域上の部分には、前記絶縁膜の前記素子形成領域上の部分と少なくとも部分的に分離された領域が形成されていることを特徴とする半導体ウェーハの製造方法。
【請求項１１】
前記分離された領域は、化学エッチングにより形成することを特徴とする請求項１０に記載の半導体ウェーハの製造方法。
【請求項１２】
前記複数層の配線間を層間絶縁する積層された層からなる絶縁膜を形成する工程及び前記分離された領域を形成する工程において、前記絶縁膜を構成する各層をパターニングして分離された領域を形成しながら、これを積層して行き、前記絶縁膜の前記分離された領域を形成することを特徴とする請求項１０に記載の半導体ウェーハの製造方法。
【請求項１３】
請求項１乃至請求項９のいずれかに記載の半導体ウェーハをダイシング後形成した半導体チップにおいて、前記絶縁膜の前記ダイシングライン領域上の部分には前記絶縁膜の前記素子形成領域上の部分とは少なくとも部分的に分離された領域が形成されていることを特徴とする半導体チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成される多層の配線層を層間で絶縁する絶縁膜に関し、とくにダイシングライン上に形成される絶縁膜の構造及び製造方法に関するものである。
【０００２】
【従来の技術】
現在用いられているマイクロプロセッサは、今後更に膨大な情報を高速に処理することが要求されるようになってくる。これまではトランジスタの小型化がマイクロプロセッサの性能を決めていたが、近年ＲＣ遅延（Ｒ（Resistance）、Ｃ（Capasitance ））が問題となり、微細化だけでなく、個々のトランジスタを相互に接続する配線の抵抗と配線間の絶縁材料の容量とが問題となってきているのが現状である。
具体的には配線は、アルミニウム（Ａｌ）から銅（Ｃｕ）へ、絶縁材料はシリコン酸化膜からそれよりも比誘電率の低い材料を使用することが必要となってくる。ここでの問題は、低誘電率絶縁膜が、その低誘電性を確保する上で一般的にポーラスな構造をしているので機械的強度、密着強度がシリコン酸化膜に比較して著しく弱い点である。具体的な例として半導体ウェーハを個々の単体チップにダイシングする際に直接低誘電率絶縁膜をダイシングするようなことがあると容易に層間剥離が引き起こされる。なお、半導体ウェーハを個々の単体チップにダイシングする際に、半導体ウェーハ自体に生ずるチッピングを防止する手段を施すことは公知である（特許文献１、特許文献２）。
【０００３】
【特許文献１】
特開平６−５７０１号公報（図１、第２頁）
【特許文献２】
特開平９−３０６８７２号公報（図１、第３頁）
【０００４】
【発明が解決しようとする課題】
ここで、ダイシングライン上には、電気的なテストをする為の導電配線で作られたテストパッド電極や位置合わせ用のマークが存在し、その導電配線を保護する為に絶縁膜が配置され、その結果、脆弱な絶縁膜上をダイシングすることになる。この絶縁膜に剥離が発生すると、半導体素子が形成されている素子形成領域上の絶縁膜までも剥離が進行し、単体化（チップ化）しただけで、その半導体素子を破壊してしまう。
本発明は、このような事情によりなされたものであり、機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれを防止することが可能な半導体ウェーハ、その製造方法及び半導体チップを提供する。
【０００５】
【課題を解決するための手段】
本発明は、半導体ウェーハの前記素子形成領域及び前記ダイシングライン領域を被覆するように形成され、多層の配線間を絶縁する積層された層からなる絶縁膜において、前記絶縁膜の前記素子形成領域上の部分と、前記絶縁膜の前記ダイシングライン領域上の部分との間には分離された領域が設けられていることを特徴としている。この領域の存在により機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれを防止することが可能である。なお、本発明は、絶縁膜を支持する半導体ウェーハに対しては、例えば、溝を形成するなどの何等かの処理を施すものではない。
【０００６】
すなわち、本発明の半導体ウェーハは、複数の素子形成領域と、前記素子形成領域を個々に分離するダイシングライン領域と、前記素子形成領域及び前記ダイシングライン領域を被覆するように形成され、多層の配線間を絶縁する積層された層からなる絶縁膜とを具備し、前記絶縁膜の前記ダイシングライン領域上の部分には、前記絶縁膜の前記素子形成領域上の部分と少なくとも部分的に分離された領域が形成されていることを特徴としている。前記絶縁膜は、低誘電率絶縁膜であるようにしても良い。前記低誘電率絶縁膜は、比誘電率が３．９未満であっても良い。前記分離された領域は、前記素子形成領域の周端部を囲むように形成された分離溝であるようにしても良い。前記分離溝は、前記素子形成領域の全周端部を囲むように形成されているようにしても良い。前記分離溝は、複数個に分かれて、前記素子形成領域の周端部を囲んでいるようにしても良い。
【０００７】
前記分離溝は、前記素子形成領域の角部及びその近傍を囲むようにしても良い。前記ダイシングライン領域には少なくとも１つのテストパッドが形成され、前記テストパッドは、前記素子形成領域のうちの所定の素子形成領域に延在し、且つその素子形成領域に形成された半導体素子に電気的に接続された導体配線につながっており、前記導体配線は、前記絶縁膜により被覆されているようにしても良い。前記導体配線の前記ダイシングライン領域上の部分は、迂回路を有するように形成配置されているようにしても良い。
【０００８】
本発明の半導体ウェーハの製造方法は、半導体素子が形成され、ダイシングライン領域によりそれぞれ分離されている複数の素子形成領域を形成する工程と、前記素子形成領域及び前記ダイシングライン領域を被覆するように、多層の配線及びこの多層の配線間を層間絶縁する積層された層からなる絶縁膜を形成する工程と、前記絶縁膜の前記ダイシングライン領域上の部分には、前記絶縁膜の前記素子形成領域上の部分と少なくとも部分的に分離された領域が形成されていることを特徴としている。前記分離された領域は、化学エッチングにより形成するようにしても良い。前記多層配線間を層間絶縁する積層された層からなる絶縁膜を形成する工程及び前記分離された領域を形成する工程において、前記絶縁膜を構成する各層をパターニングして分離された領域を形成しながらこれを積層して行き、最終的に前記絶縁膜の前記分離された領域を形成するようにしても良い。
【０００９】
本発明の半導体チップは、上記いずれかの半導体ウェーハをダイシングしてから形成され、前記絶縁膜の前記ダイシングライン領域上の部分には前記絶縁膜の前記素子形成領域上の部分とは少なくとも部分的に分離された領域が形成されていることを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図５を参照して第１の実施例を説明する。
図１は、絶縁膜が施される前の半導体ウェーハの平面図、図２は、絶縁膜で被覆された半導体ウェーハの部分平面図、図３は、図２のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図、図４は、図２に示された半導体ウェーハをダイシングして得られた半導体チップの平面図及び断面図、図５は、半導体ウェーハ上において素子形成領域（チップ形成領域）上の部分と前記ダイシングライン領域上の部分との間に分離された領域が設けられた絶縁膜の前記分離された領域のパターンを示す平面図である。
【００１１】
図１に示すように、半導体素子が形成されたシリコンなどの半導体ウェーハ１０は、半導体素子が形成され、分離後に半導体チップとなる複数の素子形成領域１と、素子形成領域１の間に配置されたダイシングライン領域２とから構成されている。半導体ウェーハ１０は、ダイシングライン領域２に沿って切り込みを入れる。この切り込みに沿って半導体ウェーハ１０を割ることによって複数の半導体チップが形成される。切り込みを入れる方法には、ダイヤモンドカッタを用いる（スクライブ方式）、レーザ照射によりウェーハ表面を溶解する（レーザ方式）ブレードを高速回転させることにより切削溝を形成する（ダイシングソ−方式）などの手段がある。
【００１２】
半導体素子が形成された半導体ウェーハ上には、複数層の配線層（多層配線）等が形成されている。この複数層の配線層は、その層間を積層された絶縁膜により覆われている。この積層された絶縁膜は、素子形成領域及びダイシングライン領域を共に被覆する。
この実施例で用いられる絶縁膜は、主として低誘電率絶縁膜（通常Ｌｏｗ−ｋ膜といわれている）を用いる。低誘電率絶縁膜は、半導体装置に用いられる材料として、シリコン酸化膜（比誘電率３．９−４．１）より比誘電率の低いＦ添加シリコン酸化膜（３．４−３．７）が広く用いられている。
【００１３】
低誘電率絶縁膜は、２種類の材料に分類できる。１つは、シリコン酸化膜（比誘電率３．９−４．１）の密度を下げていくことにより比誘電率を下げた材料であり、ＭＳＱ（Methyl Silsesquioxane ：ＣＨ3 −ＳｉＯ1.5 （比誘電率２．７−３．０））、ＨＳＱ（Hydrogen Silsesquioxane ：Ｈ−ＳｉＯ1.5 （比誘電率３．５−３．８））、ポーラスＨＳＱ（Ｈ−ＳｉＯx （比誘電率２．２））、ポーラスＭＳＱ（ＣＨ3 −ＳｉＯ1.5 （比誘電率２．０−２．５））などがあり、いずれも塗布法による。プラズマＣＶＤ法によるものとしては有機シリカ（ＣＨ3 −ＳｉＯx （比誘電率２．５−３．０））などがある。ここでは、Ｌｏｗ−ｋ膜といわれる低誘電率絶縁膜は、その比誘電率が３．９未満のものをいう。
【００１４】
また、低誘電率絶縁膜には有機膜の中に低い分極率を有する材料がある。例えば、ＰＴＦＥ（Polytetrafluoroethylene （比誘電率２．１））、ＰＡＥ（Polyarylether （比誘電率２．７−２．９）、ポーラスＰＡＥ（比誘電率２．０−２．２）、ＢＣＢ（Benzocyclobutene：比誘電率２．６−３．３）などがある。これらはいずれも回転塗布などの塗布法によるものである。
【００１５】
図２は、多層配線層を層間絶縁する積層された絶縁膜を施された半導体ウェーハ１０の部分（Ａ領域）の平面図である。Ａ領域は、図１に示された半導体ウェーハ１０の点線で囲まれた平面領域Ａを表している。半導体ウェーハ上の多層配線層（図示しない）を層間絶縁する積層された絶縁膜５は、素子形成領域１上及びダイシングライン領域２上に形成されるが、ダイシングライン領域２上の絶縁膜５上にはアルミニウムや銅などからなるテストパッド３や位置合わせ用などのマーク３′などが露出して形成されている。しかしテストパッドやマークなどは保護膜で被覆してしまう場合もある。また、絶縁膜５のダイシングライン領域２上の部分には各素子形成領域１を囲む様に形成された両部分を隔てる分離された領域（ここでは分離溝４）が形成されている。この実施例では分離溝４は、素子形成領域１の外周を完全に囲んで両部分を隔てている。
【００１６】
図３は、図２に示す半導体ウェーハ１０の断面図であり、絶縁膜５が半導体ウェーハ表面に被覆されている。Ａ−Ａ′断面（図３（ａ））では、素子形成領域１とダイシングライン領域２との間に分離溝４が認められ、ダイシングライン領域２上の絶縁膜５にはアルミニウムや銅などからなる位置合わせ用などのマーク３′が埋め込み形成されている。一方、Ｂ−Ｂ′断面（図３（ｂ））では表示されている部分は全てダイシングライン領域２であるので分離溝は示されていない。  半導体ウェーハの処理工程が終了した後は、半導体ウェーハは、素子形成領域毎に分離されて複数の半導体チップが形成される。
【００１７】
半導体ウェーハを分離するには前述した複数の方式が存在するが、図３ではブレード（切削刃）８を用いたダイシングソー方式を採用している。すなわち、金属円盤の外周部にニッケル基バインダによってダイヤモンド砥粒を固着させたブレード８を高速回転させることにより半導体ウェーハのダイシングラインに切削溝を形成する。図では縦に溝を形成している場合を示している。その後切削溝に沿って個々のチップに分割する。
【００１８】
ウェーハ分割後の半導体チップは、図４に示されているように、従来のものとは異なる絶縁膜構造を備えている。ブレードは、ダイシングラインのほぼ中央に切削溝を入れて分割処理を施す（図３参照）。ダイシングライン領域はブレードの幅より大きいので、半導体ウェーハを素子形成領域毎に分割しても切り出される半導体チップは、素子形成領域よりは大きい面積を有している。つまり、半導体チップ１１は、集積回路などの半導体素子が形成されている素子形成領域１とこの素子形成領域１を囲むダイシングライン領域２から構成され、このダイシングライン領域２が素子形成領域１を囲むチップ周辺の半導体素子が形成されないマージン領域になる。図４（ａ）に示す半導体チップ１１は、絶縁膜５の素子形成領域１及び素子形成領域１に隣接するダイシングライン領域２の一部を被覆する部分とチップ外周に沿ってダイシングライン領域２上を被覆する部分との間には分離溝４が形成されている。すなわち、分離溝４はダイシングライン領域２上に形成される。この分離溝４は、半導体チップの四辺に形成され、その有効性は高いものがある。
【００１９】
従来は、通常半導体ウェーハ上のどの領域にも絶縁膜は均一に形成されていたが、このような分離溝が施された結果外周から絶縁膜に働くストレスは分離溝により阻止されて素子形成領域１上の絶縁膜５に及ばなくなる。したがって、素子形成領域１上の絶縁膜５が損傷して配線層を傷めるような事態に至るようなことは少ない。また、ブレードは、必ずしもダイシングライン領域の中央に切削溝が形成されず、ずれる場合もあり、極端な場合、分離溝を構成する絶縁膜を切り落として切削溝を形成することがある。
【００２０】
図４（ｂ）に示す半導体チップは、半導体チップ１１の１辺は分離溝を構成する絶縁膜が切り落とされて分離溝が形成されていない。その辺の端部には分離溝は形成されず、絶縁膜が形成されていないマージン領域４′になっている。他の３辺は、図に示されているようにそれぞれ端部にまで絶縁膜５が形成され、さらに分離溝４が形成されている。
【００２１】
このように、分離溝が存在する３つの辺では、外周から絶縁膜に働くストレスは分離溝により阻止されて素子形成領域１上の絶縁膜５に及ばなくなり、素子形成領域１上の絶縁膜５が損傷して配線層を傷める事態に至ることが従来より少なくなる。図では３辺に分離溝が形成されているが、本発明では２辺あるいは１辺のみに分離溝が形成されている半導体チップも含まれる（図示しない）。
図４（ｃ）に示す半導体チップは、半導体チップ１１の４辺全部が分離溝を構成する絶縁膜が切り落とされて分離溝が形成されていない。その辺の端部には絶縁膜が形成されていないマージン領域４′になっている。
【００２２】
次に、半導体素子が形成された半導体ウェーハ上に多層の配線層間を絶縁する積層された層からなる絶縁膜を形成する方法を説明する。
まず、ダイシングライン領域によりそれぞれ分離されている複数の素子形成領域が形成された半導体ウェーハに、前記素子形成領域及び前記ダイシングライン領域を被覆するように、複数層の配線及び複数層の配線間を層間絶縁する積層された層からなる絶縁膜を形成する。その後、前記素子形成領域上の前記絶縁膜の部分と前記ダイシングライン領域上の前記絶縁膜の部分との間に、分離溝などの分離された領域を形成する。この分離された領域は、第１は、絶縁膜が半導体ウェーハ上に形成されてから化学エッチングにより形成する。第２は、前記絶縁膜を構成する各層をパターニングして分離された領域を形成しながら各層を積層して行き、最終的に前記絶縁膜の前記分離された領域を形成する。いずれの方法もこのような構造の絶縁膜を容易に形成することができる。
【００２３】
多層配線及びこれを層間絶縁する絶縁膜が形成された後は半導体ウェーハの表面にシリコン窒化膜などの保護膜を施す。保護膜は、テストパッドやマークを被覆する場合もあればこれらを露出させる場合もある。
第１の実施例である図２の例は、分離溝を素子形成領域に沿って連続的に切れ目なく形成しているが、本発明は、分離溝を素子形成領域に沿って断続的に形成することもできる。図５は、その一例である。図５（ａ）は、素子形成領域１の周辺を等間隔に分離溝４を形成する場合であり、図５（ｂ）は、素子形成領域１の角部に形成する場合である。この場合は、半導体ウェーハに対してブレードを移動させる方向にある素子形成領域の角部の絶縁膜が傷つきやすいので、この角部に分離溝を設けと保護効果が大きくなる。
【００２４】
次に、図６を参照して第２の実施例を説明する。
図６は、ダイシングライン上の絶縁膜を示す半導体ウェーハの部分平面図である。第１の実施例に示されるように、半導体ウェーハは、ダイシングライン領域には、半導体ウェーハの状態の時に各素子形成領域の状態をテストするアルミニウム、銅などのテストパッドが形成されており、このテストパッドは、テストする素子形成領域１の集積回路などの半導体素子に導体配線により接続されている。このような導体配線は、第１の実施例のように分離溝を形成するとこの溝部分の導体配線が露出した状態になる。この露出状態は、配線などの損傷を招いて好ましくない場合がある。
【００２５】
この実施例では、この露出部分に絶縁膜で被覆することに特徴がある。すなわち、この部分には分離溝が形成されておらず、分離溝は素子形成領域を部分的に囲んでいる。半導体ウェーハ２０には複数の素子形成領域２１と素子形成領域２１をそれぞれ分離するダイシングライン領域２２とから構成されている。ダイシングライン領域２２には絶縁膜２５の表面にテストパッド２３や位置合わせマーク２３′が形成されている。テストパッド２３は、導体配線２６により素子形成領域２１の半導体素子に電気的に接続されている。絶縁膜２５は、素子形成領域２１及びダイシングライン領域２１を被覆するように形成され、複数層の配線間を絶縁するように積層されている。また、絶縁膜２５のダイシングライン領域２２上の部分には、絶縁膜２５の素子形成領域２１上の部分と部分的に分離された領域（分離溝２４）が形成されている。ここで、導体配線２３は、露出部分がなく、完全に絶縁膜２５に覆われている。絶縁膜２５は、導体配線２６を被覆する絶縁膜２７を有している。このような構成にすれば、絶縁膜剥離の素子形成領域への影響を極力小さくすることができる。
【００２６】
次に、図７を参照して第３の実施例を説明する。
図７は、ダイシングライン上の絶縁膜を示す半導体ウェーハの部分平面図である。第１の実施例に示されるように、半導体ウェーハは、ダイシングライン領域には、半導体ウェーハの状態の時に各素子形成領域の状態をテストするアルミニウム、銅などのテストパッドが形成されており、このテストパッドは、導体配線によって、テストする素子形成領域１の集積回路などの半導体素子に接続されている。このような導体配線は、第１の実施例のように分離溝を形成すると、この溝部分の導体配線が露出した状態になる。この露出状態は、配線などの損傷を招いて好ましくない場合がある。
【００２７】
この実施例では、この露出部分に絶縁膜で被覆すること及び導体配線の絶縁膜被覆部分を長くすることに特徴がある。すなわち、この部分には分離溝が形成されておらず、分離溝は素子形成領域を部分的に囲んでいる。しかも導体配線３６は、絶縁膜３５に被覆される距離を長くするために迂回路が形成されている。
【００２８】
半導体ウェーハ３０には複数の素子形成領域３１と素子形成領域３１をそれぞれ分離するダイシングライン領域３２とから構成されている。ダイシングライン領域３２には絶縁膜３５の表面にテストパッド３３や位置合わせマーク３３′が形成されている。テストパッド３３は、導体配線３６により素子形成領域３１の半導体素子に電気的に接続されている。導体配線３６は、第２の実施例とは異なり、直線的に素子形成領域に延在してはおらず、迂回路を有していて、絶縁膜３５の一部である絶縁膜３７に被覆される部分を長くしている。
【００２９】
絶縁膜３５は、素子形成領域３１及びダイシングライン領域３２を被覆するように形成され、複数層の配線間を絶縁するように積層されている。また、絶縁膜３５のダイシングライン領域３２上の部分には、絶縁膜３５の素子形成領域３１上の部分と部分的に分離された領域（分離溝３４）が形成されている。ここで、導体配線３６は、露出部分がなく、完全に絶縁膜３５に覆われている。このような構成にすれば、絶縁膜剥離の素子形成領域への影響を極力小さくすることができる。このように、導体配線そのものを迂回させる形状にして絶縁膜剥離の素子形成領域への影響を極力小さくすることができる。
【００３０】
【発明の効果】
以上のように、本発明は、素子形成領域を囲むように絶縁膜を２つの部分に分ける分離された領域を形成する。このように、剥離しても構わないダイシングライン上の絶縁膜と剥離してはならない素子形成領域方向の絶縁膜を分離することによりダイシング工程での素子形成領域内の絶縁膜剥離を防止することができる。この時、分離された領域を絶縁膜の除去により行う場合は化学エッチング法などで簡単に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明する絶縁膜が施される前の半導体ウェーハの平面図。
【図２】本発明の第１の実施例の絶縁膜で被覆された半導体ウェーハの部分平面図。
【図３】図２のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図。
【図４】図１に示された半導体ウェーハをダイシングして得られた半導体チップの平面図及び断面図。
【図５】半導体ウェーハ上において素子形成領域（チップ形成領域）上の部分と前記ダイシングライン領域上の部分との間に分離された領域が設けられた絶縁膜の前記分離された領域のパターンを示す平面図。
【図６】本発明の第２の実施例のダイシングライン上の絶縁膜を示す半導体ウェーハの部分平面図。
【図７】本発明の第３の実施例のダイシングライン上の絶縁膜を示す半導体ウェーハの部分平面図。
【符号の説明】
１、２１、３１    素子形成領域
２、２２、３２    ダイシングライン領域
３、２３、３３    ダイシングライン領域上のテストパッド
３′、２３′、３３′    ダイシングライン領域上のマーク
４、２４、３４    分離溝
４′    マージン領域
５、２５、３５    絶縁膜
８、    ダイシングブレード
１０、２０、３０  半導体ウェーハ
１１    半導体チップ
２６、３６    導体配線
２７、３７    導体配線を保護する絶縁膜領域
【図１】
2004193382.tif 000003
【図２】
2004193382.tif 000004
【図３】
2004193382.tif 000005
【図４】
2004193382.tif 000006
【図５】
2004193382.tif 000007
【図６】
2004193382.tif 000008
【図７】
2004193382.tif 000009