(57)【要約】【課題】高品質のＳｉＣ半導体の提供。【解決手段】Ｓｉ単結晶基板１上に厚さ０．０１〜１μｍ程度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層２及び厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層３を順に介在して厚さ１〜５００μｍ程度の３Ｃ−ＳｉＣ単結晶膜５が形成されている。【選択図】        図１
2004281549.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ単結晶基板上に厚さ０．０１〜１μｍ程度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層及び厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層を順に介在して厚さ１〜５００μｍ程度の３Ｃ−ＳｉＣ単結晶膜が形成されていることを特徴とするＳｉＣ半導体。
【請求項２】
前記ｃ−ＢＰ単結晶層と３Ｃ−ＳｉＣ単結晶膜との間に厚さ５〜１００ｎｍ程度のアモルファスＳｉＣ層が介在されていることを特徴とする請求項１記載のＳｉＣ半導体。
【請求項３】
Ｓｉ単結晶基板上に厚さ０．０１〜１μｍ程度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層及び厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層を順に介在して厚さ１〜５００μｍ程度のｃ−ＧａＮ単結晶膜が形成されていることを特徴とするＧａＮ半導体。
【請求項４】
前記ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との間に厚さ５〜１００ｎｍ程度のアモルファスＳｉＣ層及び５〜１００ｎｍ程度のアモルファスＧａＮ層が順に介在されていることを特徴とする請求項３記載のＧａＮ半導体。
【請求項５】
Ｓｉ単結晶基板上に８００〜１０００℃の温度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させた後、混晶層上に同温度でｃ−ＢＰ単結晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させ、しかる後に、ｃ−ＢＰ単結晶上に９００〜１４００℃の温度で３Ｃ−ＳｉＣ単結晶膜を１〜５００μｍ程度の厚さにエピタキシャル成長させることを特徴とするＳｉＣ半導体の製造方法。
【請求項６】
前記３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長の前に、ｃ−ＢＰ単結晶層上に４００〜９００℃の温度でアモルファスＳｉＣ層を５〜１００ｎｍ程度の厚さに堆積させることを特徴とする請求項５記載のＳｉＣ半導体の製造方法。
【請求項７】
Ｓｉ単結晶基板上に８００〜１０００℃の温度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させた後、混晶層上に同温度でｃ−ＢＰ単結晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させ、しかる後に、ｃ−ＢＰ単結晶層に８００〜１２００℃の温度でｃ−ＧａＮ単結晶膜を１〜５００μｍ程度の厚さにエピタキシャル成長させることを特徴とするＧａＮ半導体の製造方法。
【請求項８】
前記ｃ−ＧａＮ単結晶膜のエピタキシャル成長の前に、ｃ−ＢＰ単結晶層上に４００〜９００℃の温度でアモルファスＳｉＣ層を５〜１００ｎｍ程度の厚さに堆積させた後、アモルファスＳｉＣ層上に３５０〜５５０℃の温度でアモルファスＧａＮ層を５〜１００ｎｍ程度の厚さに堆積させることを特徴とする請求項７記載のＧａＮ半導体の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｓｉ（シリコン）に比べて半導体機能に優れ、Ｓｉ単結晶基板上に形成された３Ｃ−ＳｉＣ（立方晶炭化ケイ素）又はｃ−ＧａＮ（立方晶窒化ガリウム）の単結晶膜からなり、短波長ＬＥＤ（発光ダイオード）や短波長ＬＤ（レーザダイオード）、高周波半導体素子等に用いられるＳｉＣ、ＧａＮ半導体及びその製造方法に関する。
【０００２】
【従来の技術】
従来、この種のＳｉＣ半導体としては、基板となるＳｉと成長させるＳｉＣとの間の格子不整合（格子定数、Ｓｉ：５．４３１オングストローム、ＳｉＣ：４．３５８オングストローム）に基づく、ミスフィット転位による結晶欠陥を抑制緩和するため、表層にバッファ（緩衝）層として炭化層を形成したＳｉ単結晶基板上に３Ｃ−ＳｉＣ単結晶膜を形成したものが知られている。
上記ＳｉＣ半導体は、Ｓｉ単結晶基板の表層を炭化水素ガスで炭化して炭化層を形成した後、炭化層上に３Ｃ−ＳｉＣ単結晶膜をエピタキシャル成長させて製造されるものである。
【０００３】
又、ＧａＮ半導体としては、同様の目的で、サファイア基板上にバッファ層として低温ＡｌＮ（窒化アルミニウム）若しくはＧａＮ層を介在してＧａＮ単結晶膜を形成したものが開示されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平７−１７６８２６号公報
【０００５】
上記ＧａＮ半導体は、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）  装置を用いて、サファイア基板上に低温ＧａＮ層を成長させた後、低温ＡｌＮ層上にＧａＮ単結晶膜をエピタキシャル成長させて製造されるものである。
【０００６】
【発明が解決しようとする課題】
しかし、従来のＳｉＣ半導体では、Ｓｉ単結晶基板の表層中のＳｉ原子が炭化処理により持ち去られて表層中に空洞が生じ、表面が荒れてしまう現象が見られ、エピタキシャル成長は基板の結晶性を受け継ぐため、３Ｃ−ＳｉＣ単結晶膜が実用に耐え得ないものとなっている。
又、ＧａＮ半導体は、バッファ層としてのＡｌＮとＧａＮの格子定数差に起因した結晶欠陥が多数発生し、電子デバイス用としては実用に耐え得ないものとなっている。
【０００７】
一方、ｃ−ＢＰは、その格子定数（４．５３８オングストローム）が、Ｓｉのそれと比較して１６．４％の違いがあるものの、Ｓｉ単結晶基板上にエピタキシャル成長できることが知られている（特開２０００−３４９３３５号公報、特開２０００−３５１６９２号公報参照）。
ｃ−ＢＰの格子定数は、３Ｃ−ＳｉＣの格子定数（４．３５８オングストローム）とほぼ同等であり、格子定数差に起因する結晶欠陥を減少できる可能性がある。
又、ｃ−ＢＰの格子定数は、閃亜鉛鉱型のＧａＮの格子定数（４．５２オングストローム）とその差が１％未満とほぼ同等であり、従来の低温ＡｌＮの場合の２〜４％の格子定数差に起因する結晶欠陥を減少できる可能性がある。
したがって、ＳｉＣ半導体、ＧａＮ半導体のいずれかにおいても、ｃ−ＢＰ単結晶をバッファ層としてＳｉ単結晶基板上に３Ｃ−ＳｉＣ単結晶膜、ｃ−ＧａＮ単結晶膜をエピタキシャル成長させて形成することが考えられる。
ところが、本発明者によれば、ＢＰ／Ｓｉの界面から双晶等の欠陥が生じ、高品質のｃ−ＢＰ単結晶層をエピタキシャル成長させることができず、ひいてはＳｉＣ、ＧａＮ半導体の品質低下を招来することが判明している。
【０００８】
そこで、本発明は、高品質のＳｉＣ、ＧａＮ半導体及びその製造方法の提供を課題とする。
【０００９】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１のＳｉＣ半導体は、Ｓｉ単結晶基板上に厚さ０．０１〜１μｍ程度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層及び厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層を順に介在して厚さ１〜５００μｍ程度の３Ｃ−ＳｉＣ単結晶膜が形成されていることを特徴とする。
【００１０】
第２のＳｉＣ半導体は、第１のものにおいて、前記ｃ−ＢＰ単結晶層と３Ｃ−ＳｉＣ単結晶膜との間に厚さ５〜１００ｎｍ程度のアモルファスＳｉＣ層が介在されていることを特徴とする。
【００１１】
又、第１のＧａＮ半導体は、Ｓｉ単結晶基板上に厚さ０．０１〜１μｍ程度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層及び厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層を順に介在して厚さ１〜５００μｍ程度のｃ−ＧａＮ単結晶膜が形成されていることを特徴とする。
【００１２】
第２のＧａＮ半導体は、第１のものにおいて、前記ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との間に厚さ５〜１００ｎｍ程度のアモルファスＳｉＣ層及び５〜１００ｎｍ程度のアモルファスＧａＮ層が順に介在されていることを特徴とする。
【００１３】
一方、第１のＳｉＣ半導体の製造方法は、Ｓｉ単結晶基板上に８００〜１０００℃の温度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させた後、混晶層上に同温度でｃ−ＢＰ単結晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させ、しかる後に、ｃ−ＢＰ単結晶上に９００〜１４００℃の温度で３Ｃ−ＳｉＣ単結晶膜を１〜５００μｍ程度の厚さにエピタキシャル成長させることを特徴とする。
【００１４】
第２のＳｉＣ半導体の製造方法は、第１の方法において、前記３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長の前に、ｃ−ＢＰ単結晶層上に４００〜９００℃の温度でアモルファスＳｉＣ層を５〜１００ｎｍ程度の厚さに堆積させることを特徴とする。
【００１５】
又、第１のＧａＮ半導体の製造方法は、Ｓｉ単結晶基板上に８００〜１０００℃の温度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させた後、混晶層上に同温度でｃ−ＢＰ単結晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させ、しかる後に、ｃ−ＢＰ単結晶上に８００〜１２００℃の温度でｃ−ＧａＮ単結晶膜を１〜５００μｍ程度の厚さにエピタキシャル成長させることを特徴とする。
【００１６】
第２のＧａＮ半導体の製造方法は、第１の方法において、前記ｃ−ＧａＮ単結晶膜のエピタキシャル成長の前に、ｃ−ＢＰ単結晶層上に４００〜９００℃の温度でアモルファスＳｉＣ層を５〜１００ｎｍ程度の厚さに堆積させた後、アモルファスＳｉＣ層上に３５０〜５５０℃の温度でアモルファスＧａＮ層を５〜１００ｎｍ程度の厚さに堆積させることを特徴とする。
【００１７】
【作用】
本発明の第１のＳｉＣ半導体及びその製造方法においては、Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間で格子定数差が段階的に変化する。
【００１８】
第２のＳｉＣ半導体及びその製造方法においては、第１のものによる作用の他、ｃ−ＢＰ単結晶層と３Ｃ−ＳｉＣ単結晶膜との格子定数差による応力が抑制緩和される。
【００１９】
又、第１のＧａＮ半導体及びその製造方法においては、Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間の格子定数差が段階的に変化する。
【００２０】
第２のＧａＮ半導体及びその製造方法においては、第１のものによる作用の他、ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との間の格子定数差による応力が２段階で抑制緩和される。
【００２１】
混晶層の厚さが、０．０１μｍ未満であると、Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との格子定数差により双晶等の欠陥が発生し、その後に成長する層の品質が低下する。一方、１μｍを超えると、品質向上は認められず、経済的な材料損失大となる。
ｃ−ＢＰ単結晶層の厚さが、０．０１μｍ未満であると、混晶層と３Ｃ−ＳｉＣ単結晶膜との格子定数差により双晶等の欠陥が発生し、その後に成長する層の品質が低下する。一方、１μｍを超えると、品質向上は認められず、経済的な材料損失大となる。
３Ｃ−ＳｉＣ単結晶膜の厚さが、１μｍ未満であると、下層と３Ｃ−ＳｉＣ単結晶膜の界面に発生する欠陥の影響により品質が低下する。一方、５００μｍを超えると、品質向上は認められず、経済的な材料損失大となる。
３Ｃ−ＳｉＣ単結晶膜の厚さは、５〜４００μｍが好ましい。
又、アモルファスＳｉＣ層の厚さが、５ｎｍ未満であると、アモルファスＳｉＣ層の効果はなしとなる。一方、１００ｎｍを超えると、その後の成長層が多結晶化して品質が低下する。
アモルファスＳｉＣ層の厚さは、１０〜５０ｎｍが好ましい。
【００２２】
ｃ−ＧａＮ単結晶膜の厚さが、１μｍ未満であると、下層とｃ−ＧａＮ単結晶膜の界面に発生する欠陥によりｃ−ＧａＮ単結晶膜の品質が低下する。一方、５００μｍを超えると、品質向上は認められず、経済的な材料損失大となる。
ｃ−ＧａＮ単結晶膜の厚さは、５〜４００μｍが好ましい。
又、アモルファスＳｉＣ層が、５ｎｍ未満であると、アモルファスＳｉＣ層の効果はなしとなる。一方、１００ｎｍを超えると、その後の成長層が多結晶化して品質が低下する。
アモルファスＳｉＣ層は、１０〜５０ｎｍが好ましい。
アモルファスＧａＮ層が、５ｎｍ未満であると、アモルファスＳｉＣ層の効果はなしとなる。一方、１００ｎｍを超えると、その後の成長層が多結晶化して品質が低下する。
アモルファスＧａＮ層は、１０〜５０ｎｍが好ましい。
【００２３】
一方、混晶層のエピタキシャル成長時の温度が、８００℃未満であると、多結晶となり品質が低下する。一方、１０００℃を超えると、ガス分解して成長できない状態となる。
混晶層のエピタキシャル成長時の温度は、８５０〜９５０℃が好ましい。
混晶層のエピタキシャル成長用の原料としては、ＳｉＨ４（シラン）、Ｂ２Ｈ６（ジボラン）及びＰＨ３（ホスフィン）が用いられる。
ｃ−ＢＰ単結晶のエピタキシャル成長時の温度が、８００℃未満であると、多結晶となり品質が低下する。一方、１０００℃を超えると、ガス分解して成長できない状態となる。
ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度は、８５０〜９５０℃が好ましい。
ｃ−ＢＰ単結晶層のエピタキシャル成長用の原料としては、Ｂ２Ｈ６及びＰＨ３が用いられる。
３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長時の温度が、９００℃未満であると、多結晶ととなる。一方、１４００℃を超えると、Ｓｉ多結晶基板は融点近傍の為溶けてしまう。
３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長時の温度は、９５０〜１３５０℃が好ましい。
３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長用の原料としては、ＣＨ３ＳｉＨ３（モノメチルシラン）が用いられる。
又、アモルファスＳｉＣ層の堆積時の温度が、４００℃未満であると、ガス未反応で成長不可となる。一方、９００℃を超えると、単結晶成長してアモルファス層の効果がなくなる。
アモルファスＳｉＣ層の堆積時の温度は、４５０〜８５０℃が好ましい。
アモルファスＳｉＣ層の堆積用の原料としては、ＣＨ３ＳｉＨ３が用いられる。
【００２４】
ｃ−ＧａＮ単結晶膜のエピタキシャル成長時の温度が、８００℃未満であると、多結晶となり品質が低下する。一方、１２００℃を超えると、ガス分解して成長できない状態となる。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長時の温度は、８５０〜１１５０℃が好ましい。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長用の原料としては、（ＣＨ３）３Ｇａ（トリメチルガリウム）及びＮＨ３（アンモニア）あるいはＣＨ３ＮＨＮＨ２（モノメチルヒドラジン）が用いられる。
又、アモルファスＳｉＣ層の堆積時の温度が、４００℃未満であると、ガス未反応で成長不可となる。一方、９００℃を超えると、単結晶成長してアモルファス層の効果がなくなる。
アモルファスＳｉＣ層の堆積時の温度は、４５０〜８５０℃が好ましい。
アモルファスＳｉＣ層の堆積用の原料としては、ＣＨ３ＳｉＨ３が用いられる。
アモルファスＧａＮ層の堆積時の温度が、３５０℃未満であると、ガス未反応で成長不可となる。一方、５５０℃を超えると、単結晶成長してアモルファス層の効果がなくなる。
アモルファスＧａＮ層の堆積時の温度は、４００〜５００℃が好ましい。
アモルファスＧａＮ層の堆積用の原料としては、（ＣＨ３）３Ｇａ及びＮＨ３が用いられる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係るＳｉＣ半導体の実施の形態の一例を示す概念的な断面図である。
【００２６】
このＳｉＣ半導体は、Ｓｉ単結晶基板１上に厚さ０．０１〜１μｍ程度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層２、厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層３及び厚さ５〜１００ｎｍ程度のアモルファスＳｉＣ層４を順に介在して厚さ１〜５００μｍ程度の３Ｃ−ＳｉＣ単結晶膜５が形成されているものである。
【００２７】
上記ＳｉＣ半導体においては、Ｓｉ単結晶基板１とｃ−ＢＰ単結晶層との間で格子定数が段階的変化すると共に、ｃ−ＢＰ単結晶層３と３Ｃ−ＳｉＣ単結晶膜５との格子定数差による応力が抑制緩和される。
【００２８】
上述したＳｉＣ半導体を製造するには、先ず、Ｓｉ単結晶基板をＨ２（水素ガス）雰囲気中において１０００℃の温度で加熱して自然酸化膜を除去した。
次に、基板温度を８００〜１０００℃として、Ｓｉ単結晶基板上に一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させた。
その成膜条件は、下記の通りである。
ＳｉＨ４を１０ｓｃｃｍから０ｓｃｃｍに変化速度１〜１０ｓｃｃｍ／ｍｉｎＢ２Ｈ６を０ｓｃｃｍから１０ｓｃｃｍに変化速度１〜１０ｓｃｃｍ／ｍｉｎＰＨ３を１５０ｓｃｃｍで一定
総流量は３０ｓｌｍで一定
次いで、混晶層上に、同温度でｃ−ＢＰ単結晶層を０．０１〜１μｍ程度の厚さにエピタキシャル成長させた。
その成膜条件は、下記の通りである。
Ｂ２Ｈ６を１０ｓｃｃｍ
ＰＨ３を１５００ｓｃｃｍ
総流量を３０ｓｌｍ
【００２９】
次いで、基板温度を４００〜９００℃に降温して、ｃ−ＢＰ単結晶層上にアモルファスＳｉＣ層を５〜１００ｎｍ程度の厚さに成膜した。
アモルファスＳｉＣ層の堆積用の原料としては、ＣＨ３ＳｉＨ３を用いた。
次に、基板温度を９００〜１４００℃に昇温して、アモルファスＳｉＣ層上に３Ｃ−ＳｉＣ単結晶膜を１〜５００μｍ程度の厚さにエピタキシャル成長させた。
３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長用の原料としては、ＣＨ３ＳｉＨ３を用いた。
【００３０】
なお、上述した実施の形態においては、ｃ−ＢＰ単結晶層と３Ｃ−ＳｉＣ単結晶膜との間にアモルファスＳｉＣ層を介在させる場合について説明したが、これに限定されるものではなく、アモルファスＳｉＣ層を設けることなく、３Ｃ−ＳｉＣ単結晶膜をｃ−ＢＰ単結晶層上に直に設けるようにしてもよい。
【００３１】
図２は本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【００３２】
このＧａＮ半導体は、Ｓｉ単結晶基板６上に厚さ０．０１〜１μｍ程度で一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる混晶層７、厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層８、厚さ５〜１００ｎｍ程度のアモルファスＳｉＣ層９及び厚さ５〜１００ｎｍ程度のアモルファスＧａＮ層１０を順に介在して厚さ１〜５００μｍ程度のｃ−ＧａＮ単結晶膜１１が形成されているものである。
【００３３】
上記ＧａＮ半導体においては、Ｓｉ単結晶基板６とｃ−ＢＰ単結晶層８との間で格子定数差が段階的変化すると共に、ｃ−ＢＰ単結晶層８とｃ−ＧａＮ単結晶膜１１との格子定数差による応力が２段階で抑制緩和される。
【００３４】
上述したＧａＮ半導体を製造するには、３Ｃ−ＳｉＣ半導体を製造する場合と同様にして、先ず、自然酸化膜を除去したＳｉ単結晶基板上に、一般式Ｓｉ１−Ｘ（ＢＰ）Ｘ（基板側から段階的にＸを０から１へ変化させた）で表わされる厚さ０．０１〜１μｍ程度の混晶層、厚さ０．０１〜１μｍ程度のｃ−ＢＰ単結晶層を順次エピタキシャル成長させた。
【００３５】
次に、基板温度を４００〜９００℃に降温して、ｃ−ＢＰ単結晶層上にアモルファスＳｉＣ層を５〜１００ｎｍ程度の厚さに成膜した。
アモルファスＳｉＣ層の堆積用の原料としては、ＣＨ３ＳｉＨ３を用いた。
次いで、基板温度を３５０〜５５０℃に降温して、アモルファスＳｉＣ層上にアモルファスＧａＮ層を５〜１００ｎｍ程度の厚さに成膜した。
アモルファスＧａＮ層の堆積用の原料としては、（ＣＨ３）３Ｇａ及びＣＨ３ＮＨＮＨ２を用いた。
次に、基板温度を８００〜１２００℃に昇温して、アモルファスＧａＮ層上にｃ−ＧａＮ単結晶膜を１〜５００μｍ程度の厚さにエピタキシャル成長させた。ｃ−ＧａＮ単結晶膜のエピタキシャル成長用の原料としては、（ＣＨ３）３Ｇａ及びＣＨ３ＮＨＮＨ２を用いた。
【００３６】
なお、上述した実施の形態においては、ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との間にアモルファスＳｉＣ層及びアモルファスＧａＮ層を介在させる場合について説明したが、これに限定されるものではなく、アモルファスＳｉＣ層及びアモルファスＧａＮ層を設けることなく、ｃ−ＧａＮ単結晶膜をｃ−ＢＰ単結晶層上に直に設けるようにしてもよい。
【００３７】
【発明の効果】
以上説明したように、本発明の第１のＳｉＣ半導体及びその製造方法によれば、Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間で格子定数差が段階的に変化するので、ｃ−ＢＰ単結晶層を結晶欠陥の少ないものとすることができ、ひいてはＳｉＣ半導体を高品質のものとすることができる。
【００３８】
第２のＳｉＣ半導体及びその製造方法によれば、第１のもの及び方法による作用効果の他、ｃ−ＢＰ単結晶層と３Ｃ−ＳｉＣ単結晶膜との格子定数差による応力が抑制緩和されるので、ＳｉＣ半導体を一層高品質のものとすることができる。
【００３９】
又、第１のＧａＮ半導体及びその製造方法によれば、Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間で格子定数差が段階的に変化するので、ｃ−ＢＰ単結晶層を結晶欠陥の少ないものとすることができ、ひいてはＧａＮ半導体を高品質のものとすることができる。
【００４０】
第２のＧａＮ半導体及びその製造方法によれば、第１のもの及び方法による作用効果の他、ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との格子定数差による応力が２段階で抑制緩和されるので、ＧａＮ半導体を一層高品質のものとすることができる。
【図面の簡単な説明】
【図１】本発明に係るＳｉＣ半導体の実施の形態の一例を示す概念的な断面図である。
【図２】本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【符号の説明】
１  Ｓｉ単結晶基板
２  混晶層
３  ｃ−ＢＰ単結晶層
４  アモルファスＳｉＣ層
５  ３Ｃ−ＳｉＣ単結晶膜
６  Ｓｉ単結晶基板
７  混晶層
８  ｃ−ＢＰ単結晶層
９  アモルファスＳｉＣ層
１０  アモルファスＧａＮ層
１１  ｃ−ＧａＮ単結晶膜
【図１】
2004281549.tif 000003
【図２】
2004281549.tif 000004