(57)【要約】【課題】トレードオフ特性及び高い降伏電圧特性に優れた横型半導体装置を提供する。【解決手段】半導体基板上に形成された絶縁膜によって誘電体分離された半導体層を有するＳＯＩ基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも１つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝を形成する。【選択図】  図２
2004193486.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁層によって誘電体分離された半導体層を有するＳＯＩ基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、
前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも１つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝が形成されていることを特徴とする横型半導体装置。
【請求項２】
前記溝は、前記絶縁層の表面にまで達していることを特徴とする請求項１に記載の横型半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗層としての第１導電型ベース層と、
前記第１導電型ベース層の表面領域に選択的に形成された、前記第１導電型ベース層よりも低い抵抗値を有する第１導電型バッファ層と、
前記第１導電型バッファ層の表面領域に選択的に形成された第２導電型ドレイン層と、
前記第１導電型ベース層の表面領域に、前記第１導電型バッファ層と離間して選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に選択的に形成された第１導電型ソース層と、
前記第１導電型ベース層と前記第１導電型ソース層との間における前記第２導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層及び前記第１導電型ソース上に形成されたソース電極と、
前記第２導電型ドレイン層上に形成されたドレイン電極と、
前記ドレイン電極及び前記ソース電極間における主電流経路領域以外の前記第１導電型ベース層の一領域へ、前記第２導電型ドレイン層から供給されたキャリアが移動及び蓄積することを軽減する溝と、
を備えることを特徴とする横型半導体装置。
【請求項４】
前記溝は、前記第１導電型ベース層の下地層としての前記絶縁層の表面まで達していることを特徴とする請求項３に記載の横型半導体装置。
【請求項５】
前記溝は、複数形成されていることを特徴とする請求項３又は４に記載の横型半導体装置。
【請求項６】
前記溝の内部には絶縁物が充填されていることを特徴とする請求項３乃至５のいずれかに記載の横型半導体装置。
【請求項７】
前記溝の周壁には絶縁膜が形成され、前記溝の内部には充填材が充填されていることを特徴とする請求項３乃至６のいずれかに記載の横型半導体装置。
【請求項８】
前記溝は、前記第２導電型ドレイン層の表面から形成されていることを特徴とする請求項３乃至７のいずれかに記載の横型半導体装置。
【請求項９】
前記溝は、前記第２導電型ドレイン層と前記第１導電型バッファ層との界面から形成されていることを特徴とする請求項３乃至７のいずれかに記載の横型半導体装置。
【請求項１０】
前記第１導電型バッファ層は平面的に帯状に形成され且つその両端部のうちの少なくとも１つは曲線により形成されており、
前記第２導電型ドレイン層は前記第１導電型バッファ層内に平面的に帯状に形成されており、
前記第２導電型ベース層は、前記第１導電型バッファ層を外側から囲むようにして形成されており、
前記溝は、前記第２導電型ドレイン層内に平面的にほぼ環状に形成され、前記環状の溝の内側に前記キャリアが移動及び蓄積することを軽減する、
ことを特徴とする請求項３乃至９のいずれかに記載の横型半導体装置。
【請求項１１】
前記第１導電型バッファ層は平面的に帯状に形成され且つその両端部のうちの少なくとも１つは曲線により形成されており、
前記第２導電型ドレイン層は前記第１導電型バッファ層内に平面的に帯状に形成されており、
前記第２導電型ベース層は、前記第１導電型バッファ層を外側から囲むようにして形成されており、
前記溝は、前記第２導電型ドレイン層内に平面的にほぼメッシュ状に形成され、前記メッシュ状の溝の内側に前記キャリアが移動及び蓄積することを軽減する、
ことを特徴とする請求項３乃至９のいずれかに記載の横型半導体装置。
【請求項１２】
前記溝は、前記第２導電型ドレイン層を前記ソース電極が形成された側に残し、且つ、前記第２導電型ドレイン層とは分離された状態で、前記第１導電型ベース層あるいは前記第１導電型バッファ層の表面から形成されていることを特徴とする請求項３乃至７のいずれかに記載の横型半導体装置。
【請求項１３】
前記第１導電型ベース層の一部は平面的に帯状に形成されており、
前記第１導電型バッファ層は、前記第１導電型ベース層の一部を囲むようにして、平面的にほぼ環状に形成され、且つ、少なくとも一部分は曲線により形成されており、
前記第２導電型ドレイン層は前記第１導電型バッファ層内に平面的にほぼ環状に形成されており、
前記第２導電型ベース層は、前記第１導電型バッファ層を外側から囲むように形成されており、
前記溝は、前記第２導電型ドレイン層の内側における、前記第１導電型ベース層あるいは前記第１導電型バッファ層内に平面的にほぼ環状に形成され、前記環状の溝の内側に前記キャリアが移動及び蓄積することを軽減する、
ことを特徴とする請求項３乃至７、１２のいずれかに記載の横型半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗層としての第１導電型ベース層と、
前記第１導電型ベース層の表面領域に選択的に形成された、前記第１導電型ベース層よりも低い抵抗値を有する第１導電型バッファ層と、
前記第１導電型バッファ層の表面領域に選択的に形成された第２導電型ドレイン層と、
前記第１導電型ベース層の表面領域に、前記第１導電型バッファ層と離間して選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面領域に選択的に形成された第１導電型ソース層と、
前記第１導電型ベース層と前記第１導電型ソース層との間における前記第２導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層及び前記第１導電型ソース上に形成されたソース電極と、
前記第２導電型ドレイン層上に形成されたドレイン電極と、を備え、
前記第１導電型バッファ層と前記絶縁層との間における前記第１導電型ベース層のキャリアライフタイムは、前記第１導電型バッファ層と前記第２導電型ベース層との間における前記第１導電型ベース層のキャリアライフタイムより短いライフタイムに設定されていることを特徴とする横型半導体装置。
【請求項１５】
前記第１導電型バッファ層と前記絶縁層との間における前記第１導電型ベース層のキャリアライフタイムは、重金属拡散、プロトン照射、ヘリウム照射あるいは電子線照射によって短くされていることを特徴とする請求項１４に記載の横型半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された高抵抗層としての第１導電型ベース層と、
前記第１導電型ベース層の表面領域に選択的に形成された、前記第１導電型ベース層よりも低い抵抗値を有する第１導電型バッファ層と、
前記第１導電型バッファ層の表面領域に選択的に形成された第２導電型ドレイン層と、
前記第１導電型ベース層の表面領域に、前記第１導電型バッファ層の両側において前記第１導電型バッファ層と離間して選択的に形成された第１及び第２の第２導電型ベース層と、
前記第１及び第２の第２導電型ベース層の表面領域に選択的に形成された第１及び第２の第１導電型ソース層と、
前記第１導電型ベース層と、前記第１及び第２の第１導電型ソース層との間における前記第１及び第２の第２導電型ベース層の上に、ゲート絶縁膜を介して形成された第１及び第２のゲート電極と、
前記第１及び第２のゲート電極を互いに電気的に接続するゲート接続電極と、
前記第１の第２導電型ベース層及び前記第１の第１導電型ソース上、並びに、前記第２の第２導電型ベース層及び前記第２の第１導電型ソース上に形成され、互いに共通の電極で構成された第１及び第２のソース電極と、
前記第２導電型ドレイン層上に形成されたドレイン電極と、
を備えることを特徴とする横型半導体装置。
【請求項１７】
前記第１の第２導電型ベース層は平面的に帯状に形成されており、
前記第２の第２導電型ベース層は、前記第１の第２導電型ベース層を外側から囲むようにして形成されており、
前記第１導電型バッファ層は、前記第１及び第２の第２導電型ベース層の間において、前記第１の第２導電型ベース層を囲むようにして、平面的にほぼ環状に形成され、且つ、少なくともその１部分は曲線により形成されており、
前記第２導電型ドレイン層は、前記第１導電型バッファ層内に平面的にほぼ環状に形成されている、
ことを特徴とする請求項１６に記載の横型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横型半導体装置に関し、特に横型絶縁ゲートバイポーラトランジスタ（IGBT:Insulated Gate Bipolar Transistor)に関する。
【０００２】
【従来の技術】
絶縁ゲートを有する高耐圧半導体装置であるＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを兼ね備えており、また、電圧制御型でゲート回路を構成しやすいため、インバータやスイッチング電源等のパワーエレクトロニクス分野で広く用いられている。そして、このＩＧＢＴの中でも特に高集積化に有利な横型ＩＧＢＴは、例えばパワーＩＣの出力デバイスとしてよく用いられる。一般に、出力デバイスを複数備えたパワーＩＣは、高い素子分離性能が要求され、誘電体分離に有効なＳＯＩ（Semiconductor On
Insulator）基板を用いて作製されることが多い。
【０００３】
このＳＯＩ基板を用いて作製された従来の横型ＩＧＢＴの構造について、図１４及び図１５を用いて説明する。
【０００４】
図１４は、従来のＩＧＢＴの平面図を、図１５は、図１４のＥ−Ｅ’線に沿った断面図を示す。
【０００５】
図１５に示すように、ＳＯＩ基板１０１は、ｐ型あるいはｎ型の支持基板１０２と、この支持基板１０２上に形成された埋め込み酸化膜１０３と、この埋め込み酸化膜１０３上に形成されたｎ−型ベース層１０４とを備えたものとして構成されている。
【０００６】
このｎ−型ベース層１０４の表面領域にはｎ型バッファ層１０５が選択的に拡散形成されており、このｎ型バッファ層１０５は、平面的に見ると、図１４に示すように、縦方向に帯状に形成されている。この帯状に形成されたｎ型バッファ層１０５の図中上下の両端部は、エッジ部での電界の集中を防ぐべく、曲率半径Ｒの円弧状とされている。このｎ型バッファ層１０５の表面には、図１５に示すように、ｐ型ドレイン層１０６が選択的に拡散形成され、このｐ型ドレイン層１０６は、平面的に見ると、図１４に示すように、ｎ型バッファ層１０５と同様に、縦方向に帯状に形成され、上下両端部は円弧状とされている。
【０００７】
また、図１５に示すように、ｎ−型ベース層１０４の表面領域には、ｎ型バッファ層１０５から図中左右方向に所定距離（＝ＬＤＲ）離れた所に、ｐ型ベース層１０７が選択的に拡散形成されている。このｐ型ベース層１０７は、平面的に見ると、図１４にも示すように、ｎ型バッファ層１０５を取り囲むように形成されている。そして、図１５に示すように、このｐ型ベース層１０７とｎ型バッファ層１０５とが対向する部分は、それぞれほぼ同一形状に形成されている。このようなｐ型ベース層１０７の表面領域にはｎ＋型ソース層１０８が選択的に拡散形成されており、このｎ＋型ソース層１０８は、平面的に見ると、図１４に示すように、ｎ＋型ソース層１０８の内側のｐ型ドレイン層１０６の直線部分とほぼ同じ長さの帯状に形成されている。
【０００８】
図１５に示すように、ｎ−型ベース層１０４とｎ＋型ソース層１０８に挟まれたｐ型ベース層１０７上、及びｎ−型ベース層１０４の一部上にはゲート絶縁膜（酸化膜）１０９ｂが形成されている。また、ゲート絶縁膜１０９ｂの形成されていないｎ−型ベース層１０４上には厚い酸化膜１０９ａが形成されている。この厚い酸化膜１０９ａの一部及びゲート絶縁膜１０９ｂ上にはゲート電極１１０が形成されている。図１４に示すように、このゲート電極１１０は、ｎ型ドレイン層１０６を取り囲むよう環状に形成され、全周に亘ってほぼ同一の幅を有する。
【０００９】
図１５に示すように、このゲート電極１１０を覆うように層間絶縁膜１１１が形成されている。この層間絶縁膜１１１には、ｐ型ドレイン層１０６に通ずるコンタクトホール１１５（１）、ｎ＋型ソース層１０８及びｐ型ベース層１０７に通ずるコンタクトホール１１５（２）が形成されている。このｐ型ドレイン層１０６にコンタクトホール１１５（１）を介してつながるドレイン配線１１２がオーミック接触して形成されている。また、ｎ＋型ソース層１０８及びｐ型ベース層１０７にコンタクトホール１１５（２）を介してつながるソース配線１１４がオーミック接触して形成されている。又、図１４に示すように、環状のゲート電極１１０には電気的に接続されて電圧を供給するためのゲート配線１１３が形成されている。
【００１０】
なお、上述したＩＧＢＴとは異なる平面パターンを有する横型ＩＧＢＴを示したものとして特許文献１〜４を、また、横型ＩＧＢＴのキャリアライフタイムコントロールについて示した文献として特許文献５〜７を、その他、参考文献として特許文献８〜１０を以下に示す。
【００１１】
【特許文献１】
特開２００１−２７４４０６号公報
【特許文献２】
特開２０００−２２１７５号公報
【特許文献３】
特開平１０−２２９１９４号公報
【特許文献４】
特開平９−１４８５７４号公報
【特許文献５】
特許第３３０２７２５号公報
【特許文献６】
特開平８−３４０１０１号公報
【特許文献７】
特開平６−８５２４８号公報
【特許文献８】
特開２００１−１３５８１８号公報
【特許文献９】
特開２００２−２６３２４号公報
【特許文献１０】
特開平１１−１１１９８３号公報
【００１２】
【発明が解決しようとする課題】
上述の図１４及び図１５に示したような横型ＩＧＢＴにおいて、より高い降伏電圧特性を得るためには、例えば、図１４に示すように、帯状に形成されたｎ型バッファ層１０５の上下両端円弧部の曲率半径Ｒを大きくして電界の集中をさらに抑える必要がある。ここで、このｎ型バッファ層１０５の上下両端円弧部の曲率半径Ｒと、図中に示す中心軸Ｃ−Ｃからｎ型バッファ層１０５の長辺までの距離Ｌｄとは等しく、このためｎ型バッファ層１０５の上下両端円弧部の曲率半径Ｒを大きくすることは、中心軸Ｃ−Ｃからｎ型バッファ層１０５の長辺までの距離Ｌｄも大きくすることにつながる。ここで、素子の耐圧維持の観点からドリフト長ＬＤＲ（図１５参照）を短くするのは困難である。従って、曲率半径Ｒを大きくするに当たっては、ドリフト長ＬＤＲを保ちつつ素子長ＬＳを大きくして、中心軸からｎ型バッファ層１０５の長辺までの距離Ｌｄを大きくする。
【００１３】
しかし、本発明者らの実験によれば、中心軸Ｃ−Ｃからｎ型バッファ層１０５の長辺までの距離Ｌｄを大きくすると、素子のオン電圧とフォール時間（ターンオフ時にコレクタ電流が減衰するまでの時間）との関係を示すトレードオフ特性が悪くなることが分かった。以下、これについてより詳しく説明する。
【００１４】
図１６は、オン電圧とフォール時間との関係を示すトレードオフ特性のグラフであり、本発明者らの独自の実験結果に基づき作成したものである。図１６中の実線で示される曲線Ｇ１は、上述の従来技術で説明したＩＧＢＴのトレードオフ特性を示し、他方の破線で示される曲線Ｇ２は、この従来のＩＧＢＴにおいて中心軸Ｃ−Ｃからｎ型バッファ層１０５の長辺までの距離Ｌｄ（図１５参照）を大きくしたもののトレードオフ特性を示す。図１６に示すように、ＩＧＢＴ素子の降伏電圧特性を高くしようとして中心軸Ｃ−Ｃからｎ型バッファ層１０５の長辺までの距離Ｌｄを大きくすると曲線Ｇ１から曲線Ｇ２へと特性が変化し、トレードオフ特性が悪くなる。
【００１５】
本発明は、上記問題点に鑑みなされたもので、その目的は、オン電圧とフォール電流との関係を示すトレードオフ特性と降伏電圧特性との両方に優れた横型半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の横型半導体装置は、半導体基板上に形成された絶縁層によって誘電体分離された半導体層を有するＳＯＩ基板と、前記半導体層の表面領域に形成された、複数の主電極を有する半導体素子とを備え、前記複数の主電極間に主電流を流すようにした横型半導体装置において、前記半導体素子の動作時に、前記半導体層の前記主電流の経路領域以外の領域へ、前記複数の主電極のうちの少なくとも１つの主電極にコンタクトした半導体層から供給されたキャリアが移動及び蓄積することを軽減する溝が形成されていることを特徴として構成される。
【００１７】
本発明の第２の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第１導電型ベース層と、前記第１導電型ベース層の表面領域に選択的に形成された、前記第１導電型ベース層よりも低い抵抗値を有する第１導電型バッファ層と、前記第１導電型バッファ層の表面領域に選択的に形成された第２導電型ドレイン層と、前記第１導電型ベース層の表面領域に、前記第１導電型バッファ層と離間して選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面領域に選択的に形成された第１導電型ソース層と、前記第１導電型ベース層と前記第１導電型ソース層との間における前記第２導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型ソース上に形成されたソース電極と、前記第２導電型ドレイン層上に形成されたドレイン電極と、前記ドレイン電極及び前記ソース電極間における主電流経路領域以外の前記第１導電型ベース層の一領域へ、前記第２導電型ドレイン層から供給されたキャリアが移動及び蓄積することを軽減する溝と、を備えるものとして構成される。
【００１８】
本発明の第３の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第１導電型ベース層と、前記第１導電型ベース層の表面領域に選択的に形成された、前記第１導電型ベース層よりも低い抵抗値を有する第１導電型バッファ層と、前記第１導電型バッファ層の表面領域に選択的に形成された第２導電型ドレイン層と、前記第１導電型ベース層の表面領域に、前記第１導電型バッファ層と離間して選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面領域に選択的に形成された第１導電型ソース層と、前記第１導電型ベース層と前記第１導電型ソース層との間における前記第２導電型ベース層の上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース層及び前記第１導電型ソース上に形成されたソース電極と、前記第２導電型ドレイン層上に形成されたドレイン電極と、を備え、前記第１導電型バッファ層と前記絶縁層との間における前記第１導電型ベース層のキャリアライフタイムは、前記第１導電型バッファ層と前記第２導電型ベース層との間における前記第１導電型ベース層のキャリアライフタイムより短いライフタイムに設定されるものとして構成される。
【００１９】
本発明の第４の横型半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された高抵抗層としての第１導電型ベース層と、前記第１導電型ベース層の表面領域に選択的に形成された、前記第１導電型ベース層よりも低い抵抗値を有する第１導電型バッファ層と、前記第１導電型バッファ層の表面領域に選択的に形成された第２導電型ドレイン層と、前記第１導電型ベース層の表面領域に、前記第１導電型バッファ層の両側において前記第１導電型バッファ層と離間して選択的に形成された第１及び第２の第２導電型ベース層と、前記第１及び第２の第２導電型ベース層の表面領域に選択的に形成された第１及び第２の第１導電型ソース層と、前記第１導電型ベース層と、前記第１及び第２の第１導電型ソース層との間における前記第１及び第２の第２導電型ベース層の上に、ゲート絶縁膜を介して形成された第１及び第２のゲート電極と、前記第１及び第２のゲート電極を互いに電気的に接続するゲート接続電極と、前記第１の第２導電型ベース層及び前記第１の第１導電型ソース上、並びに、前記第２の第２導電型ベース層及び前記第２の第１導電型ソース上に形成され、互いに共通の電極で構成された第１及び第２のソース電極と、前記第２導電型ドレイン層上に形成されたドレイン電極と、を備えるものとして構成される。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の第１〜８の実施の形態を、ｎチャンネル型の横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例にとって説明する。但し、各第１〜８の実施の形態で参照する図１〜図１４中、同一の構成要素については同一符号を付し、重複する説明は省略する。
【００２１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態としての横型ＩＧＢＴを模式的に示す平面図、図２は、図１のＡ−Ａ’線に沿った断面図である。
【００２２】
以下、この横型ＩＧＢＴの構造について詳しく説明する。
【００２３】
図２に示すように、このＩＧＢＴは、ｐ型あるいはｎ型の支持基板２と、この支持基板２上に形成された埋め込み酸化膜３と、この埋め込み酸化膜３上に形成されたｎ−型ベース層４とからなるＳＯＩ（Silicon On Insulator)基板１を備える。
【００２４】
このｎ−型ベース層４の表面領域にはｎ型バッファ層５が選択的に拡散形成されており、このｎ型バッファ層５は、図１に示すように、平面的に縦方向に帯状に形成されている。このｎ型バッファ層５の長辺は図中の中心軸Ｃ−Ｃに対して距離Ｌｄを有し、このｎ型バッファ層５の上下の両端部は、この中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄと同一長の曲率半径Ｒによって円弧状に形成されている。このようにｎ型バッファ層５の上下両端部が円弧状に形成されているのは、ｎ型バッファ層５の両端部のエッジ部に電界が集中するのを防いで高い降伏電圧特性を得るためである。この降伏電圧特性は、ｎ型バッファ層５の上下両端部の曲率半径Ｒが大きい程、より高いものとして得られるため、この曲率半径Ｒを所望の降伏電圧特性を得られる程度の長さとしてある。
【００２５】
図２に示すように、上下両端部が円弧状に形成されたｎ型バッファ層５の表面領域には、ｐ型ドレイン層６が選択的に拡散形成されている。このｐ型ドレイン層６は、図１に示すように、平面的に見て、縦方向に帯状に形成されており、上述のｎ型バッファ層５と同様に、両端部が円弧状に形成されている。
【００２６】
図２に示すように、ｎ型バッファ層５から図中左右方向に離れた所に、ｐ型ベース層７がｎ−型ベース層４の表面領域に選択的に拡散形成されている。このｐ型ベース層７の表面領域の一部は、後述するソース配線１４とのオーミック接触を可能にすべく高濃度になっている。このｐ型ベース層７は、図１に示すように、平面的に見て、ｎ型バッファ層５を取り囲むように形成されている。そして、このｐ型ベース層７とｎ型バッファ層５とが互いに向かい合う部分は、図２に示すように、それぞれほぼ同一形状を有するものとして構成されている。
【００２７】
このｐ型ベース層７の表面領域の一部にはｎ＋型ソース層８が選択的に拡散形成されている。このｎ＋型ソース層８は、図１に示すように、縦方向に帯状に形成され、このｎ＋型ソース層８の長手方向の長さは、ｎ＋型ソース層８の内側に形成されているｐ型ドレイン層６の直線部分とほぼ同じ長さを有している。
【００２８】
図２に示すように、ｎ−型ベース層４とｎ＋型ソース層８とに挟まれたｐ型ベース層７の表面上、及びｎ−型ベース層４の一部表面上にはゲート絶縁膜（酸化膜）９ｂが形成されている。また、ｎ−型ベース層４の表面のうち、ゲート絶縁膜９ｂが形成されていない部分には厚い酸化膜９ａが形成されている。この厚い酸化膜９ａの一部及びゲート絶縁膜９ｂ上にはゲート電極１０が形成されている。このゲート電極１０は、図１に示すように、ｎ型ドレイン層６を取り囲む環状の構造を有し、全周に亘ってほぼ同一幅を有する。
【００２９】
図２に示すように、このゲート電極１０を覆うように層間絶縁膜１１が形成されている。この層間絶縁膜１１には、ｐ型ドレイン層６に通ずるコンタクトホール１５（１）と、ｎ＋型ソース層８及びｐ型ベース層７に通ずるコンタクトホール１５（２）とがエッチング形成されている。このｐ型ドレイン層６の表面にコンタクトホール１５（１）を介してつながるドレイン配線１２がオーミック接触して形成されている。また、ｐ型ベース層７及びｎ＋型ソース層８の表面にコンタクトホール１５（２）を介してつながるソース配線１４がオーミック接触して形成されている。ゲート電極１０には、図１に示すように、ゲート電極１０と電気的に接続されて電圧を供給するためのゲート配線１３が形成されている。
【００３０】
さて、図２に示すように、ｐ型ドレイン層６の表面から、ｎ型バッファ層５及びｎ−型ベース層４を貫通し、埋め込み酸化膜３の表面に達する溝１６が形成されている。この溝１６の内壁には酸化膜１７が形成されており、この酸化膜１７を介して溝１６の内部にはポリシリコンによる充填材１８が充填されている。充填材１８としては、ポリシリコンの他、酸化物等の絶縁物を用いても良い。この溝１６は、図１に示すように、平面的にｐ型ドレイン層６の内側にて環状に形成されている。
【００３１】
このようなｎ−型ベース層４を貫通する環状の溝１６構造により、ｎ−型ベース層４の内部は内側と外側とに電気的に分離される。このとき、図２から分かるように、ｐ型ドレイン層６−ｎ型バッファ層５−ｐ型ベース層７による電流の主経路が阻害されることはない。このように電流の主経路が阻害されることなくｎ−型ベース層４が溝１６の内外に分離されるため、ターンオン時にｎ−型ベース層４に注入されたキャリアが、溝１６の内側に進入して蓄積することは、溝１６により阻止される。これは、ｎ−型バッファ層５に形成した環状の溝１６によって、キャリアの蓄積領域が溝１６の内側の領域分だけ狭められたことを意味する。
【００３２】
従って、ｎ−型ベース層４におけるキャリアの蓄積量は溝１６を設けない場合と比べて全体として減少し、キャリアの蓄積量に依存する素子のフォール時間も短くなる。このようにして、フォール時間を短くした好適なトレードオフ特性を有するＩＧＢＴ素子を、ｎ型バッファ層の両端部の電界集中を抑えた高い降伏電圧特性を有するものとして得ることができる。
【００３３】
以上に述べたことを別の観点から説明すれば以下の通りである。
【００３４】
前述したように、図１にも示すように、ｎ型バッファ５層の上下両端部における電界の集中を抑えるべく、ｎ型バッファ層５の上下両端部における曲率半径Ｒつまり中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄを従来（図１４、図１５参照）よりも大きくしてある。このように本実施の形態では、中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄを従来より大きくしたため、これに従ってｎ−型ベース層４の領域も大きくなる。しかし、上述のように、ｎ−型ベース層４に環状の溝１６を形成して、溝１６の内側のｎ−型ベース層４の領域をキャリアの未蓄積領域としたので、距離Ｌｄの増大に伴うキャリアの蓄積量を増加を抑えることができる。このようにして、中心軸Ｃ−Ｃからｎ型バッファ層の長辺までの距離の短い従来のＩＧＢＴと比べてもトレードオフ特性を悪化させることなく、降伏電圧特性の高いＩＧＢＴを得ることができる。
【００３５】
また、より一層にＩＧＢＴの降伏電圧特性を高くするため、ｎ型バッファ層５の上下両端部の曲率半径Ｒ、つまり中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄをさらに大きくしてもよい。このように中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄをさらに大きくした場合でも、溝１６をさらに外側に形成してキャリアの未蓄積領域をより大きくすることで、トレードオフ特性を劣化させることなくさらに電界集中の抑えられた降伏電圧特性の高いＩＧＢＴ素子を得ることができる。
【００３６】
（第２の実施の形態）
図３は、本発明の第２の実施の形態としての横型ＩＧＢＴの縦断面図を示す。
【００３７】
本実施の形態が上述の第１の実施の形態と異なる点は以下の点にある。
【００３８】
即ち、第１の実施の形態では、図２に示すように、ｐ型ドレイン層６の表面から内部に向けて形成した環状の溝１６は埋め込み酸化膜３の表面まで達していたのに対し、本実施の形態では、図３にも示すように、ｎ−型ベース層４の途中まで形成され、ｎ−型ベース層４の下地層としての埋め込み酸化膜３の表面には達していない。
【００３９】
このようにｐ型ドレイン層６の表面から内部へ向けて形成した環状の溝１６が、ｎ−型ベース層４の下地層としての埋め込み酸化膜３まで達していなくとも、溝１６の内側にキャリアが移動及び蓄積することを抑えることができる。
【００４０】
（第３の実施の形態）
図４は、本発明の第３の実施の形態としての横型ＩＧＢＴの縦断面図を示す。
【００４１】
本実施の形態が上述の第１の実施の形態と異なる点は以下の点にある。
【００４２】
即ち、第１の実施の形態では、図２に示すように、環状の溝１６がｐ型ドレイン層６の表面から形成されているのに対し、本実施の形態では、図４にも示すように、環状の溝１６が、ｐ型ドレイン層６とｎ−型ベース層４との界面から形成されている。このような構造は、例えばｐ型ドレイン層６をエピタキシャル成長法により形成することで実現できる。
【００４３】
このように環状の溝１６がｐ型ドレイン層６の表面からでなく、ｐ型ドレイン層６とｎ−型ベース層４との界面から形成されていても、ターンオン時に溝１６の内側にキャリアが移動及び蓄積することを軽減できる。
【００４４】
（第４の実施の形態）
図５は、本発明の第４の実施の形態としての横型ＩＧＢＴの縦断面図を示す。
【００４５】
図６は、図５に示す横型ＩＧＢＴの一部を示す平面図である。
【００４６】
本実施の形態が上述の第１の実施の形態と異なる点は以下の点にある。
【００４７】
即ち、第１の実施の形態では、図２に示すように、ｐ型ドレイン層６の表面から環状の溝１６形成したのに対し、本実施の形態では、次のようにして溝１６を形成している。即ち、図５に示すように、ｐ型ドレイン層６及びｎ型バッファ層５の占める領域を外側方向に縮めて小さくし、つまり図６に示すようにｐ型ドレイン層６及びｎ型バッファ層５を平面的に見て環状に形成してｐ型ドレイン層６及びｎ型バッファ層５の内側にｎ−型ベース層４の表面を露出させる。そして、露出させられたｎ−型ベース層４の表面から環状の溝１６を形成する。
【００４８】
別の言い方をすれば、第１の実施の形態では、環状の溝１６の中の充填材１８はｐ型ドレイン層６上のドレイン配線１２と電気的に接続していたが、本実の施形態では、環状の溝１６の中の充填材１８は溝１６上に形成した厚い酸化膜９ａに接触し、ドレイン配線１２とは電気的に分離されている。
【００４９】
このように本実施の形態によれば、ｐ型ドレイン層６の占める領域を小さくしたので素子のオン電圧を小さくさせることが可能となる。また、溝１６の内部の充填材１８をドレイン配線１２と電気的に接続させないようにしたので充填材１８がドレイン配線１２電圧によって受ける影響を可及的に少なくすることができる。また、ｎ−型ベース層４の内部に溝１６を形成してキャリアの蓄積領域を小さくしたので、トレードオフ特性を劣化させることなく、降伏電圧特性を高くすることができる。
【００５０】
（第５の実施の形態）
図７は、本発明の第５の実施の形態としての横型ＩＧＢＴの縦断面図である。
【００５１】
本実施の形態が上述の第４の実施の形態と異なる点は以下の点にある。
【００５２】
即ち、第４の実施の形態では、図５に示すように、ｎ−型ベース層４の表面から内部へ向けて形成した環状の溝１６は、ｎ−型ベース層４の下地層としての埋め込み酸化膜３の表面に達していた。これに対し、本実施の形態では、図７に示すように、環状の溝１６はｎ−型ベース層４の表面からｎ−型ベース層４の途中まで形成され、ｎ−型ベース層４の下地層としての埋め込み酸化膜３の表面には達していない。
【００５３】
このようにｎ−型ベース層４の表面から内部へ向けて形成した環状の溝１６が、ｎ−型ベース層４の下地層としての埋め込み酸化膜３まで達していなくとも、溝１６の内側にキャリアが入り込むのを軽減することができる。このようにしてキャリアの蓄積領域、つまり、キャリアの蓄積量を小さくし、トレードオフ特性を劣化させることなく、降伏電圧特性を高くすることができる。
【００５４】
（第６の実施の形態）
図８は、本発明の第６の実施の形態としての横型ＩＧＢＴを模式的に示す平面図、図９は、図８のＢ−Ｂ’線に沿った断面図、図１０は、図８における溝の一部Ｆを拡大した平面図である。
【００５５】
本実施の形態が上述の第１の実施の形態と異なる点は以下の点にある。
【００５６】
即ち、第１の実施の形態では、図１に示すように、ｎ−型ベース層４を内側と外側とに電気的に分離する分離溝１６を環状に形成したのに対し、本実施の形態では、図８及び図１０に示すように、特に図１０に示すように、分離溝１６をメッシュ状に形成した。つまり、縦方向の溝１６（１）、１６（２）、１６（３）・・・と、横方向の溝１６（１）’、１６（２）’・・・とによりメッシュ状に溝を形成した。
【００５７】
このように本実施の形態によれば、ｎ−型ベース層４の内側に進入及び蓄積するのを防ぐ分離溝をメッシュ構造としたので、図９に示すように、例えば、縦方向の溝１６（４）（図９参照）が破損したとしても残りの縦方向の溝１６（３）等によってキャリアの蓄積を防ぐことができる。これにより、キャリア蓄積によるトレードオフ特性の劣化を確実に防ぎつつ、距離Ｌｄを大きくして電界集中を抑えた降伏電圧特性の高いＩＧＢＴを得ることができる。
【００５８】
なお、上述のように溝１６をメッシュ状に形成したが、縦方向の溝１６（１）、１６（２）、１６（３）・・・のみを形成するだけでも上述の効果を得ることができる。
【００５９】
（第７の実施の形態）
図１１は、本発明の第７の実施の形態としての横型ＩＧＢＴの縦断面図である。
【００６０】
上述のした第１〜６の実施の形態ではｎ−型ベース層４でのキャリアの蓄積量低減させるためにｎ−型ベース層４に溝を形成したのに対し、本実施の形態では、ｎ−型ベース層４にキャリアキラーを注入等しキャリアのライフタイムを短く制御することによってキャリアの蓄積量を全体として低減させるようにした。つまり、図１１に示すように、ｐ型ドレイン層６の下方に斜線で示した部分のｎ−型ベース層４（１）のキャリア・ライフタイムを、ｎ−型ベース層４（１）の外側のｎ−型ベース層４（２）のキャリア・ライフタイムよりも短く設定することでキャリアの蓄積量を全体として低減させた。これにより、ｎ−型ベース層４（１）へ進入したキャリアは、このｎ−型ベース層４（１）に注入されたキャリアキラーによって蓄積が阻止されるため、キャリアの蓄積量は全体として低減される。ｎ−型ベース層４（１）のキャリア・ライフタイムを短くする方法としては、金（Ａｕ）、白金（Ｐｔ）等の重金属を選択的に拡散する方法や、プロトンやヘリウムおよび電子線などの荷電粒子を選択的に照射する方法等がある。
【００６１】
このように本実施の形態によれば、ｎ−型ベース層４に、工程数の必要な溝をあえて形成せずともｎ−型ベース層４のキャリア・ライフタイムを制御するだけでキャリアの蓄積量を低減できるので、容易に、トレードオフ特性に優れた、高い降伏電圧特性を有する横型半導体装置を実現できる。
【００６２】
（第８の実施の形態）
図１２は、本発明の第８の実施の形態としての横型ＩＧＢＴを模式的に示す平面図、図１３は、図１３のＤ−Ｄ’線に沿った断面図である。
【００６３】
本実施の形態は、中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄを小さくしつつも、ｎ型バッファ層５の上下両端部の曲率半径Ｒを大きくして電界集中を抑えようとするものである。
【００６４】
このために本実施の形態が採用した構造を、上述の第１〜７の実施の形態で採用した構造と比較しつつ以下に説明する。
【００６５】
即ち、上述の第１〜７の実施の形態では、ＩＧＢＴ素子の構造として、例えば図１に示すように、ｐ型ドレイン層６の周りをｎ＋型ソース層８が囲むドレイン−ソース構造を採用していた。これに対し、本実施の形態のＩＧＢＴ素子は、図１３に示すように、ｐ型ドレイン層６の内側に新たにｎ＋型ソース層８Ｂを形成することによって、ｎ＋型ソース層８Ｂ周りのｐ型ドレイン層６をさらにｎ＋型ソース層８が囲んだ、ソース−ドレイン−ソース構造を採用した。このようなソース−ドレイン−ソース構造の採用に伴い、図１３に示すように、内部にｎ＋型ソース層８を含むｐベース層７、及び内部にｎ＋型ソース層８Ｂを含むｐ型ベース層７Ｂに対応して２つのゲート電極１０、１０Ｂが形成される。そして、図１２に示すように、これらのゲート電極１０、１０Ｂを電気的に接続するアルミニウム配線１９が形成される。
【００６６】
上述のようにｎバッファ層５の内側にソース層８Ｂ等を形成したことにより、ソース層８Ｂ等を形成するのに要した領域の分だけ、図１３に示すように、このｎバッファ層５の位置は外側に移動させられる。ｎバッファ層５が外側に移動させられた結果、図１２に示すように、ｎバッファ層５の上下両端の円弧部における曲率半径Ｒは大きくなる。つまり、上述の第１〜７の実施の形態のように中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄを大きくしなくとも、ｎバッファ層５の上下両端の円弧部における曲率半径Ｒを大きくすることができる。
【００６７】
以上のように、本実施の形態によれば、ｎ型バッファ層５の内側にｎ＋ソース領域８Ｂを形成してｎ型バッファ層５を外側に移動させ、これによりｎ型バッファ層５の両端円弧部の曲率半径Ｒを大きくしたので、中心軸Ｃ−Ｃからｎ型バッファ層５の長辺までの距離Ｌｄを大きくさせずとも、エッジ部の電界集中を抑えた高い降伏電圧特性を有するＩＧＢＴを得ることができる。このとき、図１３に示すように、距離Ｌｄを小さくしてｎ型バッファ層５の下側におけるｎ−型ベース層４のキャリアの蓄積領域を狭めることで、さらにキャリアの蓄積量を全体として少なくすることができる。これにより、一層トレードオフ特性に優れたＩＧＢＴ素子を得ることができる。
【００６８】
【発明の効果】
本発明によれば、基板上の半導体層に形成した半導体素子における複数の主電極間に主電流を流したときに、この半導体層における主電流の経路領域以外の領域にキャリアが移動及び蓄積することを、溝等のキャリア蓄積阻止手段により軽減するようにしたので、トレードオフ特性及び降伏電圧特性の両方に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としての横型ＩＧＢＴを示す平面図である。
【図２】図１のＡ−Ａ’線に沿った横型ＩＧＢＴの断面を示す断面図である。
【図３】本発明の第２の実施の形態としての横型ＩＧＢＴを示す断面図である。
【図４】本発明の第３の実施の形態としての横型ＩＧＢＴを示す断面図である。
【図５】本発明の第４の実施の形態としての横型ＩＧＢＴの断面図である。
【図６】図５の横型ＩＧＢＴの一部を示す平面図である。
【図７】本発明の第５の実施の形態としての横型ＩＧＢＴの断面図である。
【図８】本発明の第６の実施の形態としての横型ＩＧＢＴを示す平面図である。
【図９】図８のＢ−Ｂ’線に沿った断面図である。
【図１０】図８における溝の一部Ｆを拡大した平面図である。
【図１１】本発明の第７の実施の形態としての横型ＩＧＢＴの断面図である。
【図１２】本発明の第８の実施の形態としての横型ＩＧＢＴを示す平面図である。
【図１３】図１２のＤ−Ｄ’線に沿った断面図である。
【図１４】従来の横型ＩＧＢＴの平面図である。
【図１５】図１４のＥ−Ｅ’線に沿った断面図である。
【図１６】従来の横型ＩＧＢＴのトレードオフ特性の説明図である。
【符号の説明】
１  ＳＯＩ基板
２  支持基板（半導体基板）
３  埋め込み酸化膜（絶縁層）
４  ｎ−型ベース層（第１導電型ベース層）
５  ｎ型バッファ層（第１導電型バッファ層）
６  ｐ型ドレイン層（第２導電型ドレイン層）
７  ｐ型ベース層（第２導電型ベース層）
８  ｎ＋型ソース層（第１導電型ソース層）
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ドレイン配線
１３  ゲート配線
１４  ソース配線
１５（１）、１５（２）  コンタクトホール
１６  溝
１７  酸化膜
１８  充填材
１９  アルミニウム配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2004193486.tif 000016
【図１５】
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【図１６】
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