(57)【要約】【課題】シリコン基板表面に高誘電体膜を効率的に、また得られる膜の酸化膜換算膜厚が最小になるように形成する。【解決手段】シリコン基板表面から酸化膜を除去する工程の後、酸化膜を除去されたシリコン基板表面を硝酸水溶液により処理し、化学酸化膜を形成した後、高誘電体膜をＣＶＤ法により形成する。【選択図】　　　　　図８
2004087733.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層表面から酸化膜を除去する工程と、
前記酸化膜を除去されたシリコン層表面を硝酸水溶液により処理し、化学酸化膜を形成する工程と、
前記化学酸化膜上に高誘電体膜を形成する工程と、
前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【請求項２】
化学酸化膜を形成する工程は、前記シリコン層を硝酸水溶液中に浸漬する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
シリコン層表面から酸化膜を除去する工程と、
前記酸化膜を除去されたシリコン層表面から、前記シリコン層表面に結合している水素を除去する工程と、
前記水素を除去されたシリコン層表面に高誘電体膜を形成する工程と、
前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【請求項４】
前記水素を除去する工程は、前記酸化膜を除去されたシリコン層表面に対し、真空中において熱処理を行う工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記高誘電体膜を形成する工程は、前記水素を除去されたシリコン層表面に対して直接に行われることを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項６】
前記シリコン層表面から酸化膜を除去する工程は、前記シリコン層表面をＨＦにより処理する工程と、前記ＨＦにより処理されたシリコン層表面をＨ２Ｏによりリンスする工程とを含むことを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
シリコン層表面に絶縁膜を形成する工程と、
前記絶縁膜表面をプラズマ処理し、前記絶縁膜表面に結合している原子を除去する工程と、
前記プラズマ処理した絶縁膜表面に、高誘電体膜を形成する工程と、
前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
シリコン基板表面から酸化膜を除去する工程と、
前記酸化膜を除去されたシリコン基板表面を硝酸水溶液により処理し、化学酸化膜を形成する工程と、
前記化学酸化膜上に高誘電膜を形成する工程と、
前記高誘電体膜上にゲート電極を形成する工程とを含むことを特徴とする、高誘電体ゲート絶縁膜を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に高誘電体膜を有する半導体装置の製造方法に関する。
【０００２】
超高速動作が要求されるＣＭＯＳ−ＬＳＩなどの高速半導体集積回路装置では、半導体集積回路装置を構成する電界効果型トランジスタ（ＭＯＳＦＥＴあるいはＭＩＳＦＥＴ）が非常に短いゲート長を有することが要求されており、このためトランジスタの微細化に対して多大の努力がなされている。
【０００３】
このように高度に微細化された電界効果型トランジスタでは、スケーリング則による要請からゲート絶縁膜の膜厚に対しても制限が加えられ、例えばゲート絶縁膜の膜厚を、酸化膜厚換算で２〜２．５ｎｍ程度、あるいはそれ以下に減少させることが求められている。
【０００４】
従来より、ゲート絶縁膜として、一般にリーク電流特性が良好で界面準位密度の低いシリコン酸化膜が使用されている。しかしシリコン酸化膜よりなる従来のゲート絶縁膜では、ゲート絶縁膜の物理膜厚の減少に伴い直接トンネル電流が増加してしまい、このためゲート絶縁膜の膜厚がゲート長の短縮に伴って上記の値よりもさらに減少すると、トンネル電流によるゲートリーク電流の増大が大きな問題になる。ゲートリーク電流が増大すると、例えばゲートオフ時において実質的なリーク電流が生じ、半導体装置の回路が正常に動作しない、あるいは半導体装置の消費電力が増加する等の問題が生じてしまう。
【０００５】
そこで上記の問題を解消するため、ゲート絶縁膜の材料として高い誘電率を有するＨｆＯ２やＺｒＯ２などの金属酸化物、あるいはＺｒＳｉＯ４やＨｆＳｉＯ４などの金属シリケートなどの、いわゆる高誘電体膜を使用することが検討されている。高誘電体膜を使うことにより、物理膜厚をキャリアのトンネリングが実質的に生じないような比較的大きな値に維持したまま、ゲート絶縁膜の電気的な膜厚を減少させることが可能になる。また高誘電体膜はキャパシタに適用した場合、大きなキャパシタンスを実現できるため、微細化されたＤＲＡＭなどにおいて、メモリセルキャパシタへの応用が検討されている。
【０００６】
【従来の技術】
一般に高誘電体ゲート絶縁膜を有する高速半導体装置では、ゲート絶縁膜を構成する高誘電体膜は、チャネル層を構成する下地へのダメージを最小化するため、またプロセス温度を可能な限り低減させるため、金属塩化物などの金属化合物とＨ２Ｏなどの酸化剤との反応を使ったＣＶＤ法により形成されるのが一般的である。
【０００７】
ところで、このように高誘電体膜をシリコン基板表面にＣＶＤ法により形成する場合、基板表面の自然酸化膜を除去する前処理が必要になる。このような前処理は、一般にＨＦを使って行われている。
【０００８】
シリコン基板表面をＨＦ処理した場合、これに引き続いて水（Ｈ２Ｏ）を使ってリンスを行ない、Ｆイオンを基板表面から除去する工程が必要であるが、このようなＨ２Ｏによるリンスの結果、自然酸化膜が除去されてＳｉ原子面が露出したシリコン基板表面は、図１に示すように水素でダングリングボンドが終端された状態となってしまう。ただし図１中、シリコン基板を符号１１で示す。
【０００９】
図１に示す、シリコン基板１１表面のＳｉ原子面が水素で終端された状態は非常に安定であり、ＣＶＤ法により金属塩化物などの気相原料を供給しても気相原料分子が基板表面の原子により捕捉されず、島状成長が生じたり、あるいは基板表面に連続膜が形成されないなどの問題が生じる。
【００１０】
特に高誘電体膜がゲート絶縁膜である場合、このような島状成長は膜厚変動をもたらし、半導体装置の動作特性に致命的な影響を与える。
【００１１】
このため従来より、かかるＨＦによる自然酸化膜除去前処理を行う場合、これに引き続いて塩酸と過酸化水素水の混合水溶液を使ったいわゆるＳＣ２洗浄を行ない、シリコン基板表面をＯＨ基により終端することが行われている。
【００１２】
【発明が解決しようとする課題】
図２は、シリコン基板１１の表面のＳＣ２洗浄を示す。
【００１３】
図２を参照するに、シリコン基板１１の表面は、最初は図１に示す水素により終端された状態にあるが、ＳＣ２洗浄の結果、厚さが１ｎｍ前後の化学酸化膜１２が形成されており、前記化学酸化膜１２の表面は、水素ではなく、ＯＨ基により終端されている。
【００１４】
そこで、このような化学酸化膜１２が形成されたシリコン基板を例えば３００℃の基板温度に保持し、かかるシリコン基板上に図３に示すようにＨｆＣｌ４分子を気相原料として供給し高誘電体膜を形成する処理を行った場合、図４に示すように化学酸化膜１２の表面を終端しているＯＨ基中の水素がＨｆＣｌ４分子中の塩素と反応し、ＨＣｌの形で系外に除去される。その結果、前記化学酸化膜１２にはＨｆＯ２Ｃｌ２中間構造体が結合する。
【００１５】
さらに図５に示すように気相原料中のＨ２Ｏ分子が前記化学酸化膜１２に吸着しているＨｆＯ２Ｃｌ２中間構造体中の塩素と反応し、前記中間構造体がＨｆＯ２ＯＨ２に変換され、このような反応がさらに進行することにより、前記化学酸化膜１２上にはＨｆＯ２膜１３が成長する。その際、形成されるＨｆＯ２膜１３の表面はＯＨ基で終端されているため、ＨｆＯ２膜１３の成長は必要なだけ継続することができる。
【００１６】
ところで、このように化学酸化膜１２が形成されたシリコン基板上に、図２〜５の工程によりＨｆＯ２などの高誘電体膜１３を形成し、さらに図６に示すようにゲート電極１４を形成した場合、等価回路で見ると図７に示すように高誘電体膜１３による誘電率の大きなキャパシタＣ１に、誘電率の低い化学酸化膜１２が形成するキャパシタＣ２が直列接続された状態となっており、せっかく高誘電体膜１３を使ったことによる効果が前記化学酸化膜１２によるキャパシタンスの小さなキャパシタＣ２により相殺されてしまうことになる。その結果、このような構造のゲート絶縁膜では、酸化膜換算膜厚が増大してしまい、スケーリング則によるゲート絶縁膜の実効膜厚の低減を達成するのが困難になる。
【００１７】
従って、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造工程を提供することを概括的課題とする。
【００１８】
本発明のより具体的な課題は、高誘電体ゲート絶縁膜あるいは高誘電体キャパシタを有する半導体装置において、高誘電体膜に付随する酸化膜あるいは化学酸化膜を含めた絶縁膜全体の酸化膜換算膜厚を最小化できる製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は上記の課題を、シリコン層表面から酸化膜を除去する工程と、前記酸化膜を除去されたシリコン層表面を硝酸水溶液により処理し、化学酸化膜を形成する工程と、前記化学酸化膜上に高誘電体膜を形成する工程と、前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする、半導体装置の製造方法により、解決する。
【００２０】
本発明によれば、シリコン層表面から酸化膜を除去するのに伴ってシリコン層表面に結合し安定な結合を形成している水素が、硝酸水溶液処理を行うことより除去され、反応しやすいＯＨ基を表面に有する非常に薄い化学酸化膜が形成される。かかる化学酸化膜はシリコン基板表面を塩酸と過酸化水素水の混合水溶液で処理した場合に得られる化学酸化膜よりも多少密度が大きく、その結果、かかる化学酸化膜上に所望の高誘電体膜を、島状成長などを生じることなく速やかに、しかも化学酸化膜と高誘電体膜全体の酸化膜換算膜厚が最小化するように形成することが可能になる。
【００２１】
本発明はまた上記の課題を、シリコン層表面から酸化膜を除去する工程と、前記酸化膜を除去されたシリコン層表面から、前記シリコン層表面に結合している水素を除去する工程と、前記水素を除去されたシリコン層表面に高誘電体膜を形成する工程と、前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする、半導体装置の製造方法により、解決する。
【００２２】
本発明によれば、シリコン層表面から酸化膜を除去するのに伴ってシリコン層表面に結合し安定な結合を形成している水素が除去されるため、シリコン層表面に所望の高誘電体膜を、島状成長などを生じることなく速やかに、前記高誘電体膜と下地膜との間における低誘電率酸化膜の形成を最小限に抑制しつつ、形成することが可能になる。
【００２３】
本発明はまた上記の課題を、シリコン層表面に絶縁膜を形成する工程と、前記絶縁膜表面をプラズマ処理し、前記絶縁膜表面に結合している原子を除去する工程と、前記プラズマ処理した絶縁膜表面に、高誘電体膜を形成する工程と、前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする半導体装置の製造方法により解決する。
【００２４】
本発明によれば、シリコン層表面に形成された酸化膜や酸窒化膜、あるいは窒化膜などの表面をプラズマ処理し、膜表面に結合している原子を除去することにより、所望の高誘電体膜をかかる絶縁膜表面に、島状成長などを生じることなく速やかに、前記絶縁膜の増膜を最小限に抑制しつつ形成することが可能になる。
【００２５】
本発明により、高誘電体ゲート絶縁膜を有する半導体装置、あるいは高誘電体キャパシタを有する半導体装置を容易に形成することが可能になる。
【００２６】
【発明の実施の形態】
［第１実施例］
図８（Ａ）〜（Ｃ）は、本発明の第１実施例による基板処理工程および高誘電体膜の形成工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２７】
図８（Ａ）を参照するに、最初に（１００）面方位を有するシリコン基板１１において、基板上の自然酸化膜が図１の場合と同様に最初にＨＦ処理により除去され、続いてＨ２Ｏによるリンスにより、基板表面に残留しているＦイオンが除去される。その結果、前記シリコン基板表面において水素がダングリングボンドを終端した状態が出現する。先にも述べたように、この状態は安定で、このため図８（Ａ）の構造上に膜を形成するのは困難である。
【００２８】
そこで本実施例では図８（Ｂ）の工程において、図８（Ａ）の構造が７０−９０℃の硝酸（ＨＮＯ３）水溶液、例えば６１＆濃度のＨＮＯ３水溶液中に５分間程度浸漬され、その結果、前記シリコン基板１１の表面には化学酸化膜２２が１〜１．２ｎｍ程度の膜厚で形成される。このようにして形成された化学酸化膜２２は、ＧＩＸＲ（ｇｌａｎｃｉｎｇ　ｉｎｃｉｄｅｎｃｅ　Ｘ−ｒａｙ　ｒｅｆｌｅｃｔｏｍｅｔｒｙ）により測定した密度が、先に説明したＳＣ２洗浄で形成される化学酸化膜１２の密度（２．０７ｇ／ｃｍ３）よりも多少大きく、２．１６ｇ／ｃｍ３程度の値を有する（Ｓｕｇｉｔａ　Ｙ．，　ｅｔ　ａｌ．，　Ｊｐｎ．　Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．　ｖｏｌ．３５，　（１９９６），　ｐｐ．５４３７−５４４３）。このようにして形成された化学酸化膜２２の表面では、化学酸化膜１２の場合と同様に、ダングリングボンドがＯＨ基により終端されている。
【００２９】
さらに図８（Ｃ）の工程において、先に図３〜５で説明したのと同様なＣＶＤ工程を行うことにより、前記化学酸化膜２２上にＨｆＯ２膜１３が、約３ｎｍの膜厚に形成される。
【００３０】
本実施例では、図８（Ｃ）の工程においてこのようにして形成されたＨｆＯ２膜１３上にＰｔ電極２４をさらに形成し、ＭＩＳキャパシタを形成した。
【００３１】
図９は、このようにして形成されたＭＩＳキャパシタについて、リーク電流密度、およびキャパシタ絶縁膜の酸化膜換算膜厚を測定した結果を示す。ただし前記キャパシタ絶縁膜は、前記化学酸化膜２２とＨｆＯ２膜１３との積層構造になっている。図９中には、さらに同じＭＩＳキャパシタにおいて、キャパシタ絶縁膜として、先に説明した塩酸と過酸化水素水とを使うＳＣ２洗浄により形成された化学酸化膜１２とＨｆＯ２膜１３との積層構造を使った場合の結果が示されている。本実施例においては化学酸化膜２２は先にも説明したように１〜１．２ｎｍの値を有するのに対し、化学酸化膜１２は０．７〜０．９ｎｍの膜厚を有している。
【００３２】
図９を参照するに、本実施例およびＳＣ２洗浄を行った場合のいずれにおいても、キャパシタ絶縁膜の酸化膜換算膜厚は１．５ｎｍ前後であり、物理膜厚の値（約４ｎｍ）よりも大幅に減少しているが、特に図８（Ｂ）に示す硝酸中における前処理により形成された化学酸化膜２２を使った場合、酸化膜換算膜厚がより減少し、１．３〜１．４ｎｍ程度の値が実現されていることがわかる。また本実施例の場合、ＳＣ２洗浄を行った場合よりもリーク電流密度が一桁程度減少していることがわかる。
【００３３】
図９においてＨｆＯ２膜１３の膜厚はいずれの実験でも３ｎｍ程度であるため、図９に見られる差異は、主に化学酸化膜１２と２２の差異に起因するものと考えられる。化学酸化膜２２の膜厚は先にも述べたように１〜１．２ｎｍで、化学酸化膜１２の膜厚よりも大きい為、化学酸化膜２２を使うことで酸化膜換算膜厚が減少している図９の結果は予期されないものであるが、化学酸化膜２２の密度は２．１６ｎｍで、化学酸化膜１２の密度よりも多少大きいため、この密度の差がリーク電流特性および酸化膜換算膜厚の差に関係しているものと解釈される。また本実施例では化学酸化膜２２の表面がＯＨ基で終端されているため、図３〜５の高誘電体膜のＣＶＤ工程を開始すると堆積が直ちに生じ、従来の化学酸化膜１２のように化学酸化膜表面が水素で終端されていて実際の高誘電体膜の堆積開始の遅れは僅かである。このため、ＣＶＤ工程の初期の高誘電体膜堆積開始までの間における化学酸化膜２２の増膜の問題が最小化され、これが図９において換算膜厚の減少に寄与している可能性も考えられる。
【００３４】
いずれにせよ図９の結果は、自然酸化膜をＨＦ処理により除去した後、硝酸中において処理を行うことにより、形成される化学酸化膜を含めた高誘電体膜の酸化膜換算膜厚を低減させることができ、また同時にリーク電流密度を低減させることが可能になる。
【００３５】
なお、本実施例において前記高誘電体膜はＨｆＯ２膜に限定されるものではなく、ＺｒＯ２膜やＴｉＯ２膜などの金属酸化物膜、あるいはＨｆＳｉＯ４膜やＺｒＳｉＯ４膜などのシリケート膜であってもよい。
［第２実施例］
図１０（Ａ）〜（Ｃ）は、本発明の第２実施例による基板処理工程および高誘電体膜の形成工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００３６】
図１０（Ａ）を参照するに、Ｓｉ基板１１はＨＦ処理により自然酸化膜が除去され、さらに引き続くＨ２Ｏリンス工程により、露出したＳｉ原子面は水素により終端されている。
【００３７】
次に図１０（Ｂ）の工程で図１０（Ａ）の構造は真空ないし１×１０４Ｐａ以下の減圧不活性雰囲気中に保持され、７００℃以上の温度で１分間処理し、基板表面を終端していた水素を除去する。その結果、図１０（Ｂ）の工程では非常に活性なＳｉ原子面が基板表面において露出する。
【００３８】
次に図１０（Ｃ）の工程において、図１０（Ｂ）の構造上に、直接に先に図３〜５で説明したＣＶＤ工程を実行し、前記活性なＳｉ原子面上に直接にＨｆＯ２などの高誘電体膜１３を形成する。ただしこのようなプロセスにおいても、前記Ｓｉ基板１１と高誘電体膜１３との界面には、非常に薄い、１ｎｍ未満の膜厚の酸化膜１２ａが形成されるのが一般的である。かかる酸化膜１２ａが形成される結果、前記高誘電体膜１３中のＨｆなどの金属元素がシリコン基板１１中に拡散するのが抑制される。
【００３９】
本実施例によれば、図１０（Ｂ）の工程によりシリコン基板１１の表面が活性化され、高誘電体膜１３が一様に、かつ速やかに形成される。すなわち、図１０（Ｃ）の工程ではシリコン基板１１の表面にＨ２Ｏを含む気相原料が供給されるが、シリコン基板１１の表面が非常に活性であるためＨｆＯ２の堆積が直ちに開始され、シリコン基板１１の表面がＨｆＯ２の堆積が生じる前にＨ２Ｏにより酸化され、低誘電率酸化膜が形成したりかかる酸化膜が増膜したりする問題が回避されると考えられる。
【００４０】
その結果、前記シリコン基板１１と高誘電体膜１３との間の界面に形成される酸化膜１２ａの膜厚が最小化される。このようにして形成される酸化膜１２ａは１ｎｍ以下の膜厚を有するため、前記酸化膜１２ａを含めた高誘電体膜１３の酸化膜換算膜厚はさらに低減され、高速半導体装置のゲート長の低減に寄与する。
【００４１】
なお、本実施例において前記高誘電体膜はＨｆＯ２膜に限定されるものではなく、ＺｒＯ２膜やＴｉＯ２膜などの金属酸化物膜、あるいはＨｆＳｉＯ４膜やＺｒＳｉＯ４膜などのシリケート膜であってもよい。
［第３実施例］
図１１（Ａ）〜（Ｄ）は、本発明の第３実施例による基板処理工程および高誘電体膜の形成工程を示す。
【００４２】
図１１（Ａ）を参照するに、本実施例では図１１（Ａ）のシリコン基板１１上に図１１（Ｂ）の工程において酸化膜、酸窒化膜あるいは窒化膜などの絶縁膜３２が熱酸化処理あるいはプラズマ酸化処理、窒化処理さらには酸窒化処理により形成され、さらに図１１（Ｃ）の工程において前記絶縁膜３２の表面がプラズマにより照射される。例えば、ＡｒやＮｅなどの希ガスプラズマを１３３Ｐａの圧力下、２００Ｗのプラズマパワーで形成し、前記絶縁膜３２の表面をかかるプラズマにより短時間、例えば６０秒間処理することにより、絶縁膜表面に結合していた水素あるいはＯＨ基を除去することが可能である。かかるプラズマ処理の結果、図１１（Ｃ）の工程においては前記絶縁膜の表面を終端している水素やＯＨ基が離脱し、絶縁膜最上面を構成する原子が露出する。
【００４３】
そこで、本実施例では図１１（Ｄ）の工程において前記絶縁膜３２の表面に高誘電体膜１３が、先に図３〜５で説明したのと同様なＣＶＤプロセスにより形成される。
【００４４】
本実施例によれば、絶縁膜を担持しているシリコン基板上においても、絶縁膜表面を活性化することにより、効率的に、前記絶縁膜を増膜させることなく高誘電体膜を絶縁膜上に堆積することができる。また前記絶縁膜として比誘電率の大きな酸窒化膜あるいは窒化膜を使うことにより、前記絶縁膜をも含めた高誘電体膜の酸化膜換算膜厚をさらに減少させることが可能になる。
【００４５】
なお、本実施例において前記高誘電体膜はＨｆＯ２膜に限定されるものではなく、ＺｒＯ２膜やＴｉＯ２膜などの金属酸化物膜、あるいはＨｆＳｉＯ４膜やＺｒＳｉＯ４膜などのシリケート膜であってもよい。
［第４実施例］
図１２（Ａ）〜図１３（Ｅ）は、本発明の第４実施例による半導体装置の製造方法を示す。
【００４６】
図１２（Ａ）を参照するに、シリコン基板４１上にはＳＴＩ構造を形成するフィールド酸化膜４２により素子領域４１Ａが画成されており、図１２（Ｂ）の工程では図１２（Ａ）の構造上に、先の図８（Ａ）〜（Ｃ）と同様な工程により、高誘電体ゲート絶縁膜４３が形成される。
【００４７】
すなわち図１２（Ａ）の構造を短時間ＨＦ処理した後、水によりリンスして図８（Ａ）に示すシリコン基板４１の表面が水素により終端された構造が得られる。
【００４８】
次にこのような構造をＨＮＯ３水溶液中に浸漬し、シリコン基板４１の表面に、表面がＯＨで終端された化学酸化膜が、前記化学酸化膜２２に対応して形成され、さらにこのようにして形成された化学酸化膜上にＨｆＯ２などの高誘電体膜４３が、前記高誘電体膜１３に対応して、約３ｎｍの膜厚に形成される。なお図１２（Ｂ）では、前記高誘電体膜４３のみを図示し、その下の化学酸化膜の図示は省略する。
【００４９】
次に図１２（Ｃ）の工程において図１２（Ｂ）の構造上にポリシリコン膜を堆積し、さらにこれをパターニングすることにより、前記高誘電体膜４３上にゲート電極４４を形成する。さらに図１２（Ｃ）の工程では前記シリコン基板４１中に前記ゲート電極４４を自己整合マスクにｎ型あるいはｐ型不純物元素のイオン注入を行ない、前記シリコン基板４１中、前記ゲート電極４４の両側にｎ型あるいはｐ型のソースエクステンションあるいはドレインエクステンション領域４１ａあるいは４１ｂを形成する。
【００５０】
さらに図１３（Ｄ）の工程において図１２（Ｃ）の構造上にＳｉＯ２膜などの絶縁膜をＣＶＤ方により前記ゲート電極４４を覆うように形成し、さらにこれをエッチバックすることにより、前記ゲート電極４４の両側壁面上に側壁絶縁膜４４Ｓを形成する。またこのエッチバック工程に伴って前記高誘電体膜４３もパターニングされ、ゲート絶縁膜４３Ａが形成される。
【００５１】
さらに図１３（Ｅ）の工程において、前記ゲート電極４４および側壁絶縁膜４４Ｓをマスクに、前記シリコン基板１１中にｎ型あるいはｐ型不純物元素のイオン注入を行ない、前記シリコン基板４１中、前記側壁絶縁膜４４Ｓの外側にｎ＋型あるいはｐ＋型のソースあるいはドレイン拡散領域４１ｃ，４１ｄを形成する。
【００５２】
また図示は省略するが、図１３（Ｅ）の工程の後、前記ゲート電極４４の上面および拡散領域４１ｃ，４１ｄの表面にはサリサイド工程により、低抵抗シリサイド層が形成される。
【００５３】
本実施例によれば、図１２（Ｂ）の工程においてシリコン基板４１の表面がＯＨ基で終端された膜厚が１ｎｍ前後の化学酸化膜で覆われているため、高誘電体膜４３を速やかに、かつ一様に堆積することが可能になり、堆積の遅れによる化学酸化膜の増膜の問題が最小化され、結果的にかかる化学酸化膜をも含めた高誘電体ゲート絶縁膜４３Ａの酸化膜換算膜厚を低減することが可能になる。しかもこのようにして硝酸水溶液中での処理により形成された化学酸化膜は塩酸および過酸化水素水中での処理により形成された化学酸化膜よりも密度がやや大きく、このためゲート絶縁膜４３Ａを通るリーク電流および酸化膜換算膜厚を最小化することが可能になる。
【００５４】
なお、図１２（Ｂ）の工程では、前記高誘電体膜４３を図１０（Ａ）〜（Ｃ）の工程により形成することも可能である。この場合、前記高誘電率ゲート絶縁膜４３Ａの酸化膜換算膜厚は、高誘電体膜４３とシリコン基板４１との界面に形成される界面酸化膜の膜厚が非常に小さいため、図９で説明した場合よりもさらに減少する。これに伴い、スケーリング則を満足したまま、ゲート電極４４のゲート長をさらに減少させ、半導体装置の動作速度を向上させることが可能になる。
【００５５】
また図１２（Ｂ）の工程において、図１１（Ａ）〜（Ｄ）に示す工程により、前記高誘電体膜４３を酸化膜、窒化膜あるいは酸窒化膜と高誘電体膜との積層構造に形成することも可能である。特に高誘電体膜４３の下の絶縁膜を酸窒化膜あるいは窒化膜により形成することにより、前記絶縁膜の比誘電率が増大し、かかる絶縁膜をも含めた高誘電体ゲート絶縁膜４３Ａの酸化膜換算膜厚を低減させることが可能になる。これに伴い、スケーリング則を満足したまま、ゲート電極４４のゲート長をさらに減少させ、半導体装置の動作速度を向上させることが可能になる。
【００５６】
なお、本実施例において前記高誘電体膜はＨｆＯ２膜に限定されるものではなく、ＺｒＯ２膜やＴｉＯ２膜などの金属酸化物膜、あるいはＨｆＳｉＯ４膜やＺｒＳｉＯ４膜などのシリケート膜であってもよい。
［第５実施例］
図１４（Ａ）〜図１６（Ｇ）は、本発明の第５実施例による高誘電体キャパシタを有するＤＲＡＭの製造工程を示す。
【００５７】
図１４（Ａ）を参照するに、シリコン基板５１上にはＳＴＩ型のフィールド酸化膜５２により素子領域が形成され、前記素子領域中には、ゲート絶縁膜５３を介してゲート電極５４が形成されており、前記シリコン基板５１中には前記ゲート電極５４の両側に、ＬＤＤ構造の拡散領域５１ａ，５１ｂが形成され、さらにその外側にはソース領域５１ｃおよび５１ｄがそれぞれ形成されている。また図１４（Ａ）の工程では、前記基板５１上に前記ゲート電極５４を覆うようにＳｉＯ２などの層間絶縁膜５５が形成されている。前記ゲート電極５４は、ポリシリコンゲート電極５４ａと、その上のシリサイド層５４ｂとより構成されており、絶縁膜５４Ａにより覆われている。
【００５８】
次に図１４（Ｂ）の工程において前記層間絶縁膜５５中に前記ドレイン領域５１ｄを露出するようにコンタクトホールが形成され、かかるコンタクトホールがＷなどの導体プラグ５６により充填される。
【００５９】
次に図１４（Ｃ）の工程において前記層間絶縁膜５５上にＴｉ膜とＴｉＮ膜を積層した導電性密着膜５７とポリシリコン膜５８とが順次堆積され、さらに堆積されたポリシリコン膜５８の表面を図８（Ｂ）の工程により硝酸により処理し、膜厚が１ｎｍ前後の化学酸化膜を形成する。ただし、図１４（Ｃ）には、かかる化学酸化膜は図示されていない。
【００６０】
あるいは図１４（Ｃ）の工程において、先に説明した図１０（Ｂ）の工程を行ない、前記ポリシリコン膜５８の表面に結合している原子あるいは基を除去するようにしてもよい。
【００６１】
あるいは図１４（Ｃ）の工程において、前記ポリシリコン膜５８の表面に先に図１１（Ｂ）で説明した絶縁膜３２を形成する工程を行ない、さらに形成された絶縁膜３２の表面を図１１（Ｃ）で説明した工程によりプラズマ処理してもよい。ただし図１４（Ｃ）には、かかる絶縁膜３２は図示されていない。
【００６２】
かかる処理の結果、前記ポリシリコン膜５８、あるいはポリシリコン膜上に形成される化学酸化膜あるいは絶縁膜の表面は活性化され、図１５（Ｄ）の工程において前記活性化されたポリシリコン膜表面に、先に図３−５で説明したＣＶＤ工程により、ＨｆＯ２などの高誘電体膜５９が形成される。
【００６３】
さらに図１５（Ｅ）の工程において図１５（Ｄ）の構造上にポリシリコン膜６０が上部電極として形成され、さらに図１５（Ｆ）の工程において前記膜５７−６０をパターニングすることにより、高誘電体メモリセルキャパシタ６１が形成される。
【００６４】
最後に図１６（Ｇ）の工程において図１５（Ｆ）の構造上に別の層間絶縁膜６２を前記メモリセルキャパシタ６１を覆うように堆積し、前記層間絶縁膜６２および５５を貫通して前記ソース領域５１ｃを露出する開口部を形成し、前記開口部中にＷなどの導電性プラグ６３を形成する。さらに前記層間絶縁膜６２上に前記導電性プラグ６３に対応してビットライン６４が形成される。
【００６５】
本実施例では、先にも説明したように図１４（Ｃ）の工程において図１５（Ｄ）の工程で堆積される高誘電体膜５９の下地となる面が活性化され、その結果高誘電体膜５９の堆積が速やかに生じ、図１５（Ｄ）の工程においてポリシリコン膜５８の表面が酸化されて低誘電率酸化膜が形成される等の問題が解消する。また活性化工程によっては、前記ポリシリコン膜５８の表面にＳｉＮやＳｉＯＮなどの比誘電率の高い絶縁膜が形成され、高誘電体膜５９とポリシリコン膜５８との界面における低誘電率膜の形成による高誘電体キャパシタ６１のキャパシタンスの減少の問題が軽減される。
【００６６】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００６７】
（付記１）　シリコン層表面から酸化膜を除去する工程と、
前記酸化膜を除去されたシリコン層表面を硝酸水溶液により処理し、化学酸化膜を形成する工程と、
前記化学酸化膜上に高誘電体膜を形成する工程と、
前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【００６８】
（付記２）　化学酸化膜を形成する工程は、前記シリコン層を硝酸水溶液中に浸漬する工程を含むことを特徴とする付記１記載の半導体装置の製造方法。
【００６９】
（付記３）　シリコン層表面から酸化膜を除去する工程と、
前記酸化膜を除去されたシリコン層表面から、前記シリコン層表面に結合している水素を除去する工程と、
前記水素を除去されたシリコン層表面に高誘電体膜を形成する工程と、
前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【００７０】
（付記４）　前記水素を除去する工程は、前記酸化膜を除去されたシリコン層表面に対し、真空中において熱処理を行う工程を含むことを特徴とする付記３記載の半導体装置の製造方法。
【００７１】
（付記５）　前記高誘電体膜を形成する工程は、前記水素を除去されたシリコン層表面に対して直接に行われることを特徴とする付記３または４記載の半導体装置の製造方法。
【００７２】
（付記６）　前記シリコン層表面から酸化膜を除去する工程は、前記シリコン層表面をＨＦにより処理する工程と、前記ＨＦにより処理されたシリコン層表面をＨ２Ｏによりリンスする工程とを含むことを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【００７３】
（付記７）　シリコン層表面に絶縁膜を形成する工程と、
前記絶縁膜表面をプラズマ処理し、前記絶縁膜表面に結合している原子を除去する工程と、
前記プラズマ処理した絶縁膜表面に、高誘電体膜を形成する工程と、
前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【００７４】
（付記８）　前記絶縁膜は、酸化膜、酸窒化膜および窒化膜のいずれかであることを特徴とする付記７記載の半導体装置の製造方法。
【００７５】
（付記９）　前記高誘電体膜は、ジルコニウム酸化物、ハフニウム酸化物およびチタン酸化物のいずれかであることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置の製造方法。
【００７６】
（付記１０）　前記高誘電体膜を形成する工程は、前記高誘電体膜を構成する金属の塩化物と酸化剤とを前記化学酸化膜表面に気相原料の形で供給する工程を含むことを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置の製造方法。
【００７７】
（付記１１）　前記シリコン層はシリコン基板であり、前記電極を形成する工程は、前記高誘電体膜上にゲート電極を形成する工程とを含むことを特徴とする、付記１記載の半導体装置の製造方法。
【００７８】
（付記１２）　前記シリコン層はシリコン基板であり、前記電極を形成する工程は、前記高誘電体膜上にゲート電極を形成する工程とを含むことを特徴とする付記３記載の半導体装置の製造方法。
【００７９】
（付記１３）　前記シリコン層はシリコン基板であり、前記電極を形成する工程は、前記高誘電体膜上にゲート電極を形成する工程とを含むことを特徴とする付記７記載の半導体装置の製造方法。
【００８０】
（付記１４）　前記シリコン層はキャパシタ下部電極を構成するシリコン膜であり、前記電極を形成する工程は、前記高誘電体膜上にキャパシタ上部電極を形成する工程を含むことを特徴とする付記１記載の半導体装置の製造方法。
【００８１】
（付記１５）　前記シリコン層はキャパシタ下部電極を構成するシリコン膜であり、前記電極を形成する工程は、前記高誘電体膜上にキャパシタ上部電極を形成する工程を含むことを特徴とする付記３記載の半導体装置の製造方法。
【００８２】
（付記１６）　前記シリコン層はキャパシタ下部電極を構成するシリコン膜であり、前記電極を形成する工程は、前記高誘電体膜上にキャパシタ上部電極を形成する工程を含むことを特徴とする付記７記載の半導体装置の製造方法。
【００８３】
【発明の効果】
本発明によれば、シリコン層表面から酸化膜を除去する工程と、前記酸化膜を除去されたシリコン層表面を硝酸水溶液により処理し、化学酸化膜を形成する工程と、前記化学酸化膜上に高誘電体膜を形成する工程と、前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする半導体装置の製造方法により、シリコン層表面から酸化膜を除去するのに伴ってシリコン層表面に結合し安定な結合を形成している水素が、硝酸水溶液処理を行うことより除去され、反応しやすいＯＨ基を表面に有する非常に薄い化学酸化膜が形成される。かかる化学酸化膜は、塩酸と過酸化水素でシリコン基板表面を処理した場合に形成される化学酸化膜よりも多少密度が大きく、その結果、かかる化学酸化膜上に所望の高誘電体膜を、島状成長などを生じることなく速やかに、しかも前記化学酸化膜と高誘電体膜全体の酸化膜換算膜厚が最小化するように形成することが可能になる。
【００８４】
また本発明によれば、シリコン層表面から酸化膜を除去する工程と、前記酸化膜を除去されたシリコン層表面から、前記シリコン層表面に結合している水素を除去する工程と、前記水素を除去されたシリコン層表面に高誘電体膜を形成する工程と、前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする半導体装置の製造方法により、シリコン層表面から酸化膜を除去するのに伴ってシリコン層表面に結合し安定な結合を形成している水素が除去されるため、シリコン層表面に所望の高誘電体膜を、島状成長などを生じることなく速やかに、かかる高誘電体膜と下地との界面における低誘電率酸化膜の形成を最小限に抑制しつつ、形成することが可能になる。
【００８５】
また本発明によれば、シリコン層表面に絶縁膜を形成する工程と、前記絶縁膜表面をプラズマ処理し、前記絶縁膜表面に結合している原子を除去する工程と、前記プラズマ処理した絶縁膜表面に、高誘電体膜を形成する工程と、前記高誘電体膜上に電極を形成する工程とを含むことを特徴とする半導体装置の製造方法により、シリコン層表面に形成された酸化膜や酸窒化膜、あるいは窒化膜などの表面をプラズマ処理し、膜表面に結合している原子を除去することにより、所望の高誘電体膜をかかる絶縁膜表面に、島状成長などを生じることなく速やかに、前記絶縁膜の増膜を最小限に抑制しつつ形成することが可能になる。
【００８６】
本発明によれば、高誘電体ゲート絶縁膜を有する半導体装置、あるいは高誘電体キャパシタを有する半導体装置を容易に形成することが可能になる。
【図面の簡単な説明】
【図１】ＨＦを使った従来の基板洗浄工程により洗浄された基板表面の様子を概略的に示す図である。
【図２】ＨＦ洗浄に引き続き、塩酸と過酸化水素水中において洗浄を行った基板表面の様子を示す図である。
【図３】ＣＶＤ法によるＨｆＯ２膜の形成工程を示す図（その１）である。
【図４】ＣＶＤ法によるＨｆＯ２膜の形成工程を示す図（その２）である。
【図５】ＣＶＤ法によるＨｆＯ２膜の形成工程を示す図（その３）である。
【図６】従来の高誘電体ゲート絶縁膜の構成を示す図である。
【図７】図６の高誘電体ゲート絶縁膜の等価回路を示す図である。
【図８】（Ａ）〜（Ｃ）は、本発明の第１実施例による基板処理工程および高誘電体膜形成工程を示す図である。
【図９】本発明の第１実施例により形成された高誘電体膜のリーク電流特性を示す図である。
【図１０】（Ａ）〜（Ｃ）は、本発明の第２実施例による基板処理工程および高誘電体膜形成工程を示す図である。
【図１１】（Ａ）〜（Ｄ）は、本発明の第３実施例による基板処理工程および高誘電体膜形成工程を示す図である。
【図１２】（Ａ）〜（Ｃ）は、本発明の第４実施例による半導体装置の製造工程を示す図（その１）である。
【図１３】（Ｄ）〜（Ｃ）は、本発明の第４実施例による半導体装置の製造工程を示す図（その２）である。
【図１４】（Ａ）〜（Ｃ）は、本発明の第５実施例による半導体装置の製造工程を示す図（その１）である。
【図１５】（Ｄ）〜（Ｅ）は、本発明の第５実施例による半導体装置の製造工程を示す図（その２）である。
【図１６】（Ｇ）は、本発明の第５実施例による半導体装置の製造工程を示す図（その３）である。
【符号の説明】
１１，４１，５１　シリコン基板
１２，２２　化学酸化膜
１２ａ　酸化膜
１３　高誘電体膜
１４，２４　電極
３２　絶縁膜
４１Ａ　素子領域
４１ａ，４１ｂ，４１ｃ，４１ｄ，５１ａ，５１ｂ，５１ｃ，５１ｄ　拡散領域４２，５２　素子分離構造
４３　高誘電体膜
４３Ａ　高誘電体ゲート絶縁膜
４４，５４　ゲート電極
４４Ｓ　側壁絶縁膜
５３　ゲート絶縁膜
５５，６２　層間絶縁膜
５６，６３　導体プラグ
５７　導電性密着層
５８　ポリシリコン下部電極
５９　高誘電体キャパシタ絶縁膜
６０　ポリシリコン上部電極
６１　キャパシタ
６４　ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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