(57)【要約】【課題】マスクの不良発生率を低減する。【解決手段】マスクの設計データを作成する際に次のようにする。マスクのスクライブＴＥＧ領域の実パターンによる手本のレジストパターンを露光シミュレーションする（ステップＦ４）。マスクのスクライブＴＥＧ領域の実パターンおよび保護パターンによるレジストパターンを露光シミュレーションする（ステップＦ５）。上記手本のレジストパターンとステップＦ５で得られたレジストパターンとを比較することにより（ステップＦ６）、マスクのスクライブＴＥＧ領域のパターンを検査する。このような工程を経て作成されたマスクの設計データを用いてマスクを製造し、そのマスクを用いた露光処理により半導体装置を製造する。【選択図】　　図１３
2004077759.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、
（ａ）主転写領域とその周辺の周辺領域とを有するマスクのパターンの設計データを作成する工程、
（ｂ）前記（ａ）工程で作成されたパターンの設計データに従ってマスクを製造する工程、
（ｃ）前記（ｂ）工程で製造されたマスクを用いた露光処理により、半導体ウエハ上のレジスト膜に所望のパターンを転写する工程を有し、
前記（ａ）工程は、前記マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、前記マスクの周辺領域のパターンを検査する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体装置の製造方法において、
（ａ）主転写領域とその周辺の周辺領域とを有するマスクのパターンの設計データを作成する工程、
（ｂ）前記（ａ）工程で作成されたパターンの設計データに従ってマスクを製造する工程、
（ｃ）前記（ｂ）工程で製造されたマスクを用いた露光処理により、半導体ウエハ上のレジスト膜に所望のパターンを転写する工程を有し、
前記（ａ）工程は、前記マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、前記マスクの周辺領域のパターンを検査する工程を有し、
前記マスクの周辺領域には、前記実パターンと前記保護パターンとが混在されて配置されていることを特徴とする半導体装置の製造方法。
【請求項３】
半導体装置の製造方法において、
（ａ）主転写領域とその周辺の周辺領域とを有するマスクのパターンの設計データを作成する工程、
（ｂ）前記（ａ）工程で作成されたパターンの設計データに従ってマスクを製造する工程、
（ｃ）前記（ｂ）工程で製造されたマスクを用いた露光処理により、半導体ウエハ上のレジスト膜に所望のパターンを転写する工程を有し、
前記（ａ）工程は、
（ａ１）前記マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、前記マスクの周辺領域のパターンを検査する工程、
（ａ２）前記（ａ１）工程により検出された違反パターンを修正する工程、
（ａ３）前記（ａ２）工程後、違反パターンが無くなるまで前記（ａ１）工程および前記（ａ２）工程を繰り返す工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体装置の製造方法において、
（ａ）主転写領域とその周辺の周辺領域とを有するマスクのパターンの設計データを作成する工程、
（ｂ）前記（ａ）工程で作成されたパターンの設計データに従ってマスクを製造する工程、
（ｃ）前記（ｂ）工程で製造されたマスクを用いた露光処理により、半導体ウエハ上のレジスト膜に所望のパターンを転写する工程を有し、
前記（ａ）工程は、
（ａ１）前記マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、前記マスクの周辺領域のパターンを検査する工程、
（ａ２）前記（ａ１）工程により検出された違反パターンを表示する工程、
（ａ３）前記違反パターンを修正する工程、
（ａ４）前記（ａ３）工程後、違反パターンが無くなるまで前記（ａ１）工程、前記（ａ２）工程および前記（ａ３）工程を繰り返す工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体装置の製造方法において、
（ａ）主転写領域とその周辺の周辺領域とを有するマスクのパターンの設計データを作成する工程、
（ｂ）前記（ａ）工程で作成されたパターンの設計データに従ってマスクを製造する工程、
（ｃ）前記（ｂ）工程で製造されたマスクを用いた露光処理により、半導体ウエハ上のレジスト膜に所望のパターンを転写する工程を有し、
前記（ａ）工程は、前記マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、前記マスクの周辺領域のパターンを検査する工程を有し、
前記マスクの周辺領域の実パターンおよび保護パターンは遮光パターンであり、前記半導体ウエハのレジスト膜はポジ型またはネガ型であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程におけるマスク（レチクルを含む）を用いたリソグラフィ技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の製造においては、微細パターンを半導体ウエハ上に形成する方法として、リソグラフィ技術が用いられる。このリソグラフィ技術としては、マスク上に形成されているパターンを縮小投影光学系を介して半導体ウエハ上に繰り返し転写する、いわゆる光学式投影露光方法が主流となっている。露光装置の基本構成については、例えば特開２０００−９１１９２号公報に示されている。
【０００３】
【発明が解決しようとする課題】
ところで、製品量産時のマスクには、装置位置合わせ、デバイスの特性評価等を目的として製品領域の周辺にスクライブＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）領域（以下、ＳＴＥＧ領域という）を設けている。このＳＴＥＧ領域は、レジストを塗布した半導体ウエハに露光装置を使用して露光光を照射していく際に、オーバーラップするため、左右上下で２重または４重に露光されてしまう。２重／４重露光される場合、マスクのＳＴＥＧ領域の実パターンが転写されることで形成されたレジストパターンを２重／４重露光後にも残存させるために、その保護を目的として同一マスクの実パターンに対応する位置に保護用の遮光パターンを設ける必要がある。
【０００４】
しかし、ＳＴＥＧ領域の設計では、以下の課題があることを本発明者は見出した。すなわち、この保護用の遮光パターンは、人手で作成されており、ＳＴＥＧ領域の実パターンと保護用の遮光パターンとを区別することができず、保護用の遮光パターンの有無および寸法チェック等を機械的に自動検出することは困難である。また、ＳＴＥＧ領域に実パターンと保護用の遮光パターンとが混在している場合には、実パターンと保護用の遮光パターンとを区別することは不可能である。このため、現状は、保護用の遮光パターンの有無および寸法チェック等は目視で確認しており、検証漏れによるマスクの不良の原因となっている。また、この目視検証は、時間と労力のかかる面倒な作業であることからマスクの納期遅延の原因となっており、半導体装置の製造時間の短縮を阻害している。
【０００５】
本発明の目的は、マスクの不良発生率を低減することのできる技術を提供することにある。
【０００６】
また、本発明の目的は、半導体装置の製造時間を短縮することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、マスクの周辺領域のパターンを検査する工程を有するものである。
【００１０】
【発明の実施の形態】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１１】
まず、本発明者が検討した技術の課題について説明する。図１は、本発明者が検討したマスク５０の一例の平面図を示している。マスク５０の中央は、製品領域が配置されている。図１には、製品領域に、平面長方形状の２つのチップ転写領域５１ａ，５１ｂが所定の距離を隔てて配置されている場合が例示されている。製品領域の外周には、平面枠状のスクライブＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）領域（以下、ＳＴＥＧ領域という）５２が配置されている。ＳＴＥＧ領域５２には、露光装置とマスクとの位置合わせ、デバイス特性評価等を目的とした遮光パターン５３ａ，５３ｂが配置されている。遮光パターン５３ａ，５３ｂは、例えばクロム（Ｃｒ）等のような露光光に対して遮光性を有する金属膜からなり、図１には右側のみに配置されている場合が例示されている。次に、図２は、上記図１のマスク５０を用いて露光処理を施した半導体ウエハ（以下、単にウエハという）５４の部分平面図を示している。符号ＥＡは、１枚のマスク５４の露光領域に相当する。ここには、例えば６個の露光領域ＥＡが示されている。矢印ＳＲは露光を繰り返す方向を示している。１枚のウエハ５４に対して、例えばステップ・アンド・リピート露光方式によりマスク５０のパターンを複数回露光する際に、マスク５０のＳＴＥＧ領域５２はオーバーラップするので、図２のハッチングで示すように、左右上下で２重または４重に露光される領域が生じる。次に、図３は第１回目の露光時のマスク５０とウエハ５４との断面図を示している。また、図４は図３のＳＴＥＧ領域５２の遮光パターン５３ａとこれに対応するウエハ５４の部分拡大断面図を示している。ウエハ５４の主面上には、ポジ型またはネガ型のレジスト膜５５が塗布されている。露光光ＬＰをマスク５０を介してウエハ５４の主面のレジスト膜５５に照射することでレジスト膜５５に所望のパターンを転写する。ＳＴＥＧ領域５２の遮光パターン５３ａは露光光ＬＰを遮光するので、遮光パターン５３ａに対応するウエハ５４上のレジスト膜部分５５ａ（５５）には露光光が照射されず非感光部となる。このため、レジスト膜５５がポジ型の場合は、現像処理によりレジスト膜部分５５ａが残され、レジスト膜５５がネガ型の場合、現像処理によりレジスト膜部分５５ａが除去され、パターンの転写が行われる。次に、図５は第２回目の露光時のマスク５０とウエハ５４との断面図を示し、図６は図５における上記図４と同一箇所のマスク５０とウエハ５４との部分拡大断面図を示している。この第２回目の露光では、図５に示すように、第１回目の露光時のマスク５０におけるＳＴＥＧ領域５２の右側部分と第２回目の露光時のマスク５０におけるＳＴＥＧ領域５２の左側部分とがオーバーラップする状況で露光が行われるが、マスク５０のＳＴＥＧ領域５２の左側部分には遮光パターンが形成されていないので、図６に示すように、第１回目の露光では非感光部であったレジスト膜部分５５ａにも露光光ＬＰが照射されてしまう。このため、レジスト膜５５がポジ型の場合は、現像処理によりレジスト膜部分５５ａも除去されてしまう一方、レジスト膜５５がネガ型の場合は、現像処理によりレジスト膜部分５５ａも残される。したがって、第１回目の露光でパターンを転写したにもかかわらず、第２回目の露光によりパターンが転写されないことになってしまう。そこで、２重および４重露光後にも所望のレジストパターンが残されるように、先に露光した部分の保護を目的としてマスク側に保護用の遮光パターンが必要となる。図７は、その保護用の遮光パターン５６ａ，５６ｂを有するマスク５０の一例の平面図を示している。マスク５０のＳＴＥＧ領域５２の左側部分には、保護用の遮光パターン５６ａ，５６ｂが配置されている。保護用の遮光パターン５６ａ，５６ｂは、それぞれマスク５０のＳＴＥＧ領域５２の右側部分の遮光パターン５３ａ，５３ｂによりレジスト膜５５に転写されるパターンを多重露光時に保護するためのパターンであり、遮光パターン５３ａ，５３ｂに対する位置合わせずれ等を考慮して遮光パターン５３ａ，５３ｂの平面寸法よりも若干大きめに形成されている。図８は第２回目の露光時の図７のマスク５０とウエハ５４との断面図を示し、図９は図８における上記図４と同一箇所のマスク５０とウエハ５４との部分拡大断面図を示している。この場合、図８および図９に示すように、マスク５０のＳＥＴＥＧ領域５２の左側部分に保護用の遮光パターン５６ａ等が形成されているので、図９に示すように、露光光ＬＰが保護用の遮光パターン５６ａ等に遮られ、第１回目の露光で非感光部であったレジスト膜部分５５ａに照射されない。このため、レジストパターンが残される。
【００１２】
次に、図１０は、上記多重露光によるレジストパターン消失の問題が各種条件によってどのようになるかについて本発明者が検討した結果の説明図である。図１０（ａ）はマスク５０の平面レイアウト例を示している。図１０（ａ）にはマスク５０の中央に４個のチップ転写領域５１ａ〜５１ｄが配置されている場合が例示されている。マスク５０のＳＴＥＧ領域５２の右側部におけるパターン５３がウエハのスクライブ領域に転写しようとしているパターン、左側部の破線で取り囲まれた領域にはパターンが存在しない。図１０（ｂ）はマスク５０のＳＴＥＧ領域５２のパターンのタイプを示している。図１０（ｂ）の上段は図１０（ａ）のパターン５３が遮光パターン５３ｃで形成されている場合（ネガ型のマスクともいう）を示し、図１０（ｂ）の下段は図１０（ａ）のパターン５３が遮光膜に開口された光透過パターン５３ｄで形成されている場合（ポジ型のマスクともいう）を示している。図１０（ｃ）はウエハ上のレジスト膜のタイプの違いを示している。ポジ型のレジスト膜の場合、露光された部分は溶融する。ネガ型のレジスト膜の場合、露光された部分は硬化する。ネガ型のマスク５０でウエハ上のレジスト膜５５がポジ型の場合、上記の第１回目の露光ではレジスト膜部分５５ａが露光される。この場合、現像するとレジスト膜部分５５ａが残る。しかし、第２回目の露光の際に上記のようにマスク５０側に保護用の遮光パターンが存在しないので、レジスト膜部分５５ａにも露光光が照射されて露光されてしまう。この結果、現像するとレジスト膜部分５５ａも除去されてしまう。すなわち、第１回目の露光でウエハ上のレジスト膜５５に転写されたパターンが消失してしまう。ポジ型のマスク５０でウエハ上のレジスト膜がネガ型の場合も同様で、上記の第１回目の露光ではレジスト膜部分５５ａが露光される（この場合、現像するとレジスト膜部分５５ａが除去される）が、第２回目の露光の際に上記のようにマスク５０側に保護用の遮光パターンが存在しないので、レジスト膜部分５５ａにも露光光が照射されて露光されてしまう結果、現像するとレジスト膜部分５５ａも残されるようになり、第１回目の露光でウエハ上のレジスト膜５５に転写されたパターンが消失してしまう。図１０（ｄ）は判定結果を示している。ネガ型のマスク５０の場合は、ウエハ上のレジスト膜のタイプに関係無くレジストパターン消失が生じる。一方、ポジ型のマスク５０でウエハ上のレジスト膜５５がポジ型の場合、上記の第１回目の露光ではレジスト膜部分５５ａが露光される。第２回目の露光ではマスク５０側の相当部分が遮光膜で覆われているので、露光光がレジスト膜部分５５ａに照射されずに済む。この結果、第１回目の露光でウエハ上のレジスト膜５５に転写されたパターンが残される。また、ポジ型のマスク５０でウエハ上のレジスト膜５５がネガ型の場合も同様に、上記の第１回目の露光処理で露光されたレジスト膜部分５５ａに露光光が照射されずに済むので、第１回目の露光でウエハ上のレジスト膜５５に転写されたパターンが残される。したがって、図１０（ｄ）に示すように、ポジ型のマスク５０の場合は、ウエハ上のレジスト膜のタイプに関係無くレジストパターンが残される。
【００１３】
ところで、マスクのＳＴＥＧ領域の設計では、ウエハ上に転写しようとしている実際の遮光パターンを入力した後、それに対応する保護用の遮光パターンを同一層に人手により入力している。しかし、実際の遮光パターンと保護用の遮光パターンとが同一層で入力されている場合、実際の遮光パターンと保護用の遮光パターンとを区別することができず、実際の遮光パターンとそれに対応する保護用の遮光パターンの有無および寸法チェック等を機械的に自動検証することは困難である。また、図１１に示すように、マスク５０の保護用の遮光パターン５６ｃ，５６ｄと、実際の遮光パターン５３ｃ，５３ｄとが左右に完全に分かれている場合には、破線で囲まれている領域の保護用の遮光パターン５６ｃ，５６ｄを、これに対応する実際の遮光パターン５３ｃ，５３ｄと別層にすれば、実際の遮光パターン５３ｃ，５３ｄと、保護用の遮光パターン５６ｃ，５６ｄとの検証が可能であるが、通常は、図１２に示すように、実際の遮光パターン５３ｃ，５３ｄと、保護用の遮光パターン５６ｅ，５６ｆとが混在して配置されているので、それらパターンの検証は不可能である。このため、現状は、保護用の遮光パターンの有無および寸法チェックは目視で確認しているが、検証漏れによるマスク不良の原因となっている。このため、マスク仕損が増大し、マスクのコストの増大およびそれによる半導体集積回路装置のコスト増大を招いている。また、この目視検証は時間と労力とを要する面倒な作業であることからマスクの製造時間の遅延を招き、半導体集積回路装置の製造時間の短縮を阻害している。なお、図１１および図１２では、実際の遮光パターンと保護用のパターンとを区別し易いように、異なる層（すなわち、異なるマスク）のパターンも重ねて示している。
【００１４】
そこで、本実施の形態においては、第１に、実際にマスクを作成する前に、露光条件を与えることにより露光後のウエハのレジスト状態をシミュレーションする。第２に、上記シミュレーションの結果と、ＳＴＥＧ領域の実パターンから作成されるレジストパターン（手本または基準パターン）のシミュレーションの結果とを比較する。すなわち、露光シミュレーションによりマスクのＳＴＥＧ領域の実パターンおよび保護用の遮光パターンで転写されるレジストパターンと、露光シミュレーションによりマスクのＳＴＥＧ領域の実パターンのみで転写されるレジストパターンとを比較することでマスクの検査を自動的に行う。第３に、上記比較により保護用の遮光パターンの抜け、余分な保護用の遮光パターンの形成または保護用の遮光パターンの寸法エラー等が見られる部分をレイアウトエディタ上でハイライト表示する。図１３は、本実施の形態のマスクの製造方法におけるＳＴＥＧ設計フロー図を示している。以下、図１３のフローに沿って本実施の形態におけるマスクの製造方法を説明する。
【００１５】
まず、レイアウトエディタ上でマスクのＳＴＥＧ領域の実パターンを入力し（ステップＦ１）、作成されたレイアウトデータを記憶部Ｄ１に格納する。図１４は、この時に作成されたマスクＭのＳＴＥＧ領域ＳＡのデータ上のレイアウト平面図図の一例を示している。平面四角形状のマスクＭの中央には製品領域（主転写領域）が配置されている。図１４には、マスクＭの製品領域に２個のチップ転写領域ＣＡ，ＣＡが配置されている場合が例示されている。チップ転写領域ＣＡには、半導体装置を構成する回路パターンを転写するためのパターンが配置されている。チップ転写領域ＣＡに形成されるパターンは、遮光パターンで形成される場合もあるし、光透過パターンで形成される場合もある。このマスクＭの製品領域を取り囲むＳＴＥＧ領域（周辺領域）ＳＡには複数の実パターン１ａ，１ｂが配置されている。実パターン１ａ，１ｂは、ウエハに実際に転写するパターンである。このＳＴＥＧ領域ＳＡの実パターン１ａ，１ｂは、ウエハ上に露光装置やマスクとの位置合わせ用のマークパターンを転写するものであったり、検査用の素子（ＭＩＳや抵抗等）のパターンを転写するものであったりするもので、ウエハのスクライビング領域に転写される。ウエハのスクライビング領域は、ウエハ上の複数の半導体チップ領域の隣接間に形成される領域でウエハを個々の半導体チップに分割する際にダイシングソー等が当てられて切断される領域である。図１４では、ＳＴＥＧ領域ＳＡの実パターン１ａ，１ｂが、複数の異なるマスク層の実パターン１ａ１〜１ａ３，１ｂ１，１ｂ２を平面的に重ねた状態で示している。マスク層は、同一の半導体装置のパターンを転写するためのマスクではあるが、異なる露光工程で用いられる物理的に異なるマスクの設計データである。実パターン１ａは、ウエハのスクライビング領域に検査用のＭＩＳを形成するためのパターンを例示しており、実パターン１ａ１，１ａ２，１ａ３を有している。長方形状の実パターン１ａ１は、検査用のＭＩＳが形成される活性領域形成用のパターンである。この活性領域にはＭＩＳのソースおよびドレイン用の半導体領域が形成される。実パターン１ａ１の短方向中央に配置された帯状の実パターン１ａ２は、検査用のＭＩＳのゲート電極形成用のパターンであり、実際のマスクでは遮光パターンで形成される。実パターン１ａ１内において実パターン１ａ２の両側に配置された複数の矩形状の実パターン１ａ３は、配線とＭＩＳのソースおよびドレイン用の半導体領域とを接続するためのコンタクトホール形成用のパターンであり、実際のマスクでは光透過パターンで形成される。実パターン１ｂは、実パターン１ｂ１，１ｂ２を有している。矩形状の実パターン１ｂ１は、実際のマスクでは遮光パターンで形成される。この実パターン１ｂ１の周囲に配置された矩形状の複数の実パターン１ｂは、ホールパターン形成用のパターンであり、実際のマスクでは光透過パターンで形成される。
【００１６】
続いて、実パターン１ａ，１ｂと、その上下左右の対になる位置に多重露光を防止するための保護用の遮光パターン２ａ，２ｂとを入力し（ステップＦ２）、作成されたレイアウトデータを記憶部Ｄ２に格納する。図１５は、この時に作成されたマスクＭのＳＴＥＧ領域ＳＡのデータ上のレイアウト例の平面図を示している。マスクＭのＳＴＥＧ領域ＳＡには複数の実パターン１ａ，１ｂと、その実パターン１ａ，１ｂで転写されるレジストパターンを保護するための保護用の遮光パターン（保護パターン）２ａ，２ｂとが混在されて配置されている。図１５でも、ＳＴＥＧ領域ＳＡの実パターン１ａ，１ｂおよび保護用の遮光パターン２ａ，２ｂが、複数の異なるマスク層の実パターンおよび保護用の遮光パターンを平面的に重ねた状態で示している。実パターン１ａ，１ｂは、上記したようにウエハに実際に転写するパターンである。保護用の遮光パターン２ａ，２ｂは、マスクを用いた繰り返し露光時に、上記実パターン１ａ，１ｂで転写されるレジストパターンを保護するためのパターンであり、位置合わせずれを考慮して保護すべき実パターン１ａ，１ｂよりも若干大きな平面寸法で形成されている。
【００１７】
続いて、マスクＭを用いてウエハに露光処理を施す際の露光条件を入力する（ステップＦ３）。露光条件としては、例えば（ａ）マスク層の層番、（ｂ）ＳＴＥＧ領域または製品領域の位置座標、（ｃ）電子線（ＥＢ）描画時の反転情報、（ｄ）マスクのポジ／ネガ情報、（ｅ）ウエハに堆積されたレジスト膜のポジ／ネガ情報、（ｆ）露光装置の進行方向およびリピートサイズ等を挙げることができる。
【００１８】
次いで、実パターンのみのレイアウトデータと上記露光条件とに基づいて、実際にウエハ上のレジスト膜に転写されるレジストパターンのデータをシミュレーションにより作成し（ステップＦ４）、作成されたデータを記憶部Ｄ３に格納する。この時の詳細手順を図１４、図１６および図１７により説明する。
【００１９】
まず、上記記憶部Ｄ２に格納された図１４の実パターン１ａ，１ｂのレイアウトデータを図１６に示すように複数のマスク層Ｍ１〜Ｍ３に分ける。各マスク層Ｍ１〜Ｍ３は、同じ半導体装置を製造するためのマスクではあるが、異なる露光工程で用いる物理的に異なるマスクの設計データである。各マスク層Ｍ１〜Ｍ３のＳＴＥＧ領域ＳＡには、それぞれ実パターン１ａ１，１ｂ１，１ａ２が配置されている。続いて、ウエハに対して上記露光条件（ａ）〜（ｅ）で露光処理を施した際に、各マスク層Ｍ１〜Ｍ３の実パターン１ａ１，１ｂ１，１ａ２によりウエハに転写されるレジストパターンのデータをシミュレーションにより各マスク層Ｍ１〜Ｍ３毎に作成する。続いて、作成されたレジストパターンのデータから上下左右のＳＴＥＧ領域ＳＡのＯＲ演算を行い、２重露光および４重露光領域で最終的に形成されるレジストパターンのデータを作成する。図１７は以上のようにして作成されたマスク層Ｍ３で転写されるレジストパターンのデータのシミュレーション結果を例示している。ここでは図１６のマスク層Ｍ３の実パターン１ａ２が、実際のマスクにおいて遮光パターンとされる条件でシミュレーションされている。図１７の最上段は図１６のマスク層Ｍ３の上下左右の角部のＳＴＥＧ領域ＳＡが４回重なる４重露光領域のレジストパターンＲｓｐ１を示し、中段は図１６のマスク層Ｍ３の左右のＳＴＥＧ領域ＳＡが２回重なる２重露光領域のレジストパターンＲｓｐ２，Ｒｓｐ３を示し、最下段は図１６のマスク層Ｍ３の上下のＳＴＥＧ領域ＳＡが２回重なる２重露光領域のレジストパターンＲｓｐ４を示している。このレジストパターンＲｓｐ１〜Ｒｓｐ４はマスク層Ｍ３の手本（または基準）のレジストパターンとなる。
【００２０】
次いで、図１３のフロー図に示すように、実パターンおよび保護用の遮光パターンが入力されたレジストパターンデータを用いて露光シミュレーションを行い（ステップＦ５）、実パターンおよび保護用の遮光パターンの両方のデータが入力された状態でウエハ上に転写されるレジストパターンのデータを作成し、作成されたデータを記憶部Ｄ４に格納する。この時の詳細手順を図１５、図１８〜図２２により説明する。
【００２１】
まず、図１８は図１５のマスク層Ｍ３の実パターン１ａ２および保護用の遮光パターン２ａのレイアウトデータの平面図を示している。このレイアウトデータで上記露光条件（ａ）〜（ｆ）により、図１９および図２０に示すように、ＳＴＥＧ領域を重ね合わせるようにして繰り返し露光を行った時のレジストパターンのデータを作成する。。ここでも図１８のマスク層Ｍ３の実パターン１ａ２が実際のマスクにおいて遮光パターンとされる条件でシミュレーションされている。図１９は繰り返し露光時のマスク層Ｍ３の平面図、図２０はその斜視図を示している。図１９および図２０の左側の１回目の露光と、図１９および図２０の右側の２回目の露光とで、マスク層Ｍ３の右側のＳＴＥＧ領域ＳＡと左側のＳＴＥＧ領域ＳＡとが重ね合わされて露光される。この時、図１９および図２０では、２回目の露光時に露光光が保護用の遮光パターン２ａで遮られ、１回目の露光時にマスク層Ｍ３の実パターン１ａ２で転写されたレジストパターン部分に照射されない場合が例示されている。すなわち、１回目の露光時にマスク層Ｍ３の実パターン１ａ２で転写されたレジストパターンが、２回目の露光時にマスク層Ｍ３の保護用の遮光パターン２ａで保護されている場合が例示されている。レジストパターンを作成する際には、露光装置の進行方向に合わせて順次作成していく。符号ＥＡ１は２重露光領域を示している。続いて、シミュレーション結果から図２１の露光平面に示すように２重露光領域（上下、左右）ＥＡ１および４重露光領域ＥＡ２を切り出し、最終的に形成されるレジストパターンのデータを作成する。図２２は以上のようにして作成されたマスク層Ｍ３のレジストパターンのデータのシミュレーション結果を例示している。図２２の最上段は図１８のマスク層Ｍ３の上下左右の角部のＳＴＥＧ領域ＳＡが４回重なる４重露光領域のレジストパターンＲｐ１を示し、中段は図１８のマスク層Ｍ３の左右のＳＴＥＧ領域ＳＡが２回重なる２重露光領域のレジストパターンＲｐ２，Ｒｐ３を示し、最下段は図１８のマスク層Ｍ３の上下のＳＴＥＧ領域ＳＡが２回重なる２重露光領域のレジストパターンＲｐ４を示している。
【００２２】
次いで、図１３のフロー図に示すように、ステップＦ４で作成されたレジストパターンデータ（手本となるレジストパターンデータ、図１７に例示）と、ステップＦ５で作成されたレジストパターンデータ（図２２に例示）とを比較する（ステップＦ６）。これにより、マスクＭのＳＴＥＧ領域の保護用の遮光パターンの良否（パターン抜けや寸法エラー等）を機械的に自動検証することができる。このため、マスクの検証漏れを低減できるので、マスクの不良発生率を低減することが可能となる。また、マスクのＳＴＥＧ領域の保護用の遮光パターンの良否を機械的に自動検査できるので、時間と手間のかかる面倒な目視検査作業を無くすことができ、マスク検証を効率的に行うことができるので、マスクの製造時間を短縮できる。
【００２３】
また、上記比較検査時に、ステップＦ５で作成されたレジストパターンデータが、手本となるレジストパターンデータと異なる場合は、その違反パターンをハイライト表示させ、設計者に遮光パターンの修正をガイドする（ステップＦ７）。図２３は、違反時のハイライト表示の一例を示している。ここでは保護用の遮光パターン２ｃが実パターン１ａ１よりも小さい場合が例示されている。違反パターン部分はディスプレイ上において点灯または点滅表示される。また、エラー層のリストも表示される。これにより、設計者はＳＴＥＧ領域のパターン修正を容易に行うことができる。このため、マスク仕損（例えば９５０万円／マスク）を低減できるので、マスクのコストを低減できる。また、マスクの検証から修正までを効率的に行うことができるので、マスクの製造時間を短縮することが可能となる。
【００２４】
次いで、設計者は、上記ハイライト表示に基づいてマスクのＳＴＥＧ領域における保護用の遮光パターンを修正し（ステップＦ８）、ステップＦ２に戻り、合格するまで上記一連のステップを繰り返す。保護用の遮光パターンの抜けや寸法エラー等のような違反パターンがある場合に、保護用の遮光パターンを自動的に生成したり、保護用の遮光パターンの寸法を自動的に修正したりしても良い。これにより修正作業の手間を大幅に省くことができる。すなわち、マスクの検証から修正までをさらに効率的に行うことができるので、マスクの製造時間をさらに短縮でき、また、マスクのコストをさらに低減することが可能となる。
【００２５】
以上のような検証工程を経て合格した設計図を用いてマスクを作成する。その後、作成されたマスクを用いてウエハに対して縮小投影露光処理を施すことにより、ウエハ上のレジスト膜に所望のパターンを転写する。露光方法は、ステッパを用いたステップ・アンド・リピート方式を採用したが、スキャナを用いたスキャニング露光方式を採用しても良い。露光光には、例えば露光波長２４８ｎｍ程度のＫｒＦエキシマレーザ光を用いたが、例えばｇ線（波長４３６ｎｍ）、ｉ線（波長３６５ｎｍ）、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）またはＦ２ガスレーザ光（波長１５７ｎｍ）を用いても良い。その後、ウエハに対して現像処理等を経てレジストパターンを形成した後、エッチングやイオン注入工程等のようなウエハプロセスを経て半導体装置を製造する。図２４は、その半導体装置の一例の断面図を示している。ここでは、ＣＭＩＳ回路を有するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　ＩＣ）を例示する。
【００２６】
上記ウエハから切り出された半導体チップを構成する半導体基板（以下、単に基板という）８Ｓは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス面）には溝型の分離部９が選択的に形成されている。この溝型の分離部９は、基板８Ｓの主面に形成された溝内に、例えば酸化シリコン膜が埋め込まれることで形成されている。ここには、溝形の分離部（ＳＧＩ（Ｓｈａｌｌｏｗ　Ｇｒｏｏｖｅ　Ｉｓｏｌａｔｉｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ　ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ））が例示されているが、例えばＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄｉｚａｔｉｏｎ　ｏｆＳｉｌｉｃｏｎ）法等によって酸化シリコン（ＳｉＯ２等）膜からなる分離部を形成しても良い。また、基板８Ｓには、その主面から基板８Ｓの所定の深さに渡ってｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬが選択的に形成されている。ｐ型ウエルＰＷＬには、例えばホウ素が導入され、ｎ型ウエルＮＷＬには、例えばリンが導入されている。そして、このｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬの領域において上記分離部９に囲まれた活性領域には、ｎＭＩＳＱｎおよびｐＭＩＳＱｐが形成されている。このｎＭＩＳＱｎおよびｐＭＩＳＱｐによりＣＭＩＳ回路が形成されている。上記検査用のＭＩＳは、このような半導体装置を構成するｎＭＩＳＱｎやｐＭＩＳＱｐと同工程で形成されている。これにより、検査の信頼性を向上できる。
【００２７】
ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート絶縁膜１０は、例えば厚さ６ｎｍ程度の酸化シリコン膜からなる。ここでいうゲート絶縁膜１０の膜厚とは、二酸化シリコン換算膜厚であり、実際の膜厚と一致しない場合もある。ゲート絶縁膜１０は、酸化シリコン膜に代えて酸窒化シリコン膜で構成しても良い。すなわち、ゲート絶縁膜１０と基板８Ｓとの界面に窒素を偏析させる構造としても良い。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート絶縁膜１０のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通し難いので、酸窒化シリコン膜を用いることにより、ゲート電極材料中の不純物が基板８Ｓ側に拡散することに起因する、しきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するには、例えば基板８ＳをＮＯ、ＮＯ２またはＮＨ３といった含窒素ガス雰囲気中で熱処理すれば良い。
【００２８】
ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極１１は、例えば低抵抗多結晶シリコン膜上に、例えば窒化タングステン（ＷＮ）膜等のようなバリアメタル膜を介してタングステン（Ｗ）膜等のようなメタル膜を積層した構造を有する、いわゆるポリメタルゲート構造とされている。ただし、ゲート電極構造は、これに限定されるものではなく、例えば低抵抗多結晶シリコン膜の単体膜構造としても良し、例えば低抵抗多結晶シリコン膜上に、例えばチタンシリサイド（ＴｉＳｉｘ）膜またはコバルトシリサイド（ＣｏＳｉｘ）膜を積層した構造を有する、いわゆるポリサイド構造としても良い。このようなゲート電極１１の側面には、例えば酸化シリコン膜からなるサイドウォール１２が形成されている。また、ゲート電極１１の上面には、例えば酸化シリコン膜または窒化シリコン（Ｓｉ３Ｎ４等）膜等からなるキャップ膜１３が形成されている。ｎＭＩＳＱｎおよびｐＭＩＳＱｐのチャネルは、ゲート電極１１の直下の基板８Ｓ部分に形成される。
【００２９】
ｎＭＩＳＱｎのソースおよびドレイン用の半導体領域１４は、ｎ−型の半導体領域１４ａおよびｎ＋型の半導体領域１４ｂを有する、いわゆるＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ）構造とされている。ｎ−型の半導体領域１４ａおよびｎ＋型の半導体領域１４ｂには、共に、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されているが、ｎ−型の方がｎ＋型よりも不純物濃度が低くされている。一方、ｐＭＩＳＱｐのソースおよびドレイン用の半導体領域１５は、ｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂを有する、いわゆるＬＤＤ構造とされている。ｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、共に、例えばホウ素が導入されているが、ｐ−型の方がｐ＋型よりも不純物濃度が低くされている。
【００３０】
このような基板８Ｓ上には、例えば３層の多層配線層が形成されている。多層配線層は、基板８Ｓ上に層間絶縁膜と配線層とが交互に積み重なって形成されている。第１〜第３の各配線層には、それぞれ第１〜第３層配線１６Ｌ１〜１６Ｌ３が形成されている。第１〜第３層配線１６Ｌ１〜１６Ｌ３は、例えばアルミニウムまたはアルミニウム−シリコン−銅合金を主配線材料として形成されている。最下層の第１層配線１６Ｌ１と基板８Ｓまたはゲート電極１１とは、層間絶縁膜に形成されたコンタクトホールＣＮＴを通じて電気的に接続されている。また、第１〜第３層配線１６Ｌ１〜１６Ｌ３間は、層間絶縁膜に形成されたスルーホールＴＨを通じて電気的に接続されている。最上の第３層配線１６Ｌ３は、その表面の大半が表面保護膜１７によって覆われているが、その表面保護膜１７の一部が開口されて第３層配線１６Ｌ３の一部が露出されている。この第３層配線１６Ｌ３が表面保護膜１７から露出される部分は、ボンディングワイヤまたはバンプ電極が接合される外部端子領域１８である。なお、表面保護膜１７は、基板８Ｓ側から順に保護膜１７ａ〜１７ｃが積層されてなる。最下層の保護膜１７ａは例えば酸化シリコン膜等からなり、その上の保護膜１７ｂは例えば窒化シリコン膜等からなり、最上層の保護膜１７ｃは例えばポリイミド樹脂等からなる。活性領域（分離領域）、ゲート電極１１、第１〜第３層配線１６Ｌ１〜１６Ｌ３およびウエル領域等のようなラインパターンの転写（露光）では、ウエハの主面上に、例えばネガ型のレジスト膜を塗布し、コンタクトホールＣＮＴおよびスルーホールＴＨ等のようなホールパターンの転写（露光）では、ウエハの主面上に、例えばポジ型のレジスト膜を塗布する。
【００３１】
本実施の形態によれば、上記のようにマスクの納期を短縮できるので、マスクを用いて製造される半導体装置の製造時間を短縮できる。このため、製品開発に工数や期間がかかる反面、陳腐化も速く製品寿命の短いＡＳＩＣ等のような製品の製造にも対応できる。また、上記のようにマスクのコストを低減できるので、マスクを用いて製造される半導体装置のコストを低減できる。このため、品種は多いが生産数量が少なく、量産効果の望めないＡＳＩＣ等のような製品の製造にも対応できる。
【００３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳ回路を有する半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ　ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置の製造方法にも適用できる。
【００３４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００３５】
すなわち、マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、マスクの周辺領域のパターンを検査する工程を有することにより、設計データ上のマスクの周辺領域におけるパターンの良否を機械的に検査できるので、マスクの検証漏れを低減できる。このため、マスクの不良発生率を低減することが可能となる。
【００３６】
また、マスクの周辺領域の実パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンと、前記マスクの周辺領域の実パターンおよび保護パターンをシミュレーション上で露光することで得られるデータ上のレジストパターンとを比較することにより、マスクの周辺領域のパターンを検査する工程を有することにより、設計データ上のマスクの周辺領域におけるパターンの良否を機械的に自動検査できるので、マスクの納期を短縮できる。このため、半導体装置の製造時間を短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明者が検討したマスクの一例の平面図である。
【図２】図１のマスクを用いて露光処理を施した半導体ウエハの部分平面図である。
【図３】第１回目の露光時の図１のマスクと図２の半導体ウエハとの断面図である。
【図４】図３のＳＴＥＧ領域のパターンとこれに対応する半導体ウエハの部分拡大断面図である。
【図５】第２回目の露光時の図１のマスクと図２の半導体ウエハとの断面図である。
【図６】図５における図４と同一箇所のマスクと半導体ウエハとの部分拡大断面図である。
【図７】保護用の遮光パターンを有するマスクの一例の平面図である。
【図８】第２回目の露光時の図７のマスクと半導体ウエハとの断面図である。
【図９】図８における図４と同一箇所のマスクと半導体ウエハとの部分拡大断面図である。
【図１０】（ａ）〜（ｄ）は多重露光によるレジストパターン欠落の問題が各種条件によってどのようになるかを本発明者が検討した結果の説明図である。
【図１１】マスクのスクライブＴＥＧ領域のパターン配置例を示す平面図である。
【図１２】マスクのスクライブＴＥＧ領域のパターン配置例を示す平面図である。
【図１３】本実施の形態のマスクの製造方法におけるスクライブＴＥＧの設計フロー図である。
【図１４】本実施の形態のマスクのスクライブＴＥＧ領域に実パターンのみを配置して示したレイアウト例の平面図である。
【図１５】本実施の形態のマスクのスクライブＴＥＧ領域に実パターンおよび保護用のパターンを配置して示したレイアウト例の平面図である。
【図１６】図１４のマスクの実パターンのレイアウトデータを複数のマスク層に分けて示した説明図である。
【図１７】図１４の所定のマスク層により最終的に転写されるレジストパターンのデータ例の平面図である。
【図１８】図１４の所定のマスク層のスクライブＴＥＧ領域の実パターンおよび保護用の遮光パターンのレイアウト平面図である。
【図１９】繰り返し露光した時の図１８のマスク層の平面図である。
【図２０】図１９の繰り返し露光時のマスク層の斜視図である。
【図２１】図１８のマスク層を用いた繰り返し露光時の露光平面図である。
【図２２】図１５の所定のマスク層により最終的に転写されるレジストパターンのデータ例の平面図である。
【図２３】違反時のハイライト表示の一例の説明図である。
【図２４】本発明の一実施の形態である半導体装置の製造方法で製造された半導体装置の一例の要部断面図である。
【符号の説明】
１ａ，１ｂ　実パターン
１ａ１，１ａ２，１ａ３，１ｂ１，１ｂ２　実パターン
２ａ，２ｂ，２ｃ　保護用の遮光パターン
８Ｓ　半導体基板
９　分離部
１０　ゲート絶縁膜
１１　ゲート電極
１２　サイドウォール
１３　キャップ膜
１４　半導体領域
１４ａ　ｎ−型の半導体領域
１４ｂ　ｎ＋型の半導体領域
１５　半導体領域
１５ａ　ｐ−型の半導体領域
１５ｂ　ｐ＋型の半導体領域
１６Ｌ１　第１層配線
１６Ｌ２　第２層配線
１６Ｌ３　第３層配線
１７　表面保護膜
１７ａ〜１７ｃ　保護膜
１８　外部端子領域
５０　マスク
５１ａ，５１ｂ　チップ転写領域
５２　スクライブＴＥＧ領域
５３　パターン
５３ａ，５３ｂ　遮光パターン
５４　半導体ウエハ
５５　レジスト膜
５５ａ　レジスト膜部分
５６ａ，５６ｂ　保護用の遮光パターン
Ｍ　マスク
Ｍ１〜Ｍ３　マスク層
ＳＡ　スクライブＴＥＧ領域
ＣＡ　チップ転写領域
Ｄ１，Ｄ２，Ｄ３，Ｄ４　記憶部
Ｒｓｐ１〜Ｒｓｐ４　レジストパターン
Ｒｐ１〜Ｒｐ４　レジストパターン
Ｑｐ　ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ　ｎチャネル型のＭＩＳ・ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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