(57)【要約】【課題】電源オフと同時に速やかに各画素の蓄積電位をデータ線に放電し、かつ、複雑なタイミング制御を行わずに速やかにデータ線の電位を放電する。【解決手段】ゲートが走査ゲート線２５−ｊに接続され、ドレインとソースの一方の電極がデータ線２４−ｉに接続され、他方の電極が液晶層を挟んで共通電極と対向する複数のスイッチングトランジスタ２１を液晶表示パネル２内に有する。液晶表示装置１内の電源電圧ＶＤＤの低下を検出し、検出信号ＤＩＳＣ１を出力する検出回路６と、検出回路６により電源電圧ＶＤＤのオフ時が検出されたときに、検出信号ＤＩＳＣ１に基づいて複数のスイッチングトランジスタ２１のゲートの印加電圧Ｖｇｊを制御して一斉にオンさせるゲート制御回路２６と、データ線２４−ｉのそれぞれに縦続接続され、検出信号ＤＩＳＣ１に基づいてオンし、複数のデータ線２４−ｉを放電する複数の放電素子２８と、を有する。【選択図】  図１
2004226597.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが走査ゲート線に接続され、ドレインとソースの一方の電極がデータ線に接続され、他方の電極が液晶層を挟んで共通電極と対向する複数のスイッチングトランジスタを液晶表示パネル内に有する液晶表示装置であって、
液晶表示装置内の電源電圧の低下を検出し、検出信号を出力する検出回路と、前記検出回路により電源電圧のオフ時が検出されたときに、前記検出信号に基づいて前記複数のスイッチングトランジスタのゲートの印加電圧を制御して一斉にオンさせるゲート制御回路と、
前記データ線のそれぞれに縦続接続され、前記検出信号に基づいてオンし、複数の前記データ線を放電する複数の放電素子と、
を有する液晶表示装置。
【請求項２】
前記共通電極に接続され、動作時に前記共通電極に印加された共通電圧を、前記検出信号に基づいて放電させる共通電圧放電回路を、
さらに有する請求項１に記載の液晶表示装置。
【請求項３】
前記検出回路により電圧低下が監視される前記電源電圧が前記液晶表示パネルを駆動するパネル駆動電源電圧の場合に、当該電源電圧の低下期間を延長し、低下期間が延長された前記パネル駆動電源電圧を前記ゲート制御回路に供給する電源保持回路を、
さらに有する請求項１に記載の液晶表示装置。
【請求項４】
前記放電素子は、前記検出信号に基づいてオンすることにより、前記データ線を接地電位に接続する
請求項１に記載の液晶表示装置。
【請求項５】
前記放電素子は、前記検出信号に基づいてオンすることにより、前記データ線を前記共通電圧に接続し、
前記共通電圧放電回路は、前記共通電圧を接地電位に接続させることによって、前記共通電極および前記複数のデータ線を放電する
請求項３に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素ごとにスイッチング用のトランジスタを有するアクティブ駆動型の液晶表示パネルを有し、当該液晶表示パネルの電源オフ時の残像除去が可能な液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置において液晶表示パネルの電源オフ時、画素の電荷が徐々に放電していくが、その過程が残像として見える。また、画素の液晶層に直流電圧が長い期間印加されると液晶の寿命が低下するため、このような残存電荷は速やかに放電させる必要がある。
【０００３】
従来、電源オフ時の残像を除去するには、液晶表示パネルの電源をオフする前に、予め白信号（または、黒信号）を書き込んでいた。この残像除去方法は、白信号（または、黒信号）のパネルへの書き込みタイミングパルスの発生と書き込み終了後の電源の立ち下げのタイミングの管理を必要とし、複雑なタイミング制御を行う必要がある。
【０００４】
これに対し、電源電圧の低下を監視し電源オフを検出して、その検出結果をもとに、液晶表示パネルの画素ごとに設けられたスイッチング用のトランジスタを一斉にオンさせる技術が知られている（例えば、特許文献１参照）。
電源オフ時に、画素の蓄積データをスイッチング用のトランジスタを介してデータ線（特許文献１では“ソースバス”という）に放電させ、これにより、表示画像を速やかにクリアさせ、残像を除去することができる。
【０００５】
【特許文献１】
特許第２６５５３２８号公報（第２頁〜３頁、第１図、第２図）
【０００６】
【発明が解決しようとする課題】
ところが、電源オフ時にデータ線（ソースバス）に一斉に画素の蓄積電荷が放出されると、データ線の電位が上昇して短時間に放電が行われなくなるという問題がある。
【０００７】
この点に関し、特許文献１に、“ソースバスドライバは、動作電源電圧が共通電位に下がるのとほぼ同時にその出力端子の電位が共通電位となるように構成されている”という記載があるが、そのような機能を発揮するソースバスドライバの具体的な構成および制御が示されていない。したがって、ソースバスドライバの出力端子に接続されたソースバスが共通電位に接続された後、この接続状態を一定期間維持するのか、ソースバスをハイインピーダンスとするのか不明である。
【０００８】
仮に、ソースバスを共通電位に接続した後、この接続状態を一定期間維持する場合、そのために、何らかのタイミング制御が必要となる。このタイミング制御のための制御信号は、特許文献１に示す回路構成では生成されないので、外部から加える必要がある。しかも、ソースバスドライバに印加される電源電圧は電源オフと同時に下げられるため、ソースバスドライバ自身の動作が停止してしまう。これを防止するには、ソースバスドライバを含めた広範囲の回路に対して、電源電圧の保持が必要になり、大容量の電圧保持容量が必要になる。
【０００９】
一方、ソースバスをハイインピーダンスとする場合、前述したように、各画素からの放電によりソースバスの電位が上昇し、ある程度放電が進むと、それ以上放電が行われなくなるという問題がある。
【００１０】
本発明の目的は、電源オフと同時に速やかに各画素の蓄積電位をデータ線に放電し、かつ、複雑なタイミング制御を行わずに速やかにデータ線の電位を放電できる構成の液晶表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る液晶表示装置は、ゲートが走査ゲート線に接続され、ドレインとソースの一方の電極がデータ線に接続され、他方の電極が液晶層を挟んで共通電極と対向する複数のスイッチングトランジスタを液晶表示パネル内に有する液晶表示装置であって、液晶表示装置内の電源電圧の低下を検出し、検出信号を出力する検出回路と、前記検出回路により電源電圧のオフ時が検出されたときに、前記検出信号に基づいて前記複数のスイッチングトランジスタのゲートの印加電圧を制御して一斉にオンさせるゲート制御回路と、前記データ線のそれぞれに縦続接続され、前記検出信号に基づいてオンし、複数の前記データ線を放電する複数の放電素子と、を有する。
【００１２】
この液晶表示装置では、検出回路により電源電圧の低下が監視されており、検出回路により電源オフが検出されると、検出回路から検出信号がゲート制御回路および複数の放電素子に出力される。検出信号を入力したゲート制御回路は、液晶表示パネルの複数のスイッチングトランジスタを一斉にオンさせる。このオン状態のトランジスタを介して、画素の蓄積電荷がデータ線に一斉に放出される。
一方、放電素子は、データ線ごとに縦続接続されており検出信号によりオンする。このため、データ線に放出された画素の蓄積電荷が、さらに、データ線の外部に速やかに放電される。
【００１３】
【発明の実施の形態】
［第１の実施の形態］
図１は、第１の実施の形態の液晶表示装置の概略構成を示す図である。
図１に図解した液晶表示装置１は、大別すると、液晶表示パネル２と、液晶表示パネル２を駆動し、或いは、残像除去のために装置本体側に設けられた回路群（液晶表示パネル２以外の図１に示す回路）とを有する。
【００１４】
液晶表示パネル２は、Ｍ行×Ｎ列の複数の画素２０からなる画像表示部を有する。図１に、１つの画素２０の回路構成を示している。各画素２０は、スイッチングトランジスタである薄膜トランジスタ（ＴＦＴ）２１と、薄膜トランジスタ２１のソースまたはドレインの一方に画素電極が接続された液晶セル２２と、薄膜トランジスタのソースまたはドレインの他方に一方の電極が接続された保持容量２３と、を有する。これら画素２０の各々に対して、データ線２４−ｉ（ｉ＝１〜Ｎ）が列ごとにその画素配列方向に沿って配線され、走査ゲート線２５−ｊ（ｊ＝１〜Ｍ）が行ごとにその画素配列方向に沿って配線されている。
【００１５】
画素２０の各々において、薄膜トランジスタ２１のソース（または、ドレイン）が、対応するデータ線２４−ｉに各々接続されている。薄膜トランジスタ２１のゲートが、走査ゲート線２５−ｊに各々接続されている。
液晶セル２２は、薄膜トランジスタ２２に接続された画素電極と、液晶層を挟んで画素電極に対向する全画素共通の共通電極とを有し、共通電極は共通電圧ＶＣＯＭの供給線（コモンライン）に接続されている。保持容量２３は、薄膜トランジスタ２２に接続された一方電極を有し、誘電体膜および液晶層を挟んで一方電極が上記共通電極に対向する。保持容量２３に、上記コモンラインを介して上記共通電圧ＶＣＯＭまたは保持電圧ＣＳ（直流電圧）が印加される。共通電圧ＶＣＯＭは、パネル２の外部に設けられた共通電圧ＶＣＯＭの発生回路（ＶＣＯＭ．ＧＥＮ．）３により生成され、端子２Ａを介してパネル２内の液晶セル２２（および保持容量２３）に供給される。
【００１６】
以上により、画素２０が行列状に配置され、これら画素２０に対してＮ本のデータ線２４−ｉが列ごとに配線され、かつ、Ｍ本の走査ゲート線２５−ｊが行ごとに配線されてなる画像表示部が構成されている。
【００１７】
画素表示部に対して、そのＭ本の走査ゲート線２５−ｊの各一端が、パネル２内に設けられた垂直駆動回路としてのゲート制御回路（Ｇ．ＣＯＮＴ）２６の各行の出力端に接続されている。
ゲート制御回路（Ｇ．ＣＯＮＴ）２６は、１フィールド期間ごとに垂直方向（列方向）に走査して走査ゲート線２５−ｊに接続された各画素２０を行単位で順次選択する処理を行う。すなわち、ゲート制御回路（Ｇ．ＣＯＮＴ）２６から走査ゲート線２５−１に対して走査ゲートパルスＶｇ１が与えられたときには１行目の各列の画素が選択され、走査ゲート線２５−２に対して走査ゲートパルスＶｇ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、走査ゲート線２５−３，２５−４，…，２５−Ｍに対して走査ゲートパルスＶｇ３，Ｖｇ４，…，ＶｇＭが順に与えられる。
【００１８】
Ｎ本のデータ線２４−ｉの各々にセレクタスイッチ（ＳＥＬ．ＳＷ）２７が接続されている。セレクタスイッチ２７をオンさせることにより、画素データがデータ線２４−ｉに供給される。
本例の構成では、パネル２の外部に、Ｎ個のセレクタスイッチ２７を順にオンさせる（走査させる）水平駆動回路（Ｈ．ＤＲ）４が配置されている。水平駆動回路４は、セレクタスイッチ２７を介して画素２０に供給する画素データをドライブする回路（例えば、ソースドライバ（Ｓ．ＤＲ）という）４０、または、それと等価な機能を有する。
【００１９】
なお、セレクタスイッチ２７を水平駆動回路４内に配置してもよい。セレクタスイッチの構成は種々あるが、高速スイッチングのために、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり互いに逆相のパルスから駆動されるＣＭＯＳトランスファゲートを用いることができる。また、ＮＭＯＳトランジスタによりセレクタスイッチ２７を構成してもよい。
水平駆動回路４は、例えば画素データがディジタルかアナログかに応じて種々の構成をとりうる。例えば、いわゆるクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置の場合、水平駆動回路４は、駆動パルスをシフトさせるシフトレジスタと、シフトレジスタの各シフト段からパルスを抜き取る回路（あるいはパルスの保持回路）を有する。画素データがディジタルの場合、さらに、ディジタル−アナログ変換回路を水平駆動回路４内に備える。
【００２０】
また、特に図示しないが、垂直駆動回路（ゲート制御回路（Ｇ．ＣＯＮＴ）２６）や水平駆動回路４に対して各種のクロック信号を与えるクロック生成回路（タイミングジェネレータ）が設けられている。このクロック生成回路では、垂直走査の開始を指令する垂直スタートパルス、垂直走査の基準となる互いに逆相の垂直クロック、水平走査の開始を指令する水平スタートパルス、水平走査の基準となる互いに逆相の水平クロック等が生成される。
さらにパネル２内に、バックライト光源を備える。なお、液晶表示パネル２に、外部から電源電圧ＶＤＤ２と基準電圧ＶＳＳ０が供給される。
【００２１】
本実施形態の液晶表示装置は、残像除去のための手段として、パネル２内に設けられたディスチャージトランジスタ２８、並びに、パネル２外部に設けられた共通電圧放電回路（ＶＣＯＭ  ＤＩＳＣＨ．）５、電源電圧の検出回路（Ｖ．ＤＥＴ、以下、ＶＤＤ検出回路という）６およびレベルシフト回路（Ｌ．ＳＨＩＦＴ）７を有する。
【００２２】
ＶＤＤ検出（Ｖ．ＤＥＴ）回路６は、電源オフによる電圧の低下を監視している。本例で監視する電圧は、例えば＋３．３Ｖのシステム電源電圧であるが、電源オフにより電圧が低下する電圧ならシステム電源電圧（＋３．３Ｖ）に限らず、例えばソースドライバ４０を駆動する電源電圧ＶＤＤ１でもよい。電源電圧の低下の情報は、検出信号ＤＩＳＣ１としてレベルシフト回路７に与えられる。
【００２３】
レベルシフト回路７は、入力する検出信号ＤＩＳＣ１が電源電圧の低下に対応するレベルに変化すると、この電圧変化を、ハイレベルの電圧ＶＤＤ２とローレベルの電圧ＶＳＳとの大きな電圧変化に変換する。この変換後の電圧のレベル変化は、信号ＤＩＳＣ２として液晶表示パネル２の端子２Ｂに入力される。
【００２４】
ディスチャージトランジスタ２８が、本発明の“放電素子”の実施の形態である。ディスチャージトランジスタ２８のドレインが対応するデータ線２４−ｉに接続され、そのソースがパネルのディスチャージ用の端子２Ｃに接続されている。ディスチャージトランジスタ２８のゲートおよびゲート制御回路（Ｇ．ＣＯＮＴ）２６の制御端子がパネルの端子２Ｂに接続されている。ディスチャージトランジスタ２８としては、Ｐ型またはＮ型のトランジスタ、ＣＭＯＳ型のトランスファゲートが使用できる。ＣＭＯＳトランスファゲートの場合、ＰＭＯＳまたはＮＭＯＳの一方が検出信号ＤＩＳＣ１により制御され、他方が、例えばインバータにより信号ＤＩＳＣ２を反転した信号により制御される。
【００２５】
以上の構成により、電源電圧の低下が検出されると、その検出信号ＤＩＳＣ１がレベル変化した信号ＤＩＳＣ２がゲートに印加されることにより、ディスチャージトランジスタ２８がオンする。さらに、信号ＤＩＳＣ２はゲート制御回路（Ｇ．ＣＯＮＴ）２６にも印加される。これによりゲート制御回路（Ｇ．ＣＯＮＴ）２６は、画素のスイッチングトランジスタ２１を全てオンさせるようにゲート電圧Ｖｇを発生させ、全ての走査ゲート線２５−ｊに印加する。
【００２６】
図２（Ａ）は、ゲート制御回路の一構成例を示す図である。また、図２（Ｂ１）〜（Ｂ５）は、ゲート制御回路の動作を示す検出信号および走査ゲート線電圧のタイミングチャートである。なお、これらの図では、簡略化のため４本の走査ゲート線の制御を示す。
ゲート制御回路２６は、ゲート走査タイミングを生成するシフトレジスタ（Ｓ．Ｒ．）２６１を有する。また、ゲート制御回路２６は、走査ゲート線２５−１〜２５−４ごとに、インバータ２６３と、レベルシフタ（Ｌ／Ｓ）＆バッファ回路（ＢＵＦ．）とを有する。
【００２７】
以上の構成は通常のゲート制御回路と共通するが、本実施の形態では、走査ゲート線２５−１〜２５−４ごとに、２入力ＮＡＮＤゲート回路２６２がインバータ２６３とシフトレジスタ（Ｓ．Ｒ．）２６１との間に接続されている。ＮＡＮＤゲート回路２６２の各々の第１の入力に、レベル変換後の検出信号ＤＩＳＣ２が印加可能に接続されている。ＮＡＮＤゲート回路２６２の各々の第２の入力に、シフトレジスタ（Ｓ．Ｒ．）２６１により所定の周期で遅延したレジスタ出力が順次供給可能にシフトレジスタ２６１と接続されている。
【００２８】
シフトレジスタ（Ｓ．Ｒ．）２６１は、垂直走査の開始を指令する垂直スタートパルスＶＳＴを入力し、入力した垂直スタートパルスＶＳＴを、垂直走査の基準となる垂直クロックＶＣＫによりシフトさせる。このためシフトレジスタ（Ｓ．Ｒ．）２６１から、垂直スタートパルスＶＳＴが順次遅延したクロックパルスが出力される。この通常の画素データ書き込み時には、図２（Ｂ１）に示すように、レベル変換後の検出信号ＤＩＳＣ２がハイレベル（＋１５Ｖ）をとる。このため、各ＮＡＮＤ回路２６２から遅延クロックパルスの反転信号が出力され、これがインバータ２６３により元の遅延クロックパルスに戻され、回路２６４によりレベルシフトされた後、各走査ゲート線に出力される。このようにして、図２（Ｂ２）〜（Ｂ５）の走査ゲート線電圧Ｖｇ１〜Ｖｇ４の波形図に示すように所定時間だけ順次遅れたクロックパルスが生成される。これらのクロックパルスにより、図１に示す画素２０のスイッチングトランジスタ２１が順次オンし、データ書き込みが行われる。
【００２９】
一方、図２（Ｂ１）に示すように、電源電圧降下により検出信号ＤＩＳＣ２の電位が、例えば１５Ｖのハイレベルから−３Ｖのローレベルに変化すると、ＮＡＮＤゲート回路２６２は、クロックパルス印加による入力の変化にかかわらず、その出力が常時ハイレベルとなる。ＮＡＮＤゲート回路２６２のハイレベルの出力が回路２６４に入力されてレベルシフトされる。これにより、図２（Ｂ２）〜（Ｂ５）に示すように、全ての走査ゲート線電圧Ｖｇ１〜Ｖｇ４がハイレベルのゲート電圧Ｖｇｈまで電位上昇し、全ての画素のスイッチングトランジスタ２１をオンさせる。
検出信号ＤＩＳＣ２の電位がハイレベルからローレベルに変化すると、全てのディスチャージトランジスタ２８がオンする。
【００３０】
これにより、全てのデータ線２４−ｉがパネルのディスチャージ用端子２Ｃに電気的に接続される。端子２Ｃの電圧、すなわち放電電圧Ｖｄｉｓｃは、接地電位ＧＮＤ、保持電源電圧ＣＳ、あるいは共通電圧ＣＶＯＭのいずれかである。その結果、画素の蓄積電荷が、オン状態のスイッチングトランジスタ２１、データ線２４−ｉ、オン状態のスイッチングトランジスタ２８、端子２Ｃを経由してパネル外部に放電される。
【００３１】
本実施の形態では、さらに、共通電圧ＶＣＯＭを急速に放電させるために、ＶＣＯＭ放電回路（ＶＣＯＭ  ＤＩＳＣＨ．）５がＶＣＯＭ発生回路（ＶＣＯＭ．ＧＥＮ．）３の出力端に接続されている。ＶＣＯＭ放電回路（ＶＣＯＭ  ＤＩＳＣＨ．）５は、レベル変換後の検出電圧ＤＩＳＣ２を入力し、電源電圧の低下に起因した検出電圧ＤＩＳＣ２のレベル変化をトリガとして起動し、ＶＣＯＭ電圧用のパネル２の端子２Ａから電荷を放電させる。
電源オフ時に共通電圧ＶＣＯＭが徐々に放電していくとその過程が残像として見えるが、本実施の形態では、ＶＣＯＭ放電回路（ＶＣＯＭ  ＤＩＳＣＨ．）５により共通電圧ＶＣＯＭを急速放電させる。ＶＣＯＭ放電回路（ＶＣＯＭ  ＤＩＳＣＨ．）５の構成例は、後述する第２の実施の形態で詳述する。
【００３２】
つぎに、全体の動作をさらに詳細に説明する。
図３（Ａ）〜（Ｈ）は、各種電源電圧、信号および端子電圧のタイミングチャートである。ここで、図３（Ａ）〜（Ｃ）は各種電源電圧、図３（Ｄ）は検出電圧ＤＩＳＣ１、図３（Ｅ）はレベル変換後の検出電圧ＤＩＳＣ２、図３（Ｆ）は走査ゲート線電圧Ｖｇｊ、図３（Ｇ）は共通電圧ＶＣＯＭ、図３（Ｈ）は蓄積電荷に基づく画素電位を示す。
【００３３】
時間ｔ１において電源がオフになると、電源電圧ＶＤＤ（＋３．３Ｖ）、ＶＤＤ１、ＶＤＤ２および基準電圧ＶＳＳが低下し始める。電源電圧ＶＤＤ（＋３．３Ｖ）とＶＤＤ１は、図３（Ａ）および（Ｂ）に示すように、ｔ３までの短時間にゼロになる。図３（Ｃ）に示すパネルの電源電圧ＶＤＤ２と基準電圧ＶＳＳはｔ５までの長い時間、電圧を保持するようになっている。
電源電圧ＶＤＤ（＋３．３Ｖ）が時間ｔ２で電圧低下の閾値Ｖｔｈに達すると、電圧検出回路６の出力（検出電圧ＤＩＳＣ１）は高レベル（＋３．３Ｖ）から低レベル（接地電位ＧＮＤ）に変化する。レベルシフト回路７からは、入力した検出電圧ＤＩＳＣ１の信号の高レベル（＋３．３Ｖ）をＶＤＤ２（＋１５Ｖ）に、低レベル（０Ｖ）をＶＳＳ（−３Ｖ）にレベル変換した信号ＤＩＳＣ２が出力される。
このレベル変換後の検出信号ＤＩＳＣ２の電位変化を受けてＶＣＯＭ放電回路５が働き、図３（Ｇ）に示すように、共通電圧ＶＣＯＭは急速に低下する。また、検出信号ＤＩＳＣ２の電位変化を受けて各列のディスチャージトランジスタ２８全てがオンになる。さらに、ゲート制御回路２６が働き、図３（Ｆ）に示す全ての走査ゲート線２５ｊの電位Ｖｇｊが時間ｔ２において高レベルＶｇｈとなり、全ての画素のスイッチングトランジスタ２１がオンする。その結果、図３（Ｈ）に示すパネル内の画素電位は時間ｔ２より放電し始め、ｔ４で放電電位Ｖｄｉｓｃに到達して放電を完了する。
【００３４】
図４は、パネル内の画素電位の変化を示したグラフである。
時刻ｔ２で放電を開始してから急速に画素電荷が放電され、放電時間２ｍｓで１Ｖ、６ｍｓで０．８Ｖまで画素電位が低下する。
【００３５】
［第２の実施の形態］
第２の実施の形態は、残像除去回路を液晶表示パネル内に内蔵する液晶表示装置に関する。
図５は、第２の実施の形態の液晶表示パネルの概略構成を示す図である。
図５に図解した液晶表示パネル１００は、図１と同様な構成を有する表示パネル部２および共通電圧ＶＣＯＭの放電回路（ＶＣＯＭ．ＤＩＳＣＨ．）５のほかに、電源電圧ＶＤＤの検出回路（Ｖ．ＤＥＴ．）８、電源電圧ＶＤＤの保持回路（ＶＤＤ．ＨＯＬＤ）９、基準電圧ＶＳＳの保持回路（ＶＳＳ．ＨＯＬＤ）１０を有する。ＶＤＤ保持回路９とＶＳＳ保持回路１０は、電源電圧ＶＤＤと基準電圧ＶＳＳを比較的長い時間保持して、その保持電圧（以下、保持電源電圧ＶＤＤ＿ｈｏｌｄと保持基準電圧ＶＳＳ＿ｈｏｌｄという）をＶＤＤ検出回路８と表示パネル部２に供給するために設けられている。
【００３６】
残像除去動作を完了するまで、パネルの電源電圧ＶＤＤと基準電圧ＶＳＳを暫くの間保持する必要がある。一般には、ダイオードと電圧保持コンデンサを用いるがダイオードの順方向電圧分の電圧ロスが発生する。そこで、本実施の形態では、検出信号と同期して動作するトランジスタで電圧ロスの小さいＶＤＤ保持回路を構成する。また、電源電圧の検出回路は、この保持前の電源電圧（以下、ＶＤＤ）の低下を監視する。
【００３７】
図６にＶＤＤ検出回路の回路図を示す。
ＶＤＤ検出回路８は、３つのＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５、２つのＰＭＯＳトランジスタＰ３，Ｐ４、５つの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５、電流源８１および出力アンプ８２を有する。
トランジスタＮ１〜Ｎ４および電流源８１により差動アンプを構成する。２つの入力トランジスタＮ１およびＮ２のソースと接地電位との間に電流源８１が接続されている。入力トランジスタＮ１のドレインと、外部から付与される電源電圧ＶＤＤの供給端子との間に、トランジスタＮ３が接続されている。同様に、入力トランジスタＮ２のドレインと電源電圧ＶＤＤの供給端子との間に、トランジスタＮ４が接続されている。トランジスタＰ３およびＰ４のゲートとソースが接続されることにより、これらのトランジスタはダイナミック負荷として機能する。
【００３８】
抵抗Ｒ１とＲ２が縦続接続され、電源電圧ＶＤＤの供給端子と接地電位との間に接続されている。抵抗Ｒ１とＲ２との接続中点が抵抗Ｒ３を介して入力トランジスタＮ１のゲートに接続されている。
抵抗Ｒ５と、ダイオード接続されたトランジスタＮ５とが縦続接続され、電源電圧ＶＤＤの供給端子と接地電位との間に接続されている。抵抗Ｒ５とトランジスタＮ５との接続中点が抵抗Ｒ４を介して入力トランジスタＮ２のゲートに接続されている。
【００３９】
差動アンプの第１の出力、即ちトランジスタＮ１とＰ３の接続中点が出力アンプ８２の非反転入力（＋）に接続され、差動アンプの第２の出力、即ちトランジスタＮ２とＰ４の接続中点が出力アンプ８２の反転入力（−）に接続されている。出力アンプ８２から検出信号ＤＩＳＣと、その反転信号ＸＤＩＳＣが出力される。
【００４０】
このように構成されたＶＤＤ検出回路８は、表示パネル部２に供給される電源電圧ＶＤＤを、抵抗Ｒ１とＲ２による分圧である内部検出電圧ＶＤＥＴ＿ＩＮＴをモニタすることにより監視する。内部検出電圧ＶＤＥＴ＿ＩＮＴが、抵抗Ｒ５とトランジスタＮ５の分圧で設定した内部参照電圧ＶＲＥＦ＿ＩＮＴ以下になると、残像除去タイミングを付与する検出信号ＤＩＳＣと、その反転信号ＸＤＩＳＣのレベルをそれぞれ変化させる。
なお、図６に示す回路では、入力トランジスタＮ１のゲートに外部検出電圧ＶＤＥＴ＿ＥＸＴを、入力トランジスタＮ２のゲートに外部参照電圧ＶＲＥＦ＿ＥＸＴをそれぞれ外部から入力できるように構成されている。これにより、電源電圧低下の基準である閾値電圧Ｖｔｈを調整できる。
【００４１】
図７にＶＤＤ保持回路、図８にＶＳＳ保持回路の回路図をそれぞれ示す。
図７に示すＶＤＤ保持回路９は、１つのＰＭＯＳトランジスタＰ１を有する。トランジスタＰ１のゲートにＶＤＤ検出回路８から出力される検出電圧ＤＩＳＣが入力される。トランジスタＰ１のソースに電源電圧ＶＤＤの供給端子９Ａが接続され、トランジスタＰ１のドレインに電源電圧ＶＤＤの出力端子９Ｂが接続されている。出力端子９Ｂは表示パネル部２に接続され、このため、出力端子９Ｂと接地電位との間にパネル内部容量Ｃｐａｎｅｌ１が等価的に接続されることとなる。このパネル内部容量Ｃｐａｎｅｌ１と並列に、外部から容量（外部容量）Ｃｅｘｔ１が接続可能となっている。
なお、トランジスタＰ１として、Ｐチャネル型のほか、Ｎチャネル型トランジスタ、ＣＭＯＳ型トランスファゲートが使用できる。Ｎチャネル型トランジスタあるいはＣＭＯＳ型トランスファゲートの場合、そのゲートと検出電圧ＤＩＳＣの入力端子との間にインバータが必要となる。
【００４２】
ＶＤＤ保持回路９において、電源電圧の低下が検出され検出電圧ＤＩＳＣがハイレベルとなるとＰＭＯＳトランジスタＰ１がオフし、パネル内部容量Ｃｐａｎｅｌ１（あるいは、外部容量Ｃｅｘｔ１が接続されている場合はパネル内部容量Ｃｐａｎｅｌ１と外部容量Ｃｅｘｔ１との合成容量）で決まる時間だけ電源電圧ＶＤＤを保持する。外部容量Ｃｅｘｔ１を設けた場合、外部容量Ｃｅｘｔ１の容量値で保持時間を調整できる。表示パネル部２内の電源回路のトランジスタ（不図示）がＴＦＴで形成されていることから保持電荷が徐々に抜けて保持電源電圧ＶＤＤ＿ｈｏｌｄがゆっくり低下する。
【００４３】
図８に示すＶＳＳ保持回路１０は、１つのＮＭＯＳトランジスタＮ６を有する。トランジスタＮ６のゲートにＶＤＤ検出回路８から出力される検出信号の反転信号（反転検出信号）ＸＤＩＳＣが入力される。トランジスタＮ６のドレインに基準電圧ＶＳＳの供給端子１０Ａが接続され、トランジスタＮ６のソースに基準電圧ＶＳＳの出力端子１０Ｂが接続されている。出力端子１０Ｂは表示パネル部２に接続され、このため、出力端子１０Ｂと接地電位との間にパネル内部容量Ｃｐａｎｅｌ２が等価的に接続されることとなる。このパネル内部容量Ｃｐａｎｅｌ２と並列に、外部から容量（外部容量）Ｃｅｘｔ２が接続可能となっている。
なお、トランジスタＮ６として、Ｎチャネル型のほか、Ｐチャネル型トランジスタ、ＣＭＯＳ型トランスファゲートが使用できる。Ｐチャネル型トランジスタあるいはＣＭＯＳ型トランスファゲートの場合、そのゲートと反転検出電圧ＸＤＩＳＣの入力端子との間にインバータが必要となる。
【００４４】
ＶＳＳ保持回路１０において、基準電圧の低下（電位上昇）が検出され反転検出電圧ＸＤＩＳＣがローレベルとなるとＮＭＯＳトランジスタＮ６がオフし、パネル内部容量Ｃｐａｎｅｌ２（あるいは、外部容量Ｃｅｘｔ２が接続されている場合はパネル内部容量Ｃｐａｎｅｌ２と外部容量Ｃｅｘｔ２との合成容量）で決まる時間だけ基準電圧ＶＳＳを保持する。外部容量Ｃｅｘｔ２を設けた場合、外部容量Ｃｅｘｔ２の容量値で保持時間を調整できる。表示パネル部２内の電源回路のトランジスタ（不図示）がＴＦＴで形成されていることから保持電荷が徐々に抜けて保持電源電圧ＶＳＳ＿ｈｏｌｄがゆっくり低下（電位上昇）する。
【００４５】
このように、ＶＳＳ保持回路１０と前記ＶＤＤ保持回路９は、残像除去タイミング信号、即ち反転検出信号ＸＤＩＳＣおよび検出信号ＤＩＳＣに同期して電圧の保持動作を開始するが、保持した電圧は徐々に低下する。
【００４６】
図９は、ＶＣＯＭ放電回路の回路図である。
ＶＣＯＭ放電回路５は、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ７、遅延回路５１を有する。トランジスタＰ２のゲートおよび遅延回路５１の入力に、ＶＤＤ検出回路８から出力される検出信号ＤＩＳＣが入力される。トランジスタＰ２のドレインに共通電圧ＶＣＯＭの供給端子５Ａが接続され、トランジスタＰ２のソースに共通電圧ＶＣＯＭの出力端子５Ｂが接続されている。出力端子１０Ｂは表示パネル部２に接続され、このため、出力端子５Ｂと接地電位との間にパネル内部容量Ｃｐａｎｅｌ３が等価的に接続されることとなる。出力端子５Ｂと接地電位との間にトランジスタＮ７が接続されている。トランジスタＮ７のゲートが遅延回路５１の出力に接続されている。なお、図９において、共通電圧ＶＣＯＭの供給端子からみた外部負荷容量を外部容量Ｃｅｘｔ３で現している。
【００４７】
残像除去動作に入り、残像除去タイミングを与える検出信号ＤＩＳＣがハイレベルとなると、ＶＣＯＭ放電回路５においてＰＭＯＳトランジスタＰ２がオフし、パネル外部から入力され供給端子５Ａに印加されているＶＣＯＭ電圧の出力端子５Ｂへの供給経路が遮断され、ＶＣＯＭ電圧が表示パネル部２に印加されなくなる。このＶＣＯＭ電圧の供給遮断から遅延回路５１の遅延量Ｄだけ遅れてＮＭＯＳトランジスタＮ７がオンし、表示パネル部２内の容量（パネル内部容量）Ｃｐａｎｅｌ３に蓄積されていた電荷を急速に接地電位に放電する。遅延回路５１の遅延量Ｄは、トランジスタＰ２とＮ７が同時にオン状態となって貫通電流が流れるのを防止できる値に設定されている。
【００４８】
このように、ＶＣＯＭ放電回路５は、残像除去タイミング信号、即ち検出信号ＤＩＳＣに同期してパネル内のＶＣＯＭ供給線（コモンライン）の保持電荷を急速に放電させ、これにより残像を速やかに除去できる。
なお、ＶＣＯＭ放電回路５を検出信号の反転信号ＸＤＩＳＣを用いる構成に変更できる。その場合、トランジスタＰ２をＮチャネル型とし、トランジスタＮ７をＰチャネル型とするとよい。
【００４９】
本発明の実施の形態によれば、以下の効果が得られる。
電源オフの前に白信号（または、黒信号）等のミュート信号を書き込む従来の方式の残像除去では、パネルへの書き込みタイミングパルス発生と書き込み終了後の電源の立ち下げのタイミングの管理を必要とし、複雑なタイミングを発生させる必要があるが、本発明の実施形態ではそれらが不要であるため回路が簡単となる。
また、電源電圧の検出回路６，８で残像除去動作を起動し、画像表示システムからはタイミングを与える必要がないため、システム状態の保持用の補助電源（例えば電池）の引抜きなどで突然、画像表示システムが停止しても、残像や焼き付きを発生させない。
特に、画素２０のスイッチングトランジスタ２１のオンによる画素蓄積電荷のデータ線２４−ｉへの放電のみならず、放電素子（ディスチャージトランジスタ２８）をオンさせることにより、データ線２４−ｉの電荷を放電電位Ｖｄｉｓｃに強制的に引き抜く。このため、速やかな残像除去が可能である。その残像除去タイミングの制御が、電源電圧、例えばＶＤＤの低下検出に基づいて行われるため、複雑な回路が不要である。
また、特に第２の実施の形態によれば、パネル１００内に残像除去のための回路を全て内蔵しているため、表示装置の小型化が可能である。第２の実施の形態で説明したように、ＶＤＤ保持回路９、ＶＳＳ保持回路１０、ＶＣＯＭ放電回路５は、基本的に、残像除去タイミングを付与する検出信号ＤＩＳＣ（または、その反転信号ＸＤＩＳＣ）と同期して動作するトランジスタで動作するため、小さなサイズのトランジスタで放電制御が可能になる。
【００５０】
【発明の効果】
本発明によれば、電源オフと同時に速やかに各画素の蓄積電位をデータ線に放電し、かつ、複雑なタイミング制御を行わずに速やかにデータ線の電位を放電できる構成の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態の液晶表示装置の概略構成を示す図である。
【図２】（Ａ）は、ゲート制御回路の一構成例を示す図である。（Ｂ１）〜（Ｂ５）は、ゲート制御回路の動作を示す検出信号および走査ゲート線電圧のタイミングチャートである。
【図３】（Ａ）〜（Ｈ）は、各種電源電圧、信号および端子電圧のタイミングチャートである。
【図４】パネル内の画素電位の変化を示したグラフである。
【図５】第２の実施の形態の液晶表示パネルの概略構成を示す図である。
【図６】ＶＤＤ検出回路の回路図である。
【図７】ＶＤＤ保持回路の回路図である。
【図８】ＶＳＳ保持回路の回路図である。
【図９】ＶＣＯＭ放電回路の回路図である。
【符号の説明】
１，１００…液晶表示装置、２…液晶表示パネル（表示パネル部）、３…ＶＣＯＭ発生回路、４…水平駆動回路、５…ＶＣＯＭ放電回路、６，８…ＶＤＤ検出回路、７…レベルシフト回路、９…ＶＤＤ保持回路、１０…ＶＳＳ保持回路、２０…画素２０、２１…スイッチングトランジスタ、２２…液晶セル、２３…保持容量、２４−ｉ…データ線、２５−ｊ…走査ゲート線、２６…ゲート制御回路（垂直駆動回路）、２７…セレクタスイッチ、２８…放電素子としてのディスチャージトランジスタ、４０…ソースドライバ、ＣＳ…保持電圧、ＤＩＳＣ等…検出信号、ＸＤＩＳＣ…反転検出信号、ＶＣＯＭ…共通電圧、ＶＤＤ等…電源電圧、ＶＳＳ等…基準電圧、Ｖｇ１等…走査ゲートパルス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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