(57)【要約】【課題】段差の上へのエピタキシャル成長について、最もデバイス特性が向上する溝構造を有する半導体装置を提供する。【解決手段】（０００１）又は（０００−１）面より傾斜した面を最表面とする六方晶系炭化珪素層と、前記炭化珪素層を選択的にエッチングして形成された長方形の溝を長手方向がオフ方向に対して平行となるように配置した溝領域と、前記溝領域を含む前記炭化珪素層の上に堆積された炭化珪素エピタキシャル層と、を具備することを特徴とする炭化珪素半導体装置。【選択図】  図３
2004281875.tif 000002
【特許請求の範囲】
【請求項１】
（０００１）又は（０００−１）面から傾いた面を最表面とする六方晶系炭化珪素層と、
前記炭化珪素層を選択的にエッチングして形成された長方形の溝を長手方向がオフ方向に対して平行となるように配置した溝領域と、
前記溝領域を含む前記炭化珪素層の上に堆積された炭化珪素エピタキシャル層と、を具備することを特徴とする炭化珪素半導体装置。
【請求項２】
第１伝導型であり、（０００１）あるいは（０００−１）面より傾斜した面を最表面とする高濃度六方晶系炭化珪素基板と、
前記高濃度炭化珪素基板の上に形成された、第１伝導型の低濃度炭化珪素からなる第１の堆積膜と
前記第１の堆積膜上に選択的に切り欠かれている長方形の溝であり、長手方向がオフ方向に対して平行である第１の領域と、
前記第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜と、
前記第２の堆積膜上に選択的に切り欠かれている前記第１の領域より幅が広い第２の領域と第１伝導型の高濃度ソース領域と第２伝導型の低濃度ゲート領域からなる第３の堆積膜と、
前記第１の堆積膜に接し、前記第１の領域および第２の領域に形成されている第１伝導型の低濃度ベース領域と、
少なくとも前記第３の堆積膜の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して形成されたゲート電極と、
前記第１伝導型の炭化珪素基板の裏面に低抵抗接続されたドレイン電極と、
前記ゲート電極の上に層間絶縁膜を介して形成されていると共に、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
からなることを特徴とする炭化珪素半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、オフ角の大きさが１°乃至１５°の範囲であることを特徴とする炭化珪素半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、炭化珪素基板結晶のオフ方向が［１１−２０］又は［１−１００］方向であることを特徴とする炭化珪素半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、溝の深さがその上に堆積されるエピタキシャル膜の厚さと同程度か、それより大きいことを特徴とする炭化珪素半導体装置。
【請求項６】
（０００１）面上に段差を有する炭化珪素半導体装置を製造する方法において、酸化膜を形成する工程と、形成した酸化膜を除去する工程により、段差位置を後退させることを特徴とする炭化珪素半導体装置の製造法。
【請求項７】
（０００１）面上に段差を有する炭化珪素半導体装置を製造する方法において、酸化膜を形成する工程と、形成した酸化膜を除去する工程により、段差位置を後退させることを特徴とする請求項１乃至６のいずれかに記載の炭化珪素半導体装置の製造法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、溝構造を有するオフ基板上へ堆積されたエピタキシャル膜から構成される半導体装置に関するものである。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）は、大きなバンドギャップ、高い熱伝導率、高い飽和電子ドリフト速度、高い絶縁破壊電圧といった優れた特徴を有する半導体材料である。そのため、次世代の低損失パワーデバイス素子材料として注目されており、様々な素子構造が提案されている。
そのなかで、高耐圧・低オン抵抗のパワーＭＯＳＦＥＴとして、二重エピタキシャルＭＯＳＦＥＴ構造を提案した（特許文献１参照）。その構造の例を図５に示す。
【０００３】
この二重エピタキシャルＭＯＳＦＥＴ構造を図５に基づいて説明すると、第１伝導型の高濃度炭化珪素基板１表面上に形成されている第１伝導型の低濃度炭化珪素からなる第１の堆積膜２と、前記第１の堆積膜２上に選択的にエッチングされている第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜３１と、前記第２の堆積膜上に選択的にエッチングされている前記第１の領域より幅が広い第２の領域と第１伝導型の高濃度ソース領域５と第２伝導型の低濃度ゲート領域１１からなる第３の堆積膜３２と、前記第１の堆積膜２に接し、前記第１の領域および第２の領域に形成されている第１伝導型の低濃度ベース領域４と、少なくとも前記第３の堆積膜の表面上に形成されたゲート絶縁膜６と、前記ゲート絶縁膜を介して形成されたゲート電極７と、前記第１伝導型の炭化珪素基板の裏面に低抵抗接続されたドレイン電極１０と、前記ゲート電極７の上に層間絶縁膜８を介して形成されていると共に、前記第１伝導型の高濃度ソース領域５および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極９とから構成される。
【０００４】
この構造によれば、チャネルを欠陥等の少ない低濃度堆積膜により構成できることにより、チャネル移動度が向上し、オン抵抗の低減を図ることができる。
さらに、第１伝導型のベース領域の第１伝導型の不純物濃度が、第２伝導型の高濃度ゲート層の第２伝導型の不純物濃度よりも低くすることができ、高耐圧化することができるなどの効果がある。
【０００５】
前記のような二重エピタキシャルＭＯＳＦＥＴ構造を実現するためには、エッチングにより形成された溝である第１の領域の上にエピタキシャル膜を堆積させることが必要となる。
ところで、炭化珪素は結晶多形と称される、同じ組成においても結晶の積層順序の異なる結晶構造が存在する。炭化珪素をエピタキシャル成長させる場合、異なる結晶多形が混入しないようにすることが重要である。
【０００６】
通常、化学気相成長法（ＣＶＤ）を用い、結晶の低指数面が基板最表面に対して数度傾いた基板（オフ基板）上にステップフローモードで成長を行うことにより、異なる結晶多形が混入することを防ぐ方法が用いられる（特許文献２参照）。
したがって、溝領域の上に高品質な堆積膜を形成するためには、オフ基板上に溝を形成し、その上へエピタキシャル成長を行う必要がある。そのような成長においては、ステップフロー成長に起因する成長膜の形状変化が生じる可能性がある。
【０００７】
これに関連する技術として、（０００１）面から５°オフした６Ｈ型の炭化珪素基板にメサ構造を形成し、エピタキシャル成長を行った結果が報告されている（非特許文献１参照）。
その報告によると、メサ構造で形作られる段差のうち、ステップフロー成長の上流にあたる段差にｃ面ファセットが現れると報告されている。このような堆積膜の形状変化はデバイス特性に影響を与えると考えられる。しかし、その影響に関しては未だ十分に検討されていない。
しかし、ｃ面ファセット領域において伝導路の狭帯化による抵抗の増加などの特性劣化が生じる可能性があり、また溝の幅も増加することから、微細構造を作製することが困難となる問題がある。
オフ基板に形成された溝構造上のエピタキシャル膜に現れるｃ面ファセットの影響は、二重エピタキシャルＭＯＳＦＥＴのみならず、溝構造上のエピタキシャル膜を用いるその他の半導体装置においても生じると考えられる。
【０００８】
【特許文献１】
特願２００２−３０４５９６
【特許文献２】
アメリカ合衆国特許第４９１２０６４号
【非特許文献１】
Ｔ．Ｋｉｍｏｔｏ  ｅｔ  ａｌ，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，７６（１９９４）７３２２
【０００９】
【発明が解決しようとする課題】
本発明は、段差の上へのエピタキシャル成長についてさらに詳細に調べ、最もデバイス特性が向上する溝構造を有する半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、
１．（０００１）又は（０００−１）面から傾いた面を最表面とする六方晶系炭化珪素層と、
前記炭化珪素層を選択的にエッチングして形成された長方形の溝を長手方向がオフ方向に対して平行となるように配置した溝領域と、
前記溝領域を含む前記炭化珪素層の上に堆積された炭化珪素エピタキシャル層と、を具備することを特徴とする炭化珪素半導体装置。
２．第１伝導型であり、（０００１）あるいは（０００−１）面より傾斜した面を最表面とする高濃度六方晶系炭化珪素基板と、
前記高濃度炭化珪素基板の上に形成された、第１伝導型の低濃度炭化珪素からなる第１の堆積膜と
前記第１の堆積膜上に選択的に切り欠かれている長方形の溝であり、長手方向がオフ方向に対して平行である第１の領域と、
前記第１の領域を有する第２伝導型の高濃度ゲート領域からなる第２の堆積膜と、
前記第２の堆積膜上に選択的に切り欠かれている前記第１の領域より幅が広い第２の領域と第１伝導型の高濃度ソース領域と第２伝導型の低濃度ゲート領域からなる第３の堆積膜と、
前記第１の堆積膜に接し、前記第１の領域および第２の領域に形成されている第１伝導型の低濃度ベース領域と、
少なくとも前記第３の堆積膜の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して形成されたゲート電極と、
前記第１伝導型の炭化珪素基板の裏面に低抵抗接続されたドレイン電極と、
前記ゲート電極の上に層間絶縁膜を介して形成されていると共に、前記第１伝導型の高濃度ソース領域および第２伝導型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
からなることを特徴とする炭化珪素半導体装置。
３．上記１又は２に記載の半導体装置において、オフ角の大きさが１°乃至１５°の範囲であることを特徴とする炭化珪素半導体装置。
４．上記１乃至３に記載の半導体装置において、炭化珪素基板結晶のオフ方向が［１１−２０］又は［１−１００］方向であることを特徴とする炭化珪素半導体装置。
５．上記１乃至４に記載の半導体装置において、溝の深さがその上に堆積されるエピタキシャル膜の厚さと同程度か、それより大きいことを特徴とする炭化珪素半導体装置。
、を提供する。
【００１１】
本発明は、また
６．（０００１）面上に段差を有する炭化珪素半導体装置において、酸化膜を形成する工程と、形成した酸化膜を除去する工程により、段差位置を後退させることを特徴とする炭化珪素半導体装置の製造法
７．（０００１）面上に段差を有する炭化珪素半導体装置を製造する方法において、酸化膜を形成する工程と、形成した酸化膜を除去する工程により、段差位置を後退させることを特徴とする上記１乃至６のいずれかに記載の炭化珪素半導体装置の製造法。
、を提供する。
【００１２】
【発明の実施の形態】
（０００１）面に対してオフ角８°の４Ｈ型炭化珪素基板に溝領域を形成し、その溝領域上へエピタキシャル成長を行ったサンプルの断面を走査型電子顕微鏡（ＳＥＭ）で観察した像を図１に示す。
オフ方向に対して垂直な方向の段差上への成長である（ａ）において、ｃ面ファセットが現れていることがわかる。これは（０００−１）面上に成長を行った場合でも同様である。
このエピタキシャル層にキャリアを流すような電子デバイスを作製した際、ｃ面ファセット領域において伝導路の狭帯化による抵抗の増加などの特性劣化が生ると考えられる。また、溝の幅も増加することから、微細構造を作製することが困難となる。
【００１３】
以上から、本発明の炭化珪素半導体装置は、（０００１）又は（０００−１）面からある角度傾いた面を最表面とする六方晶系炭化珪素層、前記炭化珪素層を選択的にエッチングして形成された長方形の溝を長手方向がオフ方向に対して平行となるように配置した溝領域、及び前記溝領域を含む前記炭化珪素層の上に堆積された炭化珪素エピタキシャル層を備えるようにしたものである。
これによって、図１（ｃ）および（ｄ）に示すように、オフ方向と平行な方向の段差上の、エピタキシャル膜の断面ではｃ面ファセットが生じておらず、したがって伝導路の狭帯化などは生じない。この構造が本発明の大きな特徴である。
【００１４】
また、本発明は、図５に示すような二重エピタキシャルＭＯＳＦＥＴ構造において、溝形状が長方形であり、長辺がオフ方向に対して平行である、オフ基板を用いて製造された炭化珪素半導体装置を提供する。
さらに、本発明の半導体装置は、高品質なエピタキシャル膜を得るためには、オフ角の大きさが１°乃至１５°の範囲であること、炭化珪素基板結晶のオフ方向が［１１−２０］又は［１−１００］方向であることが望ましい。
また、溝の深さがエピタキシャル膜の厚みと同程度かより大きい場合に、ｃ面ファセットによる伝導路の狭帯化が顕著に生じることが分かった。そこで、溝の深さがその上に堆積されるエピタキシャル膜の厚さと同程度か、それより大きくすることが望ましい。
【００１５】
上記によって、ｃ面ファセットの影響を受けずに半導体装置を作ることができる。しかし、段差上へエピタキシャル成長を行ったサンプルの断面ＳＥＭ像図１を見ると、ｃ面ファセットが生じている図１（ａ）以外においても、エピ後の段差位置（イ）とエピ前の段差位置（ロ）とがずれていることがわかる。
これは、横方向にも成長が生じるためである。この段差位置のずれが、デバイスを作製する際に問題となる場合がある。
【００１６】
そこで、炭化珪素の酸化速度が、［０００−１］方向よりも、［１１−２０］あるいは［１−１００］方向の方が速く進むことを利用して段差位置を後退させる。（０００１）面上に形成された溝構造を酸化すると、図６に示すように表面よりも溝斜面の酸化速度の方が大きくなる。
したがって、酸化膜をフッ化水素酸（ＨＦ）溶液や反応性イオンエッチング等により除去することにより、エピタキシャル成長後の段差位置が後退させることができ、図１に示す成長後の段差位置（イ）と成長前の段差位置（ロ）の位置を近づけることができる。
【００１７】
【実施例】
本発明は上記のような特徴を持つものであるが、以下にその実施例を具体的に示しながら詳細に説明する。
【００１８】
［実施例１］
図２に示すような断面構造を持つ半導体装置を作製し、溝方向による特性の違いを検証した。図２において、たとえば１×１０１８ｃｍ−３の窒素がドーピングされた厚さ３００μｍの高濃度ｎ＋型基板１表面上には、たとえば２×１０１８ｃｍ−３のアルミニウムがドーピングされた厚さたとえば０．５μｍの高濃度ｐ＋型層３が堆積されている。
前記高濃度ｐ＋型層３には、選択的に形成された溝領域が反応性イオンエッチング技術により設けられており、溝は前記ｎ＋基板１にまで貫通している。
さらに、前記高濃度ｐ＋型層３の上には、たとえば５×１０１５ｃｍ−３の窒素がドーピングされた低濃度ｎ型層４が化学気相成長法にて、例えば０．５μｍ堆積されている。
【００１９】
前記低濃度ｎ型層４は、溝領域において前記ｎ＋型基板１に直接接している。前記低濃度ｎ型層には約１×１０２０ｃｍ−３のリン（Ｐ）がドーピングされた高濃度ｎ＋型ソース領域５がイオン注入により形成されており、その表面に低抵抗接続されたソース電極９が形成されている。前記高濃度ｎ＋型基板の裏面には、ドレイン電極１０が形成されている。
高濃度ｎ＋型基板１表面上は、（０００１）面が最表面に対して［１１−２０］方向に傾いている４Ｈ型の炭化珪素オフ基板を用いた。炭化珪素結晶は、６Ｈ型、２Ｈ型でもよく、結晶面は（０００−１）面、オフ方向は［１−１００］でもよい。高品質なエピタキシャル膜を得るためには、オフ角は、１°〜１５°必要である。ここでは、オフ角８°の基板を用いた。
【００２０】
図２のデバイスにおいて、ソース電極をアース電位に、ドレイン電極を正電位に設定すると、ソース領域５からｎ型層４、ｎ＋型基板１を通ってドレイン電極１０へ電子が流れる。
ここで、溝の形成方向とオフ方向について調べた。キャリアの流れる溝側面を基板のオフ方向に対して平行となるように溝を形成した図３（ａ）ではｃ面ファセットの影響を受けないが、垂直に溝を形成した図３（ｂ）ではｃ面ファセットが出現した領域をキャリアが流れることとなる。
それぞれの場合においてソース−ドレイン間の抵抗を測定した結果、オフ方向に対して平行に溝を形成することによって、垂直に形成した場合よりもオン抵抗を低減することができた。以上より、オン抵抗を低減させるには溝側面はオフ方向に対して平行になるように形成するのが望ましいことがわかる。
【００２１】
また、溝構造の形状は図４（ａ）に示すような円形や六角形や正方形によるメッシュ構造よりも、図４（ｂ）に示すような細長い溝からなるストライプ型で、長手方向をオフ方向と平行とし、オフ方向に平行な溝側面を流れるキャリアが主となるように形成するのが望ましい。
以上のことは、オフ角を有する基板に溝を形成し、溝の上へ堆積させたエピタキシャル膜にキャリアを流すようなその他の素子にも適用できることは容易に類推できる。すなわち、低濃度ｎ型層４の表面に酸化膜を介してゲート電極を設ければ、ＭＯＳＦＥＴ構造に適用される。
また、ゲート領域を溝側面に設ければ溝ゲートＭＯＳＦＥＴとなる。さらに、低濃度ｎ型層４の表面にショットキー電極を設ければ、ショットキーバリアダイオードに適用できる。
【００２２】
［実施例２］
本発明を用いた半導体装置の一例として図５に示す断面図を持つＭＯＳＦＥＴデバイスを作製した。図５において、１×１０１８ｃｍ−３の窒素がドーピングされた厚さ３００μｍの高濃度ｎ＋型基板１表面上には、たとえば、５×１０１５ｃｍ−３の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。
前記低濃度ｎ型ドリフト層２の表面上には、たとえば、２×１０１８ｃｍ−３のアルミニウムがドーピングされた厚さ０．５μｍの高濃度ｐ＋型層３１が堆積されている。さらに、前記高濃度ｐ＋型層３１の上には、たとえば、５×１０１５ｃｍ−３のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。
【００２３】
前記低濃度ｐ型層３２の表面部分には、たとえば、選択的に約１×１０２０ｃｍ−３のリンがドーピングされた高濃度ｎ＋型ソース領域５がイオン注入により形成されている。前記高濃度ｐ＋型層３１には、選択的に形成された幅２μｍの切り欠き部からなる第１の領域が設けられており、前記低濃度ｐ型層３２には、前記切り欠き部より幅の広い第２の領域が形成されている。
【００２４】
前記第１および第２の領域には、たとえば、１×１０１６ｃｍ−３の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接して設けられている。前記低濃度ｐ型層３２における幅の広い第２の領域は、抵抗成分が小さくなり、炭化珪素半導体装置のオン抵抗を低減することができる。前記低濃度ｎ型ベース領域４と高濃度ｎ＋型ソース領域５の中間部分には、低濃度ｐ型層３の表面層にチャネル領域１１が形成される。
【００２５】
前記チャネル領域１１上、および低濃度ｎ型ベース領域４の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して、高濃度ｎ＋型ソース領域５とｐ型ウェル層３とのそれぞれの表面に低抵抗接続されたソース電極９が形成されている。また、前記高濃度ｎ＋型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。
高濃度ｎ＋型基板１表面上は、（０００１）面が最表面に対して［１１−２０］方向に数°傾いている４Ｈ型炭化珪素オフ基板を用いた。炭化珪素結晶は、６Ｈ型、２Ｈ型でもよく、結晶面は（０００−１）面、オフ方向は［１−１００］でもよい。高品質なエピタキシャル膜を得るためには、オフ角は、１°〜１５°必要である。ここでは、オフ角８°の基板を用いた。
この構造においてソース−ドレイン間の抵抗を測定した結果、オフ方向に対して平行に溝を形成することによって、垂直に形成した場合と比較してオン抵抗を低減することができた。
【００２６】
［実施例３］
（０００１）面を最表面にもつ炭化珪素に溝構造を形成し、その上にエピタキシャル成長を行った基板に酸化処理を行った。酸化は温度１０００°Ｃ〜１２００°Ｃであり、望ましくは１１００°Ｃである。
酸化雰囲気は望ましくは、水素を酸素で燃焼させることによって生じた水蒸気であるが、乾燥酸素、オゾンでもよい。以上の条件で、１０時間酸化を行ったところ、（０００１）面である基板表面は約２０ｎｍ酸化が進んだが、溝側面は約４００ｎｍ酸化された。
形成された酸化膜をフッ酸溶液等で除去することによって、溝の段差位置を約４００ｎｍ後退させることができた。
【００２７】
【発明の効果】
本発明は、溝構造が形成されている炭化珪素オフ基板上に堆積されたエピタキシャル膜からなる半導体装置において、溝側面をオフ方向に対して平行に形成することにより、溝の段差に現れるｃ面ファセットの影響を受けずに炭化珪素半導体装置を作製することができ、ｃ面ファセット領域において伝導路の狭帯化による抵抗の増加などの特性劣化が生じるのを防止できるという著しい効果を有する。
また、溝の幅も増加することから、微細構造を作製することが可能となる利点がある。さらに、酸化工程と酸化膜除去工程により、炭化珪素（０００１）面に形成された溝の段差の位置を後退させることができる効果を有する。
【図面の簡単な説明】
【図１】溝構造上にエピタキシャル成長を行った際の、断面ＳＥＭ像である。（ａ）および（ｂ）はオフ方向に平行な、（ｃ）および（ｄ）はオフ方向に垂直な面での断面である。
【図２】溝の方向による電気特性の変化を調べるために作製した半導体装置の断面図である。
【図３】図２に記載した構造が、溝を形成する方向とオフ方向との関係によってどのような影響を受けるかを示した図である。（ａ）はオフ方向に垂直な面、（ｂ）はオフ方向に平行な面での断面である。
【図４】溝構造の形状の種類を示す図である。
【図５】本発明を用いて作製された二重エピタキシャルＭＯＳＦＥＴ構造の一例を示す図である。
【図６】炭化珪素（０００１）面に段差を設け、酸化処理を行った場合の酸化の様子を示す図である。
【符号の説明】
１  高濃度ｎ＋型バルク基板
２  低濃度ｎ型エピタキシャルドリフト層
３  ｐ型エピタキシャル層
４  低濃度ｎ型ベース領域
５  高濃度ｎ＋型ソース領域
６  ゲート絶縁膜
７  ゲート電極
８  層間絶縁膜
９  ソース電極
１０  ドレイン電極
１１  チャネル領域
３１  高濃度ｐ＋型エピタキシャルウェル層
３２  低濃度ｐ−型エピタキシャルウェル層
【図１】
2004281875.tif 000003
【図２】
2004281875.tif 000004
【図３】
2004281875.tif 000005
【図４】
2004281875.tif 000006
【図５】
2004281875.tif 000007
【図６】
2004281875.tif 000008