(57)【要約】【課題】高速化および高性能化を実現するための薄膜トランジスタおよびその製造方法、ならびに液晶表示装置を提供することである。【解決手段】ゲート絶縁膜１４には、段差部２５が形成され、段差部２５にゲート電極１５がサイドウォール状に形成される。ゲート絶縁膜１４に形成されたゲート電極１５の幅は、平坦状のゲート絶縁膜５に形成されるゲート電極６より小さくなるので、段差部２５にゲート電極１５が形成される薄膜トランジスタ１０（１０Ａ）のソース電極１６とドレイン電極１７との間の距離は、平坦部にゲート電極６を形成する薄膜トランジスタ１のソース電極８とドレイン電極９との間の距離より短くなる。したがって薄膜トランジスタ１０（１０Ａ）における半導体中のキャリアの移動速度を高めて、高速かつ高性能な薄膜トランジスタ１０（１０Ａ）を得られるので、表示品位の高い液晶表示装置を実現できる。【選択図】　　　図１
2004087699.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成される薄膜トランジスタであって、
基板表面部に段差を有して形成されることによって段差部が形成されるゲート絶縁膜と、
ゲート絶縁膜の段差部に形成されるゲート電極とを含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート電極は、段差部を含めてゲート絶縁膜に積層して形成されたゲート電極膜の段差部付近を全体的にエッチングすることによって形成されていることを特徴とする薄膜トランジスタ。
【請求項３】
前記ゲート電極は、段差部を部分的に覆う位置に形成されるゲート配線と一体的に形成されていることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１〜３のいずれかに記載の薄膜トランジスタが、絵素部および駆動部の少なくとも一方に用いられることを特徴とする液晶表示装置。
【請求項５】
基板に薄膜トランジスタを形成する方法であって、
ゲート絶縁膜を形成する絶縁膜形成工程と、
ゲート絶縁膜に段差部を形成する段差形成工程と、
段差部が形成されたゲート絶縁膜に積層してゲート電極膜を形成する電極膜形成工程と、
ゲート電極膜の段差部付近を全体的にエッチングするエッチング工程とを含むことを特徴とする薄膜トランジスタの形成方法。
【請求項６】
エッチング工程では、段差部を部分的に覆う位置に線状のマスクを形成して、ゲート電極膜をエッチングすることを特徴とする請求項５記載の薄膜トランジスタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば液晶フラットパネルディスプレイなどの表示装置に好適に用いられる薄膜トランジスタおよびその製造方法ならびに液晶表示装置に関する。
【０００２】
本発明において、用語「略平行」は「平行」を含む。
【０００３】
【従来の技術】
液晶表示装置では、表示装置に用いられる駆動回路を表示装置と同一基板上に作り込む、ドライバモノリシック型の液晶表示装置の製造が行われており、さらに付加機能を有する、より高性能な回路を作りこむ、システム・オン・パネルの構想が高まっている。そのために、従来のものより高速かつ高性能な薄膜トランジスタを製造する技術が必要である。
【０００４】
図６は、従来の一般的な薄膜トランジスタ１の製造工程を段階的に示す断面図である。薄膜トランジスタを製造する工程は、図６（ａ）において、ガラス基板２に順次ベースコート膜３、半導体膜４、ゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極６を形成する。なお、半導体膜４およびゲート電極６に所望のパターンを形成する際には、化学気相成長法やスパッタ法により膜を堆積し、フォトリソグラフィによってレジストなどの有機膜に所望のパターンを形成する。この後、ウエットエッチングまたはドライエッチングによって不要領域の膜を除去する。その後、薄膜トランジスタを製造する工程は、図６（ｂ）において、順次イオンドーピング法などによって、半導体膜４に高濃度の不純物を注入してソース領域４ａとドレイン領域４ｂとを形成し、層間絶縁膜７を形成し、コンタクトホール７ａ，７ｂを形成し、ソース電極８とドレイン電極９とをそれぞれ形成する。
前記のようにすることによって、薄膜トランジスタは完成する。
【０００５】
【発明が解決しようとする課題】
従来の技術では、液晶表示装置などに用いられる大型絶縁性基板にゲート電極のパターンを形成する場合、ゲート電極６の幅の解像度は、ゲート電極のパターンをレジスト層に転写する露光装置の性能により決定される。現状の半導体の製造プロセスにおける線幅の解像度は、約０．３μｍの値が実現されているのに対し、液晶表示装置の製造プロセスにおける線幅の解像度は、約５倍の１．５μｍの値しか得られていないので、薄膜トタンジスタを小形に形成することができず、薄膜トランジスタの高速、高性能化の妨げとなっている。
【０００６】
したがって本発明の目的は、高速化および高性能化を実現するための薄膜トランジスタおよびその製造方法、ならびにその薄膜トランジスタを用いた液晶表示装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、基板に形成される薄膜トランジスタであって、
基板表面部に段差を有して形成されることによって段差部が形成されるゲート絶縁膜と、
ゲート絶縁膜の段差部に形成されるゲート電極とを含むことを特徴とする薄膜トランジスタである。
【０００８】
本発明に従えば、基板に形成されるゲート絶縁膜には、段差部が形成され、この段差部にゲート電極が形成される。このようにゲート絶縁膜の段差部に形成されるゲート電極は、ゲート絶縁膜にゲート電極膜を積層した後、レジスト層などを形成することなく全体をエッチングすることによって形成することが可能である。このようにしてゲート絶縁膜の段差部にゲート電極を形成すると、そのゲート電極の幅は、平坦状のゲート絶縁膜にゲート電極を形成し、レジスト層などを形成して部分的にエッチングすることによって形成されるゲート電極の幅より小さく形成することが可能である。このようなゲート電極を形成すれば、薄膜トランジスタは、ゲート電極の幅を小さくすることができるので、ソース電極とドレイン電極との間の距離が、平坦部にゲート電極を形成する薄膜トランジスタのソース電極とドレイン電極との間の距離より短くなる。したがってソース電極とドレイン電極との間をキャリアが移動するために要する時間を短くし、高速かつ高性能な薄膜トランジスタを得ることができる。またゲート電極の幅が小さくなることによって、薄膜トランジスタを小形に形成することができる。またゲート絶縁膜自体に段差部が形成されるので、他の膜を段差状に形成する必要がない。
【０００９】
また本発明は、前記ゲート電極は、段差部を含めてゲート絶縁膜に積層して形成されたゲート電極膜の段差部付近を全体的にエッチングすることによって形成されていることを特徴とする薄膜トランジスタである。
【００１０】
本発明に従えば、ゲート電極は、段差部を含めたゲート絶縁膜にゲート電極膜を積層した後、レジスト層などを形成することなく段差部付近を全体的にエッチングすることによって段差部に形成される。このようにして形成されるゲート電極の幅は、平坦状のゲート絶縁膜にゲート電極膜を形成し、レジスト層などを形成して部分的にエッチングすることによって形成されるゲート電極の幅より小さくなる。このようなゲート電極が形成される薄膜トランジスタは、ゲート電極の幅が小さいので、ソース電極とドレイン電極との間の距離が、平坦部にゲート電極を形成する薄膜トランジスタのソース電極とドレイン電極との間の距離より短くなる。したがってソース電極とドレイン電極との間をキャリアが移動するのに要する時間を短くし、高速かつ高性能な薄膜トランジスタを得ることができる。またゲート電極の幅が小さくなることによって、薄膜トランジスタを小形に形成することができる。
【００１１】
また本発明は、前記ゲート電極は、段差部を部分的に覆う位置に形成されるゲート配線と一体的に形成されていることを特徴とする薄膜トランジスタである。
【００１２】
本発明に従えば、ゲート電極は、段差部を部分的に覆う位置に形成されるゲート配線と一体的に形成される。これによってゲート電極とゲート配線とを別に形成し接続する場合のような接続不良が防がれ、信頼性の高い薄膜トランジスタを得ることができる。
【００１３】
また本発明は、前記薄膜トランジスタが、絵素部および駆動部の少なくとも一方に用いられることを特徴とする液晶表示装置である。
【００１４】
本発明に従えば、高速化および高性能化を図った薄膜トランジスタを用いることによって、表示品位の高い液晶表示装置を実現できる。
【００１５】
また本発明は、基板に薄膜トランジスタを形成する方法であって、
ゲート絶縁膜を形成する絶縁膜形成工程と、
ゲート絶縁膜に段差部を形成する段差形成工程と、
段差部が形成されたゲート絶縁膜に積層してゲート電極膜を形成する電極膜形成工程と、
ゲート電極膜の段差部付近を全体的にエッチングするエッチング工程とを含むことを特徴とする薄膜トランジスタの形成方法である。
【００１６】
本発明に従えば、薄膜トランジスタを形成するにあたって、半導体膜を形成した基板にゲート絶縁膜を形成し、所望の位置に段差部が形成されるように考慮してゲート絶縁膜に段差部を形成する。その後、段差部が形成されたゲート絶縁膜にゲート電極膜を形成し、段差部付近をレジスト層などを形成することなく全体をエッチングすることによって、段差部にゲート電極を形成することができる。このように形成されるゲート電極の幅は、平坦状のゲート絶縁膜に形成されるゲート電極の幅より小さく、ソース電極とドレイン電極との間の距離を小さくして、高速かつ高性能であり、かつ小形の薄膜トランジスタを形成することができる。本発明では、このような効果を達成することができる薄膜トランジスタをゲート絶縁膜に段差を形成するだけの簡単な作業によって、微細なレジスト層のマスクを形成するなどの細かな、高度かつ高精度の技術が要求される作業を必要とすることなく薄膜トランジスタを形成することができる。
【００１７】
また本発明は、エッチング工程では、段差部を部分的に覆う位置に線状のマスクを形成して、ゲート電極膜をエッチングすることを特徴とする。
【００１８】
本発明に従えば、ゲート電極膜をエッチングする工程では、段差部を部分的に覆う位置に線状のレジスト層のマスクを形成した後、ゲート電極膜を全体的にエッチングする。マスクを形成した部分のゲート電極膜は、エッチング後も残るので、この部分をゲート配線にする。したがってゲート電極とゲート配線とは、一体的に形成されるので、配線部分を形成する工程が省け、薄膜トランジスタを製造する際に要する作業時間が短縮できる。
【００１９】
【発明の実施の形態】
図１は、本発明の実施の一形態の薄膜トランジスタ１０の断面図であり、後述する図２の切断面線Ａ−Ａから見た断面を示す。薄膜トランジスタ１０の性能は、半導体膜１３の結晶の状態、ゲート絶縁膜１４の膜厚および膜質、ゲート電極１５の線幅など様々なパラメータによって決定される。その中で薄膜トランジスタ１０の高速化、高性能化のためには、ゲート電極１５の幅をさらに小さくして微細にする必要がある。また、ゲート電極１５の幅を微細にすることが可能となれば、画素電極のトランジスタを小形にすることができるため、画素の開口率を向上することができ、より明るいディスプレイを実現することができるようになる。
【００２０】
薄膜トランジスタ１０は、アクティブマトリックス駆動方式の液晶表示装置において液晶を駆動するためのスイッチング素子として用いられる。液晶表示装置は、マトリックス状に並ぶ複数の画素電極が形成される一方の基板１１と対向電極が形成される他方との間に液晶を封入して構成される。薄膜トランジスタ１０は、一方の基板１１に各画素電極に関連して設けられ、各画素電極と対向電極との間に選択的駆動電圧を印加して、液晶表示装置によって液晶の駆動状態に応じた画像表示をすることができる。
【００２１】
薄膜トランジスタ１０は、たとえばガラス基板などの絶縁性基板（以下、単に「基板」という場合がある）１１にベースコート膜１２が形成され、ベースコート膜１２に半導体膜１３であるポリシリコン膜１３を介して形成されたゲート絶縁膜１４とゲート電極１５とソース電極１６およびドレイン電極１７とを有する。図１には、絶縁性基板１１の厚み方向一方を上方に、厚み方向他方を下方に示し、以下「上」「下」を用いて説明する場合がある。
【００２２】
絶縁性基板１１の上面１１ａには、ベースコート膜１２が形成される。ベースコート膜１２は、たとえば二酸化ケイ素（ＳｉＯ２）などの絶縁物が用いられる。ベースコート膜１２の上面１２ａの中央部付近には、半導体膜であるポリシリコン膜１３が形成される。ポリシリコン膜１３は、不純物が付加されたソース領域２２およびドレイン領域２３と、これら各領域２２，２３に挟まれ、不純物が付加されていないチャネル領域２７とを有する。さらに、ポリシリコン膜１３全体とその他のベースコート膜１２とを覆うゲート絶縁膜１４が形成される。
【００２３】
ゲート絶縁膜１４は、第１〜第２平坦部１８〜１９と、第１および第２段差部２５，３５とを含む。第１〜第２平坦部１８〜１９は、この順に上方から下方に各段的に形成され、第１および第２平坦部１８，１９間に第１段差部２５が形成され、第２および第３平坦部１９，２０間に第２段差部３５が形成される。第１平坦部１８は、ゲート絶縁膜１４の最も上方、したがって基板１１に遠い側に形成される。第２平坦部１９は、この第１平坦部１８の端部に第１段差部２５を介して連なり、第１平坦部１８よりも下方に、したがって基板１１に近い側に形成される。第１〜第２平坦部１８〜１９の上面は、互いに略平行で、かつ基板１１の上面１１ａに略平行に配置される。第１段差部２５の段差面２１は、基板の上面１１ａに対して垂直に形成される。このようにゲート絶縁膜１４の第１段差部２５にゲート電極（以下、「サイドウォール」という場合がある）１５がサイドウォール状にすなわち段差面２１を覆い、段差面２１に沿って延びるように形成される。
【００２４】
ゲート絶縁膜１４の第１〜第３平坦部１８〜２０およびゲート電極１５の上面には、ゲート絶縁膜１４およびゲート電極１５の上面を覆って層間絶縁膜２４が形成される。層間絶縁膜２４とゲート絶縁膜１４とを基板１１の厚み方向に貫いてコンタクトホール２４ａおよび２４ｂが、形成される。ソース電極１６は、コンタクトホール２４ａによってソース領域２２と電気的に接続されるように層間絶縁膜２４の上方に形成される。ドレイン電極１７は、コンタクトホール２４ｂによって、ドレイン領域２３と電気的に接続されるように層間絶縁膜２４の上方に形成される。ソース電極１６は、ソース配線に接続されていて、ドレイン電極１７は、画素電極に接続されている。
【００２５】
薄膜トランジスタ１０は、ゲート電極１５に駆動電位を与えられると、これによってチャネル領域２７にチャネルが形成され、ソース領域２２とドレイン領域２３とが導通する。薄膜トランジスタ１０は、ゲート電極１５に駆動電位を与える状態と与えない状態を切替えることによって、アクティブマトリックス駆動方式の液晶表示装置において液晶を駆動するためのスイッチング素子として用いられる。
【００２６】
ソース配線２６およびゲート配線２８は、複数本間隔をあけて並んでいる。ソース配線２６とゲート配線２８とは、直交する方向に延びていて、ソース配線２６とゲート配線２８との交差部近傍に薄膜トランジスタ１０が設けられている。このように薄膜トランジスタ１０は、マトリックス状に並んでいて、薄膜トランジスタ１０のゲート電極１５に駆動電位を与える状態と与えない状態とを切替えることによって、薄膜トランジスタ１０のスイッチング対応を切替え、これによってソース配線２６から薄膜トランジスタ１０を介して画素電極に電位を与える状態と与えない状態とを切替えることによって、画素電極と対向電極との間に液晶を駆動するための駆動電圧を印加して、液晶表示装置によって液晶の駆動状態に応じた画像表示をすることができる。
【００２７】
図２は、薄膜トランジスタ１０を示す平面図である。薄膜トランジスタ１０は、シングルゲート型のトランジスタである。ソース配線２６は、ゲート配線２８に対して垂直な方向に延びて形成される。また、ソース配線２６とゲート配線２８とは、厚み方向に関しては絶縁膜を介して積層され、上方、すなわち基板１１から遠い方向にソース配線２６が形成され、下方、すなわち基板１１から近い方向にゲート配線２８が形成される。厚み方向から見たときにソース配線２６とゲート配線２８とが交差する付近に、薄膜トランジスタ１０が配置される。薄膜トランジスタ１０のソース電極１６は、ソース配線２６と一体に形成され、ドレイン電極１７は、図示しない画素電極に接続される。ゲート絶縁膜１４には、残余部に比べて窪んでいる四角形状の凹所が形成され、その凹所を取囲むように四角形状の第１段差部２５が形成される。このような段差部２５の内方領域にドレイン電極１７が形成され、外方の領域にソース電極１６が形成される。ゲート配線２８が段差部２５の第１縁辺部３１を含む領域に形成され、ゲート電極１５が段差部２５の第２〜第４縁辺部３２〜３４に沿ってＵ字状に形成される。このゲート電極１５は、両端部でゲート配線２８に一体に連なっている。このゲート電極１５は、中間部の１箇所３７がチャネル領域にゲート絶縁膜を挟んで対向している。ゲート電極１５のチャネル領域に対向する前記箇所（対向箇所という）３７は、ゲート配線２８に２つの経路３８ａ，３８ｂで電気的に接続される。したがって各経路３８ａ，３８ｂのうちいずれか一方の経路が断線しても残余の経路でゲート配線２８からゲート電極１５に駆動電位を与えることができる。
【００２８】
図３は、薄膜トランジスタ１０の製造工程を示すフローチャートであり、図４は、製造工程を段階的に示す断面図である。図４（ａ）は、図３の製造工程ステップＳ１〜Ｓ４によって製造された薄膜トランジスタ１０の断面図を示し、図４（ｂ）は、図３の製造工程ステップＳ５〜Ｓ９によって製造された薄膜トランジスタ１０断面図を示す。
【００２９】
薄膜トランジスタ１０を製造する際には、図３のステップＳ１〜Ｓ４および図４（ａ）に示すように、ステップＳ１では、たとえばガラス基板など絶縁基板１１の上面１１ａにベースコート膜１２として二酸化ケイ素（ＳｉＯ２）などの絶縁膜を化学気相成長法（ＣＶＤ法：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）またはスパッタ法によって５００ｎｍ程度堆積させる。このベースコート膜１２は、ガラス基板などの絶縁性基板１１からの不純物が後述する半導体膜であるポリシリコン膜１３に取込まれることを防止することを目的にしており、必要な膜厚は、その膜質によって決定され、場合によっては必要ないこともある。
【００３０】
ステップＳ２では、ベースコート膜１２の上面１２ａにアモルファスシリコン膜（ａ−Ｓｉ膜）を５０ｎｍ程度の厚さで堆積させる。ステップＳ３では、所定の手法を用いてアモルファスシリコン膜を結晶化し、ポリシリコン膜（ｐｏｌｙ−Ｓｉ膜）１３に変化させる。結晶化の手法は、熱による固相成長やレーザー照射による方法などがあるが、本発明の実施の一形態においては、どのような手法であってもかまわない。
【００３１】
ステップＳ４では、フォトリソグラフィまたはエッチングによって、形成されたポリシリコン膜１３にパターン形成する。つまりポリシリコン膜１３にレジスト層を形成し、レジスト層にパターンを露光装置で転写し、現像してマスクを形成した後、ドライエッチングまたはウエットエッチングによって不要領域のポリシリコン膜１３を除去することによって所望のパターンを形成する。本発明の実施の一形態では、この際に後の工程で形成される第１段差部２５がゲート電極１５となるようにレイアウトを行う。
【００３２】
この後、薄膜トランジスタ１０を製造する際には、図３のステップＳ５〜Ｓ９および図４（ｂ）に示す。ステップＳ５は、ゲート絶縁膜１４を形成する絶縁膜形成工程であり、ポリシリコン膜１３全体とその他のベースコート膜１２とを覆うように二酸化ケイ素などを化学気相成長法またはスパッタ法により６００ｎｍ程度堆積させる。
【００３３】
ステップＳ６は、ゲート絶縁膜に段差部２５を形成する段差部形成工程であり、ゲート絶縁膜１４に段差を形成する領域が開口されるように、フォトリソグラフィによってゲート絶縁膜１４にパターンを形成される。つまりゲート絶縁膜１４にレジスト層を積層し、レジスト層にパターンを露光装置で転写し、現像してマスクを形成した後、ドライエッチングまたはウエットエッチングによって開口部のゲート絶縁膜１４を除去することによって段差部２５を形成する。このとき、開口部のゲート絶縁膜１４は、薄膜トランジスタ１０に要求されるゲート絶縁膜１４としての必要膜厚が残存するように調整し、エッチングを行う。
【００３４】
ステップＳ７は、電極膜形成工程であり、ゲート絶縁膜１４に形成された段差部２５を覆うようにゲート電極膜を５００ｎｍ程度堆積させる。ゲート電極１５は、形成されたゲート電極膜にエッチングを行うことによって形成される。このとき配線となる領域を形成するために、ステップＳ８では、段差部２５を部分的に覆う位置にフォトリソグラフィによって線状のマスクを形成する。この際、たとえば図２に示すように、薄膜トランジスタ１０とゲート配線２８とを電気的に接続するため、ゲート配線２８が段差部２５の第１縁辺部３１を覆うようにオーバーラップ部２９を設けてレイアウトする。ステップＳ９では、段差部付近を含むゲート電極膜をドライエッチングによって全体的にエッチングすることによって、ゲート配線２８を形成するとともに段差部２５に膜残りが生じ、ゲート電極１５は所望のサイドウォール状に形成される。このゲート電極膜１５つまりサイドウォール１５の形成にあたっては、段差部２５のテーパ形状、ゲート電極膜のカバレッジ、ゲート電極膜のドライエッチングの条件などのパラメータの組み合わせによって、所望のサイドウォール形状が得られるように適宜調整し、決定する。
【００３５】
前記に説明したように、ゲート電極膜１４をエッチングする工程では、段差部２５を部分的に覆う位置に線状のレジスト層のマスクを形成した後、ゲート電極膜全体をエッチングする。マスクを形成した部分のゲート電極膜は、エッチング後も残るので、この部分をゲート配線２８とするとともに段差部２５には、膜残りが生じこの部分をゲート電極１５にする。したがってゲート電極１５とゲート配線２８とは、一体的に形成されるので、ゲート電極１５とゲート配線２８とを別に形成し接続する場合のような接続不良が防がれ、信頼性の高い薄膜トランジスタを得ることができるとともに配線部分を形成する工程が省け、薄膜トランジスタを製造する際に要する作業時間が短縮できるとともにコストダウンおよび信頼性が向上される。
【００３６】
この後、薄膜トランジスタを作成する工程は、図１および図３のステップＳ１０〜Ｓ１３に示す。ステップＳ１０では、イオンドーピング法などによって、半導体膜であるポリシリコン膜１３に高濃度の不純物を注入してソース領域２２とドレイン領域２３とを形成する。ステップＳ１１では、層間絶縁膜２４を堆積する。ステップＳ１２では、コンタクトホール２４ａ，２４ｂを形成する。ステップＳ１３では、ソース電極１６とドレイン電極１７とをそれぞれ形成する。前記のようにすることによって、薄膜トランジスタ１０は完成する。
【００３７】
以上のように、説明した薄膜トランジスタ１０の製造方法を用いると、形成されたサイドウォール１５の幅Ｈが、実質的なゲート電極１５の幅として薄膜トランジスタ１０を動作させる。たとえばサイドウォール１５の幅Ｈが０．２μｍに形成されればゲート電極１５の幅は、０．２μｍとなり、現在のフォトリソグラフィで形成することができる最小線幅１．５μｍの５分の１以下の微細なゲート線幅の薄膜トランジスタを製造することが可能となる。
【００３８】
以上説明した薄膜トランジスタ１０によれば、基板に形成される薄膜トランジスタ１０のゲート絶縁膜１４には、段差部２５が形成され、この段差部２５にゲート電極１５が形成される。このようにゲート絶縁膜１４の段差部２５に形成されるゲート電極１５は、ゲート絶縁膜１４にゲート電極膜１５を積層した後、レジスト層などを形成することなく全体をエッチングすることによって段差部２５に形成することが可能である。このようにしてゲート絶縁膜１４の段差部２５にゲート電極１５を形成すると、そのゲート電極１５の幅は、平坦状のゲート絶縁膜５にゲート電極膜を形成しレジスト層などを形成して部分的にエッチングすることによって形成されるゲート電極６の幅より小さく形成することが可能である。
【００３９】
また、ゲート電極１５は、段差部２５を含めたゲート絶縁膜１４にゲート電極膜を積層した後、レジスト層などを形成することなく段差部２５付近を全体的にエッチングすることによって段差部２５に形成される。このようにして形成されるゲート電極１５の幅は、平坦状のゲート絶縁膜５にゲート電極膜を形成し、レジスト層などを形成して部分的にエッチングすることによって形成されるゲート電極６の幅より小さくなる。
【００４０】
前記のようなゲート電極１５を形成すれば薄膜トランジスタ１０は、ゲート電極１５の幅を小さくすることができるので、ソース電極１６とドレイン電極１７との間の距離が、平坦部にゲート電極６を形成する薄膜トランジスタ１のソース電極８とドレイン電極９との間の距離より短くなる。したがってソース電極１６とドレイン電極１７との間をキャリアが移動するために要する時間を短くし、高速かつ高性能な薄膜トランジスタを得ることができる。またゲート電極１５の幅が小さくなることによって、薄膜トランジスタ１０を小形に形成することができる。したがって本発明の薄膜トランジスタ１０を液晶表示装置に用いた場合、薄膜トランジスタ１０を小形にすることによって、画素の開口率を向上することができ、明るい液晶表示装置を実現できる。また、薄膜トランジスタ１０を小形にすることによって、画素寸法を小さくして画素密度を向上させることができ、従来ものより高精細であり、表示品位の高い液晶表示装置を実現できる。さらには周辺回路にこれまで以上の機能を持つ回路を搭載することが可能となり、システム・オン・パネルを実現できる。
【００４１】
また、薄膜トランジスタ１０を形成するにあたって、半導体膜を形成した基板にゲート絶縁膜１４を形成し、所望の位置に段差部２５が形成されるように考慮してゲート絶縁膜１４に段差部２５を形成する。その後、段差部２５が形成されたゲート絶縁膜１４にゲート電極膜を形成し、段差部２５付近をレジスト層などを形成することなく全体をエッチングすることによって、段差部２５にゲート電極１５を形成することができる。このように形成されるゲート電極１５の幅は、平坦状のゲート絶縁膜５に形成されるゲート電極６の幅より小さく、ソース電極１６とドレイン電極１７との間の距離を小さくして、高速かつ高性能であり、かつ小形の薄膜トランジスタ１０を形成することができる。本発明では、このような効果を達成することができる薄膜トランジスタ１０をゲート絶縁膜１４に段差を形成するだけの簡単な作業によって、微細なレジスト層のマスクを形成するなどの細かな、高度かつ高精度の技術が要求される作業を必要とすることなく薄膜トランジスタ１０を形成することができる。
【００４２】
ソース領域２２、チャネル領域２７、ドレイン領域２３に形成されたポリシリコン膜１３が平坦状に形成されるので、チャネル領域２７を挟んで形成されるソース領域２２とドレイン領域２３との電気的特性が良好である。ゲート絶縁膜１４にマスクをかけてエッチングすることによって、ゲート絶縁膜１４に段差部２５を形成することによって前記のようにポリシリコン膜１３を平坦状に形成し、かつゲート絶縁膜１４に段差部２５を形成することができる。このような構成に形成された段差部２５にゲート電極１５を形成することによって、ゲート電極１５とチャネル領域２７との距離を均一に形成することができる。これによって、ゲート電極１５に電位を与えてときに、チャネル領域２７に均一な電界を作用させることができる。したがって薄膜トランジスタ１０の応答性および信頼性を高くすることができる。またゲート絶縁膜自体が段差状が形成されるので、他の膜を段差部に形成する必要がない。
【００４３】
図５は、本発明の実施の他の形態の薄膜トランジスタ１０Ａの平面図である。薄膜トランジスタ１０Ａは、ダブルゲート型のトランジスタである。ただし、図２と同一の部材には同一の符号を付し、その説明は適宜省略する。ゲート絶縁膜１４には、残余部に比べて窪んでいる四角形状の凹所が形成され、その凹所を取囲むように四角形状の段差部２５が形成される。このような段差部２５の外方の領域にソース電極１６とドレイン電極１７とが形成される。ゲート配線２８が段差部２５の第１縁辺部３１Ａを含む領域に形成され、ゲート電極１５が段差部２５の第２〜第４縁辺部３２Ａ〜３４Ａに沿ってＵ字状に形成される。このゲート電極１５は、両端部でゲート配線２８に一体に連なっている。このゲート電極１５は、中間部の２箇所３７Ａａ，３７Ａｂがチャネル領域にゲート絶縁膜を挟んで対向している。ゲート電極１５のチャネル領域に対向する前記箇所（対向箇所という）３７Ａａ，３７Ａｂは、ゲート配線２８に２つの経路３８Ａａ，３８Ａｂで電気的に接続される。したがって各経路３８Ａａ，３８Ａｂのうちいずれか一方の経路が断線しても残余の経路でゲート配線２８からゲート電極１５に駆動電位を与えることができ、前記本発明の実施の一形態と同様の効果が得られる。
【００４４】
【発明の効果】
本発明によれば、基板に形成されるゲート絶縁膜には、段差部が形成され、この段差部にゲート電極が形成される。このようにゲート絶縁膜の段差部に形成されるゲート電極は、ゲート絶縁膜にゲート電極膜を積層した後、レジスト層などを形成することなく全体をエッチングすることによって形成することが可能である。このようにしてゲート絶縁膜の段差部にゲート電極を形成すると、そのゲート電極の幅は、平坦状のゲート絶縁膜にゲート電極を形成し、レジスト層などを形成して部分的にエッチングすることによって形成されるゲート電極の幅より小さく形成することが可能である。このようなゲート電極を形成すれば、薄膜トランジスタは、ゲート電極の幅を小さくすることができるので、ソース電極とドレイン電極との間の距離が、平坦部にゲート電極を形成する薄膜トランジスタのソース電極とドレイン電極との間の距離より短くなる。したがってソース電極とドレイン電極との間をキャリアが移動するために要する時間を短くし、高速かつ高性能な薄膜トランジスタを得ることができる。またゲート電極の幅が小さくなることによって、薄膜トランジスタを小形に形成することができる。またゲート絶縁膜自体に段差部が形成されるので、他の膜を段差状に形成する必要がない。したがって本発明の薄膜トランジスタを液晶表示装置に用いた場合、薄膜トランジスタを小形にすることによって、画素の開口率を向上することができ、明るい液晶表示装置を実現できる。また、薄膜トランジスタを小形にすることによって、画素寸法を小さくして画素密度を向上させることができ、従来のものより高精細の液晶表示装置を実現できる。
【００４５】
また本発明によれば、ゲート電極は、ゲート電極は、段差部を含めたゲート絶縁膜にゲート電極膜を積層した後、レジスト層などを形成することなく段差部付近を全体的にエッチングすることによって段差部に形成される。このようにして形成されるゲート電極の幅は、平坦状のゲート絶縁膜にゲート電極膜を形成し、レジスト層などを形成して部分的にエッチングすることによって形成されるゲート電極の幅より小さくなる。このようなゲート電極が形成される薄膜トランジスタは、ゲート電極の幅が小さいので、ソース電極とドレイン電極との間の距離が、平坦部にゲート電極を形成する薄膜トランジスタのソース電極とドレイン電極との間の距離より短くなる。したがってソース電極とドレイン電極との間をキャリアが移動するのに要する時間を短くし、高速かつ高性能な薄膜トランジスタを得ることができる。またゲート電極の幅が小さくなることによって、薄膜トランジスタを小形に形成することができる。したがって本発明の薄膜トランジスタを液晶表示装置に用いた場合、薄膜トランジスタを小形にすることによって、画素の開口率を向上することができ、明るい液晶表示装置を実現できる。また、薄膜トランジスタを小形にすることによって、画素寸法を小さくして画素密度を向上させることができ、従来ものより高精細の液晶表示装置を実現できる。
【００４６】
また本発明によれば、ゲート電極は、段差部を部分的に覆う位置に形成されるゲート配線と一体的に形成される。これによってゲート電極とゲート配線とを別に形成し接続する場合のような接続不良が防がれ、信頼性の高い薄膜トランジスタを得ることができる。
【００４７】
また本発明によれば、高速化および高性能化を図った薄膜トランジスタを用いることによって、表示品位の高い液晶表示装置を実現できる。
【００４８】
また本発明によれば、薄膜トランジスタを形成するにあたって、半導体膜を形成した基板にゲート絶縁膜を形成し、所望の位置に段差部が形成されるように考慮してゲート絶縁膜に段差部を形成する。その後、段差部が形成されたゲート絶縁膜にゲート電極膜を形成し、段差部付近をレジスト層などを形成することなく全体をエッチングすることによって、段差部にゲート電極を形成することができる。このように形成されるゲート電極の幅は、平坦状のゲート絶縁膜に形成されるゲート電極の幅より小さく、ソース電極とドレイン電極との間の距離を小さくして、高速かつ高性能であり、かつ小形の薄膜トランジスタを形成することができる。本発明では、このような効果を達成することができる薄膜トランジスタをゲート絶縁膜に段差を形成するだけの簡単な作業によって、微細なレジスト層のマスクを形成するなどの細かな、高度かつ高精度の技術が要求される作業を必要とすることなく薄膜トランジスタを形成することができる。
【００４９】
また本発明によれば、ゲート電極膜をエッチングする工程では、段差部を部分的に覆う位置に線状のレジスト層のマスクを形成した後、ゲート電極膜を全体的にエッチングする。マスクを形成した部分のゲート電極膜は、エッチング後も残るので、この部分をゲート配線にする。したがってゲート電極とゲート配線とは、一体的に形成されるので、配線部分を形成する工程が省け、薄膜トランジスタを製造する際に要する作業時間が短縮できるとともにコストダウンおよび信頼性が向上される。
【図面の簡単な説明】
【図１】本実施の形態に係る薄膜トランジスタの断面図である。
【図２】シングルゲート薄膜トランジスタの部分平面図である。
【図３】薄膜トランジスタの製造工程を示すフローチャートである。
【図４】製造工程を段階的に示す断面図である。
【図５】ダブルゲート薄膜トランジスタの部分平面図である。
【図６】従来の一般的な薄膜トランジスタの製造工程を段階的に示す断面図である。
【符号の説明】
１１　絶縁性基板
１２　ベースコート膜
１３　ポリシリコン膜
１４　ゲート絶縁膜
１５　ゲート電極
１６　ソース電極
１７　ドレイン電極
２２　ソース領域
２３　ドレイン領域
２４　層間絶縁膜
２５　段差部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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