(57)【要約】【課題】　複数の半導体装置をテストするための複数のステーションを有する半導体テストシステムを提供する。【解決手段】　半導体テストシステム(200)はステーション(230,260)に各々対応し、ホスト(100)から提供されるテスト命令に応答して対応するステーション上の半導体装置に提供されるテストパターンと期待データを生成するテストパターン発生器(210,250)と、ステーションに各々対応し、期待データと対応するステーション上の半導体装置から出力されるデータを比べる比較器(220,240)を含む。ステーション上に配列される半導体装置はステーションごとに互いに異なることができる。複数のステーションを利用して互いに異なる種類の半導体装置を同時に並列してテストすることができるので、少量の互いに異なる種類の半導体装置をテストするのに要する時間と費用が節減できる。【選択図】　　　　　　図１
2004077471.tif 000002
【特許請求の範囲】
【請求項１】
　半導体テストシステムにおいて、
　複数の半導体装置をテストするための複数のテストステーションと、
　ホストから提供されるテスト命令に応答して対応するテストステーション上の前記半導体装置に提供されるテストパターンと期待データを生成するテストパターン生成器と、
　前記期待データと前記対応するテストステーション上の前記半導体装置から出力されるデータを比べる比較器とを含み、
　前記テストステーション上に配列される前記半導体装置は前記テストステーションごとに互いに異なる種類であることを特徴とする半導体テストシステム。
【請求項２】
　前記テストパターン生成器は、
　前記ホストから提供されるテスト命令に応答して前記対応するテストステーション上の前記半導体装置に提供されるテストパターンと前記期待データを生成するパターン生成器と、
　前記パターン生成器で生成された前記テストパターンにより前記対応するテストステーション上の前記半導体装置に提供されるタイミング信号を発生するタイミング発生器と、
　前記タイミング信号に同期して前記パターン生成器からの前記テストパターンを前記対応するテストステーション上の前記半導体装置に提供するフォーマッタとを含むことを特徴とする請求項１に記載の半導体テストシステム。
【請求項３】
　前記テストステーションは、
　対応するテストパターン生成器からのテストパターンを対応する半導体装置の入/出力ピンに提供する複数のピンカードを含むことを特徴とする請求項１に記載の半導体テストシステム。
【請求項４】
　半導体テストシステムにおいて、
　複数の第１半導体装置が配列される第１テストステーションと、
　ホストから提供されるテスト命令に応答して前記第１テストステーション上に配列された前記第１半導体装置に提供されるテストパターンと期待データとを生成する第１テストパターン生成器と、
　前記第１テストステーション上の前記半導体装置から出力されるデータと前記第１テストパターン生成器によって生成された前記期待データを比べる第１比較器と、
　複数の第２半導体装置が配列される第２テストステーションと、
　前記ホストから提供されるテスト命令に応答して前記第２テストステーション上に配列された前記第２半導体装置に提供されるテストパターンと期待データを生成する第２テストパターン生成器と、
　前記第２テストステーション上の前記半導体装置から出力されるデータと前記第２テストパターン生成器によって生成された前記期待データを比べる第２比較器とを含み、
　前記第１テストステーション上に配列される前記第１半導体装置と前記第２テストステーション上に配列される前記第２半導体装置は互いに異なる種類であることを特徴とする半導体テストシステム。
【請求項５】
　前記第１テストパターン生成器は、
　前記ホストから提供されるテスト命令に応答して前記第１テストステーション上の前記半導体装置に提供されるテストパターンと前記期待データを生成するパターン生成器と、
　前記パターン生成器で生成された前記テストパターンにより前記第１テストステーション上の前記半導体装置に提供されるタイミングを示すタイミング信号を発生するタイミング発生器と、
　前記タイミング発生器からの前記タイミング信号に同期して前記パターン生成器からの前記テストパターンを前記第１テストステーション上の前記半導体装置に提供するフォーマッタとを含むことを特徴とする請求項４に記載の半導体テストシステム。
【請求項６】
　前記第２テストパターン生成器は、
　前記ホストから提供されるテスト命令に応答して前記第２テストステーション上の前記半導体装置に提供されるテストパターンと前記期待データを生成するパターン生成器と、
　前記パターン生成器で生成された前記テストパターンにより前記第２テストステーション上の前記半導体装置に提供されるタイミングを示すタイミング信号を発生するタイミング発生器と、
　前記タイミング発生器からの前記タイミング信号に同期して前記パターン生成器からの前記テストパターンを前記第２テストステーション上の前記半導体装置に提供するフォーマッタとを含むことを特徴とする請求項４に記載の半導体テストシステム。
【請求項７】
　前記第１テストステーションは、
　前記第１テストステーション上に配列される各半導体装置の入/出力ピンに各々対応し、対応するテストパターン生成器からのテストパターンを対応するピンに提供する複数のピンカードを含むことを特徴とする請求項４に記載の半導体テストシステム。
【請求項８】
　前記第２テストステーションは、
　前記第２テストステーション上に配列される各半導体装置の入/出力ピンに各々対応し、対応するテストパターン生成器からのテストパターンを対応するピンに提供する複数のピンカードを含むことを特徴とする請求項４に記載の半導体テストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置をテストするシステムに関するものであり、さらに具体的には複数の半導体装置を並列にテストするシステムに関するものである。
【背景技術】
【０００２】
　半導体テストシステムによって半導体装置をテストする時に、半導体テストシステムはテスト対象半導体装置にテスト信号を提供し、テスト対象装置の出力と期待データを比べて半導体装置が正しく動作するか否かを判別する。最近ＬＳＩ(ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｒｇｒａｔｅｄ　ｃｉｒｃｕｉｔ)のような半導体装置は多数の入/出力ピンを具備するので、半導体テストシステムもテストされる半導体装置のピン数に対応する多数のテストチャンネルを有する。
【０００３】
　半導体テスト産業分野では、テスト效率を向上させるために複数の半導体装置を並列して同時にテストするための努力を続けてきた。多数のピンを有する複数の半導体装置を並列して同時にテストするためには、複数のテストステーションを形成し、テストチャンネルを分ける。複数のテストステーションによって複数の半導体装置を同時にテストする時には、テストステーション間のテスト信号のタイミングは一致していなければならない。すなわち、テストステーション間のタイミング差は０に調節されなければならない。複数のテストステーション間のタイミング差を０にするための技術のうちの一つは下記の特許文献１に開示されている。
【０００４】
　しかし、上述の技術は全て同一種類の半導体装置を並列にテストするための技術である。一つのテストシステムでは、ただ一種類の半導体装置を同時に並列にテストすることができるだけなので、互いに異なる種類の半導体装置をテストするためには、多大の時間と費用が必要になることは当然である。
【特許文献１】米国特許６，２６３，４６３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　本発明の目的は、互いに異なる種類の半導体装置を同時に並列してテストすることができるテストシステムを提供することにある。
【課題を解決するための手段】
【０００６】
　上述のような目的を達成するために、本発明の一つの特徴的な構成によると、半導体テストシステムは、複数の半導体装置をテストするための複数のテストステーションと、ホストから提供されるテスト命令に応答して対応するテストステーション上の前記半導体装置に提供されるテストパターンと期待データを生成するテストパターン生成器と、前記期待データと前記対応するテストステーション上の前記半導体装置から出力されるデータを比べる比較器とを含む。特に、前記テストステーション上に配列される前記半導体装置は前記テストステーションごとに互いに異なる種類である。
【０００７】
　望ましい実施の形態において、前記テストパターン生成器は、前記ホストから提供されるテスト命令に応答して前記対応するテストステーション上の前記半導体装置に提供されるテストパターンと前記期待データを生成するパターン生成器と、前記パターン生成器で生成された前記テストパターンにより前記対応するテストステーション上の前記半導体装置に提供されるタイミングを示すタイミング信号を発生するタイミング発生器と、前記タイミング発生器からの前記タイミング信号に同期して前記パターン生成器からの前記テストパターンを前記対応するテストステーション上の前記半導体装置に提供するフォーマッタとを含む。
【０００８】
　望ましい実施の形態において、前記テストステーションは、前記テストステーション上に配列される各半導体装置の入/出力ピンに各々対応し、対応するテストパターン生成器からのテストパターンを対応するピンに提供する複数のピンカードを含む。
【０００９】
　本発明の他の特徴によると、半導体テストシステムは、複数の第１半導体装置が配列される第１テストステーションと、ホストから提供されるテスト命令に応答して前記第１テストステーション上に配列された前記第１半導体装置に提供されるテストパターンと期待データを生成する第１テストパターン生成器と、前記第１テストステーション上の前記半導体装置から出力されるデータと前記第１テストパターン生成器によって生成された前記期待データを比べる第１比較器と、複数の第２半導体装置が配列される第２テストステーションと、前記ホストから提供されるテスト命令に応答して前記第２テストステーション上に配列された前記第２半導体装置に提供されるテストパターンと期待データを生成する第２テストパターン生成器と、前記第２テストステーション上の前記半導体装置から出力されるデータと前記第２テストパターン生成器によって生成された前記期待データを比較する第２比較器とを含む。前記第１テストステーション上に配列される前記第１半導体装置と前記第２テストステーション上に配列される前記第２半導体装置は互いに異なる種類である。
【００１０】
　前記第１テストパターン生成器は、前記ホストから提供されるテスト命令に応答して前記第１テストステーション上の前記半導体装置に提供されるテストパターンと前記期待データを生成するパターン生成器と、前記パターン生成器で生成された前記テストパターンにより前記第１テストステーション上の前記半導体装置に提供されるタイミングを示すタイミング信号を発生するタイミング発生器と、前記タイミング発生器からの前記タイミング信号に同期して前記パターン生成器からの前記テストパターンを前記第１テストステーション上の前記半導体装置に提供するフォーマッタとを含む。
【００１１】
　前記第２テストパターン生成器は、前記ホストから提供されるテスト命令に応答して前記第２テストステーション上の前記半導体装置に提供されるテストパターンと、前記期待データを生成するパターン生成器と、前記パターン生成器で生成された前記テストパターンにより前記第２テストステーション上の前記半導体装置に提供されるタイミングを示すタイミング信号を発生するタイミング発生器と、前記タイミング発生器からの前記タイミング信号に同期して前記パターン生成器からの前記テストパターンを前記第２テストステーション上の前記半導体装置に提供するフォーマッタとを含む。
【００１２】
　前記第１テストステーションは、前記第１テストステーション上に配列される各半導体装置の入/出力ピンに各々対応し、対応するテストパターン生成器からのテストパターンを対応するピンに提供する複数のピンカードを含む。
【００１３】
　前記第２テストステーションは、前記第２テストステーション上に配列される各半導体装置の入/出力ピンに各々対応し、対応するテストパターン生成器からのテストパターンを対応するピンに提供する複数のピンカードを含む。
【発明の効果】
【００１４】
　このような本発明によると、複数のテストステーションを利用して互いに異なる種類の半導体装置を同時に並列にテストすることができる。これによって、少量の互いに異なる種類の半導体装置をテストするのに必要とされる時間と費用を節減することができる。
【発明を実施するための最良の形態】
【００１５】
　以下、本発明の望ましい実施の形態を添付した図面を参照して詳細に説明する。
【００１６】
　図１は複数のステーション（テストステーション）によって複数の半導体装置を並列して同時にテストするための本発明の望ましい実施の形態による半導体テストシステムを示すブロック図である。図１の例では、二つのステーション上に配列された半導体装置をテストするための構造を例示的に示している。半導体テストシステム２００は、第１及び第２テストパターン発生器２１０、２５０(第１、第２テストパターン生成器)、比較器２２０、２４０及び第１及び第２ステーション２３０、２６０を含む。第１ステーション２３０(第１テストステーション)上にはｍ個のテスト対象半導体装置ＤＵＴＡ１〜ＤＵＴＡｍが配列される。第２ステーション２６０（第２テストステーション）上にはｍ個の半導体装置ＤＵＴＢ１〜ＤＵＴＢｍが配列される。ここで、前記第１ステーション２３０上に配列される半導体装置ＤＵＴＡ１〜ＤＵＴＡｍと第２ステーション２６０上に配列される半導体装置ＤＵＴＢ１〜ＤＵＴＢｍは互いに異なる種類である。
【００１７】
　第１テストパターン発生器２１０はホストプロセッサ１００からのテスト命令に応答して第１ステーション２３０上のｍ個の半導体装置ＤＵＴＡ１〜ＤＵＴＡｍにテストパターンを提供するために提供される。第１テストパターン発生器２１０はタイミング発生器２１１、算術論理パターン発生器２１２及びフォーマッタ２１３を含む。
【００１８】
　算術論理パターン発生器２１２はホストプロセッサ１００からのテスト命令に応答してテストパターンと期待データを発生する。前記テスト信号はフォーマッタ２１３に提供される。前記期待データは比較器２２０に提供される。タイミング発生器２１１は算術論理パターン発生器２１２によって発生されたテストパターンが第１ステーション２３０に伝達する時点を示すタイミング信号を出力する。前記タイミング信号はフォーマッタ２１３に提供される。フォーマッタ２１３はタイミング発生器２１１からのタイミング信号に同期されて算術論理パターン発生器２１２からのテストパターンを第１ステーション２３０に提供する。
【００１９】
　第１ステーション２３０は半導体装置ＤＵＴＡ１〜ＤＵＴＡｍに各々具備されたピンに対応するピンカード２３３〜２３６を含む。ピンカード２３３、２３４は半導体装置ＤＵＴＡ１のピンに連結される。ピンカード２３５、２３６は半導体装置ＤＵＴＡｍのピンに連結される。ピンカード２３３〜２３６は第１テストパターン発生器２１０内のフォーマッタ２１３から提供されるテストパターンを受け入れて増幅した後に、対応する半導体装置のピンに各々提供する。電源ソース２３１はピンカード２３３〜２３６に電源を供給する。精密電源ソース２３２は半導体装置ＤＵＴＢ１〜ＤＵＴＢｍの各ピンに多様な種類の精密な電源を提供する。
【００２０】
　ピンカード２３３〜２３６を通じて半導体装置ＤＵＴＡ１〜ＤＵＴＡｍから出力されるデータは比較器２２０に入力される。比較器２２０は第１ステーション２３０内の半導体装置ＤＵＴＡ１〜ＤＵＴＡｍからのデータと算術論理パターン発生器２１２から提供された期待データを比べて比較結果をホストプロセッサ１００に提供する。比較器２２０はテスト対象半導体装置ＤＵＴＡ１〜ＤＵＴＡｍに各々対応するｍ個の比較ユニットを含むように構成することができる。第１ステーション２３０内の半導体装置からのデータと算術論理パターン発生器２１２から提供された期待データが完全に一致すれば、その半導体装置は正常に動作すると見なされる。一方、第１ステーション２３０内の半導体装置からのデータと算術論理パターン発生器２１２から提供された期待データが異なれば、その半導体装置には誤謬があると見なされる。
【００２１】
　一方、第２テストパターン発生器２５０はホストプロセッサ１００からのテスト命令に応答して第２ステーション２６０上のｍ個の半導体装置ＤＵＴＢ１〜ＤＵＴＢｍにテストパターンを提供するために提供される。第２テストパターン発生器２５０は算術論理パターン発生器２５１、タイミング発生器２５２及びフォーマッタ２５３を含む。
【００２２】
　算術論理パターン発生器２５１はホストプロセッサ１００からのテスト命令に応答してテストパターンと期待データを発生する。前記テスト信号はフォーマッタ２５３に提供される。前記期待データは比較器２４０に提供される。タイミング発生器２５２は算術論理パターン発生器２５１によって発生されたテストパターンが第２ステーション２６０に伝達する時点を示すタイミング信号を出力する。前記タイミング信号はフォーマッタ２５３に提供される。フォーマッタ２５３はタイミング発生器２５２からのタイミング信号に同期されて算術論理パターン発生器２５１からのテストパターンを第２ステーション２６０に提供する。
【００２３】
　第２ステーション２６０は半導体装置ＤＵＴＢ１〜ＤＵＴＢｍに各々具備されたピンに対応するピンカード２６３〜２６６を含む。ピンカード２６３、２６４は半導体装置ＤＵＴＢ１のピンに連結される。ピンカード２６５〜２６６は半導体装置ＤＵＴＢｍのピンに連結される。ピンカード２６３〜２６６は第２テストパターン発生器２５０内のフォーマッタ２５３から提供されるテストパターンを受け入れて増幅した後に、対応する半導体装置のピンに各々提供する。電源ソース２６１はピンカード２６３〜２６６に電源を供給する。精密電源ソース２６２は半導体装置ＤＵＴＢ１〜ＤＵＴＢｍの各ピンに多様な種類の精密な電源を提供する。
【００２４】
　ピンカード２６３〜２６６を通じて半導体装置ＤＵＴＢ１〜ＤＵＴＢｍから出力されるデータは比較器２４０に入力される。比較器２４０は第２ステーション２６０内の半導体装置ＤＵＴＢ１〜ＤＵＴＢｍからのデータと算術論理パターン発生器２５１から提供された期待データを比べて、比較結果をホストプロセッサ１００に提供する。比較器２４０はテスト対象半導体装置ＤＵＴＢ１〜ＤＵＴＢｍに各々対応するｍ個の比較ユニットを含むように構成することができる。第２ステーション２６０上の半導体装置からのデータと算術論理パターン発生器２５１から提供された期待データが完全に一致すれば、その半導体装置は正常に動作すると見なされる。第２ステーション２６０内の半導体装置からのデータと算術論理パターン発生器２５１から提供された期待データが異なれば、その半導体装置には誤謬があると見なされる。
【００２５】
　上述のような構成を有する半導体テストシステムの動作を図２を参照して説明する。図２はホストプロセッサ１００がテスト命令を発生した時に、図１に示した半導体テストシステムの動作手順を示すフローチャートである。
【００２６】
　段階Ｓ３００で、第１テストパターン発生器２１０は第１ステーション２３０のためのテストパターン及び期待データを生成する。段階Ｓ３００と同時に段階Ｓ３１０で、第２テストパターン発生器２５０は第２ステーション２６０のためのテストパターン及び期待データを生成する。
【００２７】
　段階Ｓ３０１で、第１テストパターン発生器２１０は前記生成されたテストパターンを第１ステーション２３０上に配列された半導体装置ＤＵＴＡ１〜ＤＵＴＡｍに提供する。段階Ｓ３０１と同時に段階Ｓ３１１で、第２テストパターン発生器２５０は前記生成されたテストパターンを第２ステーション２６０上に配列された半導体装置ＤＵＴＢ１〜ＤＵＴＢｍに提供する。
【００２８】
　段階Ｓ３０２で、比較器２２０は第１ステーション２３０上に配列された半導体装置ＤＵＴＡ１〜ＤＵＴＡｍからのデータと期待データが互いに一致するか否かを判別する。段階Ｓ３０２と同時に段階Ｓ３１２で、比較器２４０は第２ステーション２６０上に配列された半導体装置ＤＵＴＢ１〜ＤＵＴＢｍからのデータと期待データが互いに一致するか否かを判別する。
【００２９】
　段階Ｓ３０３で、比較器２２０は判別結果をホストプロセッサ１００に伝送する。段階Ｓ３０３と同時に段階Ｓ３１３で比較器２４０は判別の結果をホストプロセッサ１００に伝送する。
【００３０】
　上述のように、本発明の半導体テストシステム２００は、第１ステーション２３０上には半導体装置ＤＵＴＡ１〜ＤＵＴＡｍを配列し、第２ステーション２６０上には半導体装置ＤＵＴＡ１〜ＤＵＴＡｍと異なる種類の半導体装置ＤＵＴＢ１〜ＤＵＴＢｍを配列した後に、半導体装置ＤＵＴＡ１〜ＤＵＴＡｍ及びＤＵＴＢ１〜ＤＵＴＢｍを同時に並列してテストすることができる。したがって、少量の互いに異なる種類の半導体装置をテストするのに要する時間と費用が節減できる。
【００３１】
　この実施の形態では、２個のステーション２３０、２６０を利用して２種類の半導体装置を同時に並列にテストすることを例示的に説明したが、ステーションの数は多様に変更することができる。また、複数のステーション上に同一の種類の半導体装置を配列してテストすることができることは勿論である。そして、各ステーション上に配列される半導体装置の数及び各半導体装置のピンの数は様々であることが自明である。
【００３２】
　例示的な望ましい実施の形態を利用して本発明を説明したが、本発明の範囲は開示された実施の形態に限定されないことはもちろんである。むしろ、本発明の範囲には多様な変形例及びその類似の構成が全て含まれる。したがって、請求範囲はそのような変形例及びその類似の構成の全てを含むことができるよう広く解釈されなければならない。
【産業上の利用可能性】
【００３３】
　複数の半導体装置を並列に同時にテストすることができるシステムによって、テスト効率を増大させることができる。
【図面の簡単な説明】
【００３４】
【図１】複数のステーションによって複数の半導体装置を並列に同時にテストするための半導体テストシステムを示すブロック図である。
【図２】ホストプロセッサがテスト命令を発生した時に、図１に示した半導体テストシステムの動作手順を示すフローチャートである。
【符号の説明】
【００３５】
　　１００　　ホストプロセッサ、
　　２００　　半導体テストシステム、
　　２１０，２５０　　第１、第２テストパターン発生器、
　　２１１，２５２　　タイミング発生器、
　　２１２，２５１　　算術論理パターン発生器、
　　２０３，２５３　　フォーマッタ、
　　２２０，２４０　　比較器、
　　２３０，２６０　　第１、第２ステーション、
　　２３１，２６１　　電源ソース、
　　２３２，２６２　　精密電源ソース、
　　２３３〜２３６，２６３〜２６６　　ピンカード。
【図１】
2004077471.tif 000003
【図２】
2004077471.tif 000004