(57)【要約】【課題】ＦＥＴを直列に多段接続したスイッチ回路装置は、ＦＥＴの電極の一部しか外部に導出しないので、各ＦＥＴの直流検査をすることができず、出荷前に高周波測定による選別が必要であった。【解決手段】全てのＦＥＴの電極が外部に導出するように検査用端子を設け、外部端子および検査用端子を用いて各ＦＥＴの直流検査を行う。これにより、出荷前の高周波測定による選別が不要となり、高価な高周波計測器を生産ラインに準備する必要が無く、計測のための工数が低減できる。更にチップサイズパッケージに実装することで外形が小さいままで直流検査が可能となり、検査用端子を設けることによる投資額を抑制できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有するスイッチ回路装置において、前記ＦＥＴの全ての電極を外部に導出したスイッチ回路装置。
【請求項２】
チャネル領域表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを多段に直列接続した第１ＦＥＴ群と、前記ＦＥＴを多段に直列接続した第２ＦＥＴ群と、前記両ＦＥＴ群のソース電極あるいはドレイン電極に接続する共通入力端子と、前記両ＦＥＴ群のドレイン電極あるいはソース電極にそれぞれ接続する第１出力端子および第２出力端子と、前記両ＦＥＴ群を構成する前記ＦＥＴのゲート電極にそれぞれ接続する第１制御端子および第２制御端子とを有するスイッチ回路装置において、
前記両ＦＥＴ群を構成するＦＥＴのソース電極、ゲート電極、ドレイン電極を全て外部に導出することを特徴とするスイッチ回路装置。
【請求項３】
前記ＦＥＴの各電極に接続する端子を設け、前記端子の一部をスイッチ回路装置の外部端子とし、他の端子を検査用端子とすることを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
【請求項４】
複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有し前記ＦＥＴの全ての電極を外部に導出したスイッチ回路装置を構成する半導体チップと、
前記チップが固着される絶縁基板と、
前記絶縁基板に設けられ前記チップの各電極が接続する外部電極と、
前記チップおよび前記絶縁基板を被覆する樹脂層とを具備することを特徴とするスイッチ回路装置。
【請求項５】
チャネル領域表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを多段に直列接続した第１ＦＥＴ群と、前記ＦＥＴを多段に直列接続した第２ＦＥＴ群と、前記両ＦＥＴ群のソース電極あるいはドレイン電極に接続する共通入力端子と、前記両ＦＥＴ群のドレイン電極あるいはソース電極にそれぞれ接続する第１出力端子および第２出力端子と、前記両ＦＥＴ群を構成する前記ＦＥＴのゲート電極にそれぞれ接続する第１制御端子および第２制御端子とを有するスイッチ回路装置であって、前記両ＦＥＴ群を構成するＦＥＴのソース電極、ゲート電極、ドレイン電極の全てを外部に引き出した半導体チップと、
前記チップが固着される絶縁基板と、
前記絶縁基板に設けられ前記チップの各電極に接続する外部電極と、
前記チップおよび前記絶縁基板を被覆する樹脂層とを具備することを特徴とするスイッチ回路装置。
【請求項６】
前記ＦＥＴの各電極に接続する端子を設け、前記端子の一部をスイッチ回路装置の外部端子とし、他の端子を検査用端子とし、該検査用端子が接続する前記外部電極は前記外部端子が接続する前記外部電極よりも小さいことを特徴とする請求項４または請求項５に記載のスイッチ回路装置。
【請求項７】
前記検査用端子が接続する外部電極は、検査用のプローブの接触に必要な面積を確保することを特徴とする請求項６に記載のスイッチ回路装置。
【請求項８】
複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有するスイッチ回路装置の前記全てのＦＥＴの各電極に接続された端子を使用することにより、前記各々のＦＥＴの直流検査を行うことを特徴とするスイッチ回路装置の検査方法。
【請求項９】
チャネル領域表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを多段に直列接続した第１ＦＥＴ群と、前記ＦＥＴを多段に直列接続した第２ＦＥＴ群と、前記両ＦＥＴ群のソース電極あるいはドレイン電極に接続する共通入力端子と、前記両ＦＥＴ群のドレイン電極あるいはソース電極にそれぞれ接続する第１出力端子および第２出力端子と、前記両ＦＥＴ群を構成する前記ＦＥＴのゲート電極にそれぞれ接続する第１制御端子および第２制御端子とを有するスイッチ回路装置の前記両ＦＥＴ群を構成するＦＥＴのソース電極、ゲート電極、ドレイン電極を全て外部に導出し、前記各電極に接続された端子を使用することにより、前記各々のＦＥＴを直流検査することを特徴とするスイッチ回路装置の検査方法。
【請求項１０】
前記スイッチ回路装置を構成する半導体チップを絶縁基板に固着して樹脂層で被覆し、前記絶縁基板に設けられ前記全ての電極に接続する外部電極を介して前記直流検査を行うことを特徴とする請求項８または請求項９に記載のスイッチ回路装置の検査方法。
【請求項１１】
前記直流検査をプロービングにより行うことを特徴とする請求項８または請求項９に記載のスイッチ回路装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチ回路装置およびその検査方法に係り、特に高出力のスイッチ回路装置において、検査工程の簡略化が実現できるスイッチ回路装置およびその検査方法に関する。
【０００２】
【従来の技術】
第３世代携帯電話端末のアンテナ切り替え用途に採用されるスイッチ回路装置では、２６ｄＢｍ程度の信号を通すためＦＥＴを３段に直列接続する必要がある。このスイッチ回路装置は、ＳＰＤＴと呼ばれ、計６個のＦＥＴを使用し、外部端子は共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２の５端子である。（例えば、非特許文献１参照。）
図４は、従来の化合物半導体スイッチ回路装置の一例を示す回路図である。図４の如くスイッチ回路装置は、ＦＥＴをそれぞれ３段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ抵抗を介して共通の第１の制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ抵抗を介して第２の制御端子Ｃｔｌ−２に接続する。更に、第１のＦＥＴ群Ｆ１のＦＥＴ１−３のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２のＦＥＴ２−３のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００３】
図４（Ｂ）は、第１のＦＥＴ群Ｆ１の回路図である。第２のＦＥＴ群Ｆ２側も同様である。このように、直列に多段接続したＦＥＴ群Ｆ１は、ＦＥＴ１−１のソース電極がＦＥＴ群のソース電極Ｓとして共通入力端子ＩＮに接続し、各ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲート電極が共通でＦＥＴ群Ｆ１のゲート電極Ｇとして制御端子Ｃｔｌ−１に接続し、ＦＥＴ３のドレイン電極がＦＥＴ群Ｆ１のドレイン電極Ｄとして出力端子ＯＵＴ１に接続する。
【０００４】
図５は上記のスイッチ回路装置を実装した構造を示す。
【０００５】
図５（Ａ）に示す半導体チップ６７が５本のリードを有するリードフレームのアイランド６２ｆ上に銀ペースト等の導電ペースト７０によって固着実装され、半導体チップ６７の各端子とリード６２とがボンディングワイヤ６４で接続される。すなわち、入力端子ＩＮがリード６２ａ、制御端子Ｃｔｌ−１がリード６２ｂ、出力端子ＯＵＴ１がリード６２ｃ、制御端子Ｃｔｌ−２がリード６２ｄ、ＯＵＴ２がリード６２ｅにそれぞれ接続する。チップ６７の周辺部分はモールド金型の形状に合致した樹脂７５で被覆され、樹脂７５の外部にリード６２の先端部分が導出される。このようなパッケージは例えばＭＣＰＨ６と呼ばれ、外形サイズが２．１×２．０ｍｍ２である（図５（Ｂ））。（例えば、非特許文献２参照。）
【０００６】
【非特許文献１】
宇田尚典、他５名、「Ｌ帯−１０Ｗクラス低歪み低損失ＦＥＴスイッチＩＣ」  、信学技法、ＭＷ９５−１１（１９９５−０５）、社団法人  電子情報通信学会、ｐ８、図１（ｂ）
【０００７】
【非特許文献２】
データシート（Ｐ１３６３２ＪＪ２Ｖ０ＤＳＪ１（第２版））、Ｌ帯ＳＰＤＴスイッチ、ＮＥＣ  Ｃｏｒｐｏｒａｔｉｏｎ、２０００年１２月、ｐ６
【０００８】
【発明が解決しようとする課題】
スイッチＩＣは高周波特性として、インサーションロス、アイソレーション、出力電力の３つの特性をユーザに保証する必要があるが、これらは、スイッチ回路装置を構成するすべてのＦＥＴについて直流検査が行えれば、保証することができる。
【０００９】
ここで、図６の如くＦＥＴが１段のＳＰＤＴスイッチなどでは、計２つのＦＥＴ１、２のソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇがそれぞれすべて外部に出ていたたため、２つのＦＥＴともその直流特性を検査することができる。すなわち、１段のＳＰＤＴスイッチでは直流検査をすることにより上記の高周波特性を保証できるので、高周波特性の検査を省略することができる。
【００１０】
しかし、図４の如く多段のスイッチ回路装置では、ＦＥＴ１−１のドレイン電極およびＦＥＴ１−２のソース電極、ＦＥＴ１−２のドレイン電極およびＦＥＴ１−３のソース電極、ＦＥＴ２−１のドレイン電極およびＦＥＴ２−２のソース電極、ＦＥＴ２−２のドレイン電極およびＦＥＴ２−３のソース電極が外部に出ていない。つまり、各ＦＥＴのすべての電極が外部に出ていないので、すべてのＦＥＴの直流検査をそれぞれ完全には行うことができず、各ＦＥＴがスペックどおりにできているかどうかの確認や、全ＦＥＴの良品、不良の選別ができない。
【００１１】
従って、上記の高周波特性を保証するために直流検査とは別に高周波特性を検査する必要があった。高周波特性の検査装置は直流検査装置と別の装置となるため、測定工数としては、高周波特性検査時間が付加されるだけでなく、直流検査装置から高周波特性検査装置へ被測定素子を搬送する時間も付加される。従って検査工数が大幅に増大し、高価な高周波特性検査装置の投資を必要とするため、その償却も加わり、トータルコストが大幅に増加してしまうという問題があった。
【００１２】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有するスイッチ回路装置において、前記ＦＥＴの全ての電極を外部に導出したことにより解決するものである。
【００１３】
第２に、チャネル領域表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを多段に直列接続した第１ＦＥＴ群と、前記ＦＥＴを多段に直列接続した第２ＦＥＴ群と、前記両ＦＥＴ群のソース電極あるいはドレイン電極に接続する共通入力端子と、前記両ＦＥＴ群のドレイン電極あるいはソース電極にそれぞれ接続する第１出力端子および第２出力端子と、前記両ＦＥＴ群を構成する前記ＦＥＴのゲート電極にそれぞれ接続する第１制御端子および第２制御端子とを有するスイッチ回路装置において、前記両ＦＥＴ群を構成するＦＥＴのソース電極、ゲート電極、ドレイン電極を全て外部に導出することにより解決するものである。
【００１４】
また、前記ＦＥＴの各電極に接続する端子を設け、前記端子の一部を外部端子とし、他の端子を検査用端子とすることを特徴とするものである。
【００１５】
第３に、複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有し前記ＦＥＴの全ての電極を外部に導出したスイッチ回路装置を構成する半導体チップと、前記チップが固着される絶縁基板と、前記チップの各電極と個々に対応して前記絶縁基板に設けられた外部電極と、前記チップおよび前記絶縁基板を被覆する樹脂層とを具備することにより解決するものである。
【００１６】
第４に、チャネル領域表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを多段に直列接続した第１ＦＥＴ群と、前記ＦＥＴを多段に直列接続した第２ＦＥＴ群と、前記両ＦＥＴ群のソース電極あるいはドレイン電極に接続する共通入力端子と、前記両ＦＥＴ群のドレイン電極あるいはソース電極にそれぞれ接続する第１出力端子および第２出力端子と、前記両ＦＥＴ群を構成する前記ＦＥＴのゲート電極にそれぞれ接続する第１制御端子および第２制御端子とを有するスイッチ回路装置であって、前記両ＦＥＴ群を構成するＦＥＴのソース電極、ゲート電極、ドレイン電極の全てを外部に引き出した半導体チップと、前記チップが固着される絶縁基板と、前記チップの各電極と個々に対応して前記絶縁基板に設けられた外部電極と、前記チップおよび前記絶縁基板を被覆する樹脂層とを具備することにより解決するものである。
【００１７】
また、前記ＦＥＴの各電極に接続する端子を設け、前記端子の一部を外部端子とし、他の端子を検査用端子とし、該検査用端子が接続する前記外部電極は前記外部端子が接続する前記外部電極よりも小さいことを特徴とするものである。
【００１８】
また、前記検査用端子が接続する外部電極は、検査用のプローブの接触に必要な面積を確保することを特徴とするものである。
【００１９】
第５に、複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有するスイッチ回路装置の前記ＦＥＴの全ての電極にそれぞれ接続された端子を使用することにより、前記各々のＦＥＴの直流検査を行うことにより解決するものである。
【００２０】
第６に、チャネル領域表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを多段に直列接続した第１ＦＥＴ群と、前記ＦＥＴを多段に直列接続した第２ＦＥＴ群と、前記両ＦＥＴ群のソース電極あるいはドレイン電極に接続する共通入力端子と、前記両ＦＥＴ群のドレイン電極あるいはソース電極にそれぞれ接続する第１出力端子および第２出力端子と、前記両ＦＥＴ群を構成する前記ＦＥＴのゲート電極にそれぞれ接続する第１制御端子および第２制御端子とを有するスイッチ回路装置の前記両ＦＥＴ群を構成するＦＥＴのソース電極、ゲート電極、ドレイン電極を全て外部に導出し、該全ての電極にそれぞれ接続された端子を使用することにより、前記各々のＦＥＴを直流検査することにより解決するものである。
【００２１】
また、前記スイッチ回路装置を構成する半導体チップを絶縁基板に固着して樹脂層で被覆し、前記絶縁基板に設けられ前記全ての電極に個々に対応する外部電極を介して前記直流検査を行うことを特徴とするものである。
【００２２】
さらに、前記直流検査をプロービングにより行うことを特徴とするものである。
【００２３】
【発明の実施の形態】
図１から図３を用いて本発明の実施の形態を、ＦＥＴを３段直列に接続したスイッチ回路装置を例に詳細に説明する。
【００２４】
図１は、本発明のスイッチ回路装置を示す回路図である。図１（Ａ）はスイッチ回路装置全体の回路図であり、図１（Ｂ）は第１のＦＥＴ群Ｆ１についての回路図である。
【００２５】
図１（Ａ）の如くスイッチ回路装置は、ＦＥＴをそれぞれ３段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ抵抗を介して共通の第１の制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ抵抗を介して第２の制御端子Ｃｔｌ−２に接続する。更に、第１のＦＥＴ群Ｆ１のＦＥＴ１−３のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２のＦＥＴ２−３のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。本明細書においては、ユーザ側でスイッチ回路装置として使用するこれらの共通入力端子ＩＮ、制御端子Ｃｔｌ−１、Ｃｔｌ−２および出力端子ＯＵＴ１、ＯＵＴ２をスイッチ回路装置の外部端子１０と称する。本実施形態では外部端子１０の他に４つの検査用端子１１（ＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２）を設け、すべてのＦＥＴの電極を外部に導出するものである。
【００２６】
図１（Ｂ）を用いて第１のＦＥＴ群Ｆ１側について説明する。ＦＥＴ１−１のドレイン電極Ｄ（あるいはソース電極）とＦＥＴ１−２のソース電極Ｓ（あるいはドレイン電極）が接続し、これらの電極は共通の検査用端子ＣＫ１−１に接続して外部に導出される。また、ＦＥＴ１−２のドレイン電極Ｄ（あるいはソース電極）とＦＥＴ１−３のソース電極Ｓ（あるいはドレイン電極）が接続し、これらの電極は共通の検査用端子ＣＫ１−２に接続して外部に導出される。ＦＥＴ１−１のソース電極Ｓ（あるいはドレイン電極）は、共通入力端子ＩＮに接続して外部に導出され、ＦＥＴ１−３のドレイン電極Ｄ（あるいはソース電極）は出力端子ＯＵＴ１に接続して外部に導出され、３つのＦＥＴのゲート電極Ｇは共通で制御端子Ｃｔｌ−１に接続して外部に導出される。即ち、第１のＦＥＴ群Ｆ１を構成する全てのＦＥＴの全てのソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄと接続する外部端子１０および検査用端子１１が、半導体チップの外部に導出されることになる。尚、第２のＦＥＴ群Ｆ２は、第１のＦＥＴ群Ｆ１と同様であり、説明は省略する。
【００２７】
このように、全てのＦＥＴの電極と接続する端子を外部に導出することで、各々のＦＥＴに対して完全な直流検査をすることができる。これにより高周波特性検査を省いてスイッチ回路装置の高周波特性を保証することができるのであるが、その理由を以下に説明する。
【００２８】
前述の如く、スイッチＩＣは高周波特性として、インサーションロス、アイソレーション、出力電力の３つの特性をユーザに保証する必要がある。まず、インサーションロスは、ＦＥＴのＯＮ抵抗と強い相関が有る。つまり、ＦＥＴの直流検査によりＯＮ抵抗を検査すれば、インサーションロスそのものを測定しなくてもインサーションロスをユーザに保証できる。次に、アイソレーションは、ＦＥＴのリーク電流（Ｉｇｓｓ）が大きいとアイソレーションが悪く、リーク電流（Ｉｇｓｓ）が所定の大きさ以下であれば、アイソレーションの生産バラツキはほとんどない。すなわち、アイソレーションもＦＥＴの直流検査により良品、不良の選別ができる。更に出力電力は、ＦＥＴのＩＤＳＳとピンチオフ電圧に強い相関がある。すなわち、ＦＥＴの直流検査により、ＦＥＴのＩＤＳＳとピンチオフ電圧を検査すれば、出力電力そのものを測定しなくても出力電力をユーザに保証できる。
【００２９】
本発明の実施形態においては、共通入力端子ＩＮ、制御端子Ｃｔｌ−１、Ｃｔｌ−２および出力端子ＯＵＴ１、ＯＵＴ２の他に検査用端子ＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２が設けられ、スイッチ回路装置を構成する多段接続のＦＥＴの全ての電極が外部端子１０、検査用端子１１により外部に導出されている。つまりスイッチ回路装置の外部端子１０と検査用端子１１を用いることで、それぞれのＦＥＴのＯＮ抵抗、Ｉｇｓｓ、ＩＤＳＳ、ピンチオフ電圧を検査することができ、直流検査のみで高周波特性を保証することができる。
【００３０】
図２には、図１のスイッチ回路装置構成する半導体チップ７を実装した一例を示す。本実施形態では、上記のスイッチ回路装置をチップサイズパッケージに実装する。図２（Ａ）は平面図であり、図２（Ｂ）はチップ７をパッケージ１５に組み込んで形成されたスイッチ回路装置を示す側面図であり、図２（Ｃ）はチップ裏面の平面図である。
【００３１】
図２（Ａ）の如く、基板１は、セラミックやガラスエポキシ等からなる絶縁基板であり、それらが１枚あるいは数枚重ね合わされて、合計の板厚が１８０〜２５０μｍと製造工程における機械的強度を維持し得る板厚を有している。
【００３２】
基板１上には、図の如く金メッキ層によるリード２、リード３が設けられ、中央部に半導体チップ７が固着され、ボンディングワイヤ４により接続される。入力端子ＩＮ、制御端子Ｃｔｌ−１、出力端子ＯＵＴ１、制御端子Ｃｔｌ−２、出力端子ＯＵＴ２はそれぞれリード２ａ、２ｂ、２ｃ、２ｄ、２ｅと接続し、検査用端子ＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２はそれぞれリード３ａ、３ｂ、３ｃ、３ｄと接続して基板１周辺部に配置される。
【００３３】
図２（Ｂ）の如く、基板１には、各リード２、リード３に対応したスルーホール５が設けられている。スルーホール５は基板１を貫通し、内部はタングステンなどの導電材料によって埋設されている。そして、裏面には各スルーホール５に対応した外部電極６を有する。
【００３４】
半導体チップ７の各ＦＥＴのすべての電極は外部端子１０または検査用端子１１と接続して外部に導出されており、各端子と対応する外部電極６と、それぞれワイヤ４、リード２、リード３，スルーホール５を介して電気的に接続されている。
【００３５】
パッケージの周囲４側面は、樹脂層１５と絶縁基板１の切断面で形成され、パッケージの上面は平坦化した樹脂層１５の表面で形成され、パッケージの下面は絶縁基板１の裏面側で形成される。このパッケージ外形は、例えば１．２×１．０ｍｍ２である。
【００３６】
更に図２（Ｃ）の如く、９個の外部電極６は、例えばパッケージの一辺に沿って制御端子Ｃｔｌ−１、検査用端子ＣＫ１−１、ＣＫ１−２、出力端子ＯＵＴ１に対応して配置され、相対向する一辺に沿って制御端子Ｃｔｌ−２、検査用端子ＣＫ２−１、ＣＫ２−２、出力端子ＯＵＴ２に対応して配置され、他の一辺に共通入力端子ＩＮに対応して配置される。
【００３７】
また、外部端子１０が接続する外部電極６はユーザ側で使用されるものであり、はんだ付けの接続抵抗を十分小さくし、所定の接続強度を確保するため、最低０．２×０．１５ｍｍ２の面積が必要である。一方検査用端子１１が接続する外部電極６は、ユーザ側では使用しないので、小さくてよい。具体的には、出荷前の直流検査に使用するためだけであれば、直流検査用のプローブ１８が立てば良いので、最低０．０５×０．０５ｍｍ２の面積があれば良い。
【００３８】
図５に示す従来のＭＣＰＨ６パッケージでは、外部端子に対応したリードのみであるため、検査用端子を外部に出すことができなかった。また、従来のモールドパッケージで検査用端子を外部に出そうとすると、９ピン以上必要となり外形が大きすぎて、ユーザ側で使用できない。すなわち従来のモールドパッケージのフレームはスタンピングによる打ち抜きで製造されるため、隣接するリード−リード間距離の限界はフレームの板厚（１５０μｍ）×０．８＝１２０μｍが最小であり、また各ピンの幅も３００μｍもあるため、ピン数を増やそうとすると、増やすピン数に応じて確実にパッケージサイズが増大する。今回のように外部端子に接続する外部電極のみの５ピンから検査用端子に接続する外部電極４ピンを加えて計９ピンにしようとするとピン数がほぼ倍増するため、パッケージサイズも大幅に増大するという問題があった。そこで、本実施形態では、検査用端子を設けたチップを、チップサイズパッケージに実装することとした。チップサイズパッケージではリードパターンは厚膜印刷によるメッキで製造されるため、リードーリード間距離を最小７５μｍまで小さくできる。その上、直流検査をプロ―ビンングにより行うため、上述の如く検査用端子が接続する外部電極は０．０５×０．０５ｍｍ２と非常に小さい面積でよく、外部端子が接続する外部電極も０．２×０．１５ｍｍ２と小さいので、これらを設けてもパッケージサイズは１．２×１．０ｍｍ２とＭＣＰＨ６パッケージ（２．１×２．０ｍｍ２）の３０％以下にできる。つまり、パッケージ外形が小さいままで、全てのＦＥＴのソース電極、ドレイン電極、ゲート電極を外部に導出することができる。
【００３９】
次に、図３のパッケージ裏面を示す平面図を用いて、本実施形態の直流検査の方法を説明する。直流検査は、パッケージに実装後、個々のＦＥＴについて行う。すなわち、外部端子１０および検査用端子１１が接続する外部電極６のすべてにプローブ１８を接触させ、バイアスを印加する外部電極６、計測を行う外部電極６を適宜測定プログラムにより選択し、各ＦＥＴごとに直流検査を行う。前述の如く従来ではプロービングできなかったＦＥＴ１−１のドレイン電極とＦＥＴ１−２のソース電極、ＦＥＴ１−２のドレイン電極とＦＥＴ１−３のソース電極、ＦＥＴ２−１のドレイン電極とＦＥＴ２−２のソース電極、ＦＥＴ２−２のドレイン電極とＦＥＴ２−３のソース電極にプローブ１８を立てることができるので、６個すべてのＦＥＴの直流検査が可能となる。
【００４０】
この直流検査によりすべてのＦＥＴのＯＮ抵抗を測定することで、ユーザにスイッチ回路装置のインサーションロスを保証できる。また、ＦＥＴのリーク電流（Ｉｇｓｓ）を測定することによりスイッチ回路装置のアイソレーションを保証できる。更に、ＦＥＴのＩＤＳＳとピンチオフ電圧を測定することで、ユーザにスイッチ回路装置の出力電力を保証できる。
【００４１】
【発明の効果】
本発明に依れば、ＦＥＴを多段接続したスイッチ回路装置の全てのＦＥＴについて直流検査をすることができ、出荷前に高周波測定による選別が不要となる。高周波特性の検査装置は直流検査装置と別の装置となるため、測定工数としては、高周波特性検査時間が付加されるだけでなく、直流検査装置から高周波特性検査装置へ被測定素子を搬送する時間も付加される。従って検査工数が大幅に増大し、高価な高周波特性検査装置の投資を必要とするため、その償却も加わり、トータルコストが大幅に増加してしまうという。しかし、本発明の実施形態によれば、高価な高周波計測器を生産ラインに準備する必要が無く、高周波計測のための工数も不要となる。
【００４２】
また、検査用端子が接続する外部電極は小さい面積で十分であり、検査用端子を設けたチップをチップサイズパッケージに実装することにより、１．２×１．０ｍｍ２のパッケージサイズでよい。つまり、パッケージ外形が小さいままで、全てのＦＥＴのソース電極、ドレイン電極、ゲート電極を外部に導出することができ、全てのＦＥＴの直流検査が可能となる。
【００４３】
更に、本実施形態のチップサイズパッケージは、検査用端子を設けることによる新たなパッケージ外形をおこすために必要な費用において、従来のモールドパッケージに比べ２桁低いコストで済む。すなわちさまざまなスイッチＩＣ用のパッケージをおこす際、投資額をあまり気にせずに自由に検査用端子を設けることができる。
【図面の簡単な説明】
【図１】本発明に依る半導体装置を説明する回路図である。
【図２】本発明に依る半導体装置を説明する（Ａ）平面図、（Ｂ）側面図、（Ｃ）平面図である。
【図３】本発明の半導体装置の検査方法を説明する平面図である。
【図４】従来の半導体装置を説明する回路図である。
【図５】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）側面図である。
【図６】従来の半導体装置を説明する回路図である。
【符号の説明】
１    基板
２    リード
３    リード
４    ボンディングワイヤ
５    スルーホール
６    外部電極
７    半導体チップ
１０  外部端子
１１  検査用端子
１８  プローブ
６２  リード
６４  ボンディングワイヤ
６７  半導体チップ
７０  導電ペースト
７５  樹脂層
【図１】
2004198197.tif 000003
【図２】
2004198197.tif 000004
【図３】
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【図４】
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【図５】
2004198197.tif 000007
【図６】
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