(57)【要約】【課題】情報保持時間を長くすることにより、情報保持特性が向上する半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、半導体基板（１０）と、半導体基板（１０）上に形成されたゲート電極（１）とを具備する。ゲート電極（１）のゲート長は、最小加工寸法よりも長い。本発明では、ゲート電極（１）のゲート長を最小加工寸法よりも長くしたことにより、閾値電圧Ｖｔｈ調整用の半導体基板（１０）の濃度を従来のそれよりも低減することができ、半導体基板（１０）と拡散層（１１、１１’、１２）との境界面の接合電界を従来のそれよりも低減することができる。したがって、本発明では、半導体基板（１０）と拡散層（１１、１１’、１２）との境界面に流れる接合リーク電流を従来のそれよりも小さくすることができ、容量部（６）に情報を書き込んでから、その情報が破壊されるまでの時間、すなわち、その容量部（６）が情報を保持する時間である情報保持時間を、従来のそれよりも長くすることができ、情報保持特性が向上する。【選択図】  図２
2004193245.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極とを具備し、
前記ゲート電極のゲート長は、最小加工寸法よりも長い
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
更に、
前記半導体基板の表面部に形成され、ソースとドレインとの一方として働く第１拡散層と、
前記半導体基板の表面部に形成され、前記ソースと前記ドレインとの他方として働く第２拡散層とを具備し、
前記第１拡散層と前記第２拡散層との最短距離は、前記ゲート長に比例する
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
更に、
前記半導体基板上に形成され、前記第１拡散層と前記第２拡散層に渡って延びるゲート絶縁膜を具備し、
前記ゲート電極は前記ゲート絶縁膜上に形成された
半導体記憶装置。
【請求項４】
請求項２又は３に記載の半導体記憶装置において、
更に、
前記ゲート電極を覆う第１絶縁膜と、
前記第１絶縁膜中に形成され、前記第１絶縁膜の表面から前記第１拡散層に延びる第１コンタクト部と、
前記第１絶縁膜上に形成されたビット線と、
前記第１絶縁膜中に形成され、前記ビット線から前記第２拡散層に延びる第２コンタクト部と、
前記第１絶縁膜上に形成され、前記第１コンタクト部と接続される容量部とを具備する
半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記第１コンタクト部と前記容量部とを接合するための前記第１コンタクト部の接合端面の辺又は径は、前記最小加工寸法であり、
前記第２コンタクト部と前記ビット線とを接合するための前記第２コンタクト部の接合端面の辺又は径は、前記最小加工寸法である
半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
更に、
前記第１絶縁膜と前記第１コンタクト部と前記第２コンタクト部と前記ビット線とを覆う第２絶縁膜と、前記第２絶縁膜上には前記容量部が形成され、前記容量部は、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有し、
前記第２絶縁膜中に形成され、前記下部電極から前記第１コンタクト部の接合端面まで延びる第３コンタクト部とを具備する
半導体記憶装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体記憶装置において、前記半導体基板に使用される不純物の濃度は、前記ゲート電極のゲート長が前記最小加工寸法であるときに前記半導体基板に使用される前記不純物の濃度よりも低い
半導体記憶装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体記憶装置において、
前記ゲート電極のゲート長は、前記最小加工寸法の１．３倍以上である
半導体記憶装置。
【請求項９】
半導体基板の第１表面部に形成された第１ＭＯＳトランジスタと、
前記半導体基板の第２表面部に形成された第２ＭＯＳトランジスタとを具備し、
前記第１ＭＯＳトランジスタは、第１ゲート電極を備え、
前記第２ＭＯＳトランジスタは、第２ゲート電極を備え、
前記第１ゲート電極のゲート長と前記第２ゲート電極のゲート長は、最小加工寸法よりも長い
半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記第１ＭＯＳトランジスタは、
ソースとドレインとの一方として働く第１拡散層と、
前記ソースと前記ドレインとの他方として働く第２拡散層とを更に備え、
前記第２ＭＯＳトランジスタは、
前記ソースと前記ドレインとの一方として働く第３拡散層と、
前記ソースと前記ドレインとの他方として働く前記第２拡散層とを更に備え、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは、前記第２拡散層を共有し、
前記第１拡散層と前記第２拡散層との最短距離は、前記第１ゲート電極のゲート長に比例し、
前記第３拡散層と前記第２拡散層との最短距離は、前記第２ゲート電極のゲート長に比例する
半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
前記第１ＭＯＳトランジスタは、前記第１拡散層と前記第２拡散層に渡って延びる第１ゲート絶縁膜を更に備え、
前記第２ＭＯＳトランジスタは、前記第３拡散層と前記第２拡散層に渡って延びる第２ゲート絶縁膜を更に備え、
前記第１ゲート電極は前記第１ゲート絶縁膜上に形成され、
前記第２ゲート電極は前記第１ゲート絶縁膜上に形成された
半導体記憶装置。
【請求項１２】
請求項１０又は１１に記載の半導体記憶装置において、
更に、
前記第１ゲート電極と前記第２ゲート電極とを覆う第１絶縁膜と、
前記第１絶縁膜中に形成され、前記第１絶縁膜の表面から前記第１拡散層に延びる第１コンタクト部と、
前記第１絶縁膜上に形成されたビット線と、
前記第１絶縁膜中に形成され、前記ビット線から前記第２拡散層に延びる第２コンタクト部と、
前記第１絶縁膜中に形成され、前記第１絶縁膜の表面から前記第３拡散層に延びる第３コンタクト部と、
前記第１絶縁膜上に形成され、前記第１コンタクト部と接続される第１容量部と、
前記第１絶縁膜上に形成され、前記第３コンタクト部と接続される第２容量部とを具備する
半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置において、
前記第１コンタクト部と前記第１容量部とを接合するための前記第１コンタクト部の接合端面の辺又は径は、前記最小加工寸法であり、
前記第２コンタクト部と前記ビット線とを接合するための前記第２コンタクト部の接合端面の辺又は径は、前記最小加工寸法であり、
前記第３コンタクト部と前記第２容量部とを接合するための前記第３コンタクト部の接合端面の辺又は径は、前記最小加工寸法である
半導体記憶装置。
【請求項１４】
請求項１３に記載の半導体記憶装置において、
更に、
前記第１絶縁膜と前記第１コンタクト部と前記第２コンタクト部と前記第３コンタクト部と前記ビット線とを覆う第２絶縁膜と、前記第２絶縁膜上には前記第１容量部と前記第２容量部とが形成され、前記第１容量部と前記第２容量部は、下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有し、
前記第２絶縁膜中に形成され、前記第１容量部の下部電極から前記第１コンタクト部の接合端面まで延びる第４コンタクト部と、
前記第２絶縁膜中に形成され、前記第２容量部の下部電極から前記第３コンタクト部の接合端面まで延びる第５コンタクト部とを具備する
半導体記憶装置。
【請求項１５】
請求項９〜１４のいずれか一項に記載の半導体記憶装置において、
前記第１ゲート電極と前記第２ゲート電極とのゲート間隔は、前記最小加工寸法である
半導体記憶装置。
【請求項１６】
請求項９〜１５のいずれか一項に記載の半導体記憶装置において、
前記半導体基板に使用される不純物の濃度は、前記第１ゲート電極のゲート長と前記第２ゲート電極のゲート長とが前記最小加工寸法であるときに前記半導体基板に使用される前記不純物の濃度よりも低い
半導体記憶装置。
【請求項１７】
請求項９〜１６のいずれか一項に記載の半導体記憶装置において、
前記第１ゲート電極のゲート長と前記第２ゲート電極のゲート長は、前記最小加工寸法の１．３倍以上である
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
半導体記憶装置であるＤＲＡＭは、コンピュータで例示される機器の主記憶装置として利用されている。近年では、リフレッシュ特性を向上させる半導体記憶装置（例えば、特許文献１、２参照）、微細化を図る半導体記憶装置（例えば、特許文献３、４参照）が開発されている。
【０００３】
従来の半導体記憶装置を図７に示す。この図７は、従来の半導体記憶装置（ＤＲＡＭ）であるメモリセルトランジスタを示す平面図である。
拡散層領域である活性領域１０２の上には、容量コンタクト部１０４と容量コンタクト部１０４’とが離れて接続されている。容量コンタクト部１０４の上にはセル容量部１０６が形成され、容量コンタクト部１０４’の上にはセル容量部１０６’が形成されている。
活性領域１０２の上には、ビット線に接続されたビット線コンタクト部１０５が接続されている。
活性領域１０２の上には、ゲート電極であるワード線１０１とワード線１０１’とが離れて設けられている。ワード線１０１とワード線１０１’は活性領域１０２に対して垂直方向に延びる。ワード線１０１は、容量コンタクト部１０４とビット線コンタクト部１０５との間に設けられ、ワード線１０１’は、容量コンタクト部１０４’とビット線コンタクト部１０５との間に設けられている。以下、ワード線１０１をゲート電極１０１とも称する。ワード線１０１’をゲート電極１０１’とも称する。
【０００４】
従来のメモリセルトランジスタのレイアウトとして、最小加工寸法（ハーフピッチ）はＦで表される。ハーフピッチＦは、図７に示されるように、複数の活性領域１０２のうちの１つの活性領域１０２の上に接続された容量コンタクト部１０４’と、複数の活性領域１０２のうちの他の活性領域１０２の上に接続された容量コンタクト部１０４との最短距離である。
ゲート電極１０１とゲート電極１０１’との間隔を表すゲート間隔はＦである。容量コンタクト部１０４、１０４’と、セル容量部１０６、１０６’（セル容量部１０６、１０６’に接続されたコンタクト部１１９、１１９’）とを接合するための容量コンタクト部１０４、１０４’の接合端面の形状は、四角又は円（図示しない）であり、その接合端面の辺又は径（図示しない）は、Ｆである。ビット線コンタクト部１０５とビット線（後述のビット線１２０）とを接合するためのビット線コンタクト部１０５の接合端面の形状は、四角又は円（図示しない）であり、その接合端面の辺又は径（図示しない）は、Ｆである。
ワード線１０１、１０１’の幅（ゲート電極１０１、１０１’の幅を示すゲート長）は、Ｆ又はＦ以下である。
【０００５】
図８は、図７のＢ−Ｂ’断面図である。
半導体基板１１０の表面部には、拡散層１１１と拡散層１１１’と拡散層１１２とが離れて形成されている。半導体基板１１０はｐ型であり、拡散層１１１、１１１’、１１２はｎ型である。半導体基板１１０と拡散層１１１、１１１’、１１２とは上記の活性領域１０２を形成する。
半導体基板１１０の表面部と拡散層１１１の表面上には、浅溝素子分離用絶縁膜１１３’が形成されている。半導体基板１１０の表面部と拡散層１１１’の表面上には、浅溝素子分離用絶縁膜１１３が形成されている。浅溝素子分離用絶縁膜１１３、１１３’は、隣り合う活性領域１０２と電気的に絶縁するものである。半導体基板１１０上には、拡散層１１１と拡散層１１２とに渡って延びるゲート酸化膜１１４と、拡散層１１１’と拡散層１１２とに渡って延びるゲート酸化膜１１４’が形成されている。
ゲート酸化膜１１４の表面上には、ゲート電極１０１が形成され、ゲート酸化膜１１４’の表面上には、ゲート電極１０１’が形成されている。浅溝素子分離用絶縁膜１１３の表面上には、ゲート電極１０１が形成され、浅溝素子分離用絶縁膜１１３’の表面上には、ゲート電極１０１’が形成されている。
【０００６】
ゲート電極１０１、１０１’と浅溝素子分離用絶縁膜１１３、１１３’とゲート酸化膜１１４、１１４’との表面上には、ゲート電極１０１、１０１’と浅溝素子分離用絶縁膜１１３、１１３’とゲート酸化膜１１４、１１４’とを覆う窒化膜１１５が形成されている。浅溝素子分離用絶縁膜１１３、１１３’と窒化膜１１５との表面上には、浅溝素子分離用絶縁膜１１３、１１３’と窒化膜１１５とを覆う層間絶縁膜１１６が形成されている。
拡散層１１１の表面上には、拡散層１１１の表面から層間絶縁膜１１６の表面にまで上方方向に延びる容量コンタクト部１０４が形成されている。拡散層１１１’の表面上には、拡散層１１１’の表面から層間絶縁膜１１６の表面にまで上方方向に延びる容量コンタクト部１０４’が形成されている。拡散層１１２の表面上には、拡散層１１２の表面から層間絶縁膜１１６の表面にまで上方方向に延びるビット線コンタクト部１０５が形成されている。
【０００７】
これにより、従来のメモリセルトランジスタは、半導体基板１１０の第１表面部に第１ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、半導体基板１１０の第２表面部に第２ＭＯＳトランジスタとが形成される。すなわち、その第１ＭＯＳトランジスタは、半導体基板１１０と、拡散層１１１と、容量コンタクト部１０４と、拡散層１１２と、ビット線コンタクト部１０５と、ゲート絶縁膜１１４と、ゲート電極１０１とを具備する。その第２ＭＯＳトランジスタは、半導体基板１１０と、拡散層１１１’と、容量コンタクト部１０４’と、拡散層１１２と、ビット線コンタクト部１０５と、ゲート絶縁膜１１４と、ゲート電極１０１’とを具備する。従来のメモリセルトランジスタの第１ＭＯＳトランジスタと第２ＭＯＳトランジスタは、拡散層１１２とビット線コンタクト部１０５とを共有する。
第１ＭＯＳトランジスタの拡散層１１１は、ソースとドレインとの一方として働き、その容量コンタクト部１０４は、ソース電極とドレイン電極との一方として働く。第１ＭＯＳトランジスタの拡散層１１２は、ソースとドレインとの他方として働き、そのビット線コンタクト部１０５は、ソース電極とドレイン電極との他方として働く。
第２ＭＯＳトランジスタの拡散層１１１’は、ソースとドレインとの一方として働き、その容量コンタクト部１０４’は、ソース電極とドレイン電極との一方として働く。第２ＭＯＳトランジスタの拡散層１１２は、ソースとドレインとの他方として働き、そのビット線コンタクト部１０５は、ソース電極とドレイン電極との他方として働く。
【０００８】
層間絶縁膜１１６と容量コンタクト部１０４、１０４’とビット線コンタクト部１０５との表面上には、層間絶縁膜１１６と容量コンタクト部１０４、１０４’とビット線コンタクト部１０５とを覆う層間絶縁膜１１７が形成されている。ビット線コンタクト部１０５の表面上には、ビット線コンタクト部１０５の表面から層間絶縁膜１１７の表面にまで上方方向に延びるビット線１２０が形成されている。
層間絶縁膜１１７とビット線１２０との表面上には、層間絶縁膜１１７とビット線１２０とを覆う層間絶縁膜１１８が形成されている。容量コンタクト部１０４の表面上には、容量コンタクト部１０４の表面（接合端面）から層間絶縁膜１１８の表面にまで上方方向に延びるコンタクト部１１９が形成されている。容量コンタクト部１０４’の表面上には、容量コンタクト部１０４’の表面（接合端面）から層間絶縁膜１１８の表面にまで上方方向に延びるコンタクト部１１９’が形成されている。
【０００９】
コンタクト部１１９と層間絶縁膜１１８との表面上には、セル容量部下部電極１２１が形成されている。セル容量部下部電極１２１は、コンタクト部１１９と層間絶縁膜１１８とに接続された底面部１２１−１と、底面部１２１−１の端から上方方向に延びる側壁部１２１−２とを有する。コンタクト部１１９’と層間絶縁膜１１８との表面上には、セル容量部下部電極１２１’が形成されている。セル容量部下部電極１２１’は、コンタクト部１１９’と層間絶縁膜１１８とに接続された底面部１２１’−１と、底面部１２１’−１の端から上方方向に延びる側壁部１２１’−２とを有する。
セル容量部下部電極１２１、１２１’と層間絶縁膜１１８との表面上には、容量絶縁膜１２２が形成されている。容量絶縁膜１２２上には、セル容量部上部電極１２３が形成されている。これにより、容量コンタクト部１０４上には、コンタクト部１１９を介してセル容量部下部電極１２１と容量絶縁膜１２２とセル容量部上部電極１２３とで構成される上記のセル容量部１０６が形成され、容量コンタクト部１０４’上には、コンタクト部１１９’を介してセル容量部下部電極１２１’と容量絶縁膜１２２とセル容量部上部電極１２３とで構成される上記のセル容量部１０６’が形成されている。
【００１０】
ワード線１０１は、図示しない外部装置の複数の端子のうちの第１ワード線端子に接続されている。ワード線１０１’は、図示しない外部装置の複数の端子のうちの第２ワード線端子に接続されている。ビット線１２０は、図示しない外部装置の複数の端子のうちのビット線端子に接続されている。図示しない外部装置の複数の端子のうちの基準端子は、セル容量部上部電極１２３に接続されている。
ワード線１０１には、第１ワード線端子と基準端子との間の電位差（電位）が図示しない外部装置によって供給される。ワード線１０１’には、第２ワード線端子と基準端子との間の電位差（電位）が図示しない外部装置によって供給される。ビット線１２０には、ビット線端子と基準端子との間の電位差（電位）が図示しない外部装置によって供給される。
【００１１】
次に、従来のメモリセルトランジスタの動作として、セル容量部に、情報“０”、“１”のうちの情報“１”を書き込む場合について説明する。セル容量部としては、第１ＭＯＳトランジスタにコンタクト部１１９を介して接続されたセル容量部１０６を例にする。
ビット線１２０には情報“１”の電位が図示しない外部装置から供給される。このとき、ビット線コンタクト部１０５に接続された拡散層１１２の電位は情報“１”になる。情報“１”の電位を正電位ＶＤＬとする。容量コンタクト部１０４に接続された拡散層１１１の電位は書き込みの直前でＶＤＬ／２になっている。このため、第１ＭＯＳトランジスタをＯＮにするための電位が図示しない外部装置からゲート電極１０１に供給された場合、ビット線コンタクト部１０５に接続された拡散層１１２がドレインとなり、容量コンタクト部１０４に接続された拡散層１１１がソースになる。その結果、情報“１”がセル容量部１０６に書き込まれる。すなわち、セル容量部１０６のセル容量部上部電極１２３の電位がＶＤＬ／２であるのに対して、セル容量部１０６のセル容量部下部電極１２１の電位がＶＤＬになる。
一方、セル容量部１０６から情報“１”を読み出す場合、ビット線コンタクト部１０５に接続された拡散層１１２の電位はＶＤＬ／２で、容量コンタクト部１０４に接続された拡散層１１１の電位はＶＤＬである。このため、第１ＭＯＳトランジスタをＯＮにするための電位が図示しない外部装置からゲート電極１０１に供給された場合、ビット線コンタクト部１０５に接続された拡散層１１２がソースとなり、容量コンタクト部１０４に接続された拡散層１１１がドレインになる。その結果、ビット線１２０の電位が変動し、ビット線１２０に接続された図示しない外部装置（図示しないセンスアンプ）により、情報“１”が読み出される。
【００１２】
上述のようにセル容量部１０６（セル容量部１０６’）に情報“１”を書き込んだ後、第１ＭＯＳトランジスタ（第２ＭＯＳトランジスタ）をＯＦＦにするための電位が図示しない外部装置からゲート電極１０１（ゲート電極１０１’）に供給されたときに、そのセル容量部１０６（セル容量部１０６’）が情報“１”を保持する状態を情報保持状態という。また、そのセル容量部１０６（セル容量部１０６’）に情報“１”を書き込んでから、その情報“１”が破壊されるまでの時間、すなわち、そのセル容量部１０６（セル容量部１０６’）が情報“１”を保持する時間を情報保持時間という。
ｎ型の拡散層１１１、１１１’、１１２とｐ型の半導体基板１１０との間にはｐｎ接合が形成されている。セル容量部１０６、１０６’に情報“１”を書き込んだ後、ｐ型の半導体基板１１０に対してｎ型の拡散層１１１、１１１’、１１２の電位がＶＤＬであるため、ｐｎ接合部分には逆方向電圧が印加された状態になる。この状態でｐｎ接合部分である半導体基板１１０と拡散層１１１、１１１’、１１２との境界面にリーク電流（接合リーク電流）が流れないような理想的な場合では、セル容量部１０６、１０６’に蓄えられた情報“１”は破壊されない。
しかし、通常、半導体基板１１０と拡散層１１１、１１１’、１１２との境界面に接合リーク電流が流れてしまうため、セル容量部１０６、１０６’の情報“１”は徐々に減少していく。セル容量部１０６、１０６’のセル容量部下部電極１２１、１２１’の電位がＶＤＬから徐々に低下し、その電位がＶＤＬ／２まで低下した場合、情報“１”は完全に破壊されてしまう。このセル容量部下部電極１２１、１２１’の電位の変化は、この接合リーク電流により決まっており、この接合リーク電流が大きければ大きいほど、セル容量部下部電極１２１、１２１’の電位は早く低下してしまう。このように、情報保持時間は、この接合リーク電流に左右される。したがって、この接合リーク電流が大きければ大きいほど、その分、情報保持時間が短くなる。このような場合、情報保持特性が悪いといえる。
一方、この接合リーク電流が小さければ小さいほど、その分、情報保持時間を長くすることができるため、情報保持特性が向上する。この接合リーク電流を小さくするためには、ｐｎ接合部分である半導体基板１１０と拡散層１１１、１１１’、１１２との境界面の電界（接合電界）を低減できることが求められている。
【００１３】
近年では、携帯電話機を含む携帯用機器に用いられる半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）において、消費電力の低減が求められている。ＤＲＡＭの消費電力は、情報の書き込みから読み出しまでのリフレッシュサイクルによって決定される。すなわち、消費電力は、情報をＤＲＡＭに書き込むときと情報をＤＲＡＭから読み出すときに行われる充放電に使われる電力によって決定される。情報保持時間を長くすることができれば、充放電に使われる電力（消費電力）を低減することができる。
【００１４】
しかしながら、ゲート電極１０１、１０１’のゲート長は、Ｆ又はＦ以下である。図７に示された構造で微細化を進めていくと、以下のような問題が生じる。
まず、第一に、メモリセルトランジスタのゲート長をＦとして微細化を進めた場合、メモリセルトランジスタの閾値電圧Ｖｔｈの低減を防止するために、半導体基板１１０に使用される不純物の濃度（半導体基板１１０の濃度）をそれよりも高くする必要があり、半導体基板１１０と拡散層１１１、１１１’、１１２との境界面の接合電界がそれよりも大きくなる。これによって、従来のメモリセルトランジスタにおける情報保持時間がそれよりも短くなってしまう。
第二に、ゲート電極１０１、１０１’を加工したときの寸法のバラツキ（加工バラツキ）は、閾値電圧Ｖｔｈのバラツキの主要因となるため、ディスターブ不良が増加する。これを回避するために、半導体基板１１０の濃度をそれより高くする必要があるが、半導体基板１１０の濃度をそれより高くすると閾値電圧Ｖｔｈのバラツキが更に増加してしまう。また、半導体基板１１０の濃度を高くすると、閾値電圧Ｖｔｈのバラツキが大きくなるため、書き込み不足のビットが増加して、セル容量部６、６’に充分に情報が書き込まれないような書き込み不良を発生させる。このように、ディスターブ不良と書き込み不良を同時に対策することが困難となり、結果的に素子動作ができなくなる。
【００１５】
このような理由について以下に説明する。
【００１６】
２５６ＭビットＤＲＡＭの場合、メモリセルトランジスタに要求される閾値電圧Ｖｔｈとそのバラツキは、図９に示されるようなものが要求される。図９の横軸Ｘは、メモリセルトランジスタの閾値電圧Ｖｔｈの平均値であり、図９の縦軸Ｙは、メモリセルトランジスタの閾値電圧Ｖｔｈのバラツキ（Ｖｔｈバラツキ）σである。縦軸Ｙの閾値電圧Ｖｔｈのバラツキσは、ゲート電極１０１、１０１’の加工バラツキと、ドーパント不純物濃度分布、ゲート酸化膜厚とによるものである。
【００１７】
サブスレッショルド係数Ｓが与えられた時、２５６Ｍビット中の最小閾値電圧Ｖｔｈのトランジスタにおいて、高温（８５℃程度）でチャネルリークによって情報破壊が生じる閾値線Ｓ１、Ｓ２を図９に示している。
閾値線Ｓ１は、サブスレッショルド係数Ｓが８０［ｍＶ／ｄｅｃ］であるときの閾値線であり、関数Ｙ１＝ａ×Ｘ＋ｂ１で表される（ａ、ｂ１は定数）。横軸（閾値電圧Ｖｔｈのバラツキ）Ｘと縦軸（閾値電圧Ｖｔｈの平均値）Ｙとで張られる平面座標は、閾値線Ｓ１により、閾値線Ｓ１で表される関数Ｙ１以上の第１領域と、閾値線Ｓ１で表される関数Ｙ１より小さい第２領域とに区切られる。
閾値線Ｓ２は、サブスレッショルド係数Ｓが９０［ｍＶ／ｄｅｃ］であるときの閾値線であり、関数Ｙ２＝ａ×Ｘ＋ｂ２で表される（ａ、ｂ２は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｓ２により、閾値線Ｓ２で表される関数Ｙ２以上の第１領域と、閾値線Ｓ２で表される関数Ｙ２より小さい第２領域とに区切られる。
閾値線Ｓ１、Ｓ２により区切られた第２領域であれば、チャネルリークによる情報破壊は生じなく、閾値線Ｓ１、Ｓ２により区切られた第１領域であれば、チャネルリークによって情報破壊が生じてしまう。
【００１８】
また、要求される情報の書き込みを保証する割合を示す書込率が与えられた時、２５６Ｍビット中の最大閾値電圧Ｖｔｈのトランジスタにおいて、書き込み不良が生じる閾値線Ｗ１、Ｗ２、Ｗ３を図９に示している。
閾値線Ｗ１は、書込率として６０％の書き込みを保証する閾値線であり、関数Ｙ１１＝−ｃ×Ｘ＋ｄ１１で表される（ｃ、ｄ１１は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｗ１により、閾値線Ｗ１で表される関数Ｙ１１以上の第１領域と、閾値線Ｗ１で表される関数Ｙ１１より小さい第２領域とに区切られる。
閾値線Ｗ２は、書込率として７０％の書き込みを保証する閾値線であり、関数Ｙ１２＝−ｃ×Ｘ＋ｄ１２で表される（ｃ、ｄ１２は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｗ２により、閾値線Ｗ２で表される関数Ｙ１２以上の第１領域と、閾値線Ｗ２で表される関数Ｙ１２より小さい第２領域とに区切られる。
閾値線Ｗ３は、書込率として８０％の書き込みを保証する閾値線であり、関数Ｙ１３＝−ｃ×Ｘ＋ｄ１３で表される（ｃ、ｄ１３は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｗ３により、閾値線Ｗ３で表される関数Ｙ１３以上の第１領域と、閾値線Ｗ３で表される関数Ｙ１３より小さい第２領域とに区切られる。
閾値線Ｗ１、Ｗ２、Ｗ３により区切られた第２領域であれば、書き込み不良は生じなく、閾値線Ｗ１、Ｗ２、Ｗ３により区切られた第１領域であれば、書き込み不良が生じてしまう。
【００１９】
図９を用いて従来のメモリセルトランジスタの問題点について詳細に説明する。
【００２０】
メモリセルトランジスタのゲート長Ｆを０．１３［μｍ］とした場合、図９中の○印で示すように、閾値電圧Ｖｔｈの平均値を１［Ｖ］とすると、サブスレッショルド係数が９０［ｍＶ／ｄｅｃ］であり、閾値電圧Ｖｔｈのバラツキσは９０［ｍＶ］である。この場合、閾値線Ｓ２により区切られた第１領域であるためにチャネルリークによって情報破壊が生じるだけでなく、書き込みを保証する書込率を６０％まで低下させた場合でも、閾値線Ｗ１により区切られた第１領域であるために書き込み不良が生じてしまう。すなわち、現状のプロセスでは解が得られなくなってしまうため、閾値電圧Ｖｔｈのバラツキの低減が必要になってくる。具体的には、７５％の書き込みを保証し、かつ、チャネルリークによって情報破壊を防止するためには、閾値電圧Ｖｔｈのバラツキσが７０［ｍＶ］以下である必要がある。
【００２１】
閾値電圧Ｖｔｈのバラツキの要因分析を実施した。ゲート電極１０１、１０１’を加工したときの寸法のバラツキ（加工バラツキ）が４ｎｍであるとすると、ゲート電極１０１、１０１’の加工バラツキによる閾値電圧Ｖｔｈのバラツキσが５０［ｍＶ］である。閾値電圧Ｖｔｈのバラツキσは全体の９０［ｍＶ］のうちの残りの４０［ｍＶ］分はドーパント不純物濃度分布、ゲート酸化膜厚による閾値電圧Ｖｔｈのバラツキによるものであった。
閾値電圧Ｖｔｈのバラツキを低減するには、半導体基板１１０の濃度をそれよりも高くしなければならない。半導体基板１１０の濃度を高くすることにより、半導体基板１１０と拡散層１１１、１１１’、１１２との境界面の接合電界が高くなってしまい、半導体基板１１０と拡散層１１１、１１１’、１１２との境界面に流れる接合リーク電流が大きくなる。この接合リーク電流が大きくなると、そのメモリセルトランジスタの情報保持時間が短くなり、情報保持特性が悪くなってしまう（情報保持特性が向上しない）。
従来のメモリセルトランジスタでは、微細化を進めていくと、情報保持特性が向上しない上に、素子動作ができなくなる。
また、従来のメモリセルトランジスタでは、情報保持特性が向上しないため（情報保持時間が短いため）、情報をセル容量部１０６、１０６’に書き込むときと情報をセル容量部１０６、１０６’から読み出すときに行われる充放電に使われる電力（消費電力）が低減しない。
【００２２】
【特許文献１】
特開２０００−２３６０７４号公報
【特許文献２】
特開２０００−１７４２２５号公報
【特許文献３】
特開平１０−１８９８９９号公報
【特許文献４】
特開平４−１１２５６９号公報
【００２３】
【発明が解決しようとする課題】
本発明の目的は、情報保持時間を長くすることにより、情報保持特性が向上する半導体記憶装置（メモリセルトランジスタ）を提供することにある。
本発明の他の目的は、消費電力を低減する半導体記憶装置（メモリセルトランジスタ）を提供することにある。
本発明の更に他の目的は、高速に動作する半導体記憶装置（メモリセルトランジスタ）を提供することにある。
【００２４】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２５】
本発明の半導体記憶装置は、半導体基板（１０）と、半導体基板（１０）上に形成されたゲート電極（１）とを具備する。
ゲート電極（１）のゲート長は、最小加工寸法（Ｆ）よりも長い。本発明では、ゲート電極（１）のゲート長を最小加工寸法（Ｆ）よりも長くしたことにより、閾値電圧Ｖｔｈ調整用の半導体基板（１０）の濃度を従来のそれよりも低減することができ、半導体基板（１０）と後述の拡散層（１１、１２）との境界面の接合電界を従来のそれよりも低減することができる。したがって、本発明では、半導体基板（１０）と拡散層（１１、１２）との境界面に流れる接合リーク電流を従来のそれよりも小さくすることができ、後述の容量部（６）に情報を書き込んでから、その情報が破壊されるまでの時間、すなわち、その容量部（６）が情報を保持する時間である情報保持時間を、従来のそれよりも長くすることができ、情報保持特性が向上する。
【００２６】
本発明の半導体記憶装置は、更に、上記の拡散層（１１、１２）である第１拡散層（１１）と第２拡散層（１２）とを具備する。第１拡散層（１１）は、半導体基板（１０）の表面部に形成され、ソースとドレインとの一方として働く。第２拡散層（１２）は、半導体基板（１０）の表面部に形成され、ソースとドレインとの他方として働く。
第１拡散層（１１）と第２拡散層（１２）との最短距離は、ゲート電極（１）のゲート長に比例する。
【００２７】
本発明の半導体記憶装置は、更に、ゲート絶縁膜（１４）を具備する。ゲート絶縁膜（１４）は、半導体基板（１０）上に形成され、第１拡散層（１１）と第２拡散層（１２）に渡って延びる。ゲート電極（１）はゲート絶縁膜（１４）上に形成されている。
【００２８】
本発明の半導体記憶装置は、更に、第１絶縁膜（１５、１６）と、第１コンタクト部（４）と、ビット線（２０）と、第２コンタクト部（５）と、上記の容量部（６）とを具備する。ゲート電極（１）は、第１絶縁膜（１５、１６）に覆われている。第１コンタクト部（４）は、第１絶縁膜（１５、１６）中に形成され、第１絶縁膜（１５、１６）の表面から第１拡散層（１１）に延びている。ビット線（２０）は、第１絶縁膜（１５、１６）上に形成されている。第２コンタクト部（５）は、第１絶縁膜（１５、１６）中に形成され、ビット線（２０）から第２拡散層（１２）に延びている。容量部（６）は、第１絶縁膜（１５、１６）上に形成され、第１コンタクト部（４）と接続される。
【００２９】
第１コンタクト部（４）と容量部（６）とを接合するための第１コンタクト部（４）の接合端面の辺又は径は、最小加工寸法（Ｆ）である。
第２コンタクト部（５）とビット線（２０）とを接合するための第２コンタクト部（５）の接合端面の辺又は径は、最小加工寸法（Ｆ）である。
【００３０】
本発明の半導体記憶装置は、更に、第２絶縁膜（１７、１８）と、第３コンタクト部（１９）とを具備する。第１絶縁膜（１５、１６）と第１コンタクト部（４）と第２コンタクト部（５）とビット線（２０）は、第２絶縁膜（１７、１８）に覆われている。第２絶縁膜（１７、１８）上には容量部（６）が形成されている。
容量部（６）は、下部電極（２１）と、下部電極（２１）上に形成された容量絶縁膜（２２）と、容量絶縁膜（２２）上に形成された上部電極（２３）とを有する。
第３コンタクト部（１９）は、第２絶縁膜（１７、１８）中に形成され、下部電極（２１）から第１コンタクト部（４）の接合端面まで延びている。
【００３１】
上述のように、半導体基板（１０）に使用される不純物の濃度は、ゲート電極（１）のゲート長が最小加工寸法（Ｆ）であるときに半導体基板（１０）｛この場合、従来の半導体記憶装置の半導体基板（１００）に対応する｝に使用される不純物の濃度よりも低い。
【００３２】
本発明では、上記の情報保持時間を従来のそれよりも長くするには、ゲート電極（１）のゲート長を、最小加工寸法（Ｆ）の１．３倍以上にすることが好ましい。
【００３３】
本発明の半導体記憶装置は、半導体基板（１０）の第１表面部に形成された第１ＭＯＳトランジスタと、半導体基板（１０）の第２表面部に形成された第２ＭＯＳトランジスタとを具備する。第１ＭＯＳトランジスタは、第１ゲート電極（１）を備えている。第２ＭＯＳトランジスタは、第２ゲート電極（１’）を備えている。
第１ゲート電極（１）のゲート長と第２ゲート電極（１’）のゲート長は、最小加工寸法（Ｆ）よりも長い。本発明では、第１ゲート電極（１）のゲート長と第２ゲート電極（１’）のゲート長を最小加工寸法（Ｆ）よりも長くしたことにより、閾値電圧Ｖｔｈ調整用の半導体基板（１０）の濃度を従来のそれよりも低減することができ、半導体基板（１０）と後述の拡散層（１１、１１’、１２）との境界面の接合電界を従来のそれよりも低減することができる。したがって、本発明では、半導体基板（１０）と拡散層（１１、１１’、１２）との境界面に流れる接合リーク電流を従来のそれよりも小さくすることができ、後述の第１容量部（６）、第２容量部（６’）に情報を書き込んでから、その情報が破壊されるまでの時間、すなわち、その第１容量部（６）、第２容量部（６’）が情報を保持する時間である情報保持時間を、従来のそれよりも長くすることができ、情報保持特性が向上する。
【００３４】
第１ＭＯＳトランジスタは、ソースとドレインとの一方として働く第１拡散層（１１）と、ソースとドレインとの他方として働く第２拡散層（１２）とを更に備えている。第２ＭＯＳトランジスタは、ソースとドレインとの一方として働く第３拡散層（１１’）と、ソースとドレインとの他方として働く第２拡散層（１２）とを更に備えている。第１拡散層（１１）、第２拡散層（１２）、第３拡散層（１１’）は、上記の拡散層（１１、１１’、１２）である。第１ＭＯＳトランジスタと第２ＭＯＳトランジスタは、第２拡散層（１２）を共有する。
第１拡散層（１１）と第２拡散層（１２）との最短距離は、第１ゲート電極（１）のゲート長に比例し、第３拡散層（１１’）と第２拡散層（１２）との最短距離は、第２ゲート電極（１’）のゲート長に比例する。
【００３５】
第１ＭＯＳトランジスタは、第１拡散層（１１）と第２拡散層（１２）に渡って延びる第１ゲート絶縁膜（１４）を更に備えている。第２ＭＯＳトランジスタは、第３拡散層（１１’）と第２拡散層（１２）に渡って延びる第２ゲート絶縁膜（１４’）を更に備えている。第１ゲート電極（１）は第１ゲート絶縁膜（１４）上に形成されている。第２ゲート電極（１’）は第１ゲート絶縁膜（１４’）上に形成されている。
【００３６】
本発明の半導体記憶装置は、更に、第１絶縁膜（１５、１６）と、第１コンタクト部（４）と、ビット線（２０）と、第２コンタクト部（５）と、第３コンタクト部（４’）と、上記の第１容量部（６）と、上記の第２容量部（６’）とを具備する。第１ゲート電極（１）と第２ゲート電極（１’）は第１絶縁膜（１５、１６）に覆われている。第１コンタクト部（４）は、第１絶縁膜（１５、１６）中に形成され、第１絶縁膜（１５、１６）の表面から第１拡散層（１１）に延びている。ビット線（２０）は、第１絶縁膜（１５、１６）上に形成されている。第２コンタクト部（５）は、第１絶縁膜（１５、１６）中に形成され、ビット線（２０）から第２拡散層（１２）に延びている。第３コンタクト部（４’）は、第１絶縁膜（１５、１６）中に形成され、第１絶縁膜（１５、１６）の表面から第３拡散層（１１’）に延びている。第１容量部（６）は、第１絶縁膜（１５、１６）上に形成され、第１コンタクト部（４）と接続される。第２容量部（６’）は、第１絶縁膜（１５、１６）上に形成され、第３コンタクト部（４’）と接続される。
【００３７】
第１コンタクト部（４）と第１容量部（６）とを接合するための第１コンタクト部（４）の接合端面の辺又は径は、最小加工寸法（Ｆ）である。
第２コンタクト部（５）とビット線（２０）とを接合するための第２コンタクト部（５）の接合端面の辺又は径は、最小加工寸法（Ｆ）である。
第３コンタクト部（４’）と第２容量部（６’）とを接合するための第３コンタクト部（４’）の接合端面の辺又は径は、最小加工寸法（Ｆ）である。
【００３８】
本発明の半導体記憶装置は、更に、第２絶縁膜（１７、１８）と、第４コンタクト部（１９）と、第５コンタクト部（１９’）とを具備する。第１絶縁膜（１５、１６）と第１コンタクト部（４）と第２コンタクト部（５）と第３コンタクト部（４’）とビット線（２０）は第２絶縁膜（１７、１８）に覆われている。第２絶縁膜（１７、１８）上には第１容量部（６）と第２容量部（６’）とが形成されている。
第１容量部（６）と第２容量部（６’）は、下部電極（２１、２１’）と、下部電極（２１、２１’）上に形成された容量絶縁膜（２２、２２’）と、容量絶縁膜（２２、２２’）上に形成された上部電極（２３、２３’）とを有する。
第４コンタクト部（１９）は、第２絶縁膜（１７、１８）中に形成され、第１容量部（６）の下部電極（２１）から第１コンタクト部（４）の接合端面まで延びている。
第５コンタクト部（１９’）は、第２絶縁膜（１７、１８）中に形成され、第２容量部（６’）の下部電極（２１’）から第３コンタクト部（４’）の接合端面まで延びている。
【００３９】
第１ゲート電極（１）と第２ゲート電極（１’）とのゲート間隔（３）は、最小加工寸法（Ｆ）である。
【００４０】
上述のように、半導体基板（１０）に使用される不純物の濃度は、第１ゲート電極（１）のゲート長と第２ゲート電極（１’）のゲート長とが最小加工寸法（Ｆ）であるときに半導体基板（１０）｛この場合、従来の半導体記憶装置の半導体基板（１００）に対応する｝に使用される不純物の濃度よりも低い。
【００４１】
本発明では、上記の情報保持時間を従来のそれよりも長くするには、第１ゲート電極（１）のゲート長と第２ゲート電極（１’）のゲート長とを、最小加工寸法（Ｆ）の１．３倍以上にすることが好ましい。
【００４２】
【発明の実施の形態】
添付図面を参照して、本発明による半導体記憶装置（ＤＲＡＭ）の実施の形態を以下に説明する。
【００４３】
図１は、本発明の半導体記憶装置であるメモリセルトランジスタを示す平面図である。
複数の拡散層領域（以下、活性領域２と称する）の上には、容量コンタクト部４と容量コンタクト部４’とが離れて接続されている。容量コンタクト部４の上にはセル容量部６が形成され、容量コンタクト部４’の上にはセル容量部６’が形成されている。
各活性領域２の上には、ビット線に接続されたビット線コンタクト部５が接続されている。
各活性領域２の上には、ゲート電極であるワード線１とワード線１’とが離れて設けられている。ワード線１とワード線１’は活性領域２に対して垂直方向に延びる。ワード線１は、容量コンタクト部４とビット線コンタクト部５との間に設けられ、ワード線１’は、容量コンタクト部４’とビット線コンタクト部５との間に設けられている。以下、ワード線１をゲート電極１とも称する。ワード線１’をゲート電極１’とも称する。
【００４４】
本発明のメモリセルトランジスタのレイアウトとして、最小加工寸法（ハーフピッチ）はＦで表される。ハーフピッチＦは、例えば、図１に示されるように、複数の活性領域２のうちの１つの活性領域２と、複数の活性領域２のうちの他の活性領域２との最短距離である。
ゲート電極１とゲート電極１’との間隔を表すゲート間隔はＦである。容量コンタクト部４、４’と、セル容量部６、６’（セル容量部６、６’に接続されたコンタクト部１９、１９’）とを接合するための容量コンタクト部４、４’の接合端面の形状は、四角又は円（図示しない）であり、その接合端面の辺又は径（図示しない）は、Ｆである。ビット線コンタクト部５とビット線（後述のビット線２０）とを接合するためのビット線コンタクト部５の接合端面の形状は、四角又は円（図示しない）であり、その接合端面の辺又は径（図示しない）は、Ｆである。
ワード線１、１’の幅（ゲート電極１、１’の幅を示すゲート長）は、ハーフピッチＦよりも長く、ハーフピッチＦの１．３倍以上、すなわち、従来のメモリセルトランジスタのゲート電極１０１、１０１’のゲート長Ｆの１．３倍以上（１．３Ｆ以上）である。本発明のメモリセルトランジスタのレイアウトとして、具体的な数値については実施例で後述する。
【００４５】
図２は、図１のＡ−Ａ’断面図である。
半導体基板１０の表面部には、拡散層１１と拡散層１１’と拡散層１２とが離れて形成されている。半導体基板１０はｐ型であり、拡散層１１、１１’、１２はｎ型である。半導体基板１０と拡散層１１、１１’、１２とは上記の活性領域２を形成する。
半導体基板１０の表面部と拡散層１１の表面上には、浅溝素子分離用絶縁膜１３’が形成されている。半導体基板１０の表面部と拡散層１１’の表面上には、浅溝素子分離用絶縁膜１３が形成されている。浅溝素子分離用絶縁膜１３、１３’は、隣り合う活性領域２と電気的に絶縁するものである。半導体基板１０上には、拡散層１１と拡散層１２とに渡って延びるゲート酸化膜１４と、拡散層１１’と拡散層１２とに渡って延びるゲート酸化膜１４’が形成されている。
【００４６】
ゲート酸化膜１４の表面上には、ゲート電極１が形成され、ゲート酸化膜１４’の表面上には、ゲート電極１’が形成されている。浅溝素子分離用絶縁膜１３の表面上には、ゲート電極１が形成され、浅溝素子分離用絶縁膜１３’の表面上には、ゲート電極１’が形成されている。
ここで、拡散層１１と拡散層１２との最短距離は、ゲート電極１のゲート長に比例し、従来のメモリセルトランジスタの拡散層１１１と拡散層１１２との最短距離よりも１．３倍以上長い。拡散層１１’と拡散層１２との最短距離は、ゲート電極１’のゲート長に比例し、従来のメモリセルトランジスタの拡散層１１１’と拡散層１１２との最短距離よりも１．３倍以上長い。
【００４７】
ゲート電極１、１’と浅溝素子分離用絶縁膜１３、１３’とゲート酸化膜１４、１４’との表面上には、ゲート電極１、１’と浅溝素子分離用絶縁膜１３、１３’とゲート酸化膜１４、１４’とを覆う窒化膜１５が形成されている。浅溝素子分離用絶縁膜１３、１３’と窒化膜１５との表面上には、浅溝素子分離用絶縁膜１３、１３’と窒化膜１５とを覆う層間絶縁膜１６が形成されている。
拡散層１１の表面上には、拡散層１１の表面から層間絶縁膜１６の表面にまで上方方向に延びる容量コンタクト部４が形成されている。拡散層１１’の表面上には、拡散層１１’の表面から層間絶縁膜１６の表面にまで上方方向に延びる容量コンタクト部４’が形成されている。拡散層１２の表面上には、拡散層１２の表面から層間絶縁膜１６の表面にまで上方方向に延びるビット線コンタクト部５が形成されている。
【００４８】
これにより、本発明のメモリセルトランジスタは、半導体基板１０の第１表面部に第１ＭＯＳトランジスタと、半導体基板１０の第２表面部に第２ＭＯＳトランジスタとが形成される。すなわち、その第１ＭＯＳトランジスタは、半導体基板１０と、拡散層１１と、容量コンタクト部４と、拡散層１２と、ビット線コンタクト部５と、ゲート絶縁膜１４と、ゲート電極１とを具備する。その第２ＭＯＳトランジスタは、半導体基板１０と、拡散層１１’と、容量コンタクト部４’と、拡散層１２と、ビット線コンタクト部５と、ゲート絶縁膜１４と、ゲート電極１’とを具備する。本発明のメモリセルトランジスタの第１ＭＯＳトランジスタと第２ＭＯＳトランジスタは、拡散層１２とビット線コンタクト部５とを共有する。
第１ＭＯＳトランジスタの拡散層１１は、ソースとドレインとの一方として働き、その容量コンタクト部４は、ソース電極とドレイン電極との一方として働く。第１ＭＯＳトランジスタの拡散層１２は、ソースとドレインとの他方として働き、そのビット線コンタクト部５は、ソース電極とドレイン電極との他方として働く。
第２ＭＯＳトランジスタの拡散層１１’は、ソースとドレインとの一方として働き、その容量コンタクト部４’は、ソース電極とドレイン電極との一方として働く。第２ＭＯＳトランジスタの拡散層１２は、ソースとドレインとの他方として働き、そのビット線コンタクト部５は、ソース電極とドレイン電極との他方として働く。
【００４９】
層間絶縁膜１６と容量コンタクト部４、４’とビット線コンタクト部５との表面上には、層間絶縁膜１６と容量コンタクト部４、４’とビット線コンタクト部５とを覆う層間絶縁膜１７が形成されている。ビット線コンタクト部５の表面上には、ビット線コンタクト部５の表面から層間絶縁膜１７の表面にまで上方方向に延びるビット線２０が形成されている。
層間絶縁膜１７とビット線２０との表面上には、層間絶縁膜１７とビット線２０とを覆う層間絶縁膜１８が形成されている。容量コンタクト部４の表面上には、容量コンタクト部４の表面（接合端面）から層間絶縁膜１８の表面にまで上方方向に延びるコンタクト部１９が形成されている。容量コンタクト部４’の表面上には、容量コンタクト部４’の表面（接合端面）から層間絶縁膜１８の表面にまで上方方向に延びるコンタクト部１９’が形成されている。
【００５０】
コンタクト部１９と層間絶縁膜１８との表面上には、セル容量部下部電極２１が形成されている。セル容量部下部電極２１は、コンタクト部１９と層間絶縁膜１８とに接続された底面部２１−１と、底面部２１−１の端から上方方向に延びる側壁部２１−２とを有する。コンタクト部１９’と層間絶縁膜１８との表面上には、セル容量部下部電極２１’が形成されている。セル容量部下部電極２１’は、コンタクト部１９’と層間絶縁膜１８とに接続された底面部２１’−１と、底面部２１’−１の端から上方方向に延びる側壁部２１’−２とを有する。
セル容量部下部電極２１、２１’と層間絶縁膜１８との表面上には、容量絶縁膜２２が形成されている。容量絶縁膜２２上には、セル容量部上部電極２３が形成されている。
これにより、容量コンタクト部４上には、コンタクト部１９を介してセル容量部下部電極２１と容量絶縁膜２２とセル容量部上部電極２３とで構成される上記のセル容量部６が形成され、容量コンタクト部４’上には、コンタクト部１９’を介してセル容量部下部電極２１’と容量絶縁膜２２とセル容量部上部電極２３とで構成される上記のセル容量部６’が形成されている。
【００５１】
ワード線１は、図示しない外部装置の複数の端子のうちの第１ワード線端子に接続されている。ワード線１’は、図示しない外部装置の複数の端子のうちの第２ワード線端子に接続されている。ビット線２０は、図示しない外部装置の複数の端子のうちのビット線端子に接続されている。図示しない外部装置の複数の端子のうちの基準端子は、セル容量部上部電極２３に接続されている。
ワード線１には、第１ワード線端子と基準端子との間の電位差（電位）が図示しない外部装置によって供給される。ワード線１’には、第２ワード線端子と基準端子との間の電位差（電位）が図示しない外部装置によって供給される。ビット線２０には、ビット線端子と基準端子との間の電位差（電位）が図示しない外部装置によって供給される。
【００５２】
次に、本発明のメモリセルトランジスタの動作として、セル容量部に、情報“０”、“１”のうちの情報“１”を書き込む場合について説明する。セル容量部としては、第１ＭＯＳトランジスタにコンタクト部１９を介して接続されたセル容量部６を例にする。
ビット線２０には情報“１”の電位が図示しない外部装置から供給される。このとき、ビット線コンタクト部５に接続された拡散層１２の電位は情報“１”になる。情報“１”の電位を正電位ＶＤＬとする。容量コンタクト部４に接続された拡散層１１の電位は書き込みの直前でＶＤＬ／２になっている。このため、第１ＭＯＳトランジスタをＯＮにするための電位が図示しない外部装置からゲート電極１に供給された場合、ビット線コンタクト部５に接続された拡散層１２がドレインとなり、容量コンタクト部４に接続された拡散層１１がソースになる。その結果、情報“１”がセル容量部６に書き込まれる。すなわち、セル容量部６のセル容量部上部電極２３の電位がＶＤＬ／２であるのに対して、セル容量部６のセル容量部下部電極２１の電位がＶＤＬになる。
一方、セル容量部６から情報“１”を読み出す場合、ビット線コンタクト部５に接続された拡散層１２の電位はＶＤＬ／２で、容量コンタクト部４に接続された拡散層１１の電位はＶＤＬである。このため、第１ＭＯＳトランジスタをＯＮにするための電位が図示しない外部装置からゲート電極１に供給された場合、ビット線コンタクト部５に接続された拡散層１２がソースとなり、容量コンタクト部４に接続された拡散層１１がドレインになる。その結果、ビット線２０の電位が変動し、ビット線２０に接続された図示しない外部装置（図示しないセンスアンプ）により、情報“１”が読み出される。
【００５３】
上述のようにセル容量部６（セル容量部６’）に情報“１”を書き込んだ後、第１ＭＯＳトランジスタ（第２ＭＯＳトランジスタ）をＯＦＦにするための電位が図示しない外部装置からゲート電極１（ゲート電極１’）に供給されたときに、そのセル容量部６（セル容量部６’）が情報“１”を保持する状態を情報保持状態という。また、そのセル容量部６（セル容量部６’）に情報“１”を書き込んでから、その情報“１”が破壊されるまでの時間、すなわち、そのセル容量部６（セル容量部６’）が情報“１”を保持する時間を情報保持時間という。
ｎ型の拡散層１１、１１’、１２とｐ型の半導体基板１０との間にはｐｎ接合が形成されている。セル容量部６、６’に情報“１”を書き込んだ後、ｐ型の半導体基板１０に対してｎ型の拡散層１１、１１’、１２の電位がＶＤＬであるため、ｐｎ接合部分には逆方向電圧が印加された状態になる。この状態でｐｎ接合部分である半導体基板１０と拡散層１１、１１’、１２との境界面にリーク電流（接合リーク電流）が流れないような理想的な場合では、セル容量部６、６’に蓄えられた情報“１”は破壊されない。
しかし、通常、半導体基板１０と拡散層１１、１１’、１２との境界面に接合リーク電流が流れてしまうため、セル容量部６、６’の情報“１”は徐々に減少していく。セル容量部６、６’のセル容量部下部電極２１、２１’の電位がＶＤＬから徐々に低下し、その電位がＶＤＬ／２まで低下した場合、情報“１”は完全に破壊されてしまう。このセル容量部下部電極２１、２１’の電位の変化は、この接合リーク電流により決まっており、この接合リーク電流が大きければ大きいほど、セル容量部下部電極２１、２１’の電位は早く低下してしまう。このように、情報保持時間は、この接合リーク電流に左右される。したがって、この接合リーク電流が大きければ大きいほど、その分、情報保持時間が短くなる。このような場合、情報保持特性が悪いといえる。
一方、この接合リーク電流が小さければ小さいほど、その分、情報保持時間を長くすることができるため、情報保持特性が向上する。この接合リーク電流を小さくするためには、ｐｎ接合部分である半導体基板１０と拡散層１１、１１’、１２との境界面の電界（接合電界）を低減できることが求められる。
【００５４】
（実施例１）
実施例１のメモリセルトランジスタのレイアウトとして、ゲート電極１、１’のゲート長は、ハーフピッチＦの１．３倍、すなわち、従来のメモリセルトランジスタのゲート電極１０１、１０１’のゲート長Ｆの１．３倍である１．３Ｆである。図１に示された最小加工寸法であるハーフピッチＦを０．１３［μｍ］とした。ゲート電極１、１’の加工前のレジスト寸法を０．１４５［μｍ］とした場合、ゲート電極１、１’を加工する時のサイドエッチ分による縮小を行い、ゲート電極１、１’の加工後にゲート電極１、１’側壁の熱酸化を行なった結果、本実施例１の実効的なゲート電極１、１’のゲート長は、０．１７［μｍ］となった。
【００５５】
実施例１のメモリセルトランジスタの他のレイアウトとしては、以下のようにした。
まず、ゲート電極１とゲート電極１’との間隔を表すゲート間隔については、不必要な面積増加を防止するために、Ｆとした。容量コンタクト部４、４’と、セル容量部６、６’に接続されたコンタクト部１９、１９’とを接合するための容量コンタクト部４、４’の接合端面の辺又は径についても、不必要な面積増加を防止するために、Ｆとした。ビット線コンタクト部５とビット線２０とを接合するためのビット線コンタクト部５の接合端面の辺又は径についても、不必要な面積増加を防止するために、Ｆとした。
活性領域２については、ゲート電極１、１’のゲート長を従来のメモリセルトランジスタのゲート電極１０１、１０１’のゲート長よりも１．３倍長くした分だけ、従来のメモリセルトランジスタの活性領域１０２よりも長手方向に長くした。すなわち、拡散層１１と拡散層１２との最短距離は、ゲート電極１のゲート長に比例して、従来のメモリセルトランジスタの拡散層１１１と拡散層１１２との最短距離よりも１．３倍長くなる。拡散層１１’と拡散層１２との最短距離は、ゲート電極１’のゲート長に比例して、従来のメモリセルトランジスタの拡散層１１１’と拡散層１１２との最短距離よりも１．３倍長くなる。
このように、実施例１のメモリセルトランジスタでは、１セル当たりの面積が増加する。この面積が増加する分、実施例１のメモリセルトランジスタでは、セル容量部６、６’の面積を従来のメモリセルトランジスタのセル容量部１０６、１０６’よりも増加することができる。
【００５６】
次に、実施例１のメモリセルトランジスタについて図３、図４を用いて詳細に説明する。
【００５７】
図３は、従来及び本発明のメモリセルトランジスタのゲート電極のゲート長と、従来及び本発明のメモリセルトランジスタの閾値電圧Ｖｔｈとの関係を示す。ここで、従来のメモリセルトランジスタにおいて、ゲート長がＦであるゲート電極１０１、１０１’を用いて、閾値電圧Ｖｔｈを１［Ｖ］に調整したときの、半導体基板１１０に使用される不純物の濃度（基板濃度）を１とする。実施例１のメモリセルトランジスタにおいて、ゲート長が１．３Ｆであるゲート電極１、１’を用いて、閾値電圧Ｖｔｈを１［Ｖ］に調整したときの、半導体基板１０に使用される不純物の濃度（基板濃度）は０．９である。すなわち、半導体基板１０の濃度は半導体基板１１０の濃度より１０％低くなっている。
【００５８】
このため、実施例１のゲート電極１、１’を加工したときの寸法のバラツキ（加工バラツキ）が、従来のゲート電極１０１、１０１’の加工バラツキと同じ４ｎｍであるとすると、従来のゲート電極１０１、１０１’の加工バラツキによる閾値電圧Ｖｔｈのバラツキσが５０［ｍＶ］であるのに対して、実施例１のゲート電極１、１’の加工バラツキによる閾値電圧Ｖｔｈのバラツキσが２５［ｍＶ］まで低減できた。
【００５９】
図４は、半導体基板１０の濃度に半導体基板１１０の濃度で除算したときの基板の濃度比を表す相対基板濃度と、メモリセルトランジスタの閾値電圧Ｖｔｈのバラツキ（Ｖｔｈバラツキ）との関係を示す。縦軸の閾値電圧Ｖｔｈのバラツキσは、ゲート電極の加工バラツキと、ドーパント不純物濃度分布、ゲート酸化膜厚とによるものである。閾値電圧Ｖｔｈのバラツキσは、図４に示すように相対基板濃度とほぼ比例する。このため、半導体基板１０の濃度を半導体基板１１０の濃度よりも１０％低くすることで、実施例１のメモリセルトランジスタにおける閾値電圧Ｖｔｈのバラツキσは、従来のメモリセルトランジスタにおける閾値電圧Ｖｔｈのバラツキσよりも５［ｍＶ］低減できる。
【００６０】
その結果、従来のメモリセルトランジスタでは、ゲート電極１０１、１０１’の加工バラツキとドーパント不純物濃度分布、ゲート酸化膜厚とによる閾値電圧Ｖｔｈのバラツキσが、全体で９０［ｍＶ］であるのに対して、実施例１のメモリセルトランジスタでは、ゲート電極１、１’の加工バラツキとドーパント不純物濃度分布、ゲート酸化膜厚とによる閾値電圧Ｖｔｈのバラツキσが、全体で６０［ｍＶ］まで低減できた。
【００６１】
このように、７５％の書き込みを保証し、かつ、チャネルリークによって情報破壊を防止するためには、閾値電圧Ｖｔｈのバラツキσを全体で７０［ｍＶ］以下にする必要があり、これを達成するためにはゲート長を１．３Ｆ以上にする必要がある、ということがわかる。
実施例１のメモリセルトランジスタでは、ゲート電極１、１’のゲート長を１．３Ｆにしたことにより、閾値電圧Ｖｔｈのバラツキσを全体で６０［ｍＶ］まで低減（従来のメモリセルトランジスタにおける閾値電圧Ｖｔｈのバラツキσよりも３０［ｍＶ］低減）すると共に、閾値電圧Ｖｔｈ調整用の半導体基板１０の濃度を、従来のメモリセルトランジスタの半導体基板１１０の濃度よりも１０％低減することができる。
したがって、実施例１のメモリセルトランジスタでは、ゲート電極１、１’のゲート長を１．３Ｆにしたことにより、半導体基板１０と拡散層１１、１１’、１２との境界面の接合電界を、従来のメモリセルトランジスタにおける半導体基板１１０と拡散層１１１、１１１’、１１２との境界面の接合電界よりも低減することができる。
実施例１のメモリセルトランジスタでは、半導体基板１０と拡散層１１、１１’、１２との境界面の接合電界を低減することにより、半導体基板１０と拡散層１１、１１’、１２との境界面に流れる接合リーク電流を、従来のメモリセルトランジスタにおける半導体基板１１０と拡散層１１１、１１１’、１１２との境界面に流れる接合リーク電流よりも小さくすることができる。
実施例１のメモリセルトランジスタでは、この接合リーク電流を小さくすることにより、その情報保持時間を、従来のメモリセルトランジスタの情報保持時間よりも長くすることができ、情報保持特性が向上する。
このため、実施例１のメモリセルトランジスタは、情報保持時間を長くすることにより、情報をセル容量部６、６’に書き込むときと情報をセル容量部６、６’から読み出すときに行われる充放電に使われる電力（消費電力）を、従来のメモリセルトランジスタのそれよりも低減することができる。
【００６２】
次に、実施例１のメモリセルトランジスタの効果として、情報保持特性の向上について検討結果（図５、図６）を用いて詳細に説明する。
【００６３】
２５６ＭビットＤＲＡＭの場合、メモリセルトランジスタに要求される閾値電圧Ｖｔｈとそのバラツキは、図５に示されるようなものが要求される。図５は、従来及び本発明のメモリセルトランジスタの閾値電圧Ｖｔｈの平均値と、従来及び本発明のメモリセルトランジスタの閾値電圧Ｖｔｈのバラツキ（Ｖｔｈバラツキ）との関係を示す。図５の横軸Ｘは、メモリセルトランジスタの閾値電圧Ｖｔｈの平均値であり、図５の縦軸Ｙは、メモリセルトランジスタの閾値電圧Ｖｔｈのバラツキ（Ｖｔｈバラツキ）σである。縦軸Ｙの閾値電圧Ｖｔｈのバラツキσは、ゲート電極の加工バラツキと、ドーパント不純物濃度分布、ゲート酸化膜厚とによるものである。
【００６４】
サブスレッショルド係数Ｓが与えられた時、２５６Ｍビット中の最小閾値電圧Ｖｔｈのトランジスタにおいて、高温（８５℃程度）でチャネルリークによって情報破壊が生じる閾値線Ｓ１、Ｓ２を図５に示している。
閾値線Ｓ１は、サブスレッショルド係数Ｓが８０［ｍＶ／ｄｅｃ］であるときの閾値線であり、関数Ｙ１＝ａ×Ｘ＋ｂ１で表される（ａ、ｂ１は定数）。横軸（閾値電圧Ｖｔｈのバラツキ）Ｘと縦軸（閾値電圧Ｖｔｈの平均値）Ｙとで張られる平面座標は、閾値線Ｓ１により、閾値線Ｓ１で表される関数Ｙ１以上の第１領域と、閾値線Ｓ１で表される関数Ｙ１より小さい第２領域とに区切られる。
閾値線Ｓ２は、サブスレッショルド係数Ｓが９０［ｍＶ／ｄｅｃ］であるときの閾値線であり、関数Ｙ２＝ａ×Ｘ＋ｂ２で表される（ａ、ｂ２は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｓ２により、閾値線Ｓ２で表される関数Ｙ２以上の第１領域と、閾値線Ｓ２で表される関数Ｙ２より小さい第２領域とに区切られる。
閾値線Ｓ１、Ｓ２により区切られた第２領域であれば、チャネルリークによる情報破壊は生じなく、閾値線Ｓ１、Ｓ２により区切られた第１領域であれば、チャネルリークによって情報破壊が生じてしまう。
【００６５】
また、要求される情報の書き込みを保証する割合を示す書込率が与えられた時、２５６Ｍビット中の最大閾値電圧Ｖｔｈのトランジスタにおいて、書き込み不良が生じる閾値線Ｗ１、Ｗ２、Ｗ３を図５に示している。
閾値線Ｗ１は、書込率として６０％の書き込みを保証する閾値線であり、関数Ｙ１１＝−ｃ×Ｘ＋ｄ１１で表される（ｃ、ｄ１１は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｗ１により、閾値線Ｗ１で表される関数Ｙ１１以上の第１領域と、閾値線Ｗ１で表される関数Ｙ１１より小さい第２領域とに区切られる。
閾値線Ｗ２は、書込率として７０％の書き込みを保証する閾値線であり、関数Ｙ１２＝−ｃ×Ｘ＋ｄ１２で表される（ｃ、ｄ１２は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｗ２により、閾値線Ｗ２で表される関数Ｙ１２以上の第１領域と、閾値線Ｗ２で表される関数Ｙ１２より小さい第２領域とに区切られる。
閾値線Ｗ３は、書込率として８０％の書き込みを保証する閾値線であり、関数Ｙ１３＝−ｃ×Ｘ＋ｄ１３で表される（ｃ、ｄ１３は定数）。横軸Ｘと縦軸Ｙとで張られる平面座標は、閾値線Ｗ３により、閾値線Ｗ３で表される関数Ｙ１３以上の第１領域と、閾値線Ｗ３で表される関数Ｙ１３より小さい第２領域とに区切られる。
閾値線Ｗ１、Ｗ２、Ｗ３により区切られた第２領域であれば、書き込み不良は生じなく、閾値線Ｗ１、Ｗ２、Ｗ３により区切られた第１領域であれば、書き込み不良が生じてしまう。
【００６６】
実施例１では、閾値電圧Ｖｔｈのバラツキσを６０［ｍＶ］まで低減できたことにより、図５中の●印で示すように、閾値電圧Ｖｔｈの平均値を０．９５Ｖに設定することができる。このため、閾値電圧Ｖｔｈのバラツキσと閾値電圧Ｖｔｈの平均値とが、閾値線Ｓ１、Ｓ２により区切られた第２領域であると同時に閾値線Ｗ３により区切られた第２領域であり、実施例１のメモリセルトランジスタは、チャネルリークによる情報破壊および書き込み不良に対するマージンが確保できるようになり、８０％以上の書き込みを保証することができる。
【００６７】
図６は、規格化ゲート長と規格化情報保持時間との関係を示す。図６の横軸の規格化ゲート長は、従来のメモリセルトランジスタのゲート電極１０１、１０１’のゲート長であるＦで規格化されたゲート電極のゲート長である。Ｆが０．１３［μｍ］の場合、Ｆのときの規格化ゲート長は０．１３［μｍ］となり、２Ｆのときの規格化ゲート長は０．２６［μｍ］となる。図６の縦軸の規格化情報保持時間は、ゲート長がＦであるときの情報保持時間（従来のメモリセルトランジスタの情報保持時間）で規格化された情報保持時間である。ゲート長がＦ（Ｆ＝０．１３［μｍ］）である場合の規格化情報保持時間を１とする。この場合、ゲート長が２Ｆ（２Ｆ＝０．２６［μｍ］）であるときの規格化情報保持時間が２である。実際は、ゲート長がＦである場合の情報保持時間が２００ｍｓであるとすると、ゲート長が２Ｆであるときの情報保持時間は４００ｍｓとなる。
上述のようにチャネルリークによる情報破壊および書き込み不良に対するマージンが確保できるようになった結果、図６に示されるように、従来のメモリセルトランジスタ（ゲート長Ｆ）では、情報保持時間が２００ｍｓであるのに対して、実施例１のメモリセルトランジスタ（ゲート長１．３Ｆ）では、情報保持時間がその１．７倍の３４０ｍｓまで改善できた。
【００６８】
このような情報保持時間のゲート長依存性は、Ｆ値の異なるプロセスでＤＲＡＭを製作しても、１．３Ｆ未満と１．３Ｆ以上とで異なる依存性を持つことが発明者の検討から見出された。
ゲート長が１．３Ｆ未満の場合では、従来のメモリセルトランジスタと同様に情報保持時間が短く、ゲート長の寸法のバラツキ（加工バラツキ）によって情報保持時間が大きく変動するため、安定な情報保持特性を得ることが困難になる。通常、情報保持時間の変動は、製品の歩留まり低下に影響する。
一方、ゲート長が１．３Ｆ以上の場合（本発明の場合）では、ゲート長が１．３Ｆ未満の場合に比べて、情報保持時間が長く、ゲート長の寸法のバラツキがあっても情報保持時間の変動を小さくできるため、安定な情報保持特性を得ることができる。本発明によれば情報保持特性が向上すると共に製品の歩留まりを安定に保つことができる。
【００６９】
また、図６に示されるように、今後、微細化を進めた場合、ゲート長を１．３Ｆ以上にすることによりその効果が大きくなることがわかる。本発明のメモリセルトランジスタにおいてハーフピッチＦが０．１５［μｍ］の場合にゲート長を１．３Ｆにすると、本発明のメモリセルトランジスタの情報保持時間は、従来のメモリセルトランジスタの情報保持時間の１．３倍となるが、本発明のメモリセルトランジスタにおいてハーフピッチＦが０．１３［μｍ］の場合にゲート長を１．３Ｆにすると、本発明のメモリセルトランジスタの情報保持時間は、従来のメモリセルトランジスタの情報保持時間の１．７倍にできる。すなわち、Ｆ値をさらに小さくすれば、より効果的に情報保持時間を長くすることができる。このように、本発明によれば、微細化すればするほど特性改善の度合いが大きくなる。
【００７０】
次に、実施例１のメモリセルトランジスタの効果として、メモリセルトランジスタの高速動作について詳細に説明する。なお、実施例１のメモリセルトランジスタでは、１セル当たりの面積が増加する分、セル容量部６、６’の面積を従来のメモリセルトランジスタのセル容量部１０６、１０６’よりも１３％増加させている。
実施例１のメモリセルトランジスタでは、ゲート電極１、１’のゲート長を１．３Ｆに広げた（太くした）ことにより、ゲート電極１、１’（ワード線１、１’）の抵抗がゲート電極１０１、１０１’の抵抗よりも２０％低減できた。
実施例１のメモリセルトランジスタでは、ゲート電極１、１’の抵抗がゲート電極１０１、１０１’の抵抗よりも２０％低減したことにより、従来のメモリセルトランジスタよりも高速に動作する。
【００７１】
以上の説明により、実施例１のメモリセルトランジスタによれば、その情報保持時間を従来のメモリセルトランジスタの情報保持時間よりも長くすることができるため、情報保持特性が向上する。
実施例１のメモリセルトランジスタによれば、その情報保持時間を長くすることにより、その消費電力を、従来のメモリセルトランジスタの消費電力よりも低減することができる。
実施例１のメモリセルトランジスタによれば、従来のメモリセルトランジスタよりも高速に動作する。
【００７２】
（実施例２）
実施例２のメモリセルトランジスタのレイアウトとして、ゲート電極１、１’のゲート長は、ハーフピッチＦの２倍、すなわち、従来のメモリセルトランジスタのゲート電極１０１、１０１’のゲート長Ｆの２倍である２Ｆである。図１に示された最小加工寸法であるハーフピッチＦを０．１３［μｍ］とした。ゲート電極１、１’の加工前のレジスト寸法を０．１４５［μｍ］とした場合、ゲート電極１、１’を加工する時のサイドエッチ分による縮小を行い、ゲート電極１、１’の加工後にゲート電極１、１’側壁の熱酸化を行なった結果、本実施例２の実効的なゲート電極１、１’のゲート長は、０．２７［μｍ］となった。
【００７３】
実施例２のメモリセルトランジスタの他のレイアウトとしては、以下のようにした。
まず、ゲート電極１とゲート電極１’との間隔を表すゲート間隔については、不必要な面積増加を防止するために、Ｆとした。容量コンタクト部４、４’と、セル容量部６、６’に接続されたコンタクト部１９、１９’とを接合するための容量コンタクト部４、４’の接合端面の辺又は径についても、不必要な面積増加を防止するために、Ｆとした。ビット線コンタクト部５とビット線２０とを接合するためのビット線コンタクト部５の接合端面の辺又は径についても、不必要な面積増加を防止するために、Ｆとした。
活性領域２については、ゲート電極１、１’のゲート長を従来のメモリセルトランジスタのゲート電極１０１、１０１’のゲート長よりもそれぞれ２倍長くした分だけ、従来のメモリセルトランジスタの活性領域１０２よりも長手方向に長くした。すなわち、拡散層１１と拡散層１２との最短距離は、ゲート電極１のゲート長に比例して、従来のメモリセルトランジスタの拡散層１１１と拡散層１１２との最短距離よりも２倍長くなる。拡散層１１’と拡散層１２との最短距離は、ゲート電極１’のゲート長に比例して、従来のメモリセルトランジスタの拡散層１１１’と拡散層１１２との最短距離よりも２倍長くなる。
このように、実施例２のメモリセルトランジスタでは、１セル当たりの面積が増加する。この面積が増加する分、実施例２のメモリセルトランジスタでは、セル容量部６、６’の面積を従来のメモリセルトランジスタのセル容量部１０６、１０６’よりも増加することができる。
【００７４】
次に、実施例２のメモリセルトランジスタについて図３、図４を用いて詳細に説明する。
【００７５】
図３に示されるように、従来のメモリセルトランジスタにおいて、ゲート長がＦであるゲート電極１０１、１０１’を用いて、閾値電圧Ｖｔｈを１［Ｖ］に調整したときの、半導体基板１１０に使用される不純物の濃度（半導体基板１１０の濃度）を１とする。実施例２のメモリセルトランジスタにおいて、ゲート長が２Ｆであるゲート電極１、１’を用いて、閾値電圧Ｖｔｈを１［Ｖ］に調整したときの、半導体基板１０に使用される不純物の濃度（半導体基板１１０の濃度）は０．７５である。すなわち、半導体基板１０の濃度は半導体基板１１０の濃度より２５％低くなっている。
【００７６】
このため、実施例２のゲート電極１、１’を加工したときの寸法のバラツキ（加工バラツキ）が、従来のゲート電極１０１、１０１’の加工バラツキと同じ４ｎｍであるとすると、従来のゲート電極１０１、１０１’の加工バラツキによる閾値電圧Ｖｔｈのバラツキσが５０［ｍＶ］であるのに対して、実施例２のゲート電極１、１’の加工バラツキによる閾値電圧Ｖｔｈのバラツキσが１５［ｍＶ］まで低減できた。
【００７７】
図４に示されるように、閾値電圧Ｖｔｈのバラツキσは、相対基板濃度とほぼ比例するため、半導体基板１０の濃度を半導体基板１１０の濃度よりも２５％低くすることで、実施例２のメモリセルトランジスタにおける閾値電圧Ｖｔｈのバラツキσは、従来のメモリセルトランジスタにおける閾値電圧Ｖｔｈのバラツキσよりも１２［ｍＶ］低減できる。
【００７８】
その結果、従来のメモリセルトランジスタでは、ゲート電極１０１、１０１’の加工バラツキとドーパント不純物濃度分布、ゲート酸化膜厚とによる閾値電圧Ｖｔｈのバラツキσが、全体で９０［ｍＶ］であるのに対して、実施例２のメモリセルトランジスタでは、ゲート電極１、１’の加工バラツキとドーパント不純物濃度分布、ゲート酸化膜厚とによる閾値電圧Ｖｔｈのバラツキσが、全体で４５［ｍＶ］まで低減できた。
【００７９】
このように、実施例２のメモリセルトランジスタでは、ゲート電極１、１’のゲート長を２Ｆにしたことにより、閾値電圧Ｖｔｈのバラツキσを全体で４５［ｍＶ］まで低減（従来のメモリセルトランジスタにおける閾値電圧Ｖｔｈのバラツキσよりも４５［ｍＶ］低減）すると共に、閾値電圧Ｖｔｈ調整用の半導体基板１０の濃度を、従来のメモリセルトランジスタの半導体基板１１０の濃度よりも２５％低減することができる。
したがって、実施例２のメモリセルトランジスタでは、ゲート電極１、１’のゲート長を２Ｆにしたことにより、半導体基板１０と拡散層１１、１１’、１２との境界面の接合電界を、従来のメモリセルトランジスタにおける半導体基板１１０と拡散層１１１、１１１’、１１２との境界面の接合電界よりも低減することができる。
実施例２のメモリセルトランジスタでは、半導体基板１０と拡散層１１、１１’、１２との境界面の接合電界を低減することにより、半導体基板１０と拡散層１１、１１’、１２との境界面に流れる接合リーク電流を、従来のメモリセルトランジスタにおける半導体基板１１０と拡散層１１１、１１１’、１１２との境界面に流れる接合リーク電流よりも低減することができる。
実施例２のメモリセルトランジスタでは、この接合リーク電流を小さくすることにより、その情報保持時間を、従来のメモリセルトランジスタの情報保持時間よりも長くすることができる。したがって、実施例２のメモリセルトランジスタは、情報保持特性が向上する。
このため、実施例２のメモリセルトランジスタは、情報保持時間を長くすることにより、情報をセル容量部６、６’に書き込むときと情報をセル容量部６、６’から読み出すときに行われる充放電に使われる電力（消費電力）を、従来のメモリセルトランジスタのそれよりも低減することができる。
【００８０】
次に、実施例２のメモリセルトランジスタの効果として、情報保持特性の向上について検討結果（図５、図６）を用いて詳細に説明する。
【００８１】
２５６ＭビットＤＲＡＭの場合、メモリセルトランジスタに要求される閾値電圧Ｖｔｈとそのバラツキは、図５に示されるようなものが要求される。実施例２では、閾値電圧Ｖｔｈのバラツキσを４５［ｍＶ］まで低減できたことにより、図５中の★印で示すように、閾値電圧Ｖｔｈの平均値を０．９Ｖに設定することができる。このため、閾値電圧Ｖｔｈのバラツキσと閾値電圧Ｖｔｈの平均値とが、閾値線Ｓ１、Ｓ２により区切られた第２領域であると同時に閾値線Ｗ３により区切られた第２領域であり、実施例２のメモリセルトランジスタは、チャネルリークによる情報破壊および書き込み不良に対するマージンが確保できるようになり、８０％以上の書き込みを保証することができる。
【００８２】
上述のようにチャネルリークによる情報破壊および書き込み不良に対するマージンが確保できるようになった結果、図６に示されるように、従来のメモリセルトランジスタ（ゲート長Ｆ）では、情報保持時間が２００ｍｓであるのに対して、実施例２のメモリセルトランジスタ（ゲート長２Ｆ）では、情報保持時間がその１．７倍の３４０ｍｓまで改善できた。
【００８３】
次に、実施例２のメモリセルトランジスタの効果として、メモリセルトランジスタの高速動作について詳細に説明する。なお、実施例２のメモリセルトランジスタでは、１セル当たりの面積が増加する分、セル容量部６、６’の面積を従来のメモリセルトランジスタのセル容量部１０６、１０６’よりも３６％増加させている。
実施例２のメモリセルトランジスタでは、ゲート電極１、１’のゲート長を２Ｆに広げた（太くした）ことにより、ゲート電極１、１’（ワード線１、１’）の抵抗がゲート電極１０１、１０１’の抵抗よりも５０％低減できた。
実施例２のメモリセルトランジスタでは、ゲート電極１、１’の抵抗が従来メモリセルトランジスタのゲート電極１０１、１０１’の抵抗よりも５０％低減したことにより、実施例２のメモリセルトランジスタは、従来のメモリセルトランジスタよりも高速に動作する。
【００８４】
以上の説明により、実施例２のメモリセルトランジスタによれば、その情報保持時間を、従来のメモリセルトランジスタの情報保持時間、実施例１のメモリセルトランジスタの情報保持時間よりも長くすることができるため、情報保持特性が向上する。
実施例２のメモリセルトランジスタによれば、その情報保持時間を長くすることにより、その消費電力を、従来のメモリセルトランジスタの消費電力、実施例１のメモリセルトランジスタの消費電力よりも低減することができる。
実施例２のメモリセルトランジスタによれば、従来のメモリセルトランジスタ、実施例１のメモリセルトランジスタよりも高速に動作する。
【００８５】
【発明の効果】
本発明の半導体記憶装置（メモリセルトランジスタ）は、情報保持時間を長くすることにより、情報保持特性が向上する。
本発明の半導体記憶装置（メモリセルトランジスタ）は、消費電力が低減する。
本発明の半導体記憶装置（メモリセルトランジスタ）は、高速に動作する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体記憶装置であるメモリセルトランジスタを示す平面図である。
【図２】図２は、図１のＡ−Ａ’断面図である。
【図３】図３は、従来及び本発明のメモリセルトランジスタのゲート電極のゲート長と、従来及び本発明のメモリセルトランジスタの閾値電圧Ｖｔｈとの関係を示す。
【図４】図４は、相対基板濃度と、メモリセルトランジスタの閾値電圧Ｖｔｈのバラツキ（Ｖｔｈバラツキ）との関係を示す。
【図５】図５は、従来及び本発明のメモリセルトランジスタの閾値電圧Ｖｔｈの平均値と、従来及び本発明のメモリセルトランジスタの閾値電圧Ｖｔｈのバラツキ（Ｖｔｈバラツキ）との関係を示す。
【図６】図６は、規格化ゲート長と規格化情報保持時間との関係を示す。
【図７】図７は、従来の半導体記憶装置（ＤＲＡＭ）であるメモリセルトランジスタを示す平面図である。
【図８】図８は、図７のＢ−Ｂ’断面図である。
【図９】図９は、従来のメモリセルトランジスタの閾値電圧Ｖｔｈの平均値と、従来のメモリセルトランジスタの閾値電圧Ｖｔｈのバラツキ（Ｖｔｈバラツキ）との関係を示す。
【符号の説明】
１、１’、１０１、１０１’    ワード線、ゲート電極
２    活性領域
３、１０３    ゲート間隔
４、４’、１０４、１０４’    容量コンタクト部
５、１０５    ビット線コンタクト部
６、６’、１０６、１０６’    セル容量部
１０、１１０    半導体基板
１１、１１’、１１１、１１１’    拡散層
１２、１１２    拡散層
１３、１３’、１１３、１１３’    浅溝素子分離用絶縁膜
１４、１４’、１１４、１１４’    ゲート酸化膜
１５、１１５    窒化膜
１６、１１６    層間絶縁膜
１７、１１７    層間絶縁膜
１８、１１８    層間絶縁膜
１９、１９’、１１９、１１９’    コンタクト部
２０、１２０    ビット線
２１、２１’、１２１、１２１’    セル容量部下部電極
２１−１、２１’−１、１２１−１、１２１’−１    底面部
２１−２、２１’−２、１２１−２、１２１’−２    側壁部
２２、１２２    容量絶縁膜
２３、１２３    セル容量部上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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