(57)【要約】【課題】ポリシリコンＴＦＴを用いた画像表示装置の製造コストを下げ、かつ、ゲート線と信号線との間の層間容量を低減すること。【解決手段】基板ＳＵＢ上に複数の薄膜トランジスタを有する画像表示装置であって、基板上に、複数のゲート線Ｇ０と、これらゲート線にマトリクス状に交差する複数の信号線ＳＤ０とを有し、薄膜トランジスタはボトムゲート型であり、チャネル領ａは基板側から、ゲート電極Ｇ１／ゲート絶縁膜ＧＩ／多結晶シリコン膜ＰＳＩの積層構造であり、ソース電極及びドレイン電極部は基板側から、ゲート絶縁膜ＧＩ／層間絶縁膜ＩＮＴ／非単結晶シリコン膜ＨＤＡ／金属膜ＳＤ１の積層構造であり、多結晶シリコン膜はゲート絶縁膜及び層間絶縁膜及び非単結晶シリコン膜に接して形成されており、信号線とゲート線との交差部ｂにおいて、ゲート絶縁膜ＧＩと層間絶縁膜ＩＮＴとの積層絶縁膜を有する画像表示装置とする。【選択図】図１
2004193248.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の薄膜トランジスタを有する画像表示装置であって、前記基板上に、複数のゲート線と、前記ゲート線にマトリクス状に交差する複数の信号線とを有し、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は基板側から、ゲート電極／ゲート絶縁膜／多結晶シリコン膜が順次積層された積層構造を有し、ソース電極及びドレイン電極部は基板側から、ゲート絶縁膜／層間絶縁膜／非単結晶シリコン膜／金属膜が順次積層された積層構造を有しており、前記多結晶シリコン膜は前記ゲート絶縁膜及び前記層間絶縁膜及び前記非単結晶シリコン膜にそれぞれ接して形成されており、前記信号線と前記ゲート線との交差部において、前記ゲート絶縁膜と前記層間絶縁膜との積層絶縁膜を有することを特徴とする画像表示装置。
【請求項２】
前記金属膜は、前記非単結晶シリコン膜に対し、自己整合的に縮小加工されていることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記ゲート電極上部の前記層間絶縁膜はテーパ状に加工されており、前記非単結晶シリコン膜と接する層間絶縁膜の端部のゲート絶縁膜上の投影点と、ゲート絶縁膜と接する層間絶縁膜の端部との間隔をＴ１とし、前記層間絶縁膜の膜厚をＴ２としたとき、これら両者の関係をＴ１＞Ｔ２としたことを特徴とする請求項１に記載の画像表示装置。
【請求項４】
前記ゲート電極上部の前記層間絶縁膜はテーパ状に加工されており、前記非単結晶シリコン膜と接する層間絶縁膜の端部のゲート絶縁膜上の投影点と、ゲート絶縁膜と接する層間絶縁膜の端部との間隔をＴ１とし、前記層間絶縁膜の膜厚をＴ２としたとき、これら両者の関係をＴ１≦Ｔ２としたことを特徴とする請求項１に記載の画像表示装置。
【請求項５】
前記ゲート絶縁膜は、高誘電率膜と酸化シリコン膜との積層膜であることを特徴とする請求項１に記載の画像表示装置。
【請求項６】
前記ゲート絶縁膜は前記ゲート電極の酸化膜と酸化シリコン膜との積層膜であることを特徴とする請求項１に記載の画像表示装置。
【請求項７】
前記ゲート絶縁膜及び前記層間絶縁膜に接する多結晶シリコン膜の幅をＷ１とし、ゲート電極の幅をＷ２としたとき、これら両者の関係をＷ１＜Ｗ２としたことを特徴とする請求項１に記載の画像表示装置。
【請求項８】
一対の絶縁性基板と、これらに挟まれた液晶層を有する液晶表示装置であって、前記液晶表示装置は複数の薄膜トランジスタを有しており、前記薄膜トランジスタは前記ソース電極及びドレイン電極と、絶縁膜を介して前記ソース電極及びドレイン電極上部に形成された画素電極を有しており、前記ソース電極及びドレイン電極と前記画素電極との間に電圧を印加することにより、基板に対し平行な横方向電界を発生させ、前記横方向電界により液晶の配向を制御することを特徴とする請求項１乃至７のいずれか一つに記載の画像表示装置。
【請求項９】
基板上に薄膜トランジスタで構成された複数のＣＭＯＳを有する画像表示装置であって、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は基板側から、ゲート電極／ゲート絶縁膜／多結晶シリコン膜が順次積層された積層構造を有し、ソース電極及びドレイン電極部は基板側から、ゲート絶縁膜／層間絶縁膜／非単結晶シリコン膜／金属膜が順次積層された積層構造を有しており、ｎ型薄膜トランジスタは、前記非単結晶シリコン膜がｎ型導電性を有し、前記多結晶シリコン膜はゲート絶縁膜及び層間絶縁膜及びｎ型非単結晶シリコン膜に接して形成されており、ｐ型薄膜トランジスタは、前記層間絶縁膜の側面部及び前記金属膜の側面部に接してｐ型非単結晶シリコン膜が形成されており、前記多結晶シリコン膜はゲート絶縁膜及び前記ｐ型非単結晶シリコン膜に接して形成されていることを特徴とする画像表示装置。
【請求項１０】
基板上に、ゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に非単結晶シリコン膜を形成する工程と、前記非単結晶シリコン膜上に金属膜を形成する工程と、レジストをマスクにして前記金属膜を加工し、さらにサイドエッチングにより、レジストに対し前記金属膜を縮小加工し、ソース電極及びドレイン電極を形成する工程と、前記同レジストをマスクにして、前記非単結晶シリコン膜及び前記層間絶縁膜をエッチングする工程と、前記ゲート絶縁膜及び前記層間絶縁膜及び前記非単結晶シリコン膜に接して多結晶シリコン膜を形成する工程とを含むことを特徴とする画像表示装置の製造方法。
【請求項１１】
前記多結晶シリコン膜を形成する工程は、プラズマＣＶＤ法で成膜するアモルファスシリコン膜の形成工程と、前記アモルファスシリコン膜をアニールして多結晶化する工程とを含むことを特徴とする請求項１０に記載の画像表示装置の製造方法。
【請求項１２】
前記多結晶シリコン膜を形成する工程を触媒ＣＶＤ法により形成する工程としたことを特徴とする請求項１０に記載の画像表示装置の製造方法。
【請求項１３】
前記非単結晶シリコン膜を形成する工程を触媒ＣＶＤ法により形成する工程とし、多結晶シリコンを含む膜を形成することを特徴とする請求項１０に記載の画像表示装置の製造方法。
【請求項１４】
前記非単結晶シリコン膜を形成する工程をプラズマＣＶＤ法により形成する工程とし、アモルファスシリコンを含む膜を形成することを特徴とする請求項１０に記載の画像表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像表示装置及びその製造方法に係り、特に低コストで製造するに好適な画像表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
ポリシリコン薄膜トランジスタ（以下、ＴＦＴと略記する）は、アモルファスシリコンＴＦＴよりも移動度が２桁以上高く優れた性能を有する。この特長を活かした例として、例えば非特許文献１に記載されているアクティブマトリクス型液晶表示装置が挙げられる。この表示装置は、周辺駆動回路の一部をポリシリコンＴＦＴで構成することにより、画素部と周辺駆動回路との接続端子数が低減でき、高精細な画像表示ができる。
【０００３】
従来のポリシリコンＴＦＴの製造方法を製造工程図である図２〜図４に従って述べる。
【０００４】
先ず、図２に示すように、ガラス基板ＳＵＢ上にバッファ層として酸化シリコン膜Ｌ１を１００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次にＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、周知のホトエッチング工程により、島状のポリシリコン層ＰＳＩを得る。その後、プラズマＣＶＤ法によりゲート絶縁膜ＧＩを１００ｎｍ堆積し、さらにゲート電極Ｇ１を形成する。
【０００５】
次に、図３に示すように、ゲート電極Ｇ１をマスクとして、リンのイオン打ち込みによって低濃度ｎ型ポリシリコン層ＬＤＮを形成の後、不図示の低濃度ｎ型ポリシリコン層ＬＤＮ上部に設けられたレジストをマスクとして高濃度ｎ型ポリシリコン層ＨＤＮを形成する。
【０００６】
図４に示すように、全体を覆うように酸化シリコンからなる層間絶縁膜ＩＮＴを形成し、不純物活性化のため６００℃の炉アニールを５時間行う。さらに、層間絶縁膜ＩＮＴに設けたコンタクトスルーホールを介して、ソース／ドレイン電極ＳＤ１を形成する。
【０００７】
従来のポリシリコンＴＦＴは、低抵抗のソース／ドレイン領域を形成するためにイオン打ち込み及び不純物活性化の工程が必要であり、スループットを低下させていた。
【０００８】
これらの工程を省略する手段として、従来のアモルファスシリコンＴＦＴのように、シリコン層の上に、高濃度ｎ型アモルファスシリコン層とソース／ドレイン電極を積層する方法がある。この例を図５に示す。
【０００９】
図５に示すように、ゲート絶縁膜ＧＩ形成の後、アモルファスシリコン層ＡＳＩおよびチャネルエッチング防止膜Ｌ３を形成し、高濃度ｎ型アモルファスシリコン層ＨＤＡとソース／ドレイン電極ＳＤ１を積層することにより、イオン打ち込みおよび不純物活性化の工程を省くことができる。
【００１０】
しかし、この構造ではゲート線Ｇ０と信号線ＳＤ０との交差部分の容量が大きいため、画像信号の高速書き換えや、画面の大型化が困難となっていた。さらに、従来のアモルファスシリコンＴＦＴの構造をポリシリコンＴＦＴに適用した場合、ポリシリコンはアモルファスシリコンよりも移動度が２桁以上高いため、オフ電流が増加する問題がある。
【００１１】
上記の問題の中で、容量を減少させるためには、ゲート線Ｇ０と信号線ＳＤ０との間に絶縁膜を形成することが有効である。しかし、この方法では絶縁膜を形成するためのホトエッチング工程か追加されるためスループットが低下しコスト高となってしまう。
【００１２】
また、オフ電流を低下させるためには、特許文献１に記載のように多結晶半導体層と高濃度不純物層との間に、低濃度不純物層を形成する方法がある。しかしこの方法では、低濃度不純物層を形成するためのホトエッチング工程が追加されるためスループットが低下しコスト高となってしまう。
【００１３】
【非特許文献１】
ソサイアテイ  フォア  インフォメーション  ディスプレイ  インタナショナル  シンポジウム  ダイジエスト  オブ  テクニカル  ペーパーズ  １７２頁（Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．１７２）（１９９９）
【特許文献１】
特開平７−１３１０３０号公報
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、上記従来の問題点を解消することにあり、その第１の目的は、ゲート線と信号線との交差部における容量を低下させ、かつ製造コストの低い画像表示装置を提供することにある。
【００１５】
そして第２の目的は、オフ電流を低下させ、かつ製造コストの低い画像表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記本発明の目的は、以下に発明の特徴点を記載した画像表示装置及びその製造方法により達成される。
【００１７】
すなわち、本発明の画像表示装置は、基板上に複数の薄膜トランジスタを有する画像表示装置であって、前記基板上に、複数のゲート線と、これらゲート線にマトリクス状に交差する複数の信号線とを有し、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は基板側から、ゲート電極／ゲート絶縁膜／多結晶シリコン膜が順次積層された積層構造を有し、ソース電極及びドレイン電極部は基板側から、ゲート絶縁膜／層間絶縁膜／非単結晶シリコン膜／金属膜が順次積層された積層構造を有しており、前記多結晶シリコン膜は前記ゲート絶縁膜及び前記層間絶縁膜及び前記非単結晶シリコン膜にそれぞれ接して形成されており、前記信号線と前記ゲート線との交差部において、前記ゲート絶縁膜と前記層間絶縁膜との積層絶縁膜を有することを特徴とする。
【００１８】
また、本発明の画像表示装置の製造方法の特徴は、基板上にボトムゲート型薄膜トランジスタを形成する工程にあり、基板上に、ゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に非単結晶シリコン膜を形成する工程と、前記非単結晶シリコン膜上に金属膜を形成する工程と、レジストをマスクにして前記金属膜を加工し、さらにサイドエッチングにより、レジストに対し前記金属膜を縮小加工し、ソース電極及びドレイン電極を形成する工程と、前記同レジストをマスクにして、前記非単結晶シリコン膜及び前記層間絶縁膜をエッチングする工程と、前記ゲート絶縁膜及び前記層間絶縁膜及び前記非単結晶シリコン膜に接して多結晶シリコン膜を形成する工程とを含むことを特徴とする。
【００１９】
本発明の画像表示装置は、ボトムゲート型ポリシリコン薄膜トランジスタ（ＴＦＴ）を用いることにより、イオン打ち込み及び不純物活性化の工程を省略でき、且つ前記金属膜と、前記非単結晶シリコン膜と、前記層間絶縁膜の加工を同一のレジストマスクを用いて行うためホトエッチング工程を追加することがなく画像表示装置の低コスト化が可能である。
【００２０】
本発明の画像表示装置は、ゲート電極と同層のゲート線と、ソース／ドレイン電極と同層の信号線との間に、ゲート絶縁膜と層間絶縁膜の積層絶縁膜が形成されているため、層間容量を低減でき、画像表示装置の大型化、画像信号の高速書き換えが可能である。
【００２１】
また、ゲート電極に電圧を印加した場合、層間絶縁膜側面部に接して形成された多結晶シリコン膜に誘起されるキャリア濃度は、ゲート絶縁膜に接して形成された多結晶シリコン膜に誘起されるキャリア濃度よりも低い。従って、本発明の薄膜トランジスタはオフセット構造を有しており、オフ電流の低減が可能である。
【００２２】
なお、ここで使用している非単結晶シリコン膜という用語は、単結晶シリコン膜ではないと言う意味であり、具体的にはアモルファスシリコン膜、もしくは多結晶シリコン膜、あるいはこれら両者を部分的に含む膜を意味している。
【００２３】
【発明の実施の形態】
本発明の代表的な実施の形態を以下に説明する。
（１）本発明の画像表示装置の基板に形成された代表的なボトムゲート型ポリシリコンＴＦＴの構造及びゲート線と信号線の交差部を図１の断面図に示す。この図は画像表示装置の製造工程の中で画素電極ＰＸ１を形成した後の状態を示している。なお、図１のａ部はＴＦＴ領域を、ｂ部はゲート線と信号線の交差部をそれぞれ示している。ガラス基板ＳＵＢ上にバッファ層Ｌ１として酸化シリコンが設けられ、この基板上にＴＦＴ及び画像表示装置として必要な駆動回路などが形成されている。
【００２４】
図１において、符号Ｇ１はゲート電極、ＧＩはゲート絶縁膜、ＩＮＴは層間絶縁膜、ＰＳＩはポリシリコン膜（多結晶シリコン膜）、ＨＤＡは高濃度ｎ型アモルファスシリコン層（非単結晶シリコン膜の一例）、ＳＤ１はソース／ドレイン電極（金属膜）、Ｌ２は保護絶縁膜、ＰＸ１は画素電極、Ｇ０はゲート線、ＳＤ０は信号線をそれぞれ示す。
（２）上記ＴＦＴの好ましい構成として、ソース／ドレイン電極ＳＤ１及び信号線ＳＤ０を形成する金属膜は、非単結晶シリコン膜に対し、自己整合的に縮小加工されていることである。
（３）上記ゲート電極上部の層間絶縁膜ＩＮＴは、テーパ状に加工されており、非単結晶シリコン膜と接する層間絶縁膜ＩＮＴの端部のゲート絶縁膜上の投影点と、ゲート絶縁膜ＧＩと接する層間絶縁膜ＩＮＴの端部との間隔をＴ１とし、前記層間絶縁膜ＩＮＴの膜厚をＴ２としたとき、これら両者の関係をＴ１＞Ｔ２としたことである。つまり、層間絶縁膜ＩＮＴの膜厚Ｔ２よりも間隔Ｔ１を長くする。これにより、チャネル領域に、レーザー結晶化工程を含む製造工程で多結晶シリコン膜を形成する際に良質なポリシリコンが得られる。
（４）また、上記（３）の場合とは逆に、これら両者の関係をＴ１≦Ｔ２としてもよい。これにより、オン電流が大きくとれる、オフセット長のバラツキを制御（小さく）できるなどの効果がある。
（５）上記ゲート絶縁膜ＧＩは、高誘電率膜と酸化シリコン膜との積層膜であることが好ましい。高誘電率膜としては、例えばＡｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＬａＡｌＯ３、ＺｒＴｉＯ４、ＨｆＯ２、ＳｒＺｒＯ３、ＴｉＯ２、ＳｒＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、Ｐｂ（ＺｒｙＴｉ１−ｙ）Ｏ３等、周知の高誘電率材料が挙げられる。
（６）上記ゲート絶縁膜ＧＩはゲート電極Ｇ１の酸化膜と酸化シリコン膜との積層膜であることが好ましい。
（７）また、上記ゲート絶縁膜及び上記層間絶縁膜に接する多結晶シリコン膜の幅をＷ１とし、ゲート電極の幅をＷ２としたとき、これら両者の関係をＷ１＜Ｗ２とすることである。これにより、画像表示装置を液晶表示装置で構成したとき、バックライトによる光リーク電流の発生を抑制することができる。層間絶縁膜ＩＮＴに接する多結晶シリコンＰＳＩはオフセットの役割を果たすためオフ電流を低減することが可能である。
（８）本発明の好ましい画像表示装置は、一対の絶縁性基板と、これらに挟まれた液晶層を有する液晶表示装置であって、この液晶表示装置は複数の薄膜トランジスタを有しており、薄膜トランジスタはソース電極及びドレイン電極と、絶縁膜を介してソース電極及びドレイン電極上部に形成された画素電極を有しており、ソース電極及びドレイン電極と画素電極との間に電圧を印加することにより、基板に対し平行な横方向電界を発生させ、横方向電界により液晶の配向を制御することを特徴とする。
（９）基板上に薄膜トランジスタで構成された複数のＣＭＯＳを有する画像表示装置であって、前記薄膜トランジスタはボトムゲート型であり、チャネル領域は基板側から、ゲート電極／ゲート絶縁膜／多結晶シリコン膜が順次積層された積層構造を有し、ソース電極及びドレイン電極部は基板側から、ゲート絶縁膜／層間絶縁膜／非単結晶シリコン膜／金属膜が積層された積層構造を有しており、ｎ型薄膜トランジスタは、前記非単結晶シリコン膜がｎ型導電性を有し、前記多結晶シリコン膜はゲート絶縁膜及び層間絶縁膜及びｎ型非単結晶シリコン膜にそれぞれ接して形成されており、ｐ型薄膜トランジスタは、前記層間絶縁膜の側面部及び前記金属膜の側面部に接してｐ型非単結晶シリコン膜が形成されており、前記多結晶シリコン膜はゲート絶縁膜及び前記ｐ型非単結晶シリコン膜に接して形成されていることを特徴とする。
（１０）上記多結晶シリコン膜を形成する工程は、プラズマＣＶＤ法で成膜するアモルファスシリコン膜の形成工程と、前記アモルファスシリコン膜をアニールして多結晶化する工程とを含むことを特徴とする。
（１１）上記多結晶シリコン膜を形成する工程を、触媒ＣＶＤ法により形成する工程としたことを特徴とする。これにより、ＣＶＤ法でもアニール処理なしで直接多結晶シリコン膜を形成することができる。
（１２）上記非単結晶シリコン膜を形成する工程を、触媒ＣＶＤ法により形成する工程とし、多結晶シリコンを含む膜を形成する工程としたことを特徴とする。
（１３）上記非単結晶シリコン膜を形成する工程を、プラズマＣＶＤ法により形成する工程とし、アモルファスシリコンを含む膜を形成する工程としたことを特徴とする。
【００２５】
【実施例】
以下、図面にしたがい本発明の実施例を具体的に説明する。
（実施例１）
図１、図６〜図１４を用いて第１の実施例を説明する。
図６は、液晶を用いた画像表示装置の構成図である。複数のゲート線Ｇ０と、複数のゲート線にマトリクス状に交差する複数の信号線ＳＤ０とを有し、ゲート線と信号線との交点には画素ＴＦＴ１０３が配置されている。なお、同図中の符号１００は画素、１０１はドレインドライバ回路、１０２はゲートドライバ回路、１０４は保持容量、１０５は液晶容量、Ｃ０はコモン線をそれぞれ示す。
【００２６】
図７は、図６に示した画素１００の平面レイアウト図である。なお、図７中の符号Ｇ１はゲート電極、ＳＤ１はソース／ドレイン電極、ＰＳＩはポリシリコン膜、ＩＮＴは層間絶縁膜、ＨＤＡは高濃度ｎ型アモルファスシリコン層、Ｃ１はコモン線、ＰＸ１は画素電極をそれぞれ示す。
【００２７】
図８は図７中のＡ−Ａ’での断面図であり、画素電極ＰＸ１と対向電極ＰＸ２とで液晶容量を形成している。ゲート電極Ｇ１は、バックライト２０４からＴＦＴを構成するチャネル及びオセット領域Ｗ１内のポリシリコン膜ＰＳＩへ照射される光を遮光し、光リーク電流の発生を防止する（Ｗ１＜Ｗ２）。また、ブラックマトリックスＢＭは、対向基板ＳＵＢ側からポリシリコン膜ＰＳＩへ照射される光を遮光する。
【００２８】
なお、図８中の符号２００は液晶層、２０３は偏光板、２０１は配向膜、２０２は保護絶縁膜、ＣＦはカラーフィルタ、Ｗ１はチャネル及びオセット領域の幅、Ｗ２はゲート電極Ｇ１の幅をそれぞれ示す。
【００２９】
図１は、既に説明したようにボトムゲート型ポリシリコンＴＦＴの構造及びゲート線と信号線の交差部の断面図を示したもので、図８において画素電極ＰＸ１形成後の構成を示している。
【００３０】
また、図９は図７中のＢ−Ｂ’での断面図であり、コモン電極Ｃ１（ゲート電極Ｇ１と同じ導電層）と画素電極ＰＸ１とで保持容量を形成している。
【００３１】
以下、図１に示すＴＦＴの製造方法を図１０〜図１４に示した断面工程図に従って述べる。
【００３２】
先ず図１０に示すように、ガラス基板ＳＵＢ上に酸化シリコン膜（ＳｉＯ２）からなるバッファ層Ｌ１をプラズマＣＶＤ法により膜厚１００ｎｍ堆積し、さらにスパッタリング法によりゲート線Ｇ０、ゲート電極Ｇ１、コモン電極Ｃ１となるＡｌを２５０ｎｍ堆積し、周知のホトエッチング工程によりＡｌをパターンニングする（この図ではゲート電極Ｇ１のみを示している）。
【００３３】
次に図１１に示すように、プラズマＣＶＤ法によりゲート絶縁膜ＧＩ（本実施例では酸化シリコン膜）を１００ｎｍ、層間絶縁膜ＩＮＴ（本実施例では窒化シリコン膜）を５００ｎｍ、高濃度ｎ型アモルファスシリコン膜ＨＤＡ（本実施例ではリンドープアモルファスシリコン膜）５０ｎｍを堆積し、さらにソース／ドレイン電極ＳＤ１となるＴｉ−ＴｉＷ−Ａｌ−ＴｉＷ−Ｔｉの５層金属膜Ｍ１を形成する。
【００３４】
ここで金属膜Ｍ１の最下層のＴｉ膜は、高濃度ｎ型アモルファスシリコン膜ＨＤＡとＡｌとのコンタクト抵抗の低減、Ａｌの高濃度ｎ型アモルファスシリコン膜中への拡散防止等の役割を果たす。また、最上層のＴｉは、Ａｌと画素電極ＰＸ１とのコンタクト抵抗を低減する役割を果たす。
【００３５】
その後、図１２に示すように、周知のホトエッチング工程によりチャネル領域をパターンニングし、５層金属膜Ｍ１を選択的に除去する。この時サイドエッチングによりレジストＲＥＳ下部の５層金属膜も除去され縮小加工される。
【００３６】
次に、図１３に示すように、レジストＲＥＳを後退させながら、高濃度ｎ型アモルファスシリコン層ＨＤＡと層間絶縁膜ＩＮＴをエッチングし、層間絶縁膜ＩＮＴをテーパ状に加工する。この時、後のレーザ結晶化工程において良質なポリシリコン膜を得るために、高濃度ｎ型アモルファスシリコン層ＨＤＡと接する層間絶縁膜ＩＮＴの端部のゲート絶縁膜ＧＩ上の投影点と、ゲート絶縁膜ＧＩと接する層間絶縁膜ＩＮＴの端部との間隔Ｔ１は、層間絶縁膜の膜厚Ｔ２より大きい（Ｔ１＞Ｔ２）であることが望ましい。
【００３７】
図１４に示すように、レジストＲＥＳを除去した後、プラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積し、ＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、周知のホトエッチング工程により、島状のポリシリコン層ＰＳＩを形成する。
【００３８】
その後、全体を覆うように窒化シリコンよりなる膜厚５００ｎｍの保護絶縁膜Ｌ２を形成し、さらに保護絶縁膜Ｌ２に設けたコンタクトスルーホールを介してインジウム錫酸化物（ＩＴＯ）からなる画素電極ＰＸ１とソース／ドレイン電極ＳＤ１とがコンタクトされる。この状態を図１のａ部に示している。
【００３９】
本実施例によれば、イオン打ち込みおよび不純物活性化アニールを省略できるため、スループットが向上する。さらに、ソース／ドレイン電極ＳＤ１の加工と層間絶縁膜ＩＮＴの加工を同一マスク（レジストＲＥＳ）で行うため、ホトエッチング工程を追加することがなく、低コストの画像表示装置が得られる。また、ゲート線Ｇ０と信号線ＳＤ０との間に層間絶縁膜ＩＮＴを有するため、寄生容量が低減でき、画像信号の高速書き込み、画面の大型化が可能となる。
【００４０】
本実施例によれば、層間絶縁膜ＩＮＴに接するポリシリコン層ＰＳＩはオフセットの役割を果たすためオフ電流を低減することが可能である。
【００４１】
なお、図８に示すように、バックライト２０４による光リーク電流の発生を抑制するために、高濃度ｎ型アモルファスシリコン層ＨＤＡはソース側、ドレイン側ともにゲート電極Ｇ１にオーバーラップしており、チャネル領域及びオフセット領域を形成するポリシリコン膜の幅Ｗ１は、ゲート電極の幅Ｗ２よりも短くする必要がある（Ｗ１＜Ｗ２）。
【００４２】
（実施例２）
図１５は本発明の第２の実施例を示すものであり、図７中のＡ−Ａ’での断面図に該当し、画素電極ＰＸ１形成後の構成である。すなわち、図１５は、実施例１におけるゲート絶縁膜ＧＩを、窒化シリコン膜ＧＩ２と酸化シリコン膜ＧＩ１との積層膜にした構造である。
【００４３】
本実施例によれば、ゲート絶縁膜に酸化シリコンよりも誘電率の高い窒化シリコンを併用することによりＴＦＴの高性能化が可能である。また、酸化シリコン膜ＧＩ１は、層間絶縁膜ＩＮＴをエッチングする際、ゲート絶縁膜がエッチングされるのを防止する役割と、ポリシリコン層ＰＳＩとゲート絶縁膜との界面準位を低減する役割を果たしている。
【００４４】
（実施例３）
図１６は本発明の第３の実施例を示すものであり、図７中のＡ−Ａ’での断面図に該当し、画素電極ＰＸ１形成後の構成である。すなわち、図１６は、実施例２におけるゲート絶縁膜ＧＩを、ゲート電極の陽極酸化膜ＧＩ３（本実施例では酸化アルミニウム膜）と酸化シリコン膜ＧＩ１との積層膜にした構造である。
【００４５】
本実施例によれば、ゲート絶縁膜を陽極酸化により形成するためプロセスが簡略化できる。さらには、ゲート絶縁膜として誘電率の高い酸化アルミニウムを併用するため、酸化シリコン膜単独の場合よりもＴＦＴの高性能化が可能である。
【００４６】
（実施例４）
本発明の第４の実施例を図１７〜図１９を用いて説明する。図１７は本発明の画像表示装置の回路ブロック構成図である。本実施例ではゲートドライバ回路１０２がＴＦＴにより構成されており、図中にゲートドライバ回路の一部であるブートストラップ回路の構成図を示す。画素１００の平面レイアウト図は図７と同様である。図７中のＡ−Ａ’での断面図は図８と同様である。図７中のＢ−Ｂ’での断面図は図９と同様である。
【００４７】
図１８にブートストラップ回路１０６の平面レイアウト図を示す。図１９は図１８中のＣ−Ｃ’での断面図で、画素電極ＰＸ１形成後の構成を示す。実施例１において層間絶縁膜ＩＮＴを成膜後、周知のホトエッチング工程によりコンタクト領域を開口し、その後、高濃度ｎ型アモルファスシリコン層ＨＤＡおよびソース／ドレイン電極ＳＤ１を形成することにより図１９の構造を得る。
【００４８】
本実施例によれば、画素部を駆動する周辺駆動回路の一部を、画素部と同一基板上に、しかも画素部と同様のポリシリコンＴＦＴで構成することにより、画素部と周辺駆動回路との接続端子数が低減でき、高精細な画像表示ができる。さらに、周辺駆動回路を構成するＬＳＩ数を削減できるため、画像表示装置の低コスト化が可能である。
【００４９】
（実施例５）
本発明の第５の実施例を図２０〜図２４を用いて説明する。本実施例における画像表示装置の構成図は図１７と同様である。図２０は画素１００の平面レイアウト図である。また、図２１はゲートドライバ回路１０２の一部であるブートストラップ回路１０６の平面レイアウト図である。図２２は図２０中のＤ−Ｄ’での断面図、図２３は図２１中のＥ−Ｅ’での断面図であり、画素電極ＰＸ１形成後の構成を示す。
【００５０】
この図２３に示すゲートドライバ回路１０２を構成するＴＦＴは、実施例１において層間絶縁膜ＩＮＴ成膜後、周知のホトエッチング工程によりゲート電極上方の層間絶縁膜を除去し、その後、高濃度ｎ型アモルファスシリコン層ＨＤＡおよびソース／ドレイン電極ＳＤ１を形成している。この時、回路高性能化のため、図２３に示した回路を構成するＴＦＴのゲート電極Ｇ１と高濃度不純物アモルファスシリコン層ＨＤＡとのオーバーラップ長ＯＦＦ２は、図２２に示した画素を構成するＴＦＴのゲート電極Ｇ１と高濃度不純物アモルファスシリコン層ＨＤＡとのオーバーラップ長ＯＦＦ１よりも短いことが望ましい。すなわち、ＯＦＦ１（画素のＴＦＴにおけるＧ１とＨＤＡとのオーバーラップ長）＞ＯＦＦ２（ゲートドライバ回路のＴＦＴにおけるＧ１とＨＤＡとのオーバーラップ長）の関係が望ましい。
【００５１】
図２４はゲートドライバ回路１０２を示す図２１中のＦ−Ｆ’での断面図であり、画素電極ＰＸ１形成後の構成を示す。ゲート電極Ｇ１とソース／ドレイン電極ＳＤ１とで容量を形成している。
【００５２】
本実施例によれば、図２３に示したように、ゲートドライバ回路１０２を構成するＴＦＴにはオフセット領域がないため、ＴＦＴのオン電流を高くでき、回路の高性能化が可能である。
【００５３】
（実施例６）
本発明の第６の実施例を図２５〜図３１を用いて説明する。本実施例における画像表示装置の構成図は図６と同様である。ただし、実施例１の図１に示した画素を構成するＴＦＴのチャネル領域を構成する構造が、本実施例ではこの後に図２６で説明するように異なっている。
【００５４】
図２５は、画素１００の平面レイアウト図である。図２６は図２５中のＧ−Ｇ’での断面図であり、画素電極ＰＸ１形成後の構成を示している。図２６に示すＴＦＴの製造方法を、図２７〜図３１に示す断面工程図に従って述べる。
【００５５】
先ず、図２７に示すように、実施例１で説明した図１０と同様に、ガラス基板ＳＵＢ上にバッファ層Ｌ１、ゲート電極Ｇ１を形成する。
【００５６】
次に、図２８に示すように、プラズマＣＶＤ法によりゲート絶縁膜ＧＩ、層間絶縁膜ＩＮＴを形成し、触媒ＣＶＤ法により高濃度ｎ型ポリシリコン層ＨＤＮを形成し、スパッタリングによりソース／ドレイン電極ＳＤ１となるＴｉ−ＴｉＷ−Ａｌ−ＴｉＷ−Ｔｉの５層金属膜Ｍ１を形成する。なお、この工程で実施例１と異なるのは、実施例１ではプラズマＣＶＤ法により高濃度ｎ型アモルファスシリコン層ＨＤＡを形成したが、ここでは触媒ＣＶＤ法により高濃度ｎ型ポリシリコン層ＨＤＮを形成した。
【００５７】
その後、図２９に示すように、周知のホトエッチング工程によりチャネル領域をパターンニングし、５層金属膜を選択的に除去する。この時サイドエッチングによりレジストＲＥＳ下部の５層金属膜も除去する。この製造工程は実施例１の図１２とほぼ同じであるが、図２９に示すように５層金属膜Ｍ１のサイドエッチングの量が実施例１の場合より少し浅い。
【００５８】
次に、図３０に示すように、異方性エッチング（ここでは周知のドライエッチング）により、高濃度ｎ型ポリシリコン層ＨＤＮと層間絶縁膜ＩＮＴをエッチングする。
【００５９】
次に、図３１に示すように、レジスト除去の後、触媒ＣＶＤ法によりポリシリコン層を１００ｎｍ堆積し、周知のホトエッチング工程により、島状のポリシリコン層ＰＳＩを形成する。なお、実施例１ではプラズマＣＶＤ法によりアモルファスシリコンを形成してからレーザアニールでポリシリコンとしたが、ここでは触媒ＣＶＤ法により直接ポリシリコン層を形成しているので、レーザアニールは不要であり工程が簡略化される。
【００６０】
その後、全体を覆うように窒化シリコンよりなる膜厚５００ｎｍの保護絶縁膜Ｌ２を形成し、さらに保護絶縁膜Ｌ２に設けたコンタクトスルーホールを介して画素電極ＰＸ１とソース／ドレイン電極ＳＤ１とがコンタクトされ、図２６に示した構造の画素を構成するＴＦＴが得られる。
【００６１】
本実施例によれば、図３０に示したように、層間絶縁膜ＩＮＴをドライエッチングにより加工するため、チャネル長のバラツキを低減できる。さらにオフセット長が層間絶縁膜の膜厚で制御できるため、オフセット長のバラツキを低減でき、ＴＦＴ性能の均一性を向上できる。この場合、高濃度ｎ型ポリシリコン層ＨＤＮと接する層間絶縁膜ＩＮＴの端部のゲート絶縁膜ＧＩ上の投影点と、ゲート絶縁膜ＧＩと接する層間絶縁膜ＩＮＴの端部との間隔Ｔ１は、層間絶縁膜ＩＮＴの膜厚Ｔ２以下であることが望ましい（Ｔ１＞Ｔ２）。
【００６２】
（実施例７）
本発明の第７の実施例を図３２〜図４１を用いて説明する。
図３２は画像表示装置の構成図である。本実施例ではゲートドライバ回路１０２が画素部と同一基板上に形成されたＴＦＴにより構成されており、図中にゲートドライバ回路の一部であるＣＭＯＳ１０７の構成図を示す。
【００６３】
図３３は図３２に示した画素１００の平面レイアウト図である。図３３中のＨ−Ｈ’での断面図は図２６と同様である。
【００６４】
図３４は図３２のゲートドライバ回路１０２中のＣＭＯＳ１０７の平面レイアウト図である。
【００６５】
図３５は図３４中のＪ−Ｊ’での断面図であり、画素電極ＰＸ１形成後の構成を示す。図３５に示すＴＦＴの製造方法を図３６〜図４１に示した断面工程図に従って述べる。
【００６６】
先ず、図３６に示すように、実施例６と同様に、ガラス基板ＳＵＢ上にバッファ層Ｌ１、ゲート電極Ｇ１を形成し、ゲート絶縁膜ＧＩ、層間絶縁膜ＩＮＴ、高濃度ｎ型ポリシリコン層ＨＤＮ、Ｔｉ−ＴｉＷ−Ａｌ−ＴｉＷ−Ｔｉの５層金属膜Ｍ１（ソース／ドレイン電極ＳＤ１となるもの）を順次形成する。さらに周知のホトエッチング工程によりＣＭＯＳ用に２種のチャネル領域（ｐチャネル／ｎチャネル）をパターンニングし、５層金属膜にサイドエッチングを施した後、異方性エッチング（周知のドライエッチング）により、高濃度ｎ型ポリシリコン層ＨＤＮと層間絶縁膜ＩＮＴをエッチングする。
【００６７】
その後、図３７に示すように、ｐチャネルＴＦＴを除く領域（この図では右側のｎチャネル領域）にマスク絶縁膜Ｌ４を形成し、マスク絶縁膜Ｌ４及びソース／ドレイン電極ＳＤ１をマスクにして高濃度ｎ型ポリシリコン層と層間絶縁膜を除去する。
【００６８】
次に図３８に示すように、高濃度ｐ型ポリシリコン層ＨＤＰを触媒ＣＶＤ法により形成し、さらに図３９に示すように、異方性エッチング（ここではドライエッチング）により層間絶縁膜ＩＮＴ側面を除く高濃度ｐ型ポリシリコン層を除去する。
【００６９】
その後、図４０に示すようにマスク絶縁膜Ｌ４を除去し、続いて図４１に示すように、触媒ＣＶＤ法によりポリシリコン層ＰＳＩを１００ｎｍ堆積し、周知のホトエッチング工程により、島状のポリシリコン層ＰＳＩを形成する。このようにして図３５に示す構造のＣＭＯＳが形成される。
【００７０】
本実施例では、ＣＭＯＳを用いて回路を構成するため、周辺駆動回路の小型化、低電力化が可能である。
【００７１】
（実施例８）
図４２は本発明の第８の実施例となる画像表示装置の構成図である。図４３は図４２中の画素１００の平面レイアウト図を示す。保持容量１０４は、コモン電極Ｃ１とソース／ドレイン電極ＳＤ１とで構成されており、液晶容量１０５は画素電極ＰＸ１とソース／ドレイン電極ＳＤ１とで構成されている。また、画素電極ＰＸ１、コモン電極Ｃ１、コモン線Ｃ０は全て同一層で形成されている。
【００７２】
本実施例によれば、ＴＦＴ基板上に形成された画素電極ＰＸ１とソース／ドレイン電極ＳＤ１との間の横方向電界によって液晶を駆動するため、液晶の複屈折性による色変化を抑制でき、液晶表示装置の広視野角化が可能である。
【００７３】
（実施例９）
本発明の第９の実施例における画像表示装置の構成図は図６と同様である。
図４４に画素１００の平面レイアウト図を示す。保持容量１０４は、コモン電極Ｃ１と画素電極ＰＸ１とで構成されており、液晶容量１０５は画素電極ＰＸ１と対向電極ＰＸ２とで構成されている。
【００７４】
ＴＦＴ基板上に形成された画素電極ＰＸ１と、対向基板上に形成された対向電極ＰＸ２は、それぞれパターンニングされており、基板上に突起状の電極が形成されている。この電極により電圧印加時の液晶分子配向方向を斜めに制御する。
【００７５】
本実施例によれば、基板上に突起状の電極を形成し、電圧印加時の液晶分子が斜めに配向される方向が、一画素内において複数の方向になるように制御するため、液晶表示装置の広視野角化が可能である。
【００７６】
以上実施例１から実施例９に記載の画像表示装置において、基板ＳＵＢは必ずしもガラス基板である必要はなく、例えばプラスチックなどの他の絶縁性基板であってもよい。
【００７７】
バッファ層Ｌ１としては、酸化シリコン膜の代わりに窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜を用いても良い。窒化シリコン膜をバッファ層として用いれば、ガラス基板ＳＵＢ内の不純物がゲート絶縁膜ＧＩ中に拡散侵入するのを効果的に防止できる。
【００７８】
また、ゲート電極Ｇ１の材料は、Ａｌに限らずＴｉ、Ｔａ等周知の電極材料であっても良い。層間絶縁膜ＩＮＴは酸化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜であっても良いし、他の周知の低誘電率材料であっても良い。
【００７９】
実施例２に記載の画像表示装置において、ゲート絶縁膜ＧＩ２の材料は、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＬａＡｌＯ３、ＺｒＴｉＯ４、ＨｆＯ２、ＳｒＺｒＯ３、ＴｉＯ２、ＳｒＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、Ｐｂ（ＺｒｙＴｉ１−ｙ）Ｏ３等の周知の高誘電率材料であっても良い。
【００８０】
実施例３に記載の画像表示装置において、ゲート電極Ｇ１の材料は、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂまたはそれらの合金等、その酸化膜が高誘電率材料である周知の電極材料であっても良い。また、酸化の方法は、陽極酸化に限らず酸素プラズマ処理であっても良い。
【００８１】
実施例８及び実施例９に記載の画像表示装置において、画素ＴＦＴ１０３の断面構造は、実施例１〜３、実施例６に記載のいずれであっても良い。また、ゲートドライバ回路１０２を構成するＴＦＴの断面構造は実施例４、実施例５、実施例７に記載のいずれであっても良い。保持電極は、コモン電極Ｃ１の代わりに前段のゲート線Ｇ０の一部を用いることも可能である。
【００８２】
本発明は、表示手段として液晶を用いるものに限らずエレクトロルミネッセンスを利用した画像表示装置にも適用できる。
【００８３】
【発明の効果】
以上詳述したように、本発明によりゲート線と信号線との交差部における容量を低下させ、かつ製造コストの低い画像表示装置、さらにはオフ電流を低下させ、かつ、製造コストの低い画像表示装置をそれぞれ実現するという所期の目的を達成することができる。
【００８４】
すなわち、本発明は、ボトムゲート型ＴＦＴを用いることにより製造コストを低減でき、かつ、ゲート線と信号線との間に層間絶縁膜を形成することにより、層間容量を低減した画像表示装置を提供できる。
【図面の簡単な説明】
【図１】実施例１の薄膜トランジスタの断面図。
【図２】従来のポリシリコン薄膜トランジスタの製造工程の一例を示す断面図。
【図３】従来のポリシリコン薄膜トランジスタの製造工程の一例を示す断面図。
【図４】従来のポリシリコン薄膜トランジスタの製造工程の一例を示す断面図。
【図５】従来のアモルファスシリコン薄膜トランジスタ及びゲート線と信号線との交差部の断面図。
【図６】本発明に係る液晶表示装置の構成図。
【図７】本発明に係る液晶表示装置における画素の平面レイアウト図。
【図８】図７中のＡ−Ａ’断面図。
【図９】図７中のＢ−Ｂ’断面図。
【図１０】実施例１の製造工程を示す断面図。
【図１１】実施例１の製造工程を示す断面図。
【図１２】実施例１の製造工程を示す断面図。
【図１３】実施例１の製造工程を示す断面図。
【図１４】実施例１の製造工程を示す断面図。
【図１５】実施例２の薄膜トランジスタの断面図。
【図１６】実施例３の薄膜トランジスタの断面図。
【図１７】実施例４及び実施例５の液晶表示装置の構成図。
【図１８】実施例４の液晶表示装置におけるブートストラップ回路の平面レイアウト図。
【図１９】実施例４の薄膜トランジスタの断面図。
【図２０】実施例５の液晶表示装置における画素の平面レイアウト図。
【図２１】実施例５の液晶表示装置におけるブートストラップ回路の平面レイアウト図。
【図２２】実施例５の液晶表示装置における画素を構成する薄膜トランジスタの断面図。
【図２３】実施例５の液晶表示装置における周辺駆動回路を構成する薄膜トランジスタの断面図。
【図２４】実施例５の液晶表示装置における周辺駆動回路を構成する容量素子の断面図。
【図２５】実施例６の液晶表示装置における画素の平面レイアウト図。
【図２６】実施例６の薄膜トランジスタの断面図。
【図２７】実施例６の製造工程を示す断面図。
【図２８】実施例６の製造工程を示す断面図。
【図２９】実施例６の製造工程を示す断面図。
【図３０】実施例６の製造工程を示す断面図。
【図３１】実施例６の製造工程を示す断面図。
【図３２】実施例７の液晶表示装置の構成図。
【図３３】実施例７の液晶表示装置における画素の平面レイアウト図。
【図３４】実施例７の液晶表示装置におけるＣＭＯＳの平面レイアウト図。
【図３５】実施例７の液晶表示装置におけるＣＭＯＳを構成する薄膜トランジスタの断面図。
【図３６】実施例７の製造工程を示す断面図。
【図３７】実施例７の製造工程を示す断面図。
【図３８】実施例７の製造工程を示す断面図。
【図３９】実施例７の製造工程を示す断面図。
【図４０】実施例７の製造工程を示す断面図。
【図４１】実施例７の製造工程を示す断面図。
【図４２】実施例８の液晶表示装置の構成図。
【図４３】実施例８の液晶表示装置における画素の平面レイアウト図。
【図４４】実施例９の液晶表示装置における画素の平面レイアウト図。
【符号の説明】
ＳＵＢ…ガラス基板、ＰＳＩ…ポリシリコン膜、ＡＳＩ…アモルファスシリコン膜、Ｌ１…バッファ層、Ｌ２…保護絶縁膜、Ｌ３…チャネルエッチング防止膜、Ｌ４…マスク絶縁膜、Ｇ０…ゲート線、Ｇ１…ゲート電極、ＳＤ０…信号線、ＳＤ１…ソース／ドレイン電極、Ｃ０…コモン線、Ｃ１…コモン電極、ＧＩ…ゲート絶縁膜、ＧＩ１…酸化シリコン膜、ＧＩ２…窒化シリコン膜、ＧＩ３…ゲート電極の陽極酸化膜、ＩＮＴ…層間絶縁膜、ＨＤＡ…高濃度ｎ型アモルファスシリコン層、ＨＤＮ…高濃度ｎ型ポリシリコン層、ＬＤＮ…低濃度ｎ型ポリシリコン層、ＨＤＰ…高濃度ｐ型ポリシリコン層、Ｍ１…５層金属膜、ＰＸ１…画素電極、ＰＸ２…対向電極、ＲＥＳ…レジスト、ＣＦ…カラーフィルタ、ＢＭ…ブラックマトリックス、１００…画素、１０１…ドレインドライバ回路、１０２…ゲートドライバ回路、１０３…画素ＴＦＴ、１０４…保持容量、１０５…液晶容量、１０６…ブートストラップ回路、１０７…ＣＭＯＳ、２００…液晶層、２０１…配向膜、２０２…保護絶縁膜、２０３…偏光板、２０４…バックライト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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