(57)【要約】【課題】  電流駆動エレクトロスミネッセンスディスプレイのデータ線駆動回路装置を提供する。【解決手段】  外部信号源からデータ電流を受信し、エレクトロスミネッセンスディスプレイの画素端グループを駆動する。電流駆動エレクトロスミネッセンスディスプレイのデータ線駆動回路装置は、第１回路グループ、第２回路グループおよびシフトレジスタ３２２を少なくとも含む。シフトレジスト３２２は第１回路グループを制御してデータ電流を受信し、第２回路グループを制御して、第１回路グループから複製し、データ電流を画素端グループ３３０へ送信する。【選択図】  図３
2004318144.tif 000002
【特許請求の範囲】
【請求項１】
外部信号源から少なくとも一つのデータ電流を受信し、エレクトロルミネッセンスディスプレイの画素端グループを駆動するエレクトロルミネッセンスディスプレイのデータ線伝送回路装置であって、
周期信号端およびイネーブル端を少なくとも有するシフトレジスタと、
記憶電流機能を有する少なくとも一つの第１回路セットを有し、前記第１回路セットが前記周期信号端により制御され前記データ電流を受信する第１回路グループと、
記憶電流機能を有する少なくとも一つの第２回路セットを有し、前記第１回路セットに電性接続し前記イネーブル端の制御により前記第１回路グループからのデータ電流を複製してから画素端グループへ送信する第２回路グループと、
を備えることを特徴とするエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項２】
電流源または電流シンクの回路配置を少なくとも備えることを特徴とする請求項１記載のエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項３】
前記電流源の回路配置のとき、前記第１回路セットの電流出力端は前記第２回路セットの電流入力端へ電性接続され、前記第１回路セットの電流入力端は前記外部信号源に電性接続され、前記第２回路セットの電流出力端は前記画素端グループに電性接続されていることを特徴とする請求項２記載のエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項４】
前記電流シンクの回路配置のとき、前記第１回路セットの電流入力端は前記第２回路セットの電流出力端へ電性接続され、前記第１回路セットの電流出力端は前記外部信号源に電性接続され、前記第２回路セットの電流入力端は前記画素端グループに電性接続されていることを特徴とする請求項２記載のエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項５】
前記第１回路グループが複数の第１回路セットを有し、前記第２回路セットが複数の第２回路セットを有しているとき、
前記第１回路セットは複数の前記周期信号端により順に制御され、順に複数の前記データ電流を受信し、
前記第２回路セットは前記イネーブル端により順に制御され、前記第１回路セットから順に前記データ電流を複製してから、順に前記データ電流を前記画素端グループへ送信することを特徴とする請求項２記載のエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項６】
外部信号源から少なくとも一つのデータ電流を受信し、エレクトロルミネッセンスディスプレイの画素端グループを駆動するエレクトロルミネッセンスディスプレイのデータ線伝送回路装置において、
電流源の回路装置であって、
周期信号端およびイネーブル端を少なくとも有するシフトレジスタと、
記憶電流機能を有する少なくとも一つの第１回路セットを有し、前記第１回路セットが前記周期信号端により制御され前記外部信号源が生成する前記データ電流を受信する第１回路グループと、
記憶電流機能を有する少なくとも一つの第２回路セットを有し、前記第２回路セットの電流入力端が前記第１回路セットの電流出力端に電性接続され、前記第２回路セットが前記イネーブル端を制御して前記第１回路グループからの前記データ電流を複製してから前記画素端グループへ送信する第２回路グループと、
を備えるエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項７】
前記第１回路グループが複数の第１回路セットを有し、前記第２回路セットが複数の第２回路セットを有しているとき、
前記第１回路セットは複数の前記周期信号端により順に制御され、順に複数の前記データ電流を受信し、
前記第２回路セットは前記イネーブル端により順に制御され、前記第１回路セットから順に前記データ電流を複製してから、順に前記データ電流を前記画素端グループへ送信することを特徴とする請求項６記載のエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項８】
外部信号源から少なくとも一つのデータ電流を受信し、エレクトロルミネッセンスディスプレイの画素端グループを駆動するエレクトロルミネッセンスディスプレイのデータ線伝送回路装置において、
電流シンクの回路装置であって、
周期信号端およびイネーブル端を少なくとも有するシフトレジスタと、
記憶電流機能を有する少なくとも一つの第１回路セットを有し、前記第１回路セットが前記周期信号端により制御され前記データ電流を前記外部信号源へ送信する第１回路グループと、
記憶電流機能を有する少なくとも一つの第２回路セットを有し、前記第２回路セットの電流出力端が前記第１回路セットの電流入力端に電性接続され、前記第２回路セットが前記イネーブル端を制御して前記第１回路グループからの前記データ電流を複製してから前記画素端グループへ送信する第２回路グループと、
を備えるエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【請求項９】
前記第１回路グループは複数の前記第１回路セットを有し、前記第２回路セットが複数の前記第２回路セットを有しているとき、
前記第１回路セットは複数の前記周期信号端により順に制御され、順に複数の前記データ電流を送信し、
前記第２回路セットは前記イネーブル端により順に制御され、前記第１回路セットから順に前記データ電流を複製してから、順に前記データ電流を前記画素端グループが受信することを特徴とする請求項８記載のエレクトロルミネッセンスディスプレイのデータ線伝送回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ線駆動回路装置に関し、特に電流駆動エレクトロルミネッセンスディスプレイのデータ線駆動回路装置に関する。
【背景技術】
【０００２】
エレクトロルミネッセンス（electro luminescence：ＥＬ）は自発光性質の表示技術であり、その作動原理は電気方式により、発光特性を有する半導体素子へキャリアを注入し、励起させて発光させる。エレクトロルミネッセンスは、半導体素子の性質により、無機エレクトロルミネッセンス（inorganic electro luminescence）または有機エレクトロルミネッセンス（organic electro luminescence：ＯＥＬ）へ簡単に分けることができる。エレクトロルミネッセンスディスプレイの駆動回路構造の一つは、アクティブマトリクスの回路構造である。
【０００３】
アクティブマトリクスで最も簡単かつ基本的な回路配置を図１に示す。図１において、トランジスタ１０２は、スイッチおよびアドレス機能を有するスイッチ薄膜トランジスタ（switching thin film transistor：switching ＴＦＴ）ということができる。トランジスタ１０４は、蓄積キャパシタ１０６の信号電圧値により駆動発光素子１０８の連続電流を調整するため、トランジスタ１０４は駆動用薄膜トランジスタ（driving ＴＦＴ）といわれる。この保存の信号電圧値は、フレーム時間（frame time）ごとに一回更新する。
【０００４】
ただし、電圧を利用してトランジスタ１０４を直接に駆動する方法は、各駆動トランジスタの特性が異なることから、同じ駆動電圧でも異なる発光強度が発生した。そのため、現在一般に使用する電流駆動の方法により、駆動トランジスタの臨界電圧および移動度（mobility）を補償した。
【０００５】
従来の電流駆動を利用するエレクトロルミネッセンス装置には重大な欠点が一つあった。それはデータ線がデータ電流を提供しなければならないということである。このことは電流源の数をデータ線の数と同じにしなければならないことを意味した。つまり、現在のエレクトロルミネッセンス中において、大型サイズおよび高解析度の要求に合わせ、非常に大量のデータ線およびそれに合う電流源が必要となった。そのため、他の従来技術では、図２に示すような、電流源の数を大幅に減らすことのできる電流ラッチ（current latch）構造を提供した。
【０００６】
図２は、回路セット２０２、２０４、２０６、２１２、２１４、２１６、シフトレジスタ（shift register：ＳＲ）２０８、２１８、イネーブル（enable）２０９、２１９および画素端グループ２２０を示す。回路セット２０２、２１２は画素端グループ２２０中の赤色画素を担い、回路セット２０４、２１４は画素端グループ２２０中の緑色画素を担い、回路セット２０６、２１６は画素端グループ２２０中の青色画素を担う。画素端グループ中には複数の画素端が含まれ、スキャン線（図示せず）のスイッチによりこれら画素端を制御してデータ電流の書込みを提供する。シフトレジスタ２０８およびイネーブル２０９は、回路セット２０２、２０４、２０６を含む第１回路グループ２０１を制御する。シフトレジスタ２１８およびイネーブル２１９は、回路セット２１２、２１４、２１６を含む第２回路グループ２１１を制御する。
【０００７】
図２に示す、他の従来技術による電流ラッチ構造のデータ入力の流れを次に説明する。データ電流Ｉｄａｔａが送られてくると、シフトレジスタ２０８により制御して順に第１回路グループ２０１中へ書込む。書込み処理が完了した後、次の一組のデータ電流は切換えられ、シフトレジスタ２１８により制御されて第２回路グループ２１１中へ書込む。そして第２回路グループ２１１へ書込むと同時に、イネーブル２０９は第１回路グループ２０１を命令し、記憶したデータ電流Ｉｄａｔａを画素端グループ２２０中で対応する画素端へ送信する。第２回路グループ２１１の書込みが終了すると第１回路グループ２０１へ切換え、シフトレジスタ２０８により書込みデータを制御し、このときイネーブル２１９は第２回路グループ２１１へ命令して、記憶したデータ電流Ｉｄａｔａを画素端グループ２２０中で対応する次の一組の画素端へ送る。
【０００８】
つまり、第１回路グループおよび第２回路グループの二つは交互にデータの書込みと送信をおこなう。その中の一つにデータが書込まれると、もう一つはデータを画素端グループへ送信し、その後この処理を完了してから、両者の切換えステップは、データの書込みと送信を繰返す。この電流ラッチの構造は、電流源の数を大幅に減らすことができるが、二つの回路グループを順番に交替させることを基にしているため、各回路グループとそのシフトレジスタは、外部の制御信号線（signal line）を使用して制御しなければならなかった。従って、使用する外部制御信号線の数が多くなり、処理するデータ電流は、二つの異なる回路グループからの影響を受けることを免れることができずに、画質が劣化した。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の第１の目的は、外部制御信号線の数を減らす電流駆動エレクトロルミネッセンスディスプレイのデータ線駆動回路装置を提供することにある。
本発明の第２の目的は、電流ラッチの電子素子数を減らす電流駆動エレクトロルミネッセンスディスプレイのデータ線駆動回路装置を提供することにある。
本発明の第３の目的は、データ電流を表示器パネル中へ送る画素端グループの回路セットを同一セットにする電流駆動エレクトロルミネッセンスディスプレイのデータ線駆動回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するために、本発明は電流駆動エレクトロルミネッセンスディスプレイのデータ線駆動回路装置を提供する。従来の電流ラッチ内部にある二つの回路セットを並列にして、交互にデータ電流の書込みおよび送信をおこなう構造にし、二つの回路セット直列構造へ変え、第１回路グループは入力端から来たデータ電流を受信し、第２回路グループは画素端グループへ出力するデータ電流を送信するため、入力端から来たデータ電流を画素端グループへ送信する必要がない。
【００１１】
本発明の好適な一実施例によると、データ電流が先ず第１回路グループへ書き込まれた後、第１回路グループにより第２回路グループ中へ書込まれてから、第２回路グループにより画素端グループ中で対応する画素端へ送信されると同時に、新しいデータ電流を第１回路グループ中へ書込むことにより、書込みと送信のステップを順に繰返す。従って、第１回路グループはつねにデータ電流の受信と第２回路グループ中への書込みを行い、この第２回路グループはつねに第１回路グループから送信されてきたデータ電流を受信して、画素端グループへ送信する。
【発明の効果】
【００１２】
本発明は、電流ラッチ中の二つの回路セットにおける電性接続および操作方法を変えることにより、データ線および回路素子を減らして、電子素子および配線が占める空間を減らし、体積が制限された表示器（例えば、外観がＡ４サイズに固定されているノートブック型コンピュータなど）の外側フレームを小さくすれば、スクリーンの可視面積は相対的に大きくなる。また、同一の回路セットによりデータ電流を画素端グループへ送信するため、この一つの回路セットの電子特性は固定される。そのため、異なる回路セットが交互にデータ電流を発信することにより、画素階調が不安定になることを防ぐことができる。
【発明を実施するための最良の形態】
【００１３】
従来の電流ラッチは、信号線が多く階調が不安定な問題を改善するため、本発明は電流駆動エレクトロスミネッセンスディスプレイのデータ線駆動回路装置を提供する。
（第１実施例）
図３は本発明の第１実施例を示す。図３に示すように、七つの薄膜トランジスタ（thin film transistor：ＴＦＴ）Ｍ１〜Ｍ７、二つのキャパシタＣｓ１、Ｃｓ２による回路セット３０２、３１２と、一つのシフトレジスタ３２２は、一ユニットの電流シンク（current sink）タイプの電流ラッチ回路構造を構成する。キャパシタＣｓ１およびキャパシタＣｓ２はデータ電流を保存することができ、シフトレジスタ３２２はイネーブル（enable）機能を備え、このイネーブル機能を以下説明する。本発明の実施例は、従来、電流ラッチ内部の二セットの回路セットを、並列で交互に書込んで送信するデータ電流の構造を直列構造に変える。
【００１４】
図３に示すように、シフトレジスタ３２２は、回路グループ３０１、３１１の操作を制御し、第１周期信号、第２周期信号および第Ｎ周期信号の操作周期を有する。回路セット３１２はシフトレジスタ３２２の第１周期信号端３２６に接続し、回路セット３１４はシフトレジスタ３２２の第２周期信号端３２７に接続し、回路セット３１６はシフトレジスタ３２２の第Ｎ周期信号端３２８に接続し、回路セット３０２、３０４、３０６はシフトレジスタ３２２のイネーブル端３２４に接続する。回路セット３０２、３０４、３０６は一つの回路グループ３０１を構成し、回路セット３１２、３１４、３１６はもう一つの回路グループ３１１を構成する。
【００１５】
図４は、図３の実施例のタイミングチャート（timing chart）を示し、二ユニットだけの直列電流ラッチの組み合わせを示す。即ち図３中に示す回路セット３１２と回路セット３０２、及び回路セット３１４と回路セット３０４である。図４および図３を比較すると、直列電流ラッチ構造の操作メカニズムをさらに理解することができる。
【００１６】
図４に示すように、第１周期信号端３２６は二つのオンのタイミングがあり、それは時間ｔ１からｔ２間の時期４１２および時間ｔ８からｔ９間の時期４１４である。時期４１２および時期４１４は、周期間隔４１６（時間ｔ１からｔ８）の間隔がある。第２周期信号端には二つのオンの時期があり、それは時間ｔ３からｔ４間の時期４２２および時間ｔ１０からｔ１２間の時期４２４である。時期４２２と時期４２４との間隔は周期間隔４２６（時間ｔ３からｔ１０）がある。イネーブル端には二つのオンの時期があり、それは時間ｔ５からｔ６間の時期４３２および時間ｔ１３からｔ１４間の時期４３４であり、時期４３２と時期４３４との間隔は周期間隔４３６（時間ｔ５からｔ１３）である。第１周期信号端３２６、第２周期信号端３２７およびイネーブル端３２４は、シフトレジスタ３２２により同様の周期操作を制御するため、これら三つの周期間隔４１６、４２６、４３６は相等しい。時期４１２、４２２、４３２間は必ず短い間隔をあけることにより（即ち時間ｔ２からｔ３および時間ｔ４からｔ５）、第１周期信号端３２６、第２周期信号端３２７およびイネーブル端３２４をオンにする時間が近すぎてデータ電流処理の問題が発生することを防ぐ。そして、後の時期４１４、４２４、４３４も同様の状況である。
【００１７】
図４中のデータ電流Ｉｄａｔａは、信号入力端が電流ラッチへ入力するデータ電流を表示するが、それは時間ｔ１からｔ３のデータ４０２、ｔ３からｔ５のデータ４０４、ｔ８からｔ１０のデータ４０６および時間ｔ１０からｔ１３のデータ４０８を含む。図４中のデータ４０２、４０４、４０６、４０８が示す高低は、それぞれが異なるデータ信号であることを示し、その他特別な意義は示さない。画素端グループ３３０中で対応する画素端のスキャン線（scan line）（図３には示さず）は、時間ｔ７からｔ１１のときにオンにする。以下、図４および図３において、直列式電流ラッチの操作過程を説明する。
【００１８】
入力データ電流Ｉｄａｔａを外部信号源から電流ラッチへ入力するとき、シフトレジスタ３２２は第１周期信号端３２６の時期４１２をオンにし、図３中の回路セット３１２のキャパシタＣｓ１は、入力するデータ電流Ｉｄａｔａのデータ４０２の保存を開始する。その後、シフトレジスタ３２２は第２周期信号端３２７の時期４２２をオンにし、回路セット３１４のキャパシタＣｓ１が入力するデータ電流Ｉｄａｔａのデータ４０４の保存を開始する。その後、シフトレジスタ３２２がイネーブル端３２４を制御して時期４３２をオンにするとき、回路セット３１２に保存されたキャパシタＣｓ１中の電圧が、回路セット３１２のトランジスタＭ３を駆動してデータ電流Ｉｄａｔａに変換する。その後、データ電流Ｉｄａｔａは回路セット３０２のトランジスタＭ６を通ってから、電圧に変換されて回路セット３０２のキャパシタＣｓ２中に保存される。回路セット３０４、３１４および回路セット３０６、３１６も、上述した回路セット３０２、３１２の方式により操作する。その後、画素端グループ３３０中で画素端に対応したスキャン線（図３には示さず）は時期４４２をオンにし、回路セット３０２、３０４は画素端グループ３３０中で対応する画素端に対して書込み動作を行う。
【００１９】
時期４４２をオンにする過程において、シフトレジスタ３２２は第１周期信号端３２６の時期４１４をオンにして、データ電流Ｉｄａｔａのデータ４０６を回路セット３１２のキャパシタＣｓ１中へ保存し、その後シフトレジスタ３２２は第２周期信号端３２７の時期４２４をオンにし、データ電流Ｉｄａｔａのデータ４０８を回路セット３１４のキャパシタＣｓ１中へ保存する。最後にシフトレジスタ３２２はイネーブル端３２４を制御して時期４３４をオンにする。このとき、回路セット３１２、３１４中の各キャパシタＣｓ１の電圧は、それぞれ回路セット３０２、３０４の各キャパシタＣｓ２中へ複製される。
【００２０】
イネーブル端３２４が時期４３４をオンにする前、画素端グループ３３０中で一つ前の画素端のスキャン線は必ず先に閉じなければならず（即ちスキャン線の時期４４２がｔ１１で終了し、時期４３４の開始時間ｔ１３よりも早い）、さもなければ回路セット３１２、３１４中に保存したデータ電流Ｉｄａｔａは、イネーブルの時期４３４をオンにするとき、回路セット３０２、３０４中の各キャパシタＣｓ２中へ先に保存されずに、直接に画素端グループ３３０へ書込まれる。
【００２１】
図３において、回路グループ３１１はいつまでもデータ電流Ｉｄａｔａの受信を行って、回路グループ３０１中への書込み、回路グループ３０１はいつまでも回路グループ３１１から送信してくるデータ電流Ｉｄａｔａを受信し、データ電流Ｉｄａｔａを画素端グループ３３０へ書込む。そのため、各回路セットはそれぞれ自らが外部からの信号源を受信し、画素端グループ３３０へ信号を送信する必要がない。図３中の本実施例は、電流シンクタイプの配置であり、データ電流Ｉｄａｔａの入力は実際上、画素端グループ３３０からデータ電流Ｉｄａｔａを抜き取るため、このデータ電流Ｉｄａｔａの伝送方向は、電流源（current source）回路配置のデータ電流Ｉｄａｔａの送信方向と反対である。
【００２２】
この直列電流ラッチ回路配置の構造には、さらにもう一つの長所がある。従来技術による並列電流ラッチ構造中のイネーブルはイネーブルスイッチ動作を行い、そのうち一つの回路グループが画素端グループを書込むとき、常にオンの状態にしておく必要があるが、本実施例の直列電流ラッチ構造は、僅か一つだけの周期信号が必要である。つまり、イネーブル機能はシフトレジスト中に含まれ、シフトレジストにより周期的にイネーブルスイッチ動作を操作する。
【００２３】
（第２実施例）
図５は本発明の第２実施例を示す。図５に示すように、七つの薄膜トランジスタＭ１〜Ｍ７、二つのキャパシタＣｓ１、Ｃｓ２による回路セット５０２、５１２と、一つのシフトレジスタ５２２は、一ユニットの電流シンクタイプの電流ラッチ回路を構成する。キャパシタＣｓ１、Ｃｓ２はデータ電流Ｉｄａｔａを保存することができ、シフトレジスタ５２２はイネーブル機能を備える。図５において、回路セット５１２をシフトレジスタ５２２の周期信号端５２６に接続し、そのうち周期信号を有する操作周期、回路セット５０２とシフトレジスタ５２２のイネーブル端５２４とを接続する。
【００２４】
この実施例も電流シンクタイプの回路配置であり、一ユニットだけの電流ラッチ回路構造により表されるため、このユニット電流ラッチのシフトレジスタ５２２を操作するものも一つだけの周期信号端５２６である。ユニット電流ラッチが一つだけでないとき、シフトレジスタ５２２もこれに伴い、複数ユニットの電流ラッチの操作責任を拡充することができる。
【００２５】
入力するデータ電流Ｉｄａｔａが外部からの信号源を電流ラッチへ入力するとき、周期信号端５２６はシフトレジスタ５２２によりオンにされ、図５中の回路セット５１２のキャパシタＣｓ１により入力するデータ電流Ｉｄａｔａを保存する。キャパシタＣｓ１の保存が完了した後、イネーブル端５２４はシフトレジスタ５２２により制御されて周期信号端５２６の後ろがオンのとき、回路セット５１２に保存するキャパシタＣｓ１中の電圧は、回路セット５１２のトランジスタＭ３を駆動してデータ電流Ｉｄａｔａに変換する。その後、データ電流Ｉｄａｔａは回路セット５０２のトランジスタＭ６を通ってから、電圧へ変換されて回路セット５０２のキャパシタＣｓ２中に保存される。その後、画素端グループ５３０中で画素端に対応したスキャン線（図５には示さず）をオンにし、回路セット５０２は画素端グループ５３０で対応する画素端に対して書込みの動作を行い、書込むと同時に、周期信号端５２６は再びオンになり、データ電流Ｉｄａｔａを回路セット５１２のキャパシタＣｓ１中へ保存してから上述の動作を繰返す。
【００２６】
（第３実施例）
図６は、本発明の第３実施例を示す。図６に示すように、七つの薄膜トランジスタＭ１〜Ｍ７、二つのキャパシタＣｓ１、Ｃｓ２による回路セット６０２、６１２と、一つのシフトレジスタ６２２は、一ユニットの電流シンクタイプの電流ラッチ回路を構成する。キャパシタＣｓ１、Ｃｓ２はデータ電流を保存することができ、シフトレジスタ６２２はイネーブル機能を備える。回路セット６１２をシフトレジスタ６２２の周期信号端６２６に接続し、そのうち周期信号を有する操作周期、回路セット６０２とシフトレジスタ６２２のイネーブル端６２４とを接続する。
【００２７】
第３実施例も電流源タイプの回路配置であり、一ユニットだけの電流ラッチ回路構造により表されるため、このユニットの電流ラッチのシフトレジスタ６２２の操作を行うものも一つだけの周期信号端６２６である。ユニット電流ラッチが一つだけでないとき、シフトレジスタ６２２もこれに伴い複数ユニットの電流ラッチの操作の責任を拡充することができる。
【００２８】
入力するデータ電流Ｉｄａｔａが外部からの信号源を電流ラッチへ入力するとき、周期信号端６２６はシフトレジスタ６２２によりオンとなり、図６中の回路セット６１２のキャパシタＣｓ１により入力するデータ電流Ｉｄａｔａを保存する。キャパシタＣｓ１の保存が完了した後、イネーブル端６２４はシフトレジスタ６２２により制御されて周期信号端５２６の後ろがオンのとき、回路セット６１２に保存されたキャパシタＣｓ１中の電圧は、回路セット６１２のトランジスタＭ３を駆動してデータ電流Ｉｄａｔａへ変換する。その後、データ電流Ｉｄａｔａは回路セット６０２のトランジスタＭ６を通ってから、電圧へ変換されて回路セット６０２のキャパシタＣｓ２中に保存される。その後、画素端グループ６３０中で画素端に対応したスキャン線（図６には示さず）をオンにし、回路セット６０２は画素端グループ６３０で対応する画素端に対して書込み動作を行い、書込むと同時に、周期信号端６２６を再びオンにして、データ電流ＩｄａｔａをＣｓ１中へ保存してから上述の動作を繰返す。
【００２９】
上述したこれら三つの実施例は、電流源または電流シンクの配置方法を説明したものであり、シフトレジスタの時間周期に接続した回路セットを外部信号源に接続し、シフトレジスタのイネーブル端と接続した回路セットを画素端グループと接続し、この二つの回路セットを、直列方式により接続し、本発明で使用する回路セットにすることができる。また、各回路セット中の各種電子素子配置は、上述した実施例に限定されるわけではない。
【００３０】
上述した本発明の好適な実施例から、図３に示す本発明の直列電流ラッチ構造および図２に他の従来技術による並列電流ラッチ構造を比較すると次のことが分かる。
【００３１】
一、一つのシフトレジストを減らすことができる。図２では二つのシフトレジスタ２０８、２１８が必要であったが、図３では一つだけのシフトレジスタ３２２が必要である。
二、電流ラッチ（current latch）の切換動作のための他のスイッチ（switch）が必要ない。図２中ではイネーブル２０９、２１９が必要であるが、図３中ではイネーブル端３２４が一つだけ必要であり、このイネーブル機能は、シフトレジスタ３２２により提供される。
三、ラッチ動作を制御する二つの信号線を別に準備する必要がない。図２中のイネーブルＡおよびイネーブルＢを他に提供しなければならず、図３に示すようにシフトレジスタ３２２により直接提供されるわけではない。
四、一つのＴＦＴを減らすことができる。図２中において各一組のユニット電流ラッチの回路には、ＴＦＴを駆動するために八つのＴＦＴが必要である。図３中の各一組のユニット電流ラッチの回路は七つだけのＴＦＴで駆動することができる。
【００３２】
上述した本発明の好適な実施例から分かるように、本発明の応用には次のような長所がある。本発明は主に電流ラッチ中の二つの回路セットにおける電性接続および操作方法を変えることにより、外部制御信号線および電子素子の数を減らすことができる。この電流ラッチをエレクトロルミネッセンスディスプレイ中に応用し、そのデータ線および電子素子を減らし、電子素子および配線が占める空間を減らす。一般にエレクトロルミネッセンスディスプレイの配線および操作集積回路の多くは、その表示スクリーンのフレーム上に設けられ、その配線が多くなるほど複雑となり、配線を収めるためにはフレームを大きくしなければならなかった。体積が制限された表示器（例えば、外観がＡ４サイズに固定されたノートブック型コンピュータなど）にとり、外側フレームを小さくすることができれば、スクリーンの可視面積は相対的に大きくなる。この改善によりエレクトロルミネッセンスディスプレイは更に薄くなり、従来の陰極線管（cathode ray tube：ＣＲＴ）表示器よりもさらに優れたものとなる。また、同一の回路セットにより信号を画素端グループへ送信するため、この一つの回路セットの電子特性は固定される。そのため、異なる回路セットが、異なる電子特性を有することにより、送信電流値が異なり、同一信号が両者により交互に発信されるときに、画素階調が不安定になることを防ぐことができる。
【００３３】
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変動や潤色を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００３４】
【図１】従来技術のアクティブマトリクスの最も簡単かつ基本的な回路配置を示す模式図である。
【図２】従来技術による並列電流ラッチの回路配置を示す模式図である。
【図３】本発明の第１実施例による回路配置を示す模式図である。
【図４】図３の第１実施例による処理のタイミングチャートを示す模式図である。
【図５】本発明の第２実施例による回路配置を示す模式図である。
【図６】本発明の第３実施例による回路配置を示す模式図である。
【符号の説明】
【００３５】
３０１、３１１  回路グループ、３０２、３０４、３０６、３１２、３１４、３１６、回路セット、３２２  シフトレジスタ、３２４  イネーブル端、３２６  第１周期信号端、３２７  第２周期信号端、３２８  第Ｎ周期信号端、３３０  画素端グループ、４１２、４１４、４２２、４２４、４３２、４３４、４４２  時期、４１６、４２６、４３６  周期間隔、４０２、４０４、４０６、４０８  データ、５０２、５１２  回路セット、５２２  シフトレジスタ、５２４  イネーブル端、５２６  周期信号端、５３０  画素端グループ、６０２、６１２  回路セット、６２２  シフトレジスタ、６２４  イネーブル端、６２６  周期信号端、６３０  画素端グループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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