(57)【要約】　　　（修正有）【課題】不良の列エレメントを冗長エレメントによって取り替えるための効果的な列修復システムの提供。【解決手段】列冗長装置１０は、個別のマイクロセルごとに、いずれかの不良の列エレメントの位置を示すヒューズ情報を格納するヒューズ情報記憶装置を含む。第１のバンクアドレス復号機構は第１のマイクロセルに対応する読み取りバンクアドレスを復号し、第２のバンクアドレス復号機構は第２のマイクロセルに対応する書き込みバンクアドレスを復号する。列冗長装置１０は第１のマイクロセル内に少なくとも１つの不良の列エレメントが含まれている場合、第１のマイクロセルにおける少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生し、同様に、第２のマイクロセル内に少なくとも１つの不良の列エレメントが含まれている場合、第２のマイクロセルにおける少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生する。【選択図】図１
2004087100.tif 000002
【特許請求の範囲】
【請求項１】
複数の個別のマイクロセルに構成されたメモリアレイのための列冗長システムであって、
　前記個別のマイクロセル内で列エレメントの冗長スワッピング動作を実行するための列冗長装置であって、
　　個別のマイクロセルごとに、いずれかの不良の列エレメントの位置を示すヒューズ情報を格納するヒューズ情報記憶装置を具備し、該装置は、
　　読み取り動作のためにアクセスされる第１のマイクロセルに対応する読み取りバンクアドレスを復号するための第１のバンクアドレス復号機構と、
　　書き込み動作のためにアクセスされる第２のマイクロセルに対応する書き込みバンクアドレスを復号するための第２のバンクアドレス復号機構であって、前記第２のマイクロセルは前記第１のマイクロセルと同時にアクセスすることができる、機構と、
　　前記復号した読み取りバンクアドレスを、前記第１のマイクロセルに対応する特定のヒューズ情報と比較するための第１の比較回路と、
　　前記復号した書き込みバンクアドレスを、前記第２のマイクロセルに対応する特定のヒューズ情報と比較するための第２の比較回路と、
を具備し、前記第１の比較回路が、前記第１のマイクロセル内に少なくとも１つの不良の列エレメントが含まれていると判定した場合、前記列冗長装置は、前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生し、
　前記第２の比較回路が、前記第２のマイクロセル内に少なくとも１つの不良の列エレメントが含まれていると判定した場合、前記列冗長装置は、前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生することを特徴とする、列冗長システム。
【請求項２】
前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスは、発生された場合、前記列冗長装置内の読み取りマルチプレクサ回路によって用いられて、前記第１のマイクロセルのための前記冗長スワッピング動作が実行され、
　前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスは、発生された場合、前記列冗長装置内の書き込みマルチプレクサ回路によって用いられて、前記第２のマイクロセルのための前記冗長スワッピング動作が実行されることを特徴とする、請求項１の列冗長システム。
【請求項３】
個別のマイクロセルごとの前記ヒューズ情報は、前記マイクロセル内にいずれかの不良の列エレメントが存在するか否かを判定するためのマスタービット、および、前記マイクロセル内のいずれかの前記不良の列エレメントの位置を判定するためのスレーブビットのグループを含むことを特徴とする、請求項２の列冗長システム。
【請求項４】
更に、
　第１の列デコーダ対であって、該第１の列デコーダ対の一方は前記第１のマイクロセルにおいて第１の不良の列エレメントのための列アドレスを発生することができ、前記第１の列デコーダ対の他方は前記第１のマイクロセルにおいて第２の不良の列エレメントのための列アドレスを発生することができる、第１の列デコーダ対と、
　第２の列デコーダ対であって、該第２の列デコーダ対の一方は前記第２のマイクロセルにおいて第１の不良の列エレメントのための列アドレスを発生することができ、前記第２の列デコーダ対の他方は前記第２のマイクロセルにおいて第２の不良の列エレメントのための列アドレスを発生することができる、第２の列デコーダ対と、
を具備することを特徴とする、請求項１の列冗長システム。
【請求項５】
前記メモリアレイ内の前記複数の個別のマイクロセルは、複数のマイクロセルブロックに配置されており、
　前記ヒューズ情報記憶装置は、更に、前記マイクロセルブロックに近接して配置された複数のヒューズレジスタブロックを具備することを特徴とする、請求項２の列冗長システム。
【請求項６】
前記第１のバンクアドレス復号機構は、読み取りバンクアドレスデコーダを具備し、
　前記第２のバンクアドレス復号機構は、書き込みバンクアドレスデコーダを具備することを特徴とする、請求項５の列冗長システム。
【請求項７】
前記ヒューズ情報記憶装置は、更に、
　読み取り動作のためにアクセスされる第１の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイと、
　書き込み動作のためにアクセスされる第２の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイと、
を具備することを特徴とする、請求項２の列冗長システム。
【請求項８】
個別のマイクロセルごとの前記ヒューズ情報は、前記第１のＳＲＡＭアレイおよび前記第２のＳＲＡＭアレイの双方内の個々のワード線内に格納されることを特徴とする、請求項７の列冗長システム。
【請求項９】
前記ヒューズ情報記憶装置は、更に、
　デュアルポートの静的ランダムアクセスメモリ（ＳＲＡＭ）アレイであって、一方のポートは読み取り動作の間にのみアクセスすることができ、他方のポートは読み取りまたは書き込み動作の間にアクセスすることができる、デュアルポートＳＲＡＭを具備することを特徴とする、請求項２の列冗長システム。
【請求項１０】
個別のマクロセルごとの前記ヒューズ情報は、前記デュアルポートＳＲＡＭアレイ内の個々のワード線内に格納されることを特徴とする、請求項９の列冗長システム。
【請求項１１】
複数の個別のマイクロセルに構成されたメモリアレイのための列冗長スワッピング動作を実施するための方法であって、
　個別のマイクロセルごとに、いずれかの不良の列エレメントの存在を示すヒューズ情報を格納するステップと、
　読み取り動作のためにアクセスされる第１のマイクロセルに対応する読み取りバンクアドレスを復号するステップと、
　書き込み動作のためにアクセスされる第２のマイクロセルに対応する書き込みバンクアドレスを復号するステップであって、前記第２のマイクロセルは前記第１のマイクロセルと同時にアクセスすることができる、ステップと、
　前記復号した読み取りバンクアドレスを、前記第１のマイクロセルに対応する特定のヒューズ情報と比較するステップと、
　前記復号した書き込みバンクアドレスを、前記第２のマイクロセルに対応する特定のヒューズ情報と比較するステップと、
を具備し、前記第１のマイクロセル内に少なくとも１つの不良の列エレメントが含まれている場合、前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生し、
　前記第２のマイクロセル内に少なくとも１つの不良の列エレメントが含まれている場合、前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生することを特徴とする、方法。
【請求項１２】
前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを発生した場合、前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを列冗長装置内の読み取りマルチプレクサ回路に送信して前記第１のマイクロセルのための前記冗長スワッピング動作を実行し、
　前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを発生した場合、前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを前記列冗長装置内の書き込みマルチプレクサ回路に送信して前記第２のマイクロセルのための前記冗長スワッピング動作を実行することを特徴とする、請求項１１の方法。
【請求項１３】
個別のマイクロセルごとの前記ヒューズ情報は、前記マイクロセル内にいずれかの不良の列エレメントが存在するか否かを判定するためのマスタービット、および、前記マイクロセル内のいずれかの前記不良の列エレメントの位置を判定するためのスレーブビットのグループを含むことを特徴とする、請求項１２の方法。
【請求項１４】
更に、
　前記第１のマイクロセルにおける第１の不良の列エレメントのための列アドレスを発生するステップと、
　前記第１のマイクロセルにおける第２の不良の列エレメントのための列アドレスを発生するステップと、
　前記第２のマイクロセルにおける第１の不良の列エレメントのための列アドレスを発生するステップと、
　前記第２のマイクロセルにおける第２の不良の列エレメントのための列アドレスを発生するステップと、
を具備することを特徴とする、請求項１１の方法。
【請求項１５】
更に、
　前記メモリアレイ内の前記複数の個別のマイクロセルを複数のマイクロセルブロックに構成し、
　前記マイクロセルブロックに近接して複数のヒューズレジスタブロックを構成するステップであって、前記複数のヒューズレジスタブロックは個別のマイクロセルごとの前記ヒューズ情報を格納するために用いられる、ステップと、
を具備することを特徴とする、請求項１２の方法。
【請求項１６】
読み取り動作のためにアクセスされる第１のマイクロセルに対応する読み取りバンクアドレスを復号する前記ステップは、読み取りバンクアドレスデコーダによって実行され、
　書き込み動作のためにアクセスされる第２のマイクロセルに対応する書き込みバンクアドレスを復号する前記ステップは、書き込みバンクアドレスデコーダによって実行されることを特徴とする、請求項１５の方法。
【請求項１７】
更に、
　第１の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイおよび第２のＳＲＡＭアレイの双方内に個別のマイクロセルごとにヒューズ情報を格納するステップであって、前記第１のＳＲＡＭは読み取り動作のためにアクセスされ、前記第２のＳＲＡＭアレイは書き込み動作のためにアクセスされる、ステップを具備することを特徴とする、請求項１２の方法。
【請求項１８】
個別のマイクロセルごとの前記ヒューズ情報は、前記第１のＳＲＡＭアレイおよび前記第２のＳＲＡＭアレイの双方内の個々のワード線内に格納されることを特徴とする、請求項１７の方法。
【請求項１９】
ヒューズ情報を記憶する前記ステップは、更に、
　デュアルポートの静的ランダムアクセスメモリ（ＳＲＡＭ）アレイ内に個別のマイクロセルごとのヒューズ情報を格納するステップであって、前記デュアルポートのＳＲＡＭアレイの一方のポートは読み取り動作の間にのみアクセスすることができ、他方のポートは読み取りまたは書き込み動作の間にアクセスすることができる、ステップを具備することを特徴とする、請求項１２の方法。
【請求項２０】
個別のマクロセルごとの前記ヒューズ情報は、前記デュアルポートＳＲＡＭアレイ内の個々のワード線内に格納されることを特徴とする、請求項１９の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般的に、集積回路メモリデバイスに関し、より具体的には、マイクロセルｅＤＲＡＭアーキテクチャのための列冗長システム（ｃｏｌｕｍｎ　ｒｅｄｕｎｄａｎｃｙ　ｓｙｓｔｅｍ）および方法に関する。
【背景技術】
【０００２】
　半導体メモリ業界においては、高速オンチップキャッシュのために、静的ランダムアクセスメモリ（ＳＲＡＭ）を、広帯域幅の埋め込み動的ランダムアクセスメモリ（ｅＤＲＡＭ）によって置き換えるというのが、最近の傾向となっている。ＤＲＡＭは元来ＳＲＡＭよりも小さいので、チップ上に比較的大きいＤＲＡＭキャッシュを設置してプロセッサ性能を向上させることができる。一方、ＤＲＡＭの速度は一般にＳＲＡＭの速度よりも遅い。このため、ＤＲＡＭに基づくオンチップキャッシュの性能を高めるために、マイクロセルｅＤＲＡＭアーキテクチャを実施することができる。
【０００３】
　マイクロセルｅＤＲＡＭアーキテクチャでは、１つのＤＲＡＭアレイを、更に、これよりも小さい複数のＤＲＡＭアレイすなわち「マイクロセル」に構成する。個々のマイクロセルは、各々、例えば６４から２５６本のワード線および６４から２５６本のビット線の対を含む場合がある。従って、各マイクロセルアレイは、標準的なＤＲＡＭアレイの約１６から２５６分の１の大きさとすることができる。より短いワード線およびビット線の対（寄生容量が小さくなる）を有する個々のＤＲＡＭマイクロセルにアクセスすることで、従来のアレイよりも高速の読み取り／書き込み動作を達成することが可能となる。この結果、マイクロセルアーキテクチャを有する広帯域幅のｅＤＲＡＭは、高速のサイクル時間およびアクセス時間という点で、性能が向上する。
【０００４】
　また、マイクロセルｅＤＲＡＭ設計は、複数のｅＤＲＡＭアレイとプロセッサとの間のキャッシュインタフェースとして機能する１つ以上のＳＲＡＭマクロを含む場合がある。かかるＳＲＡＭマクロのサイズは、１つのマイクロセルのサイズとほぼ等しいので、面積の犠牲は許容可能である。しかしながら、比較的幅の広い内部バスを用いて、ｅＤＲＡＭアレイ、ＳＲＡＭマクロ（複数のマクロ）、およびプロセッサ間の高いデータ転送速度を促進する。また、小さいＴＡＧメモリを用いて、ＳＲＡＭキャッシュにデータが一時的に格納される特定のマイクロセルのアドレスを記録することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　従来のｅＤＲＡＭアーキテクチャの場合と同様に、マイクロセルの選択されたワード線に沿った全てのデータビットが一度にアクセスされる。このため、ｅＤＲＡＭシステムにおいては、列復号機能は用いられない。しかしながら、マイクロセルｅＤＲＡＭアーキテクチャに列復号機能が無いことによって、列経路設計においていくつかの問題が生じる。列経路のレイアウトが（ピッチの制限のために）極めて難しくなるだけでなく、従来の列冗長回路設計は、この種のアーキテクチャでは非効率的になってしまう。
【０００６】
　更に具体的には、広いデータ幅のｅＤＲＡＭ設計における１つの課題は、不良の列エレメント（例えばビット線、ローカルデータ線、およびグローバルデータ線等）を、冗長エレメントによって取り替えるための、効果的な列修復システムを提供することである。従来のＤＲＡＭアレイでは、ビット線は、それらの列アドレスによって階層的にグループ化され、１つの読み取りまたは書き込みコマンドのための「部分的なデータ」アクセスが可能である。換言すれば、所与の行におけるデータの全てを転送する必要はない。従来のＤＲＡＭのための最も一般的な列冗長システムは、あるビット線グループ（例えば１グループあたり４本のビット線）内で実際に不良であるのが個々のビット線の何本であるかに関わらず、そのグループ全体を取り替えるというものである。しかしながら、上述の広いデータ幅のｅＤＲＡＭ設計では、所与のｅＤＲＡＭマイクロセルにおける全てのビット線を検索し、ＳＲＡＭキャッシュに送信する。従って、列アドレスが与えられていなければ、列冗長動作は難しい問題となる。
【課題を解決するための手段】
【０００７】
　従来技術の上述およびその他の欠点および不備は、複数の個別のマイクロセルに構成されたメモリアレイのための列冗長システムによって克服または軽減される。例示的な実施形態では、このシステムは、個別のマイクロセル内で列エレメントの冗長スワッピング動作を実行するための列冗長装置を含む。更に、列冗長装置は、個別のマイクロセルごとに、いずれかの不良の列エレメントの位置を示すヒューズ情報（ｆｕｓｅ　ｉｎｆｏｒｍａｔｉｏｎ）を格納するヒューズ情報記憶装置を含む。第１のバンクアドレス復号機構が、読み取り動作のためにアクセスされる第１のマイクロセルに対応する読み取りバンクアドレスを復号し、第２のバンクアドレス復号機構が、書き込み動作のためにアクセスされる第２のマイクロセルに対応する書き込みバンクアドレスを復号する。第２のマイクロセルは、第１のマイクロセルと同時にアクセスすることができる。更に、第１の比較回路が、復号した読み取りバンクアドレスを、第１のマイクロセルに対応する特定のヒューズ情報と比較し、第２の比較回路が、復号した書き込みバンクアドレスを、第２のマイクロセルに対応する特定のヒューズ情報と比較する。第１の比較回路が、第１のマイクロセル内に少なくとも１つの不良の列エレメントが含まれていると判定した場合、列冗長装置は、第１のマイクロセルにおける少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生する。同様に、第２の比較回路が、第２のマイクロセル内に少なくとも１つの不良の列エレメントが含まれていると判定した場合、列冗長装置は、第２のマイクロセルにおける少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生する。
【０００８】
　好適な実施形態では、第１のマイクロセルにおける少なくとも１つの不良の列エレメントに対応する内部列アドレスは、発生された場合、列冗長装置内の読み取りマルチプレクサ回路によって用いられて、第１のマイクロセルのための冗長スワッピング動作が実行される。第２のマイクロセルにおける少なくとも１つの不良の列エレメントに対応する内部列アドレスは、発生された場合、列冗長装置内の書き込みマルチプレクサ回路によって用いられて、第２のマイクロセルのための冗長スワッピング動作が実行される。
【０００９】
　一実施形態では、メモリアレイ内の複数の個別のマイクロセルは、複数のマイクロセルブロックに配置されており、ヒューズ情報記憶装置は、更に、マイクロセルブロックに近接して配置された複数のヒューズレジスタブロックを含む。別の実施形態では、ヒューズ情報記憶装置は、更に、読み取り動作の間にアクセスされる第１の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイと、書き込み動作の間にアクセスされる第２の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイとを含む。更に別の実施形態では、ヒューズ情報記憶装置は、更に、デュアルポートの静的ランダムアクセスメモリ（ＳＲＡＭ）アレイを含む。一方のポートは読み取り動作の間にのみアクセスすることができ、他方のポートは読み取りまたは書き込み動作の間にアクセスすることができる。
【発明を実施するための最良の形態】
【００１０】
　例示的な図面を参照するが、いくつかの図面において、同様の要素には同様の番号を付す。
【００１１】
　ここに開示するのは、マイクロセルアーキテクチャを有する広いデータ幅ｅＤＲＡＭシステムのための新規な列冗長システムである。この冗長システムは、所与のクロックサイクル内で、２つの異なるバンク（マイクロセル）内で読み取りおよび書き込みの双方の動作を同時に処理可能である二重冗長構成によって特徴付けられる。これは、一実施形態において、ｅＤＲＡＭマイクロセルの各ユニットまたはグループごとに設けられた分散型ヒューズ情報記憶装置によって達成される。別の実施形態では、冗長動作の速度を増すため、冗長回路に隣接して、集中型ヒューズ情報記憶装置を配置する。集中型ヒューズ情報記憶装置は、ヒューズデータを格納するために、１対の単一ポートＳＲＡＭアレイを含むことができ、または、別の態様では、デュアルポートＳＲＡＭアレイを含み得る。各実施形態によって、ピッチが限られた列冗長ハードウエアを配置するためのデバイスのレイアウトを提案する。
【実施例１】
【００１２】
　最初に図１を参照すると、本発明の一実施形態による、マイクロセルｅＤＲＡＭアーキテクチャと共に用いるように構成された列冗長装置１０の概略ブロック図が示されている。大まかに言うと、列冗長装置１０は、アクセスされたマイクロセルのアドレスを用いて、これを、ヒューズ情報記憶装置１２に格納されている故障した構成要素のアドレスと比較する。一致が見つかると、「内部列アドレス」を効果的に生成し、この後これを用いて列冗長スワッピング動作を実行する。これらのアドレス一致および冗長スワッピング動作は、高速で動的に実行することができる。更に、円滑な列冗長動作を維持しながら、２つの別個のマイクロセルに対して同時に読み取り／書き込み動作を実行することもできる。
【００１３】
　列冗長動作ステップは、図１を参照して理解されよう。各クロックサイクルの間、ＣＰＵ（図示せず）によって、書き込みバンクアドレス（ＷＢＡ＜０：６＞と示す）および読み取りバンクアドレス（ＲＢＡ＜０：６＞と示す）が発行される。書き込みバンクアドレスＷＢＡおよび読み取りバンクアドレスＲＢＡは、各々、どのマイクロセルが書き込み動作および読み取り動作の要求を受信したかをそれぞれ示す。ここに示した例では、読み取りおよび書き込みバンクアドレスは７ビットから成り、各ＤＲＡＭアレイを１２８のマイクロセルに構成することを示す。しかしながら、１つのアレイ内に、これよりも少ないかまたは多い数のマイクロセルを規定することも可能であることは理解されよう。
【００１４】
　列冗長装置１０は、更に、１対のバンクアドレスデコーダ１４を含む。すなわち、読み取りバンクアドレスのために１つ、および、書き込みバンクアドレスのために１つである。そして、デコーダ１４は、入来するアドレスを復号し、合計１２８のうち２つのバンク（マイクロセル）を選択する（ここでも、読み取り動作に１つおよび書き込み動作に１つである）。アレイ内の各バンクには、固有のヒューズ情報が関連付けられている。一実施形態では、ヒューズ情報記憶装置１２は、ヒューズラッチレジスタを含む。これについては、後により詳細に説明する。更に、ヒューズ情報記憶装置１２に含まれるヒューズ情報は、対応するマイクロセル内のいずれかのヒューズが溶断したか否かを示す。ヒューズが溶断していると、ヒューズラッチレジスタは、マイクロセル内の不良の列（複数の列）の個々のアドレスを示す。
【００１５】
　ここに示した例では、各マイクロセルは、４本のデータ線から成る３６のグループに構成された１４４本の「正常な」データ線を含む。また、４本のデータ線から成る２つのグループに構成された８本の冗長データ線がある。従って、各マイクロセルにおいて、正常なデータ線の３６のグループのうち２つまでを置換することができる。図１に示すように、各マイクロセルごとのヒューズ情報は、１対の「マスター」ビットとして構成され、これは、冗長データ線のグループの一方または双方が用いられているか否かを示す。更に、各マスタービットには、６「スレーブ」ビットが関連付けられており、これは、冗長線によって置換したデータ線の特定グループの列グループアドレスを示す。マスターヒューズビットが、マスターヒューズが溶断していないことを示す場合、データ線の置換は行われておらず（すなわち冗長線のグループは用いられていない）、関連付けられたスレーブビット情報は無視される。繰り返すが、各マイクロセルにおいて２つの冗長「エレメント」が設けられているので、対応するヒューズ情報は２つの部分に分割される。しかしながら、修復動作のために、異なる数の冗長エレメントおよびグループ化を構成可能であると考えられる。
【００１６】
　「読み取り」バンクおよび「書き込み」バンクの双方のためのヒューズ情報は、同時に検索される。従って、合計４つの（６ｘ３６）列デコーダ１６が示される。すなわち、読み取りバンク冗長情報を復号するために２つ、および、書き込みバンク冗長情報を復号するために２つである。更に、４つの比較回路ブロック１８がある。すなわち、読み取りバンクのために２つ、および、書き込みバンクのために２つである。比較回路ブロック１８を用いて、マスタービットのステータスを判定する。
【００１７】
　４つの６ｘ３６デコーダ１６によって、２対の復号アドレス（ＷＸＡ、ＷＸＢ、およびＲＸＡ、ＲＸＢ）を発生する。第１の対の復号アドレス（ＷＸＡ、ＷＸＢ）を、書き込みマルチプレクサ回路２０に送信し、第２の対の復号アドレス（ＲＸＡ、ＲＸＢ）を、読み取りマルチプレクサ回路２２に送信する。読み取りおよび書き込みマルチプレクサ回路２０、２２は、２対の復号アドレスに従って、不良のデータ線の再ルーティングを実行する。従って、合計３０４本のデータ線（２８８本の正常なデータ線および１６本の冗長データ線）が列冗長装置１０に入力され、２８８本のデータ線が列冗長装置１０からＳＲＡＭキャッシュ２４に出力される。
【００１８】
　ここで図２を参照すると、マイクロセルｅＤＲＡＭアーキテクチャのための列冗長システムの第１の実施形態が示されている。このシステムは、図１に全体的に示し記載した列冗長装置１０を実施する。図２の実施形態は、「分散型ヒューズレジスタ」システムとして特徴付けることができる。１６ＭのｅＤＲＡＭアレイ１００の８Ｍページを、８つの１ＭのｅＤＲＡＭマイクロセルブロック１０２として構成する。一方、各ブロック１０２は、８つのｅＤＲＡＭマイクロセル１０４またはバンクから成る。各ｅＤＲＡＭブロック１０２に近接して配置されているのは、対応するヒューズレジスタブロック１０６であり、これは、ブロック１０２内の８つのマイクロセル１０４の各々のヒューズ情報を格納する。この実施形態の８つのヒューズレジスタブロックは、ヒューズ情報記憶装置１２に相当する。
【００１９】
　各マイクロセル１０４に関連付けられているのは、二次センス増幅器（ｓｅｃｏｎｄａｒｙ　ｓｅｎｓｅ　ａｍｐｌｉｆｉｅｒ）ブロック１０８であり、各二次センス増幅器ブロック１０８からのローカルデータ線（図示せず）は、グローバルデータ線１１０に接続されている。グローバルデータ線１１０は、アレイ１００のページ内の１対のアーム領域１１２に沿って水平方向に配置されている。水平方向に配置されたデータ線１１０は、更に、アレイ１００の中央または背骨領域１１６に位置する垂直方向に配置されたデータ線１１４に接続されている。例示を簡単にするため、二次センス増幅器ブロック１０８から発するデータ線の合計数（３０４本）を、２本の太い線および２本の細い線として表す。太い線の各々は、１４４本のデータ線（読み取りのために７２本および書き込みのために７２本）を表し、細い線の各々は、８本の冗長データ線を表す。垂直方向に配置されたデータ線１１４は、更に、ｅＤＲＡＭアレイ１１０の支持領域１２０内の冗長回路ブロック１１８に結合されている。また、支持領域は、他の回路ブロック（例えば制御回路、クロックバッファ、テスト回路等）１２２ａ、１２２ｂ、ＳＲＡＭデータ入力／データ出力キャッシュ１２４ａ、１２４ｂ、ＤＣジェネレータ１２６ａ、１２６ｂ、ならびにＢＩＳＴ回路も含むことができる。
【００２０】
　読み取りバンクアドレスおよび書き込みバンクアドレスが選択されると、読み取り／書き込み動作のため選択されたマイクロセルに対応する特定のヒューズレジスタブロック１０６において、上述のようなヒューズ情報を探し出す。このヒューズ情報は、図１に示し説明した復号および多重化動作のため、冗長回路ブロック１１８に送信される。
【００２１】
　図３は、図２の更に詳細な概略図である。この例では８Ｍアレイのみ示すが、追加の８Ｍブロックを既存の８Ｍブロックの上に積層して、ｅＤＲＡＭサイズを増すことが可能であることは理解されよう。図２にも示したように、合計８つのヒューズレジスタブロック１０６が設けられている。４つはアレイの一方側に位置し、４つはアレイの他方側に位置する。バンクアドレスを復号するため、ヒューズレジスタブロックの各々に、読み取りバンクデコーダ１４ａおよび書き込みバンクデコーダ１４ｂが結合されている。読み取りバンクデコーダ１４ａは、バス１２８ａを介してヒューズレジスタブロック１０６に結合され、書き込みバンクデコータ１４ｂは、バス１２８ｂを介してヒューズレジスタブロック１０６に結合されている。また、各ヒューズレジスタブロック１０６は、１Ｍブロック内の８マイクロセルの各々に１グループずつ、８グループのヒューズ情報を含むことが思い出されよう。この場合も、各グループのヒューズ情報は、各冗長のために１マスターヒューズおよび６スレーブヒューズという２つのサブグループを含む。従って、所与のヒューズレジスタブロック１０６においては、所与のマイクロセルから、各回に、合計１４のヒューズ情報ビットを検索する。
【００２２】
　読み取りバンクアドレスによって、特定のヒューズレジスタブロック１０６がアクセスされると、１４ビットのヒューズ情報を、読み取りヒューズ情報バス１３０ａを介して送信する。同様に、書き込みバンクアドレスによって、ヒューズレジスタブロック１０６がアクセスされると、１４ビットのヒューズ情報を、書き込みヒューズ情報バス１３０ｂを介して送信する。図１から思い出されるように、１４ビットの読み取りヒューズ情報は、７ビットから成る２つのグループに分割されて、バス１３４ａを介して２つの読み取りデコーダ１３６ａおよび１３６ｂに送信される。各読み取りデコーダ１３６ａ、１３６ｂは、６ｘ３６列デコーダ１６および比較回路ブロック１８（図１）を含む。同様に、１４ビットの書き込みヒューズ情報は、７ビットから成る２つのグループに分割されて、バス１３４ｂを介して２つの書き込みデコーダ１３６ｃおよび１３６ｄに送信される。各書き込みデコーダ１３６ｃ、１３６ｄは、６ｘ３６の列デコーダ１６および比較回路ブロック１８を含む。
【００２３】
　読み取りおよび書き込みデコーダ（１３６ａ〜１３６ｄ）からの復号されたグループアドレスは、対応するマルチプレクサ回路ブロック１３８ａおよび１３８ｂに送信される。１４４本の読み取りデータ線および１４４本の書き込みデータ線の半分は、左のマルチプレクサ回路ブロック１３８ａ内に配置され、他の半分は右のマルチプレクサ回路ブロック１３８ｂ内に配置されていることを注記しておく。８本の冗長読み取りデータ線および８本の冗長書き込みデータ線は、中央ブロック１４０内に配置される。かかる構成は対称的な回路レイアウトを提供するが、他の構成も可能である。
【００２４】
　第１の実施形態に開示したレイアウトの１つの利点は、ヒューズレジスタブロックおよびヒューズレジスタが拡張可能であることである。アレイのサイズが大きくなると、ヒューズレジスタおよびヒューズレジスタブロックの適正なサイズ変更が自動的に決定される。システムの電源が入っている間、最後のレジスタにロードするまで、ヒューズデータを順次ヒューズレジスタに読み込む。しかしながら、ｅＤＲＡＭのサイズが著しく拡張されると、結果として、ヒューズ情報の検索において、特にアレイの遠隔端部に位置するヒューズレジスタブロックに配置するデータでは、速度が犠牲になる。
【実施例２】
【００２５】
　ここで図４を参照すると、マイクロセルｅＤＲＡＭアーキテクチャのための列冗長システムの第２の実施形態が示されている。このシステムも、図１において全体的に示した列冗長回路を実施する。図２および３の分散型ヒューズレジスタの手法とは異なり、集中型ヒューズ情報記憶構成を開示する。図４に見られるように、８ＭのｅＤＲＡＭアレイ２００を示す。しかしながら、８つのヒューズレジスタが１Ｍブロックの各々に隣接して位置するのではなく、２つのＳＲＡＭマクロ２０２ａおよび２０２ｂを、ヒューズ情報記憶装置１２として用いて、アレイ全体のヒューズ情報を格納する。ここに図示した８Ｍアレイでは、合計６４のマイクロセルを有するので、６４本のワード線を有するＳＲＡＭマクロを必要とする。このため、一方のＳＲＡＭマクロ２０２ａは、読み取り動作のためにヒューズ情報を格納し、他方のＳＲＡＭマクロ２０２ｂは、書き込み動作のために同一のヒューズ情報を格納する。これによって、第１の実施形態において可能であったのと同様に、読み取りおよび書き込み動作を同時に実行することができる（しかし、同時に同一のマイクロセルに対して行うのではない）。
【００２６】
　図４の第２の実施形態によって、中央または背骨領域１１６（第１の実施形態ではヒューズレジスタブロックによって部分的に占められていた）を、例えばＤＣジェネレータ２０４およびデカップリングコンデンサ２０６等の他の構成要素のために用いることができる。更に、第１の実施形態とは異なり、各ＳＲＡＭマクロにはそれ自身の復号回路が関連付けられているので、バンクアドレスデコーダを用いないことを注記しておく。従って、第２の実施形態は、コンパクトな設計という点で好ましい。更に、動作速度は、第１の実施形態の速度よりも向上している。なぜなら、ＳＲＡＭ動作が高速であるため、ヒューズ情報の検索が速くなっているからである。更に別の利点は、ヒューズレジスタと冗長回路との間の信号配線の輻輳が生じないことである。
【００２７】
　図５に、第２の実施形態の詳細な図を示す。マルチプレクサ回路ブロック１３８ａ、１３８ｂ、および中央ブロック１４０に加えて、２つのＳＲＡＭアレイ２０２ａ、２０２ｂを更に詳細に示す。図５に示すＳＲＡＭは、１２８のマイクロセルのヒューズ情報を格納するために１２８のエントリを含むので、実際には１６ＭのｅＤＲＡＭアレイ設計のためにサイズが決定されることを注記しておく。上述の分散型ヒューズ記憶システムとは異なり、第２の実施形態は容易に拡張することはできない。従って、ｅＤＲＡＭアレイが更に成長する可能性を考慮して、余分な記憶容量を設けておくと好ましい。
【００２８】
　各ＳＲＡＭアレイ２０２ａおよび２０２ｂは、７ビットの入来バンクアドレス（ＲＢＡ＜０：６＞またはＷＢＡ＜０：６＞）に基づいてバンク（マイクロセル）を選択するために、対応する列アドレスデコーダ２０４ａおよび２０４ｂを含む。外部への伝送のため、センス増幅器２０６ａおよび２０６ｂを用いて、各ＳＲＡＭアレイ２０２ａおよび２０２ｂのヒューズ情報データを増幅する。各ＳＲＡＭのヒューズデータにアクセスすると、１４ビットが読み取られる。分散型ヒューズレジスタの実施形態と同様に、１４のヒューズデータビットのうち７ビットを第１のＭＵＸデコーダ２０８ａおよび２０８ｃに送信し、他の７ビットを第２のＭＵＸデコーダ２０８ｂおよび２０８ｄに送信する。７ビットのうち、マスタービットは、冗長エレメントを用いたか否かを判定し、従って、残りの６アドレスビットを復号するか否かを判定する。ＭＵＸデコーダは、それぞれ３６ビットを発生して、冗長エレメントの置換のため、マルチプレクサの切り換えが制御される。マルチプレクサの例示的な実施形態については、後に論じる。
【実施例３】
【００２９】
　図６に、マイクロセルｅＤＲＡＭアレイ３００のための列冗長システムの第３の実施形態を示す。この実施形態では、ヒューズ情報を格納するための１対のＳＲＡＭマクロ（読み取りのために１つおよび書き込みのために１つ）を用いる代わりに、単一のデュアルポートＳＲＡＭ３０２を実施する。デュアルポートＳＲＡＭ３０２を用いることによって、余分なアレイ空間を用いずに済ませることができる。更に、デュアルポートＳＲＡＭは、読み取りおよび書き込み動作のためにアクセス可能なヒューズデータを単一のセットのみ格納するだけで良い。デュアルポートＳＲＡＭ３０２は、読み取り／書き込みのために設計された一方ポートと、読み取りのみのための他方のポートとを含んで、設計を簡略化し、ＳＲＡＭサイズを小さくすることができる。
【００３０】
　図７に、第３の実施形態の詳細な概略図を示す。デュアルポートＳＲＡＭ３０２には、２つの列デコーダが設けられている。すなわち、読み取りバンク復号のためのデコーダ３０４ａおよび書き込みバンク復号のためのデコーダ３０４ｂである。各列デコーダごとに、列アドレスデコーダ３０６ａおよび３０６ｂを用いて、電源が入っている間に遠隔ヒューズバンク（図示せず）から転送されたヒューズデータをロードするための列を復号する。各クロックサイクルの間、７ビットの読み取りバンクアドレスが読み取りバンクデコーダ３０４ａに入力され、７ビットの書き込みバンクアドレスが書き込みバンクデコーダ３０４ｂに入力されて、ヒューズ情報にアクセスする。列冗長動作の残りの部分は、先に説明した実施形態と同じである。
【００３１】
　図８は、図６および７の第３の実施形態において使用可能なデュアルポートＳＲＡＭセル４００の実施形態を示す。セル４００は、Ｔ１ないしＴ４と示す４つのＮＦＥＴによって具現化されるアクセストランジスタ、および、二進ビットの情報を格納するためのクロスカップルされたインバータＩ１およびＩ２を含むデータ記憶ラッチを含む。第１のポートは、転送ゲート対Ｔ１およびＴ２によって規定され、これらはワード線ドライバ（図示せず）からの「右の読み取り」アクセスのために用いられる。セルデータは、第１のビット線対Ｂ１およびＢ２を介してアレイの上に位置するセンス増幅器（図示せず）によって検出される。第２のポートは、第２の転送ゲート対Ｔ３およびＴ４によって規定され、これらは「左」読み取りアクセスのため用いられる。また、セル４００に格納されたデータは、第２のビット線対Ｂ３およびＢ４を介してアレイの下部に位置するセンス増幅器（図示せず）によって検出することができる。
【００３２】
　また、第２のポートは、データビットをＳＲＡＭセル４００に書き込むために用いることも可能である。書き込み信号（ＷＥ）がアクティブになると、データは、データ入力／出力線から、第２のビット線対Ｂ３およびＢ４を介して、記憶ラッチＩ１およびＩ２に供給される。更に、セル４００内のデータは、左および右の読み取りポートを介して同時にアクセスすることができる。例えば、左読み取りポートは、読み取りバンクアドレスに対応したヒューズ情報を供給することができ、右読み取りポートは、書き込みバンクアドレスに対応したヒューズ情報を供給することができる。しかしながら、読み取りおよび書き込み動作は同一のマイクロセルについて同時に実行されないことを思い出されたい。
【００３３】
　ここで図９を参照すると、３つの冗長システムの実施形態の各々に含まれる冗長回路ブロック１１８の可能な実施の概略図を示す。冗長回路ブロック１１８は、図１に示した読み取りおよび書き込みマルチプレクサ回路２２および２０を含む。例示を簡単にするため、図９は、列デコーダ１６から入来するビットの値（例えば、ＷＸＡ０、ＷＸＢ０、ＲＸＡ０、ＲＸＢ０）によって制御される読み取りおよび書き込みスイッチ（マルチプレクサ）の単一グループのみを示す。
【００３４】
　見てわかるように、正常なデータ線（この例では３６グループ）の各グループごとに、冗長回路ブロック１１８は、２つのグループのスイッチを含む。第１のグループのスイッチは、ＰＦＥＴグループＰ１、Ｐ２、およびＰ３を含み、読み取り冗長線を不良の読み取りデータ線とスワップするために用いられる読み取りスイッチである。第２のグループのスイッチは、ＰＦＥＴグループＰ４、Ｐ５、およびＰ６を含み、書き込み冗長線を不良の書き込みデータ線とスワップするために用いられる書き込みスイッチである。データ線は、４つから成るグループの単位で冗長エレメントによって置換されることを思い出されたい。このため、図９は、アレイ内の二次センス増幅器（図示せず）から入来する４本の読み取りデータ線のグループＲＳＤＬ、および、アレイ内の二次センス増幅器（図示せず）に向かう４本の書き込みデータ線のグループＷＳＤＬを概略的に図示する。冗長データ線は、置換のため、冗長読み取り線の２つのグループ（ＲＲＳＤＬ１、ＲＲＳＤＬ２）、および、冗長書き込み線の２つのグループ（ＲＷＳＤＬ１、ＲＷＳＤＬ２）を含む。
【００３５】
　読み取りデータ線または書き込みデータ線のグループ内でいずれかの線（複数の線）が不良であることがわかった場合、適切な切り換えおよび信号送信を行って、良好な冗長データ線と不良のものをスワップする。また、冗長データ線をテストして、それらが良好な状態であるか否かを判定する。例えば、例示したＲＳＤＬのグループおよびＷＳＤＬのグループ内のデータ線の少なくとも１本が不良であると仮定する。更に、ＲＳＤＬ読み取りデータ線をＲＲＳＤＬ１データ線によって置換し、ＷＳＤＬ読み取りデータ線をＲＷＳＤＬ１データ線によって置換すると仮定する。冗長な置換を行わない正常な動作構成では、ＲＸＡ０およびＲＸＢ０上の信号は双方ともハイであり、これは、ＰＦＥＴグループＰ２およびＰ３がオフのままであり、従って、冗長データ線グループＲＲDＳＬ１およびＲＲDＳＬ２がデータ出力線ＤＯに結合されていないことを意味する。ＮＡＮＤゲートＮＡＮＤ１の出力はローであるので、ＰＦＥＴグループＰ１はオンであり、正常な読み取りデータ線グループＲＳＤＬはＤＯに結合されている。これと同じ正常な動作構成が、正常な冗長書き込みデータ線グループに適用される。
【００３６】
　しかしながら、上述の置換動作では、ＲＸＡ０およびＷＸＢ０上の信号はローに切り替わり（すなわちアクティブロー）、ＲＸＢ０およびＷＸＡ０上の信号はハイのままである。結果として、ＮＡＮＤ１およびＮＡＮＤ２の双方の出力はローからハイに切り替わり、これによって、ＰＦＥＴグループＰ１およびＰ４はそれぞれオフに切り替わる。同時に、ＰＦＥＴグループＰ２がオンに切り替わってＲＲＳＤＬ１をＤＯに結合し、ＰＦＥＴグループＰ５がオンに切り替わってＤＩをＲＷＳＤＬ１に結合する。認められるように、アレイ内の４本のデータ線から成る各グループごとに、７つの切り替え装置を用いて、切り替え動作を実行する。すなわち、３つのＰＦＥＴ転送ゲート、および、ＮＡＮＤゲートを構成する４つのトランジスタである。装置の空間を節約するため、冗長回路ブロック１１８の代替的な実施形態を図１０に示す。
【００３７】
　このアレイの動作において、正常なデータ線の大部分が良好であり、その極めて小さい割合のみを冗長エレメントによって置換する必要があると仮定する。従って、図１０の実施形態は、プレチャージ信号（ＰＲＧ）を用いて正常な読み取り／書き込みデータ線を選択する。正常なデータ線は、これが不良であるとわかった場合にのみ選択を解除する。図９において用いたＮＡＮＤゲートの代わりに、動的３トランジスタ構成（プルダウンＮＦＥＴのＮ１およびプルアップＰＦＥＴのＰ７およびＰ８を含む）を用いる。読み取りおよび書き込み切り替え回路の動作は同じであるので、１つのみを詳細に説明する。
【００３８】
　グループ内のＲＳＤＬ線の各々が機能している場合、ＲＸＡ０およびＲＸＢ０は双方ともハイであり、従って、Ｐ２およびＰ３はオフのままである。更に、プルアップＰＦＥＴＰ７およびＰ８もオフのままである。ハイにプレチャージされている信号ＰＲＧは、プルダウンデバイスＮ１をオンし、Ｐ１のゲートをローにし、従ってＰ１を導通させる。ここで、ＲＳＤＬを、例えばＲＲＳＤＬ１によって置換する場合、ＰＲＧは放電し、一方、ＲＸＡ０はローになる。これによって、Ｐ２およびＰ７の双方はオンし、Ｎ１はオフする。この結果、Ｐ７を介してＰ１のゲートはプルアップされてハイになり、これによってＰ１をオフに切り替える。このように、プリチャージ線を有する３トランジスタ構成を実施することで、４トランジスタＮＡＮＤゲートの機能を達成することができ、これによって貴重なデバイスの面積を節約する。
【００３９】
　最後に、図１１から１３に、（図２および３の第１の実施形態において実施されるような）例示的なヒューズレジスタ構造を示す。図１１に、図２および３のヒューズレジスタブロック１０６内に含まれる個々のヒューズレジスタセル４００の概略図を示す。システムの電源が入っている間、走査クロック信号（および相補的なクロック信号）を印加し、ヒューズレジスタブロック１０６内の個々のセル４００の各々に与えるので、第１のヒューズレジスタセルからデータを読み込み、最後のヒューズレジスタセルまで順次シフトすることができる。図１２では、３つの連続したヒューズレジスタセルを示す。いったんヒューズ情報を個々のセル内にロードしたら、読み取りおよび書き込みバンクアドレス（ＲＷＡおよびＲＢＡ）によってデータを検索することができる。従って、上述の第１の実施形態では、１４のレジスタセルを並列に接続して、読み取りまたは書き込み動作のいずれかのために復号するヒューズ情報を格納する。図１３に示すように、８つのヒューズレジスタブロック１０６（図２）を共にグループ化すると、レジスタアレイにロードする間、８ブロック全てのヒューズ情報を並列に読み込むことができる。いったんアレイに完全にロードしたら、ＷＢＡおよびＲＢＡアドレスビットによって、ヒューズ情報の並列グループ（読み取りのため１４ビットおよび書き込みのため１４ビット）を検索することができる。シフトレジスタの設計および構成に関する更なる詳細は、当技術分野において既知であり、ここではこれ以上詳細には論じない。
【００４０】
　本発明について好適な実施形態を参照して説明したが、当業者には、本発明の範囲から逸脱することなく、様々な変更を行うことができ、均等物がそのエレメントの代わりにすることができることは理解されよう。更に、多くの修正を行って、本発明の本質的な範囲から逸脱することなく、特定の状況または材料を本発明の教示に適合させることができる。従って、本発明は、この発明を実行するために考えられる最良の形態として開示された特定の実施形態に限定されるものではなく、本発明は、添付の請求の範囲内に該当する全ての実施形態を包含することが意図される。
【００４１】
　まとめとして、本発明の構成に関して以下の事項を開示する。
【００４２】
　（１）複数の個別のマイクロセルに構成されたメモリアレイのための列冗長システムであって、
　前記個別のマイクロセル内で列エレメントの冗長スワッピング動作を実行するための列冗長装置であって、
　　個別のマイクロセルごとに、いずれかの不良の列エレメントの位置を示すヒューズ情報を格納するヒューズ情報記憶装置を具備し、該装置は、
　　読み取り動作のためにアクセスされる第１のマイクロセルに対応する読み取りバンクアドレスを復号するための第１のバンクアドレス復号機構と、
　　書き込み動作のためにアクセスされる第２のマイクロセルに対応する書き込みバンクアドレスを復号するための第２のバンクアドレス復号機構であって、前記第２のマイクロセルは前記第１のマイクロセルと同時にアクセスすることができる、機構と、
　　前記復号した読み取りバンクアドレスを、前記第１のマイクロセルに対応する特定のヒューズ情報と比較するための第１の比較回路と、
　　前記復号した書き込みバンクアドレスを、前記第２のマイクロセルに対応する特定のヒューズ情報と比較するための第２の比較回路と、
を具備し、前記第１の比較回路が、前記第１のマイクロセル内に少なくとも１つの不良の列エレメントが含まれていると判定した場合、前記列冗長装置は、前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生し、
　前記第２の比較回路が、前記第２のマイクロセル内に少なくとも１つの不良の列エレメントが含まれていると判定した場合、前記列冗長装置は、前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生することを特徴とする、列冗長システム。
　（２）前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスは、発生された場合、前記列冗長装置内の読み取りマルチプレクサ回路によって用いられて、前記第１のマイクロセルのための前記冗長スワッピング動作が実行され、
　前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスは、発生された場合、前記列冗長装置内の書き込みマルチプレクサ回路によって用いられて、前記第２のマイクロセルのための前記冗長スワッピング動作が実行されることを特徴とする、（１）の列冗長システム。
　（３）個別のマイクロセルごとの前記ヒューズ情報は、前記マイクロセル内にいずれかの不良の列エレメントが存在するか否かを判定するためのマスタービット、および、前記マイクロセル内のいずれかの前記不良の列エレメントの位置を判定するためのスレーブビットのグループを含むことを特徴とする、（２）の列冗長システム。
　（４）第１の列デコーダ対であって、該第１の列デコーダ対の一方は前記第１のマイクロセルにおいて第１の不良の列エレメントのための列アドレスを発生することができ、前記第１の列デコーダ対の他方は前記第１のマイクロセルにおいて第２の不良の列エレメントのための列アドレスを発生することができる、第１の列デコーダ対と、
　第２の列デコーダ対であって、該第２の列デコーダ対の一方は前記第２のマイクロセルにおいて第１の不良の列エレメントのための列アドレスを発生することができ、前記第２の列デコーダ対の他方は前記第２のマイクロセルにおいて第２の不良の列エレメントのための列アドレスを発生することができる、第２の列デコーダ対と、
を具備することを特徴とする、（１）の列冗長システム。
　（５）前記メモリアレイ内の前記複数の個別のマイクロセルは、複数のマイクロセルブロックに配置されており、
　前記ヒューズ情報記憶装置は、更に、前記マイクロセルブロックに近接して配置された複数のヒューズレジスタブロックを具備することを特徴とする、（２）の列冗長システム。
　（６）前記第１のバンクアドレス復号機構は、読み取りバンクアドレスデコーダを具備し、
　前記第２のバンクアドレス復号機構は、書き込みバンクアドレスデコーダを具備することを特徴とする、（５）の列冗長システム。
　（７）前記ヒューズ情報記憶装置は、更に、
　読み取り動作のためにアクセスされる第１の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイと、
　書き込み動作のためにアクセスされる第２の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイと、
を具備することを特徴とする、（２）の列冗長システム。
　（８）個別のマイクロセルごとの前記ヒューズ情報は、前記第１のＳＲＡＭアレイおよび前記第２のＳＲＡＭアレイの双方内の個々のワード線内に格納されることを特徴とする、（７）の列冗長システム。
　（９）前記ヒューズ情報記憶装置は、更に、
　デュアルポートの静的ランダムアクセスメモリ（ＳＲＡＭ）アレイであって、一方のポートは読み取り動作の間にのみアクセスすることができ、他方のポートは読み取りまたは書き込み動作の間にアクセスすることができる、デュアルポートＳＲＡＭを具備することを特徴とする、（２）の列冗長システム。
　（１０）個別のマクロセルごとの前記ヒューズ情報は、前記デュアルポートＳＲＡＭアレイ内の個々のワード線内に格納されることを特徴とする、（９）の列冗長システム。
　（１１）複数の個別のマイクロセルに構成されたメモリアレイのための列冗長スワッピング動作を実施するための方法であって、
　個別のマイクロセルごとに、いずれかの不良の列エレメントの存在を示すヒューズ情報を格納するステップと、
　読み取り動作のためにアクセスされる第１のマイクロセルに対応する読み取りバンクアドレスを復号するステップと、
　書き込み動作のためにアクセスされる第２のマイクロセルに対応する書き込みバンクアドレスを復号するステップであって、前記第２のマイクロセルは前記第１のマイクロセルと同時にアクセスすることができる、ステップと、
　前記復号した読み取りバンクアドレスを、前記第１のマイクロセルに対応する特定のヒューズ情報と比較するステップと、
　前記復号した書き込みバンクアドレスを、前記第２のマイクロセルに対応する特定のヒューズ情報と比較するステップと、
を具備し、前記第１のマイクロセル内に少なくとも１つの不良の列エレメントが含まれている場合、前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生し、
　前記第２のマイクロセル内に少なくとも１つの不良の列エレメントが含まれている場合、前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する内部列アドレスを発生することを特徴とする、方法。
　（１２）前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを発生した場合、前記第１のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを列冗長装置内の読み取りマルチプレクサ回路に送信して前記第１のマイクロセルのための前記冗長スワッピング動作を実行し、
　前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを発生した場合、前記第２のマイクロセルにおける前記少なくとも１つの不良の列エレメントに対応する前記内部列アドレスを前記列冗長装置内の書き込みマルチプレクサ回路に送信して前記第２のマイクロセルのための前記冗長スワッピング動作を実行することを特徴とする、請求項１１の方法。
　（１３）個別のマイクロセルごとの前記ヒューズ情報は、前記マイクロセル内にいずれかの不良の列エレメントが存在するか否かを判定するためのマスタービット、および、前記マイクロセル内のいずれかの前記不良の列エレメントの位置を判定するためのスレーブビットのグループを含むことを特徴とする、（１２）の方法。
　（１４）更に、
　前記第１のマイクロセルにおける第１の不良の列エレメントのための列アドレスを発生するステップと、
　前記第１のマイクロセルにおける第２の不良の列エレメントのための列アドレスを発生するステップと、
　前記第２のマイクロセルにおける第１の不良の列エレメントのための列アドレスを発生するステップと、
　前記第２のマイクロセルにおける第２の不良の列エレメントのための列アドレスを発生するステップと、
を具備することを特徴とする、（１１）の方法。
　（１５）更に、
　前記メモリアレイ内の前記複数の個別のマイクロセルを複数のマイクロセルブロックに構成し、
　前記マイクロセルブロックに近接して複数のヒューズレジスタブロックを構成するステップであって、前記複数のヒューズレジスタブロックは個別のマイクロセルごとの前記ヒューズ情報を格納するために用いられる、ステップと、
を具備することを特徴とする、（１２）の方法。
　（１６）読み取り動作のためにアクセスされる第１のマイクロセルに対応する読み取りバンクアドレスを復号する前記ステップは、読み取りバンクアドレスデコーダによって実行され、
　書き込み動作のためにアクセスされる第２のマイクロセルに対応する書き込みバンクアドレスを復号する前記ステップは、書き込みバンクアドレスデコーダによって実行されることを特徴とする、（１５）の方法。
　（１７）更に、
　第１の静的ランダムアクセスメモリ（ＳＲＡＭ）アレイおよび第２のＳＲＡＭアレイの双方内に個別のマイクロセルごとにヒューズ情報を格納するステップであって、前記第１のＳＲＡＭは読み取り動作のためにアクセスされ、前記第２のＳＲＡＭアレイは書き込み動作のためにアクセスされる、ステップを具備することを特徴とする、（１２）の方法。
　（１８）個別のマイクロセルごとの前記ヒューズ情報は、前記第１のＳＲＡＭアレイおよび前記第２のＳＲＡＭアレイの双方内の個々のワード線内に格納されることを特徴とする、（１７）の方法。
　（１９）ヒューズ情報を記憶する前記ステップは、更に、
　デュアルポートの静的ランダムアクセスメモリ（ＳＲＡＭ）アレイ内に個別のマイクロセルごとのヒューズ情報を格納するステップであって、前記デュアルポートのＳＲＡＭアレイの一方のポートは読み取り動作の間にのみアクセスすることができ、他方のポートは読み取りまたは書き込み動作の間にアクセスすることができる、ステップを具備することを特徴とする、（１２）の方法。
　（２０）個別のマクロセルごとの前記ヒューズ情報は、前記デュアルポートＳＲＡＭアレイ内の個々のワード線内に格納されることを特徴とする、（１９）の方法。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態による、マイクロセルｅＤＲＡＭアーキテクチャと共に用いるように構成された列冗長装置の概略ブロック図である。
【図２】図１に示す列冗長装置を実施した、マイクロセルｅＤＲＡＭアーキテクチャ用の列冗長システムの第１の実施形態の概略ブロック図である。
【図３】図２の更に詳細な概略図である。
【図４】図１に示す列冗長装置を実施した、マイクロセルｅＤＲＡＭアーキテクチャ用の列冗長システムの第２の実施形態の概略ブロック図である。
【図５】図４の更に詳細な概略図である。
【図６】図１に示す列冗長装置を実施した、マイクロセルｅＤＲＡＭアーキテクチャ用の列冗長システムの第３の実施形態の概略ブロック図である。
【図７】図６の更に詳細な概略図である。
【図８】図６および７の第３の実施形態において使用可能な例示的なデュアルポートＳＲＡＭセルの概略図である。
【図９】列冗長システムの各実施形態に含むことができる例示的な冗長回路ブロックの概略図である。
【図１０】図９の代替的な実施形態である。
【図１１】図２および３の第１の実施形態のための例示的なヒューズレジスタ構造を示す概略図である。
【図１２】図２および３の第１の実施形態のための例示的なヒューズレジスタ構造を示す概略図である。
【図１３】図２および３の第１の実施形態のための例示的なヒューズレジスタ構造を示す概略図である。
【符号の説明】
【００４４】
１２　ヒューズ情報記憶装置
１４　バンクアドレスデコーダ
１６　６ｘ３６列デコーダ
１８　比較回路
２０　書き込みマルチプレクサ回路
２２　読み取りマルチプレクサ回路
【図１】
2004087100.tif 000003
【図２】
2004087100.tif 000004
【図３】
2004087100.tif 000005
【図４】
2004087100.tif 000006
【図５】
2004087100.tif 000007
【図６】
2004087100.tif 000008
【図７】
2004087100.tif 000009
【図８】
2004087100.tif 000010
【図９】
2004087100.tif 000011
【図１０】
2004087100.tif 000012
【図１１】
2004087100.tif 000013
【図１２】
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【図１３】
2004087100.tif 000015