(57)【要約】【課題】電圧制御可変容量素子のＣＶ特性を含む回路動作特性を高精度でシミュレーションすることができ、電圧制御可変容量素子を使用した回路の設計を極めて容易にすることができる電圧制御可変容量素子の等価回路を提供する。【解決手段】この等価回路は、可変容量を表現するＰチャネルＭＯＳトランジスタ１１０のゲート電極１２２にゲート端子１２１が接続され、基板電位の基板端子１２５とゲート端子１２１との間に、固定容量１４０が接続されている。また、ＰチャネルＭＯＳトランジスタ１１０のソースドレインはソースドレイン端子１２３に共通接続されて同一電位となっており、このソースドレイン端子１２３と基板端子１２５との間に、基板端子１２５側が正電位となる第１の電圧源１３０が接続されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ソース及びドレインが相互に接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースドレイン端子と基板端子との間に接続された第１の電圧源と、前記ＭＯＳトランジスタのゲート電極と前記基板との間に接続された固定容量とを有し、前記ＭＯＳトランジスタのゲート電極が接続されたゲート端子と、前記基板端子との間の容量特性により電圧制御可変容量素子の素子特性をシミュレートするものであることを特徴とする電圧制御可変容量素子の等価回路。
【請求項２】
前記ゲート端子と、前記ゲート電極との間に接続された第２の電圧源を有することを特徴とする請求項１に記載の電圧制御可変容量素子の等価回路。
【請求項３】
前記ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の電圧制御可変容量素子の等価回路。
【請求項４】
シミュレートする前記電圧制御可変容量素子の素子特性は、ゲート基板間電圧Ｖとゲート基板間容量Ｃとの間のＣＶ特性であることを特徴とする請求項１乃至３のいずれか１項に記載の電圧制御可変容量素子の等価回路。
【請求項５】
前記固定容量の容量値を調節して、前記ＣＶ特性を全体的にゲート基板間容量値を高める方向に調整されたものであることを特徴とする請求項４に記載の電圧制御可変容量素子の等価回路。
【請求項６】
前記第１の電圧源の電圧値を調節して、反転層が発生するゲート基板間電圧を、負電圧方向にシフトさせるように調整されたものであることを特徴とする請求項４又は５に記載の電圧制御可変容量素子の等価回路。
【請求項７】
前記第２の電圧源の電圧値を調節して、前記ＣＶ特性を全体的にゲート基板間電圧値を正電位側に高める方向に調整されたものであることを特徴とする請求項４乃至６のいずれか１項に記載の電圧制御可変容量素子の等価回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発信器等の共振周波数を所定値に設定するために容量値を外部電圧で変化させる電圧可変容量素子をシミュレートするための等価回路に関する。
【０００２】
【従来の技術】
図１８は一般的なアキュームレーションモードＭＯＳバラクタからなる可変容量素子を示す断面図である。例えば、Ｐ型基板５５０の表面の素子分離膜により仕切られた素子形成領域にＮウエル５６０が形成されており、この素子形成領域の表面上にゲート酸化膜５８０を介してポリシリコンゲート電極５７０が形成されている。そして、このゲート電極５７０の両側のＮウエルの表面に１対のＮ＋拡散層５８２が形成されている。これにより、ゲート絶縁膜５８０を間に挟むゲート電極５７０とＮウエル５６０との間でＭＯＳキャパシタが構成され、ゲート電極５７０とＮ＋拡散層５８２とを接点とする可変容量素子が構成される。なお、通常のＰチャネルＭＯＳトランジスタの場合には、Ｎウエル５６０の表面に形成される１対の拡散層がＰ＋導電型である。
【０００３】
図１９は横軸にゲート基板間電圧をとり、縦軸にゲート基板間容量値をとって、図１８に示すアキュームレーションモードＭＯＳバラクタの高周波Ｃ−Ｖ特性を示すグラフ図である。このアキュームレーションモードＭＯＳバラクタの高周波Ｃ−Ｖ特性は、ゲート基板間電圧として負電圧が印加された場合は、Ｎウエル５６０の表面の空乏層が基板５５０側に広がるため、ゲート基板間容量値がゲート酸化膜５８０と空乏層との直列回路の容量値となり、ゲート基板間容量値が減少していく。更に、ゲート基板間に印加する負電位の絶対値を大きくしていくと、空乏層幅が広がる距離は飽和するため、ゲート基板間容量値も最小値に飽和する。逆に、ゲート基板間電圧が負電位側から正電位側に上げていくと、空乏層が狭まり、ゲート基板間容量値が増加して行く。このゲート基板間に印加する正電位の絶対値を上げていくと、Ｎウエル５６０の表面に蓄積層が形成されて、ゲート基板間容量値は、ゲート酸化膜５８０により決まる容量値に飽和する。
【０００４】
このように、可変容量素子は、ゲート電極５７０とＮ＋拡散層５８２との間に印加する電圧によりゲート基板間容量値が変化し、電圧制御発信器等の共振周波数を所定値に設定するために、容量値を外部電圧で変化させることができる容量素子として使用される。
【０００５】
而して、この電圧制御可変容量素子の形状・大きさをどのようなものにすべきかを設計する際に、全ての素子を作り込んで特性を評価することには限界があり、このため、従来、可変容量素子の等価回路を作成して、この等価回路を使用して、数値計算により可変容量素子の形状寸法と特性を評価している。
【０００６】
図２０はこの可変容量素子の従来の等価回路を示し、図２１はこの等価回路のＣＶ特性を示す。この従来の等価回路は、ＰチャネルＭＯＳトランジスタ３００のソースドレイン（ＳＤ）端子３２３を同電位接続し、このソースドレイン端子３２３を基板端子３２５に接続した構造を有し、ゲート電極３２１と基板端子３２５との間のゲート基板間電圧を変化させることにより、ゲート基板間容量値が変化する。
【０００７】
通常のＰＭＯＳトランジスタをそのまま使用している従来の等価回路は、ゲート電極に電圧を印加すると、基板表面の電位が変化し、それに伴って、蓄積状態、空乏状態及び反転状態に変化する。このため、ゲート基板間電圧が正電位であって、蓄積状態又は空乏層が伸びている状態の場合は、つまり、図２１の破線４００にて示す電位（閾値電圧）よりもゲート基板間電圧が高い場合は、ゲート基板間電位に依存した容量変化が得られる。
【０００８】
【発明が解決しようとする課題】
しかしながら、ゲート基板間電圧を閾値電圧より下げていくと、ソースドレイン領域から少数キャリアのホールが供給されて、反転層が形成され始める。この反転層の形成のため、ゲート基板間電圧が下がるほど、ゲート基板間容量値が増加する。このように、従来のアキュームレーションモードバラクタの等価回路の場合には、ゲート基板間電圧が図２１の破線４００にて示す閾値電位よりも負電位側に入ると、ゲート基板間容量値の増加が生じてしまう。
【０００９】
このように、従来の等価回路のＣＶ特性は、図２１に示すように、可変容量を制御するバイアス電圧とバラクタ容量との関係が、図２１の破線４００で示すゲート基板間電圧を境に逆転するという問題がある。この逆転現象は、従来モデルをＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ：位相同期ループ）回路のＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の可変容量として使用した場合に特に問題となる。例えば、位相の遅れを修正する（周波数を上げる）ために、バラクタのゲート基板間電圧（バイアス）を下げて、容量値を下げようとした場合に、破線４００で示す電位までは、ゲート基板間電位を下げることにより正常にゲート基板間容量値が減少して周波数が上昇する。
【００１０】
しかしながら、更に位相に遅れが生じた場合に、バラクタのバイアスを更に下げようとすると、破線４００で示す電位よりも負電位側に入るため、ゲート基板間電圧の低下と共に、ゲート基板間容量値が増加してしまう。このため、逆に位相が遅れてしまうという問題点がある。そうすると、ＰＬＬ回路では、更に、バラクタのバイアスを下げるように動作し、ゲート基板間容量値が更に増加する。このような動作が繰り返されて、位相制御ができなくなってしまう。
【００１１】
このように、従来のモデルでは、電圧制御可変容量素子（バラクタ）を表現できるバイアス範囲が、破線４００で示す電位よりも正電位側の狭い範囲でしか使用できないという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、電圧制御可変容量素子のＣＶ特性を含む回路動作特性を高精度でシミュレーションすることができ、電圧制御可変容量素子を使用した回路の設計を極めて容易にすることができる電圧制御可変容量素子の等価回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る電圧制御可変容量素子の等価回路は、ソース及びドレインが相互に接続されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのソースドレイン端子と基板端子との間に接続された第１の電圧源と、前記ＭＯＳトランジスタのゲート電極と前記基板との間に接続された固定容量とを有し、前記ＭＯＳトランジスタのゲート電極が接続されたゲート端子と、前記基板端子との間の容量特性により電圧制御可変容量素子の素子特性をシミュレーションするものであることを特徴とする。
【００１４】
この電圧制御可変容量素子の等価回路において、更に、前記ゲート端子と、前記ゲート電極との間に接続された第２の電圧源を有することができる。
【００１５】
前記ＭＯＳトランジスタは、例えば、ＰチャネルＭＯＳトランジスタである。また、シミュレーションする前記電圧制御可変容量素子の素子特性は、例えば、ゲート基板間電圧Ｖとゲート基板間容量Ｃとの間のＣＶ特性である。
【００１６】
このＣＶ特性は、前記固定容量の容量値を調節して、前記ＣＶ特性を全体的にゲート基板間容量値を高める方向に調整することができる。また、前記第１の電圧源の電圧値を調節して、反転層が発生するゲート基板間電圧を、負電圧方向にシフトさせるように調整することができる。更に、前記第２の電圧源の電圧値を調節して、前記ＣＶ特性を全体的にゲート基板間電圧値を正電位側に高める方向に調整することができる。更にまた、前記等価回路の回路特性を、Ｂｓｉｍ３シミュレータを使用してシミュレーションすることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態に係る電圧制御可変容量素子の等価回路を示す回路図である。この等価回路は、可変容量を表現するＰチャネルＭＯＳトランジスタ１１０のゲート電極１２２にゲート端子１２１が接続され、基板電位の基板端子１２５とゲート端子１２１との間に、固定容量１４０がＰチャネルＭＯＳトランジスタ１１０と並列になるように接続されている。また、ＰチャネルＭＯＳトランジスタ１１０のソースドレインはソースドレイン端子１２３に共通接続されて同一電位となっており、このソースドレイン端子１２３と基板端子１２５との間に、基板端子１２５側が正電位となる第１の電圧源１３０が接続されている。
【００１８】
図２はこのように構成された等価回路におけるＣＶ特性を示す。図２の横軸は、ゲート端子１２１と基板端子１２５との間に印加されたゲート基板間電圧であり、縦軸はそのときのゲート基板間容量である。本発明においては、ソースドレイン端子１２３と基板端子１２５との間に、バイアスを印加する第１の電圧源１３０をＰチャネルＭＯＳトランジスタ１１０に並列になるように接続しているので、反転層の形成電圧が負電圧方向（図２の白抜き矢印にて示す）にシフトされる。即ち、従来、図２１に示すように、破線４００にて示す電位より低いゲート基板間電圧では反転層が形成されてゲート基板間容量値が上昇してしまったが、本発明においては、この反転層が形成される電位を図２の破線６１０で示す電位まで、負電位側にシフトすることができる。このため、図２の破線６１０と破線６６０とで挟まれた電圧範囲６００では、図１９に示す実際の電圧制御可変容量素子のＣＶ特性と等価なＣＶ特性となる。また、固定容量１４０はトランジスタの寄生容量を表現するものであり、図１９の負電位側のゲート基板間容量値が最小となるフラットな部分の容量（フリンジング容量）を表現するものである。
【００１９】
本発明においては、このような等価回路をモデルとして、回路シミュレータにより、所望の特性が得られる電圧制御可変容量素子の形状寸法を求める。このような回路シミュレータ用のモデルとしては、Ｂｓｉｍ３というカリフォルニア大学バークレイ校のデバイスグループが開発し発展させたものが周知である。このＢｓｉｍモデルは、基本的には、物理的モデルであるが、回路シミュレータ用モデルとしての性格を考慮して、計算時間の短縮、収束性の改善の見地から、随所に大胆な近似を取り入れ、近似による精度の劣化を救うため、多くのフィッティングパラメータを導入している。
【００２０】
この場合に、第１の電圧源１３０をソースドレイン端子１２３と基板端子１２５との間に付加したことよって生じるＰチャネルＭＯＳトランジスタ１１０の閾値電圧の変移は、Ｂｓｉｍ３の閾値電圧を表現するパラメータによってフィッティングを行う。また、通常のＭＯＳトランジスタモデルのソース容量及びドレイン容量を表現するＢｓｉｍ３のパラメータを殆どゼロに変えることで、可変容量以外の容量の影響を最小にする。フリンジング容量等の表現は、ＰチャネルＭＯＳトランジスタ１１０に並列接続された固定容量１４０によってフィッティングを行う。
【００２１】
図３はこのＢｓｉｍ３によるＭＯＳバラクタの等価回路の作成工程を示すフローチャート図である。モデル作成を開始し（ステップＳ１）、Ｂｓｉｍ３に内蔵されているＰチャネルＭＯＳトランジスタのひな形を使用して、図１に示す等価回路の各部品を組み立てる（ステップＳ２）。そして、Ｂｓｉｍ３モデルパラメータのうち、可変容量を表現するパラメータ以外の容量を殆ど０（ゼロ）にする（ステップＳ３）。その後、等価回路の初期値を設定する（ステップＳ４）。そして、回路シミュレーションを行い（ステップＳ５）、図１に示す等価回路のＣＶ特性を求める。一方、図１８に示す電圧制御可変容量素子の実デバイスのＣＶ特性の測定データを求め（ステップＳ６）、この実測データと回路シミュレーション結果とを読み込み（ステップＳ７）、両者を比較して回路シミュレーション結果におけるフィッティング精度を求める（ステップＳ８）。このフィッティング精度が悪い（Ｎｏ）場合には、固定容量１４０及び第１の電圧源１３０の各値と、Ｂｓｉｍ３のパラメータとを調整し（ステップＳ９）、再度、回路シミュレーションを行う（ステップＳ５）。このような実測データと回路シミュレーション結果との比較を繰り返し、フィッティング精度が十分である（Ｙｅｓ）と判断された場合には、そのときのパラメータによりＭＯＳバラクタ（可変容量素子）の等価回路が完成する。このようにして求められた電圧制御可変容量素子の等価回路を使用して、所望の特性を有する電圧制御可変容量素子を設計する。
【００２２】
図４は本発明の第２実施形態に係る電圧制御可変容量素子の等価回路を示す回路図である。本実施形態が、図１に示す第１実施形態と相違する点は、ゲート端子１２１と、ＰチャネルＭＯＳトランジスタ１１０のゲート電極１２２との間に、第２の電圧源１５０をゲート電極１２２側が正電位になるように接続したことにある。
【００２３】
この第２実施形態の等価回路では、第１の電圧源１３０をソースドレイン端子１２３と基板端子１２５との間に付加したことによって生じる閾値電圧の変移を、Ｂｓｉｍ３の閾値電圧を表現するパラメータを調整することに加え、第２の電圧源１５０をゲート端子１２１とゲート電極１２２との間に直列に接続し、この第２の電圧源１５０のパラメータを調整することとの組み合わせにより、より柔軟にフィッティングすることが可能となる。即ち、この第２実施形態においては、ゲートに対して直列に挿入した第２の電圧源１５０によって、ＰチャネルＭＯＳトランジスタ１１０の閾値電圧を操作することが可能となり、Ｂｓｉｍ３の閾値を制御するパラメータと組み合わせることにより、柔軟な設定が可能となる。その結果、反転層が発生しない可変容量素子（バラクタ）の実デバイスのＣ−Ｖ特性により一層近似したＣＶ特性の等価回路が得られる。
【００２４】
次に、この等価回路に使用した回路部品を使用してシミュレートした場合のフィッティング効果について説明する。図１又は図４に示す実施形態の等価回路の各回路部品がＣＶ特性シミュレーションに及ぼす効果については、以下のとおりである。先ず、外付けの固定容量１４０は、ＣＶ特性全体の容量値を増減させる。また、第１の電圧源１３０は反転層発生電圧をシフトさせる。更に、第２の電圧源１５０はＣＶ特性の立ち上がり位置をシフトさせる。
【００２５】
一方、Ｂｓｉｍ３のモデルパラメータがＣＶ特性シミュレーションに与える効果については、以下のとおりである。先ず、ＤＬＣが可変容量素子の振幅を増減させる。また、ＶＴＨ０はＣＶ特性の立ち上がり位置をシフトさせると共に、その調整によりＣＶ特性のコーナーの角度を操作することができる。更に、Ｋ１はＣＶ特性の立ち上がりの傾斜角と振幅を増減させる。
【００２６】
但し、部品及びモデルパラメータは、互いに依存関係を有する。このため、以上の説明は、各値を変えたときに、シミュレーション結果が見かけ上で最も大きく特性が変化する箇所を述べたものであり、各部品と特性関係が１対１には対応しない。
【００２７】
このような各パラメータの特性を利用して、フィッティングを行う。フィッティングとは、可変容量素子の実デバイスの高周波測定により得られたＣＶ特性に、回路シミュレーションの実行結果が要求精度を満たす程度に一致するように、等価回路の各部品の値を調節して追い込むことである。以下、具体的なフィッティング方法について説明する。
【００２８】
先ず、基本的なＰチャネルＭＯＳトランジスタのＣＶ特性は図５に示すとおりである。図５は、図２０に示す従来の等価回路、即ち基本的なＰチャネルＭＯＳトランジスタ（Ｌ＝０．１６μｍ、Ｗ＝１００μｍ）の等価回路のＣＶ特性シミュレーション結果（実線）と、電圧制御可変容量素子の実デバイスのＣＶ特性測定データ（一点鎖線、◆）とを比較して示す。前述のように、ＰチャネルＭＯＳトランジスタのＣＶ特性は、反転層の影響によって負電位（約−０．３Ｖ）側の反転層発生電圧（線分１０３０で示す）で、ゲート基板間容量値の増加が生じている。また、容量立ち上がり電位（線分１０１０で示す）が大きく正電位側にあり、しかも全体の容量が小さい。
【００２９】
次いで、Ｂｓｉｍ３モデルパラメータのうち、容量を表現するパラメータを殆どゼロ（０）にする。Ｂｓｉｍ３モデルパラメータの可変容量を表現するパラメータ以外のパラメータとしては、ＣＧＳＯ（ゲートソース間寄生容量）、ＣＧＤＯ（ゲートドレイン間寄生容量）、ＣＪ（フリンジ電界容量）、ＣＪＳＷ（ゼロバイアス・バルク接合側面容量）等がある。これらのパラメータをシミュレーションで影響が出ない範囲で小さくする。これは、ＭＯＳ可変容量素子が、ＰチャネルＭＯＳトランジスタと構造が相違するため、Ｂｓｉｍ３パラメータの値（特に、容量を表現するパラメータ）によって、意図しない作用が発生することを防止するためである。なお、この構造の相違は、前述の如く、基板表面のＮウエルに作り込まれた可変容量素子のソースドレイン拡散層がＮ＋型であり、Ｎウエルとソースドレイン拡散層とは同電位であるのに対し、ＰチャネルＭＯＳトランジスタの場合は、Ｎウエルの表面に形成されたソースドレインがＰ＋拡散層であることである。
【００３０】
次に、図６に示すように、従来の等価回路（図２０：Ｐチャネルトランジスタ３００のみ）に対し、外付けの固定容量１４０を付加した場合のシミュレーション結果について説明する。なお、図６において、図１と同一構成物には同一符号を付してある。この図６に示す等価回路の回路シミュレーションにより求めたＣＶ特性を図７に示す。図７において、実線が外付け容量１４０がない場合のシミュレーション結果であり、破線が０．０７ｐＦの容量をもつ外付け容量１４０を付加した場合のシミュレーション結果である。但し、Ｂｓｉｍ３モデルには、Ｂｓｉｍ３のモデルパラメータの可変容量を表現するパラメータ以外のパラメータを殆どゼロにしている。
【００３１】
この図７に示すように、外付け容量１４０を付加すると、ゲート基板間容量値が全体的に（全てのゲート基板間電圧で）増加する。
【００３２】
次に、Ｂｓｉｍ３のモデルパラメータの調整によるシミュレーション結果について説明する。Ｂｓｉｍ３のＶＴＨ０は、閾値電圧を調整するパラメータである。図８に示すように、ＶＴＨ０の値を負の値にすると、容量が立ち上がる位置（線分１０２０で示す）のゲート基板間電圧が負電圧方向にシフトする。図中、破線は、ＶＴＨ０を約−１．５に調整した場合のものである。
【００３３】
Ｋ１はモデルの閾値に対する係数である。図９に示すように、Ｋ１の値を増加させると、図中破線にて示すように、ＣＶ特性の傾き８００がなだらかになり（落ち込みが緩やかになり）、容量値の最大値からの落ち込みを示す振幅８１０が減少する。図中、破線はＫ１を約１．１に調整したものである。
【００３４】
ＤＬＣはＣＶ特性からのゲート長オフセット・フィッティング・パラメータである。図１０に示すように、ＤＬＣの値を減少させると、図中破線にて示すように、ＣＶ特性の波形における最大容量値の増加を示す振幅９１０が増加する。図中、破線はＤＬＣを約２．０×１０−８に調節している。
【００３５】
次に、第１の電圧源１３０の付加によるシミュレーションへの効果について説明する。図１に示すように、図６の等価回路に対し、外付けの第１の電圧源１３０を付加すると、その回路シミュレーションにより求まるＣＶ特性は図１１に示すようになる。図１１において、実線は第１の電圧源がない場合（図７の破線と同一）、一点鎖線及び破線は第１の電圧源１３０を付加した場合の回路シミュレーションによるＣＶ特性である。この一点鎖線は、第１の電圧源１３０として、−０．５Ｖを印加した場合、破線は−１．２Ｖを印加した場合のシミュレーション結果である。この図１１に示すように、第１の電圧源１３０を付加することにより、反転層発生電圧（線分１０３０で示す）をバラクタの制御電圧の範囲外（この場合は、−１．５Ｖ以下）まで負電圧方向にシフトさせることができる。
【００３６】
そして、▲１▼容量を表現するパラメータを殆どゼロにする、▲２▼外付け容量１４０の付加、▲３▼Ｂｓｉｍ３モデルパラメータの調整の各工程を繰り返して、パラメータを調整することにより、測定データとシミュレーション結果との相違が、要求精度（例えば、±１０％以内）を満たすまで、パラメータを追い込んでいく。
【００３７】
図１２は横軸にゲート基板間電圧をとり、縦軸にゲート基板間容量値をとって、フィッティング終了時のＣＶ特性を示す。図中、◆は実デバイスの測定データのＣＶ特性であり、実線はパラメータを回路シミュレーションにより求めた等価回路（図１に示す）のＣＶ特性である。そして、図中、フィッティング精度も合わせて示す。この図１２に示すように、実測データと、シミュレーション結果とは、高精度で一致しており、本発明の第１実施形態の等価回路は、フィッティング精度が高い（誤差が小さい）ことがわかる。
【００３８】
図１３はＣＶ特性に対するＶＴＨ０の影響を示すグラフ図である。Ｂｓｉｍ３のモデルパラメータのＶＴＨ０を負の値にしてその絶対値を大きくしていくと、ゲート基板間容量値の立ち上がり位置１０２０が負電位側にシフトすると共に、ＣＶ特性の波形のコーナー部１０１０の角度が緩やかになるように変化する。図１２に示すように、図１に示す等価回路のシミュレーション結果はＣＶ特性の波形のコーナー部が実測データよりも曲率が小さく急であり、この部分でフィッティング精度が若干悪い。これに対し、図１３に示すように、ＶＴＨ０を負の値にすることにより、このコーナー部１０１０の曲率を大きくしてなだらかにすることができる。しかし、前述の如く、ＶＴＨ０を負の値にすることにより、容量の立ち上がり位置１０２０が負電位側にシフトしてしまう。
【００３９】
そこで、図４に示す第２実施形態の等価回路のように、第２の電圧源１５０を設ける。図１４は、第２の電圧源１５０として、約＋１．６Ｖを印加した場合のＣＶ特性のシミュレーション結果（破線）を、第２の電圧源１５０を設けない場合（実線）と比較して示す。この図１４に示すように、第２の電圧源１５０を設けることにより、立ち上がり位置を正電位側にシフトさせる効果があり、ＶＴＨ０により負電位側にシフトした容量の立ち上がり位置１０２０の電圧を打ち消す作用がある。このため、第２の電圧源１５０を設けることにより、ＣＶ特性のパターン形状をそのまま維持しつつ、ＣＶ特性のパターン全体をゲート基板間電圧の正電位側にシフトすることができる。
【００４０】
なお、Ｂｓｉｍ３のモデルパラメータのＶＴＨ０以外のパラメータＫ１及びＤＬＣも、ＣＶ特性の振幅及び容量変化を操作するが、ＶＴＨ０と同様に容量の立ち上がり位置１０２０も変化させてしまう。この場合も、第２の電圧源１５０を設けることにより、これらのパラメータを操作したときの容量の立ち上がり位置１０２０の変化を打ち消すことができ、フィッティング作業を柔軟に行うことができ、フィッティング作業が容易になる。
【００４１】
図１５は図４に示す第２実施形態の等価回路において、上述の如くしてフィッティングした場合のフィッティング精度を示すグラフ図である。この図１５に示すように、可変容量素子の実デバイスのＣＶ特性（◆）と、等価回路のシミュレーション結果によるＣＶ特性とは極めてよく一致し、フィッティング精度が極めて高い（誤差が極めて小さい）。
【００４２】
上述の如く、本発明の等価回路は、ソースドレイン端子１２３と基板端子１２５との間に、第１の電圧源１３０を、ＰチャネルＭＯＳトランジスタ１１０に並列になるように接続したことにより、図２に示すように、反転層が発生するバイアス電圧を電圧制御可変容量素子（バラクタ）の制御電圧の範囲６００から外側６１０まで負電圧方向にシフトさせることができ、また、Ｂｓｉｍ３における通常のＭＯＳトランジスタモデルのソース容量及びドレイン容量の影響を防止するため、Ｂｓｉｍ３のソース容量及びドレイン容量を表現するパラメータを殆どゼロにし、更にフリンジング容量等の表現は、固定容量１４０をゲート基板間に並列接続してフィッティングできるようにしており、更に、第１の電圧源１３０を設けることによって、ＰチャネルＭＯＳトランジスタの閾値電圧が変化するのを、Ｂｓｉｍ３の閾値電圧を制御するパラメータによって調整することができる。
【００４３】
また、ゲートに対して直列に第２の電圧源１５０を挿入することにより、ＰチャネルＭＯＳトランジスタの閾値電圧を操作することが可能となり、Ｂｓｉｍ３の閾値を制御するパラメータと組み合わせることにより、柔軟なフィッティングが可能となる。
【００４４】
なお、本発明における等価回路において、ＭＯＳトランジスタ１１０の導電型はＰチャネルに限らず、Ｎチャネルでもよく、シミュレーションすべき可変容量素子に応じて適宜のＭＯＳトランジスタを採用することができる。図１６は、図１に示す実施形態において、ＰチャネルＭＯＳトランジスタ１１０の代わりに、ＮチャネルＭＯＳトランジスタ２１１０を使用した場合の実施形態を示す回路図である。この等価回路においては、第１の電圧源１３０の極性が反転されている。本実施形態においても、図１に示す実施形態と同様の作用効果を有する。
【００４５】
図１７は、図４に示す実施形態において、ＰチャネルＭＯＳトランジスタ１１０の代わりに、ＮチャネルＭＯＳトランジスタ２１１０を使用した場合の実施形態を示す回路図である。この等価回路においては、第１の電圧源１３０及び第２の電圧源１５０の極性が反転されている。本実施形態においても、図４に示す実施形態と同様の作用効果を有する。
【００４６】
【発明の効果】
以上詳述したように、従来の等価回路では、図２１に示すＣＶ特性のように、ゲート基板間電圧が閾値よりも負電位側に入ると反転層が形成されてゲート基板間容量値の増大が発生してしまうのに対し、本発明の等価回路によれば、図２に示すように、ＣＶ特性は反転層が発生するバイアス電圧を、電圧制御可変容量素子の制御電圧の範囲よりも外側（より低電位側）の電圧まで、負電位側にシフトさせることができ、その結果、実際の電圧制御可変容量素子のＣＶ特性と等価なＣＶ特性を得ることができる。よって、この本発明の等価回路を使用して、実デバイスである電圧制御可変容量素子のＣＶ特性を含む回路動作特性を極めて高精度でシミュレーションすることができ、本発明は、電圧制御可変容量素子を使用した回路の設計の迅速化及び低コスト化に多大の貢献をなす。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る電圧制御可変容量素子の等価回路を示す回路図である。
【図２】本実施形態の等価回路のＣＶ特性を示すグラフ図である。
【図３】本実施形態の動作を示すフローチャート図である。
【図４】本発明の第２実施形態に係る電圧制御可変容量素子の等価回路を示す回路図である。
【図５】図２０及び図２１に示す従来の等価回路のシミュレーション結果のＣＶ特性と、実デバイスのＣＶ特性の測定データとを比較して示すグラフ図である。
【図６】外付けの固定容量１４０を付加した等価回路を示す回路図である。
【図７】ＣＶ特性に及ぼす外付けの固定容量１４０の影響を示すグラフ図である。
【図８】ＣＶ特性に及ぼすＢｓｉｍ３パラメータＶＴＨ０の影響を示すグラフ図である。
【図９】ＣＶ特性に及ぼすＢｓｉｍ３パラメータＫ１の影響を示すグラフ図である。
【図１０】ＣＶ特性に及ぼすＢｓｉｍ３パラメータＤＬＣの影響を示すグラフ図である。
【図１１】ＣＶ特性に及ぼす第１の電圧源１３０の影響を示すグラフ図である。
【図１２】第１実施形態の等価回路のフィッティング精度を示すグラフ図である。
【図１３】ＣＶ特性に及ぼすＢｓｉｍ３パラメータＶＴＨ０の影響を示すグラフ図である。
【図１４】ＣＶ特性に及ぼす第２の電圧源１５０の影響を示すグラフ図である。
【図１５】第２実施形態の等価回路のフィッティング精度を示すグラフ図である。
【図１６】本発明の第３実施形態に係る電圧制御可変容量素子の等価回路を示す回路図である。
【図１７】本発明の第４実施形態に係る電圧制御可変容量素子の等価回路を示す回路図である。
【図１８】電圧制御可変容量素子の構造を示す断面図である。
【図１９】この電圧制御可変容量素子のＣＶ特性を示すグラフ図である。
【図２０】従来の等価回路を示す回路図である。
【図２１】この従来の等価回路のＣＶ特性を示すグラフ図である。
【符号の説明】
１１０：ＰチャネルＭＯＳトランジスタ
１２１：ゲート端子
１２２：ゲート電極
１２３：ソースドレイン端子
１２５：基板端子
１３０：第１の電圧源
１４０：固定容量
１５０：第２の電圧源
３００：ＰチャネルＭＯＳトランジスタ
３２１：ゲート端子
３２３：ソースドレイン端子
３２５：基板端子
５５０：Ｐ基板
５６０：Ｎウエル
５７０：ゲート電極
５８０：ゲート絶縁膜
５８２：Ｎ＋拡散層
２１１０：ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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