(57)【要約】【課題】ＭＴＣＭＯＳ用クロックド・スキャン・フリップフロップを提供する。【解決手段】外部から入力される正規データをスイッチングして出力する第１スイッチング部、外部から入力されるスキャンデータをスイッチングして出力する第２スイッチング部、前記第１または第２スイッチング部から入力される前記データをラッチするラッチ部、及び外部から入力されるクロック信号及びスキャンクロック信号についての所定の演算結果により前記第１及び第２スイッチング部の前記スイッチング動作を制御するクロック入力部より構成され、ＣＰフリップフロップの特徴である低電力、高性能の特性を満足させるだけではなく、テストのためのスキャン機能を全て充足させる長所を有する。【選択図】図４
2004077474.tif 000002
【特許請求の範囲】
【請求項１】
　外部から入力される正規データをスイッチングして出力する第１スイッチング部と、
　外部から入力されるスキャンデータをスイッチングして出力する第２スイッチング部と、
　前記第１または第２スイッチング部から入力される前記データをラッチするラッチ部と、
　外部から入力されるクロック信号及びスキャンクロック信号についての所定の演算結果により前記第１及び第２スイッチング部の前記スイッチング動作を制御するクロック入力部と、
を含むことを特徴とするクロックド・スキャン・フリップフロップ。
【請求項２】
　前記第１スイッチング部は、
　前記クロック信号に応じて前記正規データをスイッチングする第１スイッチと、
　前記クロック信号に応じて反転された正規データをスイッチングする第２スイッチと、
　前記クロック入力部の所定動作に応じて前記第１スイッチの出力を前記ラッチ部に選択的に出力する第３スイッチと、
　前記クロック入力部の所定動作に応じて前記第２スイッチの出力を前記ラッチ部に選択的に出力する第４スイッチと、
を含むことを特徴とする請求項１に記載のクロックド・スキャン・フリップフロップ。
【請求項３】
　前記第２スイッチング部は、
　前記スキャンクロック信号に応じて前記スキャンデータを前記第３スイッチに出力する第５スイッチと、
　前記スキャンクロック信号に応じて反転されたスキャンデータを前記第４スイッチに出力する第６スイッチと、
を含むことを特徴とする請求項２に記載のクロックド・スキャン・フリップフロップ。
【請求項４】
　前記第１ないし第６スイッチは低いスレショルド値を有する素子であることを特徴とする請求項３に記載のクロックド・スキャン・フリップフロップ。
【請求項５】
　前記ラッチ部は高いスレショルド電圧を有する素子より構成されることを特徴とする請求項１に記載のクロックド・スキャン・フリップフロップ。
【請求項６】
　前記ラッチ部には電源電圧及び接地電圧が直接連結されることを特徴とする請求項１に記載のクロックド・スキャン・フリップフロップ。
【請求項７】
　前記クロック入力部は、
　前記スキャンクロック信号を反転する第１インバータと、
　前記第１インバータの出力を入力として受け入れ、前記クロック信号及び反転された前記クロック信号を制御信号として受け入れる第１制御インバータと、
　前記クロック信号を反転する第２インバータと、
　前記第２インバータの出力を入力として受け入れ、前記スキャンクロック信号及び反転された前記スキャンクロック信号を制御信号として受け入れる第２制御インバータと、
　前記第１及び第２制御インバータの出力と、前記クロック信号と反対の位相を有するデータ入力遮断信号とについてのＮＯＲ演算を行うＮＯＲゲートと、
を含むことを特徴とする請求項１に記載のクロックド・スキャン・フリップフロップ。
【請求項８】
　前記クロック入力部は、
　前記スキャンクロック信号及び前記クロック信号についての所定の論理演算結果に応じて前記第５及び第６スイッチのスイッチング動作を制御することにより、前記クロック信号が全て１の値を有する時に発生するショート現象を防止するショート防止部をさらに含むことを特徴とする請求項３に記載のクロックド・スキャン・フリップフロップ。
【請求項９】
　前記ショート防止部は、
　前記スキャンクロック信号を反転させる第３インバータと、
　前記第３インバータの出力と前記クロック信号とのＮＯＲ演算を行い、前記演算結果を前記第５スイッチ、前記第６スイッチ及び前記第１インバータに出力するＮＯＲゲートと、
を含むことを特徴とする請求項８に記載のクロックド・スキャン・フリップフロップ。
【請求項１０】
　前記第１及び第２インバータ及び前記第１及び第２制御インバータは低いスレショルド電圧を有する素子であり、前記ＮＯＲゲートは高いスレショルドを有する素子であることを特徴とする請求項７に記載のクロックド・スキャン・フリップフロップ。
【請求項１１】
　前記ショート防止部は低いスレショルド電圧を有する素子であり、前記ＮＯＲゲートは高いスレショルドを有する素子であることを特徴とする請求項８に記載のクロックド・スキャン・フリップフロップ。
【請求項１２】
　低スレショルド装置を備え、外部から入力されるデータを反転させるためのデータ入力部と、
　高スレショルド装置を備え、前記データ入力部から印加されるデータをラッチするためのラッチ部と、
　低スレショルド装置を備え、前記ラッチ部によりラッチされた前記データを出力するためのデータ出力部と、
を含むことを特徴とするマルチスレショルド・フリップフロップ回路。
【請求項１３】
　前記データ入力部は、
　前記外部から入力されるデータを反転させるための第１低スレショルドインバータと、
　前記１回反転されて外部から入力されるデータを再反転させるための第２低スレショルドインバータと、を含み、
　前記ラッチ部は、
　前記１回反転されて外部から入力されるデータに影響を与えるための第１高スレショルド論理装置と、
　前記２回反転されて外部から入力されるデータに影響を与えるために第２高スレショルド論理装置の出力端子が第１ノードにある前記第１高スレショルドロジック装置の入力端子に連結される第２高スレショルド論理装置と、を含み、
　前記第１高スレショルド論理装置の前記出力端子は第２ノードにある前記第２高スレショルド論理装置の入力端子に連結され、
　前記データ出力部は、
　前記第１ノード上にデータを反転及び出力するための第３低スレショルドインバータと、
　前記第２ノード上にデータを再反転及び出力するための第２低スレショルドインバータと、を含む
ことを特徴とする請求項１２に記載のマルチスレショルド・フリップフロップ回路。
【請求項１４】
　前記第１及び第２高スレショルド論理装置はインバータであることを特徴とする請求項１３に記載のマルチスレショルド・フリップフロップ回路。
【請求項１５】
　前記第１及び第２高スレショルド論理装置はＮＡＮＤゲートであり、
　前記第１ＮＡＮＤゲートは前記第１ＮＡＮＤゲートの１入力端子からセット信号を受け入れ、前記第１ＮＡＮＤゲートの第２入力端子で１回反転されて外部から入力されるデータを受け入れ、
　前記第２ＮＡＮＤゲートは前記第２ＮＡＮＤゲートの１入力端子からリセット信号を受け入れ、前記第１ＮＡＮＤゲートの第２入力端子で２回反転されて外部から入力されるデータを受け入れる
ことを特徴とする請求項１３に記載のマルチスレショルド・フリップフロップ回路。
【請求項１６】
　前記マルチスレショルド・フリップフロップ回路は、前記データ入力部から伝送されるデータまたは前記ラッチ部から伝送されるデータを選択的に連結するために、前記データ入力部と前記ラッチ部との間に連結されたスイッチ部をさらに含むことを特徴とする請求項１２に記載のマルチスレショルド・フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体集積回路に係り、特にＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ＣＭＯＳ）回路のためのスキャン・フリップフロップに関する。
【背景技術】
【０００２】
　半導体装置の集積度を高めるために低電力半導体集積回路への要求がますます高まっている。電源電圧を下げることは半導体集積回路を低電力消費とするにあたって効果的な方法であると言える。しかし、電源電圧を下げることはトランジスタの速度を遅くする短所がある。かかる問題を解決するために、低いスレショルド電圧を有するＭＯＳトランジスタと高いスレショルド電圧を有するＭＯＳトランジスタとを備えたＣＭＯＳ集積回路であるＭＴＣＭＯＳ集積回路が使われている。
【０００３】
　図１は一般的なＭＴＣＭＯＳ回路１０の構成を示す図面である。図１に示されたＭＴＣＭＯＳ回路１０は非特許文献１に開示されている。
【０００４】
　図１を参照すれば、ＭＴＣＭＯＳ回路１０は電源ＶＤＤまたはＧＮＤとロジック回路１２との間に直列に連結されたＭＯＳスイッチＱ１，Ｑ２を備える。これらＭＯＳスイッチＱ１，Ｑ２は比較的高いスレショルド電圧Ｖｔｈを有する。ＭＯＳスイッチＱ１，Ｑ２は回路の動作時（すなわち、アクティブモード時）ターンオンされ、スレショルド電圧が比較的低いロジック回路１２に電源電圧を供給する。そして、回路の非動作時（すなわち、スリップモード時）にはＭＯＳスイッチＱ１，Ｑ２がターンオフされてロジック回路１２に供給される電源を遮断する。これにより、ロジック回路１２の漏れ電流（例えば、サブスレショルド電流）が減り、システム全体の消費電力が最小化される。従って、ＭＴＣＭＯＳ技術は特にアクティブモード区間よりもスリップモード区間がはるかに長い携帯用ＬＳＩ回路の消費電力を減らすのに非常に有用に使われる。特に、このＭＴＣＭＯＳ技術はアクティブモード区間よりもスリップモード区間がはるかに長い携帯用ＬＳＩ回路の消費電力を減らすのに有用である。しかし、ＭＴＣＭＯＳ技術はパワーオフ時にロジック回路のラッチやフリップフロップに貯蔵されているデータが損失する問題を有する。
【０００５】
　かかる問題を解決するためにバルーン・フリップフロップ、ＡＢＣ（ＡｕｔoＢａｃｋｇａｔｅ Ｃｏｎｔｒｏｌｌｅｄ）−ＭＴＣＭＯＳ、ＶＲＣ（Ｖｉｒｔｕａｌ ｐｏｗｅｒ／ｇｒｏｕｎｄ Ｒａｉｌ Ｃｌａｍｐ）、ＣＰＦＦ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｐａｓｓ−ｔｒａｎｓｉｓｔｏｒ Ｆｌｉｐ−Ｆｌｏｐ）などの技術が提案されている。これらのうち、本出願人による特許文献１に開示されているＣＰＦＦ技術によれば、ＭＴＣＭＯＳは回路の面積、速度、消費電力の側面で他のフリップフロップに比べてさらにすぐれた性能を有する。特に、ＣＰＦＦ回路はスリップモードでデータを記憶させるための余分データ貯蔵空間が必要ではなく、いかなるタイミングコントロールも必要としない。そして、前記ＣＰＦＦは少ないクロックロードと、小さなレイアウト面積とを有するために高集積化が可能である。
【０００６】
　しかし、前記回路はＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）を考慮して設計されていないために、スキャンチェーン専用クロックを受け入れてテストを行うクロックドスキャン機能を適用できない限界がある。
【０００７】
　従って、前述の如く、ＭＴＣＭＯＳ回路のための最適の回路構成と性能とを維持するが、クロックドスキャン機能を提供できる新しい構造のＭＴＣＭＯＳ用スキャン・フリップフロップが要求される。
【特許文献１】韓国特許出願第１０−２００１−００２９７３０号、２００１年５月２９日出願
【非特許文献１】Ｓ．Ｍｕｔｏｈら、Ａ １−Ｖ Ｍｕｌｔｉｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ ＣＭＯＳ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｍｏｂｉｌｅ Ｐｈｏｎｅ Ａｐｐｌｉｃａｔｉｏｎ，ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ．３１．Ｎｏ．１１，ｐｐ．１７９５−１８０２，１９９６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　よって本発明がなそうとする技術的課題は、低電力、高性能のＣＰフリップフロップの特性を満足させつつクロックドスキャン機能を提供できるＭＴＣＭＯＳ用スキャン・フリップフロップを提供するところにある。
【課題を解決するための手段】
【０００９】
　前記技術的課題を達成するための本発明によるＭＴＣＭＯＳ用スキャン・フリップフロップは、第１及び第２スイッチング部、ラッチ部及びクロック入力部を含む。ここで、第１スイッチング部は外部から入力される正規データをスイッチングして出力する。第２スイッチング部は外部から入力されるスキャンデータをスイッチングして出力する。ラッチ部は前記第１または第２スイッチング部から入力される前記データをラッチする。クロック入力部は外部から入力されるクロック信号及びスキャンクロック信号についての所定の演算結果により前記第１及び第２スイッチング部の前記スイッチング動作を制御する。
【００１０】
　本発明の望ましい実施例において、前記クロック入力部は、前記スキャンクロック信号及び前記クロック信号についての所定の論理演算結果に応じて前記第２スイッチング部のスイッチング動作を制御することにより、前記クロック信号が全て１の値を有する時に発生するショート現象を防止する。
【発明の効果】
【００１１】
　前述の如く、本発明によるＭＴＣＭＯＳ用クロックド・スキャン・フリップフロップはＣＰフリップフロップの特徴である低電力、高性能の特性を満足させつつ、テストのためのスキャン機能を充足させられる長所がある。
【発明を実施するための最良の形態】
【００１２】
　以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。なお、本明細書中において例えば¬ＳＣＫと表された信号は反転された信号ＳＣＫを意味し、図面においては下記数１の形式で表現することとする。すなわち、¬ＳＣＫと数１とは同一の信号を意味する。
【００１３】
【数１】
2004077474.tif 000003
【００１４】
　図２は本発明によるクロックド・スキャン・フリップフロップの真理表であり、図３は図２に示された真理表を満足させる本発明の第１実施例によるクロックド・スキャン・フリップフロップ１００の回路図である。
【００１５】
　まず図３を参照すれば、本発明によるクロックド・スキャン・フリップフロップ１００は、データ入力部１１０、スイッチング部１２０、ラッチ部１３０、データ出力部１４０、スキャンデータ入力部１５０及びクロック入力部１６０を含む。
【００１６】
　データ入力部１１０は低いスレショルド値を有する第１インバータ１１１と第２インバータ１１２とを備える。第１インバータ１１１は外部から入力されるデータＤａｔａを受け入れ、それを反転して出力する。第２インバータ１１２は第１インバータ１１１の出力を反転して出力する。
【００１７】
　スイッチング部１２０は低いスレショルド値を有するＮＭＯＳトランジスタより構成された第１ないし第４ＭＯＳスイッチ１２１〜１２４を備える。第１ＭＯＳスイッチ１２１の一端は第１インバータ１１１の出力に連結され、第２ＭＯＳスイッチ１２２の一端は第２インバータ１１２の出力にそれぞれ連結される。第１及び第２ＭＯＳスイッチ１２１，１２２のゲートにはクロック信号Ｃｌｏｃｋが印加されて前記スイッチ１２１，１２２のスイッチング動作を制御する。そして、第３ＭＯＳスイッチ１２３の一端は第１ＭＯＳスイッチ１２１の出力に連結され、第４ＭＯＳスイッチ１２４の一端は第１ＭＯＳスイッチ１２２の出力にそれぞれ連結される。第３及び第４ＭＯＳスイッチ１２３，１２４のゲートにはクロック入力部１６０の出力信号が印加されて前記スイッチ１２３，１２４のスイッチング動作を制御する。
【００１８】
　ラッチ部１３０は高いスレショルド電圧を有する第１及び第２インバータ１３１，１３２を備える。第１インバータ１３１は第３ＭＯＳスイッチ１２３の他端に連結され、第３ＭＯＳスイッチ１２３の出力を反転させる役割を行う。第２インバータ１３２は第４ＭＯＳスイッチ１２４の他端と前記第１インバータ１３１の出力とに連結され、前記第１インバータ１３１の出力を反転させ、反転された前記データを第１インバータ１３１の入力端子にフィードバックさせる。それら第１及び第２インバータ１３１，１３２には実際の電圧供給源である電源電圧ＶＤＤ（＜１）と接地電圧ＧＮＤとがそれぞれ印加される。
【００１９】
　データ出力部１４０は低いスレショルド電圧を有する第３インバータ１４１及び第４インバータ１４２を備える。第３インバータ１４１はラッチ部１３０に備わった第２インバータ１３２の出力に連結され、ラッチ部１３０にラッチされているデータを反転して出力する。そして、第４インバータ１４２はラッチ部１３０に備わった第１インバータ１３１の出力に連結され、ラッチ部１３０にラッチされているデータを反転して出力する。
【００２０】
　スキャンデータ入力部１５０は低いスレショルド電圧を有する第５及び第６インバータ１５１，１５２と、低いスレショルド電圧を有する第５及び第６ＭＯＳスイッチ１５３，１５４とを備える。第５インバータ１５１は、テスト時に外部から入力されるスキャンデータＳｃａｎ Ｉｎｐｕｔを反転して出力する。第６インバータ１５２は第５インバータ１５１の出力に連結され、第５インバータ１５１から出力されるデータを反転して出力する。第５ＭＯＳスイッチ１５３は一端が第５インバータ１５１の出力端に連結され、他端が第１ＭＯＳスイッチ１２１と第３ＭＯＳスイッチ１２３との間に連結される。第６ＭＯＳスイッチ１５４は一端が第６インバータ１５２の出力端に連結され、他端が第２ＭＯＳスイッチ１２２と第４ＭＯＳスイッチ１２４との間に連結される。第５及び第６ＭＯＳスイッチ１５３，１５４のゲートにはスキャンクロック信号ＳＣＫが印加され、テスト時にスキャンデータＳｃａｎ Ｉｎｐｕｔの入力をスイッチングする。
【００２１】
　クロック入力部１６０は低いスレショルド電圧を有する第７及び第８インバータ１６１，１６３、低いスレショルド電圧を有する第１及び第２制御インバータ１６２，１６４、及び高いスレショルド電圧を有するＮＯＲゲート１６５を備える。第７インバータ１６１は外部から入力されるスキャンクロック信号ＳＣＫを反転して出力する。第１制御インバータ１６２は第７インバータ１６１から出力される反転されたスキャンクロック信号¬ＳＣＫを入力として受け入れ、クロック信号Ｃｌｏｃｋ及び反転されたクロック信号¬Ｃｌｏｃｋを制御信号として受け入れ、入力された信号¬ＳＣＫを反転して（すなわち、ＳＣＫ信号）出力する。第８インバータ１６２は外部から入力されるクロック信号Ｃｌｏｃｋを反転して出力する。第２制御インバータ１６４は第８インバータ１６３から出力される反転されたクロック信号¬Ｃｌｏｃｋを入力として受け入れ、スキャンクロック信号ＳＣＫ及び反転されたスキャンクロック信号¬ＳＣＫを制御信号として受け入れ、入力された信号¬Ｃｌｏｃｋを反転して（すなわち、Ｃｌｏｃｋ信号）出力する。ＮＯＲゲート１６５は第１及び第２制御インバータ１６２，１６４の出力信号、及びクロック信号Ｃｌｏｃｋと反対の位相を有するデータ入力遮断信号ＳＣＢを受け入れてＮＯＲ演算を行い、前記ＮＯＲ演算結果を第３及び第４ＭＯＳスイッチ１２３，１２４のゲートに出力する。ここで、第１及び第２制御インバータ１６２，１６４は図３の四角ボックス中に表示されたような回路構成を有し、２つのクロック信号を同時に作動させない役割を行う。
【００２２】
　図２に示されたクロックド・スキャン・フリップフロップの真理表を参照すれば、正規動作時にスキャンクロック信号ＳＣＫは「０」の値を有する。スキャンクロック信号ＳＣＫが「０」の値を有すれば、第２制御インバータ１６４はインバータとして動作し、クロック信号Ｃｌｏｃｋの波形がそのまま第２制御インバータ１６４の出力として生じる。その結果、前記クロック信号Ｃｌｏｃｋの波形がそのままＮＯＲゲート１６５の入力端に伝えられる。
【００２３】
　正規動作時のスキャンクロック信号ＳＣＫ及びスキャンデータＳｃａｎ Ｉｎｐｕｔの入力を遮断する方法は次の通りである。
【００２４】
　まず、正規クロック信号Ｃｌｏｃｋの動作を細分化して述べれば、クロック信号Ｃｌｏｃｋが「０」である場合、第１制御インバータ１６２は第２制御インバータ１６４と同様にインバータとして動作する。この時「０」の値を有するスキャンクロック信号ＳＣＫにより第１制御インバータ１６２の出力が「０」になり、「０」の値を有するクロック信号ＣｌｏｃｋがＮＯＲゲート１６５にそのまま入力される。そして、クロック信号Ｃｌｏｃｋが「１」である場合、第１制御インバータ１６２の動作は遮断され、スキャンクロック信号ＳＣＫの値が第１制御インバータ１６２を介してそれ以上出力されない。その結果、前述の如くクロック信号Ｃｌｏｃｋの波形だけＮＯＲゲート１６５の入力端に入る。
【００２５】
　そして、スキャンクロック信号ＳＣＫが「０」である場合（すなわち、正規動作の場合）には、「０」の値を有するスキャンクロック信号ＳＣＫがスキャンデータＳｃａｎ Ｉｎｐｕｔの入力をスイッチングする第５及び第６ＭＯＳスイッチ１５３，１５４をオフにし、スキャン入力データＳｃａｎ Ｉｎｐｕｔがラッチ部１３０に伝えられることを防止する。かようにスキャン入力データＳｃａｎ Ｉｎｐｕｔとスキャンクロック信号ＳＣＫとが遮断された状態では、第８インバータ１６３、第２制御インバータ１６４、ＮＯＲゲート１６５の遅延により第１及び第２ＭＯＳスイッチ１２１，１２２、第３ＭＯＳ及び第４ＭＯＳスイッチ１２３，１２４が順次動作し、入力データＤａｔａがラッチ部１３０に貯蔵される。
【００２６】
　一方、本発明によるクロックド・スキャン・フリップフロップ１００がスキャン動作を行う場合、クロック信号Ｃｌｏｃｋは「０」になる。クロック信号Ｃｌｏｃｋが「０」になれば、第１制御インバータ１６２はインバータとして動作し、スキャンクロック信号ＳＣＫの波形がそのまま第１制御インバータ１６２の出力として生じる。その結果、前記スキャンクロック信号ＳＣＫの波形がそのままＮＯＲゲート１６５の入力端に伝えられる。その結果、ラッチ部１３０のデータ入力をスイッチングする第３及び第４ＭＯＳスイッチ１２３，１２４がスキャンクロック信号ＳＣＫに同期されてスイッチングが行われる。この時、クロック入力部１６０に印加されるスキャンクロック信号ＳＣＫは「１」の値になり、「１」の値を有するスキャンクロック信号ＳＣＫにより第５及び第６ＭＯＳスイッチ１５３，１５４がターンオンされる。その結果、第５及び第６ＭＯＳスイッチ１５３，１５４を介して入力されたスキャンデータＳｃａｎ Ｉｎｐｕｔが第３及び第４ＭＯＳスイッチ１２３，１２４に伝えられ、第３及び第４ＭＯＳスイッチ１２３，１２４のスイッチング動作によりスキャンデータＳｃａｎ Ｉｎｐｕｔがラッチ部１３０に伝えられる。
【００２７】
　図４は本発明の第２実施例によるクロックド・スキャン・フリップフロップ２００の回路図である。図４に示されたクロックド・スキャン・フリップフロップ２００はクロック入力部２６０内にショート防止部２６７がさらに備わったことを除いては図３に示されたクロックド・スキャン・フリップフロップ１００と同じ回路構成を有する。従って、同じ回路構成を有する機能ブロックについては説明の簡略化のために重複する説明を省略する。
【００２８】
　図４を参照すれば、クロック入力部２６０はクロック信号Ｃｌｏｃｋとスキャンクロック信号ＳＣＫとがどちらも「１」である場合に発生しうる電流ショートを防止するための電流防止部２６７、ショート防止部２６７の出力信号Ｙを受け入れる第７インバータ２６１、第７インバータ２６１の出力端に連結された第１制御インバータ２６２、外部から入力されるクロック信号Ｃｌｏｃｋを受け入れる第８インバータ２６３、第８インバータ２６３の出力端に連結された第２制御インバータ２６４、及び第１及び第２制御インバータ２６２，２６４の出力信号と外部から入力されるデータ入力遮断信号ＳＣＢとを受け入れてＮＯＲ演算を行うＮＯＲゲート２６５を備える。
【００２９】
　ショート防止部２６７は低いスレショルド電圧を有するインバータ２６７１と、低いスレショルド電圧を有するＮＯＲゲート２６７２とを備える。インバータ２６７１は外部から印加されるスキャンクロック信号ＳＣＫを反転して出力する。ＮＯＲゲート２６７２は前記インバータ２６７１の出力信号及び外部から入力されるクロック信号Ｃｌｏｃｋを受け入れ、これらの信号についてのＮＯＲ演算を行う。第７インバータ２６１はスキャンクロック信号ＳＣＫを入力信号として直接受け入れる代わりに、ショート防止部２６７の出力信号Ｙを入力信号として受け入れる。ショート防止部２６７で行われる動作は次の通りである。
【００３０】
　図５は図４に示されたショート防止部２６７の真理表である。図５を参照すれば、ショート防止部２６７は外部から入力されるスキャンクロック信号ＳＣＫを受け入れてこれを出力するが、真理表に示されたようにスキャンクロック信号ＳＣＫが「１」の値を有する場合にだけスキャンクロック信号ＳＣＫをそのまま出力する。それはクロック信号Ｃｌｏｃｋとスキャンクロック信号ＳＣＫとがどちらも「１」である場合に発生しうる電流ショートを防止するためのものであり、ショート防止部２６７が備わらない場合に発生しうる問題は次の通りである。
【００３１】
　図３を参照すれば、例えばクロック信号Ｃｌｏｃｋとスキャンクロック信号ＳＣＫとがどちらも「１」である場合、第１及び第２ＭＯＳスイッチ１２１，１２２と第５及び第６ＭＯＳスイッチ１５３，１５４とがどちらもターンオンされる。この時、入力データＤａｔａが「１」の値ならば、第１インバータ１１１の出力は「０」になり、この値により第２インバータ１１２に備わったＰＭＯＳトランジスタ（図示せず）がターンオンされる。この時、スキャン入力データは「０」になり、第５インバータ１５１の出力は「１」になり、第６インバータ１５２のＮＭＯＳトランジスタ（図示せず）がターンオンされる。
【００３２】
　その結果、図３に示された矢印のように、電源電圧ＶＤＤから第２インバータ１１２のＰＭＯＳトランジスタを過ぎ、第２及び第６ＭＯＳスイッチ１２２，１５４と、第６インバータ１５２のＮＭＯＳトランジスタとを経て、電流が直接接地ＧＮＤに流れるショート現象が発生する。
【００３３】
　しかし、図４のようにクロック入力部２６０にショート防止部２６７が備われば、前記のような電流ショート現象が除去される。ショート現象が除去される過程は次の通りである。
【００３４】
　再び図４を参照すれば、まずクロック入力部２６０はスキャンクロック信号ＳＣＫをショート防止部２６７を介して受け入れる。この時、スキャンクロック信号ＳＣＫとクロック信号Ｃｌｏｃｋとがどちらも「１」の値を有する場合、ショート防止部２６７のインバータ２６７１は「０」の値を有する信号を出力する。その結果、ＮＯＲゲート２６７２の出力は「０」になり、第５ＭＯＳスイッチ２５３と第６ＭＯＳスイッチ２５４とがどちらも遮断される。従って、電源電圧ＶＤＤから始まって第２インバータ１１２のＰＭＯＳトランジスタ、第２及び第６ＭＯＳスイッチ１２２，１５４及び第６インバータ１５２のＮＭＯＳトランジスタを介して接地ＧＮＤに直接流れる電流ショート現象が防止される。
【００３５】
　しかし、図４に示されたショート防止部２６７は図２に示されたクロックド・スキャン・フリップフロップの真理表によれば、機能的には必要ない回路と言える。すなわち、ショート防止部２６７のない場合であっても、前記クロックド・スキャン・フリップフロップ回路は図２に示された真理表の全ての機能を全部行える。しかし、スキャンクロック信号ＳＣＫとクロック信号Ｃｌｏｃｋとがどちらも「１」の値を有する場合には、前述のような電流ショート現象が発生しうるので、それを防止するために図４のようにショート防止部２６７がクロック入力部２６０に付加的に挿入される。
【００３６】
　図６は本発明の第３実施例によるクロックド・スキャン・フリップフロップ３００の回路図である。図６に示されたクロックド・スキャン・フリップフロップ３００は図４に示されたクロックド・スキャン・フリップフロップ２００に非同期セット／リセット機能を追加した回路である。前記クロックド・スキャン・フリップフロップ３００はラッチ部３３０がインバータの代わりにＮＡＮＤゲート３３１，３３２により構成されることを除いては図４に示されたクロックド・スキャン・フリップフロップ２００と同じ回路構成を有する。従って、同じ回路構成を有する機能ブロックについては説明の簡略化のために重複する説明を省略する。
【００３７】
　図６を参照すれば、ラッチ部３３０は高いスレショルド電圧を有する第１ＮＡＮＤゲート３３１と、第２ＮＡＮＤゲート３３２とを備える。第１ＮＡＮＤゲート３３１は第４ＭＯＳスイッチ３２４から入力されるデータと外部から入力されるリセット信号¬ＲＳとを受け入れ、これらの信号についてのＮＡＮＤ演算を行う。第２ＮＡＮＤゲート３３２は第１ＮＡＮＤゲート３３１から出力されるＮＡＮＤ演算結果と、外部から入力されるセット信号¬Ｓとを受け入れ、これらの信号についてのＮＡＮＤ演算を行い、演算結果を第１ＮＡＮＤゲート３３１の入力にフィードバックさせる。前記ラッチ部３３０は非同期入力によりデータのラッチ動作が直接制御され、かかる方法によりセットフリップフロップとリセットフリップフロップとが具現できる。
【００３８】
　以上のように図面及び明細書で最適実施例が開示された。ここで、特定の用語が使われたが、それは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばそれから多様な変形及び均等な他の実施例が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【００３９】
【図１】一般的なＭＴＣＭＯＳ回路の構成を示す図面である。
【図２】本発明によるクロックド・スキャン・フリップフロップの真理表である。
【図３】図２に示された真理表を満足させる本発明の第１実施例によるクロックド・スキャン・フリップフロップの回路図である。
【図４】本発明の第２実施例によるクロックド・スキャン・フリップフロップの回路図である。
【図５】図４に示されたショート防止部の真理表である。
【図６】本発明の第３実施例によるクロックド・スキャン・フリップフロップの回路図である。
【符号の説明】
【００４０】
　１１０，２１０，３１０　　データ入力部
　１２０，２２０，３２０　　スイッチング部
　１３０，２３０，３３０　　ラッチ部
　１４０，２４０，３４０　　データ出力部
　１５０，２５０，３５０　　スキャンデータ入力部
　１６０，２６０，３６０　　クロック入力部
　２６７，３６７　　ショート防止部
【図１】
2004077474.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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