(57)【要約】【課題】微細なＦＲＡＭにおいても、強誘電体膜の劣化及びキャパシタ保護膜の剥がれを防止することができる半導体装置及びその製造方法を提供する。【解決手段】強誘電体キャパシタを形成した後、これを覆うアルミナ保護膜を形成する。アルミナ保護膜は、ＣＶＤ法で、かつ、原子層堆積法により形成し、その厚さは１０ｎｍとする。このとき、Ａｌ原料としてＴＭＡを用い、Ａｌ原料の酸化剤として水素元素を含有しない酸化剤（Ｏ３）を用いる。このようなアルミナ保護膜の形成方法によれば、アルミナ保護膜の成膜時に強誘電体膜への水素の吸着が生じることはなく、また、アルミナ保護膜中に水素が残留することもない。従って、その後に回復アニールが施されても、強誘電体膜が還元されることはない。また、上部電極としてＩｒＯ２膜を用いても、これが還元されることもないため、アルミナ保護膜の剥がれも生じにくい。【選択図】  図５
2004193280.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されたキャパシタと、
前記キャパシタを直接覆い、その膜厚が５ｎｍ乃至２０ｎｍであるアルミナ保護膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記キャパシタは、
下部電極と、
前記第１の電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アルミナ保護膜は、有機アルミニウム及びオゾンを用いたＣＶＤ法により形成されたものであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上方にキャパシタを形成する工程と、
前記キャパシタを覆うアルミナ保護膜をＣＶＤ法により形成する工程と、
を有する半導体装置の製造方法において、
前記アルミナ保護膜を形成する工程は、
前記半導体基板に向けて有機アルミニウムを供給して、前記半導体基板の上方にアルミニウムを含有する膜を形成する工程と、
水素を含有しない酸化剤を用いて、前記膜中のアルミニウムを酸化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記有機アルミニウムとして、トリメチルアルミニウムを用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記酸化剤として、オゾンを用いることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記キャパシタを形成する工程は、
下部電極用導電膜を形成する工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
を有する請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記上部電極用導電膜として、酸化イリジウムを含有する膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記アルミナ保護膜を形成する工程の後に、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
アニールを行う工程と、
を有することを特徴とする請求項４乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記アルミナ保護膜を原子層堆積法により形成することを特徴とする請求項４乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ（ＦＲＡＭ）に好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦＲＡＭ）が知られている。
【０００３】
フラッシュメモリでは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中にフローティングゲートがフローティングゲートが埋め込まれており、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報が記憶される。情報の書き込み及び消去には、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧が必要とされる。
【０００４】
これに対し、ＦＲＡＭでは、強誘電体のヒステリシス特性を利用して情報が記憶される。強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦＲＡＭは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。
【０００５】
図１０（ａ）及び（ｂ）は、ＦＲＡＭのメモリセルの一例を示す回路図である。図１０（ａ）に示す構成は、１ビットの情報の記憶に２つのトランジスタＴａ及びＴｂと２つのキャパシタＣａ及びＣｂを用いる２Ｔ／２Ｃ形式であり、現在、一般的に使用されている。この形式では、１つのキャパシタＣａに“１”又は“０”の情報を記憶し、もう一方のキャパシタＣｂに反対の情報を記憶するという相補的な動作が行われる。プロセスの変動に対して強い構成であるが、図１０（ｂ）に示す１Ｔ／１Ｃ型式に比べて、セル面積が約２倍になる。
【０００６】
図１０（ｂ）に示す構成は、１ビットの情報の記憶に１つのトランジスタＴ１又はＴ２と１つのキャパシタＣ１又はＣ２を用いる１Ｔ／１Ｃ型式である。この構成は、ＤＲＡＭと同じであり、セル面積が小さく高集積化が可能である。
【０００７】
しかし、メモリセルから読み出された電荷が“１”の情報であるか、それとも“０”の情報であるかを判定するために、基準電圧が必要である。この基準電圧を発生させるリファレンスセルは、読み出される毎に分極を反転させることになるので、疲労により、メモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃ形式では、判定のマージンが２Ｔ／２Ｃに比べて狭くなり、プロセスの変動に対して弱い。このため、まだ実用化はされていない。
【０００８】
次に、図１０（ａ）及び（ｂ）に示すようなＦＲＡＭの製造に適した従来の半導体装置の製造方法について説明する。
【０００９】
ＦＲＡＭの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ、Ｎｂ）２Ｏ９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等から形成される。
【００１０】
従来、強誘電体薄膜の成膜方法としては、ゾルゲル法又はスパッタ法が用いられている。これらの成膜方法により、下部電極上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をペロブスカイト構造の結晶へと結晶化させる。
【００１１】
強誘電体膜の結晶化は酸化性雰囲気で行われるため、キャパシタ電極はＰｔ等の貴金属や酸化しても導電性を有するＩｒＯ２、ＳｒＲｕＯ３、Ｌａ０．５Ｓｒ０．５ＣｏＯ３等から形成される。０．３５μｍ世代のＦＲＡＭまでは、下部電極として、Ｐｔ／Ｔｉ積層構造が使われている。Ｔｉ層を用いるのは、絶縁膜とＰｔ下部電極層との密着性を向上させるためである。Ｔｉ層がないと、半導体装置の製造途中でＰｔ電極層が剥がれる可能性が高い。
【００１２】
更に、強誘電体薄膜は水素により還元されやすいため、ＦＲＡＭとして良品を得るためには、水素バリアとして機能する保護膜を強誘電体キャパシタ上に形成する必要がある。強誘電体キャパシタ形成後のプロセスには、層間絶縁膜の成長工程等、水素を用いる工程があるためである。０．３５μｍ世代のＦＲＡＭまでは、キャパシタ保護膜として、スパッタ法で成膜したアルミナ（Ａｌ２Ｏ３）膜が使われている。
【００１３】
例えば、特開２００１−４４３７５号公報には、ひな壇構造に加工されたキャパシタを全て覆うように、２．７ｇ／ｃｍ３を超える膜密度を有するＡｌ２Ｏ３膜を成膜することにより、水素等の還元性ガスがキャパシタの横方向から強誘電体膜を還元することが防止されると記載されている。このようなＡｌ２Ｏ３膜は、例えばアルミナターゲットを用いたＲＦスパッタにより形成することができ、パーティクルが少なく、アモルファス状態で成膜される。この場合、水素が発生することもなく、アルミナ成膜による強誘電体膜の劣化も生じない。
【００１４】
しかし、従来のスパッタ法によるアルミナ保護膜の成膜では、０．１８μｍ世代のＦＲＡＭには対応することができない。これは、０．１８μｍ世代のＦＲＡＭでは、集積度を向上させるためスタックキャパシタ構造が採用され、かつ、大幅な高集積化を実現するため、キャパシタ部の一括エッチングプロセスが必須となり、アスペクト比が大きくなるからである。スタックキャパシタ構造は、強誘電体キャパシタとトランジスタ部とがプラグ電極で直接接続された構造である。従来のスパッタ法では、十分なステップカバレッジを得ることができない。ステップカバレッジが不足すると、アルミナ保護膜を厚く形成する必要があり、原料の消費量が多くなると共に、アニール温度を高くしなければ、上部電極を形成した後の強誘電体膜の回復アニールを十分に行うことができなくなる。また、厚いアルミナ保護膜の加工は、全体的な微細化が進むにつれて、困難となる。更に、アルミナ保護膜が厚いほど、その内部ストレスが強誘電体キャパシタの特性に及ぼす影響が大きくなる。
【００１５】
そこで、アルミナ保護膜のスパッタ法に替わる成膜方法として、ＣＶＤ（化学気相成長）法によるアルミナ保護膜の成膜方法について検討されている。
【００１６】
ＣＶＤ法によるアルミナ保護膜の成膜には、通常、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）（ＴＭＡ：Ｔｒｉ−Ｍｅｔｈｙｌ  Ａｌｕｍｉｎｕｍ）及び水（Ｈ２Ｏ）が用いられている。この成膜方法では、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）とよばれる方法がとられ、先ず、Ｈ２Ｏを基板表面の全てを覆うように吸着させた後、余分なＨ２Ｏを真空排気してパージし、それからＴＭＡを供給して吸着しているＯＨ群と反応させて原子層のＡｌ２Ｏ３を形成し、余分なＴＭＡを真空排気してパージするという一連のサイクルを繰り返してＡｌ２Ｏ３膜を形成する。
【００１７】
【特許文献１】
特開２００１−４４３７５号公報
【特許文献２】
特開２００１−６８６３９号公報
【特許文献３】
特開２００１−１１１００７号公報
【特許文献４】
特開２００２−９３７９７号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、ＦＲＡＭのキャパシタ保護膜として、ＴＭＡ及びＨ２Ｏを用いてアルミナ保護膜を成膜すると、強誘電体膜が劣化して特性が劣化してしまう。また、キャパシタ上部電極として酸化イリジウム（ＩｒＯ２）膜を形成した後に、ＴＭＡ及びＨ２Ｏを用いてアルミナ保護膜を成膜すると、６５０℃でのＯ２を用いた６０分程度の回復アニール後に、アルミナ保護膜が剥がれやすい。このため、十分な信頼性を得ることが困難である。
【００１９】
本発明は、かかる問題点に鑑みてなされたものであって、微細なＦＲＡＭにおいても、強誘電体膜の劣化及びキャパシタ保護膜の剥がれを防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本願発明者は、強誘電体膜の劣化及びキャパシタ保護膜の剥がれの原因を究明すべく鋭意検討を重ねた結果、従来のＣＶＤ法によるアルミナ保護膜の成膜方法では、Ｈ２Ｏを大量に使用しているために、アルミナ保護膜の成膜時にＰＺＴ等の強誘電体膜に水素が吸着されるか、又はアルミナ保護膜中に水素が残留してしまい、後の回復アニール等の熱処理時に、強誘電体膜が還元されていることを見出した。また、本願発明者は、スパッタ法により形成されたアルミナ保護膜でも、Ｐｔ上に形成された場合には、剥がれることがあることから、ＴＭＡ及びＨ２Ｏを用いた成膜方法では還元性雰囲気となっているために、ＩｒＯ２膜が還元されて、金属Ｉｒのようになって、アルミナ保護膜の剥がれが生じていることも見出した。
【００２１】
そこで、本願発明者は、これらの見解に基づき、以下に示す発明の諸態様に想到した。
【００２２】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成されたキャパシタと、前記キャパシタを直接覆い、その膜厚が５ｎｍ乃至２０ｎｍであるアルミナ保護膜と、を有することを特徴とする。
【００２３】
本発明に係る半導体装置の製造方法は、半導体基板の上方にキャパシタを形成する工程と、前記キャパシタを覆うアルミナ保護膜をＣＶＤ法により形成する工程と、を有する半導体装置の製造方法を対象とする。そして、この製造方法では、前記アルミナ保護膜を形成する工程において、前記半導体基板に向けて有機アルミニウムを供給して、前記半導体基板の上方にアルミニウムを含有する膜を形成した後、水素を含有しない酸化剤を用いて、前記膜中のアルミニウムを酸化させる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置及びその製造方法について添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２５】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
【００２６】
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００２７】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００２８】
次に、上述のような強誘電体メモリの各メモリセルの構造について説明する。但し、ここでは、便宜上、各メモリセルの構造をその製造方法と共に説明する。図２乃至図４は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。なお、図２乃至図４には、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタ（ＣＭＯＳトランジスタ）に相当する部分を図示する。
【００２９】
先ず、図２（ａ）に示すように、シリコン基板等の半導体基板１１の表面に、例えばＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）により素子分離領域１２を形成する。次いで、素子分離領域１２により区画された素子活性領域において、半導体基板１１の表面にウェル１３を形成する。続いて、ゲート絶縁膜１７、ゲート電極１８、シリサイド層１９、低濃度拡散層１５、サイドウォール２０及び高濃度拡散層１６をウェル１３の表面に形成することにより、ＭＯＳトランジスタ１４を形成する。このＭＯＳトランジスタ１４が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ１４には、ソース及びドレイン用に２個の高濃度拡散層１６を形成するが、その一方は、２個のＭＯＳトランジスタ１４間で共有させる。
【００３０】
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ１４を覆うようにして形成し、更に全面にシリコン酸化膜２２を、例えば有機ＣＶＤ法により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１７等の水素劣化を防止するために形成されている。その後、各高濃度拡散層１６間で到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜２３として、５０ｎｍのＴｉＮ膜及び３０ｎｍのＴｉ膜からなる積層膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ２４を形成する。
【００３１】
次いで、図２（ｂ）に示すように、全面にＩｒ膜２５、強誘電体膜２６及びＩｒＯ２膜２７を順次形成する。
【００３２】
Ｉｒ膜２５は、例えばスパッタ法により形成し、その厚さは、例えば２００ｎｍとし、その成膜条件の一例は下記表１のとおりである。
【００３３】
【表１】
2004193280.tif 000003
【００３４】
強誘電体膜２６としては、例えばＰＺＴ膜をＭＯＣＶＤ法により形成することができ、その厚さは、例えば１２０ｎｍとし、その成膜条件の一例は下記表２のとおりである。
【００３５】
【表２】
2004193280.tif 000004
【００３６】
この強誘電体膜２６を形成するためのＭＯＣＶＤ法では、気化器を使うことが好ましい。そして、Ｐｂ、Ｚｒ及びＴｉの各固体原料を有機化合物溶液に溶かし、この溶かした溶液を気化させて、原料ガスを発生させ、その原料ガスを反応容器に導入してＰＺＴ膜を成膜する。ＰＺＴ膜を成膜する際の原料及びその流量の一例を下記表３に示す。
【００３７】
【表３】
2004193280.tif 000005
【００３８】
ＩｒＯ２膜２７は、例えばスパッタ法により形成し、その厚さは、例えば２００ｎｍとし、その成膜条件の一例は下記表４のとおりである。
【００３９】
【表４】
2004193280.tif 000006
【００４０】
その後、ＩｒＯ２膜２７の成膜による強誘電体膜２６の損傷を回復するために、回復アニールを施す。この回復アニールとしては、例えば例えば６５０℃でＯ２雰囲気の炉内アニールを６０分間行う。
【００４１】
続いて、図２（ｃ）に示すように、パターニング及びエッチング技術を用いて、ＩｒＯ２膜２７、強誘電体膜２６及びＩｒ膜２５を加工することにより、ＩｒＯ２膜２７を上部電極とし、Ｉｒ膜２５を下部電極とし、これらの間に強誘電体膜２６が挟まれたスタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。なお、この加工では、例えばプラズマＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜及びＴｉＮ膜の積層膜（図示せず）をハードマスクとして使用し、ＩｒＯ２膜２７、強誘電体膜２６及びＩｒ膜２５を一括してエッチングする。
【００４２】
次に、図３（ａ）に示すように、強誘電体キャパシタを覆うアルミナ保護膜２８を全面に形成する。アルミナ保護膜２８は、例えばＣＶＤ法により形成し、その厚さは、例えば５乃至２０ｎｍ、本実施形態では１０ｎｍとする。
【００４３】
本実施形態では、アルミナ保護膜２８を、原子層堆積法（ＡＬＤ）により形成することとし、Ａｌ原料として、例えば常温で液体のＴＭＡを用いる。また、Ａｌ原料の酸化剤として、水素元素を含有しない酸化剤、例えばＯ３を用いる。この場合、ＴＭＡを気化させて、これをキャリアガスと共にＣＶＤ成膜室（チャンバ）内へと供給する。そして、このＴＭＡを供給して、Ａｌ層を堆積する工程と、酸化剤であるＯ３をＣＶＤ成膜室内へと供給してＡｌ層を酸化させる工程とを、パルス動作的に交互に切り替える。ＴＭＡを供給する工程の条件の一例は下記表５に示すとおりであり、Ｏ３を供給する工程の条件の一例は下記表６に示すとおりである。
【００４４】
【表５】
2004193280.tif 000007
【００４５】
【表６】
2004193280.tif 000008
【００４６】
より詳細には、ＴＭＡ及びＡｒキャリアガスを０．２秒間（パルシング時間）、シリコン基板上に導入する。この結果、導入されたＴＭＡはシリコン基板の表面に化学的又は物理的に吸着する。次に、Ｎ２ガスによってＣＶＤ成膜室内を０．１秒間パージすることにより、原子層レベルの吸着した成分以外の余りを除去する。その後、酸化剤であるＯ３を０．４秒間（パルシング時間）供給して、ＴＭＡのアルキル基であるＣＨ３を除去すると同時に、Ａｌを酸化させ、Ａｌ２Ｏ３の原子層を形成する。続いて、Ｎ２ガスによってＣＶＤ成膜室内を０．３秒間パージすることにより、原子層レベルのＡｌ２Ｏ３以外の余りを除去する。この結果、約１原子層（約１Å）のアルミナ保護膜が形成される。そして、これらを所望の膜厚のアルミナ保護膜２８が得られるまで繰り返す。
【００４７】
これらの一連の工程を図５のフローチャートに示す。シリコン基板を、ＣＶＤ成膜室内の基板ステージ上にセッティング（基板ＩＮ）した後（ステップＳ１）、３００℃の基板温度になるまで１分間待機する（昇温工程）（ステップＳ２）。次いで、表５に示す条件下での０．３秒間の堆積工程（ステップＳ３）と、表６に示す条件下での０．７秒間の酸化工程（ステップＳ４）とを、例えば１００回繰り返す。この結果、膜厚が１００Å（１０ｎｍ）程度のアルミナ保護膜２８が形成される。そして、基板をＣＶＤ成膜室から取り出す（ステップＳ５）。
【００４８】
次いで、図３（ｂ）に示すように、全面に層間絶縁膜２９を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜２９としては、例えばＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤ装置を使用してシリコン酸化膜を成膜する。また、層間絶縁膜２９としてＴＥＯＳ酸化膜を成膜してもよい。ＣＭＰ後の残し膜厚は、例えば上部電極２７上で３００ｎｍとする。
【００４９】
続いて、図４（ａ）に示すように、パターニング及びエッチング技術を用いて、層間絶縁膜２９及びアルミナ保護膜２８に、２個のＭＯＳトランジスタ１４により共有された高濃度拡散層１６に接続されたＷプラグ２４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３０として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ３１を形成する。その後、例えば３５０℃でＮ２プラズマに層間絶縁膜２９及びＷプラグ３１の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。このＷプラグ３１とその下に形成されているＷプラグ２４とから、ビア・トゥー・ビアコンタクトが実現される。
【００５０】
次いで、全面にＷ酸化防止膜（図示せず）を形成する。Ｗ酸化防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば１００ｎｍ程度である。そして、パターニング及びエッチング技術を用いて、図４（ｂ）に示すように、Ｗ酸化防止膜及び層間絶縁膜２９に、上部電極たるＩｒＯ２膜２７まで到達するコンタクトホールを形成する。続いて、層間絶縁膜２９の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５５０℃でＯ２雰囲気の炉内アニールとしてもよく、その時間は例えば６０分間である。このアニールの後、Ｗ酸化防止膜をエッチバックにより除去する。
【００５１】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが７０ｎｍのＴｉＮ膜と５ｎｍのＴｉ膜との積層膜を形成してもよく、配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を形成してもよく、上層のグルー膜としては、例えば厚さが３０ｎｍのＴｉＮ膜と６０ｎｍのＴｉ膜との積層膜を形成してもよい。
【００５２】
次いで、上層のグルー膜上に反射防止膜を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば３０ｎｍ程度である。このようなエッチングにより、図４（ｂ）に示すように、グルー膜３２、配線３３及びグルー膜３４が形成される。
【００５３】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、上部電極たるＩｒＯ２膜２７に接続された配線３３がプレート線に接続されるようにし、２個のＭＯＳトランジスタ１４により共有された高濃度拡散層１６に接続された配線３３がビット線に接続されるようにする。ゲート電極１８については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１８がワード線に接続されるようにしてもよい。
【００５４】
このように、本実施形態においては、アルミナ保護膜２８の形成に当たり、ＣＶＤ法、かつ原子層堆積法を採用し、Ａｌの酸化剤として、水素を含有しないＯ３を使用している。このため、この成膜時に強誘電体膜２６であるＰＺＴ膜への水素の吸着が生じることはなく、また、アルミナ保護膜２８中に水素が残留することもない。従って、その後に回復アニールが施されても、強誘電体膜２６が還元されることはない。また、上部電極としてＩｒＯ２膜２７を用いても、これが還元されることもないため、アルミナ保護膜２８の剥がれも生じにくい。
【００５５】
また、スパッタ法ではなく、ＣＶＤ法を採用しているため、ステップカバレッジが極めて高い。スパッタ法におけるステップカバレッジは、図６及び図７に示すように、２０％程度であるのに対し、本実施形態では、図８に示すように、９０％程度のステップカバレッジが得られる。このため、厚さが１０ｎｍ程度のアルミナ保護膜２８を形成すれば、強誘電体キャパシタを十分に保護することが可能である。従って、スパッタ法と比較して、原料消費量の低減、回復アニール時のアニール温度の低下、微細加工の容易化及び内部ストレスの低減が可能である。なお、図６及び図７は、スパッタ法により形成したアルミナ保護膜のステップカバレッジを示す電子顕微鏡写真であって、図６は強誘電体キャパシタの上部、側部及び底部を示す電子顕微鏡写真、図７（ａ）は図６中のＡで示す部分の拡大電子顕微鏡写真、図７（ｂ）は図６中のＢで示す部分の拡大電子顕微鏡写真である。また、図８は、ＣＶＤ法により形成したアルミナ保護膜のステップカバレッジを示す電子顕微鏡写真である。
【００５６】
なお、アルミナ保護膜の厚さが５ｎｍ以下であると、強誘電体キャパシタの保護が不十分となる場合がある。一方、アルミナ保護膜の厚さが２０ｎｍを超えると、回復アニール時のアニール温度を高くする必要が出てくる等の不具合が生じ得る。このため、アルミナ保護膜の厚さは、特に限定されるものではないが、５ｎｍ乃至２０ｎｍであることが好ましい。
【００５７】
更に、本実施形態では、Ｗプラグ３１及び２４から構成されたビア・トゥー・ビアコンタクトを介して、配線３３が高濃度拡散層１６に接続されている。通常のロジック品に比べＦＲＡＭには、強誘電体キャパシタの分だけ大きな段差が存在しているため、最下層の配線３３から基板（又はその表面に形成された拡散層）へのコンタクトのアスペクトが大きくなる。このコンタクトを形成するために、従来のように一括エッチングによりコンタクトホールを開孔しようとしたのでは、エッチング自体が困難である。また、グルー膜の形成も困難である。このため、このようなコンタクトホールの開孔やグルー膜の形成に適した新たな設備が必要とされる。これに対し、ビア・トゥー・ビアコンタクトを形成する場合には、エッチング及びグルー膜の形成が比較的容易であるため、ＦＲＡＭの歩留まりを向上させることができると共に、従来の装置をそのまま使用することが可能である。従って、開発費及び工程コストの低減が可能である。
【００５８】
次に、本願発明者がアルミナ保護膜中の水素含有量と強く関係するアルミナ保護膜の成膜方法と強誘電体キャパシタの分極特性との関係について実験を行った結果について説明する。
【００５９】
この実験では、昇温脱離分析（ＴＤＳ）による直接的な水素含有量の測定が望ましいが、強誘電体キャパシタへの影響から間接的に探った。
【００６０】
先ず、強誘電体キャパシタの下部電極の原料膜として１７５ｎｍのＰｔ膜及び２０ｎｍのＴｉ膜からなる積層膜を形成し、強誘電体膜の原料膜として２００ｎｍのＰＬＺＴ膜を形成し、上部電極の原料膜として２００ｎｍのＩｒＯ２膜を、順次スパッタ法により形成した。その後、フォト・エッチングを行って、ＩｒＯ２膜を５０×５０μｍ角に加工した。そして、ＰＬＺＴ膜のエッチングを行って、強誘電体キャパシタ構造を形成した。
【００６１】
その後、ＣＶＤ法によりアルミナ保護膜を表７に示す条件にて成膜した。
【００６２】
【表７】
2004193280.tif 000009
【００６３】
表７に示す試料のうち、試料Ｎｏ．３及びＮｏ．４では、ＴＭＡ及びＯ３を使用したＣＶＤ法により、厚さが５０ｎｍのアルミナ保護膜を形成した。そして、試料Ｎｏ．３では、５５０℃で６０分間の回復アニールを行った。この回復アニールは、図４（ａ）に示す工程中の、層間絶縁膜の堆積時の水素による損傷及びコンタクトホールの形成時の損傷を回復させるためのアニールに相当するものである。そして、全面のアルミナ保護膜をエッチングにより除去して、上部電極及び下部電極を露出させ、３Ｖのスイッチング電荷量Ｑｓｗを強誘電体特性として測定した。なお、アルミナ保護膜のエッチング時間は３０秒間とし、更に３秒間のオーバーエッチングを行った。
【００６４】
また、試料Ｎｏ．５及びＮｏ．６では、ＴＭＡ及びＨ２Ｏを使用したＣＶＤ法によりアルミナ保護膜を形成した。試料Ｎｏ．７及びＮｏ．８では、スパッタ法によりアルミナ保護膜を形成した。これらの他の条件は、試料Ｎｏ．３及びＮｏ．４と同様である。
【００６５】
なお、試料Ｎｏ．１及びＮｏ．２については、標準試料としてアルミナ保護膜を形成せず、回復アニールも行わなかった。また、試料Ｎｏ．２については、アルミナ保護膜をエッチングにより除去する際のオーバーエッチングの影響を考慮するために、アルミナ保護膜を形成していないが、オーバーエッチングに相当するエッチングを行った。
【００６６】
スイッチング電荷量は、各試料につき９点測定した。この結果を図９に示す。図９に示すように、アルミナ保護膜を成膜することによる強誘電体膜の損傷は、スパッタ法（試料Ｎｏ．７及びＮｏ．８）でも、ＣＶＤ法のＴＭＡ＋Ｏ３（試料Ｎｏ．３及びＮｏ．４）並びにＴＭＡ＋Ｈ２Ｏ（試料Ｎｏ．５及びＮｏ．６）のどちらも、基板温度を３００℃とする条件下では生じなかった。
【００６７】
しかし、試料Ｎｏ．５及びＮｏ．６の結果に示されているように、ＴＭＡ及びＨ２Ｏを用いたＣＶＤ法では、回復アニールを行うと、強誘電体膜の特性が劣化し、強誘電体キャパシタのスイッチング電荷量が著しく低下した。これは、アルミナ保護膜の成膜時に、アルミナ保護膜に水素が吸着されるか、又はＰＺＴ膜中に水素が入り込んでおり、回復アニールによって、蒸し焼き状態になっているからであると考えられる。つまり、回復アニールによって、アルミナ保護膜中の水素が外方拡散すると共に、内部へと拡散し、つまりＰＬＺＴ膜中へとも拡散し、ＰＬＺＴ膜が還元されていると考えられる。
【００６８】
これに対し、本願発明の実施例に相当する試料Ｎｏ．３では、そのようなスイッチング電荷量の低下は生じず、スパッタ法によるもの（試料Ｎｏ．７）と同等の値が得られた。
【００６９】
なお、試料Ｎｏ．１及びＮｏ．２の結果に示されているように、オーバーエッチングによるスイッチング電荷量への影響はほとんど皆無である。
【００７０】
これらの結果から、ＴＭＡ及びＯ３を使用したＣＶＤ法によってアルミナ保護膜を形成することにより、良好なステップカバレッジを確保しながら、強誘電体特性の劣化を回避できるといえる。
【００７１】
次に、本願発明者がアルミナ保護膜の剥がれに関する調査として金属顕微鏡観察を行った結果について説明する。ここでは、図２（ｂ）に示す工程中の、上部電極の原料膜の形成時の損傷を回復させるためのアニールに相当する６５０℃でＯ２雰囲気での６０分間の回復アニール後に金属顕微鏡観察を行った。この結果、ＴＭＡ及びＨ２Ｏを使用したＣＶＤ法によりアルミナ保護膜を形成した場合には、ＩｒＯ２上部電極上に水玉状の膜剥がれが観察されたが、ＴＭＡ及びＯ３を使用したＣＶＤ法によりアルミナ保護膜を形成した場合には、そのような剥がれは全く観察されなかった。
【００７２】
これらの結果から、ＴＭＡ及びＯ３を使用したＣＶＤ法によってアルミナ保護膜を形成することにより、良好なステップカバレッジを確保しながら、ＩｒＯ２膜の表面の還元が抑制されているといえる。
【００７３】
なお、本発明は上記の実施形態に限定されるものではない。例えば、下部電極として、Ｐｔ／Ｔｉ積層構造を用いることもできる。また、強誘電体材料としてＰＺＴ又はＰＬＺＴ以外に、例えば、ＳＢＴ及びＳＢＴＮ等を用いてもよい。更に、強誘電体膜の成膜方法は、ＭＯＣＶＤ法に限定されず、他の成膜方法、例えば、ゾルゲル法、スパッタ法等を用いてもよい。
【００７４】
また、上部電極の原料も、導電性酸化物であるＩｒＯ２に限定されず、Ｐｔ等を使用することもできるが、水素劣化耐性の向上という観点からは、ＩｒＯ２を用いることが好ましい。Ｐｔの場合、水素分子に対して触媒作用があるため、水素ラジカルが発生しやすい。この結果、強誘電体膜が還元されて劣化することがある。これに対して、ＩｒＯ２は触媒作用を持たないため、水素ラジカルを発生しにくく、高い強誘電体膜の水素劣化耐性が得られる。
【００７５】
更に、Ａｌの酸化剤は、Ｏ３に限定されるものではない。例えば、水素を含有しない酸化剤として、Ｏ２、Ｎ２Ｏ、ＮＯ２及びＮＯ等を用いてもよい。但し、Ｏ３を用いる場合には、アルミナ保護膜を比較的低温（２５０℃乃至３００℃程度の基板温度）で形成することができるため、酸化剤としてはＯ３を用いることが好ましい。アルミナ保護膜を３５０℃以上の比較的高温で形成すると、この形成時にＰｂを含有する強誘電体膜からＰｂが蒸発してしまって、強誘電体特性の一つである疲労特性が劣化する場合があるからである。
【００７６】
また、アルミナ保護膜の原料膜としては、トリメチルアルミニウム（ＴＭＡ：Ｔｒｉ−Ｍｅｔｈｙｌ  Ａｌｕｍｉｎｕｍ）以外に、ジメチルアルミニウムハイドライド（ＤＭＡＨ：Ｄｉ−Ｍｅｔｈｙｌ  Ａｌｕｍｉｎｕｍ  Ｈｙｄｒｉｄｅ）、ジメチルエチルアミンアラン（ＤＭＥＡＡ：Ｄｉ−Ｍｅｔｈｙｌ−Ｅｔｈｙｌ  Ａｍｉｎｅ  Ａｌａｎｅ）、トリイソブチルアルミニウム（ＴＭＡ：Ｔｒｉ−Ｉｓｏ−Ｂｕｔｙｌ  Ａｌｕｍｉｎｕｍ）及びトリエチルアルミニウム（ＴＥＡ：Ｔｒｉ−Ｅｔｈｙｌ  Ａｌｕｍｉｎｕｍ）等を使用してもよい。
【００７７】
また、本発明が適用される半導体装置は、上述の強誘電体メモリに限定されるものではなく、キャパシタ及びそれを覆うアルミナ保護膜を備えるものであれば、適用することが可能である。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等に適用することも可能である。
【００７８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７９】
（付記１）  半導体基板と、
前記半導体基板の上方に形成されたキャパシタと、
前記キャパシタを直接覆い、その膜厚が５ｎｍ乃至２０ｎｍであるアルミナ保護膜と、
を有することを特徴とする半導体装置。
【００８０】
（付記２）  前記半導体基板上に形成され、前記キャパシタに接続されたトランジスタを有することを特徴とする付記１に記載の半導体装置。
【００８１】
（付記３）  前記キャパシタは、
下部電極と、
前記第１の電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有することを特徴とする付記１又は２に記載の半導体装置。
【００８２】
（付記４）  前記強誘電体膜は、Ｐｂを含有することを特徴とする付記３に記載の半導体装置。
【００８３】
（付記５）  前記上部電極は、酸化イリジウムを含有することを特徴とする付記３又は４に記載の半導体装置。
【００８４】
（付記６）  前記アルミナ保護膜は、有機アルミニウム及びオゾンを用いたＣＶＤ法により形成されたものであることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００８５】
（付記７）  前記キャパシタがスタックキャパシタ構造を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００８６】
（付記８）  半導体基板の上方にキャパシタを形成する工程と、
前記キャパシタを覆うアルミナ保護膜をＣＶＤ法により形成する工程と、
を有する半導体装置の製造方法において、
前記アルミナ保護膜を形成する工程は、
前記半導体基板に向けて有機アルミニウムを供給して、前記半導体基板の上方にアルミニウムを含有する膜を形成する工程と、
水素を含有しない酸化剤を用いて、前記膜中のアルミニウムを酸化させる工程と、
を有することを特徴とする半導体装置の製造方法。
【００８７】
（付記９）  前記有機アルミニウムとして、トリメチルアルミニウムを用いることを特徴とする付記８に記載の半導体装置の製造方法。
【００８８】
（付記１０）  前記酸化剤として、オゾンを用いることを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００８９】
（付記１１）  前記アルミナ保護膜の厚さを５ｎｍ乃至２０ｎｍとすることを特徴とする付記８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記１２）前記キャパシタを形成する工程の前に、前記キャパシタに接続されるトランジスタを前記半導体基板上に形成する工程を有することを特徴とする付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記１３）  前記キャパシタを形成する工程は、
下部電極用導電膜を形成する工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
を有する付記８乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００９２】
（付記１４）  前記強誘電体膜として、Ｐｂを含有する膜を形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【００９３】
（付記１５）  前記上部電極用導電膜として、酸化イリジウムを含有する膜を形成することを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
【００９４】
（付記１６）  前記アルミナ保護膜を形成する工程の後に、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
アニールを行う工程と、
を有することを特徴とする付記８乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００９５】
（付記１７）  前記アルミナ保護膜を形成する工程において、前記半導体基板の温度を２５０℃乃至３５０℃とすることを特徴とする付記８乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００９６】
（付記１８）  前記アルミナ保護膜を原子層堆積法により形成することを特徴とする付記８乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００９７】
（付記１９）  前記強誘電体膜をＭＯＣＶＤ法により形成することを特徴とする付記８乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００９８】
【発明の効果】
以上詳述したように、本発明に係る半導体装置の製造方法によれば、良好なステップカバレッジを得ながら、キャパシタの劣化を抑制することができる。つまり、本発明をＦＲＡＭに用いた場合には、強誘電体膜の劣化を抑制することができる。この結果、高いスイッチング電荷量を得ることができる。また、導電性酸化物膜からなる上部電極を用いた場合でも、アルミナ保護膜の剥がれを防止することができる。このため、高い信頼性を得ることができる。
【００９９】
また、本発明に係る半導体装置によれば、アルミナ保護膜の膜厚が５ｎｍ乃至２０ｎｍであるため、原料消費量を低減させ、回復アニール時のアニール温度を低下させることができる。また、微細加工が容易であると共に、その内部ストレスが低い。
【図面の簡単な説明】
【図１】本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２】本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図５】本発明の実施形態におけるアルミナ保護膜の形成方法を示すフローチャートである。
【図６】強誘電体キャパシタの上部、側部及び底部を示す電子顕微鏡写真である。
【図７】（ａ）は図６中のＡで示す部分の拡大電子顕微鏡写真であり、（ｂ）は図６中のＢで示す部分の拡大電子顕微鏡写真である。
【図８】ＣＶＤ法により形成したアルミナ保護膜のステップカバレッジを示す電子顕微鏡写真である。
【図９】本願発明者が行った実験の結果を示すグラフ（箱ひげ図）である。
【図１０】ＦＲＡＭのメモリセルの一例を示す回路図である。
【符号の説明】
１；強誘電体キャパシタ
２；ＭＯＳトランジスタ
３；ビット線
４；ワード線
５；プレート線
１１；半導体基板
１２；素子分離絶縁膜
１３；ウェル
１４；ＭＯＳトランジスタ
１５；低濃度拡散層
１６；高濃度拡散層
１７；ゲート絶縁膜
１８；ゲート電極
１９；シリサイド層
２０；サイドウォール
２１；シリコン酸窒化膜
２２；シリコン酸化膜
２３；グルー膜
２４；Ｗプラグ
２５；Ｉｒ膜
２６；強誘電体膜
２７；ＩｒＯ２膜
２８；アルミナ保護膜
２９；層間絶縁膜
３０；グルー膜
３１；Ｗプラグ
３２；グルー膜
３３；配線
３４；グルー膜
【図１】
2004193280.tif 000010
【図２】
2004193280.tif 000011
【図３】
2004193280.tif 000012
【図４】
2004193280.tif 000013
【図５】
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【図６】
2004193280.tif 000015
【図７】
2004193280.tif 000016
【図８】
2004193280.tif 000017
【図９】
2004193280.tif 000018
【図１０】
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