(57)【要約】【課題】水素雰囲気中での熱処理工程において容量絶縁膜に水素が侵入する事態を確実に防止する。【解決手段】半導体基板１００の上には第１の水素バリア膜１０８が形成され、該第１の水素バリア膜１０８の上には導電膜１１０を介して容量下部電極１１１が形成されている。第１の水素バリア膜１０８の上には、容量下部電極１１１の側面を覆い且つ容量下部電極１１１の上面を露出させるように第１の絶縁膜１１２が形成されている。容量下部電極１１１及び第１の絶縁膜１１２の上には絶縁性金属酸化物よりなる容量絶縁膜１１３が形成され、該容量絶縁膜１１３の上には容量上部電極１１４が形成されている。第２の絶縁膜１１５は、容量絶縁膜１１３及び容量上部電極１１４を覆うと共に容量上部電極１１４の角部と対応する部位に傾斜部１１５ａを有している。第２の絶縁膜１１５の上には第２の水素バリア膜１１６が形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板上に形成された第１の水素バリア膜と、
前記第１の水素バリア膜の上に形成された容量下部電極と、
前記第１の水素バリア膜の上に前記容量下部電極の側面を覆い且つ前記容量下部電極の上面を露出させるように形成された第１の絶縁膜と、
前記容量下部電極及び前記第１の絶縁膜の上に跨るように形成された絶縁性金属酸化物よりなる容量絶縁膜と、
前記容量絶縁膜の上に形成された容量上部電極と、
前記第１の絶縁膜の上に前記容量絶縁膜及び前記容量上部電極を覆うように形成され、前記容量上部電極の角部と対応する部位に傾斜部を有する第２の絶縁膜と、
前記第２の絶縁膜の上に形成された第２の水素バリア膜とを備えることを特徴とする半導体装置。
【請求項２】
基板上に形成された第１の水素バリア膜と、
前記第１の水素バリ膜の上に形成された容量下部電極と、
前記第１の水素バリア膜の上に前記容量下部電極の側面を覆い且つ前記容量下部電極の上面を露出させるように形成された第１の絶縁膜と、
前記容量下部電極及び前記第１の絶縁膜の上に跨るように形成された絶縁性金属酸化物よりなる容量絶縁膜と、
前記容量絶縁膜の上に形成された容量上部電極と、
前記第１の絶縁膜の上に前記容量絶縁膜及び前記容量上部電極を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜と異なる材料よりなり、前記第２の絶縁膜を覆うように形成されていると共に前記容量上部電極の角部と対応する部位がリフローにより滑らかになっている第３の絶縁膜と、
前記第３の絶縁膜の上に形成された第２の水素バリア膜とを備えることを特徴とする半導体装置。
【請求項３】
前記容量下部電極、前記容量絶縁膜及び前記容量上部電極よりなる強誘電体キャパシタは前記第１の水素バリア膜及び前記第２の水素バリア膜によって完全に覆われていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜及び前記第２の絶縁膜は島状に形成されていると共に、前記第１の水素バリア膜の周端部と前記第２の水素バリア膜の下端部とが接続することにより、前記強誘電体キャパシタは前記第１の水素バリア膜及び前記第２の水素バリア膜によって完全に覆われていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記容量下部電極は、下側から順次形成された、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ２  膜及びＰｔ膜からなる積層膜により構成されていることを特徴とする請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記第３の絶縁膜は、オゾンＣＶＤ法により形成された、ノンドープ型のシリコン酸化膜又はボロン及びリンのうちの少なくとも１つがドープされたシリコン酸化膜よりなることを特徴とする請求項２に記載の半導体装置。
【請求項７】
基板上に保護絶縁膜を介して第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜の上に容量下部電極を形成する工程と、
前記第１の水素バリア膜の上に前記容量下部電極の側面を覆い且つ前記容量下部電極の上面が露出するように第１の絶縁膜を形成する工程と、
前記容量下部電極及び前記第１の絶縁膜の上に跨るように、絶縁性金属酸化物よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に容量上部電極を形成する工程と、
前記第１の絶縁膜の上に、前記容量絶縁膜及び前記容量上部電極を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜における前記容量上部電極の角部と対応する部位に傾斜部を形成する工程と、
前記傾斜部を有する前記第２の絶縁膜の上に第２の水素バリア膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜における前記容量上部電極の角部と対応する部位に傾斜部を形成する工程は、前記第２の絶縁膜に対して不活性イオンをスパッタリングすることにより前記傾斜部を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁膜における前記容量上部電極の角部と対応する部位に傾斜部を形成する工程は、前記第２の絶縁膜に対して全面エッチングを行なうことにより前記傾斜部を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜に前記傾斜部を形成する工程と前記第２の水素バリア膜を形成する工程との間に、前記第２の絶縁膜及び前記第１の絶縁膜に対して選択的にエッチングを行なって、前記第２の絶縁膜及び前記第１の絶縁膜を島状に形成する工程を備え、
前記第２の水素バリア膜を形成する工程は、前記第１の水素バリア膜の周端部と前記第２の水素バリア膜の下端部とが接続することにより、前記容量下部電極、前記容量絶縁膜及び前記容量上部電極よりなる強誘電体キャパシタが前記第１の水素バリア膜及び前記第２の水素バリア膜によって完全に覆われるようにする工程を含むことを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
基板上に保護絶縁膜を介して第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜の上に容量下部電極を形成する工程と、
前記第１の水素バリア膜の上に前記容量下部電極の側面を覆い且つ前記容量下部電極の上面が露出するように第１の絶縁膜を形成する工程と、
前記容量下部電極及び前記第１の絶縁膜の上に跨るように、絶縁性金属酸化物よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に容量上部電極を形成する工程と、
前記第１の絶縁膜の上に、前記容量絶縁膜及び前記容量上部電極を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、前記第２の絶縁膜と異なる材料よりなる第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をリフローすることにより、前記第３の絶縁膜における前記容量上部電極の角部と対応する部位を滑らかにする工程と、
前記容量上部電極の角部と対応する部位が滑らかになっている前記第３の絶縁膜の上に第２の水素バリア膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第３の絶縁膜を形成する工程は、オゾンＣＶＤ法により、ノンドープ型のシリコン酸化膜又はボロン及びリンのうちの少なくとも１つがドープされたシリコン酸化膜よりなる前記第３の絶縁膜を形成する工程を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３の絶縁膜をリフローする工程と前記第２の水素バリア膜を形成する工程との間に、前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜に対して選択的にエッチングを行なって、前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を島状に形成する工程を備え、
前記第２の水素バリア膜を形成する工程は、前記第１の水素バリア膜の周端部と前記第２の水素バリア膜の下端部とが接続することにより、前記容量下部電極、前記容量絶縁膜及び前記容量上部電極よりなる強誘電体キャパシタが前記第１の水素バリア膜及び前記第２の水素バリア膜によって完全に覆われるようにする工程を含むことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記容量下部電極は、下側から順次形成された、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ２  膜及びＰｔ膜からなる積層膜により構成されていることを特徴とする請求項７〜１３のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量絶縁膜として絶縁性金属酸化物膜が用いられる強誘電体キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年におけるデジタル技術の進展に伴い、大容量のデータを処理及び保存する傾向が推進される中で電子機器が一段と高度化しているため、電子機器に使用される半導体装置を構成する半導体記憶素子の微細化が急速に進んでいる。また、ダイナミックＲＡＭの高集積化を実現するために、半導体記憶素子を構成する容量絶縁膜としては、従来のシリコン酸化物又はシリコン窒化物に代えて、高誘電体を用いる技術が広く研究開発されている。
【０００３】
また、低電圧での動作並びに高速での書き込み及び読み出しが可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。容量絶縁膜として強誘電体膜を用いる半導体記憶装置においては、水素の還元作用に起因して起きる強誘電体膜の自発分極特性の劣化又は喪失により、強誘電体膜が容量絶縁膜として機能しなくなる事態を防止する必要がある。特に強誘電体材料は酸素原子を持つ層状酸化物であるから、半導体装置の製造プロセスにおいて行なわれる水素雰囲気中での熱処理により簡単に還元されて、強誘電体膜の自発分極特性が容易に劣化又は喪失するという問題がある。
【０００４】
半導体装置の製造プロセスにおいて行なわれる水素雰囲気中での熱処理の一例としては、アルミ配線を形成した後にトランジスタの特性を確保するために、例えば４００℃の温度下で１０〜３０分間程度行なわれる水素アニール等が挙げられる。
【０００５】
以下、例えば、特許文献１に示されている、強誘電体膜よりなる容量絶縁膜を有する従来の半導体装置について図１１を参照しながら説明する。
【０００６】
図１１に示すように、半導体基板１０の表面部に埋め込み型の素子分離領域１１が形成されている。素子分離領域１１によって囲まれた領域における半導体基板１０の上にはゲート絶縁膜１２を介してゲート電極１３が形成されていると共に、素子分離領域１１によって囲まれた半導体基板１０の表面部にはソース領域１４及びドレイン領域１５が形成されており、ドレイン領域１５にはビット線１６が接続されている。ゲート電極１３、ソース領域１４及びドレイン領域１５によってメモリ素子用トランジスタとなる電界効果型トランジスタが構成されており、ゲート電極１３はワード線となる。
【０００７】
半導体基板１０の上には、ゲート電極１３、ソース領域１４、ドレイン領域１５及びビット線１６を覆うように保護絶縁膜１７が形成されており、該保護絶縁膜１７には該保護絶縁膜１７を貫通してソース領域１４に延びるタングステンよりなるコンタクトプラグ１８が埋め込まれており、保護絶縁膜１７の上にはコンタクトプラグ１８の上端と接続される容量下部電極１９が形成されている。容量下部電極１９は、Ｐｔ膜と、ＩｒＯ２  膜、Ｉｒ膜及びＴｉＡｌＮ膜の積層膜よりなり酸素及び水素の透過を防止する導電性積層バリア膜とから構成されている。
【０００８】
保護絶縁膜１７の上における容量下部電極１９同士の間にはシリコン窒化膜よりなる第１の水素バリア膜２０が形成され、容量下部電極１９及び第１の水素バリア膜２０の上には、強誘電体膜よりなる容量絶縁膜２１及び容量上部電極２２が形成されており、容量下部電極１９、容量絶縁膜２１及び容量上部電極２２によって強誘電体キャパシタが構成されている。
【０００９】
ところで、容量絶縁膜２１となる強誘電体膜を結晶化させるために行なわれる、例えば８５０℃の温度下における３分間の酸素アニール処理によって、コンタクトプラグを構成するタングステンと酸素とが異常反応を起こすことを防止するために、容量下部電極１９を構成する導電性積層バリア膜にＩｒＯ２  膜とＩｒ膜とが含まれている。
【００１０】
第１の水素バリア膜２０の上には、容量絶縁膜２１及び容量上部電極２２を覆うようにスパッタ法により形成されたＡｌ２Ｏ３（アルミナ）又はＴｉＡｌＯ（チタンアルミオキサイド）よりなる第２の水素バリア膜２３が形成されている。
【００１１】
【特許文献１】
特開平０４−１０２３６７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、前述の半導体装置においては、容量絶縁膜２１となる強誘電体膜を結晶化させるために行なわれる酸素アニール処理により、容量下部電極１９の内部において剥離が発生するので、水素雰囲気中での熱処理工程において容量絶縁膜２１に水素が侵入する事態を完全に防止することができないという第１の問題がある。
【００１３】
また、第２の水素バリア膜２３の結晶性及び被覆性が良くないために、第２の水素バリア膜２３は水素の侵入を完全に防止することができないという第２の問題がある。
【００１４】
前記に鑑み、本発明は、容量絶縁膜となる強誘電体膜を結晶化させるための酸素アニール処理において容量下部電極の内部に剥離が発生する事態を防止すると共に、第２の水素バリア膜の結晶性及び被覆性を向上させることにより、水素雰囲気中での熱処理工程において容量絶縁膜に水素が侵入する事態を確実に防止することを目的とする。
【００１５】
【課題を解決するための手段】
（第１の知見）
以下、第１の問題が発生するメカニズムについて、本件発明者が行なった考察について説明する。
【００１６】
前述のように、容量絶縁膜２１となる強誘電体膜を結晶化させるために、通常、６５０℃〜８５０℃の温度範囲で酸素アニール処理が行なわれる。図１２は、この酸素アニール処理によって引き起こされる第１の水素バリア膜２０の熱ストレスと半導体基板の温度との関係を表わす熱ストレスヒステリシス曲線を示している。尚、この場合の酸素アニール処理は、昇温レートが＋４℃／ｍｉｎであり、降温レートが−１０℃／ｍｉｎであり、８５０℃での保持時間は３０分間の条件で行なわれた。また、縦軸の正は引っ張りストレスを示し、負は圧縮ストレスを示している。
【００１７】
図１２から分かるように、基板温度が６００℃°以上になると、第１の水素バリア膜２０のストレスは圧縮方向から引っ張り方向に変化する。
【００１８】
そこで、本件発明者は、ストレスの圧縮方向から引っ張り方向への変化により、容量下部電極１９における積層界面、特にＩｒ膜とＴｉＡｌＮ膜との界面での密着性がもともと悪いことと相俟って、容量下部電極１９の内部において剥離が発生することを見出した。前述のように、容量下部電極１９の内部で剥離が発生すると、剥離面が水素のパスになるので、容量絶縁膜２２に水素が侵入する事態を完全に防止することは困難になる。
【００１９】
本発明の第１の解決原理は、第１の水素バリア膜が受けるストレスが圧縮方向から引っ張り方向に変化しても、該ストレスの変化が容量下部電極に及ばないようにするものである。
【００２０】
（第２の知見）
以下、第２の問題が発生するメカニズムについて、本件発明者が行なった考察について説明する。
【００２１】
第２の水素バリア膜２３は、通常、成膜中に水素が発生しないスパッタ法を用いて成膜されたＡｌ２Ｏ３膜等よりなる。
【００２２】
仮に、第２の水素バリア膜２３となるＡｌ２Ｏ３膜をＣＶＤ法により形成する場合には、２ＡｌＣｌ３＋３Ｈ２＋３ＣＯ２  →Ａｌ２Ｏ３＋３ＣＯ＋６ＨＣｌの反応が起こる。この場合、成膜ガス中に水素が含まれているため、ＣＶＤ法により第２の水素バリア膜２３を成膜するだけで、強誘電体キャパシタが劣化するという不具合が発生する。
【００２３】
従って、Ａｌ２Ｏ３膜等よりなる第２の水素バリア膜２３は、通常、成膜中に水素が発生しないスパッタ法を用いて成膜されるが、スパッタ法は一般的に段差被覆性に劣る。
【００２４】
そこで、本件発明者は、スパッタ法により第２の水素バリア膜２３を形成すると、第２の水素バリア膜２３における強誘電体キャパシタの角部と対応する部分において被覆性が悪くなり、水素に対するバリア性に重大な影響を与える結晶性及び緻密性が劣化するので、第２の水素バリア膜２３の結晶粒界に沿って水素パスが発生するということを見出した。このため、第２の水素バリア膜は水素の侵入を完全に防止できなくなるのである。
【００２５】
本発明の第２の解決原理は、第２の水素バリア膜における強誘電体キャパシタの角部と対応する部位の被覆性を向上させるものである。
【００２６】
本発明は、前述の第１及び第２の知見に基づきなされたものである。
【００２７】
本発明に係る第１の半導体装置は、基板上に形成された第１の水素バリア膜と、第１の水素バリア膜の上に形成された容量下部電極と、第１の水素バリア膜の上に容量下部電極の側面を覆い且つ容量下部電極の上面を露出させるように形成された第１の絶縁膜と、容量下部電極及び第１の絶縁膜の上に跨るように形成された絶縁性金属酸化物よりなる容量絶縁膜と、容量絶縁膜の上に形成された容量上部電極と、第１の絶縁膜の上に容量絶縁膜及び容量上部電極を覆うように形成され、容量上部電極の角部と対応する部位に傾斜部を有する第２の絶縁膜と、第２の絶縁膜の上に形成された第２の水素バリア膜とを備える。
【００２８】
第１の半導体装置によると、容量下部電極は第１の水素バリア膜の上に設けられているため、第１の水素バリア膜が受けるストレスが圧縮方向から引っ張り方向に変化しても、該ストレスの変化は容量下部電極に悪影響を与えないので、容量下部電極の内部において剥離が発生しない。このため、容量下部電極の内部において水素のパスが形成されない。また、第２の水素バリア膜は、容量上部電極の角部と対応する部位に傾斜部を有する第２の絶縁膜の上に形成されているため、第２の水素バリア膜における容量上部電極の角部と対応する部位の被覆性が向上するので、第２の水素バリア膜の結晶性及び緻密性が向上する。このため、第２の水素バリア膜には結晶粒界に沿う水素パスが発生しなくなるので、第２の水素バリア膜は水素の侵入を確実に防止することができる。従って、第１の半導体装置によると、容量絶縁膜に水素が侵入する事態を確実に防止することができる。
【００２９】
本発明に係る第２の半導体装置は、基板上に形成された第１の水素バリア膜と、第１の水素バリ膜の上に形成された容量下部電極と、第１の水素バリア膜の上に容量下部電極の側面を覆い且つ容量下部電極の上面を露出させるように形成された第１の絶縁膜と、容量下部電極及び第１の絶縁膜の上に跨るように形成された絶縁性金属酸化物よりなる容量絶縁膜と、容量絶縁膜の上に形成された容量上部電極と、第１の絶縁膜の上に容量絶縁膜及び容量上部電極を覆うように形成された第２の絶縁膜と、第２の絶縁膜と異なる材料よりなり、第２の絶縁膜を覆うように形成されていると共に容量上部電極の角部と対応する部位がリフローにより滑らかになっている第３の絶縁膜と、第３の絶縁膜の上に形成された第２の水素バリア膜とを備える。
【００３０】
第２の半導体装置によると、容量下部電極は第１の水素バリア膜の上に設けられているため、第１の水素バリア膜が受けるストレスが圧縮方向から引っ張り方向に変化しても、該ストレスの変化は容量下部電極に悪影響を与えないので、容量下部電極の内部において剥離が発生しない。このため、容量下部電極の内部において水素のパスが形成されない。また、第２の水素バリア膜は、容量上部電極の角部と対応する部位がリフローにより滑らかになっている第３の絶縁膜の上に形成されているため、第２の水素バリア膜における容量上部電極の角部と対応する部位の被覆性が向上するので、第２の水素バリア膜の結晶性及び緻密性が向上する。このため、第２の水素バリア膜には結晶粒界に沿う水素パスが発生しなくなるので、第２の水素バリア膜は水素の侵入を確実に防止することができる。従って、第２の半導体装置によると、容量絶縁膜に水素が侵入する事態を確実に防止することができる。
【００３１】
第１又は第２の半導体装置において、容量下部電極、容量絶縁膜及び容量上部電極よりなる強誘電体キャパシタは第１の水素バリア膜及び第２の水素バリア膜によって完全に覆われていることが好ましい。
【００３２】
このようにすると、容量絶縁膜に水素が侵入する事態をより確実に防止することができる。
【００３３】
第１又は第２の半導体装置において、第１の絶縁膜及び第２の絶縁膜は島状に形成されていると共に、第１の水素バリア膜の周端部と第２の水素バリア膜の下端部とが接続することにより、強誘電体キャパシタは第１の水素バリア膜及び第２の水素バリア膜によって完全に覆われていることが好ましい。
【００３４】
このようにすると、容量絶縁膜に水素が侵入する事態をより確実に防止することができる。
【００３５】
第１又は第２の半導体装置において、容量下部電極が、下側から順次形成された、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ２  膜及びＰｔ膜からなる積層膜により構成されている場合に、本発明の効果は特に発揮される。
【００３６】
すなわち、容量下部電極が前記の積層膜よりなる場合には、容量下部電極がストレスの変化の影響を受けると、容量下部電極における積層界面、特にＩｒ膜とＴｉＡｌＮ膜との界面での密着性が低下し易いが、第１又は第２の半導体装置によると、容量下部電極がストレスの変化の影響を受け難いので、容量下部電極における積層界面での密着性が低下し難い。
【００３７】
第２の半導体装置において、第３の絶縁膜は、オゾンＣＶＤ法により形成された、ノンドープ型のシリコン酸化膜又はボロン及びリンのうちの少なくとも１つがドープされたシリコン酸化膜よりなることが好ましい。
【００３８】
このようにすると、第３の絶縁膜における容量上部電極の角部と対応する部位をリフローにより確実に滑らかにすることができる。
【００３９】
本発明に係る第１の半導体装置の製造方法は、基板上に保護絶縁膜を介して第１の水素バリア膜を形成する工程と、第１の水素バリア膜の上に容量下部電極を形成する工程と、第１の水素バリア膜の上に容量下部電極の側面を覆い且つ容量下部電極の上面が露出するように第１の絶縁膜を形成する工程と、容量下部電極及び第１の絶縁膜の上に跨るように、絶縁性金属酸化物よりなる容量絶縁膜を形成する工程と、容量絶縁膜の上に容量上部電極を形成する工程と、第１の絶縁膜の上に、容量絶縁膜及び容量上部電極を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜における容量上部電極の角部と対応する部位に傾斜部を形成する工程と、傾斜部を有する第２の絶縁膜の上に第２の水素バリア膜を形成する工程とを備える。
【００４０】
第１の半導体装置の製造方法によると、容量下部電極は第１の水素バリア膜の上に設けられるため、第１の水素バリア膜が受けるストレスが圧縮方向から引っ張り方向に変化しても、該ストレスの変化は容量下部電極に悪影響を与えないので、容量下部電極の内部において剥離が発生しない。このため、容量下部電極の内部において水素のパスが形成されない。また、第２の水素バリア膜は、容量上部電極の角部と対応する部位に傾斜部を有する第２の絶縁膜の上に形成されるため、第２の水素バリア膜における容量上部電極の角部と対応する部位の被覆性が向上するので、第２の水素バリア膜の結晶性及び緻密性が向上する。このため、第２の水素バリア膜には結晶粒界に沿う水素パスが発生しなくなるので、第２の水素バリア膜は水素の侵入を確実に防止することができる。従って、容量絶縁膜に水素が侵入する事態を確実に防止することができる。
【００４１】
第１の半導体装置の製造方法において、第２の絶縁膜における容量上部電極の角部と対応する部位に傾斜部を形成する工程は、第２の絶縁膜に対して不活性イオンをスパッタリングすることにより傾斜部を形成する工程を含むことが好ましい。
【００４２】
このように、第２の絶縁膜に対して不活性イオンをスパッタリングすると、第２の絶縁膜における容量上部電極の角部と対応する部位に傾斜部を確実に形成することができる。
【００４３】
第１の半導体装置の製造方法において、第２の絶縁膜における容量上部電極の角部と対応する部位に傾斜部を形成する工程は、第２の絶縁膜に対して全面エッチングを行なうことにより傾斜部を形成する工程を含むことが好ましい。
【００４４】
このように、第２の絶縁膜に対して全面エッチングを行なうと、第２の絶縁膜における容量上部電極の角部と対応する部位に傾斜部を確実に形成することができる。
【００４５】
第１の半導体装置の製造方法は、第２の絶縁膜に傾斜部を形成する工程と第２の水素バリア膜を形成する工程との間に、第２の絶縁膜及び第１の絶縁膜に対して選択的にエッチングを行なって、第２の絶縁膜及び第１の絶縁膜を島状に形成する工程を備え、第２の水素バリア膜を形成する工程は、第１の水素バリア膜の周端部と第２の水素バリア膜の下端部とが接続することにより、容量下部電極、容量絶縁膜及び容量上部電極よりなる強誘電体キャパシタが第１の水素バリア膜及び第２の水素バリア膜によって完全に覆われるようにする工程を含むことが好ましい。
【００４６】
このようにすると、容量絶縁膜に水素が侵入する事態をより確実に防止することができる。
【００４７】
本発明に係る第２の半導体装置の製造方法は、基板上に保護絶縁膜を介して第１の水素バリア膜を形成する工程と、第１の水素バリア膜の上に容量下部電極を形成する工程と、第１の水素バリア膜の上に容量下部電極の側面を覆い且つ容量下部電極の上面が露出するように第１の絶縁膜を形成する工程と、容量下部電極及び第１の絶縁膜の上に跨るように、絶縁性金属酸化物よりなる容量絶縁膜を形成する工程と、容量絶縁膜の上に容量上部電極を形成する工程と、第１の絶縁膜の上に、容量絶縁膜及び容量上部電極を覆うように第２の絶縁膜を形成する工程と、第２の絶縁膜の上に、第２の絶縁膜と異なる材料よりなる第３の絶縁膜を形成する工程と、第３の絶縁膜をリフローすることにより、第３の絶縁膜における容量上部電極の角部と対応する部位を滑らかにする工程と、容量上部電極の角部と対応する部位が滑らかになっている第３の絶縁膜の上に第２の水素バリア膜を形成する工程とを備える。
【００４８】
第２の半導体装置の製造方法によると、容量下部電極は第１の水素バリア膜の上に設けられるため、第１の水素バリア膜が受けるストレスが圧縮方向から引っ張り方向に変化しても、該ストレスの変化は容量下部電極に悪影響を与えないので、容量下部電極の内部において剥離が発生しない。このため、容量下部電極の内部において水素のパスが形成されない。また、第２の水素バリア膜は、容量上部電極の角部と対応する部位がリフローにより滑らかになっている第３の絶縁膜の上に形成されるため、第２の水素バリア膜における容量上部電極の角部と対応する部位の被覆性が向上するので、第２の水素バリア膜の結晶性及び緻密性が向上する。このため、第２の水素バリア膜には結晶粒界に沿う水素パスが発生しなくなるので、第２の水素バリア膜は水素の侵入を確実に防止することができる。従って、容量絶縁膜に水素が侵入する事態を確実に防止することができる。
【００４９】
第２の半導体装置の製造方法において、第３の絶縁膜を形成する工程は、オゾンＣＶＤ法により、ノンドープ型のシリコン酸化膜又はボロン及びリンのうちの少なくとも１つがドープされたシリコン酸化膜よりなる第３の絶縁膜を形成する工程を含むことが好ましい。
【００５０】
このようにすると、第３の絶縁膜における容量上部電極の角部と対応する部位をリフローにより確実に滑らかにすることができる。
【００５１】
第２の半導体装置の製造方法は、第３の絶縁膜をリフローする工程と第２の水素バリア膜を形成する工程との間に、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜に対して選択的にエッチングを行なって、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を島状に形成する工程を備え、第２の水素バリア膜を形成する工程は、第１の水素バリア膜の周端部と第２の水素バリア膜の下端部とが接続することにより、容量下部電極、容量絶縁膜及び容量上部電極よりなる強誘電体キャパシタが第１の水素バリア膜及び第２の水素バリア膜によって完全に覆われるようにする工程を含むことが好ましい。
【００５２】
このようにすると、容量絶縁膜に水素が侵入する事態をより確実に防止することができる。
【００５３】
第１又は第２の半導体装置の製造方法は、容量下部電極が、下側から順次形成された、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ２  膜及びＰｔ膜からなる積層膜により構成されている場合に特に効果的である。
【００５４】
すなわち、容量下部電極が前記の積層膜よりなる場合には、容量下部電極がストレスの変化の影響を受けると、容量下部電極における積層界面、特にＩｒ膜とＴｉＡｌＮ膜との界面での密着性が低下し易いが、第１又は第２の半導体装置の製造方法により得られる半導体装置においては、容量下部電極がストレスの変化の影響を受け難いので、容量下部電極における積層界面での密着性が低下し難い。
【００５５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。
【００５６】
図１は第１の実施形態に係る半導体装置の断面構造を示しており、図１に示すように、シリコンよりなる半導体基板１００の表面部に埋め込み型の素子分離領域１０１が形成されている。素子分離領域１０１によって囲まれた領域における半導体基板１００の上にはゲート絶縁膜１０２を介してゲート電極１０３が形成されていると共に、素子分離領域１０１によって囲まれた半導体基板１００の表面部にはソース領域１０４及びドレイン領域１０５が形成されている。ゲート電極１０３、ソース領域１０４及びドレイン領域１０５の表面部にはコバルトシリサイド層１０６が形成されている。ゲート電極１０３、ソース領域１０４及びドレイン領域１０５によってメモリ素子用トランジスタとなる電界効果型トランジスタが構成されており、ゲート電極１０３はワード線となる。
【００５７】
半導体基板１００の上には、ゲート電極１０３、ソース領域１０４及びドレイン領域１０５を覆うように保護絶縁膜１０７が形成されており、該保護絶縁膜１０７の上における所定領域には第１の水素バリア膜１０８が形成されている。第１の水素バリア膜１０８及び保護絶縁膜１０７を貫通して延びるようにタングステンよりなるコンタクトプラグ１０９が埋め込まれており、該コンタクトプラグ１０９の下端はソース領域１０４と接続されている。
【００５８】
第１の水素バリア膜１０８の上にはコンタクトプラグ１０９の上端と接続される導電膜１１０が設けられていると共に、導電膜１１０の上に容量下部電極１１１が形成されており、導電膜１１０及び容量下部電極１１１の周囲は、上面が容量下部電極１１１の上面と面一である第１の絶縁膜１１２により取り囲まれている。
【００５９】
容量下部電極１１１及び第１の絶縁膜１１２の上には強誘電体膜よりなる容量絶縁膜１１３が形成され、該容量絶縁膜１１３の上には容量上部電極１１４が形成されており、容量下部電極１１１、容量絶縁膜１１３及び容量上部電極１１４によって強誘電体キャパシタが構成されている。
【００６０】
第１の絶縁膜１１２の上には強誘電体キャパシタを覆うように第２の絶縁膜１１５が設けられており、該第２の絶縁膜１１５における強誘電体キャパシタの角部と対応する部分には傾斜部１１５ａが設けられている。
【００６１】
第１の水素バリア膜１０８、第１の絶縁膜１１２及び第２の絶縁膜１１５を覆うように第２の水素バリア膜１１６が形成されており、該第２の水素バリア膜１１６の下端部と第１の水素バリア膜１０８の周端部とは接続されている。
【００６２】
以下、第１の実施形態に係る半導体装置の第１の製造方法について、図２（ａ）  〜（ｃ）  及び図３（ａ）  〜（ｃ）  を参照しながら説明する。
【００６３】
まず、図２（ａ）  に示すように、シリコンよりなる半導体基板１００の表面部に３００ｎｍ〜７５０ｎｍの厚さを持つ埋め込み型の素子分離領域１０１を形成した後、素子分離領域１０１によって囲まれた領域における半導体基板１００の上に３ｎｍ〜１２ｎｍの厚さを持つゲート絶縁膜１０２を形成する。次に、ゲート絶縁膜１０２の上に７０ｎｍ〜２００ｎｍの厚さを持つノンドープ型アモルファスシリコン膜を堆積した後、該アモルファスシリコン膜をドライエッチングによりパターニングしてゲート電極１０３を形成する。
【００６４】
次に、素子分離領域１０１によって囲まれた半導体基板１００の表面部にゲート電極１０３をマスクにボロンイオンを５〜１０×１０１５／ｃｍ２  のドーズ量でイオン注入した後、６５０℃〜８５０℃の温度範囲で１０〜３０分間の活性化アニールを行なって、ソース領域１０４及びドレイン領域１０５を形成する。また、ゲート電極１０３、ソース領域１０４及びドレイン領域１０５の表面部には５ｎｍ〜２０ｎｍの厚さを持つコバルトシリサイド層１０６を形成する。
【００６５】
次に、半導体基板１００の上には、ゲート電極１０３、ソース領域１０４及びドレイン領域１０５を覆うように３００ｎｍ〜７００ｎｍの厚さを持つＢＰＳＧ膜よりなる保護絶縁膜１０７を形成する。このＢＰＳＧ膜においては、ボロン濃度は０．５ｗｔ％〜２．５ｗｔ％に設定すると共に、リン濃度は１．０ｗｔ％〜６．０ｗｔ％に設定する。次に、ＣＶＤ法により保護絶縁膜１０７の上に５０ｎｍ〜２００ｎｍの厚さを持つＳｉＮ膜（シリコン窒化膜）よりなる第１の水素バリア膜１０８を堆積する。
【００６６】
次に、第１の水素バリア膜１０８及び保護絶縁膜１０７にコンタクトホールを形成した後、ＣＶＤ法により第１の水素バリア膜１０８の上に全面に亘ってタングステン膜を堆積し、その後、該タングステン膜に対してエッチバック又はＣＭＰを行なうことにより、第１の水素バリア膜１０８及び保護絶縁膜１０７を貫通して延びるコンタクトプラグ１０９を形成する。
【００６７】
次に、図２（ｂ）  に示すように、ＣＶＤ法により第１の水素バリア膜１０８の上に５ｎｍ〜５０ｎｍの厚さを持つＴｉＮ膜を堆積した後、スパッタ法によりＴｉＮ膜の上に、上層から順に積層された、５０ｎｍ〜１５０ｎｍの厚さを持つＰｔ膜、５０ｎｍ〜１５０ｎｍの厚さを持つＩｒＯ２  膜、５０ｎｍ〜１５０ｎｍの厚さを持つＩｒ膜及び１０ｎｍ〜１００ｎｍの厚さを持つＴｉＡｌＮ膜よりなる積層膜を堆積し、その後、ＴｉＮ膜及び積層膜をパターニングして、ＴｉＮ膜よりなる導電膜１１０と積層膜よりなる容量下部電極１１１とを形成する。
【００６８】
次に、ＨＤＰ（ハイ・デンシティー・プラズマ）−ＣＶＤ法により、第１の水素バリア膜１０８の上に導電膜１１０及び容量下部電極１１１を覆うように１５５ｎｍ〜８００ｎｍの厚さを持つ第１の絶縁膜１１２を堆積する。
【００６９】
次に、図２（ｃ）  に示すように、ＣＭＰ法により、第１の絶縁膜１１２に対して容量下部電極１１１が露出するまで研磨を行なって、第１の絶縁膜１１２の上面を容量下部電極１１１の上面と面一にする。
【００７０】
次に、ＭＯＤ（有機金属分解）法、ＭＯＣＶＤ（有機金属化学気相成膜）法、スパッタ法又は塗布法により、容量下部電極１１１及び第１の絶縁膜１１２の上に、５０ｎｍ〜１５０ｎｍの厚さを持つＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９  膜よりなるビスマス層状ペロブスカイト構造を有する強誘電体膜を形成した後、スパッタ法により、強誘電体膜の上に５０ｎｍ〜１００ｎｍの厚さを持つ白金膜を堆積し、その後、白金膜及び強誘電体膜をパターニングすることにより、強誘電体膜よりなる容量絶縁膜１１３と白金膜よりなる容量上部電極１１４とを形成する。これによって、容量下部電極１１１、容量絶縁膜１１３及び容量上部電極１１４よりなる強誘電体キャパシタが形成される。
【００７１】
次に、図３（ａ）  に示すように、第１の絶縁膜１１２の上に容量絶縁膜１１３及び容量上部電極１１４を覆うように５０ｎｍ〜３００ｎｍの厚さを持つシリコン酸化膜よりなる第２の絶縁膜１１５を形成した後、第２の絶縁膜１１５に対してアルゴンプラズマ雰囲気中でアルゴンイオンをスパッタリングすることにより、第２の絶縁膜１１５における容量上部電極１１４の角部と対応する部分に傾斜部１１５ａを形成する。アルゴンスパッタリングは、例えばソースパワー：３５０Ｗ、バイアスパワー：２５０Ｗ及びアルゴンガス流量：５ｍＬ／ｍｉｎ（標準状態）の条件で１２０秒間行なう。この場合、第２の絶縁膜１１５に傾斜部１１５ａを形成するスパッタリングにおいては、第２の絶縁膜１１５の傾斜部１１５ａにおいて容量上部電極１１４の角部が露出しないようにする。
【００７２】
次に、図３（ｂ）  に示すように、第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８に対して選択的にドライエッチングを行なって、第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８を島状にする。この場合においても、第２の絶縁膜１１５の傾斜部１１５ａにおいて容量上部電極１１４の角部が露出しないようにする。
【００７３】
次に、酸素雰囲気中の６５０℃〜８５０℃の温度下において１５秒間〜５分間のＲＴＡ（ラピッド・サーマル・アニール）による酸素アニールを行なうことにより、容量絶縁膜１１３の構成する強誘電体膜を結晶化させる。
【００７４】
図１２で説明したように、この酸素アニールにより第１の水素バリア膜１０８にストレス変化が起きる。ところが、第１の水素バリア膜１０８のストレス変化は導電膜１１０及び第１の絶縁膜１１２によって緩和されるので、容量下部電極１１１の積層界面、特にＩｒ膜とＴｉＡｌＮ膜との界面において剥離が発生しない。
【００７５】
次に、図３（ｃ）  に示すように、スパッタ法により、島状にエッチングされている、第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８を完全に覆うと共に５ｎｍ〜１００ｎｍの厚さを持つＡｌ２Ｏ３膜又はＴｉＡｌＯ膜よりなる第２の水素バリア膜１１６を堆積した後、第２の水素バリア膜１１６をパターニングして、島状の第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８を取り囲む部分以外の領域を除去する。この場合においても、第２の水素バリア膜１１６の下部と第１の水素バリア膜１０８の周端部との接続は確実に確保しておく。
【００７６】
第１の実施形態によると、第２の水素バリア膜１１６は、強誘電体キャパシタの角部と対応する部分に傾斜部１１５ａを有する第２の絶縁膜１１５の上に堆積されるため、スパッタ法により堆積されるにもかかわらず、第２の水素バリア膜１１６における強誘電体キャパシタの角部と対応する部分の被覆性が向上している。このため、第２の水素バリア膜１１６の全ての領域において結晶性及び緻密性が向上し、水素パスの発生を防止できるので、水素バリア機能が向上する。
【００７７】
以下、第１の実施形態を評価するために行なった試験結果について説明する。図９は、導電膜１１０となるＴｉＮ膜の膜厚と、容量下部電極１１１とコンタクトプラグ１０９とのコンタクト抵抗との関係を示しており、図９から明らかなように、ＴｉＮ膜の膜厚が０の場合、つまり導電膜１１０が設けられていない場合にはコンタクト抵抗にばらつきが見られるが、ＴｉＮ膜の膜厚が１０ｎｍ、２０ｎｍ及び４０ｎｍの場合には、コンタクト抵抗が小さい値で安定している。これらのことから、導電膜１１０が設けられていない場合には、容量下部電極１１１の積層界面において剥離が発生してコンタクト抵抗がばらつくが、導電膜１１０が設けられている場合には、容量下部電極１１１の積層界面において剥離が発生しないためにコンタクト抵抗が小さく且つ安定することが分かる。
【００７８】
図１０は、図１１に示した従来の半導体装置、第１の実施形態に係る半導体装置及び強誘電体膜単体（リファレンス）における強誘電体膜の分極量を示している。図１０から分かるように、第１の実施形態によると、製造プロセスにおいて発生する水素により容量絶縁膜１１３を構成する強誘電体膜が還元されて劣化する事態を防止できるため、強誘電体膜の分極量の劣化を低減することができる。また、第１の実施形態によると、容量絶縁膜１１３を構成する強誘電体膜の分極量は、強誘電体膜単体（リファレンス）における強誘電体膜の分極量と殆ど変わらない。
【００７９】
（第２の実施形態）
以下、本発明の第２の実施形態として、第１の実施形態に係る半導体装置の第２の製造方法について図４（ａ）  〜（ｃ）  及び図５（ａ）  〜（ｃ）  を参照しながら説明する。尚、第２の製造方法により製造される半導体装置は、第１の実施形態つまり第１の製造方法により製造される半導体装置に比べて、第２の絶縁膜１１５における強誘電体キャパシタと対応する部位に形成される傾斜部１１５ａが滑らかな形状を有している点においてのみ異なる。
【００８０】
まず、第１の実施形態と同様にして、図４（ａ）  に示すように、シリコンよりなる半導体基板１００の表面部に３００ｎｍ〜７５０ｎｍの厚さを持つ埋め込み型の素子分離領域１０１を形成した後、素子分離領域１０１によって囲まれた領域における半導体基板１００の上に３ｎｍ〜１２ｎｍの厚さを持つゲート絶縁膜１０２を形成する。次に、ゲート絶縁膜１０２の上に７０ｎｍ〜２００ｎｍの厚さを持つノンドープ型アモルファスシリコン膜を堆積した後、該アモルファスシリコン膜をドライエッチングによりパターニングしてゲート電極１０３を形成する。次に、素子分離領域１０１によって囲まれた半導体基板１００の表面部にゲート電極１０３をマスクにボロンイオンをイオン注入した後、活性化アニールを行なって、ソース領域１０４及びドレイン領域１０５を形成する。また、ゲート電極１０３、ソース領域１０４及びドレイン領域１０５の表面部には５ｎｍ〜２０ｎｍの厚さを持つコバルトシリサイド層１０６を形成する。
【００８１】
次に、半導体基板１００の上には、ゲート電極１０３、ソース領域１０４及びドレイン領域１０５を覆うように３００ｎｍ〜７００ｎｍの厚さを持つＢＰＳＧ膜よりなる保護絶縁膜１０７を形成した後、ＣＶＤ法により保護絶縁膜１０７の上に５０ｎｍ〜２００ｎｍの厚さを持つＳｉＮ膜よりなる第１の水素バリア膜１０８を堆積する。次に、第１の水素バリア膜１０８及び保護絶縁膜１０７にコンタクトホールを形成した後、ＣＶＤ法により第１の水素バリア膜１０８の上に全面に亘ってタングステン膜を堆積し、その後、該タングステン膜に対してエッチバック又はＣＭＰを行なうことにより、第１の水素バリア膜１０８及び保護絶縁膜１０７を貫通して延びるコンタクトプラグ１０９を形成する。
【００８２】
次に、図４（ｂ）  に示すように、ＣＶＤ法により第１の水素バリア膜１０８の上に５ｎｍ〜５０ｎｍの厚さを持つＴｉＮ膜を堆積した後、スパッタ法によりＴｉＮ膜１１０の上に、上層から順に積層された、５０ｎｍ〜１５０ｎｍの厚さを持つＰｔ膜、５０ｎｍ〜１５０ｎｍの厚さを持つＩｒＯ２  膜、５０ｎｍ〜１５０ｎｍの厚さを持つＩｒ膜及び１０ｎｍ〜１００ｎｍの厚さを持つＴｉＡｌＮ膜よりなる積層膜を堆積し、その後、ＴｉＮ膜及び積層膜をパターニングして、ＴｉＮ膜よりなる導電膜１１０と積層膜よりなる容量下部電極１１１とを形成する。
【００８３】
次に、ＨＤＰ−ＣＶＤ法により、第１の水素バリア膜１０８の上に導電膜１１０及び容量下部電極１１１を覆うように１５５ｎｍ〜８００ｎｍの厚さを持つ第１の絶縁膜１１２を堆積する。
【００８４】
次に、図４（ｃ）  に示すように、ＣＭＰ法により、第１の絶縁膜１１２に対して容量下部電極１１１が露出するまで研磨を行なって、第１の絶縁膜１１２の上面を容量下部電極１１１の上面とを面一にする。
【００８５】
次に、ＭＯＤ（有機金属分解）法、ＭＯＣＶＤ（有機金属化学気相成膜）法、スパッタ法又は塗布法により、容量下部電極１１１及び第１の絶縁膜１１２の上に、５０ｎｍ〜１５０ｎｍの厚さを持つＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９  膜よりなるビスマス層状ペロブスカイト構造を有する強誘電体膜を形成した後、スパッタ法により、強誘電体膜の上に５０ｎｍ〜１００ｎｍの厚さを持つ白金膜を堆積し、その後、白金膜及び強誘電体膜をパターニングすることにより、強誘電体膜よりなる容量絶縁膜１１３と白金膜よりなる容量上部電極１１４とを形成する。これによって、容量下部電極１１１、容量絶縁膜１１３及び容量上部電極１１４よりなる強誘電体キャパシタが形成される。
【００８６】
次に、図５（ａ）  に示すように、第１の絶縁膜１１２の上に容量絶縁膜１１３及び容量上部電極１１４を覆うように５０ｎｍ〜３００ｎｍの厚さを持つシリコン酸化膜よりなる第２の絶縁膜１１５を形成した後、例えば酸化膜エッチング装置を用いて、第２の絶縁膜１１５に対して全面エッチングを行なうことにより、第２の絶縁膜１１５における容量上部電極１１４の角部と対応する部分に滑らかな傾斜部１１５ａを形成する。全面エッチングは、例えばソースパワー：２２００Ｗ、バイアスパワー：１３００Ｗ、チャンバーの圧力：０．６６５Ｐａ、Ｃ２Ｆ６ガス流量：４０ｍＬ／ｍｉｎ（標準状態）、Ｏ２  ガス流量：２ｍＬ／ｍｉｎ（標準状態）の条件で１０秒間行なう。この場合、第２の絶縁膜１１５に滑らかな傾斜部１１５ａを形成する全面エッチングにおいては、第２の絶縁膜１１５の傾斜部１１５ａにおいて容量上部電極１１１及び容量絶縁膜１１３の角部が露出しないようにする。
【００８７】
次に、図５（ｂ）  に示すように、第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８に対して選択的にドライエッチングを行なって、第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８を島状にする。この場合においても、第２の絶縁膜１１５の傾斜部１１５ａにおいて容量上部電極１１１及び容量絶縁膜１１３の角部が露出しないようにする。
【００８８】
次に、酸素雰囲気中の６５０℃〜８５０℃の温度下において１５秒間〜５分間のＲＴＡによる酸素アニールを行なうことにより、容量絶縁膜１１３の構成する強誘電体膜を結晶化させる。
【００８９】
図１２で説明したように、この酸素アニールにより第１の水素バリア膜１０８にストレス変化が起きるが、第１の水素バリア膜１０８のストレス変化は導電膜１１０及び第１の絶縁膜１１２によって緩和されるので、容量下部電極１１１の積層界面、特にＩｒ膜とＴｉＡｌＮ膜との界面において剥離が発生しない。
【００９０】
次に、図５（ｃ）  に示すように、スパッタ法により、島状にエッチングされている、第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８を完全に覆うと共に５ｎｍ〜１００ｎｍの厚さを持つＡｌ２Ｏ３膜又はＴｉＡｌＯ膜よりなる第２の水素バリア膜１１６を堆積した後、第２の水素バリア膜１１６をパターニングして、島状の第２の絶縁膜１１５、第１の絶縁膜１１２及び第１の水素バリア膜１０８を取り囲む部分以外の領域を除去する。この場合においても、第２の水素バリア膜１１６の下部と第１の水素バリア膜１０８の周端部との接続は確実に確保しておく。
【００９１】
第２の実施形態によると、強誘電体キャパシタの角部と対応する部分に滑らかな傾斜部１１５ａを有する第２の絶縁膜１１５の上に第２の水素バリア膜１１６を堆積するため、スパッタ法により堆積されるにもかかわらず、第２の水素バリア膜１１６における強誘電体キャパシタの角部と対応する部分の被覆性が向上している。このため、第２の水素バリア膜１１６の全ての領域において結晶性及び緻密性が向上し、水素パスの発生を防止できるので、水素バリア機能が向上する。
【００９２】
（第３の実施形態）
以下、第３の実施形態に係る半導体装置について、図６を参照しながら説明する。
【００９３】
図６は第３の実施形態に係る半導体装置の断面構造を示しており、図６に示すように、シリコンよりなる半導体基板２００の表面部に埋め込み型の素子分離領域２０１が形成されている。素子分離領域２０１によって囲まれた領域における半導体基板２００の上にはゲート絶縁膜２０２を介してゲート電極２０３が形成されていると共に、素子分離領域２０１によって囲まれた半導体基板２００の表面部にはソース領域２０４及びドレイン領域２０５が形成されている。ゲート電極２０３、ソース領域２０４及びドレイン領域２０５の表面部にはコバルトシリサイド層２０６が形成されている。ゲート電極２０３、ソース領域２０４及びドレイン領域２０５によってメモリ素子用トランジスタとなる電界効果型トランジスタが構成されており、ゲート電極２０３はワード線となる。
【００９４】
半導体基板２００の上には、ゲート電極２０３、ソース領域２０４及びドレイン領域２０５を覆うように保護絶縁膜２０７が形成されており、該保護絶縁膜２０７の上における所定領域には第１の水素バリア膜２０８が形成されている。第１の水素バリア膜２０８及び保護絶縁膜２０７を貫通して延びるようにタングステンよりなるコンタクトプラグ２０９が埋め込まれており、該コンタクトプラグ２０９の下端はソース領域２０４と接続されている。
【００９５】
第１の水素バリア膜２０８の上にはコンタクトプラグ２０９の上端と接続される導電膜２１０が設けられていると共に、導電膜２１０の上に容量下部電極２１１が形成されており、導電膜２１０及び容量下部電極２１１の周囲は、上面が容量下部電極２１１の上面と面一である第１の絶縁膜２１２により取り囲まれている。
【００９６】
容量下部電極２１１及び第１の絶縁膜２１２の上には強誘電体膜よりなる容量絶縁膜２１３が形成され、該容量絶縁膜２１３の上には容量上部電極２１４が形成されており、容量下部電極２１１、容量絶縁膜２１３及び容量上部電極２１４によって強誘電体キャパシタが構成されている。
【００９７】
第１の絶縁膜２１２の上には、強誘電体キャパシタを覆うように、ノンドープ型のシリコン酸化膜よりなる第２の絶縁膜２１５とＢＰＳＧ膜よりなる第３の絶縁膜２１６とが形成されている。尚、第３の絶縁膜２１６としては、ＢＰＳＧ膜に代えて、ノンドープ型のシリコン酸化膜又はボロン若しくはリンがドープされたシリコン酸化膜を用いてもよい。
【００９８】
第１の水素バリア膜２０８、第１の絶縁膜２１２、第２の絶縁膜２１５及び第３の絶縁膜２１６を覆うように第２の水素バリア膜２１７が形成されており、該第２の水素バリア膜２１７の下端部と第１の水素バリア膜２０８の周端部とは接続されている。
【００９９】
以下、第３の実施形態に係る半導体装置の第１の製造方法について、図７（ａ）  〜（ｃ）  及び図８（ａ）  〜（ｃ）  を参照しながら説明する。
【０１００】
まず、図７（ａ）  に示すように、シリコンよりなる半導体基板２００の表面部に３００ｎｍ〜７５０ｎｍの厚さを持つ埋め込み型の素子分離領域２０１を形成した後、素子分離領域２０１によって囲まれた領域における半導体基板２００の上に３ｎｍ〜１２ｎｍの厚さを持つゲート絶縁膜２０２を形成する。次に、ゲート絶縁膜２０２の上に７０ｎｍ〜２００ｎｍの厚さを持つノンドープ型アモルファスシリコン膜を堆積した後、該アモルファスシリコン膜をドライエッチングによりパターニングしてゲート電極２０３を形成する。
【０１０１】
次に、素子分離領域２０１によって囲まれた半導体基板２００の表面部にゲート電極２０３をマスクにボロンイオンを５〜１０×１０１５／ｃｍ２  のドーズ量でイオン注入した後、６５０℃〜８５０℃の温度範囲で１０〜３０分間の活性化アニールを行なって、ソース領域２０４及びドレイン領域２０５を形成する。また、ゲート電極２０３、ソース領域２０４及びドレイン領域２０５の表面部には５ｎｍ〜２０ｎｍの厚さを持つコバルトシリサイド層２０６を形成する。
【０１０２】
次に、半導体基板２００の上には、ゲート電極２０３、ソース領域２０４及びドレイン領域２０５を覆うように３００ｎｍ〜７００ｎｍの厚さを持つＢＰＳＧ膜よりなる保護絶縁膜２０７を形成する。このＢＰＳＧ膜においては、ボロン濃度は０．５ｗｔ％〜２．５ｗｔ％に設定すると共に、リン濃度は１．０ｗｔ％〜６．０ｗｔ％に設定する。次に、ＣＶＤ法により保護絶縁膜２０７の上に５０ｎｍ〜２００ｎｍの厚さを持つＳｉＮ膜（シリコン窒化膜）よりなる第１の水素バリア膜２０８を堆積する。
【０１０３】
次に、第１の水素バリア膜２０８及び保護絶縁膜２０７にコンタクトホールを形成した後、ＣＶＤ法により第１の水素バリア膜２０８の上に全面に亘ってタングステン膜を堆積し、その後、該タングステン膜に対してエッチバック又はＣＭＰを行なうことにより、第１の水素バリア膜２０８及び保護絶縁膜２０７を貫通して延びるコンタクトプラグ２０９を形成する。
【０１０４】
次に、図７（ｂ）  に示すように、ＣＶＤ法により第１の水素バリア膜２０８の上に５ｎｍ〜５０ｎｍの厚さを持つＴｉＮ膜を堆積した後、スパッタ法によりＴｉＮ膜の上に、上層から順に積層された、５０ｎｍ〜１５０ｎｍの厚さを持つＰｔ膜、５０ｎｍ〜１５０ｎｍの厚さを持つＩｒＯ２  膜、５０ｎｍ〜１５０ｎｍの厚さを持つＩｒ膜及び１０ｎｍ〜１００ｎｍの厚さを持つＴｉＡｌＮ膜よりなる積層膜を堆積し、その後、ＴｉＮ膜及び積層膜をパターニングして、ＴｉＮ膜よりなる導電膜２１０と積層膜よりなる容量下部電極２１１とを形成する。
【０１０５】
次に、ＨＤＰ−ＣＶＤ法により、第１の水素バリア膜２０８の上に導電膜２１０及び容量下部電極２１１を覆うように１５５ｎｍ〜８００ｎｍの厚さを持つ第１の絶縁膜２１２を堆積する。
【０１０６】
次に、図７（ｃ）  に示すように、ＣＭＰ法により、第１の絶縁膜２１２に対して容量下部電極２１１が露出するまで研磨を行なって、第１の絶縁膜２１２の上面を容量下部電極２１１の上面と面一にする。
【０１０７】
次に、ＭＯＤ（有機金属分解）法、ＭＯＣＶＤ（有機金属化学気相成膜）法、スパッタ法又は塗布法により、容量下部電極２１１及び第１の絶縁膜２１２の上に、５０ｎｍ〜１５０ｎｍの厚さを持つＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９  膜よりなるビスマス層状ペロブスカイト構造を有する強誘電体膜を形成した後、スパッタ法により、強誘電体膜の上に５０ｎｍ〜１００ｎｍの厚さを持つ白金膜を堆積し、その後、白金膜及び強誘電体膜をパターニングすることにより、強誘電体膜よりなる容量絶縁膜２１３と白金膜よりなる容量上部電極２１４とを形成する。これによって、容量下部電極２１１、容量絶縁膜２１３及び容量上部電極２１４よりなる強誘電体キャパシタが形成される。
【０１０８】
次に、図８（ａ）  に示すように、例えばＣＶＤ法により、第１の絶縁膜２１２の上に容量絶縁膜２１３及び容量上部電極２１４を覆うように５０ｎｍ〜２００ｎｍの厚さを持つノンドープ型のシリコン酸化膜よりなり拡散防止膜となる第２の絶縁膜２１５を堆積する。この場合、第２の絶縁膜２１５は、例えば、Ｏ３  の濃度：１１ｗｔ％、Ｏ３  ガスの流量：５５００ｍＬ／ｍｉｎ（標準状態）、Ｈｅ２  ガスの流量：４０００ｍＬ／ｍｉｎ（標準状態）、Ｎ２  ガスの流量：２０００ｍＬ／ｍｉｎ（標準状態）、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４  ）ガスの流量：３５０ｍｇ／ｍｉｎ、温度：４００℃、圧力：６６５０Ｐａ、時間：１０秒間の条件で堆積する。
【０１０９】
次に、例えばオゾンＣＶＤ法により、第２の絶縁膜２１５の上に、３００ｎｍ〜７００ｎｍの厚さを持つＢＰＳＧ膜よりなる第３の絶縁膜２１６を堆積する。このＢＰＳＧ膜においては、ボロン濃度は０．５ｗｔ％〜６．０ｗｔ％に設定すると共に、リン濃度は１．０ｗｔ％〜６．０ｗｔ％に設定する。また、このＢＰＳＧ膜は、例えば、Ｏ３  濃度：１１ｗｔ％、Ｏ３  ガスの流量：４０００ｍＬ／ｍｉｎ（標準状態）、Ｈｅ２  ガスの流量：４０００ｍＬ／ｍｉｎ（標準状態）、Ｎ２  ガスの流量：２０００ｍＬ／ｍｉｎ（標準状態）、ＴＥＯＳガスの流量：５００ｍｇ／ｍｉｎ、ＴＭＰＯ（ＰＯ（ＯＣＨ３）３）ガスの流量：２３ｍｇ／ｍｉｎ、ＴＥＢ（Ｂ（ＯＣ２Ｈ５）３  ）ガスの流量：１００ｍｇ／ｍｉｎ、温度：４８０℃、圧力：２６６００Ｐａ、時間：５０秒の条件で堆積する。尚、第３の絶縁膜２１６としては、プロセスガスに、ＴＭＰＯ（ＰＯ（ＯＣＨ３）３）ガス及びＴＥＢ（Ｂ（ＯＣ２Ｈ５）３  ）ガスのうちの少なくとも１つを添加しないで、ＢＰＳＧ膜に代えて、ノンドープ型のシリコン酸化膜又はボロン若しくはリンがドープされたシリコン酸化膜を形成してもよい。
【０１１０】
次に、第３の絶縁膜２１６、第２の絶縁膜２１５、第１の絶縁膜２１２及び第１の水素バリア膜２０８に対して選択的にドライエッチングを行なって、第３の絶縁膜２１６、第２の絶縁膜２１５、第１の絶縁膜２１２及び第１の水素バリア膜２０８を島状にする。この場合、第３の絶縁膜２１６及び第２の絶縁膜２１５において容量上部電極２１４の角部が露出しないようにする。
【０１１１】
次に、図８（ｂ）  に示すように、酸素雰囲気中の６５０℃〜８５０℃の温度下において１５秒間〜３０分間のＲＴＡによる酸素アニールを行なうことにより、容量絶縁膜１１３の構成する強誘電体膜を結晶化させると共に第３の絶縁膜２１６をリフローさせる。このリフローにより、第３の絶縁膜２１６における強誘電体キャパシタの角部と対応する部分が滑らかになる。この場合、ＢＰＳＧ膜よりなる第３の絶縁膜２１６と、容量上部電極２１４及び容量絶縁膜２１３との間にノンドープ型のシリコン酸化膜よりなる第２の絶縁膜２１５が介在しているため、第３の絶縁膜２１６を構成するボロン又はリンが容量上部電極２１４及び容量絶縁膜２１３に拡散する事態が防止される。
【０１１２】
次に、図８（ｃ）  に示すように、スパッタ法により、島状にエッチングされている、第３の絶縁膜２１６、第２の絶縁膜２１５、第１の絶縁膜２１２及び第１の水素バリア膜２０８を完全に覆うと共に５ｎｍ〜１００ｎｍの厚さを持つＡｌ２Ｏ３膜又はＴｉＡｌＯ膜よりなる第２の水素バリア膜２１７を堆積した後、第２の水素バリア膜２１７をパターニングして、島状の第３の絶縁膜２１６、第２の絶縁膜２１５、第１の絶縁膜２１２及び第１の水素バリア膜２０８を取り囲む部分以外の領域を除去する。この場合においても、第２の水素バリア膜２１７の下部と第１の水素バリア膜２０８の周端部との接続は確実に確保しておく。
【０１１３】
第３の実施形態によると、第３の絶縁膜２１６をリフローさせて第３の絶縁膜２１６における強誘電体キャパシタの角部と対応する部分を滑らかにしておいてから第２の水素バリア膜２１７を堆積するため、スパッタ法により堆積されるにもかかわらず、第２の水素バリア膜２１７における強誘電体キャパシタの角部と対応する部分の被覆性が向上している。このため、第２の水素バリア膜２１７の全ての領域において結晶性及び緻密性が向上し、水素パスの発生を防止できるので、第２の水素バリア膜２１７の水素バリア機能が向上する。
【０１１４】
また、第３の絶縁膜２１６をリフローさせる工程は、容量絶縁膜２１３を構成する強誘電体膜を結晶化させる工程と同じ酸素アニールによって行なわれるため、工程数の増加を抑制することができる。
【０１１５】
【発明の効果】
第１若しくは第２の半導体装置又は第１若しくは第２の半導体装置の製造方法によると、容量下部電極は第１の水素バリア膜の上に設けられていると共に、第２の水素バリア膜は、容量上部電極の角部と対応する部位に傾斜部を有する第２の絶縁膜の上に形成されているため、容量絶縁膜に水素が侵入する事態を確実に防止することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の断面図である。
【図２】（ａ）  〜（ｃ）  は第１の実施形態に係る半導体装置の第１の製造方法の各工程を示す断面図である。
【図３】（ａ）  〜（ｃ）  は第１の実施形態に係る半導体装置の第１の製造方法の各工程を示す断面図である。
【図４】（ａ）  〜（ｃ）  は第１の実施形態に係る半導体装置の第２の製造方法の各工程を示す断面図である。
【図５】（ａ）  〜（ｃ）  は第１の実施形態に係る半導体装置の第２の製造方法の各工程を示す断面図である。
【図６】第３の実施形態に係る半導体装置の断面図である。
【図７】（ａ）  〜（ｃ）  は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）  〜（ｃ）  は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】第１の実施形態に係る半導体装置において、導電膜となるＴｉＮ膜の膜厚と、容量下部電極とコンタクトプラグとのコンタクト抵抗との関係を示す図である。
【図１０】従来の半導体装置、第１の実施形態に係る半導体装置及び強誘電体膜単体における強誘電体膜の分極量を示す図である。
【図１１】従来の半導体装置の断面図である。
【図１２】酸素アニール処理によって引き起こされる第１の水素バリア膜の熱ストレスと半導体基板の温度との関係を表わす熱ストレスヒステリシス曲線を示す図である。
【符号の説明】
１００  半導体基板
１０１  素子分離領域
１０２  ゲート絶縁膜
１０３  ゲート電極
１０４  ソース領域
１０５  ドレイン領域
１０６  コバルトシリサイド
１０７  保護絶縁膜
１０８  コンタクトプラグ
１０９  導電膜
１１０  導電膜
１１１  容量下部電極
１１２  第１の絶縁膜
１１３  容量絶縁膜
１１４  容量上部電極
１１５  第２の絶縁膜
１１６  第２の水素バリア膜
２００  半導体基板
２０１  素子分離領域
２０２  ゲート酸化膜
２０３  ゲート電極
２０４  ソース領域
２０５  ドレイン領域
２０６  コバルトシリサイド層
２０７  保護絶縁膜
２０８  第１の水素バリア膜
２０９  コンタクトプラグ
２１０  導電膜
２１１  容量下部電極
２１２  第１の絶縁膜
２１３  容量絶縁膜
２１４  容量上部電極
２１５  第２の絶縁膜
２１６  第３の絶縁膜
２１７  第２の水素バリア膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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