(57)【要約】【課題】直流電流が抵抗相互の接続部分でコンタクト部を介して配線層を流れると、コンタクト抵抗のばらつきに起因する基準電圧のばらつきがそのまま表示画面の階調表示に現れるため、表示画面の階調ばらつきが大きくなる。【解決手段】デジタル表示データをアナログ表示信号に変換するＤＡ変換回路として基準電圧選択型ＤＡ変換回路を用いるとともに、その基準電圧を抵抗分割型基準電圧発生回路で発生する液晶表示装置において、抵抗分割回路（抵抗Ｒ１〜Ｒｎ−１）を連続するポリシリコン層１６１によって形成する一方、抵抗分割回路の各分割点からコンタクト部１６２を介して配線層１６３の基準電圧線３１（３１−１〜３１−ｎ）に基準電圧を取り出すようにすることにより、コンタクト部１６２の抵抗値のばらつきに起因する基準電圧のばらつきが発生しないようにして、コンタクト部１６２の抵抗値のばらつきに左右されない階調表示を実現する。【選択図】        図５
2004198672.tif 000002
【特許請求の範囲】
【請求項１】
透明絶縁基板上に画素が行列状に配置されてなる画素部と、
前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、
前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した１つの基準電圧を選択してアナログ表示信号として前記画素部に供給するＤＡ変換手段とを備え、
前記基準電圧発生手段が、
前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成された不純物を含む半導体層と、
前記半導体層における前記複数の抵抗素子の個々の抵抗値に対応した長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を前記ＤＡ変換手段に伝送する複数の配線を含む配線層とを有する
ことを特徴とする表示装置。
【請求項２】
前記表示素子が液晶セルである
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記画素部、前記基準電圧発生手段および前記ＤＡ変換手段は、前記透明絶縁基板上に低温ポリシリコンあるいは連続粒界結晶シリコンを用いて形成されている
ことを特徴とする請求項１記載の表示装置。
【請求項４】
透明絶縁基板上に画素が行列状に配置されてなる画素部と、
前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、
前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した１つの基準電圧を選択してアナログ表示信号として前記画素部に供給するＤＡ変換手段とを備え、
前記基準電圧発生手段が、
前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成された不純物を含む半導体層と、
前記半導体層における前記複数の抵抗素子の個々の抵抗値に対応した長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を前記ＤＡ変換手段に伝送する複数の配線を含む配線層とを有する構成の表示装置を画面表示部として具備する
ことを特徴とする携帯端末。
【請求項５】
前記表示装置は、前記画素の表示素子として液晶セルを用いた液晶表示装置である
ことを特徴とする請求項４記載の携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置やＥＬ(liquid crystal display)表示装置などの表示装置および当該表示装置を画面表示部として具備する携帯端末に関し、特に画素部と共にその周辺の駆動回路を同じ透明絶縁基板上に一体的に形成してなるいわゆる駆動回路一体型表示装置および当該表示装置を画面表示部として具備する携帯端末に関する。
【０００２】
【従来の技術】
液晶表示装置やＥＬ表示装置に代表されるフラットパネル型表示装置の分野では、近年、表示装置の小型化、薄型化を図るために、画素が行列状に配置されてなる画素部と同じ透明絶縁基板、例えばガラス基板（表示パネル）上に、当該画素部を駆動する周辺の駆動回路、具体的には画素部の各画素を行単位で選択走査する垂直駆動回路や、当該垂直駆動回路によって選択された行の画素に表示信号を書き込む水平駆動回路などを一体的に形成してなる駆動回路一体型表示装置の開発が進められている。
【０００３】
また、水平駆動回路としてデジタルインターフェース駆動回路を搭載し、当該駆動回路におけるデジタルアナログ変換回路（以下、「ＤＡ変換回路」と記す）として基準電圧選択型ＤＡ変換回路を用いてなる駆動回路一体型液晶表示装置において、階調数分の基準電圧を発生するのに、複数の抵抗素子を直列に接続し、これら抵抗素子の各接続点から抵抗分割によって基準電圧を得る構成の抵抗分割型基準電圧発生回路を用い、これら抵抗素子をガラス基板上に形成された不純物を含む半導体層によって構成することにより、製造工程を簡素化するとともに、さらなる小型化、薄型化を図っている（例えば、特許文献１参照）。
【０００４】
具体的には、基準電圧発生回路を構成する抵抗素子を、ガラス基板上に形成されたポリシリコンを用いて画素のスイッチング素子（画素トランジスタ）と共に形成することにより、製造工程を簡素化するとともに、表示パネルのさらなる薄型化、小型化を図っている。なお、図９に示すように、基準電圧発生回路（抵抗分割回路）の各分割点、即ち抵抗素子Ｒ，Ｒ相互の接続点Ｏに得られる各基準電圧は、抵抗値が小さいアルミニウム配線等の引き回し線Ｐにより、複数の基準電圧の中からデジタル表示データに対応した１つの基準電圧を選択するためのＤＡ変換部（図示せず）まで伝送されることになる。
【０００５】
このように、ガラス基板上に画素部と一体的に形成してなる抵抗分割型基準電圧発生回路において、抵抗素子Ｒを画素トランジスタと共にポリシリコンで形成し、引き回し線Ｐをアルミニウム等の金属で形成する場合には、当然のことながら、抵抗素子Ｒを形成する層と引き回し線Ｐを形成する層とは別の層となる。具体的には、図１０（Ａ），（Ｂ）から明らかなように、抵抗素子Ｒはポリシリコン層１０１によって形成される。このポリシリコン層１０１の長さＬおよび幅Ｗによって抵抗素子Ｒの抵抗値が決まる。また、引き回し線Ｐは配線層１０２によって形成される。そして、配線層１０２の引き回し線Ｐは、隣り合う２つの抵抗素子Ｒ，Ｒの各端部とコンタクト部１０３Ａ，１０３Ｂによって電気的に接続される。
【０００６】
【特許文献１】
特開平１１−２１８７３９号公報
【０００７】
【発明が解決しようとする課題】
上述したように、抵抗素子Ｒを形成する層（ポリシリコン層１０１）と引き回し線Ｐを形成する層（配線層１０２）とが異なる場合、隣り合う抵抗素子Ｒ，Ｒ相互間をコンタクト部１０３Ａ，１０３Ｂを用いて配線層１０２を介して電気的に接続する構成を採ることで、直列に接続された抵抗素子Ｒ，Ｒからなる抵抗分割回路に直流電流を流した際に、この直流電流が抵抗素子Ｒ，Ｒ間では配線層１０２を経由して流れることになるため、電気的にコンタクト部１０３Ａ，１０３Ｂの抵抗（以下、「コンタクト抵抗」と記す）がみえてくる。このコンタクト抵抗の抵抗値にばらつきがあると、抵抗素子相互の接続点Ｏに得られる各基準電圧にばらつきが生じる。
【０００８】
このコンタクト抵抗の抵抗値のばらつきに起因する基準電圧のばらつきについては、抵抗分割回路に流す直流電流が小さいときにはそれほど問題にならない。しかし、近年、表示装置の多画素化、大画面化に伴って階調電位を短時間に決める必要があるため、抵抗分割回路に大きな直流電流を流さざるを得なくなってきている。そして、抵抗分割回路に大きな直流電流を流すことで、コンタクト抵抗の抵抗値のばらつきに起因する基準電圧のばらつきが大きくなり、これがそのまま表示画面の階調表示に現れるため、表示画面の階調ばらつきが大きくなるという課題があった。
【０００９】
また、コンタクト抵抗の抵抗値のばらつきが、直列に接続された抵抗素子の総抵抗値に加算されることになるため、このコンタクト抵抗の抵抗値のばらつきを考慮してそのばらつき分を見越した設計が必要となる。具体的には、コンタクト抵抗の抵抗値のばらつきが表示画面の階調ばらつきとして現れないように、大きめの直流電流を抵抗分割回路に流すようにする。したがって、抵抗分割回路に流す直流電流を増やす分だけ基準電圧発生回路での消費電力が大きくなるため、液晶表示装置の低消費電力化の妨げになるという課題もあった。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、基準電圧選択型ＤＡ変換回路を用いた場合において、直列に接続された抵抗素子相互間におけるコンタクト抵抗の抵抗値のばらつきに左右されない階調表示が可能で、しかも低消費電力化が可能な表示装置および当該表示装置を画面表示部として具備する携帯端末を提供することにある。
【００１１】
【課題を解決するための手段】
本発明による表示装置は、透明絶縁基板上に画素が行列状に配置されてなる画素部と、前記画素部と同じ透明絶縁基板上に形成され、互いに直列に接続された複数の抵抗素子による抵抗分割によってデジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生手段と、前記画素部と同じ透明絶縁基板上に形成され、前記画素部と同じ透明絶縁基板上に形成され、前記複数の基準電圧の中から前記デジタル表示データに対応した１つの基準電圧を選択してアナログ表示信号として前記画素部に供給するＤＡ変換手段とを備え、前記基準電圧発生手段が、前記複数の抵抗素子の数および総抵抗値に対応した長さで前記透明絶縁基板上に連続して形成された不純物を含む半導体層と、前記半導体層における前記複数の抵抗素子の個々の抵抗値に対応した長さ位置にコンタクト部を介して電気的に接続され、当該長さ位置にそれぞれ発生する前記複数の基準電圧の各々を前記ＤＡ変換手段に伝送する複数の配線を含む配線層とを有する構成となっている。かかる構成の表示装置は、ＰＤＡ（Personal Digital Assistants；携帯情報端末）や携帯電話機に代表される携帯端末に、その画面表示部として搭載されて用いられる。
【００１２】
上記構成の表示装置または当該表示装置を画面表示部として具備する携帯端末において、基準電圧発生手段では、不純物を含む半導体層に直流電流を流すことで、連続した半導体層における複数の抵抗素子の個々の抵抗値に対応した長さ位置に各抵抗値に応じた複数の基準電圧が発生する。このとき、直流電流は配線層側には流れず、半導体層のみを流れるため、電気的にコンタクト部の抵抗値は見えてこない。したがって、コンタクト部の抵抗値のばらつきに起因して、複数の基準電圧の各々にばらつきが発生することはない。そして、これら複数の基準電圧は、コンタクト部を介して配線層に取り出され、複数の基準電圧線によってＤＡ変換手段に伝送される。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
図１は、本発明の一実施形態に係る駆動回路一体型表示装置、例えば液晶表示装置の構成例を示すブロック図である。図１において、透明絶縁基板、例えばガラス基板１１上には、多数の画素が行列状（マトリクス状）に配置されて画素部１２を形成している。ガラス基板１１は、もう一枚のガラス基板（図示せず）と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネルを構成している。
【００１５】
画素部１２における画素回路の構成の一例を図２に示す。行列状に配置された画素２０の各々は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極（第１電極）が接続された液晶セル２２と、この液晶セル２２の画素電極に一方の電極（第１電極）が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極（第２電極）との間で発生する液晶容量を意味する。
【００１６】
この画素構造において、ＴＦＴ２１はゲート電極が走査線（ゲート線）２４に接続され、ソース電極が信号線（ソース線）２５に接続されている。液晶セル２２は対向電極がコモン線２６に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモン線２６を介してコモン電位Ｖｃｏｍが各画素共通に与えられる。保持容量２３は他方の電極（第２電極）がＣＳ線２７に対して各画素共通に接続されている。
【００１７】
ここで、１Ｈ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合には、各画素に書き込まれる表示信号は、コモン電位Ｖｃｏｍを基準として極性反転を行うことになる。また、コモン電位Ｖｃｏｍの極性を一定周期、例えば１Ｈ周期または１Ｆ周期で反転させるコモン反転駆動を１Ｈ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７の電位（以下、「ＣＳ電位」と記す）の極性もコモン電位Ｖｃｏｍに同期して交流反転する。なお、ＣＳ電位は、コモン電位Ｖｃｏｍとほぼ同振幅、同位相の電位である。
【００１８】
再び図１において、画素部１２と同一のガラス基板１１上には、例えば、画素部１２の上下側に水平（Ｈ）ドライバ（水平駆動回路）１４Ａ，１４Ｂが、画素部１２の右側に垂直（Ｖ）ドライバ（垂直駆動回路）１５が、画素部１２の左側に基準電圧発生回路１６がそれぞれ周辺の駆動回路として搭載されている。ただし、ここでは、周辺の駆動回路として一部を例示したに過ぎず、これらに限られるものではない。これら周辺の駆動回路は、画素部１２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ(Continuous Grain;連続粒界結晶)シリコンを用いて作製される。
【００１９】
上記構成の駆動回路一体型液晶表示装置において、水平ドライバ１４Ａは、デジタルインターフェース駆動回路構成を採っており、例えば、水平シフトレジスタ１４１、データサンプリングラッチ部１４２、第２ラッチ部１４３、レベルシフタ１４４およびＤＡ変換（ＤＡＣ）回路１４５を有するデジタルドライバ構成となっている。水平ドライバ１４Ｂについても、水平ドライバ１４Ａと全く同じ構成となっている。
【００２０】
水平シフトレジスタ１４１は、タイミング発生回路（図示せず）から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該タイミング発生回路から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。データサンプリングラッチ部１４２は、水平シフトレジスタ１４１で生成されたサンプリングパルスに同期して、基板外部から入力され、インターフェース回路（図示せず）を介して表示データＤａｔａを１水平期間で順次サンプリングしラッチする。
【００２１】
このラッチされた１ライン分のデジタル表示データは、水平ブランキング期間に第２ラッチ部１４３に一括して移される。第２ラッチ部１４３からは、１ライン分のデジタル表示データが一斉に出力される。この出力された１ライン分のデジタル表示データは、レベルシフタ１４４でレベルアップされてＤＡ変換回路１４５に与えられ、ここでアナログ表示信号に変換される。ＤＡ変換回路１４５から出力される１ライン分のアナログ表示信号は、画素部１２の水平方向画素数ｘに対応して配線された信号線２５−１〜２５−ｘに出力される。ＤＡ変換回路１４５については、後でさらに詳細に説明する。
【００２２】
垂直ドライバ１５は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ１５において、垂直シフトレジスタは、タイミング発生回路（図示せず）から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、当該タイミング発生回路から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、画素部１２の垂直方向画素数ｍに対応して配線された走査線２４−１〜２４−ｙにゲートバッファを通して順次出力される。
【００２３】
この垂直ドライバ１５による垂直走査により、走査パルスが走査線２４−１〜２４−ｙに順次出力されると、画素部１２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対して、ＤＡ変換回路１４５から出力される１ライン分のアナログ表示信号が信号線２５−１〜２５−ｘを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、１画面分の画表示が行われる。
【００２４】
ここで、ＤＡ変換回路１４５についてさらに詳細に説明する。本実施形態に係る液晶表示装置では、ＤＡ変換回路１４５として、複数の基準電圧の中からデジタル表示信号に対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型ＤＡ変換回路が用いられる。この基準電圧選択型ＤＡ変換回路の構成の一例を図３に示す。
【００２５】
図１からも明らかなように、基準電圧選択型ＤＡ変換回路は、ＤＡ変換回路１４５の他に、デジタル表示データのビット数に対応した複数の基準電圧を発生する基準電圧発生回路１６を有している。基準電圧発生回路１６は、抵抗分割（抵抗分圧）回路からなる構成となっている。すなわち、階調数をｎとすると、第１基準電位ＶＡと第２基準電位ＶＢとの間の電圧を、直列に接続されたｎ−１個の抵抗Ｒ１〜Ｒｎ−１によって分圧する。これにより、各分圧点からｎ−２個の基準電圧Ｖ１〜Ｖｎ−２が得られる。そして、基準電位ＶＡを基準電圧Ｖ０、基準電位ＶＢを基準電圧Ｖｎ−１とすることで、基準電圧発生回路１６からは計ｎ個の基準電圧Ｖ０〜Ｖｎ−１が発生されることになる。
【００２６】
ところで、液晶表示装置では、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化するのを防ぐために、先述したように、表示信号の極性をある周期で反転させる交流反転駆動（１Ｈ反転駆動または１Ｆ反転駆動）が採られている。そのため、基準電圧発生回路１６においては、図４のタイミングチャートに示すように、その交流反転に同期して交互に発生するタイミングパルスφ１，φ２によってスイッチＳＷ１〜ＳＷ４をオン（閉）／オフ（開）させるようになっている。
【００２７】
この基準電圧発生回路１６においては、交流反転のある反転タイミングでタイミングパルスφ１が発生すると、スイッチＳＷ１，ＳＷ４がオンするため、第１基準電位ＶＡとして正側電源電圧ＶＣＣが、第２基準電位ＶＢとして負側電源電圧ＶＳＳ（例えば、グランドレベル）がそれぞれ与えられる。次の反転タイミングでタイミングパルスφ２が発生すると、スイッチＳＷ２，ＳＷ３がオンするため、第１基準電位ＶＡとして負側電源電圧ＶＳＳが、第２基準電位ＶＢとして正側電源電圧ＶＣＣがそれぞれ与えられる。
【００２８】
図５に、基準電圧発生回路１６の具体的な構造の一例を示す。図５（Ａ）は平面パターン図、図５（Ｂ）は図５（Ａ）のＸ−Ｘ′矢視断面構造図である。図５（Ａ），（Ｂ）において、不純物を含む半導体層、例えばポリシリコン層１６１によって抵抗（抵抗素子）Ｒ１〜Ｒｎ−１が形成されている。具体的には、ポリシリコン層１６１は、ある幅をもって抵抗Ｒ１〜Ｒｎ−１の数および総抵抗値に対応した長さに形成されている。このポリシリコン層１６１の分割された個々の長さＬおよび幅Ｗによって抵抗Ｒ１〜Ｒｎ−１の個々の抵抗値が決まる。すなわち、抵抗Ｒ１〜Ｒｎ−１の個々の抵抗値は、分割された個々の長さＬに比例し、その幅Ｗに反比例する。
【００２９】
ここでは、ポリシリコン層１６１の幅Ｗを一定とし、抵抗Ｒ１〜Ｒｎ−１の各抵抗値は等しいものとする。この場合、ポリシリコン層１６１に直流電流を流すことにより、ポリシリコン層１６１上において、等間隔Ｌの長さ位置から基準電圧Ｖ０〜Ｖｎを導出できる。したがって、ポリシリコン層１６１に対して等間隔Ｌの長さ位置にコンタクト部１６２を形成するとともに、当該コンタクト部１６２にそれぞれ電気的に接続された後述する基準電圧線（引き回し線）３１（３１−１〜３１−ｎ）を含む配線層１６３を形成することで、基準電圧線３１（３１−１〜３１−ｎ）を通して基準電圧Ｖ０〜Ｖｎを導出できる。
【００３０】
ＤＡ変換回路１４５は、画素部１２の信号線２５−１〜２５−ｘの各々に対応して設けられたｘ個のＤＡＣ部１４５−１〜１４５−ｘから構成されている。これらＤＡＣ部１４５−１〜１４５−ｘには、基準電圧発生回路１６から出力されるｎ個の基準電圧Ｖ０〜Ｖｎ−１がｎ本の基準電圧線３１−１〜３１−ｎによって伝送される。ＤＡＣ部１４５−１〜１４５−ｘは各々同じ回路構成となっており、各出力端が出力線を介して画素部１２の信号線２５−１〜２５−ｘにそれぞれ接続される。
【００３１】
図６は、ＤＡＣ部（１４５−１〜１４５−ｘ）の回路構成の一例を示す回路図である。ここでは、入力されるデジタル表示データが例えば６ビット（ｂ５〜ｂ０）で、この６ビットのデジタル表示データに応じて６４階調のアナログ表示信号のいずれかにＤＡ変換する場合を例に挙げて示している。したがって、基準電圧発生回路１６では、デジタル表示データのビット数“６”に対応した６４階調分の基準電圧Ｖ０〜Ｖ６３が発生され、これら基準電圧Ｖ０〜Ｖ６３が基準電圧線３１−１〜３１−ｎによってＤＡＣ部１４５−１〜１４５−ｘの各々に伝送される。
【００３２】
図６から明らかなように、ＤＡＣ部１４５−１〜１４５−ｘの各々は、基準電圧発生回路１６で発生されるｎ個（本例では、６４階調分）の基準電圧に対応して設けられたｎ個（６４個）の階調選択ユニット３３−１〜３３−ｎによって構成されている。階調選択ユニット３３−１〜３３−ｎの各々は、ｎ個の基準電圧をそれぞれ伝送するｎ本の基準電圧線３１−１〜３１−ｎの各々と、信号線２５−１〜２５−ｘにそれぞれ接続される出力線３２（３２−１〜３２−ｘ）との間に、デジタル表示データのビット数分（本例では、６個）のトランジスタスイッチ、例えばＭＯＳスイッチがシリーズに接続された構成となっている。
【００３３】
上記構成のＤＡＣ部１４５−１〜１４５−ｘにおいて、階調選択ユニット３３−１〜３３−ｎの各ＭＯＳスイッチは、デジタル表示データの各ビットｂ５〜ｂ０の論理状態に応じてオン／オフ動作を行う。そして、階調選択ユニット３３−１〜３３−ｎのうち、ビットｂ５〜ｂ０の論理の組み合わせにしたがって、いずか１つの階調選択ユニットの全てのＭＯＳスイッチがオン状態になることで、６４個の基準電圧Ｖ０〜Ｖ６３の中から１つを選択し、アナログ表示信号として出力線３２（３２−１〜３２−ｘ）を介して対応する信号線２５（２５−１〜２５−ｘ）に出力する。
【００３４】
図６において、ＤＡＣ部１４５−１〜１４５−ｘの出力線３２−１〜３２−ｘの各々と、画素部１２の信号線２５−１〜２５−ｘの各々との間にはプリチャージ回路４０が設けられている。このプリチャージ回路４０は、ＤＡ変換回路１４５でデジタル表示データからＤＡ変換されて得られるアナログ表示信号が、ＤＡＣ部１４５−１〜１４５−ｘの各々から信号線２５−１〜２５−ｘの各々へ出力される前に、これら信号線２５−１〜２５−ｘにコモン電位Ｖｃｏｍとほぼ同電位のプリチャージ電位をプリチャージする作用をなす。
【００３５】
図６から明らかなように、プリチャージ回路４０は、ＤＡＣ部１４５−１〜１４５−ｘからのアナログ表示信号の出力時に一定期間だけ、ＤＡＣ部１４５−１〜１４５−ｘの出力端（出力線）と信号線２５−１〜２５−ｘとの間を遮断するスイッチ４１と、このスイッチ４１の遮断動作に同期してプリチャージ電位を信号線２５−１〜２５−ｘに供給する手段、例えばスイッチ４２と、これらスイッチ４１，４２をオン／オフ駆動するためのタイミング信号Ａ，Ｂを生成するタイミング生成回路４３とを有する構成となっている。プリチャージ電位としては、ここではＣＳ電位を用いている。ＣＳ電位を用いる理由については後述する。
【００３６】
続いて、上記構成のプリチャージ回路４０の回路動作について、図７のタイミング波形図を用いて説明する。
【００３７】
先ず、プリチャージ回路４０が無い場合における画素部１２の各画素に対するアナログ表示信号の書き込み動作について説明する。前にも述べたように、信号線２５−１〜２５−ｘは、グランドに対する容量Ｃｇｎｄと液晶セルの対向電極に対する容量Ｃｃｏｍとを持っている。そして、信号線２５−１〜２５−ｘと対向電極との間に容量Ｃｃｏｍが介在することにより、コモン電位Ｖｃｏｍが変動すると、容量Ｃｃｏｍによる容量結合によって信号線２５−１〜２５−ｘの電位が変動する。
【００３８】
特に、コモン電位Ｖｃｏｍが一定周期で反転するコモン反転駆動の液晶表示装置にあっては、図７のタイミング波形図に示すように、コモン電位Ｖｃｏｍの反転のタイミングで、信号線２５−１〜２５−ｘの電位が瞬間的に変動し、特にＤＡ変換回路１４５から信号線２５−１〜２５−ｘに黒レベルを出力するときに、その変動分が最大になる。したがって、この変動した電位から黒レベル（最終到達電位）まで信号線２５−１〜２５−ｘを充放電しなければならないため、信号線２５−１〜２５−ｘを充放電する電位差が大きくなり、それだけ許容される最終到達電位に信号線２５−１〜２５−ｘの電位が到達するのに時間がかかることになる。
【００３９】
この到達時間を短くするには、ＤＡ変換回路１４５を構成するＭＯＳスイッチのトランジスタサイズを大きくすることによってＭＯＳスイッチの駆動能力を上げたり、基準電圧線３１−１〜３１−ｎの線幅を太くし、配線抵抗を低くすることによって充放電時定数を小さくしたり、あるいは基準電圧発生回路１６の総抵抗値を下げるなどの方策が一般的に考えられる。しかしながら、ＭＯＳスイッチのトランジスタサイズを大きくしたり、基準電圧線３１−１〜３１−ｎの線幅を太くすると表示パネルの額縁サイズが大きくなり、また基準電圧発生回路１６の総抵抗値を下げると消費電力の増大を招くことになる。
【００４０】
これに対して、本実施形態に係る液晶表示装置では、プリチャージ回路４０の作用により、ＤＡ変換回路１４５でデジタル表示データからＤＡ変換されて得られるアナログ表示信号が、ＤＡＣ部１４５−１〜１４５−ｘの各々から信号線２５−１〜２５−ｘの各々へ出力される前に、信号線２５−１〜２５−ｘにコモン電位Ｖｃｏｍとほぼ同電位のプリチャージ電位（本例では、ＣＳ電位）をプリチャージする構成をとり、このプリチャージによって最終到達電位への到達時間を短縮するようにしている。
【００４１】
具体的には、図７のタイミング波形図から明らかなように、プリチャージ回路４０において、ＤＡＣ部１４５−１〜１４５−ｘからのアナログ表示信号の出力時に一定期間ｔだけ、タイミング発生回路４３で発生されるタイミング信号Ａ，Ｂによってスイッチ４１がオフ（開）状態になり、これに同期してスイッチ４２がオン（閉）状態になる。これにより、一定期間ｔだけＤＡＣ部１４５−１〜１４５−ｘの出力端（出力線）と信号線２５−１〜２５−ｘとの間が遮断されると同時に、信号線２５−１〜２５−ｘには対向電極との間に形成される容量Ｃｃｏｍ分の電荷が、バッファ４４およびスイッチ４２を介して供給されるＣＳ電位によってプリチャージされる。
【００４２】
このとき、ＣＳ電位をプリチャージするラインの出力インピーダンスが低いので、短時間に信号線２５−１〜２５−ｘに対して充放電できる。この信号線２５−１〜２５−ｘのプリチャージにより、コモン電位Ｖｃｏｍの反転タイミングで信号線２５−１〜２５−ｘの電位が瞬間的に変動するのを抑えることができる。その後、スイッチ４１がオン状態、スイッチ４２がオフ状態になり、ＤＡ変換回路１４５からアナログ表示信号がスイッチ４１を介して信号線２５−１〜２５−ｘに出力される。このとき、プリチャージによってコモン電位Ｖｃｏｍの反転タイミングでの信号線２５−１〜２５−ｘの電位の変動が抑えられており、充放電する電位差がプリチャージを行わない場合よりも小さくて済むため、最終到達電位への到達時間を短縮することができるのである。
【００４３】
上述したことからすれば、理論的には、プリチャージ電位として、コモン電位Ｖｃｏｍそのものを用いれば良いことになる。ところが、画素トランジスタであるＴＦＴ２１（図２を参照）のオン／オフの過渡時に寄生容量による分圧作用のため、液晶セル２２に印加する電圧がΔＶだけシフトすることが知られている。したがって、そのシフト分ΔＶを補償するために、実際には、本来ＣＳ電位と同振幅、同位相であるコモン電位Ｖｃｏｍをあらかじめシフト分ΔＶだけ補正した電位として印加するようにしている。
【００４４】
このような理由から、シフト分ΔＶの補正が行われているコモン電位Ｖｃｏｍそのものをプリチャージ電位として用いるよりも、補正が行われる前のコモン電位Ｖｃｏｍと同振幅、同位相のＣＳ電位をプリチャージ電位として用いるのが好ましいのである。ただし、プリチャージ電位としては、ＣＳ電位に限られるものではなく、コモン電位Ｖｃｏｍとほぼ同振幅、同位相のもの、好ましくは補正が行われる前のコモン電位Ｖｃｏｍと同振幅、同位相のものであれば、所期の目的を達成することができる。したがって、コモン電位Ｖｃｏｍとほぼ同振幅、同位相の電位を別途生成し、この生成した電位をプリチャージ電位として用いることも可能である。
【００４５】
上述したように、デジタル表示データをアナログ表示信号に変換するＤＡ変換回路として基準電圧選択型ＤＡ変換回路を用いた液晶表示装置において、連続するポリシリコン層１６１によって基準電圧発生回路１６の抵抗分割回路（抵抗Ｒ１〜Ｒｎ−１）をガラス基板１１上に画素部１２のＴＦＴ２１と共に形成する一方、抵抗分割回路の各分圧点（分割点）からコンタクト部１６２を介して配線層１６３の基準電圧線３１（３１−１〜３１−ｎ）に基準電圧を取り出すようにすることにより、コンタクト部１６２の抵抗値のばらつきに左右されない階調表示を実現できる。
【００４６】
その理由について以下に述べる。基準電圧線３１（３１−１〜３１−ｎ）の先は、図６に示す階調選択ユニット３３−１〜３３−ｎを経由して信号線２５−１〜２５−ｘに接続されるため、信号線２５−１〜２５−ｘに付く容量負荷だけである。そのため、定常的には、抵抗分割回路から基準電圧線３１（３１−１〜３１−ｎ）には直流電流を流さない。したがって、図３に示すように、基準電圧を発生させるために抵抗Ｒ１〜Ｒｎ−１に直流電流Ｉｒｅｆを流したとしても、その電流はポリシリコン層１６１を流れるのみであり、コンタクト部１６２を介して配線層１６３側に流れることはない。
【００４７】
コンタクト部１６２に電流が流れないということは、各分割点に発生する基準電圧は、コンタクト部１６２の抵抗値、さらにはそのばらつきの影響を受けず、複数の基準電圧の各電圧値は抵抗Ｒ１〜Ｒｎ−１の各抵抗値のみによって決まることを意味する。これにより、基準電圧選択型ＤＡ変換回路において、抵抗Ｒ１〜Ｒｎ−１の各抵抗値のみによって決まる複数の基準電圧の中から、デジタル表示データに対応した１つの基準電圧を選択して画素部１２の信号線２５−１〜２５−ｘに供給できるため、コンタクト部１６２の抵抗値のばらつきに左右されない階調表示を実現できるのである。
【００４８】
また、複数の基準電圧が抵抗Ｒ１〜Ｒｎ−１の各抵抗値のみで決まり、コンタクト部１６２の抵抗値の影響を受けないことにより、そのばらつきを考慮した設計を行わなくて済むことになるため、コンタクト抵抗の抵抗値のばらつきを考慮した設計を行う場合と比較すると、ばらつきを考慮しない分だけ抵抗Ｒ１〜Ｒｎ−１の各抵抗値を大きく設定できる。その結果、抵抗Ｒ１〜Ｒｎ−１に流す直流電流Ｉｒｅｆの電流値を、抵抗値を大きく設定した分だけ小さくできるため、基準電圧発生回路１６での消費電力を下げることができ、その結果、液晶表示装置全体の低消費電力化を図ることができる。
【００４９】
なお、本実施形態では、基準電圧発生回路１６から基準電圧線３１−１〜３１−ｎに定常的に直流電流が流れないことで、コンタクト抵抗の抵抗値のばらつきの階調表示への影響を排除できるとしたが、微小な直流電流が流れる場合であっても、コンタクト抵抗の抵抗値のばらつきに起因する基準電圧の電圧値のばらつきは僅かなものであるため、同様に、コンタクト抵抗の抵抗値のばらつきの階調表示への影響を排除することができる。
【００５０】
基準電圧発生回路１６から基準電圧線３１−１〜３１−ｎに微小な直流電流が流す例としては、例えば、基準電圧線３１−１〜３１−ｎの先にさらに抵抗分割回路を設けて、この抵抗分割回路に微小な直流電流を流すことにより、基準電圧発生回路１６で発生した基準電圧をさらに分割するという具合に、２段、あるいはそれ以上の抵抗分割回路によって基準電圧発生回路を構成する場合である。このような基準電圧発生回路においても、上述した本発明の技術思想を適用することにより、コンタクト抵抗の抵抗値のばらつきに左右されない階調表示を実現できる。
【００５１】
以上説明した本実施形態に係る液晶表示装置は、携帯電話機やＰＤＡに代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００５２】
なお、本実施形態では、画素の表示素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明は液晶表示装置への適用に限られるものではなく、画素の表示素子としてエレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置など、水平駆動回路としてデジタルインタフェイス駆動回路を用いたフラットパネル型の表示装置全般に適用可能である。
【００５３】
図８は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００５４】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した実施形態に係る液晶表示装置が用いられる。
【００５５】
当該実施形態に係る液晶表示装置は、先述したように、基準電圧発生回路部での直列接続された抵抗素子相互間におけるコンタクト抵抗の抵抗値のばらつきに左右されない階調表示が可能で、しかも装置の低消費電力化を図ることができるため、ＰＤＡにおいて、その画面表示部６４として当該液晶表示装置を搭載することにより、高画質の画面表示を実現できるとともに、特に画面表示部６４の低消費電力化により、バッテリ電源による連続使用可能時間の長時間化を図ることができる。
【００５６】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置に代表される表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、基準電圧選択型ＤＡ変換回路を用いた表示装置において、連続する半導体層によって抵抗分割回路を形成する一方、抵抗分割回路の各分割点からコンタクト部を介して配線層の各引き回し線に基準電圧を取り出すようにすることにより、各分割点に得られる基準電圧がコンタクト部の抵抗値のばらつきの影響を受けないため、コンタクト部の抵抗値のばらつきに左右されない階調表示を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【図２】画素回路の構成の一例を示す回路図である。
【図３】基準電圧選択型ＤＡ変換回路の構成の一例を示すブロック図である。
【図４】基準電圧発生回路の動作説明に供するタイミングチャートである。
【図５】基準電圧発生回路の具体的な構造の一例を示す図であり、（Ａ）に平面パターンを、（Ｂ）にそのＸ−Ｘ′矢視断面構造をそれぞれ示している。
【図６】ＤＡＣ部およびプリチャージ回路の回路構成の一例を示す回路図である。
【図７】プリチャージ回路の動作説明に供するタイミング波形図である。
【図８】本発明に係るＰＤＡの構成の概略を示す外観図である。
【図９】抵抗分割回路の一部を示す回路図である。
【図１０】従来技術の課題を説明するための図であり、（Ａ）に平面パターンを、（Ｂ）にそのＹ−Ｙ′矢視断面構造をそれぞれ示している。
【符号の説明】
１１…ガラス基板、１２画素部、１４Ａ，１４Ｂ…水平ドライバ（水平駆動回路）、１５…垂直ドライバ（垂直駆動回路）、１６…基準電圧発生回路、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２３…保持容量、２４，２４−１〜２４−ｙ…走査線（ゲート線）、２５，２５−１〜２５−ｘ…信号線（ソース線）、３１−１〜３１−ｎ…基準電圧線、３２，３２−１〜３２−ｘ…出力線、３３−１〜３３−ｎ…階調選択ユニット、４０…プリチャージ回路、１６１…ポリシリコン層、１６２…コンタクト部、１６３…配線層
【図１】
2004198672.tif 000003
【図２】
2004198672.tif 000004
【図３】
2004198672.tif 000005
【図４】
2004198672.tif 000006
【図５】
2004198672.tif 000007
【図６】
2004198672.tif 000008
【図７】
2004198672.tif 000009
【図８】
2004198672.tif 000010
【図９】
2004198672.tif 000011
【図１０】
2004198672.tif 000012