(57)【要約】【課題】イオン注入により生成させる反転層を消滅させ、あるいは生成させず、これにより増速拡散を防止して製造することができるＭＯＳ型電界効果トランジスタなどを有する半導体装置の製造方法を提供する。【解決手段】半導体領域１０上に絶縁膜２０を介して導電層３０を形成し、導電層３０をマスクとして全面に導電性不純物ＤＰ１+ を導入するイオン注入を行う。ここで、紫外線ＵＶなどの光の照射により半導体領域１０に表層に生成された反転層におけるマイナスの電荷ｍを励起して導電層３０に蓄積されたプラスの電荷ｐと結合させて反転層を消滅させ、あるいは、イオン注入する際にマイナスに帯電したイオンを注入することで、導電層３０を電気的中性状態あるいはマイナスに帯電した状態として反転層を生成させず、この状態で導電性不純物の活性化のための熱処理を行う。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体領域上に絶縁膜を介して導電層を形成する工程と、
前記導電層をマスクとして全面に導電性不純物を導入するイオン注入工程と、
前記導電層が電気的中性状態あるいはマイナスに帯電した状態で行う前記導電性不純物の活性化のための熱処理工程と
を有する半導体装置の製造方法。
【請求項２】
前記イオン注入工程の後、前記熱処理工程の前に、光を照射する工程を有し、前記半導体領域に表層に生成された反転層におけるマイナスの電荷を励起して前記導電層に蓄積されたプラスの電荷と結合させ、前記導電層を電気的中性状態とする
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記光として紫外線を用いる
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記イオン注入工程において、マイナスに帯電したイオンを注入し、前記導電層をマイナスに帯電した状態とする
請求項１に記載の半導体装置の製造方法。
【請求項５】
チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層にゲート電極を形成する工程と、
前記ゲート電極をマスクとして全面に第２導電型の導電性不純物を導入する第１のイオン注入工程と、
前記ゲート電極の両側部にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極およびサイドウォール絶縁膜をマスクとして全面に第２導電型の導電性不純物を導入する第２のイオン注入工程と、
第２のイオン注入工程後に、前記ゲート電極が電気的中性状態あるいはマイナスに帯電した状態で行う前記導電性不純物の活性化のための熱処理工程と
を有する半導体装置の製造方法。
【請求項６】
前記第２のイオン注入工程の後、前記熱処理工程の前に、光を照射する工程を有し、前記半導体領域に表層に生成された反転層におけるマイナスの電荷を励起して前記導電層に蓄積されたプラスの電荷と結合させ、前記導電層を電気的中性状態とする
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記光として紫外線を用いる
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２のイオン注入工程において、マイナスに帯電したイオンを注入し、前記導電層をマイナスに帯電した状態とする
請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第１のイオン注入工程と、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート電極が電気的中性状態あるいはマイナスに帯電した状態で行う導電性不純物の活性化のための熱処理工程をさらに有する
請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にＭＯＳ型電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、バイポーラトランジスタと金属−酸化膜−半導体積層電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に大別される。
ＭＯＳＦＥＴは、トランジスタのチャネルの導電型により、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとに分類され、今日における代表的な半導体素子として広く使用され、大規模集積化が進められてきている。例えばｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを有するＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳＦＥＴ）は消費電力の低減に効果があり、広く用いられている。
【０００３】
上記のＭＯＳＦＥＴは、半導体装置の微細化に伴う短チャネル効果の抑制などの目的で、ソース・ドレイン領域にエクステンション領域が設けられた構造が用いられるようになってきた。エクステンション領域とは、ソース・ドレイン領域よりも浅く形成された高濃度の不純物領域である。
【０００４】
図９（ａ）はｎチャネル型ＭＯＳＦＥＴの構造を示す断面図である。
ｐ型半導体基板１０の活性領域（チャネル形成領域）上に酸化シリコンからなるゲート絶縁膜２０が形成され、ポリシリコンからなるゲート電極３０が形成されている。ゲート３０電極の両側部にサイドウォール絶縁膜２１が形成されている。
ゲート３０電極の両側部における半導体基板１０中には、ｎ型の導電性不純物を含有するエクステンション領域１１とソース・ドレイン領域１２が形成されている。
【０００５】
上記のエクステンション領域を有する構造のＭＯＳＦＥＴの製造方法は、例えば下記の特許文献１および２に記載されている。
例えば、ｎチャネル型ＭＯＳＦＥＴの場合、ｐ型半導体基板１０の活性領域上に酸化シリコンからなるゲート絶縁膜２０を形成し、ポリシリコンからなるゲート電極３０を形成し、ゲート電極のパターンに加工する。
次に、ゲート３０電極をマスクとして、Ａｓ+ あるいはＰ+ などのｎ型の導電性不純物イオンを注入し、導電性不純物の活性化のための熱処理を行ってエクステンション領域１１を形成する。
次に、ゲート電極の両側部にサイドウォール絶縁膜２１を形成し、ゲート電極３０およびサイドウォール絶縁膜２１をマスクとして、Ａｓ+ あるいはＰ+ などのｎ型の導電性不純物イオンＤＰ+ を注入し、導電性不純物の活性化のための熱処理を行ってソース・ドレイン領域１２を形成する。
以上でｎチャネル型ＭＯＳＦＥＴを形成することができる。
【０００６】
【特許文献１】
特開２００１−６８６６９号公報
【特許文献２】
特開平１１−１６８０６９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、図９（ａ）に示すように、上記のように形成されたＭＯＳＦＥＴにおいて、増速拡散により不純物が設計以上に拡散し、不純物領域にゲート絶縁膜２０に沿って裾引部Ｚ（Ｕｎｅｘｐｅｃｔｅｄ  Ｔａｉｌとも呼ばれる）が形成され、これにより実効ゲート長が短くなってしまって、短チャネル効果が悪化したり、オーバーラップ容量が増加するという問題が生じている。
【０００８】
上記の増速拡散が生じる理由は、以下のように説明される。
まず、上記のエクステンション領域を有する構造のＭＯＳＦＥＴを製造する工程において、図９（ｂ）に示すように、イオン注入する際にＡｓ+ あるいはＰ+などのプラスの電荷を有する導電性不純物イオンＤＰ+ を用いているために、電気的に浮遊状態となっているゲート電極３０にプラスの電荷ｐが蓄積し、このためにゲート電極３０の下方の半導体基板１０の表層部分にマイナスの電荷ｍが引き寄せられて反転層が形成されてしまう。
【０００９】
上記の反転層が形成される理由をエネルギーバンド図を用いて説明する。
図１０（ａ）および（ｂ）は図９（ｂ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図１０（ａ）はゲート電極が帯電していない場合、図１０（ｂ）はゲート電極がプラスに帯電した場合である。
イオン注入工程前ではゲート電極が帯電しておらず、図１０（ａ）に示すように、ゲート電極のエネルギー準位と半導体基板のエネルギー準位の差が大きくないので反転層は形成されないが、イオン注入工程後ではゲート電極がプラスに帯電して、図１０（ｂ）がゲート電極のエネルギー準位が低下し、ゲート電極のエネルギー準位と半導体基板のエネルギー準位の差が大きくなって半導体基板１０の表層部分Ｙに反転層が形成される。
【００１０】
熱処理を行ったときの導電性不純物の拡散長は、２（Ｄ・ｔ）1/2 で示される。ここでＤは拡散定数、ｔは時間である。
上記の拡散定数Ｄは、下記式（１）で示される。
【００１１】
【数１】
2004193347.tif 000003
【００１２】
式（１）において、ｎi は真性キャリア密度、ｎはキャリア密度である。
式（１）から、キャリア密度が高くなるに連れて拡散定数は大きくなり、従って拡散長も大きくなることが示される。
上記のように反転層が形成されると、反転層部分ではキャリア密度が増加することになり、このために拡散長が大きくなって裾引部Ｚが形成される原因となっている。
【００１３】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、イオン注入により生成させる反転層を消滅させ、あるいは生成させず、これにより増速拡散を防止して製造することができるＭＯＳ型電界効果トランジスタなどを有する半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置の製造方法は、半導体領域上に絶縁膜を介して導電層を形成する工程と、前記導電層をマスクとして全面に導電性不純物を導入するイオン注入工程と、前記導電層が電気的中性状態あるいはマイナスに帯電した状態で行う前記導電性不純物の活性化のための熱処理工程とを有する。
【００１５】
上記の本発明の半導体装置の製造方法は、好適には、前記イオン注入工程の後、前記熱処理工程の前に、紫外線などの光を照射する工程を有し、前記半導体領域に表層に生成された反転層におけるマイナスの電荷を励起して前記導電層に蓄積されたプラスの電荷と結合させ、前記導電層を電気的中性状態とする。
また、好適には、前記イオン注入工程において、マイナスに帯電したイオンを注入し、前記導電層をマイナスに帯電した状態とする。
【００１６】
上記の本発明の半導体装置の製造方法は、半導体領域上に絶縁膜を介して導電層を形成し、導電層をマスクとして全面に導電性不純物を導入するイオン注入を行う。ここで、紫外線などの光の照射により半導体領域に表層に生成された反転層におけるマイナスの電荷を励起して導電層に蓄積されたプラスの電荷と結合させて反転層を消滅させ、あるいは、イオン注入する際にマイナスに帯電したイオンを注入することで、導電層を電気的中性状態あるいはマイナスに帯電した状態として反転層を生成させず、この状態で導電性不純物の活性化のための熱処理を行う。
【００１７】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極をマスクとして全面に第２導電型の導電性不純物を導入する第１のイオン注入工程と、前記ゲート電極の両側部にサイドウォール絶縁膜を形成する工程と、前記ゲート電極およびサイドウォール絶縁膜をマスクとして全面に第２導電型の導電性不純物を導入する第２のイオン注入工程と、第２のイオン注入工程後に、前記ゲート電極が電気的中性状態あるいはマイナスに帯電した状態で行う前記導電性不純物の活性化のための熱処理工程とを有する。
【００１８】
上記の本発明の半導体装置の製造方法は、好適には、前記第２のイオン注入工程の後、前記熱処理工程の前に、紫外線などの光を照射する工程を有し、前記半導体領域に表層に生成された反転層におけるマイナスの電荷を励起して前記導電層に蓄積されたプラスの電荷と結合させ、前記導電層を電気的中性状態とする。
また、好適には、前記第２のイオン注入工程において、マイナスに帯電したイオンを注入し、前記導電層をマイナスに帯電した状態とする。
【００１９】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を形成し、ゲート絶縁膜の上層にゲート電極を形成する。
次に、ゲート電極をマスクとして全面に第２導電型の導電性不純物を導入する第１のイオン注入を行い、ゲート電極の両側部にサイドウォール絶縁膜を形成する。
次に、ゲート電極およびサイドウォール絶縁膜をマスクとして全面に第２導電型の導電性不純物を導入する第２のイオン注入を行う。ここで、紫外線などの光の照射により半導体領域に表層に生成された反転層におけるマイナスの電荷を励起して導電層に蓄積されたプラスの電荷と結合させ、反転層を消滅させ、あるいは、第２のイオン注入を行う際にマイナスに帯電したイオンを注入することで、導電層を電気的中性状態あるいはマイナスに帯電した状態とし、反転層を生成させず、この状態で導電性不純物の活性化のための熱処理を行う。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００２１】
第１実施形態
図１は本実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図であり、例えば０．０９μｍ（９０ｎｍ）ルールの半導体装置である。
例えば不図示の素子分離絶縁膜で分離されたｐ型の半導体基板１０の活性領域（チャネル形成領域）上に、例えば酸化シリコンからなるゲート絶縁膜２０が形成されており、その上層に、例えばポリシリコンからなるゲート電極３０が形成されている。ゲート長は例えば９０ｎｍ程度である。
ゲート電極３０の両側部には、例えば酸化シリコンからなるサイドウォール絶縁膜２１が形成されている。
ゲート３０電極の両側部における半導体基板１０中には、ｎ型の導電性不純物を含有するエクステンション領域１１とソース・ドレイン領域１２が形成されている。
エクステンション領域１１とｐ型の半導体基板１０との接合面の深さは３０〜４０ｎｍ程度であり、ソース・ドレイン領域１２とｐ型の半導体基板１０との接合面の深さは０．２μｍ程度である。
エクステンション領域１１とソース・ドレイン領域１２中のｎ型の導電性不純物の濃度は、例えば１×１０20〜１×１０21／ｃｍ3 程度である。
【００２２】
次に、上記の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えばｐ型シリコン半導体基板１０に不図示の素子分離絶縁膜を形成し、素子分離絶縁膜により分離されたｐ型半導体基板１０の活性領域に、しきい値の調整などの目的で導電性不純物をイオン注入した後、例えば熱酸化法により２ｎｍの膜厚の酸化シリコンのゲート絶縁膜２０を形成する。
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート絶縁膜２０の上層にポリシリコンを堆積させ、フォトリソグラフィー工程によりゲート電極のパターンのレジスト膜を形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施してパターン加工して、ゲート電極３０を形成する。
【００２３】
次に、図２（ｂ）に示すように、ゲート電極３０をマスクとして、Ａｓ+ あるいはＰ+ などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ１+ を１×１０14〜５×１０15／ｃｍ3 のドーズ量でイオン注入する（第１のイオン注入工程）。
このとき、ゲート電極３０がプラスに帯電して、ゲート電極３０の下方の半導体基板１０の表層部分に反転層が形成される。
【００２４】
次に、図３（ａ）に示すように、ゲート絶縁膜を介して存在するマイナスの電荷（電子）ｍとプラスの電荷ｐの間のバンドギャップエネルギー以上のエネルギーを有する光を照射して、反転層における電子を励起してゲート電極に蓄積されたプラスの電荷と結合させる。
例えば、２５４ｎｍの波長の紫外線ＵＶなどの光を２０〜３０分照射することで、ゲート電極３０を電気的中性状態とし、反転層を完全に消滅させることができる。
【００２５】
次に、図３（ｂ）に示すように、上記のようにゲート電極を電気的中性状態として、例えば８００〜１０００℃の温度で、導電性不純物の活性化のための熱処理を行う。
【００２６】
次に、図４（ａ）に示すように、例えばＣＶＤ法により酸化シリコン層を堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックして、ゲート電極３０の側壁部分を残して酸化シリコンを除去し、ゲート電極３０の両側部にサイドウォール絶縁膜２１を形成する。
サイドウォール絶縁膜２１の幅は堆積させる酸化シリコンの膜厚により変えることができ、形成しようとするエクステンション領域の長さに応じて最適な幅となるように設定する。
【００２７】
次に、図４（ｂ）に示すように、ゲート電極３０サイドウォール絶縁膜２１をマスクとして、Ａｓ+ あるいはＰ+ などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ２+ を１×１０15〜１×１０16／ｃｍ3 のドーズ量でイオン注入する（第２のイオン注入工程）。
このときもまた、ゲート電極３０がプラスに帯電して、ゲート電極３０の下方の半導体基板１０の表層部分に反転層が形成される。
【００２８】
次に、図５（ａ）に示すように、例えば、２５４ｎｍの波長の紫外線ＵＶなど、ゲート絶縁膜を介して存在するマイナスの電荷（電子）ｍとプラスの電荷ｐの間のバンドギャップエネルギー以上のエネルギーを有する光を、例えば２０〜３０分照射して、反転層における電子を励起してゲート電極に蓄積されたプラスの電荷と結合させ、ゲート電極３０を電気的中性状態とし、反転層を完全に消滅させる。
【００２９】
次に、図５（ｂ）に示すように、上記のようにゲート電極を電気的中性状態として、例えば１０００〜１１００℃の温度で、導電性不純物の活性化のための熱処理を行う。
以上で、図１に示すｎチャネル型ＭＯＳＦＥＴを有する半導体装置を製造することができる。
【００３０】
本実施形態においては、エクステンション領域を形成するためのイオン注入（第１のイオン注入）工程と、その活性化のための熱処理、および、ソース・ドレイン領域を形成するためのイオン注入（第２のイオン注入）工程と、その活性化のための熱処理を行っており、第１および第２のイオン注入工程後、両熱処理の前にそれぞれ紫外線などの光を照射する工程を有して反転層を消滅させることが望ましいが、いずれか一方の工程のみとしてもよい。この場合、第２のイオン注入の方が第１のイオン注入よりも高ドーズ量であるので、ゲート電極に蓄積する電荷も多く、増速拡散への影響も大きいので、第２のイオン注入工程後、熱処理の前に紫外線などの光を照射するようにする。
【００３１】
上記の本実施形態の半導体装置の製造方法によれば、紫外線などの光の照射により半導体領域に表層に生成された反転層におけるマイナスの電荷（電子）ｍを励起してゲート電極に蓄積されたプラスの電荷ｐと結合させ、ゲート電極を電気的中性状態とし、反転層を消滅させ、この状態で導電性不純物の活性化のための熱処理を行うので、増速拡散を防止して製造することができる。
【００３２】
第２実施形態
本実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置は、実質的に図１に示す第１実施形態に係る半導体装置と同様である。以下、本実施形態に係る半導体装置の製造方法について説明する。
まず、図６（ａ）に示す工程までは、第１実施形態と同様であり、例えばｐ型シリコン半導体基板１０に不図示の素子分離絶縁膜を形成し、活性領域にしきい値の調整などの目的で導電性不純物をイオン注入した後、例えば熱酸化法により２ｎｍの膜厚の酸化シリコンのゲート絶縁膜２０を形成する。次に、ポリシリコンを堆積させ、フォトリソグラフィー工程およびエッチング処理工程によりパターン加工して、ゲート電極３０を形成する。
【００３３】
次に、図６（ｂ）に示すように、ゲート電極３０をマスクとして、Ａｓ- あるいはＰ- などのマイナスの電荷を有するｎ型の導電性不純物イオンＤＰ１- を１×１０14〜５×１０15／ｃｍ3 のドーズ量でイオン注入する（第１のイオン注入工程）。
このとき、ゲート電極３０にはマイナスの電荷ｍが蓄積されてマイナスに帯電するが、ゲート電極３０の下方の半導体基板１０の表層部分にはプラスの電荷ｐが引き寄せられるのみで反転層は形成されない。
【００３４】
上記の反転層が形成されない理由をエネルギーバンド図を用いて説明する。
図７（ａ）および（ｂ）は図６（ｂ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図７（ａ）はゲート電極が帯電していない場合、図７（ｂ）はゲート電極がマイナスに帯電した場合である。
ゲート電極が帯電していない場合、図７（ａ）に示すように、ゲート電極のエネルギー準位と半導体基板のエネルギー準位の差が大きくないので反転層は形成されないが、イオン注入によりゲート電極がマイナスに帯電しても、図７（ｂ）に示すように、ゲート電極のエネルギー準位が上昇することから、ゲート電極のエネルギー準位と半導体基板のエネルギー準位の差が狭まることになり、半導体基板１０の表層部分Ｙ’に反転層が形成されることはない。
【００３５】
次に、上記のようにゲート電極をマイナスに帯電した状態として、例えば８００〜１０００℃の温度で、導電性不純物の活性化のための熱処理を行う。
【００３６】
次に、図８（ａ）に示すように、例えばＣＶＤ法により酸化シリコン層を堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックして、ゲート電極３０の側壁部分を残して酸化シリコンを除去し、ゲート電極３０の両側部にサイドウォール絶縁膜２１を形成する。
サイドウォール絶縁膜２１の幅は堆積させる酸化シリコンの膜厚により変えることができ、形成しようとするエクステンション領域の長さに応じて最適な幅となるように設定する。
【００３７】
次に、図８（ｂ）に示すように、ゲート電極３０サイドウォール絶縁膜２１をマスクとして、Ａｓ- あるいはＰ- などのマイナスの電荷を有するｎ型の導電性不純物イオンＤＰ２- を１×１０15〜１×１０16／ｃｍ3 のドーズ量でイオン注入する（第２のイオン注入工程）。
このときもまた、ゲート電極３０にはマイナスの電荷ｍが蓄積されてマイナスに帯電するが、上述の理由により、ゲート電極３０の下方の半導体基板１０の表層部分にプラスの電荷ｐが引き寄せられるのみで反転層は形成されない。
【００３８】
次に、上記のようにゲート電極をマイナスに帯電した状態として、例えば１０００〜１１００℃の温度で、導電性不純物の活性化のための熱処理を行う。
以上で、第１実施形態と同様に、図１に示すｎチャネル型ＭＯＳＦＥＴを有する半導体装置を製造することができる。
【００３９】
本実施形態においては、エクステンション領域を形成するためのイオン注入（第１のイオン注入）工程と、その活性化のための熱処理、および、ソース・ドレイン領域を形成するためのイオン注入（第２のイオン注入）工程と、その活性化のための熱処理を行っており、第１および第２のイオン注入工程の両方でマイナスのイオンを注入し、反転層が生成されないようにすることが望ましいが、いずれか一方の工程のみとしてもよい。この場合、第２のイオン注入の方が第１のイオン注入よりも高ドーズ量であるので、ゲート電極に蓄積する電荷も多く、増速拡散への影響も大きいので、第２のイオン注入においてマイナスのイオンを注入するようにする。
【００４０】
上記の本実施形態の半導体装置の製造方法によれば、導電性不純物をイオン注入する際に、マイナスのイオンを用いることにより、ゲート電極をマイナスに帯電した状態とし、反転層を生成させず、この状態で導電性不純物の活性化のための熱処理を行うので、増速拡散を防止して製造することができる。
【００４１】
本発明の半導体装置の製造方法は、上記の実施形態に限定されない。
例えば、本発明の半導体装置の製造方法は、ＮＭＯＳＦＥＴなどのトランジスタに限定されない。半導体領域に導電性不純物をイオン注入する場合、注入領域近傍に帯電した導電層が存在する場合に共通の問題であり、種々の半導体装置に適用することができる。
また、ＮＭＯＳＦＥＴなどのトランジスタは上記の構成に限定されない。例えば、トランジスタのゲート電極はポリサイド構造などとすることも可能であり、その他の種々の構造を適用することも可能である。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４２】
【発明の効果】
本発明の半導体装置の製造方法によれば、紫外線などの光の照射により半導体領域に表層に生成された反転層におけるマイナスの電荷（電子）を励起してゲート電極に蓄積されたプラスの電荷と結合させ、ゲート電極を電気的中性状態とし、反転層を消滅させ、あるいは、導電性不純物をイオン注入する際に、マイナスのイオンを用いることにより、ゲート電極をマイナスに帯電した状態とし、反転層を生成させず、この状態で導電性不純物の活性化のための熱処理を行うので、増速拡散を防止して製造することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態にかかる半導体装置の断面図である。
【図２】図２（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および（ｂ）は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）および（ｂ）は図６（ｂ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図７（ａ）はゲート電極が帯電していない場合、図７（ｂ）はゲート電極がマイナスに帯電した場合である。
【図８】図８（ａ）および（ｂ）は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）はｎチャネル型ＭＯＳＦＥＴの構造を示す断面図であり、図９（ｂ）はその製造工程を示す断面図である。
【図１０】図１０（ａ）および（ｂ）は図９（ｂ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図１０（ａ）はゲート電極が帯電していない場合、図１０（ｂ）はゲート電極がプラスに帯電した場合である。
【符号の説明】
１０…ｐ型半導体基板、１１…エクステンション領域、１２…ソース・ドレイン領域、２０…ゲート絶縁膜、２１…サイドウォール絶縁膜、３０…ゲート電極、ＤＰ１+ ，ＤＰ２+ ，ＤＰ１- ，ＤＰ２- ，ＤＰ+ …導電性不純物イオン、Ｙ…半導体基板の表層部分、Ｚ…裾引部、ｍ…マイナスの電荷、ｐ…プラスの電荷。
【図１】
2004193347.tif 000004
【図２】
2004193347.tif 000005
【図３】
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【図４】
2004193347.tif 000007
【図５】
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【図６】
2004193347.tif 000009
【図７】
2004193347.tif 000010
【図８】
2004193347.tif 000011
【図９】
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【図１０】
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