(57)【要約】【課題】多ピンの半導体集積回路装置をより小さなダイ（サイズ）で実現可能な半導体集積回路装置及びそれを用いたマイクロコンピュータ、電子機器を提供すること。【解決手段】複数のＰＡＤ１２０−１，１２０−２・・がＩＯ部１１０−１、１１０−２・・の外周に沿って配置された半導体集積回路装置１００である。前記ＰＡＤは、少なくとも５角形以上の多角形の形状を有するように構成され、隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して高低差を有するように千鳥状に配置されている。なお前記ＰＡＤは、正６角形や正８角形でもよいし、所定の長方形のとなりあう２角についてそれぞれの角を含む３角形領域を切り離すことにより生成される６角形の形状でもよい。また隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して２段又は３段の段差を有するように配置してもよい。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
複数のＰＡＤがＩＯ部の外周に沿って配置された半導体集積回路装置であって、
前記ＰＡＤは、少なくとも５角形以上の多角形の形状を有するように構成され、
隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して高低差を有するように配置されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
隣り合うＩＯ部に接続された第１のＰＡＤの最下位置の高さが第２のＰＡＤの最上位置の高さより低くなるように配置されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記ＰＡＤは、所定の長方形のとなりあう２角についてそれぞれの角を含む３角形領域を切り離すことにより生成される６角形の形状を有しており、隣り合うＩＯ部に接続された各ＰＡＤは切り離しにより生じた辺が向き合うように配置されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記ＰＡＤは、正８角形であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記ＰＡＤは、正６角形であることを特徴とする半導体集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して２段の段差を有するように配置されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して３段の段差を有するように配置されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項１乃至７のいずれかの半導体集積回路装置を用いて形成されていることを特徴とするマイクロコンピュータ。
【請求項９】
請求項８に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置、マイクロコンピュータ及び電子機器に関する。さらに詳しくは微細化された多ピンの半導体集積回路装置及びそれを用いたマイクロコンピュータ、電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
多ピン製品の半導体集積回路装置を開発しようとした場合、ピン数に応じたＰＡＤが必要となる。通常ＰＡＤは、ＩＯ部の外周に沿って一列に配置されるが、ピン数が多くなると１列に配置することは困難となる。そこで図８に示すように、長方形のＰＡＤをＩＯ部に対して高低差を有するように千鳥状に配置することも行われている。
【０００３】
しかし配置されるＰＡＤ間の寸法などについては、ＰＡＤや半導体集積回路装置の種類に応じて規格が定められているので、ダイ（チップ）サイズを小さくするために勝手にＰＡＤ間の寸法を縮めることは出来なかった。
【０００４】
従って微細化された半導体集積回路装置において多くのピンを使用し、ダイ（チップ）サイズも小さくするというのは非常に困難であり、微細化が進むにつれ、ＰＡＤネックによってダイ（チップ）サイズを決めなければいけない事態が生じるようになってきた。
【０００５】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、多ピンの半導体集積回路装置をより小さなダイ（サイズ）で実現可能な半導体集積回路装置及びそれを用いたマイクロコンピュータ、電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明は、複数のＰＡＤがＩＯ部の外周に沿って配置された半導体集積回路装置であって、
前記ＰＡＤは、少なくとも５角形以上の多角形の形状を有するように構成され、
隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して高低差を有するように配置されていることを特徴とする。
【０００７】
（２）また本発明の半導体集積回路装置は、
隣り合うＩＯ部に接続された第１のＰＡＤの最下位置の高さが第２のＰＡＤの最上位置の高さより低くなるように配置されていることを特徴とする。
【０００８】
（３）また本発明の半導体集積回路装置の、
前記ＰＡＤは、所定の長方形のとなりあう２角についてそれぞれの角を含む３角形領域を切り離すことにより生成される６角形の形状を有しており、隣り合うＩＯ部に接続された各ＰＡＤは切り離しにより生じた辺が向き合うように配置されていることを特徴とする。
【０００９】
（４）また本発明の半導体集積回路装置の、
前記ＰＡＤは、正８角形であることを特徴とする。
【００１０】
（５）また本発明の半導体集積回路装置の、
前記ＰＡＤは、正６角形であることを特徴とする。
【００１１】
（６）また本発明の半導体集積回路装置の、
隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して２段の段差を有するように配置されていることを特徴とする。
【００１２】
（７）また本発明の半導体集積回路装置、
隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して３段の段差を有するように配置されていることを特徴とする。
【００１３】
（８）また本発明のマイクロコンピュータは、
上記のいずれかの半導体集積回路装置を用いて形成されていることを特徴とする。
【００１４】
（９）また本発明の電子機器は、上記記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００１５】
【発明の実施の形態】
１．半導体集積回路装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００１６】
図１は、本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第１の実施例について説明するための図である。
【００１７】
本半導体集積回路装置１００は、複数のＰＡＤ１２０−１、１２０−２、１２０−３、・・・がＩＯ部１１０−１、１１０−２、１１０−３、・・・の外周に沿って配置されている。本半導体集積回路装置１００の各ＰＡＤ１２０−１、１２０−２、１２０−３、・・・は、少なくとも５角形以上の多角形（ここでは正６角形）の形状を有し、例えば第１のＰＡＤ１２０−１と第２のＰＡＤ１２０−２のように隣り合うＩＯ部１１０−１、１１０−２に接続された各ＰＡＤがＩＯ部に対して高低差を有するように千鳥状に配置されている。
【００１８】
ここでは、隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して２段の段差を有するように千鳥状に配置されている。
【００１９】
ここにおいて高低差とは例えばＩＯ部によって形成された稜線１３０に対するＰＡＤの代表点（例えば中心点）Ｐ１、Ｐ２への高さｈ１、ｈ２の差である。
【００２０】
本実施の形態では、隣り合うＩＯ部１１０−１、１１０−２に接続された第１のＰＡＤ１２０−１の最下位置（開始位置）の高さＳが第２のＰＡＤ１２０−２の最上位置（終了位置）の高さＥよりｘだけ低い（Ｅ−Ｓ＝ｘ）。従って例えば図８のように、隣り合うＩＯ部５１０−１、５１０−２に接続された第１のＰＡＤ５２０−１の最下位置（開始位置）の高さＳ’が第２のＰＡＤ５２０−２の最上位置（終了位置）の高さＥ’より高い場合に比べＰＡＤ領域が占める面積を小さくすることが出来る。
【００２１】
このように少なくとも５角形以上の多角形のＰＡＤを、ＰＡＤ間の幅の規格に適合し、各ＰＡＤが重複しないために十分な間隔を取って千鳥状に配置すると、例えば同面積の長方形のＰＡＤを用いて図８に示すように千鳥状に配置した場合に比べ、ＰＡＤの配置に必要な面積を削減することが出来る。
【００２２】
従って本実施の形態によれば、多ピンの半導体集積回路装置をより小さなダイ（サイズ）で実現可能な半導体集積回路装置を提供することが出来る。このためピンのアサインに悩まされることなく、多ピンを半導体集積回路装置（チップ）の入出力として使用することができる。
【００２３】
図２は、本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第２の実施例について説明するための図である。
【００２４】
同図に示すように正８角形の形状を有するＰＡＤを、例えば第１のＰＡＤ２２０−１と第２のＰＡＤ２２０−２のように隣り合うＩＯ部２１０−１、２１０−２に接続された各ＰＡＤがＩＯ部２１０−１、２１０−２に対して高低差を有するように千鳥状に配置するようにしてもよい。
【００２５】
図３は、本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第３の実施例について説明するための図である。
【００２６】
前記ＰＡＤは、所定の長方形３２０’のとなりあう２角（３２２’と３２４’）についてそれぞれの角を含む３角形領域（３２６’と３２８’）を切り離すことにより生成される６角形の形状を有しており、例えば第１のＰＡＤ３２０−１と第２のＰＡＤ３２０−２のように隣り合うＩＯ部３１０−１、３１０−２に接続された各ＰＡＤを、切り離しにより生じた辺（３２５−１、３２５−２）が向き合うように配置するようにしてもよい。
【００２７】
図４は、本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第４の実施例について説明するための図である。
【００２８】
同図に示すように、隣り合うＩＯ部（例えば４１０−１、４１０−２、４１０−３）に接続された各ＰＡＤ（例えば４２０−１、４２０−２、４２０−３）がＩＯ部に対して３段の段差を有するように配置するようにしてもよい。
【００２９】
２．マイクロコンピュータ
図５は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００３０】
本マイクロコンピュータ７００は、本実施の形態の半導体集積回路装置（例えば図１〜図４で説明したようなＰＡＤを有する半導体集積回路装置）を用いて構成されている。
【００３１】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ兼バスＩ／Ｆ５７０、割り込みコントローラ５８０、シリアルインターフェース５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０、及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００３２】
３．電子機器
図６に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００３３】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は本実施の形態の半導体集積回路装置を用いたマイクロコンピュータ（例えば図５で説明したようなマイクロコンピュータ）が用いられており、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。　音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００３４】
図７（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００３５】
図７（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００３６】
図７（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００３７】
なお、本実施形態を利用できる電子機器としては、図７（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００３８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００３９】
本実施の形態では５角形以上の多角形として、正６角形や正８角形や図３で説明したような形状の６角形を例にとり説明したがこれに限られない。他の形状の５角形以上の多角形でもよい。
【００４０】
また本実施の形態では、隣り合うＩＯ部に接続された各ＰＡＤがＩＯ部に対して２段又は３段の段差を有するように配置されている場合を例にとり説明したがこれに限られない。例えば４段以上の段差を有するように配置されている場合でもよい。
【００４１】
またＰＡＤは半導体集積回路装置（チップ）内部にある場合でもよいし、外部にある場合でもよい。
【図面の簡単な説明】
【図１】本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第１の実施例について説明するための図である。
【図２】本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第２の実施例について説明するための図である。
【図３】本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第３の実施例について説明するための図である。
【図４】本実施形態の半導体集積回路に使用されるＰＡＤとその配置の第４の実施例について説明するための図である。
【図５】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図６】本実施の形態の電子機器のブロック図の一例を示す。
【図７】図７（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【図８】従来の半導体集積回路に使用されているＰＡＤとその配置例である。
【符号の説明】
１００　　半導体集積回路装置
１１０−１、１１０−２　　　ＩＯ部
１２０−１、１２０−２　　　ＰＡＤ
２００　　半導体集積回路装置
２１０−１、２１０−２　　　ＩＯ部
２２０−１、２２０−２　　　ＰＡＤ
３００　　半導体集積回路装置
３１０−１、３１０−２　　　ＩＯ部
３２０−１、３２０−２　　　ＰＡＤ
４００　　半導体集積回路装置
４１０−１、４１０−２　　　ＩＯ部
４２０−１、４２０−２　　　ＰＡＤ
５１０　　　ＣＰＵ
５３０　　　ＬＣＤコントローラ
５４０　　　リセット回路
５５０　　　プログラマブルタイマ
５６０　　　リアルタイムクロック（ＲＴＣ）
５７０　　　ＤＲＡＭコントローラ兼バスＩ／Ｆ
５８０　　　割り込みコントローラ
５９０　　　シリアルインターフェース
６００　　　バスコントローラ
６１０　　　Ａ／Ｄ変換器
６２０　　　Ｄ／Ａ変換器
６３０　　　入力ポート
６４０　　　出力ポート
６５０　　　Ｉ／Ｏポート
６６０　　　クロック発生装置（ＰＬＬ）
６７０　　　プリスケーラ
６８０　　　各種バス
６９０　　　各種ピン
７００　　　マイクロコンピュータ
７１０　　　ＲＯＭ
７２０　　　ＲＡＭ
８００　　　電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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