(57)【要約】【課題】薄膜ＳＯＩ−ＭＯＳＦＥＴにおいて基板浮遊を抑制するボディコンタクト領域を設ける。また、ボディコンタクト構造を設けることに伴い発生するソース／ドレイン領域側面からのリーク電流、及びソース／ドレイン領域の寄生容量を低減する。【解決手段】素子領域２０９とボディコンタクト領域２１２の間に、半導体層上にフィールド絶縁膜を設けた部分分離領域を設ける。ソース／ドレイン領域のうち、ゲート電極の延長方向と平行な側面の少なくとも一部に接して、半導体層をすべて除いた完全分離領域２１０を設ける。【選択図】  図８
2004193146.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側に前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、前記ゲート電極の延長部と前記半導体層の間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、前記半導体層中に第２導電型の不純物が導入された部分分離領域と、前記絶縁体上に前記半導体層が存在しない完全分離領域からなり、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の少なくとも一部の領域に接して設けられることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、フィールド絶縁膜と予め定めた許容範囲内で同じ高さを持つ第１の領域と、前記第１の領域の上に位置しキャリア経路上部に延長される第２の領域とからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の前記第１の領域と第２の領域は、異なる工程において堆積された材料よりなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極の前記第１の領域と第２の領域は、異なる材料よりなることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記部分分離領域のうち、電界効果型トランジスタが設けられる素子領域に接する一部の領域の不純物濃度が、部分分離領域の他の領域の不純物濃度に比べて低いことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記部分分離領域のうち、電界効果型トランジスタが設けられる素子領域に接する一部の領域の不純物濃度が、部分分離領域の他の領域に比べて低く、電界効果型トランジスタが設けられる素子領域の不純物濃度と同一であることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項７】
前記部分分離領域のうち、電界効果型トランジスタが設けられる素子領域に接する一部の領域の不純物濃度が、部分分離領域の他の領域に比べて低く、電界効果型トランジスタが設けられる素子領域の不純物濃度と同一であることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項８】
前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の全て領域に接して設けられることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項９】
前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の全ての領域と、ソース／ドレイン領域のゲート電極方向に垂直な側面の一部の領域に接して設けられることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項１０】
隣接する電界トランジスタの間に完全分離領域だけが設けられた領域が存在することを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項１１】
前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の一部の領域と、ソース／ドレイン領域のゲート電極方向に垂直な側面のうち一方の側面の全部の領域に接して設けられることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項１２】
複数の電界効果型トランジスタが、完全分離領域で囲まれた１つのブロックの中に設けられることを特徴とする請求項１から請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
ｐチャネルトランジスタとｎチャネルトランジスタが、完全分離領域で囲まれたそれぞれ異なるブロックの中に設けられることを特徴とする請求項１から請求項１１のいずれか１項に記載の半導体装置。
【請求項１４】
ｐチャネルトランジスタとｎチャネルトランジスタが、完全分離領域で囲まれたそれぞれ異なるブロックの中にそれぞれ複数設けられることを特徴とする請求項１から請求項１３に記載の半導体装置。
【請求項１５】
複数のトランジスタが含まれるブロックを規定する完全分離領域の一部が、ソース・ドレイン領域の側面に接して設けられる請求項１から請求項１１に記載の半導体装置。
【請求項１６】
単一のトランジスタよりなるブロックを規定する完全分離領域の一部が、ソース・ドレイン領域の側面に接して設けられる請求項１から請求項１１に記載の半導体装置。
【請求項１７】
絶縁体上の半導体層上において素子領域及びボディコンタクト領域を覆う領域に、最上層がＣＭＰに対して耐性を有する上層マスク層、第２層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、より成るＣＭＰマスクを形成する工程と、ＣＭＰマスクで覆われていない領域のうち少なくとも一部にソース／ドレイン領域導入される不純物とは異なる導電型の不純物を導入する工程と、ＣＭＰマスクに接する一部の領域において前記絶縁体上の半導体層を除去して完全分離領域を形成する工程と、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程と、ＣＭＰにより第２の絶縁体を平坦化した後に、前記ＣＭＰマスクのうち最上層を除去し、導電性材料もしくは不純物の導入により導電性を持たせることができる材料よりなるゲート上層導電体を堆積する工程と、ボディコンタクト領域の全てと素子領域のうち一部においてゲート上層導電体及びＣＭＰマスクの第２層を除去し、残留したゲート上層導電体と前記ＣＭＰマスクの第２層よりなる電界効果型トランジスタのゲート電極を形成し、前記ゲート電極の両側の半導体層にソース／ドレイン領域を形成することにより電界効果型トランジスタを形成する工程を有し、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域が設けられる領域のうち、ゲート電極が設けられる方向に平行な側面の少なくとも一部の領域に接して設けられることを特徴とする請求項１から請求項１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記ＣＭＰマスクに接する一部の領域において前記絶縁体上の半導体層を除去して完全分離領域を形成する工程よりも後に、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程を実施する請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程を実施した後に、前記ＣＭＰマスクに接する一部の領域において前記絶縁体上の半導体層を除去して完全分離領域を形成する請求項１７に記載の半導体装置の製造方法。
【請求項２０】
絶縁体上の半導体層上において素子領域及びボディコンタクト領域を覆う領域に、最上層がＣＭＰに対して耐性を有する上層マスク層、第２層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、より成るＣＭＰマスクを形成する工程と、ＣＭＰマスクで覆われていない領域のうち少なくとも一部にソース／ドレイン領域導入される不純物とは異なる導電型の不純物を導入する工程と、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程と、ＣＭＰにより第２の絶縁体を平坦化した後に、前記ＣＭＰマスクのうち最上層を除去し、導電性材料もしくは不純物の導入により導電性を持たせることができる材料よりなるゲート上層導電体を堆積する工程と、ボディコンタクト領域の全てと素子領域のうち一部においてゲート上層導電体及びＣＭＰマスクの第２層を除去し、残留したゲート上層導電体と前記ＣＭＰマスクの第２層よりなる電界効果型トランジスタのゲート電極を形成し、前記ゲート電極の両側の半導体層にソース／ドレイン領域を形成することにより電界効果型トランジスタを形成する工程と、電界効果型トランジスタを層間絶縁膜で覆い、層間絶縁膜を平坦化したのち、ソース・ドレイン領域に接する少なくとも一部の部分の前記半導体層を除去して完全分離領域を形成する工程を有し、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域が設けられる領域のうち、ゲート電極が設けられる方向に平行な側面の少なくとも一部の領域に接して設けられることを特徴とする請求項１から請求項１６のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記ＣＭＰマスクの材料は、最上層がＳｉ３Ｎ４膜よりなる多層膜により形成されることを特徴とする請求項１７から請求項２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記ＣＭＰマスクの材料は、最上層がＳｉＯ２膜、その下部に位置する第二層がＳｉ３Ｎ４膜よりなる多層膜により形成されることを特徴とする特徴とする請求項１７から請求項２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
前記ＣＭＰマスクの材料は、最上層がＳｉ３Ｎ４膜、その下部に位置する第二層がポリシリコン膜より形成されることを特徴とする特徴とする請求項１７から請求項２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記ＣＭＰマスクの材料は、最上層がＳｉ３Ｎ４膜、その下部に位置する第二層がＳｉＯ２膜、その下部に位置する第三層がポリシリコン膜より形成されることを特徴とする特徴とする請求項１７から請求項２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２５】
素子領域及びボディコンタクト領域以外を覆う前記ＣＭＰマスクを形成した後、前記ＣＭＰマスクに覆われていない領域、すなわち素子分離領域の半導体層へ、第２導電型の不純物を導入することを特徴とする請求項１７から請求項２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記ＣＭＰマスクの第２層、及び前記ゲート上層材料がともにポリシリコンであることを特徴とする請求項１７から請求項２４いずれか１項に記載の半導体装置の製造方法。
【請求項２７】
ゲート電極上層材料は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であることを特徴とする請求項１７から請求項２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】
前記ＣＭＰマスクの第２層がポリシリコン、前記ゲート上層材料が金属であることを特徴とする請求項１７から請求項２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記ＣＭＰマスクを形成したのち、前記ＣＭＰマスクに側壁を設け、前記ＣＭＰマスクと前記ＣＭＰマスクの側壁のいずれにも覆われていない領域のうち少なくとも一部にソース／ドレイン領域導入される不純物とは異なる導電型の不純物を導入することを特徴とする請求項１７から請求項２８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および、その製造法に関し、特に，ＳＯＩ（シリコン・オン・インシュレータ）基板上に設けられた半導体装置および、その製造方法に関する。
【０００２】
【従来の技術】
図２６に特開平４−３４９８０号公報に記載された従来の技術を示す。
【０００３】
図２６（ａ）は平面図で、図２６（ｂ）は断面図である。
【０００４】
シリコン基板１０１上に、絶縁体層１０２を介してシリコン層１０３が設けられたＳＯＩ基板を用いて、ゲート絶縁膜１０４、ゲート電極１０５、チャネル領域１０８、ソース領域１０９、ドレイン領域１１０よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、シリコン層１０３上に、分離用絶縁膜１０６が形成される。分離用絶縁膜の下部には、チャネル領域１０８と同じ導電型の不純物が導入された、ウェル領域１１１が設けられる。また、分離用絶縁膜６の一部を開口することによりボディコンタクト１０７を設け、ここを介してウェル領域１１１とボディ用配線層が連結される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、ウェル領域１１１を経由して、ボディコンタクト１０７から排出できるという特徴を持つ。
【０００５】
図２７にアイ・イー・イー・イー、エレクトロンデバイスレター、１８巻、１０２頁（ＩＥＥＥ、Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒ、Ｖｏｌ．１８，ｐ．１０２）に記載された従来の技術を示す。シリコン基板１３０上に、絶縁体層１２１を介してシリコン層１２２が設けられたＳＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１２５、ソース領域１２４、ドレイン領域１２３よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、シリコン層を熱酸化することによりＬＯＣＯＳ領域１２９が形成されるが、ＬＯＣＯＳ（ローカルオキサイデーソン・オブ・シリコン）領域の下には、薄いシリコン層が残され、これがキャリア経路１２７となる。また、キャリア経路はボディコンタクト１２８領域に接続される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、キャリア経路１２７を経由して、ボディコンタクト領域１２８から排出できるという特徴を持つ。また、同様の構造が、１９９６年ブイエルエスアイ・シンポジウム・オン・テクノロジー、９２頁に報告されている（１９９６ＶＬＳＩ  Ｓｙｍｐ．Ｔｅｃｈ．ｐ．９２）。
【０００６】
図２８に、２０００年ブイエルエスアイ・シンポジウム・オン・テクノロジー、１５４頁（１９９６ＶＬＳＩ  Ｓｙｍｐ．Ｔｅｃｈ．ｐ．１５４）に記載された従来例を記載する。シリコン基板１３０上に、絶縁体層１２１を介してシリコン層１２２が設けられたＳＯＩ基板を用いて、ゲート絶縁膜１２６、ゲート電極１２５、ソース領域１２４、ドレイン領域１２３よりなるトランジスタを形成する。トランジスタの周辺の素子分離領域では、トレンチ分離プロセスにより素子分離領域が形成される。素子に隣接した一部の領域では、トレンチはシリコン層の下に達せず、シリコン層がトレンチの下部に残った部分トレンチ１３１が形成される。部分トレンチ１３１の下部に残された薄いシリコン層は、キャリア経路１２７となる。キャリア経路はボディコンタクト領域１２８に接続される。この構造は、トランジスタのチャネル部で発生した余剰キャリアを、キャリア経路１２７を経由して、ボディコンタクト領域１２８から排出できるという特徴を持つ。
【０００７】
【特許文献１】
特開平４−３４９８０号公報
【非特許文献１】
コウ他著  アイ・イー・イー・イー、エレクトロンデバイスレター、１８巻、１０２―４頁（ＩＥＥＥ、Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒ、Ｖｏｌ．１８，ｐ．１０２―１０４）
【非特許文献２】
チェン他著  シンポジウム  オン  ブイエルエスアイ  テクノロジ  １９９６年  頁９２―９３
【非特許文献３】
前田他著  シンポジウム  オン  ブイエルエスアイ  テクノロジ  ２０００年  頁１５４―１５５
【０００８】
【発明が解決しようとする課題】
ＳＯＩ基板のシリコン層を極めて薄く（典型的には１０ｎｍから５０ｎｍ）形成することが必要とされる微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、余剰キャリアの経路であるウェル領域１１１（以下、キャリア経路）が薄くなるので、キャリア経路の抵抗が増してしまう。キャリア経路の抵抗を下げるためには、キャリア経路の不純物濃度をチャネル形成領域よりも高くする必要があるが、素子領域の位置と自己整合的に、キャリア経路に高濃度の不純物を導入する手段は知られていない。
【０００９】
図２６が記載される上記公開特許公報には、分離用絶縁膜１０６を形成する方法が記載されていないが、この素子分離方法はバルク基板上のＦＥＴにおいて、ＬＯＣＯＳ法あるいはトレンチ分離が実用化される以前に一般的に用いられた方法と同様と考えられる。バルク基板上のＦＥＴにおいて一般的な工程をＳＯＩ基板に当てはめると、図２９のようになる。まず、気相からの拡散などを用いて、シリコン層１０３（通常はシリコン基板）に不純物を導入する（図２９（ａ））。次に熱酸化、あるいはＣＶＤによって、シリコン層１０３上に分離絶縁層１０６を成長させる（図２９（ｂ））。次に、分離絶縁層１０６をウェットエッチングによりパターニングすれば、図２９（ｃ）のような形状が得られる。
【００１０】
ここで、分離絶縁層１０６が除去された部分はトランジスタが形成される素子領域となり、分離絶縁層１０６の下部がキャリア経路となる。しかし、この方法では、キャリア経路にチャネル形成領域よりも高い濃度の不純物を導入できず、ＳＯＩ層が薄く、キャリア経路の不純物濃度を高くする必要がある微細な完全空乏化型ＳＯＩ−ＭＯＳＦＥＴには不向きである。
【００１１】
また、従来の文献には記されていないが、仮に図３０のようにフォトレジスト、あるいはＳｉＯ２膜等からなるマスクパターン１１６を用いて、分離領域に一旦不純物を導入した後（図２９（ａ））、分離絶縁層１０６を形成しこれをパターニングすれば、素子分離領域に位置するキャリア経路の不純物濃度を、チャネル形成領域１０８よりも高くすることが出来る。しかし、キャリア経路の位置と、トランジスタが形成される素子領域の位置が自己整合的に決まらないので、図２９（ｃ）に示すような位置ずれを生じる。
【００１２】
また、図２７、図２８の従来例では、素子分離領域をパターニングする際（ＬＯＣＯＳの工程に対するマスク膜を加工する際、あるいはシリコン層をエッチングして部分トレンチ１３１を形成する際）、素子領域がレジストにより覆われていることが一般的である。このレジストをマスクにイオン注入を実施すれば、素子分離領域にだけに自己整合的に不純物を導入できる。しかし、チャネル領域のＳＯＩ膜厚よりも、キャリア流路におけるＳＯＩ基板のシリコン膜厚が必然的に薄くなる図２７、図２８の技術は、ＳＯＩ基板のシリコン層に極めて薄い膜厚が（典型的には１０ｎｍから５０ｎｍ）が要求される極微細完全空乏化型ＳＯＩ−ＭＯＳＦＥＴにおいては、キャリア経路においてＳＯＩ層が消失してしまうか、あるいはキャリア経路として不充分な厚さのＳＯＩ層しか残らないので、適用できない。
【００１３】
以上より、チャネル領域よりも高濃度の不純物を、チャネル領域に対して自己整合的に、キャリア経路となる部分に導入することができ、かつ、ＳＯＩ層が薄いＳＯＩ−ＭＯＳＦＥＴにも適用可能な技術の実現が強く望まれている（第１の課題）。
【００１４】
図２６の従来例は、図２７、図２８の従来例のように、キャリア経路がチャネル領域より薄くなることが無い点においては、薄膜ＳＯＩ層を用いたＳＯＩ−ＭＯＳＦＥＴへの適用に向いている。しかし、分離絶縁膜６を図２９（ｃ）、図３０（ｃ）のように加工する際、パターンの端部の形状に急峻性が得られなかったり、パターン形状がマスク寸法と異なったり、あるいはシリコン層に欠陥を発生させる等の問題が発生する。
【００１５】
仮に、図２９（ｃ）または図３０（ｃ）の工程において、ウェットエッチングにより分離絶縁膜６を加工する場合、エッチングは等方的に進むので、パターンの端部が急峻な形状にならない。また、エッチングが等方的に進むことにより、分離絶縁膜６が横方向にエッチングされ、分離絶縁膜の設けられる領域が小さくなってしまう可能性がある。また、もしドライエッチングにより加工を行えば、パターン端部の急峻性や、マスク寸法からのずれは改善されるが、シリコン層表面がドライエッチングに用いるプラズマに暴露するため、シリコン表面に様々な欠陥が発生する。また、ドライエッチングによりＳｉＯ２膜をエッチングする際のシリコンに対する選択比は、ウェットエッチングの場合に比べて小さいので、シリコン層をエッチングしてしまう可能性がある。従って厳密なシリコン膜厚制御が要求される薄膜ＳＯＩ−ＭＯＳＦＥＴにドライエッチングによる加工を適用するのは難しい。
【００１６】
以上より、薄膜シリコン層を用いたＳＯＩ−ＭＯＳＦＥＴへ適用でき、分離絶縁膜のパターン端部の形状が急峻で、マスク寸法からのずれが小さく、欠陥の発生が少なく、またシリコン層がエッチングされない素子分離技術の実現が強く望まれている（第２の課題）。
【００１７】
図２６の従来例は、分離絶縁膜６の上端が、素子領域におけるシリコン層の表面よりも突起している。従って、ゲート電極材料を堆積すると、その表面は分離絶縁膜６の突起を反映した凹凸を持つ。ゲート電極を加工する際、加工される材料の表面が平坦でなければ、レジストパターンが変形し、加工されたゲート電極の形状が変形したものになる。また、ゲート電極材料の表面、あるいはゲート電極材料の下面が平坦でなければ、ゲート電極をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ、反応性イオンエッチング）で加工する際、一部の領域だけで、先にゲート電極のエッチングが終了し、下地のゲート絶縁膜が露出してしまう。この状態で、残りの領域のゲート電極材料を除去するべく、エッチングを進めると、露出したゲート絶縁膜がエッチングされ、さらに下地のシリコン層までがエッチングされてしまい、トランジスタの形状を形成できなくなるという問題が起こる。
【００１８】
以上より、ゲート電極をリソグラフィ及びＲＩＥにより加工する際、加工される材料の表面と下面が平坦となる素子分離技術の実現が強く望まれている（第３の課題）。
【００１９】
図２６の従来例において、チャネル領域からボディコンタクトに至るキャリアの経路（以下、キャリア経路と略す）の抵抗を下げるためには、キャリア経路であるウェル領域の不純物濃度を高くすることが望ましい。しかし、ウェル領域の不純物濃度を高くしすぎると、ソース／ドレイン領域とウェル領域との間の電界強度が高くなり、その結果漏れ電流が増大する。また、ウェル領域の不純物濃度を高いと、ソース／ドレイン領域とウェル領域との間に大きな寄生容量が付き、トランジスタの動作速度を低下させる。
【００２０】
従って、ソース／ドレイン領域と、ウェル領域との間の電界強度を抑制し、漏れ電流及び寄生容量を低く保ったまま、キャリア経路の抵抗を下げることができるトランジスタ構造及びその製造方法の実現が強く望まれている（第４の課題）。
【００２１】
【課題を解決するための手段】
本発明においては、絶縁体上に半導体層が設けられ、前記半導体層と、前記半導体層の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上にパターニングされた導電性材料よりなるゲート電極と、前記ゲート電極の両側に前記半導体層に第１導電型不純物が高濃度に導入されたソース／ドレイン領域とからなる電界効果型トランジスタと、前記半導体層に第２導電型不純物が高濃度に導入されたボディコンタクト領域と、前記ゲート電極の延長部と前記半導体層の間にゲート絶縁膜よりも厚いフィールド絶縁膜が介在し、前記半導体層中に第２導電型の不純物が導入された部分分離領域と、前記絶縁体上に前記半導体層が存在しない完全分離領域からなり、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の少なくとも一部の領域に接して設けられることを特徴とする。
【００２２】
本発明においては、前記ゲート電極は、フィールド絶縁膜と予め定めた許容範囲内で同じ高さを持つ第１の領域と、前記第１の領域の上に位置しキャリア経路上部に延長される第２の領域とからなることを特徴とする。
【００２３】
本発明においては、前記ゲート電極の前記第１の領域と第２の領域は、異なる工程において堆積された材料よりなることを特徴とする。
【００２４】
本発明においては、前記ゲート電極の前記第１の領域と第２の領域は、異なる材料よりなることを特徴とする。
【００２５】
本発明においては、前記部分分離領域のうち、電界効果型トランジスタが設けられる素子領域に接する一部の領域の不純物濃度が、部分分離領域の他の領域の不純物濃度に比べて低いことを特徴とする。
【００２６】
本発明においては、前記部分分離領域のうち、電界効果型トランジスタが設けられる素子領域に接する一部の領域の不純物濃度が、部分分離領域の他の領域に比べて低く、電界効果型トランジスタが設けられる素子領域の不純物濃度と同一であることを特徴とする。
【００２７】
本発明においては、前記部分分離領域のうち、電界効果型トランジスタが設けられる素子領域に接する一部の領域の不純物濃度が、部分分離領域の他の領域に比べて低く、電界効果型トランジスタが設けられる素子領域の不純物濃度と同一であることを特徴とする。
【００２８】
本発明においては、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の全て領域に接して設けられることを特徴とする。
【００２９】
本発明においては、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の全ての領域と、ソース／ドレイン領域のゲート電極方向に垂直な側面の一部の領域に接して設けられることを特徴とする。
【００３０】
本発明においては、隣接する電界トランジスタの間に完全分離領域だけが設けられた領域が存在することを特徴とする。
【００３１】
本発明においては、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域のゲート電極方向に平行な側面の一部の領域と、ソース／ドレイン領域のゲート電極方向に垂直な側面のうち一方の側面の全部の領域に接して設けられることを特徴とする。
【００３２】
本発明においては、複数の電界効果型トランジスタが、完全分離領域で囲まれた１つのブロックの中に設けられることを特徴とする。
【００３３】
本発明においては、ｐチャネルトランジスタとｎチャネルトランジスタが、完全分離領域で囲まれたそれぞれ異なるブロックの中に設けられることを特徴とする。
【００３４】
本発明においては、ｐチャネルトランジスタとｎチャネルトランジスタが、完全分離領域で囲まれたそれぞれ異なるブロックの中にそれぞれ複数設けられることを特徴とする。
【００３５】
本発明においては、複数のトランジスタが含まれるブロックを規定する完全分離領域の一部が、ソース・ドレイン領域の側面に接して設けられる。
【００３６】
本発明においては、単一のトランジスタよりなるブロックを規定する完全分離領域の一部が、ソース・ドレイン領域の側面に接して設けられる。
【００３７】
本発明においては、絶縁体上の半導体層上において素子領域及びボディコンタクト領域を覆う領域に、最上層がＣＭＰに対して耐性を有する上層マスク層、第２層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、より成るＣＭＰマスクを形成する工程と、ＣＭＰマスクで覆われていない領域のうち少なくとも一部にソース／ドレイン領域導入される不純物とは異なる導電型の不純物を導入する工程と、ＣＭＰマスクに接する一部の領域において前記絶縁体上の半導体層を除去して完全分離領域を形成する工程と、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程と、ＣＭＰにより第２の絶縁体を平坦化した後に、前記ＣＭＰマスクのうち最上層を除去し、導電性材料もしくは不純物の導入により導電性を持たせることができる材料よりなるゲート上層導電体を堆積する工程と、ボディコンタクト領域の全てと素子領域のうち一部においてゲート上層導電体及びＣＭＰマスクの第２層を除去し、残留したゲート上層導電体と前記ＣＭＰマスクの第２層よりなる電界効果型トランジスタのゲート電極を形成し、前記ゲート電極の両側の半導体層にソース／ドレイン領域を形成することにより電界効果型トランジスタを形成する工程を有し、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域が設けられる領域のうち、ゲート電極が設けられる方向に平行な側面の少なくとも一部の領域に接して設けられることを特徴とする。
【００３８】
本発明においては、前記ＣＭＰマスクに接する一部の領域において前記絶縁体上の半導体層を除去して完全分離領域を形成する工程よりも後に、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程を実施する。
【００３９】
本発明においては、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程を実施した後に、前記ＣＭＰマスクに接する一部の領域において前記絶縁体上の半導体層を除去して完全分離領域を形成する。
【００４０】
本発明においては、絶縁体上の半導体層上において素子領域及びボディコンタクト領域を覆う領域に、最上層がＣＭＰに対して耐性を有する上層マスク層、第２層が導電性材料もしくは不純物の導入により導電性を持たせることができる材料、より成るＣＭＰマスクを形成する工程と、ＣＭＰマスクで覆われていない領域のうち少なくとも一部にソース／ドレイン領域導入される不純物とは異なる導電型の不純物を導入する工程と、前記ＣＭＰマスクの材料とは異なる第２の絶縁体で全体を覆い、続いてＣＭＰにより第２の絶縁体を平坦化する工程と、ＣＭＰにより第２の絶縁体を平坦化した後に、前記ＣＭＰマスクのうち最上層を除去し、導電性材料もしくは不純物の導入により導電性を持たせることができる材料よりなるゲート上層導電体を堆積する工程と、ボディコンタクト領域の全てと素子領域のうち一部においてゲート上層導電体及びＣＭＰマスクの第２層を除去し、残留したゲート上層導電体と前記ＣＭＰマスクの第２層よりなる電界効果型トランジスタのゲート電極を形成し、前記ゲート電極の両側の半導体層にソース／ドレイン領域を形成することにより電界効果型トランジスタを形成する工程と、電界効果型トランジスタを層間絶縁膜で覆い、層間絶縁膜を平坦化したのち、ソース・ドレイン領域に接する少なくとも一部の部分の前記半導体層を除去して完全分離領域を形成する工程を有し、前記完全分離領域は電界効果型トランジスタのソース／ドレイン領域が設けられる領域のうち、ゲート電極が設けられる方向に平行な側面の少なくとも一部の領域に接して設けられることを特徴とする。
【００４１】
本発明においては、前記ＣＭＰマスクの材料は、最上層がＳｉ３Ｎ４膜よりなる多層膜により形成されることを特徴とする。
【００４２】
本発明においては、前記ＣＭＰマスクの材料は、最上層がＳｉＯ２膜、その下部に位置する第二層がＳｉ３Ｎ４膜よりなる多層膜により形成されることを特徴とする特徴とする。
【００４３】
本発明においては、前記ＣＭＰマスクの材料は、最上層がＳｉ３Ｎ４膜、その下部に位置する第二層がポリシリコン膜より形成されることを特徴とする特徴とする。
【００４４】
本発明においては、前記ＣＭＰマスクの材料は、最上層がＳｉ３Ｎ４膜、その下部に位置する第二層がＳｉＯ２膜、その下部に位置する第三層がポリシリコン膜より形成されることを特徴とする特徴とする。
【００４５】
本発明においては、素子領域及びボディコンタクト領域以外を覆う前記ＣＭＰマスクを形成した後、前記ＣＭＰマスクに覆われていない領域、すなわち素子分離領域の半導体層へ、第２導電型の不純物を導入することを特徴とする。
【００４６】
本発明においては、前記ＣＭＰマスクの第２層、及び前記ゲート上層材料がともにポリシリコンであることを特徴とする。
【００４７】
本発明においては、ゲート電極上層材料は、導電性材料もしくは不純物の導入により導電性を持たせることができる材料による多層構造であることを特徴とする。
【００４８】
本発明においては、前記ＣＭＰマスクの第２層がポリシリコン、前記ゲート上層材料が金属であることを特徴とする。
【００４９】
本発明においては、前記ＣＭＰマスクを形成したのち、前記ＣＭＰマスクに側壁を設け、前記ＣＭＰマスクと前記ＣＭＰマスクの側壁のいずれにも覆われていない領域のうち少なくとも一部にソース／ドレイン領域導入される不純物とは異なる導電型の不純物を導入することを特徴とする。
【００５０】
【発明の実施の形態】
本発明の第１の実施の形態を図１〜図１０を参照して説明する。図３，４，８は俯瞰図である。図８が完成図で、図３，４は途中工程における俯瞰図である。
工程断面を、図１，２，５，６，７，９用いて示す。図３，４，１０のＹ―Ｙ’断面を、図２（ａ），５（ａ），６（ａ），７（ａ），９（ａ）に、Ｘ１―Ｘ１’断面を、図２（ｂ），５（ｂ），６（ｂ），７（ｂ），９（ｂ）に、Ｘ２―Ｘ２’断面を、図２（ｃ），５（ｃ），６（ｃ），７（ｃ）および図１０に示す。
【００５１】
シリコン基板上２０１に埋め込み絶縁膜層２０２を介して単結晶シリコン層２０３が設けられたＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。
埋め込み絶縁膜層２０２の材質はＳｉＯ２、厚さは例えば１００ｎｍとする。シリコン層２０３の厚さは典型的には５〜５０ｎｍである。シリコン層２０３上に、厚さ１．５ｎｍのゲート酸化膜２０４を熱酸化により形成後、厚さ５０ｎｍのポリシリコン層２０５、厚さ１５０ｎｍのＳｉ３Ｎ４膜２０６を、ＣＶＤ等の薄膜堆積手段を用いてこの順に堆積する（図１）。
【００５２】
素子領域２０９を形成する領域、ボディコンタクト領域２１２を形成する領域を覆うレジストパターン２０７を設け、レジストパターン２０７をマスクにＳｉ３Ｎ４膜２０６とポリシリコン層２０５をＲＩＥによりエッチングする。続いて、レジストパターン２０７あるいはＳｉ３Ｎ４膜２０６をマスクに、不純物をイオン注入する。注入される不純物イオンの導電型は、ｎチャネルトランジスタ周辺ではｐ型、ｐチャネルトランジスタ周辺ではｎ型である。ｐ型不純物となるイオンとして、例えばＢ＋、ＢＦ２＋、Ｉｎを用いる。ｎ型不純物となるイオンとして例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。これにより、シリコン層２０３中にキャリア経路２０８に不純物が導入される（Ｘ１−Ｘ１’断面形状を図２（ｂ）に示す。
Ｙ−Ｙ’断面形状を図２（ａ）、Ｘ２−Ｘ２’断面形状を図２（ｃ）に示す。）。
【００５３】
ｐチャネルトランジスタの周辺と、ｎチャネルトランジスタの周辺で異なる不純物をキャリア経路２０８に導入するためには、以下のようにする。まず、レジストパターン２０７を一旦除去する。そしてｎチャネルトランジスタの周辺に不純物を導入する場合には、ｐチャネルトランジスタ及びその周辺の領域を新たなフォトレジストで覆い、新たなフォトレジストとｎチャネルトランジスタが設けられる領域において露出しているＳｉ３Ｎ４膜２０６をマスクにイオン注入をする。ｐチャネルトランジスタの周辺に対しても同じことを繰り返す。なお、この場合、キャリア経路２０８への不純物が導入される際には図２（ａ）、図２（ｂ）及び図２（ｃ）においてレジストパターン２０７が存在しない形態になる。
【００５４】
キャリア経路２０８の不純物濃度は、典型的には１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の範囲である。ドーズ量は、典型的には１×１０１３ｃｍ−２から１×１０１５ｃｍ−２の範囲である。キャリア経路２０８の不純物は、部分分離領域２１１において、素子領域２０９とボディコンタクト領域２１２を結ぶ経路において導入されていれば良く、部分分離領域２１１のうち素子領域２０９とボディコンタクト領域２１２を結ぶ経路を除いた領域において、キャリア経路２０８の不純物が導入されない領域があっても良い。
【００５５】
続いて、図３に示すように、レジストパターンに開口部２２１を設け、レジストパターンとＳｉ３Ｎ４膜２０６をマスクに、素子領域２０９の接する一部の領域においてゲート絶縁膜２０４とシリコン層２０３を除去する。レジストを除去したあとの平面図を図４に、Ｘ１−Ｘ１’断面形状を図５（ｂ）に示す。この時点でのＹ−Ｙ’断面形状を図５（ａ）、Ｘ２−Ｘ２’断面形状を図５（ｃ）に示す。
【００５６】
全体をＣＶＤＳｉＯ２膜２１３で覆い、Ｓｉ３Ｎ４膜２０６をストッパとしてＣＭＰ（ケミカルメカノポリッシュ）によりＣＶＤＳｉＯ２膜２１３を平坦化し、図６（ａ）、図６（ｂ）及び図６（ｃ）の形状を得る。
【００５７】
続いて、熱したリン酸によるウエットエッチング、あるいはＲＩＥによるドライエッチングなどのエッチング工程によりＳｉ３Ｎ４膜２０６を除去する。続いて第二のポリシリコン２１４をゲート上層導電体として堆積する。そしてポリシリコン２０５及び第二のポリシリコン２１４をレジストをマスクにＲＩＥなどのエッチング工程により加工することにより、ポリシリコン２０５及び第二のポリシリコン２１４からなるゲート電極２２２（図８参照）を形成する。
【００５８】
この際、ボディコンタクト領域２１２においては、ポリシリコン２０５はすべて除去される（図７（ｃ））。この際、素子領域２０９と部分分離領域２１１が接続する領域のうち少なくとも一部が第二のポリシリコン２１４に覆われるようゲート電極２２２を加工する（図７（ａ））。続いて、ゲート電極２２２及びフィールド絶縁膜２１３をマスクに、イオン注入等の不純物導入手段により高濃度の不純物を半導体層２０３に導入し、ソース・ドレイン領域２１５を形成する（図７（ｂ））。また、ボディコンタクト領域の半導体層２０３には、イオン注入等の不純物導入手段により、ソース・ドレイン領域とは異なる導電形の不純物を高濃度に導入した高濃度領域２１６を設ける（図７（ｃ））。なお、図７（ａ）はＹ−Ｙ’断面形状を、図７（ｂ）はＸ１−Ｘ１’断面形状を、図７（ｃ）はＸ２−Ｘ２’断面形状示す。なお、Ｓｉ３Ｎ４膜２０６を除去する際に、Ｓｉ３Ｎ４膜とフィールド絶縁膜２１３が等速でエッチングされる条件を用いると、ポリシリコン２０５の上端とフィールド絶縁膜２１３の上端の高さが揃うので、より好ましい（図７（ａ）参照）。
【００５９】
続いて、通常の工程により絶縁膜よりなるゲート側壁２１７、シリサイド領域２１８、層間絶縁膜２１９、コンタクト２２０、配線２２３を設けることにより、電界効果型トランジスタが設けられる素子領域２０９、余剰なキャリアを排出するキャリア経路であり、半導体層上にフィールド絶縁膜が設けられた部分分離領域２１１、半導体層２０３が除去された完全分離領域２１０よりなる半導体装置が完成する。完成した半導体装置においては、完全分離領域２１０はソース・ドレイン領域のゲート延長方向に平行な側面の少なくとも一部に接して設けられており、またゲート電極はフィールド絶縁膜上に延長されない第一領域（ポリシリコン２０５が相当）と、フィールド絶縁膜上に延長される第二の領域（ゲート上層導電体２１４が相当）からなる。この状態での俯瞰図を図８に、Ｙ−Ｙ’断面形状を図９（ａ）、Ｘ１−Ｘ１’断面形状を図９（ｃ）に、Ｘ２−Ｘ２’断面形状を図１０に示す。
【００６０】
以上に述べた製造方法において、ＣＭＰマスクの最上層に位置するＳｉ３Ｎ４膜２０６を堆積したあとに、続いてＳｉＯ２膜２３１を堆積しても良い。この場合、図１の形状は図１１（ａ）のように、図２（ｂ）の形状は図１１（ｂ）のようになる。ＳｉＯ２膜２３１は図３のレジスト開口部２２１を通して完全分離領域を形成するためのエッチングを実施する際、エッチングの選択比の問題からＳｉ３Ｎ４膜２０６が一部エッチングされることを防ぐ作用を持つ。なお、ＳｉＯ２膜２３１は、続く工程においてフィールド絶縁膜をＣＭＰにより平坦化する際に同時に除去される。
【００６１】
またゲート電極のフィールド絶縁膜上に延長されない第一領域（ポリシリコン２０５が相当、以下ゲート電極の第一の領域と略記する）と、フィールド絶縁膜上に延長される第二の領域（ゲート上層導電体２１４が相当、以下ゲート電極の第二の領域と略記する）は同じ材料であっても良いし、異なる材料であっても良い。例えばゲート電極の第一の領域とゲート電極の第二の領域はともにポリシリコン、ともにシリコンゲルマニウム、ともに同一材料の金属シリサイド、ともに同一材料の金属であっても良い。また、ゲート電極の第一の領域とゲート電極の第二の領域は、ポリシリコン、シリコンゲルマニウム、金属シリサイド、金属あるいはその他の導電性材料から選択される異なる材料により形成されても良い。
典型的には、第一の領域がポリシリコンまたは多結晶シリコンゲルマニウム、第二の領域がタングステンシリサイド、ＴｉＮまたはコバルトシリサイドなどに組み合わせからなる場合が挙げられる。第一の領域にゲート絶縁膜に対する選択エッチングが容易で加工性が優れるポリシリコンまたは多結晶シリコンゲルマニウム、第二の領域に抵抗が低いタングステンシリサイド、ＴｉＮまたはコバルトシリサイドに代表される金属シリサイドまたは金属などの低抵抗層を組み合わせると、第一の領域の加工性と第二の領域の低抵抗性の両者を享受できる。また、第一の領域にＴｉＮ、ＭｏＮ、ＷＮ、白金シリサイド、エルビウムシリサイド、シリコンゲルマニウム  混晶、ゲルマニウム等の半導体、半導体シリサイド、金属窒化物、その他金属化合物、金属などよりなるゲート仕事関数の制御を目的とした材料、第二層に低抵抗化を目的とした第一の領域とは異なる金属シリサイドまたは金属など低抵抗材料を用いても良い。また、ゲート電極の第一の領域あるいはゲート電極の第二の領域が、それぞれポリシリコン、シリコンゲルマニウム、金属シリサイド、金属あるいはその他の導電性材料から選択される異なる材料により形成された多層構造を持っていても良い。典型的には第二の領域がポリシリコンの上層にコバルトシリサイド、ニッケルシリサイドなどのシリサイド層が設けられる構造を挙げられる。また、他の典型例としては第一の領域の下層部がＴｉＮ、ＭｏＮ、ＷＮ、白金シリサイド、エルビウムシリサイド、シリコンゲルマニウム  混晶、ゲルマニウム等の半導体、半導体シリサイド、金属窒化物、その他金属化合物、金属などよりなるゲート仕事関数の制御を目的とした材料で置き替えられた構造を取っても良い。なお、ゲート電極の第一の領域がポリシリコンではない場合、図６の平坦化を行う際のＣＭＰマスク（図６では記号２０５と記号２０６より形成される構造）は、最上層のＳｉ３Ｎ４膜であるが、その下層のポリシリコンとは異なる材料層により構成される多層膜となる。また、図１１の工程を用いる場合は最上層がＳｉＯ２、その下層がＳｉ３Ｎ４膜、その下層がポリシリコンとは異なる材料層により構成される多層膜となる。
【００６２】
また、完全分離領域を形成するために半導体層２０３を除去する工程は、半導体素子を形成する工程のいずれの段階に行っても良い。例えば、完全分離領域を形成するために半導体層２０３を除去する工程をフィールド絶縁膜２１３の堆積前に行う（図５（ｂ））のではなく、フィールド絶縁膜２１３を堆積し、フィールド絶縁膜２１３をＣＭＰにより平坦化した後、図３に示す開口部２２１を持つレジストパターン２３２を形成し（図１２（ａ））、レジストパターン２３２及びＳｉ３Ｎ４膜２０６をマスクにフィールド絶縁膜２１３と半導体層２０３を除去して完全分離領域２１０を形成する（図１２（ｂ））工程を用いても良い。図１２（ｂ）の形態を形成した後、再度ＣＶＤによりＳｉＯ２を堆積し、２度目のＣＭＰを行えば、図６（ｂ）と同じ形態が得られる。また、同様に、ソース・ドレイン領域にシリサイドを形成し、層間絶縁膜２１９を堆積、平坦化したのち（図９（ｂ）において、コンタクト２２０と配線２２３を形成する前に相当）、図３に示す開口部２２１を持つレジストパターン２３２を形成レジストパターン２３２及びシリサイド領域２１８をマスクに層間絶縁膜２１９、フィールド絶縁膜２１３、半導体層２０３を除去して完全分離領域２１０を形成したのち（図１３（ａ））、再度層間絶縁膜の堆積及び層間絶縁膜の平坦化を行ったのち、コンタクト２２０及び配線２２３を形成しても良い（図１３（ｂ））。フィールド絶縁膜２１３をＣＭＰした後、あるいは層間絶縁膜２１９平坦化したのちに完全分離領域を設ける製造方法においては、開口部２２１を持つレジストパターンを平坦な面上に形成されるので、レジストパターンの形状が優れるという長所を持つ。
【００６３】
また、フィールド絶縁膜２１３を平坦化（図６）してＳｉ３Ｎ４膜２０６、ポリシリコン２０５を一旦除去したのち、あるいは、フィールド絶縁膜２１３を平坦化してＳｉ３Ｎ４膜２０６とフィールド絶縁膜２１３を等速エッチバックしたのち、ポリシリコン２０５を一旦除去して、再度ゲート電極材料を堆積してこれを加工することによりゲート電極を形成しても良い。この場合、ゲート上層導電体２１４の堆積は省略しても良い。また、この場合、図１で堆積されるポリシリコン２０５はゲート電極の材料として使われないので、絶縁体等の他の材質でも良い。またポリシリコン２０５とＳｉ３Ｎ４膜２０６の２層構造をＳｉ３Ｎ４膜２０６の単層構造で代替しても良い。また、再度ゲート電極材料を堆積する工程に先だって、図１の工程で堆積したゲート絶縁膜２０４を一旦除去し、再度形成しても良い。この場合、完成したトランジスタのゲート電極は、図９に示すような２層構造はとらない。例えば図１４の記号２３３に示すような単層構造になる。
【００６４】
また、図１から図６の工程を実施したあと、図７の工程においてゲート上層導電体２１４の上部にＳｉ３Ｎ４膜を一旦堆積したのち、ゲート電極を図７と同様に加工し、層間絶縁膜の堆積とゲート上層導電体２１４の上部のＳｉ３Ｎ４膜をマスクにＣＭＰを行い、続いてゲート電極（記号２０５及び２１５の部分）、あるいはゲート電極とゲート絶縁膜２０４を除去し得られた空洞にゲート電極材料、あるいは新たなゲート絶縁膜とゲート電極をそれぞれ形成する工程を用いても良い。この場合も、完成したトランジスタのゲート電極は、図９に示すような２層構造はとらない。例えば図１４の記号２３３に示すような単層構造になる（以上、第一の実施形態）。
【００６５】
次に本発明の第二の実施形態について、図１５、図１６、図１７を参照して説明する。図１５は第一の実施形態の図３に相当する平面図、図１６（ａ）及び図１６（ｂ）は、第一の実施形態における図９（ａ）の工程に対応する断面図、図１７（ａ）及び図１７（ｂ）は第一の実施形態における図２（ａ）の工程に対応する断面図である。
【００６６】
第二の実施形態においては、第一の実施形態において、部分分離領域２１１のうち、素子領域２０９に隣接する部分に、キャリア経路２０８よりも不純物濃度が低いキャリア経路低濃度領域２３４が設けられる。素子領域２０９の不純物濃度がキャリア経路領域２０８よりも低い場合は、キャリア経路低濃度領域２３４は素子領域２０９の不純物濃度と同じでも良い（図１６（ａ））。またキャリア経路低濃度領域２３４はキャリア経路領域２０８の濃度より低ければよく、素子領域２０９の不純物濃度よりも高くても低くても良い。キャリア経路低濃度領域２３４に、キャリア経路２０８よりも不純物濃度が低く、また素子領域２０９の不純物濃度とも異なる第三の不純物濃度を持つキャリア経路低濃度部２３５が設けられる場合を図１６（ｂ）に示す。キャリア経路低濃度領域２３４は、素子領域に設けられるソース・ドレイン領域と、キャリア経路である部分分離領域との間の電界を緩和してリーク電流を低減する作用、およびソース・ドレイン領域と、キャリア経路である部分分離領域との間の寄生容量を低減する作用を持つ。
【００６７】
キャリア経路低濃度領域２３４は適当なレジストを用いて、所望の位置に不純物を導入する方法などを用いても良い。またキャリア経路へ不純物を導入するためのフォトレジストの開口部を、素子領域から離して設ける方法と組み合わせても良い。また、図１７（ａ）に示すように、第一実施例の図２の工程において、キャリア経路２０８を形成する不純物を導入する以前にフォトレジスト２０７を除去し、ＳｉＯ２等の絶縁膜よりなる側壁２３６をＣＶＤ及びエッチバック工程を用いることにより形成し、続いてＳｉ３Ｎ４膜２０６と側壁２３６をマスクにして不純物をイオン注入などにより導入してキャリア経路２０８を形成すれば、本発明の特徴である、素子領域とキャリア経路２０８の不純物の位置関係（この場合は互いの距離関係を含む）が自己整合的に決まるという長所が保持される。また、図１７（ａ）の工程において、ＳｉＯ２等の絶縁膜よりなる側壁２３６を形成する前に、Ｓｉ３Ｎ４膜２０６をマスクにイオン注入などによりキャリア経路低濃度部２３５の不純物を導入し、ＳｉＯ２等の絶縁膜よりなる側壁２３６形成後、キャリア経路２０８に不純物を導入しても良い。ＣＭＯＳを作製する際にはキャリア経路低濃度部２３５、キャリア経路２０８をｎチャネルトランジスタ、ｐチャネルトランジスタのそれぞれに対して行う。この際、不純物が導入されないほうのトランジスタが設けられる領域は、レジストマスクで覆われている（以上、第二の実施形態）。
【００６８】
次に本発明の第三の実施形態について図１８及び図１９を参照して述べる。なお、図１９（ｂ）は図１９（ａ）のＸ１−Ｘ１’断面における断面図である。本発明第一の実施形態及び第二の実施形態においては、素子領域２０９に設けられるソース・ドレイン領域２１５の側面のうち、ゲート延長方向とは平行な側面の全てと、ゲート延長方向とは平行ではない側面の一部に接して完全分離領域２１０が設けられる形態を示したが、完全分離領域はソース・ドレイン領域２１５の側面のうち少なくとも一部に接して設けられれば良い。ソース・ドレイン領域２１５とキャリア領域間のリーク電流および、ソース・ドレイン領域２１５とキャリア領域間の寄生容量は、ソース・ドレイン領域の側面のうち完全分離領域に接しない部分の長さに比例するので、完全分離領域がソース・ドレイン領域２１５の側面のうち少なくとも一部に接して設けられれば、ソース・ドレイン領域の側面のうち完全分離領域に接しない部分の長さが低減した量に比例してこれらリーク電流と寄生容量は低減する。また、完全分離領域はソース・ドレイン領域２１５の側面のうち少なくとも一部に接して設けられれば良いが、特にゲート延長方向とは平行なソース・ドレイン領域の側面の長さの半分以上に渡って設けられると、これらリーク電流と寄生容量を低減する効果が大きい。また、開口部は二つのソース／ドレイン領域２１５のそれぞれの側面の少なくとも一部に接して設けられるのではなく、一方のソース／ドレイン領域２１５の側面の少なくとも一部に接して設けられ、他方のソース／ドレイン領域に接した完全分離領域が設けられない構造をとっても良い。特に、二つのソース／ドレイン領域のうち、専らドレインとして機能するほうの一方のソース／ドレイン領域の側面だけに接して完全分離領域が設けられても、本発明は大きな効果をもたらす。
【００６９】
また、図１９（ａ）及び図１９（ｂ）に示すように、複数の素子領域２０９（すなわち複数のトランジスタ）が隣接して配置される場合、隣接するトランジスタ間には完全分離領域だけが存在するように配置されても良い。
【００７０】
なお、図１８及び図１９においては第二の実施例において設けられるキャリア経路低濃度領域２３４が省略して描かれているが、第三の実施形態においてキャリア経路低濃度領域２３４が存在しても良い。また、図１９の形態において、図１８（ａ）及び図１８（ｂ）のように、ソース・ドレイン領域２１５の側面のうち、ゲート延長方向とは平行ではない側面に、完全分離領域２１０が設けられない形態が形成されても良い（以上、第三の実施形態）。
【００７１】
次に本発明の第四の実施形態について述べる。第一から第四の実施形態において、素子領域２０９の側面のうち、ゲート延長方向とは平行ではない一方の側面の全てに接して完全分離領域２１０が設けられても良い。本実施形態における、第一実施例の図４に対応する平面図を図２０（ｂ）に、第一実施例の図３に対応する平面図を図２０（ａ）に、図６（ａ）に対応する平面図を図２１（ａ）に、図９（ａ）に対応する平面図を図２１（ｂ）に示す。また、この場合ゲート延長方向とは平行ではない側面において、ゲート電極下のチャネル領域が完全分離領域に露出するので、例えば図２１（ａ）の形状において、フィールド絶縁膜２１３を埋め込む前に、素子領域２０９の側面を熱酸化することにより改質し、界面準位を低減する工程を追加しても良い。（以上、第四の実施形態）。
【００７２】
本発明の第五の実施形態について述べる。第一から第四の実施形態に記載された半導体素子において、素子領域は、最低一つのボディコンタクトに、キャリア経路を通して接続されていれぱ良い。これらの構造を備える単位が、完全分離領域２１０により互いに分離されていても良い（図２２、図２３、図２４、図２５）。
【００７３】
また、完全分離領域２１０によって互いに分離される一つの単位は、複数のトランジスタと一つのボディコンタクトからなるものでも良くまた完全分離領域２１０によって互いに分離される一つの単位は、一つのトランジスタと複数のボディコンタクトからなるものでも良い（図２３（ａ）、２３（ｂ））。また、完全分離領域２１０によって分離される一つの単位は、複数のトランジスタと複数のボディコンタクト（図２２、図２４（ａ））からなるものでも良い。
【００７４】
本実施形態においては、複数の電界効果型トランジスタが、完全分離領域で囲まれた１つのブロックの中に設けられても良い（図２２、図２４）。ｐチャネルトランジスタとｎチャネルトランジスタが、完全分離領域で囲まれたそれぞれ異なるブロックの中に設けられても良い（図２２）。ｐチャネルトランジスタとｎチャネルトランジスタが、完全分離領域で囲まれたそれぞれ異なるブロックの中にそれぞれ複数設けられても良い（図２２）。また、複数のトランジスタが含まれるブロックを規定する完全分離領域の一部が、ソース・ドレイン領域の側面に接して設けられても良い（図２４（ａ））。また、単一のトランジスタよりなるブロックを規定する完全分離領域の一部が、ソース・ドレイン領域の側面に接して設けられても良い（図２３（ｂ）、図２４（ｂ）、図２５（ａ）、図２５（ｂ））。また、ｎチャネルトランジスタとｐチャネルトランジスタのキャリア経路どうしが短絡されないよう、両者の距離を充分にとるならば、ｎチャネルトランジスタとｐチャネルトランジスタが混在する単一のブロックが完全分離領域により規定されて設けられても良い。
【００７５】
なお、第五の実施形態において、ゲート電極の配置方向とボディコンタクトの位置関係は任意である。すなわち、ボディコンタクトはゲート電極の延長線上にあっても良く、延長線上に無い位置にあっても良い（以上、第五の実施形態）。
【００７６】
第一から第五の実施形態において適用される本発明のその他の実施形態について以下説明する。埋め込み絶縁層２０２は通常ＳｉＯ２であるが、他の絶縁体であっても良い。例えば、Ｓｉ３Ｎ４、あるいは多孔質ＳｉＯ２であっても良い。また、埋め込み絶縁層の部分に空洞が設けられていても良い。また埋め込み絶縁層は、複数の絶縁材料よりなる多層膜であっても良い。例えば、上層がＳｉ３Ｎ４、下層がＳｉＯ２より成る２層膜、上層と下層がＳｉＯ２、中層がＳｉ３Ｎ４よりなる３層膜であっても良い。埋め込み絶縁層の厚さは一般に８０ｎｍ〜１μｍであるが、この範囲以外であっても、発明の効果は変わらない。また、支持基板を欠き、絶縁体上に半導体層が設けられる基板、例えばＳＯＳ（シリコン・オン・サファイア）基板や、ガラス基板上に半導体層が設けられた構造であっても良い。また、シリコン層に代えてシリコン以外の半導体層を用いても良い。また、二種類以上の半導体の組み合わせであっても良い。完全空乏化型ＳＯＩ−ＭＯＳＦＥＴにおけるシリコン層２の厚さは、典型的には１０〜５０ｎｍである。ゲート長の大きい（典型的には０．３５μｍ以上）トランジスタや、部分空乏化型ＳＯＩ−ＭＯＳＦＥＴでは、これより厚くても良い。また、ゲート長が短く、短チャネル効果を強く抑制したい場合は、これより薄くても良い。なお、図１において、材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明に同様の変更が成されているものとする。また、図１以外の図面、あるいは記載についても、ある材料、寸法を変更する場合、対応する材料、構成領域について、以降の工程に関する図面、説明において、同様の変更が成されたものとする。
【００７７】
なお、図１７のＳｉＯ２サイドウォール２３６を、ＳｉＯ２以外の材料、例えばＳｉ３Ｎ４膜、アモルファスカーボン、アモルファスフッ化カーボン、ＢＣＢ（ベンゾシクロブテン）等で構成しても良い。
【００７８】
ソース／ドレイン領域、ボディコンタクト領域とも、シリコン層３表面における不純物濃度は、典型的には５×１０１８ｃｍ−３から１×１０２１ｃｍ−３である。より典型的には、３×１０１９ｃｍ−３から１×１０２０ｃｍ−３である。不純物の導入は例えばイオン注入、あるいは気相拡散により行う。イオン注入時の典型的なドーズ量は１×１０１４ｃｍ−１２から３×１０１５ｃｍ−２、より典型的には３×１０１４ｃｍ−１２から１×１０１５ｃｍ−２である。
【００７９】
ソース／ドレイン領域に導入する不純物は、ｎチャネルトランジスタの場合はｎ型の導電型を持つ不純物を、ｐチャネルトランジスタの場合はｐ型の導電型を持つ不純物を選べば良い。ボディコンタクト領域及びキャリア経路となる部分分離領域に導入される不純物は、ｎチャネルトランジスタに接続する場合はｐ型の導電型を持つ不純物を、ｐチャネルトランジスタに接続する場合はｎ型の導電型を持つ不純物を選べば良い。この結果、ｎチャネルトランジスタのソース／ドレイン領域はｎ型に、ｐチャネルトランジスタのソース／ドレイン領域はｐ型に、ｎチャネルトランジスタに接続するボディコンタクト領域とキャリア経路はｐ型に、ｐチャネルトランジスタに接続するボディコンタクト領域とキャリア経路はｎ型に形成されれば良い。
【００８０】
各実施例におけるイオン注入において、ｐ型（ｐ＋型、ｐ−型も含む）領域を形成するｐ型不純物を形成するためのイオン種として、例えばＢ＋、ＢＦ２＋、Ｉｎ＋を用いる。また、ｎ型（ｎ＋型、ｎ−型も含む）領域を形成するｎ型不純物を形成するためのイオン種として例えばＡｓ＋、Ｐ＋、Ｓｂ＋を用いる。また、ｎ型、ｐ型ともそれぞれの導電型の不純物を導入できる他のイオン種を用いても良い。また、イオン種は上のように一価のものに限らず、二価以上の電荷を持つものでも良い。また、各導電型不純物よりなるクラスターをイオン注入しても良い。また、イオン注入を、プラズマドーピング、気相拡散、固相拡散等、イオン注入以外の不純物導入手段で置き換えても良い。
【００８１】
本発明の実施例において、シリコンの熱酸化により形成したゲート絶縁膜を、他の方法により形成したＳｉＯ２膜に置き換えても良い。例えばラジカル酸化によって形成したＳｉＯ２膜を用いても良い。また、ゲート絶縁膜をＳｉＯ２以外の絶縁材料より置き換えて良い。また、ＳｉＯ２とそれ以外の絶縁膜との多層膜、あるいはＳｉＯ２以外の絶縁膜同士の多層膜に置き換えて良い。また、ゲート絶縁膜をＴａ２Ｏ５などの高誘電率材料に置き換えても良い。ゲート絶縁膜の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くなるので好ましい。ゲート絶縁膜が積層膜である場合、あるいは縦方向に組成が変化する膜である場合においても、ゲート絶縁膜中の一部の誘電率が、フィールド絶縁膜の誘電率より高いと、素子分離領域におけるゲートと半導体層間の寄生容量が、ゲート容量に対して相対的に低くなるので好ましい。
【００８２】
イオン注入工程における、イオン注入エネルギーは、典型的には０．５ｋｅＶ〜２０ｋｅＶの範囲である。但し、不純物分布を特に浅くしたい場合にはこれ以下のエネルギーを、またＳＯＩ層が厚い場合等、不純物分布を深くしたい場合にはこれ以上のエネルギーを用いても良い。イオン注入した不純物を活性化は、イオン注入後、通常の電気炉によるアニール、ランプアニールなどの加熱処理によって行う。
【００８３】
なお、チャネル領域へ不純物を導入する場合、各実施例において、例えば犠牲酸化膜を形成した後にイオン注入によって行う。注入したイオンを活性化するための熱処理は、イオン注入直後に行ったも良く、ソース／ドレイン領域に導入した不純物を活性化するための熱処理で兼ねても良い。ＳＯＩ膜厚が５０ｎｍの場合には典型的にはゼロ〜２×１０１８ｃｍ−３であるが、ＳＯＩ膜が５０ｎｍより厚い場合は、典型的な値はこの範囲より低濃度であり、ＳＯＩ膜が５０ｎｍより薄い場合は、典型的な値はこの範囲より高濃度である。例えばＳＯＩ膜が１０ｎｍの場合、典型的にはゼロ〜５×１０１８ｃｍ−３である。また、しきい値電圧の設定の要求から、これら以外の濃度を用いても良い。また、ゲート電極としてポリシリコン以外の材料を用いる場合は、不純物の導入に依らずに、しきい値電圧を設定できるので、不純物の導入を省略しても良い。
【００８４】
ゲート電極材料がポリシリコン、多結晶シリコン−ゲルマニウム混晶等の半導体により形成される場合、ゲートへの不純物導入は、ソース／ドレインへの不純物導入と同時に行っても良い。また、ゲート電極材料の堆積と同時に行っても良い。また、ゲート電極材料を堆積し、ゲート電極の形状に加工する前に行っても良い。
【００８５】
ＣＭＯＳを製造する場合で、ゲート電極形状の加工前にゲート電極材料に不純物を導入する場合は、ｎチャネルトランジスタとｐチャネルトランジスタのゲート電極の導電型が異なる場合、適当なレジストマスクを設けることにより、それぞれに必要な導電型（一般的にはｎチャネルトランジスタのゲートはｎ型で、ｐチャネルトランジスタのゲートはｐ型）の不純物をそれぞれのトランジスタが設けられる領域に導入しても依り。また、ｎ型の不純物が導入されたゲート電極材料と、ｐ型の不純物が導入されたゲート電極材料では、ゲート電極の加工に最適となるエッチング条件が異なる場合があるが、この場合、適当なれジスとマスクなどマスク材料を用いることにより、ｎチャネルトランジスタのゲート電極の加工と、ｐチャネルトランジスタのゲート電極の加工とを、分離した工程において行っても良い。
【００８６】
ゲート電極に不純物を導入する場合、堆積したゲート電極材料をＲＩＥ等により適当な形状にエッチングする前に導入しても良いし、エッチング後に導入しても良い。また、両者を組み合わせても良い。ゲート電極の材料は、必要は導電性と、トランジスタのしきい値電圧の設定に必要な仕事関数を持つものであれが良い。ゲート上層導電体は必要な導電性を持つものであれば良い。
【００８７】
半導体層としてシリコンの場合を主に示したが、半導体層はシリコン以外の材料でも良い、また、シリコンとシリコン以外の材料との組み合わせであっても良い。また多層のＳＯＩ層に形成された多層のトランジスタが積層される３次元ＬＳＩにこの技術を用いても良い。
【００８８】
素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは略等しいことが最も望ましい。三者に膜厚差が生じる原因は、ゲート酸化、ゲート前酸化、半導体層上のＳｉＯ２がエッチングされて生じるＳｉ膜の目減り等、形状を加工する際に付随的に発生するものだけとし、素子領域、キャリア経路領域、ボディコンタクト領域のいずれかを、故意に他の領域よりも薄膜化するための工程を含めないことが、三者の膜厚差を小さくするという本発明の目的から、好ましい。
【００８９】
また、イオン注入の観点からは、ＳＯＩ層の全体をアモルファス化しないように、イオン注入の射程が、ＳＯＩ膜厚の全体に達しないことが好ましいので、７０〜８０％以下に留まるよう注入エネルギーを設定する。素子領域、キャリア経路領域、ボディコンタクト領域のうちいずれかが他より薄くなった場合、その領域において最悪でもイオン注入の射程が、ＳＯＩ膜厚の全体に達しないようにするためには、ＳＯＩ膜の薄膜化量が、最も膜厚が厚い領域における膜厚の３０％以下、できれば２０％以下とすることが好ましい。すなわち、素子領域、キャリア経路領域、ボディコンタクト領域における半導体層の厚さは、すべて膜厚が最大となる領域の７０％以上、より好ましくは８０％以上であることが望ましい。
これは、短チャネル効果抑制のためにＳＯＩ層を１５ｎｍ以下とした場合にも、また短チャネル効果抑制の要請が少なくＳＯＩ層が１５ｎｍ以上である場合にも言える。
【００９０】
また素子領域上のゲート電極の高さと、部分分離領域上のゲート電極の高さは、略等しいことが最も望ましい。リソグラフィ、及ぴ、ゲートエッチング工程の安定性という観点から、段差は４０ｎｍ以内、より好ましくは２０ｎｍとすることが望ましく、規定された段差の値を実現できるよう、ゲート電極材料の堆積膜厚、ＣＭＰ条件を設定することが望ましい。
【００９１】
【発明の効果】
本発明は、素子領域に対するマスク材料（図２の記号２０５、記号２０６。記号２０７のレジストパターンはマスク材料に含まれる場合も、含まれない場合もある）を形成し、マスク材料をマスクに部分分離領域２１１にキャリア経路２０８を形成するための不純物導入を行う。チャネル領域やソース／ドレイン領域が形成される素子領域は、マスク材料に覆われた部分に形成されるので、チャネル領域等が形成される素子領域と、キャリア経路を、排他的位置に、自己整合的に形成することができる。従って、キャリア流路である部分分離領域への不純物導入と、チャネル領域への不純物導入は異なる工程で行われるので、両者の不純物濃度をそれぞれ独立に制御できる。また、両者の位置は排他的であるので、一方へ導入しようとした不純物が、他方の領域へ導入されてしまうことを防げる。従って、キャリア流路の抵抗を下げるために、キャリア流路に対して、チャネル領域より高濃度の不純物を導入することが可能であり、また、キャリア流路と素子領域とを排他的位置に自己整合的に形成できる。また、素子分離領域に設けられている絶縁膜（記号２１３）は、シリコン層よりも上方に突起した形状を持つので、シリコン層３は素子領域、素子分離領域ともほぼ同じ厚さを持ち、素子分離領域におけるシリコン層が素子領域より薄くなることがないので、薄膜ＳＯＩにも適用できる。以上より、本発明は第１の課題を解決できる。
【００９２】
また、素子分離領域に設けられている絶縁膜（記号２１３）が、ゲート電極（特に部分分離領域２１１上の記号２１４の部分）とシリコン層２０３間の寄生容量を低減する作用、及びソース／ドレイン領域形成の不純物導入、チャネル領域への不純物導入、ボディコンタクト部への不純物導入の際に素子分離領域へ不純物が導入されることを防ぐ作用を持つことは、従来の技術における素子分離領域の絶縁膜（図２６の記号１０６、図２７の記号１２９、図２８の記号１３１、１３２）が持つ作用と同一である。
【００９３】
また、素子分離領域に設けられている絶縁膜の端の垂直形状は、略垂直な形状を持つようＲＩＥにより加工されたマスク材料（図２（ａ）、図２（ｂ）、図２（ｃ）の記号２０５）端部の垂直形状を反映するので、素子分離領域に設けられる絶縁膜の端部の形状も急峻になる。また、本発明では、素子領域がマスク材料により覆われた状態で、素子分離領域の絶縁膜が形成、加工されるので、従来の技術のように、素子分離領域の絶縁膜を形成する際に素子領域がエッチングダメージを受けることは無い。また、素子分離領域の絶縁膜は、素子形成領域に対して自己整合的に形成される。従って第２の課題が解決される。
【００９４】
また、ゲート電極を形成するための材料（ポリシリコン２０５）を堆積したのち、平坦化を実施し、ゲート上層導電体２１４を設ける工程を用いることにより、ゲート電極材料の表面（あるいはダミーゲート電極材料の表面、ゲート上層導電体の表面）は平坦な形状を持つ。また、素子分離領域の絶縁膜の端がほぼ垂直な形状を持ち、斜めの形状を持たないので。ゲート電極材料の下面は水平な形状を持つ。従ってゲート電極をリソグラフィ及びＲＩＥにより加工する際、加工される材料の表面と下面が平坦であり、オーバーエッチングの必要が無く、ゲート電極（あるいはダミーゲート電極）の加工が容易となり、第３の課題が解決される。
【００９５】
また、本発明においては、ソース・ドレイン領域の周辺に接する領域の少なくとも一部の領域において、絶縁体上の半導体層が除去された完全分離領域が設けられるので、ソース・ドレイン領域と完全分離領域との間に流れるリーク電流が抑制され、またソース・ドレイン領域と完全分離領域と完全分離領域との間の寄生容量が抑制され、キャリア経路である部分分離領域の不純物濃度を高くした際に生じるリーク電流の増加及びソース・ドレイン領域側面における寄生容量の増加を抑制することができる。従って、本発明は、第４の課題を解決できる。
【００９６】
また、本発明では、部分分離領域のうち、不純物濃度が高い部分は素子領域から離して形成されるので、キャリア経路である部分分離領域の不純物濃度を高くした際に生じるリーク電流の増加及びソース・ドレイン領域側面における寄生容量の増加を抑制することができる。従って、本発明は、第４の課題を解決できる。
【図面の簡単な説明】
【図１】本発明の第１実施例の断面図を示す。
【図２】本発明の第１実施例の断面図を示す。
【図３】本発明の第１実施例の平面図を示す。
【図４】本発明の第１実施例の平面図を示す。
【図５】本発明の第１実施例の断面図を示す。
【図６】本発明の第１実施例の断面図を示す。
【図７】本発明の第１実施例の断面図を示す。
【図８】本発明の第１実施例の平面図を示す。
【図９】本発明の第１実施例の断面図を示す。
【図１０】本発明の第１実施例の断面図を示す。
【図１１】本発明の第１実施例の断面図を示す。
【図１２】本発明の第１実施例の断面図を示す。
【図１３】本発明の第１実施例の断面図を示す。
【図１４】本発明の第１実施例の平面図を示す。
【図１５】本発明の第２実施例の断面図を示す。
【図１６】本発明の第２実施例の断面図を示す。
【図１７】本発明の第２実施例の断面図を示す。
【図１８】本発明の第３実施例の平面図を示す。
【図１９】本発明の第３実施例の平面図及び断面図を示す。
【図２０】本発明の第４実施例の平面図を示す。
【図２１】本発明の第４実施例の断面図を示す。
【図２２】本発明の第５実施例の平面図を示す。
【図２３】本発明の第５実施例の平面図を示す。
【図２４】本発明の第５実施例の平面図を示す。
【図２５】本発明の第５実施例の平面図を示す。
【図２６】従来の技術の平面図および断面図を示す。
【図２７】従来の技術の断面図を示す。
【図２８】従来の技術の断面図を示す。
【図２９】従来の技術の断面図を示す。
【図３０】従来の技術の断面図を示す。
【符号の説明】
１０１  シリコン基板
１０２  絶縁体層
１０３  シリコン層
１０４  ゲート絶縁膜
１０５  ゲート電極
１０６  分離用絶縁膜
１０７  ボディコンタクト領域
１０８  チャネル形成領域
１０９  ソース領域
１１０  ドレイン領域
１１１  ウェル領域
１１２  層間絶縁膜
１１３  コンタクトホール
１１４  配線層
１１５  ボディ用配線層
１１６  マスクパターン
１２１  埋め込み酸化膜
１２２  Ｓｉ層
１２３  ドレイン
１２４  ソース
１２５  ゲート
１２６  ゲート絶縁膜
１２７  キャリア経路
１２８  ボディコンタクト
１２９  ＬＯＣＯＳ領域
１３０  支持基板
１３１  部分トレンチ
１３２  深いトレンチ
２０１  シリコン基板
２０２  埋め込み絶縁層
２０３  シリコン層
２０４  ゲート絶縁膜
２０５  ポリシリコン
２０６  Ｓｉ３Ｎ４膜
２０７  レジストパターン
２０８  キャリア経路
２０９  素子領域
２１０  完全分離領域
２１１  部分分離領域
２１２  ボディコンタクト領域
２１３  ＣＶＤＳｉＯ２膜
２１４  ゲート上層導電体
２１７  ゲート側壁
２１８  シリサイド領域
２１９  層間絶縁膜
２２０  コンタクト
２２１  レジスト開口部
２２２  ゲート電極
２２３  配線
２３１  ＳｉＯ２膜
２３２  フォトレジスト
２３３  ゲート電極
２３４  キャリア経路低濃度領域
２３５  キャリア経路低濃度部
２３６  ＳｉＯ２サイドウォール
２４１  ｎチャネルトランジスタが設けられたブロック
２４２  ｐチャネルトランジスタが設けられたブロック
【図１】
2004193146.tif 000003
【図２】
2004193146.tif 000004
【図３】
2004193146.tif 000005
【図４】
2004193146.tif 000006
【図５】
2004193146.tif 000007
【図６】
2004193146.tif 000008
【図７】
2004193146.tif 000009
【図８】
2004193146.tif 000010
【図９】
2004193146.tif 000011
【図１０】
2004193146.tif 000012
【図１１】
2004193146.tif 000013
【図１２】
2004193146.tif 000014
【図１３】
2004193146.tif 000015
【図１４】
2004193146.tif 000016
【図１５】
2004193146.tif 000017
【図１６】
2004193146.tif 000018
【図１７】
2004193146.tif 000019
【図１８】
2004193146.tif 000020
【図１９】
2004193146.tif 000021
【図２０】
2004193146.tif 000022
【図２１】
2004193146.tif 000023
【図２２】
2004193146.tif 000024
【図２３】
2004193146.tif 000025
【図２４】
2004193146.tif 000026
【図２５】
2004193146.tif 000027
【図２６】
2004193146.tif 000028
【図２７】
2004193146.tif 000029
【図２８】
2004193146.tif 000030
【図２９】
2004193146.tif 000031
【図３０】
2004193146.tif 000032