(57)【要約】　　　（修正有）【課題】システムＬＳＩに搭載されている高速動作ＩＰコアの実動作速度検査を高精度にかつ、ウエハレベルで行うことのできる半導体集積回路装置及びその検査方法を提供する。【解決手段】入出力パッド１０３と、検査すべき回路１０１の近傍に設けられた検査用入出力パッド１０２とを備えた複数の半導体集積回路装置１００の検査用入出力パッドに、テスト手段１０５に接続されたプローブを接続し、回路１０１を検査するようにしたことを特徴とする。【選択図】図２
2004087527.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路チップへの入出力部に設けられた入出力パッドと、検査すべき回路の近傍に設けられた検査用入出力パッドとを具備してなることを特徴とする半導体集積回路装置。
【請求項２】
前記検査用入出力パッドはＩＰコアの入出力部に設けられていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
半導体集積回路チップへの入出力部に設けられた入出力パッドと、検査すべき回路の近傍に設けられた検査用入出力パッドとを具備してなる複数の半導体集積回路装置の検査用入出力パッドに、テスト手段に接続されたプローブを接続し、前記回路を検査するようにしたことを特徴とする半導体集積回路装置の検査方法。
【請求項４】
半導体集積回路への入出力端子部に設けられた入出力パッドと、検査すべき回路の近傍に設けられた検査用入出力パッドとを備えた複数の半導体集積回路装置が配列された半導体ウェハの検査用入出力パッドに、テスト手段に接続されたプローブを接続し、前記回路を順次検査するようにしたことを特徴とする半導体集積回路装置の検査方法。
【請求項５】
前記プローブは、前記半導体ウェハ上の前記検査用入出力パッドに対応する位置にそれぞれプローブを搭載してなるプローブカードであることを特徴とする請求項４に記載の半導体集積回路装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置及びその検査方法に関するものである。
【０００２】
【従来の技術】
半導体チップに搭載されている高速動作ＩＰコアを検査する場合には、半導体チップ内に搭載されているテスト回路を外部端子から操作することによりテストモードに切り替え、高速動作ＩＰコアとＬＳＩテスタが直接信号をやり取りできるようにモード設定して高速動作ＩＰコアの実動作速度の検査を行うという方法がとられている。以下、従来の半導体集積回路装置の検査方法について説明する。
【０００３】
従来の半導体集積回路装置の検査方法では、図４に示すように、まず、高速動作ＩＰコア１０１と通常入出力パッド１０３を接続し、高速動作ＩＰコア１０１をＬＳＩテスタ１０５にて検査できるようにする。
次にシステムＬＳＩ１００に内蔵されたテスト回路１０６を高速動作ＩＰコア１０１が検査できるようなテストモードに外部端子から切り替え、ＬＳＩテスタ１０５により高速動作ＩＰコア１０１を検査する。このように、テスト回路１０６によりテストモードを切り替えることにより高速動作ＩＰコア１０１の実動作速度検査を行っている。
【０００４】
【発明が解決しようとする課題】
上述したように、従来の半導体集積回路検査方法では、テスト回路を経由して高速動作ＩＰコアの検査を行っている。このため、実動作速度にて高速動作ＩＰコアの検査を行う場合、半導体チップ内部に形成されたテスト回路を経由してＬＳＩテスタと信号をやり取りしているため配線長が大きく、信号波形がなまってしまう。
【０００５】
また、高速動作ＩＰコアの信号は半導体チップ上に集積化されたテスト回路を経由して通常入出力パッドに接続されているため、信号間の配線長が異なり、信号間に遅延差が生じてしまう。
【０００６】
このため、システムＬＳＩを検査する場合、ＬＳＩテスタからの高速動作ＩＰコアへの入力信号のタイミングや、高速動作ＩＰコアからの出力信号をＬＳＩテスタにて判定するタイミングを調整するのが困難であり、システムＬＳＩの検査プログラム開発に時間がかかる、検査が不安定になる、というような課題がある。
また、従来は、パッケージング後（樹脂封止後）に、検査を行っているため、検査において実動作速度不良が発生した場合には製造ロスが大きい。
【０００７】
本発明は、前記実情に鑑みてなされたものであり、システムＬＳＩに搭載されている高速動作ＩＰコアの実動作速度検査を高精度にかつ、ウエハレベルで行うことのできる半導体集積回路装置及びその検査方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体集積回路装置は、半導体集積回路チップへの入出力部に設けられた入出力パッドと、検査すべき回路の近傍に設けられた検査用入出力パッドとを具備してなることを特徴とする。
【０００９】
特に、この検査用入出力パッドは半導体集積回路装置の入出力パッドとは離間している場合により有効である。
かかる構成によれば、検査すべき回路の近傍に設けられた検査用入出力パッドを用いて、テスト回路を経由することなく、回路のクリティカルパスについて実動作速度検査を行うことができる。このため、ＬＳＩテスタ等のテスト手段と当該回路間の入出力信号のタイミング調整が不要となり、波形なまりや端子間の遅延ばらつきがないため、安定した実動作速度検査を行うことが可能となる。特に回路が高速ＩＰコアである場合にはタイミング調整が極めて難しく、遅延が深刻な問題となるが、本発明によれば、このような問題はなく、有効である。
【００１０】
また、テスト回路をチップに搭載する必要がなくなり、高速動作ＩＰコア等の回路ブロックのクリティカルパスを検査する入出力パッドのみをシステムＬＳＩ等の半導体集積回路装置内に配置することにより、半導体集積回路装置Ｉの面積増加を最小限にすることができる。
【００１１】
また、ウエハレベルにて実動作速度検査を行うことができるため、パッケージ品に組み立てる前に不良を検出することができ、製造ロスを低減することが可能となる。
【００１２】
また本発明の検査方法では、半導体集積回路装置への入出力部に設けられた入出力パッドと、検査すべき回路の近傍に設けられた検査用入出力パッドとを備えた複数の半導体集積回路装置の検査用入出力パッドに、テスト手段に接続されたプローブを接続し、前記回路を検査するようにしたことを特徴とする。
【００１３】
かかる方法によれば、回路の近傍に設けられた検査用入出力パッドを用いて、実動作速度検査を行うことができるため、他の回路を経由しない、波形なまりや端子間の遅延ばらつきのない、安定した実動作速度検査を行うことが可能となる。特に回路が高速ＩＰコアである場合にはタイミング調整が極めて難しく、遅延が深刻な問題となるが、本発明によれば、このような問題はなく、有効な速度検査が可能となる。
【００１４】
また、ウエハレベルにて実動作速度検査を行うこともでき、パッケージ品に組み立てる前に不良を検出することができ、製造ロスを低減することが可能となる。
また、検査用入出力パッドを設けてはいるが、リードフレーム等を用いて接続する必要はなくプローブカードなどを用いてウェハレベルで検査を行った後、合格品のみを実装すればよい。従って入出力パッドの形成工程でマスクパターンを一部修正するのみで検査用入出力パッドを用いて実装するため、実装が複雑となることもなく、工数の増大を招くこともない。
【００１５】
またウェハレベルで検査を行う場合、半導体ウェハ上の前記検査用入出力パッドに対応する位置にそれぞれプローブを搭載してなるプローブカードを用いるようにすれば、一回のプローブカード装着で同時に多数の半導体集積回路装置の検査を行うことができ、極めて容易かつ効率よく短時間でテストを行うことが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の第１の実施の形態について、図面を参照しつつ詳細に説明する。
図１（ａ）および（ｂ）は本発明の第１の実施の形態の半導体集積回路装置を示す図である。
この半導体集積回路装置を搭載する半導体チップは、検査すべき回路である高速動作ＩＰコア１０１の近傍に検査用入出力パッド１０２を形成してなるシステムＬＳＩ１００を構成するもので、このシステムＬＳＩ１００の周辺部に入出力パッド１０３を形成してなるものである。
【００１７】
なお、この検査用入出力パッド１０３は、図１（ｂ）に要部拡大図を示すように、高速動作ＩＰコア１０２の入出力信号線１０７を、プローブと接触可能な程度に太くするようにリソグラフィ用のマスクを修正するのみで、容易に形成することができる。
【００１８】
このシステムＬＳＩは、通常はウェハレベルで、プローブカードを用いた検査を行った後、ダイシングを行い、樹脂封止工程を経てパッケージングを行い、半導体集積回路装置が完成する。また、場合によっては、ダイシング後、チップレベルで検査を行うようにしてもよい。
【００１９】
次にこの半導体集積回路装置の検査方法について説明する。
図２に示すように、半導体集積回路装置としてのシステムＬＳＩ１００に搭載されている高速動作ＩＰコア１０１の１辺に沿って、検査用に設けられた入出力パッド１０２に、プローブカード１０４を用いてＬＳＩテスタ１０５を接続する。ここで、１つのシステムＬＳＩ１００のみを詳細に示したが、ダイシングラインＤを介して多数の半導体集積回路装置（システムＬＳＩ１００）が連続的に形成された半導体ウェハ１の状態で、多数の半導体集積回路に対して同時にプローブカード１０４を装着する。
【００２０】
次に、ＬＳＩテスタ１０５から、高速動作ＩＰコア１０１、検査用入出力パッド１０２を経由して高速動作ＩＰコア１０１に対しクリティカルパスを実動作速度で検査する信号を入力し、高速動作ＩＰコア１０１を動作させる。
【００２１】
このとき、高速動作ＩＰコア１０１は高速動作ＩＰコア１０１検査用入出力パッド１０２を経由してＬＳＩテスタ１０５に動作結果を出力する。
【００２２】
そしてこの出力結果をＬＳＩテスタ１０５にて判定して半導体集積回路装置（システムＬＳＩ）１００を検査する。また、高速動作ＩＰコア１０１のクリティカルパス以外を検査する場合は通常入出力パッド１０３を用いて検査する。
【００２３】
このようにして、作業性よく、半導体集積回路装置の検査を行うことができる。
この後、ダイシングラインＤで半導体集積回路チップごとに分離し、リードフレームなどの外部接続用部材に接続後、樹脂封止を行い、半導体装置が完成する。この検査用入出力パッドは、通常は外部接続されることなく封止樹脂内に埋め込まれる。
【００２４】
なお、前記第１の実施の形態では、ウェハの状態で検査を行うようにしたが、ダイシング後、検査を行い、この後樹脂封止を行うようにしてもよい。
【００２５】
また前記第１の実施の形態では、高速ＩＰコアがひとつ設けられている半導体集積回路チップについて説明したが、複数のＩＰコアが設けられており、各ＩＰコアの出力部にパッドを設けたものについても適用可能である。複数の高速ＩＰコアが設けられている場合には、同一側に出力端子がくるように工夫することにより、プローブを動かして用いる場合には検査が容易となる。
【００２６】
なお、この検査用入出力パッド１０３は、高速動作ＩＰコア１０２の入出力信号線１０７を、プローブと接触可能な程度に太くするように形成したが、いかなる材料でいかなる形状に形成しても良い。
【００２７】
【発明の効果】
以上説明してきたように、本発明によれば、テスト回路を経由せずに高速動作ＩＰコアなどの回路ブロック近傍で、直接実動作速度検査を行うことのできる半導体集積回路装置を提供することができる。
【００２８】
また、高速動作ＩＰコア等の回路ブロックのクリティカルパスを検査する検査用入出力パッドのみをシステムＬＳＩ内に配置することにより、回路ブロック毎の検査が可能となり、システムＬＳＩの面積増加を最小限にすることができる。
【００２９】
また、本発明の半導体集積回路装置の検査方法によれば、テスト回路を経由せずに高速動作ＩＰコアなどの回路ブロック近傍で、直接実動作速度検査を行うことができるため、テスト手段と回路ブロック間の入出力信号のタイミング調整が不要であり、波形なまりや端子間の遅延ばらつきがないため、安定した実動作速度検査の実現が可能となる。
【００３０】
さらにまた、ウエハレベルにて実動作速度検査を行うため、パッケージング前に不良を検出することができ、製造ロスを少なくする効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路装置を示す図である。
【図２】本発明の第１の実施の形態の半導体集積回路装置を用いた検査方法を示す図である。
【図３】従来の半導体集積回路装置の検査方法を示す図である。
【符号の説明】
１　　　半導体ウェハ
１００　システムＬＳＩ
１０１　高速動作ＩＰコア
１０２　高速動作ＩＰコア検査用入出力パッド
１０３　通常入出力パッド
１０４　プローブカード
１０５　ＬＳＩテスタ
１０６　テスト回路
【図１】
2004087527.tif 000003
【図２】
2004087527.tif 000004
【図３】
2004087527.tif 000005