(57)【要約】【課題】低電圧で高い注入効率の確保と、電荷保持特性の低下の防止との両立が難しい。【解決手段】第１導電型半導体からなるウェル１１と、ウェルに形成され第２導電型半導体からなるソース領域１４およびドレイン領域１５と、その間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜１２と、電荷蓄積膜の上に形成されているゲート電極１３と、データの書き込み時に、ソース領域およびドレイン領域の電位を基準として、それらとウェルとの間の空乏層が無バイアス時より拡がる極性の電圧Ｖｓｕｂをウェル１１に印加し、空乏層内でアバランシェ降伏を生じさせ、発生した電荷のうちウェルに印加した電圧と同じ極性の電荷（ホットエレクトロン）を電荷蓄積膜１２に注入させる書き込み電圧供給回路２と、を有している。【選択図】　図１
2004087770.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され第１導電型半導体からなるウェルと、
前記ウェルに形成され第２導電型半導体からなるソース領域と、
前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、
少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、
前記電荷蓄積膜の上に形成されているゲート電極と、
前記ウェル、前記ソース領域、前記ドレイン領域に接続され、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入させる書き込み電圧供給回路と、
を有している不揮発性半導体メモリ装置。
【請求項２】
前記書き込み電圧供給回路が、さらに前記ゲート電極に接続され、データの前記書き込み時に、前記ウェルに印加した電圧と逆極性の電圧を前記ゲート電極に印加する
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
基板の上に形成されている絶縁層と、
前記絶縁層の上に形成され第１導電型半導体からなる半導体層と、
前記半導体層に形成され第２導電型半導体からなるソース領域と、
前記半導体層に前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、
少なくとも前記ソース領域と前記ドレイン領域の間の半導体層の領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、
前記電荷蓄積膜の上に形成されているゲート電極と、
前記半導体層、前記ソース領域、前記ドレイン領域に接続され、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記半導体層との間の空乏層が無バイアス時より拡がる極性の電圧を前記半導体層に印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記半導体層に印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入させる書き込み電圧供給回路と、
を有している不揮発性半導体メモリ装置。
【請求項４】
前記書き込み電圧供給回路が、さらに前記ゲート電極に接続され、データの前記書き込み時に、前記半導体層に印加した電圧と逆極性の電圧を前記ゲート電極に印加する
請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
半導体基板に形成され第１導電型半導体からなるウェルと、前記ウェルに形成され第２導電型半導体からなるソース領域と、前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、を有している不揮発性半導体メモリ装置の電荷注入方法であって、
データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入する
不揮発性半導体メモリ装置の電荷注入方法。
【請求項６】
基板の上に形成されている絶縁層と、前記絶縁層の上に形成され第１導電型半導体からなる半導体層と、前記半導体層に形成され第２導電型半導体からなるソース領域と、前記半導体層に前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間の半導体層の領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、を有している不揮発性半導体メモリ装置の電荷注入方法であって、
データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記半導体層との間の空乏層が無バイアス時より拡がる極性の電圧を前記半導体層に印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記半導体層に印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入する
不揮発性半導体メモリ装置の電荷注入方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電荷蓄積能力を有する電荷蓄積膜を有しデータを電気的に書き換え可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）と、その電荷注入方法とに関する。
【０００２】
【従来の技術】
不揮発性メモリ装置の記憶素子（不揮発性メモリトランジスタ）は、電荷蓄積手段が単一の導電層からなるＦＧ（Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）型と、電荷蓄積手段が空間的に離散化された電荷トラップからなるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）型などが知られている。
【０００３】
ＦＧ型メモリトランジスタにおいて、チャネルが形成される半導体基板の表面領域（チャネル形成領域）の上に、第１の電位障壁層、周囲を絶縁膜に囲まれて電気的に浮遊状態とした導電膜（フローティングゲートＦＧ）、第２の電位障壁層、ゲート電極（コントロールゲート）を積層させている。
ＭＯＮＯＳ型メモリトランジスタにおいて、チャネル形成領域とゲート電極との間の複数の積層膜が、いわゆるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造を有している。ＯＮＯ膜では窒化膜中のバルクトラップあるいは窒化膜と酸化膜との界面近傍の界面トラップが離散化された電荷蓄積手段として機能し、これらのトラップに電荷が蓄積される。
【０００４】
電荷トラップを含む複数の積層膜（ＯＮＯ膜）あるいはフローティングゲートＦＧに対し、基板側から電荷を注入して書き込みを行う。消去では、蓄積された電荷を基板側に抜き取るか、蓄積された電荷を打ち消す逆極性の電荷を、電荷トラップを含む複数の上記積層膜に注入する。
電荷の注入法としては、積層膜内における電荷のトンネル現象（ＦＮトンネリング、ダイレクトトンネリング）を利用する方法がある。また、いわゆるＣＨＥ（Ｃｈａｎｎｅｌ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）注入法など、ＯＮＯ膜の最下層の酸化膜あるいはフローティングゲートＦＧの下の酸化膜（前記第１の電位障壁層）のエネルギー障壁高さを乗り越えられる程度にまで電荷をエネルギー的に励起したホットキャリアを用いる方法がある。
【０００５】
【発明が解決しようとする課題】
トンネル現象を用いる電荷注入方法は、データの書き込みまたは消去に必要とされる電流値が小さく、電荷がトンネルする酸化膜（トンネル酸化膜）のダメージが小さいという利点がある。
【０００６】
その一方で、トンネル現象を用いる電荷注入方法においては、高い電圧が必要となり、低電圧化に不利である。例えば、トンネル酸化膜が二酸化珪素ＳｉＯ２からなる場合、トンネル現象を十分に生じさせるためには二酸化珪素膜に対し膜厚方向に７ＭＶ／ｃｍ以上の高い電界を加える必要がある。典型的に、ゲート電極とチャネル形成領域との間に形成された蓄積膜の総膜厚は２０ｎｍ程度である。この場合、トンネル酸化膜に７ＭＶ／ｃｍ以上の電界を印加するためには、１４Ｖ以上の高いゲート電圧が必要になる。
【０００７】
ホットキャリアを用いる電荷注入方法は、データの書き込みまたは消去に必要な電圧を、１０Ｖ程度と、トンネル現象を用いる電荷注入方法の電圧より低くできる。また、ホットキャリアを用いる電荷注入方法は、ＯＮＯ膜の最下層の酸化膜厚あるいはフローティングゲートＦＧの下の酸化膜厚（前記第１の電位障壁層の厚さ）を、トンネル酸化膜より厚くできるという利点がある。最下層の膜を厚くできれば、記憶保持特性が大きく改善される。
【０００８】
一方で、ホットキャリア、特にホットホールを酸化膜に注入すると酸化膜が劣化することが知られている。とくにＣＨＥ注入法など従来のホットキャリア注入方法においては、十分な閾値電圧変化に必要な電荷を全てドレイン端部から注入することから、ドレイン側での酸化膜質が著しく低下しやすい。このような理由により、ホットキャリアを用いる電荷注入方法は、トンネル現象を用いる電荷注入方法に比べ、データの書き換え、消去の繰り返し特性および電荷保持特性の面で不利である。
また、ＣＨＥ注入時にドレイン端にホットキャリアを効率よく生成させるために、例えばＨａｌｏイオン注入領域など、チャネルと同じＰ型の高濃度不純物領域を形成させている。その一方で、読み出し時には非選択のメモリトランジスタのドレインに、選択されたメモリトランジスタと同じ読み出しゲート電圧が印加される場合に、Ｈａｌｏイオン注入領域を設けていると、低い電圧でも弱い書き込みが生じやすくなる。この読み出しディスターブを防止するには、ドレイン不純物領域にＬＤＤ領域というＮ型の低濃度不純物領域を形成する。ところが、ＬＤＤ領域の形成によって水平方向の電界が弱まるため、ホットキャリアの発生効率が低下する。このように、ＣＨＥ注入のためのドレイン側の不純物分布の設計においては相反する要求を同時に満足させる必要性から、その最適化が難しいという課題がある。
【０００９】
上記したトンネル現象を用いた方法とＣＨＥ注入方法は、それぞれ一長一短があり、双方の欠点を克服し利点のみ有する電荷注入方法が強く望まれていた。
本発明の第１の目的は、低電圧で高い注入効率を有しながらも、電位障壁膜の品質および電荷保持特性の低下が防止できる新たな電荷注入法を制御する手段を有している不揮発性半導体メモリ装置を提供することにある。
本発明の第２の目的は、低電圧で高い注入効率を有しながらも、電位障壁膜の品質および電荷保持特性の低下が防止できる新たな電荷注入方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の観点の不揮発性半導体メモリ装置は、上述した第１の目的を達成するためのものであり、半導体基板に形成され第１導電型半導体からなるウェルと、前記ウェルに形成され第２導電型半導体からなるソース領域と、前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、前記ウェル、前記ソース領域、前記ドレイン領域に接続され、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入させる書き込み電圧供給回路と、を有している。
この不揮発性半導体メモリ装置は、上記ウェルに形成された構造のほかに、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）絶縁分離構造の半導体層に形成することができる。
【００１１】
本発明の第２の観点における不揮発性半導体メモリ装置の電荷注入方法は、前述した第２の目的を達成するためのものであり、半導体基板に形成され第１導電型半導体からなるウェルと、前記ウェルに形成され第２導電型半導体からなるソース領域と、前記ウェルに前記ソース領域と離れて形成され第２導電型半導体からなるドレイン領域と、少なくとも前記ソース領域と前記ドレイン領域の間のウェル領域の上に形成され電荷蓄積能力を有する電荷蓄積膜と、前記電荷蓄積膜の上に形成されているゲート電極と、を有している不揮発性半導体メモリ装置の電荷注入方法であって、データの書き込み時に、前記ソース領域の電位および前記ドレイン領域の電位を基準として、前記ソース領域および前記ドレイン領域と前記ウェルとの間の空乏層が無バイアス時より拡がる極性の電圧を前記ウェルに印加し、前記空乏層内でアバランシェ降伏を生じさせ、前記アバランシェ降伏で発生させた電荷のうち前記ウェルに印加した電圧と同じ極性の電荷を前記電荷蓄積膜に注入する。
この電荷注入方法は、上記ウェルに形成された不揮発性半導体メモリ装置のほかに、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）絶縁分離構造の半導体層に形成された不揮発性半導体メモリ装置に適用することができる。
【００１２】
第１の観点における不揮発性半導体メモリ装置、および第２の観点における電荷注入方法において、データの書き込み時に、ソース領域およびドレイン領域を基準にウェルまたは半導体層に、空乏層が無バイアス時より拡がる極性の電圧を印加する。これにより、空乏層内の電界が強まりアバランシェ降伏が生じて正および負の電荷が増加する。このうち、ウェルまたは半導体層に印加した電圧と逆の極性の電荷の殆どはウェルまたは半導体層に散逸し、あるいは、書き込み電圧供給回路に吸収される。ウェルまたは半導体層に印加した電圧と同じ極性の電荷は、その一部がソース領域とドレイン領域に吸収されるが、残りの高エネルギーの電荷が電荷蓄積膜の最下層側の電位障壁高さを乗り越えて電荷蓄積膜内に注入され、蓄積される。
【００１３】
【発明の実施の形態】
以下、本発明の不揮発性半導体メモリ装置と、その電荷注入方法の実施の形態を、図面を参照しながら説明する。ここでは、メモリトランジスタを形成する半導体がＰ型の場合を例に説明する。半導体がＮ型の場合は、ゲート、ソース、およびドレインに添加されている不純物の導電型を逆にし、半導体およびゲートに電荷注入時に印加する電圧の極性を逆にする。
【００１４】
［第１の実施形態］
図１（Ａ）に、第１の実施形態おける不揮発性メモリ装置の平面図を示す。図１（Ｂ）に、図１（Ａ）のＡ−Ａ線に沿った断面図を示す。
不揮発性メモリ装置１は、メモリトランジスタＭと、メモリトランジスタに接続されている書き込み電圧供給回路２とを有している。
【００１５】
メモリトランジスタＭは、シリコンウェハなどの半導体基板１０に形成されたＰ型のウェル（以下、Ｐウェルという）１１に形成されている。Ｐウェル１１の上に、３層構造の電荷蓄積膜１２が形成され、電荷蓄積膜１２の上にゲート電極１３が形成されている。図１（Ｂ）においては、電荷蓄積膜１２とゲート電極１３が同じパターンに形成されている。但し、電荷蓄積膜１２をゲート電極１３より広いパターンに、あるいは電荷蓄積膜１２を全面に残してもよい。
ゲート電極１３は、不純物が添加されて抵抗率が低減された多結晶珪素あるいは非晶質珪素、または、それらをタングステンＷやコバルトＣｏ等と反応させて形成した高融点金属シリサイドからなる。
電荷蓄積膜１２は、Ｐウェル１１側から順に、第１の電位障壁層１２ａ、主電荷蓄積層１２ｂ、第２の電位障壁層１２ｃから構成されている。電荷蓄積膜１２がＯＮＯ膜構造の場合、第１および第２の電位障壁層１２ａ，１２ｃが酸化シリコンまたは酸化窒化シリコン（ｓｉｌｉｃｏｎ　ｏｘｙｎｉｔｒｉｄｅ）からなり、主電荷蓄積層１２ｂが窒化シリコンまたは酸化窒化シリコンからなる。このように電荷蓄積膜１２が酸化膜、窒化膜、酸化膜の積層構造を有する場合、以下、電荷蓄積膜１２をＯＮＯ膜ということがある。電荷蓄積膜１２は、主電荷蓄積層１２ｂのバルク中の電荷トラップ（バルクトラップ）、主電荷蓄積層１２ｂと第２の電位障壁層１２ｃとの界面近傍に形成された深い電荷トラップ（界面トラップ）などに電荷を保持する機能を有する。
【００１６】
電荷蓄積膜１２直下のウェル表面領域が、動作時にチャネルが形成される“チャネル形成領域”である。
チャネル形成領域の一方のウェル表面領域にＮ型のソース領域１４が形成されている。チャネル形成領域の他方のウェル表面領域にＮ型のドレイン領域１５が形成されている。
メモリトランジスタＭと離れたＰウェル部分に、Ｐ型の導電型を有し、Ｐ型不純物濃度がＰウェル１１より高いコンタクト領域１１ａが形成されている。
【００１７】
図１（Ａ）に図解したように、コンタクト領域１１ａ，ゲート電極１３，ソース領域１４およびドレイン領域１５のそれぞれが、上層配線とのコンタクトを形成のために幅広いランディング・パッド部を有する。コンタクト領域１１ａ，ゲート電極１３，ソース領域１４およびドレイン領域１５のそれぞれが、図示を省略した配線層を介して、書き込み電圧供給回路２に接続されている。
【００１８】
メモリトランジスタＭを行列状に配置させてメモリセルアレイを形成する場合、Ｐウェル１１はメモリトランジスタＭごとに分離して設けられる。この場合、ゲート電極１３が配線層を兼用することが望ましい。ゲート電極１３においてコンタクト形成のためのランディング・パッド部ができるからである。コンタクト領域１１ａ，ソース領域１４およびドレイン領域１５のそれぞれが配線層により行方向または列方向において共通に接続される。
【００１９】
メモリトランジスタＭに対するデータの書き込み時に、ソース領域１４およびドレイン領域１５の電位を基準として、Ｐウェル１１に負電位を印加する。具体的には、書き込み電圧供給回路２が、ソース領域１４およびドレイン領域１５に基準電位Ｖｓｓ、例えば接地電位０Ｖを印加し、Ｐウェル１１に基板側書き込み電圧（以下、Ｖｓｕｂと表記）を印加する。基板側書き込み電圧Ｖｓｕｂの極性は、ソース領域１４およびドレイン領域１５とＰウェル１１との間の空乏層が無バイアス時より拡がる極性である。したがって、本例のＮチャネル型メモリトランジスタＭの場合、基板側書き込み電圧Ｖｓｕｂは負電圧である。なお、ゲート電極１３に対しては、基準電圧Ｖｓｓを印加するか、あるいは、電気的にフローティングにする。
【００２０】
図２は、基板側書き込み電圧を印加したときの、ウェル表面部、第１の電位障壁層、および、主電荷蓄積層のエネルギーバンド図である。図３は、電荷注入の動作を模式的に示す図である。
基板側書き込み電圧Ｖｓｕｂとして、例えば−１０Ｖを印加すると、電子に対するポテンシャル差が図２のように強くなり、電子が価電子帯から伝導帯にバンド間トンネリングし、図３に示すように電子とホール対が生じる。このうち、ホールの殆どはＰウェル１１内に散逸し、あるいは、書き込み電圧供給回路２に吸収される。電子は、その一部がソース領域１４とドレイン領域１５に吸収されるが、残りの高エネルギー電子（ホットエレクトロン）が電荷蓄積膜１２の第１の電位障壁層１２ａにより形成される電位障壁高さを乗り越えて電荷蓄積膜１２内に注入され、主電荷蓄積層１２ｂにより形成されている電荷トラップに蓄積される。以下、このホットエレクトロンの注入方法をＳＨＥ（Ｓｕｂｓｔｒａｔｅ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ）注入法という。
【００２１】
第１の電位障壁層１２ａの厚さが電荷注入に与える影響を検討した。
図４〜図６に、その結果を示す。
検討に用いた試料を作製するにあたって、主電荷蓄積膜１２ｂとしての窒化シリコン膜の厚さを６ｎｍで一定とし、また、第２の電位障壁層１２ｃとしての酸化シリコン膜の厚さを４ｎｍで一定とした。第１の電位障壁膜１２ａとしての酸化シリコン膜の厚さｔｏｘを、図４，図５，図６において、それぞれ３ｎｍ，４ｎｍ，５ｎｍと変化させた。また、チャネルとなるウェル表面に対する閾値電圧調整用のイオン注入条件を図４〜図６に対応した試料で同じにした。すなわち、全ての試料の作製にあたって閾値電圧調整用のイオン注入時に、ボロンイオンＢ＋を、加速エネルギー１５ｋｅＶ、ドーズ９×１０１２ｃｍ−２の条件でイオン注入した。
【００２２】
作製した試料のそれぞれにおいて、基板側書き込み電圧Ｖｓｕｂを印加するパルスの持続時間（Ｖｓｕｂ　ｐｕｌｓｅ　ｄｕｒａｔｉｏｎ）ＴＶｓｕｂを種々変化させ、そのときの閾値電圧Ｖｔｈを測定した。図４〜図６は、測定結果をグラフ化したものである。
各図において黒丸を結んだ閾値電圧変化の特性が、第１の実施形態における上述したＳＨＥ注入法によるものである。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇを全て０Ｖとし、基板側書き込み電圧Ｖｓｕｂ＝−１０ＶをＰウェル１１に印加した。
ここで、比較のため、チャネル全面からのＦＮトンネル法を用いた電子注入による閾値電圧変化を調べた。各図において白丸を結んだ閾値電圧変化の特性は、このＦＮトンネル注入法によるものである。ＦＮトンネル注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびウェル電圧Ｖｓｕｂを全て０Ｖとし、書き込み電圧Ｖｇ＝１０Ｖをゲート電極１３に印加した。
【００２３】
図４〜図６のグラフが示すように、ＦＮトンネル法では、第１の電位障壁層１２ａの厚さが４ｎｍ以上になると有効な閾値電圧の変化が得られない。また、第１の電位障壁層１２ａの厚さが３ｎｍと薄い場合でも、パルス持続時間ＴＶｓｕｂは１ｍｓ以上が必要であり、書き込み速度が遅い。
本実施形態におけるＳＨＥ注入法は、ＦＮトンネル注入法と比較すると、第１の電位障壁層１２ａの膜厚依存性が極めて小さい。また、より短時間で閾値電圧が大きくシフトすることが分る。
【００２４】
第１の電位障壁層１２ａを薄くすればそれだけ書き込み速度が向上するが、第１の電位障壁層１２ａの厚さに、良好な電荷保持特性を維持するために下限値が存在する。
図７に、第１の電位障壁層１２ａが６ｎｍの場合と２．７ｎｍの場合とで電荷保持曲線を比較して示す。第１の電位障壁層１２ａが２．７ｎｍと薄くなると、蓄積された電子が室温でも徐々に抜け、閾値電圧Ｖｔｈが低下する。この結果から第１の電位障壁層１２ａの必要最小限の膜厚は、必ずしも明確ではないが、最低でも３ｎｍ以上は必要であると言える。
【００２５】
電荷注入動作の、基板側書き込み電圧Ｖｓｕｂの依存性を調べた。
この検討において、第１の電位障壁層１２ａの厚さが２．４７ｎｍと比較的薄い試料を用いた。また、この試料において、チャネルの閾値調整時に、ボロンイオンＢ＋を加速エネルギー１５ｋｅＶ，ドーズ１×１０１３ｃｍ−２の条件で注入した。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇを全て０Ｖとし、基板側の書き込み電圧Ｖｓｕｂを−１０Ｖ，−８Ｖ，−７．５Ｖと変えて、それぞれＰウェル１１に印加した。
【００２６】
図８に、その結果を示す。
基板側書き込み電圧Ｖｓｕｂが−１０Ｖの場合、パルス持続時間ＴＶｓｕｂが１０μｓ程度と短くても３Ｖ程度の閾値電圧変化が得られる。基板側書き込み電圧Ｖｓｕｂが−７．５Ｖの場合は、パルス持続時間ＴＶｓｕｂを１ｍｓにすれば３Ｖ程度の閾値電圧変化が達成できる。基板側書き込み電圧Ｖｓｕｂが−８．０Ｖの場合、中間の書き込み速度が得られた。
この検討によって、基板側書き込み電圧Ｖｓｕｂを負の向きに大きくすればするほど閾値電圧Ｖｔｈの変化は大きくなり、書き込み速度が速くなることが分る。また、基板側書き込み電圧Ｖｓｕｂの絶対値が１０Ｖ未満でも十分な書き込みが可能なことが分った。
【００２７】
電荷注入動作の、閾値電圧調整用のイオン注入条件の依存性を調べた。
この検討において、ＯＮＯ膜の各層の厚さが、下層から順に２．４７ｎｍ、６ｎｍ、４ｎｍである試料を用いた。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇを全て０Ｖとし、Ｐウェル１１に印加する基板側書き込み電圧Ｖｓｕｂを０Ｖから−１０Ｖまで変化させた。書き込み電圧Ｖｓｕｂを印加するパルスの持続時間ＴＶｓｕｂは１ｍｓで一定とした。
【００２８】
図９は、結果を示すグラフである。
このグラフは、チャネルの閾値調整時のイオン注入のドーズを３種類に変化させたときの測定結果を示す。３種類の試料とも、イオン注入種はボロンイオンＢ＋であり、加速エネルギーは１５ｋｅＶと一定にした。第１のドーズは０．７×１０１３ｃｍ−２であり、図中に黒丸印で示す測定点に対応する。第２のドーズは１．０×１０１３ｃｍ−２であり、図中に白丸印で示す測定点に対応する。第３のドーズは１．５×１０１３ｃｍ−２であり、図中に白抜きの四角印で示す測定点に対応する。
この検討によって、Ｐウェル１１の閾値電圧調整用に導入された不純物濃度が高いほど、所望の閾値電圧シフトを生じさせるのに必要なウェル電位（基板側書き込み電圧Ｖｓｕｂ）の絶対値が小さくなっていることが分った。すなわち、基板側書き込み電圧Ｖｓｕｂの低電圧化は、チャネルのイオン注入不純物濃度を高くすることで可能となる。なお、チャネルの不純物濃度が高すぎるとメモリトランジスタの耐圧が低下し、読み出し時のリーク電流が増大し、読み出しデータの信号対ノイズ比（Ｓ／Ｎ比）が低下する。
【００２９】
データの消去方法は任意であるが、好ましくは、以下の第１〜第３の消去方法が採用できる。
第１の消去方法において、ソース，ドレイン，ウェルの電位を基準にしてゲート電極１３に負の電圧を印加する。これにより、蓄積された電子を電荷蓄積膜１２内でトンネルさせてチャネル側（基板側）に引き抜く。蓄積された電子が引き抜かれると閾値電圧が低下し、消去状態となる。
第２の消去方法において、ソース，ドレイン，ウェルの電位を基準にしてゲート電極１３に正の電圧を印加する。これにより、蓄積された電子を電荷蓄積膜１２内でトンネルさせてゲート電極側に引き抜く。
第３の消去方法において、ウェル電位を基準としてソース領域１４とドレイン領域１５にそれぞれ正の電位、ゲート電極１３に負の電位を印加する。ドレイン端でのバンド間トンネルを引き金とするアバランシェ降伏が生じ、これによってホットホールが発生する。発生したホットホールはゲート電圧に引き寄せられて電荷蓄積膜１２内に注入される。注入されたホールは、蓄積されていた電子と相殺される。なお、第３の消去方法において、ゲート長が０．３μｍ以下と短くドレイン側からのホール注入で閾値電圧が十分低下する場合、ソースを電気的にフローティング状態としてもよい。
【００３０】
データの読み出し動作は、チャネル全面から注入された電子による閾値電圧の差を読み出す。具体的に、ソース領域１４を基準に、ドレイン領域１５に正の電圧を印加し、ゲート電極１３に消去状態の閾値電圧より高く、書き込み状態の閾値電圧より低い読み出しゲート電圧を印加する。このとき、閾値電圧の差によってメモリトランジスタＭがオンまたはオフするため、閾値電圧差がドレイン領域１５に流れる電流あるいは電位の変位に変換される。この変位を図示しないセンスアンプ等で増幅し、その結果から書き込みデータを判別する。
【００３１】
第１の実施形態では、ソース領域１４、ドレイン領域１５、および、ゲート電極１３の電位を基準にＰウェル１１に、空乏層を拡げる極性、本例では負の電圧を印加する。この方法では印加電圧の最大絶対値が１０Ｖ以下、例えば８Ｖ程度でも高い注入効率が得られるホットキャリア注入が達成できる。その結果、ＦＮトンネル注入方法と比較すると、書き込み速度を落とすことなく印加電圧の低減が図れる利点がある。
【００３２】
従来のＣＨＥ注入を効率よく行うためには、ドレイン端に高い電界を集中させる構造が必要であり、そのためには、高いチャネル不純物濃度、あるいはハローと呼ばれるドレイン端付近のチャネル濃度を局所的に高くしたチャネル不純物構造、そして急峻なドレイン不純物分布構造が必要であった。
第１の実施形態では、チャネル形成領域にできた空乏層全面からのホットキャリア注入であることから、このようなドレイン不純物分布構造の最適化が不要である。このことはフォトマスク枚数の低減、工程の削減、さらにはコストの削減に寄与する。また、図示を省略したが通常のＬＤＤ構造など、ドレイン側の電界集中を緩和する不純物構造の採用ができ、これによって、耐圧の低下、読み出し時のリーク増大などの不利益が解消できる。
【００３３】
［第２の実施形態］
第２の実施形態は、データ書き込み時のバイアス印加条件の一部変更に関する。メモリトランジスタＭの構造は図１（Ａ），図１（Ｂ）に図解した構造と同じである。図２および図３を用いて説明したデータ書き込みの動作のうち、ソース領域１４およびドレイン領域１５を基準としてＰウェル１１に電圧Ｖｓｕｂを印加することにより、チャネル形成領域に形成した空乏層全面からホットキャリアを注入すること自体は第１の実施形態と同じである。
【００３４】
第２の実施形態においては、さらに、ゲート電極１３に対し、基板側書き込み電圧Ｖｓｕｂと反対極性のゲート書き込み電圧Ｖｇを印加する。この点で、第１の実施形態におけるデータ書き込み時のバイアス印加条件と異なる。
【００３５】
図１０は、ゲート書き込み電圧印加の効果を調べた検討の結果を示すグラフである。
ゲート書き込み電圧Ｖｇ＝５Ｖを印加した場合と印加しない場合とで、基板側書き込み電圧Ｖｓｕｂに対する閾値電圧Ｖｔｈの変化を調べた。ＯＮＯ膜の各層の厚さが、下層から順に２．４７ｎｍ、６ｎｍ、４ｎｍである試料を用いた。この試料の作製においてチャネルの閾値調整時に、ボロンイオンＢ＋を加速エネルギー１５ｋｅＶ，ドーズ０．７×１０１３ｃｍ−２の条件で注入した。ＳＨＥ注入の条件は、ソース電圧Ｖｓ、ドレイン電圧Ｖｄを０Ｖとし、Ｐウェル１１に印加する基板側書き込み電圧Ｖｓｕｂを−５Ｖから−１０Ｖまで変化させた。書き込み電圧Ｖｓｕｂを印加するパルスの持続時間は１ｍｓで一定とした。
【００３６】
ゲート書き込み電圧Ｖｇの印加の有無により、基板側書き込み電圧Ｖｓｕｂを負側に大きくしていったときの閾値電圧Ｖｔｈの変化の初期段階に違いが見られる。即ち、ゲート書き込み電圧Ｖｇを印加しない場合、基板側書き込み電圧Ｖｓｕｂが−９．２Ｖまでは閾値電圧変化が見られないが、ゲート書き込み電圧Ｖｇ＝５Ｖの印加により、基板側書き込み電圧Ｖｓｕｂが−８．０Ｖ付近から閾値電圧変化が始まる。この差は書き込みパルスを短くしていったときに顕著となるため、ゲート書き込み電圧Ｖｇの印加によって、基板側書き込み電圧Ｖｓｕｂの絶対値を低減することが出来る。
【００３７】
［第３の実施形態］
第３の実施形態は、トランジスタ構造の変更に関する。
図１１（Ａ）に、第３の実施形態おける不揮発性メモリ装置の平面図を示す。図１１（Ｂ）に、図１１（Ａ）のＢ−Ｂ線に沿った断面図を示す。
不揮発性メモリ装置３は、メモリトランジスタＭ’と、メモリトランジスタに接続されている書き込み電圧供給回路２とを有している。書き込み電圧供給回路２の働き、およびデータの書き込み、消去、読み出し動作の基本は第１および第２の実施形態と同じである。
【００３８】
第３の実施形態におけるメモリトランジスタＭ’は、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板に形成されている。
半導体または他の材料からなる基板２０の上に、誘電体分離を行うための絶縁膜２１が形成されている。絶縁膜２１の上に、例えばＰ型の単結晶シリコンなどからなるＳＯＩ半導体層２２が形成されている。ＳＯＩ半導体層２２の一部が絶縁化されて素子分離絶縁層２３が形成されている。絶縁化では、ＳＯＩ半導体層２２の一部を酸化するか、一部を除去後に絶縁物を埋め込む。素子分離絶縁層２３により周囲を取り囲まれることによって、ＳＯＩ半導体層２２がメモリトランジスタＭ’ごとに島状に形成されている。
このようなＳＯＩ基板は、いわゆる基板張り合わせ法、あるいはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）法などの既知の方法により形成される。
【００３９】
ＳＯＩ半導体層２２の厚さは一般に、数十ｎｍ程度であり、詳しくは、メモリトランジスタＭ’を完全空乏動作させるか部分空乏動作させるかによって異なる。ＳＯＩ半導体層２２の上には、第１の実施形態で説明したのと同じ膜構造の電荷蓄積膜１２とゲート電極１３との積層体が形成されている。また、ゲート電極１３の一方側の半導体層に第１の実施形態と同様なソース領域１４が形成され、ゲート電極１３の他方側の半導体層に第１の実施形態と同様なドレイン領域１５が形成されている。ソース領域１４およびドレイン領域１５の深さは、ＳＯＩ半導体層２２の厚さより小さくてもよい。但し、寄生容量の低減のために、望ましくは、図１１（Ｂ）に図解したようにソース領域１４およびドレイン領域１５をＳＯＩ半導体層２２の底面に達するまで深く形成する。このことに対応して、図１１（Ａ）に図解したように、基板側書き込み電圧Ｖｓｕｂを印加するためのコンタクト領域２２ａを、ゲート電極１３の先端側に設けている。コンタクト領域２２ａは、ＳＯＩ半導体層２２より高濃度なＰ型不純物領域である。
【００４０】
書き込み電圧供給回路２は、ゲート電極１３、ソース領域１４、ドレイン領域１５、およびコンタクト領域２２ａに接続されている。書き込み電圧供給回路２は、データ書き込み時に、第１の実施形態と同様な基板側書き込み電圧ＶｓｕｂをＳＯＩ半導体層２２に付与し、少なくともソース領域１４およびドレイン領域１５を基準電位Ｖｓｓで保持する。あるいは、第２の実施形態と同様に、ゲート電極１３にゲート書き込み電圧Ｖｇを印加してもよい。
【００４１】
第３の実施形態においては、ＳＯＩ型の素子分離構造を有しているため、メモリセルごとに基板書き込み電圧Ｖｓｕｂを印加することが容易であり、メモリセルアレイ化がしやすいという利点がある。また、素子分離が絶縁膜で達成され、素子間の電気的干渉が殆どなく、寄生容量が小さい。このため、低電圧で高速なメモリが実現できる。
【００４２】
今までの説明では、ＳＨＥ注入法ではホットエレクトロンを注入した場合をデータの書き込み動作と定義していた。第１〜第３の実施形態において、これとは逆に、電子を引き抜く、あるいはホールを注入する場合をデータの書き込み動作と定義しても良い。その場合、ＳＨＥ注入はデータの消去動作に利用される。
また、メモリトランジスタＭ，Ｍ’は、ＭＯＮＯＳ型に限らず、ＭＮＯＳ型などの電荷蓄積手段が空間的に離散化されたメモリトランジスタ、さらにはＦＧ型メモリトランジスタであってもよい。
【００４３】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置の電荷注入方法によれば、低電圧で高い注入効率を有し、電荷保持特性の低下が防止できる。
本発明に係る不揮発性半導体メモリ装置によれば、上記電荷注入方法を実現するためにデータの書き込み時に書き込み電圧を供給する手段を具備している不揮発性半導体メモリ装置が提供できる。
【図面の簡単な説明】
【図１】（Ａ）は第１の実施形態おける不揮発性メモリ装置の平面図、（Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図である。
【図２】第１の実施形態のメモリトランジスタにおいて、基板側書き込み電圧を印加したときの、ウェル表面部、第１の電位障壁層、および、主電荷蓄積層のエネルギーバンド図である。
【図３】第１の実施形態のメモリトランジスタにおいて、電荷注入の動作を模式的に示す図である。
【図４】第１の電位障壁層の厚さが３ｎｍの場合の、閾値電圧の基板側書き込みパルス時間依存性を示すグラフである。
【図５】第１の電位障壁層の厚さが４ｎｍの場合の、閾値電圧の基板側書き込みパルス時間依存性を示すグラフである。
【図６】第１の電位障壁層の厚さが６ｎｍの場合の、閾値電圧の基板側書き込みパルス時間依存性を示すグラフである。
【図７】第１の電位障壁層が６ｎｍの場合と２．７ｎｍの場合で電荷保持特性を比較して示すグラフである。
【図８】基板書き込み電圧値をパラメータとして変化させた場合の、閾値電圧の基板側書き込みパルス持続時間依存性を示すグラフである。
【図９】閾値電圧調整用のイオン注入時のドーズをパラメータとして変化させた場合の、閾値電圧の基板側書き込み電圧依存性を示すグラフである。
【図１０】第２の実施形態のゲート書き込み電圧印加の有無による効果を調べる検討において、閾値電圧の基板側書き込み電圧依存性を示すグラフである。
【図１１】（Ａ）は第３の実施形態おける不揮発性メモリ装置の平面図、（Ｂ）は（Ａ）のＢ−Ｂ線に沿った断面図である。
【符号の説明】
１…不揮発性メモリ装置、２…書き込み電圧供給回路、３…不揮発性メモリ装置、１０…半導体基板、１１…ウェル、１１ａ…コンタクト領域、１２ｂ…主電荷蓄積層、１２ａ…第１の電位障壁層、１２ｃ…第２の電位障壁層、１２…電荷蓄積膜、１３…ゲート電極、１４…ソース領域、１５…ドレイン領域、２０…基板、２１…絶縁膜、２２ａ…コンタクト領域、２２…ＳＯＩ半導体層、２３…素子分離絶縁層、Ｍ…メモリトランジスタ、ＴＶｓｕｂ…パルス持続時間、Ｖｄ…ドレイン電圧、Ｖｇ…ゲート書き込み電圧、Ｖｓ…ソース電圧、Ｖｓｓ…基準電圧、Ｖｓｕｂ…基板側書き込み電圧、Ｖｔｈ…閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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