(57)【要約】【課題】パッケージに反りが発生した場合においても、パッケージの高さのバラツキを低下させる。【解決手段】キャリア基板１１の表面に設けられたランド１３ａ〜１３ｃの厚みをキャリア基板１１の中央部から外周部に向かって徐々に厚くなるように設定するとともに、キャリア基板３１、４１の裏面に設けられた各ランド３２ａ〜３２ｃ、４２ａ〜４２ｃの厚みをキャリア基板３１、４１の中央部から外周部に向かって徐々に厚くなるようにそれぞれ設定する。【選択図】      図１
2004281818.tif 000002
【特許請求の範囲】
【請求項１】
厚みが互いに異なる複数のランドが形成されたキャリア基板と、
前記キャリア基板上に実装された半導体チップとを備えることを特徴とする半導体装置。
【請求項２】
前記ランドの厚みは、前記キャリア基板の中央部から外周部に向かって徐々に変化していることを特徴とする請求項１記載の半導体装置。
【請求項３】
厚みが互いに異なる複数の第１のランドが形成された第１半導体パッケージと、
前記第１のランドにそれぞれ対向配置され、厚みが互いに異なる複数の第２のランドが形成された第２半導体パッケージとを備えることを特徴とする半導体装置。
【請求項４】
前記第１半導体パッケージと前記第２半導体パッケージとの間の間隔が広くなるに従って、前記第１および第２のランドの厚みが徐々に大きくなっていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ランドに接合された突出電極をさらに備えることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記突出電極の体積は実質的に同一であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ランド上にそれぞれ形成された絶縁膜と、
前記絶縁膜に形成され、前記ランドの厚みに対応して開口面積が異なる開口部をさらに備えることを特徴とする請求項１〜６のいずれか１項記載の半導体装置。
【請求項８】
前記開口部の開口面積は、前記ランドの厚みが厚くなるに従って小さくなっていることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記第１半導体パッケージは、
前記第１のランドが形成された第１キャリア基板と、
前記第１キャリア基板上にフリップチップ実装された第１半導体チップとを備え、
前記第２半導体パッケージは、
前記第２のランドが形成された第２キャリア基板と、
前記第２キャリア基板上に搭載された第２半導体チップと、
前記第２キャリア基板の端部が前記第１半導体チップ上に保持されるように、第１のランドおよび前記第２のランドとを接合する突出電極と、
前記第２半導体チップを封止する封止材とを備えることを特徴とする請求項３〜７のいずれか１項記載の半導体装置。
【請求項１０】
前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項９記載の半導体装置。
【請求項１１】
厚みが互いに異なる複数の第１のランドが形成された第１キャリア基板と、
前記第１キャリア基板上にフリップチップ実装された第１電子部品と、
前記第１のランドに対向配置され、厚みが互いに異なる複数の第２のランドが形成された第２キャリア基板と、
前記第２キャリア基板上に搭載された第２電子部品と、
前記第２電子部品を封止する封止材とを備えることを特徴とする電子デバイス。
【請求項１２】
厚みが互いに異なる複数の第１のランドが形成された第１半導体パッケージと、
前記第１のランドにそれぞれ対向配置され、厚みが互いに異なる複数の第２のランドが形成された第２半導体パッケージと、
前記第２半導体パッケージが実装されたマザー基板とを備えることを特徴とする電子機器。
【請求項１３】
第１キャリア基板上に複数のランドを形成する工程と、
前記第１キャリア基板上に形成された複数のランド上に絶縁膜を形成する工程と、
異なる開口面積を有し、前記ランドの表面を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記ランドの表面をエッチングすることにより、前記ランドの厚みを変化させる工程とを備えることを特徴とするキャリア基板の製造方法。
【請求項１４】
厚みが互いに異なる複数の第１ランドを第１キャリア基板に形成する工程と、
前記第１キャリア基板上に第１半導体チップを実装する工程と、
厚みが互いに異なる複数の第２ランドを第２キャリア基板に形成する工程と、
第２キャリア基板上に第２半導体チップを実装する工程と、
前記第２ランド上に突出電極を形成する工程と、
前記第２ランド上に形成された突出電極を前記第１ランド上に接合することにより、前記第１キャリア基板上に前記第２キャリア基板を積層する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
第１キャリア基板上に複数の第１ランドを形成する工程と、
前記第１キャリア基板上に形成された複数の第１ランド上に第１絶縁膜を形成する工程と、
異なる開口面積を有し、前記第１ランドの表面を露出させる第１開口部を前記第１絶縁膜に形成する工程と、
前記第１開口部を介して前記第１ランドの表面をエッチングすることにより、前記第１ランドの厚みを変化させる工程と、
前記第１キャリア基板上に第１半導体チップを実装する工程と、
第２キャリア基板上に複数の第２ランドを形成する工程と、
前記第２キャリア基板上に形成された複数の第２ランド上に第２絶縁膜を形成する工程と、
異なる開口面積を有し、前記第２ランドの表面を露出させる第２開口部を前記第２絶縁膜に形成する工程と、
前記第２開口部を介して前記第２ランドの表面をエッチングすることにより、前記第２ランドの厚みを変化させる工程と、
前記第２キャリア基板上に第２半導体チップを実装する工程と、
前記第２ランド上に突出電極を形成する工程と、
前記第２ランド上に形成された突出電極を前記第１ランド上に接合することにより、前記第１キャリア基板上に前記第２キャリア基板を積層する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１６】
厚みが互いに異なる複数の第１のランドを第１キャリア基板に形成する工程と、
前記第１キャリア基板上に第１電子部品を実装する工程と、
厚みが互いに異なる複数の第２のランドを第２キャリア基板に形成する工程と、
第２キャリア基板上に第２電子部品を実装する工程と、
前記第２のランド上に突出電極を形成する工程と、
前記第２ランド上に形成された突出電極を前記第１ランド上に接合することにより、前記第１キャリア基板上に前記第２キャリア基板を積層する工程とを備えることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップの３次元実装を実現するため、ハンダボールを介し、半導体チップが実装されたキャリア基板を積層する方法がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体チップをキャリア基板に実装すると、半導体チップとキャリア基板との間の線膨張係数などの違いから、キャリア基板に反りが発生し、パッケージの高さにバラツキが発生する。このため、ハンダの溶融温度に対するキャリア基板の反りのマージンが少なくなり、ハンダの溶融時の温度管理を厳しくする必要があるという問題があった。
【０００４】
そこで、本発明の目的は、パッケージに反りが発生した場合においても、パッケージの高さのバラツキを低下させることが可能な半導体装置、電子デバイス、電子機器、キャリア基板の製造方法、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、厚みが互いに異なる複数のランドが形成されたキャリア基板と、前記キャリア基板上に実装された半導体チップとを備えることを特徴とする。
これにより、キャリア基板の高さのバラツキをランドの厚みで吸収することが可能となり、キャリア基板に反りが発生した場合においても、半導体パッケージの高さの均一化を図ることが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、前記ランドの厚みは、前記キャリア基板の中央部から外周部に向かって徐々に変化していることを特徴とする。
これにより、キャリア基板に反りが発生した場合においても、実装工程の煩雑化を抑制しつつ、キャリア基板上に実装された半導体パッケージの高さの均一化を図ることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、厚みが互いに異なる複数の第１のランドが形成された第１半導体パッケージと、前記第１のランドにそれぞれ対向配置され、厚みが互いに異なる複数の第２のランドが形成された第２半導体パッケージとを備えることを特徴とする。
これにより、第１半導体パッケージと第２半導体パッケージと間の間隔のバラツキを第１のランドおよび第２のランドの両面で吸収することが可能となる。このため、第１半導体パッケージまたは第２半導体パッケージに反りが発生した場合においても、第２半導体パッケージの高さのバラツキを抑制しつつ、第２半導体パッケージを第１半導体パッケージ上に実装することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージと前記第２半導体パッケージとの間の間隔が広くなるに従って、前記第１および第２のランドの厚みが徐々に大きくなっていることを特徴とする。
これにより、第１半導体パッケージと第２半導体パッケージとの間の間隔にバラツキが発生した場合においても、第１のランドと第２のランドとの間の間隔を均一化することが可能となり、第１半導体パッケージ上に実装された第２半導体パッケージの高さの均一化を図ることが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記ランドに接合された突出電極をさらに備えることを特徴とする。
これにより、半導体チップが搭載されたキャリア基板を積層することが可能となり、半導体チップの３次元実装を可能として、実装面積を縮小することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記突出電極の体積は実質的に同一であることを特徴とする。
これにより、第１半導体パッケージおよび第２半導体パッケージの一方または双方に反りが発生した場合においても、突出電極の大きさを変更することなく、第１半導体パッケージと第２半導体パッケージと間の間隔のバラツキを吸収することが可能となり、実装効率を劣化させることなく、第１半導体パッケージ上に実装された第２半導体パッケージの高さの均一化を図ることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記ランド上にそれぞれ形成された絶縁膜と、前記絶縁膜に形成され、前記ランドの厚みに対応して開口面積が異なる開口部をさらに備えることを特徴とする。
これにより、ランド上に形成された絶縁膜の開口面積に応じて、ランド表面をエッチングする際のエッチングレートを変化させることが可能となる。このため、ランドの厚みの違いに応じてランドを繰り返し形成することなく、ランドの厚みを変化させることが可能となり、製造工程の複雑化を抑制しつつ、第１半導体パッケージ上に実装された第２半導体パッケージの高さの均一化を図ることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記開口部の開口面積は、前記ランドの厚みが厚くなるに従って小さくなっていることを特徴とする。
これにより、ランド上に形成された絶縁膜の開口面積を小さくすることで、ランド表面をエッチングする際のエッチングレートを低下させることが可能となり、ランドの厚みの違いに応じてランドを繰り返し形成することなく、ランドの厚みを容易に調整することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１のランドが形成された第１キャリア基板と、前記第１キャリア基板上にフリップチップ実装された第１半導体チップとを備え、前記第２半導体パッケージは、前記第２のランドが形成された第２キャリア基板と、前記第２キャリア基板上に搭載された第２半導体チップと、前記第２キャリア基板の端部が前記第１半導体チップ上に保持されるように、第１のランドおよび前記第２のランドとを接合する突出電極と、前記第２半導体チップを封止する封止材とを備えることを特徴とする。
【００１４】
これにより、第１半導体パッケージおよび第２半導体パッケージの種類が異なる場合においても、高さの増大を抑制しつつ、第１半導体パッケージ上に第２半導体パッケージを積層させることが可能となるとともに、第１半導体パッケージおよび第２半導体パッケージの一方または双方に反りが発生した場合においても、第１半導体パッケージと第２半導体パッケージとの間の間隔のバラツキを吸収することが可能となり、省スペース化を可能としつつ、第１半導体パッケージ上に実装された第２半導体パッケージの高さの均一化を図ることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１６】
これにより、汎用パッケージを用いた場合においても、突出電極の括れを抑制しつつ、異種パッケージを積層することが可能となり、生産効率を劣化させることなく、異種パッケージ間の接続信頼性を向上させることが可能となる。
また、本発明の一態様に係る電子デバイスによれば、厚みが互いに異なる複数の第１のランドが形成された第１キャリア基板と、前記第１キャリア基板上にフリップチップ実装された第１電子部品と、前記第１のランドに対向配置され、厚みが互いに異なる複数の第２のランドが形成された第２キャリア基板と、前記第２キャリア基板上に搭載された第２電子部品と、前記第２電子部品を封止する封止材とを備えることを特徴とする。
【００１７】
これにより、第１キャリア基板上に第２キャリア基板を積層させることを可能としつつ、第１半導体パッケージと第２半導体パッケージと間の間隔のバラツキを第１のランドおよび第２のランドの両面で吸収することが可能となる。このため、第１キャリア基板上に第２キャリア基板との間の間隔に大きなバラツキがある場合においても、ランドの厚みの変化量を抑制しつつ、第１キャリア基板上に実装された第２キャリア基板の高さの均一化を図ることが可能となる。
【００１８】
また、本発明の一態様に係る電子機器によれば、厚みが互いに異なる複数の第１のランドが形成された第１半導体パッケージと、前記第１のランドにそれぞれ対向配置され、厚みが互いに異なる複数の第２のランドが形成された第２半導体パッケージと、前記第２半導体パッケージが実装されたマザー基板とを備えることを特徴とする。
【００１９】
これにより、ランドの厚みを変化させることで、第１半導体パッケージと第２半導体パッケージと間の間隔のバラツキを吸収させることが可能となり、第１半導体パッケージまたは第２半導体パッケージに反りが発生した場合においても、第１半導体パッケージ上に実装された第２半導体パッケージの高さの均一化を図ることが可能となる。
【００２０】
また、本発明の一態様に係るキャリア基板の製造方法によれば、第１キャリア基板上に複数のランドを形成する工程と、前記第１キャリア基板上に形成された複数のランド上に絶縁膜を形成する工程と、異なる開口面積を有し、前記ランドの表面を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記ランドの表面をエッチングすることにより、前記ランドの厚みを変化させる工程とを備えることを特徴とする。
【００２１】
これにより、ランド上に形成された絶縁膜の開口面積に応じて、ランド表面をエッチングする際のエッチングレートを変化させることが可能となる。このため、厚みの異なるランドを一括形成することが可能となり、厚みの異なるランドを繰り返し形成する必要がなくなることから、製造工程の複雑化を抑制しつつ、ランドの厚みを変化させることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、厚みが互いに異なる複数の第１ランドを第１キャリア基板に形成する工程と、前記第１キャリア基板上に第１半導体チップを実装する工程と、厚みが互いに異なる複数の第２ランドを第２キャリア基板に形成する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２ランド上に突出電極を形成する工程と、前記第２ランド上に形成された突出電極を前記第１ランド上に接合することにより、前記第１キャリア基板上に前記第２キャリア基板を積層する工程とを備えることを特徴とする。
【００２３】
これにより、第１キャリア基板と第２キャリア基板と間の間隔のバラツキを第１のランドおよび第２のランドの両面で吸収することが可能となる。このため、第１キャリア基板または第２キャリア基板に反りが発生した場合においても、突出電極のサイズまたは半田補充量を調整することなく、キャリア基板の高さのバラツキを抑制することが可能となり、実装工程の煩雑化を抑制しつつ、第１キャリア基板上に実装された第２キャリア基板の高さの均一化を図ることが可能となる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に複数の第１ランドを形成する工程と、前記第１キャリア基板上に形成された複数の第１ランド上に第１絶縁膜を形成する工程と、異なる開口面積を有し、前記第１ランドの表面を露出させる第１開口部を前記第１絶縁膜に形成する工程と、前記第１開口部を介して前記第１ランドの表面をエッチングすることにより、前記第１ランドの厚みを変化させる工程と、前記第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に複数の第２ランドを形成する工程と、前記第２キャリア基板上に形成された複数の第２ランド上に第２絶縁膜を形成する工程と、異なる開口面積を有し、前記第２ランドの表面を露出させる第２開口部を前記第２絶縁膜に形成する工程と、前記第２開口部を介して前記第２ランドの表面をエッチングすることにより、前記第２ランドの厚みを変化させる工程と、前記第２キャリア基板上に第２半導体チップを実装する工程と、前記第２ランド上に突出電極を形成する工程と、前記第２ランド上に形成された突出電極を前記第１ランド上に接合することにより、前記第１キャリア基板上に前記第２キャリア基板を積層する工程とを備えることを特徴とする。
【００２５】
これにより、第１キャリア基板および第２キャリア基板上に厚みの異なるランドを一括形成することが可能となり、厚みの異なるランドを繰り返し形成することなく、第１キャリア基板と第２キャリア基板と間の間隔のバラツキを第１のランドおよび第２のランドの両面で吸収することが可能となる。このため、製造工程の複雑化を抑制しつつ、第１キャリア基板上に実装された第２キャリア基板の高さの均一化を図ることが可能となる。
【００２６】
また、本発明の一態様に係る電子デバイスの製造方法によれば、厚みが互いに異なる複数の第１のランドを第１キャリア基板に形成する工程と、前記第１キャリア基板上に第１電子部品を実装する工程と、厚みが互いに異なる複数の第２のランドを第２キャリア基板に形成する工程と、第２キャリア基板上に第２電子部品を実装する工程と、前記第２のランド上に突出電極を形成する工程と、前記第２ランド上に形成された突出電極を前記第１ランド上に接合することにより、前記第１キャリア基板上に前記第２キャリア基板を積層する工程とを備えることを特徴とする。
【００２７】
これにより、第１キャリア基板と第２キャリア基板と間の間隔のバラツキを第１のランドおよび第２のランドの両面で吸収することが可能となり、突出電極のサイズまたは半田補充量を調整することなく、第１キャリア基板上に実装された第２キャリア基板の高さの均一化を図ることが可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。なお、この第１実施形態は、突出電極３６、４６が接合される半導体パッケージＰＫ１１〜ＰＫ１３のランド１３ａ〜１３ｃ、３２ａ〜３２ｃ、４２ａ〜４２ｃの厚みをそれぞれ変化させるようにしたものである。
【００２９】
図１において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられている。そして、キャリア基板１１の裏面には、突出電極２１を配置するためのランド１２が設けられている。そして、ランド１２が設けられたキャリア基板１１の裏面にはソルダレジストなどの絶縁膜１４が形成され、絶縁膜１４には、ランド１２の表面を露出させる開口部１６が設けられている。
【００３０】
一方、キャリア基板１１の表面には、突出電極３６、４６をそれぞれ配置するためのランド１３ａ〜１３ｃがそれぞれ設けられるとともに、突出電極１９を配置するためのランド１３ｄが設けられている。そして、ランド１３ａ〜１３ｄが設けられたキャリア基板１１の表面にはソルダレジストなどの絶縁膜１５が形成され、絶縁膜１５には、ランド１３ａ〜１３ｄの表面を露出させる開口部１７がそれぞれ設けられている。
【００３１】
ここで、キャリア基板１１の表面に設けられたランド１３ａ〜１３ｃの厚みは、例えば、キャリア基板１１の中央部から外周部に向かって徐々に厚くなるように設定することができる。
そして、キャリア基板１１上には半導体チップ１８がフリップチップ実装され、半導体チップ１８には、フリップチップ実装するための突出電極１９が設けられている。そして、半導体チップ１８に設けられた突出電極１９は、異方性導電シート２０を介してランド１３ｄ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合されている。また、キャリア基板１１の裏面に設けられたランド１２上には、キャリア基板１１をマザー基板上に実装するための突出電極２１が設けられている。
【００３２】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板３１、４１がそれぞれ設けられている。そして、各キャリア基板３１、４１の裏面には、突出電極３６、４６をそれぞれ配置するためのランド３２ａ〜３２ｃ、４２ａ〜４２ｃがそれぞれ設けられている。そして、ランド３２ａ〜３２ｃ、４２ａ〜４２ｃがそれぞれ設けられたキャリア基板３１、４１の裏面にはソルダレジストなどの絶縁膜３３、４３がそれぞれ形成され、各絶縁膜３３、４３には、各ランド３２ａ〜３２ｃ、４２ａ〜４２ｃの表面を露出させる開口部３４、４４がそれぞれ設けられている。そして、キャリア基板３１、４１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板３１、４１の一面全体は、封止樹脂３５、４５でそれぞれ封止されている。なお、キャリア基板３１、４１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００３３】
ここで、キャリア基板３１、４１の裏面に設けられた各ランド３２ａ〜３２ｃ、４２ａ〜４２ｃの厚みは、例えば、キャリア基板３１、４１の中央部から外周部に向かって徐々に厚くなるようにそれぞれ設定することができる。
また、キャリア基板３１、４１の裏面にそれぞれ設けられたランド３２ａ〜３２ｃ、４２ａ〜４２ｃ上には、キャリア基板３１、４１の端部が半導体チップ１８上に保持されるようにして、キャリア基板３１、４１をキャリア基板１１上に実装するための突出電極３６、４６がそれぞれ設けられている。ここで、突出電極３６、４６は、半導体チップ１８の搭載領域を避けるようにしてそれぞれ配置することができ、例えば、各キャリア基板３１、４１の裏面の周囲に突出電極３６、４６をそれぞれ配置することができる。
【００３４】
ここで、キャリア基板１１や半導体チップ１９などの線膨張係数の違いにより、半導体パッケージＰＫ１１が下側に反っているのもとする。そして、例えば、半導体パッケージＰＫ１１が下側に反った状態で、キャリア基板１１上に設けられたランド１３ａ〜１３ｃに突出電極３６、４６をそれぞれ接合させることにより、キャリア基板３１、４１をキャリア基板１１上にそれぞれ実装することができる。
【００３５】
ここで、半導体パッケージＰＫ１１〜ＰＫ１３のランド１３ａ〜１３ｃ、３２ａ〜３２ｃ、４２ａ〜４２ｃの厚みをそれぞれ変化させることにより、半導体パッケージＰＫ１１〜ＰＫ１３間の間隔のバラツキをランド１３ａ〜１３ｃ、３２ａ〜３２ｃ、４２ａ〜４２ｃで吸収することが可能となる。このため、半導体パッケージＰＫ１１に反りが発生した場合においても、半導体パッケージＰＫ１２、ＰＫ１３の高さのバラツキを抑制しつつ、半導体パッケージＰＫ１２、ＰＫ１３を半導体パッケージＰＫ１１上に実装することが可能となる。
【００３６】
また、半導体パッケージＰＫ１１〜ＰＫ１３のランド１３ａ〜１３ｃ、３２ａ〜３２ｃ、４２ａ〜４２ｃの厚みをそれぞれ変化させることにより、半導体パッケージＰＫ１１に反りが発生した場合においても、突出電極３６、４６の大きさを変更することなく、半導体パッケージＰＫ１１〜ＰＫ１３間の間隔のバラツキを吸収することが可能となり、実装効率を劣化させることなく、半導体パッケージＰＫ１１上に実装された半導体パッケージＰＫ１２、ＰＫ１３の高さの均一化を図ることが可能となる。
【００３７】
なお、キャリア基板１１、３１、４１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、３１、４１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１９、２１、３６、４６としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
【００３８】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１８をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板１１とキャリア基板３１、４１との間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
【００３９】
また、上述した実施形態では、上側のキャリア基板３１、４１に反りがなく、下側のキャリア基板１１が下側に反った場合を例にとって説明したが、下側のキャリア基板１１が下側に反り、上側のキャリア基板３１、４１が上側に反った場合、下側のキャリア基板１１に反りがなく、上側のキャリア基板３１、４１が上側に反った場合、キャリア基板１１、３１、４１がいずれも下側に反り、下側のキャリア基板１１の方が反りが大きい場合、キャリア基板１１、３１、４１がいずれも上側に反り、上側のキャリア基板３１、４１の方が反りが大きい場合についても同様に適用することができる。
【００４０】
さらに、下側のキャリア基板１１が上側に反り、上側のキャリア基板３１、４１が下側に反った場合、下側のキャリア基板１１に反りがなく、上側のキャリア基板３１、４１が下側に反った場合、上側のキャリア基板３１、４１に反りがなく、下側のキャリア基板１１が上側に反った場合、キャリア基板１１、３１、４１がいずれも下側に反り、上側のキャリア基板３１、４１の方が反りが大きい場合、キャリア基板１１、３１、４１がいずれも上側に反り、下側のキャリア基板１１の方が反りが大きい場合についても適用するようにしてもよい。なお、これらの場合、キャリア基板１１、３１、４１の表面にそれぞれ設けられたランド１３ａ〜１３ｃ、３２ａ〜３２ｃ、４２ａ〜４２ｃの厚みは、例えば、キャリア基板１１、３１、４１の中央部から外周部に向かって徐々に薄くなるようにそれぞれ設定することが好ましい。
【００４１】
図２は、図１の半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体パッケージＰＫ１１が下側に反っているものとする。そして、半導体パッケージＰＫ１１上に半導体パッケージＰＫ１２、ＰＫ１３をそれぞれ積層する場合、キャリア基板３１、４１の各ランド３２ａ〜３２ｃ、４２ａ〜４２ｃ上に突出電極３６、４６をそれぞれ形成する。ここで、突出電極３６、４６として、例えば、半田ボールを用いた場合、ボール径を実質的に等しく設定することができる。
【００４２】
次に、図２（ｂ）に示すように、突出電極３６、４６がそれぞれ形成された半導体パッケージＰＫ１２、ＰＫ１３を半導体パッケージＰＫ１１上にそれぞれマウントし、リフロー処理を行うことにより、突出電極３６、４６を各ランド３２ａ〜３２ｃ、４２ａ〜４２ｃ上にそれぞれ接合させる。
ここで、半導体パッケージＰＫ１１〜ＰＫ１３のランド１３ａ〜１３ｃ、３２ａ〜３２ｃ、４２ａ〜４２ｃの厚みをそれぞれ変化させることにより、突出電極３６、４６として、ボール径の等しい半田ボールを用いた場合においても、キャリア基板３１、４１の取り付け高をキャリア基板１１の反りに対応させることが可能となる。
【００４３】
次に、図２（ｃ）に示すように、キャリア基板１１の裏面に設けられたランド１２上に、キャリア基板１１をマザー基板上に実装するための突出電極２１を形成する。
図３は、本発明の第２実施形態に係る半導体装置の構成を示す断面図である。なお、この第２実施形態は、ランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃ上にそれぞれ形成された絶縁膜５５、７３、８３の開口部５７ａ〜５７ｃ、７４ａ〜７４ｃ、８４ａ〜８４ｃの開口面積に応じて、ランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃの厚みをそれぞれ変化させるようにしたものである。
【００４４】
図３において、半導体パッケージＰＫ２１にはキャリア基板５１が設けられている。そして、キャリア基板５１の裏面には、突出電極６１を配置するためのランド５２が設けられている。そして、ランド５２が設けられたキャリア基板５１の裏面にはソルダレジストなどの絶縁膜５４が形成され、絶縁膜５４には、ランド５２の表面を露出させる開口部５６が設けられている。
【００４５】
一方、キャリア基板５１の表面には、突出電極７６、８６をそれぞれ配置するためのランド５３ａ〜５３ｃがそれぞれ設けられるとともに、突出電極５９を配置するためのランド５３ｄが設けられている。そして、ランド５３ａ〜５３ｄが設けられたキャリア基板５１の表面にはソルダレジストなどの絶縁膜５５が形成され、絶縁膜５５には、ランド５３ａ〜５３ｄの表面を露出させる開口部５７ａ〜５７ｄがそれぞれ設けられている。
【００４６】
ここで、キャリア基板５１の表面に設けられたランド５３ａ〜５３ｃの厚みは、例えば、キャリア基板５１の中央部から外周部に向かって徐々に厚くなるように設定することができる。また、開口部５７ａ〜５７ｃの開口面積は、ランド５３ａ〜５３ｃの厚みが厚くなるに従って小さくなるように設定することができる。
【００４７】
そして、キャリア基板５１上には半導体チップ５８がフリップチップ実装され、半導体チップ５８には、フリップチップ実装するための突出電極５９が設けられている。そして、半導体チップ５８に設けられた突出電極５９は、異方性導電シート６０を介してランド５３ｄ上にＡＣＦ接合されている。また、キャリア基板５１の裏面に設けられたランド５２上には、キャリア基板５１をマザー基板上に実装するための突出電極６１が設けられている。
【００４８】
一方、半導体パッケージＰＫ２２、ＰＫ２３にはキャリア基板７１、８１がそれぞれ設けられている。そして、各キャリア基板７１、８１の裏面には、突出電極７６、８６をそれぞれ配置するためのランド７２ａ〜７２ｃ、８２ａ〜８２ｃがそれぞれ設けられている。そして、ランド７２ａ〜７２ｃ、８２ａ〜８２ｃがそれぞれ設けられたキャリア基板７１、８１の裏面にはソルダレジストなどの絶縁膜７３、８３がそれぞれ形成され、各絶縁膜７３、８３には、各ランド７２ａ〜７２ｃ、８２ａ〜８２ｃの表面を露出させる開口部７４ａ〜７４ｃ、８４ａ〜８４ｃがそれぞれ設けられている。そして、キャリア基板７１、８１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板７１、８１の一面全体は、封止樹脂７５、８５でそれぞれ封止されている。なお、キャリア基板７１、８１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００４９】
ここで、キャリア基板７１、８１の裏面に設けられた各ランド７２ａ〜７２ｃ、８２ａ〜８２ｃの厚みは、例えば、キャリア基板７１、８１の中央部から外周部に向かって徐々に厚くなるようにそれぞれ設定することができる。また、各開口部７４ａ〜７４ｃ、８４ａ〜８４ｃの開口面積は、各ランド７２ａ〜７２ｃ、８２ａ〜８２ｃの厚みが厚くなるに従って小さくなるようにそれぞれ設定することができる。
【００５０】
また、キャリア基板７１、８１の裏面にそれぞれ設けられたランド７２ａ〜７２ｃ、８２ａ〜８２ｃ上には、キャリア基板７１、８１の端部が半導体チップ５８上に保持されるようにして、キャリア基板７１、８１をキャリア基板５１上に実装するための突出電極７６、８６がそれぞれ設けられている。ここで、突出電極７６、８６は、半導体チップ５８の搭載領域を避けるようにしてそれぞれ配置することができ、例えば、各キャリア基板７１、８１の裏面の周囲に突出電極７６、８６をそれぞれ配置することができる。
【００５１】
そして、例えば、半導体パッケージＰＫ２１が下側に反った状態で、キャリア基板５１上に設けられたランド５３ａ〜５３ｃに突出電極７６、８６をそれぞれ接合させることにより、キャリア基板７１、８１をキャリア基板５１上にそれぞれ実装することができる。
ここで、半導体パッケージＰＫ２１〜ＰＫ２３のランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃの厚みをそれぞれ変化させることにより、半導体パッケージＰＫ２１〜ＰＫ２３間の間隔のバラツキをランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃで吸収することが可能となる。このため、半導体パッケージＰＫ２１に反りが発生した場合においても、半導体パッケージＰＫ２２、ＰＫ２３の高さのバラツキを抑制しつつ、半導体パッケージＰＫ２２、ＰＫ２３を半導体パッケージＰＫ２１上に実装することが可能となる。
【００５２】
また、各ランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃの厚みにそれぞれ対応させて、ランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃの表面をそれぞれ露出させる開口部５７ａ〜５７ｃ、７４ａ〜７４ｃ、８４ａ〜８４ｃの開口面積を変化させることにより、ランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃの表面をエッチングすることで、ランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃの厚みを変化させることが可能となる。このため、厚みの異なるランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃをそれぞれ一括形成することが可能となり、各ランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃの厚みの違いに応じてランド５３ａ〜５３ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃをそれぞれ繰り返し形成する必要がなくなることから、製造工程の煩雑化を抑制しつつ、半導体パッケージＰＫ２１上に実装された半導体パッケージＰＫ２２、ＰＫ２３の高さの均一化を図ることが可能となる。
【００５３】
図４は、本発明の第３実施形態に係るキャリア基板の製造方法を示す断面図である。
図４（ａ）において、配線基板９１には配線パターン９２が形成され、配線パターン９２が形成された配線基板９１が接着層９２を介して積層されることにより、例えば、４層基板が形成されている。そして、４層基板の裏面には、厚みが一定のランド９５が形成され、ランド９５の表面が露出するようにして、ソルダレジストなどの絶縁膜９４が形成されている。そして、例えば、４層基板の表面に形成された銅箔のパターニングを行うことにより、厚みが一定のランド９６を４層基板の表面に形成する。
【００５４】
次に、図４（ｂ）に示すように、ランド９６が形成された４層基板の表面にフォトソルダなどの絶縁膜９７を形成する。そして、図４（ｃ）に示すように、絶縁膜９７のパターニングを行うことにより、ランド９６の表面を露出させる開口部９８ａ〜９８ｃを形成する。ここで、各開口部９８ａ〜９８ｃの開口面積は、４層基板上に実装されるパッケージのうねりや反りに対応してそれぞれ設定することができ、例えば、４層基板の中央部から外周部に向かって徐々に大きくなるように設定することができる。
【００５５】
次に、図４（ｄ）に示すように、開口部９８ａ〜９８ｃをそれぞれ介して露出されたランド９６の表面をエッチングする。ここで、開口部９８ａ〜９８ｃの開口面積に応じて、ランド９６表面をエッチングする際のエッチングレートを変化させることができ、例えば、開口部９８ａ〜９８ｃの開口面積を小さくすることにより、ランド９６表面のエッチングレートを低下させることが可能となる。このため、開口面積の異なる開口部９８ａ〜９８ｃをそれぞれ介してランド９６の表面をエッチングすることにより、厚みの異なるランド９６ａ〜９６ｃを一括形成することが可能となり、製造工程の複雑化を抑制しつつ、ランド９６ａ〜９６ｃの厚みを変化させることが可能となる。
【００５６】
なお、上述した実施形態では、４層基板を例にとってキャリア基板の製造方法について説明したが、キャリア基板は４層基板以外であってもよい。
図５は、本発明の第４実施形態に係る半導体装置の構成を示す断面図である。なお、この第４実施形態は、突出電極１３６、１４６が接合される半導体パッケージＰＫ３１〜ＰＫ３３のランド１１３ａ〜１１３ｃ、１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃの厚みをそれぞれ変化させるとともに、突出電極１２１が接合される半導体パッケージＰＫ３１のランド１１２ａ〜１１２ｃの厚みをそれぞれ変化させるようにしたものである。
【００５７】
図５において、半導体パッケージＰＫ３１にはキャリア基板１１１が設けられている。そして、キャリア基板１１１の裏面には、突出電極１２１を配置するためのランド１１２ａ〜１１２ｃが設けられている。そして、ランド１１２ａ〜１１２ｃが設けられたキャリア基板１１１の裏面にはソルダレジストなどの絶縁膜１１４が形成され、絶縁膜１１４には、ランド１１２ａ〜１１２ｃの表面をそれぞれ露出させる開口部１１６が設けられている。ここで、キャリア基板１１１の裏面に設けられたランド１１２ａ〜１１２ｃの厚みは、例えば、キャリア基板１１１の中央部から外周部に向かって徐々に薄くなるように設定することができる。
【００５８】
一方、キャリア基板１１１の表面には、突出電極１３６、１４６をそれぞれ配置するためのランド１１３ａ〜１１３ｃがそれぞれ設けられるとともに、突出電極１１９を配置するためのランド１１３ｄが設けられている。そして、ランド１１３ａ〜１１３ｄが設けられたキャリア基板１１１の表面にはソルダレジストなどの絶縁膜１１５が形成され、絶縁膜１１５には、ランド１１３ａ〜１１３ｄの表面を露出させる開口部１１７がそれぞれ設けられている。
【００５９】
ここで、キャリア基板１１１の表面に設けられたランド１１３ａ〜１１３ｃの厚みは、例えば、キャリア基板１１１の中央部から外周部に向かって徐々に厚くなるように設定することができる。
そして、キャリア基板１１１上には半導体チップ１１８がフリップチップ実装され、半導体チップ１１８には、フリップチップ実装するための突出電極１１９が設けられている。そして、半導体チップ１１８に設けられた突出電極１１９は、異方性導電シート１２０を介してランド１１３ｄ上にＡＣＦ接合されている。また、キャリア基板１１１の裏面に設けられたランド１１２ａ〜１１２ｃ上には、キャリア基板１１１をマザー基板１５１上に実装するための突出電極１２１が設けられている。
【００６０】
一方、半導体パッケージＰＫ３２、ＰＫ３３にはキャリア基板１３１、１４１がそれぞれ設けられている。そして、各キャリア基板１３１、１４１の裏面には、突出電極１３６、１４６をそれぞれ配置するためのランド１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃがそれぞれ設けられている。そして、ランド１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃがそれぞれ設けられたキャリア基板１３１、１４１の裏面にはソルダレジストなどの絶縁膜１３３、１４３がそれぞれ形成され、各絶縁膜１３３、１４３には、各ランド１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃの表面を露出させる開口部１３４、１４４がそれぞれ設けられている。そして、キャリア基板１３１、１４１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１３１、１４１の一面全体は、封止樹脂１３５、１４５でそれぞれ封止されている。なお、キャリア基板１３１、１４１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００６１】
ここで、キャリア基板１３１、１４１の裏面に設けられた各ランド１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃの厚みは、例えば、キャリア基板１３１、１４１の中央部から外周部に向かって徐々に厚くなるようにそれぞれ設定することができる。
また、キャリア基板１３１、１４１の裏面にそれぞれ設けられたランド１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃ上には、キャリア基板１３１、１４１の端部が半導体チップ１１８上に保持されるようにして、キャリア基板１３１、１４１をキャリア基板１１１上に実装するための突出電極１３６、１４６がそれぞれ設けられている。ここで、突出電極１３６、１４６は、半導体チップ１１８の搭載領域を避けるようにしてそれぞれ配置することができ、例えば、各キャリア基板１３１、１４１の裏面の周囲に突出電極１３６、１４６をそれぞれ配置することができる。
【００６２】
また、マザー基板１５１上には、突出電極１２１を接合させるランド１５２が形成されるとともに、ランド１５２の表面を露出させる開口部１５４が設けられたソルダレジストなどの絶縁膜１５３が形成されている。
そして、例えば、半導体パッケージＰＫ３１が下側に反った状態で、キャリア基板１１１上に設けられたランド１１３ａ〜１１３ｃに突出電極１３６、１４６をそれぞれ接合させることにより、キャリア基板１３１、１４１をキャリア基板１１１上にそれぞれ実装することができる。さらに、マザー基板１５１上に設けられたランド１５２に突出電極１２１をそれぞれ接合させることにより、キャリア基板１３１、１４１が積層されたキャリア基板１１１をマザー基板１５１上に実装することができる。
【００６３】
ここで、半導体パッケージＰＫ３１〜ＰＫ３３のランド１１３ａ〜１１３ｃ、１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃの厚みをそれぞれ変化させることにより、半導体パッケージＰＫ３１〜ＰＫ３３間の間隔のバラツキをランド１１３ａ〜１１３ｃ、１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃで吸収することが可能となる。このため、半導体パッケージＰＫ３１に反りが発生した場合においても、半導体パッケージＰＫ３２、ＰＫ３３の高さのバラツキを抑制しつつ、半導体パッケージＰＫ３２、ＰＫ３３を半導体パッケージＰＫ３１上に実装することが可能となる。
【００６４】
また、半導体パッケージＰＫ３１のランド１１２ａ〜１１２ｃの厚みを変化させることにより、半導体パッケージＰＫ３１とマザー基板１５１との間隔のバラツキをランド１１２ａ〜１１２ｃで吸収することが可能となる。このため、半導体パッケージＰＫ３１に反りが発生した場合においても、突出電極１２１の高さを変化させることなく、半導体パッケージＰＫ３１をマザー基板１５１上に安定して実装することが可能となる。
【００６５】
図６は、本発明の第５実施形態に係る半導体装置の構成を示す断面図である。なお、この第５実施形態は、突出電極２３８、２４８が接合される半導体パッケージＰＫ４１〜ＰＫ４３のランド２１３ａ〜２１３ｃ、２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃの厚みをそれぞれ変化させるとともに、半導体パッケージＰＫ４２、ＰＫ４３としてＷ−ＣＳＰ（ウエハレベル−チップサイズパッケージ）を用いるようにしたものである。
【００６６】
図６において、半導体パッケージＰＫ４１にはキャリア基板２１１が設けられている。そして、キャリア基板２１１の裏面には、突出電極２２１を配置するためのランド２１２が設けられている。そして、ランド２１２が設けられたキャリア基板２１１の裏面にはソルダレジストなどの絶縁膜２１４が形成され、絶縁膜２１４には、ランド２１２の表面を露出させる開口部２１６が設けられている。
【００６７】
一方、キャリア基板２１１の表面には、突出電極２３８、２４８をそれぞれ配置するためのランド２１３ａ〜２１３ｃがそれぞれ設けられるとともに、突出電極２１９を配置するためのランド２１３ｄが設けられている。そして、ランド２１３ａ〜２１３ｄが設けられたキャリア基板２１１の表面にはソルダレジストなどの絶縁膜２１５が形成され、絶縁膜２１５には、ランド２１３ａ〜２１３ｄの表面をそれぞれ露出させる開口部２１７がそれぞれ設けられている。
【００６８】
ここで、キャリア基板２１１の表面に設けられたランド２１３ａ〜２１３ｃの厚みは、例えば、キャリア基板２１１の中央部から外周部に向かって徐々に厚くなるように設定することができる。
そして、キャリア基板２１１上には半導体チップ２１８がフリップチップ実装され、半導体チップ２１８には、フリップチップ実装するための突出電極２１９が設けられている。そして、半導体チップ２１８に設けられた突出電極２１９は、異方性導電シート２２０を介してランド２１３ｄ上にＡＣＦ接合されている。また、キャリア基板２１１の裏面に設けられたランド２１６上には、キャリア基板２１１をマザー基板上に実装するための突出電極２２１が設けられている。
【００６９】
一方、半導体パッケージＰＫ４２、ＰＫ４３には半導体チップ２３１、２４１がそれぞれ設けられ、各半導体チップ２３１、２４１には、電極パッド２３２、２４２がそれぞれ設けられるとともに、各電極パッド２３２、２４２の表面がそれぞれ露出されるようにして、絶縁膜２３３、２４３がそれぞれ設けられている。そして、各半導体チップ２３１、２４１上には、電極パッド２３２、２４２がそれぞれ露出するようにして応力緩和層２３４、２４４がそれぞれ形成され、各電極パッド２３２、２４２上には、応力緩和層２３４、２４４上に延伸された再配置配線２３５、２４５がそれぞれ形成されるとともに、各応力緩和層２３４、２４４上には、突出電極２３８、２４８をそれぞれ配置するためのランド２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃがそれぞれ設けられている。そして、再配置配線２３５、２４５およびランド２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃ上にはソルダレジスト膜２３６、２４６がそれぞれ形成され、ソルダレジスト膜２３６、２４６には、応力緩和層２３４、２４４上において各ランド２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃをそれぞれ露出させる開口部２３７、２４７がそれぞれ形成されている。
【００７０】
ここで、応力緩和層２３４、２４４上に設けられたランド２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃの厚みは、例えば、半導体チップ２３１、２４１の中央部から外周部に向かって徐々に厚くなるようにそれぞれ設定することができる。
そして、開口部２３７、２４７をそれぞれ介して露出された各ランド２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃ上には、半導体チップ２３１、２４１の端部が半導体チップ２１８上にそれぞれ保持されるようにして、半導体チップ２３１、２４１をそれぞれフェースダウン実装するための突出電極２３８、２４８がそれぞれ設けられている。なお、突出電極２３８、２４８は、半導体チップ２１８の搭載領域を避けるようにしてそれぞれ配置することができ、例えば、半導体チップ２３１、２４１の周囲に突出電極２３８、２４８をそれぞれ配置することができる。
【００７１】
そして、例えば、半導体パッケージＰＫ４１が下側に反った状態で、キャリア基板２１１上に設けられたランド２１３ａ〜２１３ｃに突出電極２３８、２４８をそれぞれ接合させることにより、半導体チップ２３１、２４１をキャリア基板２１１上に実装することができる。
これにより、半導体チップ２１８がフリップチップ実装されたキャリア基板２１１上にＷ−ＣＳＰを積層することができ、半導体チップ２１８、２３１、２４１の種類またはサイズが異なる場合においても、半導体チップ２１８、２３１、２４１間にキャリア基板を介在させることなく、半導体チップ２１８上に半導体チップ２３１、２４１を３次元実装することが可能となるとともに、半導体パッケージＰＫ４１〜ＰＫ４３間の間隔のバラツキをランド２１３ａ〜２１３ｃ、２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃで吸収することが可能となる。
【００７２】
このため、半導体パッケージＰＫ４１に反りがある場合においても、半導体チップ２３１、２４１積層時の高さの増大を抑制しつつ、半導体パッケージＰＫ４１上に実装された半導体パッケージＰＫ４２、ＰＫ４３の高さの均一化を図ることが可能となる。
また、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
【００７３】
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す断面図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の構成を示す断面図。
【図４】第３実施形態に係るキャリア基板の製造方法を示す断面図。
【図５】第４実施形態に係る半導体装置の構成を示す断面図。
【図６】第５実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１１、３１、４１、５１、７１、８１、１１１、１３１、１４１、２１１  キャリア基板、９１  配線基板、１２、１３ａ〜１３ｄ、３２ａ〜３２ｃ、４２ａ〜４２ｃ、５２、５３ａ〜５３ｄ、７２ａ〜７２ｃ、８２ａ〜８２ｃ、９６、９６ａ〜９６ｃ、１１２ａ〜１１２ｃ、１１３ａ〜１１３ｄ、１３２ａ〜１３２ｃ、１４２ａ〜１４２ｃ、１５２、２１２、２１３ａ〜２１３ｄ、２３４ａ〜２３４ｃ、２４４ａ〜２４４ｃ  ランド、１４、１５、３３、４３、５４、５５、７３、８３、９４、９７、１１４、１１５、１３３、１４３、１５３、２１４、２１５、２３３、２４３  絶縁膜、１６、１７、３４、４４、５６、５７ａ〜５７ｄ、７４ａ〜７４ｃ、８４ａ〜８４ｃ、９８ａ〜９８ｃ、１１６、１１７、１３４、１４４、１５４、２１６、２１７、２３７、２４７  開口部、１８、５８、１１８、２３１、２４１  半導体チップ、１９、２１、３６、４６、５９、６１、７６、８６、１１９、１２１、１３６、１４６、２１９、２２１、２３８、２４８  突出電極、２０、６０、１２０、２０  異方性導電シート、９１、９２  接着層、３５、４５、７５、８５、１３５、１４５  封止樹脂、１５１  マザー基板、２３２、２４２  電極パッド、２３４、２４４  応力緩和層、２３５、２４５  再配置配線、２３６、２４６  ソルダレジスト層、ＰＫ１１〜ＰＫ１３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３、ＰＫ４１〜ＰＫ４３  半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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