(57)【要約】【課題】低抵抗のゲート配線構造を有する不揮発性半導体記憶装置およびその歩留まりの良い製造方法を提供すること。【解決手段】ゲート絶縁膜上に第１のゲート部材と第２のゲート部材を積層したゲート電極を備えて成る不揮発性半導体記憶装置において、第１層目のゲート部材と第２層目のゲート部材の界面を境に第２層目のゲート部材がキノコ状となって形成されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜上に第１のゲート部材と第２のゲート部材を積層したゲート電極を備えて成る不揮発性半導体記憶装置において、前記第１層目のゲート部材と前記第２層目のゲート部材の界面を境に前記第２層目のゲート部材が上方に次第に幅広となっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
ゲート絶縁膜上に第１のゲート部材と第２のゲート部材を積層したゲート電極を備えて成る不揮発性半導体記憶装置において、前記第１層目のゲート部材と前記第２層目のゲート部材の界面を境に前記第２層目のゲート部材がキノコ状となっていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１層目のゲート部材がポリシリコンで、前記第２層目のゲート部材がＷＳｉまたはＡｌまたはＷのいずれかであることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板表面にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に第１のゲート部材を堆積する工程と、この第１のゲート部材の上に疑似成膜を成膜する工程と、リソグラフィにより前記疑似成膜上に所望の形状にレジスト加工を施す工程と、このレジストをマスク材として、前記第１のゲート部材と前記疑似成膜にパターンエッチングを施した後、不要となったレジスト膜を除去する工程と、前記第１のゲート部材と前記疑似成膜が積層し所望の形状に加工されたゲート配線間を完全に埋め込んで、前記ゲート部材の側壁保護をなす絶縁膜を成膜する工程と、この絶縁膜に異方性エッチング加工を施し、前記疑似成膜面上まで除去する工程と、前記第１のゲート部材上に残っている前記疑似成膜を、等方性エッチングにより除去する工程と、前記絶縁膜に等方性エッチングを施して、ゲート配線間に存在する前記絶縁膜が上方に縮径し角が取れた形状とする工程と、前記絶縁膜が完全に埋まるに十分な厚さまで、第２のゲート部材を堆積させる工程と、この第２のゲート部材の表面に異方性エッチングを施して、前記絶縁膜の表面が露出するまで除去する工程と、前記第２のゲート部材および前記絶縁膜の上に層間膜を積層させる工程と、前記第２のゲート部材上にコンタクトホールを形成した後、電源線を前記層間膜上に形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記疑似成膜をＴＥＯＳ膜で成膜することを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、ゲート電極の構造及びその製造プロセスに特徴を有する不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のゲート電極製造プロセスでは、一般的に図３（ａ）で示したように清浄なＳｉ基板表面に熱酸化により薄い酸化膜１をゲート絶縁膜として形成した後、ゲート電極となる第１層目のポリシリコン膜２及び第２層目のタングステンシリサイド膜（ＷＳｉ膜）３等を成膜し、その上にゲート電極を加工する際に必要なＳｉＮマスク材９を成膜している。ＳｉＮマスク材９を所望のゲート電極形状に加工するために、リソグラフィ技術を用いて、レジスト１０をＳｉＮマスク材９上に形成する。その後、異方性エッチングにより、マスクに合わせて深さ方向に選択的にエッチングしてＳｉＮマスク材９を加工している（図３（ｂ））。必要の無くなったレジストマスク１０は除去され、加工済みのＳｉＮマスク材９を基にして、第１層目と第２層目のゲート部材を同様にエッチングにより加工する（図３（ｃ）。また、加工されたゲートに対して、側壁保護材でもあるＳｉＮ４を成膜し（図３（ｄ））、そのＳｉＮに対して異方性エッチングを施している（図３（ｅ））。その後、ゲート配線と電源線７を分離するための層間膜５をゲート電極間に埋め込んでいる（図３（ｆ））。なお、電源線とゲート電極とはコンタクト６により導通されるように構成されている（図３（ｇ））。
【０００３】
装置の微細化に伴い、信号のゲート遅延が問題になってきており、ゲート電極の材料を低抵抗にすることが要求されている。そのため、従来のポリシリコンに替えて比抵抗が概ねポリシリコンよりも一桁小さい低抵抗のゲート材、例えばタングステンシリサイドＷＳｉのような高融点シリサイドが選択され、あるいは構造的にゲート膜厚を厚くすること等が提案されている。　ＷＳｉなどシリサイド単独でゲート電極を構成する場合には、仕事関数にかかわるしきい値制御性低下、さらには、ＳｉＯ２との密着性が良くない等の問題があり、ポリシリコンとの積層構造が一般的であった。
【０００４】
【発明が解決しようとする課題】
しかしながら、ゲート電極の形成に際し、ゲート膜厚を厚くした場合でも、ポリシリコンと低抵抗材との積層構造にした場合でも、電極自体が高くなり、異方性エッチングによる垂直加工時の加工時間も長くなる。そのため、エッチングによる寸法バラツキが大きくなり、コンタクトをゲート面上に接合させる個所に合わせずれが発生し、コンタクトがゲート面上から脱落１２することがあった（図３（ｇ））。また、ゲート電極と層間膜５上に形成する電源線７とを分離する層間膜の埋め込み深さが大きくなることから、層間膜中に埋め込み不良によるボイド１１が発生しやすい（図３（ｆ）、（ｇ））等の問題を生じていた。このボイドはデバイスの特性のばらつきを生じさせる一因となっている。
【０００５】
本発明は、かかる点に鑑みてなされたものであり、ゲート電極構造及びゲート電極製造プロセスの工夫により、低いゲート抵抗を有する高品質の不揮発性半導体記憶装置とその高歩留まり製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記した課題を解決するために、本発明の不揮発性半導体記憶装置は、ゲート絶縁膜上に第１のゲート部材と第２のゲート部材を積層したゲート電極を備えて成る不揮発性半導体記憶装置において、第１層目のゲート部材と第２層目のゲート部材の界面を境に第２層目のゲート部材が上方に次第に幅広となっていることを特徴とするものである。
【０００７】
また、本発明の不揮発性半導体記憶装置においては、ゲート絶縁膜上に第１のゲート部材と第２のゲート部材を積層したゲート電極を備えて成る不揮発性半導体記憶装置において、第１層目のゲート部材と第２層目のゲート部材の界面を境に第２層目のゲート部材がキノコ状となっていることを特徴とするものである。
【０００８】
さらに、本発明の不揮発性半導体記憶装置においては、第１層目のゲート部材がポリシリコンで、第２層目のゲート部材がＷＳｉまたはＡｌまたはＷのいずれかであることを特徴とするものである。
【０００９】
このように、本発明の不揮発性半導体記憶装置では、ゲート抵抗が低くできるので、動作速度が速い不揮発性半導体記憶装置が得られる。
【００１０】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に第１のゲート部材を堆積する工程と、この第１のゲート部材の上に疑似成膜を成膜する工程と、リソグラフィにより疑似成膜上に所望の形状にレジスト加工を施す工程と、このレジストをマスク材として、第１のゲート部材と疑似成膜にパターンエッチングを施した後、不要となったレジスト膜を除去する工程と、第１のゲート部材と疑似成膜が積層し所望の形状に加工されたゲート配線間を完全に埋め込んで、ゲート部材の側壁保護をなす絶縁膜を成膜する工程と、この絶縁膜に異方性エッチング加工を施し、疑似成膜面上まで除去する工程と、第１のゲート部材上に残っている疑似成膜を、等方性エッチングにより除去する工程と、絶縁膜に等方性エッチングを施して、ゲート配線間に存在する絶縁膜が上方に縮径し角が取れた形状とする工程と、絶縁膜が完全に埋まるに十分な厚さまで、第２のゲート部材を堆積させる工程と、この第２のゲート部材の表面に異方性エッチングを施して、絶縁膜の表面が露出するまで除去する工程と、第２のゲート部材および絶縁膜の上に層間膜を積層させる工程と、第２のゲート部材上にコンタクトホールを形成した後、電源線を層間膜上に形成する工程とを備えたことを特徴とするものである。
【００１１】
また、本発明の不揮発性半導体記憶装置の製造方法は、疑似成膜をＴＥＯＳ膜で成膜することを特徴とするものである。
【００１２】
このように、本発明の不揮発性半導体記憶装置の製造方法では、第二層目のゲート上表面の面積が広いためにコンタクト脱落の問題が大幅に低減する。さらに、層間膜が深い埋め込み形成でなく積層により形成されるので、埋め込み不良によるボイドの発生がなくなる。
【００１３】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。尚、各図において同一箇所については同一の符号を付してある。図１は本発明の不揮発性半導体記憶装置の素子断面図であり、図示しないＳｉ半導体基板上にソース、ドレイン領域が対向配置され、これらの領域の上面にゲート絶縁膜、たとえば、酸化膜１が形成されている。このゲート酸化膜１の上に、たとえば、ポリシリコンから成る第１層目のゲート部材２が積層されている。この第１層目のゲート部材２の上に、たとえば、タングステンシリサイドＷＳｉから成る第２層目のゲート部材３が積層された、２層構造のゲート電極となっている。尚、第二層目のゲート材としては、ＷＳｉに限られず、ＷまたはＡｌを使用することもできる。第２層目のゲート部材３は、図１に示すように、第１層目のゲート部材２との接合面から次第に幅広となっている。尚、幅広に限られず、かかる接合面から径大となっていてもよいことは勿論である。このようにキノコ状を呈している各ゲート電極間には、たとえば、ＳｉＮから成る側壁保護膜４が埋め込まれており、この側壁保護膜４は、層間絶縁膜も兼ねている。側壁保護膜４は、ゲート電極の外形に倣うように形成されているから、第２層目のゲート部材３の積層位置近傍から上方にいくにしたがって縮径している。キノコ状のゲート電極のかさ部にはコンタクト６を介して電源線７が配設されている。なお、ゲート配線と電源線７を分離するため、ゲートと電源線７の間には、層間絶縁膜５が形成されている。
【００１４】
このように構成された本発明の不揮発性半導体記憶装置は、ゲート電極上表面の面積が広いため、低抵抗であるとともに、コンタクトが取りやすくなっており、脱落不良の発生が抑えられる。
【００１５】
次に、本発明に係わる不揮発性半導体記憶装置の製造方法の一実施形態について、図２を参照して説明する。図２は、本発明に係わる不揮発性半導体記憶装置の製造工程を示す素子断面図である。まず、シリコン基板を用意し、化学洗浄した後、真空中で加熱処理して表面を清浄にする。このシリコン基板（図示しない）上に、たとえば、酸素分圧０．１気圧以下の条件で８５０℃の低温熱酸化を施して、約１００Å厚の均一なゲート酸化膜１を形成する。次に、第１層目のゲート材２となるポリシリコン膜を、たとえば、モノシラン（ＳｉＨ４）を用いた化学気相成長法（以下、ＣＶＤという）により約１５００Å堆積させる。なお、このポリシリコン膜にリンドープを行うことで、導電化を図ってもよい。その後、第１層目のゲート材２の上に、テトラエトキシシラン（ＴＥＯＳ）とＯ２　を用い４００℃程度の低温でプラズマＣＶＤよるＳｉＯ２　膜（以下、ＴＥＯＳ膜という）８を、たとえば、約２０００Å成膜する（図２（ａ））。このＴＥＯＳ膜８は、ポリシリコンと同様にウェットエッチングによる選択性が良く、かつ反応性イオンエッチング（以下、ＲＩＥという））加工がしやすいという性質をもっている。
【００１６】
次に、リソグラフィ技術を用いて、上記成膜されたＴＥＯＳ膜８上に所望の形状にレジスト加工する。このレジストをマスク材として第１層目のゲート材２のポリシリコンとその上のＴＥＯＳ膜８を、たとえば、希弗酸溶液にてウェットエッチングして除去する。残ったレジストを剥離除去した後（図２（ｂ））、ゲート配線間を完全に埋め込むように、たとえば、Ｓｉ／ＮＨ３系プラズマＣＶＤにより堆積温度約３５０℃、堆積圧力約２００Ｐａの条件で、ＳｉＮ等の絶縁膜を約５５００Å被覆して、側壁保護膜４とする（図２（ｃ））。次に、ＲＩＥ異方性エッチングによりＳｉＮ膜表面４をＴＥＯＳ膜８面上まで除去する。この結果、ゲート側壁にＳｉＮ膜４が残る構造になる（図２（ｄ））。このようにした状態で、第１層目のゲート材上２に残っているＴＥＯＳ膜８を、第１層目のゲート材２のポリシリコン膜を崩さずに、ＨＮ４Ｆ等を用いた等方性エッチングにより除去する（図２（ｅ））。引き続き、ＳｉＮ膜４に対して、たとえば、ＨＮ４Ｆを用いた等方性エッチングを施して、ゲート配線３間に存在するＳｉＮ膜４が上方に縮径し角が取れた形状にする（図２（ｆ））。この上を第２層目のゲート部材３で被覆する。第２層目のゲート部材３としては、低抵抗化に適したタングステンシリサイドＷＳｉ等を選択する。ＳｉＮ絶縁膜４が完全に埋まる十分な厚さの約５５００ÅをプラズマＣＶＤにより堆積させる（図２（ｇ））。このＷＳｉ表面３にＲＩＥ装置による異方性エッチングを施して、ＳｉＮ表面４に至る深さまで除去する。
【００１７】
この結果、第１層目のポリシリコンゲート部材２上に、キノコ状に上方に幅が広がった第２層目のＷＳｉゲート材３が積層され、かつゲート間はＳｉＮ層４で絶縁された構造になる（図２（ｈ））。この表面に向かって広がった扇型の断面形状の第２層目のゲート材３層表面とＳｉＮ層４表面とが略整合されてなる表面上に層間絶縁膜５を積層し（図２（ｉ））、コンタクト６を取る（図２（ｊ））ことにより埋め込み不良やコンタクト脱落の問題がなく、容易にゲート配線と電源線との分離がなり、低抵抗ゲートを有する不揮発性半導体記憶装置が得られる。
【００１８】
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
【００１９】
【発明の効果】
本発明の不揮発性半導体記憶装置は、ゲート配線の抵抗が低いので、動作速度の速い不揮発性半導体記憶装置が得られる。また、本発明の不揮発性半導体記憶装置の製造方法においては、ゲートプロセスにおいては、層間膜の埋め込み不良やコンタクト脱落の問題が大幅に軽減するために、不揮発性半導体記憶装置の製造歩留まりが大幅に向上する。
【図面の簡単な説明】
【図１】本発明に係わる不揮発性半導体記憶装置の素子断面図である。
【図２】本発明に係わる不揮発性半導体記憶装置の製造工程を示す素子断面図である。
【図３】従来の不揮発性半導体記憶装置の製造工程を示す素子断面図である。
【符号の説明】
１　ゲート酸化膜
２　第１層目のゲート部材
３　第２層目のゲート部材
４　側壁保護膜
５　層間絶縁膜
６　コンタクト
７　電源線
８　ＴＥＯＳ膜
９　ＳｉＮマスク材
１０　レジストマスク
１１　ボイド
１２　コンタクト不良部
【図１】
2004087788.tif 000003
【図２】
2004087788.tif 000004
【図３】
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