(57)【要約】【課題】各センスアンプ回路の活性化タイミングをメモリセルに含まれる強誘電体キャパシタの経時変化に応じて調整することができるタイミング調整回路および半導体記憶装置を提供する。【解決手段】メモリセルアレイは、強誘電体キャパシタを有する複数のメモリセルが配列されている。センスアンプ回路４は、各メモリセルのビット線の電位を増幅する。カラムデコーダ６は、センスアンプ回路４を活性化する活性化信号を出力する。タイミング調整回路５は、カラムデコーダ６の出力する活性化信号をセンスアンプ回路４へ伝達する際のタイミング調整のために強誘電体キャパシタ１３を備える。【選択図】　図３
2004087045.tif 000002
【特許請求の範囲】
【請求項１】
信号を伝達する際のタイミング調整のために強誘電体キャパシタを具備することを特徴とするタイミング調整回路。
【請求項２】
前記強誘電体キャパシタは、前記信号の変化に応じて分極反転を繰り返すことを特徴とする請求項１に記載のタイミング調整回路。
【請求項３】
前記信号の変化に応じて前記分極反転を繰り返すため前記強誘電体キャパシタと並列に接続されたインバータを更に具備することを特徴とする請求項２に記載のタイミング調整回路。
【請求項４】
前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたＮＡＮＤ回路を更に具備し、前記ＮＡＮＤ回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする請求項２に記載のタイミング調整回路。
【請求項５】
前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたＮＯＲ回路を更に具備し、前記ＮＯＲ回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする請求項２に記載のタイミング調整回路。
【請求項６】
前記強誘電体キャパシタは、前記信号の変化に応じてヒステリシス曲線におけるリニア領域のみの移動を繰り返すことを特徴とする請求項１に記載のタイミング調整回路。
【請求項７】
前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子はグランドに接続すること
を特徴とする請求項１に記載のタイミング調整回路。
【請求項８】
前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子は電源線に接続すること
を特徴とする請求項１に記載のタイミング調整回路。
【請求項９】
強誘電体キャパシタを有する複数のメモリセルと、
前記メモリセルのビット線の電位を増幅するセンスアンプ回路と、
前記センスアンプ回路を活性化する活性化信号を伝達する際のタイミング調整のために強誘電体キャパシタを用いたタイミング調整回路と
を具備することを特徴とする半導体記憶装置。
【請求項１０】
前記複数のメモリセルは複数のビット線を有し、
前記センスアンプ回路は、前記ビット線毎に設置され、
前記タイミング調整回路は、前記センスアンプ回路毎に設置されること
を特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有するタイミング調整回路および半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、強誘電体キャパシタを用いたメモリセルを具備し、強誘電体キャパシタの分極方向によってデータを記憶する半導体記憶装置として強誘電体記憶装置が知られている。この強誘電体キャパシタは分極反転を繰り返すことで分極量が減り（減極）、ヒステリシス特性は図８の実線で示す曲線から破線で示す曲線に遷移する。例えば、図８のＶｃｃ＝−Ｖ１からの分極反転中であってＶｃｃ＝０Ｖの時点での電荷Ｑ１が電荷Ｑ２まで遷移（減少）する。つまり、強誘電体キャパシタは経時的変化により分極反転中のキャパシタの容量が大きくなる（図８において（Ｑ３−Ｑ１）／Ｖ１＜（Ｑ３−Ｑ２）／Ｖ１）。
【０００３】
次に、従来の強誘電体キャパシタよりなるメモリセルを具備する強誘電体記憶装置の概略構成について説明する。
図９は、従来の強誘電体記憶装置の概略構成を示すブロック図である。図９において、符号１０１は、強誘電体記憶装置であり、強誘電体キャパシタよりなるメモリセルを具備し、強誘電体キャパシタの分極方向によってデータを記憶する。１０３は、ロウデコーダであり、外部より入力されるアドレスデータを基にワード線の選択を行う。１０２は、メモリセルアレイであり、以下に示す強誘電体キャパシタよりなるメモリセルがアレイ状に配列されている。
【０００４】
１０４は、センスアンプ回路（Ｓ／Ａ回路）であり、後述するカラムデコーダ１０５に選択されたビット線の電位をメモリセルに格納されるデータに応じて増幅する。１０５は、カラムデコーダであり、外部より入力されるアドレスデータを基にビット線の選択を行う。また、カラムデコーダ１０５は、センスアンプ回路１０４を活性化させる活性化信号を出力する。
【０００５】
１０６は、入出力データ処理回路であり、メモリセルアレイ１０２に格納する入力データや、メモリセルアレイ１０２より読み出した出力データをラッチしたりバッファしたりすることで、入出力データバスを介して外部とのデータの入出力を行う。１０７は、制御回路であり、制御信号を基に、上述した各回路の動作を制御する。以上の構成により、強誘電体記憶装置１０１は、アドレスデータで指定された箇所のメモリセルへデータを書き込んだり読み出したりする処理を行う。
【０００６】
次に、強誘電体キャパシタよりなるメモリセルの概略構成について説明する。図１０は、従来の強誘電体キャパシタよりなるメモリセルの概略構成を示す図である。図１０において、メモリセルＭは、強誘電体キャパシタＣ１、Ｃ２とトランジスタＴｒ１、Ｔｒ２を具備する。強誘電体キャパシタＣ１、Ｃ２の一方の端子はトランジスタＴｒ１、Ｔｒ２を介してビット線ＢＬ、／ＢＬが接続されている。また、強誘電体キャパシタＣ１、Ｃ２の他方の端子はプレート線ＰＬに接続されている。また、ビット線ＢＬ、／ＢＬは、センスアンプ回路１０４と接続される。これにより、センスアンプ回路１０４は、活性化されることによりビット線ＢＬ、／ＢＬをプリチャージしたり、ビット線ＢＬとビット線／ＢＬの電位差を増幅したりする。また、トランジスタＴｒ１、Ｔｒ２は、ゲート端子がワード線ＷＬに接続され、ワード線ＷＬの制御によりオン／オフする。
【０００７】
上述したメモリセルＭからのデータの読み出し動作において、強誘電体キャパシタＣ１、Ｃ２の容量が図８に示した経時劣化により大きくなることの影響について図を用いて説明する。図１１は、図１０のメモリセルＭからのデータの読み出し動作において、強誘電体キャパシタＣ１、Ｃ２の容量が経時劣化により大きくなることの影響を示す図である。図１１に示すように、強誘電体キャパシタＣ１、Ｃ２の容量が大きくなるとビット線ＢＬ、／ＢＬへのデータ出力時間が破線で示すように遅くなる。これにより、ビット線ＢＬとビット線／ＢＬの電位差を増幅するためのセンスアンプ回路１０４の活性化タイミングをｔ１からｔ２の位置まで遅らせる必要が生じる。
【０００８】
【発明が解決しようとする課題】
しかし、上述した強誘電体キャパシタの経時劣化の進行具合は、分極反転の繰り返し回数によるため、メモリセルによりバラツキが有り、一様にセンスアンプ回路の活性化タイミングを遅らせると必要以上にデータ出力タイミングが遅くなってしまうという問題がある。
特に、複数のセンスアンプ回路を具備する場合に、各センスアンプ回路の活性化タイミングを経時変化に応じて適切に調整することは困難であるという問題がある。
更に、上述した問題を電気回路の分野で一般化すれば、回路素子の経時変化に応じてタイミング調整を行うことが困難であるという問題がある。
【０００９】
この発明は、上述した事情を考慮してなされたもので、各センスアンプ回路の活性化タイミングをメモリセルに含まれる強誘電体キャパシタの経時変化に応じて調整することができるタイミング調整回路および半導体記憶装置を提供することを目的とする。
また、回路素子の経時変化に応じてタイミング調整を行うことができるタイミング調整回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるタイミング調整回路においては、信号を伝達する際のタイミング調整のために強誘電体キャパシタを具備することを特徴とする。タイミング調整にキャパシタを用いる方法は一般的であるが、強誘電体キャパシタを用いることで、強誘電体キャパシタに特有の経時的な容量変化を利用して、経時的なタイミング調整を行うことができる。
これにより、回路素子の経時変化に応じてタイミング調整を行うことができるタイミング調整回路を提供することができる。
【００１１】
また、本発明による半導体記憶装置においては、強誘電体キャパシタよりなるメモリセルと、メモリセルのビット線の電位をプリチャージするセンスアンプ回路と、センスアンプ回路を活性化する活性化信号を伝達する際のタイミング調整のために強誘電体キャパシタを用いたタイミング調整回路とを具備することを特徴とする。
これにより、メモリセルの強誘電体キャパシタの経時的変化に応じた、センスアンプ回路を活性化する活性化信号のタイミング調整を行うことができる。
【００１２】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態であるタイミング調整回路を具備する強誘電体記憶装置（半導体記憶装置）の概略構成について図を用いて説明する。
図１は、本発明の一実施形態であるタイミング調整回路を具備する強誘電体記憶装置の概略構成を示すブロック図である。
【００１３】
図１において、符号１は、タイミング調整回路を備える強誘電体記憶装置であり、以下に示す強誘電体キャパシタよりなるメモリセルを具備し、強誘電体キャパシタの分極方向によってデータを記憶する。２は、メモリセルアレイであり、強誘電体キャパシタよりなるメモリセルがアレイ状に配列されている。３は、ロウデコーダであり、外部より入力されるアドレスデータを基にワード線の選択を行う。尚、本実施形態においては、メモリセルアレイ２に含まれるメモリセルの構成は、図１０に示したメモリセルＭの構成と同様であり、説明を省略する（以下、メモリセルアレイ２に含まれるメモリセルをメモリセルＭとする）。また、メモリセルＭの構成はこの限りではなく、強誘電体キャパシタを含む構成であれば良い。
【００１４】
４は、センスアンプ回路（Ｓ／Ａ回路）であり、後述するカラムデコーダ６に選択されたビット線の電位をメモリセルＭに格納されるデータに応じて増幅する。５は、タイミング調整回路であり、センスアンプ回路４を活性化するタイミングを調整する。６は、カラムデコーダであり、外部より入力されるアドレスデータを基にビット線の選択を行う。また、カラムデコーダ６は、センスアンプ回路４を活性化させる活性化信号を出力し、この活性化信号は、タイミング調整回路５を介してセンスアンプ回路４の活性化信号入力端子へ供給される。
【００１５】
７は、入出力データ処理回路であり、メモリセルアレイ２に格納する入力データや、メモリセルアレイ２より読み出した出力データをラッチしたりバッファしたりして、入出力データバスを介して外部とのデータの入出力を行う。８は、制御回路であり、制御信号を基に、上述した各回路の動作を制御する。以上の構成により、強誘電体記憶装置１は、アドレスデータで指定された箇所のメモリセルＭへデータを書き込んだり読み出したりする処理を行う。
【００１６】
次に、上述したタイミング調整回路５の周辺回路について一構成例を示す。図２は、図１に示したタイミング調整回路５の周辺回路について一構成例を示すブロック図である。図２に示すように、メモリセルＭとカラムデコーダ６を接続するビット線であって、対を成すビット線ＢＬとビット線／ＢＬ毎にセンスアンプ回路４が接続されている。また、カラムデコーダ６の活性化信号出力端子は、各センスアンプ回路４に対応して配置されたタイミング調整回路５を介してセンスアンプ回路４の活性化信号入力端子と接続され、センスアンプ回路４を活性化する活性化信号を出力する。すなわち、センスアンプ回路４と同数のタイミング調整回路５が強誘電体記憶装置１に具備されている。
【００１７】
次に、上述したタイミング調整回路５の回路例について説明する。
図３は、図１および図２に示したタイミング調整回路５の回路例を示す図である。図３に示すように、タイミング調整回路５は、インバータ１１、１２および強誘電体キャパシタ１３より構成される。カラムデコーダ６の活性化信号出力線とインバータ１１の入力端子が接続され、カラムデコーダ６が出力するセンスアンプ回路４を活性化するための活性化信号が入力される。インバータ１１の出力端子は、インバータ１２の入力端子に接続され、インバータ端子１１が反転させた活性化信号をインバータ１２が更に反転させ信号の極性を元に戻す。インバータ１２の出力端子は、センスアンプ回路４の活性化信号入力端子に接続される。
【００１８】
また、強誘電体キャパシタ１３の一方の端子は、カラムデコーダ６の活性化信号出力線とインバータ１１の入力端子との相互接続点と接続される。また、強誘電体キャパシタ１３の他方の端子は、インバータ１１の出力端子とインバータ１２の入力端子との相互接続点と接続される。以上の構成により、タイミング調整回路５は、インバータ１１の入力端子より入力される信号を強誘電体キャパシタ１３の容量に応じて遅延させてインバータ１１の出力端子より出力して、その出力を反転させた信号をインバータ１２より出力する。
【００１９】
また、強誘電体キャパシタ１３は、センスアンプ回路４を活性化するために活性化信号が変化する度に、分極反転を繰り返す。すなわち、センスアンプ回路４を活性化してメモリセルＭの強誘電体キャパシタＣ１、Ｃ２が分極反転を繰り返す回数に応じて、タイミング調整回路５の強誘電体キャパシタ１３も分極反転を繰り返すので、分極反転の繰り返しによる経時劣化（強誘電体キャパシタの容量増大）が同じ程度に進行する。
【００２０】
これにより、図１１に示したように、メモリセルＭの強誘電体キャパシタＣ１、Ｃ２が分極反転を繰り返すことで容量増大してビット線ＢＬ、／ＢＬへのデータ出力時間が増大する場合に、タイミング調整回路５の強誘電体キャパシタ１３も同様に分極反転を繰り返して容量増大する。これにより、自動的にセンスアンプ回路４の活性化タイミングを強誘電体キャパシタＣ１、Ｃ２の経時劣化に応じて遅らせることができる。すなわち、センスアンプ回路４の活性化タイミングを図１１に示したｔ１からｔ２へ自動的に修正することができる。特に、図２に示すように、一組のビット線ＢＬ、／ＢＬ毎にセンスアンプ回路４が複数存在する場合は、各センスアンプ回路４別に経時劣化に応じたタイミング調整を行うことができる。
【００２１】
尚、メモリセルアレイ２からカラムデコーダ６につながる全てのビット線の電位を一つのセンスアンプ回路４で増幅する構成であっても、最大に経時劣化したメモリセルＭの強誘電体キャパシタＣ１、Ｃ２に応じたタイミング調整を行うことは可能である。この時も、活性化信号はタイミング調整回路５を介してセンスアンプ回路４の活性化信号入力端子へ供給される。
【００２２】
次に、強誘電体キャパシタを利用したタイミング調整回路の他の例を説明する。上述したタイミング調整回路５は、強誘電体キャパシタ１３の経時劣化に応じて信号の伝達時間を遅らせていたが、以下に、強誘電体キャパシタの経時劣化を利用して信号の伝達時間を短縮するタイミング短縮回路について説明する。尚、このタイミング短縮回路は、図１に示す強誘電体記憶装置において、経時劣化に応じて伝達時間を短縮するタイミング調整を行いたい任意の箇所に設置してよい。
【００２３】
図４は、本発明の一実施形態におけるタイミング短縮回路の回路例を示す図である。図４に示すように、タイミング短縮回路９は、インバータ９１と強誘電体キャパシタ９２とから構成される。タイミング調整の対象となる信号を伝達する信号線である入力線Ａとインバータ９１の入力端子が接続される。また、インバータ９１の出力端子と出力線Ｂが接続され、その相互接続点とグランドが強誘電体キャパシタ９２を介して接続される。
【００２４】
以上の構成により、強誘電体キャパシタ９２の一方の端子は、インバータ９１の出力端子と接続され、インバータ９１が出力するロウレベル（Ｌレベル）またはハイレベル（Ｈレベル）の電圧が印加される。また、強誘電体キャパシタ９２の他方の端子には、グランドに接続され０Ｖが供給される。このため、強誘電体キャパシタ９２は分極反転を起すことは無い。
【００２５】
ここで、この場合の強誘電体キャパシタ９２の経時劣化について説明する。図５（ａ）、（ｂ）は、強誘電体キャパシタの一方の端子に印加される電圧が変化するが分極反転が起こらない場合の経時劣化を説明するための図である。図５（ａ）に示すように、強誘電体キャパシタ９２の一方の端子に印加される電圧が変化すると、実線のヒステリシス曲線上に示した点Ａ−Ｂ間の遷移動作が繰り返される。この動作が繰り返されると、経時劣化によりＢ点からＣ点へと特性が遷移し、強誘電体キャパシタ９２の容量が減るというインプリント劣化が起きる。すなわち、タイミング短縮回路９の信号伝達速度が速まる。
【００２６】
尚、本実施形態においては、図５（ａ）、（ｂ）に示す点Ａ−Ｂ間および点Ｄ−Ｅ間の領域を分極反転の無いリニア領域とする。すなわち、活性化信号の変化に応じて強誘電体キャパシタ９２の状態は、ヒステリシス曲線におけるリニア領域の移動を繰り返す。また、タイミング短縮回路９はインバータ９１が１段のみなので信号が反転してしまうが、信号の反転を防ぎたい場合はタイミング短縮回路９の入力側または出力側に別途インバータを設けてもよいし、インバータ９１をバッファにしてもよい。また、上述した図５（ｂ）のＤ−Ｅ間の領域についての説明は後述する。
【００２７】
以上に示したように、このタイミング短縮回路９はタイミングを早めることを必要とする箇所に使用することができる。図１に示した強誘電体記憶装置１においては、例えば、制御回路８が出力する制御信号であって、ビット線ＢＬ、／ＢＬへメモリセルＭより信号を読み出すタイミングを制御する制御信号を伝達する制御信号線に、タイミング短縮回路９を挿入する。これにより、メモリセルＭに含まれる強誘電体キャパシタＣ１、Ｃ２の経時劣化に応じて、メモリセルＭより信号を読み出すタイミングを早めることができる。
【００２８】
次に、図１および図２に示したタイミング調整回路５であって、図３に示したタイミング調整回路５と異なる回路例について以下に説明する。図６（ａ）は、タイミング調整回路５の他の回路例１を示す図である。図６（ａ）に示すタイミング調整回路５は、ＮＡＮＤ回路１１ａと強誘電体キャパシタ１３ａを具備する。また、ＮＡＮＤ回路１１ａの一方の入力端子にはタイミング調整を行う対象となる信号を伝達する信号線Ｂが接続される。また、ＮＡＮＤ回路１１ａの他方の入力端子にはタイミング調整回路５を活性化するか否かを制御する制御信号を伝達する信号線Ａが接続される。また、ＮＡＮＤ回路１１ａの出力端子は、タイミング調整回路５の出力線Ｘと接続される。
【００２９】
また、強誘電体キャパシタ１３ａの一方の端子は、ＮＡＮＤ回路１１ａの他方の入力端子と信号線Ｂとの相互接続点に接続される。また、強誘電体キャパシタ１３ａの他方の端子は、ＮＡＮＤ回路１１ａの出力端子と出力線Ｘとの相互接続点と接続される。すなわち、強誘電体キャパシタ１３ａと並列にＮＡＮＤ回路１１ａの一方の入力端子および出力端子が接続され、ＮＡＮＤ回路１１ａの他方の入力端子には強誘電体キャパシタ１３ａの分極反転を制御する（タイミング調整回路５を活性化するか否かを制御する）ための制御信号が入力される。
【００３０】
以上に示した構成により、信号線Ａに制御信号としてロウレベルの信号が入力されると、図６（ａ）のタイミング調整回路５は常時ハイレベルを出力する。また、信号線Ａに制御信号としてハイレベルの信号が入力されるとタイミング調整回路５は活性化され、入力信号を反転した信号を強誘電体キャパシタ１３ａの容量に応じて遅延させた信号を出力する。すなわち、図３に示したタイミング調整回路５のインバータ１２を除いた場合と同等の回路となる。
【００３１】
また、図６（ｂ）は、タイミング調整回路５の他の回路例２を示す図である。図６（ｂ）に示すタイミング調整回路５は、ＮＯＲ回路１１ｂと強誘電体キャパシタ１３ｂを具備する。また、ＮＯＲ回路１１ｂの一方の入力端子にはタイミング調整を行う対象となる信号を伝達する信号線Ｂが接続される。また、ＮＯＲ回路１１ｂの他方の入力端子にはタイミング調整回路５を活性化するか否かを制御する制御信号を伝達する信号線Ａが接続される。また、ＮＯＲ回路１１ｂの出力端子は、タイミング調整回路５の出力線Ｘと接続される。
【００３２】
また、強誘電体キャパシタ１３ｂの一方の端子は、ＮＯＲ回路１１ｂの他方の入力端子と信号線Ｂとの相互接続点に接続される。また、強誘電体キャパシタ１３ｂの他方の端子は、ＮＯＲ回路１１ｂの出力端子と出力線Ｘとの相互接続点と接続される。すなわち、強誘電体キャパシタ１３ｂと並列にＮＯＲ回路１１ｂの一方の入力端子および出力端子が接続され、ＮＯＲ回路１１ｂの他方の入力端子には強誘電体キャパシタ１３ｂの分極反転を制御する（タイミング調整回路５を活性化するか否かを制御する）ための制御信号が入力される。
【００３３】
以上に示した構成により、信号線Ａに制御信号としてハイレベルの信号が入力されると、図６（ｂ）のタイミング調整回路５は常時ロウレベルを出力する。また、信号線Ａに制御信号としてロウレベルの信号が入力されるとタイミング調整回路５は活性化され、入力信号を反転した信号を強誘電体キャパシタ１３ｂの容量に応じて遅延させた信号を出力する。すなわち、図３に示したタイミング調整回路５のインバータ１２を除いた場合と同等の回路となる。
【００３４】
尚、図６（ａ）、（ｂ）に示したタイミング調整回路５は、入力信号に対して出力信号が反転してしまうので、反転させたくない場合は、タイミング調整回路５の入力側または出力側にインバータを一段設ければよい。
【００３５】
次に、図４に示したタイミング短縮回路９と同等の機能を有するが、回路構成の異なる回路例について以下に説明する。図７（ａ）は、タイミング短縮回路９と同等の機能を有する他の回路例１を示す図である。図７（ａ）に示すタイミング短縮回路９ａは、インバータ９１ａと強誘電体キャパシタ９２ａを具備する。また、タイミング調整の対象となる信号を伝達する信号線である入力線Ａとインバータ９１ａの入力端子が接続される。また、インバータ９１ａの出力端子と出力線Ｂが接続され、その相互接続点と電源電圧Ｖｃｃを供給する電源線が強誘電体キャパシタ９２ａを介して接続される。
【００３６】
以上の構成により、強誘電体キャパシタ９２ａの一方の端子は、インバータ９１ａの出力端子と接続され、インバータ９１ａが出力するロウレベルまたはハイレベルの電圧が印加される。また、強誘電体キャパシタ９２ａの他方の端子には、電源電圧Ｖｃｃが供給される。このため、強誘電体キャパシタ９２ａは分極反転を起すことは無い。ここで、この場合の強誘電体キャパシタ９２ａの経時劣化について説明する。上述した図５（ｂ）に示すように、強誘電体キャパシタ９２ａの一方の端子に印加される電圧が変化すると、実線のヒステリシス曲線上に示した点Ｄ−Ｅ間の遷移動作が繰り返される。この動作が繰り返されると、経時劣化によりＥ点からＦ点へと特性が遷移し、強誘電体キャパシタ９２ａの容量が減るというインプリント劣化が起きる。すなわち、タイミング短縮回路９ａの信号伝達速度が速まる。
【００３７】
図７（ｂ）は、タイミング短縮回路９と同等の機能を有する他の回路例２を示す図である。図７（ｂ）に示すタイミング短縮回路９ｂは、インバータ９１ｂと強誘電体キャパシタ９２ｂを具備する。また、入力線Ａとインバータ９１ｂの入力端子が接続される。また、インバータ９１ｂの出力端子と出力線Ｂが接続され、その相互接続点と強誘電体キャパシタ９２ｂの一方の端子が接続される。また、強誘電体キャパシタ９２ｂの他方の端子は、どこにも接続されておらずフローティング状態である。
【００３８】
以上の構成により、強誘電体キャパシタ９２ｂの一方の端子は、インバータ９１ｂの出力端子と接続され、インバータ９１ｂが出力するロウレベルまたはハイレベルの電圧が印加される。このため、強誘電体キャパシタ９２ｂは分極反転を起すことは無い。ここで、この場合の強誘電体キャパシタ９２ｂの経時劣化について説明する。上述した図５（ａ）において、強誘電体キャパシタ９２ｂの一方の端子に印加される電圧が変化すると、実線のヒステリシス曲線上に示した点Ｂを中心とする実線に沿って上下する遷移動作が繰り返される。この動作が繰り返されると、経時劣化により点Ｂから点Ｃへと特性が遷移し、強誘電体キャパシタ９２ｂの容量が減るというインプリント劣化が起きる。すなわち、タイミング短縮回路９ｂの信号伝達速度が速まる。
【００３９】
尚、このタイミング短縮回路９ｂの場合は、タイミング短縮回路９やタイミング短縮回路９ａに比べて、図５（ａ）の点Ｂを中心とする変化のためインプリント劣化の進行が遅いため、よりゆるやかにタイミングを短縮することができる特徴がある。また、タイミング短縮回路９ａおよびタイミング短縮回路９ｂは、インバータ９１ａおよびインバータ９１ｂが１段のみなので信号が反転してしまうが、信号の反転を防ぎたい場合はタイミング短縮回路９ａおよびタイミング短縮回路９ｂの入力側または出力側に別途インバータを設けてもよい。
【００４０】
また、上述した実施形態においては、強誘電体記憶装置にタイミング調整回路を利用したがこの限りではなく、種々の回路素子の経時劣化に応じて信号の伝達速度を速めたり遅くしたりする必要がある場合に、上述したタイミング調整回路を用いて好適である。更に、電子機器の使用回数に応じて電子機器の処理における反応タイミングを早めたり遅くしたりしたい場合にも上述したタイミング調整回路を用いて好適である。また、本実施形態におけるタイミング調整回路とは、タイミング調整の対象となる信号を伝達する信号線に挿入することで、タイミング調整を行う回路である。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００４１】
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
（付記１）　信号を伝達する際のタイミング調整のために強誘電体キャパシタを具備することを特徴とするタイミング調整回路。
【００４２】
（付記２）　前記強誘電体キャパシタは、前記信号の変化に応じて分極反転を繰り返すことを特徴とする付記１に記載のタイミング調整回路。
【００４３】
（付記３）　前記信号の変化に応じて前記分極反転を繰り返すため前記強誘電体キャパシタと並列に接続されたインバータを更に具備することを特徴とする付記２に記載のタイミング調整回路。
【００４４】
（付記４）　前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたＮＡＮＤ回路を更に具備し、前記ＮＡＮＤ回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記２に記載のタイミング調整回路。
【００４５】
（付記５）　前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたＮＯＲ回路を更に具備し、前記ＮＯＲ回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記２に記載のタイミング調整回路。
【００４６】
（付記６）　前記強誘電体キャパシタは、前記信号の変化に応じてヒステリシス曲線におけるリニア領域のみの移動を繰り返すことを特徴とする付記１に記載のタイミング調整回路。
【００４７】
（付記７）　前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子はグランドに接続すること
を特徴とする付記１に記載のタイミング調整回路。
【００４８】
（付記８）　前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子は電源線に接続すること
を特徴とする付記１に記載のタイミング調整回路。
【００４９】
（付記９）　前記強誘電体キャパシタの一方の端子と出力端子を接続し、前記信号を伝達する信号線と入力端子を接続するインバータを更に具備し、
前記強誘電体キャパシタの他方の端子はフローティング状態にすること
を特徴とする付記１に記載のタイミング調整回路。
【００５０】
（付記１０）　強誘電体キャパシタを有する複数のメモリセルと、
前記メモリセルのビット線の電位を増幅するセンスアンプ回路と、
前記センスアンプ回路を活性化する活性化信号を伝達する際のタイミング調整のために強誘電体キャパシタを用いたタイミング調整回路と
を具備することを特徴とする半導体記憶装置。
【００５１】
（付記１１）　前記複数のメモリセルは複数のビット線を有し、
前記センスアンプ回路は、前記ビット線毎に設置され、
前記タイミング調整回路は、前記センスアンプ回路毎に設置されること
を特徴とする付記１０に記載の半導体記憶装置。
（付記１２）　前記タイミング調整回路の前記強誘電体キャパシタは、前記活性化信号の変化に応じて分極反転を繰り返すことを特徴とする付記１０に記載の半導体記憶装置。
【００５２】
（付記１３）　前記タイミング調整回路は、前記強誘電体キャパシタと並列に接続されたインバータを更に具備することを特徴とする付記１０に記載の半導体記憶装置。
【００５３】
（付記１４）　前記タイミング調整回路は、前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたＮＡＮＤ回路を更に具備し、前記ＮＡＮＤ回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記１０に記載の半導体記憶装置。
【００５４】
（付記１５）　前記タイミング調整回路は、前記強誘電体キャパシタと並列に一方の入力端子および出力端子が接続されたＮＯＲ回路を更に具備し、前記ＮＯＲ回路の他方の入力端子には前記強誘電体キャパシタの前記分極反転を制御するための制御信号を伝達する信号線が接続されることを特徴とする付記１０に記載の半導体記憶装置。
【００５５】
【発明の効果】
以上に説明したように、本発明によるタイミング調整回路においては、信号を伝達する際のタイミング調整のために強誘電体キャパシタを具備するので、強誘電体キャパシタに特有の経時的な容量変化を利用して、経時的なタイミング調整を行うことができる。
これにより、回路素子の経時変化に応じてタイミング調整を行うことができるタイミング調整回路を提供することができる。
【００５６】
また、本発明による半導体記憶装置においては、強誘電体キャパシタを有する複数のメモリセルと、メモリセルのビット線の電位を増幅するセンスアンプ回路と、センスアンプ回路を活性化する活性化信号を伝達する際のタイミング調整のために強誘電体キャパシタを用いたタイミング調整回路とを具備するので、メモリセルの強誘電体キャパシタの経時的変化に応じた、センスアンプ回路を活性化する活性化信号のタイミング調整を行うことができる。
【００５７】
特に、複数のメモリセルが複数のビット線を有し、センスアンプ回路がビット線毎に複数設置され、タイミング調整回路もセンスアンプ回路毎に設置されている場合は、各ビット線に接続されているメモリセルの使用頻度（データの書き込み読み出し頻度）に応じて、各ビット線に接続しているセンスアンプ回路別に活性化信号のタイミング調整をすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるタイミング調整回路を具備する強誘電体記憶装置の概略構成を示すブロック図である。
【図２】図１に示したタイミング調整回路５の周辺回路について一構成例を示すブロック図である。
【図３】図１および図２に示したタイミング調整回路５の回路例を示す図である。
【図４】本発明の一実施形態におけるタイミング短縮回路の回路例を示す図である。
【図５】強誘電体キャパシタの一方の端子に印加される電圧が変化するが分極反転が起こらない場合の経時劣化を説明するための図である。
【図６】本発明の一実施形態におけるタイミング調整回路５の他の回路例を示す図である。
【図７】本発明の一実施形態におけるタイミング短縮回路９と同等の機能を有する他の回路例を示す図である。
【図８】強誘電体キャパシタの減極を示すヒステリシス特性を示す図である。
【図９】従来の強誘電体記憶装置の概略構成を示すブロック図である。
【図１０】従来の強誘電体キャパシタよりなるメモリセルの概略構成を示す図である。
【図１１】図１０のメモリセルＭからのデータの読み出し動作において、強誘電体キャパシタＣ１、Ｃ２の容量が経時劣化により大きくなることの影響を示す図である。
【符号の説明】
１　　　強誘電体記憶装置
２　　　メモリセルアレイ
３　　　ロウデコーダ
４　　　センスアンプ回路
５　　　タイミング調整回路
６　　　カラムデコーダ
７　　　入出力データ処理回路
８　　　制御回路
１１、１２、９１、９１ａ、９１ｂ　インバータ
１１ａ　ＮＡＮＤ回路
１１ｂ　ＮＯＲ回路
１３、１３ａ、１３ｂ、９２、９２ａ、９２ｂ　強誘電体キャパシタ
Ｍ　　　メモリセル
Ｔｒ１、Ｔｒ２　トランジスタ
Ｃ１、Ｃ２　　　強誘電体キャパシタ（メモリセル用）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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