(57)【要約】【課題】  ストレージ電極との接触面積をさらに確保するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を提供する。【解決手段】  基板上にゲートライン及び第１絶縁層を形成し、第１絶縁層を貫通して基板上に接続される第１及び第２コンタクトパッドを形成する。これらのパッドを覆う第２絶縁層を形成し、この層を貫通して第２コンタクトパッドに各々接続されるビットラインを形成し、この上に第３絶縁層を形成する。この層をエッチングして第１コンタクトパッドを露出する開口部を形成する。第３絶縁層上に開口部を充填する導電層を形成し、導電層をパターニングしてビットライン方向に拡張された拡張部と第１コンタクトパッドとに接続される本体部を一体に含む個々のストレージ電極コンタクト体に分離し、個々の上にストレージ電極を各々形成する。【選択図】  図９Ａ
2004193608.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲートラインを形成する段階と、
前記ゲートラインを覆う第１絶縁層を形成する段階と、
前記第１絶縁層を貫通して前記ゲートライン間の前記半導体基板上に電気的に連結される第１コンタクトパッド及び第２コンタクトパッドを形成する段階と、
前記第１コンタクトパッド及び前記第２コンタクトパッドを覆う第２絶縁層を形成する段階と、
前記第２絶縁層上に前記ゲートライン上を横切り、前記第２絶縁層を貫通して前記第２コンタクトパッドに各々電気的に連結されるビットラインを形成する段階と、
前記ビットラインを覆う第３絶縁層を形成する段階と、
前記第３絶縁層を選択的にエッチングして前記ビットラインを横切り、少なくとも前記第１コンタクトパッドを露出するバンド状の開口部を形成する段階と、
前記第３絶縁層上に前記開口部を充填する導電層を形成する段階と、
前記導電層をパターニングして、前記第３絶縁層上において前記ビットライン方向に拡張された拡張部と前記第１コンタクトパッドに電気的に連結される本体部とを一体に含む個々のストレージ電極コンタクト体に分離する段階と、
前記個々のストレージ電極コンタクト体上にストレージ電極を各々形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１コンタクトパッドを前記ゲートライン間に前記ゲートラインの縦方向に配列されるように形成し、
前記第２コンタクトパッドは前記ゲートラインを介して前記第１コンタクトパッドと離隔配置されるように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記バンド状の開口部は、前記ゲートラインの縦方向に長く延びるように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記バンド状の開口部は、前記第１絶縁層の前記ゲートライン間を覆う部分を露出するように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記バンド状の開口部は、少なくとも前記第１コンタクトパッドより広い幅を有するように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記バンド状の開口部は、前記第２絶縁層が前記第２コンタクトパッドを介する二つのゲートラインの一部を覆った状態を維持するように許容する幅よりなることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記バンド状の開口部を形成する段階は、
前記第３絶縁層上に、前記第３絶縁層の前記第１コンタクトパッド上に重畳される覆う部分を長く露出するバンド状の第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチングマスクとして前記露出される第２絶縁層部分を選択的にエッチングする段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記ビットラインが前記バンド状の開口部を形成するエッチングによって損傷されることを防止するために
前記ビットラインの上側を覆うキャッピング絶縁層を形成する段階と、
前記ビットラインの側壁を覆うスペーサを形成する段階と、をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記導電層をパターニングする段階は、
前記キャッピング絶縁層の上面をエッチング終了点として利用して行われることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記導電層は、導電性ポリシリコン層を含んで形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記導電層をパターニングする段階は、
前記導電層上に、前記導電層の前記ビットライン上に重畳される部分及び前記第２コンタクトパッドが位置する前記ゲートライン間に重畳される部分を一部露出する第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして露出される前記導電層部分をエッチングする段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記ストレージ電極コンタクト体の拡張部は、平面視する時、前記ビットラインを介して離隔される隣接するストレージ電極コンタクト体の拡張部と反対方向に拡張されるように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記ストレージ電極コンタクト体の拡張部は、少なくとも前記ビットラインの縦方向への幅が前記本体部に比べて広く形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１４】
前記ストレージ電極コンタクト体の拡張部は、少なくとも前記ビットラインの縦方向への幅が前記ゲートラインの縦方向への幅に比べて相対的に長く拡張されるように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１５】
前記ストレージ電極は、最も近いストレージ電極が前記ビットラインを介して前記ビットラインの縦方向に対して斜め方向に位置して配列されるように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１６】
前記ストレージ電極は、前記ビットラインまたは前記ゲートラインの縦方向に対して斜め方向に隣接するストレージ電極が位置して配列されるように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１７】
前記ストレージ電極は、シリンダー状の３次元形状よりなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１８】
前記ストレージ電極は、円形、楕円形または長方形の面積を占めるように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１９】
前記ストレージ電極を形成する段階は、
前記ストレージ電極コンタクト体を覆う電極支持層を形成する段階と、
前記電極支持層上にモールド層を形成する段階と、
前記モールド層をパターニングして前記ストレージ電極に３次元形状を付与するモールドを形成する段階と、
前記モールド上に導電層を形成する段階と、
前記導電層をパターニングして前記個々のストレージ電極に分離する段階と、
前記モールドを選択的に除去する段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項２０】
前記電極支持層は、前記モールドを除去する段階でエッチング終了点として利用されるエッチング終了層をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、特に、キャパシタのストレージ電極との接触面積をさらに確保するためにビットライン方向に拡張されたストレージ電極コンタクト体（ボディ）を含む半導体素子を製造する方法に関する。
【背景技術】
【０００２】
半導体素子の製造技術の発達によってトランジスタのサイズは小さくなり、半導体素子の集積度は急増してきた。特に、メモリ半導体素子であるＤＲＡＭの場合、半導体製造工程の発達によって、その集積度も増加して現在１ギガビットＤＲＡＭまで量産可能性が確認されている。
【０００３】
ＤＲＡＭの場合、一つのトランジスタ・一つのセル状の構造が主になり、セルキャパシタの形成方法によってスタック型またはトランチ型のセル状に分類されている。
【０００４】
スタック型セル状のＤＲＡＭではデザインルールの減少によって小さな面積で要求されるセルキャパシタンスを得るために、キャパシタのストレージ電極をさらに高めるか、または半球形粒子（ＨＳＧ：Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ）を利用して有効表面的を増加させるか、または一つのシリンダー状のストレージ電極（ＯＣＳ：Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔｏｒａｇｅ）形態のキャパシタを使用してシリンダー内外の面積を使用する方法が主に開発されてきた。特に、ＯＣＳ形態のキャパシタ工程は、今後、デザインルールの減少に対応して最も容易に拡大適用されうる工程として評価されている。
【０００５】
一方、特許文献１ではストレージ電極の壁を二重で導入する変形されたシリンダー状のストレージ電極の形成方法を提示している。
【０００６】
しかし、ＯＣＳ形態のキャパシタは、デザインルールの減少によってシリンダー状のキャパシタ電極がそばに倒れる不良、例えば、２ビット不良を誘発する可能性が高いと評価されている。これはストレージ電極の平面配置において、ストレージ電極間の離隔間隔がデザインルールの減少によって非常に急減したことによって発生すると認識されている。
【０００７】
図１は、従来のストレージ電極を含む半導体素子を説明するために概略的に示す平面図である。
【０００８】
図１を参照すれば、従来のＯＣＳ形態にキャパシタのストレージ電極５０はビットライン３０の縦方向及びワードライン、すなわち、ゲートライン３０の縦方向に沿ってストレージ電極５０相互間に直交に配置される。このようなシリンダー状のストレージ電極５０は、平面で見る時、何れかの一方向、例えば、ビットライン３０の縦方向に長く拡張された長軸を有する長方形に形成され、ビットライン３０の縦方向に沿って隣接して配置される。この時、平面上の長方形のエッジは、工程によって丸い形態よりなることもある。また、ストレージ電極５０は、ゲートライン３０の縦方向に長方形の短軸が整列されるように形成され、ゲートライン３０の縦方向に沿って隣接して配置される。
【０００９】
デザインルールが０.１μｍのＤＲＡＭの場合を仮定して断面のサイズを予測すれば、長方形の長軸方向のサイズは約３００nmとなり、短軸方向の幅は約１２０nmとなる。このようなストレージ電極５０の配置において、ストレージ電極５０間の離隔距離は、約８０nm程度の短い距離に過ぎない。この時、ＤＲＡＭに要求されるキャパシタンスを充足するためのストレージ電極５０のシリンダーの高さは、約１５００nmに達する。
【００１０】
したがって、シリンダー状のストレージ電極５０の高さ／幅の比率は、１２以上に狭く幅広の高さを有する形態を有する。これにより、シリンダー状のストレージ電極５０がそばに倒れる可能性が非常に高くなる。ストレージ電極５０が傾いたり倒れる場合、隣接するストレージ電極５０との離隔距離が８０nmと非常に狭いため、ストレージ電極５０が相接する恐れがある。このようにストレージ電極５０が相接すれば、いわゆる、２ビット不良が誘発される。このようなストレージ電極５０が倒れる不良の発生可能性は、ＤＲＡＭのデザインルールが０.１μｍ以下に減れば、さらに深刻になると予想される。
【００１１】
このようなストレージ電極５０が倒れる現象は、図１に示されたようにストレージ電極５０の配置形態に大きく依存すると認識されている。したがって、ストレージ電極５０の配置形態を変えてストレージ電極５０間の幅をさらに確保しようとする試みが提起されている。
【００１２】
しかし、図１に示されたような平面上のストレージ電極５０の配置では、ストレージ電極５０を下部の半導体基板の素子分離領域１５によって設定される活性領域１１に電気的に連結（接続）するためのコンタクト体に自然に整列されうるが、ストレージ電極５０の配置を新しく変える場合、ストレージ電極５０を半導体基板の活性領域１１に電気的に連結する連結コンタクト体が自然に整列できなくなる。すなわち、図１に示されたように、従来の場合、ストレージ電極５０と、下部の半導体基板の活性領域１１上に導入される導電性埋没コンタクトパッド４１とが、平面上で見る時、自然に重畳されるが、ストレージ電極５０の配列位置を変える場合、ストレージ電極５０が導電性埋没コンタクトパッド４１から、平面上で見る時、外れるようになる。
【００１３】
現在のストレージ電極５０は、半導体基板の活性領域１１上に導入される埋没コンタクトパッド４１とその上に導入されるストレージ電極コンタクト体（図示せず）、例えば、埋没コンタクトによって活性領域１１に電気的に連結される。図１に示されたようにストレージ電極５０の中心が埋没コンタクトパッド４１の中心と一致する場合にはストレージ電極コンタクト体がストレージ電極５０と埋没コンタクトパッド４１間にその中心が埋没コンタクトパッド４１の中心と一致するように自然に形成されうる。しかし、前記のようにストレージ電極５０の中心が埋没コンタクトパッド４１の中心と非常に大きく外れることを回避するのが難しければ、結局、ストレージ電極５０の中心とストレージ電極コンタクト体の中心とが一致し難くなる。これにより、ストレージ電極５０とストレージ電極コンタクト体間の接触面積が非常に減り、接触抵抗の増加による不良が発生する。
【００１４】
これにより、導電性埋没コンタクトパッド４１とストレージ電極５０間に導入されてこれらを電気的に連結させるストレージ電極コンタクト体（図示せず）、例えば、埋没コンタクトを新しい構造として導入しなければならない問題が発生する。さらに、導電性埋没コンタクトパッド４１の周りには導電性埋没コンタクトパッド４１に離隔され、半導体基板の活性領域１１とビットライン３０とを電気的に連結する中間媒体として利用される導電性ダイレクトコンタクトパッド４５が存在している。これにより、導電性埋没コンタクトパッド４１とストレージ電極５０間に導入される新しい構造のストレージ電極コンタクト体、すなわち、埋没コンタクトは、このようなダイレクトコンタクトパッド４５と十分に離隔されなければならない。したがって、新しい構造のストレージ電極コンタクト体、すなわち、埋没コンタクトを新しい配列で配置されたストレージ電極に整列されるように拡張された幅に導入することは非常に難しい。
【００１５】
したがって、ＯＣＳ形態のストレージ電極５０間の倒れを防止するためにストレージ電極５０の平面上の形態、すなわち、断面形態を変形するか、またはその相互間の配列位置を変化させる試みは、ストレージ電極５０と下部の半導体基板の活性領域１１間の円滑な電気的な連結を具現できる新しいストレージ電極コンタクト体の構造を具現する問題をまず解決して初めて可能になる。また、このような新しいストレージ電極コンタクト体を具現しようとする時、層間の誤整列マージン、オーバーレイマージンを優先的に十分に考慮しなければならず、また、デザインルールの減少によるフォトリソグラフィ工程の解像度の限界を十分に考慮して初めて工程上の実現可能性を確保できる。
【特許文献１】米国特許第６,０３１,２６２号公報（Ｍａｓａｔｏ Ｓａｋａｏらによる“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｈａｖｉｎｇ ｃａｐａｃｉｔｏｒ−ｏｖｅｒ−ｂｉｔｌｉｎｅ ｃｅｌｌ ｗｉｔｈ ｍｕｌｔｉｐｌｅ ｃｙｌｉｎｄｒｉｃａｌ ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ ｏｆｆｓｅｔ ｆｒｏｍ ｎｏｄｅ ｃｏｎｔａｃｔ ａｎｄ ｐｒｏｃｅｓｓ ｏｆ ｆａｂｒｉｃａｔｉｏｎ ｔｈｅｒｅｏｆ”，２０００年２月２９日登録）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明が解決しようとする技術的課題は、ストレージ電極を半導体基板上に連結させる電気的な連結構造を構成する要素の誤整列マージン、オーバーレイマージンまたは工程マージンをさらに広く確保できるストレージ電極との接触面積をさらに確保するためにビットライン方向に拡張されたコンタクト体を含む半導体素子を製造する方法を提供することである。
【課題を解決するための手段】
【００１７】
前記課題を達成するための本発明の一観点は、ストレージ電極がビットラインまたはゲートラインの縦方向に対して斜線方向に配置される時、このようなストレージ電極との接触面積を十分に確保するために、ビットライン方向に拡張されたコンタクト体を含む半導体素子を製造する方法を提供する。
【００１８】
前記半導体素子の製造方法は、半導体基板上にゲートラインを形成する段階と、前記ゲートラインを覆う第１絶縁層を形成する段階と、前記第１絶縁層を貫通して前記ゲートライン間の前記半導体基板上に電気的に連結される第１コンタクトパッド及び第２コンタクトパッドを形成する段階と、前記第１コンタクトパッド及び前記第２コンタクトパッドを覆う第２絶縁層を形成する段階と、前記第２絶縁層上に前記ゲートライン上を横切り、前記第２絶縁層を貫通して前記第２コンタクトパッドに各々電気的に連結されるビットラインを形成する段階と、前記ビットラインを覆う第３絶縁層を形成する段階と、前記第３絶縁層を選択的にエッチングして前記ビットラインを横切り、少なくとも前記第１コンタクトパッドを露出するバンド（帯）状の開口部を形成する段階と、前記第３絶縁層上に前記開口部を充填する導電層を形成する段階と、前記導電層をパターニングして前記ビットライン方向に前記第３絶縁層上に拡張された拡張部と前記第１コンタクトパッドに電気的に連結（接続）される本体部とを一体に含む個々のストレージ電極コンタクト体に分離する段階と、前記個々のストレージ電極コンタクト体上にストレージ電極を各々形成する段階と、を含んで構成されうる。
【００１９】
ここで、前記第１コンタクトパッドを前記ゲートライン間に前記ゲートラインの縦方向に配列されるように形成し、前記第２コンタクトパッドは前記ゲートラインを介して前記第１コンタクトパッドと離隔配置されるように形成できる。
【００２０】
前記バンド状の開口部は、前記ゲートラインの縦方向に長く延びるように形成されうる。また、前記バンド状の開口部は、前記第１絶縁層の前記ゲートライン間を覆う部分を露出するように形成されうる。この時、前記バンド状の開口部は、少なくとも前記第１コンタクトパッドより広い幅を有するように形成されうる。前記バンド状の開口部は、前記第２絶縁層が前記第２コンタクトパッドを介する二つのゲートラインの一部を覆った状態を維持するように許容する幅に形成されうる。
【００２１】
前記バンド状の開口部を形成する段階は、前記第３絶縁層上に、前記第３絶縁層の前記第１コンタクトパッド上に重畳される覆う部分を長く露出するバンド状の第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをエッチングマスクとして前記露出される第２絶縁層部分を選択的にエッチングする段階と、を含んで構成されうる。
【００２２】
また、前記半導体素子の製造方法は、前記ビットラインが前記バンド状の開口部を形成するエッチングによって侵害されることを防止するために、前記ビットラインの上側を覆うキャッピング絶縁層を形成する段階と、前記ビットラインの側壁を覆うスペーサを形成する段階と、をさらに含んで構成されうる。
【００２３】
前記導電層をパターニングする段階は、前記キャッピング絶縁層の上面をエッチング終了点として利用して行われる。この時、前記導電層は、導電性ポリシリコン層を含んで形成されうる。
【００２４】
前記ストレージ電極コンタクト体の拡張部は、平面上で見る時、前記ビットラインを介して離隔される隣接するストレージ電極コンタクト体の拡張部と反対方向に拡張されるように形成されうる。前記ストレージ電極コンタクト体の拡張部は、少なくとも前記ビットラインの縦方向への幅が前記本体部に比べて広く形成されうる。また、前記ストレージ電極コンタクト体の拡張部は、少なくとも前記ビットラインの縦方向への幅が前記ゲートラインの縦方向への幅に比べて相対的に長く拡張されるように形成されうる。
【００２５】
前記導電層をパターニングする段階は、前記導電層上に、前記導電層の前記ビットライン上に重畳される部分及び前記第２コンタクトパッドが位置する前記ゲートライン間に重畳される部分を一部露出する第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをエッチングマスクとして露出される前記導電層部分をエッチングする段階と、を含んで行われる。
【００２６】
前記ストレージ電極は、最も近いストレージ電極が前記ビットラインを介して前記ビットラインの縦方向に対して斜線方向に位置するように配列されるように形成されうる。前記ストレージ電極は、前記ビットラインまたは前記ゲートラインの縦方向に対して斜線方向に隣接するストレージ電極が位置するように配列されるように形成されうる。この時、前記ストレージ電極は、シリンダー状の３次元形状に形成され、前記ストレージ電極は円形、楕円形または長方形の面積を占めるように形成されうる。
【００２７】
本発明によれば、ストレージ電極を半導体基板上に連結させる電気的な連結構造を構成する要素の誤整列マージン、オーバーレイマージンまたは工程マージンをさらに広く確保できるストレージ電極との接触面積をさらに確保するためにビットライン方向に拡張されたコンタクト体を形成する方法を提供できる。
【発明の効果】
【００２８】
本発明によれば、コンタクトホールを利用してストレージ電極コンタクト体を形成する時、ストレージ電極コンタクト体とストレージ電極間に発生できる誤整列を最小化させうる。また、バンド状の開口部を形成し、このような開口部を充填する導電層をフォトリソグラフィエッチング工程で個々のストレージ電極コンタクト体に分離することによって、ストレージ電極コンタクト体の本体部と本体部の上側に一体に形成される拡張部とが磁気整列方式で形成されうる。
【００２９】
これにより、層間の誤整列の発生を根源的に防止でき、オーバーレイマージンを減少させうる。また、ストレージ電極コンタクト体の拡張部と本体部とを一体型に形成することによって、ストレージ電極の拡張のために別途の追加的な工程、例えば、バッファ層を導入し、平坦化あるいはエッチング過程が不要になる。
【００３０】
また、ストレージ電極コンタクト体をコンタクトホールを利用して形成する場合、コンタクトホールを形成する時、ピッチ及び解像度の問題のため、ＡｒＦフォトリソグラフィ工程を利用しなければならないが、本発明ではバンド状の開口部を形成する過程を導入することによってピッチを緩和させる効果を具現できる。したがって、バンド状の開口部のためのフォトリソグラフィ工程をさらに緩和されたフォトリソグラフィ工程、例えば、ＫｒＦフォトリソグラフィ工程でも行える。
【００３１】
本発明によれば、ビットライン方向に拡張された上面を有するストレージ電極コンタクト体を具現できて、下部の埋没コンタクトパッドの中心とその中心が一致しない配列でストレージ電極を平面上とに配置できる。すなわち、ストレージ電極をビットラインまたはゲートラインの縦方向に対して斜線方向に最も近いストレージ電極が位置するように、ストレージ電極の配置を新しく導入できる。このようなストレージ電極の配置によってストレージ電極間の離隔間隔をさらに広く確保でき、シリンダー状のストレージ電極の主要な問題点として認識されているストレージ電極間のブリッジの発生を効果的に防止できる。
【発明を実施するための最良の形態】
【００３２】
以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。
【００３３】
本発明の実施例ではキャパシタのストレージ電極を半導体基板上に電気的に連結させる連結構造を、埋没コンタクト、すなわち、ストレージ電極コンタクト体と埋没コンタクトパッドとを導入して構成することを提示する。この時、ストレージ電極がビットラインまたはワードラインのゲートラインの縦方向に対して斜線方向に配列されても、ストレージ電極とストレージ電極コンタクト体とが接触する面積が十分に提供されうるように、ストレージ電極コンタクト体が少なくともビットラインの縦方向に拡張された部分を有することを提示する。
【００３４】
また、本発明の実施例では、このようなストレージ電極コンタクト体に形状を付与するための開口部をゲートラインの縦方向にバンド状に具現し、このようなバンド状の開口部を充填する導電層を蒸着した後、このような導電層を個々のストレージ電極コンタクト体に分離するフォトリソグラフィ及びエッチング工程を導入することを提示する。バンド状の開口部を導入することによって、このような開口部を形成するためのフォトリソグラフィ工程の工程マージンまたは解像度をさらに緩和された条件で行える長所を具現できる。また、個々のストレージ電極コンタクト体に分離するフォトリソグラフィ及びエッチング工程を導入することによって、個々のストレージ電極コンタクト体の上面がさらに拡張された面積を有するように誘導できる長所を本発明の実施例は提供する。
【００３５】
このように本発明の実施例はストレージ電極コンタクト体がビットラインの縦方向にさらに拡張された上面を提供することによって、ストレージ電極がビットラインまたはゲートラインの縦方向に対して斜線方向または対角線方向に相互間（互い）に配列される時、ストレージ電極コンタクト体とストレージ電極間に十分な接触面積を提供できる。したがって、ストレージ電極が平面上で見る時、新しい配列に配置され、ストレージ電極間の離隔間隔をさらに広く確保でき、ストレージ電極が倒れて相接して発生する不良を効果的に防止できる。
【００３６】
このような本発明の実施例は、添付図面を参照してさらに具体的に説明する。
【００３７】
図２Ａ及び図２Ｂないし図９Ａ及び図９Ｂ、及び図１０Ａないし図１０Ｃは、本発明の実施例によるストレージ電極との接触面積をさらに確保するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す図面である。
【００３８】
図２Ａは、半導体基板上に活性領域１１０が設定された状態を概略的に示す平面図である。図２Ｂは、半導体基板１００上に活性領域１１０が設定された図２Ａの状態を概略的に示す活性領域１１０の長軸方向への断面図である。
【００３９】
図２Ａ及び図２Ｂを参照すれば、望ましくは、シリコンの半導体基板１００にトレンチ素子分離のような素子分離過程を行って、活性領域１１０を設定する素子分離領域１５０を形成する。この時、トレンチは素子のデザインルールによって変わるが、約２５００Åないし３０００Å程度の深さに形成されうる。素子分離領域１５０は、素子によって他の形態の活性領域１１０を設定できるが、図２Ａに提示されたように“Ｔ”状に活性領域１１０を設定するように形成されうる。
【００４０】
その後、半導体基板１００にウェル（図示せず）及びトランジスタのチャンネルを形成するためのフォトリソグラフィ工程とイオン注入工程とを進行できる。
【００４１】
図３Ａ及び図３Ｂは、各々半導体基板１００上にゲートラインが形成された状態を概略的に示す平面図及び断面図である。
【００４２】
図３Ａ及び図３Ｂを参照すれば、活性領域１１０を横切るライン状にゲートパターン２００を多数形成する。具体的に、活性領域１１０上に存在するイオン注入過程に伴われる酸化層（図示せず）を湿式エッチングで除去した後、活性領域１１０に熱酸化層を約４０Åないし６０Å程度の厚さに成長させてゲート酸化層２１０を形成する。このようなゲート酸化層２１０は、具現しようとする素子の特性によってその厚さが変化されうる。
【００４３】
その後、ゲート酸化層２１０上にゲート層２２０，２３０及びゲートキャッピング絶縁層２６０を順次に形成する。ゲート層２２０，２３０は、導電物質を蒸着して形成されうる。例えば、導電性を有するドーピングされたポリシリコン層２２０を約１０００Å程度の厚さに蒸着し、その上にゲートの導電性向上のために金属シリサイド層、例えば、タングステンシリサイド層２３０を約１０００Å程度の厚さに形成する。タングステンシリサイド層２３０上に後続するエッチング過程からゲートを保護するためのキャッピング絶縁層２６０にシリコン窒化物層を約２０００Å程度の厚さに蒸着する。
【００４４】
その後、フォトリソグラフィ工程とエッチング工程とを行ってキャッピング絶縁層２６０、ゲート層２２０，２３０を順次にパターニングして図３Ａに示されたように活性領域１１０を横切るゲートライン２００のパターンを多数形成する。その後、ＮＭＯＳまたはＰＭＯＳなど具現しようとするトランジスタの特性及び領域によってフォトリソグラフィ工程とイオン注入工程とを経てトランジスタのソース及びドレーン領域をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成する。
【００４５】
その後、ゲートライン２００を覆う絶縁層を蒸着してエッチングするスペーサ形成過程を行ってゲートスペーサ２７０を形成する。ゲートスペーサ２７０は、シリコン窒化物層よりなり、ゲートライン２００の側壁を覆って保護する。
【００４６】
図４Ａ及び図４Ｂは、各々コンタクトパッド４１０，４５０を形成した状態を概略的に示す平面図及び断面図である。
【００４７】
図４Ａ及び図４Ｂを参照すれば、ゲートライン２００間を充填する第１絶縁層３００を形成する。このような第１絶縁層３００は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化物、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のようにギャップ充填特性に優れるシリコン酸化物で蒸着されうる。その後、第１絶縁層３００の上面を平坦化する過程を行える。このような平坦化過程は、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で行われる。
【００４８】
その後、第１絶縁層３００に自己整列コンタクト（ＳＡＣ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）形成工程を利用して多数のコンタクトパッド４１０，４５０を形成する。このようなコンタクトパッド４１０，４５０は、大きくストレージ電極への電気的連結のために備わる第１コンタクトパッド４１０、すなわち、埋没コンタクトパッドとビットラインへの電気的連結のために備わる第２コンタクトパッド４５０、すなわち、ダイレクトコンタクトパッドとに大別できる。実質的にこのような第１コンタクトパッド４１０と第２コンタクトパッド４５０とは、ゲートライン２００を介して互いに斜め方向に配置する。
【００４９】
このようなコンタクトパッド４１０，４５０を形成する過程を、例えば、まず、フォトリソグラフィ工程と選択的なエッチング過程とを利用してビットラインコンタクトとストレージ電極コンタクトとが形成される部分の第１絶縁層３００部分を選択的に除去して活性領域１１０が露出されるようにコンタクトパッドのための第１コンタクトホールを形成する。その後、露出される活性領域１１０部分にイオン注入工程を行って、活性領域１１０とその後形成されるコンタクトパッド４１０，４５０間の接触抵抗が低くなるように誘導する。その後、Ｎ型不純物が含まれているドーピングされたポリシリコンのような導電物を約２５００Å程度の厚さに蒸着して前記第１コンタクトホールを充填する。その後、導電層を乾式エッチング、例えば、エッチバックまたはＣＭＰして第１絶縁層３００の上面を露出させることによって、第１コンタクトホールに充填されたコンタクトパッド４１０，４５０を得る。
【００５０】
一方、このようにコンタクトホールを形成する過程は、多数のコンタクトホールが形成される位置を露出するバンド状の開口部（図示せず）をＳＡＣ方式で形成した後、開口部を充填する導電層を形成し、前記導電層を平坦化することによって前記コンタクトパッド４１０，４５０を形成してもよい。
【００５１】
図５Ａ及び図５Ｂは、各々ビットライン６００が形成された状態を概略的に示す平面図及び断面図である。
【００５２】
図５Ａ及び図５Ｂを参照すれば、コンタクトパッド４１０，４５０を覆う第２絶縁層５１０を第１絶縁層３００上に形成する。このような第２絶縁層５１０は、ビットラインと埋没コンタクトパッドである第１コンタクトパッド４１０とを絶縁させるために導入される。したがって、このような第２絶縁層５１０はシリコン酸化物のような絶縁物質よりなりうる。
【００５３】
次いで、フォトリソグラフィ及びエッチング工程を利用して、第２絶縁層５１０を貫通して第２コンタクトパッド４５０、すなわち、ダイレクトコンタクトパッドの上面を選択的に露出する第２コンタクトホール５１１を形成する。このような第２コンタクトホール５１１は、第２コンタクトパッド４５０とビットライン６００とを電気的に連結する第２コンタクト、例えば、ダイレクトコンタクトのために導入される。
【００５４】
次いで、ビットライン形成工程を進行して第２コンタクトパッド４５０に電気的に連結されるビットライン６００を形成する。例えば、障壁金属層６１０及びタングステン層のような金属導電層６５０を蒸着した後、パターニングしてビットライン６００を形成する。この時、第２コンタクトホール５１１を充填する第２コンタクト６０５、例えば、ダイレクトコンタクトがビットライン６００と第２コンタクトパッド４５０とを電気的に連結させる。
【００５５】
このようなビットライン６００の上側にはビットラインキャッピング絶縁層６６０がシリコン窒化物層で備わり、ビットライン６００の側部にはビットラインスペーサ６７０がシリコン窒化物層で備えられる。このようなキャッピング絶縁層６６０及びスペーサ６７０の導入は、後続するストレージ電極コンタクト体、例えば、埋没コンタクトを形成する工程でビットライン６００が工程過程で侵害されることを防止するために予備的に行われる。
【００５６】
図６Ａ及び図６Ｂは、ビットライン６００を覆う第３絶縁層５３０上に第１フォトレジストパターン７１０をバンド状に導入する段階を概略的に示す平面図及び断面図である。
【００５７】
図６Ａ及び図６Ｂを参照すれば、ビットライン６００を形成した後、ビットライン６００を覆う第３絶縁層５３０を形成する。例えば、ＨＤＰ酸化物、ＢＰＳＧのようなギャップ充填能力に優れるシリコン酸化物層を蒸着して第３絶縁層５３０を形成する。その後、必要に応じて第３絶縁層５３０の表面を平坦化する。このような平坦化は、ＣＭＰ過程を通じて行われうる。
【００５８】
第３絶縁層５３０に第１コンタクトパッド４１０と後続に形成されるストレージ電極とを電気的に連結する埋没コンタクト、すなわち、ストレージ電極コンタクト体のための開口部を形成するためのフォトリソグラフィ及びエッチング工程に利用される第１フォトレジストパターン７１０を形成する。第１フォトレジストパターン７１０は、第３絶縁層５３０上にバンド状よりなり、並べて配置された多数の第１コンタクトパッド４１０を覆う第３絶縁層５３０部分を長く露出するように形成される。このために、第１フォトレジストパターン７１０は、ゲートライン２００に沿って長くラインまたはバンド状よりなる。
【００５９】
このように第１フォトレジストパターン７１０を長くバンド状に形成することによって、第１フォトレジストパターン７１０をパターニングするために導入されるフォトリソグラフィ工程で解像度マージンをさらに広く確保できる。もし、第１コンタクトパッド４１０を露出するコンタクト体を形成するためのフォトリソグラフィ工程で要求される解像度より低い解像度のフォトリソグラフィ工程でも、前記のようなバンド状の第１フォトレジストパターン７１０を形成できる。すなわち、第１コンタクトパッド４１０を露出するコンタクト体を形成するフォトリソグラフィ工程で、ＡｒＦフォトリソグラフィ工程が要求されれば、前記のような第１フォトレジストパターン７１０を形成するフォトリソグラフィ工程としてはＫｒＦフォトリソグラフィ工程でも十分である。これは、フォトリソグラフィ工程における工程マージンをさらに確保できるということを意味する。
【００６０】
このような第１フォトレジストパターン７１０は、第１コンタクトパッド４１０を覆う第３絶縁層５５０部分を第１コンタクトパッド４１０の幅より広く露出するように形成されうる。これにより、第１フォトレジストパターン７１０のためのフォトリソグラフィ工程の解像度マージンまたは工程マージンはさらに確保できる。それにも拘わらず、必要に応じて、第１コンタクトパッド４１０の上面が露出される程度に相対的に狭い幅を露出するように第１フォトレジストパターン７１０を形成してもよい。このように第１フォトレジストパターン７１０が相対的に狭い幅を露出するように形成する場合にも、第１フォトレジストパターン７１０がバンド状に導入されるので、フォトリソグラフィ工程の工程マージンを大きく確保できる。これはバンド状のパターンを形成する方がコンタクト状のパターンを形成することに比べてフォトリソグラフィ工程の解像度マージンが一般的に大きいためである。
【００６１】
図７Ａ及び図７Ｂ各々は、多数の第１コンタクトパッド４１０を露出するバンド状の開口部５３１を形成する段階を概略的に示す平面図及び断面図である。
【００６２】
図７Ａ及び図７Ｂを参照すれば、第１フォトレジストパターン（図６Ａの７１０）をエッチングマスクとして利用して露出された第３絶縁層５３０部分を選択的にエッチングしてバンド状の開口部５３１を形成する。このようなエッチング過程は、第３絶縁層５３０がシリコン酸化物よりなる場合、シリコン酸化物に対する乾式エッチング過程として行われうる。このようなエッチング過程は、少なくとも第１コンタクトパッド４１０の上面が露出されるように進行される。
【００６３】
このようなエッチング過程によって形成されるバンド状の開口部５３１は、ゲートライン２００に沿って長く形成される。したがって、バンド状の開口部５３１が露出される領域内で多数の第１コンタクトパッド４１０が並んでいる状態に露出される。また、バンド状の開口部５３１は、第１コンタクトパッド４１０のそばを過ぎるビットライン６００を横切るように形成される。ビットライン６００は、図７Ｂ及び図５Ｂに示されたようにその側面及び上面がビットラインスペーサ６７０及びビットラインキャッピング絶縁層６６０によってエッチング過程中に損傷を受けることが防止されているので、バンド状の開口部５３１に露出されない。
【００６４】
このようなバンド状の開口部５３１は、第１フォトレジストパターン７１０が露出する幅によってその幅が決まる。したがって、このようなバンド状の開口部５３１は、第１フォトレジストパターン７１０が少なくとも第１コンタクトパッド４１０の幅以上に第３絶縁層５３０を露出する場合、少なくとも第１コンタクトパッド４１０の幅以上に形成される。このようにバンド状の開口部５３１が相対的に広い幅に形成されうるので、誤整列が発生しても十分に第１コンタクトパッド４１０の上面を露出できる。したがって、このようなバンド状の開口部５３１を形成する過程の導入によってオーバーレイマージンがさらに確保されうる。
【００６５】
このようなバンド状の開口部５３１の形成によってバンド状にパターニングされた第３絶縁層５３０’がゲートライン２００に沿って長く形成される。
【００６６】
一方、図７Ａ及び図７Ｂに示していないが、エッチング過程の要求によって、第１フォトレジストパターン（図６Ａの７１０）下にハードマスクを導入してもよい。
【００６７】
図８Ａ及び図８Ｂ各々は、第３絶縁層５３０’上にバンド状の開口部５３１を充填する導電層８００を形成する段階を概略的に示す平面図及び断面図である。
【００６８】
図８Ａ及び図８Ｂを参照すれば、バンド状の開口部５３１を充填する導電層８００、例えば、導電性ポリシリコン層をパターニングされた第３絶縁層５３０’上に形成する。導電性ポリシリコン層は、バンド状の開口部５３１を十分に充填する厚さに化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成されうる。このような導電性ポリシリコン層のような導電層８００は、第３絶縁層５３０’上を覆うように延びることが望ましい。このような導電層８００は、バンド状の開口部５３１によって露出されるビットライン６００上、実質的に、ビットライン６００を覆うビットラインキャッピング絶縁層６６０及びビットラインスペーサ６７０も覆う。
【００６９】
図９Ａ及び図９Ｂ各々は、導電層８００を個々のストレージ電極コンタクト体８１０に分離する段階を概略的に示す平面図及び断面図である。
【００７０】
図９Ａ及び図９Ｂを参照すれば、導電層８００をフォトリソグラフィ及びエッチング工程を利用してパターニングして個々のストレージ電極コンタクト体８１０、すなわち、埋没コンタクトに分離する。導電層８００上に第２フォトレジストパターン７５０を導入した後、第２フォトレジストパターン７５０をエッチングマスクとして利用して露出される導電層８００部分を選択的にエッチングする。このようなエッチングは、乾式エッチング過程で行われうる。このようなエッチングは、導電層８００を個々のストレージ電極コンタクト体８１０に分離するためのものであるので、前記エッチングはエッチングされる導電層８００部分が完全に除去されるまで進行される。
【００７１】
実質的に、ストレージ電極コンタクト体８１０が分離される部分は、ビットライン６００の縦方向部分と重なるので、このようなエッチングは、実質的にビットライン６００の上側に導入されたビットラインキャッピング絶縁層６６０の上面を露出するように進行されればよい。図９Ａに示されたように、ビットラインキャッピング絶縁層６６０が露出されるまでエッチング過程が進行されれば、実質的にゲートライン２００の縦方向へのストレージ電極コンタクト体８１０への分離は完成される。ビットライン６００の縦方向へのストレージ電極コンタクト体８１０の分離は下部の第３絶縁層５３０’の上面が露出されれば完成される。第３絶縁層５３０’の上面が実質的にビットラインキャッピング絶縁層６６０の上面より高い位置にあるので、ビットラインキャッピング絶縁層６６０の上面が十分に露出されるまで前記分離のためのエッチング過程が行われれば、前記分離過程は完成される。すなわち、前記分離のためのエッチング過程は、ビットラインキャッピング絶縁層６６０を望ましくなすシリコン窒化物層をエッチング終了として利用して行われうる。
【００７２】
このような分離過程によって形成されるストレージ電極コンタクト体８１０は、後続するストレージ電極と下部の第１コンタクトパッド４１０とを電気的に十分に連結させるために導入される。しかし、本発明の実施例において、ストレージ電極は、図１に示されたようにビットライン及びワードラインの縦方向に沿って相互間に直交に整列配置されず、新しい配列に配置される。
【００７３】
例えば、ストレージ電極は、ビットライン（図９Ａの６００）の縦方向から見る時、またはビットライン６００に対してジグザグ状に互いにずれて配列される。すなわち、ビットライン６００に対して斜め方向に隣接してストレージ電極が配置されるようにストレージ電極が配列される。このようなストレージ電極の配置は、ワードラインのゲートライン２００を基準にする時も同様にゲートライン２００の縦方向から見る時、ジグザグ状に互いにずれて配置される。すなわち、ゲートライン２００に対して斜め方向に隣接してストレージ電極が配置されるようにストレージ電極が配列される。このようなストレージ電極の配置に対してはその後図面を参照してさらに具体的に説明する。
【００７４】
しかし、このようにストレージ電極がビットライン６００またはゲートライン２００に対して斜め方向に配置される場合、ストレージ電極の中心と第１コンタクトパッド４１０の中心と一致せずにずれる。したがって、ストレージ電極コンタクト体８１０がストレージ電極と第１コンタクトパッド４１０とを十分に電気的に連結するために、ストレージ電極コンタクト体８１０はビットライン６００の縦方向に長く拡張された上面を有することが望ましい。
【００７５】
ストレージ電極コンタクト体８１０の開口部３５１を充填する本体部８１５は、開口部３５１が前述したようにビットライン６００の縦方向に拡張された状態に導入されるので、ビットライン６００の縦方向にある程度拡張された形状を有しうる。それにも拘わらず、ストレージ電極コンタクト体８１０とストレージ電極間の接触面積をさらに確保するためにストレージ電極コンタクト体８１０は本体部８１５の上側に拡張部８１１を有することがさらに望ましい。このような拡張部８１１は、第３絶縁層５３０’の上面に延びたストレージ電極コンタクト体８１０の一部として設定されうる。
【００７６】
このようにストレージ電極コンタクト体８１０がさらに広い上面を確保するために拡張部８１１を有するようにエッチングマスクとして導入される第２フォトレジストパターン７５０を導入することが望ましい。例えば、第２フォトレジストパターン７５０が開口部３５１のビットライン６００の縦方向への幅に比べて広い幅の導電層８００部分を遮蔽するように形成されることが望ましい。または、第２フォトレジストパターン７５０が拡張部８１１がビットライン６００の縦方向に延びることを許容するように形成されることが望ましい。
【００７７】
このようにパターニングされるストレージ電極コンタクト体８１０の拡張部８１５は、図９Ｂに示されたように第３絶縁層５３０’の上側に延びた形状を有し、図９Ａに示されたようにビットライン６００の縦方向に延びる。この時、このような拡張部８１１は、ビットライン６００を介して隣接する拡張部８１１と相反する（逆の）方向に延びていることが望ましい。これは、拡張部８１１上に設置されるストレージ電極の位置配列が前述したようにビットライン６００に対して相互間で斜めの位置に隣接するストレージ電極を配置させるためである。このようにビットライン６００を介して隣接する拡張部８１１が相反する方向に拡張されることは、最大限ストレージ電極と整列を合せてストレージ電極とストレージ電極コンタクト体８１０間の接触抵抗を減らすのに効果的であるためである。
【００７８】
一方、このような導電層８００を個々のストレージ電極コンタクト体８１０に分離するフォトリソグラフィ及びエッチング過程において、前記導電層８００の一部は抵抗体（図示せず）にパターニングされてもよい。抵抗体は、半導体素子、例えば、ＤＲＡＭ素子から周辺回路領域部分に導入される。したがって、抵抗体として利用される導電層８００部分（図示せず）は、半導体素子の周辺回路領域に延びた導電層８００部分である。このような抵抗体を前記導電層８００を利用して前記フォトリソグラフィ及びエッチング過程によって形成することによって、全体半導体素子の工程段階をさらに簡略化するのに寄与できる。
【００７９】
図１０Ａないし図１０Ｃは、ストレージ電極９００を形成する段階を概略的に示す平面図及び断面図である。
【００８０】
図１０Ａは、ストレージ電極コンタクト体８１０上にストレージ電極９００が形成された平面状態を概略的に示す平面図であり、図１０Ｂはストレージ電極９００をシリンダー状に形成するためのモールド層９５０を導入する段階を概略的に示す断面図であり、図１０Ｃはストレージ電極９００を形成する段階を概略的に示す断面図である。
【００８１】
図１０Ａ及び図１０Ｂ、図１０Ｃを参照すれば、ストレージ電極コンタクト体８１０に電気的に連結されるストレージ電極９００をシリンダー状に形成する。この時、ストレージ電極９００は、円形または楕円形、長方形の断面形状に形成されうる。ストレージ電極９００は、図１０Ａの平面図で示されたようにビットライン６００の縦方向またはゲートライン２００の縦方向に対して斜線方向に最も近いストレージ電極９００と配列されるように平面上で配置される。すなわち、ビットライン６００またはビットライン６００の縦方向、またはゲートライン２００の縦方向に対して斜線方向に最も近いストレージ電極９００が配列される。これにより、ストレージ電極９００は、ビットライン６００を基準として見る時、ビットライン６００に沿ってジグザグの位置に各々配置され、ゲートライン２００の縦方向にもジグザグの位置に配置される。
【００８２】
このようにストレージ電極９００が配列されることによって、ストレージ電極９００間に離隔される距離をさらに確保できる。したがって、ＯＣＳ形態のキャパシタを構成する時、克服されなければならない問題点として認識されているストレージ電極の倒れ及びこのような倒れによってストレージ電極が相接されて２ビット不良が発生することを効果的に防止できる。
【００８３】
このようなストレージ電極９００は、実質的にストレージ電極コンタクト体８１０上に配置される。前述したように、ストレージ電極コンタクト体８１０は、上側にビットライン６００の縦方向に拡張された拡張部８１５よりなったので、その上に形成されるストレージ電極９００と非常に高い水準の接触面積を具現できる。たとえ、ストレージ電極９００の中心が第１コンタクトパッド４１０の中心に対して大きく外れた位置にストレージ電極９００が配置されたとしても、本発明の実施例で提示されるストレージ電極コンタクト体８１０はビットライン６００の縦方向に拡張された上面を具現できるので、ストレージ電極９００と十分な接触面積を具現できる。
【００８４】
ストレージ電極９００をシリンダー状のような３次元形状に具現するために、図１０Ｂに示されたようなモールド９５０を導入できる。さらに詳細に説明すれば、ストレージ電極コンタクト体８１０及び第３絶縁層５３０’上にモールド層を約１５００nm程度の厚さに形成する。
【００８５】
この時、モールド層下には別途の第４絶縁層９３０を導入できる。このような第４絶縁層９３０は、電極支持層として役割をするためのシリコン酸化物層及びモールド層を後続に除去する時、エッチング終了層として利用されるシリコン窒化物層を含んで構成されうる。エッチング終了層として望ましく利用されるシリコン窒化物層は、約５００Å程度の厚さに形成されうる。電極支持層は、必要に応じて導入される層であって、省略されてもよい。このような電極支持層は、少なくともストレージ電極コンタクト体８１０を十分に覆える厚さよりなることが望ましい。また、電極支持層を形成した後、その表面を平坦化するための工程が行われてもよい。
【００８６】
第４絶縁層９３０上に形成されるモールド層は、ストレージ電極９００を形成した後に除去される層であるので、除去が容易な絶縁物質よりなることが望ましい。例えば、モールド層はＰＥＴＥＯＳで形成されうる。
【００８７】
モールド層を蒸着した後、フォトリソグラフィ及びエッチング工程を利用してストレージ電極９００が形成される部分を選択的に除去するパターニング過程を行う。これにより、モールド層は、ストレージ電極コンタクト体８１０の上面を露出するようにパターニングされてモールド９５０が形成される。このようなモールド９５０を形成するエッチング過程は、前記エッチング終了層、すなわち、シリコン窒化物層上でエッチング終了されうる。
【００８８】
その後、モールド９５０上に露出されるストレージ電極コンタクト体８１０の上面を覆うように延びる導電層を形成する。このような導電層は、導電性ポリシリコンを約４００Åないし５００Å程度厚さに化学気相蒸着して形成されうる。キャパシタをＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタで構成する場合、このような導電層はＭＩＭキャパシタの電極物質として利用される導電物質で構成されうる。
【００８９】
導電層上に犠牲絶縁層（図示せず）を約３０００Åないし６０００Å程度厚さに蒸着した後、乾式エッチングまたはＣＭＰで平坦化して図１０Ｃに示したように個々のストレージ電極９００に分離する。このような平坦化過程は、確実な分離のために導電層にモールド９５０の上面が露出されるまで行われる。このために、このような平坦化過程は約１０００Åないし２０００Å程度にエッチングして除去する。その後、犠牲絶縁層及びモールド９５０をポリシリコンとシリコン酸化物とのエッチング選択比が高い湿式エッチング過程を利用して選択的に除去する。これにより、図１０Ｃに示されたようなシリンダー状のストレージ電極９００が形成される。
【００９０】
以上、本発明を具体的な実施例を通じて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想の範囲内で当業者によってその変形や改良が可能であることが明白である。
【産業上の利用可能性】
【００９１】
本発明はＤＲＡＭ素子のようなメモリ半導体素子を製造することに利用できる。
【図面の簡単な説明】
【００９２】
【図１】従来のストレージ電極を含む半導体素子を説明するために概略的に示す平面図である。
【図２Ａ】本発明の実施例によるストレージ電極との接触面積をさらに確保するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図であって、最初の工程を示す図である。
【図２Ｂ】図２Ａの断面図である。
【図３Ａ】図２で示した工程の次の工程を示す図である。
【図３Ｂ】図３Ａの断面図である。
【図４Ａ】図３で示した工程の次の工程を示す図である。
【図４Ｂ】図４Ａの断面図である。
【図５Ａ】図４で示した工程の次の工程を示す図である。
【図５Ｂ】図５Ａの断面図である。
【図６Ａ】図５で示した工程の次の工程を示す図である。
【図６Ｂ】図６Ａの断面図である。
【図７Ａ】図６で示した工程の次の工程を示す図である。
【図７Ｂ】図７Ａの断面図である。
【図８Ａ】図７で示した工程の次の工程を示す図である。
【図８Ｂ】図８Ａの断面図である。
【図９Ａ】図８で示した工程の次の工程を示す図である。
【図９Ｂ】図９Ａの断面図である。
【図１０Ａ】図９で示した工程の次の工程を示す図であって、ストレージ電極コンタクト体８１０上にストレージ電極９００が形成された平面状態を概略的に示す平面図である。
【図１０Ｂ】ストレージ電極９００をシリンダー状に形成するためのモールド層９５０を導入する段階を概略的に示す断面図である。
【図１０Ｃ】ストレージ電極９００を形成する段階を概略的に示す断面図である。
【符号の説明】
【００９３】
２００    ゲートライン
４５０    コンタクトパッド
６００    ビットライン
８１０    ストレージ電極コンタクト体
【図１】
2004193608.tif 000003
【図２Ａ】
2004193608.tif 000004
【図２Ｂ】
2004193608.tif 000005
【図３Ａ】
2004193608.tif 000006
【図３Ｂ】
2004193608.tif 000007
【図４Ａ】
2004193608.tif 000008
【図４Ｂ】
2004193608.tif 000009
【図５Ａ】
2004193608.tif 000010
【図５Ｂ】
2004193608.tif 000011
【図６Ａ】
2004193608.tif 000012
【図６Ｂ】
2004193608.tif 000013
【図７Ａ】
2004193608.tif 000014
【図７Ｂ】
2004193608.tif 000015
【図８Ａ】
2004193608.tif 000016
【図８Ｂ】
2004193608.tif 000017
【図９Ａ】
2004193608.tif 000018
【図９Ｂ】
2004193608.tif 000019
【図１０Ａ】
2004193608.tif 000020
【図１０Ｂ】
2004193608.tif 000021
【図１０Ｃ】
2004193608.tif 000022