(57)【要約】【課題】強誘電体キャパシタを使用した不揮発性データ記憶回路において、データリストア動作時の動作を安定させる【解決手段】不揮発性データ記憶回路において、記憶ノードを有するデータ保持回路（１ａ，１ｂ）と、記憶ノード（Ｎ，ＮＸ）に一方の電極が接続された複数の強誘電体キャパシタ（ＦＣ１〜ＦＣ４）とを有する。そして、データ保持回路のデータを強誘電体キャパシタに書き込むストア動作時において、複数の強誘電体キャパシタの他方の電極に供給されるプレート信号（ＰＬ１，ＰＬ２）の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングを異ならせる。ストア動作時において、記憶ノードに接続される複数の強誘電体キャパシタに印加されるプレート信号のタイミングがずれているので、強誘電体キャパシタを介するカップリングノイズを分散させて低減することができ、データ保持回路のデータ反転を防止することができる。【選択図】図８
2004087003.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性データ記憶回路において、
記憶ノードを有するデータ保持回路と、
前記記憶ノードに一方の電極が接続された複数の強誘電体キャパシタとを有し、
前記データ保持回路のデータを前記複数の強誘電体キャパシタに書き込むストア動作時において、前記複数の強誘電体キャパシタの他方の電極に、立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングを異ならせた複数のプレート信号がそれぞれ供給されることを特徴とする不揮発性データ記憶回路。
【請求項２】
請求項１において、
前記記憶ノードに接続される複数の強誘電体キャパシタが、第１及び第２の強誘電体キャパシタとを有し、
前記第１及び第２の強誘電体キャパシタに印加される第１のプレート信号の立ち下がりと第２のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶装置。
【請求項３】
請求項２において、
前記データ保持回路は、活性化信号に応答して当該データ保持回路を活性化する活性化回路を有し、
前記強誘電体キャパシタに書き込んだデータを前記データ保持回路に書き込むリコール動作時において、前記第１のプレート信号が駆動された後に、前記活性化回路により前記データ保持回路が活性化されることを特徴とする不揮発性データ記憶装置。
【請求項４】
請求項３において、
前記リコール動作時において、前記データ保持回路が活性化された後に、前記第２のプレート信号が駆動されることを特徴とする不揮発性データ記憶回路。
【請求項５】
不揮発性データ記憶回路において、
第１及び第２の記憶ノードを有するデータラッチ回路と、
前記第１の記憶ノードに一方の電極が接続された第１及び第２の強誘電体キャパシタと、前記第２の記憶ノードに一方の電極が接続された第３及び第４の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第１及び第３の強誘電体キャパシタの他方の電極に第１のプレート信号が供給され、前記第２及び第４の強誘電体キャパシタの他方の電極に第２のプレート信号が供給され、前記第１及び第２のプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングが異なっていることを特徴とする不揮発性データ記憶回路。
【請求項６】
請求項５において、
前記ストア動作時において、前記第１のプレート信号の立ち下がりと第２のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶回路。
【請求項７】
請求項５において、
前記強誘電体キャパシタのデータをデータラッチ回路に書き込むリコール動作時において、前記第１及び第３の強誘電体キャパシタの他方の電極に前記第１のプレート信号が供給され、その状態で前記データラッチ回路が活性化され、その後、前記第２及び第４の強誘電体キャパシタの他方の電極に前記第２のプレート信号が供給されることを特徴とする不揮発性データ記憶回路。
【請求項８】
請求項５において、
前記第１及び第２の記憶ノードのいずれか一方に、ダミーゲート回路が接続されていることを特徴とする不揮発性データ記憶回路。
【請求項９】
不揮発性データ記憶回路において、
記憶ノードを有するデータ保持回路と、
前記記憶ノードに一方の電極が接続された１対の強誘電体キャパシタとを有し、
前記強誘電体キャパシタのデータを前記データ保持回路に書き戻すリコール動作時において、前記１対の強誘電体キャパシタの他方の電極に供給される第１及び第２のプレート信号のタイミングをずらし、前記第１のプレート信号を印加した時に前記データ保持回路を活性化してデータをラッチし、その後前記第２のプレート信号を印加することを特徴とする不揮発性データ記憶回路。
【請求項１０】
不揮発性メモリ回路において、
複数のワード線と、
複数のビット線対と、
前記ワード線とビット線対の交差位置に配置されたメモリセルとを有し、
前記メモリセルは、
第１及び第２の記憶ノードを有するデータラッチ回路と、
前記第１の記憶ノードに一方の電極が接続された第１及び第２の強誘電体キャパシタと、前記第２の記憶ノードに一方の電極が接続された第３及び第４の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第１及び第３の強誘電体キャパシタの他方の電極に第１のプレート信号が供給され、前記第２及び第４の強誘電体キャパシタの他方の電極に第２のプレート信号が供給され、前記第１及び第２のプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングが異なっていることを特徴とする不揮発性メモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを使用した不揮発性データ記憶回路に関し、特に、電源オフ時のストア動作を安定させることができる不揮発性データ記憶回路に関する。
【０００２】
【従来の技術】
高速動作可能なデータ記憶回路として、１対のインバータの入出力を交差接続したラッチ回路がある。ラッチ回路は、フリップフロップを構成する要素回路として利用されたり、ＳＲＡＭのメモリセルとして利用される。かかるラッチ回路は、それ自体揮発性のデータ記憶回路であり、電源が遮断されると、保持しているデータが失われる。そこで、不揮発性のデータ記憶回路が提案されている。
【０００３】
不揮発性のデータ記憶回路として、後述の非特許文献１には、ＳＲＡＭのメモリセルを構成するラッチ回路の記憶ノードに、強誘電体キャパシタを可変容量キャパシタとして接続したものが提案されている。図１は、かかるメモリセルの回路図である。このメモリセルは、ＣＭＯＳインバータ１ａ，１ｂの入出力端を交差接続したラッチ回路２と、ゲートがワード線ＷＬにソース・ドレインの一方がビット線ＢＬ、ＢＬＸに接続されたトランスファーゲート４ａ，４ｂと、ラッチ回路２の１対の記憶ノードＮ，ＮＸに接続された強誘電体キャパシタＦＣ１，ＦＣ２とで構成される。強誘電体キャパシタＦＣ１，ＦＣ２の反対側の電極は、プレート線ＰＬが接続される。
【０００４】
１対のインバータからなるラッチ回路２は、電源が遮断されるとデータが消失する。しかし、１対の記憶ノードＮ，ＮＸに強誘電体キャパシタＦＣ１，ＦＣ２を接続することで、記憶ノードの電圧レベルに応じて、強誘電体キャパシタの強誘電体膜の分極方向を制御することができ、かかる分極方向は、電源遮断後も残留分極として維持される。
【０００５】
例えば、ノードＮがＬレベル、ノードＮＸがＨレベルとすると、プレート線ＰＬがＬレベルの時は、強誘電体キャパシタＦＣ２に電圧が印加され、分極方向は矢印の向きになる。また、プレート線ＰＬをＨレベルに駆動すると、強誘電体キャパシタＦＣ１に逆方向の電圧が印加されて、分極方向は逆向きになる。この分極方向は、強誘電体膜のヒステリシス特性により、電源が遮断されても維持される。この動作をストア動作と称する。
【０００６】
電源がオンにされる時、電源ＶＤＤが徐々に立ち上がるが、分極方向の違いにより、強誘電体キャパシタのノードＮ，ＮＸから見た容量は、ＦＣ１＞ＦＣ２の関係になる。そのため、電源ＶＤＤの立ち上がりに伴って、インバータ１ａ，１ｂのＰチャネルトランジスタを流れる電流によるノードＮ，ＮＸの電圧レベルの上昇は、容量が大きいキャパシタＦＣ１側で遅く、容量が小さいキャパシタＦＣ２側で速い。その結果、ノードＮ，ＮＸには電圧差が生成され、ラッチ回路２の増幅動作により、ノードＮ，ＮＸに電源遮断前のＬレベルとＨレベルとがリストアされる。この動作をリコール動作と称する。
【０００７】
【非特許文献１】
Ｔ．　Ｍｉｗａ　ｅｔ　ａｌ．　”Ａ　５１２　Ｋｂｉｔ　Ｌｏｗ−ｖｏｌｔａｇｅ　ＮＶ−ＳＲＡＭ　ｗｉｔｈ　ｔｈｅ　ｓｉｚｅ　ｏｆ　ａ　ｃｏｎｖｅｎｔｉｏｎａｌ　ＳＲＡＭ”，　２００１　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ
【０００８】
【発明が解決しようとする課題】
図１に示した不揮発性データ保持回路では、電源電圧ＶＤＤが低い電圧の時は、インバータ１ａ，１ｂのトランジスタのリーク電流により強誘電体キャパシタＦＣ１，ＦＣ２が充電される。従って、ノードＮ，ＮＸの電圧は、充電リーク電流と強誘電体キャパシタＦＣ１，ＦＣ２の容量により決まる。ここで、キャパシタを充電するリーク電流とはＰチャネルトランジスタのリーク電流とＮチャネルのリーク電流の差になる。このトランジスタのリーク電流は、閾値電圧のバラツキによって大きく異なる。例えば、閾値電圧がｄＶｔｈ＝８０ｍＡばらつくと、リーク電流は１桁近く相違する。
【０００９】
従って、ラッチ回路を構成するトランジスタの閾値電圧のバラツキによっては、リコール動作でＨレベルとＬレベルとが反転することがある。閾値電圧のバラツキは、プロセスに依存するバラツキであり、これを少なくすることは困難である。
【００１０】
このような課題を解決するために、本出願人は、先に特許出願を行い、強誘電体キャパシタを使用した不揮発性データ保持回路の改良例を提案した。例えば、特願平１３−４００５０７号（平成１３年（２００１年）１２月２８日出願）である。この改良例によれば、ラッチ回路の電源側に活性化用トランジスタを設け、リコール動作では、最初にプレート線ＰＬを駆動して、強誘電体キャパシタの分極方向に応じた電圧をラッチ回路の１対の記憶ノードに生成し、その後活性化用トランジスタを駆動して、ラッチ回路を活性化し、記憶ノードの電圧差を増幅して、元のデータをラッチするようにする。
【００１１】
この改良例では、ラッチ回路の記憶ノードにそれぞれ１対の強誘電体キャパシタを接続し、電源遮断時に２つのプレート線を駆動してデータをストアし、電源オン時に１つのプレート線を駆動してデータをリコールする。１対の強誘電体キャパシタの容量の差を利用して、リコール動作時により大きな電圧差をラッチ回路の記憶ノードに生成することができる。
【００１２】
しかしながら、この改良例において、ストア動作で２つのプレート線を駆動すると、強誘電体キャパシタを介したカップリングノイズによりラッチ回路の１対の記憶ノードのレベルが反転する場合がある。記憶ノードには、そこに接続されるトランジスタの接続容量や配線容量などの寄生容量が接続されるが、強誘電体キャパシタの容量は、その寄生容量に比べると非常に大きい。従って、上記カップリングノイズの影響は大きく、そのため記憶ノードのレベルが大きく変動してラッチ回路のデータが反転し、強誘電体キャパシタへのデータ書き込みが失敗することがある。
【００１３】
上記の問題は、集積度を上げるためにラッチ回路のトランジスタサイズを小さくして、その電流駆動能力が低下する場合や、ラッチ回路のインバータ能力のアンバランス、記憶ノードの寄生容量のアンバランスが存在する場合などにより顕著になる。
【００１４】
そこで、本発明の目的は、安定に動作する強誘電体キャパシタを使用した不揮発性データ記憶回路を提供することにある。
【００１５】
また、本発明の別の目的は、ストア時の動作を安定化させた強誘電体キャパシタを使用した不揮発性データ記憶回路を提供することにある。
【００１６】
また、本発明の更に別の目的は、リコール時に再書き込みを可能にした強誘電体キャパシタを使用した不揮発性データ記憶回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、不揮発性データ記憶回路において、記憶ノードを有するデータ保持回路と、記憶ノードに一方の電極が接続された複数の強誘電体キャパシタとを有する。そして、データ保持回路のデータを強誘電体キャパシタに書き込むストア動作時において、複数の強誘電体キャパシタの他方の電極に供給されるプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングを異ならせたことを特徴とする。
【００１８】
上記第１の側面によれば、ストア動作時において、記憶ノードに接続される複数の強誘電体キャパシタに印加されるプレート信号のタイミングがずれているので、強誘電体キャパシタを介するカップリングノイズを分散させて低減することができ、データ保持回路のデータ反転を防止することができる。
【００１９】
上記の発明のより好ましい実施例では、２つの強誘電体キャパシタに印加される第１のプレート信号の立ち下がりと第２のプレート信号の立ち上がりのタイミングを一致させる。つまり、第１のプレート信号を先に印加し、その立ち下がりタイミングに合わせて第２のプレート信号を立ち上がらせる。これにより、２つのキャパシタを介するカップリングノイズが逆相になって相殺され、データ反転を防止することができる。
【００２０】
上記の目的を達成するために、本発明の第２の側面は、不揮発性データ記憶回路において、記憶ノードを有するデータ保持回路と、記憶ノードに一方の電極が接続された１対の強誘電体キャパシタとを有する。そして、強誘電体キャパシタのデータをデータ保持回路に書き戻すリコール動作時において、１対の強誘電体キャパシタの他方の電極に供給されるプレート信号のタイミングをずらし、第１のプレート信号を印加した時にデータ保持回路を活性化してデータをラッチし、その後第２のプレート信号を印加することを特徴とする。
【００２１】
上記第２の側面によれば、第１のプレート信号の印加により記憶ノードに電圧を発生させ、その時にデータ保持回路を活性化してデータをリストアする。その時、第１の強誘電体キャパシタにはデータの再書き込みが行われる。そして、更に、第２のプレート信号の印加により第２の強誘電体キャパシタにもデータの再書き込みが行われる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２３】
図２は、前述の先願特許明細書に開示されている不揮発性フリップフロップの回路図である。このフリップフロップは、前段のマスターラッチ回路１０と後段のスレーブラッチ回路１２で構成されるＤ型フリップフロップである。マスターラッチ回路１０は、１対のインバータ１３，１４と、トランスファーゲート１５、１６で構成され、クロックＣＫがＬレベルの時に入力データＤｉｎを入力し、クロックＣＫがＨレベルの時にラッチする。スレーブラッチ回路１２も、１対のインバータ１ａ，１ｂと、トランスファーゲート１７，１８で構成され、クロックＣＫがＨレベルの時にマスターラッチ回路の出力を入力し、クロックＣＫがＬレベルの時にラッチする。スレーブラッチ回路１２が保持するデータは、出力データＤｏｕｔとして出力される。
【００２４】
図２の例では、スレーブラッチ回路１２の１対の記憶ノードＮ、ＮＸにそれぞれ強誘電体キャパシタＦＣ１，ＦＣ２が接続され、そのキャパシタの反対側の電極にプレート信号ＰＬが印加される。また、スレーブラッチ回路１２のインバータ１ａ，１ｂの高電源側と低電源側には、それぞれ活性化用のトランジスタＰＴ１，ＮＴ１が設けられ、それらの活性化用トランジスタのゲートには、活性化信号ＥＮ，ＥＮＸが印加される。従って、図２のフリップフロップでは、スレーブラッチ回路が保持するデータが、電源オフになっても保持される。
【００２５】
スレーブラッチ回路の電源遮断時のストア動作は、従来例と同じであり、ラッチ回路が記憶ノード対Ｎ，ＮＸにＬレベルとＨレベルを維持しているとすると、プレート信号ＰＬがＬレベル、Ｈレベル、Ｌレベルと変化して、強誘電体キャパシタＦＣ１，ＦＣ２に矢印の分極状態が生成される。電源がオンする時のリコール動作は、従来例と異なり、プレート信号ＰＬをＬレベルからＨレベルに駆動し、分極状態に応じて、ラッチ回路の記憶ノード対Ｎ、ＮＸにある電圧差を発生させ、その後、活性化信号ＥＮ，ＥＮＸをそれぞれＨレベル、Ｌレベルに駆動して、ラッチ回路１２を活性化し、記憶ノード対の電圧差を増幅して、元のデータをラッチする。
【００２６】
図２の不揮発性ラッチ回路では、強誘電体キャパシタＦＣ１，ＦＣ２の容量値の違いにより、記憶ノード対Ｎ、ＮＸに電圧差を生成する。しかし、２つのキャパシタの容量の違いだけでは、十分な電圧差を生成することができない。そこで、記憶ノード対に複数の強誘電体キャパシタを接続して、リコール動作時に記憶ノード対により大きな電圧差を生成する。
【００２７】
図３は、先願特許明細書に開示されている別の不揮発性フリップフロップの回路図であり、上記のとおり、記憶ノード対Ｎ、ＮＸにそれぞれ１対の強誘電体キャパシタＦＣ１，ＦＣ３及びＦＣ２，ＦＣ４を接続している。そして、それらキャパシタの反対側の電極には、第１のプレート線ＰＬ１と第２のプレート線ＰＬ２とが接続される。
【００２８】
図４は、図３の不揮発性フリップフロップの動作波形図である。また、図５は、強誘電体キャパシタの分極方向を示す図であり、図６は、記憶ノード対Ｎ，ＮＸに接続される容量の等価回路図である。これらを参照しながら、不揮発性フリップフロップの動作を説明する。
【００２９】
仮に、ラッチ回路１２が、ノードＮがＬレベル、ノードＮＸがＨレベルの状態にあるとする。その状態で電源オフにする前にストア動作が行われる。図４に示されるとおり、第１及び第２のプレート信号ＰＬ１，ＰＬ２がＬレベル（グランド電圧）から一旦Ｈレベル（電源電圧）にされ、再度Ｌレベルにされる。両プレート信号がＬレベルの時は、強誘電体キャパシタＦＣ２，ＦＣ４に負の方向の電圧が印加され、それらの強誘電体膜はヒステリシス曲線の点Ａに移動し、矢印方向に分極する。その後、プレート信号ＰＬ１，ＰＬ２がＨレベルになると、強誘電体キャパシタＦＣ２，ＦＣ４には電圧印加がなくなり、点Ｂに移動する。一方、強誘電体キャパシタＦＣ１，ＦＣ３には、正方向の電圧が印加され、点Ｃに移動して、ＦＣ２，ＦＣ４とは逆の矢印方向に分極する。その後、プレート信号ＰＬ１，ＰＬ２がＬレベルになると、キャパシタＦＣ１，ＦＣ３は点Ｄに移動し、キャパシタＦＣ２，ＦＣ４は点Ａに移動する。
【００３０】
これにより、ラッチ回路１２のデータは、４つの強誘電体キャパシタに保持される。その後、電源が遮断されると、ラッチ回路１２の記憶ノード対Ｎ、ＮＸの電圧レベルは消失し、キャパシタＦＣ２，ＦＣ４は点Ｂに移動する。電源の遮断でラッチ回路の保持データは消失するが、強誘電体キャパシタには残留分極として残るので、データは維持される。
【００３１】
次に、電源をオンにすると、電源電圧ＶＤＤの上昇に伴って、Ｈレベルに制御される活性化信号ＥＮＸも上昇する。従って、活性化信号ＥＮはＬレベル、その反転信号ＥＮＸはＨレベルに制御され、ラッチ回路１２は非活性状態になる。そこで、第１のプレート信号ＰＬ１をＬレベルからＨレベルにすると、強誘電体キャパシタＦＣ１，ＦＣ２には、ストア時と同じ方向の電圧が印加され、強誘電体キャパシタＦＣ３，ＦＣ４には、ストア時と逆方向の電圧が印加される。つまり、第１のプレート信号ＰＬ１がＨレベルになると、強誘電体キャパシタＦＣ１，ＦＣ２は、ヒステリシス曲線の点Ｃ側に移動し、強誘電体キャパシタＦＣ３，ＦＣ４は、点Ａ側に移動する。印加される電圧Ｖに対して電荷量Ｑが異なるので、キャパシタの容量Ｃは、Ｃ＝Ｑ／Ｖの関係から、ＦＣ１＜ＦＣ３、ＦＣ２＞ＦＣ４の関係になる。小さい容量を５０ｆＦ、大きい容量を２００ｆＦ、そして、記憶ノードＮ、ＮＸの寄生容量を５ｆＦとすると、その等価回路は、図６に示される通りである。
【００３２】
第１のプレート信号ＰＬ１がＨレベル（３．３Ｖ）になった時の各記憶ノードＮ、ＮＸの電圧Ｖｎ、Ｖｎｘは、各ノードに接続される容量分割により、
Ｖｎ＝３．３Ｖ×（５０ｆＦ／（５ｆＦ＋５０ｆＦ＋２００ｆＦ））＝０．６５Ｖ
Ｖｎｘ＝３．３Ｖ×（２００ｆＦ／（５ｆＦ＋５０ｆＦ＋２００ｆＦ））＝２．５９Ｖ
になる。
【００３３】
各記憶ノードＮ、ＮＸにそれぞれ１対の強誘電体キャパシタを接続することで、リコール動作時にＦＣ１＜ＦＣ３、ＦＣ２＞ＦＣ４の関係を利用して、より大きな電圧差を記憶ノード対に生成することができる。この状態で、ラッチ回路の活性化信号ＥＮ，ＥＮＸをＨレベル、Ｌレベルに駆動すると、ラッチ回路１２が活性化され、記憶ノード対の電圧差を増幅し、元のデータを確実にラッチすることができる。
【００３４】
図７は、図３，４の問題点を説明する図である。図６に示されるとおり、記憶ノード対Ｎ、ＮＸの寄生容量５ｆＦに比較すると、強誘電体キャパシタＦＣ１〜ＦＣ４の容量値はかなり大きい。従って、ストア動作の時のプレート信号ＰＬ１，ＰＬ２のＬレベルからＨレベルへの立ち上がり時や、ＨレベルからＬレベルへの立ち下がり時において、記憶ノード対Ｎ、ＮＸにカップリングノイズが重畳される。
【００３５】
図７において、第１及び第２のプレート信号ＰＬ１，ＰＬ２が立ち上がるタイミングでは、そのカップリングによりノードＮＸ、Ｎが共に上昇し、定常状態の電圧差ｄＶ１が、ｄＶ２に変化している。また、プレート信号が立ち下がるタイミングでは、ノードＮＸ、Ｎが共に下降し、電圧差ｄＶ３に縮小している。この例は、例えば、ノードＮＸを駆動するインバータ１ａのＰチャネルトランジスタの駆動能力が低く、ノードＮを駆動するインバータ１ｂのＮチャネルトランジスタの駆動能力が高い場合にあらわれる波形である。または、ノードＮＸの寄生容量が小さく、ノードＮの寄生容量が大きい場合にあらわれる波形である。
【００３６】
つまり、プレート信号の立ち上がりのカップリングノイズは、ラッチ回路１２の動作により吸収され、記憶ノードＮ、ＮＸはＬ、Ｈレベル状態を維持しようとする。しかし、インバータ１ａのＰチャネルトランジスタの駆動能力が弱く、インバータ１ｂのＮチャネルトランジスタの駆動能力が高い場合は、インバータ１ａのＰチャネルトランジスタで駆動されているＨレベル側のノードＮＸのレベルは、カップリングノイズにより大きな影響を受けて、その電圧変動がより大きくなる。一方、インバータ１ｂのＮチャネルトランジスタで駆動されているＬレベル側のノードＮのレベルは、カップリングノイズを吸収して、その電圧変動がより小さくなる。そのため、プレート信号ＰＬ１，２の立ち下がりエッジで、両記憶ノード間の電圧ｄＶ３が極端に小さくなる。最悪の場合は、図７（Ｂ）に示されるとおり、記憶ノード対の電圧レベルが反転する場合もある。これが、ストア動作の失敗につながる。
【００３７】
上記とは逆の特性バラツキ、つまり、インバータ１ａのＰチャネルトランジスタの駆動能力が高く、インバータ１ｂのＮチャネルトランジスタの駆動能力が低い場合は、図７（Ａ）において、プレート信号ＰＬ１，２の立ち上がりエッジの時にデータの反転が発生する危険がある。つまり、カップリングノイズにより、ノードＮはより高く上昇し、ノードＮＸはあまり上昇せずに、電圧差ｄＶ２が極端に縮小するからである。
【００３８】
上記のデータ反転の問題は、ラッチ回路の記憶ノードの寄生容量がアンバランスの場合も同様に発生する。一般のラッチ回路は、ラッチ反転が生じやすくなるように、インバータやノード対の容量をアンバランスに形成する場合がある。そのようなラッチ回路の場合は、上記の問題が深刻になる。また、製造バラツキによりインバータの能力にアンバランスが生じることもある。
【００３９】
図８は、本実施の形態における不揮発性フリップフロップの回路図である。図３と同じ引用番号が与えられており、マスターラッチ回路１０とスレーブラッチ回路１２とからなり、マスターラッチ回路１０は、インバータ１３，１４を有し、スレーブラッチ回路１２は、インバータ１ａ，１ｂを有する。図８には、インバータ１ａ，１ｂの具体的なＣＭＯＳインバータ回路が示されている。これらのインバータのＰチャネルトランジスタは、その基板（ｎ型半導体）が電源ＶＤＤに接続され、Ｎチャネルトランジスタは、その基板（ｐ型基板）がグランド電圧ＶＳＳに接続される。そして、活性化用トランジスタＰＴ１とＮＴ１を介して、電源ＶＤＤとグランドＶＳＳに接続される。
【００４０】
図８の不揮発性フリップフロップは、スレーブラッチ回路１２が強誘電体キャパシタＦＣ１〜ＦＣ４を有し、不揮発性ラッチ回路になっている。そして、それらの強誘電体キャパシタに供給される第１及び第２のプレート信号ＰＬ１，ＰＬ２が、プレート信号発生回路２０により生成される。本実施の形態では、このプレート信号発生回路２０が生成する第１及び第２のプレート信号ＰＬ１，ＰＬ２のタイミングが、図７の例とは異なる。
【００４１】
図９は、本実施の形態におけるプレート信号の第１の例を示す波形図である。図９は、電源オフ時のストア動作における第１及び第２のプレート信号ＰＬ１，ＰＬ２と、ラッチ回路の記憶ノード対Ｎ．ＮＸの波形を示す。第１の例では、時刻ｔ１で第１のプレート信号ＰＬ１が立ち上がり、その後、所定の時間経過後の時刻ｔ２で第２のプレート信号ＰＬ２が立ち上がる。そして、時刻ｔ３で第１のプレート信号ＰＬ１が立ち下がり、その後時刻ｔ４で第２のプレート信号ＰＬ２が立ち下がる。
【００４２】
このように、第１及び第２のプレート信号の立ち上がりと立ち下がりタイミングをそれぞれずらすことにより、２つのプレート信号の駆動に伴うカップリングノイズが重畳することはなくなり、分散される。従って、時刻ｔ１〜ｔ４でのそれぞれのカップリングノイズの大きさを低減することができ、それにより、記憶ノードＮ、ＮＸの電圧変動幅を小さくすることができる。その結果、図９に示されるとおり、時刻ｔ３，ｔ４での動作マージンが増加し、カップリングノイズにより記憶ノードの電圧レベルが反転しにくくなる。この例では、インバータ１ａのＰチャネルトランジスタの駆動能力が低く、インバータ１ｂのＮチャネルトランジスタの駆動能力が高い場合を前提に説明している。その逆の場合であっても、プレート信号の立ち上がりタイミングが時刻ｔ１，ｔ２とずれているので、その時の動作マージンも大きくなる。
【００４３】
第１の例では、第１及び第２のプレート信号の立ち上がりと立ち下がりタイミングがそれぞれずれていれば良い。従って、例えば、第１のプレート信号ＰＬ１が先に立ち上がり、第２のプレート信号ＰＬ２が後で立ち上がった後、第２のプレート信号ＰＬ２が立ち下がり、第１のプレート信号ＰＬ１が立ち下がっても良い。また、第１及び第２のプレート信号の順番が逆であってもよい。いずれにしても、プレート信号の駆動に伴う強誘電体キャパシタによるカップリング動作を分散することで、ラッチ回路のデータ反転を抑制することができる。
【００４４】
図１０は、第１の波形例を生成するプレート信号発生回路図である。このプレート信号発生回路２０は、ストア信号ＳＴＯＲＥとリコール信号ＲＥＣＡＬＬに応じて制御信号２２Ａ，２２Ｂを生成する制御信号発生回路２２と、プレート信号ＰＬを波形成形するインバータ２４，２５と、そのプレート信号ＰＬを制御信号２２Ａ，２２Ｂに応じて出力するＡＮＤゲート２６，２７と、複数段のインバータで構成されるディレイチェーン回路２８とを有する。
【００４５】
図１０のプレート信号発生回路２０は、図４に示したように、ストア動作では、第１及び第２のプレート信号ＰＬ１，ＰＬ２を生成し、リコール動作では、第１のプレート信号ＰＬ１のみを生成する。但し、ディレイチェーン回路２８を第２のプレート信号の伝播ルート内に設けることで、図９のように、第２のプレート信号ＰＬ２の立ち上がりと立ち下がりのタイミングを共に、第１のプレート信号ＰＬ１よりも遅らせることができる。
【００４６】
図１１は、第１の波形例を生成する別のプレート信号発生回路図である。この例では、図１０のディレイチェーン回路２８に替えて、インバータ３０と、遅延キャパシタ３３と、シュミットトリガゲート３１と、インバータ３２を設ける。シュミットトリガゲートは、入力の立ち上がり時の反転閾値電圧が比較的高く、入力の立ち下がり時の反転閾値電圧が比較的低いゲートである。遅延キャパシタ３３により伝播信号の立ち上がりと立ち下がりが緩やかになり、シュミットトリガゲート３１により、立ち上がり、立ち下がり傾斜に応じた遅延時間が、第２のプレート信号ＰＬ２に与えられる。従って、生成される第１及び第２のプレート信号の波形は、図９と同じようになる。但し、図１１では、多段のインバータからなるディレイチェーン２８を要しないので、回路規模を小さくすることができる。
【００４７】
図１２は、本実施の形態におけるプレート信号の第２の例を示す波形図である。この例では、第１のプレート信号ＰＬ１の立ち下がりタイミングと第２のプレート信号ＰＬ２の立ち上がりタイミングとをほぼ一致させている。それにより、時刻ｔ２では、両プレート信号ＰＬ１，ＰＬ２の駆動に伴うカップリングノイズ方向が逆方向になり、ノイズが相殺される。そして、時刻ｔ１，ｔ３では、単一のプレート信号しか駆動されないので、カップリングノイズは小さくなり、動作マージンが増大する。図１２の例では、第１のプレート信号と第２のプレート信号のパルス幅Ｗ１と、遅延量Ｄ１とを等しくすることで、共通のパルス信号から両プレート信号ＰＬ１，２を生成し、第１のプレート信号ＰＬ１の立ち下がりタイミングと第２のプレート信号ＰＬ２の立ち上がりタイミングとを一致させている。
【００４８】
上記の立ち下がりと立ち上がりのタイミングをほぼ一致させるとは、一方の立ち上がり期間と他方の立ち下がり期間の少なくとも一部で重複する程度に一致しているなどを意味する。
【００４９】
図１３は、第２の波形例を生成するプレート信号生成回路図である。この回路では、ディレイ回路３４とインバータ３５とＡＮＤゲート３６により、共通のプレート信号ＰＬから、遅延時間Ｄ１と同じパルス幅のパルス信号３６Ａが生成される。この信号３６Ａをもとにして、第１及び第２のプレート信号ＰＬ１，ＰＬ２が生成される。そして、第２のプレート信号ＰＬ２の伝播経路に同じディレイ回路３４が設けられ、第２のプレート信号ＰＬ２は、遅延時間Ｄ１だけ第１のプレート信号ＰＬ１より遅れる。その結果、図１２に示すように、両プレート信号ＰＬ１，ＰＬ２は同じパルス幅（Ｗ１＝Ｄ１）を有し、互いにパルス幅分だけ遅延した波形になる。そのため、第１のプレート信号ＰＬ１の立ち下がりエッジと第２のプレート信号ＰＬ２の立ち上がりエッジのタイミングとが整合する。
【００５０】
図１４は、本実施の形態におけるプレート信号の第３の例を示す波形図である。図１４には、図４と同様に、電源オフの時のストア動作と電源オンの時のリコール動作とが示されている。図４と異なるところは、ストア動作時には、２つのプレート信号ＰＬ１，ＰＬ２の一方の立ち下がりと立ち上がりタイミングが一致するようにずれており、リコール時には、第１のプレート信号ＰＬ１が駆動された後に、第２のプレート信号ＰＬ２も駆動される。更に正確にいうと、２つのプレート信号の関係は、ストア動作時とリコール動作時とで同じになっている。
【００５１】
ストア動作では、第１のプレート信号ＰＬ１と第２のプレート信号の立ち上がりタイミングがずれており、また、立ち下がりタイミングもずれている。更に、第１のプレート信号ＰＬ１の立ち下がりタイミングと第２のプレート信号ＰＬ２の立ち上がりタイミングとが一致している。従って、図１２で説明したとおり、ラッチ回路の記憶ノード対へのカップリングノイズは分散され、または相殺され、それによるラッチ回路のデータ反転は抑えられる。
【００５２】
リコール動作では、第１のプレート信号ＰＬ１が先に立ち上がる。それにより、前述した原理で、記憶ノード対Ｎ、ＮＸに電圧差が生成される。その状態で、活性化信号ＥＮ，ＥＮＸがそれぞれＨレベル、Ｌレベルに駆動され、ラッチ回路１２が活性化される。それに伴い、記憶ノード対の電圧差が増幅され、元のデータがラッチされる。
【００５３】
この状態から第１のプレート信号ＰＬ１をＬレベルに下げることで、強誘電体キャパシタＦＣ１，ＦＣ２には、データに対応した分極状態が生成される。即ち、強誘電体キャパシタＦＣ１，ＦＣ２への再書き込みが完了する。更に、この波形例では、第２のプレート信号ＰＬ２がＨレベルに駆動され、その後Ｌレベルに戻される。これにより、強誘電体キャパシタＦＣ３，ＦＣ４にも、データに対応した分極状態が生成される。従って、全ての強誘電体キャパシタＦＣ１〜ＦＣ４に、データの再書き込みが行われるので、その直後に何らかの事故により電源が遮断しても、強誘電体キャパシタがデータを保持しているので、再度電源をオンして、データのラッチ回路へのリコールを行うことができる。
【００５４】
図１４の波形例では、ストア動作時とリコール動作時とで、第１及び第２のプレート信号ＰＬ１，ＰＬ２は同じである。従って、これらのプレート信号生成回路の構成も簡単にできる。図１５が、第３の波形例のプレート信号生成回路図である。図１５のプレート信号生成回路は、図１３の回路から、制御信号発生回路２２とＡＮＤゲート２６，２７をなくすことにより得られる。つまり、ストア動作とリコール動作とで同じプレート信号を生成するので、それらに関する回路は不要になる。図１５の回路例でも、第１及び第２のプレート信号ＰＬ１，ＰＬ２は、同じパルス幅を有し、そのパルス幅分だけ一方の信号がずれている。
【００５５】
図１６は、本実施の形態における不揮発性ラッチ回路の変形例を示す図である。この例では、前述のとおり、フリップフロップ回路のスレーブラッチを不揮発性にしている。この回路では、スレーブラッチ回路１２の記憶ノード対Ｎ，ＮＸの寄生容量をバランスさせて等しくするために、ダミーゲート１７Ｄ、１８Ｄを追加している。つまり、ノードＮには、トランスファーゲート１７と１８とが接続されており、それに伴いＣＭＯＳトランジスタのジャンクション容量がノードＮの寄生容量として存在している。そこで、もう一方のノードＮＸにも同じ寄生容量を持たせるために、常時導通状態のＣＭＯＳトランスファーゲート１７Ｄ、１８Ｄが設けられる。記憶ノードＮ，ＮＸの寄生容量が等しければ、ストア動作でのカップリングノイズによるデータ反転の発生を抑えることができる。
【００５６】
更に、図１６の変形例では、図示されないが、スレーブラッチ回路１２の１対のインバータ１ａ，１ｂのＰチャネルトランジスタとＮチャネルトランジスタの形状が、両トランジスタの電流駆動能力が同程度になるように設計されている。例えば、トランジスタサイズ（チャネル幅やチャネル長など）や、不純物濃度などによって変動する駆動能力が、同程度になるようにされている。より厳密に述べると、一方のインバータのＰチャネルトランジスタと他方のインバータのＮチャネルトランジスタの電流駆動能力が同じ程度になっていれば、カップリングノイズの影響を同程度にすることができる。このように、１対のインバータのトランジスタの電流駆動能力にアンバランスがなければ、前述のストア動作時のカップリングによるデータ反転を抑制することができる。
【００５７】
図１７は、本実施の形態におけるメモリ回路の図である。本実施の形態の不揮発性ラッチ回路は、メモリ回路のメモリセルとして使用することができる。図１７のメモリ回路では、ワード線ＷＬとビット線対ＢＬ０，ＢＬ０Ｘ〜ＢＬ２，ＢＬ２Ｘとの交差位置に、メモリセルＭＣが設けられる。このメモリセルＭＣは、１対のインバータ１ａ，１ｂで構成されるラッチ回路４０と、その記憶ノードＮ，ＮＸに接続される４つの強誘電体キャパシタＦＣ１〜ＦＣ４と、ワード線ＷＬ及びビット線対ＢＬ０，ＢＬ０Ｘに接続されるトランスファートランジスタ４１，４２とを有する。そして、全てのメモリセルのラッチ回路４０に共通に、活性化トランジスタＰＴ１，ＮＴ１が設けられ、このトランジスタは、活性化信号ＥＮＸ，ＥＮにより駆動される。
【００５８】
更に、各メモリセルの強誘電体キャパシタＦＣ１〜ＦＣ４の反対側電極には、プレート信号生成回路２０から、第１のプレート信号ＰＬ１と第２のプレート信号ＰＬ２とが供給される。このプレート信号ＰＬ１，ＰＬ２は、上記した実施の形態と同じ波形、タイミングを有する。
【００５９】
このメモリ回路では、電源オンの間は、各メモリセルのラッチ回路４０が活性化状態にあり、通常のＳＲＡＭと同様の動作を行う。そして、電源をオフにするときに、プレート信号ＰＬ１，ＰＬ２がタイミングをずらして生成され、各メモリセルの記憶ノード対Ｎ，ＮＸのデータに応じて、強誘電体キャパシタの分極状態が生成される。また、電源オンの時は、プレート信号ＰＬ１が生成されてから、活性化信号ＥＮ，ＥＮＸによりメモリセルのラッチ回路が活性化されて、データがリストアされる。その後、第２のプレート信号ＰＬ２も駆動されて、データの再書き込みが行われる。
【００６０】
以上の通り、本実施の形態によれば、強誘電体キャパシタを使用した不揮発性データ保持回路において、データストア動作でのデータ反転を防止することができる。また、リコール動作では、強誘電体キャパシタにデータの再書き込みを行うことができる。
【００６１】
また、前述の実施の形態では、フリップフロップのスレーブラッチ回路に強誘電体キャパシタを設けて不揮発性にしたが、マスターラッチ回路側に同様の強誘電体キャパシタを設けて不揮発性にしてもよい。
【００６２】
以上、実施の形態例をまとめると以下の付記の通りである。
【００６３】
（付記１）不揮発性データ記憶回路において、
記憶ノードを有するデータ保持回路と、
前記記憶ノードに一方の電極が接続された複数の強誘電体キャパシタとを有し、
前記データ保持回路のデータを前記複数の強誘電体キャパシタに書き込むストア動作時において、前記複数の強誘電体キャパシタの他方の電極に、立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングを異ならせた複数のプレート信号がそれぞれ供給されることを特徴とする不揮発性データ記憶回路。
【００６４】
（付記２）付記１において、
前記データ保持回路は、１対のインバータの入出力端子を交差接続したラッチ回路であり、前記記憶ノードは、当該入出力端子対であることを特徴とする不揮発性データ記憶装置。
【００６５】
（付記３）付記１において、
前記記憶ノードに接続される複数の強誘電体キャパシタが、第１及び第２の強誘電体キャパシタとを有し、
前記第１及び第２の強誘電体キャパシタに印加される第１のプレート信号の立ち下がりと第２のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶装置。
【００６６】
（付記４）付記３において、
前記データ保持回路は、活性化信号に応答して当該データ保持回路を活性化する活性化回路を有し、
前記強誘電体キャパシタに書き込んだデータを前記データ保持回路に書き込むリコール動作時において、前記第１のプレート信号が駆動された後に、前記活性化回路により前記データ保持回路が活性化されることを特徴とする不揮発性データ記憶装置。
【００６７】
（付記５）付記４において、
前記リコール動作時において、前記データ保持回路が活性化された後に、前記第２のプレート信号が駆動されることを特徴とする不揮発性データ記憶回路。
【００６８】
（付記６）付記４において、
前記ストア動作時とリコール動作時とで、前記第１及び第２のプレート信号とが同じタイミング波形を有することを特徴とする不揮発性データ記憶装置。
【００６９】
（付記７）不揮発性データ記憶回路において、
第１及び第２の記憶ノードを有するデータラッチ回路と、
前記第１の記憶ノードに一方の電極が接続された第１及び第２の強誘電体キャパシタと、前記第２の記憶ノードに一方の電極が接続された第３及び第４の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第１及び第３の強誘電体キャパシタの他方の電極に第１のプレート信号が供給され、前記第２及び第４の強誘電体キャパシタの他方の電極に第２のプレート信号が供給され、前記第１及び第２のプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングが異なっていることを特徴とする不揮発性データ記憶回路。
【００７０】
（付記８）付記７において、
前記ストア動作時において、前記第１のプレート信号の立ち下がりと第２のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶回路。
【００７１】
（付記９）付記７において、
前記強誘電体キャパシタのデータをデータラッチ回路に書き込むリコール動作時において、前記第１及び第３の強誘電体キャパシタの他方の電極に前記第１のプレート信号が供給され、その状態で前記データラッチ回路が活性化され、その後、前記第２及び第４の強誘電体キャパシタの他方の電極に前記第２のプレート信号が供給されることを特徴とする不揮発性データ記憶回路。
【００７２】
（付記１０）付記７において、
前記第１及び第２の記憶ノードのいずれか一方に、ダミーゲート回路が接続されていることを特徴とする不揮発性データ記憶回路。
【００７３】
（付記１１）付記７において、
前記データラッチ回路は、入出力端子を交差接続した１対のインバータを有し、当該１対のインバータは、同等の電流駆動能力を有するＰチャネルトランジスタとＮチャネルトランジスタとを有することを特徴とする不揮発性データ記憶回路。
【００７４】
（付記１２）不揮発性データ記憶回路において、
記憶ノードを有するデータ保持回路と、
前記記憶ノードに一方の電極が接続された１対の強誘電体キャパシタとを有し、
前記強誘電体キャパシタのデータを前記データ保持回路に書き戻すリコール動作時において、前記１対の強誘電体キャパシタの他方の電極に供給される第１及び第２のプレート信号のタイミングをずらし、前記第１のプレート信号を印加した時に前記データ保持回路を活性化してデータをラッチし、その後前記第２のプレート信号を印加することを特徴とする不揮発性データ記憶回路。
【００７５】
（付記１３）不揮発性メモリ回路において、
複数のワード線と、
複数のビット線対と、
前記ワード線とビット線対の交差位置に配置されたメモリセルとを有し、
前記メモリセルは、
第１及び第２の記憶ノードを有するデータラッチ回路と、
前記第１の記憶ノードに一方の電極が接続された第１及び第２の強誘電体キャパシタと、前記第２の記憶ノードに一方の電極が接続された第３及び第４の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第１及び第３の強誘電体キャパシタの他方の電極に第１のプレート信号が供給され、前記第２及び第４の強誘電体キャパシタの他方の電極に第２のプレート信号が供給され、前記第１及び第２のプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングが異なっていることを特徴とする不揮発性メモリ回路。
【００７６】
（付記１４）付記１３において、
前記ストア動作時において、前記第１のプレート信号の立ち下がりと第２のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性メモリ回路。
【００７７】
（付記１５）付記１３において、
前記強誘電体キャパシタのデータをデータラッチ回路に書き込むリコール動作時において、前記第１及び第３の強誘電体キャパシタの他方の電極に前記第１のプレート信号が供給され、その状態で前記データラッチ回路が活性化され、その後、前記第２及び第４の強誘電体キャパシタの他方の電極に前記第２のプレート信号が供給されることを特徴とする不揮発性メモリ回路。
【００７８】
【発明の効果】
以上、本発明によれば、強誘電体キャパシタを使用した不揮発性データ記憶回路において、データリストア動作時の動作を安定させることができる。
【図面の簡単な説明】
【図１】従来の強誘電体キャパシタを利用したメモリセルの回路図である。
【図２】先願特許明細書に開示されている不揮発性フリップフロップの回路図である。
【図３】先願特許明細書に開示されている別の不揮発性フリップフロップの回路図である。
【図４】図３の不揮発性フリップフロップの動作波形図である。
【図５】強誘電体キャパシタの分極方向を示す図である。
【図６】記憶ノード対Ｎ，ＮＸに接続される容量の等価回路図である。
【図７】図３，４の問題点を説明する図である。
【図８】本実施の形態における不揮発性フリップフロップの回路図である。
【図９】本実施の形態におけるプレート信号の第１の例を示す波形図である。
【図１０】第１の波形例を生成するプレート信号発生回路図である。
【図１１】第１の波形例を生成する別のプレート信号発生回路図である。
【図１２】本実施の形態におけるプレート信号の第２の例を示す波形図である。
【図１３】第２の波形例を生成するプレート信号生成回路図である。
【図１４】本実施の形態におけるプレート信号の第３の例を示す波形図である。
【図１５】第３の波形例を生成するプレート信号生成回路図である。
【図１６】本実施の形態における不揮発性ラッチ回路の変形例を示す図である。
【図１７】本実施の形態におけるメモリ回路の図である。
【符号の説明】
１２　　　　　不揮発性ラッチ回路、スレーブラッチ回路
１ａ，１ｂ　　１対のインバータ
Ｎ，ＮＸ　　　１対の記憶ノード
ＦＣ１〜ＦＣ４　強誘電体キャパシタ
ＰＬ１，ＰＬ２　第１、第２のプレート信号
２２　　　　　　プレート信号生成回路
ＰＴ１，ＮＴ１　活性化回路、活性化トランジスタ
ＥＮ，ＥＮＸ　　活性化信号
【図１】
2004087003.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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