(57)【要約】【課題】読み出しデータのビット間のスキュー低減による信頼性向上を図る。【解決手段】データ読み出し時間が短い（データ出力端子に近い）メモリ回路ブロック２０に入力されるタイミング制御信号１１の配線経路は、データ出力端子４から反対側の辺に配線を直線状に延在させ最も遠いメモリ回路ブロック２０の近傍で折り返した配線３０〜３１を有し、その折り返した配線３０〜３１から分岐した枝配線に対してもメモリ回路ブロック２０の配置数に応じて折り返しを繰り返して、その繰り返された折り返し配線の近傍にあるメモリ回路ブロック２０に接続することにより、全てのメモリ回路ブロック２０に対するデータ読み出し経路の配線長とタイミング信号入力経路の配線長の和を等しくする。【選択図】　　　図１
2004087972.tif 000002
【特許請求の範囲】
【請求項１】
タイミング制御信号に同期して、動作を開始しかつデータを出力する機能ブロック群が碁盤目状に配置された半導体装置において、前記タイミング制御信号の基準になるクロック信号を入力するクロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線されて前記クロック信号の遅延ばらつきを相殺する不定値出力抑止手段を有することを特徴とする半導体装置。
【請求項２】
タイミング制御信号に同期して、動作を開始しかつデータを出力する機能ブロック群が碁盤目状に配置された半導体装置において、前記タイミング制御信号の基準になるクロック信号を入力するクロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線され、前記クロック信号線の折り返しに至るまでの配線からは配線分岐を排除した負荷削減手段を有することを特徴とする半導体装置。
【請求項３】
前記機能ブロックが半導体メモリ回路である請求項１または２記載の半導体装置。
【請求項４】
内部が複数のメモリ回路ブロックで構成され、前記メモリ回路ブロックからデータを読み出す際に、読み出し用タイミング制御信号が外部入力端子を介して入力されてから該当するアドレスに格納されたデータをデータ出力端子を介して外部に出力されるまでの時間を、全ての前記メモリ回路ブロックについて均一にする手段として、前記外部入力端子の近くに配置された前記メモリ回路ブロックに入力されるタイミング制御信号線を、前記外部入力端子から最も遠くに配置された前記メモリ回路ブロックの近傍で折り返し、その折り返した配線から分岐する枝配線を前記メモリ回路ブロックそれぞれに接続するとともに、データ出力線は、折り返し無しの配線であり、さらに前記クロック信号線と平行かつ隣接して配線することで、全ての前記メモリ回路ブロックに対するデータ読み出し経路の配線長とタイミング制御信号配線経路の配線長との和が等長となる配線経路を有することを特徴とする半導体装置。
【請求項５】
チップ周辺部に配置されクロック信号を入力するクロック入力端子と、前記クロック信号に同期して動作を開始しかつ保持データをデータ出力線に出力する機能ブロックと、前記保持データを外部へ出力するデータ出力端子とを有し、前記データ出力線を９０度交差の配線で前記機能ブロックおよび前記データ出力端子間に接続するデータ出力線処理ステップと、
前記データ出力端子が配置されたチップ周辺に対して水平方向９０度に前記データ出力端子から前記データ出力線を直線で延在させ、その直線上の最遠端に存在する最遠端接点と前記データ出力端子に近い最近端接点とを探す遠近端接点探索処理ステップと、
前記クロック入力端子に接続されたクロック信号線を前記データ出力線に沿って前記最遠端接点の近傍まで配線した後に折り返し、その折り返した折り返し配線を前記最近端接点の近傍まで配線する折り返し配線処理ステップと、
前記データ出力線から分岐した枝配線の枝最遠端接点と前記最遠端接点に最も近い枝最近端接点とを探す枝配線接点探索処理ステップと、
前記折り返し配線から分岐した枝配線を前記枝遠端接点の近傍で折り返し前記枝近端接点近傍まで配線する折り返し枝配線処理ステップと、
前記折り返し枝配線処理の折り返し配線部分から分岐する枝配線には分岐が無く前記機能ブロックのみ存在する場合は、前記機能ブロックに接続して終了する回路接続処理とを有することを特徴とする半導体装置のクロック信号配線方法。
【請求項６】
前記機能ブロックの接続が複数の階層の枝配線になる場合は、前記枝配線接点探索処理ステップと前記折り返し枝配線処理ステップとを繰り返す請求項５記載の半導体装置のクロック信号配線方法。
【請求項７】
前記データ出力線の前記枝遠端接点または前記枝近端接点が１つしか無かった場合は、前記クロック信号線は折り返しを行なわずに前記データ出力線と同じように分岐し、前記枝遠端接点または前記枝近端接点が２つ以上見つかった場合にのみ折り返しを行なう請求項５記載の半導体装置のクロック信号配線方法。
【請求項８】
前記クロック信号線および前記データ出力線の前記枝配線は、隣接かつ並行配線される前記データ出力線の前記最遠端接点および前記最近端接点間を結ぶ配線並びに前記クロック信号の前記折り返し配線群に対し左右対称に配置される請求項５記載の半導体装置のクロック信号配線方法。
【請求項９】
前記クロック信号線の前記折り返し配線部分と、これに平行する前記データ出力線のそれぞれ隣り合う部分では、配線幅、周囲配線との間隔および配線の物理層をそれぞれ等しくし、クロックバッファ能力およびクロックバッファ段数を等しくし、さらに隣接配置するとともに、前記データ出力線が複数本ある場合は、これらを配線規格を満足する狭い領域に集中して配置する請求項５記載の半導体装置の内部クロック信号線方法。
【請求項１０】
前記クロックバッファとして、前記クロック信号の正転および反転信号を入力し相補の微小信号を出力する第１の差動増幅器および前記第１の差動増幅器の相補出力の差動信号を１出力する第２の差動増幅器を縦続接続して用いる請求項９記載の半導体装置の内部クロック信号線方法。
【請求項１１】
前記クロック入力端子を前記最遠端接点の近傍に配置し、前記最近端接点への折り返し配線を省略する請求項５記載の半導体装置のクロック信号配線方法。
【請求項１２】
クロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線されて前記クロック信号の遅延ばらつきを相殺することを特徴とする半導体装置のクロック信号配線方法。
【請求項１３】
クロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線され、前記クロック信号線の折り返しに至るまでの配線からは配線分岐を排除することを特徴とする半導体装置のクロック信号配線方法。
【請求項１４】
内部が複数のメモリ回路ブロックで構成され、前記メモリ回路ブロックからデータを読み出す際に、読み出し用タイミング制御信号が外部入力端子を介して入力されてから該当するアドレスに格納されたデータをデータ出力端子を介して外部に出力されるまでの時間を、全ての前記メモリ回路ブロックについて均一にする手段として、前記外部入力端子の近くに配置された前記メモリ回路ブロックに入力されるタイミング制御信号線を、前記外部入力端子から最も遠くに配置された前記メモリ回路ブロックの近傍で折り返し、その折り返した配線から分岐する枝配線を前記メモリ回路ブロックそれぞれに接続するとともに、データ出力線は、折り返し無しの配線であり、さらに前記クロック信号線と平行かつ隣接して配線することで、全ての前記メモリ回路ブロックに対するデータ読み出し経路の配線長とタイミング制御信号配線経路の配線長との和が等長となるように配線することを特徴とする半導体装置のクロック信号配線方法。
【請求項１５】
全ての前記メモリ回路ブロックに対するデータ読み出し信号の配線経路およびタイミング制御信号の配線経路それぞれの配線を互いに平行かつ隣接して配置する請求項１４記載の半導体装置のクロック信号配線方法。
【請求項１６】
全ての前記メモリ回路ブロックに対する前記データ読み出し信号の前記配線経路および前記タイミング制御信号の配線経路それぞれの配線をツリー構造として配置する請求項１４記載の半導体装置のクロック信号配線方法。
【請求項１７】
前記クロック信号が書き込みクロックおよび読み出しクロックの２系統で供給されるときに、前記読み出しクロックのみを前記折り返し配線から、互いに隣接および対向配置された機能ブロックに順次接続し、前記書き込みクロックおよび前記データ出力線は前記折り返しをせずに前記読み出しクロック信号線と並行かつ隣接して配線する請求項１２、１３または１４記載の半導体装置のクロック信号配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびそのクロック信号配線方法に係わり、特に読み出しデータのビット間のスキューを改善して信頼性を向上させた半導体装置およびそのクロック信号配線方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成する半導体装置（ＬＳＩ）も大規模化している。この半導体装置のうち、特に半導体メモリの分野ではその傾向が顕著である。例えば、１チップに２５６メガバイトの容量を有する半導体記憶装置としてダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）や１８メガビットのスタティック型ランダムアクセスメモリ（ＳＲＡＭ）も実用化されている。
【０００３】
この種の半導体メモリの構成の一例を示した図１５を参照すると、比較的小規模なメモリ回路ブロック２０を多数碁盤目状に並べ、各メモリ回路ブロック２０のタイミング制御信号の基準となるクロック信号のクロック入力端は、近傍を通る、一端がクロック入力端子１に接続され他端が遠端部のメモリ回路ブロック２０の近傍の最遠端接点１０１に接続された１本のクロック信号線１１にそれぞれ共通接続され、データ出力端も同様に、一端がデータ出力端子４に接続され他端が遠端部のメモリ回路ブロック２０の近傍の最遠端接点１１１に接続されたデータ出力線１４にそれぞれ共通接続され、全体としてより大規模なメモリ回路を構成している。
【０００４】
しかし、このような接続を行なった場合、クロック信号線１１やデータ出力線１４の配線長はメモリ回路毎に異なるため遅延時間もばらつくことになる。
【０００５】
任意の１つのメモリ回路ブロック２０におけるクロック信号線１１およびデータ出力線１４は、ほぼ同程度の長さになる。つまり、クロック信号線１１が長いメモリ回路においてはデータ出力線１４も長くなり、逆に、クロック信号線１１が短いメモリ回路ブロック２０においてはデータ出力線１４も短い。
【０００６】
その結果、それぞれに存在するばらつきを加算すると、より大きなばらつきになる。当然ながらこのことは、配線上を伝播する信号のタイミングに大きなばらつきを生じさせることになる。
【０００７】
例えば、メモリ回路ブロック２０からのデータ読み出し動作を行なう場合、クロック入力端子１に入力されたクロック信号がクロック信号線１１上を伝播しメモリ回路ブロック２０に到達することによって、メモリ回路ブロック２０において読み出し動作が開始される。
【０００８】
メモリ回路ブロック２０において読み出されたデータは、データ出力線１４上を伝播し、データ出力端子４に到達することで外部に出力される。その際、前述したような配線長のばらつきが影響するため、読み出し時間がメモリ回路毎にばらつくことになる。
【０００９】
その読み出し時間のばらつきの信号波形の概略を示した図１６を参照すると、時刻Ｔ６０において、クロック入力端子１にクロック信号が入力された後、データ出力端子４では、読み出し時間のばらつきにより時刻Ｔ６１から時刻Ｔ６２に至る不定データ出力時間が生じる。
【００１０】
不定データ出力時間に出力されるデータは不定、つまり多分に誤りを含むと予想されるデータが出力される。その結果、誤ったデータによる誤作動の可能性が生じ、信頼性を低下させるという問題がある。
【００１１】
よって、信頼性の向上を実現するには、不定データ出力時間の短縮あるいは除去が必要であり、つまり配線長のばらつきの抑制が重要になる。
【００１２】
ところで、バッファの能力を一定とすると、配線に分岐が存在する場合の方が、存在しない場合に比べて一般的に遅延が増加する。つまり、分岐によって生じる枝配線の分だけ配線負荷が増加するからである。
【００１３】
さらに、図１５のような構成においては、クロック信号線長の増加に伴って通過する分岐の数も増える場合が多いと考えられる。そのため、クロック信号線長が最大となるメモリ回路において、分岐による遅延の増加が特に大きくなり、元々大きな遅延にこの増加分が加算されることになるため、特に回路動作の高速化を妨げるという問題がある。
【００１４】
さらに、分岐によって生じる枝配線にバッファを設けた図１７を参照すると、バッファを配置する場合、素子内部のゲート酸化膜やＰＮ接合部等に主に容量性の負荷（以下、ゲート負荷と称す）が発生するため、やはり遅延が増加する。そのため、回路動作を高速化するためには、バッファ能力の増強、配線負荷の削減等が、特に必要となる。
【００１５】
また、他の従来例には配線の遅延を相殺する技術が記載されている。すなわち、複数のメモリモジュールに対し、クロック用配線とデータ書き込み用配線は、それぞれの配線の折り返しの位置までに、メモリモジュールのコネクタと接続し、折り返しの位置以後で他のコネクタと接続する。
【００１６】
また、データ読み出し用配線は、クロック用配線、データ書き込み用配線と逆の関係で接続する。すなわち、データ読み出し配線の折り返しの位置までに、複数のコネクタのうち半分は１つおきに接続し、折り返しの位置以後に残り半分のコネクタと接続する。交互に配置することで配線に対する負荷のかかり方が一様になるとしている（特許文献１参照）。
【００１７】
【特許文献１】
特開平１０−２９３６３５号公報（段落番号「００５４」〜「００５６」、「００７１」〜「００８１」、「０１６４」、図５２）
【００１８】
【発明が解決しようとする課題】
上述したように従来の半導体メモリにおけるクロック信号線方法は、上述したような不具合を解決するための配線長のばらつきを抑える方法として、通常、ツリー構造が採用される。
【００１９】
クロック信号線の配線に対してツリー構造を採用した例を示した図１８を参照すると、ツリー構造では、全メモリ回路においてクロック信号線長が等しくなるため、クロック信号が全てのメモリ回路に同時に到達し、同時に読み出し動作が行われ、したがって、図１５の構成において問題となっていた不定データ出力時間は短縮される。
【００２０】
しかし、データ出力線に対するツリー構造の採用は、特にメモリ回路においては困難である場合が多く、その場合、不定データ出力時間を除去することが出来ない。
【００２１】
なぜなら、メモリ回路のデータ出力線は、一般的に複数の配線からなり、数本から数十本程度、場合によっては数百本以上に達するため、占有面積が著しく増加する恐れがあるからである。
【００２２】
また、クロック信号線においても、配置されるメモリ回路が多数になるにつれてツリー構造が複雑になり、その占有面積が増加するという問題を生じるとともに、全てのメモリ回路について配線長を等しくすることが難しくなるために設計期間が増加するという問題が生じる。
【００２３】
加えて、ツリー構造を構成する配線が長くなることで配線負荷が増加し、遅延の増加や、配線を駆動する素子の消費電力増加等の問題を生じる恐れがある。
【００２４】
さらに、全てのメモリ回路が同時に動作することによる動作電流の集中と、それに伴う電源電位および接地電位等の変動、電気的ノイズの増加等が発生し、誤作動を生じさせる等の問題が起こり得る。
【００２５】
以上のように、ツリー構造は、図１５の構成において問題となっていた不定データ出力時間を短縮するという効果があるが、配線の分岐に伴う遅延増加を抑える効果は期待できない。さらに、特に多数のメモリ回路が配置される大規模回路においては、ツリー構造に起因する占有面積の増加、遅延の増加等の多くの問題が生じる。
【００２６】
クロック信号線とデータ出力線の両方に対してツリー構造を採用した例を示した図１９を参照すると、不定データ出力時間はほぼ無くすことが出来るが、図１８の構成と同様に、ツリー構造に起因する種々の問題が発生する。
【００２７】
以上、配線長と配線遅延が比例するという一般的な前提の下に従来技術の問題点を述べてきたが、配線負荷の大きさと、配線を駆動するバッファの能力等を変化させると、必ずしも比例関係とはならない。
【００２８】
このことを利用して、本発明と同様に遅延のばらつきを相殺することは不可能では無いと考えられるが、詳細な回路シミュレーションを行ないながら配線負荷とバッファ能力を正確に調整する必要がある等、設計期間の増加となり、このことは、構成が大規模になると特に顕著になる。
【００２９】
一方、特許文献１に対し本発明では、入力データも出力データも、配線の折り返しをしないことがまず異なり、これらの配線を折り返すのと同等の効果を、すべてクロック信号の折り返しに負担させるものである。そのため、配線に必要な面積がほとんど増加しないメリットが生まれる。
【００３０】
また、クロック信号において、本発明では折り返し地点間（行きの部分）では回路の接続を行わない。行きの部分で接続を行わないから出力データのタイミングばらつきを抑えながら、行きの部分を活用して高速化を図る等のことができるものである。
【００３１】
さらに、上記の特許文献１では、折り返しの前後に接続先の回路を分散させるのが前提であり、本発明では全ての接続先の回路（上記特許文献１のコネクターまたは第２の回路ブロックに相当）を折り返し位置より先の配線上で接続するのが前提である。したがって、これらの構成を半導体基板上に形成した場合を想定し本発明と比較すると、特許文献１の構成では配線に必要な面積が増加する。
【００３２】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、その一つは、読み出し時間のばらつきを無くすことによって不定値の出力を防止し、信頼性の向上を実現する半導体装置を提供することにある。
【００３３】
二つ目の目的は、配線負荷、ゲート負荷、不要なバッファ等の削除あるいは配置方法の最適化により、回路動作の高速化を実現することにある。そして、本発明の適用対象となる回路がいかに複雑であっても、占有面積をほとんど増加させず、規則的かつ単純な構成により、短い設計期間において容易に前述の目的を達成することにある。
【００３４】
【課題を解決するための手段】
本発明の半導体装置は、タイミング制御信号に同期して、動作を開始しかつデータを出力する機能ブロック群が碁盤目状に配置された半導体装置において、前記タイミング制御信号の基準になるクロック信号を入力するクロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線されて前記クロック信号の遅延ばらつきを相殺する不定値出力抑止手段を有することにある。
【００３５】
本発明の半導体装置の他の特徴は、タイミング制御信号に同期して、動作を開始しかつデータを出力する機能ブロック群が碁盤目状に配置された半導体装置において、前記タイミング制御信号の基準になるクロック信号を入力するクロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線され、前記クロック信号線の折り返しに至るまでの配線からは配線分岐を排除した負荷削減手段を有することにある。
【００３６】
また、前記機能ブロックが半導体メモリ回路であってもよい。
【００３７】
本発明の半導体装置のまた他の特徴は、内部が複数のメモリ回路ブロックで構成され、前記メモリ回路ブロックからデータを読み出す際に、読み出し用タイミング制御信号が外部入力端子を介して入力されてから該当するアドレスに格納されたデータをデータ出力端子を介して外部に出力されるまでの時間を、全ての前記メモリ回路ブロックについて均一にする手段として、前記外部入力端子の近くに配置された前記メモリ回路ブロックに入力されるタイミング制御信号線を、前記外部入力端子から最も遠くに配置された前記メモリ回路ブロックの近傍で折り返し、その折り返した配線から分岐する枝配線を前記メモリ回路ブロックそれぞれに接続するとともに、データ出力線は、折り返し無しの配線であり、さらに前記クロック信号線と平行かつ隣接して配線することで、全ての前記メモリ回路ブロックに対するデータ読み出し経路の配線長とタイミング制御信号配線経路の配線長との和が等長となる配線経路の配線長との和が等長となる配線を有することにある。
【００３８】
本発明の半導体装置のクロック信号配線方法の特徴は、チップ周辺部に配置されクロック信号を入力するクロック入力端子と、前記クロック信号に同期して動作を開始しかつ保持データをデータ出力線に出力する機能ブロックと、前記保持データを外部へ出力するデータ出力端子とを有し、前記データ出力線を９０度交差の配線で前記機能ブロックおよび前記データ出力端子間に接続するデータ出力線処理ステップと、
前記データ出力端子が配置されたチップ周辺に対して水平方向９０度に前記データ出力端子から前記データ出力線を直線で延在させ、その直線上の最遠端に存在する最遠端接点と前記データ出力端子に近い最近端接点とを探す遠近端接点探索処理ステップと、
前記クロック入力端子に接続されたクロック信号線を前記データ出力線に沿って前記最遠端接点の近傍まで配線した後に折り返し、その折り返した折り返し配線を前記最近端接点の近傍まで配線する折り返し配線処理ステップと、
前記データ出力線から分岐した枝配線の枝最遠端接点と前記最遠端接点に最も近い枝最近端接点とを探す枝配線接点探索処理ステップと、
前記折り返し配線から分岐した枝配線を前記枝遠端接点の近傍で折り返し前記枝近端接点近傍まで配線する折り返し枝配線処理ステップと、
前記折り返し枝配線処理の折り返し配線部分から分岐する枝配線には分岐が無く前記機能ブロックのみ存在する場合は、前記機能ブロックに接続して終了する回路接続処理とを有することを特徴とする。
【００３９】
また、前記機能ブロックの接続が複数の階層の枝配線になる場合は、前記枝配線接点探索処理ステップと前記折り返し枝配線処理ステップとを繰り返すことができる。
【００４０】
さらに、前記データ出力線の前記枝遠端接点または前記枝近端接点が１つしか無かった場合は、前記クロック信号線は折り返しを行なわずに前記データ出力線と同じように分岐し、前記枝遠端接点または前記枝近端接点が２つ以上見つかった場合にのみ折り返しを行なうことができる。
【００４１】
さらにまた、前記クロック信号線および前記データ出力線の前記枝配線は、隣接かつ並行配線される前記データ出力線の前記最遠端接点および前記最近端接点間を結ぶ配線並びに前記クロック信号の前記折り返し配線群に対し左右対称に配置されてもよい。
【００４２】
また、前記クロック信号線の前記折り返し配線部分と、これに平行する前記データ出力線のそれぞれ隣り合う部分では、配線幅、周囲配線との間隔および配線の物理層をそれぞれ等しくし、クロックバッファ能力およびクロックバッファ段数を等しくし、さらに隣接配置するとともに、前記データ出力線が複数本ある場合は、これらを配線規格を満足する狭い領域に集中して配置することもできる。
【００４３】
さらに、前記クロックバッファとして、前記クロック信号の正転および反転信号を入力し相補の微小信号を出力する第１の差動増幅器および前記第１の差動増幅器の相補出力の差動信号を１出力する第２の差動増幅器を縦続接続して用いてもよい。
【００４４】
さらにまた、前記クロック入力端子を前記最遠端接点の近傍に配置し、前記最近端接点への折り返し配線を省略することもできる。
【００４５】
本発明の半導体装置のクロック信号配線方法の他の特徴は、クロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線されて前記クロック信号の遅延ばらつきを相殺することにある。
【００４６】
本発明の半導体装置のクロック信号配線方法のまた他の特徴は、クロック入力端子から最遠端に配置された前記機能ブロックの近傍まで直線でクロック信号線を延在させた後前記クロック入力端子近傍まで折り返した折り返し配線を設け、前記クロック信号線の両側に配置された前記機能ブロック群に対し前記折り返し配線から直角方向に枝配線を分岐して延在させた最遠端に配置された前記機能ブロック近傍で折り返すとともに、その折り返し枝配線からさらに分岐するかまたは両側に配置された前記機能ブロックのクロック入力端に接続され、前記機能ブロックそれぞれのデータ出力線は、前記折り返しのない配線で前記クロック信号線と互いに隣接しかつ並行して配線され、前記クロック信号線の折り返しに至るまでの配線からは配線分岐を排除することにある。
【００４７】
本発明の半導体装置のクロック信号配線方法のさらに他の特徴は、内部が複数のメモリ回路ブロックで構成され、前記メモリ回路ブロックからデータを読み出す際に、読み出し用タイミング制御信号が外部入力端子を介して入力されてから該当するアドレスに格納されたデータをデータ出力端子を介して外部に出力されるまでの時間を、全ての前記メモリ回路ブロックについて均一にする手段として、前記外部入力端子の近くに配置された前記メモリ回路ブロックに入力されるタイミング制御信号線を、前記外部入力端子から最も遠くに配置された前記メモリ回路ブロックの近傍で折り返し、その折り返した配線から分岐する枝配線を前記メモリ回路ブロックそれぞれに接続するとともに、データ出力線は、折り返し無しの配線であり、さらに前記クロック信号線と平行かつ隣接して配線することで、全ての前記メモリ回路ブロックに対するデータ読み出し経路の配線長とタイミング制御信号配線経路の配線長との和が等長となるように配線することにある。
【００４８】
また、全ての前記メモリ回路ブロックに対するデータ読み出し信号の配線経路およびタイミング制御信号の配線経路それぞれの配線を互いに平行かつ隣接して配置することができる。
【００４９】
さらに、全ての前記メモリ回路ブロックに対する前記データ読み出し信号の前記配線経路および前記タイミング制御信号の配線経路それぞれの配線をツリー構造として配置することもできる。
【００５０】
さらにまた、前記クロック信号が書き込みクロックおよび読み出しクロックの２系統で供給されるときに、前記読み出しクロックのみを前記折り返し配線から、互いに隣接および対向配置された機能ブロックに順次接続し、前記書き込みクロックおよび前記データ出力線は前記折り返しをせずに前記読み出しクロック信号線と並行かつ隣接して配線することもできる。
【００５１】
【発明の実施の形態】
まず、本発明の概要を半導体メモリを例に述べると、内部が複数のメモリ回路ブロックで構成され、データを読み出す際のタイミング制御信号が半導体メモリの外部入力端子を介して入力されてから該当するアドレスに格納されたデータが半導体メモリの外部出力端子から出力されるまでの時間を、全てのメモリ回路ブロックについて均一にすることである。
【００５２】
そのために、データ読み出し時間が短い（データ出力端子に近い）メモリ回路ブロックに入力されるタイミング制御信号の配線経路に折り返しを行なうことで、全てのメモリ回路ブロックに対するデータ読み出し経路の配線長とタイミング信号入力経路の配線長の和とを等しくすることで目的を実現する。
【００５３】
これにより、読み出しデータのビット間のスキュー低減による信頼性向上と、スキュー調整に要する設計期間短縮、従来の遅延素子挿入によるスキュー調整に比較し回路規模の低減に寄与するものである。
【００５４】
次に本発明の実施の形態を図面を参照しながら詳細に説明する。
【００５５】
以下の実施の形態では、全体を構成する単位となる回路の例としてメモリ回路ブロック２０で説明するが、本発明は半導体メモリに限定されるものでは無い。
【００５６】
例えば、クロック信号が基準となるタイミング制御信号の入力によって動作を開始する機能と、データの出力を行なう機能を備えるあらゆる回路に対して適用可能である。
【００５７】
なお、以下の説明の中で例示される図１〜５，８，９，１１〜１５、１７〜１９は、クロック入力端子１とデータ出力端子４を除くその他の入力端子および出力端子を省略している。なぜならば、その他の入力端子および出力端子は本発明とは直接関係せず、設計者が任意に配置出来るからである。また、図８，９，１７においてバッファ６０の配置例が示されているが、バッファの配置方法は本発明の本質に関わるものでは無く、設計者が任意に変更することが出来る。
【００５８】
本発明の第１の実施の形態の配線の構成図を示した図１を参照すると、この半導体装置は、複数のメモリ回路ブロック２０（Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４）が半導体基板上に碁盤目状に配置され、この半導体装置全体として共通に使用されるクロック入力端子１に接続するクロック信号線１１について、その配線の一部を折り返す構成とし、メモリ回路ブロック２０に対する接続を折り返し配線部分で行なうものである。
【００５９】
碁盤目状に配置された複数のメモリ回路ブロック２０のクロック入力端は、クロック信号線１１によってクロック入力端子１と接続されている。また、メモリ回路ブロック２０のデータ出力端はデータ出力線１４によってデータ出力端子４に接続されている。
【００６０】
これらのクロック信号線１１およびクロック入力端子１とデータ出力線１４およびデータ出力端子４とは、それぞれ図１の場合はどのメモリ回路ブロック２０においても共通に使用されるものとしている。
【００６１】
また、データ出力線１４とデータ出力端子４は、複数のデータを同時に出力するために、複数の配線と端子から構成される場合がある。クロック信号線１１については、本発明に従って、クロック信号線１１上の接点３０〜３１間、３２〜３３間、３４〜３５間、３６〜３７間、３８〜３９間を折り返す構成とし、これらの折り返し部分の接点３２，３３，３４，３５，３６，３７，３８，３９においてメモリ回路ブロック２０を接続している。
【００６２】
このような折り返しの構成を、最も一般的な９０度交差の配線を用いて行なう手順を、配線経過を示した図２〜５と配線手順のフローチャートを示した図６とを参照しながら説明する。
【００６３】
まず、図２のように、データ出力線を任意の方法で配線する（ステップＳ１）。すなわち、データ出力線を９０度交差の配線で前記機能ブロックおよび前記データ出力端子間に接続する。
【００６４】
次に、図３のように、データ出力端子４からデータ出力線１４を見た場合に、データ出力端子４から延在させる大元の直線状の配線の突き当たり、すなわち、前述した反対側の辺の近傍に存在する、データ出力端子４から最も遠い接点（請求項の最遠端接点）と、データ出力端子４から最も近い接点（データ出力線の直線配線の始点出、請求項の最近端接点）を探し、最も遠い接点を接点４１、最も近い接点を接点４０、その間の接点を４２とする（ステップＳ２）。
【００６５】
すなわち、データ出力端子４に接続されるデータ出力線１４は、チップ周辺のうちデータ出力端子４が配置された辺から水平方向９０度で反対側の辺の近傍まで延在させ接点４０、４１，４２の両側に配置されたメモリ回路ブロック２０群（Ｃ１１〜Ｃ４６）それぞれのデータ出力端近傍の接点４３〜５０，５６〜５９まで配線を９０度の方向に分岐（枝配線）させ、これらの枝配線の接点からそれぞれ最も近いメモリ回路ブロック２０のデータ出力端に接続させる。
【００６６】
すなわち、各メモリ回路ブロック２０におけるデータ出力端子４からデータ出力端子までのデータ出力線１４の配線長を見ると、データ出力端子４から近い距離に存在するメモリ回路ブロック２０との間の配線長は短く、最も遠い距離に存在するメモリ回路ブロック２０との間の配線長は長くなる。
【００６７】
続いて、クロック入力端子１に接続されるクロック信号線１１は、チップ周辺のうちクロック入力端子１が配置された辺から９０度の方向で反対側の辺の近傍の接点まで延長させる。
【００６８】
すなわち、クロック入力端子１に接続するクロック信号線１１をクロック入力端子１から最も遠いデータ出力線１４の接点４１の近傍まで配線した後、折り返して最も近い接点４０の近傍まで配線する。データ出力線の接点４１〜４０間に相当する部分３０〜３１が折り返し配線部分となる（ステップＳ４）。
【００６９】
次に、図４のように、データ出力線１４の最も遠い接点３０から左右９０度方向に分岐させ、データ出力線１４の左右の枝配線の最も遠い接点と最も近い接点を探す（ステップＳ６）。
【００７０】
図５において、データ出力線１４の枝配線の最も遠い接点４８，５０の近傍のメモリ回路ブロック２０の近くに接点３２および３４を決定する。
【００７１】
接点３２および３４が決定すると、接点３２から枝配線３０〜３２、接点３４から枝配線３０〜３４に対して平行に接点３０の方向にそれぞれ折り返し、最も近い接点としてデータ出力線１４の枝配線の最も近い接点４７，４９の近傍の接点３３および接点３５を決定する（ステップＳ８）。
【００７２】
同様に、接点３０からＵ字状に折り返した折り返し配線３０〜３１の接点３１から左右９０度方向に分岐させ、データ出力線１４の左右の枝配線の最も遠い接点と最も近い接点を探す。
【００７３】
データ出力線１４の最も遠い接点４４，４６の近傍のメモリ回路ブロック２０の近くに接点３６および３８を決定する。接点３６および３８が決定すると、接点３６から枝配線３１〜３６、接点３８から接点３１〜３８に対して平行に接点３１の方向にそれぞれ折り返し、最も近い接点としてデータ出力線１４の枝配線の最も近い接点４３，４５の近傍の接点３７および接点３９を決定する。
【００７４】
同様に、接点５１からの折り返し配線５１〜５２の接点５１から左右９０度方向に分岐させ、データ出力線１４の左右の枝配線の最も遠い接点と最も近い接点を探す。
【００７５】
データ出力線１４の最も遠い接点５７，５９の近傍のメモリ回路ブロック２０の近くに接点５２および５４を決定する。接点５２および５４が決定すると、接点５２から枝配線５１〜５２、接点５９から接点５１〜５４に対して平行に接点５１の方向にそれぞれ折り返し、最も近い接点としてデータ出力線１４の枝配線の最も近い接点５６，５８の近傍の接点５３および接点５５を決定する。
【００７６】
すなわち、各メモリ回路ブロック２０におけるクロック入力端からクロック入力端子１までのクロック信号線１１の配線長を見ると、クロック入力端子１から近い距離に存在するメモリ回路ブロック２０との間の配線長３０〜３１〜３６、３０〜３１〜３８は、最も遠い距離に存在するメモリ回路ブロック２０との間の配線長３０〜３２、３０〜３４より長くなる。
【００７７】
次に、上述したステップＳ４の折り返し部分の接点３２，３４，３６，３８、５２，５４から発生する枝配線には分岐が無く、メモリ回路ブロック２０のみであるため、メモリ回路ブロック２０に接続して終了する（ステップＳ１１）。
【００７８】
メモリ回路ブロックの接続方法がさらに複雑な場合は、ステップＳ６〜Ｓ８のように、枝配線上の接点探索と、折り返し配線の実施を繰り返す。
【００７９】
また、ステップＳ２およびＳ６において接点が１つしか無かった場合は、折り返しを行なわずにデータ出力線と同じように分岐する（ステップＳ３およびＳ５，ステップＳ７およびＳ９）。
【００８０】
また、接点が２つ以上見つかった場合にのみ折り返しを行なう。
【００８１】
図１の構成において、クロック信号線１１およびデータ出力線１４を単独で見た場合の配線長はメモリ回路毎に異なる。言い換えれば配線長にばらつきがあるということである。
【００８２】
しかし、前述のように、クロック信号線１１の折り返し配線部分の分岐先に対してメモリ回路ブロック２０を接続する構成としたことにより、クロック信号線１１の配線長のばらつきが、データ出力線１４の配線長のばらつきによって相殺され、クロック信号線１１の配線長とデータ出力線１４の配線長の合計が、全メモリ回路においてほぼ一定となる。
【００８３】
配線長と遅延時間は一般的に比例の関係にあるため、クロック信号線１１における遅延時間とデータ出力線１４における遅延時間の合計もほぼ一定になる。
【００８４】
その結果、クロック入力端子１にクロック信号が入力されてから、メモリ回路ブロック２０において読み出し動作が行われ、データ出力端子４に読み出しデータが出力されるまでの時間（以下、読み出し時間）が全メモリ回路においてほぼ一定になる。
【００８５】
ところで、クロック信号線１１上のクロック入力端子１〜接点３０間、接点３０〜３２間、接点３０〜３４間、３１〜３６間、３１〜３８間の途中の経路には配線の分岐が発生しない。これは、メモリ回路ブロック２０の接続や配線の分岐を、クロック信号線１１の折り返し部分において行なったためである。
【００８６】
その結果、折り返し部分において配線負荷およびゲート負荷の増加による遅延が生じるが、この遅延はデータ出力線１４による配線遅延のばらつきで相殺され、全体として遅延が増加することは無い。
【００８７】
これは、クロック信号が接点３０から接点３１に向かって進むにつれて、データ出力端子４までのデータ出力線１４の長さが短い、つまりデータ出力端子４に対して、より近いメモリ回路ブロック２０に向かうため、クロック信号線１１による遅延が大きいほど、データ出力線１４による遅延が小さいという相殺の効果が現れるからである。
【００８８】
そのため、全体としては、前述したクロック入力端子１〜接点３０間、および各接点間には従来は分岐が発生していたが、それらの分岐を除去することにより、配線負荷および前述したゲート負荷が削減された分、前述のクロック入力端子１〜接点３０間、および各接点間において生じる遅延の増加を防ぐことが出来るものである。
【００８９】
クロック信号と出力データとの関係を示した図７を参照すると、その信号波形に示すように、読み出し時間が全てのメモリ回路においてほぼ一定になることにより、前述した従来例の図１５におけるデータ出力端子４において従来発生していた時刻Ｔ６１〜時刻６２に至る不定データ出力時間がほぼ除去され、信頼性が向上するという第１の効果が得られる。
【００９０】
この効果は、前述したように配線長のばらつきの相殺によって実現されるため、以下の述べる点に注意することで第１の効果を高めることが出来る。すなわち、クロック信号線の折り返し部分と、これに平行するデータ出力線上の部分、例えば、図１におけるクロック信号線１１上の接点３０〜３１間と、データ出力線１４上の接点４０〜４１間のような、それぞれ隣り合う部分について、
（１）配線幅、周囲配線との間隔、配線の物理層等を等しくする。
（２）バッファ能力、バッファ段数を等しくする。
（１）可能な限り近くに配置する。データ出力線が複数本ある場合は、これらをできる限り狭い領域に集中して配置する。
（１）〜（３）に挙げた全ての要素を、必ずしも完全に等しくする必要は無いが、これらの要素を等しくすることにより、クロック信号線１１とデータ出力線１４において前述した各接点間における遅延を等しくする、または、より近づけることが出来るため、より高い精度でばらつきを相殺することが出来る。
【００９１】
さらに、クロック入力端子１〜接点３０間、接点３０〜３２間、３０〜３４間、３１〜３６間、３１〜３８間から配線の分岐が除去されたことにより、配線負荷とゲート負荷が削減され、全体として回路動作が高速化されるという第２の効果が得られる。また、負荷の削減によってバッファ段数の削減が可能になるため、効果を更に高めることも出来る。
【００９２】
例えば、図１に対してバッファを配置した構成の例を示した図８を参照すると、比較を容易にするため前述した従来例の図１７と同様の配置としてある。また、図９は図８に対してクロック入力端子１〜接点３０間のバッファ段数削減を図った構成を示してある。さらに、従来例の図１７の構成も含めて、クロック入力端子１〜接点３０間、およびクロック入力端子１〜接点５０間における遅延時間を計算したのが表１である。
【００９３】
【表１】
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【００９４】
すなわち、表１を参照すると、配線が規格の標準ピッチの場合、遅延を図１５の遅延時間０．５８６ｎｓの場合と削減率を比較すると、図８の配線では遅延が０．４３４ｎｓで２６％減であり、図９の配線では遅延が０．５６５ｎｓで３．６％減である。
【００９５】
これに対し、配線規格の２倍ピッチの場合は、遅延を図１５の遅延時間０．３６８ｎｓの場合と比較すると、図８の配線では遅延が０．２６６ｎｓで２７．７％減であり、図９の配線では遅延が０．２５２ｎｓで３１．５％減である。
【００９６】
標準ピッチ比の削減率は、図８が３８．７％減であり、図９が５５．４％減であり、図１５が３７．２％減である。
【００９７】
なお、使用するバッファは同一形状かつ同一能力に統一し、配置は等間隔とした。また、配線方法は２条件用意した。ここで述べる２倍ピッチとは、標準ピッチにおける配線幅および配線間隔を２倍に拡大して配線負荷を削減した条件である。勿論、数値自体は様々な要因により大きく変化し得るが、同一の条件下においては、図９、図８、図１７の順に高速化されていると言える。図９の構成と２倍ピッチの組合わせにおいて、高速化の効果が最も大きく現れている。
【００９８】
なお、高速化の手法としては、このような負荷削減の他に、バッファ能力の増強によっても実現される。また、図１０に示すように、例えばバッファ７０，７１と差動増幅器７２，７３，７４と相補的な複数の配線を用いた微小電位差による伝送を行なえば、クロック信号線が長距離に及ぶ場合でも、比較的高速かつ少ない段数により確実に信号を伝えることが出来る。
【００９９】
勿論、これらの手法を複数組み合わせても良い。ただし、高速化を行なう場合には、回路全体の対称性を考慮する必要がある。これは、対称性を無視した局所的な高速化が、遅延のばらつきを生じさせ、第１の効果を損なうからである。
【０１００】
本発明は、クロック信号線１１とデータ出力線１４の配線方法並びに回路構成を、互いに一致させることにより遅延のばらつきを相殺させることが出来るため、例えばｓｐｉｃｅシミュレーション等のような詳細な動作解析を特に必要とせず、目視による精度の確認が可能となり、設計期間の短縮が可能になるという第３の効果が得られる。
【０１０１】
また、従来と同様に詳細な動作解析を行なえば、より一層の精度向上が可能であることは言うまでもなく、その場合は、配線形状の小変更などで対応可能であり、従来より短い時間で設計を完了することができる。
【０１０２】
また、メモリ回路の配置数が増加した場合、従来のツリー構造においてはツリーの複雑化による問題が生じるが、本発明においては、いかに多数のメモリ回路ブロックが配置されようとも、いかに複雑な配線経路をたどろうとも、クロック信号線を部分毎に１回ずつ折り返すだけの単純な構造である。
【０１０３】
本発明適用前のクロック信号線が１本のみであった場合は、わずかに１本分の面積が増加するのみであり、チップ面積の増加をほとんど生じない。
【０１０４】
よって、従来のツリー構造と比較して占有面積が低減されるという第４の効果が得られる。
【０１０５】
その他に、ツリー構造において発生していた、複雑化による遅延増加、消費電力増加、設計期間増加等の問題が発生しないという効果も得られる。
【０１０６】
なお、前述したように、クロック信号線１１およびデータ出力線１４の、それぞれ単独での配線長は各メモリ回路間でばらつく。そのため、データ出力線１４を使用しない書き込み動作においては、クロック信号線１１による遅延のばらつきは相殺されない。
【０１０７】
しかし、書き込み動作はメモリ回路内部で完結する動作であるため、このばらつきがデータ出力端子４に影響を与えることは無く、信頼性を向上する第１の効果を損なう恐れは無い。
【０１０８】
また、クロック信号線１１の遅延削減によって高速化を実現する第２の効果は、書き込み動作においても読み出し動作と同様に得られる。
【０１０９】
次に、第２の実施の形態の構成を示した図１１を参照すると、第１の実施の形態との相違点は、クロック入力端子１およびクロック信号線１１を、それぞれ、読み出し動作に使用されるリードクロック入力端子２とリードクロック信号線１２、書き込み動作に使用されるライトクロック入力端子３とライトクロック信号線１３に分離したことである。
【０１１０】
ここで、ライトクロック信号線１２はデータ出力線同様に任意に配線する。すなわち、ライトクロック入力端子２からライトクロック信号線１２を見た場合に、ライトクロック入力端子２から延在させる大元の直線状の配線の突き当たりで、ライトクロック入力端子２が配置されたチップ辺の反対側の辺の近傍に存在する、ライトクロック入力端子２から最も遠い接点と、ライトクロック入力端子２から最も近い接点を探し、最も遠い接点を接点７５、最も近い接点を接点８０とする。
【０１１１】
接点７５、８０の両側に配置されたメモリ回路ブロック２０群（Ｃ１１〜Ｃ４６）それぞれのライトクロック入力端近傍の接続点７６と７７，７８と７９、８１と８２，８３と８４まで配線を９０度の方向に分岐（枝配線）させ、これらの枝配線の接点からそれぞれ最も近いメモリ回路ブロック２０のライトクロック入力端に接続させる。
【０１１２】
一方、リードクロック入力端子３に接続されるリードクロック信号線１３は、チップ周辺のうちリードクロック入力端子３が配置された辺から９０度の方向で反対側の辺の近傍の接点まで延長させる。
【０１１３】
リードクロック入力端子３に接続するリードクロック信号線１３をリードクロック入力端子３から最も遠い接点４１の近傍の接点８５まで配線した後、折り返して最も近い接点４０の近傍の接点８６まで配線する。ここでもデータ出力線の接点４１〜４０間に相当する部分８５〜８６が折り返し配線部分となる。
【０１１４】
次に、データ出力端子４から最も遠い接点４１から左右９０度方向に分岐させたデータ出力線１４の枝配線の、最も遠い接点と最も近い接点を探し、最も遠い接点の近傍のメモリ回路ブロック２０の近くに接点８７および８９を決定する。
【０１１５】
接点８７および８９が決定すると、接点８７から枝配線８５〜８７、接点８９から枝配線８５〜８９に対して平行に接点８５の方向にそれぞれ折り返し、データ出力線１４の最も近い接点４６，４１の近傍に接点８８および接点９０を決定する。
【０１１６】
同様に、接点８５からＵ字状に折り返した折り返し配線８５〜８６の接点８６から左右９０度方向に分岐させ、データ出力線１４の左右の枝配線の最も遠い接点と最も近い接点を探し、最も遠い接点４３の近傍のメモリ回路ブロック２０に近い接点９１および９３を決定する。接点９１および９３が決定すると、接点９１から枝配線８６〜９１、接点９３から枝配線８６〜９３に対して平行に接点８６の方向にそれぞれ折り返し、データ出力線１４の最も近い接点４２，４４の近傍に接点９２および接点９４を決定する。
【０１１７】
これにより、読み出し動作においては図１の構成と同等の動作となるため前述した効果が得られ、また、書き込み動作においては図１６に示す従来例と同等の動作とすることが出来る。
【０１１８】
次に、第３の実施の実施の形態の構成を示した図１２を参照すると、図１に示した第１の実施の形態との相違点は、クロック入力端子１の位置を接点３０に近い側のチップ辺に移動させたことである。このクロック入力端子１の配置によりクロック入力端子１と第１の実施の形態における最も遠い接点３０との配線長が極端に短くなるので、クロック入力端子１〜接点３０〜３１間の折り返し配線を行なわずに、第１の実施の形態と同等の効果を得ることが出来る。
【０１１９】
特に、クロック入力端子１〜接点３０間の配線長が最短となるため、この接点間における高速化としては効果が最大となる。ただし、クロック入力端子１とデータ出力端子４が同一の辺に配置されていないことによって、レイアウト上および回路動作上問題が生じることが無いように注意する必要がある。
【０１２０】
また、クロック入力端子１のみを移動した結果、その他の入力信号との相対的なタイミングが崩れてしまう場合は、入力端子を全て同一の辺に配置するのが望ましい。
【０１２１】
つぎに、第４の実施の形態の構成を示した図１３を参照すると、第１の実施の形態との相違点は、従来のツリー構造と本発明の第１の実施の形態との混在を図っていることである。すなわち、ツリー構造の考え方に従って枝配線の配線長を等しく構成した。
【０１２２】
ここでは、データ出力端子は前述したように折り返し無しで任意に配線し、クロック信号線は、第１の実施の形態の方法に準じて折り返し配線とする。クロック入力端子１から最も遠い接点３０ａ，３０ｂ，３０ｃ，３０ｄで折り返し、最も近い接点を３１ａ、３１ｂ、３１ｃ、３１ｄとする。
【０１２３】
これらの接点３０ａ，３０ｂ，３０ｃ，３０ｄからの枝配線から上下方向ともそれぞれ９０度方向の近傍にある各メモリ回路ブロックＣ１５とＣ１６，Ｃ２４とＣ２５，Ｃ３５とＣ３６，Ｃ４５とＣ４６，Ｃ５５とＣ５６，Ｃ６５とＣ６６，Ｃ７５とＣ７６，Ｃ８５とＣ８６、の各クロック入力端に配線接続する。
【０１２４】
折り返し配線では、配線３０ａ〜３１ａ、３０ｂ〜３１ｂ、３０ｃ〜３１ｃ、３０ｄ〜３１ｄとから、それぞれ枝配線を延在させそれらの枝配線から上下方向ともそれぞれ９０度方向の近傍にある各メモリ回路ブロックＣ１１とＣ１２，Ｃ１３とＣ１４，・・・、Ｃ７３とＣ７４，Ｃ８４とＣ８５，の各クロック入力端に配線、接続する。
【０１２５】
上述した図１３の構成から、必要に応じてツリー構造と本発明の折り返し配線の適用が自在に混在可能であることは明らかである。ただし、ツリー構造と本発明を混在させた場合、ツリー構造に起因する従来例で述べた問題が生じるため、これが許容範囲か否か判断し、必要に応じて対策を講ずる必要がある。
【０１２６】
次に、第５の実施の形態を示した図１４を参照すると、第１の実施の形態との相違点は、図１の構成をより大規模に拡張したことである。
【０１２７】
すなわち、クロック入力端子１から最も遠い接点３０から左右９０度方向に延在させた最も遠い接点３２、接点３２で折り返した最も近い接点３３，さらに枝配線３０〜３２に対して上下９０度方向に延在させた最も遠い接点４０と４２，接点４０と４２とでそれぞれ折り返した基も近い接点４１，４３、接点３３から折り返し配線３２〜３３に対して上下９０度方向に延在させた最も遠い接点４４と４６，接点４４と４６とでそれぞれ折り返した基も近い接点４５，４７とをもっている。
【０１２８】
接点４０と４１、４２と４３、４４と４５，４６と４７からそれぞれの近傍にあるメモリ回路ブロックＣ１５〜Ｃ４６のクロック入力端に配線、接続し、これらを１つのグループとすると、全体では、接点３０の左右に２つ、接点３１の左右に２つで、合計４つのグループから構成する。
【０１２９】
この例においても、本発明による効果が損なわれることは無く、しかも規則性のある単純な構成となるため、容易に実現可能である。
【０１３０】
【発明の効果】
上述したように、本発明の半導体装置およびその配線方法は、データ読み出し時間が短い（データ出力端子に近い）メモリ回路ブロックに入力されるタイミング制御信号の配線経路は、データ出力端子から反対側の辺に配線を直線状に延在させ最も遠いメモリ回路ブロックの近傍で折り返した配線を有し、その折り返した配線から分岐した枝配線に対してもメモリ回路ブロックの配置数に応じて折り返しを繰り返して、その繰り返された折り返し配線の近傍にあるメモリ回路ブロックに接続することにより、全てのメモリ回路ブロックに対するデータ読み出し経路の配線長とタイミング信号入力経路の配線長の和を等しくするので、読み出しデータのビット間のスキュー低減による信頼性向上と、スキュー調整に要する設計期間短縮、従来の遅延素子挿入によるスキュー調整に比較し回路規模の低減に寄与するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における配線の構成図である。
【図２】図１の構成を実現するための９０度交差の配線を用いて行なう配線経過を示した第１の図である。
【図３】図１の構成を実現するための９０度交差の配線を用いて行なう配線経過を示した第２の図である。
【図４】図１の構成を実現するための９０度交差の配線を用いて行なう配線経過を示した第３の図である。
【図５】図１の構成を実現するための９０度交差の配線を用いて行なう配線経過を示した第４の図である。
【図６】図１の構成を実現するための配線手順を示す図である。
【図７】クロック信号と出力データとの関係を示した図である。
【図８】図１に対してバッファを配置した構成の例を示した図である。
【図９】図８に対してクロック入力端子１〜接点３０間のバッファ段数削減を図った構成ずである。
【図１０】バッファに差動増幅器と相補的な複数の配線を用いた構成図である。
【図１１】第２の実施の形態の構成を示した図である。
【図１２】第３の実施の実施の形態の構成を示した図である。
【図１３】第４の実施の形態の構成を示した図
【図１４】第５の実施の形態を示した図である。
【図１５】従来の半導体メモリの構成の一例を示した図である。
【図１６】読み出し時間のばらつきの信号波形の概略を示した図である。
【図１７】分岐によって生じる枝配線にバッファを設けた図である。
【図１８】クロック信号線の配線に対してツリー構造を採用した従来例を示した図である。
【図１９】クロック信号線とデータ出力線の両方に対してツリー構造を採用した例を示した図である。
【符号の説明】
１　　クロック入力端子
４　　データ出力端子
１１　　クロック信号線
１４　　データ出力線
２０，Ｃ１１，・・・，Ｃ１６，Ｃ２１，・・・，Ｃ２６，Ｃ３１，・・・，Ｃ３６，Ｃ４１，・・・，Ｃ４６，Ｃ５１，・・・，Ｃ５６，Ｃ６１，・・・，Ｃ６６，Ｃ７１，・・・，Ｃ７６，Ｃ８１，・・・，Ｃ８６　　メモリ回路ブロック
３０，３２，３３，３４，３５，３６，３０ａ，３０ｂ，３０ｃ，３０ｄ　　折り返し部分の接点
４０，３１ａ，３１ｂ，３１ｃ，３１ｄ　　最も近い接点
４１，３０ａ，３０ｂ，３０ｃ，３０ｄ　　最も遠い接点
４３，・・・，５０，５６，・・・，５９　　接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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