(57)【要約】【課題】高い駆動能力を有する微細な半導体装置およびその製造方法を提供する。【解決手段】半導体装置１００は、支持基板１０と、支持基板１０の上方に形成された絶縁層１２と、絶縁層１２の上方に形成された半導体層１３と、半導体層１３内に設けられたチャネル領域１６と、チャネル領域１６の両側に形成されたソース領域２０及びドレイン領域３０と、チャネル領域１６の上方にゲート絶縁層１８を介して形成されたゲート電極４０と、を含む。ゲート絶縁層１８とチャネル領域１６との界面は、角部を有さない、なだらかな傾斜で構成された波型形状である。【選択図】        図１
2004281761.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、なだらかな傾斜で構成された波型形状である、半導体装置。
【請求項２】
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、波型形状であり、角部を有していない、半導体装置。
【請求項３】
請求項１、２のいずれかにおいて、
波型形状である前記界面において、互いに隣り合う上端部と下端部のピッチは、５０ｎｍ以下である、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記ソース領域の上面の一部は平坦である、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記ドレイン領域の上面の一部は平坦である、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記半導体層は、支持基板の上方に絶縁層を介して形成されている、半導体装置。
【請求項７】
支持基板の上方に絶縁層を介して形成された半導体層を有する基板を準備する工程と、
前記半導体層の上方に、所定間隔で複数の開口部を有するマスク層を形成する工程と、
酸素雰囲気中で熱処理を行い、前記半導体層を選択的に酸化し、なだらかな傾斜で構成された波型形状の酸化物層を形成する工程と、
前記マスク層を除去する工程と、
前記酸化物層を除去する工程と、
前記半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層内に不純物を導入することにより、ソース領域とドレイン領域とを形成する工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造に適用できる半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
微細であって高い駆動能力が期待できるトランジスタとして、複数の導通経路を有するものが知られている。例えば、特開２００１−２９８１９４号公報には、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列されたトランジスタが記載されている。このトランジスタにおいては、伝導経路（チャネル形成領域）となる複数の半導体層が一定方向に離れた状態で配列されている。そして、各半導体層は、矩形の断面形状を有する。このトランジスタによれば、各半導体層の両側面にゲート電極を設けることによりダブルゲート構造を実現することができ、高い駆動能力が期待される。しかしながら、このトランジスタにおいては、伝導経路となる半導体層の断面形状が矩形であるため、コーナー部での局所的なゲート絶縁層の薄膜化に起因する電界集中によりゲート絶縁破壊を生じやすい傾向がある。また、このトランジスタにおいては、コーナー部を境にチャネル面が変わるためゲート絶縁層の特性に急激な変動があり、トランジスタの信頼性に大きな影響を及ぼす可能性がある。
【０００３】
【特許文献１】
特開２００１−２９８１９４号公報
【特許文献２】
特開平９−２３０１１号公報
【特許文献３】
特開２００２−１１８２５５号公報
【特許文献４】
特開２００１−７７３６４号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、高い駆動能力を有する微細な半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明にかかる半導体装置は、
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、なだらかな傾斜で構成された波型形状である。
【０００６】
また、本発明にかかる半導体装置は、
半導体層と、
前記半導体層内に形成されたソース領域と、
前記半導体層内に形成されたドレイン領域と、
前記半導体層内に形成され、前記ソース領域と前記ドレイン領域との間に挟まれたチャネル領域と、
前記チャネル領域の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、を含み、
前記ゲート絶縁層と前記チャネル領域との界面は、波型形状であり、角部を有していない。
【０００７】
本発明にかかる半導体装置によれば、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面は、波型形状で構成される。
【０００８】
波型形状とは、Ｓｉｎカーブ（サインカーブ）のような形状であり、界面がなだらかな傾斜で構成されることを意味する。あるいは、波型形状とは、角部を有していないと言い替えても良い。
【０００９】
ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面が、波型形状であることにより、ゲート電極の構造が擬似的にダブルゲート（Ｆｉｎ−ＦＥＴ）構造となる。そのため、本発明にかかる半導体装置は、短チャネル効果を充分に抑制しながらゲート長を充分に短くでき、駆動能力が高く超微細なＭＯＳトランジスタを提供できる。
【００１０】
さらに、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面が、角部を有していないことにより、ゲート絶縁層は電界集中により破壊されることが無い。また、チャネル面が急激に変動することがないため、ゲート絶縁層の特性のバラツキを小さくできる。
【００１１】
さらに、本発明にかかる半導体装置は、チャネル領域が形成される半導体層の表面を、波型形状としている。従って、電界集中の緩和を考慮して、ゲート絶縁層を特別な形状に加工する必要が無い。
【００１２】
本発明にかかる半導体装置の製造方法は、
支持基板の上方に絶縁層を介して形成された半導体層を有する基板を準備する工程と、
前記半導体層の上方に、所定間隔で複数の開口部を有するマスク層を形成する工程と、
酸素雰囲気中で熱処理を行い、前記半導体層を選択的に酸化し、なだらかな傾斜で構成された波型形状の酸化物層を形成する工程と、
前記マスク層を除去する工程と、
前記酸化物層を除去する工程と、
前記半導体層の上方にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層内に不純物を導入することにより、ソース領域とドレイン領域とを形成する工程と、を含む。
【００１３】
この製造方法によれば、比較的簡易なプロセスである選択酸化によって、ゲート絶縁層とチャネル領域との界面を、波型形状にすることができる。
【００１４】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して説明する。
【００１５】
１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を示す斜視図、図２は半導体装置１００の平面図、図３は図２におけるＡ−Ａ線に沿った断面図、図４は図２におけるＢ−Ｂ線に沿った断面図、図５は図２におけるＣ−Ｃ線に沿った断面図である。
【００１６】
図１および図２に示すように、半導体装置１００は、ＳＯＩ基板を有する。ＳＯＩ基板は、支持基板１０と、支持基板１０の上方に形成された埋込み絶縁層１２と、埋込み絶縁層１２の上方に形成された半導体層１３と、を含む。埋込み絶縁層１２は、酸化シリコン層である。半導体層１３はシリコン層である。半導体層１３には、チャネル領域１６と、チャネル領域１６を挟んで形成されたソース領域２０及びドレイン領域３０と、が形成されている。
【００１７】
図３に示すように、チャネル領域１６が形成される半導体層１３の上面は、波型形状である。それ故、ゲート絶縁層と、チャネル領域が形成される半導体層と、の界面は、波型形状となる。
【００１８】
ここで、「波型形状」とは、Ｓｉｎカーブ（サインカーブ）のような形状であり、界面がなだらかな傾斜で構成されることを意味する。あるいは、波型形状とは、角部を有していないと言い替えても良い。
【００１９】
また、チャネル領域１６において、互いに隣り合う波型形状の上端部（波型形状の頂部）と波型形状の下端部（波型形状の底部）とのピッチは、５０ｎｍ以下である。
【００２０】
チャネル領域１６には不純物が導入されないか、あるいは不純物がソース領域２０及びドレイン領域３０より低い濃度で導入される。そして、チャネル領域１６に所定のゲート電圧が印加されることにより、チャネル領域１６内にチャネルが形成される。
【００２１】
図４および図５に示すように、チャネル領域１６の両側には、ソース領域２０とドレイン領域３０とが形成されている。ソース領域２０及びドレイン領域３０内には、Ｎ型またはＰ型の不純物がドープされている。
【００２２】
ソース領域２０は、チャネル領域１６と連続する領域２２と、この領域２２の外側に連続する領域２４とを有する。領域２２の上面は、チャネル領域１６が形成される半導体層１３の上面を加工する工程と同一工程で加工される。その結果、領域２２の上面は、チャネル領域１６の上面と同様に波状形状となる。従って、領域２２の上面は、図２のＢ−Ｂ線に沿ってみると、図４に示すように、チャネル領域１６の最も高い部分と同じ高さを有する。言い換えると、領域２２の上面は、波型形状の上端部（波型形状の頂部）と同じ高さを有する。また、領域２２の上面は、図２のＣ−Ｃ線に沿ってみると、図５に示すように、チャネル領域１６の最も低い部分と同じ高さを有する。言い換えると、領域２２の上面は、波型形状の下端部（波型形状の底部）と同じ高さを有する。従って、チャネル領域１６の下端近傍は、図５で示されている通り、非常に半導体層の薄いＳＯＩ構造とみなすことができる。一方、領域２４は、上面が平坦である。従って、領域２４の上面において、ソース領域２０とソース配線とのコンタクトを取りやすくなる。
【００２３】
同様に、ドレイン領域３０は、チャネル領域１６と連続する領域３２と、この領域３２の外側に連続する領域３４とを有する。領域３２の上面は、チャネル領域１６が形成される半導体層１３の上面を加工する工程と同一工程で加工される。その結果、領域３２の上面は、チャネル領域１６の上面と同様に波状形状となる。従って、領域３２の上面は、図２のＢ−Ｂ線に沿ってみると、図４に示すように、チャネル領域１６の最も高い部分と同じ高さを有する。言い換えると、領域３２の上面は、波型形状の上端部（波型形状の頂部）と同じ高さを有する。また、領域３２の上面は、図２のＣ−Ｃ線に沿ってみると、図５に示すように、チャネル領域１６の最も低い部分と同じ高さを有する。言い換えると、領域２２の上面は、波型形状の下端部（波型形状の底部）と同じ高さを有する。従って、チャネル領域１６の下端近傍は、図５で示されている通り、非常に半導体層の薄いＳＯＩ構造とみなすことができる。一方、領域３４は、上面が平坦である。従って、領域３４の上面において、ドレイン領域３０とドレイン配線とのコンタクトを取りやすくなる。
【００２４】
ゲート絶縁層１８は、チャネル領域１６の上方に形成される。すなわち、ゲート絶縁層は、チャネル領域１６が形成される半導体層１３の上方に形成される。ゲート絶縁層１８はチャネル領域１６の上面に沿って形成されるため、ゲート絶縁層１８は波型形状となる。従って、ゲート絶縁層１８とチャネル領域１６との界面は、波型形状となる。ゲート絶縁層１８は、ハフニウム，ジルコニウム，アルミニウムなどの金属の酸化物、あるいは酸化シリコンなどによって形成できる。
【００２５】
ゲート電極４０は、ゲート絶縁層１８の上方に形成される。従って、ゲート電極４０の下面は、波型形状となる。その結果、本実施の形態における半導体装置において、チャネル領域１６の上端近傍は、図３で示されている通り、擬似的にダブルゲート（Ｆｉｎ−ＦＥＴ）構造とみなすことができる。
【００２６】
ゲート電極４０は、その端部にコンタクトのための端子部４２を有する。ゲート電極４０としては、タンタル，タングステン，モリブデン，クロム，ジルコニウム，ハフニウムなどの遷移金属から選択される金属あるいは多結晶シリコンを用いることができる。ゲート電極４０は、例えば、窒化タンタル層、タンタル層（好ましくは体心立方格子相のタンタル層）およびキャップ層としての窒化タンタル層が順次積層された構造であってもよい。
【００２７】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００２８】
本実施の形態では、チャネル領域１６の上面が波型形状であることにより、この形状に沿ってチャネルが形成される。従って、実効的なチャネル幅はチャネル領域１６の幅（図３の符号Ｌｃｈで示す幅）より大きくなる。それ故、短チャネル効果を充分に抑制しながら電流駆動能力を増大させることができる。また、このような構成によれば、チャネル領域１６を完全に空乏化することができ、ゲート長が１０ｎｍ程度の微細なＭＯＳトランジスタの実現が可能となる。このように、本実施の形態にかかる半導体装置によれば、駆動能力が高い超微細なＭＯＳトランジスタを提供できる。
【００２９】
また、本実施の形態にかかる半導体装置は、ゲート絶縁層１８とチャネル領域１６との界面は、なだらかな傾斜で構成された波型形状である。仮に、チャネル領域が形成される半導体層の断面形状が、矩形、三角形およびＶ字型などの場合には、ゲート絶縁層の局所的な薄膜化に起因する電界集中が発生しやすい。一方、本実施の形態にかかる半導体装置は、ゲート絶縁層１８とチャネル領域１６との界面は、角部を有していないため、ゲート絶縁破壊を生じることがない。
【００３０】
さらに、本実施の形態にかかる半導体装置は、ゲート絶縁層１８とチャネル領域１６との界面は、波型形状であることから、矩形の断面形状を有するチャネル領域の場合のように、コーナー部を境にゲート絶縁層の特性が急激に変動することが無い。
【００３１】
さらに、本実施の形態にかかる半導体装置は、チャネル領域１６の上面、それ自体を、波型形状にする。仮に、チャネル領域の上方に形成するゲート絶縁層をラウンド構造にすることにより電界集中を緩和させようとすると、ゲート絶縁層の形成工程が複雑化する。実際、ゲート絶縁層の膜厚をシリコン層の面ごとに制御することは容易でない。一方、本実施の形態にかかる半導体装置は、シリコン層の表面をラウンド形状とするために、シリコンの面方位の変動が緩やかになる。それ故、シリコン層の上方に形成されるゲート絶縁層を、単純な形成工程で最適化できる。
【００３２】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図６から図１０を参照しながら説明する。各図は、主にチャネル領域（図２のＡ−Ａ線に対応する領域）を示す。
【００３３】
（ａ）まず、図６に示すように、支持基板１０上に、埋込み絶縁層１２および所定の厚さ、例えば２０ｎｍのシリコン層（以下、「半導体層」という）１３を有するＳＯＩ基板を準備する。そして、半導体層１３上に熱酸化によって酸化シリコン層および窒化シリコン層を形成する。ついで、図示しないレジスト層を形成し、リソグラフィーおよび異方性ドライエッチングを行って窒化シリコン層および酸化シリコン層をパターニングする。これにより、酸化シリコン層からなるパッド層５０および窒化シリコン層からなるマスク層５２を形成する。これによって、所定の間隔、例えば２０ｎｍピッチで半導体層１３が露出する開口部５４が形成される。ついで、レジスト層を除去する。
【００３４】
（ｂ）図７に示すように、酸素雰囲気中で熱処理を施し、半導体層１３の表面を選択酸化することによって、酸化シリコン層５６を形成する。酸化シリコン層５６は、マスク層５２が存在する部分では膜厚が小さく、マスク層５２が存在しない部分では膜厚が大きく形成される。これにより、酸化シリコン層５６の表面は波型形状となる。マスク層５２のピッチおよび幅を選択することで、酸化シリコン層５６の表面の曲率および波形のピッチをコントロールできる。
【００３５】
（ｃ）図８に示すように、マスク層５２および酸化シリコン層５６を例えばウエットエッチングで除去する。この工程を経て、半導体層１３の上面は、角部を有していない、なだらかな傾斜で構成された波型形状となる。
【００３６】
（ｄ）図９に示すように、半導体層１３をリソグラフィーおよびエッチングでパターニングし、チャネル領域１６、ソース領域２０及びドレイン領域３０となる領域を形成する。チャネル領域１６に不純物を導入する場合には、パターニングの前にイオン注入によって所定量の不純物をドープする。
【００３７】
ついで、パターニングされた半導体層１３の表面に絶縁層を形成する。この工程によって、図９に示すように、チャネル領域１６の表面にゲート絶縁層１８が形成される。ゲート絶縁層１８の材質としては前述したものを用いることができる。例えば、ゲート絶縁層１８は、ハフニウム，ジルコニウム，アルミニウムなどの金属の酸化物を用いる場合にはＣＶＤ法によって、あるいは酸化シリコンを用いる場合には熱酸化法などによって形成できる。
【００３８】
（ｅ）図１０に示すように、パターニングされた半導体層を覆うように導電層４４を形成する。次に、導電層４４をリソグラフィーおよびエッチングによってパターニングしてゲート電極４０を形成する。ゲート電極４０としては、前述した金属あるいは多結晶シリコンなどを用いることができる。
【００３９】
（ｆ）図１および図２に示すように、ゲート電極４０をマスクとして半導体層１３に不純物をイオン注入で導入することにより、ソース領域２０及びドレイン領域３０を形成する。
【００４０】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、以下の特徴を有する。
【００４１】
本実施の形態にかかる製造方法によれば、チャネル領域１６の上面を比較的簡易な選択酸化によって波型形状にすることができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を示す斜視図。
【図２】本実施の形態にかかる半導体装置を示す平面図。
【図３】図２におけるＡ−Ａ線に沿った断面図。
【図４】図２におけるＢ−Ｂ線に沿った断面図。
【図５】図２におけるＣ−Ｃ線に沿った断面図。
【図６】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図７】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図８】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図９】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１０】本実施の形態にかかる半導体装置の製造方法を示す断面図。
【符号の説明】
１０  支持基板、１２  埋込み絶縁層、１３  半導体層、１６  チャネル領域、１８  ゲート絶縁層、２０  ソース領域、３０  ドレイン領域、４０  ゲート電極、１００  半導体装置
【図１】
2004281761.tif 000003
【図２】
2004281761.tif 000004
【図３】
2004281761.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004281761.tif 000010
【図９】
2004281761.tif 000011
【図１０】
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