(57)【要約】【課題】中・高耐圧のトランジスタを基板に形成する場合に、基板の拡散領域の微小欠陥からトレンチ底の角部にかけてＳｉの転位ループ欠陥を生じることを防止でき、シャンクションリークを軽減して、半導体装置の待機時のスタンバイ電流を減少させることが可能な半導体装置の製造方法を提供すること。【解決手段】シリコン基板１０の表面にパッド層１２として形成された酸化窒化シリコン膜と、トレンチ素子分離領域として、トレンチ１６と、該トレンチにおけるシリコン基板の露出面に形成されたトレンチ酸化膜１８とを含む、半導体装置の製造方法であって、トレンチ酸化膜１８の酸化条件を、１０５０±３０℃の範囲でドライ酸化、膜厚５００Åとしたことを特徴とする。更に、トレンチ絶縁層２０が形成され更にパッド層１２が除去された後に行われるトランジスタ形成工程の前のプレ酸化では、１１００℃以下で（好ましくは１０５０℃）ドライ酸化、膜厚３００Åで行う。【選択図】    図１
2004281691.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の表面にパッド層として形成された酸化窒化シリコン膜と、トレンチ素子分離領域として、トレンチと、該トレンチにおけるシリコン基板の露出面に形成されたトレンチ酸化膜とを含む、半導体装置の製造方法であって、
前記トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化としたことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板の表面にパッド層として形成された酸化窒化シリコン膜と、トレンチ素子分離領域として、トレンチと、該トレンチにおけるシリコン基板の露出面に形成されたトレンチ酸化膜と、さらに前記トレンチ内に充填されたトレンチ絶縁層とを含む、半導体装置の製造方法であって、
前記トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化とし、前記トレンチ絶縁層が形成され更に前記パッド層が除去された後に行われるトランジスタ形成工程の前のプレ酸化を、１１００℃以下でドライ酸化としたことを特徴とする半導体装置の製造方法。
【請求項３】
前記パッド層として、前記酸化窒化シリコン膜に代えて、酸化シリコン膜を用いた場合に、
前記トレンチ酸化膜の酸化条件を、１０２５±５５℃の範囲でドライ酸化としたことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記トレンチ酸化膜を形成する前に、前記トレンチにおけるパッド層の端部に対してフッ酸を用いてエッチングを行う工程を有したことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
シリコン基板の表面にパッド層として形成された酸化シリコン膜と、トレンチ素子分離領域として、トレンチと、該トレンチにおけるシリコン基板の露出面に形成されたトレンチ酸化膜と、さらに前記トレンチ内に充填されたトレンチ絶縁層とを含む、半導体装置の製造方法であって、
前記酸化シリコン膜の酸化条件を、７５０℃のウエット酸化とし、
前記トレンチ酸化膜を形成する前に、前記トレンチにおけるパッド層の端部に対してフッ酸を用いてエッチングを行い、
前記トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化とし、
前記トレンチ絶縁層が形成され更に前記パッド層が除去された後に行われるトランジスタ形成工程の前におけるプレ酸化を、１１００℃以下でドライ酸化としたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に素子分離領域を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子、たとえばＭＯＳトランジスタの微細化に伴い、半導体素子間を分離するための領域の微細化が必要となっている。半導体素子間を分離する技術の１つとして、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁材を充填することによって、半導体素子間を分離するトレンチ素子分離技術（ＳＴＩと呼ばれる）がある。この技術の一例を次に説明する。
【０００３】
図４〜図７は、従来のトレンチ素子分離技術を用いた、素子分離領域の形成工程を模式的に示す断面図である。
【０００４】
まず、図４に示すように、半導体基板であるシリコン基板１１０上に、第１の絶縁層となるパッド層１１２と、第２の絶縁層となるストッパ層１１４を形成する。その後、ストッパ層１１４の上に、所定のパターンのレジスト層Ｒ１０を形成する。レジスト層Ｒ１０をマスクとして、ストッパ層１１４およびパッド層１１２をエッチングすることにより、図４に示すようになる。
【０００５】
次いで、図５に示すように、レジスト層Ｒ１０をアッシング除去する。次に、ストッパ層１１４をマスクとして、シリコン基板１１０をエッチングし、トレンチ１１６を形成する。その後、トレンチ１１６におけるシリコン基板１１０の露出面を熱酸化し、トレンチ酸化膜１１８を形成する。
【０００６】
次に、図６に示すように、トレンチ１１６を埋め込むようにして、第３の絶縁層である絶縁層１２０を全面に堆積する。次に、ストッパ層１１４をストッパとして、絶縁層１２０を平坦化する。次いで、ストッパ層１１４を熱リン酸を用いて除去する。
【０００７】
その後、絶縁層１２０の突出部１２２は、フッ酸を含むエッチャントで等方性エッチングされ、図７に示すようなトレンチ素子分離領域１２４が形成される。ここで、絶縁層の突出部１２２とは、図６でストッパ層１１４を除去した後にシリコン基板１１０の素子形成領域の表面より突出した、絶縁層１２０の部分を指している。
【０００８】
例えば、液晶表示パネルなどの表示部を駆動する表示ドライバＩＣであって、大容量のＲＡＭを内蔵しているＬＣＤドライバなどには、高耐圧のトランジスタが搭載されている。上述のトレンチ素子分離領域の技術を、高耐圧トランジスタの形成に適用する場合について説明する。図７に示すように、トレンチ素子分離領域が形成されたシリコン基板の上に、ゲート絶縁層となる絶縁層１１５を形成する。高耐圧トランジスタでは、ゲート絶縁層の膜厚が１００ｎｍを超えることがある。
【０００９】
【特許文献１】
特開２００１−８５５３３号公報
【００１０】
【発明が解決しようとする課題】
ところで、従来のトレンチ素子分離技術では、次のような問題があった。
【００１１】
▲１▼トレンチ酸化膜の形成時に、１１００℃以上の高温酸化を行うと、それが原因で、シリコン基板１１０のトレンチ底の形状にシリコンＳｉの＜１１１＞面を露出させてしまい、その結果、図８に示すようにトレンチ底にテーパ１１８ａが付いて角ができる。つまり、トレンチ底に角張ったところが出来てしまう。この角が出来てしまうことによってそこを起点として走る一種の結晶欠陥ができるが、その結晶欠陥が、後のトランジスタ形成工程におけるドレイン拡散領域１６０に出来た微小な結晶欠陥１６０ａと繋がってしまい（符号１８０）、ジャンクションリーク（漏れ電流）を生ぜしめる。なお、図８で、符号１１５はゲート酸化膜、１４０はゲート電極、１７０はサイドウォール絶縁層である。
【００１２】
▲２▼後のゲート酸化膜などの厚膜を形成する酸化工程によって、トレンチ内部も酸化されることにより、トレンチ内部でシリコンＳｉと酸化シリコン膜ＳｉＯ２間にストレスを内在させてしまう。厚膜形成に限らず、例えば２電源のトランジスタでは中電圧，高電圧を使用する中耐圧，高耐圧トランジスタを有しているが、その分だけゲート酸化を重ねて作成しているので、酸化工程が多く、トータルの酸化量も多くなり、同様にストレスを内在させる。
【００１３】
▲３▼後のＮ＋などの高ドーズイオン注入工程により、基板内の不純物拡散領域に欠陥を形成してしまう。拡散領域を作る時に、Ｐ型の基板のところにＮ型にするためのイオン注入を行い、その後に熱処理を加えることで結晶化して拡散領域を形成するが、特にＮ型（Ｎ＋）形成時には、砒素Ａｓを使うことが多く、Ａｓは原子が大きいので基板に与えるダメージが大きく、欠陥を形成し易い。
【００１４】
▲４▼さらに後に熱処理（アニール）を行うこと、などの組合せが原因で、シリコン基板の拡散領域の微小欠陥からトレンチ底の角にかけてシリコンＳｉの転位ループ欠陥を生じ、その結果、半導体装置の待機時電流（スタンバイ電流）が増加するという問題があった。
【００１５】
そこで、本発明は、上記の問題に鑑みてなされたもので、中・高耐圧のトランジスタを基板に形成する場合に、基板の拡散領域の微小欠陥からトレンチ底の角部にかけてＳｉの転位ループ欠陥を生じることを防止でき、シャンクションリークを軽減して、半導体装置の待機時のリーク電流を減少させることが可能な半導体装置の製造方法を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
本発明による半導体装置の製造方法は、シリコン基板の表面にパッド層として形成された酸化窒化シリコン膜と、トレンチ素子分離領域として、トレンチと、該トレンチにおけるシリコン基板の露出面に形成されたトレンチ酸化膜とを含む、半導体装置の製造方法であって、前記トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化としたことを特徴とするものである。
【００１７】
本発明のこのような方法によれば、トレンチ酸化膜形成時に１１００℃を超える高温の酸化工程を廃し１０２０〜１０８０℃の範囲とし、従来より低い温度範囲に設定したので、トレンチ酸化時にトレンチ底（ボトム）にシリコンＳｉの＜１１１＞面が露出するのを防止でき、トレンチ底の形状が丸まり、シリコン基板Ｓｉからトレンチ底にかけてシリコンＳｉの転移ループ欠陥が生じることがなく、半導体装置の待機時電流（スタンバイ電流）を数桁のオーダーで減少することが可能となる。
【００１８】
本発明による半導体装置の製造方法は、シリコン基板の表面にパッド層として形成された酸化窒化シリコン膜と、トレンチ素子分離領域として、トレンチと、該トレンチにおけるシリコン基板の露出面に形成されたトレンチ酸化膜と、さらに前記トレンチ内に充填されたトレンチ絶縁層とを含む、半導体装置の製造方法であって、前記トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化とし、前記トレンチ絶縁層が形成され更に前記パッド層が除去された後に行われるトランジスタ形成工程の前のプレ酸化を、１１００℃以下でドライ酸化としたことを特徴とするものである。
【００１９】
本発明のこのような方法によれば、トレンチ酸化時にトレンチ底にシリコンＳｉの＜１１１＞面が露出するのを防止でき、トレンチ底の形状が丸まり、シリコン基板Ｓｉからトレンチ底にかけてシリコンＳｉの転移ループ欠陥が生じることがなく、半導体装置の待機時電流（スタンバイ電流）を数桁のオーダーで減少することが可能となる一方、トレンチ内部のシリコンＳｉと酸化膜ＳｉＯ２間に内在するストレス量を減少することができる。
【００２０】
また、本発明において、前記パッド層として、前記酸化窒化シリコン膜に代えて、酸化シリコン膜を用いた場合に、前記トレンチ酸化膜の酸化条件を、１０２５±５５℃の範囲でドライ酸化とすることが好ましい。
【００２１】
このような方法によれば、パッド層として、酸化窒化シリコン膜に代えて酸化シリコン膜を形成すると、後のトレンチ酸化膜形成時の温度を９７０〜１０８０℃に下げ且つ温度範囲を広くとることができる。その結果、トレンチ酸化時にトレンチ底にシリコンＳｉの＜１１１＞面が露出するのを防ぎ、トレンチ底の形状が丸まり、シリコン基板Ｓｉからトレンチ底にかけてシリコンＳｉの転移ループ欠陥が生じることがなく、半導体装置のスタンバイ電流を大幅に減少することが可能となる。
【００２２】
また、本発明において、前記トレンチ酸化膜を形成する前に、前記トレンチにおけるパッド層の端部に対してフッ酸を用いてエッチングを行う工程を有することが好ましい。
【００２３】
このような方法によれば、トレンチ酸化前のライトエッチング量を増やすことで、トレンチが形成されたシリコン基板上部のパッド層をトレンチ開口端部の辺縁からより多く後退させることができ、トレンチ酸化時にはその後退空間に酸素が入り込み、トレンチ開口端部でのシリコン表面で酸化成分が増加し、トレンチ上端部（トップ）の形状が丸まり、素子間のフィールド領域端でのゲート酸化膜の薄膜化を抑制することが可能となる。
【００２４】
また、本発明による半導体装置の製造方法は、シリコン基板の表面にパッド層として形成された酸化シリコン膜と、トレンチ素子分離領域として、トレンチと、該トレンチにおけるシリコン基板の露出面に形成されたトレンチ酸化膜と、さらに前記トレンチ内に充填されたトレンチ絶縁層とを含む、半導体装置の製造方法であって、前記酸化シリコン膜の酸化条件を、７５０℃のウエット酸化とし、前記トレンチ酸化膜を形成する前に、前記トレンチにおけるパッド層の端部に対してフッ酸を用いてエッチングを行い、前記トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化とし、前記トレンチ絶縁層が形成され更に前記パッド層が除去された後に行われるトランジスタ形成工程の前におけるプレ酸化を、１１００℃以下でドライ酸化としたことを特徴とするものである。
【００２５】
本発明のこのような方法によれば、前記トレンチ酸化膜の形成時における酸化温度を低温化して前記トレンチ底の形状を丸くし、さらに前記トレンチ酸化膜の膜厚を薄くしてトレンチ内部でのシリコンと酸化シリコン間のストレスを減少させ、さらにトランジスタ形成後のゲート酸化膜のＱＤＢ特性を改善することができる。
【００２６】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
〔第１の実施の形態〕
図１は本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に示す断面図である。
【００２７】
図１（ａ）において、半導体基板であるシリコン基板１０に、パッド層１２を形成する。パッド層１２の材質としては、例えば酸化窒化シリコン（ＳｉＯＮ）を挙げることができる。パッド層１２が酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。パッド層１２の膜厚は、例えば１００Åである。
【００２８】
次に、パッド層１２上に、ストッパ層１４を形成する。ストッパ層１４の材質としては、例えば窒化シリコン（Ｓｉ３Ｎ４）を挙げることができ、その形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。ストッパ層１４は、後の化学的機械的研磨（ＣＭＰ）におけるストッパとして機能するのに十分な膜厚、例えば１５００Åの膜厚を有する。
【００２９】
次に、図１（ｂ）のように、フォトリソグラフィ工程とエッチング工程を用いたパターン形成を行い、トレンチ１６を形成する。すなわち、ストッパ層１４をエッチングするステップ、パッド層１２をエッチングするステップ、シリコン基板１０をエッチングするステップがあり、３６００Åの深さに溝（トレンチという）を形成する。
【００３０】
トレンチ形成後、図１（ｃ）に示すように、フッ酸（ＨＦ）で表面を軽くエッチングする（ライトエッチングと呼ばれる）。このライトエッチングは、トレンチ１６におけるパッド層１２の端部に対してなされ、通常に酸化シリコン（ＳｉＯ２）膜をエッチングした場合に膜厚２３０Åのエッチング量が得られる条件で行う〔以下これを‘酸化シリコン（ＳｉＯ２）膜相当の膜厚２３０Å’のように表現する〕。
【００３１】
ライトエッチングを行う理由は、▲１▼この後の工程でトレンチを酸化するに際して、酸化しようとする溝を綺麗にすることと、▲２▼フッ酸によるウエットエッチングを行うことによって、パッド層１２を形成している窒化酸化シリコンＳｉＯＮを、基板に形成されたトレンチ１６の開口端部の辺縁から後退させることで、後のトレンチ酸化膜の形成において、前記後退によって出来た空間に酸素が入り込むことによって、トレンチ１６の上端部（トップ）に丸みを形成させるためである。その結果、トレンチ１６の上端部にトレンチ酸化膜１８が丸みを帯びて形成されることにより、トレンチ開口端部に角が無くなるため、後の工程でトレンチに絶縁層２０を良好に充填することができる。
【００３２】
続いて、図１（ｄ）に示すように、熱酸化法により、トレンチ１６におけるシリコン基板１０の露出面を酸化し、トレンチ酸化膜１８（太線にて図示）を形成する。ここで、トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化、膜厚５００Åとする。好ましくは１０５０℃である。なお、ドライ酸化とは、酸素Ｏ２のみの雰囲気での熱酸化である。
【００３３】
この条件での熱酸化によって、パッド層１２の端部がエッチングされていることにより、図２に示すよう、トレンチ１６を構成するシリコン基板１０の上部のエッジ部（肩部、以下トレンチ上端部という）は、酸化されて若干丸みを帯び、トレンチ底（ボトム）の角部も丸くなる。ここで、熱酸化の温度が例えば１１００℃は高過ぎ、１０００℃は低過ぎることが実験の結果分った。熱酸化の温度が高過ぎると、図２の実線（太線）にて示すようにトレンチ底はテーパ１１８ａが付いて角張り、トレンチ上端部は丸みを帯びる（ただし、図では格別に丸く描いていないが）。しかしながら、熱酸化の温度が低過ぎると、図２の点線にて示すようにトレンチ底は丸みを帯びるが、トレンチ上端部は逆テーパ１１８ｂになり、内側に出っ張る。
【００３４】
このように熱酸化の温度条件によってシリコンＳｉの＜１１１＞面が露出したりしなかったりするのは、温度によってトレンチ内部への酸素Ｏ２の入り方が変わるためである。つまり、高温時の酸化は、トレンチ内部におけるトレンチ底の角部分を除く底面部分、及び側壁面から上端部にかけての側面部分では、酸化のスピードが速くなるのに対して、トレンチ底の角付近では、酸素の入り方か少なくなるので酸化スピードは遅くなり、相対的に酸化スピードに遅い部分（トレンチ底の角部分）が出来、トレンチ内壁の側面部及び上端部の酸化が進み、結果としてトレンチ底の角部分がテーパ状に角張った形状となる。これに対して、温度を下げると、面部分（トレンチ内壁の側面部）及び上端部での酸化のスピードが遅くなるので、全体的に酸化スピードが遅く一様になり、結果としてトレンチ底の角付近の形状がなだらかになる一方、トレンチ上端部の形状が逆テーパとなっていく。
【００３５】
熱酸化によるトレンチ酸化膜形成時においては、トレンチ底にシリコンＳｉの＜１１１＞面を露出させてテーパ１１８ａを生じるのは好ましくなく、トレンチ底は理想的には角張り部分が無くなだらかになっていることが好ましい。また、トレンチ上端部はトレンチ側壁面の延長線に対して逆テーパ１１８ｂになっている（すなわち、トレンチ上端部がトレンチ側壁面の延長線に対して内側に傾斜している）のは好ましくなく、トレンチ上端部は図示のテーパ傾斜角をθとすると、θ＝０°若しくはθ＞０°（順テーパで丸い）となっていることが好ましい。
【００３６】
トレンチ上端部について更に言えば、トレンチ側壁面の延長線（θ＝０°）に対する、反時計回り方向の角度を正（θ＞０°）、時計方向回り方向の角度を負（θ＜０°としたとき、図示点線にて示す逆テーパ１１８ｂの状態は好ましくなく、図示の角度θは少なくとも０°（θ≧０°）であることが好ましい。
【００３７】
以上の実験結果を要約すると、低温だとトレンチ上端部に角が出るが、その代わりトレンチ底の方は角が少なくなる。高温にしていくとトレンチ上端部での角は少なくなるが、トレンチ底での角張りが広がっていく。つまり、低温と高温とで、トレンチ上端部の形とトレンチ底の形はトレードオフ（二律背反）の関係になる。
【００３８】
そこで、本発明の実施の形態では、トレンチ上端部の上記事情からトレンチ酸化時の下限温度を１０２０℃とし、トレンチ底の上記事情から上限温度を１０８０℃とするものである。すなわち、トレンチ酸化の温度条件を、１０５０±３０℃の範囲としている。
【００３９】
尚、上記の実施の形態では、パッド層１２として窒化酸化シリコン膜ＳｉＯＮを用いているが、パッド層１２として酸化シリコン膜ＳｉＯ２を用いても良い。パッド層１２として酸化シリコン膜ＳｉＯ２を用いた場合には、トレンチ上端部のテーパ角θを  θ≧０°とするためには下限温度を９７０℃とし、トレンチ底を丸い形にするためには上限温度を１０８０℃とすることが好ましい。従って、パッド層１２として酸化シリコン膜ＳｉＯ２を用いた場合、トレンチ酸化膜の酸化条件を、１０２５±５５℃の範囲でドライ酸化、膜厚５００Åとする。好ましくは、１０２５℃である。
【００４０】
トレンチ酸化膜形成後は、図１（ｄ）の点線にて示すようにハイデンシティ（高密度）プラズマＣＶＤ法でトレンチ絶縁層２０を埋め込む。トレンチ絶縁層２０の膜厚は６５００Åである。トレンチ絶縁層２０の材質は、酸化シリコンＳｉＯ２である。洗浄しながら形状を付けていく。約４５°位の角度でエッチングして、トレンチ開口の角のところを落としながら埋め込んで行く。その結果、窒化シリコン膜Ｓｉ３Ｎ４の上に絶縁層２０が堆積される（上部点線位置まで）。
【００４１】
次に、図１（ｅ）に示すように絶縁層２０をＣＭＰ法により平坦化する。この平坦化はストッパ層１４が露出するまで行う。
【００４２】
続いて、図１（ｆ）に示すようにストッパ層１４を、熱リン酸液によるウエットエッチングを用いて除去する。そして、シリコン基板１０上のパッド層１２もフッ酸によるウエットエッチングで除去する。ストッパ層１４及びパッド層１２を除去した後は、シリコン基板１０の素子形成領域の表面より絶縁層２０が突出した状態となるが、この場合、パッド層１２を除去するフッ酸により絶縁層２０の突出部が少しずつ小さくなって、図１（ｇ）に示すような状態となる。これにより、ＳＴＩによる素子分離領域が形成される。
【００４３】
次に、図１（ｈ）に示すように、トランジスタ形成のための犠牲酸化膜形成としてのプレ酸化の工程に入る。プレ酸化では、熱酸化法により、犠牲酸化膜（図示斜線にて示す）である酸化シリコン膜ＳｉＯ２が形成される。このときシリコン基板１０の露出面が酸化されるが、同時にトレンチ絶縁層２０と接するシリコンＳｉも酸化されていく。プレ酸化膜はトランジスタ形成におけるイオン注入のダメージを防ぐ役割をする。本実施の形態では、トランジスタ形成工程の前におけるこのプレ酸化を、１１００℃以下、好ましくは１０５０℃でドライ酸化し、膜厚３００Åとする。この条件では、従来１１００℃以上の高温で行っていたプレ酸化を比較的低い温度で行うので、酸化膜ＳｉＯ２が形成されるとき体積が膨張することにより発生するストレスを少なくすることができる。また、プレ酸化の温度を低くすることで、トレンチ底でシリコンＳｉの＜１１１＞面が露出して来るのを防ぐこともできる。なお、プレ酸化の温度は１０００℃以下であっても良い。
【００４４】
続いて、トランジスタ形成工程移行前のプレアニール処理として、窒素Ｎ２の雰囲気中で、１１００℃で９０分のアニールを行う。その後に、図示していないトランジスタ形成工程へ移行する。
【００４５】
以上述べた第１の実施の形態によれば、トレンチ酸化膜形成時に１１００℃を超える高温の酸化工程を廃したので、トレンチ酸化時にトレンチ底にシリコンＳｉの＜１１１＞面が露出するのを防ぐことができる。また、トレンチ内部のシリコンＳｉと酸化膜ＳｉＯ２間に内在するストレス量を減少することもできる。従って、トレンチ底の形状が丸まり、シリコン基板Ｓｉからトレンチ底にかけてシリコンＳｉの転移ループ欠陥が生じることがなく、半導体装置の待機時の電流（スタンバイ電流）を数桁のオーダーで減少することが可能となった。
【００４６】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態について説明する。
図３は本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。
【００４７】
第１の実施の形態では、前述の図１（ｄ）のトレンチ酸化の前のライトエッチングの工程においては、図１（ｃ）で説明したようにフッ酸（ＨＦ）によるライトエッチングを行い、そのエッチング量は酸化シリコン（ＳｉＯ２）膜相当の膜厚２３０Åとされる。また、その後に行うトレンチ酸化では、  図１（ｄ）で説明したように、熱酸化法により、トレンチ１６におけるシリコン基板１０の露出面を酸化し、トレンチ酸化膜１８を形成するが、そのときのトレンチ酸化膜の酸化条件は、１０５０±３０℃（好ましくは１０５０℃）の範囲でドライ酸化、膜厚５００Åとしている。
【００４８】
トレンチ酸化が最適温度１０５０℃より低い場合には、図２で説明したことからも推定されるように、トレンチの上端部の形状が尖る傾向にあり、後のゲート酸化膜形成時に素子間のフィールド領域の端部でゲート酸化膜の薄膜化を生ずる。その結果、ＴＤＤＢ（経時絶縁破壊、Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎの略）の一種である、絶縁膜の良さを表すＱＤＢ特性が悪化する傾向にある。
【００４９】
そこで、第２の実施の形態では、トレンチ酸化膜を形成する前に、トレンチ１６に対してフッ酸を用いて行うライトエッチングの工程（図１（ｃ）の工程）において、パッド層１２の端部のエッチング量を、酸化シリコン膜（ＳｉＯ２）相当の膜厚３５０Åとし、従来のエッチング量（ＳｉＯ２相当の膜厚２３０Å）より増やすようにした。その他は、第１の実施の形態の製造方法と同様である。
【００５０】
これにより、図３に示すように、トレンチ１６が形成されたシリコン基板（Ｓｉ）１０の上部にあるパッド層１２としての酸化窒化シリコン（ＳｉＯＮ）膜を、矢印Ａにて示すようにトレンチ１６開口端部の辺縁からより多く後退させることができる。その結果、シリコンＳｉとストッパ層１４との間のＳｉＯ２後退空間２２を多く形成することができる。
【００５１】
従って、後のトレンチ酸化工程において、酸素Ｏ２の雰囲気で熱酸化を行うと、酸素Ｏ２がＳｉＯＮ膜の後退空間（Ｓｉ基板とＳｉ３Ｎ４膜との空間）２２により多く入り込み、結果としてトレンチ１６の上端部分に対する酸化が十分になされるようになる。その結果、図３の点線にて示すようにトレンチ１６の上端部の角が丸くなり、後のゲート酸化膜形成時に素子間のフィールド領域の端部でゲート酸化膜の薄膜化を抑制することが可能となる。
【００５２】
〔第３の実施の形態〕
次に、本発明の第３の実施の形態について説明する。
【００５３】
第１の実施の形態では、前述の図１（ａ）のパッド層形成工程で酸化窒化シリコンＳｉＯＮがシリコン基板１０と接触することで、シリコン基板１０が微量に窒化され、後にトランジスタ形成が完成したときに、ゲート酸化膜のＱＤＢ特性が良くなかった。また、酸化窒化シリコンＳｉＯＮはトレンチ酸化時の緩衝膜としては堅めであったため、トレンチ素子分離領域上部にシリコンＳｉと酸化シリコンＳｉＯ２間のストレスを内在させ、シリコンＳｉの転位ループ欠陥に対する余裕（マージン）があまりなかった。
【００５４】
さらに、前述の図１（ｈ）のプレ酸化の後に行われるプレアニール処理は、窒素Ｎ２の雰囲気中で高温長時間（１１００℃で９０分）行うことで、シリコン基板１０が微量に窒化され、後にトランジスタ形成が完成したときに、ゲート酸化膜のＱＤＢ特性が悪化していた。しかしながら、このプレアニール処理を削除することはできなかった。その理由は、トレンチ酸化工程によって、トレンチ内部も酸化されることにより、トレンチ内部でシリコンＳｉと酸化シリコン膜ＳｉＯ２間にストレスを内在させること、後のＮ＋などの高ドーズイオン注入工程により、基板内の拡散領域に欠陥を形成すること、さらにその後に熱処理を行うこと、などの組合せが原因で、シリコン基板の拡散領域の微小欠陥からトレンチ底の角部にかけてシリコンＳｉの転位ループ欠陥を生じてしまうため、ストレスを緩和することが目的のプレアニール処理を削除することができなかった。
【００５５】
そこで、第３の実施の形態では、図１（ａ）のパッド層形成工程において、パッド層１２としてＣＶＤ法による酸化窒化シリコン膜ＳｉＯＮの堆積に代えて、熱酸化法による酸化シリコン膜ＳｉＯ２を形成し、その酸化シリコン膜の酸化条件を、７５０℃のウエット酸化で、膜厚２００Åとした。なお、ウエット酸化とは、酸素Ｏ２＋水素Ｈ２の雰囲気での熱酸化である。
【００５６】
また、トレンチ酸化膜を形成する前に、トレンチ１６に対してフッ酸を用いて行うライトエッチング工程（図１（ｃ）の工程  ）において、そのエッチング量を、酸化シリコン膜相当の膜厚２６０Åとした。
【００５７】
さらに、図１（ｄ）のトレンチ酸化膜形成工程において、トレンチ酸化膜の酸化条件を、１０５０±３０℃の範囲でドライ酸化、膜厚３００Åとした。
【００５８】
さらに、トレンチ絶縁層２０が形成され更に前記パッド層１２が除去された後に行われるトランジスタ形成工程（図示せず）の前におけるプレ酸化工程（図１（ｈ）の工程）を、１１００℃以下のドライ酸化で、膜厚３００Åとした。
【００５９】
そして、トランジスタ形成工程（図示せず）の前におけるプレアニール工程を削除した。
【００６０】
その他は、第１の実施の形態の製造方法と同様である。
【００６１】
これにより、パッド層形成時に、パッド層１２としてＣＶＤ法などによる酸化窒化シリコン膜ＳｉＯＮに代えて、熱酸化法による酸化シリコン膜ＳｉＯ２に切り替えることで、トレンチ酸化膜１８の形成時における酸化温度を低温化して、トレンチ１６の底の形状を丸くし、さらにトレンチ酸化膜１８の膜厚を薄くしてトレンチ内部のシリコンＳｉと酸化シリコンＳｉＯ２間のストレスを減少させ、その結果転位ループ欠陥を生じることがなくなり、プレアニール処理を削除することができ、かつトランジスタ形成後のゲート酸化膜のＱＤＢ特性を向上することができた。
【００６２】
以上述べたように本発明によれば、中・高耐圧のトランジスタを基板に形成する場合に、基板の拡散領域の微小欠陥からトレンチ底の角部にかけてＳｉの転位ループ欠陥を生じることを防止でき、シャンクションリークを軽減して、半導体装置の待機時のスタンバイ電流を減少させることが可能な半導体装置の製造方法を実現することができる。
【００６３】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法を模式的に示す断面図。
【図２】トレンチ酸化時の温度条件によるトレンチ形状の変化を説明する図。
【図３】本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図。
【図４】従来例に係る半導体装置の製造方法の一工程を模式的に示す断面図。
【図５】従来例に係る半導体装置の製造方法の一工程を模式的に示す断面図。
【図６】従来例に係る半導体装置の製造方法の一工程を模式的に示す断面図。
【図７】従来例に係る半導体装置の製造方法の一工程を模式的に示す断面図。
【図８】従来例に係る半導体装置の製造方法に発生する問題点を説明する図。
【符号の説明】
１０…シリコン基板、１２…パッド層、１４…ストッパ層、１６…トレンチ、１８…トレンチ酸化膜、２０…トレンチ絶縁層、１１５…ゲート酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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