(57)【要約】【課題】試験装置が供給できる最大クロック周波数より高い周波数での動作試験が行える半導体記憶装置を提供する。【解決手段】最大動作周波数に応じた動作試験を行う際にテストモードコントローラ２２は、テスト信号ＴＥＳＴ１＝Ｈを出力する。これにより、排他的論理和回路５１は、外部より供給される周波数が同じで位相の異なるクロック信号ＣＬＯＣＫおよびクロック信号Ａ００を基に、クロック信号ＣＬＯＣＫの周波数に対して２倍の周波数の内部クロック信号ＣＬＫを生成する。【選択図】  図２
2004281001.tif 000002
【特許請求の範囲】
【請求項１】
同期型の半導体記憶装置であって、
データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、
外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、前記クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段と、
前記内部クロック信号に同期して前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記内部クロック生成手段は、前記複数のクロック信号の排他的論理和をとることで、前記クロック信号の周波数より高い周波数の内部クロック信号を生成することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
通常動作時にクロック信号が入力されるクロック信号入力ピンおよびアドレス信号が入力されるアドレス入力ピンを更に具備し、
最大動作周波数に応じた動作試験を行う試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第１のクロック信号と第２のクロック信号が供給される場合に、前記第１のクロック信号は前記クロック信号入力ピンより入力され、前記第２のクロック信号は前記アドレス入力ピンより入力され、前記内部クロック生成手段は、前記第１のクロックと前記第２のクロックの排他的論理和をとることで２倍速の内部クロック信号を生成することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のクロックと前記第２のクロックは位相が９０度ずれていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記動作試験時に、前記第２のクロックが入力される前記アドレス入力ピンに本来外部より入力されるアドレスデータの代わりとなる内部アドレスデータを生成するアドレスデータ生成手段を更に具備することを特徴とする請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
外部から入力されるコントロール信号に応じて最大動作周波数に応じた前記試験用動作を行うテストモードになるよう前記半導体記憶装置の内部を制御するテストモード制御信号を出力するテストモード制御手段を更に具備し、
前記アドレスデータ生成手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記内部アドレスデータを変化させることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
通常動作時にクロック信号が入力されるクロック信号入力ピンおよびコントロール信号が入力されるコントロール信号入力ピンを更に具備し、
前記試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第１のクロック信号と第２のクロック信号が供給されて、前記第１のクロック信号は前記クロック信号入力ピンより入力され、前記第２のクロック信号は前記コントロール信号入力ピンより入力される場合に、前記内部クロック生成手段は、前記第１のクロックと前記第２のクロックの排他的論理和をとることで２倍速の内部クロック信号を生成することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項８】
前記第１のクロックと前記第２のクロックは位相が９０度ずれていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記試験用動作時に、前記第２のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなる内部コントロール信号を生成するコントロール信号生成手段を更に具備することを特徴とする請求項７または請求項８に記載の半導体記憶装置。
【請求項１０】
記試験用動作時に、前記第２のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなるコントロール信号が他のコントロール信号入力ピンより入力されるよう制御するコントロール信号制御手段を更に具備することを特徴とする請求項７から請求項９のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックを基に動作する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、同期型半導体記憶装置の動作クロックのクロック周波数が高くなってきている。このため、半導体記憶装置の試験時において、半導体記憶装置に供給できるクロック周波数が十分高い試験装置が求められている。
【０００３】
例えば、ドライバのイネーブル、ディスイネーブル制御のタイミング信号を、ドライバの高レベル駆動、低レベル駆動制御に利用することにより、試験装置の最高試験速度の２倍の速度で試験をすることができる半導体ＩＣ試験装置が開示されている（例えば、特許文献１参照。）。
他にも例えば、データ幅に余裕はあるが動作速度が不十分なメモリテスタを使用して、高速の被試験体を試験できるようになるメモリ試験装置が開示されている（例えば、特許文献２参照。）。
【０００４】
【特許文献１】
特開平７−１１０３５７号公報
【特許文献２】
特開平８−２１１１２６号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置の試験時において、半導体記憶装置に供給できるクロック周波数が低い試験装置の場合は、その半導体記憶装置が動作できる最高周波数のクロックを供給する試験が行えないという問題がある。
【０００６】
この発明は、上述した事情を考慮してなされたもので、試験装置が供給できる最大クロック周波数より高い周波数での動作試験が行える半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明による半導体記憶装置においては、同期型の半導体記憶装置であって、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段と、内部クロック信号に同期してメモリセルアレイからのデータの読み出しおよびメモリセルアレイへのデータの書き込みを制御するデータ制御手段とを具備する。
【０００８】
これにより、本発明による半導体記憶装置においては、試験装置が供給できる最大クロック周波数より高い周波数の内部クロック信号を生成できるので、試験装置が供給できる最大クロック周波数より高い周波数の内部クロック信号を用いて動作試験を行うことが出来る。
【０００９】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である半導体記憶装置の全体構成について図を用いて説明する。
図１は、本発明の一実施形態による半導体記憶装置の全体構成を示すブロック図である。図１に示す半導体記憶装置は、アドレスラッチ／デコーダ１１、アドレスラッチ／デコーダ１１の出力を基にワード線の選択を行うロウデコーダ１２、データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイ１３、入力データおよび出力データを保持する入出力バッファ１４、入出力バッファ１４より入力データを取り込む入力データラッチ／コントローラ１５、選択されたビット線のプリチャージを行うセンス／スイッチ１６、後述するアドレスラッチ／デコーダ２０の出力を基にビット線を選択するカラムデコーダ１７、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０、電源回路２１、テストモードコントローラ２２を含む。尚、メモリセルアレイ１３の各メモリセルにはワード線およびビット線が接続されている。
【００１０】
図１に示すように、半導体記憶装置のコマンドデコーダ／タイミングコントローラ１９やテストモードコントローラ２２には、外部からのコントロール信号として、チップイネーブル信号／ＣＥ１、ＣＥ２や、ライトイネーブル信号／ＷＥや、下位及び上位バイトデータのマスク信号／ＬＢ、／ＵＢや、出力イネーブル信号／ＯＥが入力される。また、コマンドデコーダ／タイミングコントローラ１９には、半導体記憶装置におけるデータ処理の基準タイミングとなるクロック信号ＣＬＯＣＫも入力される。このクロック信号ＣＬＯＣＫを基に、コマンドデコーダ／タイミングコントローラ１９は、半導体記憶装置内の各回路へ同期動作の基準となる基準クロックを供給する。また、チップイネーブル信号ＣＥ２は、電源回路２１に入力され、半導体記憶装置の電源制御のコントロール信号となる。
【００１１】
また、半導体記憶装置は、アドレス入力ピンＡ００〜Ａ２０より入力される２１ビットのアドレスデータＡ００〜Ａ２０用のデータバスであるアドレスバスを備え、そのアドレスバスは、アドレスラッチ／デコーダ１１と、アドレスラッチ／デコーダ２０と、テストモードコントローラ２２に接続されている。また、半導体記憶装置は、１６ビットのデータＤＱ０１〜ＤＱ１６が入出力されるデータバスを備え、そのデータバスは、入出力バッファ１４と接続されている。
【００１２】
アドレスラッチ／デコーダ１１は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングで、アドレスバスに入力されるアドレスデータＡ００〜Ａ２０をラッチしてロウデコーダ１２用にデコードする。ロウデコーダ１２は、アドレスラッチ／デコーダ１１が出力するデコード値を更にデコードしてメモリセルアレイ１３中のメモリセルに接続されるワード線を活性化する。
【００１３】
また、アドレスラッチ／デコーダ２０は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングで、アドレスバスに入力されるアドレスデータＡ００〜Ａ２０をラッチしてカラムデコーダ１７用にデコードする。次に、カラムデコーダ１７は、アドレスラッチ／デコーダ２０の出力するデコード値を更にデコードしてカラムアドレスを出力する。センス／スイッチ１６は、カラムデコーダ１７の出力するカラムアドレスを基に、メモリセルアレイ１３中のメモリセルに接続されるビット線を活性化する。以上により、メモリセルアレイ１３中の１つのメモリセルアレイが選択される（以下、選択動作とする）。
【００１４】
ここで、例えばメモリセルアレイ１３へ任意のデータＤＱ０１〜ＤＱ１６を書き込む場合には、入出力バッファ１４は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、データバスに入力されるデータＤＱ０１〜ＤＱ１６を取り込み、取り込んだデータＤＱ０１〜ＤＱ１６を入力データとして入力データラッチ／コントローラ１５へ出力する。次に、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、入力データラッチ／コントローラ１５は、その入力データをセンス／スイッチ１６へ出力する。次に、センス／スイッチ１６は、メモリセルアレイ１３中のメモリセルにその入力データを書き込む処理を行う。この時、書き込む処理の対象となるメモリセルは、上述した選択動作により選択されたメモリセルである。
【００１５】
また、例えばメモリセルアレイ１３より、出力用データを読み出した場合には、入出力バッファ１４は、コマンドデコーダ／タイミングコントローラ１９からの制御タイミングに応じて、出力データコントローラ１３が出力する１６ビットの出力用データを取り込み、取り込んだ出力用データをデータＤＱ０１〜ＤＱ１６としてデータバスへ出力する。
尚、メモリセルアレイ１３よりデータを読み出す動作は、上述した選択動作により選択されたメモリセルよりセンス／スイッチ１６が出力用データを読み出して、これを出力データコントローラ１８が取り込み入出力バッファ１４へ出力用データとして出力する。
【００１６】
また、テストモードコントローラ２２は、半導体記憶装置が良品であるか否かを試験する際に、効率よく確実に試験するための回路であり、種々の試験に応じて半導体記憶装置内部の回路を試験用の状態を制御する。尚、種々の試験に応じた半導体記憶装置の動作モードを、テストモードとする。図１に示すように、テストモードコントローラ２２は、アドレスラッチ／デコーダ１１、ロウデコーダ１２、入出力バッファ１４、入力データラッチ／コントローラ１５、出力データコントローラ１８、コマンドデコーダ／タイミングコントローラ１９、アドレスラッチ／デコーダ２０、電源回路２１等に接続され、テストモード時に種々の制御を行う。
【００１７】
以上に示した、半導体記憶装置において、テスト時のクロック制御に本実施形態の特徴があり、通常動作については一般的な同期型半導体記憶装置と同様であるので、詳細な説明は省略する。尚、本実施形態におけるテスト時のクロック制御方法が適用できる半導体記憶装置の構成は上述した限りではなく、クロックを利用する同期型半導体記憶装置に用いて好適である。
【００１８】
次に、テストモードコントローラ２２と上述した構成回路との関係について説明する。
テストモードコントローラ２２は、入力される複数のコントロール信号の組み合わせで定義される各種コマンドをデコードして、コマンドデコーダ／タイミングコントローラ１９及びアドレスラッチ／デコーダ２０へテスト信号を出力する。また、テストモードコントローラ２２は、必要に応じてテストモード時に、アドレスラッチ／デコーダ１１、ロウデコーダ１２、入出力バッファ１４、入力データラッチ／コントローラ１５、出力データコントローラ１８、電源回路２１へもテスト信号を出力する。各回路は、テストモードコントローラ２２からのテスト信号を受けると予め定められたテスト用動作を行う。
【００１９】
本実施形態においては、テストモードコントローラ２２の出力するテスト信号に応じて（＝特定のテストモードになったら）、コマンドデコーダ／タイミングコントローラ１９は、半導体記憶装置内の各回路へ供給する内部クロック信号のクロック周波数を、半導体記憶装置の外部より供給されるクロック信号ＣＬＯＣＫの周波数より高くする処理（２倍にする処理）を行う。これにより、高周波数で動作する半導体記憶装置を試験する試験装置において、半導体記憶装置の最大動作周波数のクロック信号を供給する能力が無くても、半導体記憶装置内で、試験装置より供給される外部からのクロック信号より周波数の高い、上述した最大動作周波数に応じたクロック信号を生成することで、最大動作周波数での試験を該試験装置で行うことができる。すなわち、高性能（＝最大動作周波数のクロックを供給可能）の試験装置ではない、最大動作周波数のクロックを供給不可能な試験装置でも、高周波数で動作する半導体記憶装置の試験を行うことができる。これにより、安価な試験装置（＝高性能でない試験装置）を利用して高周波数で動作する半導体記憶装置を測定でき、半導体記憶装置のテストに関するコストを低減することができる。
【００２０】
次に、図１に示したクロック制御を行うためのテストモードコントローラ２２、コマンドデコーダ／タイミングコントローラ１９およびアドレスラッチ／デコーダ２０の構成について第１の実施形態を説明する。
図２は、本発明の第１の実施形態におけるテストモードコントローラ２２、コマンドデコーダ／タイミングコントローラ１９およびアドレスラッチ／デコーダ２０の概略構成を示す図である。図２において、コマンドデコーダ／タイミングコントローラ１９およびアドレスラッチ／デコーダ２０は、上述したクロック制御に関係する部分のみを図示している。
【００２１】
図２において、４１は、テストモードデコーダであり、アドレスデータＡ０１およびＡ０２の値を基に、ＴＡ０１〜ＴＡ０４までのテストモード信号を生成する。この時、アドレスデータＡ０１、Ａ０２とテストモード信号ＴＡ０１〜ＴＡ０４の関係は、以下に示す表１のようになる。
【表１】
2004281001.tif 000003
上記の表１に示すように、Ａ０１とＡ０２のデータ（Ｈ（ハイ）ｏｒＬ（ロー））の組み合わせに応じてテストモード信号ＴＡ０１〜ＴＡ０４が選択的にＨになる。
【００２２】
また、４２は、テストモード開始／終了回路であり、外部より入力されるコントロール信号（／ＣＥ１、ＣＥ２、／ＯＥ、／ＷＥ、／ＵＢ、／ＬＢ）の組み合わせに応じてテストモード開始信号ＥＮＴＲＹおよびテストモード終了信号ＥＸＩＴを出力する。具体的には、ＣＥ２＝Ｈ、／ＣＥ１＝Ｌ、／ＷＥ＝Ｌ、／ＯＥ＝Ｌ、／ＵＢ＝Ｈ、／ＬＢ＝Ｈという、イリーガルなコマンドが入力されると、テストモード開始／終了回路４２がこれをデコードして、テストモード開始信号ＥＮＴＲＹ（アクティブハイのパルス）を出力する。尚、本実施形態においては、このイリーガルなコマンドが、倍速のクロックでの動作試験を行うテストモードを開始するためのコマンドである。
【００２３】
ただしテストモード開始／終了回路４２には、テストモードデコーダ４１よりテストモード信号ＴＡ０４が入力されており、テストモード信号ＴＡ０４＝Ｈの時には、上述したイリーガルなコマンドが入力されると、テストモード終了信号ＥＸＩＴ（アクティブロウのパルス）を発生する。ここで、アクティブハイのパルスとは、一定時間のみ立ち上がるパルス波形の信号であり、アクティブロウのパルスとは、一定時間のみ立ち下がるパルス波形の信号である。
【００２４】
また、４３〜４５は、テストモードラッチ回路であり、テストモード開始／終了回路４２からのテストモード開始信号ＥＮＴＲＹの立ち上がりで、テストモード信号ＴＡ０１〜ＴＡ０３をラッチして、ラッチしたデータをテスト信号ＴＥＳＴ１〜ＴＥＳＴ３として出力する。また、テストモードラッチ回路４３〜４５は、テストモード開始／終了回路４２からのテストモード終了信号ＥＸＩＴの立ち下がりでラッチ中のデータをリセットする。また、上述したテスト信号ＴＥＳＴ１〜３の何れか１つが選択的にＨとなることで、ＴＥＳＴ１〜ＴＥＳＴ３までそれぞれが異なる種類の試験を半導体記憶装置で行う状態に設定する。尚、本実施形態においては、テスト信号ＴＥＳＴ１＝Ｈで倍速クロックによるテストモード開始とする。
【００２５】
以上により、アドレスデータＡ０１、Ａ０２およびテストモード信号ＴＡ０１〜ＴＡ０４とＴＥＳＴ１〜ＴＥＳＴ３の関係は上述した表１に示す関係となる。すなわち、テストモード信号ＴＡ０１〜ＴＡ０３が各々Ｈになれば、テスト信号ＴＥＳＴ１〜ＴＥＳＴ３も各々Ｈとなり、テストモード信号ＴＡ０４がＨになると、テスト信号ＴＥＳＴ１〜ＴＥＳＴ３の全てがＬになる。
【００２６】
次に、５１は、排他的論理和回路であり、テストモードラッチ回路４３より入力されるテスト信号ＴＥＳＴ１＝Ｌ（通常動作モード）の時は、外部より入力されるクロック信号ＣＬＯＣＫを位相および周波数を変えずに内部クロック信号ＣＬＫとして出力する。また、テスト信号ＴＥＳＴ１＝Ｈ（倍速クロックによるテストモード）の時は、排他的論理和回路５１は、外部より入力されるアドレスデータＡ００を用いてクロック信号ＣＬＯＣＫの周波数を２倍した内部クロック信号ＣＬＫを生成して出力する。具体的には、排他的論理和回路５１は、外部より入力されるアドレスデータＡ００とクロック信号ＣＬＯＣＫの排他的論理和を内部クロック信号ＣＬＫとして出力する。尚、この時、アドレスデータＡ００は、クロック信号ＣＬＯＣＫと位相が９０度ずれたクロック信号となるようなデータ列である。具体例を示すと、以下に示す表２のようになる。
【表２】
2004281001.tif 000004
【００２７】
上記の表２に示すように、クロック信号ＣＬＯＣＬにおけるＨ、Ｌを繰り返す周期に比べて、内部クロック信号ＣＬＫのＨ、Ｌを繰り返す周期は２倍になっている。また、クロック信号ＣＬＯＣＫとアドレスデータＡ００の排他的論理和が、内部クロックＣＬＫであることも分かる。尚、排他的論理和回路５１の詳細については後述する。また、上述したように、排他的論理和回路５１は、コマンドデコーダ／タイミングコントローラ１９の一部の回路である。
【００２８】
次に、６１は、アドレス発生回路であり、テストモードラッチ回路４３より入力されるテスト信号ＴＥＳＴ１＝Ｌ（通常動作モード）の時は、外部より入力されるアドレスデータＡ００をそのまま内部アドレスデータＩＡ００として出力する。また、テスト信号ＴＥＳＴ１＝Ｈ（倍速クロックによるテストモード）の時は、アドレス発生回路６１は、外部から入力されるアドレスデータＡ００ではなく、自らが生成したアドレスデータを内部アドレスデータＩＡ００として出力する。
【００２９】
具体的には、アドレス発生回路６１は、テストモードデコーダ４１から入力されるテストモード信号ＴＡ０１と、テストモード開始／終了回路４２から入力されるテストモード開始信号ＥＮＴＲＹの立ち上がりに応じて反転するアドレスデータを生成する。すなわち、アドレス発生回路６１は、位相のずれたクロック信号が入力されるアドレス入力ピンＡ００には、本来、入力されるべきアドレスデータＡ００が入力されないので、代わりに内部で自動生成するための回路である。尚、アドレス発生回路６１の詳細については後述する。
【００３０】
６２は、アドレスラッチ回路であり、内部アドレスデータＩＡ００をラッチして内部アドレスＣＡ００を確定する。また、上述したように、アドレス発生回路６１およびアドレスラッチ回路６２は、アドレスラッチ／デコーダ２０の一部の回路である。
以上に示したように、本実施形態における半導体記憶装置は、テストモード時に、アドレス入力ピンＡ００にクロック信号ＣＬＯＣＫと９０度位相のずれたクロック信号を入力することで、クロック信号ＣＬＯＣＫの２倍の周波数である内部クロックＣＬＫを生成することができる。これにより、半導体記憶装置の最大動作周波数の半分までの周波数のクロック信号しか生成できない試験装置であっても、半導体記憶装置内で外部からのクロック信号の２倍速の内部クロック信号を生成するので、最大動作周波数での動作試験を行うことができる。
【００３１】
尚、アドレスラッチ／デコーダ１１も、図２に示すアドレスラッチ／デコーダ２０の一部の構成を備える。また、本実施形態においては、アドレス入力ピンＡ００にクロック信号ＣＬＯＣＫと９０度位相のずれたクロック信号を入力したが、他のアドレス入力ピン（本実施形態ではＡ０３〜Ａ２０）であってもよい。但し、例えばアドレス入力ピンＡｍ（ｍはアドレス入力ピン数０３〜２０）に位相のずれたクロック信号を入力してクロック信号ＣＬＯＣＫと排他的論理和をとる場合には、アドレス発生回路６１で、テストモード時にアドレスデータＩＡｍ（ｍはアドレス入力ピン番号０３〜２０）を自動で発生する必要がある。すなわち、位相のずれたクロック信号の入力に使用した入力ピン（例えば、Ａｍ）に接続される信号線には、擬似的なデータ（例えばアドレスデータＡｍ）を半導体記憶装置内で生成して、入力する必要がある。また、上述したｍが０３から始まっているのは、本実施形態ではＡ０１、Ａ０２はテストモードデコーダ４１で使用しているため対象外となるからである。
【００３２】
次に、図２に示した排他的論理和５１の回路構成について説明する。
図３は、図２に示した排他的論理和５１の回路構成例を示す図である。図３に示すように、排他的論理和５１は、インバータ７１，７３〜７５、ＮＡＮＤ７２、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチ７６，７７より構成されている。尚、ＭＯＳスイッチ７６および７７は、ｎチャネルＭＯＳトランジスタのソース端子およびドレイン端子とｐチャネルＭＯＳトランジスタのソース端子およびドレイン端子がそれぞれ接続され、そのｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート端子に極性の異なる制御信号を入力することで、ソース端子とドレイン端子間の導通をオン／オフする構成である。
【００３３】
具体的には、インバータ７１の入力端子にアドレスデータＡ００を供給する信号線が接続される。インバータ７１の出力端子には、ノードＮ０３を介してＮＡＮＤ７２の一方の入力端子に接続される。また、ＮＡＮＤ７２の他方の入力端子は、テスト信号ＴＥＳＴ１を供給するテストモードラッチ回路４３の出力端子と接続される。また、ＮＡＮＤ７２の出力端子は、ノードＮ０４を介してインバータ７３の入力端子およびＭＯＳスイッチ７６とＭＯＳスイッチ７７の相互接続点に接続される。尚、ＭＯＳスイッチ７６とＭＯＳスイッチ７７の相互接続点とは、具体的には、ＭＯＳスイッチ７６のｐチャネルＭＯＳトランジスタのゲート端子とＭＯＳスイッチ７７のｎチャネルＭＯＳトランジスタのゲート端子との相互接続点である。
【００３４】
また、インバータ７３の出力端子は、ノードＮ０５を介して、ＭＯＳスイッチ７６のｎチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ７７のｐチャネルＭＯＳトランジスタのゲート端子と接続される。また、インバータ７４の入力端子にはクロック信号ＣＬＯＣＫを供給する信号線が接続される。また、インバータ７４の出力端子には、ノードＮ０１を介して、ＭＯＳスイッチ７６の入力端子およびインバータ７５の入力端子が接続される。インバータ７５の出力端子は、ノードＮ０２を介してＭＯＳスイッチ７７の入力端子に接続される。また、ＭＯＳスイッチ７６、７７の出力端子は接続され、その相互接続点より内部クロックＣＬＫが出力される。
【００３５】
以上の構成により、テスト信号ＴＥＳＴ１＝Ｌの時は、ＮＡＮＤ７２の出力端子に接続されたノードＮ０４が、インバータ７１の出力に関係なくＨになる。これにより、インバータ７３の出力端子に接続されたノードＮ０５は、常時Ｌとなる。すなわち、ＭＯＳスイッチ７６はオフし、ＭＯＳスイッチ７７はオンした状態となる。これにより、２段のインバータ７４、７５を通過したクロック信号ＣＬＯＣＫが内部クロック信号ＣＬＫとして出力される。
【００３６】
また、テスト信号ＴＥＳＴ１＝Ｈの時は、ＮＡＮＤ７２の出力端子に接続されたノードＮ０４が、インバータ７１の出力の変化（アドレスＡ００に入力されるクロック信号が反転したＨ、Ｌの繰り返し）に応じてＬ、Ｈと変化する。これにより、インバータ７３の出力端子に接続されたノードＮ０５は、Ｈ、Ｌと変化する。これにより、ノードＮ０４のＨ、ＬおよびノードＮ０５のＬ、Ｈの繰り返しに応じて、ＭＯＳスイッチ７６はオン、オフを繰り返し、ＭＯＳスイッチ７７はオフ、オンを繰り返す。すなわち、アドレスＡ００に入力されるクロック信号のＬ、Ｈの繰り返しに応じて、ＭＯＳスイッチ７６はオン、オフを繰り返し、ＭＯＳスイッチ７７はオフ、オンを繰り返す。
【００３７】
アドレスＡ００に入力されているクロック信号は、クロック信号ＣＬＯＣＫと９０度位相がずれている（進んでいる）ので、クロック信号ＣＬＯＣＫの立ち上がり前後は、ＭＯＳスイッチ７６がオフしてＭＯＳスイッチ７７がオンするので、クロック信号ＣＬＯＣＫはそのまま内部クロック信号ＣＬＫとなる。また、クロック信号ＣＬＯＣＫの立ち下がり前後は、ＭＯＳスイッチ７６がオンしてＭＯＳスイッチ７７がオフするので、クロック信号ＣＬＯＣＫは反転して内部クロック信号ＣＬＫとなる。以上の動作によりクロック信号ＣＬＯＣＫに比べて２倍の周波数である内部クロック信号ＣＬＫを生成する。
【００３８】
次に、図２に示したアドレス発生回路６１の回路構成例について説明する。
図４は、図２に示したアドレス発生回路６１の回路構成例を示す図である。図４に示すように、アドレス発生回路６１は、ＮＡＮＤ８１と、インバータ８２、８４、８５、８７、８８、８９、９１、９２と、ＭＯＳスイッチ８３、８６、９３、９４と、ＮＯＲ９０とより構成されている。
【００３９】
図４に示すように、ＮＡＮＤ８１の２つの入力端子には、テストモードデコーダ４１の出力するテストモード信号ＴＡ０１の信号線と、テストモード開始／終了回路４２が出力するテストモード開始信号ＥＮＴＲＹの信号線とが接続されている。また、ＮＡＮＤ８１の出力端子は、ノードＮ０６を介してインバータ８２の入力端子、ＭＯＳスイッチ８３のｎチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ８６のｐチャネルＭＯＳトランジスタのゲート端子に接続されている。
【００４０】
また、インバータ８２の出力端子は、ノードＮ０７を介して、ＭＯＳスイッチ８３のｐチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ８６のｎチャネルＭＯＳトランジスタのゲート端子に接続されている。また、ＭＯＳスイッチ８３の出力端子は、ノードＮ０８を介してインバータ８４の入力端子およびインバータ８５の出力端子と接続されている。また、インバータ８４の出力端子は、ノードＮ０９を介して、ＭＯＳスイッチ８６の入力端子およびインバータ８５の入力端子に接続されている。また、ＭＯＳスイッチ８６の出力端子は、ノードＮ１０を介して、インバータ８７の入力端子およびインバータ８８の出力端子に接続される。
【００４１】
また、インバータ８７の出力端子は、ノードＮ１１を介して、インバータ８８の入力端子およびＮＯＲ９０の一方の端子に接続される。また、ＮＯＲ９０の他方の端子には、テストモードラッチ回路４３の出力するテスト信号ＴＥＳＴ１の信号線がインバータ８９を介して接続される。また、ＮＯＲ９０の出力端子は、インバータ９２を介してＭＯＳスイッチ９４の入力端子に接続される。更に、ＮＯＲ９０の出力端子は、ＭＯＳスイッチ８３の入力端子にも接続される。また、テスト信号ＴＥＳＴ１の信号線は、インバータ９１の入力端子およびＭＯＳスイッチ９３とＭＯＳスイッチ９４の相互接続点に接続される。尚、ＭＯＳスイッチ９３とＭＯＳスイッチ９４の相互接続点とは、ＭＯＳスイッチ９３のｐチャネルＭＯＳトランジスタのゲート端子と、ＭＯＳスイッチ９４のｎチャネルＭＯＳトランジスタのゲート端子との相互接続点のことである。
【００４２】
インバータ９１の出力端子は、ノードＮ１５を介してＭＯＳスイッチ９３のｎチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ９４のｐチャネルＭＯＳトランジスタのゲート端子と接続される。また、ＭＯＳスイッチ９３の入力端子には、アドレスデータＡ００の信号線が接続される。また、ＭＯＳスイッチ９３の出力端子とＭＯＳスイッチ９４の出力端子は接続され、その相互接続点より内部アドレス信号ＩＡ００を出力する。尚、上述した構成からも分かるように、インバータ８４と８５およびインバータ８７と８８は、データをラッチするラッチ回路を構成している。また、ＮＡＮＤ８１、インバータ８２，８４，８５，８７，８８，９２、ＭＯＳスイッチ８３、８６と、ＮＯＲ９０は、テストモード開始信号ＥＮＴＲＹの立ち上がりによりカウントアップする１ビットのカウンタ回路９５を構成している。
【００４３】
以上の構成により、テスト信号ＴＥＳＴ１＝Ｌの時は、ＭＯＳスイッチ９３がオンして、ＭＯＳスイッチ９４がオフしているのでＩＡ００＝Ａ００と外部からのアドレスデータＡ００の値がそのまま出力され、アドレスラッチ回路６２に入力される。すなわち、テストモードでない場合は、外部からのアドレスデータＡ００をそのまま内部アドレスデータＩＡ００とする。
【００４４】
また、テスト信号ＴＥＳＴ１＝Ｈの時は、ＭＯＳスイッチ９３がオフして、ＭＯＳスイッチ９４がオンしている。ここでＭＯＳスイッチ９４の入力端子にはカウンタ回路９５の出力が接続されているので、この出力がＭＯＳスイッチ９４を介してアドレスラッチ回路６２へ入力される。このカウンタ回路９５はテスト信号ＴＥＳＴ１＝Ｌの時は、インバータ８９の出力であるノードＮ１４＝ＨになりＮＯＲ９０の出力であるノードＮ１２＝Ｌとなる。ＴＥＳＴ１＝ＬなのでＭＯＳスイッチ９４はオフしている。ＭＯＳスイッチ９３はオンしていてＩＡ００＝Ａ００が出力される。
【００４５】
この時、テストモード開始信号ＥＮＴＲＹがＬの場合は、ＮＡＮＤ８１の出力であるノードＮ０６＝Ｈとなり、ノードＮ０７＝Ｌとなる。これにより、ＭＯＳスイッチ８３がオンして、ＭＯＳスイッチ８６はオフするので、ノードＮ０８は、ノードＮ１２同じＬとなり、ノードＮ０９＝Ｈとなる。また、このノードＮ０８、Ｎ０９の状態は、インバータ８４，８５で構成するラッチ回路でラッチされている。
【００４６】
次に、上述した状態で、テストモードコントローラ２２において、アドレスＡ０１，Ａ０２が共にＬでテストモード信号ＴＡ０１＝Ｈの時に、テストモード開始信号ＥＮＴＲＹが立ち上がると、テストモードラッチ回路４３においてＴＡ０１＝Ｈがラッチされ、テスト信号ＴＥＳＴ１＝Ｈとなる。尚、テスト信号ＴＥＳＴ１＝Ｈは、テストモード終了信号ＥＸＩＴが立ち下がるまでテストモードラッチ回路４３に保持される。
【００４７】
上述したテストモードコントローラ２２の動作に応じて、テストモード信号ＴＡ０１＝Ｈでテストモード開始信号ＥＮＴＲＹ＝ＨがＮＡＮＤ８１に入力される。これにより、ノードＮ０６＝Ｌとなり、ノードＮ０７＝Ｈとなり、ＭＯＳスイッチ８３がオフして、ＭＯＳスイッチ８６はオンする。これにより、ラッチされていたノードＮ０９＝ＨがＭＯＳスイッチ８６を介して伝播してノードＮ１０＝Ｈとなり、ノードＮ１１＝Ｌとなる。また、このノードＮ１０、Ｎ１１の状態は、インバータ８７，８８で構成するラッチ回路でラッチされている。ノードＮ１１＝Ｌ、ノードＮ１４＝ＬなのでＮＯＲ９０はノードＮ１２＝Ｈを出力し、インバータ９２はノードＮ１３＝Ｌを出力する。これにより、ＭＯＳスイッチ９４を介してノードＮ１３＝Ｌの値が、内部アドレスデータＩＡ００＝Ｌとして出力される。
【００４８】
次に、テストモード開始信号ＥＮＴＲＹ＝Ｌに戻ると、ノードＮ０６＝Ｈ、ノードＮ０７＝Ｌに戻り、ＭＯＳスイッチ８３がオンして、ＭＯＳスイッチ８６はオフする。これにより、ＭＯＳスイッチ８３がオンしているのでノードＮ０８＝ノードＮ１２＝Ｈ、ノードＮ０９＝Ｌになる。
【００４９】
次に再び、テストモード開始信号ＥＮＴＲＹが立ち上がると、ＴＡ０１＝Ｈであるので、ノードＮ０６＝Ｌ、ノードＮ０７＝Ｈとなり、ＭＯＳスイッチ８３がオフして、ＭＯＳスイッチ８６はオンする。これにより、ラッチされていたノードＮ０９＝ＬがＭＯＳスイッチ８６を介して伝播しノードＮ１０＝Ｌとなり、ノードＮ１１＝Ｈになる。これにより、ノードＮ１２＝Ｌとなり、ノードＮ１３＝Ｈとなるので、内部アドレスＩＡ００＝Ｈに反転する。
【００５０】
次に、テストモード開始信号ＥＮＴＲＹ＝Ｌになると、Ｎ０６＝Ｈ，Ｎ０７＝Ｌにもどり、ＭＯＳスイッチ８３がオンして、ＭＯＳスイッチ８６はオフする。これにより、ＭＯＳスイッチ８３がオンしているのでノードＮ０８＝ノードＮ１２＝Ｌとなり、ノードＮ０９＝Ｈとなる。
【００５１】
以上に示すように、アドレス発生回路６１は、テストモードコントローラ２２から入力されるテストモード信号ＴＡ０１、テストモード開始信号ＥＮＴＲＹ、テスト信号ＴＥＳＴ１の制御により、倍速クロックによるテストモード時に内部アドレスＡ００を生成する。また、アドレス発生回路６１は、テストモード開始信号ＥＮＴＲＹの立ち上がりでカウントアップするカウンタ回路９５を備えるので、テストモード開始信号ＥＮＴＲＹが入力される度に、内部アドレスデータＩＡ００を反転することができる。
【００５２】
次に、図１〜図４に示した本実施形態における半導体記憶装置における２倍速のクロックで試験を行うテストモード時の動作について説明する。
図５は、図１〜図４に示した本実施形態における半導体記憶装置における２倍速のクロックで試験を行うテストモード時の動作を示す波形図である。図５に示すように、コントロール信号の初期値としてＣＥ２＝Ｈ、／ＣＥ１＝Ｌ、／ＷＥ＝Ｈ、／ＯＥ＝Ｈ、／ＵＢ＝Ｈ、／ＬＢ＝Ｈが入力されている。また、クロック入力ピンにはクロック信号ＣＬＯＣＫが入力され、アドレス入力ピンＡ００にはクロック信号ＣＬＯＣＫより９０度位相が進んだクロック信号が入力されている。また、アドレス入力ピンＡ０１＝Ｌ、アドレス入力ピンＡ０２＝Ｌが入力されている。これにより、テストモードデコーダ４１は、テストモード信号ＴＡ０１＝Ｈ、テストモード信号ＴＡ０２〜ＴＡ０４＝Ｌを出力する。
【００５３】
図５に示すように時刻ｔ１の前までは、まだテストモードではないので、クロック信号ＣＬＯＣＫがそのまま内部クロックＣＬＫとして出力され、アドレス入力ピンＡ００に入力される信号も、そのまま内部アドレスＩＡ００として出力されている。次に、時刻ｔ１で、コントロール信号／ＷＥ＝Ｌ、／ＯＥ＝Ｌに立ち下げることで、倍速クロックで試験を行うテストモードを指示するコマンドとして、ＣＥ２＝Ｈ、／ＣＥ１＝Ｌ、／ＷＥ＝Ｌ、／ＯＥ＝Ｌ、／ＵＢ＝Ｈ、／ＬＢ＝Ｈという、イリーガルなコントロール信号が入力される。これにより、テストモードコントローラ２２においてテストモード開始／終了回路４２は、テストモード開始信号ＥＮＴＲＹを立ち上げる。尚、図５に示すように、コントロール信号／ＷＥ、／ＯＥは、所定時間後にＨに戻るアクティブロウパルスである。
【００５４】
このテストモード開始信号ＥＮＴＲＹの立ち上がりをテストモードラッチ回路４３〜４５が受信して、テストモード信号ＴＡ０１〜ＴＡ０３のデータをラッチする。尚、テストモード開始／終了回路４２内においても、テストモード信号ＴＡ０４のデータをラッチしてもよい。これにより、テストモードラッチ回路４３は、テストモード信号ＴＡ０１＝Ｈをラッチしてテスト信号ＴＥＳＴ１＝Ｈを出力する。また、テストモードラッチ回路４４、４５が出力するテスト信号ＴＥＳＴ２，３は、Ｌのままである。
【００５５】
テスト信号ＴＥＳＴ１＝Ｈになると、排他的論理和回路５１は、外部からのクロック信号ＣＬＯＣＫと、アドレス入力ピンＡ００に入力される９０度位相の進んだクロック信号の排他的論理和をとり、内部クロックＣＬＫを出力する。尚、上述したように、この内部クロックＣＬＫは、クロック信号ＣＬＯＣＫの２倍の周波数である。また、テスト信号ＴＥＳＴ１＝Ｈになると、アドレス発生回路６１は、カウンタ回路９５の出力がＬなので、内部アドレスデータＩＡ００＝Ｌを出力する。この状態でリード、ライトを行って正しく動作するか試験を行う。
【００５６】
次に、時刻ｔ２で、再び、コントロール信号／ＷＥ、／ＯＥが立ち下がると、テストモード開始信号ＥＮＴＲＹが立ち上がり、アドレス発生回路６１内のカウンタ回路９５がカウントアップされて、内部アドレスデータＩＡ００＝Ｈに反転する。次に、時刻ｔ３で、アドレス入力ピンＡ０１、Ａ０２への入力がともにＨになると、テストモードデコーダ４１が出力するテストモード信号ＴＡ０１は立ち下がりＬとなり、テストモード信号ＴＡ０４が立ち上がりＨとなる。この状態でまたリード、ライトを行って正しく動作するか試験を行う。
【００５７】
次に、時刻ｔ４で、再び、コントロール信号／ＷＥ、／ＯＥが立ち下がると、テストモード信号ＴＡ０４＝Ｈなので、テストモード開始／終了回路４２は、テストモード終了信号ＥＸＩＴを立ち下げる。これにより、テストモードラッチ回路４３は、テスト信号ＴＥＳＴ１をリセットしてＬを出力する。また、テストモードラッチ回路４４、４５が出力するテスト信号ＴＥＳＴ２、３もリセットされる。すなわち、テスト信号ＴＥＳＴ２、３は、Ｌのままである。
【００５８】
また、時刻ｔ４以降は、テスト信号ＴＥＳＴ１がＬになることで、テストモードではないので、クロック信号ＣＬＯＣＫがそのまま内部クロックＣＬＫとして出力され、アドレス入力ピンＡ００に入力される信号も、そのまま内部アドレスＩＡ００として出力される。
【００５９】
以上に示すように、本実施形態の半導体記憶装置によれば、位相差のある２つのクロック信号をクロック入力ピンと他の入力ピン（アドレス入力ピン）から入力して、その２つのクロック信号の排他的論理和をとることで、２倍速のクロック信号を半導体記憶装置内部で生成することができる。これにより、試験装置により半導体記憶装置の動作試験を行い場合に、試験装置が供給可能なクロック周波数より高い周波数での動作試験を行うことができる。また、２つ目のクロック信号の入力に用いたアドレス入力ピンより本来入力されるアドレスデータの代わりに、内部で生成したアドレスデータを用いることができるので、漏れなく動作パターンを検証することができる。
【００６０】
尚、上述した実施形態においては、２つの位相の異なるクロックより２倍速クロックを生成する方法を示したが、この限りではなく、ｎ個の位相の異なるクロックより、ｎ倍速クロックを生成してもよい。（ｎは自然数）
【００６１】
次に、図１に示したクロック制御を行うためのテストモードコントローラ２２およびコマンドデコーダ／タイミングコントローラ１９の構成について第２の実施形態を説明する。
第２の実施形態においては、図２〜図４に示したようにアドレス入力ピンにクロック信号を入力するのではなく、コントロール信号入力ピンの１つにクロック信号ＣＬＯＣＫと位相の異なるクロック信号を供給する。
図６は、本発明の第２の実施形態におけるテストモードコントローラ２２およびコマンドデコーダ／タイミングコントローラ１９の概略構成を示す図である。
【００６２】
図６において、図２と異なるのは、図２の排他的論理和回路５１およびアドレス発生回路６１、アドレスラッチ回路６２の代わりに、排他的論理和回路５１ａおよびコントロール信号発生回路５２を具備する点であり、その他の構成は同様であるので、説明を省略する。まず、排他的論理和回路５１ａは、図３に示した排他的論理和回路５１におけるアドレスデータＡ００の入力を、コントロール信号／ＵＢの入力に変更した構成であり、他の構成は同様であるので、詳細な説明は省略する。
【００６３】
また、コントロール信号発生回路５２は、コマンドデコーダ／タイミングコントローラ１９に含まれる回路であり、その構成は、図４に示したアドレス発生回路６１のアドレスデータＡ００の入力を、コントロール信号／ＵＢの入力に変更し、出力する内部アドレスＩＡ００を、内部コントロール信号ＩＵＢに変更した構成であり、他の構成は同様であるので、詳細な説明は省略する。すなわち、コントロール信号発生回路５２は、テスト信号ＴＥＳＴ１がＨの間に、テストモード開始信号ＥＮＴＲＹが立ち上がる度に、内部コントロール信号ＩＵＢを反転させて出力する。
【００６４】
以上に示すように、本実施形態の半導体記憶装置によれば、位相差のある２つのクロック信号をクロック入力ピンと他の入力ピン（コントロール信号入力ピン）から入力して、その２つのクロック信号の排他的論理和をとることで、２倍速のクロック信号を半導体記憶装置内部で生成することができる。これにより、試験装置により半導体記憶装置の動作試験を行い場合に、試験装置が供給可能なクロック周波数より高い周波数での動作試験を行うことができる。また、２つ目のクロック信号の入力に用いたコントロール信号入力ピンより本来入力されるコントロール信号の代わりに、内部で生成したコントロール信号を用いることができるので、漏れなく動作パターンを検証することができる。
【００６５】
次に、図６に示した第２の実施形態と異なる第３の実施形態を説明する。
但し、第３の実施形態も第２の実施形態と同様に、コントロール信号入力ピンの１つにクロック信号ＣＬＯＣＫと位相の異なるクロック信号を供給する実施形態である。
図７は、本発明の第３の実施形態におけるコマンドデコーダ／タイミングコントローラ１９の概略構成を示す図である。
【００６６】
第３の実施形態において、第２の実施形態と異なるのは、図６のコントロール信号発生回路５２の代わりにコントロール信号制御回路１０１を具備する点であり、その他の構成は同様であるので、図７においてはテストモードコントローラ２２を省略している。尚、図７の排他的論理和回路５１ａは、図６の排他的論理和回路５１ａと同様に、図３に示した排他的論理和回路５１におけるアドレスデータＡ００の入力を、コントロール信号／ＵＢの入力に変更した構成であり、他の構成は同様であるので、詳細な説明は省略する。
【００６７】
次に、コントロール信号制御回路１０１について説明する。
図７に示すように、コントロール信号制御回路１０１は、インバータ１０２、ＭＯＳスイッチ１０３、１０４より構成される。テストモードラッチ回路４３よりテスト信号ＴＥＳＴ１を供給する信号線は、インバータ１０２の入力端子および、ＭＯＳスイッチ１０３のｐチャネルＭＯＳトランジスタのゲート端子とＭＯＳスイッチ１０４のｎチャネルＭＯＳトランジスタのゲート端子との相互接続点に接続される。また、インバータ１０２の出力端子は、ＭＯＳスイッチ１０３のｎチャネルＭＯＳトランジスタのゲート端子およびＭＯＳスイッチ１０４のｐチャネルＭＯＳトランジスタのゲート端子に接続される。また、外部からのコントロール信号／ＵＢが供給される信号線は、ＭＯＳスイッチ１０３の入力端子に接続される。また、外部からのコントロール信号／ＬＢが供給される信号線は、ＭＯＳスイッチ１０４の入力端子に接続される。また、ＭＯＳスイッチ１０３およびＭＯＳスイッチ１０４の出力は接続され、その相互接続点よりコントロール信号／ＵＢの内部コントロール信号ＩＵＢが出力される。
【００６８】
上述した構成により、倍速クロックによるテストモードの場合（テスト信号ＴＥＳＴ１＝Ｈの場合）は、ＭＯＳスイッチ１０３がオフしてＭＯＳスイッチ１０４がオンするので、コントロール信号／ＬＢがそのまま内部コントロール信号ＩＵＢとして出力される。また、通常モードの場合（テスト信号ＴＥＳＴ１＝Ｌの場合）は、ＭＯＳスイッチ１０３がオンしてＭＯＳスイッチ１０４がオフするので、コントロール信号／ＵＢがそのまま内部コントロール信号ＩＵＢとして出力される。以上に示すように、図７の構成であっても、図６に示した半導体記憶装置と同様の効果が期待できる。
【００６９】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【００７０】
（付記１）  同期型の半導体記憶装置であって、
データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイと、
外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、前記クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段と、
前記内部クロック信号に同期して前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御するデータ制御手段と
を具備することを特徴とする半導体記憶装置。
【００７１】
（付記２）  前記内部クロック生成手段は、前記複数のクロック信号の排他的論理和をとることで、前記クロック信号の周波数より高い周波数の内部クロック信号を生成することを特徴とする付記１に記載の半導体記憶装置。
【００７２】
（付記３）  通常動作時にクロック信号が入力されるクロック信号入力ピンおよびアドレス信号が入力されるアドレス入力ピンを更に具備し、
最大動作周波数に応じた動作試験を行う試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第１のクロック信号と第２のクロック信号が供給される場合に、前記第１のクロック信号は前記クロック信号入力ピンより入力され、前記第２のクロック信号は前記アドレス入力ピンより入力され、前記内部クロック生成手段は、前記第１のクロックと前記第２のクロックの排他的論理和をとることで２倍速の内部クロック信号を生成することを特徴とする付記１に記載の半導体記憶装置。
【００７３】
（付記４）  前記第１のクロックと前記第２のクロックは位相が９０度ずれていることを特徴とする付記３に記載の半導体記憶装置。
【００７４】
（付記５）  前記試験用動作時に、前記第２のクロックが入力される前記アドレス入力ピンに本来外部より入力されるアドレスデータの代わりとなる内部アドレスデータを生成するアドレスデータ生成手段を更に具備することを特徴とする付記３に記載の半導体記憶装置。
【００７５】
（付記６）  外部から入力されるコントロール信号に応じて最大動作周波数に応じた前記試験用動作を行うテストモードになるよう前記半導体記憶装置の内部を制御するテストモード制御信号を出力するテストモード制御手段を更に具備し、
前記アドレスデータ生成手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記内部アドレスデータを変化させることを特徴とする付記５に記載の半導体記憶装置。
【００７６】
（付記７）  前記データ制御手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御することを特徴とする付記６に記載の半導体記憶装置。
【００７７】
（付記８）  通常動作時にクロック信号が入力されるクロック信号入力ピンおよびコントロール信号が入力されるコントロール信号入力ピンを更に具備し、
前記試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第１のクロック信号と第２のクロック信号が供給されて、前記第１のクロック信号は前記クロック信号入力ピンより入力され、前記第２のクロック信号は前記コントロール信号入力ピンより入力される場合に、前記内部クロック生成手段は、前記第１のクロックと前記第２のクロックの排他的論理和をとることで２倍速の内部クロック信号を生成することを特徴とする付記１に記載の半導体記憶装置。
【００７８】
（付記９）  前記第１のクロックと前記第２のクロックは位相が９０度ずれていることを特徴とする付記８に記載の半導体記憶装置。
【００７９】
（付記１０）  前記試験用動作時に、前記第２のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなる内部コントロール信号を生成するコントロール信号生成手段を更に具備することを特徴とする付記８に記載の半導体記憶装置。
【００８０】
（付記１１）  外部から入力されるコントロール信号に応じて前記動作試験を行う状態であるテストモードに前記半導体記憶装置の内部を制御するテストモード制御信号を出力するテストモード制御手段を更に具備し、
前記コントロール信号生成手段は、前記テストモード制御手段が出力する前記テストモード制御信号に応じて前記内部コントロール信号を変化させることを特徴とする付記１０に記載の半導体記憶装置。
【００８１】
（付記１２）  前記試験用動作時に、前記第２のクロックが入力される前記コントロール信号入力ピンに本来外部より入力されるコントロール信号の代わりとなるコントロール信号が他のコントロール信号入力ピンより入力されるよう制御するコントロール信号制御手段を更に具備することを特徴とする付記８に記載の半導体記憶装置。
【００８２】
（付記１３）  前記コントロール信号制御手段は、前記動作試験時に、前記第２のクロックが入力される前記コントロール信号入力ピンと前記他のコントロール信号入力ピンを電気的に接続することで、本来外部より入力されるコントロール信号の代わりとなるコントロール信号が他のコントロール信号入力ピンより入力されるよう制御するコントロール信号制御手段を更に具備することを特徴とする付記１２に記載の半導体記憶装置。
【００８３】
（付記１４）  前記メモリセルアレイの前記メモリセル毎にビット線およびワード線が接続され、
前記データ制御手段は、アドレスデータに応じて特定される前記ビット線および前記ワード線を活性化することで前記メモリセルを特定して、前記メモリセルアレイに対するデータの読み出しおよび書き込みを制御することを特徴とする付記１に記載の半導体記憶装置。
【００８４】
（付記１５）  データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイを具備する同期型の半導体記憶装置におけるクロック制御方法であって、
外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、前記クロック信号の周波数より高い周波数の内部クロック信号を生成するようクロック制御処理を行う第１のステップと、
前記内部クロック信号に同期して前記メモリセルアレイからのデータの読み出しおよび前記メモリセルアレイへのデータの書き込みを制御する第２のステップと
を有することを特徴とする半導体記憶装置におけるクロック制御方法。
【００８５】
（付記１６）  前記第１のステップは、前記複数のクロック信号の排他的論理和をとることで、前記クロック信号の周波数より高い周波数の内部クロック信号を生成することを特徴とする付記１５に記載のクロック制御方法。
【００８６】
（付記１７）  前記半導体装置が通常動作時にクロック信号が入力されるクロック信号入力ピンおよびアドレス信号が入力されるアドレス入力ピンを備え、
最大動作周波数に応じた動作試験を行う試験用動作時に、前記外部より供給される周波数が同じで位相の異なる複数のクロック信号として、第１のクロック信号と第２のクロック信号が供給されて、前記第１のクロック信号は前記クロック信号入力ピンより入力され、前記第２のクロック信号は前記アドレス入力ピンより入力される場合に、前記第１のステップは、前記第１のクロックと前記第２のクロックの排他的論理和をとることで２倍速の内部クロック信号を生成することを特徴とする付記１５に記載のクロック制御方法。
【００８７】
（付記１８）  前記第１のクロックと前記第２のクロックは位相が９０度ずれていることを特徴とする付記１７に記載のクロック制御方法。
【００８８】
（付記１９）  前記試験用動作時に、前記第２のクロックが入力される前記アドレス入力ピンに本来外部より入力されるアドレスデータの代わりとなる内部アドレスデータを生成する第３のステップを更に有することを特徴とする付記１７に記載のクロック制御方法。
【００８９】
（付記２０）  外部から入力されるコントロール信号に応じて最大動作周波数に応じた動作試験を行う状態であるテストモードになるよう前記半導体記憶装置の内部を制御するテストモード制御信号を出力する第４のステップを更に有し、前記第３のステップは、前記４のステップで出力する前記テストモード制御信号に応じて前記内部アドレスデータを変化させることを特徴とする付記１９に記載のクロック制御方法。
【００９０】
【発明の効果】
以上に説明したように、本発明による半導体記憶装置においては、最大動作周波数に応じた動作試験を行う際に、外部より供給される周波数が同じで位相の異なる複数のクロック信号を基に、クロック信号の周波数より高い周波数の内部クロック信号を生成する内部クロック生成手段を具備するので、試験装置が供給できる最大クロック周波数より高い周波数の内部クロック信号を生成して、試験装置が供給できる最大クロック周波数より高い周波数の動作試験を行うことが出来る。
【図面の簡単な説明】
【図１】図１は、本発明の一実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図２】本発明の第１の実施形態におけるテストモードコントローラ２２、コマンドデコーダ／タイミングコントローラ１９およびアドレスラッチ／デコーダ２０の概略構成を示す図である。
【図３】図２に示した排他的論理和５１の回路構成例を示す図である。
【図４】図２に示したアドレス発生回路６１の回路構成例を示す図である。
【図５】図１〜図４に示した本実施形態における半導体記憶装置における２倍速のクロックで試験を行うテストモード時の動作を示す波形図である。
【図６】本発明の第２の実施形態におけるテストモードコントローラ２２およびコマンドデコーダ／タイミングコントローラ１９の概略構成を示す図である。
【図７】本発明の第３の実施形態におけるコマンドデコーダ／タイミングコントローラ１９の概略構成を示す図である。
【符号の説明】
１１      アドレスラッチ／デコーダ
１２      ロウデコーダ
１３      メモリセルアレイ
１４      入出力バッファ
１５      入力データラッチ／コントローラ
１６      センス／スイッチ
１７      カラムデコーダ
１８      出力データコントローラ
１９      コマンドデコーダ／タイミングコントローラ
２０      アドレスラッチ／デコーダ
２２      テストモードコントローラ
４１      テストモードデコーダ
４２      テストモード開始／終了回路
４３、４４、４５  テストモードラッチ回路
５１、５１ａ      排他的論理和回路
５２      コントロール信号発生回路
６１      アドレス発生回路
６２      アドレスラッチ回路
９５      カウンタ回路
１０１    コントロール信号制御回路
【図１】
2004281001.tif 000005
【図２】
2004281001.tif 000006
【図３】
2004281001.tif 000007
【図４】
2004281001.tif 000008
【図５】
2004281001.tif 000009
【図６】
2004281001.tif 000010
【図７】
2004281001.tif 000011