(57)【要約】【課題】高耐圧ＭＯＳトランジスタを有する半導体基板に容易に深いウエルを形成しウエルの耐圧劣化を防止する。【解決手段】第１導電型不純物層１（例えばＰ型）を有する半導体基板の表面付近全面に第２導電型不純物層２（Ｎ型）を形成し、半導体基板上全面に第１導電型不純物層３をエピタキシャル成長し、第１導電型不純物層３表面から第２導電型不純物層２に届くように第２導電型不純物層４を形成し、この第２導電型不純物層４を高耐圧トランジスタ９、１０を形成するための深いウエルとする。【選択図】        図２
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【特許請求の範囲】
【請求項１】
上層と中層と下層の三層からなり、下層が第１の第１導電型不純物層からなり、中層の少なくとも一部の領域が第１の第２導電型不純物層からなり、中層の残りの領域が第２の第１導電型不純物層からなり、前記第１の第２導電型不純物層の領域内に含まれる上層の一部の領域が、基板表面から前記第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、前記上層の残りの領域が第３の第１導電型不純物層からなる半導体基板と、
前記第２の第２導電型不純物層の領域に形成された高耐圧半導体素子とを備え、
前記第２の第２導電型不純物層の領域より、前記第１の第２導電型不純物層の領域を、予想される前記第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くした半導体装置。
【請求項２】
上層と中層と下層の三層からなり、下層が第１の第１導電型不純物層からなり、中層の少なくとも一部の領域が第１の第２導電型不純物層からなり、中層の残りの領域が第２の第１導電型不純物層からなり、前記第１の第２導電型不純物層の領域内に含まれる上層の一部の領域が、基板表面から前記第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、前記上層の残りの領域が第３の第１導電型不純物層からなり、前記第２の第２導電型不純物層の領域に第４の第１導電型不純物層の領域と第３の第２導電型不純物層の領域とを有する半導体基板と、
前記第４の第１導電型不純物層の領域と前記第３の第２導電型不純物層の領域とにそれぞれ形成された第１および第２の高耐圧半導体素子とを備え、
前記第２の第２導電型不純物層の領域より前記第１の第２導電型不純物層の領域を、予想される前記第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くした半導体装置。
【請求項３】
第３の第１導電型不純物層の領域に低電圧駆動半導体素子が形成されている請求項１または２記載の半導体装置。
【請求項４】
上層と中層と下層の三層からなり、下層の全ての領域が第１の第１導電型不純物層からなり、中層の全ての領域が第１の第２導電型不純物層からなり、上層の一部の領域が、基板表面から前記第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、前記上層の残りの領域が第２の第１導電型不純物層からなる半導体基板と、
前記第２の第２導電型不純物層の領域に形成された高耐圧半導体素子とを備えた半導体装置。
【請求項５】
上層と中層と下層の三層からなり、下層の全ての領域が第１の第１導電型不純物層からなり、中層の全ての領域が第１の第２導電型不純物層からなり、上層の一部の領域が、基板表面から前記第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、前記上層の残りの領域が第２の第１導電型不純物層からなり、前記第２の第２導電型不純物層の領域に第３の第１導電型不純物層の領域と第３の第２導電型不純物層の領域とを有する半導体基板と、
前記第３の第１導電型不純物層の領域と前記第３の第２導電型不純物層の領域とにそれぞれ形成された第１および第２の高耐圧半導体素子とを備えた半導体装置。
【請求項６】
第２の第１導電型不純物層の領域に低電圧駆動半導体素子が形成されている請求項４または５記載の半導体装置。
【請求項７】
第１導電型の半導体基板の少なくとも一部の領域に第１の第２導電型不純物層を形成する工程と、
ついで、前記半導体基板の表面に半導体層を形成して第１の第１導電型不純物層とする工程と、
ついで、前記第１の第１導電型不純物層の表面から第２導電型不純物を導入して、前記第１の第２の導電型不純物層の領域内に含まれる前記第１の第１導電型不純物層の一部の領域に前記第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成する工程と、
ついで、前記第２の第２導電型不純物層の領域に高耐圧半導体素子を形成する工程とを含み、
前記第２の第２導電型不純物層の領域より、前記第１の第２導電型不純物層の領域を、予想される前記第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くすることを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板の全面に第１の第２導電型不純物層を形成する工程と、
ついで、前記半導体基板の表面に半導体層を形成して第１導電型不純物層とする工程と、
ついで、前記第１導電型不純物層の表面から第２導電型不純物を導入して、前記第１導電型不純物層の一部の領域に前記第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成する工程と、
ついで、前記第２の第２導電型不純物層の領域に高耐圧半導体素子を形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の導電型によらず、基板に対して正・負電位ともに出力することが可能な例えばトリプルウエル構造を有する半導体装置、特に深いウエルを有した半導体装置に関するもので、容易に高耐圧化を実現することを可能にする半導体装置の構造とその製造方法に関するものである。
【０００２】
【従来の技術】
液晶表示装置駆動用半導体集積回路などは、低電圧用ＣＭＯＳトランジスタとともに印加電圧が十数Ｖ乃至数十Ｖであるような高耐圧ＣＭＯＳトランジスタなどのような高耐圧半導体素子が同時に組み込まれている。このような高耐圧トランジスタにおいて、ＰＭＯＳトランジスタから正電圧出力を、また、ＮＭＯＳトランジスタから負電圧を出力する場合が用途によって生ずる。こうした場合、集積回路はトリプルウエル構造で従来から構成されている。
【０００３】
現在一般的に使われているＣＭＯＳ構成の半導体素子は、主にＰ型基板上に形成されているので、この場合を例にとって説明すると、Ｐ型基板上にＮ型ウエルとＰ型ウエルを形成し、各ウエルにそれぞれＰ型トランジスタ、Ｎ型トランジスタを形成した構成である。この場合、Ｐ型ウエルとＰ型基板は接合を持たないため、必ず同電位となる。しかしながら、回路上Ｐ型基板に対してＰ型ウエルの電位を下げる必要が生じた場合、Ｐ型ウエルとＰ型基板の間に別の深いＮ型ウエルを追加形成し、トリプルウエル構造にしなければならない。
【０００４】
従来の構造の例を図３に示す。図３（ａ）および図３（ｂ）は、低電圧駆動ＣＭＯＳトランジスタと高耐圧ＣＭＯＳトランジスタとが形成された半導体装置の断面図を示す。図３（ａ）は基本的な構成を有する半導体装置である。
【０００５】
この半導体装置は、図３（ａ）に示すように、第１導電型（Ｐ型）不純物層１を有する半導体基板上に、第２導電型不純物層（Ｎ型ウエル）４が選択的に形成され、第２導電型不純物層４の内側に第２導電型不純物層（Ｎ型ウエル）５と、第１導電型不純物層（Ｐ型ウエル）６とを有し、トリプルウエル構造を有した半導体装置となっている。第２導電型不純物層５および第１導電型不純物層６の各領域には、高耐圧第１導電型ＭＯＳトランジスタ（ＰＭＯＳ）９と高耐圧第２導電型ＭＯＳトランジスタ（ＮＭＯＳ）１０とがそれぞれ形成されている。
【０００６】
また、第１導電型（Ｐ型）不純物層１には、第２導電型不純物層４以外の領域に、第２導電型不純物層（Ｐ型ウエル）７および第１導電型不純物層（Ｐ型ウエル）８が形成されている。これらの第２導電型不純物層（Ｐ型ウエル）７および第１導電型不純物層（Ｐ型ウエル）８には、低電圧駆動第１導電型ＭＯＳトランジスタ（ＰＭＯＳ）１１、第２導電型ＭＯＳトランジスタ（ＮＭＯＳ）１２がそれぞれ形成されている。
【０００７】
通常、第２導電型不純物層４のようなウエルは、フォトマスクを用い、特定領域に対する不純物添加（注入など）を行い、さらに必要に応じてドライブインを用いて熱拡散することにより、形成している。しかしながら、高耐圧素子をトリプルウエル構造にするには、第２導電型不純物層５および第１導電型不純物層６のウエルが深いため、さらなる高エネルギー注入やドライブイン温度・時間が必要となり、より深くウエル形成する技術が必要となる。
【０００８】
たとえば、濃度２Ｅ１５ｃｍ−３のＰ型基板に、濃度１Ｅ１６ｃｍ−３程度で深さ１０μｍ程度のリンを不純物とするＮ型不純物層を形成するには、１２００度約３０時間程度の熱処理が必要である。これに対し、このＮ型不純物層の内側に濃度５Ｅ１６ｃｍ−３程度、深さ５μｍ程度のボロンを不純物とするＰ型不純物層を形成するには、１２００度約３時間程度の熱処理で形成することができる。上記のように、表面から深いウエルを形成するトリプルウエルを形成する場合には、非常に処理時間、または処理温度が必要となるというのが現状である。
【０００９】
図３（ｂ）に示す半導体装置は、同図（ａ）の半導体装置を製造の面で改善したものである。図３（ｂ）に、同図（ａ）と同一部分には同一符号を与えている。
【００１０】
この半導体装置の製造方法では、まず第１導電型不純物層（Ｐ型基板）１上に第２導電型（Ｎ型）不純物層２を形成し、その後第１導電型不純物層（Ｐ型基板）１上に第１導電型（Ｐ型）拡散層３をエピタキシャル成長法で形成し、その後第１導電型（Ｐ型）拡散層３上に第２導電型不純物層２と位置を合わせて第２導電型不純物層４を形成する。これにより、別々に形成された第２導電型（Ｎ型）不純物層２と第２導電型（Ｎ型）不純物層４とが、互いに積層されて深さ方向に接続された構造を有する。図の点線１３は第１導電型不純物層（半導体基板）１と第１導電型拡散層（エピタキシャル層）３の境界である。このような構造の形成手順は例えば特許文献１に記載されている。
【００１１】
さらに、第２導電型不純物層２と第２導電型不純物層４とを合わせた第２導電型不純物層（２，４）の領域の内側に、第２導電型不純物層（Ｎ型ウエル）５および第１導電型不純物層（Ｐ型ウエル）６を有し、これらの領域に高耐圧第１導電型ＭＯＳトランジスタ９、高耐圧第２導電型ＭＯＳトランジスタ１０がそれぞれ形成される。
【００１２】
このようにして第２導電型不純物層４、第２導電型不純物層５および第１導電型不純物層６によりトリプルウエル構造を有している。
【００１３】
以上のように、第２導電型（Ｎ型）不純物層２と第２導電型（Ｎ型）不純物層４との積層構造にすると、少ない不純物拡散熱処理により深いウエルが形成できるという利点がある。なお、低電圧駆動ＣＭＯＳトランジスタ１１、１２の形成領域は図３（ａ）と同一構造をしている。
【００１４】
【特許文献１】
特開昭６４−６５８６５号公報（第２ページ、第１ａ図〜第１ｄ図）
【００１５】
【発明が解決しようとする課題】
しかしながら、上記図３（ｂ）の半導体装置のように、ウエルの一部である第２導電型不純物層２の形成、エピタキシャル成長、エピタキシャル内ウエル形成を順に行って深いウエルを形成する場合、埋め込むウエル（第２導電型不純物層２）とエピタキシャル成長後に形成するウエル（第２導電型不純物層４）との間にフォトマスク重ねあわせずれＸが原理的に発生し、均一な深さを有する深いウエルを形成することが困難である。
【００１６】
すると、マスクずれした部分のウエル深さが不純物層４のみの深さになる個所が発生するが、この個所では第１導電型不純物層１（基板）と第１導電型不純物層６との間の距離が短くなり、この間に高電圧がかかると第２導電型不純物層４内で、第１導電型不純物層６からの空乏層と第１導電型不純物層１からの空乏層とが広がってつながり、耐圧が低下するという問題点があった。
【００１７】
なお、エピタキシャル成長を用いたＮ型基板の場合も同様の問題が発生するのは説明するまでもないので、省略する。
【００１８】
したがって、本発明の目的は、高耐圧素子を形成する深いウエルを容易にかつ耐圧を低下させることなく実現することができる半導体装置およびその製造方法を提供することである。
【００１９】
本発明の他の目的は、低電圧駆動系の素子特性に影響を及ぼさない半導体装置とその製造方法を提供することである。
【００２０】
【課題を解決するための手段】
この問題を解決するため、本発明の請求項１記載の半導体装置は、上層と中層と下層の三層からなり、下層が第１の第１導電型不純物層からなり、中層の少なくとも一部の領域が第１の第２導電型不純物層からなり、中層の残りの領域が第２の第１導電型不純物層からなり、第１の第２導電型不純物層の領域内に含まれる上層の一部の領域が、基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、上層の残りの領域が第３の第１導電型不純物層からなる半導体基板と、第２の第２導電型不純物層の領域に形成された高耐圧半導体素子とを備えている。そして、第２の第２導電型不純物層の領域より、第１の第２導電型不純物層の領域を、予想される第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くしている。
【００２１】
この構成によれば、半導体基板に第１の第２導電型不純物層を形成し、その領域の上方に基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成し、かつ第２の第２導電型不純物層の領域より、第１の第２導電型不純物層の領域を、予想される第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くしているので、高耐圧半導体素子が形成される第２導電型不純物層の領域の深さが第１の第２導電型不純物層の厚さだけ深く形成でき、ウエルの不純物拡散による形成が、熱拡散だけによる場合よりも容易となる。これにより、ウエル領域の高耐圧化を容易にすることができる。また、少なくとも第１の第２導電型不純物層を第２の第２導電型不純物層より十分広く形成するので、マスク重ね合わせずれなどによる拡散深さ不足に起因するウエル耐圧劣化などが発生する問題も解消される。
【００２２】
本発明の請求項２記載の半導体装置は、上層と中層と下層の三層からなり、下層が第１の第１導電型不純物層からなり、中層の少なくとも一部の領域が第１の第２導電型不純物層からなり、中層の残りの領域が第２の第１導電型不純物層からなり、第１の第２導電型不純物層の領域内に含まれる上層の一部の領域が、基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、上層の残りの領域が第３の第１導電型不純物層からなり、第２の第２導電型不純物層の領域に第４の第１導電型不純物層の領域と第３の第２導電型不純物層の領域とを有する半導体基板と、第４の第１導電型不純物層の領域と第３の第２導電型不純物層の領域とにそれぞれ形成された第１および第２の高耐圧半導体素子とを備えている。そして、第２の第２導電型不純物層の領域より第１の第２導電型不純物層の領域を、予想される第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くしている。
【００２３】
この構成によれば、半導体基板に第１の第２導電型不純物層を形成し、その領域の上方に基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成し、かつ第２の第２導電型不純物層の領域より、第１の第２導電型不純物層の領域を、予想される第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くしているので、高耐圧半導体素子が形成される第２導電型不純物層の領域の深さが第１の第２導電型不純物層の厚さだけ深く形成でき、ウエルの不純物拡散による形成が、熱拡散だけによる場合よりも容易となる。これにより、トリプルウエル領域の高耐圧化を容易にすることができる。また、少なくとも第１の第２導電型不純物層を第２の第２導電型不純物層より十分広く形成するので、マスク重ね合わせずれなどによる拡散深さ不足に起因するウエル耐圧劣化などが発生する問題も解消される。
【００２４】
本発明の請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、第３の第１導電型不純物層の領域に低電圧駆動半導体素子が形成されている。
【００２５】
この構成によれば、第３の第１導電型不純物層の領域に低電圧駆動半導体素子を形成しているので、高耐圧半導体素子を形成する第２導電型不純物層の構造に定電圧駆動半導体素子が影響を受けることがない。
【００２６】
本発明の請求項４記載の半導体装置は、上層と中層と下層の三層からなり、下層の全ての領域が第１の第１導電型不純物層からなり、中層の全ての領域が第１の第２導電型不純物層からなり、上層の一部の領域が、基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、上層の残りの領域が第２の第１導電型不純物層からなる半導体基板と、第２の第２導電型不純物層の領域に形成された高耐圧半導体素子とを備えている。
【００２７】
この構成によれば、第１の第２導電型不純物層を形成するためのフォトリソ工程が不要となり、製造コストを低減することができる。その他の作用効果は請求項１と同様である。
【００２８】
本発明の請求項５記載の半導体装置は、上層と中層と下層の三層からなり、下層の全ての領域が第１の第１導電型不純物層からなり、中層の全ての領域が第１の第２導電型不純物層からなり、上層の一部の領域が、基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層からなり、上層の残りの領域が第２の第１導電型不純物層からなり、第２の第２導電型不純物層の領域に第３の第１導電型不純物層の領域と第３の第２導電型不純物層の領域とを有する半導体基板と、第３の第１導電型不純物層の領域と第３の第２導電型不純物層の領域とにそれぞれ形成された第１および第２の高耐圧半導体素子とを備えている。
【００２９】
この構成によれば、第１の第２導電型不純物層を形成するためのフォトリソ工程が不要となり、製造コストを低減することができる。その他の作用効果は請求項２と同様である。
【００３０】
本発明の請求項６記載の半導体装置は、請求項４または５記載の半導体装置において、第２の第１導電型不純物層の領域に低電圧駆動半導体素子が形成されている。
【００３１】
この構成によれば、請求項３と同様の作用効果を有する。
【００３２】
本発明の請求項７記載の半導体装置の製造方法は、第１の第１導電型不純物層を有した半導体基板における第１の第１導電型不純物層の少なくとも一部の領域に第１の第２導電型不純物層を形成する工程と、ついで、半導体基板の表面に半導体層を形成して第２の第１導電型不純物層とする工程と、ついで、第２の第１導電型不純物層の表面から第２導電型不純物を導入して、第１の第２の導電型不純物層の領域内に含まれる第２の第１導電型不純物層の一部の領域に第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成する工程と、ついで第２の第２導電型不純物層の領域に高耐圧半導体素子を形成する工程とを含んでいる。そして、第２の第２導電型不純物層の領域より、第１の第２導電型不純物層の領域を、予想される第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くしている。
【００３３】
この方法によれば、半導体基板に第１の第２導電型不純物層を形成し、その領域の上方に基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成し、かつ第２の第２導電型不純物層の領域より、第１の第２導電型不純物層の領域を、予想される第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くしているので、高耐圧半導体素子が形成される第２導電型不純物層の領域の深さが第１の第２導電型不純物層の厚さだけ深く形成でき、ウエルの不純物拡散による形成が、熱拡散だけによる場合よりも容易となる。これにより、ウエル領域の高耐圧化を容易にすることができる。また、少なくとも第１の第２導電型不純物層を第２の第２導電型不純物層より十分広く形成するので、マスク重ね合わせずれなどによる拡散深さ不足に起因するウエル耐圧劣化などが発生する問題も解消される。
【００３４】
本発明の請求項８記載の半導体装置の製造方法は、第１導電型の半導体基板の全面に第１の第２導電型不純物層を形成する工程と、ついで、半導体基板の表面に半導体層を形成して第１導電型不純物層とする工程と、ついで、第１導電型不純物層の表面から第２導電型不純物を導入して、第１導電型不純物層の一部の領域に第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成する工程と、ついで、第２の第２導電型不純物層の領域に高耐圧半導体素子を形成する工程とを含む。
【００３５】
この方法によれば、第１の第２導電型不純物層を形成するためのフォトリソ工程が不要となり、製造コストを低減することができる。その他の作用効果は請求項７と同様である。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。図１および図２は、図３（ｂ）の構造を有する半導体装置に関する本発明の製造工程を示す工程順断面図である。
【００３７】
まず図１（ａ）に示すように、全領域に第１導電型不純物層（Ｐ型）１を有する半導体基板（第１導電型の半導体基板）の表面、または表面から所定距離侵入した個所（図では後者の状態を図示）で、半導体基板全面に第２導電型（Ｎ型）不純物層２を形成する。図１（ａ）の第２導電型不純物層２が半導体基板の深い場所に形成されているのは、高エネルギーのイオン注入で形成したためであり、不純物濃度の高い場所に不純物層２が形成される。注入する不純物濃度はウエル形成に適した低濃度から中濃度（１×１０１１〜１×１０１２ｃｍ−２（ただし、イオン注入量換算））であり、表面はまだ第１導電型の不純物層１となっている。なお、第２導電型不純物層２は半導体基板全面に形成されているが、全面に形成する必要はなく、少なくとも一部の領域に形成すればよい。
【００３８】
次に、図１（ｂ）に示すように、半導体基板の表面にエピタキシャル成長などを用いて所定厚さの第１導電型（Ｐ型）不純物層３を形成する。
【００３９】
次に、図１（ｃ）に示すように、第１導電型不純物層３の表面から、厚さ数ミクロンのレジスト（図示せず）をマスクとして第２導電型不純物層２まで貫通するように、数ＭｅＶのエネルギーでイオン注入し、第２導電型不純物層２に達する第２導電型（Ｎ型）不純物層４を形成する。ここまでで形成された第２導電型不純物層２はトリプルウエルの内の高耐圧ＣＭＯＳトランジスタ用の最も深いウエルである。
【００４０】
次に、図１（ｄ）に示すように、高耐圧ＣＭＯＳトランジスタ用の第２導電型不純物層（Ｎ型ウエル）５と第１導電型不純物層（Ｐ型ウエル）６を第２導電型不純物層４の領域内に形成する。
【００４１】
次に、図２（ａ）に示すように、低電圧駆動のＣＭＯＳトランジスタ用として第２導電型不純物層（Ｎ型ウエル）７と第１導電型不純物層（Ｐ型ウエル）８とを、最初形成した第１導電型不純物層３の内部に形成する。この段階で高耐圧ＣＭＯＳトランジスタ用ウエルと低電圧駆動用ＣＭＯＳトランジスタ用のウエルが完成している。
【００４２】
最後に、図２（ｂ）に示すように、各ウエルを構成する第２導電型不純物層４および第１導電型不純物装置３上に、高耐圧第１導電型ＭＯＳトランジスタ（ＰＭＯＳ）９、高耐圧第２導電型ＭＯＳトランジスタ（ＮＭＯＳ）１０などのような高耐圧半導体素子、低電圧第１導電型ＭＯＳトランジスタ（ＰＭＯＳ）１１、低電圧第２導電型ＭＯＳトランジスタ１２のゲート絶縁膜９ｄ，１０ｄ，１１ｄ，１２ｄ、ゲート電極９ｂ，１０ｂ，１１ｂ，１２ｂ、ソース拡散層９ａ，１０ａ，１１ａ，１２ａ、ドレイン拡散層９ｃ，１０ｃ，１１ｃ，１２ｃを適切に形成する。
【００４３】
このようにすれば、図２（ｂ）に示す断面構造の半導体装置が完成するが、高耐圧トランジスタのウエル（第１導電型不純物層６、第２導電型不純物層５）を形成する第２導電型の層は、ウエルの形状ではなく全面拡散層２と第２導電型不純物層４を積層した深さを備えている。したがって、図３（ａ）の従来構造と比較して不純物層２の深さだけ深い層を形成することができ、また図３（ｂ）のウエルと同等の深さを得ることができる。
【００４４】
それに加えて、第１導電型不純物層６および第２導電型不純物層５を形成する領域は、図３（ｂ）のようにウエル形状をしていないから、第２導電型不純物層４を形成するときのマスクずれにより、ウエルの一部が浅くなることがない。したがって、マスクずれがあっても第１導電型不純物層１（基板）と第１導電型不純物層６との間の耐圧低下を防止することができる。
【００４５】
また、図２（ｂ）の半導体装置では、特に第１導電型不純物層（Ｐ型ウエル）６の深さを従来の図３（ｂ）における第１導電型不純物層（Ｐ型ウエル）６よりも深く形成した場合を示したが、これもマスクずれによるウエルの浅い部分ができないから可能となるのである。このように深くすると、特に第２導電型不純物層２とソース１０ａまたはドレイン１０ｃとの間に高い電位差があった場合、これらの間の距離ｄが大きく取れるので、やはり耐圧が改善されるという効果を生じる。さらに、第２導電型不純物層２は基板全面に形成されるので、従来の図３（ｂ）の第２導電型不純物層２を形成するためのフォトリソ工程が不要となり、製造コストが低減されるという利点も有する。
【００４６】
一方、低電圧駆動ＣＭＯＳトランジスタを形成する第１導電型不純物層７および第２導電型不純物層８は、第１導電型不純物層３によって囲まれているので、第２導電型不純物層２に高電圧が印加されても影響はなく、独立な電圧で駆動することが可能である。
【００４７】
なお、図１および図２に示した製造工程では、第２導電型不純物層２を半導体基板全面に形成したが、必ずしもそうする必要はなく、高耐圧ＣＭＯＳトランジスタが形成される深いウエルである第２導電型不純物層４の全領域が含まれて接触するように第２導電型不純物層２を十分広くかぎられた所定の領域に少なくとも形成すればよい。つまり、第２導電型不純物層４の領域より第２導電型不純物層２の領域を、予想される第２導電型不純物層４の領域の形成時の最大のマスクずれ量を見込んで広くすればよい。例えば、第２導電型不純物層２は、第２導電型不純物層４より、最低限０．４μｍ〜１μｍ程度広くする設定される。また、第２導電型不純物層４は第２導電型不純物層２に含まれ、外側に出ないように形成すればよい。
【００４８】
以上説明したように、本実施の形態によれば、マスク合わせずれによる深いウエルの形状が一部で浅く形成されることを防止し、これによって高耐圧半導体素子を形成するトリプルウエル形成を容易にし、かつ低電圧駆動系素子への影響を原理的に無くすことができ、最終的に高圧系と低圧形の混載を容易にすることができる。
【００４９】
【発明の効果】
本発明によれば、半導体基板に第１の第２導電型不純物層を形成し、その領域の上方に基板表面から第１の第２導電型不純物層まで達する第２の第２導電型不純物層を形成し、かつ第２の第２導電型不純物層の領域より、第１の第２導電型不純物層の領域を、予想される第２の第２導電型不純物層の領域の形成時の最大のマスクずれ量を見込んで広くしているので、高耐圧ＭＯＳトランジスタを有する半導体基板に容易に深いウエルを形成し、かつウエルの耐圧劣化を防止することができる。
【００５０】
また、第１の第２導電型不純物層を半導体基板の全面に形成する場合には、第１の第２導電型不純物層を形成するためのフォトリソ工程が不要となり、製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を示す工程順断面図である。
【図２】本発明の実施の形態による半導体装置の製造方法を示す工程順断面図である。
【図３】従来の半導体装置の構造を示す断面図である。
【符号の説明】
１    第１導電型不純物層
２    第２導電型不純物層
３    第１導電型不純物層
４    第２導電型不純物層
５    第２導電型不純物層
６    第１導電型不純物層
７    第２導電型不純物層
８    第１導電型不純物層
９    高耐圧第２導電型ＭＯＳトランジスタ
９ａ，１０ａ，１１ａ，１２ａ    ソース
９ｂ，１０ｂ，１１ｂ，１２ｂ    ゲート
９ｃ，１０ｃ，１１ｃ，１２ｃ    ドレイン
１０    高耐圧第１導電型ＭＯＳトランジスタ
１１    低電圧駆動第２導電型ＭＯＳトランジスタ
１２    低電圧駆動第１導電型ＭＯＳトランジスタ
【図１】
2004193452.tif 000003
【図２】
2004193452.tif 000004
【図３】
2004193452.tif 000005