(57)【要約】【課題】配線量を増大することなく、テスト回路の組み込みを行うことのできる、半導体集積回路の設計方法を提供する。また、回路面積の増大を抑制し、必要性能の確保を容易化し、設計負荷を最小に抑えることの可能な半導体集積回路の設計方法を提供する。さらに、開発期間の短縮が可能な半導体集積回路の設計方法を提供する。【解決手段】設計初期段階（フロアプラン段階）で、実動作に必要な機能にて１ＣＨＩＰ回路の設計を行い、この回路情報と、単体機能検証が必要な機能ブロックＩＰコアなどの情報に基づいてフロア−プランを実施し、物理レイアウトを行なう際、機能ブロックＩＰコアと必要なテスト回路をどのように組み込むかを検討し、物理レイアウトに即した回路階層のブロック分けを行なうようにしている。【選択図】図１
2004087528.tif 000002
【特許請求の範囲】
【請求項１】
テスト回路を含む半導体集積回路の各ブロックに対し、ブロック実動作時における他のブロックとの接続に用いられる入出力情報を抽出し、この入出力情報を考慮して、テスト回路との接続によるテスト信号の入出力端子が、テスト回路を含まない実動作モードでの半導体集積回路を構成する入出力端子と共用できるように、ブロックの配列を行い、テスト回路の出力が少なくとも１つの他のブロックを介して出力されるようにしたことを特徴とする半導体集積回路の設計方法。
【請求項２】
前記半導体集積回路の設計に必要なテスト回路設計方針に従い、物理設計のフロアプランを実施し、半導体集積回路の物理設計レベルで最適なブロック分割を行い、この情報を、ブロックの機能設計データにフィードバックし、分割されたブロックのテスト時と実動作時との切換えを行うようにしたことを特徴とする請求項１に記載の半導体集積回路のテスト設計方法。
【請求項３】
前記ブロック分割は、前記半導体集積回路を、上位ブロックに分割する上位分割と、更にこの上位分割のなされた各上位ブロックを複数の下位ブロックに分割する下位分割とを含み、
物理設計時点で近接する前記下位ブロックの入出力端子の入力および出力方向を近接する前記下位ブロック間で一致させるように、下位ブロックを配列したのち、前記上位ブロックの半導体集積回路の物理設計を行うようにしたことを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項４】
前記半導体集積回路の外部から直接制御する事ができないブロック間接続信号に対し、前記テスト回路を前記半導体集積回路の外部から、切換えることのできる切換え回路を具備し、前記切換え回路を外部から制御することにより、外部からの切換えが可能となるように設計することを特徴とする半導体集積回路の設計方法。
【請求項５】
請求項１乃至４の方法で設計された半導体集積回路装置であって、テスト回路の出力が少なくとも１つの他のブロックを介して出力される配線を具備したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計方法および半導体集積回路に係り、特に半導体集積回路に内蔵する機能ブロックの単体テストを行なうための半導体集積回路のテスト回路設計方法に関するものである。
【０００２】
【従来の技術】
近年、ＣＰＵなど多くの機能ブロックＩＰコアなどを用いてシステムを実現させる半導体集積回路が主流となってきている。大規模な半導体集積回路の検証および出荷時の検査においては、スキャンテスト設計や、静的タイミング検証が用いられることが多いが、これら半導体集積回路に内蔵される機能ブロックの中には、１ＣＨＩＰ状態で機能確認を行なうことができ、動作を保証できるものと、１ＣＨＩＰに組み込まれた状態で機能ブロックとして単体動作の検証が必要であり、かつ、単体動作検証をおこなうことにより動作を保証しなければならないものが存在する。
【０００３】
このように単体として動作検証、保証が必要な機能ブロックＩＰコアなどを内蔵する半導体集積回路においては、一般に半導体集積テスト回路をどのように設計するかにより、配線の増大による、面積増大、コスト高、性能低下を引き起こし、さらにはタイミングが収束しないため大幅に開発期間がかかるなど問題を起こすことが少なくなかった。
【０００４】
従来の設計方法では、多くの場合、半導体集積回路に内蔵される機能ブロックＩＰコアの中で、組み込まれた状態で単体動作検証が必要なブロックの直接外部から制御できない入力、出力信号端子については、テスト時に半導体集積回路の外部入力、出力信号端子に入力または出力できるようにテスト回路を設計している。このとき、どの入力端子、出力端子に内部機能ブロックＩＰコアの端子を割り付けるかは、通常は、フロア−プラン情報を考慮するわけでなくランダムに割り付けている。図５に一例を示すように、ブロックＡ，Ｂ，Ｃと、入力端子Ｔ１，出力端子Ｔ２，Ｔ３とを備えた半導体集積回路チップにおいては、従来の設計では、テスト信号ＳｔはブロックＡからブロックＣまで専用に配線する必要があり、配線長が長くなる上、レイアウト段階で調整が必要となり、設計にも時間がかかることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら半導体集積回路が大規模化する中で、半導体集積回路内に適切でない経路で、多くのテスト用の信号線が配線されることも多く、実動作において要求性能を満足できなかったり、占有面積を増大させる場合があった。
【０００６】
本発明は前記実情に鑑みてなされたもので、配線量を増大することなく、テスト回路の組み込みを行うことのできる、半導体集積回路の設計方法を提供することを目的とする。
【０００７】
また、回路面積の増大を抑制し、必要性能の確保を容易にし、設計負荷を最小に抑えることの可能な半導体集積回路の設計方法を提供することを目的とする。
【０００８】
さらに、開発期間の短縮が可能な半導体集積回路の設計方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
すなわち、近年の半導体集積回路の設計においては充分な性能を確保するため、設計段階にてフロアプラン情報を上流設計工程にフィードバックし設計を進めることが多くなってきている。このようななかで本発明では、テスト回路の設計においても、フロア−プランを考慮して設計を行なうようにしたことを特徴とする。
半導体集積回路の設計段階において、設計初期段階で、実動作に必要な機能で１ＣＨＩＰ回路の設計を行い、この回路情報と、単体機能検証が必要な機能ブロックＩＰコアなどの情報に基づいてフロアプランを実施し、物理レイアウトを行なう際、機能ブロックＩＰコアと必要なテスト回路をどのように組み込むかを検討し、物理レイアウトに即した回路階層のブロック分けを行なうようにしたものである。
【００１０】
これにより従来バラバラ、あるいはかたまりとして設計されていた、テスト入力、出力選択回路などは、各々に分けられた回路ブロック内部に組み込まれる形で設計を進めることが可能となる。なおここでブロックとはモジュールも含むものとする。
【００１１】
ＣＨＩＰレベルでの設計の際には、分けられたブロック間には、基本的に実動作において必要な信号線と最小限度のテスト信号線が配置されるため、実際に物理レイアウトを行なう際にはレイアウトブロック間に不要な配線が形成されるのを最小限に抑えることが可能となる。
【００１２】
本発明の設計方法では、テスト回路を含む半導体集積回路の各ブロックに対し、ブロック実動作時における他のブロックとの接続に用いられる入出力情報を抽出し、この入出力情報を考慮して、テスト回路との接続によるテスト信号の入出力端子が、テスト回路を含まない実動作モードでの半導体集積回路を構成する入出力端子と共用できるように、ブロックの配列を行い、テスト回路の出力が少なくとも１つの他のブロックを介して出力されるようにしたことを特徴とする。
【００１３】
すなわち、ブロック設計時にそれぞれに適切なテスト回路設計方針を持つように設計を進め、必要に応じてブロック間にテスト用の切換え回路を配置しながら上位階層（上位ブロック）の半導体集積回路設計を行い、物理設計時に前記テスト用の切換え回路を物理設計ブロックに組み込むことなく、あらかじめ設計の初期段階で半導体集積回路の組み込みされる下位のブロックの実動作時に他のブロックと接続される入出力情報を抽出し、テスト回路を含まない実動作モードでの半導体集積回路を構成する。
また、前記半導体集積回路の設計に必要なテスト回路設計方針に従い、物理設計のフロアプランを実施し、半導体集積回路の物理設計レベルで最適なブロック分割を行い、この情報を、ブロックの機能設計データにフィードバックし、分割された分割されたブロックのテスト時と実動作時との切換えを行うようにしてもよい。
【００１４】
すなわち、実動作モードでの半導体集積回路を構成する設計データと、前記テスト回路設計方針に従って、物理設計のフロアプランを実施し、半導体集積回路の物理設計レベルでの最適なブロック分割を行い、この情報を、ブロックの機能設計データにフィードバックを行い、ブロック分割後のテスト時に必要なテスト入出力、実動作／テスト切換え回路を物理設計時のブロック分割に従い各々のブロックに組み込みを行ない、このブロックをブロック間にテスト用の切換え回路を配置することなく半導体集積回路を構成する。特に望ましくは、前記テスト回路設計方針とは、ブロック分割テスト情報、スキャンテスト設計情報に基づくテスト回路設計方針である。
【００１５】
これにより物理設計時にブロック間にテスト用の切換え回路が存在せず、不要な配線や、物理設計ブロック間のタイミングダメージを最小限に押さえることが可能となる。
【００１６】
また、前記ブロック分割は、前記半導体集積回路を、上位ブロックに分割する上位分割と、更にこの上位分割のなされた各上位ブロックを複数の下位ブロックに分割する下位分割とを含み、物理設計時点で近接する前記下位ブロックの入出力端子の入力および出力方向を近接する前記下位ブロック間で一致させるように、下位ブロックを配列したのち、前記上位ブロックの半導体集積回路の物理設計を行うようにしてもよい。
【００１７】
例えば、ブロック設計の際、物理設計時点で近接するブロックの入出力端子の入力、出力方向が近接するブロック間で一致するように調整している。かかる構成により、下位ブロックを等間隔でタイル状に敷き詰めるように上位の半導体集積回路の物理設計を行うことができ、これにより物理設計ブロック間の不要な配線をなくし、半導体集積回路の性能向上をはかることが可能になる。
【００１８】
また、半導体集積回路の外部から直接制御する事ができないブロック間接続信号に対し、前記テスト回路を前記半導体集積回路の外部から、切換えることのできる切換え回路を具備し、前記切換え回路を外部から制御することにより、外部からの切換えが可能となるように設計してもよい。
【００１９】
例えば、ブロック分割テストが必要な半導体集積回路のテスト設計を行う場合、半導体集積回路の外部から直接制御することができないブロック間接続信号に対しテスト入出力回路を組み込む際に、信号を出力する側のブロック側にテスト出力回路として、出力する側のブロック内部に存在する半導体集積回路の外部から直接制御可能な入力信号または物理設計時に近接して配置される他のブロックの実動作時に半導体集積回路の外部から制御できる入力端子をブロック分割テスト時のテスト入力として実動作時とテスト時の切換え回路を設けて、信号を受け取るブロックに供給できる様に設計することを特徴とする。
【００２０】
これによりテスト用の信号接続による実動作信号へのタイミングダメージを最小限にすることが可能となり、かつ、物理設計ブロック間の配線の引き回しによる半導体集積回路のチップ面積の増加、コストの高騰を最小限にすることが可能となる。
【００２１】
また、請求項１乃至４の方法で設計された半導体集積回路装置であって、テスト回路の出力が少なくとも１つの他のブロックを介して出力されるように配線接続を具備したしたことを特徴とする。
【００２２】
これによりテスト用の信号接続による実動作信号へのタイミングダメージを最小限にすることが可能となり、かつ、物理設計ブロック間の配線の引き回しによる半導体集積回路のチップ面積の増加を低減することが可能となる。
【００２３】
【発明の実施の形態】
各実施の形態の説明に先立ち、本発明の概念を模式図を参照しつつ説明する。
図４（ａ）に示すように実動作接続では、入力端子Ｔ１からブロックＡ‘、ブロックＢ’、ブロックＣ‘を通って出力端子Ｔ３に出力がなされるとともにブロックＢ’からの出力が出力端子Ｔ２に出力されるものであるとする。この場合、図４（ｂ）に示すように、各ブロックをフロアプラン段階でテスト回路を考慮してブロック設計することにより、ブロックＢ’にテスト信号Ｓｔと実動作信号Ｓｒを切換えて出力する切換え回路ＳＷ１を設けると共にブロックＢ‘にもテスト信号Ｓｔと実動作信号Ｓｒを切換えて出力端子Ｔ３に出力する切換え回路ＳＷ２とを設け、テスト信号が入力端子Ｔ１の信号制御により、切換え回路ＳＷ１，ＳＷ２を外部から切換えることができるようにしたものである。
【００２４】
これに対し、図５に示した従来の設計では、テスト信号はブロックＡからブロックＣまで配線する必要があり、配線長が長くなる上、レイアウト段階で調整が必要となり、設計にも時間がかかることになる。
【００２５】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
（第１の実施の形態）
本実施の形態では、図１に示すように、半導体集回路を構成するブロックを、テスト用の接続を含まない状態で１ＣＨＩＰとして組み込むためのブロック間の実動作時の入出力端子情報を抽出し（ステップ１０１）、フロアプランでのレイアウト階層分割を行った後（ステップ１０５）、半導体集回路を構成するブロック情報を得（ステップ１０６）、これにテスト回路設計情報（ステップ１０７）を加味して、データ更新を行い（ステップ１０８）、機能レベルのチップ回路の設計（ステップ１０９）を行うとともに物理設計を行う（ステップ１１０）ようにしたことを特徴とする。ここでレイアウト階層分割は、複数の上位ブロックへの分割と更にこの上位ブロックを複数の下位ブロックに分割する多段分割とし、階層ごとに設計を行う。
【００２６】
まず、ブロック分割テスト（ブロック単位でのテスト）などのテスト用の接続を含まない状態で１ＣＨＩＰとして組み込むためのブロック間の実動作時の入出力端子情報を抽出し（ステップ１０１）、これにより実動作モードでの仮１チップ組み込みを行い（ステップ１０２）、実動作モードでの接続に基づいて仮１ＣＨＩＰ半導体集積回路データである１チップネットリストを抽出する（ステップ１０３）。この時下位ブロックについては設計を完了している必要はない。
【００２７】
そして作成された仮１ＣＨＩＰ半導体集積回路データと、想定される回路規模、テスト回路追加によるオーバーヘッド見込み情報を抽出し（ステップ１０４）、この見込み情報を加味した上で、物理設計フロアープラン設計を行う（ステップ１０５）。
【００２８】
これにより物理設計時のブロック分割の最適化をはかる。このようにして物理設計フロアープラン情報を基に下位ブロックの必要なマージを行った上で、上位ブロックの生成を行い、レイアウトブロック情報を生成する（ステップ１０６）。
【００２９】
そしてこのレイアウトブロック情報に、半導体集積回路全体のテスト設計方針に基づき、ブロック分割テストなど必要なテスト回路情報を組み込んで（ステップ１０７）、設計データを更新する（ステップ１０８）。このとき、半導体集積回路の外部から直接制御することができないブロック間接続信号に対しても、外部から切換えることのできる切換えができるようにブロック配列を行う。
このようにして機能レベルの１ＣＨＩＰ半導体集積回路を設計する（ステップ１０９）。
【００３０】
以降の工程では従来と同様の論理設計、物理設計の手順により設計をすすめ（ステップ１１０）、各層のパターン情報を形成する。
【００３１】
かかる方法によれば、テスト回路情報を含まない実動作モードでのブロックレベルの入出力端子情報に、テスト回路追加によるオーバーヘッド見込み情報を加味してフロア−プラン情報を算出しているため、テスト回路の存在を考慮した、フロアプラン情報を得ることができる。
【００３２】
そしてこのフロアプラン情報に基づいて得たレイアウトブロック情報にテスト回路設計情報を付加し、物理的設計を行うようにしているため、設計に要する時間の短縮をはかることができる。また、配線の最適化をはかることが可能となる。
【００３３】
（第２の実施の形態）
本実施の形態では、図２に示すように、実際の半導体集積回路を参照しつつ、テスト回路設計方法について説明する。
この方法では、半導体集積回路２００の設計を行うに際し、下位階層のブロック設計の際、物理設計時点で近接するブロックの入出力端子の入力、出力方向を、信号の方向も含めて対応させるようにしたことを特徴とする。
【００３４】
すなわち、半導体集積回路２００に対し、下位階層の物理設計ブロックとして２０１−２０７が存在する回路にて、下位階層のブロック設計（下位ブロック設計）の際、物理設計時点で近接するブロック（２０４の場合は２０１、２０２、２０５、２０７）の入出力端子の入力、出力方向を近接するモジュールに信号の方向も含めて対応させるように配列する（２２４−２２９、２１０−２１１、２１２−２１３、２１４−２１５、２１６−２１７、２１８−２１９、２２０−２２１など）。
【００３５】
このようにして、下位ブロックごとに物理設計を行いほぼ等間隔でタイル状に敷き詰める様に上位の半導体集積回路の物理設計を行い、ブロック間に多数の信号が引き回されるのを低減する。
【００３６】
（第３の実施の形態）
本実施の形態では、図３に示すように、さらに配線量の低減を実現する半導体集積回路のテスト設計方法を実現する。この方法では、半導体集積回路３００に対し、下位階層の物理設計ブロックが存在しブロック分割テストが必要な場合、ブロックに対し半導体集積回路の外部から直接制御できる入力信号３０３を近接する他のブロックのテスト用入力信号３０４としてテスト入力切換え回路３０６を通して次段のブロックに供給する回路を構成する。
【００３７】
さらに、次段のブロックに対しては、前記信号３０７をテスト用切換え回路３０８を通して供給するように回路を構成する。
【００３８】
このようにテスト入出力回路を組み込む際に、必ず信号を出力する側のブロック側にテスト出力回路として、出力する側のブロック内部に存在する半導体集積回路の外部から直接制御可能な入力信号、または物理設計時に近接して配置される他のブロックの実動作時に半導体集積回路の外部から制御できる入力端子を、ブロック分割テスト時のテスト入力として実動作時とテスト時の切換え回路を設けて、信号を受け取るブロックに供給可能となるように設計する。
【００３９】
かかる構成によれば、最近接のブロックを越えてテスト信号を出力する必要がある回路構成の場合、最近接のブロック内を通り、次のブロックに出力されるようになっているため、配線長は短くてすみ、不要配線の増大を防ぐことが可能となる。
【００４０】
【発明の効果】
かかる構成によれば、大規模化する半導体集積回路のテスト回路設計において、フロアプラン段階でテスト回路を含むブロック設計を行うことにより、本来の動作と無関係な配線引き回しによる、回路面積の増大を防止することができる。また、面積増大による、性能低下を回避することができる。
また、半導体集積回路のコストの低減および開発期間短縮の実現を行なうことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体集積回路のテスト回路設計方法のフローチャート図である。
【図２】本発明の第２の実施の形態における半導体集積回路のテスト回路設計方法のための構成図である。
【図３】本発明の第３の実施の形態における半導体集積回路のテスト回路設計方法のための構成図である。
【図４】本発明の概念を説明するための模式図である。
【図５】従来例の概念を説明するための模式図である。
【符号の説明】
２００　半導体集積回路
２０１〜２０８　半導体集積回路下位ブロック
２０９〜２２４　入出力端子
３００　半導体集積回路
３０１　入力端子
３０２　出力端子
３０６、３０８、３１０　実動作／テスト切換え回路
３０３　実動作入力
３０４　テスト入力
３０５、３０７、３０９　内部信号
Ａ，Ｂ，Ｃ　ブロック
Ｔ１　　入力端子
Ｔ２，Ｔ３１　出力端子
Ｓｔ　テスト信号
Ｓｒ　実動作信号
ＳＷ１，ＳＷ２　切換え回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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