(57)【要約】【課題】電流変化量を低減でき、リンギング及び輻射ノイズを抑制できる駆動回路を提供する。【解決手段】ＰＷＭ制御回路２５、ＰＷＭ制御回路２５から得られたカウント値ＱＤに応じて電流階調データＤＡＤ１を出力する分配回路２３、電流階調データＤＡＤ１に応じて電流階調信号ＡＳを出力する電流階調回路２４、ＰＷＭ制御回路２５から得られたパルス信号ＰＳに応じてパルス幅が階調制御され、且つ電流階調信号ＡＳに応じてパルス高さが階調制御されたパルス電流ＯＵＴａを出力する出力回路２６とを備える。【選択図】      図２
2004198956.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭ制御回路と、
前記ＰＷＭ制御回路から得られたカウント値に応じて電流階調データを出力する分配回路と、
前記電流階調データに応じて電流階調信号を出力する電流階調回路と、
前記ＰＷＭ制御回路から得られたパルス信号に応じてパルス幅が階調制御され、且つ前記電流階調信号に応じてパルス高さが階調制御されたパルス電流を出力する出力回路
とを備えることを特徴とする駆動回路。
【請求項２】
前記ＰＷＭ制御回路は、
クロック信号を出力する２入力ＡＮＤゲートと、
前記クロック信号に応じて前記カウント値を出力する階調カウンタと、
前記カウント値と、前記パルス幅を階調制御するための階調数を規定するパルス幅規定データとを比較して、比較結果に応じて前記パルス信号を出力する第２の比較器
とを備えることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記分配回路は、
発光輝度データを、前記パルス幅規定データで除算した商を除算データとして出力する除算器と、
前記パルス幅規定データと前記除算データとを乗算した乗算データを出力する乗算器と、
前記発光輝度データと前記乗算データとの差分を減算データとして出力する減算器と、
前記カウント値と前記減算データとを比較して、比較結果に応じて比較データを出力する第１の比較器と、
前記比較データと前記除算データとを加算した前記電流階調データを出力する加算器
とを備えることを特徴とする請求項２に記載の駆動回路。
【請求項４】
前記分配回路は、
発光輝度データを、前記パルス幅規定データで除算した商に「１」を加算した演算データを出力する演算器と、
前記パルス幅規定データと前記演算データとを乗算した乗算データを出力する乗算器と、
前記発光輝度データと前記乗算データとの差分を減算データとして出力する減算器と、
前記カウント値と前記減算データとを比較して、比較結果に応じて比較データを出力する第１の比較器と、
前記比較データと前記除算データとを加算した前記電流階調データを出力する加算器
とを備えることを特徴とする請求項２に記載の駆動回路。
【請求項５】
複数の行及び複数の列からなるマトリクスの交点に複数の発光素子を配置した表示部と、
前記複数の列に順に電源電圧を供給する走査回路と、
前記複数の行にそれぞれ接続された複数の駆動回路であって、ＰＷＭ制御回路から得られたカウント値に応じて電流階調データを出力する分配回路と、前記電流階調データに応じて電流階調信号を出力する電流階調回路と、前記ＰＷＭ制御回路から得られたパルス信号に応じてパルス高さが階調制御され、且つ前記電流階調信号に応じてパルス高さが階調制御されたパルス電流を前記複数の行に出力する出力回路とをそれぞれ備える複数の駆動回路
とを備えることを特徴とする発光表示装置。
【請求項６】
前記走査回路に走査信号を出力し、前記複数の駆動回路に発光輝度データ及び前記パルス幅を階調制御するための階調数を規定するパルス幅規定データをそれぞれ出力するコントローラを更に備えることを特徴をする請求項５に記載の発光表示装置。
【請求項７】
前記ＰＷＭ制御回路は、
クロック信号を出力する２入力ＡＮＤゲートと、
前記クロック信号に応じて前記カウント値を出力する階調カウンタと、
前記カウント値と前記パルス幅規定データとを比較して、比較結果に応じて前記パルス信号を出力する第２の比較器
とを備えることを特徴とする請求項５又は６に記載の発光表示装置。
【請求項８】
前記分配回路は、
前記発光輝度データを前記パルス幅規定データで除算した商を除算データとして出力する除算器と、
前記パルス幅規定データと前記除算データとを乗算した乗算データを出力する乗算器と、
前記発光輝度データと前記乗算データとの差分を減算データとして出力する減算器と、
前記カウント値と前記減算データとを比較して、比較結果に応じて比較データを出力する第１の比較器と、
前記比較データと前記除算データとを加算した前記電流階調データを出力する加算器
とを備えることを特徴とする請求項７に記載の発光表示装置。
【請求項９】
前記分配回路は、
前記発光輝度データを前記パルス幅規定データで除算した商に「１」を加算した演算データを出力する演算器と、
前記パルス幅規定データと前記演算データとを乗算した乗算データを出力する乗算器と、
前記発光輝度データと前記乗算データとの差分を減算データとして出力する減算器と、
前記カウント値と前記減算データとを比較して、比較結果に応じて比較データを出力する第１の比較器と、
前記比較データと前記除算データとを加算した前記電流階調データを出力する加算器
とを備えることを特徴とする請求項７に記載の発光表示装置。
【請求項１０】
半導体チップと、
前記半導体チップ上に配置されたＰＷＭ制御回路と、
前記半導体チップ上に配置された、前記ＰＷＭ制御回路から得られたカウント値に応じて電流階調データを出力する分配回路と、
前記半導体チップ上に配置された、前記電流階調データに応じて電流階調信号を出力する電流階調回路と、
前記半導体チップ上に配置された、前記ＰＷＭ制御回路から得られたパルス信号に応じてパルス幅が階調制御され、且つ電流階調信号に応じてパルス高さが階調制御されたパルス電流を出力する出力回路
とを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路に係り、特に、パルス電流を出力する駆動回路、発光表示装置及び半導体集積回路に関する。
【０００２】
【従来の技術】
従来、図１４に示すように、シフトレジスタ回路１０１と、シフトレジスタ回路１０１の出力側に第１の入力側がバス接続され、入力端子１１３に第２の入力側が接続されたラッチ回路１０２と、ラッチ回路１０２の出力側に第１の入力側がバス接続され、入力端子１１４に第２の入力側が接続されたＰＷＭ制御回路１０３と、ＰＷＭ制御回路１０３の出力側に入力側が接続された出力回路１０４とから構成される駆動回路が知られている。シフトレジスタ回路１０１の第１の入力側は入力端子１１１に接続し、第２の入力側は入力端子１１２に接続している。出力回路１０４の出力側は、出力端子１１５に接続している。入力端子１１１〜１１４はそれぞれ、コントローラ（図示省略）の端子である。また、出力端子１１５は、複数の発光素子をマトリクス状に配置した表示部（図示省略）の端子である。
【０００３】
シフトレジスタ回路１０１は、入力端子１１２から入力したクロック信号ＣＫ１と同期して、入力端子１１１からシリアルな発光輝度データＳＤ１を入力する。また、シフトレジスタ回路１０１は、入力した発光輝度データＳＤ１をシリアルパラレル変換し、パラレルな発光輝度データＰＤ１をラッチ回路１０２に出力する。ラッチ回路１０２は、シフトレジスタ回路１０１に１走査期間分の発光輝度データＰＤ１が記憶された時点で、入力端子１１３からラッチ信号を入力して、シフトレジスタ回路１０１から入力した発光輝度データＰＤ１を一時記憶（ラッチ）する。また、ラッチ回路１０２は、一時記憶した一走査期間分の発光輝度データＰＤ２をＰＷＭ制御回路１０３に供給する。ＰＷＭ制御回路１０３は、入力端子１１４から入力したパルス幅設定クロック信号ＣＫ２に応じてパルス信号ＰＳを出力する。
【０００４】
出力回路１０４は、パルス信号ＰＳに応じて、パルス幅が階調制御されたパルス電流ＯＵＴを出力端子１１５にそれぞれ出力する。パルス電流ＯＵＴにより、出力端子１１５に接続された発光素子が輝度調整され発光する。図１５では、パルス電流ＯＵＴのパルス幅が５１２段階に階調制御される。図１５に示す横軸はパルス幅を示し、縦軸は電流を示す。最低輝度を得る場合には、パルス幅が最小の１／５１２段階に階調制御される。一方、最高輝度を得る場合には、パルス幅が最大の５１２／５１２段階に階調制御される（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２０００−３９８６８号公報
【０００６】
【発明が解決しようとする課題】
しかし、図１４に示す駆動回路において、定電流出力の設定電流は一定であり、パルス幅の長短に関係なく、設定電流値との出力数の積で求める電流が発光素子に流れる。駆動回路内の電流は、常に０から最大値の電流変化量を生じ、輻射ノイズが発生する原因となる。特に、回路電流が大きくなるマトリクス回路において、基板配線のインピーダンス等により生じる電圧降下、大きな電流変化に伴ない、電圧波形のリンギング及び輻射ノイズが発生する。これらリンギング及び輻射ノイズは、画質の劣化や回路の誤動作の原因となる。
【０００７】
上記問題点を鑑み、本発明は、電流変化量を低減可能とし、電圧波形のリンギング及び輻射ノイズを抑制できる駆動回路、発光表示装置及び半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、ＰＷＭ制御回路と、ＰＷＭ制御回路から得られたカウント値に応じて電流階調データを出力する分配回路と、電流階調データに応じて電流階調信号を出力する電流階調回路と、ＰＷＭ制御回路から得られたパルス信号に応じてパルス幅が階調制御され、且つ電流階調信号に応じてパルス高さが階調制御されたパルス電流を出力する出力回路とを備える駆動回路であることを要旨とする。
【０００９】
本発明の第１の特徴によれば、駆動回路により、入力する発光輝度データ等に応じて、駆動回路から出力するパルス電流のパルス幅を階調制御すると共に、パルス高さを階調制御する。したがって、パルス電流のパルス高さの階調制御に伴い、電流変化量が低減可能となり、電圧波形のリンギング及び輻射ノイズを抑制できる。
【００１０】
本発明の第２の特徴は、（イ）複数の行及び複数の列からなるマトリクスの交点に複数の発光素子を配置した表示部と、（ロ）複数の列に順に電源電圧を供給する走査回路と、（ハ）複数の行にそれぞれ接続された複数の駆動回路であって、ＰＷＭ制御回路から得られたカウント値に応じて電流階調データを出力する分配回路と、電流階調データに応じて電流階調信号を出力する電流階調回路と、ＰＷＭ制御回路から得られたパルス信号に応じてパルス幅が階調制御され、且つ電流階調信号に応じてパルス高さが階調制御されたパルス電流を複数の行に出力する出力回路とをそれぞれ備える複数の駆動回路とを備える発光表示装置であることを要旨とする。
【００１１】
本発明の第２の特徴によれば、駆動回路により、入力する発光輝度データに応じて、駆動回路から出力するパルス電流のパルス幅を階調制御すると共に、パルス高さを階調制御する。したがって、パルス電流のパルス高さの階調制御に伴い、電流変化量が低減可能となり、電圧波形のリンギング及び輻射ノイズを抑制できる。
【００１２】
本発明の第３の特徴は、（イ）半導体チップと、（ロ）半導体チップ上に配置されたＰＷＭ制御回路と、（ハ）半導体チップ上に配置された、ＰＷＭ制御回路から得られたカウント値に応じて電流階調データを出力する分配回路と、（ニ）半導体チップ上に配置された、電流階調データに応じて電流階調信号を出力する電流階調回路と、（ホ）半導体チップ上に配置された、ＰＷＭ制御回路から得られたパルス信号に応じてパルス幅が階調制御され、且つ電流階調信号に応じてパルス高さが階調制御されたパルス電流を出力する出力回路とを備える半導体集積回路であることを要旨とする。
【００１３】
本発明の第３の特徴によれば、駆動回路により、入力する発光輝度データに応じて、駆動回路から出力するパルス電流のパルス幅を階調制御すると共に、パルス高さを階調制御することが可能となる。したがって、パルス電流のパルス高さの階調制御に伴い、電流変化量が低減可能となり、電圧波形のリンギング及び輻射ノイズを抑制できる。
【００１４】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、構成要素の厚みと幅との関係、各構成要素の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
（第１の実施の形態）
（発光表示装置）
本発明の第１の実施の形態に係る発光表示装置は、図１に示すように、表示部１０と、表示部１０の第１〜第ｎの出力端子６２ａ，６２ｂ，６２ｃ，・・・・・，６２ｎに出力側がそれぞれ接続された第１〜第ｎの駆動回路１１ａ，１１ｂ，１１ｃ，・・・・・，１１ｎと、表示部１０の第１〜第ｍの入力側に第１〜第ｍの垂直出力側が接続された走査回路１２等を備える。ここで、表示部１０は、ｎ行及びｍ列からなるマトリクスの交点に、複数の発光素子を配置したマトリクス回路である。第１の駆動回路１１ａの第１の入力側には第１の出力側をバス接続し、且つ第２〜第６の入力側には第２〜第６の出力側をそれぞれ接続したコントローラ１３を更に備える。第２〜第ｎの駆動回路１１ｂ〜１１ｎの入力側には、第１の駆動回路１１ａの入力側と同様に、コントローラ１３の出力側が接続されている。また、コントローラ１３の第１〜第ｍの水平出力側は、走査回路１２の第１〜第ｍの入力側にそれぞれ接続されている。
【００１６】
第１〜第ｎ行の発光素子は、第１〜第ｎの駆動回路１１ａ〜１１ｎからそれぞれ出力された第１〜第ｎのパルス電流ＯＵＴａ，ＯＵＴｂ，ＯＵＴｃ，・・・・・，ＯＵＴｎのパルス高さ（パルス振幅）とパルス幅に応じて輝度調節されてそれぞれ発光する。マトリクスは例えば、発光色をＲＧＢとする３種類の発光ダイオード（ＬＥＤ）により、フルカラーの１ドット単位として構成される。１ドットを構成する各ＬＥＤは混色が生ずる程度に互いに近接して配置される。表示部１０は、ＲＧＢの明るさを調節して、発光色を変更する。
【００１７】
走査回路１２は、表示部１０の行方向に配置され、表示部１０の第１〜第ｍ列を制御する回路である。走査回路１２は、コントローラ１３から入力した走査信号ＳＣＳに応じて、表示部１０の第１〜第ｍ列に順に電源電圧を供給し、水平走査する。
【００１８】
第１の駆動回路１１ａは、コントローラ１３からそれぞれ入力する、パルス幅規定データＸＤ、ラッチ信号ＬＳ、シリアルな発光輝度データＳＤ１、クロック信号ＣＫ１、パルス幅設定クロック信号ＣＫ２及び、再スタート信号ＲＥＳ等に応じて、パルス幅及びパルス高さが階調制御された第１のパルス電流ＯＵＴａをそれぞれ表示部１０の第１行に接続された発光素子に出力する回路である。
【００１９】
ここで、発光輝度データＳＤ１は、表示部１０の第１の駆動回路１１ａに接続された行の発光素子の発光輝度を階調制御するデータである。発光輝度データＳＤ１として、例えば８ビットの場合、「０」〜「２７」が選択可能である。また、パルス幅設定クロック信号ＣＫ２は、発光輝度データＳＤ１に応じた、第１の駆動回路１１ａから出力される第１のパルス電流ＯＵＴａのパルス幅を設定する周期を有する信号である。また、パルス幅規定データＸＤは、第１のパルス電流ＯＵＴａが有することが可能なパルス幅を階調制御するための階調数を規定する信号である。パルス幅規定データＸＤの値は、対応する発光輝度データＳＤ１の約数となる２の冪乗数である。例えば、発光輝度データＳＤ１の最大値が「３２」の場合、パルス幅規定データＸＤの値として、「１」、「２」、「４」、「８」、「１６」又は「３２」がそれぞれ選択可能である。この際、第１の駆動回路１１ａにより、第１のパルス電流ＯＵＴａのパルス幅が１、２、４、８、１６又は３２段階にそれぞれ階調制御され、且つパルス高さが３２、１６、８、４、２又は１段階にそれぞれ階調制御される。したがって、パルス電流ＯＵＴａが、パルス幅とパルス高さの組合せで３２段階に階調制御される。また、発光輝度データＳＤ１が「１０」の場合、パルス幅設定クロック信号ＣＫ２は、１周期が「１０」のパルス幅を有するクロック信号である。
【００２０】
第２〜第ｎの駆動回路１１ｂ〜１１ｎは、第１の駆動回路１１ａと実質的に同様に、コントローラ１３からそれぞれ入力する、パルス幅規定データ、ラッチ信号、シリアルな発光輝度データ、クロック信号、パルス幅設定クロック信号及び、再スタート信号等に応じて、パルス幅及びパルス高さが階調制御された第２〜第ｎのパルス電流ＯＵＴｂ〜ＯＵＴｎをそれぞれ表示部１０の第２〜第ｎ行に接続された複数の発光素子に出力する回路である。第１〜第ｎの駆動回路１１ａ〜１１ｎの詳細は後述する。
【００２１】
本発明の第１の実施の形態に係る発光表示装置によれば、第１〜第ｎの駆動回路１１ａ〜１１ｎにより、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎのパルス幅を階調制御すると共に、パルス高さを階調制御することが可能となる。したがって、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎのパルス高さの階調制御に伴い、電流変化量が低減可能となり、電圧波形のリンギング及び輻射ノイズを抑制できる。
【００２２】
（駆動回路）
本発明の第１の実施の形態に係る第１〜第ｎの駆動回路１１ａ〜１１ｎのうち、第１の駆動回路１１ａを一例として説明する。第１の駆動回路１１ａは、図２に示すように、出力端子５１に第１の入力側が接続され、出力端子５２に第２の入力側が接続されたシフトレジスタ回路２１と、シフトレジスタ回路２１の出力側に第１の入力側がバス接続され、出力端子５３に第２の入力側が接続されたラッチ回路２２と、出力端子５４に第１の入力側が接続され、出力端子５５に第２の入力側が接続されたＰＷＭ制御回路２５と、ラッチ回路２２の出力側に第１の入力側がバス接続され、ＰＷＭ制御回路２５の出力側に第２の入力側がバス接続された分配回路２３と、分配回路２３の出力側に入力側がバス接続された電流階調回路２４と、ＰＷＭ制御回路２５の出力側に第１の入力端子６０が接続され、電流階調回路２４の出力側に第２の入力端子６１が接続された出力回路２６等を備える。出力回路２６の出力側は出力端子６２ａに接続されている。
【００２３】
図２に示したシフトレジスタ回路２１は、出力端子５２から入力されるクロック信号ＣＫ１と同期して、出力端子５１からシリアルな発光輝度データＳＤ１を入力する。また、シフトレジスタ回路２１は、発光輝度データＳＤ１をシリアルパラレル変換し、パラレルな発光輝度データＰＤ１をラッチ回路２２へ出力する。ラッチ回路２２は、出力端子５３から得られたラッチ信号ＬＳに応じて、シフトレジスタ回路２１から入力した発光輝度データＰＤ１の１走査線分の発光輝度データＰＤ２を一時記憶（ラッチ）する。そしてラッチ回路２２は、一時記憶された１走査線分の発光輝度データＰＤ２を分配回路２３に出力する。
【００２４】
ＰＷＭ制御回路２５は、図３に示すように、出力端子５５に第１の入力側が接続され、第２の比較器４３の出力側に第２の入力側が接続された２入力ＡＮＤゲート４２と、２入力ＡＮＤゲート４２の出力側に第１の入力側が接続され、出力端子５４に第２の入力側が接続された階調カウンタ４１と、階調カウンタ４１の出力側に入力側がバス接続された第２の比較器４３等を備える。
【００２５】
２入力ＡＮＤゲート４２は、第２の比較器４３から得られたパルス信号ＰＳが「１」の場合、パルス幅設定クロック信号ＣＫ２に応じた周期を有するクロック信号ＣＫ３を階調カウンタ４１に出力する。一方、２入力ＡＮＤゲート４２は、第２の比較器４３から得られたパルス信号ＰＳが「０」の場合、階調カウンタ４１へのクロック信号ＣＫ３の出力を停止する。
【００２６】
階調カウンタ４１は、出力端子５４から得られた再スタート信号ＲＥＳが「１」の場合、２入力ＡＮＤゲート４２から得られたクロック信号ＣＫ３に応じてカウント値ＱＤを第１の比較器３４及び第２の比較器４３へそれぞれ出力する。階調カウンタ４１は、クロック信号ＣＫ３が一周期入力される毎に「１」カウントアップして、パルス幅規定データＸＤと同値までカウントアップする。例えば、パルス幅規定データＸＤが「８」の場合、階調カウンタ４１は、カウント値ＱＤとして「１」、「２」、「３」、・・・・・、「８」を順に出力する。階調カウンタ４１が、カウント値ＱＤとして上限値（例えば「８」）を出力すると、２入力ＡＮＤゲート４２からのクロック信号ＣＫ３の入力が停止し、階調カウンタ４１のカウントアップが停止する。一方、階調カウンタ４１は、出力端子５４から再スタート信号ＲＥＳとして「０」を入力すると、カウントをリセットする。
【００２７】
第２の比較器４３は、階調カウンタ４１から得られたカウント値ＱＤ及び、コントローラ１３から得られたパルス幅規定データＸＤとを比較して、比較結果に応じて、カウント値ＱＤに対応する周期を有するパルス信号ＰＳを出力回路２６及び２入力ＡＮＤゲート４２にそれぞれ出力する。ここで、カウント値ＱＤがパルス幅規定データＸＤがより小さい場合、パルス信号ＰＳは「１」である。一方、カウント値ＱＤがパルス幅規定データＸＤ以上の場合、パルス信号ＰＳは「０」である。例えば、カウント値ＱＤが「１」〜「７」、且つパルス幅規定データＸＤが「８」の場合、パルス信号ＰＳは「１」である。一方、カウント値ＱＤとして上限値（例えば「８」）を入力した場合、第２の比較器４３は、パルス信号ＰＳとして「０」を出力する。
【００２８】
図３に示すように、分配回路２３は、図２に示したラッチ回路２２の出力側に入力側がバス接続された除算器３１と、除算器３１の出力側に入力側がバス接続された乗算器３２と、乗算器３２の出力側に第１の入力側がバス接続され、ラッチ回路２２の出力側に第２の入力側がバス接続された減算器３３と、減算器３３の出力側に第１の入力側がバス接続され、階調カウンタ４１の出力側に第２の入力側がバス接続された第１の比較器３４と、除算器３１の出力側に第１の入力側がバス接続され、第１の比較器３４の出力側に第２の入力側がバス接続され、且つ電流階調回路２４の入力側に出力側がバス接続された加算器３５とを備える。
【００２９】
図３に示した除算器３１は、図２に示したラッチ回路２２から得られた発光輝度データＰＤ２を、図１に示したコントローラ１３から得られたパルス幅規定データＸＤで除算した商を除算データＹＤ１として乗算器３２及び加算器３５にそれぞれ出力する。発光輝度データＰＤ２が「２０」、且つパルス幅規定データＸＤが「８」の場合、商である「２」が除算データＹＤ１として出力される。ここで、発光輝度データＰＤ２の最大値をパルス幅規定データＸＤで除算した商（除算データＹＤ１）が、パルス高さの最大の階調数となる。例えば、発光輝度データＰＤ２が最大値で「３２」、且つパルス幅規定データＸＤが「８」の場合、第１のパルス電流ＯＵＴａのパルス高さが３２／８＝４段階の範囲で階調制御されることになる。
【００３０】
乗算器３２は、コントローラ１３から得られたパルス幅規定データＸＤと除算器３１から得られた除算データＹＤ１とを乗算した乗算データＡＤ１を減算器３３へ出力する。例えば、除算データＹＤ１が「２」、且つパルス幅規定データＸＤが「８」の場合、２×８＝「１６」が乗算データＡＤ１として出力される。
【００３１】
減算器３３は、ラッチ回路２２から得られた発光輝度データＰＤ２から、乗算器３２から得られた乗算データＡＤ１を減算した減算データＢＤ１を第１の比較器３４に出力する。例えば、発光輝度データＰＤ２が「２０」、且つ乗算データＡＤ１が「１６」の場合、２０−１６＝「４」が減算データＢＤ１として出力される。
【００３２】
第１の比較器３４は、減算器３３から得られた減算データＢＤ１と階調カウンタ４１から得られたカウント値ＱＤとを比較し、比較結果に応じて比較データＣＤ１を加算器３５へ出力する。ここで、比較データＣＤ１は、減算データＢＤ１がカウント値ＱＤより小さい場合に「０」である。一方、比較データＣＤ１は、減算データＢＤ１がカウント値ＱＤ以上である場合に「１」である。例えば、減算データＢＤ１が「４」、且つカウント値ＱＤが「５」〜「８」のうち一の場合、比較データＣＤ１として「０」が出力される。また、減算データＢＤ１が「４」、且つカウント値ＱＤが「１」〜「４」のうち一の場合、比較データＣＤ１として「１」が出力される。
【００３３】
加算器３５は、除算器３１から得られた除算データＹＤ１と第１の比較器３４から得られた比較データＣＤ１とを加算した電流階調データＤＡＤ１を電流階調回路２４に出力する。ここで、除算データＹＤ１が「２」、且つ比較データＣＤ１が「０」の場合、２＋０＝「２」が電流階調データＤＡＤ１として出力される。一方、除算データＹＤ１が「２」、且つ比較データＣＤ１が「１」の場合、２＋１＝「３」が電流階調データＤＡＤ１として出力される。電流階調データＤＡＤ１の値は、第１のパルス電流ＯＵＴａのパルス高さを階調制御する階調数を表す。例えば、発光輝度データＰＤ２（最大値で「３２」）が「２０」、パルス幅規定データＸＤが「８」、且つ電流階調データＤＡＤ１が「３」の場合、第１のパルス電流ＯＵＴａのパルス高さが３／４段階に階調制御される。
【００３４】
図２に示した電流階調回路２４は、分配回路２３から入力した電流階調データＤＡＤ１に応じて、電流階調信号ＡＳを出力回路２６へ出力する。出力回路２６は、ＰＷＭ制御回路２５から得られたパルス信号ＰＳに応じてパルス幅が階調制御され且つ電流階調回路２４から得られた電流階調信号ＡＳに応じてパルス高さが階調制御された第１のパルス電流ＯＵＴａを出力端子６２ａに出力する。  図２に示した出力回路２６としては、例えば図４に示すように、ｎＭＯＳトランジスタＮ１、ｎｐｎトランジスタＴｒ１及び、定電流源ＩＥとを備える、アノードコモンＬＥＤ用のシンク電流タイプの回路が使用可能である。ｎＭＯＳトランジスタＮ１は、ゲート端子を第１の入力端子６０に、ソース端子を低位電源ＶＳＳに、ドレイン端子を第２の入力端子６１にそれぞれ接続される。第１の入力端子６０及び第２の入力端子６１はそれぞれ、図２に示した電流階調回路２４の第１の出力側及び第２の出力側に接続されている。ｎｐｎトランジスタＴｒ１は、ベース端子が第２の入力端子６１及びｎＭＯＳトランジスタＮ１のドレイン側に、エミッタ端子が低位電源ＶＳＳに、コレクタ端子が定電流源ＩＥにそれぞれ接続されている。シンク電流タイプの回路の場合、図２に示したＰＷＭ制御回路２５から得られるパルス信号ＰＳは正論理値である。また、電流階調回路２４から出力される電流階調信号ＡＳの電流は吐き出し電流である。
【００３５】
図４に示した第１の入力端子６０から入力したパルス信号ＰＳのパルス幅に応じて、ｎＭＯＳトランジスタＮ１がスイッチングされる。パルス信号ＰＳが「０」の時、ｎＭＯＳトランジスタＮ１がオフとなる。第２の入力端子６１から入力した電流階調信号ＡＳの電流（ベース電流）がｎｐｎトランジスタＴｒ１のベース及びエミッタ間に流れ、増幅され電流値が決定される。この増幅された電流値をパルス高さとする第１のパルス電流ＯＵＴａが、出力端子６２ａから出力される。一方、パルス信号ＰＳが「１」の時、ｎＭＯＳトランジスタＮ１がオンとなり、第２の入力端子６１が低位電源ＶＳＳに接続される。したがって、ｎｐｎトランジスタＴｒ１がオフとなり、第１のパルス電流ＯＵＴａの出力が停止される。このように、第１のパルス電流ＯＵＴａは、パルス信号ＰＳのパルス幅に応じてパルス幅が階調制御され、且つ電流階調信号ＡＳのパルス高さに基づきパルス高さが階調制御される。
【００３６】
上述した第１の駆動回路１１ａによる第１のパルス電流ＯＵＴａのパルス幅及びパルス高さの階調制御の一例を図５に示す。横軸はパルス幅の階調数を示し、縦軸はパルス高さの階調数を示す。発光輝度データＳＤ１が最大値で「５１２」、且つパルス幅規定データが「８」の場合、第１の駆動回路１１ａにより、パルス幅が８段階に階調制御され、且つパルス高さが６４段階に階調制御され、第１のパルス電流ＯＵＴａが６４×８＝５１２段階で階調制御される。即ち、第１のパルス電流ＯＵＴａにより、図１に示した表示部１０の行に配列された発光素子の発光輝度が５１２段階で階調制御される。５１２段階に階調制御する場合、発光輝度データＳＤ１が「０」〜「８」の場合、パルス高さが最小の１／６４段階に制御され、パルス幅が１〜８段階で可変するように階調制御される。また、発光輝度データＳＤ１が「９」〜「１５」の場合、パルス高さが最小の１／６４段階から一段高い２／６４段階に階調制御され、パルス幅が９〜１６段階まで可変できるように階調制御される。また、発光輝度データＳＤ１が最大の「５１２」の場合には、パルス高さが最大の６４／６４段階に階調制御され、パルス幅が５０６〜５１２段階まで可変できるように階調制御される。なお、パルス幅とパルス高さで表される矩形の面積が、発光素子の発光輝度に相当する。また、発光素子の発光輝度は、図１４に示した駆動回路による発光輝度と実質的に同様である。例えば最大の発光輝度を得る場合、第１のパルス電流ＯＵＴａのパルス幅及びパルス高さは図１４に示した駆動回路と実質的に同様となる。
【００３７】
また、図６に示すように、例えば発光輝度データＰＤ２が最大で「３２」、且つパルス幅規定データＸＤが「８」の場合、横軸に示すパルス幅が８段階に階調制御され、且つ縦軸に示すパルス高さが４段階に階調制御されるので、第１のパルス電流ＯＵＴａが８×４＝３２段階で階調制御される。発光輝度データＳＤ１が「２０」の場合、パルス高さは３／４段階で階調制御され、右肩下がりの波形を示す。なお、図１に示した第２〜第ｎの駆動回路１１ｂ〜１１ｎは、第１の駆動回路１１ａと実質的に同様の構成であるので、重複した説明を省略する。
【００３８】
以上のように、本発明の第１の実施の形態に係る第１〜第ｎの駆動回路１１ａ〜１１ｎによれば、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎのパルス幅を階調制御すると共に、パルス高さを階調制御することが可能となる。したがって、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎのパルス高さの階調制御に伴い、第１〜第ｎの駆動回路１１ａ〜１１ｎの電流変化量を低減でき、電圧波形のリンギング及び輻射ノイズを抑制できる。
【００３９】
（半導体集積回路）
本発明の第１の実施の形態に係る半導体集積回路は、図７に示すように、同一の半導体チップ１１０上に第１〜第ｎの駆動回路１１ａ〜１１ｎがモノリシックに集積化され配置されている。半導体チップ１１０上には、第１〜第ｎの駆動回路１１ａ〜１１ｎにそれぞれ接続された、第１〜第ｎのボンディングパッド群９４ａ〜９４ｎ及び第１〜第ｎのボンディングパッド９２ａ〜９２ｎが設けられている。第１の駆動回路１１ａは、シフトレジスタ回路２１と、シフトレジスタ回路２１にバス接続されたラッチ回路２２と、ラッチ回路２２にバス接続された分配回路２３と、分配回路２３にそれぞれバス接続された電流階調回路２４及びＰＷＭ制御回路２５と、電流階調回路２４及びＰＷＭ制御回路２５にそれぞれ接続された出力回路２６等を備える。第２〜第ｎの駆動回路１１ｂ〜１１ｎの構成は、第１の駆動回路１１ａの構成と実質的に同様であるので、重複した説明を省略する。
【００４０】
第１のボンディングパッド群９４ａは、内部端子であるボンディングパッド９０ａ〜９０ｅ，９１ａ〜９１ｎ，９２ａを備える。ラッチ回路２２の入力端子に接続されたボンディングパッド９０ａを介して、ラッチ信号ＬＳが伝達される。シフトレジスタ回路２１の入力端子に接続されたボンディングパッド９０ｂを介して、発光輝度データＳＤ１が伝達される。また、シフトレジスタ回路２１の入力端子に接続されたボンディングパッド９０ｃを介して、クロック信号ＣＫ１が伝達される。ＰＷＭ制御回路２５の入力端子に接続されたボンディングパッド９０ｄを介して、パルス幅設定クロック信号ＣＫ２が入力される。また、ＰＷＭ制御回路２５の入力端子に接続されたボンディングパッド９０ｅを介して、再スタート信号ＲＥＳが伝達される。分配回路２３の第１〜第ｎの入力端子及び、ＰＷＭ制御回路２５の第１〜第ｎの入力端子にそれぞれ接続されたボンディングパッド９１ａ，９１ｂ，９１ｃ，・・・・・，９１ｎを介して、パルス幅規定データＸＤがそれぞれ伝達される。第２〜第ｎのボンディングパッド群９４ｂ〜９４ｎの構成は、第１のボンディングパッド群９４ａと実質的に同様であるので、重複した説明を省略する。
【００４１】
また、出力回路２６に接続された第１のボンディングパッド９２ａを介して、第１のパルス電流ＯＵＴａがそれぞれ伝達される。第２〜第ｎのボンディングパッド９２ｂ〜９２ｎの構成は、第１のボンディングパッド９２ａと実質的に同様であるので、重複した説明を省略する。
【００４２】
例えば、第１のボンディングパッド群９４ａを構成するボンディングパッド９０ａ〜９０ｅ，９１ａ〜９１ｎは、半導体チップ１１０の素子形成表面に設けられ、１×１０１８〜１×１０２１ｃｍ−３程度のドナーもしくはアクセプターがドープされた複数の高不純物密度領域（ソース領域／ドレイン領域等）にそれぞれ接続されている。この複数の高不純物密度領域にオーミック接触するように、アルミニウム（Ａｌ）、もしくはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）等の金属からなる複数の電極層が設けられている。この複数の電極層の上部には、酸化膜（ＳｉＯ２）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ３Ｎ４）、あるいは、ポリイミド膜等からなるパッシベーション膜が設けられている。パッシベーション膜の一部に複数の電極層を露出するように複数の開口部（窓口）を設け、ボンディングパッド９０ａ〜９０ｅ，９１ａ〜９１ｎ，９２ａが構成されている。第２〜第ｎのボンディングパッド群９４ｂ〜９４ｎが有するボンディングパッド（図示省略）及び、第１〜第ｎのボンディングパッド９２ａ〜９２ｎも同様に構成可能である。
【００４３】
（第２の実施の形態）
（発光表示装置）
本発明の第２の実施の形態に係る発光表示装置は、図８に示すように、表示部１０と、表示部１０の第１〜第ｎの出力端子６２ａ，６２ｂ，６２ｃ，・・・・・，６２ｎに出力側がそれぞれ接続された第１〜第ｎの駆動回路７１ａ，７１ｂ，７１ｃ，・・・・・，７１ｎと、表示部１０の第１〜第ｍの入力側に第１〜第ｍの垂直出力側が接続された走査回路１２等を備える。第１の駆動回路７１ａの第１入力側及び第２の入力側に第１の出力側及び第２の出力側をそれぞれバス接続し、且つ第１の駆動回路７１ａの第３〜第６の入力側には、出力端子５２〜５５をそれぞれ接続したコントローラ１３ａを更に備える。第２〜第ｎの駆動回路７１ｂ〜７１ｎの入力側は、第１の駆動回路７１ａの入力側と同様に、コントローラ１３ａの出力側に接続されている。また、コントローラ１３ａの第１〜第ｍの水平出力側は、走査回路の第１〜第ｍの入力側にそれぞれ接続されている。
【００４４】
コントローラ１３ａは、パラレルな発光輝度データＰＤ３を出力する点が、図１に示したシリアルな発光輝度データＳＤ１を出力するコントローラ１３と異なる。また、第１の駆動回路７１ａは、コントローラ１３ａからパラレルな発光輝度データＰＤ３を入力する点が、図１に示したシリアルな発光輝度データＳＤ１を入力する第１の駆動回路１１ａと異なる。第１〜第ｎの駆動回路７１ａ〜７１ｎは、図１に示した第１〜第ｎの駆動回路１１ａ〜１１ｎと同様に、パルス幅及びパルス高さが制御された第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎを表示部１０の第１〜第ｎ行にそれぞれ出力する。第１〜第ｎの駆動回路７１ａ〜７１ｎの詳細は後述する。本発明の第２の実施の形態に係る発光表示装置の他の構成は、本発明の第１の実施の形態に係る発光表示装置と同様であるので、重複した説明を省略する。
【００４５】
本発明の第２の実施の形態に係る発光表示装置によれば、本発明の第１の実施の形態に係る発光表示装置と同様に、第１〜第ｎの駆動回路７１ａ〜７１ｎにより、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎのパルス幅及びパルス高さがそれぞれ階調制御されるので、第１〜第ｎの駆動回路７１ａ〜７１ｎの電流変化量は低減可能となり、リンギング及び輻射ノイズを抑制できる。
【００４６】
（駆動回路）
本発明の第１の実施の形態に係る第１〜第ｎの駆動回路７１ａ〜７１ｎのうち、第１の駆動回路７１ａを一例として説明する。第１の駆動回路７１ａは、図９に示すように、出力端子５２に入力側が接続されたシフトレジスタ回路２１ａと、シフトレジスタ回路２１ａの出力側に第１の入力側がバス接続され、出力端子５３に第２の入力側が接続されたラッチ回路２２と、出力端子５４に第１の入力側が接続され、出力端子５５に第２の入力側が接続されたＰＷＭ制御回路２５と、ラッチ回路２２の出力側に第１の入力側がバス接続され、ＰＷＭ制御回路２５の出力側に、第２の入力側がバス接続された分配回路２３ａと、分配回路２３ａの出力側に入力側がバス接続された電流階調回路２４と、ＰＷＭ制御回路２５ａの出力側に第１の入力端子６０が接続され、電流階調回路２４の出力側に、第２の入力端子６１が接続された出力回路２６ａ等を備える。出力回路２６ａの出力側は、出力端子６２ａに接続されている。
【００４７】
図９に示したシフトレジスタ回路２１ａは、出力端子５２から入力されるクロック信号ＣＫ１と同期して、図８に示したコントローラ１３から入力したパラレルな発光輝度データＰＤ３を一時保持し、発光輝度データＰＤ４をラッチ回路２２へ出力する。ラッチ回路２２は、出力端子５３から得られたラッチ信号ＬＳに応じて、シフトレジスタ回路２１ａから入力した発光輝度データＰＤ４の１走査線分の発光輝度データＰＤ５を一時記憶（ラッチ）する。そしてラッチ回路２２は、一時記憶された１走査線分の発光輝度データＰＤ５を分配回路２３ａに出力する。
【００４８】
ＰＷＭ制御回路２５ａは、図１０に示すように、出力端子５５に第１の入力側が接続され、第２の比較器４３の出力側に第２の入力側が接続された２入力ＡＮＤゲート４２と、２入力ＡＮＤゲート４２の出力側に第１の入力側が接続され、出力端子５４に第２の入力側が接続された階調カウンタ４１と、階調カウンタ４１の出力側に入力側がバス接続された第２の比較器４３と、第２の比較器４３の出力側に入力側が接続されたＮＯＴゲート４４等を備える。ＮＯＴゲート４４の出力側は、出力端子５４に接続されている。
【００４９】
ＮＯＴゲート４４は、第２の比較器４３から得られたパルス信号ＰＳを反転した反転パルス信号ＰＳ１を出力端子５４に出力する。パルス信号ＰＳが「０」の場合、反転パルス信号ＰＳ１は「１」である。一方、パルス信号ＰＳが「１」の場合、反転パルス信号ＰＳ１は「０」である。ＰＷＭ制御回路２５ａの他の構成は、図３に示したＰＷＭ制御回路２５と同様の構成であるので、重複した説明を省略する。
【００５０】
分配回路２３ａは、図１０に示すように、演算器３１ａ及び第１の比較器３４ａを備える点が、図２に示した除算器３１及び第１の比較器３４を備える分配回路２３と異なる。即ち、分配回路２３ａは、図９に示したラッチ回路２２の出力側に入力側がバス接続された演算器３１ａと、演算器３１ａの出力側に入力側がバス接続された乗算器３２と、乗算器３２の出力側に第１の入力側がバス接続され、ラッチ回路２２の出力側に第２の入力側がバス接続された減算器３３と、減算器３３の出力側に第１の入力側がバス接続され、階調カウンタ４１の出力側に第２の入力側がバス接続された第１の比較器３４ａと、除算器３１の出力側に第１の入力側がバス接続され、第１の比較器３４ａの出力側に第２の入力側がそれぞれバス接続され、且つ電流階調回路２４の入力側に出力側がバス接続された加算器３５等を備える。
【００５１】
図１０に示した演算器３１ａは、図９に示したラッチ回路２２から得られた発光輝度データＰＤ５を、図８に示したコントローラ１３から得られたパルス幅規定データＸＤで除算した商に「１」を加算した演算データＹＤ２を乗算器３２及び加算器３５にそれぞれ出力する。例えば、発光輝度データＰＤ５が「２０」、且つパルス幅規定データＸＤが「８」の場合、２＋１＝「３」が演算データＹＤ２として出力される。
【００５２】
乗算器３２は、コントローラ１３から得られたパルス幅規定データＸＤと演算器３１ａから得られた演算データＹＤ２とを乗算した乗算データＡＤ２を減算器３３へ出力する。例えば、パルス幅規定データＸＤが「８」、且つ演算データＹＤ２が「３」の場合、８×３＝「２４」が乗算データＡＤ２として出力される。
【００５３】
減算器３３は、ラッチ回路２２から得られた発光輝度データＰＤ５と、乗算器３２から得られた乗算データＡＤ２との差分である減算データＢＤ２を第１の比較器３４ａに出力する。例えば、発光輝度データＰＤ５が「２０」、乗算データＡＤ２が「２４」の場合、２４−２０＝「４」が減算データＢＤ２として出力される。
【００５４】
第１の比較器３４ａは、減算器３３から得られた減算データＢＤ２と階調カウンタ４１から得られたカウント値ＱＤとを比較し、比較結果に応じて比較データＣＤ２を加算器３５へ出力する。ここで、比較データＣＤ２は、減算データＢＤ２がカウント値ＱＤより小さい場合に「０」である。また、比較データＣＤ２は、減算データＢＤ２がカウント値ＱＤ以上である場合に「−１」である。例えば、減算データＢＤ２が「４」、且つカウント値ＱＤが「５」〜「８」のうち一の場合、「０」が比較データＣＤ２として出力される。また、減算データＢＤ２が「４」、且つカウント値が「１」〜「４」のうち一の場合、「−１」が比較データＣＤ２として出力される。
【００５５】
加算器３５は、演算器３１ａから得られた演算データＹＤ２と第１の比較器３４ａから得られた比較データＣＤ２とを加算した電流階調データＤＡＤ２を電流階調回路２４に出力する。ここで、演算データＹＤ２が「３」、且つ比較データＣＤ２が「０」の場合、加算器３５は、３＋０＝「３」を電流階調データＤＡＤ２として出力する。一方、演算データが「３」、且つ比較データＣＤ２が「１」の場合、３−１＝「２」が電流階調データＤＡＤ２として出力される。
【００５６】
出力回路２６ａとして、図１１に示すように、例えばｐＭＯＳトランジスタＰ１、ｐｎｐトランジスタＴｒ２及び、定電流源ＩＥ等を備える、カソードコモンＬＥＤ用のソース電流タイプの回路が使用可能である。ｐＭＯＳトランジスタＰ１は、ゲート端子が第１の入力端子６０に、ドレイン端子が高位電源ＶＣＣに、ソース端子が第２の入力端子６１にそれぞれ接続される。ｐｎｐトランジスタＴｒ２は、ベース端子が第２の入力端子６１及びｐＭＯＳトランジスタＰ１のソース側に、コレクタ端子が高位電源ＶＣＣに、エミッタ端子が定電流源ＩＥにそれぞれ接続されている。ソース電流タイプの回路の場合、ＰＷＭ制御回路２５から得られる反転パルス信号ＰＳ１は負論理値である。また、電流階調回路２４から出力される電流階調信号ＡＳは引き込み電流である。  図１１に示したｐＭＯＳトランジスタＰ１は、パルス信号ＰＳの第１の入力端子６０から入力した反転パルス信号ＰＳ１のパルス幅に応じてスイッチングされる。反転パルス信号ＰＳ１が「１」の時、ｐＭＯＳトランジスタＰ１がオフとなり、高位電源ＶＣＣからｐｎｐトランジスタＴｒ２のコレクタ、ベース間にベース電流が流れる。したがって、ｐｎｐトランジスタＴｒ２のコレクタ、エミッタ間には、電流階調信号ＡＳの電流値に応じて増幅された電流が流れ、電流値が決定される。増幅された電流値をパルス高さとする第１のパルス電流ＯＵＴａが、出力端子６２ａから出力される。一方、パルス信号ＰＳが「０」の時、ｐＭＯＳトランジスタＰ１がオンとなり、高位電源ＶＣＣからｐｎｐトランジスタＴｒ２のベースに電流が流れる。したがって、ｐｎｐトランジスタＴｒ２がオフとなり、第１のパルス電流ＯＵＴａの出力が停止される。このように、第１のパルス電流ＯＵＴａは、反転パルス信号ＰＳ１のパルス幅に応じてパルス幅が階調制御され、且つ電流階調信号ＡＳのパルス高さに基づきパルス高さが階調制御される。
【００５７】
第１の駆動回路７１ａの他の構成は、本発明の第１の実施の形態に係る第１の駆動回路１１ａの構成と実質的に同様であるので、重複した説明を省略する。また、第２〜第ｎの駆動回路７１ｂ〜７１ｎの構成は、第１の駆動回路７１ａと実質的に同様の構成であるので、重複した説明を省略する。
【００５８】
上述した第１の駆動回路７１ａにより、本発明の第１の実施の形態と同様に、パルス幅及びパルス高さが階調制御された第１のパルス電流ＯＵＴａが出力される。例えば、図１２に示すように、発光輝度データＰＤ５の最大値が「３２」、且つパルス幅規定データＸＤが「８」の場合、横軸に示したパルス幅が８段階に階調制御され、且つ縦軸に示したパルス高さが４段階に階調制御される。したがって、第１のパルス電流ＯＵＴａの値が８×４＝３２段階で階調制御される。発光輝度データＳＤ１の大きさが「２０」の場合、パルス高さが３／４段階に階調制御され、左肩下がりの波形を示す。
【００５９】
以上のように、本発明の第２の実施の形態に係る第１〜第ｎの駆動回路７１ａ〜７１ｎによれば、本発明の第１の実施の形態と同様に、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎのパルス幅及びパルス高さがそれぞれ階調制御されるので、第１〜第ｎの駆動回路７１ａ〜７１ｎの電流変化量が低減可能となり、電圧波形によるリンギング及び輻射ノイズを抑制できる。
【００６０】
（半導体集積回路）
本発明の第２の実施の形態に係る半導体集積回路は、図１３に示すように、半導体チップ１１０ａ上に第１〜第ｎの駆動回路７１ａ〜７１ｎがモノシリックに集積され、配置されている。半導体チップ１１０ａ上には、第１〜第ｎの駆動回路７１ａ〜７１ｎにそれぞれ接続された、第１〜第ｎのボンディングパッド群９５ａ〜９５ｎ及び第１〜第ｎのボンディングパッド９２ａ〜９２ｎが設けられている。第１の駆動回路７１ａは、シフトレジスタ回路２１ａと、シフトレジスタ回路２１ａにバス接続されたラッチ回路２２と、ラッチ回路２２にバス接続された分配回路２３ａと、分配回路２３ａにそれぞれバス接続された電流階調回路２４及びＰＷＭ制御回路２５ａと、電流階調回路２４及びＰＷＭ制御回路２５ａにそれぞれ接続された出力回路２６ａ等を備える。
【００６１】
第１のボンディングパッド群９５ａが、シフトレジスタ回路２１ａの入力側にそれぞれ接続された複数のボンディングパッド９３ａ，９３ｂ，９３ｃ，・・・・・，９３ｎを備える点が、本発明の第１の実施の形態に係る半導体集積回路の構成と異なる点である。複数のボンディングパッド９３ａ〜９３ｎは、シフトレジスタ回路２１ａに発光輝度データＰＤ３を伝達するための内部端子である。第２〜第ｎのボンディングパッド群９５ｂ〜９５ｎは、第１のボンディングパッド群９５ａと実質的に同様であるので、重複した説明を省略する。他の構成は、本発明の第１の実施の形態に係る半導体集積回路と実質的に同様であるので、重複した説明を省略する。
【００６２】
（その他の実施の形態）
上記のように、本発明は、実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６３】
例えば、本発明の第１の実施の形態において、一例として、発光輝度データＳＤ１が最大値で「５１２」の場合、第１のパルス電流ＯＵＴａのパルス幅が８段階に階調制御され、且つパルス高さが６４段階に階調制御される例を示したが、制御されるパルス幅及びパルス高さの階調数は特に限定されない。例えば、第１のパルス電流ＯＵＴａのパルス幅を１６段階に階調制御し、パルス高さを３２段階に制御しても良い。
【００６４】
また、本発明の第１及び第２の実施の形態において、第１〜第ｎの駆動回路１１ａ〜１１ｎ又は第１〜第ｎの駆動回路７１ａ〜７１ｎは、発光輝度データ及び、パルス幅規定データ等に応じて、個別に第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎのパルス幅及びパルス高さがそれぞれ制御される。したがって、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎの階調数がそれぞれ互いに相違して良いことは勿論である。
【００６５】
また、本発明の第１及び第２の実施の形態において、表示部１０として、複数の発光素子としてＬＥＤをマトリクス状に配置したマトリクス回路を示したが、液晶ディスプレイ等、第１〜第ｎのパルス電流ＯＵＴａ〜ＯＵＴｎにより発光する発光素子を配置したマトリクス回路であれば構わない。
【００６６】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６７】
【発明の効果】
本発明によれば、電流変化量を低減可能とし、リンギング及び輻射ノイズを抑制できる駆動回路、発光表示装置及び半導体集積回路を提供出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る発光表示装置を説明するための回路図である。
【図２】本発明の第１の実施の形態に係る駆動回路を説明するための回路図である。
【図３】本発明の第１の実施の形態に係る分配回路及びＰＷＭ制御回路を説明するための回路図である。
【図４】本発明の第１の実施の形態に係る出力回路を説明するための回路図である。
【図５】本発明の第１の実施の形態に係るグレースケール制御を説明するためのグラフである。
【図６】本発明の第１の実施の形態に係るグレースケール制御を説明するためのグラフである。
【図７】本発明の第１の実施の形態に係る半導体集積回路を説明する為の鳥瞰図である。
【図８】本発明の第２の実施の形態に係る発光表示装置を説明するための回路図である。
【図９】本発明の第２の実施の形態に係る駆動回路を説明するための図である。
【図１０】本発明の第２の実施の形態に係る分配回路及びＰＷＭ制御回路を説明するための回路図である。
【図１１】本発明の第２の実施の形態に係る出力回路を説明するための回路図である。
【図１２】本発明の第２の実施の形態に係るグレースケール制御を説明するためのグラフである。
【図１３】本発明の第２の実施の形態に係る半導体集積回路を説明する貯めの鳥瞰図である。
【図１４】従来の駆動回路を説明するための回路図である。
【図１５】従来のグレースケール制御を説明するためのグラフである。
【符号の説明】
１０    表示部
１１ａ〜１１ｎ （第１〜第ｎの）駆動回路
１２          走査回路
１３，１３ａ   コントローラ
２１，２１ａ   シフトレジスタ回路
２２          ラッチ回路
２３，２３ａ   分配回路
２４          電流階調回路
２５，２５ａ   ＰＷＭ制御回路
２６，２６ａ   出力回路
３１    除算器
３１ａ  演算器
３２    乗算器
３３    減算器
３４，３４ａ  第１の比較器
３５    加算器
４１    階調カウンタ
４２    ２入力ＡＮＤゲート
４３    第２の比較器
４４    ＮＯＴゲート
５１〜５５  出力端子
６０      第１の入力端子
６１      第２の入力端子
６２ａ〜６２ｎ  出力端子
７１ａ〜７１ｎ  （第１〜第ｎの）駆動回路
９０ａ〜９０ｅ  ボンディングパッド
９１ａ〜９１ｎ  ボンディングパッド
９２ａ〜９２ｎ （第１〜第ｎの）ボンディングパッド
９３ａ〜９３ｎ  ボンディングパッド
９４ａ〜９４ｎ  （第１〜第ｎの）ボンディングパッド群
９５ａ〜９５ｎ  （第１〜第ｎの）ボンディングパッド群
１０１  シフトレジスタ回路
１０２  ラッチ回路
１０３  ＰＷＭ制御回路
１０４            出力回路
１１０，１１０ａ    半導体チップ
１１１〜１１４      入力端子
１１５            出力端子
ＩＥ    定電流源
ＶＣＣ  高位電源
ＶＳＳ  低位電源
ＶＬＥＤ    電源
Ｔｒ１  ｎｐｎトランジスタ
Ｔｒ２  ｐｎｐトランジスタ
Ｎ１    ｎＭＯＳトランジスタ
Ｐ１    ｐＭＯＳトランジスタ
ＯＵＴａ〜ＯＵＴｎ  パルス電流
ＳＤ１  発光輝度データ
ＰＤ１〜ＰＤ５        発光輝度データ
ＣＫ１，ＣＫ３ クロック信号
ＣＫ２  パルス幅設定クロック信号
ＬＳ    ラッチ信号
ＤＡＤ１，ＤＡＤ２  電流階調データ
ＡＳ              電流階調信号
ＯＵＴａ〜ＯＵＴｎ （第１〜第ｎの）パルス電流
ＰＳ       パルス信号
ＰＳ１    反転パルス信号
ＸＤ      パルス幅規定データ
ＹＤ１ 除算データ
ＹＤ２  演算データ
ＡＤ１，ＡＤ２  乗算データ
ＢＤ１，ＢＤ２  減算データ
ＣＤ１，ＣＤ２  比較データ
ＱＤ    カウント値
ＳＣＳ  走査信号
【図１】
2004198956.tif 000003
【図２】
2004198956.tif 000004
【図３】
2004198956.tif 000005
【図４】
2004198956.tif 000006
【図５】
2004198956.tif 000007
【図６】
2004198956.tif 000008
【図７】
2004198956.tif 000009
【図８】
2004198956.tif 000010
【図９】
2004198956.tif 000011
【図１０】
2004198956.tif 000012
【図１１】
2004198956.tif 000013
【図１２】
2004198956.tif 000014
【図１３】
2004198956.tif 000015
【図１４】
2004198956.tif 000016
【図１５】
2004198956.tif 000017