(57)【要約】【課題】短チャネル効果を抑制し、かつ、ソース領域またはドレイン領域の抵抗を低減させた半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置１００は、第１絶縁層１０ｂ上の半導体層１０ｃと、該半導体層１０ｃ上に形成されたゲート絶縁層２２を介して形成されたゲート電極２４と、ソース領域およびドレイン領域２８と、を含むＳＯＩ構造を有する半導体装置であって、前記ゲート絶縁層２２および前記ゲート電極２４は第１領域１０Ａに形成され、前記ソース領域および前記ドレイン領域２８は、第２領域１０Ｂに形成されており、前記第１領域１０Ａの半導体層１０ｃは、前記第２領域１０Ｂの半導体層１０ｃと比して小さい膜厚を有し、前記第１領域１０Ａの半導体層１０ｃは所定の間隔をおいて設けられており、該第１領域１０Ａの半導体層１０ｃの相互間には、第２絶縁層１４が設けられている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１絶縁層上の半導体層と、該半導体層上にゲート絶縁層を介して形成されたゲート電極と、ソース領域およびドレイン領域と、を含むＳＯＩ構造を有する半導体装置であって、
前記ゲート絶縁層および前記ゲート電極は第１領域に形成され、前記ソース領域および前記ドレイン領域は、第２領域に形成されており、
前記第１領域の半導体層は、前記第２領域の半導体層と比して小さい膜厚を有し、
前記第１領域の半導体層は所定の間隔をおいて設けられており、該第１領域の半導体層の相互間には、第２絶縁層が設けられている、半導体装置。
【請求項２】
請求項１において、
前記第１領域の絶縁層は、前記第２領域の絶縁層と比して大きい膜厚を有する、半導体装置。
【請求項３】
少なくとも第１絶縁層と半導体層とを含む積層体において、
第１領域の前記半導体層に、前記第１絶縁層に到達する開口部を所定の間隔をおいて形成する工程と、
少なくとも前記開口部を埋め込む第２絶縁層を形成する工程と、
前記第１領域にゲート絶縁層およびゲート電極を形成する工程と、
前記第２領域の半導体層にソース領域およびドレイン領域を形成する工程と、
を含む、ＳＯＩ構造を有する半導体装置の製造方法。
【請求項４】
請求項３において、
前記第２絶縁層の形成は、熱酸化法により行なわれる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年、バルクウエハ上に直接形成された従来の半導体装置（バルク型の半導体装置）に比べ、寄生容量を大幅に低減でき、低閾値電圧による低動作電圧化が可能であるＳＯＩ構造の半導体装置が注目されている。ＳＯＩ構造の半導体装置において、寄生容量の低減は、低消費電力による動作や高速な動作を可能とし、低閾値電圧による低動作電圧化は消費電力が動作電圧（電源電圧）の２乗に比例することから低消費電力化に大きく貢献することができる。
【０００３】
【発明が解決しようとする課題】
そして、近年の半導体装置のさらなる微細化の要請に伴い、このようなＳＯＩ構造の電界効果型トランジスタにおいて、短チャネル効果の抑制のために半導体層の薄膜化が進められている。しかし、半導体層の薄膜化が進むとその一方で、薄い半導体層にソース領域およびドレイン領域を形成しなくてはならず、浅いソース領域およびドレイン領域が形成されることとなる。そのため、ソース領域およびドレイン領域の抵抗が高くなってしまうという問題がある。
【０００４】
本発明の目的は、短チャネル効果を抑制し、かつ、寄生抵抗を低減させた半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明の半導体装置は、第１絶縁層上の半導体層と、該半導体層上に形成されたゲート絶縁層を介して形成されたゲート電極と、ソース領域およびドレイン領域と、を含むＳＯＩ構造を有する半導体装置であって、
前記ゲート絶縁層および前記ゲート電極は第１領域に形成され、前記ソース領域および前記ドレイン領域は、第２領域に形成されており、
前記第１領域の半導体層は、前記第２領域の半導体層と比して小さい膜厚を有し、
前記第１領域の半導体層は所定の間隔をおいて設けられており、該第１領域の半導体層の相互間には、第２絶縁層が設けられている。
【０００６】
本発明の半導体装置によれば、ゲート絶縁層およびゲート電極の下方の半導体層、すなわち、チャネル領域が形成される半導体層は、ソース領域またはドレイン領域（以下「ソース・ドレイン領域」という）の半導体層と比して小さい膜厚を有している。そのため、微細化が図られた半導体装置においても、チャネルが形成される領域の半導体層を薄くすることができ、短チャネル効果を抑制することができる。また、ソース・ドレイン領域は、所望の膜厚が確保された半導体層に形成されるため、ソース・ドレイン領域の寄生抵抗の低下を図ることができる。その結果、短チャネル効果の抑制と寄生抵抗の低下が実現された信頼性の高い半導体装置を提供することができる。
【０００７】
本発明の半導体装置において、前記第１領域の絶縁層は、前記第２領域の絶縁層と比して大きい膜厚を有することができる。
【０００８】
（２）本発明の半導体装置の製造方法は、第１絶縁層および半導体層の積層体と、該積層体の第１領域に形成されたゲート絶縁層を介して形成されたゲート電極と、該積層体の第２領域に形成されたソース領域およびドレイン領域と、を含むＳＯＩ構造を有する半導体装置の製造方法であって、
前記第１領域の半導体層に、前記第１絶縁層に到達する開口部を所定の間隔をおいて形成する工程と、
少なくとも前記開口部を埋め込む第２絶縁層を形成する工程と、
前記第１領域に前記ゲート絶縁層および前記ゲート電極を形成する工程と、
前記第２領域に前記ソース領域およびドレイン領域を形成する工程と、を含む。
【０００９】
本発明の半導体装置の製造方法によれば、第１領域の半導体層に所定の間隔をおいて開口部を形成し、その開口部を埋め込む第２絶縁層が形成される。、たとえば、第２絶縁層を熱酸化法により形成した場合には、開口部から酸素が入りこむため第１領域の半導体層が第１絶縁層の側から熱酸化されることとなる。その結果、第１領域の半導体層は、第２領域の半導体層と比して小さい膜厚を有することとなる。すなわち、本発明の半導体装置の製造方法によれば、ゲート絶縁層およびゲート電極が形成される領域の半導体層がソース・ドレイン領域の半導体層と比して小さい膜厚を有する半導体装置を製造することができる。
【００１０】
【発明の実施の形態】
１．半導体装置の構造
まず、本実施の形態にかかる半導体装置１００について、図１および図２（Ａ），（Ｂ）を参照しながら説明する。図１は、半導体装置１００を模式的に示す平面図であり、図２（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）は、図１のＢ−Ｂ線に沿った断面図であり、図２（Ｃ）は、図１のＣ−Ｃ線に沿った断面図である。
【００１１】
本実施の形態にかかる半導体装置１００は、図１に示すように、第１領域１０Ａと第２領域１０Ｂとを有する。図２（Ａ）〜（Ｃ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｉｌａｔｅ）構造を有し、支持基板１０ａ上に、絶縁層（酸化シリコン層）１０ｂおよび半導体層１０ｃが積層されたＳＯＩ基板１０に半導体素子が形成されている。第１領域１０Ａの絶縁層１０ｂは、第２領域１０Ｂの絶縁層１０ｂと比して大きい膜厚を有し、かつ、第１領域１０Ａの半導体層１０ｃの膜厚は、第２領域１０Ｂの半導体層１０ｃの膜厚と比して小さい膜厚を有している。そして、図２（Ａ）に示されるように、第１領域１０Ａには、一定の間隔をおいて半導体層１０ｃが設けられ、半導体層１０ｃの相互間には、絶縁層１４が設けられている。すなわち、第１領域１０Ａでは、第２領域１０Ｂの絶縁層１０ｂと比して大きい膜厚を有する絶縁層１０ｂ上に第２領域１０Ｂの半導体層１０ｃと比して小さい膜厚を有する半導体層１０ｃが一定の間隔をおいて設けられている。
【００１２】
図１および図２（Ａ）〜（Ｃ）に示されるように、第１領域１０Ａには、ゲート絶縁層２２およびゲート電極２４が形成されている。第１領域１０Ａでは一定の間隔をおいて半導体層１０ｃが設けられているため、それに応じてチャネル領域が一定の間隔をおいて設けられることになる。また、図１および図２（Ｂ），（Ｃ）に示されるように、第２領域１０Ｂには、ソース・ドレイン領域２８となる不純物層が形成されている。ゲート絶縁層２２およびゲート電極２４の側面にはサイドウォール絶縁層２６が形成されている。サイドウォール絶縁層２６の下方に位置する半導体層１０ｃには、エクステンション領域３０となる不純物層が形成されている。
【００１３】
本実施の形態の半導体装置１００は、第１領域１０Ａおよび第２領域１０Ｂを有し、ゲート絶縁層２２およびゲート電極２４が形成される第１領域１０Ａの半導体層１０ｃは、ソース・ドレイン領域２８が形成される第２領域１０Ｂの半導体層１０ｃと比して薄い膜厚の層である。そのため、チャネル領域が形成される半導体層１０ｃをより薄膜化することができ、短チャネル効果が抑制された半導体装置を提供することができる。
【００１４】
一方、ソース・ドレイン領域２８の半導体層１０ｃは、ゲート絶縁層２２の下方に位置する半導体層１０ｃと比して厚い膜厚が確保されているため、所望の深さを有するソース・ドレイン領域２８を形成することができる。そのため、その結果、微細化が要求される半導体装置１００においても、短チャネル効果の抑制と、ソース・ドレイン領域２８の抵抗の低下が実現された素子特性の良好な半導体装置を提供することができる。
【００１５】
２．半導体装置の製造方法
次に、図１に示す半導体装置１００の製造方法について図３〜図６を参照しながら説明する。図３は、本実施の形態の製造方法の一工程を模式的に示す平面図であり、図４，５および図６（Ａ）は、図３のＡ―Ａ線に沿った断面に対応した図で、本実施の形態の製造方法の一工程を模式的に示す断面図である。図６（Ｂ）は、図３のＢ−Ｂ線に沿った断面に対応した図で、本実施の形態の製造方法の一工程を模式的に示す断面図である。図６（Ｃ）は、図３のＣ−Ｃ線に沿った断面に対応した図で、本実施の形態の製造方法の一工程を模式的に示す断面図である。
【００１６】
（１）まず、支持基板１０ａ、絶縁層１０ｂおよび半導体層１０ｃからなるＳＯＩ基板１０を用意する。半導体層１０ｃとしては、たとえば、単結晶シリコン層を用いることができる。ついで、第２領域１０Ｂと、第１領域１０Ａの所定の箇所を覆うようにマスク層（図示せず）を形成する。第１領域１０Ａに形成されるマスク層は、一定の間隔をおいて形成されている。マスク層としては、たとえば、レジスト層を用いることができる。このマスク層をマスクとして、半導体層１０ｃを絶縁層１０ｂが露出するまでエッチングする。これにより、図３，４に示すように、第１領域１０Ａに一定の間隔をおいて複数の開口部１２を形成することができる。開口部１２は、ゲート幅に対して均一に配置されるように形成されることが好ましい。
【００１７】
（２）次に、図５に示すように、開口部１２を埋め込むようにＳＯＩ基板１０の全面に絶縁層１４ａを形成する。絶縁層１４ａの形成方法は、熱酸化法により行なわれる。このように、熱酸化法により絶縁層１４ａを形成すると、開口部１２から酸素が入り込むため、第１領域１０Ａに残存している半導体層１０ｃは、絶縁層１０ｂ側から熱酸化されることになる。その結果、第１領域１０Ａの半導体層１０ｃは、第２領域の半導体層１０ｃと比して小さい膜厚を有することとなる。また、第１領域１０Ａにおいて、開口部１２は一定の間隔をおいて設けられているため、酸素の入り込みを均一にすることができ、第１領域１０Ａの絶縁層１０ｂの膜厚を均等に厚くすることができる。
【００１８】
（３）次に、図６（Ａ）に示すように、半導体層１０ｃが露出するまで、絶縁層１４ａを除去する。絶縁層１４ａの除去は、ＣＭＰ法や、ドライエッチング，ウエットエッチング法により行なうことができる。これにより、第１領域１０Ａでは、半導体層１０ｃの相互間に絶縁層１４が形成されることとなる。なお、図６（Ａ）〜（Ｃ）に示す絶縁層１０ｂは、絶縁層１４ａを含む層であるが、図面上ではそれらを区別して図示しないものとする。
【００１９】
このようにして、図６（Ｂ），（Ｃ）に示すように、第１領域１０Ａの絶縁層１０ｂの膜厚は、第２領域１０Ｂの絶縁層１０ｂの膜厚と比して大きく、かつ、図６（Ｃ）に示すように、第１領域１０Ａの半導体層１０ｃの膜厚は、第２領域１０Ｂの半導体層１０ｃの膜厚と比して小さい構造のＳＯＩ基板１０を形成することができる。
【００２０】
（４）次に、一般的な電界効果型トランジスタの形成方法を用いて、ＳＯＩ基板１０に半導体素子を形成する。以下に、その一例を述べる。まず、ゲート絶縁層となる絶縁層（図示せず）と、ゲート電極となる導電層（図示せず）とを順次形成する。ついで、一般的なリソグラフィおよびエッチング技術により、図２（Ａ）〜（Ｃ）に参照されるように、第１領域１０Ａの上方にゲート絶縁層２２およびゲート電極２４を形成する。
【００２１】
次に、エクステンション領域３０を形成するために、少なくともゲート電極２４をマスクとして所望の不純物を第２領域１０Ｂの半導体層１０ｃに導入し低濃度不純物層を形成する。次に、ＣＶＤ法などによって、絶縁層（図示しない）、たとえばシリコン窒化膜，シリコン酸化膜などを全面に形成する。次いで、たとえば、反応性イオンエッチングなどによって、絶縁層を異方性エッチングすることにより、サイドウォール絶縁層２６を形成する。
【００２２】
次に、ソース・ドレイン領域２８を形成するために、サイドウォール絶縁層２６をマスクとして、所望の不純物を半導体層１０ｃに導入する。以上の工程により、本実施の形態かかるＳＯＩ構造を有する半導体装置１００を製造することができる。
【００２３】
本実施の形態の製造方法によれば、第１領域１０Ａの半導体層１０ｃに所定の間隔をおいて開口部１２を形成し、その開口部１２を埋め込む第２絶縁層１４が熱酸化法により形成される。そのため、開口部１２から酸素が入りこみ第１領域１０Ａの半導体層１０ｃが熱酸化されることとなる。その結果、第１領域１０Ａの半導体層１０ｃは、第２領域１０Ｂの半導体層１０ｃと比して小さい膜厚を有する構造のＳＯＩ基板１０を形成することができる。
【００２４】
そして、このようなＳＯＩ基板１０の第１領域１０Ａにゲート絶縁層２２およびゲート電極２４が形成され、第２領域１０Ｂにソース・ドレイン領域２８が形成される。その結果、たとえば、微細化が望まれる半導体装置１００においては、小さい膜厚の半導体層１０ｃにゲート絶縁層２２およびゲート電極２４を形成できるため、短チャネル効果が抑制された半導体装置を製造することができる。また、ソース・ドレイン領域２８を所望の膜厚が確保された半導体層１０ｃに形成できるため、ソース・ドレイン領域２８の寄生抵抗の低下が実現された半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す平面図。
【図２】（Ａ）は、図１の平面図のＡ−Ａ線に沿った断面図であり、（Ｂ）は、図１の平面図のＢ−Ｂ線に沿った断面図であり、（Ｃ）は、図１の平面図のＣ−Ｃ線に沿った断面図である。
【図３】図１に示す半導体装置の製造工程を模式的に示す平面図。
【図４】図１に示す半導体装置の製造工程を示す断面図。
【図５】図１に示す半導体装置の製造工程を示す断面図。
【図６】図１に示す半導体装置の製造工程を示す図であり、（Ａ）は、図３の平面図のＡ−Ａ線に沿った断面図であり、（Ｂ）は、図３の平面図のＢ−Ｂ線に沿った断面図であり、（Ｃ）は、図３の平面図のＣ−Ｃ線に沿った断面図である。
【符号の説明】
１０  ＳＯＩ基板、  １０ａ  支持基板、  １０ｂ  絶縁層、  １０ｃ  半導体層、  １２  開口部、  １４  酸化シリコン膜、  ２２  ゲート絶縁層、  ２４  ゲート電極、  ２６  サイドウォール絶縁層、  ２８  ソース・ドレイン領域、  ３０  エクステンション領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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