(57)【要約】【課題】本発明は省電力モード時に、ＣＰＵやＡＳＩＣの動作クロック周波数を低くして効率的に省電力を行う画像形成装置を提供する。【解決手段】画像形成装置のコントローラ１は、ＡＳＩＣ３のＤＭＡ動作等のＡＳＩＣ３主導で動作する機構を停止して、ＣＰＵ２がＮＯＰコマンドを実行している間に、周波数の変更に関連するとともに画像形成装置がシステム動作上使用しているタイマ２１、ＤＲＡＭのリフレッシュ用のリフレッシュカウンタ２１及びＲＳ２３２Ｃシリアル通信用のプリスケーラ２３等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタ２６ａ、２６ｂ〜３０ａ、３０ｂに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータ５の周波数を変更する。したがって、不具合の発生を防止しつつ、ＡＳＩＣ３やＣＰＵ２等のクロック周波数を低くして、効率的に消費電力を削減できる。【選択図】　　　　　図１
2004074623.tif 000002
【特許請求の範囲】
【請求項１】
クロックジェネレータからの所定周波数のクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、画像データに基づいて画像を記録する画像形成装置において、複数対の設定レジスタと、前記クロックジェネレータの周波数を変更する周波数変更手段と、を有し、前記ＡＳＩＣのＤＭＡ動作等の当該ＡＳＩＣ主導で動作する機構を停止して、前記ＣＰＵがＮＯＰコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、ＤＲＡＭのリフレッシュ用のリフレッシュカウンタ及びＲＳ２３２Ｃシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる前記設定レジスタに設定し、前記各設定値の変更を行って、継続動作を行いつつ、前記周波数変更手段でクロック周波数の変更を行うことを特徴とする画像形成装置。
【請求項２】
前記画像形成装置は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスのタイミング設定値を、前記複数対の設定レジスタを利用して最適なタイミング設定値に変更することを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記画像形成装置は、前記クロック周波数を変更する際の前記設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択することを特徴とする請求項１または請求項２記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像形成装置に関し、詳細には、省電力モード時に、ＣＰＵやＡＳＩＣの動作クロック周波数を低くして効率的に省電力を行う画像形成装置に関する。
【０００２】
【従来の技術】
近時、プリンタ、複写装置、ファクシミリ装置等の画像形成装置においても、省電力化が要望され、各種方法で消費電力の削減を図っている。
【０００３】
ところが、従来から、周波数を低くして消費電力を削減することは行われておらず、回路設計においても、クロック周波数は変化しないとの前提で、回路設計されている。すなわち、従来においては、例えば、クロック周波数が変化しないとの前提で、タイマの設定値やＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のリフレッシュカウンタやＲＳ２３２Ｃ通信のためのボーレートクロック生成のためのプリスケーラ値は、固定されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来技術にあっては、クロック周波数は、変化しないとの前提で、回路設計されているため、クロック周波数を低くして省電力を行うと、種々の問題があった。
【０００５】
例えば、上述のように、従来、クロック周波数が変化しないとの前提で、タイマの設定値やＤＲＡＭのリフレッシュカウンタやＲＳ２３２Ｃ通信のためのボーレートクロック生成のためのプリスケーラ値は、固定されている。この状態で周波数を低く変化させると、タイマの設定値が固定であるため、タイマが規定値までカウントを終了するまでの時間が長くなってしまう。また、同様にＤＲＡＭのリフレッシュ周期が長くなり、最悪の場合、リフレッシュ不良に陥りデータ化けを起こすという問題があった。また、同様に、ＲＳ２３２Ｃ通信のボーレートが低くなってしまい、通信相手と正常に通信することができなくなるという問題があった。
【０００６】
ただし、ＲＳ２３２Ｃのシリアル通信については、ＡＳＩＣが専用のクロック端子を備えているため、メインクロックの周波数に関係なく動作することはできるが、逆に、クロックが２本必要になり、クロック発生源や不要なクロックパターンも必要になり、ボード上の面積も増加することとなり、１本のクロックで達成できることが、要望されている。
【０００７】
そこで、請求項１記載の発明は、クロックジェネレータからの所定周波数のクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、画像データに基づいて画像を記録するに際して、ＡＳＩＣのＤＭＡ動作等の当該ＡＳＩＣ主導で動作する機構を停止して、ＣＰＵがＮＯＰコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、ＤＲＡＭのリフレッシュ用のリフレッシュカウンタ及びＲＳ２３２Ｃシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行うことにより、ＡＳＩＣやＣＰＵ等のクロック周波数を低くして、効率的に消費電力を削減するとともに、周波数を変更することによる不具合を解消し、かつ、例えば、ＲＳ２３２Ｃ通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減し、システム構成を簡略化して安価にするとともに、効率的に消費電力を削減する画像形成装置を提供することを目的としている。
【０００８】
請求項２記載の発明は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更することにより、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消し、消費電力を効率的に削減しつつ利用性の良好な画像形成装置を提供することを目的としている。
【０００９】
すなわち、クロック周波数を低下させて省電力を行っている状態では、ＣＰＵやＡＳＩＣ以外の他のデバイスのメモリ系は既に消費電力が十分に下がっており、それ以上省電力効果を向上させることができないだけでなく、メモリ系のアクセス時間が無駄に待つことで性能が低下する。
【００１０】
例えば、フラッシュメモリやＤＲＡＭ、ＳＲＡＭ等のメモリデバイスのタイミング設定は、デバイス毎に多少なりとも異なっているリード時のアクセスタイムを合わせるのに使用される。例えば、フラッシュメモリにおいては、リードアクセスタイムは、９０ｎｓｅｃ（ｍａｘ．）であるため、クロック周期が１０ｎｓｅｃである場合には、９クロックの間待つことでリード時の有効なデータを得ることができる。周波数が低くなってクロック周期が２０ｎｓｅｃになった場合でも、従来では固定値を使用しているため、同じく９クロックの時間、すなわち２０ｎｓｅｃ×９クロック＝１８０ｎｓｅｃ待つことになり、９０ｎｓｅｃ無駄に待つことになる。この場合、５クロックに設定を変更すると、２０ｎｓｅｃ×５クロック＝１００ｎｓｅｃとなり、１０ｎｓｅｃの無駄だけで済むことになる。
【００１１】
請求項３記載の発明は、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択することにより、クロック周波数を変化させた時の不具合を防止し、より適切に消費電力を削減することのできる画像形成装置を提供することを目的としている。
【００１２】
例えば、１２８ＭｂｉｔのＤＲＡＭでは、リフレッシュ時間は６４ｍｓｅｃの間に４０９６回行わなければならず、規格上は６４ｍｓｅｃより大きくなってはＤＲＡＭのデータ化け等が起こるおそれがあるため、この場合、リフレッシュカウンタのカウンタ値は切り捨てることが望ましい。また、ＲＳ２３２Ｃのボーレートの設定では、例えば、規定の通信レートに対してボーレートを±５％程度の範囲に入れる必要があり、この場合、システムの周波数を下げたときの端数処理はなるべく目標値に近づけることから、四捨五入処理が望ましい。さらに、フラッシュメモリのタイミング設定では、例えば、９０ｎｓｅｃ（ｍａｘ．）のアドレスアクセスタイムのフラッシュメモリを使用している場合には、９０ｎｓｅｃ未満にすると、リードデータが確定しない場合があり、９０ｎｓｅｃ以上に設定しないと安定して有効データを得ることはできないため、この場合のシステム周波数を低くしたときの処理は、切り上げが望ましい。
【００１３】
そこで、使用するデバイスにより、設定値の端数を切り捨て、四捨五入、切り上げ等の処理を行って、不具合が発生するのを防止している。
【００１４】
【課題を解決するための手段】
請求項１記載の発明の画像形成装置は、クロックジェネレータからの所定周波数のクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、画像データに基づいて画像を記録する画像形成装置において、複数対の設定レジスタと、前記クロックジェネレータの周波数を変更する周波数変更手段と、を有し、前記ＡＳＩＣのＤＭＡ動作等の当該ＡＳＩＣ主導で動作する機構を停止して、前記ＣＰＵがＮＯＰコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、ＤＲＡＭのリフレッシュ用のリフレッシュカウンタ及びＲＳ２３２Ｃシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる前記設定レジスタに設定し、前記各設定値の変更を行って、継続動作を行いつつ、前記周波数変更手段でクロック周波数の変更を行うことにより、上記目的を達成している。
【００１５】
上記構成によれば、クロックジェネレータからの所定周波数のクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、画像データに基づいて画像を記録するに際して、ＡＳＩＣのＤＭＡ動作等の当該ＡＳＩＣ主導で動作する機構を停止して、ＣＰＵがＮＯＰコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、ＤＲＡＭのリフレッシュ用のリフレッシュカウンタ及びＲＳ２３２Ｃシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行っているので、ＡＳＩＣやＣＰＵ等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、ＲＳ２３２Ｃ通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【００１６】
この場合、例えば、請求項２に記載するように、前記画像形成装置は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスのタイミング設定値を、前記複数対の設定レジスタを利用して最適なタイミング設定値に変更するものであってもよい。
【００１７】
上記構成によれば、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更するので、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【００１８】
また、例えば、請求項３に記載するように、前記画像形成装置は、前記クロック周波数を変更する際の前記設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するものであってもよい。
【００１９】
上記構成によれば、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するので、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００２１】
図１〜図３は、本発明の画像形成装置の第１の実施の形態を示す図であり、図１は、本発明の画像形成装置の第１の実施の形態を適用したプリンタ、複写装置、ファクシミリ装置等の画像形成装置のコントローラ１の概略ブロック構成図である。
【００２２】
図１において、コントローラ１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　）２、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　）３、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４、クロッジェネレータ５、ハードディスク（ＨＤＤ）６、エンジンＩ／Ｆ７、フラッシュメモリ８、ＩＥＥＥ１２８４Ｉ／Ｆ９、ネットワークＩ／Ｆ１０及び操作パネルＩ／Ｆ１１等を備えており各部は、システムバス１２で接続されている。
【００２３】
このコントローラ１は、ＣＰＵ２の制御下で、画像形成装置１としてのシーケンスを実行するとともに、システムバス１２の周波数を変更して省電力を行う。
【００２４】
エンジンＩ／Ｆ７には、プリンタエンジンが接続されており、プリンタエンジンは、所定の印刷方式、例えば、電子写真方式等の印刷方式で印刷データに基づいて印刷処理を行う。
【００２５】
フラッシュメモリ８は、プログラムを格納しており、ＣＰＵ２は、フラッシュメモリ８内のプログラムに基づいて、画像形成装置１の各部を制御する。
【００２６】
クロックジェネレータ５は、各種周波数のクロックを生成して、ＣＰＵ２にＣＰＵクロックＣＰＵＣＬＫを、ＡＳＩＣ３にＡＳＩＣクロックＡＳＩＣＣＬＫを、ＳＤＲＡＭ４にメモリクロックＭＥＭＣＬＫをそれぞれ出力する。
【００２７】
ＩＥＥＥ１２８４Ｉ／Ｆ９には、各種周辺機器が接続され、ＩＥＥＥ１２８４Ｉ／Ｆ９は、当該接続されている周辺機器との間で、高速の双方向パラレル通信を行う。
【００２８】
ネットワークＩ／Ｆ１０には、図示しないホストコンピュータが接続され、ネットワークＩ／Ｆ１０は、ホストコンピュータとの通信を行う。
【００２９】
上記ＡＳＩＣ（周波数変更手段）３は、クロックジェネレータ５とＩ２Ｃ（ＩスクウェアＣ）インタフェースで接続されており、クロックジェネレータ５に対して、ＣＰＵクロックＣＰＵＣＬＫ、ＡＣＩＣクロックＡＳＩＣＣＬＫ及びメモリクロックＭＥＭＣＬＫの周波数やその他の設定を指示する。
【００３０】
このＡＳＩＣ３は、図２に示すようにブロック構成されており、タイマ２１、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）リフレッシュカウンタ２２、ＲＳ２３２Ｃプリスケーラ２３、フラッシュメモリタイミングコントローラ２４及びＳＳＣＧ（クロックジェネレータ）コントローラ２５を有するとともに、各１対のタイマレジスタ２６ａとタイマレジスタ２６ｂ、ＤＲＡＭリフレッシュカウンタ設定レジスタ２７ａとＤＲＡＭリフレッシュカウンタ設定レジスタ２７ｂ、ＲＳ２３２Ｃプリスケーラ設定レジスタ２８ａとＲＳ２３２Ｃプリスケーラ設定レジスタ２８ｂ、フラッシュメモリタイミング設定レジスタ２９ａとフラッシュメモリタイミング設定レジスタ２９ｂ、ＳＳＣＧ設定レジスタ３０ａとＳＳＣＧ設定レジスタ３０ｂ及び設定値変更ａ→ｂレジスタ３１等を備えている。
【００３１】
タイマ２１は、システムで定期的に状態の監視を行うトリガを出力し、ＤＡＲＭリフレッシュカウンタ２２は、ＤＲＡＭ４のリフレッシュ信号を発生する。
【００３２】
ＲＳ２３２Ｃプリスケーラ２３は、ＲＳ２３２Ｃ通信の通信クロックを作成するためにメインクロックを分周し、フラッシュメモリタイミングコントローラ２４は、フラッシュメモリ８のタイミングをコントロールする。
【００３３】
ＳＳＣＧコントローラ２５は、ＳＳＣＧ（ＳＰＲＥＡＤ　ＳＰＥＣＴＲＵＭ　ＣＬＯＣＫ　ＧＥＮＥＲＡＴＯＲ　：クロックジェネレータ）５とＩ２Ｃインタフェースで接続されており、Ｉ２Ｃインタフェースを経由してクロックジェネレータ５をコントロール（周波数の設定等）する。
【００３４】
タイマ設定レジスタ２６ａ、２６ｂは、それぞれタイマ２１の設定値を記憶し、ＤＲＡＭリフレッシュカウンタ設定レジスタ２７ａ、２７ｂは、４ＤＲＡＭのリフレッシュカウンタ値を設定値として記憶する。
【００３５】
ＲＳ２３２Ｃプリスケーラ設定レジスタ２８ａ、２８ｂは、ＲＳ２３２Ｃプリスケーラの分周比を設定値として記憶し、フラッシュメモリタイミング設定レジスタ２９ａ、２９ｂは、フラッシュメモリ８のリード時のタイミングを設定値として記憶する。
【００３６】
ＳＳＣＧ設定レジスタ３０ａ、３０ｂは、ＳＳＣＧ（クロックジェネレータ）５の周波数等を設定値として記憶する。
【００３７】
そして、設定値変更ａ→ｂレジスタ３１は、上記５組のａ系のレジスタ２６ａ〜３０ａからｂ系のレジスタ２６ｂ〜３０ｂの内容に変更するトリガを記憶する。
【００３８】
次に、本実施の形態の作用を説明する。本実施の形態のコントローラ１は、動作クロック周波数を変更して省電力を行う。
【００３９】
いま、例として、１００ＭＨｚから６６ＭＨｚに変更する場合について、図３のフローチャートに基づいて説明する。まず、コントローラ１は、そのＡＳＩＣ３のｂ系の５個の各レジスタ２６ｂ〜３０ｂにクロック周波数が６６ＭＨｚのときの適正な値を書き込み（ステップＳ１０１）、ＡＳＩＣ３のＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）等の動作が終了していることを確認し、終了していない場合は、終了するまで待つ（ステップＳ１０２）。
【００４０】
ステップＳ１０２で、ＡＳＩＣ３の動作が終了していることを確認すると、ＣＰＵ２のＮＯＰ（Ｎｏ　Ｏｐｅｒａｔｉｏｎ）コマンドが１００ＭＨｚのクロックで１０μｓｅｃ続くループにプログラムの実行を移し、ＣＰＵ２が何も動作しないようにする（ステップＳ１０３）。
【００４１】
次に、設定値変更ａ→ｂレジスタ３１をダミーライトする（ステップＳ１０４）。この設定値変更ａ→ｂレジスタ３１をアクセスすると、現在のａ系のレジスタ２６ａ〜３０ａの設定値が上記設定したｂ系のレジスタ２６ｂ〜３０ｂの内容で上書きされる。
【００４２】
ＳＳＣＧ設定レジスタ３０ｂで、６６ＭＨｚが設定されると、ＳＳＣＧコントローラ２５は、Ｉ２Ｃインタフェースを通してＳＳＣＧ（クロックジェネレータ）５にコマンドを送り、ＳＳＣＧ（クロックジェネレータ）５は、周波数を６６ＭＨｚに変更する。このときＳＳＣＧ（クロックジェネレータ）の内部ＰＬＬの動作により、約１０ｍｓｅｃの時間を掛けてゆっくり６６ＭＨｚに周波数が落ちてゆく。
【００４３】
ＣＰＵ２は、設定値変更ａ→ｂレジスタ３１をダミーライトした後、１００ＭＨｚの周波数として１０ｍｓｅｃの時間、ＮＯＰコマンドをループするようにプログラムを移し、そのプログラムが終わると、元のプログラムに戻って、プログラムを再開する（ステップＳ１０５）。
【００４４】
そして、コントローラ１は、フラッシュメモリ８、ＳＤＲＡＭ４等のメモリデバイスのタイミング設定値を上記レジスタ２６ｂ〜３０ｂを利用して、最適なタイミング設定値を変更する。
【００４５】
まず、上記タイマ２１の設定値について説明すると、タイマ２１は、１００ｍｓｅｃに１回ステータスの変化が無いかどうかをチェックするトリガとして使用される。そして、１００ＭＨｚのときには、１ＣＬＫの周期が１０ｎｓｅｃであるため、１００ｍｓｅｃ÷１０ｎｓｅｃ＝９８９６８０（Ｈ）が設定され、６６ＭＨｚのときには、１ＣＬＫの周期が１５．１５１５ｎｓｅｃであるため、１００ｍｓｅｃ÷１５．１５１５１５１５ｎｓｅｃ＝６４Ｂ５４０（Ｈ）が設定される。なお、１以下の端数については四捨五入処理を行う。
【００４６】
ＤＲＡＭリフレッシュカウンタ２２の設定値については、６４ｍｓｅｃの間に４０９６回のリフレッシュを行う必要があるため、６４ｍｓｅｃ÷４０９６＝１５．６２５μｓｅｃである。タイマ２１のときと同様に、１００ＭＨｚのクロック周波数の場合は、１５．６２５μｓｅｃ÷１０ｎｓｅｃ＝１５６２．５（ＤＥＣ）であるが、端数を切り捨てると、１５６２→１６進数→６１Ａ（Ｈ）となる。また、６６ＭＨｚのクロック周波数のときには、１５．６２５μｓｅｃ÷１５．１５１５ｎｓｅｃ＝１０３１．２５（ＤＥＣ）であるが、端数を切り捨てると、１０３１→１６進数→４０７（Ｈ）となる。
【００４７】
また、ＲＳ２３２Ｃプリスケーラ２３についても、同様に、端数を四捨五入処理し、値を決定する。
【００４８】
そして、コントローラ１は、フラッシュメモリ８のリードアクセス時間の設定値を以下のように行う。なお、いま、フラッシュメモリ８は、アドレスアクセスタイム及びＣＳ（フラッシュメモリチップセレクト信号）からのアクセスタイムが９０ｎｓｅｃであるとし、アドレスアクセスタイムとＣＳからのアクセスタイムの遅いほうで処理し、また、この場合、クロックの立ち上がりからのＡＣＩＣ３のＣＳがアサートされるまでのＡＣタイミングも考慮する。さらに、あるクロックの立ち上がりでアドレス線ドライブを開始し、次のクロックの立ち上がりでＣＳのアサートを開始する場合で、１ＣＬＫの差とＡＣタイミングの差も考慮する。また、１００ＭＨｚのクロック周波数のとき、１ＣＬＫ＝１０ｎｓｅｃで、アドレスとＣＳのＡＣタイミングの差が７ｎｓｅｃ（ｍａｘ）と仮定し、ＣＳからのアクセスタイムのみとし、ＡＳＩＣ３では、ＣＳアクセスのクロックの立ち上がりからフラッシュメモリ８のリードデータをラッチするタイミングのクロック数を設定する。
【００４９】
ここでは、ＣＳアサートの時間の最大値を３ｎｓｅｃと仮定すると、９０ｎｓｅｃのフラッシュメモリ８の待たなくてはいけない時間は、３＋９０ｎｓｅｃ（ｍｉｎ．）となる。１００ＭＨｚのクロック周波数の場合は、９３÷１０＝９．３であり、端数切り上げを行うと、１０ＣＬＫとなる。また、クロック周波数が６６ＭＨｚの場合は、９３÷１５．１５１５１５＝６．０７であり、端数切り上げを行うと、７ＣＬＫとなる。
【００５０】
このように、ＡＳＩＣ３は、変更後の周波数におけるクロック数の計算を行った後に、フラッシュメモリタイミング設定レジスタ２９ｂに設定値を書き込み、設定値変更ａ→ｂレジスタ３１をアクセスすることで、変更を行う。
【００５１】
さらに、上記周波数変更処理において、周波数を可変した際の設定単位以下の端数については、各タイミング設定毎に、切り上げ、切り捨て、または、四捨五入処理を選択するようにしてもよい。
【００５２】
すなわち、周波数を変更した後の各種設定レジスタ２６ｂ〜３０ｂの設定値を決定する際に、タイマ２１、ＲＳ２３２Ｃ通信、リフレッシュ、フラッシュメモリタイミング制御の種類毎に端数処理を変更する。
【００５３】
このように端数処理を変更するのは、タイマ２１及びＲＳ２３２Ｃは、なるべく目標値のセンタ値に近づける狙いがあり、ＤＲＡＭリフレッシュは、規定時間にリフレッシュを掛ける必要があり、フラッシュメモリ８のタイミング設定は、リードアクセス時間のｍａｘより時間を待たなければならないからである。
【００５４】
このように設定種類に応じて、切り上げ、切り捨て、四捨五入を適宜切り換えて端数処理を行う。
【００５５】
このように、本実施の形態の画像形成装置のコントローラ１は、ＡＳＩＣ３のＤＭＡ動作等のＡＳＩＣ３主導で動作する機構を停止して、ＣＰＵ２がＮＯＰコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ２１、ＤＲＡＭのリフレッシュ用のリフレッシュカウンタ２１及びＲＳ２３２Ｃシリアル通信用のプリスケーラ２３等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタ２６ａ、２６ｂ〜３０ａ、３０ｂに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータ５の周波数を変更している。
【００５６】
したがって、ＡＳＩＣ３やＣＰＵ２等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、ＲＳ２３２Ｃ通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【００５７】
また、本実施の形態の画像形成装置のコントローラ１は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスのタイミング設定値を、複数対の設定レジスタ２７ａ、２７ｂ、２９ａ、２９ｂを利用して最適なタイミング設定値に変更している。
【００５８】
したがって、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【００５９】
さらに、本実施の形態の画像形成装置のコントローラ１は、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択している。
【００６０】
したがって、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【００６１】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６２】
【発明の効果】
請求項１記載の発明の画像形成装置によれば、クロックジェネレータからの所定周波数のクロックに基づいてＣＰＵ、ＡＳＩＣ及びＳＤＲＡＭが動作して、画像データに基づいて画像を記録するに際して、ＡＳＩＣのＤＭＡ動作等の当該ＡＳＩＣ主導で動作する機構を停止して、ＣＰＵがＮＯＰコマンドを実行している間に、周波数の変更に関連するとともに当該画像形成装置がシステム動作上使用しているタイマ、ＤＲＡＭのリフレッシュ用のリフレッシュカウンタ及びＲＳ２３２Ｃシリアル通信用のプリスケーラ等の周波数の変更前後の設定値をそれぞれ対となる設定レジスタに設定し、各設定値の変更を行って、継続動作を行いつつ、クロックジェネレータの周波数を変更する周波数変更手段でクロック周波数の変更を行っているので、ＡＳＩＣやＣＰＵ等のクロック周波数を低くして、効率的に消費電力を削減することができるとともに、周波数を変更することによる不具合を解消することができ、かつ、例えば、ＲＳ２３２Ｃ通信用に設定していた専用信号をメインクロックと兼用できるようにしてクロックの本数を削減することができ、システム構成を簡略化して安価にすることができるとともに、効率的に消費電力を削減することができる。
【００６３】
請求項２記載の発明の画像形成装置によれば、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリデバイスのタイミング設定値を、複数対の設定レジスタを利用して最適なタイミング設定値に変更するので、クロック周波数を低下させることによるメモリデバイスの処理速度の低下による不具合を解消することができ、消費電力を効率的に削減しつつ画像形成装置の利用性を向上させることができる。
【００６４】
請求項３記載の発明の画像形成装置によれば、クロック周波数を変更する際の設定値の設定単位以下の端数に対する端数処理として、切り上げ、切り捨て、または、四捨五入の端数処理を各タイミング設定毎に選択するので、クロック周波数を変化させた時の不具合を防止することができ、より適切に消費電力を削減することができる。
【図面の簡単な説明】
【図１】本発明の画像形成装置の一実施の形態を適用した画像形成装置のコントローラの概略回路ブロック構成図。
【図２】図１のＡＳＩＣの要部回路ブロック図。
【図３】図１のコントローラによる周波数変更による省電力制御処理を示すフローチャート。
【符号の説明】
１　コントローラ
２　ＣＰＵ
３　ＡＳＩＣ
４　ＳＤＲＡＭ
５　クロックジェネレータ
６　ハードディスク
７　エンジンＩ／Ｆ
８　フラッシュメモリ
９　ＩＥＥＥ１２８４Ｉ／Ｆ
１０　ネットワークＩ／Ｆ
１１　操作パネルＩ／Ｆ
１２　システムバス
２１　タイマ
２２　ＤＲＡＭリフレッシュカウンタ
２３　ＲＳ２３２Ｃプリスケーラ
２４　フラッシュメモリタイミングコントローラ
２５　ＳＳＣＧコントローラ
２６ａ、２６ｂ　タイマ設定レジスタ
２７ａ、２７ｂ　ＤＲＡＭリフレッシュカウンタ設定レジスタ
２８ａ、２８ｂ　ＲＳ２３２Ｃプリスケーラ設定レジスタ
２９ａ、２９ｂ　フラッシュメモリタイミング設定レジスタ
３０ａ、３０ｂ　ＳＳＣＧ設定レジスタ
３１　設定値変更ａ→ｂレジスタ
【図１】
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【図２】
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【図３】
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