(57)【要約】【課題】ゲート電極の剥離等を防止しながら良好なエクステンション層を形成することができる半導体装置の製造方法を提供する。【解決手段】半導体基板１上にゲート絶縁膜３及びゲート電極４を形成した後、全面にＳｉＯ２膜７及びＳｉＮ膜８の積層膜を形成する。次に、ゲート電極４の側方に、ＳｉＯ２膜７及びＳｉＮ膜８の積層膜を介してポリシリコン膜からなるサイドウォール５ａを形成する。その後、ゲート電極４、積層膜のゲート電極４の側方に位置する部分及びサイドウォール５ａをマスクとしてイオン注入を行うことにより、素子活性領域内にソース・ドレイン６ｐ及び６ｎを形成し、サイドウォール５ａを除去する。このとき、ゲート絶縁膜３は積層膜に覆われているため、素子分離絶縁膜２上であっても、ゲート絶縁膜３の減耗、即ち後退は生じない。【選択図】　図３
2004087695.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
互いにエッチング速度が異なる２以上の絶縁膜からなる積層膜を全面に形成する工程と、
前記ゲート電極の側方に、前記積層膜を介して、前記積層膜の最表面の絶縁膜とはエッチング速度が異なる材料からなるマスク用サイドウォールを形成する工程と、
前記ゲート電極、前記積層膜の前記ゲート電極の側方に位置する部分及び前記マスク用サイドウォールをマスクとして前記半導体基板に第１の不純物をイオン注入する工程と、
前記マスク用サイドウォールを除去する工程と、
前記積層膜に対して全面の異方性エッチングを行うことにより、前記積層膜の一部を前記ゲート電極の側方のみに残存させる工程と、
前記ゲート電極及び前記積層膜をマスクとして前記第１の不純物と同じ導電型の第２の不純物を前記半導体基板にイオン注入することにより、不純物拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にマスク用サイドウォールを形成する工程と、
前記ゲート電極及び前記マスク用サイドウォールをマスクとして前記半導体基板に第１の不純物をイオン注入する工程と、
前記マスク用サイドウォールを除去する工程と、
互いにエッチング速度が異なる２以上の絶縁膜からなる積層膜を前記ゲート電極の側方に形成する工程と、
前記ゲート電極及び前記積層膜をマスクとして前記第１の不純物と同じ導電型の第２の不純物を前記半導体基板にイオン注入することにより、不純物拡散層を形成する工程と、
を有する半導体装置の製造方法において、
前記積層膜を形成する工程を、前記ゲート絶縁膜及び前記ゲート電極を形成する工程と前記マスク用サイドウォールを形成する工程との間に行い、
前記マスク用サイドウォールを除去する工程において、前記積層膜により前記ゲート絶縁膜を保護しながら前記マスク用サイドウォールのみを除去することを特徴とする半導体装置の製造方法。
【請求項３】
前記積層膜を形成する工程は、前記ゲート電極に接する酸化膜を形成する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の不純物をイオン注入する工程の前に、前記酸化膜の下端部のウェットエッチングを行うことにより、前記積層膜の下端部にノッチを形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記積層膜の最表面の絶縁膜を窒化膜から形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記マスク用サイドウォールをポリシリコン膜から形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ポリシリコン膜として不純物が導入されたものを使用することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記マスク用サイドウォールをシリコン酸化膜から形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の不純物をイオン注入する工程と前記マスク用サイドウォールを除去する工程との間に、アニールを行うことにより、前記第１の不純物のイオン注入の際に生じた前記積層膜の損傷を回復させる工程を有することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳトランジスタ等の半導体装置の製造方法に関し、特にＬＳＩ製造技術における微細トランジスタの設計に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタを製造するに際し、エクステンション層を形成した後にソース及びドレインを形成し、アニールを行うことにより、不純物を活性化させる方法が採られている。しかし、この方法では、急峻でオーバーラップ量が小さいエクステンション層を得つつ、ソース及びドレイン並びにゲートでの活性化を十分に行うことは困難である。
【０００３】
そこで、近時、２ステップのアニールを行う方法が検討されている。この方法では、先ず、ソース及びドレインを形成し、高温で短時間のアニールを行うことにより、不純物を活性化させる。次いで、エクステンション層を形成し、第１ステップのアニールにより低温のアニールを行い、再度不純物を活性化させる。この結果、ソース及びドレイン並びにゲートでの活性化を十分に行うと同時に、エクステンション層の急峻性が確保される。
【０００４】
ここで、この２ステップのアニールを行う方法について、添付の図面を参照して説明する。図８は、トランジスタのレイアウトを示す図である。また、図９乃至図１２は、従来の半導体装置の製造方法を工程順に示す断面図である。ここで、図９（ａ）乃至図１２（ａ）は、図８中のＩＩＩ−ＩＩＩ線に沿った断面図であり、図９（ｂ）乃至図１２（ｂ）は、図８中のＩＶ−ＩＶ線に沿った断面図である。
【０００５】
この従来の製造方法では、先ず、図９（ａ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）により、選択的に素子分離絶縁膜２２を半導体基板２１の表面に形成する。次いで、図９（ａ）及び（ｂ）に示すように、素子分離絶縁膜２２により区画された素子活性領域内にゲート絶縁膜２３及びゲート電極２４を、それらの両端が素子分離絶縁膜２２上まで延びるようにして形成する。その後、全面にＳｉＯ２膜を形成し、このＳｉＯ２膜を異方性エッチングによりエッチバックすることにより、サイドウォール２５を形成する。続いて、ゲート電極２４及びサイドウォール２５をマスクとしてイオン注入を行うことにより、図９（ｂ）に示すように、素子活性領域内にソース２６Ｓ及びドレイン２６Ｄを形成する。そして、アニールを行うことにより、イオン注入した不純物の活性化を行う。
【０００６】
次に、図１０（ａ）及び（ｂ）に示すように、サイドウォール２５を除去する。
【０００７】
次いで、図１１（ａ）及び（ｂ）に示すように、全面にＳｉＯ２膜２７及びＳｉＮ膜２８を順次形成する。
【０００８】
その後、図１２（ａ）及び（ｂ）に示すように、ＳｉＯ２膜２７及びＳｉＮ膜２８の積層膜を、その下端部にノッチが形成されるようにしてエッチバックすることにより、オフセット膜２９を形成する。次いで、このオフセット膜２９及びゲート電極２４をマスクとしてイオン注入を行うことにより、図１２（ｂ）に示すように、素子活性領域内に、ソース２６Ｓ及びドレイン２６Ｄと重畳するようにしてエクステンション層３０を形成する。そして、アニールを行うことにより、イオン注入した不純物の活性化を行う。
【０００９】
【発明が解決しようとする課題】
このように、上述のような２ステップのアニールを採用した半導体装置の製造方法では、図１０（ａ）及び（ｂ）に示すように、ソース２６Ｓ及びドレイン２６Ｄの形成後にサイドウォール２５を除去している。このサイドウォール２５の除去は、通常ウェット処理により行われる。このとき、素子活性領域内においては、ゲート絶縁膜２３が半導体基板２１上に形成されているため、絶縁膜自体の厚さは極めて薄く、絶縁膜は後退しにくい。一方、素子分離縁膜２２上においては、ゲート絶縁膜２３が素子分離絶縁膜２２上まで延びており、この部分では、絶縁膜の厚さがゲート絶縁膜２３及び素子分離絶縁膜２２の厚さの総和となり、ゲート絶縁膜２３及び素子分離絶縁膜２２が後退しやすく、図１０（ａ）に示すように、素子分離絶縁膜２２の表面が若干除去されると共に、ゲート絶縁膜２３の寸法が小さくなってしまう。この結果、ゲート長が１００ｎｍ程度以下の設計ルールになると、ゲート絶縁膜２３上のゲート電極２４に、転倒、変形、剥離等の不具合が発生しやすくなる。
【００１０】
また、上述の従来の製造方法では、エクステンション層３０を形成するために、オフセット膜２９と半導体基板２１との間にノッチを設けているため、その形成の際にもゲート絶縁膜２３が後退しやすく、図１２（ａ）に示すように、ゲート絶縁膜２３の寸法がより一層小さくなってしまう。このため、上述のような不具合がより顕著になる。
【００１１】
本発明は、かかる問題点に鑑みてなされたものであって、ゲート電極の剥離等を防止しながら良好なエクステンション層を形成することができる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１３】
本発明に係る第１の半導体装置の製造方法においては、半導体基板上にゲート絶縁膜及びゲート電極を形成した後、互いにエッチング速度が異なる２以上の絶縁膜からなる積層膜を全面に形成し、その後、前記ゲート電極の側方に、前記積層膜を介して、前記積層膜の最表面の絶縁膜とはエッチング速度が異なる材料からなるマスク用サイドウォールを形成する。次いで、前記ゲート電極、前記積層膜の前記ゲート電極の側方に位置する部分及び前記マスク用サイドウォールをマスクとして前記半導体基板に第１の不純物をイオン注入し、前記マスク用サイドウォールを除去する。そして、前記積層膜に対して全面の異方性エッチングを行うことにより、前記積層膜の一部を前記ゲート電極の側方のみに残存させ、前記ゲート電極及び前記積層膜をマスクとして前記第１の不純物と同じ導電型の第２の不純物を前記半導体基板にイオン注入することにより、不純物拡散層を形成する。
【００１４】
本発明に係る第２の半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極の側方にマスク用サイドウォールを形成する工程と、前記ゲート電極及び前記マスク用サイドウォールをマスクとして前記半導体基板に第１の不純物をイオン注入する工程と、前記マスク用サイドウォールを除去する工程と、互いにエッチング速度が異なる２以上の絶縁膜からなる積層膜を前記ゲート電極の側方に形成する工程と、前記ゲート電極及び前記積層膜をマスクとして前記第１の不純物と同じ導電型の第２の不純物を前記半導体基板にイオン注入することにより、不純物拡散層を形成する工程と、を有する半導体装置の製造方法を対象とする。そして、この半導体装置の製造方法は、前記積層膜を形成する工程を、前記ゲート絶縁膜及び前記ゲート電極を形成する工程と前記マスク用サイドウォールを形成する工程との間に行い、前記マスク用サイドウォールを除去する工程において、前記積層膜により前記ゲート絶縁膜を保護しながら前記マスク用サイドウォールのみを除去することを特徴とする。
【００１５】
これらの本発明の諸態様によれば、マスク用サイドウォールを除去する際に、積層膜によりゲート絶縁膜を保護することが可能である。従って、ソース・ドレインを形成した後にエクステンション層を形成するとしても、ゲート電極の剥離等の不具合を回避することができる。また、積層膜自体は、従来エクステンション層の形成のために形成されているものであるため、その形成のために工程数が増加することもない。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法により製造するＣＭＯＳトランジスタのレイアウトを示す図であり、図２乃至図７は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここで、図２（ａ）乃至図７（ａ）は、図１中のＩ−Ｉ線に沿った断面図であり、図２（ｂ）乃至図７（ｂ）は、図１中のＩＩ−ＩＩ線に沿った断面図である。
【００１７】
図１に示すように、本実施形態により製造する半導体装置においては、素子分離領域１０１により区画された素子領域内にｎＭＯＳ１０２及びｐＭＯＳ１０３が設けられる。そして、ｎＭＯＳ１０２及びｐＭＯＳ１０３には、各々ゲート１０４及び２個のソース・ドレインが設けられる。ここで、ゲート１０４は、素子領域と素子分離領域１０１との境界を越えて、素子分離領域１０１上まで延びている。
【００１８】
本実施形態においては、先ず、図２（ａ）及び（ｂ）に示すように、ｐ型の半導体基板１の表面に、選択的にｎ型のウェル１ａを形成し、これらの境界等の素子分離領域に素子分離絶縁膜２を形成する。素子分離絶縁膜２の形成方法は特に限定されるものではなく、ＳＴＩであってもよくＬＯＣＯＳであってもよい。次いで、素子分離絶縁膜２により区画された素子活性領域内にゲート絶縁膜３及びゲート電極４を、それらの両端が素子分離絶縁膜２上まで延びるようにして形成する。
【００１９】
その後、全面にＳｉＯ２膜７及びＳｉＮ膜８を順次形成する。ＳｉＯ２膜７及びＳｉＮ膜８の形成は、例えばＣＶＤ法により行う。また、ＳｉＯ２膜７及びＳｉＮ膜８の膜厚は、１０ｎｍ以下であることが好ましく、例えば８ｎｍ程度であるが、これに限定されるものではない。
【００２０】
続いて、全面にポリシリコン膜を形成し、このポリシリコン膜を異方性エッチングによりエッチバックすることにより、図３（ａ）及び（ｂ）に示すように、ゲート電極４の側方に、ＳｉＯ２膜７及びＳｉＮ膜８の積層膜を介してサイドウォール（マスク用サイドウォール）５ａを形成する。
【００２１】
次に、所定形状のレジストパターン（図示せず）、ゲート電極４、積層膜のゲート電極４の側方に位置する部分及びサイドウォール５ａをマスクとしてイオン注入を行うことにより、図３（ｂ）に示すように、素子活性領域内にソース・ドレイン６ｐ及び６ｎを形成する。このとき、ｎ型のウェル１ａには、ｐ型の半導体基板１を覆うレジストパターンを使用してボロン等のｐ型の不純物をイオン注入することにより、ソース・ドレイン６ｐを形成する。一方、ｐ型の半導体基板１には、ｎ型のウェル１ａを覆うレジストパターンを使用してりん等のｎ型の不純物をイオン注入することにより、ソース・ドレイン６ｎを形成する。そして、アニールを行うことにより、イオン注入した不純物の活性化を行う。
【００２２】
次いで、図４（ａ）及び（ｂ）に示すように、ポリシリコン膜からなるサイドウォール５ａを除去する。この除去は、例えば等方性エッチングにより選択的に行う。更に、異方性エッチングによりＳｉＯ２膜７及びＳｉＮ膜８の積層膜のエッチバックを行うことにより、ゲート電極４の側方に、ＳｉＯ２膜７及びＳｉＮ膜８の積層膜からなるオフセット膜９を形成する。
【００２３】
続いて、ＳｉＯ２膜７のウェットエッチングを行うことにより、図５（ａ）及び（ｂ）に示すように、オフセット膜９の下端部にノッチを形成する。
【００２４】
次に、所定形状のレジストパターン（図示せず）、オフセット膜（積層膜）９及びゲート電極４をマスクとしてイオン注入を行うことにより、素子活性領域内に、ソース・ドレイン６ｐ又は６ｎと重畳するようにしてポケット層及びエクステンション層を形成する。このとき、ｎ型のウェル１ａには、ｐ型の半導体基板１を覆うレジストパターンを使用して、砒素等のｎ型の不純物をイオン注入することにより、ポケット層を形成すると共に、ボロン等のｐ型の不純物をイオン注入することにより、エクステンション層を形成する。そして、これらのポケット層及びエクステンション層並びにソース・ドレイン６ｐから、図６（ｂ）に示すように、不純物拡散層１０ｐが構成される。一方、ｐ型の半導体基板１には、ｎ型のウェル１ａを覆うレジストパターンを使用して、ボロン等のｐ型の不純物をイオン注入することにより、ポケット層を形成すると共に、砒素等のｎ型の不純物をイオン注入することにより、エクステンション層を形成する。そして、これらのポケット層及びエクステンション層並びにソース・ドレイン６ｎから、図６（ｂ）に示すように、不純物拡散層１０ｎが構成される。そして、アニールを行うことにより、イオン注入した不純物の活性化を行う。
【００２５】
次いで、全面にＳｉＯ２膜を形成し、このＳｉＯ２膜を異方性エッチングによりエッチバックすることにより、図７（ａ）及び（ｂ）に示すように、サイドウォール（分離用サイドウォール）５ｂを形成する。ＳｉＯ２膜の膜厚は、例えば８０ｎｍ程度である。その後、全面にＣｏ膜を堆積する。この堆積は、例えばスパッタリングにより行う。続いて、ＲＴＡ処理によりＣｏ膜とゲート電極４並びに不純物拡散層１０ｐ及び１０ｎとを反応させてシリサイド化させることにより、ＣｏＳｉ２膜１１を形成する。このとき、サイドウォール５ｂは、ゲート電極４と不純物拡散層１０ｐ及び１０ｎとの間におけるポリシリコン分離用のスペーサとして機能する。その後、未反応のＣｏ膜を除去する。
【００２６】
そして、上述のサリサイドプロセスを行った後、Ｃｏ膜の未反応部分の除去、層間絶縁膜の形成、及び配線の形成等を行うことにより、ＣＭＯＳトランジスタを完成させる。
【００２７】
このような本実施形態においては、ソース・ドレインを形成する際にマスク用に使用するサイドウォール５ａを除去する際に、ゲート絶縁膜３はＳｉＯ２膜７及びＳｉＮ膜８の積層膜により完全に覆われている。この積層膜とポリシリコン膜からなるサイドウォール５ａとではエッチング速度が著しく相違しているため、この積層膜はそのまま残存し、素子分離絶縁膜２及びゲート絶縁膜３の減耗、即ち後退は生じない。従って、ゲート電極４の転倒、変形、剥離等の不具合は生じない。
【００２８】
また、本実施形態においては、積層膜にノッチを形成する際にＳｉＯ２膜７のウェットエッチングを行うため、このときにゲート絶縁膜３及び素子分離絶縁膜２がエッチング液に晒されるが、ＳｉＯ２膜７の除去量は極めて微量である。このため、素子分離絶縁膜２及びゲート絶縁膜３の減耗が生じたとしても、その量は微々たるものであり、ゲート電極４の転倒、変形、剥離等の不具合を生じさせるようなものではない。
【００２９】
従って、ゲートの剥離等の不具合を回避しながら、エクステンション層の急峻性を確保し、良好な特性の半導体装置を得ることができる。この効果は、特にゲート長が１００ｎｍの半導体装置において顕著となる。
【００３０】
更に、積層膜（オフセット膜９）自体は、従来の製造方法においても形成されているものであるため、これを形成するための工程を増加させる必要はなく、コストの増加を回避することができる。
【００３１】
なお、マスク用のサイドウォールはポリシリコン膜から形成されることに限定されるものではなく、積層膜の最表面との間でエッチングレートが異なるものであればよい。例えば、シリコン酸化膜からなるサイドウォールをマスク用サイドウォールとして使用してもよい。
【００３２】
ここで、サイドウォール５ａの原料膜であるポリシリコン膜に不純物が導入され、その導電型が安定していることが好ましい。これは、次の理由による。ポリシリコン膜に不純物が導入されていない場合には、ポリシリコン膜中に、ｐ型半導体となっている部分、ｎ型半導体となっている部分及び真性半導体となっている部分が混在し、各々のエッチグレートが相違する。これに対し、不純物を導入して導電型を安定させることにより、エッチングレートの変動を抑制して安定したエッチングを行うことができるようになる。
【００３３】
また、ソース・ドレイン６ｐ及び６ｎの形成とサイドウォール５ａの除去との間に、アニールを行うことが好ましい。これは、次の理由による。ソース・ドレイン６ｐ及び６ｎの形成のために行われるイオン注入のドーズ量は比較的高い。従って、このときに、スルー膜となるＳｉＯ２膜７及びＳｉＮ膜８の積層膜に損傷が生じやすい。この結果、エッチングレートが上昇し、そのままでは、サイドウォール５ａの除去の際に、この積層膜の一部も除去されて半導体基板１又はウェル１ａに損傷が生じる虞がある。これに対し、上述のようにアニールを行うことにより、積層膜中の損傷が回復されて、エッチングレートの上昇が抑えられるので、半導体基板１又はウェル１ａの損傷を回避することができる。
【００３４】
なお、上述の実施形態においては、オフセット膜９の下端部にノッチを形成しているが、このノッチを形成せずにイオン注入を行うことにより、ポケット層及びエクステンション層を形成してもよい。
【００３５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３６】
（付記１）　半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
互いにエッチング速度が異なる２以上の絶縁膜からなる積層膜を全面に形成する工程と、
前記ゲート電極の側方に、前記積層膜を介して、前記積層膜の最表面の絶縁膜とはエッチング速度が異なる材料からなるマスク用サイドウォールを形成する工程と、
前記ゲート電極、前記積層膜の前記ゲート電極の側方に位置する部分及び前記マスク用サイドウォールをマスクとして前記半導体基板に第１の不純物をイオン注入する工程と、
前記マスク用サイドウォールを除去する工程と、
前記積層膜に対して全面の異方性エッチングを行うことにより、前記積層膜の一部を前記ゲート電極の側方のみに残存させる工程と、
前記ゲート電極及び前記積層膜をマスクとして前記第１の不純物と同じ導電型の第２の不純物を前記半導体基板にイオン注入することにより、不純物拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００３７】
（付記２）　半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にマスク用サイドウォールを形成する工程と、
前記ゲート電極及び前記マスク用サイドウォールをマスクとして前記半導体基板に第１の不純物をイオン注入する工程と、
前記マスク用サイドウォールを除去する工程と、
互いにエッチング速度が異なる２以上の絶縁膜からなる積層膜を前記ゲート電極の側方に形成する工程と、
前記ゲート電極及び前記積層膜をマスクとして前記第１の不純物と同じ導電型の第２の不純物を前記半導体基板にイオン注入することにより、不純物拡散層を形成する工程と、
を有する半導体装置の製造方法において、
前記積層膜を形成する工程を、前記ゲート絶縁膜及び前記ゲート電極を形成する工程と前記マスク用サイドウォールを形成する工程との間に行い、
前記マスク用サイドウォールを除去する工程において、前記積層膜により前記ゲート絶縁膜を保護しながら前記マスク用サイドウォールのみを除去することを特徴とする半導体装置の製造方法。
【００３８】
（付記３）　前記積層膜を形成する工程は、前記ゲート電極に接する酸化膜を形成する工程を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００３９】
（付記４）　前記第２の不純物をイオン注入する工程の前に、前記酸化膜の下端部のウェットエッチングを行うことにより、前記積層膜の下端部にノッチを形成する工程を有することを特徴とする付記３に記載の半導体装置の製造方法。
【００４０】
（付記５）　前記積層膜をエッチバックする工程と前記第２の不純物をイオン注入する工程との間に、前記積層膜の下端部にノッチを形成する工程を有することを特徴とする付記１又は３に記載の半導体装置の製造方法。
【００４１】
（付記６）　前記マスク用サイドウォールを除去する工程と前記第２の不純物をイオン注入する工程との間に、前記積層膜の下端部にノッチを形成する工程を有することを特徴とする付記２又は３に記載の半導体装置の製造方法。
【００４２】
（付記７）　前記ゲート絶縁膜及び前記ゲート電極を形成する工程の前に、前記半導体基板の表面に選択的に素子分離絶縁膜を形成する工程を有し、
前記ゲート絶縁膜及び前記ゲート電極を、前記素子分離絶縁膜上まで延ばして形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００４３】
（付記８）　前記積層膜の最表面の絶縁膜を窒化膜から形成することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００４４】
（付記９）　前記マスク用サイドウォールをポリシリコン膜から形成することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００４５】
（付記１０）　前記ポリシリコン膜として不純物が導入されたものを使用することを特徴とする付記９に記載の半導体装置の製造方法。
【００４６】
（付記１１）　前記マスク用サイドウォールをシリコン酸化膜から形成することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００４７】
（付記１２）　前記第１の不純物をイオン注入する工程と前記マスク用サイドウォールを除去する工程との間に、アニールを行うことにより、前記第１の不純物のイオン注入の際に生じた前記積層膜の損傷を回復させる工程を有することを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００４８】
（付記１３）　前記第１の不純物をイオン注入する工程の後及び前記第２の不純物をイオン注入する工程の後に、夫々アニールを行うことにより、イオン注入された不純物を活性化させる工程を有することを特徴とする付記１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００４９】
（付記１４）　前記第２の不純物をイオン注入する工程の後に、
前記ゲート電極の側方に、前記ゲート電極と前記不純物拡散層とを互いに絶縁分離する分離用サイドウォールを形成する工程と、
前記ゲート電極及び前記不純物拡散層の表面にシリサイド層を形成する工程と、を有することを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００５０】
（付記１５）　前記ゲート絶縁膜及び前記ゲート電極を形成する工程において、ゲート長を１００ｎｍ以下とすることを特徴とする付記１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００５１】
（付記１６）　前記不純物拡散層を形成するに際し、前記ゲート電極及び前記積層膜をマスクとして、前記第２の不純物に加えて、前記第１の不純物とは反対導電型の第３の不純物を前記半導体基板にイオン注入することを特徴とする付記１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００５２】
【発明の効果】
以上詳述したように、本発明によれば、マスク用サイドウォールを除去する際に、ゲート絶縁膜は積層膜により完全に覆われているので、ゲート絶縁膜の後退を防止することができる。従って、ゲート電極の転倒、変形、剥離等の不具合を防止することができる。また、積層膜にノッチを形成するとしても、この際に積層膜を構成する絶縁膜を除去する量は極めて微量であるため、ゲート絶縁膜の減耗が生じたとしても、その量は微々たるものであり、ゲート電極の剥離等の不具合を防止することができる。従って、ゲートの剥離等の不具合を回避しながら、良好な特性の半導体装置を得ることができる。また、従来の製造方法と比較しても、積層膜を形成するための工程を追加する必要はないため、工程数の増加を回避することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る方法により製造するＣＭＯＳトランジスタのレイアウトを示す図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図２に示す工程の次工程を示す断面図である。
【図４】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図３に示す工程の次工程を示す断面図である。
【図５】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図４に示す工程の次工程を示す断面図である。
【図６】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図５に示す工程の次工程を示す断面図である。
【図７】同じく、本発明の実施形態に係る半導体装置の製造方法を示す図であって、図６に示す工程の次工程を示す断面図である。
【図８】トランジスタのレイアウトを示す図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【図１０】同じく、従来の半導体装置の製造方法を示す図であって、図９に示す工程の次工程を示す断面図である。
【図１１】同じく、従来の半導体装置の製造方法を示す図であって、図１０に示す工程の次工程を示す断面図である。
【図１２】同じく、従来の半導体装置の製造方法を示す図であって、図１１に示す工程の次工程を示す断面図である。
【符号の説明】
１；半導体基板
１ａ；ウェル
２；素子分離絶縁膜
３；ゲート絶縁膜
４；ゲート電極
５ａ；マスク用サイドウォール
５ｂ；分離用サイドウォール
６ｐ、６ｎ；ソース・ドレイン
７；ＳｉＯ２膜
８；ＳｉＮ膜
９；オフセット膜
１０ｐ、１０ｎ；不純物拡散層
１１；ＣｏＳｉ２膜
１０１；素子分離領域
１０２；ｎＭＯＳ
１０３；ｐＭＯＳ
１０４；ゲート
１０５；ソース・ドレイン
【図１】
2004087695.tif 000003
【図２】
2004087695.tif 000004
【図３】
2004087695.tif 000005
【図４】
2004087695.tif 000006
【図５】
2004087695.tif 000007
【図６】
2004087695.tif 000008
【図７】
2004087695.tif 000009
【図８】
2004087695.tif 000010
【図９】
2004087695.tif 000011
【図１０】
2004087695.tif 000012
【図１１】
2004087695.tif 000013
【図１２】
2004087695.tif 000014