(57)【要約】【課題】  埋め込み特性よく、剥がれを生じることの少ないＳＴＩを製造する。【解決手段】  半導体装置の製造方法は、（ａ）シリコン基板表面上に研磨用ストッパ層を形成する工程と、（ｂ）マスクを用いてシリコン基板をエッチングし、トレンチを形成する工程と、（ｃ）トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、（ｄ）第１ライナ絶縁層上に厚さ８ｎｍ以下の窒化シリコン層の第２ライナ絶縁層を形成する工程と、（ｅ１）第２ライナ絶縁層上に第１のバイアスのプラズマＣＶＤにより酸化シリコン層の第３ライナ絶縁層を堆積する工程と、（ｅ２）第３ライナ絶縁層の画定する凹部を埋め込んで、第１のバイアスより高い第２のバイアスの高密度プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、を含む。【選択図】  図１
2004193585.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、
（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、
（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、
（ｄ）前記第１ライナ絶縁層上に厚さ２０ｎｍ以上の窒化シリコン層の第２ライナ絶縁層を形成する工程と、
（ｅ）前記第２ライナ絶縁層の画定する凹部を埋め込んで、プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｅ）が、
（ｅ１）前記第２ライナ絶縁層上に第１のバイアスのプラズマＣＶＤにより酸化シリコン層の第３ライナ絶縁層を堆積する工程と、
（ｅ２）前記第３ライナ絶縁層の画定する凹部を埋め込んで、前記第１のバイアスより高い第２のバイアスのプラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
（ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、
（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、
（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、
（ｄ）前記第１ライナ絶縁層上に窒化シリコン層の第２ライナ絶縁層を形成する工程と、
（ｅ１）前記第２ライナ絶縁層上に第１のバイアスのプラズマＣＶＤにより酸化シリコン層の第３ライナ絶縁層を堆積する工程と、
（ｅ２）前記第３ライナ絶縁層の画定する凹部を埋め込んで、前記第１のバイアスより高い第２のバイアスのプラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法。
【請求項４】
前記工程（ｅ１）が、無バイアスのプラズマＣＶＤである請求項２又は３記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ１）が、４００℃〜４５０℃でプレヒートを行う工程と、引き続いて酸化シリコン層を形成する工程とを含む請求項２〜４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記工程（ｄ）の後、１０００℃〜１１５０℃でアニールを行う工程を含む請求項１〜５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記第２ライナ絶縁層が８ｎｍ以下の厚さを有する請求項３記載の半導体装置の製造方法。
【請求項８】
（ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、
（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、
（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、
（ｄ）前記第１ライナ絶縁層上に炭素を含む窒化シリコン層の第２ライナ絶縁層を形成する工程と、
（ｅ）前記第２ライナ絶縁層の画定する凹部を埋め込んで、プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法。
【請求項９】
前記工程（ｄ）が、有機シリコンソースガス、またはシリコンソースガスと有機ガスを用いて、化学気相堆積で炭素を含む窒化シリコン層を堆積する工程を含む請求項8記載の半導体装置の製造方法。
【請求項１０】
シリコン基板と、
前記シリコン基板に形成され、素子領域を画定するトレンチと、
前記トレンチの表面を覆う酸化シリコン層の第1ライナ層と、
前記第1ライナ層上に形成された炭素を含む窒化シリコン層の第2ライナ層と、
前記第2ライナ層上に形成され、前記トレンチを埋める酸化シリコンの素子分離領域と、
前記素子領域に形成されたｐチャネルＭＯＳトランジスタと、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法と半導体装置に関し、特にシャロートレンチアイソレーション（ＳＴＩ）を有する半導体装置の製造方法と半導体装置に関する。
【背景技術】
【０００２】
半導体装置における素子分離方法の１つとして、局所酸化（local oxidation of silicon、ＬＯＣＯＳ）が用いられていた。
局所酸化は、シリコン基板上にバッファ層として酸化シリコン層を形成した後、窒化シリコン層を酸化防止マスク層として形成し、窒化シリコン層をパターニングした後、シリコン基板の表面を熱酸化する技術である。
【０００３】
シリコン基板を熱酸化する際、酸素、水分等の酸化種が窒化シリコン層端部下のバッファ酸化シリコン層中にも侵入し、窒化シリコン層下のシリコン基板表面も酸化させ、バーズビークと呼ばれる鳥の嘴状の酸化シリコン領域を形成する。バーズビークの形成された領域は、実質的に素子形成領域（活性領域）として使用できなくなるため、素子形成領域が狭くなる。
【０００４】
又、種々の寸法の開口を有する窒化シリコン層を形成し、基板表面を熱酸化すると、開口部寸法の狭いシリコン基板表面に形成される酸化シリコン層の厚さは開口部寸法の広いシリコン基板表面に形成される酸化シリコン層の厚さよりも小さくなる。これをシニング（thinning）と呼ぶ。
【０００５】
半導体装置の微細化に伴い、バーズビークやシニングにより、半導体基板の全面積中で素子形成領域として使用できない面積の割合が増加する。すなわち、素子形成領域が狭められる割合が増加し、半導体装置の高集積化の妨げとなる。
【０００６】
素子分離領域を形成する技術として、半導体基板表面にトレンチを形成し、トレンチ内に絶縁物や多結晶シリコンを埋め込むトレンチアイソレーション（ＴＩ）技術が知られている。この方法は、従来、深い素子分離領域を必要とするバイポーラトランジスタＬＳＩに用いられていた。
【０００７】
バーズビーク、シニングが共に生じないため、トレンチアイソレーションのＭＯＳトランジスタＬＳＩへの適用が進んでいる。ＭＯＳトランジスタＬＳＩでは、バイポーラトランジスタＬＳＩ程深い素子分離は必要としないため、深さ０．１〜１．０μｍ程度の比較的浅い溝で素子分離を行うことができる。この構造をシャロートレンチアイソレーション（ＳＴＩ）と呼ぶ。
【０００８】
ＳＴＩの作成方法として、トレンチを作成した後、酸化シリコン層、窒化シリコン層のライナ層を積層し、その上に埋め込み酸化シリコン層を形成することが提案されている。
【０００９】
【特許文献１】特開平１１−２９７８１１号公報
【特許文献２】特開平２０００−３１２６１号公報
【特許文献３】米国特許第５、４４７，８８４号公報
【特許文献４】特開平１０−５６０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＳＴＩによる素子分離は、微細化に適しているが、ＳＴＩ独自の問題も生じる。ＳＴＩ独自の問題を低減することのできる新たな技術が求められている。
本発明の目的は、埋め込み特性のよいＳＴＩを有する半導体装置の製造方法を提供することである。
【００１１】
本発明の他の目的は、埋め込み特性よく、剥がれを生じることの少ないＳＴＩを有する半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、信頼性高く、特性の優れた半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、（ｄ）前記第１ライナ絶縁層上に厚さ２０ｎｍ以上の窒化シリコン層の第２ライナ絶縁層を形成する工程と、（ｅ）前記第２ライナ絶縁層の画定する凹部を埋め込んで、高密度プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、（ｇ）前記ストッパ層をエッチングする工程と、を含む半導体装置の製造方法が提供される。
【００１３】
本発明の他の観点によれば、（ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、（ｄ）前記第１ライナ絶縁層上に厚さ８ｎｍ以下の窒化シリコン層の第２ライナ絶縁層を形成する工程と、（ｅ１）前記第２ライナ絶縁層上に第１のバイアスのプラズマＣＶＤにより酸化シリコン層の第３ライナ絶縁層を堆積する工程と、（ｅ２）前記第３ライナ絶縁層の画定する凹部を埋め込んで、前記第１のバイアスより高い第２のバイアスの高密度プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、（ｇ）前記ストッパ層をエッチングする工程と、を含む半導体装置の製造方法が提供される。
【００１４】
本発明のさらに他の観点によれば、（ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層と窒化シリコン層の第２ライナ絶縁層を形成する工程と、（ｄ）前記第２ライナ絶縁層上に第１のバイアスのプラズマＣＶＤにより酸化シリコン層の第３ライナ絶縁層を堆積する工程と、（ｅ）前記第３ライナ絶縁層の画定する凹部を埋め込んで、前記第１のバイアスより高い第２のバイアスの高密度プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、（ｇ）前記ストッパ層をエッチングする工程と、を含む半導体装置の製造方法が提供される。
【００１５】
本発明の他の観点によれば、（ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、（ｄ）前記第１ライナ絶縁層上に炭素を含む窒化シリコン層の第２ライナ絶縁層を形成する工程と、（ｅ）前記第２ライナ絶縁層の画定する凹部を埋め込んで、プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、（ｇ）前記ストッパ層をエッチングする工程と、を含む半導体装置の製造方法が提供される。
【００１６】
本発明のさらに他の観点によれば、シリコン基板と、前記シリコン基板に形成され、素子領域を画定するトレンチと、前記トレンチの表面を覆う酸化シリコン層の第1ライナ層と、前記第1ライナ層上に形成された炭素を含む窒化シリコンの第2ライナ層と、前記第2ライナ層上に形成され、前記トレンチを埋める酸化シリコンの素子分離領域と、前記素子領域に形成されたｐチャネルＭＯＳトランジスタと、を有する半導体装置が提供される。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、剥がれを生じることの少ない、ＳＴＩを用いた半導体装置の製造方法、半導体装置が提供される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例の説明に先立ち、本発明者らの研究結果を説明する。ＳＴＩのトレンチ幅は、様々である。狭い幅のトレンチも安定的に埋め込むためには、堆積とエッチング（スパッタリング）とが同時に進行する膜堆積方法を用いることが有効である。高密度プラズマＣＶＤがこのような目的で用いられる。
【００１９】
高密度プラズマとは平行平板プラズマよりもプラズマ密度の高いプラズマを指す。例えば、誘導結合で発生する高密度のプラズマである。本明細書等において、高密度プラズマＣＶＤとは、成膜用のソースガスと共に、Ａｒ，Ｈｅ，Ｈ2等の成膜作用に寄与せず、スパッタリング作用を示すガスを用い、高密度プラズマを発生させ、スパッタリングしながら成膜を行うＣＶＤを指す。スパッタリングにより突起部が削られるので、ボイドの形成を防止しながら成膜を行うことができる。高密度プラズマを用いることにより成膜速度を確保する。
【００２０】
図４（Ａ）に、高密度プラズマＣＶＤ装置の構成例を示す。ガラス等の電波を透過する材料で形成された容器Ｊの外側にコイルＬが配置され、例えば４００ｋＨｚの高周波電源ＬＦに接続されている。容器Ｊの内部には、電極を兼ねるサセプタＳＣが配置され、その上に加工対象物であるウエハＷを載置する。サセプタＳＣは、高周波バイアス電力印加用の例えば１３．５６ＭＨｚの高周波電源ＨＦに接続されている。
【００２１】
ガス導入口Ｇ１からＣＶＤ用ガスを導入し、ガス導入口Ｇ２からスパッタリング用ガスを導入する。なお、導入前に混合したガスを用いてもよい。高周波電力ＬＦによりプラズマを発生させ、高周波電力ＨＦによりさらにプラズマ中の荷電粒子をウエハＷに向わせるバイアス場を発生させる。
【００２２】
図４（Ｂ）は、高密度プラズマＣＶＤ装置と対比される平行平板型プラズマＣＶＤ装置の構成例を示す。容器Ｊの内部に、一方の電極であるサセプタＳＣと対向電極ＯＥとが平行に対向配置されている。サセプタＳＣ上にウエハＷが載置される。例えば、対向電極ＯＥおよびＳＣに、１３．５６ＭＨｚの高周波電源ＨＦが接続される。電極ＳＣには、異なる周波数の、例えば４００ｋＨｚの高周波電源ＬＦが接続されることも多い。
【００２３】
図４（Ａ）に示す高密度プラズマＣＶＤ装置においては、コイルＬからの誘導により容器Ｊ内に高密度プラズマが発生する。図４（Ｂ）の平行平板型プラズマＣＶＤ装置においては、容量結合した対向電極間にプラズマが発生される。誘導結合による方が、高密度プラズマを発生させるのに適している。又、堆積とスパッタリングとを同時に行なう高密度プラズマＣＶＤを用いることにより、ＳＴＩの埋め込みを良好に行なうことが可能である。
【００２４】
高集積化された半導体装置用のＳＴＩを酸化シリコンライナ層、窒化シリコンライナ層、高密度プラズマＣＶＤによる酸化シリコン層を用いて作成した。
図５に作成したＳＴＩを有するサンプルの構成を示す。シリコン基板１０１の表面上に酸化シリコン層１０２を厚さ約１０ｎｍ熱酸化により形成し、その上に窒化シリコン層１０３を厚さ約１１０ｎｍ減圧（ＬＰ）ＣＶＤにより形成する。窒化シリコン層１０３の上に、レジストパターンを形成し、窒化シリコン層１０３、酸化シリコン層１０２をエッチングしハードマスクを形成する。このハードマスクをエッチングマスクとし、シリコン基板１００を表面から深さ約３００ｎｍエッチングし、トレンチ１０５を形成する。
【００２５】
形成されたトレンチ１０５表面に露出したシリコン表面を熱酸化し、エッチングによるダメージ層を回復する厚さ約５ｎｍの酸化シリコン層のライナ層１０７を形成する。酸化シリコン層１０７、窒化シリコン層１０３を覆って、ＬＰＣＶＤにより厚さ約１０ｎｍの窒化シリコン層のライナ層１０８を形成する。この上に高密度プラズマ（ＨＤＰ）ＣＶＤにより厚さ約５００ｎｍの酸化シリコン層を堆積する。
【００２６】
ここで、図に示すように窒化シリコンライナ層１０８とＨＤＰＣＶＤ酸化シリコン層１１０との間に剥がれが生じ、隙間Ｖが形成されてしまう。上述のプロセスによると、ほぼ全てのサンプルで剥がれが生じた。このような隙間は窒化シリコンのライナ層１０８とＨＤＰＣＶＤ酸化シリコン層１１０との密着性が悪いことを示し、さらに剥がれが拡大する可能性を示唆する。剥がれを生じた隙間部分に、不純物等が入り込むと除去することが困難となろう。
【００２７】
本発明者等は、剥がれが生じないプロセスを見出すため種々の試みを行った。窒化シリコンのライナ層は、シリコン及び酸化シリコンとは熱膨張率が大きく異なり、大きな応力を有する、疎水性表面を有する等注意すべき特性を多く持つ。窒化シリコンのライナ層の厚さによって、どのような影響があるかを調べた。その結果、窒化シリコンのライナ層を厚さ２０ｎｍ以上とすると、剥がれが生じないことが分った。
【００２８】
図１（Ａ）〜図２（Ｈ）を参照して、本発明の第１の実施例による半導体装置の製造方法を説明する。
図１（Ａ）に示すように、シリコン基板１の表面上に、厚さ９〜２１ｎｍ、例えば厚さ１０ｎｍの酸化シリコン層２を熱酸化により形成する。酸化シリコン層２の上に、厚さ１００〜１５０ｎｍ,例えば厚さ１１０ｎｍの窒化シリコン層３を低圧（ＬＰ）化学気相堆積（ＣＶＤ）により形成する。ＬＰＣＶＤは、例えばソースガスとしてＳｉＣｌ2Ｈ2とＮＨ3を用い、温度７５０℃〜８００℃で行う。成膜する厚さが比較的厚いので、成膜温度を高めに設定し、成膜速度を上げている。
【００２９】
窒化シリコン層３の上に、レジスト層を塗布し、露光現像することによりレジストパターン４を形成する。レジストパターン４は、活性領域（素子形成領域）上に形成され、開口部が素子分離領域を画定する。開口部５ａの幅は、例えば０．１〜１μｍである。
【００３０】
レジストパターン４をエッチングマスクとし、窒化シリコン層３、酸化シリコン層２をエッチングする。レジストマスク４は、ここで除去してもよい。エッチされた窒化シリコン層３をエッチングマスクとしてシリコン基板１を反応性イオングエッチング（ＲＩＥ）により異方性エッチングする。シリコン基板１は、例えば深さ３００ｎｍエッチングされてトレンチ６を形成する。なお、窒化シリコン層、酸化シリコン層のエッチングは、ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとして行う。シリコン基板１のエッチングは、ＨＢｒ、Ｏ2の混合ガス、又はＣｌ2、Ｏ2の混合ガスをエッチングガスとして行う。
【００３１】
図１（Ｂ）に示すように、トレンチ６の表面に露出したシリコン基板表面を熱酸化して例えば厚さ３ｎｍの酸化シリコンのライナ層７を形成する。トレンチ６内に露出していたシリコン表面は、全て酸化シリコンのライナ層７により覆われる。
【００３２】
図１（Ｃ）に示すように、酸化シリコンのライナ層７、窒化シリコン層３の表面を覆うように、窒化シリコンのライナ層８をＬＰＣＶＤにより形成する。窒化シリコンのライナ層８の厚さは、例えば２０ｎｍとする。ＬＰＣＶＤは、ＳｉＣｌ2Ｈ2、ＮＨ3の混合ガスをソースガスとし、温度６８０度未満、例えば６５０℃程度で行う。成膜する厚さが比較的薄いので成膜温度を比較的低温に設定し、成膜速度を下げている。厚さ２０ｎｍ以上の窒化シリコンのライナ層は、その後のＳＴＩ埋め込み工程を経ても剥がれが極めて生じにくい厚さである。
【００３３】
ソースガスとして、シラン（ＳｉＨ4）とアンモニア（ＮＨ3）、テトラクロルシラン（ＳｉＣｌ4）とアンモニア、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）とアンモニア等を用いてもよい。形成される窒化シリコンのライナ層は、１.２ＧＰａ以上の引張り（ｔｅｎｓｉｌｅ）応力を有する層とする。この応力は、後述する緻密化の熱処理を行った埋め込み酸化シリコン層の応力と逆方向である。
【００３４】
ＳｉＮ層８のライナを形成した後、ラピッドサーマルアニール（ＲＴＡ）等により、１０００℃〜１１５０℃の熱処理を行ってもよい.例えば、Ｎ2雰囲気中で１０００℃、３０秒間の熱処理を行い、ＳｉＮ層の引張り応力を２０〜３０％増大することができる。
【００３５】
図１（Ｄ）に示すように、高密度プラズマ（ＨＤＰ）ＣＶＤ装置内で窒化シリコンのライナ層８を形成した基板に４００℃〜４５０℃で１〜５分のプレアニールを行い、引き続き同一室内でＨＤＰＣＶＤにより、酸化シリコン層９を形成し、トレンチ内を埋め込む。例えば、深さ３００ｎｍのトレンチを形成した場合、埋め込み酸化シリコン層９の厚さは、平坦部で５００ｎｍ程度に選択する。
【００３６】
酸化シリコン層９の形成は、ＳｉＨ4と酸素の混合ガス、又はＴＥＯＳとオゾンの混合ガスをソースガスとして行う。酸化シリコン層９の成長後、約１０００℃のアニールを行ない、酸化シリコン層９を緻密化する。アニールを経たトレンチ内の酸化シリコン層９の層質は熱酸化層とほぼ同じになる。緻密化された酸化シリコン層は、圧縮応力を生じるが、この圧縮応力と窒化シリコンのライナ層の引張り応力は逆方向であり、圧縮応力は引張り応力により相殺される。圧縮応力による移動度の低下が低減される。
【００３７】
図２（Ｅ）に示すように、シリコン基板表面から化学機械研磨（ＣＭＰ）を行い、窒化シリコン層３、８表面より上の酸化シリコン層９の不要部を除去する。ＣＭＰは、回転する上下の定盤の間にシリコン基板を挟んで行う。上下の定盤の回転速度を例えばそれぞれ２０ｒｐｍ、上下の定盤間の圧力を例えば５ｐｓｉ、バックプレッシャーを例えば５ｐｓｉとし、研磨剤としてコロイダルシリカを主成分とするスラリ、又は酸化セリウム系スラリを用いる。
【００３８】
このような研磨条件の場合、窒化シリコン層３のエッチングレートは小さく、窒化シリコン層３が研磨のストッパとして機能する。研磨を終えた状態では、酸化シリコン層９と窒化シリコン層３がほぼ面一となり、酸化シリコン層９は窒化シリコン層３が画定する開口部内にのみ残る。なお、窒化シリコン層３上の酸化シリコン層９をＣＭＰで除去する場合を説明したが、ＣＦ4とＣＨＦ3の混合ガスを用いたＲＩＥを用いてもよい。
【００３９】
図２（Ｆ）に示すように、窒化シリコン層３を熱リン酸によりエッチングする。窒化シリコン層３の側壁上の窒化シリコン層８も同時にエッチングされる。
その後、シリコン基板１表面上の酸化シリコン層２を希フッ酸により除去する。
【００４０】
図２（Ｇ）に示すように、シリコン基板１の表面を熱酸化して犠牲酸化層２２を成長する。
犠牲酸化層２２をスルー酸化層として用い、シリコン基板１表面領域にイオン注入を行ない、イオン注入された不純物を活性化して所定導電型のウエル１０を形成する。例えばｎ型ウエルとｐ型ウエルとをレジストマスクを用いた別個のイオン注入で形成する。ウエル１０を形成した後、犠牲酸化層を希フッ酸により除去する。
【００４１】
図２（Ｈ）に示すように、犠牲酸化層を除去し、露出したシリコン基板１表面を熱酸化することにより、例えば厚さ２ｎｍのゲート絶縁層１１を形成する。ゲート酸化層１１の形成前には、熱酸化層を２０ｎｍエッチングする程度希フッ酸エッチングが行われる。ゲート酸化膜１１の上に多結晶シリコン層１２を形成する。
【００４２】
多結晶シリコン層１２、ゲート酸化膜１１をパターニングすることによりゲート電極を作成する。その後、ウエル１０と逆導電型の不純物をイオン注入し、ゲート電極両側にソース／ドレイン領域を形成する。必要に応じ、ゲート電極側壁上にサイドウォールスペーサを形成し、さらに不純物をイオン注入し、活性化して高濃度ソース／ドレイン領域を形成する。
【００４３】
図３（Ａ）は、素子分離領域９により画定された活性領域ＡＲと、シリコン基板表面上に形成されたゲート電極１２の形状を示す平面図である。図１（Ａ）〜図２（Ｈ）は、Ｂ−Ｂ'線に沿う断面図に相当する。各活性領域ＡＲは素子分離領域９により囲まれている。２つの活性領域によりＣＭＯＳインバータが構成される。
【００４４】
なお、この状態はサイドウオールスペーサが形成前である。サイドウォールスペーサ形成後、さらにウエル領域と逆導電型の不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する。
【００４５】
図３（Ｂ）は、図３（Ａ）のＡ−Ａ'線に沿う断面図を示す。ゲート電極の側壁上にサイドウォールスペーサＳＷが形成され、ゲート電極両側にソース／ドレイン領域Ｓ／Ｄが形成されている。ゲート電極１２、ソース／ドレイン領域Ｓ／Ｄの上にシリサイド層１３が形成されている。
【００４６】
熱酸化による酸化シリコンのライナ層７と、ＨＤＰＣＶＤによる酸化シリコン埋込み層９との間に形成する窒化シリコンライナ層８の厚さを２０ｎｍ以上としたことにより、剥れが防止され、埋込み特性の優れたＳＴＩを得ることができる。
【００４７】
しかしながら、ＳＴＩの幅が例えば０．１μｍと狭い場合、厚さ２０ｎｍ以上の窒化シリコンライナ層は、その後に残るトレンチの幅を狭くしすぎ、後のプロセスの障害となり得る。そのため、薄い窒化シリコンライナ層を用いても剥れを防止できる方法を求めた。
【００４８】
ＨＤＰＣＶＤを用いた酸化シリコン層の埋め込み工程において、窒化シリコンライナ層８表面は、高エネルギのイオンの衝撃にさらされ、かつプラズマにより加熱される。このため、窒化シリコンライナ層８がダメージを受け、窒化シリコンライナ層から脱ガスが生じることが考えられる。このような現象を防止する手段として、酸化シリコン層の埋め込み工程初期においては、バイアスを低くすることが考えられる。バイアスを低くすることにより、入射する粒子のエネルギが低下し、窒化シリコンライナ層に与える熱、衝撃が減少するであろう。
【００４９】
堆積初期において、ＨＤＰＣＶＤのバイアス電力をオフとし、無バイアスで酸化シリコン層を堆積することにより、剥れを効率的に低減できることが分った。特に、窒化シリコンライナ層を厚さ８ｎｍ以下とした時に剥れはほとんど発生しないようにすることができた。
【００５０】
以下、本発明の第２の実施例を説明する。
図１（Ａ）、（Ｂ）の工程は、第１の実施例と同様に行なう。
図１（Ｃ）において、厚さ８ｎｍ以下の窒化シリコンライナ層８をＬＰＣＶＤにより形成する。例えば、厚さ約８ｎｍの窒化シリコン層８をＬＰＣＶＤで堆積する。厚さ以外の点は第１の実施例と同様である。
【００５１】
図１（Ｄ）に示す工程において、４００℃〜４５０℃、１〜５分のプレヒートの後、２ステップで酸化シリコン層９を形成する。
先ず、サセプタ電極へのバイアス電力供給を０とし、無バイアスで酸化シリコン層９ａを形成する。例えば、ソースガス流量はシラン約１２０ｓｃｃｍ、酸素約１６０ｓｃｃｍ、ヘリウム約５００ｓｃｃｍ、ソースＲＦパワー３２００Ｗ、バイアスＨＦパワー約０Ｗである。このようにして、窒化シリコン層８の上に厚さ約２ｎｍの酸化シリコンのライナ層９ａを形成する。
【００５２】
無バイアスのＨＤＰＣＶＤ時のウエハ温度は４００℃であり、バイアス印加時のウエハ温度は６５０℃であった。４００℃〜４５０℃のプレヒートを行うと、脱ガスを予め行なわせてしまうと考えられる。その後、無バイアスＨＤＰＣＶＤを行い、ウエハが４００℃に加熱されても、脱ガスが生じにくくなると考えられる。
【００５３】
その後、バイアスＨＦパワーを約２０００Ｗに増加し、残りの酸化シリコン層９ｂを堆積する。窒化シリコンライナ層８の上に酸化シリコンライナ層９ａが形成されているので、高エネルギ粒子が衝撃しても、窒化シリコンライナ層に与える影響は小さい。その後、図２（Ｅ）〜（Ｈ）に示す工程を第１の実施例と同様に行なう。
【００５４】
第２の実施例の効果を確認するため、簡単化したテストを行なった。Ｓｉ基板の上に、厚さ約８ｎｍの窒化シリコン層を形成し、その上に厚さ約５００ｎｍの高密度プラズマ酸化シリコン層を形成した。第１のサンプルにおいては、高密度プラズマ酸化シリコン膜の形成において、先ず厚さ約２ｎｍの酸化シリコン膜を無バイアスで形成し、その後厚さ約５００ｎｍの高密度プラズマ酸化シリコン層を高バイアス（２１００Ｗ）で形成した。
【００５５】
比較例としての第２のサンプルにおいては、無バイアスの高密度酸化シリコン層を形成することなく、窒化シリコン層の上に直接高バイアス（２１００Ｗ）の高密度プラズマ酸化シリコン層を厚さ約５００ｎｍ形成した。
【００５６】
図６（Ａ）に示すように、無バイアスの高密度プラズマ酸化シリコン層をライナとして設けた第１のサンプルにおいては、剥れは観察されていない。なお、窒化シリコン層の厚さを８ｎｍより薄くしたサンプルにおいても同様の結果を得た。
【００５７】
図６〈Ｂ〉に示すように、無バイアスの高密度プラズマ酸化シリコン層をライナとして敷くことなく、窒化シリコン層の上に直接高バイアスの高密度プラズマ酸化シリコン層のみを形成した第２のサンプルにおいては、多数の円状の膜剥れが生じた。
【００５８】
トレンチ埋め込みの酸化シリコン層堆積用ＨＤＰＣＶＤを２ステップに分け、第１のステップにおいてバイアスパワーを低減することにより、厚さ８ｎｍ以下の窒化シリコン層を用いても、剥れを防止できることが判明した。
【００５９】
なお、８ｎｍ以下の厚さの窒化シリコン層を用いた場合、剥れをほとんど生じなくすることができたが、８ｎｍ以上の窒化シリコン層を用いたとしても、ＨＤＰＣＶＤによる酸化シリコン層堆積を２ステップに分割することにより窒化シリコン層に与える影響を低減できることは明らかであろう。
【００６０】
ＨＤＰＣＶＤによる酸化シリコン層堆積に先立ち、４００℃〜４５０℃で１〜５分のプレヒートを行なうと、剥れの防止に有効であった。窒化シリコン層からの脱ガス等に有効と考えられる。
【００６１】
無バイアスに代え、低バイアスのＨＤＰＣＶＤを行なうことも可能であろう。この場合も、後半の高バイアスＨＤＰＣＶＤ時のバイアス電力と較べ、十分低いバイアス電力を用いることが好ましいであろう。
【００６２】
２段階のバイアス印加に代え、前半の低バイアスから徐々に、又は連続的にバイアスを増加することも可能であろう。
又、初期の無バイアスＨＤＰＣＶＤに代え、図４（Ｂ）に示すような平行平板型プラズマＣＶＤを用いることも可能であろう。
【００６３】
上述の実施例においては、窒化シリコンのライナ層をＳｉＣｌ２Ｈ２とＮＨ３とを用いたＣＶＤにより成膜した。以下、窒化シリコンのライナ層をビスターシャルブチルアミノシラン（ＢＴＢＡＳ）とアンモニア（ＮＨ３）を用いたＣＶＤにより成膜する実施例を説明する。
【００６４】
図７（Ａ）に示すように、シリコン基板１表面上に、例えば厚さ１０ｎｍの酸化シリコン層２を熱酸化により形成する。酸化シリコン層の上に、例えば厚さ１００ｎｍ〜１５０ｎｍの窒化シリコン層３をＳｉＣｌ２Ｈ２とＮＨ３とを用い、基板温度６５０℃の低圧化学気相堆積（ＬＰＣＶＤ）により形成する。
【００６５】
窒化シリコン層３の上に、素子領域を画定するレジストパターンを形成し、レジストパターンをエッチングマスクとして窒化シリコン層３、その下の酸化シリコン層２、その下のシリコン基板１をリアクティブイオンエッチング（ＲＩＥ）により、例えば深さ３００ｎｍ程度エッチングし、素子分離用トレンチを形成する。
【００６６】
トレンチの表面に露出したシリコン基板表面を熱酸化して、厚さ２〜１０ｎｍ程度、例えば厚さ５ｎｍの酸化シリコンの第１ライナ層７を形成する。ここまでの工程は、前述の実施例と同様であり、図７（Ａ）の構成は、図１（Ｂ）の構成と同等である。
【００６７】
図７（Ｂ）に示すように、窒化シリコン層３、酸化シリコンの第１ライナ層７を覆うように、厚さ２ｎｍ〜２０ｎｍの窒化シリコンの第２ライナ層５を、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）とアンモニア（ＮＨ３）を原料とした熱ＣＶＤにより成膜する。
【００６８】
この熱ＣＶＤは、圧力１．３３Ｐａ〜１３３０Ｐａ、例えば６５Ｐａ、基板温度５５０℃〜５８０℃、ＢＴＢＡＳ流量５ｓｃｃｍ〜２００ｓｃｃｍ、例えば４０ｓｃｃｍ、ＮＨ３流量５０ｓｃｃｍ〜２０００ｓｃｃｍ、例えば１６０ｓｃｃｍ、流量比［ＢＴＢＡＳ］:［ＮＨ３］＝１：１〜１：２０、例えば１：４の条件で行う。
【００６９】
なお、基板温度５５０℃〜５８０℃は、ＳｉＣｌ２Ｈ２、ＮＨ３をソースガスとしたＬＰＣＶＤの基板温度６５０℃よりも低い。形成される窒化シリコンは、炭素を含む。窒化シリコンの第２ライナ層５の成膜後に、１０００℃〜１１５０℃のアニールを行って、窒化シリコンの第２ライナ層５の引張り応力を強めることもできる。
【００７０】
図７（Ｃ）に示すように、窒化シリコンの第２ライナ層５を成膜した基板上に、高密度プラズマ（ＨＤＰ）ＣＶＤにより、例えば平坦部上の厚さ５００ｎｍの酸化シリコン層９を形成し、トレンチ内を埋め込む。酸化シリコン層９成膜後、１０００℃〜１１５０℃のアニールを行ってもよい。
【００７１】
酸化シリコン層９成膜後、窒化シリコンの第２ライナ層５、窒化シリコン層３をストッパとし、化学機械研磨（ＣＭＰ）を行い、窒化シリコン層３より上の酸化シリコン層９の不要部を除去する。窒化シリコンの第２ライナ層５、窒化シリコン層３の上部もこのＣＭＰにより消滅してもよい。このようにして、シャロートレンチアイソレーション（ＳＴＩ）の素子分離領域が形成される。
【００７２】
図７（Ｄ）に示すように、熱燐酸を用い、基板表面の窒化シリコン層３をエッチングして除去する。窒化シリコン層３の側壁に形成された窒化シリコンの第２ライナ層５も同時に除去される。なお、ＢＴＢＡＳを用いて形成した窒化シリコンの第２ライナ層５は、ＳｉＣｌ２Ｈ２を用いて形成した窒化シリコン層３よりもエッチング速度が遅い。このため、トレンチ内の窒化シリコンの第２ライナ層５は、窒化シリコン層３除去のための熱燐酸エッチングにおいて、窒化シリコン層３よりエッチされにくい。
【００７３】
ＳＴＩ領域の窒化シリコンの第２ライナ層５がエッチングされると、素子領域肩部でゲート電極が上面から側面を覆うようになり、電界集中によって閾値電圧の低い寄生ＭＯＳトランジスタを生じさせる。第２ライナ層のエッチングを抑制することにより、素子領域肩部におけるディボットが防止され、その後形成されるトランジスタの特性劣化を抑制することができる。
【００７４】
その後、前述の実施例同様、酸化シリコン層２を希フッ酸によるエッチングで除去し、犠牲酸化膜を形成し、ウエル形成用イオン注入、活性化、犠牲酸化膜除去、ゲート絶縁膜形成、ゲート電極形成、ソース／ドレイン領域形成用イオン注入、活性化等の工程を経てＭＯＳトランジスタを形成する。
【００７５】
比較例として、図７（Ｂ）における窒化シリコンの第２ライナ層５の形成を、前述の実施例同様ＳｉＣｌ２Ｈ２とＮＨ３とを用いて形成したサンプルも作成した。
図８（Ａ），（Ｂ）は、比較例によるサンプルと、本実施例に従うサンプルとの上面の顕微鏡写真、図８（Ｃ）は、厚さを変えた両サンプルの剥れの結果を示す表である。
【００７６】
図８（Ａ）は比較例のサンプルの表面の写真である。窒化シリコンの第２ライナ層５は、ＳｉＣｌ２Ｈ２とＮＨ３とをソースガスとして厚さ１０ｎｍに形成した。素子分離領域に多くの剥れが観測されている。
【００７７】
図８（Ｂ）は、上述の実施例に従うサンプルであり、窒化シリコンの第２ライナ層５はＢＴＢＡＳとＮＨ３とをソースガスとして厚さ１０ｎｍに形成した。素子分離領域に剥れは見出せない。ＢＴＢＡＳを用いることにより、窒化シリコンの第２ライナ層５の密着性が向上したことが明らかであろう。
【００７８】
図８（Ｃ）は、窒化シリコンの第２ライナ層５の厚さを６ｎｍ〜２０ｎｍの領域で変化させたサンプルの剥れの結果を示す。ＤＣＳ−ＳｉＮは、ＳｉＣｌ２Ｈ２（ＤＣＳ）とＮＨ３とをソースガスとして窒化シリコンの第２ライナ層５を形成した比較例のサンプルである。ＢＴＮは、窒化シリコンの第２ライナ層５をＢＴＢＡＳとＮＨ３とをソースガスとして形成した実施例に従うサンプルである。
【００７９】
比較例においては、厚さ６ｎｍと、厚さ２０ｎｍのサンプルには剥がれが生じていないが、厚さ８ｎｍのサンプルから厚さ１２ｎｍのサンプルまでには剥れが発生している。これに対し、本実施例に従うＢＴＮのサンプルは厚さ６ｎｍ、８ｎｍ、１０ｎｍ、１２ｎｍ、２０ｎｍの全サンプルにおいて剥れが発生していない。
【００８０】
ＢＴＢＡＳをソースガスとして用いた窒化シリコン層を形成することにより、厚さによらず、剥れを防止できることが分かった。なお、ＢＴＢＡＳを用い、基板温度５５０℃〜５８０℃で成膜した窒化シリコン層は、その組成に炭素（Ｃ）を含んでいる。炭素を含む窒化シリコン層を用いると酸化シリコン層との密着性が向上するものと考えられる。
【００８１】
また、ＢＴＢＡＳをソースガスとして用いた窒化シリコン層は、１．５ＧＰａ程度の引っ張り応力を示し、ＤＣＳをソースガスとして用いた窒化シリコンの引っ張り応力１．２ＧＰａ程度より引っ張り応力が大きかった。ＨＤＰ−ＣＶＤによる酸化シリコンの圧縮応力の相殺に、より有効であると期待される。
【００８２】
なお、炭素を含む窒化シリコン層は、ＢＴＢＡＳとアンモニアとをソースガスとして形成する場合に限らない。他の有機シリコンソースガスを用いて炭素を含む窒化シリコンを形成することも可能であろう。又シリコンソースガスと有機ガスを用いて炭素を含む窒化シリコンを形成することも可能であろう。例えばヘキサクロロジシラン（Ｓｉ２Ｃｌ６、ＨＣＤ）とエチレン（Ｃ２Ｈ４）とアンモニアとをソースガスとして窒化シリコン層を形成することによっても炭素を含む窒化シリコンが実現可能であろう。又、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＣｌ２Ｈ２）等をシリコンのソースとし、エチレン（Ｃ２Ｈ４）やモノメチルシラン（ＣＨ３ＳｉＨ３）等を添加してアンモニア等のＮソースガスと共に窒化シリコン層を形成することにより炭素を含んだ窒化シリコン層を形成することも可能であろう。
【００８３】
なお、層間絶縁膜として、ベンゼン環を持つ有機膜と較べ紫外線吸収率の低い絶縁膜、例えばＳｉＯＣを使用した場合、層間膜を形成する過程において紫外線照射される工程を通すと、作成したｐチャンネルＭＯＳトランジスタの特性に変化が生じた。
【００８４】
図９（Ａ）は、作成したサンプルのｐチャネルトランジスタの平面構成を示す。ｎ型素子領域ＡＲｎは、幅１６０ｎｍ×長さ６４０ｎｍである。素子領域ＡＲの中央部上方を横断するｐ型ゲート電極Ｇは、ゲート長４０ｎｍである。ゲートの両側のｐ型ソース／ドレイン領域の電流方向長さは３００ｎｍである。ゲート電極下方のｎ型チャネル領域は、ゲート長４０ｎｍ×ゲート幅１６０ｎｍとなる。
【００８５】
図９（Ｂ）は、ＣＭＯＳトランジスタを含む半導体装置の断面構成を示す。シャロートレンチアイソレーションＳＴＩが、ｎ型素子領域ＡＲｎ、ｐ型素子領域ＡＲｐを画定している。ｎ型素子領域ＡＲｎ、ｐ型素子領域ＡＲｐ上にはｐ型絶縁ゲート電極Ｇｐ，ｎ型絶縁ゲート電極Ｇｎが形成され、第１層間絶縁層ＩＬ１で覆われている。第１層間絶縁層ＩＬ１を貫通して導電性プラグＰがソース／ドレイン領域に達している。第１層間絶縁層ＩＬ１上には、第２層間絶縁層ＩＬ２、第３層間絶縁層ＩＬ３、第４層間絶縁層ＩＬ４...が積層されている。これら層間絶縁層内に多層配線Ｗ１，Ｗ２，Ｗ３...が埋め込まれている。層間絶縁層ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４の少なくとも一部は、酸化シリコン（ＳｉＯＣを含む）等で形成される。
【００８６】
図９（Ｃ）は、比較例ｓ１と実施例による例ｓ２とのドレイン電流対ゲート電圧の特性を示すグラフである。絶対値の大きな負電圧でｐチャネルＭＯＳトランジスタはオンとなり、１０−４Ａ台のドレイン電流を流す。比較例ｓ１においては、ゲート電圧（絶対値）を減少させ、さらに正極性に変化させてもドレイン電流は１×１０−６Ａ程度より減少していない。すなわち、オフ状態でもかなりの量のドレインリーク電流が流れていることがわかる。
【００８７】
このようなリーク電流は、素子分離領域の表面近傍に負電荷が帯電することによって起こると考えられる。すなわち、ＳＴＩの側壁に接するチャネル領域においては負電荷により負バイアスが印加されたのと同等の状態となる。従って、素子領域ＡＲのＳＴＩ近傍は常時ターンオンされた寄生トランジスタを形成し得る。ゲート幅を減少すれば、寄生トランジスタの影響は増大する。
【００８８】
ＢＴＢＡＳをソースガスとして窒化シリコンのライナ層を形成したサンプルｓ２においては、オン状態の特性はサンプルｓ１とほぼ同一であるが、ゲート電圧を減少し、正極性に変化させていくとドレイン電流は減少を続け、１×１０−９Ａ程度まで減少している。すなわち、サンプルｓ１と較べ、オフ電流を３桁程度も減少させることができている。
【００８９】
この結果から、ＤＣＳをソースガスとして用いた窒化シリコンの第２ライナ層を有するｐチャネルＭＯＳトランジスタにおいては、紫外線照射により窒化シリコン層に負電荷が帯電し易く、寄生トランジスタが発生する、炭素を含む窒化シリコン層を第２ライナ層とすると、紫外線が照射されても寄生トランジスタが形成されにくく、ターンオフ特性を大幅に改善できると考えられる。炭素を含む窒化シリコン層は負電荷の発生を抑制するのであろう。
【００９０】
ＤＣＳをソースガスとして用いた窒化シリコンの第２ライナ層を備えたＳＴＩを有する半導体装置においては、紫外線照射によりＳＴＩに負電荷が帯電すると考えられる。ｎチャネルＭＯＳトランジスタにおいては、負電荷による寄生トランジスタはオフ状態であり、リーク電流の増加は生じないが、オン電流を低減するであろう。チャネル幅がより狭いトランジスタを形成すると、オン電流の減少が顕在化することも考えられる。ＢＴＢＡＳをソースガスとして窒化シリコンのライナ層を形成したＳＴＩは、これらトランジスタ特性の劣化を防止するのに有効であろう。
【００９１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
【００９２】
（付記１）（１）  （ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、
（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、
（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、
（ｄ）前記第１ライナ絶縁層上に厚さ２０ｎｍ以上の窒化シリコン層の第２ライナ絶縁層を形成する工程と、
（ｅ）前記第２ライナ絶縁層の画定する凹部を埋め込んで、プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法。
【００９３】
（付記２）（２）  前記工程（ｅ）が、
（ｅ１）前記第２ライナ絶縁層上に第１のバイアスのプラズマＣＶＤにより酸化シリコン層の第３ライナ絶縁層を堆積する工程と、
（ｅ２）前記第３ライナ絶縁層の画定する凹部を埋め込んで、前記第１のバイアスより高い第２のバイアスのプラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
を含む、付記１記載の半導体装置の製造方法。
【００９４】
（付記３）（３）  （ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、
（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、
（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、
（ｄ）前記第１ライナ絶縁層上に窒化シリコン層の第２ライナ絶縁層を形成する工程と、
（ｅ１）前記第２ライナ絶縁層上に第１のバイアスのプラズマＣＶＤにより酸化シリコン層の第３ライナ絶縁層を堆積する工程と、
（ｅ２）前記第３ライナ絶縁層の画定する凹部を埋め込んで、前記第１のバイアスより高い第２のバイアスのプラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法。
【００９５】
（付記４）（４）  前記工程（ｅ１）が、無バイアスのプラズマＣＶＤである付記２又は３記載の半導体装置の製造方法。
（付記５）（５）  前記工程（ｅ１）が、４００℃〜４５０℃でプレヒートを行う工程と、引き続いて酸化シリコン層を形成する工程とを含む付記２〜４のいずれか１項記載の半導体装置の製造方法。
【００９６】
（付記６）  前記工程（ｅ１）が、平行平板型プラズマＣＶＤで酸化シリコン層を形成する付記２または３記載の半導体装置の製造方法。
（付記７）  前記工程（ｅ２）が、誘導結合プラズマＣＶＤ装置で行われる付記２〜６のいずれか１項記載の半導体装置の製造方法。
【００９７】
（付記８）（６）  前記工程（ｄ）の後、１０００℃〜１１５０℃でアニールを行う工程を含む付記１〜７のいずれか１項記載の半導体装置の製造方法。
（付記９）  前記第２ライナ層が、１．２ＧＰａ以上の引っ張り応力を有する付記１〜８のいずれか１項記載の半導体装置の製造方法。
【００９８】
（付記１０）  前記プラズマＣＶＤが高密度プラズマＣＶＤである付記１〜４のいずれか１項記載の半導体装置の製造方法。
（付記１１）（７）  前記第２ライナ絶縁層が８ｎｍ以下の厚さを有する付記３記載の半導体装置の製造方法。
【００９９】
（付記１２）（８）（ａ）シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、
（ｂ）マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、
（ｃ）前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第１ライナ絶縁層を形成する工程と、
（ｄ）前記第１ライナ絶縁層上に炭素を含む窒化シリコン層の第２ライナ絶縁層を形成する工程と、
（ｅ）前記第２ライナ絶縁層の画定する凹部を埋め込んで、プラズマＣＶＤを用いて酸化シリコン層の素子分離層を堆積する工程と、
（ｆ）前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、
（ｇ）前記ストッパ層をエッチングする工程と、
を含む半導体装置の製造方法。
【０１００】
（付記１３）（９）前記工程（ｄ）が、有機シリコンソースガス、またはシリコンソースガスと有機ガスを用いて、化学気相堆積で炭素を含む窒化シリコン層を堆積する工程を含む付記１２記載の半導体装置の製造方法。
【０１０１】
（付記１４）  前記工程（ｄ）が、ビスターシャルブチルアミノシランとアンモニアとをソースガスとした化学気相堆積で炭素を含む窒化シリコン層を堆積する付記１２記載の半導体装置の製造方法。
【０１０２】
（付記１５）  前記工程（ｄ）が、基板温度５５０℃〜５８０℃で行われる付記１４記載の半導体装置の製造方法。
（付記１６）  前記工程（ｇ）が、前記第２ライナ層に対するエッチング速度が、前記ストッパ層の窒化シリコン層に対するエッチング速度がより小さい条件で行われる付記１２記載の半導体装置の製造方法。
【０１０３】
（付記１７）（１０）  シリコン基板と、
前記シリコン基板に形成され、素子領域を画定するトレンチと、
前記トレンチの表面を覆う酸化シリコン層の第1ライナ層と、
前記第1ライナ層上に形成された炭素を含む窒化シリコンの第2ライナ層と、
前記第2ライナ層上に形成され、前記トレンチを埋める酸化シリコンの素子分離領域と、
前記素子領域の１つに形成されたｐチャネルＭＯＳトランジスタと、
を有する半導体装置。
【０１０４】
（付記１８）  前記第２ライナ層が、１．２ＧＰａより大きな引っ張り応力を有する付記１７記載の半導体装置。
（付記１９）  前記第２ライナ層が、シリコン基板表面から沈み込むディボットを形成しない付記１７記載の半導体装置。
【０１０５】
（付記２０）  さらに、前記素子領域の他の１つに形成されたｎチャネルＭＯＳトランジスタを有し、前記ｐチャネルＭＯＳトランジスタとともにＣＭＯＳ構成を形成する付記１７記載の半導体装置。
【０１０６】
（付記２１）  さらに、前記ＭＯＳトランジスタを覆う、紫外線吸収率の低い層間絶縁膜と、
前記層間絶縁膜内に形成された多層配線と、
を有する付記２０記載の半導体装置。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図２】本発明の実施例による半導体装置の製造方法を説明するための断面図である。
【図３】図１、２に示す実施例により作成される半導体装置の平面図及び断面図である。
【図４】プラズマＣＶＤ装置の構成例を示す断面図である。
【図５】剥がれの生じたＳＴＩの断面を示す概略断面図である。
【図６】第２実施例の効果を確認するサンプルと比較サンプルの表面を示す顕微鏡写真である。
【図７】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図８（Ａ）】図７に示す実施例に従うサンプルと比較例のサンプルの上面を示す写真である。
【図８（Ｂ）】図７に示す実施例に従うサンプルと比較例のサンプルの上面を示す写真である。
【図８（Ｃ）】図７に示す実施例に従うサンプルと比較例のサンプルの上面を示す写真である。
【図９】図７に示す実施例に従うサンプルと比較例のサンプルのドレイン電流対ゲート電圧の特性を示すグラフである。
【符号の説明】
【０１０８】
１  半導体基板
２  酸化シリコン層
３  窒化シリコン層
４  レジストパターン
５  開口部
６  トレンチ
７  酸化シリコンのライナ層
８  窒化シリコンのライナ層
９  （ＨＤＰＣＶＤ）酸化シリコン層
１０  ウエル
１１  ゲート酸化層
１２  多結晶シリコン層
１３  シリサイド層
ＢＴＢＡＳ  ビスターシャルブチルアミノシラン
【図１】
2004193585.tif 000003
【図２】
2004193585.tif 000004
【図３】
2004193585.tif 000005
【図４】
2004193585.tif 000006
【図５】
2004193585.tif 000007
【図７】
2004193585.tif 000008
【図８（Ｃ）】
2004193585.tif 000009
【図９】
2004193585.tif 000010
【図６】
2004193585.tif 000011
【図８（Ａ）】
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【図８（Ｂ）】
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