(57)【要約】【課題】より大きいインダクタンス値を有する状態でサイズをより小さくしかつＩＣ回路においてインダクタンス値を変動させて容易にチューニングする。【解決手段】底部電極１０２を形成する工程と、底部電極１０２上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜１０４を形成する工程と、ＣＭＲ薄膜１０４上に重ねられて上部電極１０６を形成する工程と、ＣＭＲ薄膜１０４に対して、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲で、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界処理を行う工程と、電界処理に応じて、ＣＭＲ薄膜１０４をＣＭＲ薄膜インダクタに変換する工程と、上部電極１０６と底部電極１０２間にバイアス電圧を印加する工程と、印加バイアス電圧に応じて、上部電極１０６と底部電極１０２間にインダクタンスを作成する工程とを含んでいる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
底部電極を形成する工程と、
該底部電極上に重ねて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程と、
該超巨大磁気抵抗（ＣＭＲ）薄膜上に重ねて上部電極を形成する工程と、
該超巨大磁気抵抗（ＣＭＲ）薄膜に対する電界処理を行い、該電界処理に応じて、該超巨大磁気抵抗（ＣＭＲ）薄膜を超巨大磁気抵抗（ＣＭＲ）薄膜インダクタに変換する工程とを含むソリッドステートインダクタの製造方法。
【請求項２】
前記上部電極と底部電極間にバイアス電圧を印加し、該印加バイアス電圧に応じて、該上部電極と該底部電極間にインダクタンスを作成する工程をさらに含む請求項１に記載のソリッドステートインダクタの製造方法。
【請求項３】
前記印加バイアス電圧を変動させる工程と、
該印加バイアス電圧の変動に応じて前記インダクタンスを変動させる工程とをさらに含む請求項２に記載のソリッドステートインダクタの製造方法。
【請求項４】
前記底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程は、超巨大磁気抵抗（ＣＭＲ）薄膜材料として、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｙ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）および高温超伝導体（ＨＴＳＣ）材料を含む群から選択される材料を用いる工程を含む請求項１または２に記載のソリッドステートインダクタの製造方法。
【請求項５】
前記底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程は、約２０００Åの厚さの超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程を含む請求項１または２に記載のソリッドステートインダクタの製造方法。
【請求項６】
前記底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程は、
約６７０Åの厚さの第１の層をスピンコーティングする工程と、
該第１の層を摂氏約６５０度で約３０分間、アニールする工程と、
該第１の層上に重ねられて約６７０Åの厚さの第２の層をスピンコーティングする工程と、
該第２の層を摂氏約５５０度で約３０分間、アニールする工程と、
該第２の層上に重ねられて約６７０Åの厚さの第３の層をスピンコーティングする工程と、
該第３の層を摂氏約５５０度で約３０分間、アニールする工程とを含む請求項１または４に記載のソリッドステートインダクタの製造方法。
【請求項７】
前記底部電極を形成する工程は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料から該底部電極を形成する工程を含む請求項２に記載のソリッドステートインダクタの製造方法。
【請求項８】
前記上部電極を形成する工程は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料から該上部電極を形成する工程を含む請求項１または２に記載のソリッドステートインダクタの製造方法。
【請求項９】
前記超巨大磁気抵抗（ＣＭＲ）薄膜に対して電界処理を行う工程は、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲で、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界を印加する工程を含む請求項１または２に記載のソリッドステートインダクタの製造方法。
【請求項１０】
前記上部電極と底部電極間にバイアス電圧を印加する工程において、該バイアス電圧は、
ＤＣ０．５〜５ボルトの範囲内の電圧と、
ＤＣ−０．５〜−５ボルトの範囲内の電圧とを含む群から選択される請求項３に記載のソリッドステートインダクタの製造方法。
【請求項１１】
前記上部電極と底部電極間にインダクタンスを作成する工程が、０．０１マイクロヘンリー（μＨ）より大きい値から１μＨ未満の値の範囲内のインダクタンスを作成する工程を含む請求項２に記載のソリッドステートインダクタの製造方法。
【請求項１２】
前記印加バイアス電圧の変動に応じて、前記上部電極と底部電極との間のインダクタンスを変動させる工程は、ＤＣ＋１ボルトおよびＤＣ−１ボルトを含む群から選択されるバイアス電圧で、最大インダクタンスを作成する工程を含む請求項１０に記載のソリッドステートインダクタの製造方法。
【請求項１３】
前記超巨大磁気抵抗（ＣＭＲ）薄膜に対して電界処理を行う工程は、該超巨大磁気抵抗（ＣＭＲ）薄膜をアニールしながら同時に電界を印加する工程を含む請求項１に記載のソリッドステートインダクタの製造方法。
【請求項１４】
底部電極を形成する工程と、
該底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程と、
該超巨大磁気抵抗（ＣＭＲ）薄膜上に重ねられて上部電極を形成する工程と、
該超巨大磁気抵抗（ＣＭＲ）薄膜に対して、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲内で、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界処理を行い、該電界処理に応じて該超巨大磁気抵抗（ＣＭＲ）薄膜を超巨大磁気抵抗（ＣＭＲ）薄膜インダクタに変換する工程と、
該上部電極と底部電極間にバイアス電圧を印加する工程と、
該印加バイアス電圧に応じて該上部電極と底部電極間にインダクタンスを作成する工程と、
該印加バイアス電圧を変動させ、該バイアス電圧の変動に応じて該インダクタンスを変動させる工程とを含むソリッドステートインダクタの製造方法。
【請求項１５】
底部電極と、
該底部電極の上に重ねられた電界処理超巨大磁気抵抗（ＣＭＲ）薄膜と、
該電界処理超巨大磁気抵抗（ＣＭＲ）薄膜上に重ねられた上部電極とを備えたソリッドステートインダクタ。
【請求項１６】
前記上部電極と底部電極間にバイアス電圧を印加する電圧印加手段をさらに備えたソリッドステートインダクタであって、
該印加バイアス電圧に応じて該上部電極と底部電極間にインダクタンスが作成されている請求項１５に記載のソリッドステートインダクタ。
【請求項１７】
前記電圧印加手段は、前記印加バイアス電圧を変動させ、該印加バイアス電圧の変動に応じて、前記上部電極と底部電極間のインダクタンスを変動させる請求項１６に記載のソリッドステートインダクタ。
【請求項１８】
前記超巨大磁気抵抗（ＣＭＲ）薄膜が、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｙ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）および高温超伝導体（ＨＴＳＣ）材料のうち少なくとも何れかを含む請求項１５〜１７の何れかに記載のソリッドステートインダクタ。
【請求項１９】
前記超巨大磁気抵抗（ＣＭＲ）薄膜の厚さが約２０００Åである請求項１７に記載のソリッドステートインダクタ。
【請求項２０】
前記底部電極は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料を含む請求項１５または１６に記載のソリッドステートインダクタ。
【請求項２１】
前記上部電極は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料から形成されている請求項１５または１６に記載のソリッドステートインダクタ。
【請求項２２】
前記電界処理超巨大磁気抵抗（ＣＭＲ）薄膜は、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲で、０．４〜１ＭＶ／ｃｍの範囲の電界にさらされた請求項１５または１６に記載のソリッドステートインダクタ。
【請求項２３】
前記電圧印加手段は、前記上部電極と底部電極間にバイアス電圧を印加し、該バイアス電圧が、
ＤＣ０．５〜５ボルトの範囲内の電圧と、
ＤＣ−０．５〜−５ボルトの範囲内の電圧とを含む群から選択されている請求項１７に記載のソリッドステートインダクタ。
【請求項２４】
前記上部電極と底部電極間のインダクタンス値が、０．０１マイクロヘンリー（μＨ）より大きい値から１μＨ未満の値の範囲内の値である請求項１７に記載のソリッドステートインダクタ。
【請求項２５】
前記上部電極と底部電極間のインダクタンスは、ＤＣ＋１ボルトおよびＤＣ−１ボルトを含む群から選択された印加バイアス電圧に応じた最大値である請求項２３に記載のソリッドステートインダクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソリッドステートインダクタおよびその製造方法に関し、より具体的には、例えばアナログ集積回路（ＩＣ）用のソリッドステートインダクタなどのインダクタおよびその製造方法に関する。
【０００２】
【従来の技術】
従来のソリッドステートインダクタ（ＩＣ集積された固体インダクタをＩＣ集積インダクタという）は、金属線から形成され、螺旋形状に設計されて、シリコン基板上の絶縁体の厚い層の上に重ねられている。このように形成されたインダクタのインダクタンス値は非常に低いので、実際のインダクタの形成に必要なシリコン面積は大きい。その大きいサイズのインダクタは、高価なＩＣ領域を非常に大量に用いるだけでなく、寄生リアクタンス、および、インダクタに隣接するか、その上に重ねられるか、またはその下にある素子との意図されない相互インダクタンスを生成してしまう。
【０００３】
また、ＩＣ集積インダクタは、受動的な素子である。即ち、従来のインダクタは、ＩＣにおいて一旦形成されると、そのインダクタンス値を変更することができない。したがって、インダクタを周波数チューニングに用いることはできない。周波数チューニング用のインダクタは、例えば、フィルタ、アンテナ、および発振器などの各種回路の製造において所望されている。
【０００４】
【発明が解決しようとする課題】
上記従来のＩＣ集積インダクタでは、より大きいインダクタンス値を持ちかつサイズを小さくすることは困難である。また、ＩＣ集積インダクタのインダクタンス値を変動させることにより、インダクタを周波数チューニングに用いることはできない。
【０００５】
本発明は、上記従来の問題を解決するもので、より大きいインダクタンス値を有する状態でサイズをより小さくすることができるソリッドステートインダクタおよびその製造方法を提供することを目的とする。
【０００６】
また、本発明は、上記従来の問題を解決するもので、ＩＣ回路においてインダクタンス値を変動させることにより容易にチューニングすることができるソリッドステートインダクタおよびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のソリッドステートインダクタの製造方法は、底部電極を形成する工程と、該底部電極上に重ねて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程と、該超巨大磁気抵抗（ＣＭＲ）薄膜上に重ねて上部電極を形成する工程と、該超巨大磁気抵抗（ＣＭＲ）薄膜に対する電界処理を行い、該電界処理に応じて、該超巨大磁気抵抗（ＣＭＲ）薄膜を超巨大磁気抵抗（ＣＭＲ）薄膜インダクタに変換する工程とを含むものであり、そのことにより上記目的が達成される。
【０００８】
また、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記上部電極と底部電極間にバイアス電圧を印加し、該印加バイアス電圧に応じて、該上部電極と該底部電極間にインダクタンスを作成する工程をさらに含む。
【０００９】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記印加バイアス電圧を変動させる工程と、該印加バイアス電圧の変動に応じて前記インダクタンスを変動させる工程とをさらに含む。
【００１０】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程は、超巨大磁気抵抗（ＣＭＲ）薄膜材料として、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｙ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）および高温超伝導体（ＨＴＳＣ）材料を含む群から選択される材料を用いる工程を含む。
【００１１】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程は、約２０００Åの厚さの超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程を含む。
【００１２】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程は、約６７０Åの厚さの第１の層をスピンコーティングする工程と、該第１の層を摂氏約６５０度で約３０分間、アニールする工程と、該第１の層上に重ねられて約６７０Åの厚さの第２の層をスピンコーティングする工程と、該第２の層を摂氏約５５０度で約３０分間、アニールする工程と、該第２の層上に重ねられて約６７０Åの厚さの第３の層をスピンコーティングする工程と、該第３の層を摂氏約５５０度で約３０分間、アニールする工程とを含む。
【００１３】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記底部電極を形成する工程は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料から該底部電極を形成する工程を含む。
【００１４】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記上部電極を形成する工程は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料から該上部電極を形成する工程を含む。
【００１５】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記超巨大磁気抵抗（ＣＭＲ）薄膜に対して電界処理を行う工程は、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲で、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界を印加する工程を含む。
【００１６】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、前記上部電極と底部電極間にバイアス電圧を印加する工程で、該バイアス電圧は、ＤＣ０．５〜５ボルトの範囲内の電圧と、ＤＣ−０．５〜−５ボルトの範囲内の電圧とを含む群から選択される。
【００１７】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法における上部電極と底部電極間にインダクタンスを作成する工程が、０．０１マイクロヘンリー（μＨ）より大きい値から１μＨ未満の値の範囲内のインダクタンスを作成する工程を含む。
【００１８】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、印加バイアス電圧の変動に応じて、前記上部電極と底部電極との間のインダクタンスを変動させる工程は、ＤＣ＋１ボルトおよびＤＣ−１ボルトを含む群から選択されるバイアス電圧で、最大インダクタンスを作成する工程を含む。
【００１９】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法において、超巨大磁気抵抗（ＣＭＲ）薄膜に対して電界処理を行う工程は、該超巨大磁気抵抗（ＣＭＲ）薄膜をアニールしながら同時に電界を印加する工程を含む。
【００２０】
さらに、好ましくは、本発明のソリッドステートインダクタの製造方法は、底部電極を形成する工程と、該底部電極上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜を形成する工程と、該超巨大磁気抵抗（ＣＭＲ）薄膜上に重ねられて上部電極を形成する工程と、該超巨大磁気抵抗（ＣＭＲ）薄膜に対して、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲内で、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界処理を行い、該電界処理に応じて該超巨大磁気抵抗（ＣＭＲ）薄膜を超巨大磁気抵抗（ＣＭＲ）薄膜インダクタに変換する工程と、該上部電極と底部電極間にバイアス電圧を印加する工程と、該印加バイアス電圧に応じて該上部電極と底部電極間にインダクタンスを作成する工程と、該印加バイアス電圧を変動させ、該バイアス電圧の変動に応じて該インダクタンスを変動させる工程とを含むものであり、そのことにより上記目的が達成される。
【００２１】
本発明のソリッドステートインダクタは、底部電極と、該底部電極の上に重ねられた電界処理超巨大磁気抵抗（ＣＭＲ）薄膜と、該電界処理超巨大磁気抵抗（ＣＭＲ）薄膜上に重ねられた上部電極とを備えたものであり、そのことにより上記目的が達成される。
【００２２】
また、好ましくは、本発明のソリッドステートインダクタにおける上部電極と底部電極間にバイアス電圧を印加する電圧印加手段をさらに備えたソリッドステートインダクタであって、該印加バイアス電圧に応じて該上部電極と底部電極間にインダクタンスが作成されている。
【００２３】
さらに、好ましくは、本発明のソリッドステートインダクタにおける電圧印加手段は、前記印加バイアス電圧を変動させ、該印加バイアス電圧の変動に応じて、前記上部電極と底部電極間のインダクタンスを変動させる。
【００２４】
さらに、好ましくは、本発明のソリッドステートインダクタにおける超巨大磁気抵抗（ＣＭＲ）薄膜が、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｙ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）および高温超伝導体（ＨＴＳＣ）材料のうち少なくとも何れかを含む。
【００２５】
さらに、好ましくは、本発明のソリッドステートインダクタにおける超巨大磁気抵抗（ＣＭＲ）薄膜の厚さが約２０００Åである。
【００２６】
さらに、好ましくは、本発明のソリッドステートインダクタにおける底部電極は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料を含む。
【００２７】
さらに、好ましくは、本発明のソリッドステートインダクタにおける上部電極は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉおよび他の貴金属を含む群から選択される材料から形成されている。
【００２８】
さらに、好ましくは、本発明のソリッドステートインダクタにおける電界処理超巨大磁気抵抗（ＣＭＲ）薄膜は、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲で、０．４〜１ＭＶ／ｃｍの範囲の電界にさらされたものである。
【００２９】
さらに、好ましくは、本発明のソリッドステートインダクタにおける電圧印加手段は、前記上部電極と底部電極間にバイアス電圧を印加し、該バイアス電圧が、ＤＣ０．５〜５ボルトの範囲内の電圧と、ＤＣ−０．５〜−５ボルトの範囲内の電圧とを含む群から選択されている。
【００３０】
さらに、好ましくは、本発明のソリッドステートインダクタにおける上部電極と底部電極間のインダクタンス値が、０．０１マイクロヘンリー（μＨ）より大きい値から１μＨ未満の値の範囲内の値である。
【００３１】
さらに、好ましくは、本発明のソリッドステートインダクタにおける上部電極と底部電極間のインダクタンスは、ＤＣ＋１ボルトおよびＤＣ−１ボルトを含む群から選択された印加バイアス電圧に応じた最大値である。
【００３２】
上記構成により、比較的大きいインダクタンス値を有し、必要とするチップ面積が非常に小さく、従来の集積回路（シリコン上または化合物半導体基板上に製造されるＣＭＯＳ回路であってもよいしバイポーラ回路であってもよい）への一体化に適したソリッドステートインダクタおよびその製造方法を得ることが可能となる。また、ＩＣ回路においてインダクタンス値を変動させることが可能となるので、容易にチューニングすることも可能となる。
【００３３】
【発明の実施の形態】
以下、本発明のソリッドステートインダクタ（以下、単にインダクタという）およびその製造方法の実施形態について図面を参照しながら説明する。
【００３４】
図１は、本発明のインダクタの概略構成を模式的に示す図である。
【００３５】
図１において、インダクタ１００は、底部電極１０２と、この底部電極１０２上に重ねられた電界処理超巨大磁気抵抗（ＣＭＲ）薄膜１０４と、このＣＭＲ薄膜１０４上に重ねられた上部電極１０６とを有している。
【００３６】
ＣＭＲ薄膜１０４は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｙ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）、または、高温超伝導体（ＨＴＳＣ）材料などの材料から製造される。なお、要件に応じて、この他の均等な材料を用いてもよい。ＣＭＲ薄膜１０４の厚さｔ１は、約２０００Åである。
【００３７】
ここで、より詳細に説明すると、ＣＭＲ薄膜１０４は、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲で、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界にさらされる。これは、例示的な処理に過ぎない。他の処理手段も用いられ、ＣＭＲ材料、間にある材料および所望のインダクタンス値に依存する。
【００３８】
インダクタ１００の底部電極１０２は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉまたは他の貴金属などの材料群から選択される材料にて製造される。なお、ＩＣ製造分野において周知である他の導電体材料が用いられてもよい。これと同様に、上部電極１０６も、典型的には、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉまたは他の貴金属を含む材料群から選択される材料にて製造される。
【００３９】
また、インダクタ１００の上部電極１０６と底部電極１０２間にバイアス電圧を印加する電圧印加手段１１２が設けられている。典型的には、インダクタ１００は、より大きくかつ複雑な回路の一部を有しており、電圧印加手段１１２からのバイアス電圧とそのバイアス電圧に対して相対的なグランドゼロ電位とは、図示していない他の部材、例えばトランジスタ回路を介して接続されている。インダクタ１００のインダクタンスまたはインダクタンス値Ｌ（１１４）は、電圧印加手段１１２からの印加バイアス電圧に応じて上部電極１０６と底部電極１０２間のＣＭＲ薄膜１０４に作成される。
【００４０】
いくつかの局面において、電圧印加手段１１２は、インダクタ１００に印加するバイアス電圧を変動させ得る。印加されるバイアス電圧の変動に応答して、上部電極１０６と底部電極１０２との間のインダクタンス値Ｌ（１１４）が変動する。いくつかの実用的なバイアス電圧範囲が、その一例として開発されてきた。いくつかの局面において、電圧印加手段１１２は、上部電極１０６と底部電極１０２間に、ＤＣ０．５〜５ボルトまたはＤＣ−０．５〜−５ボルトのいずれかの範囲内の電圧を印加する。なお、特定の回路適用例においては、ＡＣ電圧が用いられてもよい。さらに、異なる種々のＣＭＲ材料、ＣＭＲ容量、および電界処理用に、他のＤＣ電圧範囲が用いられてもよい。
【００４１】
上記のバイアス電圧値を用いることによって、上部電極１０６と底部電極１０２との間のインダクタンス１１４は、バイアス電圧、ＣＭＲ材料、およびＣＭＲ薄膜１０４のジオメトリ（容量、直径１０８、および厚さｔ１）に依存して、０．０１マイクロヘンリー（μＨ）より大きい値から１μＨ未満の値の範囲内になり得る。典型的には、上部電極１０６と底部電極１０２との間のインダクタンス値Ｌ（１１４）は、＋１ｄｃボルトまたは−１ｄｃボルトのいずれかの印加された電圧に応じた最大値である。しかし、また、最大インダクタンス値とバイアス電圧との間の関係も、ＣＭＲ材料およびＣＭＲジオメトリに依存する。
【００４２】
図２は、本発明の二つのインダクタ１００を実際のＩＣ集積回路に適用した場合のデバイス構造の断面図である。
【００４３】
図２に示すように、本発明のインダクタ１００は、二つの端子を有する柱状構造体である。インダクタ１００は、底部電極１０２がｐｎ接合またはローカル相互接続金属線上にある一つのバイアホール内に製造されている。また、インダクタ１００は、処理の先頭部分が完了した後にＩＣに一体化され得る。デバイスＡ２００において、インダクタ１００はドレイン接合部２０２に一体化されている。デバイスＢ２０４において、別のインダクタ１００は、ゲート電極２０６に一体化されている。これらのインダクタ（単数または複数）１００は、従来の堆積方法、例えば、スピンコーティング、スパッタリング、およびＣＶＤプロセスなどを用いて、半導体基板上に堆積され得る。また、インダクタ１００は、バイアス電圧制御を用いることによって、２オーダー（２ケタ）よりも大きく変動し得る非常に高いインダクタンスを有する。インダクタ１００がその一部を構成する任意のＬＣ回路のチューニングは、インダクタ１００にかけられるバイアス電圧を調節することによって達成することができる。
【００４４】
例えば本発明のインダクタ１００は、スピンコーティングプロセスを用いて製造された超巨大磁気抵抗（ＣＭＲ）薄膜レジスタを用いて製造され得る。ＣＭＲ材料は、例えばＰＣＭＯ（Ｐｒ０．３Ｃａ０．７ＭｎＯ３）であり得る。ＣＭＲ薄膜は、全体の厚さが約２００ｎｍになるまで、白金基板上に、３回コーティングされる。ＣＭＲ薄膜は、１回目のコーティング後、６５０℃で３０分間アニールされ、２回目および３回目のコーティング後、５５０℃で３０分間アニールされる。上部電極１０６は白金であるが、他の金属、例えば、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉまたは他の貴金属などが用いられてもよい。製造直後または製造されたままのＣＭＲ薄膜１０４のインピーダンスは、抵抗素子による抵抗Ｒおよびキャパシタンス素子による容量Ｃを持っていると判断される。
【００４５】
図３は、例示的なＣＭＲ薄膜の電界処理前のリアクタンスを示す図である。
【００４６】
図３の全ての測定値は、インダクタンス値と直列の抵抗値についての測定値である。測定周波数は１ＭＨｚである。測定されたインダクタンス値は負であり、よって、これは容量性である。
【００４７】
また、図３では、このＣＭＲ薄膜のキャパシタンス値および抵抗値が、実際には、ある測定値範囲において、バイアス電圧値から独立していることも示している。
【００４８】
図４は、例示的なＣＭＲ薄膜の電界処理後のリアクタンスを示す図である。
【００４９】
図４に示すように、インピーダンス特性は、０．４ＭＶ／ｃｍ〜１ＭＶ／ｃｍの電界が上部電極１０６および底部電極１０２を介してＣＭＲ薄膜１０４に印加された後、大幅に変化する。ＣＭＲ薄膜１０４の抵抗は、約２７５オームから２０オーム未満へと低減する。ＣＭＲ薄膜１０４は、−５Ｖ〜−０．５Ｖまたは０．５Ｖ〜５Ｖのバイアス電圧に応じて誘導性を持っている。これらの範囲外のバイアス電圧では、ＣＭＲ薄膜１０４のリアクタンスは、キャパシタンスである。最大インダクタンスは１μＨより高い。
【００５０】
ＰＣＭＯソリッドステートインダクタ１００のインダクタンス値は、素子に印加されるバイアス電圧を変更することによって、２オーダー（２ケタ）より大きく変動し得る。材料の性質上、超巨大磁気抵抗（ＣＭＲ）および高温超伝導（ＨＴＳＣ）材料が、電気的チューニングが可能なソリッドステートインダクタ１００の製造において実用的であると期待される。電気的チューニング可能なインダクタ１００は、任意の集積回路のフィルタおよびアンテナ用の組み込み素子として適切である。
【００５１】
図５は、本発明のソリッドステートインダクタ１００の製造方法の一実施形態を示すフローチャートである。
【００５２】
図５に示すように、このインダクタ１００の製造方法においては、説明を明瞭化するために番号を付けた工程を連続的に示しているが、明示しない限り、これらの番号から順序が推測されるべきではない。これらの工程のうちのいくつかは飛ばされてもよいし、平行して行われてもよいし、連続的な順序を厳密に守って行われる必要もない。
【００５３】
図５に示すように、工程５００でソリッドステートインダクタ１００の製造を開始する。
【００５４】
工程５０２において、底部電極１０２が形成される。
【００５５】
工程５０４において、底部電極１０２上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜１０４が形成される。
【００５６】
工程５０６において、ＣＭＲ薄膜１０４上に重ねられて上部電極が形成される。
【００５７】
工程５０８において、ＣＭＲ薄膜１０４に対する電界処理が行われる。または、工程５０８において、ＣＭＲ薄膜１０４のアニールと同時に電界が印加される。
【００５８】
工程５１０において、電界処理に応答して、ＣＭＲ薄膜１０４がＣＭＲ薄膜インダクタ１００に変換される。
【００５９】
ここで、以上のインダクタ１００の製造方法について更に詳細に説明する。いくつかの局面には、更なる工程が含まれる。工程５１０の次に行う工程５１２において、上部電極１０６と底部電極１０２間にバイアス電圧が印加される。
【００６０】
工程５１４において、印加バイアス電圧に応じて、上部電極１０６と底部電極１０２間にインダクタンスが作成される。
【００６１】
他の局面においては、工程５１６で印加バイアス電圧を変動させる。
【００６２】
工程５１８において、印加バイアス電圧における変動に応じてインダクタンスが変動する。
【００６３】
次に、工程５０４に戻って、底部電極１０２上に重ねられてＣＭＲ薄膜１０４を形成する工程は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、Ｌａ０．７Ｃａ０．３ＭｎＯ３（ＬＣＭＯ）、Ｙ１−ｘＣａｘＭｎＯ３（ＹＣＭＯ）、または、高温超伝導体（ＨＴＳＣ）材料などの材料を用いる工程を含む。いくつかの局面において、ＣＭＲ薄膜１０４は、上記変動に依存して、約２０００Åの厚さまで形成される。
【００６４】
いくつかの局面において、工程５０４において、底部電極１０２上に重ねられてＣＭＲ薄膜を形成する工程は、工程５０４ａ〜工程５０４ｆの各サブステップを含んでいる。
【００６５】
まず、工程５０４ａにおいて、約６７０Åの厚さの第１の層がスピンコーティングされる。
【００６６】
次に、工程５０４ｂにおいて、第１の層が、摂氏約６５０度の温度で、約３０分間アニールされる。
【００６７】
さらに、工程５０４ｃにおいて、第１の層上に重ねられた約６７０Åの厚さの第２の層がスピンコーティングされる。
【００６８】
さらに、工程５０４ｄにおいて、第２の層が、摂氏約５５０度の温度で、約３０分間アニールされる。
【００６９】
さらに、工程５０４ｅにおいて、第２の層の上に重ねられた約６７０Åの厚さの第３の層がスピンコーティングされる。
【００７０】
最終に、工程５０４ｆにおいて、第３の層が、摂氏約５５０度の温度で、約３０分間アニールされる。
【００７１】
本発明のいくつかの局面において、工程５０２の底部電極５０２を形成する工程は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉまたは他の貴金属などの材料から底部電極を形成する工程を含む。これと同様に、工程５０６における上部電極１０６を形成する工程は、Ａｌ、Ａｕ、Ｔｉ、Ｔａ、Ｐｔ、Ａｌ、Ｃｕ、Ｗ、Ｉｒ、ＡｌＳｉまたは他の貴金属などの材料から上部電極１０６を形成する工程を含む。
【００７２】
また、いくつかの局面において、工程５０８のＣＭＲ薄膜１０４に対する電界処理を行う工程は、パルス幅が１００ｎｓ〜１ｍｓで、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界を印加する工程を含む。
【００７３】
また、いくつかの局面において、工程５１２における上部電極１０６と底部電極１０２間にバイアス電圧を印加する工程は、上部電極１０６と底部電極１０２間に、０．５〜５ボルトの範囲内のＤＣ電圧、または、−０．５〜−５ボルト範囲内のＤＣ電圧のいずれかのバイアス電圧を印加する工程を含む。また、工程５１４において上部電極１０６と底部電極１０２間にインダクタンスを作成する工程は、０．０１マイクロヘンリー（μＨ）より大きい値から１μＨ未満の値の範囲のインダクタンスを作成する工程が含まれる。
【００７４】
また、いくつかの局面において、工程５１８における印加バイアス電圧の変動に応じて上部電極１０６と底部電極１０２間のインダクタンスを変動させる工程は、ＤＣ約＋１ボルト、またはＤＣ約−１ボルトのいずれかのバイアス電圧での最大インダクタンスを作成する工程を含む。
【００７５】
以上により、本発明の実施形態によれば、底部電極１０２を形成する工程と、底部電極１０２上に重ねられて超巨大磁気抵抗（ＣＭＲ）薄膜１０４を形成する工程と、ＣＭＲ薄膜１０４上に重ねられて上部電極１０６を形成する工程と、ＣＭＲ薄膜１０４に対して、パルス幅が１００ナノセカンド（ｎｓ）〜１ミリセカンド（ｍｓ）の範囲で、１センチメートルにつき０．４〜１メガボルト（ＭＶ／ｃｍ）の範囲の電界処理を行う工程と、電界処理に応じて、ＣＭＲ薄膜１０４をＣＭＲ薄膜インダクタに変換する工程と、上部電極１０６と底部電極１０２間にバイアス電圧を印加する工程と、印加バイアス電圧に応じて、上部電極１０６と底部電極１０２間にインダクタンスを作成する工程とを含んでいる。印加されたバイアス電圧が変動する場合、インダクタンス値もそれに応じて変動する。よって、より大きいインダクタンス値を有する状態でサイズをより小さくすることができ、かつＩＣ回路においてインダクタンス値を変動させることにより容易にチューニングすることができる。
【００７６】
なお、本発明によるインダクタ１００は、これらの例だけではなく、より幅広い用途を有する。同様に、例示的な製造プロセスが示されているが、固体インダクタは、均等な処理および材料を用いて製造され得る。当業者であれば、本発明の他の変形例および実施形態に想到する。
【００７７】
【発明の効果】
以上により、本発明によれば、より大きいインダクタンス値を有する状態でサイズをより小さくすることができ、かつＩＣ回路においてインダクタンス値を変動させることにより容易にチューニングすることができる。
【図面の簡単な説明】
【図１】本発明のインダクタの概略構成を模式的に示す図である。
【図２】本発明の二つのインダクタを実際のＩＣ集積回路に適用した場合のデバイス構造の断面図である。
【図３】例示的なＣＭＲ膜の電界処理前のリアクタンスを示す図である。
【図４】例示的なＣＭＲ薄膜の電界処理後のリアクタンスを示す図である。
【図５】本発明のインダクタの製造方法の一実施形態を示すフローチャートである。
【符号の説明】
１００    インダクタ
１０２    底部電極
１０４    電界処理超巨大磁気抵抗（ＣＭＲ）薄膜
１０６    上部電極
１１２    電圧印加手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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