(57)【要約】【課題】リフレッシュ動作を早く行う。【解決手段】アドレス用のＲＥＦ−ＡＣＴ比較回路４ａは、リフレッシュ要求信号ｓｒｔｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求信号ｓｒｔｚが先に入力された場合、直ちにリフレッシュアドレスの取り込み信号ｉａｌｚをｒｏｗ−ａｄｄラッチ回路９に出力し、コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂは、遅延されたリフレッシュ要求遅延信号ｓｒｔｄｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求遅延信号ｓｒｔｄｚが先に入力された場合、リフレッシュ実行要求信号ｒｅｆｐｚを出力し、アクティブ要求信号ａｔｄｐｚが先に入力された場合、アクティブ実行要求信号ａｃｔｐｚを出力する。【選択図】　　　　図１
2004087048.tif 000002
【特許請求の範囲】
【請求項１】
非同期のスタティック型半導体記憶装置のインターフェースを有したダイナミック型の半導体記憶装置において、
リフレッシュ動作を行うために内部で発生するリフレッシュ要求信号と、アクティブ動作を行うために外部から入力されるアクティブ要求信号を比較し、前記リフレッシュ要求信号が先に発生した場合、直ちにリフレッシュアドレスの取り込み信号を出力する第１の比較回路と、
前記リフレッシュ要求信号を所定の時間遅延させたリフレッシュ要求遅延信号と、前記アクティブ要求信号を比較し、前記リフレッシュ要求遅延信号が先の場合、リフレッシュ実行要求信号を出力し、前記アクティブ要求信号が先の場合、アクティブ実行要求信号を出力する第２の比較回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１の比較回路は、前記リフレッシュ要求信号と前記リフレッシュ要求遅延信号の間のタイミングに前記アクティブ要求信号が存在する場合、前記アクティブ動作の終了後に、再び、前記リフレッシュアドレスの取り込み信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の比較回路は、前記アクティブ動作の選択中に前記リフレッシュ要求信号が発生した場合、前記アクティブ動作の終了後に前記リフレッシュアドレスの取り込み信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第２の比較回路は、前記アクティブ動作の選択中に前記リフレッシュ要求信号が発生した場合、前記アクティブ動作の終了後、前記所定の時間遅延させた後に前記リフレッシュ実行要求信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記所定の時間は、内部アドレスを確定させるために必要な時間であることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、非同期型ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）インターフェースを有したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）型の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、非同期型ＳＲＡＭインターフェースを有したＤＲＡＭ（以下擬似ＳＲＡＭと呼ぶ）が、低消費電力、大記憶容量化が実現可能、安価なことなどから注目されている。
【０００３】
擬似ＳＲＡＭの例として、同期型ではあるが内部でリフレッシュ動作を自動的に行うものが、特開２００２−１１８３８３号公報などに記載されている。
図７は、従来の擬似ＳＲＡＭ方式の半導体記憶装置の構成図である。
【０００４】
半導体記憶装置２０は、ＡＴＤ生成回路２１と、ＲＥＦ制御回路２２と、ＲＥＦ−ＡＣＴ比較回路２３と、遅延回路２４ａ、２４ｂと、ラッチ信号生成回路２５と、ＲＥＦ−ａｄｄカウンタ２６と、入力バッファ２７と、ｒｏｗ−ａｄｄラッチ回路２８と、ｃｏｌｕｍｎ−ａｄｄラッチ回路２９と、コア制御回路３０と、メモリセルアレイ（以下コア回路と呼ぶ）３１と、を有する。
【０００５】
ＡＴＤ生成回路２１は、外部信号（／ＣＥ、／ＷＥ、／ＯＥ、ＡＤＤ）の変化を検出し、リード／ライト要求などのアクティブ要求信号ａｔｄｐｚを生成する。ここで、／ＣＥはチップイネーブル信号、／ＷＥはライトイネーブル信号、／ＯＥはアウトプットイネーブル信号、ＡＤＤはアドレス信号であり、まとめて外部信号とした。
【０００６】
ＲＥＦ制御回路２２は、図示しないタイマーを有し、定期的にリフレッシュ動作を行うためのリフレッシュ要求信号ｓｒｔｚを発生させる。
ＲＥＦ−ＡＣＴ比較回路２３は、リフレッシュ要求信号ｓｒｔｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求信号ｓｒｔｚが先に入力された場合、リフレッシュ実行要求信号ｒｅｆｐｚを出力し、アクティブ要求信号ａｔｄｐｚが先に入力された場合、アクティブ実行要求信号ａｃｔｐｚを出力する。
【０００７】
遅延回路２４ａ、２４ｂは、リフレッシュ実行要求信号ｒｅｆｐｚと、アクティブ実行要求信号ａｃｔｐｚをそれぞれ、コア回路３１の内部アドレスが確定するまでの時間遅延させる。
【０００８】
ラッチ信号生成回路２５は、アクティブ実行要求信号ａｃｔｐｚにより、外部アドレスの取り込み信号ｅａｌｚを出力し、リフレッシュ実行要求信号ｒｅｆｐｚによりリフレッシュアドレスの取り込み信号ｉａｌｚを出力する。
【０００９】
ＲＥＦ−ａｄｄカウンタ２６は、カウントアップにより、リフレッシュアドレスｒｆａ＃＃ｚを自動的に生成する。
入力バッファ２７は、アクティブ要求で指定されたアドレス信号ＡＤＤが外部から入力され、外部アドレスａ＃＃ｚとして出力する。
【００１０】
ｒｏｗ−ａｄｄラッチ回路２８は、コア回路３１の図示しないワード線方向のローアドレスを指定する。
ｃｏｌｕｍｎ−ａｄｄラッチ回路２９は、図示しないコラム線方向のコラムアドレスを指定する。
【００１１】
コア制御回路３０は、コア回路３１をコア制御信号ｃｏｒｅｚで制御する。
コア回路３１はＤＲＡＭ型のメモリセルアレイである。
図８は、従来のＲＥＦ−ＡＣＴ比較回路の回路図である。
【００１２】
ＲＥＦ−ＡＣＴ比較回路２３は、インバータ３００〜３１０と、ＮＡＮＤ回路３２０〜３２９と、パルス幅拡張部３３０と、遅延回路３３１、３３２、３３３と、を有する。ここで、ＮＡＮＤ回路３２１、３２２がフリップフロップＦＦ１０、ＮＡＮＤ回路３２３、３２４がフリップフロップＦＦ１１、ＮＡＮＤ回路３２５、３２６がフリップフロップＦＦ１２、ＮＡＮＤ回路３２７、３２８がフリップフロップＦＦ１３を形成している。アクティブ要求信号ａｔｄｐｚは、インバータ３００を介してパルス幅拡張部３３０に入力される。ここで、アクティブ要求信号ａｔｄｐｚは、コア制御回路３０で送出されたコア制御信号ｃｏｒｅｚとＨｉｇｈレベル（以下Ｈレベルと略す）の期間が重なるように、パルス幅が拡張され、ＮＡＮＤ回路３２０の一方の端子に入力される。一方、コア制御信号ｃｏｒｅｚはインバータ３０１を介してＮＡＮＤ回路３２０の他方の入力端子に入力される。
【００１３】
リフレッシュ要求信号ｓｒｔｚは、インバータ３０２を介しフリップフロップＦＦ１０を形成しているＮＡＮＤ回路３２１の一方の入力端子に入力され、ＮＡＮＤ回路３２１の出力は、フリップフロップＦＦ１１を形成しているＮＡＮＤ回路３２４の一方の入力端子に入力される。ＮＡＮＤ回路３２４の出力はインバータ３０３を介してリフレッシュ実行要求信号ｒｅｆｐｚとして出力される。また、インバータ３０３の出力は、遅延回路３３１で遅延され、インバータ３０４を介して、フリップフロップＦＦ１０を形成しているＮＡＮＤ回路３２２の一方の入力端子に入力される。
【００１４】
また、インバータ３０３の出力は、インバータ３０５を介してフリップフロップＦＦ１２を形成しているＮＡＮＤ回路３２５の一方の入力端子に入力される。フリップフロップＦＦ１２を形成している他方のＮＡＮＤ回路３２６の一方の入力端子には、コア制御回路３０から送出されるコア制御信号ｃｏｒｅｚが入力され、フリップフロップＦＦ１２の出力であるＮＡＮＤ回路３２５の出力は、インバータ３０６及びインバータ３０７を介してリフレッシュ実行信号ｒｅｆｚとして出力される。また、インバータ３０６の出力は、ＮＡＮＤ回路３２９の一方の入力端子に入力される。
【００１５】
アクティブ要求信号ａｔｄｐｚは、インバータ３０８を介して遅延回路３３２に入力されて遅延され、フリップフロップＦＦ１３を形成しているＮＡＮＤ回路３２７の一方の入力端子に入力される。フリップフロップＦＦ１３の出力であるＮＡＮＤ回路３２７の出力は、ＮＡＮＤ回路３２９の他方の入力端子に入力される。ＮＡＮＤ回路３２９の出力は、インバータ３０９を介してアクティブ実行信号として出力される。インバータ３０９の出力は、さらに、遅延回路３３３に入力されて遅延され、インバータ３１０を介してフリップフロップＦＦ１３を形成しているＮＡＮＤ回路３２８の一方の端子に入力される。
【００１６】
なお、図８において、遅延回路３３１、インバータ３０４、フリップフロップＦＦ１０は、所定のパルス幅を得るために用いられる。遅延回路３３３、インバータ３１０、フリップフロップＦＦ１３も同様である。
【００１７】
以下、図７、８を用いて、従来の半導体記憶装置２０の動作を説明する。
図９は、従来の半導体記憶装置の動作を説明するタイミングチャートであり、アクティブ動作より、リフレッシュ動作を先に行う場合のタイミングチャート図である。
【００１８】
図９中の矢印は、ある信号の立ち上がりまたは立ち下がりに応じて、変化する信号を指し示したものである。
例えば、外部信号であるチップイネーブル信号／ＣＥがＡＴＤ生成回路２１に入力されると、ＡＴＤ生成回路２１では、アクティブ要求信号ａｔｄｐｚを生成する。図９を参照すると分かるように、この場合、リフレッシュ要求信号ｓｒｔｚがアクティブ要求信号ａｔｄｐｚより先のタイミングで、ＲＥＦ制御回路２２にて生成されている。リフレッシュ要求信号ｓｒｔｚと、アクティブ要求信号ａｔｄｐｚは、ＲＥＦ−ＡＣＴ比較回路２３に入力される。
【００１９】
ＲＥＦ−ＡＣＴ比較回路２３では、リフレッシュ要求信号ｓｒｔｚがＨレベルであるので、フリップフロップＦＦ１１の入力であるＮＡＮＤ回路３２４の一方の入力端子の電位はＨレベルとなる。一方、リフレッシュ要求信号ｓｒｔｚがＨレベルになったとき、アクティブ要求信号ａｔｄｐｚ及びコア制御信号ｃｏｒｅｚはＬｏｗレベル（以下Ｌレベルと略す）であるので、フリップフロップＦＦ１１を形成するＮＡＮＤ回路３２３の一方の入力端子の電位はＬレベルとなる。よってフリップフロップＦＦ１１の出力はＬレベルとなり、リフレッシュ実行要求信号ｒｅｆｐｚはＨレベルとなる。
【００２０】
リフレッシュ実行要求信号ｒｅｆｐｚがＨレベルとなると、ラッチ信号生成回路２５は、リフレッシュアドレスの取り込み信号ｉａｌｚを生成し、ＲＥＦ−ａｄｄカウンタ２６よりリフレッシュアドレスｒｆａ＃＃ｚを取り込み、コア制御回路３０でリフレッシュを行うローアドレスｒａ＃＃ｚを指定する。
【００２１】
また、リフレッシュ実行要求信号ｒｅｆｐｚは、遅延回路２４ｂで、コア回路３１のローアドレスｒａ＃＃ｚが確定するまでの時間、遅延させてコア制御回路３０に入力する。コア制御回路３０は、遅延されたリフレッシュ実行要求信号ｒｅｆｐｚを受信すると、コア制御信号ｃｏｒｅｚを出力し、コア回路３１のローアドレスｒａ＃＃ｚで指定された図示しないメモリセルのデータをリフレッシュする。
【００２２】
なお、リフレッシュは、コア回路３１の図示しないワード線ごとに行うので、コラムアドレスｃａ＃＃ｚの指定は必要なく、ローアドレスｒａ＃＃ｚの指定のみでよい。
【００２３】
図９のように、リフレッシュ要求信号ｓｒｔｚの直後に、チップイネーブル信号／ＣＥによりアクティブ要求信号ａｔｄｐｚがＨレベルになった場合、リフレッシュ動作中で、コア制御信号ｃｏｒｅｚがＨレベルの場合は、図８から分かるように、リフレッシュ実行信号ｒｅｆｚはＨレベルで固定であり、アクティブ実行要求信号ａｃｔｐｚはＬレベルで固定される。ここで、リフレッシュ実行要求信号ｒｅｆｐｚがＬレベルとなり、さらに、コア制御信号ｃｏｒｅｚがＬレベルとなると、フリップフロップＦＦ１２において、コア制御信号ｃｏｒｅｚの立下りで、出力がＬレベルとなる。ＮＡＮＤ回路３２９の入力側の端子は、両方ともＨレベルとなり、結果、アクティブ実行要求信号ａｃｔｐｚがＨレベルとなる。アクティブ実行要求信号ａｃｔｐｚがＨレベルとなると、ラッチ信号生成回路２５では、外部アドレスの取り込み信号ｅａｌｚを出力し、入力バッファから、ｒｏｗ−ａｄｄラッチ回路２８及びｃｏｌｕｍｎ−ａｄｄラッチ回路２９に、外部アドレスａ＃＃ｚを取り込む。その後、遅延回路２４ａで、アドレスが確定するまでの時間ｔＡだけ遅延させた後、コア制御信号ｃｏｒｅｚをＨレベルとし、ローアドレスｒａ＃＃ｚ、コラムアドレスｃａ＃＃ｚで指定されたアドレスの図示しないメモリセルにアクセスし、書き込み、読み出しなどのアクティブ動作を行う。
【００２４】
図１０は、従来の半導体記憶装置の動作を説明するタイミングチャートであり、リフレッシュ動作よりアクティブ動作を先に行う場合のタイミングチャート図である。
【００２５】
図１０中の矢印は、ある信号の立ち上がりまたは立ち下がりに応じて、変化する信号を指し示したものである。
例えば、外部信号であるチップイネーブル信号／ＣＥがＡＴＤ生成回路２１に入力されると、ＡＴＤ生成回路２１では、アクティブ要求信号ａｔｄｐｚを生成する。図１０を参照すると分かるように、この場合、リフレッシュ要求信号ｓｒｔｚよりアクティブ要求信号ａｔｄｐｚより先のタイミングで、ＡＴＤ生成回路２で生成されている。リフレッシュ要求信号ｓｒｔｚと、アクティブ要求信号ａｔｄｐｚ、コア制御信号ｃｏｒｅｚは、ＲＥＦ−ＡＣＴ比較回路２３に入力される。
【００２６】
ＲＥＦ−ＡＣＴ比較回路２３にアクティブ要求信号ａｔｄｐｚが入力されると、図８において、フリップフロップＦＦ１１のＮＡＮＤ回路３２３の入力の一方の入力端子の電位はＨレベルとなる。このときフリップフロップＦＦ１１のＮＡＮＤ回路３２４の一方の入力端子はＬレベルとなるので、フリップフロップＦＦ１１の出力はＨレベルとなり、結果、リフレッシュ実行要求信号ｒｅｆｐｚは、Ｌレベルで固定になり、アクティブ実行要求信号ａｃｔｐｚがＨレベルとなる。
【００２７】
アクティブ実行要求信号ａｃｔｐｚがＨレベルになると、ラッチ信号生成回路２５で、外部アドレスの取り込み信号ｅａｌｚが生成され、入力バッファ２７より、外部アドレスａ＃＃ｚを取り込み、ｒｏｗ−ａｄｄラッチ回路２８で、ローアドレスｒａ＃＃ｚが、ｃｏｌｕｍｎ−ａｄｄラッチ回路２９で、コラムアドレスｃａ＃＃ｚが指定される。一方、アクティブ実行要求信号ａｃｔｐｚは、遅延回路２４ａにおいて、コア回路３１の内部アドレスが確定するまでの遅延時間ｔＡだけ遅延された後、コア制御回路３０に入力される。コア制御回路３０は、アクティブ実行要求信号ａｃｔｐｚを受信すると、コア制御信号ｃｏｒｅｚを生成し、コア回路３１でローアドレスｒａ＃＃ｚ、コラムアドレスｃａ＃＃ｚで指定された図示しないメモリセルにアクセスし、読み出しや書き込みなどのアクティブ動作を行う。
【００２８】
アクティブ動作が終了し、コア制御信号ｃｏｒｅｚがＬレベルになると、図１０で示すように、その立ち下がりに同期してリフレッシュ実行要求信号ｒｅｆｐｚがＨレベルとなる。リフレッシュ実行要求信号ｒｅｆｐｚがＨレベルになると、ラッチ信号生成回路２５では、リフレッシュアドレスの取り込み信号ｉａｌｚを出力する。これにより、ｒｏｗ−ａｄｄラッチ回路２８は、ＲＥＦ−ａｄｄカウンタ２６よりリフレッシュアドレスｒｆａ＃＃ｚを取り込み、ローアドレスｒａ＃＃ｚを指定する。
【００２９】
また、リフレッシュ実行要求信号ｒｅｆｐｚは遅延回路２４ｂで、コア回路３１の内部アドレスが確定するまでの時間（遅延時間ｔＡ）遅らせて、コア制御回路３０に入力する。コア制御回路３０は、遅延されたリフレッシュ実行要求信号ｒｅｆｐｚを入力するとコア制御信号ｃｏｒｅｚを出力し、ローアドレスで指定されたコア回路３１の図示しないメモリセルのデータをリフレッシュする。
【００３０】
【発明が解決しようとする課題】
しかし、上記のように従来の半導体記憶装置２０では、リフレッシュの際、書き込みや読み出しなどのアクティブ要求と、リフレッシュ要求を比較して、リフレッシュ要求が先の場合には、リフレッシュ動作を選択し、その後リフレッシュアドレスを取り込んでいた。そのため、リフレッシュ動作を選択した後、コア回路１２の内部アドレスが確定するまでの遅延時間ｔＡに起因してリフレッシュ動作が遅れるという問題があった。そのため、次に行うアクティブの動作も遅れてしまうという問題があった。
【００３１】
本発明はこのような点に鑑みてなされたものであり、リフレッシュの時間が短縮可能な半導体記憶装置を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような半導体記憶装置１において、ＡＴＤ生成回路２と、ＲＥＦ制御回路３と、ＲＥＦ−ＡＣＴ比較回路４ａ、４ｂと、遅延回路５ａ、５ｂ、５ｃと、ラッチ信号生成回路６と、ＲＥＦ−ａｄｄカウンタ７と、入力バッファ８と、ｒｏｗ−ａｄｄラッチ回路９と、ｃｏｌｕｍｎ−ａｄｄラッチ回路１０と、コア制御回路１１と、コア回路１２を有するような半導体記憶装置１が提供される。
【００３３】
ここで、アドレス用のＲＥＦ−ＡＣＴ比較回路４ａは、リフレッシュ要求信号ｓｒｔｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求信号ｓｒｔｚが先に入力された場合、直ちにリフレッシュアドレスの取り込み信号ｉａｌｚをｒｏｗ−ａｄｄラッチ回路９に出力する。
【００３４】
コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂは、遅延されたリフレッシュ要求遅延信号ｓｒｔｄｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求遅延信号ｓｒｔｄｚが先に入力された場合、リフレッシュ実行要求信号ｒｅｆｐｚを出力し、アクティブ要求信号ａｔｄｐｚが先に入力された場合、アクティブ実行要求信号ａｃｔｐｚを出力する。
【００３５】
上記の構成によれば、リフレッシュ実行要求信号ｒｅｆｐｚが出力される前にリフレッシュアドレスが取り込まれ、リフレッシュ実行要求信号ｒｅｆｐｚが出力されると直ちにリフレッシュ動作を行う。
【００３６】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体記憶装置の構成図である。
【００３７】
半導体記憶装置１は、ＡＴＤ生成回路２と、ＲＥＦ制御回路３と、ＲＥＦ−ＡＣＴ比較回路４ａ、４ｂと、遅延回路５ａ、５ｂ、５ｃと、ラッチ信号生成回路６と、ＲＥＦ−ａｄｄカウンタ７と、入力バッファ８と、ｒｏｗ−ａｄｄラッチ回路９と、ｃｏｌｕｍｎ−ａｄｄラッチ回路１０と、コア制御回路１１と、メモリセルアレイ（以下コア回路と呼ぶ）１２を有し、リフレッシュ動作を内部で自動的に行う非同期型のＳＲＡＭインターフェースを持つＤＲＡＭの構成となっている。
【００３８】
ＡＴＤ生成回路２は、外部信号（／ＣＥ、／ＷＥ、／ＯＥ、ＡＤＤ）の変化を検出し、リード／ライト要求などのアクティブ要求信号ａｔｄｐｚを生成する。
ここで、／ＣＥはチップイネーブル信号、／ＷＥはライトイネーブル信号、／ＯＥはアウトプットイネーブル信号、ＡＤＤはアドレス信号である。
【００３９】
ＲＥＦ制御回路３は、図示しないタイマーを有し、定期的にリフレッシュ要求信号ｓｒｔｚを発生させる。
アドレス用のＲＥＦ−ＡＣＴ比較回路４ａは、リフレッシュ要求信号ｓｒｔｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求信号ｓｒｔｚが先に入力された場合、直ちにリフレッシュアドレスの取り込み信号ｉａｌｚをｒｏｗ−ａｄｄラッチ回路９に出力する。
【００４０】
アドレス用のＲＥＦ−ＡＣＴ比較回路４ｂは、遅延されたリフレッシュ要求遅延信号ｓｒｔｄｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求遅延信号ｓｒｔｄｚが先に入力された場合、リフレッシュ実行要求信号ｒｅｆｐｚを出力し、アクティブ要求信号ａｔｄｐｚが先に入力された場合、アクティブ実行要求信号ａｃｔｐｚを出力する。
【００４１】
遅延回路５ａは、リフレッシュ要求信号ｓｒｔｚを、コア回路１２の内部アドレスの確定のための時間分だけ遅延させる。
遅延回路５ｂは、コア制御信号ｃｏｒｅｚを遅延させ、コア制御遅延信号ｃｏｒｅｄｚを生成する。
【００４２】
遅延回路５ｃは、アクティブ実行要求信号ａｃｔｐｚを、コア回路１２の内部アドレスの確定のための時間分だけ遅延させる。
ラッチ信号生成回路６は、アクティブ実行要求信号ａｃｔｐｚを受信してアクセスするメモリの外部アドレスの取り込み信号ｅａｌｚを出力する。
【００４３】
ＲＥＦ−ａｄｄカウンタ７は、カウントアップにより、リフレッシュアドレスｒｆａ＃＃ｚを自動的に生成する。
入力バッファ８は、アクティブ要求で指定されたアドレス信号ＡＤＤが外部から入力され、外部アドレスａ＃＃ｚとして出力する。
【００４４】
ｒｏｗ−ａｄｄラッチ回路９は、リフレッシュまたは外部アドレスの取り込み信号ｉａｌｚ、ｅａｌｚを受信し、リフレッシュアドレスｒｆａ＃＃ｚまたは外部アドレスａ＃＃ｚを選択して、コア回路１２の図示しないワード線方向のローアドレスｒａ＃＃ｚとして指定する。
【００４５】
ｃｏｌｕｍｎ−ａｄｄラッチ回路１０は、外部アドレスの取り込み信号ｅａｌｚを受信して、外部アドレスａ＃＃ｚを取り込み、図示しないコラム線方向のコラムアドレスｃａ＃＃ｚを指定する。
【００４６】
コア制御回路１１は、リフレッシュ実行要求信号ｒｅｆｐｚまたは、アクティブ実行要求信号ａｃｔｐｚを受信して、コア回路１２にアクセスするためのコア制御信号ｃｏｒｅｚを生成する。また、コア制御信号ｃｏｒｅｚは、アドレス用のＲＥＦ−ＡＣＴ比較回路４ａ及び、遅延回路５ｂを介してコマンド用のＲＥＦ−ＡＣＴ比較回路４ｂに通知される。
【００４７】
コア回路１２はＤＲＡＭ型のメモリセルアレイである。
本発明の実施の形態の半導体記憶装置１は、アドレス用のＲＥＦ−ＡＣＴ比較回路４ａと、コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂの２つ設けたことに特徴がある。
【００４８】
ＲＥＦ−ＡＣＴ比較回路４ａ、４ｂの回路構成について説明する。
図２は、アドレス用のＲＥＦ−ＡＣＴ比較回路の回路図である。
ＲＥＦ−ＡＣＴ比較回路４ａは、インバータ１００〜１０６、ＮＡＮＤ回路１１０〜１１４、パルス幅拡張部１２０と、遅延回路１２１、１２２と、を有する。ここで、ＮＡＮＤ回路１１３、１１４、ＮＡＮＤ回路１１５、１１６、がそれぞれフリップフロップＦＦ１、ＦＦ２を形成している。ここで、フリップフロップＦＦ２が、アクティブ要求とリフレッシュ要求を比較する機能を有している。アクティブ要求信号ａｔｄｐｚは、インバータ１００を介してパルス幅拡張部１２０に入力され、ここで、コア制御回路１１で送出されるコア制御信号ｃｏｒｅｚとＨレベルの期間が重なるようにパルス幅が拡張され、ＮＡＮＤ回路１１０の一方の入力端子に入力される。一方、コア制御信号ｃｏｒｅｚはインバータ１０１を介してＮＡＮＤ回路１１０の他方の入力端子に入力される。
【００４９】
リフレッシュ要求信号ｓｒｔｚは、インバータ１０２を介しＮＡＮＤ回路１１２の一方の入力端子に入力される。リフレッシュアドレスの取り込み信号ｉａｌｚは遅延回路１２２で遅延されＮＡＮＤ回路１１１の一方の入力端子に入力される。リフレッシュ実行信号ｒｅｆｚはインバータ１０３を介してＮＡＮＤ回路１１１の他方の入力端子に入力され、ＮＡＮＤ回路１１１の出力はＮＡＮＤ回路１１２の一方の入力端子に入力される。ＮＡＮＤ回路１１２の出力はインバータ１０４を介して、フリップフロップＦＦ１を形成しているＮＡＮＤ回路１１３の一方の入力端子に入力され、ＮＡＮＤ回路１１３の出力は、フリップフロップＦＦ２を形成しているＮＡＮＤ回路１１６の一方の入力端子に入力される。フリップフロップＦＦ２の出力であるＮＡＮＤ回路１１６の出力は、インバータ１０５を介してリフレッシュアドレス取り込み信号ｉａｌｚとして出力される。また、インバータ１０５の出力は、遅延回路１２１で遅延され、インバータ１０６を介して、フリップフロップＦＦ１を形成しているＮＡＮＤ回路１１４の一方の入力端子に入力される。
【００５０】
なお、図２において、遅延回路１２１、インバータ１０６、フリップフロップＦＦ１は、所定のパルス幅を得るために用いられる。
上記のような構成であるＲＥＦ−ＡＣＴ比較回路４ａの、機能及び動作の詳細は後述する。
【００５１】
図３は、コマンド用のＲＥＦ−ＡＣＴ比較回路の回路図である。
ＲＥＦ−ＡＣＴ比較回路４ｂは、インバータ２００〜２１０と、ＮＡＮＤ回路２２０〜２２９と、パルス幅拡張部２３０と、遅延回路２３１、２３２、２３３と、を有する。ここで、ＮＡＮＤ回路２２１、２２２がフリップフロップＦＦ３、ＮＡＮＤ回路２２３、２２４がフリップフロップＦＦ４、ＮＡＮＤ回路２２５、２２６がフリップフロップＦＦ５、ＮＡＮＤ回路２２７、２２８がフリップフロップＦＦ６を形成している。ここで、フリップフロップＦＦ４が、アクティブ要求と、リフレッシュ要求を比較する機能を有している。アクティブ要求信号ａｔｄｐｚは、インバータ２００を介してパルス幅拡張部２３０に入力され、ここで、コア制御回路１１で送出され、図１の遅延回路５ｂで遅延されたコア制御遅延信号ｃｏｒｅｄｚとＨレベルの期間が重なるように、パルス幅が拡張され、ＮＡＮＤ回路２２０の一方の入力端子に入力される。一方、コア制御遅延信号ｃｏｒｅｄｚはインバータ２０１を介してＮＡＮＤ回路２２０の他方の入力端子に入力される。
【００５２】
図１の遅延回路５ａで遅延されたリフレッシュ要求遅延信号ｓｒｔｄｚは、インバータ２０２を介しフリップフロップＦＦ３を形成しているＮＡＮＤ回路２２１の一方の入力端子に入力され、ＮＡＮＤ回路２２１の出力は、フリップフロップＦＦ４を形成しているＮＡＮＤ回路２２４の一方の入力端子に入力される。フリップフロップＦＦ４の出力であるＮＡＮＤ回路２２４の出力は、インバータ２０３を介してリフレッシュ実行要求信号ｒｅｆｐｚとして出力される。また、インバータ２０３の出力は、遅延回路２３１で遅延され、インバータ２０４を介して、フリップフロップＦＦ３を形成しているＮＡＮＤ回路２２２の一方の入力端子に入力される。
【００５３】
また、インバータ２０３の出力は、インバータ２０５を介してフリップフロップＦＦ５を形成しているＮＡＮＤ回路２２５の一方の入力端子に入力される。フリップフロップＦＦ５を形成しているＮＡＮＤ回路２２６の一方の入力端子には、コア制御回路１１から送出されるコア制御信号ｃｏｒｅｚが入力される。フリップフロップＦＦ５の出力であるＮＡＮＤ回路２２５の出力は、インバータ２０６及びインバータ２０７を介してリフレッシュ実行信号ｒｅｆｚとして出力される。また、インバータ２０６の出力は、ＮＡＮＤ回路２２９の一方の入力端子に入力される。
【００５４】
なお、ここで、リフレッシュ実行信号ｒｅｆｚは、リフレッシュ動作中にＨレベルとなる信号である。
アクティブ要求信号ａｔｄｐｚは、インバータ２０８を介して遅延回路２３２に入力されて遅延され、フリップフロップＦＦ６を形成しているＮＡＮＤ回路２２７の一方の入力端子に入力される。フリップフロップＦＦ６の出力であるＮＡＮＤ回路２２７の出力は、ＮＡＮＤ回路２２９の他方の端子に入力される。ＮＡＮＤ回路２２９の出力は、インバータ２０９を介してアクティブ実行信号として出力される。インバータ２０９の出力は、さらに、遅延回路２３３に入力されて遅延され、インバータ２１０を介してフリップフロップＦＦ６を形成しているＮＡＮＤ回路２２８の一方の端子に入力される。
【００５５】
なお、図３において、遅延回路２３１、インバータ２０４、フリップフロップＦＦ３は、所定のパルス幅を得るために用いられる。遅延回路２３３、インバータ２１０、フリップフロップＦＦ６も同様である。
【００５６】
本発明の実施の形態の半導体記憶装置１において、コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂの回路構成は、図８で示した従来の、ＲＥＦ−ＡＣＴ比較回路２３と同じであるが、入力する信号として、リフレッシュ要求信号ｓｒｔｚの代わりに、これを遅延させたリフレッシュ要求遅延信号ｓｒｔｄｚを用いている。さらに、コア制御信号ｃｏｒｅｚの代わりに、コア制御信号ｃｏｒｅｚを遅延させたコア制御遅延信号ｃｏｒｅｄｚをインバータ２０１に入力している。これは、いずれも、リフレッシュのための内部アドレス確定までの時間だけ遅延させた信号である。
【００５７】
以下、図１乃至図３を用いて、本発明の実施の形態の半導体記憶装置１の動作を説明する。
図４は、本発明の実施の形態の半導体記憶装置の動作を説明するタイミングチャートであり、アクティブ動作より、リフレッシュ動作を先に行う場合のタイミングチャート図である。
【００５８】
図４中の矢印は、ある信号の立ち上がりまたは立ち下がりに応じて、変化する信号を指し示したものである。
例えば、外部信号であるチップイネーブル信号／ＣＥがＡＴＤ生成回路２に入力されると、ＡＴＤ生成回路２では、アクティブ要求信号ａｔｄｐｚを生成する。図４を参照すると分かるように、この場合、リフレッシュ要求信号ｓｒｔｚがアクティブ要求信号ａｔｄｐｚより先のタイミングで、ＲＥＦ制御回路３にて生成されている。リフレッシュ要求信号ｓｒｔｚと、アクティブ要求信号ａｔｄｐｚは、アドレス用のＲＥＦ−ＡＣＴ比較回路４ａに入力される。また、コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂには、遅延回路５ａで遅延されたリフレッシュ要求遅延信号ｓｒｔｄｚが入力される。
【００５９】
ＲＥＦ−ＡＣＴ比較回路４ａでは、リフレッシュ要求信号ｓｒｔｚがＨレベルであるので、フリップフロップＦＦ２の入力であるＮＡＮＤ回路１１６の一方の入力端子の電位はＨレベルとなる。一方、リフレッシュ要求信号ｓｒｔｚがＨレベルになったとき、アクティブ要求信号ａｔｄｐｚ及びコア制御信号ｃｏｒｅｚはＬレベルであるので、フリップフロップＦＦ２の入力の１つであるＮＡＮＤ回路１１５の一方の入力端子の電位はＬレベルとなる。よってフリップフロップＦＦ２の出力はＬレベルとなり、リフレッシュアドレスの取り込み信号ｉａｌｚはＨレベルとなる。
【００６０】
リフレッシュアドレスの取り込み信号ｉａｌｚがＨレベルとなると、ｒｏｗ−ａｄｄラッチ回路９は、ＲＥＦ−ａｄｄカウンタ７よりリフレッシュアドレスｒｆａ＃＃ｚを取り込み、コア回路１２でリフレッシュを行うローアドレスｒａ＃＃ｚを指定する。
【００６１】
ＲＥＦ−ＡＣＴ比較回路４ｂに、リフレッシュ要求遅延信号ｓｒｔｄｚが入力されると（Ｈレベルであると）、フリップフロップＦＦ４の入力の１つであるＮＡＮＤ回路２２４の一方の入力端子の電位は、Ｈレベルとなる。アクティブ要求信号ａｔｄｐｚと、コア制御遅延信号ｃｏｒｅｄｚは、図４のように、リフレッシュ要求遅延信号ｓｒｔｄｚの立ち上がりではＬレベルであるので、フリップフロップＦＦ４の入力の１つであるＮＡＮＤ回路２２３の一方の端子の電位はＬレベルとなる。よって、フリップフロップＦＦ４の出力はＬレベルとなり、リフレッシュ実行要求信号ｒｅｆｐｚがＨレベルとなる。リフレッシュ実行要求信号ｒｅｆｐｚがＨレベルとなると、コア制御回路１１では、コア制御信号ｃｏｒｅｚをＨレベルとし、あらかじめ指定されたリフレッシュアドレスｒｆａ＃＃ｚに対応したローアドレスｒａ＃＃ｚにアクセスし、リフレッシュ動作を行う。
【００６２】
図４のように、リフレッシュ要求遅延信号ｓｒｔｄｚの直後に、チップイネーブル信号／ＣＥによりアクティブ要求信号ａｔｄｐｚがＨレベルになった場合、リフレッシュ動作中で、コア制御信号ｃｏｒｅｚがＨレベルの場合は、図３から分かるように、リフレッシュ実行信号ｒｅｆｚはＨレベルで固定であり、アクティブ実行要求信号ａｃｔｐｚはＬレベルで固定される。ここで、リフレッシュ実行要求信号ｒｅｆｐｚがＬレベルとなり、さらに、コア制御信号ｃｏｒｅｚがＬレベルとなると、フリップフロップＦＦ５において、コア制御信号ｃｏｒｅｚの立ち下りで、出力がＬレベルとなる。これにより、リフレッシュ実行信号ｒｅｆｚもＬレベルとなり、リフレッシュ動作を終了し、ＮＡＮＤ回路２２９の入力端子は、両方ともＨレベルとなり、結果、アクティブ実行要求信号ａｃｔｐｚがＨレベルとなる。アクティブ実行要求信号ａｃｔｐｚがＨレベルとなると、ラッチ信号生成回路６では、外部アドレスの取り込み信号ｅａｌｚを出力し、入力バッファから、ｒｏｗ−ａｄｄラッチ回路９及びｃｏｌｕｍｎ−ａｄｄラッチ回路１０に、外部アドレスａ＃＃ｚを取り込む。その後、遅延回路５ｃで、コア回路１２の内部アドレスが確定するまでの時間ｔＡ（数ｎｓｅｃ）だけ遅延させ、コア制御信号ｃｏｒｅｚをＨレベルとし、ローアドレスｒａ＃＃ｚ、コラムアドレスｃａ＃＃ｚで指定されたアドレスの図示しないメモリセルにアクセスし、書き込み、読み出しなどのアクティブ動作を行う。
【００６３】
このように、リフレッシュ動作の際、リフレッシュ要求信号ｓｒｔｚがＨレベルになると、すぐにリフレッシュアドレスの取り込み信号ｉａｌｚをＨレベルにして、リフレッシュアドレスｒｆａ＃＃ｚを取り込んでローアドレスｒａ＃＃ｚを指定し、リフレッシュ実行要求信号ｒｅｆｐｚがＨレベルになると、すぐにコア制御信号ｃｏｒｅｚをＨレベルにしてリフレッシュ動作を行うので、リフレッシュ動作を早く行うことができる。
【００６４】
図５は、本発明の実施の形態の半導体記憶装置の動作を説明するタイミングチャートであり、リフレッシュ動作よりアクティブ動作を先に行う場合のタイミングチャート図である。
【００６５】
図５中の矢印は、ある信号の立ち上がりまたは立ち下がりに応じて、変化する信号を指し示したものである。
例えば、外部信号であるチップイネーブル信号／ＣＥがＡＴＤ生成回路２に入力されると、ＡＴＤ生成回路２では、アクティブ要求信号ａｔｄｐｚを生成する。図５を参照すると分かるように、この場合、リフレッシュ要求信号ｓｒｔｚよりアクティブ要求信号ａｔｄｐｚが先のタイミングで、ＡＴＤ生成回路２で生成されている。リフレッシュ要求信号ｓｒｔｚと、アクティブ要求信号ａｔｄｐｚ、コア制御信号ｃｏｒｅｚは、アドレス用のＲＥＦ−ＡＣＴ比較回路４ａに入力される。また、コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂには、遅延回路５ａで遅延されたリフレッシュ要求遅延信号ｓｒｔｄｚが入力される。
【００６６】
ＲＥＦ−ＡＣＴ比較回路４ａにアクティブ要求信号ａｔｄｐｚが入力されると、図２において、フリップフロップＦＦ２のＮＡＮＤ回路１１５の入力の一方の入力端子の電位はＨレベルとなる。このときフリップフロップＦＦ２のＮＡＮＤ回路１１６の一方の入力端子はＬレベルとなるので、フリップフロップＦＦ２の出力はＨレベルとなり、結果、リフレッシュアドレスの取り込み信号ｉａｌｚはＬレベルとなる。
【００６７】
一方、ＲＥＦ−ＡＣＴ比較回路４ｂにアクティブ要求信号ａｔｄｐｚが入力される（Ｈレベルになる）と、図３において、フリップフロップＦＦ４のＮＡＮＤ回路２２３の一方の入力端子の電位はＨレベルとなり、ＮＡＮＤ回路２２４の一方の入力端子の電位はＬレベルとなることから、フリップフロップＦＦ４の出力は、Ｈレベルとなる。これにより、リフレッシュ実行要求信号ｒｅｆｐｚはＬレベルとなる。フリップフロップＦＦ５では、コア制御信号ｃｏｒｅｚがＬレベルであるので出力がＬレベルとなり、リフレッシュ実行信号ｒｅｆｚがＬレベルで固定される。インバータ２０６の出力はＨレベルであり、フリップフロップＦＦ６を形成するＮＡＮＤ回路２２７の一方の入力端子の電位がＬレベルとなることから、フリップフロップＦＦ６の出力はＨレベルとなり、ＮＡＮＤ回路２２９の出力はＬレベルとなる。これによりアクティブ実行要求信号ａｃｔｐｚがＨレベルとなる。
【００６８】
アクティブ実行要求信号ａｃｔｐｚがＨレベルになると、ラッチ信号生成回路６で、外部アドレスの取り込み信号ｅａｌｚが生成され、入力バッファより、外部アドレスａ＃＃ｚを取り込み、ｒｏｗ−ａｄｄラッチ回路９で、ローアドレスｒａ＃＃ｚが、ｃｏｌｕｍｎ−ａｄｄラッチ回路１０で、コラムアドレスｃａ＃＃ｚが指定される。一方、アクティブ実行要求信号ａｃｔｐｚは、遅延回路５ｃにおいて、コア回路１２の内部アドレスが確定するまでの遅延時間ｔＡだけ遅延された後、コア制御回路１１に入力される。コア制御回路１１は、アクティブ実行要求信号ａｃｔｐｚを受信すると、コア制御信号ｃｏｒｅｚを生成し、コア回路１２でローアドレスｒａ＃＃ｚ、コラムアドレスｃａ＃＃ｚで指定された図示しないメモリセルにアクセスし、読み出しや書き込みなどのアクティブ動作を行う。以上の動作は、従来の半導体記憶装置２０と同じである。本発明の実施の形態の半導体記憶装置２０は、アクティブ動作終了後に以下の動作を行う。
【００６９】
図５のように、アクティブ要求信号ａｔｄｐｚの直後に、リフレッシュ要求信号ｓｒｔｚが入力された場合（Ｈレベルになる）、アクティブ動作が終了して、コア制御信号ｃｏｒｅｚがＬレベルになると、その立ち下りでリフレッシュアドレスｒｆａ＃＃ｚを取り込む。
【００７０】
具体的には、図２のＲＥＦ−ＡＣＴ比較回路４ａにおいて、フリップフロップＦＦ２のＮＡＮＤ回路１１６の一方の入力端子の電位は、Ｈレベルで待機されており、ＮＡＮＤ回路１１５の一方の入力端子の電位は、コア制御信号ｃｏｒｅｚがＬレベルとなると、その立ち下がりでＬレベルとなる。よって、フリップフロップＦＦ２の出力はＬレベルとなり、リフレッシュアドレスの取り込み信号ｉａｌｚはＨレベルとなり、リフレッシュアドレスｒｆａ＃＃ｚを取り込む。
【００７１】
一方、図３のＲＥＦ−ＡＣＴ比較回路４ｂにおいては、コア制御信号ｃｏｒｅｚの立ち下がりを遅延回路５ｂで遅延させたコア制御遅延信号ｃｏｒｅｄｚを入力している。これは、コア回路１２の内部アドレスを決定するための遅延時間を設けるためである。よって、ＲＥＦ−ＡＣＴ比較回路４ｂは、コア制御遅延信号ｃｏｒｅｄｚの立ち下がりで、リフレッシュ実行要求信号ｒｅｆｐｚを出力し、コア制御回路１１では、コア制御信号ｃｏｒｅｚを生成し、すでに指定されたローアドレスｒａ＃＃ｚの図示しないメモリセルへアクセスし、リフレッシュ動作を行う。
【００７２】
本発明の実施の形態の半導体記憶装置１においては、リフレッシュ要求信号ｓｒｔｚと、リフレッシュ要求遅延信号ｓｒｔｄｚの間のタイミングに、アクティブ要求信号ａｔｄｐｚが入力される場合がありうる。
【００７３】
図６は、リフレッシュ要求信号と、リフレッシュ要求遅延信号の間のタイミングに、アクティブ要求信号が入力された場合のタイミングチャートである。
図６のような場合、リフレッシュ要求信号ｓｒｔｚが、アクティブ要求信号ａｔｄｐｚより先に入力されていることから、アドレス用のＲＥＦ−ＡＣＴ比較回路４ａでは、上記で説明したように、リフレッシュアドレスの取り込み信号ｉａｌｚが出力される。しかし、アクティブ要求信号ａｔｄｐｚが、リフレッシュ要求遅延信号ｓｒｔｄｚより先のタイミングで入力されている。コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂでは、この２つを比較することから、動作としては先のタイミングであるアクティブ動作が選択され、アクティブ実行要求信号ａｃｔｐｚが出力される。これにより、すでに取り込んだリフレッシュアドレスｒｆａ＃＃ｚが消去されてしまう。そこで、アドレス用のＲＥＦ−ＡＣＴ比較回路４ａでは、図２のように、インバータ１０３、ＮＡＮＤ回路１１１、１１２、遅延回路１２２を設けている。これにより、リフレッシュアドレスの取り込み信号ｉａｌｚが出力（Ｈレベル）されているにもかかわらず、リフレッシュ動作が行われていない（リフレッシュ実行信号ｒｅｆｚがＬレベル）とき、フリップフロップＦＦ２を構成するＮＡＮＤ回路１１６の一方の入力端子の電位をＨレベルにセットし、アクティブ動作が終了し、コア制御信号ｃｏｒｅｚがＬレベルとなるときの立下りで、再び、リフレッシュアドレスの取り込み信号ｉａｌｚを出力するように構成されている。
【００７４】
このように、リフレッシュ要求がなされた場合に、直ちに、リフレッシュアドレスｒｆａ＃＃ｚを取り込み、リフレッシュ実行要求がなされた場合に、直ちにリフレッシュ動作を行うことができるため、迅速な処理を行うことができる。
【００７５】
なお、本発明は上記の実施の形態に限定されず、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７６】
【発明の効果】
以上説明したように本発明では、内部で発生するリフレッシュ要求信号と、外部から入力されるアクティブ要求信号を比較し、リフレッシュ要求信号が先に発生した場合、直ちにリフレッシュアドレスの取り込み信号を出力する第１の比較回路と、リフレッシュ要求信号を所定の時間遅延させたリフレッシュ要求遅延信号と、アクティブ要求信号を比較し、リフレッシュ要求遅延信号が先の場合、リフレッシュ実行要求信号を出力し、前記アクティブ要求信号が先の場合、アクティブ実行要求信号を出力する第２の比較回路を設けたため、リフレッシュ動作の際、リフレッシュ要求信号がＨレベルになると、すぐにリフレッシュアドレスの取り込み信号をＨレベルにして、リフレッシュアドレスを取り込んでローアドレスを指定し、リフレッシュ実行要求信号がＨレベルになると、すぐにコア制御信号をＨレベルにしてリフレッシュ動作を行うので、リフレッシュ動作を早く行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置の構成図である。
【図２】アドレス用のＲＥＦ−ＡＣＴ比較回路の回路図である。
【図３】コマンド用のＲＥＦ−ＡＣＴ比較回路の回路図である。
【図４】本発明の実施の形態の半導体記憶装置の動作を説明するタイミングチャートであり、アクティブ動作より、リフレッシュ動作を先に行う場合のタイミングチャート図である。
【図５】本発明の実施の形態の半導体記憶装置の動作を説明するタイミングチャートであり、リフレッシュ動作よりアクティブ動作を先に行う場合のタイミングチャート図である。
【図６】リフレッシュ要求信号と、リフレッシュ要求遅延信号の間のタイミングに、アクティブ要求信号が入力された場合のタイミングチャートである。
【図７】従来の擬似ＳＲＡＭ方式の半導体記憶装置の構成図である。
【図８】従来のＲＥＦ−ＡＣＴ比較回路の回路図である。
【図９】従来の半導体記憶装置の動作を説明するタイミングチャートであり、アクティブ動作より、リフレッシュ動作を先に行う場合のタイミングチャート図である。
【図１０】従来の半導体記憶装置の動作を説明するタイミングチャートであり、リフレッシュ動作よりアクティブ動作を先に行う場合のタイミングチャート図である。
【符号の説明】
１　半導体記憶装置
２　ＡＴＤ生成回路
３　ＲＥＦ制御回路
４ａ　ＲＥＦ−ＡＣＴ比較回路（アドレス用）
４ｂ　ＲＥＦ−ＡＣＴ比較回路（コマンド用）
５ａ、５ｂ、５ｃ　遅延回路
６　ラッチ信号生成回路
７　ＲＥＦ−ａｄｄカウンタ
８　入力バッファ
９　ｒｏｗ−ａｄｄラッチ回路
１０　ｃｏｌｕｍｎ−ａｄｄラッチ回路
１１　コア制御回路
１２　コア回路
【図１】
2004087048.tif 000003
【図２】
2004087048.tif 000004
【図３】
2004087048.tif 000005
【図４】
2004087048.tif 000006
【図５】
2004087048.tif 000007
【図６】
2004087048.tif 000008
【図７】
2004087048.tif 000009
【図８】
2004087048.tif 000010
【図９】
2004087048.tif 000011
【図１０】
2004087048.tif 000012
【手続補正書】
【提出日】平成15年10月30日(2003.10.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
アクティブ要求信号ａｔｄｐｚは、インバータ３０８を介して遅延回路３３２に入力されて遅延され、フリップフロップＦＦ１３を形成しているＮＡＮＤ回路３２７の一方の入力端子に入力される。フリップフロップＦＦ１３の出力であるＮＡＮＤ回路３２７の出力は、ＮＡＮＤ回路３２９の他方の入力端子に入力される。ＮＡＮＤ回路３２９の出力は、インバータ３０９を介してアクティブ実行要求信号ａｃｔｐｚとして出力される。インバータ３０９の出力は、さらに、遅延回路３３３に入力されて遅延され、インバータ３１０を介してフリップフロップＦＦ１３を形成しているＮＡＮＤ回路３２８の一方の端子に入力される。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図１０中の矢印は、ある信号の立ち上がりまたは立ち下がりに応じて、変化する信号を指し示したものである。
例えば、外部信号であるチップイネーブル信号／ＣＥがＡＴＤ生成回路２１に入力されると、ＡＴＤ生成回路２１では、アクティブ要求信号ａｔｄｐｚを生成する。図１０を参照すると分かるように、この場合、アクティブ要求信号ａｔｄｐｚは、リフレッシュ要求信号ｓｒｔｚより先のタイミングで、ＡＴＤ生成回路２で生成されている。リフレッシュ要求信号ｓｒｔｚと、アクティブ要求信号ａｔｄｐｚ、コア制御信号ｃｏｒｅｚは、ＲＥＦ−ＡＣＴ比較回路２３に入力される。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
【発明が解決しようとする課題】
しかし、上記のように従来の半導体記憶装置２０では、リフレッシュの際、書き込みや読み出しなどのアクティブ要求と、リフレッシュ要求を比較して、リフレッシュ要求が先の場合には、リフレッシュ動作を選択し、その後リフレッシュアドレスを取り込んでいた。そのため、リフレッシュ動作を選択した後、コア回路３１の内部アドレスが確定するまでの遅延時間ｔＡに起因してリフレッシュ動作が遅れるという問題があった。そのため、次に行うアクティブの動作も遅れてしまうという問題があった。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
コマンド用のＲＥＦ−ＡＣＴ比較回路４ｂは、遅延されたリフレッシュ要求遅延信号ｓｒｔｄｚとアクティブ要求信号ａｔｄｐｚとを比較して、リフレッシュ要求遅延信号ｓｒｔｄｚが先に入力された場合、リフレッシュ実行要求信号ｒｅｆｐｚを出力し、アクティブ要求信号ａｔｄｐｚが先に入力された場合、アクティブ実行要求信号ａｃｔｐｚを出力する。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
ＲＥＦ−ＡＣＴ比較回路４ａ、４ｂの回路構成について説明する。
図２は、アドレス用のＲＥＦ−ＡＣＴ比較回路の回路図である。
ＲＥＦ−ＡＣＴ比較回路４ａは、インバータ１００〜１０６、ＮＡＮＤ回路１１０〜１１６、パルス幅拡張部１２０と、遅延回路１２１、１２２と、を有する。ここで、ＮＡＮＤ回路１１３、１１４、ＮＡＮＤ回路１１５、１１６、がそれぞれフリップフロップＦＦ１、ＦＦ２を形成している。ここで、フリップフロップＦＦ２が、アクティブ要求とリフレッシュ要求を比較する機能を有している。アクティブ要求信号ａｔｄｐｚは、インバータ１００を介してパルス幅拡張部１２０に入力され、ここで、コア制御回路１１で送出されるコア制御信号ｃｏｒｅｚとＨレベルの期間が重なるようにパルス幅が拡張され、ＮＡＮＤ回路１１０の一方の入力端子に入力される。一方、コア制御信号ｃｏｒｅｚはインバータ１０１を介してＮＡＮＤ回路１１０の他方の入力端子に入力される。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
リフレッシュ要求信号ｓｒｔｚは、インバータ１０２を介しＮＡＮＤ回路１１２の一方の入力端子に入力される。リフレッシュアドレスの取り込み信号ｉａｌｚは遅延回路１２２で遅延されＮＡＮＤ回路１１１の一方の入力端子に入力される。リフレッシュ実行信号ｒｅｆｚはインバータ１０３を介してＮＡＮＤ回路１１１の他方の入力端子に入力され、ＮＡＮＤ回路１１１の出力はＮＡＮＤ回路１１２の他方の入力端子に入力される。ＮＡＮＤ回路１１２の出力はインバータ１０４を介して、フリップフロップＦＦ１を形成しているＮＡＮＤ回路１１３の一方の入力端子に入力され、ＮＡＮＤ回路１１３の出力は、フリップフロップＦＦ２を形成しているＮＡＮＤ回路１１６の一方の入力端子に入力される。フリップフロップＦＦ２の出力であるＮＡＮＤ回路１１６の出力は、インバータ１０５を介してリフレッシュアドレス取り込み信号ｉａｌｚとして出力される。また、インバータ１０５の出力は、遅延回路１２１で遅延され、インバータ１０６を介して、フリップフロップＦＦ１を形成しているＮＡＮＤ回路１１４の一方の入力端子に入力される。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
なお、ここで、リフレッシュ実行信号ｒｅｆｚは、リフレッシュ動作中にＨレベルとなる信号である。
アクティブ要求信号ａｔｄｐｚは、インバータ２０８を介して遅延回路２３２に入力されて遅延され、フリップフロップＦＦ６を形成しているＮＡＮＤ回路２２７の一方の入力端子に入力される。フリップフロップＦＦ６の出力であるＮＡＮＤ回路２２７の出力は、ＮＡＮＤ回路２２９の他方の端子に入力される。ＮＡＮＤ回路２２９の出力は、インバータ２０９を介してアクティブ実行要求信号ａｃｔｐｚとして出力される。インバータ２０９の出力は、さらに、遅延回路２３３に入力されて遅延され、インバータ２１０を介してフリップフロップＦＦ６を形成しているＮＡＮＤ回路２２８の一方の端子に入力される。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
アクティブ実行要求信号ａｃｔｐｚがＨレベルになると、ラッチ信号生成回路６で、外部アドレスの取り込み信号ｅａｌｚが生成され、入力バッファ８より、外部アドレスａ＃＃ｚを取り込み、ｒｏｗ−ａｄｄラッチ回路９で、ローアドレスｒａ＃＃ｚが、ｃｏｌｕｍｎ−ａｄｄラッチ回路１０で、コラムアドレスｃａ＃＃ｚが指定される。一方、アクティブ実行要求信号ａｃｔｐｚは、遅延回路５ｃにおいて、コア回路１２の内部アドレスが確定するまでの遅延時間ｔＡだけ遅延された後、コア制御回路１１に入力される。コア制御回路１１は、アクティブ実行要求信号ａｃｔｐｚを受信すると、コア制御信号ｃｏｒｅｚを生成し、コア回路１２でローアドレスｒａ＃＃ｚ、コラムアドレスｃａ＃＃ｚで指定された図示しないメモリセルにアクセスし、読み出しや書き込みなどのアクティブ動作を行う。以上の動作は、従来の半導体記憶装置２０と同じである。本発明の実施の形態の半導体記憶装置１は、アクティブ動作終了後に以下の動作を行う。