(57)【要約】      （修正有）【課題】各ブロックへのストレス印加量と印加タイミングを自由に制御するストレスイン加量制御方法を提供する。【解決手段】回路ブロック１０１，１０２，１０３毎に電源スイッチ２０１，２０２，２０３を設け、電源スイッチをバーンイン検査中に各々個別に制御して各回路ブロックへの電源供給時間、すなわちストレス量を調節する。これによって、最もストレス印加時間を長く必要とする回路ブロックに対しては、必要充分量のストレスを印加しつつ、他の回路ブロックへの過剰ストレスの印加を防止する。【選択図】      図１
2004226220.tif 000002
【特許請求の範囲】
【請求項１】
ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、
前記半導体チップの外部から、電源の供給を受けるための給電端子と、
前記半導体チップの外部から、電源の制御を受け取るための電源制御端子群と、
Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、
前記電源制御端子群の信号を入力とし、前記電源制御端子群の状態をデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、
前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、
前記半導体チップの外部から、電源制御信号を、前記電源制御端子群を介して入力し、
前記電源制御ブロックは、前記電源制御端子群を介して入力された前記電源制御信号をデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を作成し、
前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、
ことを特徴とする半導体チップに対するストレス印加量制御方法。
【請求項３】
ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、
前記半導体チップの外部からの、電源の供給を受けるための給電端子と、
前記半導体チップの外部からの、電源の制御を受け取るための電源制御端子群と、
Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、
前記Ｎ個の回路ブロックに対する電源制御シーケンスを記憶するための記憶手段と、
前記記憶手段から前記電源制御シーケンスを順次読み出して出力するシーケンサと、
前記シーケンサが出力する電源シーケンスをデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、
前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、
ことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、
前記Ｎ個の回路ブロックに対する電源制御シーケンスを、記憶手段に記憶し、前記記憶手段から前記電源制御シーケンスを、シーケンサにより順次読み出して出力し、
前記電源制御ブロックは、前記シーケンサが出力する電源シーケンスをデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を出力し、
前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、
ことを特徴とする半導体チップに対するストレス印加量制御方法。
【請求項５】
ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、
前記半導体チップの外部から、電源の供給を受けるための給電端子と、
Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、
前記Ｎ個の回路ブロックに対する電源制御シーケンスを記憶させるためのヒューズ群と、
前記ヒューズ群から前記電源制御シーケンスを順次読み出して出力するシーケンサと、
前記シーケンサが出力する電源シーケンスをデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、
前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、
前記Ｎ個の回路ブロックに対する電源制御シーケンスを、前記ヒューズ群に記憶させ、
前記ヒューズ群から前記電源制御シーケンスを、シーケンサにより順次読み出して出力し、
前記電源制御ブロックは、前記シーケンサが出力する電源シーケンスをデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を出力し、
前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、
ことを特徴とする半導体チップに対するストレス印加量制御方法。
【請求項７】
ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、
前記半導体チップの外部から、電源の供給を受けるための給電端子と、
Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、
前記回路ブロックのおのおのに設けられたストレス印加量フラグと、
前記計Ｎ個のストレス印加量フラグの状態を元に、Ｎ本の制御信号を出力する電源制御ブロックと、
前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、
ことを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、
前記Ｎ個の回路ブロックのおのおのに設けられたストレス印加量フラグの状態を検出し、
前記電源制御ブロックにより、前記計Ｎ個のストレス印加量フラグの状態を元に、前記Ｎ個の回路ブロックごとのＮ本の制御信号を作成し、
前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成した制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、
ことを特徴とする半導体チップに対するストレス印加量制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、半導体チップの初期不良スクリーニングにおける劣化を防止するバーンイン回路に関するものである。
【０００２】
【従来の技術】
半導体チップの故障率を縦軸とし、時間を横軸としたグラフを描くと、一般的に「バスタブ曲線」と呼ばれる、両端が高く真ん中がゼロに近いバスタブ状の曲線となることが経験的に知られている。これは、半導体チップの故障の多くが製造直後の初期故障と、寿命による経年故障であることを示している。このため、半導体チップを出荷する前に軽度のストレスを印加し、潜在的な初期故障を除去するスクリーニングを行っている。
【０００３】
このスクリーニングのためのストレス印加方法の一つに、半導体チップを高温・高電圧条件下で一定時間、動作させるバーンイン試験という方法が、一般的に知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平５−２４９１１号公報
【０００５】
【発明が解決しようとする課題】
ところが、従来のバーンイン試験では、半導体チップ全体に印加するストレス量を制御することはできても、半導体チップ内の回路ブロック毎に印加するストレス量を制御することはできない。このため、特定の回路ブロックには適正な量のストレスであっても、それが他の回路ブロックにとって過剰な量のストレスであれば、過剰なストレスを受けた回路ブロックは特性が劣化してしまい、結果として半導体チップ全体の寿命を縮めてしまう。また逆に、半導体チップ全体の寿命を縮めない範囲のストレスしか与えないと、特定のブロックでストレス量が不足して充分なスクリーニング効果を得ることができないこととなる。
【０００６】
本発明は、上記のような従来の問題点に鑑みてなされたもので、半導体チップの初期不良をスクリーニングするためのバーンイン試験において、半導体チップ内の回路ブロック毎にストレス量を制御することによって、ストレスの過剰印加を防ぎ、スクリーニングによる半導体チップの短寿命化を防止することのできる半導体集積回路、および半導体チップに対するストレス印加量制御方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明にかかる半導体集積回路は、ストレス印加によって初期不良をスクリーニングすることを前提とする半導体チップにおいて、半導体チップ内部のブロック毎に、電源の供給をＯＮまたはＯＦＦする電源スイッチと、該電源スイッチを制御する制御手段と、を備えたことを特徴とするものである。
【０００８】
すなわち、請求項１の発明にかかる半導体集積回路は、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部から、電源の供給を受けるための給電端子と、前記半導体チップの外部から、電源の制御を受け取るための電源制御端子群と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記電源制御端子群の信号を入力とし、前記電源制御端子群の状態をデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ことを特徴とするものである。
【０００９】
請求項２の発明にかかる半導体チップに対するストレス印加量制御方法は、請求項１に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記半導体チップの外部から、電源制御信号を、前記電源制御端子群を介して入力し、前記電源制御ブロックは、前記電源制御端子群を介して入力された前記電源制御信号をデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を作成し、前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ことを特徴とするものである。
【００１０】
請求項３の発明にかかる半導体集積回路は、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部からの、電源の供給を受けるための給電端子と、前記半導体チップの外部からの、電源の制御を受け取るための電源制御端子群と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記Ｎ個の回路ブロックに対する電源制御シーケンスを記憶するための記憶手段と、前記記憶手段から前記電源制御シーケンスを順次読み出して出力するシーケンサと、前記シーケンサが出力する電源シーケンスをデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ことを特徴とするものである。
【００１１】
請求項４の発明にかかる半導体チップに対するストレス印加量制御方法は、請求項３に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記Ｎ個の回路ブロックに対する電源制御シーケンスを、記憶手段に記憶し、前記記憶手段から前記電源制御シーケンスを、シーケンサにより順次読み出して出力し、前記電源制御ブロックは、前記シーケンサが出力する電源シーケンスをデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を出力し、前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ことを特徴とするものである。
【００１２】
請求項５の発明にかかる半導体集積回路は、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部から、電源の供給を受けるための給電端子と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記Ｎ個の回路ブロックに対する電源制御シーケンスを記憶させるためのヒューズ群と、前記ヒューズ群から前記電源制御シーケンスを順次読み出して出力するシーケンサと、前記シーケンサが出力する電源シーケンスをデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ことを特徴とするものである。
【００１３】
請求項６の発明にかかる半導体チップに対するストレス印加量制御方法は、請求項５に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記Ｎ個の回路ブロックに対する電源制御シーケンスを、前記ヒューズ群に記憶させ、前記ヒューズ群から前記電源制御シーケンスを、シーケンサにより順次読み出して出力し、前記電源制御ブロックは、前記シーケンサが出力する電源シーケンスをデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を出力し、前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ことを特徴とするものである。
【００１４】
請求項７の発明にかかる半導体集積回路は、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部から、電源の供給を受けるための給電端子と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記回路ブロックのおのおのに設けられたストレス印加量フラグと、前記計Ｎ個のストレス印加量フラグの状態を元に、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ことを特徴とするものである。
【００１５】
請求項８の発明にかかる半導体チップに対するストレス印加量制御方法は、請求項７に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記Ｎ個の回路ブロックのおのおのに設けられたストレス印加量フラグの状態を検出し、前記電源制御ブロックにより、前記計Ｎ個のストレス印加量フラグの状態を元に、前記Ｎ個の回路ブロックごとのＮ本の制御信号を作成し、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成した制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ことを特徴とするものである。
【００１６】
本発明においては、上記した構成によって、バーンイン試験中の任意の時刻に、回路ブロック毎に設けられた電源スイッチを各個独立に制御する。これにより、各回路ブロックへの電源供給時間、すなわちストレス量を調節することができる。
【００１７】
本発明では、これによって、最もストレスを多く必要とする回路ブロックに対して、必要十分の量のストレスを印加しつつ、他の回路ブロックへの過剰ストレスの印加を防止することが可能となり、バーンイン検査で半導体チップを劣化させてしまうという問題を解決することができる。
【００１８】
【発明の実施の形態】
（実施の形態１）
以下に、本発明の実施の形態１について図面を参照しながら詳細に説明する。図１は本発明の実施の形態１における、半導体チップに対するストレス印加量制御方法を実施する、半導体チップの概略を示すブロック図であり、図２は該半導体チップに対するストレス印加量制御方法の動作を説明するタイミングチャート図である。
【００１９】
本実施の形態１における半導体チップ１０は、給電端子１１と、２本以上の信号線からなる電源制御端子群１２と、第１、第２、第３の回路ブロック１０１，１０２，１０３と、第１、第２、第３の電源スイッチ２０１，２０２，２０３と、電源制御ブロック３００と、第１、第２、第３の制御信号３０１，３０２，３０３と、を備えている。
【００２０】
給電端子１１は、第１の電源スイッチ２０１を介して、第１の回路ブロック１０１へ、第２の電源スイッチ２０２を介して、第２の回路ブロック１０２へ、第３の電源スイッチ２０３を介して、第３の回路ブロック１０３へ、各々接続されている。
【００２１】
電源制御端子群１２、および第１、第２、第３の制御信号３０１，３０２，３０３は、電源制御ブロック３００へ接続されている。また、第１の制御信号３０１は、第２の電源スイッチ２０１の制御端子Ｓ１へ、第２の制御信号３０２は、第２の電源スイッチ２０２の制御端子Ｓ２へ、第３の制御信号３０３は、第３の電源スイッチ２０３の制御端子Ｓ３へも接続されている。
【００２２】
ここで、本実施の形態１においては、第１、第２、第３の電源スイッチ２０１，２０２，２０３は、それぞれ第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３がＨＩＧＨ状態の時に導通状態となり、ＬＯＷ状態の時に非導通状態となるものとし、電源制御ブロック３００は、電源制御端子群１２から入力される信号をデコードして、第１、第２、第３の制御信号３０１，３０２，３０３を、それぞれ独立にＨＩＧＨ状態、もしくはＬＯＷ状態のいずれか一方に制御するものとする。
【００２３】
以下、本実施の形態１における、半導体チップに対するストレス印加量制御方法の動作について説明する。
以下の説明においては、半導体チップ全体としてのストレス印加時間をＴとし、回路ブロック１０１へのストレス印加時間を１．０Ｔとし、回路ブロック１０２へのストレス印加時間を０．５Ｔとし、回路ブロック１０３へのストレス印加時間を０．３Ｔとする、場合を想定して説明する。
【００２４】
はじめに、電源制御端子群１２から電源制御ブロック３００へ、第１、第２、第３の制御信号３０１，３０２，３０３を、すべてＨＩＧＨ状態にするように指令を送る。すると第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３は、すべてＨＩＧＨ状態となり、第１、第２、第３の電源スイッチ２０１，２０２，２０３は、すべてＯＮする。この状態では、第１、第２、第３の回路ブロック１０１，１０２，１０３のすべてに電源が供給され、全回路ブロックにストレスが印加される。
【００２５】
上記の状態から０．３Ｔが経過した後、すなわちバーンイン開始から０．３Ｔが経過した後、今度は、電源制御端子群１２から電源制御ブロック３００へ、第１、第２の制御信号３０１，３０２を、ＨＩＧＨ状態，第３の制御信号３０３を、ＬＯＷ状態にするよう指令を送る。すると、制御端子Ｓ１，Ｓ２は、ＨＩＧＨ状態、制御端子Ｓ３は、ＬＯＷ状態となるので、第３の電源スイッチ２０３がＯＦＦし、ストレスは、第１、第２の回路ブロック１０１，１０２へだけ印加されるようになる。
【００２６】
更に０．２Ｔが経過した後、すなわちバーンイン開始から０．５Ｔが経過した後、電源制御端子群１２から電源制御ブロック３００へ、第１の制御信号３０１は、ＨＩＧＨ状態，第２、第３の制御信号３０２，３０３は、ＬＯＷ状態にするように指令を送る。すると、制御端子Ｓ１は、ＨＩＧＨ状態、制御端子Ｓ２，Ｓ３は、ＬＯＷ状態となるので、第３の電源スイッチ２０３に引き続いて、第２の電源スイッチ２０２もＯＦＦし、ストレスは、第１の回路ブロック１０１へだけ印加されるようになる。
【００２７】
上記状態から更に０．５Ｔが経過した後、すなわちバーンイン開始から１．０Ｔが経過した後、電源制御端子群１２から電源制御ブロック３００へ、第１、第２、第３の制御信号３０１，３０２，３０３のすべてを、ＬＯＷ状態にするよう指令を送る。すると、制御端子Ｓ１，Ｓ２，Ｓ３のすべてが、ＬＯＷ状態となり、第１、第２、第３の回路ブロック１０１，１０２，１０３、のすべてへのストレス印加がなくなる。
【００２８】
以上のような手順を踏むことで、第１の回路ブロック１０１へは、１．０Ｔの期間、第２の回路ブロック１０２へは、０．５Ｔの期間、第３の回路ブロック１０３へは、０．３Ｔの期間だけ、ストレスを印加することができる。
【００２９】
なお、本実施の形態１における説明では、回路ブロック数、電源スイッチ数、制御信号数を、いずれも３としているが、これらは、これに限らず２以上の任意の整数としてもよい。
【００３０】
また、本実施の形態１における第１の回路ブロック１０１のような、常時電源ＯＮでよい回路ブロックが存在する場合、その回路ブロック用の電源スイッチと、制御端子とは、これらを省略してもよい。
【００３１】
更には、ストレス印加時間が同一である複数の回路ブロックの電源制御を、一本の制御端子で制御する構成や、ストレス印加時間が同一である複数の回路ブロックへの電源供給を、一組の電源スイッチから行う構成としてもよい。
【００３２】
（実施の形態２）
以下に、本発明の実施の形態２について図面を参照しながら詳細に説明する。図３は本発明の実施の形態２による、半導体チップに対するストレス印加量制御方法を実施する、半導体チップの概略を示すブロック図であり、図４はその半導体チップに対するストレス印加量制御方法の動作を説明するタイミングチャート図である。
【００３３】
また、図５は、記憶ブロックに予め埋め込んでおくパターンの一例を示す図である。
本実施の形態２における半導体チップ２０は、給電端子１１と、電源制御信号群２２と、電源制御シーケンサ４００と、第１、第２、第３の回路ブロック１０１，１０２，１０３と、第１、第２、第３の電源スイッチ２０１，２０２，２０３と、電源制御ブロック３００と、第１、第２、第３の制御信号３０１，３０２，３０３とを備えている。また、電源シーケンサ４００は、内部に記憶ブロック４１０を備えている。
【００３４】
給電端子１１は、第１の電源スイッチ２０１を介して、第１の回路ブロック１０１へ、第１の電源スイッチ２０２を介して、第２の回路ブロック１０２へ、第３の電源スイッチ２０３を介して、第３の回路ブロック１０３へ、各々接続されている。
電源制御シーケンサ４００と、制御ブロック３００とは、電源制御信号群２２を介して接続されている。
【００３５】
第１、第２、第３の制御信号３０１，３０２，３０３は、制御ブロック３００へ接続されている。また、第１の制御信号３０１は、第１の電源スイッチ２０１の制御端子Ｓ１へ、第２の制御信号３０２は、第２の電源スイッチ２０２の制御端子Ｓ２へ、第３の制御信号３０３は、第３の電源スイッチ２０３の制御端子Ｓ３へも、それぞれ接続されている。
【００３６】
ここで、本実施の形態２においては、第１、第２、第３の電源スイッチ２０１，２０２，２０３は、それぞれ第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３がＨＩＧＨ状態の時に、導通状態となり、ＬＯＷ状態の時に、非導通状態となるものとし、電源制御ブロック３００は、電源制御信号群２２の信号をデコードして、第１、第２、第３の制御信号３０１，３０２，３０３をそれぞれ独立にＨＩＧＨ状態、もしくはＬＯＷ状態のいずれか一方に制御するものとする。
【００３７】
以下、本実施の形態２における、半導体チップに対するストレス印加量制御方法の動作について説明する。
まず、記憶ブロック４１０には、図５に示すようなパターンが予め書き込まれており、“０”の場合が電源ＯＦＦ、“１”の場合が電源ＯＮ、を指定しているものとする。
【００３８】
はじめに、電源シーケンサ４００が記憶ブロック４１０の最初のパターンを読み出し、これを、電源制御信号群２２を通じて電源制御ブロック３００へ送る。電源制御ブロック３００は、送られてきたパターンに従って、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３を各個ＨＩＧＨ状態、もしくはＬＯＷ状態にする。その結果、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３の状態に従って、第１、第２、第３の回路ブロック１０１，１０２，１０３のそれぞれに、電源が供給または遮断される。
【００３９】
次に、電源シーケンサ４００が記憶ブロック４１０の２番目の記憶パターンを読み出し、電源制御信号群２２を通じて電源制御ブロック３００へ送る。電源制御ブロック３００は、送られてきたパターンに従って、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３を各個ＨＩＧＨ状態、もしくはＬＯＷ状態にする。その結果、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３の状態に従って、第１、第２、第３の回路ブロック１０１，１０２，１０３のそれぞれに、電源が供給または遮断される。
【００４０】
以下同様にして、電源シーケンサ４００が記憶ブロック４１０からパターンを順時読み出し、電源制御信号群２２を通じて電源制御ブロック３００へ送る。電源制御ブロック３００は、送られてきたパターンに従って、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３を、各個ＨＩＧＨ状態もしくはＬＯＷ状態にする。すると、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３の状態に従って、第１、第２、第３の回路ブロック１０１，１０２，１０３のそれぞれに、電源が供給または遮断される。
【００４１】
電源シーケンサ４００は、記憶ブロック４１０内のすべてのパターンを読み出してしまうと、電源制御信号群２２を通じて、電源制御ブロック３００へ、第１、第２、第３の制御信号Ｓ１，Ｓ２，Ｓ３のすべてをＬＯＷ状態にするよう指令を送る。電源制御ブロック３００は、送られてきたパターンに従い、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３をすべてＬＯＷ状態にする。その結果、第１、第２、第３の回路ブロック１０１，１０２，１０３のすべての電源が遮断される。
【００４２】
以上のように、予め記憶ブロック４１０に埋め込んでおいたパターンに従って、各回路ブロックへのストレス印加量と、印加タイミングとを、自由に制御することができる。
【００４３】
なお、本実施の形態２の説明では、回路ブロック数、電源スイッチ数、制御信号数をいずれも３としているが、これらは、これに限らず２以上の任意の整数としてもよい。
【００４４】
また、本実施の形態２における第１の回路ブロック１０１のような、常時電源ＯＮでよい回路ブロックが存在する場合、その回路ブロック用の電源スイッチと、制御端子とは、これらを省略してもよい。更には、ストレス印加時間が同一である複数の回路ブロックの電源制御を、一本の制御端子で制御する構成や、ストレス印加時間が同一である複数の回路ブロックへの電源供給を、一組の電源スイッチから行う構成としてもよい。
【００４５】
（実施の形態３）
以下に、本発明の実施の形態３について図面を参照しながら詳細に説明する。図６は本発明の実施の形態３における、半導体チップに対するストレス印加量制御方法を実施する、半導体チップの概略を示すブロック図であり、図７は該半導体チップに対するストレス印加量制御方法の動作を説明するタイミングチャート図である。
【００４６】
本実施の形態３における半導体チップ３０は、給電端子１１と、電源制御信号群２２と、電源制御シーケンサ４００と、３行×Ｎ列のヒューズの集合からなる制御ヒューズ群６００と、第１、第２、第３の回路ブロック１０１，１０２，１０３と、第１、第２、第３の電源スイッチ２０１，２０２，２０３と、電源制御ブロック３００と、第１、第２、第３の制御信号３０１，３０２，３０３と、を備えている。
【００４７】
給電端子１１は、第１の電源スイッチ２０１を介して第１の回路ブロック１０１へ、第２の電源スイッチ２０２を介して第２の回路ブロック１０２へ、第３の電源スイッチ２０３を介して第３の回路ブロック１０３へ、各々接続されている。
電源制御シーケンサ４００と、制御ブロック３００とは、電源制御信号群２２を介して接続されている。
【００４８】
第１、第２、第３の制御信号３０１，３０２，３０３は制御ブロック３００へ接続されている。また、第１の制御信号３０１は第１の電源スイッチ２０１の制御端子Ｓ１へ、第２の制御信号３０２は第２の電源スイッチ２０２の制御端子Ｓ２へ、第３の制御信号３０３は第３の電源スイッチ２０３の制御端子Ｓ３へも、接続されている。
【００４９】
ここで、本実施の形態３においては、第１、第２、第３の電源スイッチ２０１，２０２，２０３は、それぞれ第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３がＨＩＧＨ状態の時に導通状態となり、ＬＯＷ状態の時に非導通状態となるものとし、電源制御ブロック３００は電源制御信号群２２の信号をデコードして、第１、第２、第３の制御信号３０１，３０２，３０３を、それぞれ独立にＨＩＧＨ状態、もしくはＬＯＷ状態のいずれか一方に制御するものとする。
【００５０】
以下、本実施の形態３の半導体チップに対するストレス印加量制御方法の動作について説明する。
なお、制御ヒューズ群６００を構成する各ヒューズは、それぞれが特定タイミングにおける特定回路ブロックの電源供給状態を指定する１ビットのパターンとなっており、ヒューズが接続状態の場合に電源ＯＦＦ、切断状態の場合に電源ＯＮ、を指定している。
【００５１】
はじめに、半導体チップ１０自身に電源印加シーケンスを記憶させるため、バーンイン試験に先立って制御ヒューズ群６００を構成している各ヒューズの適切な箇所を切断しておく。
【００５２】
次に、バーンイン試験開始後、電源シーケンサ４００が制御ヒューズ群６００の最初の１列目の切断／接続状況をパターンとして読み出し、電源制御信号群２２を通じて電源制御ブロック３００へ送る。電源制御ブロック３００は、送られてきたパターンに従って、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３を各個ＨＩＧＨ状態、もしくはＬＯＷ状態にする。その結果、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３の状態に従って、第１、第２、第３の回路ブロック１０１，１０２，１０３のそれぞれに電源が供給または遮断される。
【００５３】
更に、電源シーケンサ４００が制御ヒューズ群６００の２列目の切断／接続状況を読み出し、電源制御信号群２２を通じて電源制御ブロック３００へ送る。電源制御ブロック３００は、送られてきたパターンに従って第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３を、それぞれ、ＨＩＧＨ状態、もしくはＬＯＷ状態にする。その結果、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３の状態に従って、第１、第２、第３の回路ブロック１０１，１０２，１０３のそれぞれに電源が供給または遮断される。
【００５４】
以下、制御ヒューズ群６００の３列目、４列目…Ｎ列目までを順次読み出しながら同様の動作を続ける。読み出しが一巡したら、読み出し位置を１列目に戻して循環させ、バーンイン試験終了まで同様の動作を繰り返す。
【００５５】
以上のように、半導体チップ製造後に、制御ヒューズ群６００を加工することによって、各回路ブロックへのストレス印加量と、印加タイミングとを、自由に制御することができる。
【００５６】
なお、本実施の形態３の説明では、回路ブロック数、電源スイッチ数、制御信号数をいずれも３としているが、これらは、これに限らず２以上の任意の整数としてもよい。また、制御ヒューズ群の列数Ｎも、１以上ならば任意の整数でよい。
【００５７】
また、本実施の形態３における、第１の回路ブロック１０１のような、常時電源ＯＮでよい回路ブロックが存在する場合、その回路ブロック用の電源スイッチと、制御端子とを省略してもよい。この場合は、回路ブロック数、電源スイッチ数、制御信号数、制御ヒューズの行数は、１以上の整数であればよい。
【００５８】
更には、ストレス印加時間が同一である複数の回路ブロックの電源制御を、一本の制御端子で制御する構成や、ストレス印加時間が同一である複数の回路ブロックへの電源供給を、一組の電源スイッチから行う構成としてもよい。
【００５９】
（実施の形態４）
以下に、本発明の実施の形態４について図面を引用しながら詳細に説明する。図７は本発明の実施の形態４における、半導体チップに対するストレス印加量制御方法を実施する、半導体チップの概略を示すブロック図であり、図８は該半導体チップに対するストレス印加量制御方法の動作を説明するタイミングチャート図である。
【００６０】
本実施の形態４における半導体チップ４０は、給電端子１１と、第１、第２、第３の回路ブロック１０１，１０２，１０３と、第１、第２、第３の電源スイッチ２０１，２０２，２０３と、電源制御ブロック３１０と、第１、第２、第３の制御信号３０１，３０２，３０３と、第１、第２、第３のストレス印加量フラグ７０１，７０２，７０３と、第１、第２、第３の電源制御信号７１１，７１２，７１３とを備えている。
【００６１】
給電端子１１は、第１の電源スイッチ２０１を介して第１の回路ブロック１０１へ、第２の電源スイッチ２０２を介して第２の回路ブロック１０２へ、第３の電源スイッチ２０３を介して第３の回路ブロック１０３へ、各々接続されている。
【００６２】
第１、第２、第３のストレス印加量フラグ７０１，７０２，７０３と、制御ブロック３１０は、各々第１、第２、第３の電源制御信号７１１，７１２，７１３を介して接続されている。
【００６３】
第１、第２、第３の制御信号３０１，３０２，３０３は制御ブロック３１０へ接続されている。また、第１の制御信号３０１は第１の電源スイッチ２０１の制御端子Ｓ１へ、第２の制御信号３０２は第２の電源スイッチ２０２の制御端子Ｓ２へ、第３の制御信号３０３は第３の電源スイッチ２０３の制御端子Ｓ３へも接続されている。
【００６４】
ここで、本実施の形態４においては、第１、第２、第３の電源スイッチ２０１，２０２，２０３は、それぞれ第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３がＨＩＧＨ状態の時に導通状態となり、ＬＯＷ状態の時に非導通状態となるものとし、電源制御ブロック３００は電源制御信号群２２の信号をデコードして、第１、第２、第３の制御信号３０１，３０２，３０３をそれぞれ独立にＨＩＧＨ状態、もしくはＬＯＷ状態のいずれか一方に制御するものとする。また、第１、第２、第３のストレス印加量フラグ７０１，７０２，７０３は、各々第１、第２、第３の回路ブロック１０１，１０２，１０３に対応しており、各回路ブロックを構成するトランジスタのゲート酸化膜より薄いゲート酸化膜を有するトランジスタを内部に包含しているものとする。このため、各回路ブロックを構成するトランジスタの劣化が生ずるより早く、ストレス印加量フラグ内の薄いゲート酸化膜を有するトランジスタの劣化が始まることとなるため、各回路ブロックへのストレス印加量を判断することができる。
【００６５】
なお、本実施の形態４におけるストレス印加量フラグは、ストレス印加量が必要量に達した場合にＬＯＷ状態、それ以外ではＨＩＧＨ状態となるよう構成されているものとする。
【００６６】
以下、本実施の形態４の半導体チップに対するストレス印加量制御方法の動作について説明する。
バーンイン試験中、第１、第２、第３のストレス印加量フラグ７０１，７０２，７０３の状態は、第１、第２、第３の電源制御信号７１１，７１２，７１３を通じて常時、電源制御ブロック３１０に送られている。
【００６７】
ストレス印加開始直後は、すべてのストレス印加量フラグはＨＩＧＨ状態である。従って、第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３もすべてＨＩＧＨ状態となり、第１、第２、第３の回路ブロック１０１，１０２，１０３のすべてに電源が供給される。
【００６８】
ストレス印加開始後暫くして、仮に第３の回路ブロック１０３だけストレス印加量が必要量を満たしたとする。すると、第３のストレス印加量フラグ７０３だけがＬＯＷ状態となり、その状態を元に、電源制御ブロック３１０が第１、第２、第３の制御端子Ｓ１，Ｓ２，Ｓ３の値をそれぞれＬＯＷ、ＨＩＧＨ，ＨＩＧＨとするため、第３の電源スイッチ２０３がＯＦＦされ、第３の回路ブロック１０３への電源供給が遮断される。
【００６９】
更に時間が経過して、第１の回路ブロック１０１のストレス印加量も必要量に達したとすると、第１のストレス印加量フラグ７０１もＬＯＷ状態となり、第１の電源スイッチ２０１がＯＦＦされ、第１の回路ブロック１０１への電源供給も遮断される。
【００７０】
以下同様に、第２の回路ブロック１０２へのストレス印加量が必要量に達すれば、第２のストレス印加量フラグ７０２がＬＯＷ状態となり、すべての回路ブロックの電源が遮断状態となる。
【００７１】
以上のように、各回路ブロックへのストレス印加量が必要量に達したことを半導体チップ内部で検出することによって、各回路ブロックに対し、常に最適なストレス量を印加することができる。
【００７２】
なお、本実施の形態４の説明では、回路ブロック数、電源スイッチ数、制御信号数、ストレス印加量フラグ数をいずれも３としているが、これらは、これに限らず２以上の任意の整数としてもよい。
【００７３】
また、常時電源ＯＮでよい回路ブロックが存在する場合、その回路ブロック用の電源スイッチと、制御端子とは、これらを省略してもよい。
【００７４】
更には、ストレス印加量を同一としてよい回路ブロックが複数ある場合、その複数ブロックの電源制御を、一本の制御端子で制御するか、電源供給自体を、一組の電源スイッチから行う構成としてもよい。
【００７５】
また、本実施の形態４で用いたストレス印加量フラグは、各回路ブロックに与えられたストレス量を反映して状態遷移する構造であればよく、本実施の形態４における実現方法に限定されるものではない。
【００７６】
【発明の効果】
以上のように、請求項１の発明にかかる半導体集積回路によれば、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部から、電源の供給を受けるための給電端子と、前記半導体チップの外部から、電源の制御を受け取るための電源制御端子群と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記電源制御端子群の信号を入力とし、前記電源制御端子群の状態をデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチ、および該電源スイッチを各個独立に制御する制御手段を設けることにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができる。
【００７７】
また、請求項２の発明にかかる半導体チップに対するストレス印加量制御方法によれば、請求項１に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記半導体チップの外部から、電源制御信号を、前記電源制御端子群を介して入力し、前記電源制御ブロックは、前記電源制御端子群を介して入力された前記電源制御信号をデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を作成し、前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ことを特徴とするものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチ、および該電源スイッチを各個独立に制御する制御手段を設けることにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができる。
【００７８】
また、請求項３の発明にかかる半導体集積回路によれば、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部からの、電源の供給を受けるための給電端子と、前記半導体チップの外部からの、電源の制御を受け取るための電源制御端子群と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記Ｎ個の回路ブロックに対する電源制御シーケンスを記憶するための記憶手段と、前記記憶手段から前記電源制御シーケンスを順次読み出して出力するシーケンサと、前記シーケンサが出力する電源シーケンスをデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチを設けたことにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができ、しかも、予め記憶手段に記憶しておいたパターンに従って、各回路ブロックへのストレス印加量と、印加タイミングとを、自由に制御することができる。
【００７９】
また、請求項４の発明にかかる半導体チップに対するストレス印加量制御方法によれば、請求項３に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記Ｎ個の回路ブロックに対する電源制御シーケンスを、記憶手段に記憶し、前記記憶手段から前記電源制御シーケンスを、シーケンサにより順次読み出して出力し、前記電源制御ブロックは、前記シーケンサが出力する電源シーケンスをデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を出力し、前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ことを特徴とするものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチを設けたことにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができ、しかも、予め記憶手段に記憶しておいたパターンに従って、各回路ブロックへのストレス印加量と、印加タイミングとを、自由に制御することができる。
【００８０】
また、請求項５の発明にかかる半導体集積回路によれば、請求項５の発明にかかる半導体集積回路は、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部から、電源の供給を受けるための給電端子と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記Ｎ個の回路ブロックに対する電源制御シーケンスを記憶させるためのヒューズ群と、前記ヒューズ群から前記電源制御シーケンスを順次読み出して出力するシーケンサと、前記シーケンサが出力する電源シーケンスをデコードして、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチを設けたことにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができ、しかも、半導体チップ製造後に、制御ヒューズ群を加工することによって、各回路ブロックへのストレス印加量と、印加タイミングとを、自由に制御することができる。
【００８１】
また、請求項６の発明にかかる半導体チップに対するストレス印加量制御方法によれば、請求項５に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記Ｎ個の回路ブロックに対する電源制御シーケンスを、前記ヒューズ群に記憶させ、前記ヒューズ群から前記電源制御シーケンスを、シーケンサにより順次読み出して出力し、前記電源制御ブロックは、前記シーケンサが出力する電源シーケンスをデコードして、前記Ｎ個の回路ブロックごとのＮ本の制御信号を出力し、前記給電端子を介して外部から供給される電源電流を入力とし、前記作成したＮ本の制御信号に応じて、前記Ｎ組の電源スイッチの各々により、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチを設けたことにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができ、しかも、半導体チップ製造後に、制御ヒューズ群を加工することによって、各回路ブロックへのストレス印加量と、印加タイミングとを、自由に制御することができる。
【００８２】
また、請求項７の発明にかかる半導体集積回路によれば、ストレス印加によって初期不良をスクリーニングするようにした半導体チップよりなる半導体集積回路において、前記半導体チップの外部から、電源の供給を受けるための給電端子と、Ｎ個（Ｎは２以上の任意の整数）の回路ブロックと、前記回路ブロックのおのおのに設けられたストレス印加量フラグと、前記計Ｎ個のストレス印加量フラグの状態を元に、Ｎ本の制御信号を出力する電源制御ブロックと、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成したＮ本の制御信号によって、前記Ｎ個の回路ブロックへの電源供給を個別に制御するＮ組の電源スイッチと、を備えた、ものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチを設けたことにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができ、しかも、各回路ブロックへのストレス印加量が必要量に達したことを半導体チップ内部で検出することによって、各回路ブロックに対し、常に最適なストレス量を印加することができる。
【００８３】
また、請求項８の発明にかかる半導体チップに対するストレス印加量制御方法は、請求項７に記載の半導体集積回路における、半導体チップに対し加えるストレス印加量を制御する方法において、前記Ｎ個の回路ブロックのおのおのに設けられたストレス印加量フラグの状態を検出し、前記電源制御ブロックにより、前記計Ｎ個のストレス印加量フラグの状態を元に、前記Ｎ個の回路ブロックごとのＮ本の制御信号を作成し、前記給電端子を介して外部から供給される電源電流を入力とし、前記電源制御ブロックにより作成した制御信号に応じて、前記Ｎ組の電源スイッチにより、前記Ｎ個の回路ブロックへの電源供給を個別に制御する、ものとしたので、回路ブロック毎に電源供給を制御するための電源スイッチを設けたことにより、バーンイン試験中に各回路ブロック毎に最適量のストレス印加を行うことが可能となり、特定ブロックに過剰ストレスを印加して、半導体チップ全体としての寿命を縮めてしまう、という問題を回避することができ、しかも、各回路ブロックへのストレス印加量が必要量に達したことを半導体チップ内部で検出することによって、各回路ブロックに対し、常に最適なストレス量を印加することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における、半導体チップに対するストレス印加量制御方法を実施する半導体チップを示す図である。
【図２】本発明の実施の形態１の動作を説明するタイミングチャート図である。
【図３】本発明の実施の形態２における、半導体チップに対するストレス印加量制御方法を実施する半導体チップを示す図である。
【図４】本発明の実施の形態２の動作を説明するタイミングチャート図である。
【図５】上記実施の形態２における、記憶ブロックに予め記憶しておくパターンの一例を示す図である。
【図６】本発明の実施の形態３における、半導体チップに対するストレス印加量制御方法を実施する半導体チップを示す図である。
【図７】本発明の実施の形態４における、半導体チップに対するストレス印加量制御方法を実施する半導体チップを示す図である。
【図８】本発明の実施の形態４の動作を説明するタイミングチャート図である。
【符号の説明】
１０    半導体チップ
１１    給電端子
１２    電源制御端子群
２２    電源制御信号群
１０１  第１の回路ブロック
１０２  第２の回路ブロック
１０３  第３の回路ブロック
２０１  第１の電源スイッチ
２０２  第２の電源スイッチ
２０３  第３の電源スイッチ
３００  電源制御ブロック
３０１  第１の制御信号
３０２  第２の制御信号
３０３  第３の制御信号
３１０  電源制御ブロック
４００  電源シーケンサ
４１０  記憶ブロック
６００  制御ヒューズ群
７０１  第１のストレス印加量フラグ
７０２  第２のストレス印加量フラグ
７０３  第３のストレス印加量フラグ
７１１  第１の電源制御信号
７１２  第２の電源制御信号
７１３  第３の電源制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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