(57)【要約】【課題】ＴＬＰＭとプレーナ型デバイスとを同一半導体基板上に有するＩＣチップの小型化、低オン抵抗化および低コスト化を実現すること。【解決手段】ＴＬＰＭ１００のゲート電極１２６、ＮＭＯＳ２００のゲート電極２２６およびＰＭＯＳ３００のゲート電極３２６を同一のポリシリコン層のパターニングにより形成する。また、ＴＬＰＭ１００のドレイン電極１２７およびソース電極１２８、ＮＭＯＳ２００のドレイン電極２２７およびソース電極２２８、ならびにＰＭＯＳ３００のドレイン電極３２７およびソース電極３２８を同一のメタル配線層のパターニングにより形成する。プリント基板に対するワイヤボンディングをおこなわずに、これらメタル配線層およびポリシリコン層を介してＴＬＰＭ１００と、ＮＭＯＳ２００およびＰＭＯＳ３００とを相互に電気的に接続する構成とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
トレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記トレンチの底部に第１のドレイン領域を有し、前記トレンチの外側に第１のソース領域を有し、前記第１のドレイン領域と前記第１のソース領域との間に拡張ドレイン領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備するトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第２のゲート酸化膜および第２のゲート電極を有し、該第２のゲート電極を挟んで基板表面層に第２のドレイン領域および第２のソース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備するプレーナ型ＭＯＳＦＥＴとが同一半導体基板上にそれぞれ１個以上形成された半導体装置であって、
前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極および前記第２のソース電極は同一のメタル配線層のパターニングにより形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極および前記第２のゲート電極は同一のポリシリコン層のパターニングにより形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上にＮチャネルの前記トレンチ横型パワーＭＯＳＦＥＴとＰチャネルの前記トレンチ横型パワーＭＯＳＦＥＴとが形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記１個以上のトレンチ横型パワーＭＯＳＦＥＴは、前記半導体基板に形成されたウェル領域内に形成されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
複数の同一チャネルタイプの前記トレンチ横型パワーＭＯＳＦＥＴが同一の前記ウェル領域内に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板上にＮチャネルの前記プレーナ型ＭＯＳＦＥＴとＰチャネルの前記プレーナ型ＭＯＳＦＥＴとが形成されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記半導体基板上にバイポーラトランジスタが形成されており、該バイポーラトランジスタのコレクタ電極、ベース電極およびエミッタ電極は前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極および前記第２のソース電極と同一のメタル配線層のパターニングにより形成されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記半導体基板上に抵抗素子が形成されており、該抵抗素子の電極は前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極および前記第２のソース電極と同一のメタル配線層のパターニングにより形成されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記半導体基板上にキャパシタンスが形成されており、該キャパシタンスの電極は前記第１のゲート電極および前記第２のゲート電極と同一のポリシリコン層のパターニングにより形成されていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
トレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記トレンチの底部に第１のドレイン領域を有し、前記トレンチの外側に第１のソース領域を有し、前記第１のドレイン領域と前記第１のソース領域との間に拡張ドレイン領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備するトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第２のゲート酸化膜および第２のゲート電極を有し、該第２のゲート電極を挟んで基板表面層に第２のドレイン領域および第２のソース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備するプレーナ型ＭＯＳＦＥＴとが同一半導体基板上にそれぞれ１個以上形成された半導体装置を製造するにあたって、
前記半導体基板に前記トレンチを形成する工程と、
前記拡張ドレイン領域を形成する工程と、
前記第１のゲート酸化膜および前記第２のゲート酸化膜を形成する工程と、
前記第１のゲート電極および前記第２のゲート電極を形成する工程と、
前記第１のドレイン領域、前記第１のソース領域、前記第２のドレイン領域および前記第２のソース領域を形成する工程と、
基板全面に層間絶縁膜を積層する工程と、
前記層間絶縁膜をエッチングしてトレンチ底部に第１のドレイン領域を露出させる工程と、
前記トレンチ内を、前記第１のドレイン領域に接触するポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層する工程と、
前記パッシベーション膜および前記層間絶縁膜をエッチングして前記ポリシリコン、前記第１のソース領域、前記第２のドレイン領域および前記第２のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記ポリシリコン、前記第１のソース領域、前記第２のドレイン領域および前記第２のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極および前記第２のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１のゲート酸化膜および前記第２のゲート酸化膜を形成した後、基板全面にポリシリコン層を積層し、該ポリシリコン層のパターニングをおこなって前記第１のゲート電極および前記第２のゲート電極を同時に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記拡張ドレイン領域を形成した後、基板全面に酸化膜を形成することによって前記第１のゲート酸化膜および前記第２のゲート酸化膜を同時に形成することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板にウェル領域を形成した後、該ウェル領域に前記トレンチを形成することを特徴とする請求項１０〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板に前記トレンチを形成した後、該トレンチを介して不純物の拡散をおこない、前記トレンチを囲むウェル領域を形成することを特徴とする請求項１０〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板に前記トレンチを形成した後、素子分離用の選択酸化膜を形成することを特徴とする請求項１０〜１４のいずれか一つに記載の半導体装置の製造方法。
【請求項１６】
前記半導体基板に素子分離用の選択酸化膜を形成した後、前記トレンチを形成することを特徴とする請求項１０〜１４のいずれか一つに記載の半導体装置の製造方法。
【請求項１７】
トレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記トレンチの底部に第２導電型の第１のソース領域を有し、前記トレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の拡張ドレイン領域およびチャネル領域となる第１導電型のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備するトレンチ横型パワーＭＯＳＦＥＴと、
基板表面上に第２のゲート酸化膜および第２のゲート電極を有し、該第２のゲート電極を挟んで基板表面層に第１導電型の第２のドレイン領域および第１導電型の第２のソース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第１のプレーナ型ＭＯＳＦＥＴと、
基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備する第２のプレーナ型ＭＯＳＦＥＴと、
が同一半導体基板上に形成された半導体装置であって、
前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極および前記第３のソース電極は、同一のメタル配線層のパターニングにより形成されていることを特徴とする半導体装置。
【請求項１８】
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極は、同一のポリシリコン層のパターニングにより形成されていることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記トレンチの底部に、前記ベース領域と同じ導電型のボディ領域を有することを特徴とする請求項１７または１８に記載の半導体装置。
【請求項２０】
前記第１のソース電極は、前記トレンチ内を基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる導電体に接触し、該導電体はバリアメタル層に接触し、該バリアメタル層が前記第１のソース領域に接触していることを特徴とする請求項１７〜１９のいずれか一つに記載の半導体装置。
【請求項２１】
前記バリアメタル層は、前記トレンチ底部に設けられた、前記ベース領域と同じ導電型のプラグ領域に接触していることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記トレンチの外側に、前記ベース領域と同じ導電型のボディ領域を有することを特徴とする請求項１９に記載の半導体装置。
【請求項２３】
第１のトレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記第１のトレンチの底部に第２導電型の第１のソース領域を有し、前記第１のトレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の第１の拡張ドレイン領域およびチャネル領域となる第１導電型の第１のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備する第１のトレンチ横型パワーＭＯＳＦＥＴと、
第２のトレンチ内に第２のゲート酸化膜および第２のゲート電極を有し、前記第２のトレンチの底部に第１導電型の第２のソース領域を有し、前記第２のトレンチの外側に第１導電型の第２のドレイン領域を有し、前記第２のソース領域と前記第２のドレイン領域との間に第１導電型の第２の拡張ドレイン領域およびチャネル領域となる第２導電型の第２のベース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第２のトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備するプレーナ型ＭＯＳＦＥＴと、
が同一半導体基板上に形成された半導体装置であって、
前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極および前記第３のソース電極は、同一のメタル配線層のパターニングにより形成されていることを特徴とする半導体装置。
【請求項２４】
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極は、同一のポリシリコン層のパターニングにより形成されていることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記第１のトレンチの底部に、前記第１のベース領域と同じ導電型の第１のボディ領域を有することを特徴とする請求項２３または２４に記載の半導体装置。
【請求項２６】
前記第２のトレンチの底部に、前記第２のベース領域と同じ導電型の第２のボディ領域を有することを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記第１のソース電極は、前記第１のトレンチ内を基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる第１の導電体に接触し、該第１の導電体は第１のバリアメタル層に接触し、該第１のバリアメタル層が前記第１のソース領域に接触し、また、前記第２のソース電極は、前記第２のトレンチ内を基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる第２の導電体に接触し、該第２の導電体は第２のバリアメタル層に接触し、該第２のバリアメタル層が前記第２のソース領域に接触していることを特徴とする請求項２３〜２６のいずれか一つに記載の半導体装置。
【請求項２８】
前記第１のトレンチの外側に、前記第１のベース領域と同じ導電型のボディ領域を有することを特徴とする請求項２５に記載の半導体装置。
【請求項２９】
前記第２のトレンチの外側に、前記第２のベース領域と同じ導電型のボディ領域を有することを特徴とする請求項２６に記載の半導体装置。
【請求項３０】
第１のトレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記第１のトレンチの底部に第２導電型の第１のソース領域を有し、前記第１のトレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の第１の拡張ドレイン領域およびチャネル領域となる第１導電型の第１のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備する第１のトレンチ横型パワーＭＯＳＦＥＴと、
第２のトレンチ内に第２のゲート酸化膜および第２のゲート電極を有し、前記第２のトレンチの底部に第１導電型の第２のソース領域を有し、前記第２のトレンチの外側に第１導電型の第２のドレイン領域を有し、前記第２のソース領域と前記第２のドレイン領域との間に第１導電型の第２の拡張ドレイン領域およびチャネル領域となる第２導電型の第２のベース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第２のトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備する第１のプレーナ型ＭＯＳＦＥＴと、
基板表面上に第４のゲート酸化膜および第４のゲート電極を有し、該第４のゲート電極を挟んで基板表面層に第１導電型の第４のドレイン領域および第１導電型の第４のソース領域を有し、前記第４のドレイン領域に電気的に接続する第４のドレイン電極と前記第４のソース領域に電気的に接続する第４のソース電極を具備する第２のプレーナ型ＭＯＳＦＥＴと、
が同一半導体基板上に形成された半導体装置であって、
前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極、前記第３のソース電極、前記第４のドレイン電極および前記第４のソース電極は、同一のメタル配線層のパターニングにより形成されていることを特徴とする半導体装置。
【請求項３１】
前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極および前記第４のゲート電極は、同一のポリシリコン層のパターニングにより形成されていることを特徴とする請求項３０に記載の半導体装置。
【請求項３２】
前記第１のトレンチの底部に、前記第１のベース領域と同じ導電型の第１のボディ領域を有することを特徴とする請求項３０または３１に記載の半導体装置。
【請求項３３】
前記第２のトレンチの底部に、前記第２のベース領域と同じ導電型の第２のボディ領域を有することを特徴とする請求項３２に記載の半導体装置。
【請求項３４】
前記第１のソース電極は、前記第１のトレンチ内を基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる第１の導電体に接触し、該第１の導電体は第１のバリアメタル層に接触し、該第１のバリアメタル層が前記第１のソース領域に接触し、また、前記第２のソース電極は、前記第２のトレンチ内を基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる第２の導電体に接触し、該第２の導電体は第２のバリアメタル層に接触し、該第２のバリアメタル層が前記第２のソース領域に接触していることを特徴とする請求項３０〜３３のいずれか一つに記載の半導体装置。
【請求項３５】
前記第１のトレンチの外側に、前記第１のベース領域と同じ導電型のボディ領域を有することを特徴とする請求項３２に記載の半導体装置。
【請求項３６】
前記第２のトレンチの外側に、前記第２のベース領域と同じ導電型のボディ領域を有することを特徴とする請求項３３に記載の半導体装置。
【請求項３７】
トレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記トレンチの底部に第２導電型の第１のソース領域を有し、前記トレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の拡張ドレイン領域およびチャネル領域となる第１導電型のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備するトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第２のゲート酸化膜および第２のゲート電極を有し、該第２のゲート電極を挟んで基板表面層に第１導電型の第２のドレイン領域および第１導電型の第２のソース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第１のプレーナ型ＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備する第２のプレーナ型ＭＯＳＦＥＴと、が同一半導体基板上に形成された半導体装置を製造するにあたって、
前記半導体基板に前記拡張ドレイン領域を形成する工程と、
前記トレンチを形成する工程と、
前記ベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第１のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する工程と、
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を形成する工程と、
前記第１のドレイン領域、前記第１のソース領域、前記第３のドレイン領域および前記第３のソース領域を同時に形成する工程と、
前記第２のドレイン領域および前記第２のソース領域を同時に形成する工程と、
基板全面に層間絶縁膜を積層し、前記層間絶縁膜をエッチングしてトレンチ底部に前記第１のソース領域を露出させる工程と、
前記トレンチ内を、前記第１のソース領域に接触するポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層し、前記パッシベーション膜および前記層間絶縁膜をエッチングして前記第１のドレイン領域、前記ポリシリコン、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記第１のドレイン領域、前記ポリシリコン、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極および前記第３のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３８】
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を形成した後、基板全面にポリシリコン層を積層し、該ポリシリコン層のパターニングをおこなって前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を同時に形成することを特徴とする請求項３７に記載の半導体装置の製造方法。
【請求項３９】
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を同時に形成することを特徴とする請求項３７または３８に記載の半導体装置の製造方法。
【請求項４０】
前記トレンチを形成した後、前記ベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する前に、前記トレンチの底部に、前記ベース領域と同じ導電型のボディ領域を形成することを特徴とする請求項３７〜３９のいずれか一つに記載の半導体装置の製造方法。
【請求項４１】
前記トレンチ横型パワーＭＯＳＦＥＴ、前記第１のプレーナ型ＭＯＳＦＥＴおよび前記第２のプレーナ型ＭＯＳＦＥＴを互いに分離するための選択酸化膜を形成した後に、前記トレンチを形成することを特徴とする請求項３７〜４０のいずれか一つに記載の半導体装置の製造方法。
【請求項４２】
トレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記トレンチの底部に第２導電型の第１のソース領域を有し、前記トレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の拡張ドレイン領域およびチャネル領域となる第１導電型のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備するトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第２のゲート酸化膜および第２のゲート電極を有し、該第２のゲート電極を挟んで基板表面層に第１導電型の第２のドレイン領域および第１導電型の第２のソース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第１のプレーナ型ＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備する第２のプレーナ型ＭＯＳＦＥＴと、が同一半導体基板上に形成された半導体装置を製造するにあたって、
前記半導体基板に前記トレンチを形成する工程と、
前記トレンチ横型パワーＭＯＳＦＥＴの形成領域に不純物を注入し、拡散させて前記トレンチを囲む第１導電型のウェル領域を形成する工程と、
前記拡張ドレイン領域を形成する工程と、
前記ベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第１のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する工程と、
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を形成する工程と、
前記第１のドレイン領域、前記第１のソース領域、前記第３のドレイン領域および前記第３のソース領域を同時に形成する工程と、
前記第２のドレイン領域および前記第２のソース領域を同時に形成する工程と、
基板全面に層間絶縁膜を積層し、前記層間絶縁膜をエッチングしてトレンチ底部に前記第１のソース領域を露出させる工程と、
前記トレンチ内を、前記第１のソース領域に接触するポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層し、前記パッシベーション膜および前記層間絶縁膜をエッチングして前記第１のドレイン領域、前記ポリシリコン、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記第１のドレイン領域、前記ポリシリコン、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極および前記第３のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４３】
トレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記トレンチの底部に第２導電型の第１のソース領域を有し、前記トレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の拡張ドレイン領域およびチャネル領域となる第１導電型のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備するトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第２のゲート酸化膜および第２のゲート電極を有し、該第２のゲート電極を挟んで基板表面層に第１導電型の第２のドレイン領域および第１導電型の第２のソース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第１のプレーナ型ＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備する第２のプレーナ型ＭＯＳＦＥＴと、が同一半導体基板上に形成された半導体装置を製造するにあたって、
前記半導体基板に前記拡張ドレイン領域を形成する工程と、
前記トレンチを形成する工程と、
前記ベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第１のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する工程と、
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を形成する工程と、
前記第１のドレイン領域、前記第１のソース領域、前記第３のドレイン領域および前記第３のソース領域を同時に形成する工程と、
前記第２のドレイン領域および前記第２のソース領域を同時に形成する工程と、
基板全面に層間絶縁膜を積層し、前記層間絶縁膜をエッチングしてトレンチ底部に前記第１のソース領域を露出させる工程と、
前記トレンチ内側に、前記第１のソース領域に接触するバリアメタル層を形成する工程と、
前記トレンチ内を、前記バリアメタル層に接触するポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層し、前記パッシベーション膜および前記層間絶縁膜をエッチングして前記第１のドレイン領域、前記ポリシリコン、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記第１のドレイン領域、前記ポリシリコン、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極および前記第３のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４４】
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を形成した後、基板全面に前記層間絶縁膜を積層する前に、前記トレンチの底部にプラグ領域を形成し、その後、前記層間絶縁膜をエッチングしてトレンチ底部に前記プラグ領域を露出させ、前記バリアメタル層を前記プラグ領域に接触させることを特徴とする請求項４３に記載の半導体装置の製造方法。
【請求項４５】
前記トレンチを形成した後、前記ベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する前に、前記トレンチの外側に、前記ベース領域と同じ導電型のボディ領域と、前記ベース領域と異なる導電型の拡張ドレイン領域とを、この順に二重拡散により形成することを特徴とする請求項４０に記載の半導体装置の製造方法。
【請求項４６】
第１のトレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記第１のトレンチの底部に第２導電型の第１のソース領域を有し、前記第１のトレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の第１の拡張ドレイン領域およびチャネル領域となる第１導電型の第１のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備する第１のトレンチ横型パワーＭＯＳＦＥＴと、第２のトレンチ内に第２のゲート酸化膜および第２のゲート電極を有し、前記第２のトレンチの底部に第１導電型の第２のソース領域を有し、前記第２のトレンチの外側に第１導電型の第２のドレイン領域を有し、前記第２のソース領域と前記第２のドレイン領域との間に第１導電型の第２の拡張ドレイン領域およびチャネル領域となる第２導電型の第２のベース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第２のトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備するプレーナ型ＭＯＳＦＥＴと、が同一半導体基板上に形成された半導体装置を製造するにあたって、
前記半導体基板に前記第１の拡張ドレイン領域および前記第２の拡張ドレイン領域を形成する工程と、
前記第１のトレンチおよび前記第２のトレンチを形成する工程と、
前記第１のベース領域となる領域および前記プレーナ型ＭＯＳＦＥＴのチャネル領域となる領域に同時に第１導電型の不純物を注入する工程と、
前記第２のベース領域となる領域に第２導電型の不純物を注入する工程と、
注入した不純物を拡散させて、前記第１のベース領域、前記第２のベース領域および前記プレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を形成する工程と、
前記第１のドレイン領域となる領域、前記第１のソース領域となる領域、前記第３のドレイン領域となる領域および前記第３のソース領域となる領域に同時に第２導電型の不純物を注入する工程と、
前記第２のドレイン領域となる領域および前記第２のソース領域となる領域に第１導電型の不純物を注入する工程と、
注入した不純物を拡散させて、前記第１のドレイン領域、前記第１のソース領域、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域を同時に形成する工程と、
基板全面に層間絶縁膜を積層し、前記層間絶縁膜をエッチングして前記第１のトレンチ底部および前記第２のトレンチ底部にそれぞれ前記第１のソース領域および前記第２のソース領域を露出させる工程と、
前記第１のトレンチ内および前記第２のトレンチ内をそれぞれ前記第１のソース領域に接触する第１のポリシリコンおよび前記第２のソース領域に接触する第２のポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層し、前記パッシベーション膜および前記層間絶縁膜をエッチングして前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域および前記第３のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域および前記第３のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極および前記第３のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４７】
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を形成した後、基板全面にポリシリコン層を積層し、該ポリシリコン層のパターニングをおこなって前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を同時に形成することを特徴とする請求項４６に記載の半導体装置の製造方法。
【請求項４８】
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を同時に形成することを特徴とする請求項４６または４７に記載の半導体装置の製造方法。
【請求項４９】
前記第１のトレンチを形成した後、前記第１のベース領域となる領域および前記プレーナ型ＭＯＳＦＥＴのチャネル領域となる領域に第１導電型の不純物を注入する前に、前記第１のトレンチの底部に、前記第１のベース領域と同じ導電型のボディ領域を形成することを特徴とする請求項４６〜４８のいずれか一つに記載の半導体装置の製造方法。
【請求項５０】
前記第２のトレンチを形成した後、前記第２のベース領域となる領域に第２導電型の不純物を注入する前に、前記第２のトレンチの底部に、前記第２のベース領域と同じ導電型のボディ領域を形成することを特徴とする請求項４６〜４９のいずれか一つに記載の半導体装置の製造方法。
【請求項５１】
第１のトレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記第１のトレンチの底部に第２導電型の第１のソース領域を有し、前記第１のトレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の第１の拡張ドレイン領域およびチャネル領域となる第１導電型の第１のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備する第１のトレンチ横型パワーＭＯＳＦＥＴと、第２のトレンチ内に第２のゲート酸化膜および第２のゲート電極を有し、前記第２のトレンチの底部に第１導電型の第２のソース領域を有し、前記第２のトレンチの外側に第１導電型の第２のドレイン領域を有し、前記第２のソース領域と前記第２のドレイン領域との間に第１導電型の第２の拡張ドレイン領域およびチャネル領域となる第２導電型の第２のベース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第２のトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備するプレーナ型ＭＯＳＦＥＴと、が同一半導体基板上に形成された半導体装置を製造するにあたって、
前記半導体基板に前記第１の拡張ドレイン領域および前記第２の拡張ドレイン領域を形成する工程と、
前記第１のトレンチおよび前記第２のトレンチを形成する工程と、
前記第１のベース領域となる領域および前記プレーナ型ＭＯＳＦＥＴのチャネル領域となる領域に同時に第１導電型の不純物を注入する工程と、
前記第２のベース領域となる領域に第２導電型の不純物を注入する工程と、
注入した不純物を拡散させて、前記第１のベース領域、前記第２のベース領域および前記プレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第１のゲート酸化膜、前記第２のゲート酸化膜および前記第３のゲート酸化膜を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極および前記第３のゲート電極を形成する工程と、
前記第１のドレイン領域となる領域、前記第１のソース領域となる領域、前記第３のドレイン領域となる領域および前記第３のソース領域となる領域に同時に第２導電型の不純物を注入する工程と、
前記第２のドレイン領域となる領域および前記第２のソース領域となる領域に第１導電型の不純物を注入する工程と、
注入した不純物を拡散させて、前記第１のドレイン領域、前記第１のソース領域、前記第２のドレイン領域、前記第２のソース領域、前記第３のドレイン領域および前記第３のソース領域を同時に形成する工程と、
基板全面に層間絶縁膜を積層し、前記層間絶縁膜をエッチングして前記第１のトレンチ底部および前記第２のトレンチ底部にそれぞれ前記第１のソース領域および前記第２のソース領域を露出させる工程と、
前記第１のトレンチ内側および前記第２のトレンチの内側に、それぞれ前記第１のソース領域に接触する第１のバリアメタル層および前記第２のソース領域に接触する第２のバリアメタル層を形成する工程と、
前記第１のトレンチ内および前記第２のトレンチ内をそれぞれ前記第１のバリアメタル層に接触する第１のポリシリコンおよび前記第２のバリアメタル層に接触する第２のポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層し、前記パッシベーション膜および前記層間絶縁膜をエッチングして前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域および前記第３のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域および前記第３のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極および前記第３のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５２】
前記第１のトレンチを形成した後、前記第１のベース領域となる領域および前記プレーナ型ＭＯＳＦＥＴのチャネル領域となる領域に第１導電型の不純物を注入する前に、前記第１のトレンチの外側に、第１導電型のボディ領域と第２導電型の拡張ドレイン領域とを、この順に二重拡散により形成することを特徴とする請求項４９に記載の半導体装置の製造方法。
【請求項５３】
前記第２のトレンチを形成した後、前記第２のベース領域となる領域に第２導電型の不純物を注入する前に、前記第２のトレンチの外側に、第２導電型のボディ領域と第１導電型の拡張ドレイン領域とを、この順に二重拡散により形成することを特徴とする請求項５０に記載の半導体装置の製造方法。
【請求項５４】
第１のトレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記第１のトレンチの底部に第２導電型の第１のソース領域を有し、前記第１のトレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の第１の拡張ドレイン領域およびチャネル領域となる第１導電型の第１のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備する第１のトレンチ横型パワーＭＯＳＦＥＴと、第２のトレンチ内に第２のゲート酸化膜および第２のゲート電極を有し、前記第２のトレンチの底部に第１導電型の第２のソース領域を有し、前記第２のトレンチの外側に第１導電型の第２のドレイン領域を有し、前記第２のソース領域と前記第２のドレイン領域との間に第１導電型の第２の拡張ドレイン領域およびチャネル領域となる第２導電型の第２のベース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第２のトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備する第１のプレーナ型ＭＯＳＦＥＴと、基板表面上に第４のゲート酸化膜および第４のゲート電極を有し、該第４のゲート電極を挟んで基板表面層に第１導電型の第４のドレイン領域および第１導電型の第４のソース領域を有し、前記第４のドレイン領域に電気的に接続する第４のドレイン電極と前記第４のソース領域に電気的に接続する第４のソース電極を具備する第２のプレーナ型ＭＯＳＦＥＴと、
が同一半導体基板上に形成された半導体装置を製造するにあたって、
前記半導体基板に前記第１の拡張ドレイン領域および前記第２の拡張ドレイン領域を形成する工程と、
前記第１のトレンチおよび前記第２のトレンチを形成する工程と、
前記第１のベース領域および前記第１のプレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第２のベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第１のゲート酸化膜、前記第２のゲート酸化膜、前記第３のゲート酸化膜および前記第４のゲート酸化膜を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極および前記第４のゲート電極を形成する工程と、
前記第１のドレイン領域、前記第１のソース領域、前記第３のドレイン領域および前記第３のソース領域を同時に形成する工程と、
前記第２のドレイン領域、前記第２のソース領域、前記第４のドレイン領域および前記第４のソース領域を同時に形成する工程と、
基板全面に層間絶縁膜を積層し、前記層間絶縁膜をエッチングして前記第１のトレンチ底部および前記第２のトレンチ底部にそれぞれ前記第１のソース領域および前記第２のソース領域を露出させる工程と、
前記第１のトレンチ内および前記第２のトレンチ内をそれぞれ前記第１のソース領域に接触する第１のポリシリコンおよび前記第２のソース領域に接触する第２のポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層し、前記パッシベーション膜および前記層間絶縁膜をエッチングして前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域、前記第３のソース領域、前記第４のドレイン領域および前記第４のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域、前記第３のソース領域、前記第４のドレイン領域および前記第４のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極、前記第３のソース電極、前記第４のドレイン電極および前記第４のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５５】
前記第１のゲート酸化膜、前記第２のゲート酸化膜、前記第３のゲート酸化膜および前記第４のゲート酸化膜を形成した後、基板全面にポリシリコン層を積層し、該ポリシリコン層のパターニングをおこなって前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極および前記第４のゲート電極を同時に形成することを特徴とする請求項５４に記載の半導体装置の製造方法。
【請求項５６】
前記第１のゲート酸化膜、前記第２のゲート酸化膜、前記第３のゲート酸化膜および前記第４のゲート酸化膜を同時に形成することを特徴とする請求項５４または５５に記載の半導体装置の製造方法。
【請求項５７】
前記第１のトレンチを形成した後、前記第１のベース領域および前記第１のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する前に、前記第１のトレンチの底部に、前記第１のベース領域と同じ導電型のボディ領域を形成することを特徴とする請求項５４〜５６のいずれか一つに記載の半導体装置の製造方法。
【請求項５８】
前記第２のトレンチを形成した後、前記第２のベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する前に、前記第２のトレンチの底部に、前記第２のベース領域と同じ導電型のボディ領域を形成することを特徴とする請求項５４〜５７のいずれか一つに記載の半導体装置の製造方法。
【請求項５９】
第１のトレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記第１のトレンチの底部に第２導電型の第１のソース領域を有し、前記第１のトレンチの外側に第２導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第２導電型の第１の拡張ドレイン領域およびチャネル領域となる第１導電型の第１のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備する第１のトレンチ横型パワーＭＯＳＦＥＴと、第２のトレンチ内に第２のゲート酸化膜および第２のゲート電極を有し、前記第２のトレンチの底部に第１導電型の第２のソース領域を有し、前記第２のトレンチの外側に第１導電型の第２のドレイン領域を有し、前記第２のソース領域と前記第２のドレイン領域との間に第１導電型の第２の拡張ドレイン領域およびチャネル領域となる第２導電型の第２のベース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第２のトレンチ横型パワーＭＯＳＦＥＴと、基板表面上に第３のゲート酸化膜および第３のゲート電極を有し、該第３のゲート電極を挟んで基板表面層に第２導電型の第３のドレイン領域および第２導電型の第３のソース領域を有し、前記第３のドレイン領域に電気的に接続する第３のドレイン電極と前記第３のソース領域に電気的に接続する第３のソース電極を具備する第１のプレーナ型ＭＯＳＦＥＴと、基板表面上に第４のゲート酸化膜および第４のゲート電極を有し、該第４のゲート電極を挟んで基板表面層に第１導電型の第４のドレイン領域および第１導電型の第４のソース領域を有し、前記第４のドレイン領域に電気的に接続する第４のドレイン電極と前記第４のソース領域に電気的に接続する第４のソース電極を具備する第２のプレーナ型ＭＯＳＦＥＴと、
が同一半導体基板上に形成された半導体装置を製造するにあたって、
前記半導体基板に前記第１の拡張ドレイン領域および前記第２の拡張ドレイン領域を形成する工程と、
前記第１のトレンチおよび前記第２のトレンチを形成する工程と、
前記第１のベース領域および前記第１のプレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第２のベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を同時に形成する工程と、
前記第１のゲート酸化膜、前記第２のゲート酸化膜、前記第３のゲート酸化膜および前記第４のゲート酸化膜を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極および前記第４のゲート電極を形成する工程と、
前記第１のドレイン領域、前記第１のソース領域、前記第３のドレイン領域および前記第３のソース領域を同時に形成する工程と、
前記第２のドレイン領域、前記第２のソース領域、前記第４のドレイン領域および前記第４のソース領域を同時に形成する工程と、
基板全面に層間絶縁膜を積層し、前記層間絶縁膜をエッチングして前記第１のトレンチ底部および前記第２のトレンチ底部にそれぞれ前記第１のソース領域および前記第２のソース領域を露出させる工程と、
前記第１のトレンチ内側および前記第２のトレンチの内側に、それぞれ前記第１のソース領域に接触する第１のバリアメタル層および前記第２のソース領域に接触する第２のバリアメタル層を形成する工程と、
前記第１のトレンチ内および前記第２のトレンチ内をそれぞれ前記第１のバリアメタル層に接触する第１のポリシリコンおよび前記第２のバリアメタル層に接触する第２のポリシリコンで埋める工程と、
基板全面にパッシベーション膜を積層し、前記パッシベーション膜および前記層間絶縁膜をエッチングして前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域、前記第３のソース領域、前記第４のドレイン領域および前記第４のソース領域を露出させる工程と、
前記パッシベーション膜上にメタル配線層を積層し、該メタル配線層のパターニングをおこなって前記第１のドレイン領域、前記第１のポリシリコン、前記第２のドレイン領域、前記第２のポリシリコン、前記第３のドレイン領域、前記第３のソース領域、前記第４のドレイン領域および前記第４のソース領域にそれぞれ接触する前記第１のドレイン電極、前記第１のソース電極、前記第２のドレイン電極、前記第２のソース電極、前記第３のドレイン電極、前記第３のソース電極、前記第４のドレイン電極および前記第４のソース電極を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６０】
前記第１のトレンチを形成した後、前記第１のベース領域および前記第１のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する前に、前記第１のトレンチの外側に、第１導電型のボディ領域と前記第１の拡張ドレイン領域とを、この順に二重拡散により形成することを特徴とする請求項５７に記載の半導体装置の製造方法。
【請求項６１】
前記第２のトレンチを形成した後、前記第２のベース領域および前記第２のプレーナ型ＭＯＳＦＥＴのチャネル領域を形成する前に、前記第２のトレンチの外側に、第２導電型のボディ領域と前記第２の拡張ドレイン領域とを、この順に二重拡散により形成することを特徴とする請求項５８に記載の半導体装置の製造方法。
【請求項６２】
トレンチ横型パワーＭＯＳＦＥＴのゲート酸化膜は、プレーナ型ＭＯＳＦＥＴのゲート酸化膜よりも厚いことを特徴とする請求項１〜９および請求項１７〜３６のいずれか一つに記載の半導体装置。
【請求項６３】
半導体基板表面に形成されてトレンチ内にゲート酸化膜およびゲート電極を有し、前記トレンチの底部にソース領域を有し、前記トレンチの外側に前記半導体基板表面層に形成されたドレイン領域を有し、前記ソース領域と前記ドレイン領域との間に拡張ドレイン領域およびチャネル領域となるベース領域を有し、前記ドレイン領域に電気的に接続するドレイン電極と前記ソース領域に電気的に接続するソース電極を具備する半導体装置において、
前記ソース領域は前記ベース領域内に形成され、
前記トレンチの底部に前記ベース領域と前記ソース電極を電気的に接続するためのプラグ領域を有し、
前記ソース電極は、前記トレンチ内を前記半導体基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる導電体に接触し、該導電体はバリアメタル層に接触し、該バリアメタル層が前記ソース領域およびプラグ領域に接触していることを特徴とする半導体装置。
【請求項６４】
第１のトレンチ内に第１のゲート酸化膜および第１のゲート電極を有し、前記第１のトレンチの底部に第１導電型の第１のソース領域を有し、前記第１のトレンチの外側に第１導電型の第１のドレイン領域を有し、前記第１のソース領域と前記第１のドレイン領域との間に第１導電型の第１の拡張ドレイン領域およびチャネル領域となる第２導電型の第１のベース領域を有し、前記第１のドレイン領域に電気的に接続する第１のドレイン電極と前記第１のソース領域に電気的に接続する第１のソース電極を具備する第１のトレンチ横型パワーＭＯＳＦＥＴと、
第２のトレンチ内に第２のゲート酸化膜および第２のゲート電極を有し、前記第２のトレンチの底部に第２導電型の第２のソース領域を有し、前記第２のトレンチの外側に第２導電型の第２のドレイン領域を有し、前記第２のソース領域と前記第２のドレイン領域との間に第２導電型の拡張ドレイン領域およびチャネル領域となる第１導電型の第２のベース領域を有し、前記第２のドレイン領域に電気的に接続する第２のドレイン電極と前記第２のソース領域に電気的に接続する第２のソース電極を具備する第２のトレンチ横型パワーＭＯＳＦＥＴと、
が同一半導体基板上に形成された半導体装置であって、
前記第１のソース電極は、前記第１のトレンチ内を基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる第１の導電体に接触し、該第１の導電体は第１のバリアメタル層に接触し、該第１のバリアメタル層が前記第１のソース領域に接触し、また、前記第２のソース電極は、前記第２のトレンチ内を基板表面からトレンチ底部まで伸びるＮ型またはＰ型の半導体よりなる第２の導電体に接触し、該第２の導電体は第２のバリアメタル層に接触し、該第２のバリアメタル層が前記第２のソース領域に接触していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にトレンチ横型パワーＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴ等のプレーナ型デバイスを同一半導体基板上に集積した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般に、パワーＭＯＳＦＥＴでは、高耐圧化を図るため、拡張ドレイン領域が設けられる。図２６５は、従来のｎチャネルのプレーナ型パワーＭＯＳＦＥＴの構成を示す縦断面図である。図２６５に示すように、Ｎ型拡張ドレイン領域１２は、Ｐ型半導体基板１１の表面に沿って、Ｎ型ドレイン領域１３およびドレイン電極１７を共通とする隣り合う素子のゲート電極１６，１６間にドレイン領域１３を囲むように設けられる。Ｐ型ベース領域１４、Ｎ型ソース領域１５およびソース電極１８は、拡張ドレイン領域１２から離れてその側方に設けられる。
【０００３】
ゲート電極１６は、ゲート酸化膜１９に連なる厚いフィールド酸化膜１０上に伸びており、フィールドプレートを構成している。なお、本明細書においては、プレーナ型デバイスにはプレーナ型パワーＭＯＳＦＥＴ等のパワーデバイスは含まれない。
【０００４】
プレーナ型パワーＭＯＳＦＥＴは、ＢｉＣＭＯＳ等のプレーナ型デバイスとほぼ同様のプロセスで製造される。そのため、プレーナ型パワーＭＯＳＦＥＴをプレーナ型デバイスと一緒に同一の半導体基板上に作製して１チップパワーＩＣを得ることは容易である。しかし、上述したようにプレーナ型パワーＭＯＳＦＥＴでは、拡張ドレイン領域１２が基板表面に沿って設けられるため、プレーナ型パワーＭＯＳＦＥＴとプレーナ型デバイスとで構成された１チップパワーＩＣでは集積度が低いという欠点がある。
【０００５】
そこで、高集積化が可能で、プレーナ型パワーＭＯＳＦＥＴと比べて単位面積当たりのオン抵抗が小さいという利点を有するトレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）が提案されている。図２６６に、従来のｎチャネルのＴＬＰＭの縦断面構成を示す。Ｐ型半導体基板２１にはトレンチ３０が形成されている。Ｎ型拡張ドレイン領域２２はトレンチ３０の側壁下部および底部に沿って設けられている。
【０００６】
拡張ドレイン領域２２の外側にはＰ型ボディ領域２４が設けられている。拡張ドレイン領域２２の内側にはＮ型ドレイン領域２３が設けられている。また、トレンチ３０の内側には、外側から順にゲート酸化膜２９、ゲート電極２６、層間絶縁膜３１およびドレインポリシリコン３２が設けられている。トレンチ３０の外側にはＰ型チャネル領域３３が設けられており、その上にはＮ型ソース領域２５が設けられている。ソース領域２５の外側はＰ型プラグ領域３４となっている。ソース電極２８は、ソース領域２５およびプラグ領域３４に共通に接触している。ドレイン電極２７はドレインポリシリコン３２を介してドレイン領域２３に電気的に接続している。
【０００７】
図２６６に示すＴＬＰＭの製造プロセスについて説明する。図２６７〜図２７４は、図２６６に示すＴＬＰＭの製造途中における縦断面図である。まず、半導体基板２１の表面にマスク酸化膜４１を形成し、その開口部にＲＩＥ（反応性イオンエッチング）によりトレンチ３０を形成する（図２６７）。トレンチ３０の内側にバッファ酸化膜４２を形成し、Ｂ１１をドーピングして（図２６８）、ボディ領域２４を形成する。つづいて、Ｐ３１をドーピングして（図２６９）、拡張ドレイン領域２２を形成する。そして、バッファ酸化膜４２を除去した後、トレンチ３０の内側にゲート酸化膜２９を形成する（図２７０）。
【０００８】
ついで、ポリシリコン４３をトレンチ３０の内側および基板表面に堆積し（図２７１）、それをエッチバックしてトレンチ３０の両側壁部分にのみ残してゲート電極２６を形成する（図２７２）。つづいて、ＬＰＣＶＤやＰ−ＴＥＯＳＣＶＤなどの成膜方法により、基板表面上よりもトレンチ底部の方が薄くなるように層間絶縁膜３１を積層する（図２７３）。そして、この層間絶縁膜３１のエッチバックをおこない、トレンチ底部に、層間絶縁膜３１およびゲート酸化膜２９を貫通するコンタクトホールを開口させる。
【０００９】
トレンチ底部のコンタクトホールを介して、トレンチ底部にドレイン領域２３を形成する。その後、トレンチ３０の中央部をドレインポリシリコン３２で埋める（図２７４）。しかる後、基板表面を覆う層間絶縁膜３１にコンタクトホールを開口し、チャネル領域３３、ソース領域２５およびプラグ領域３４を形成する。最後に、メタルをパターニングしてソース電極２８およびドレイン電極２７を形成し、図２６６に示す構成のＴＬＰＭが完成する。
【００１０】
上述したタイプのＴＬＰＭ（第１のタイプとする）では、トレンチ底部にドレイン領域２３が設けられているが、トレンチ底部にソース領域を設けたタイプ（第２のタイプとする）のＴＬＰＭも知られている。図２７５に示すように、第２のタイプのＴＬＰＭでは、Ｐ型半導体基板２１に形成されたトレンチ３０の底部にＮ型ソース領域２５が設けられている。また、トレンチ３０の側壁下部および底部に沿って、ソース領域２５を囲むように、Ｐ型ベース領域４５が設けられている。
【００１１】
トレンチ３０の外側には、Ｎ型拡張ドレイン領域２２が設けられている。拡張ドレイン領域２２の基板表面層には、Ｎ型ドレイン領域２３が設けられている。トレンチ３０の内側には、外側から順にゲート酸化膜２９、ゲート電極２６、層間絶縁膜３１およびソースポリシリコン４６が設けられている。ソース電極２８は、ソースポリシリコン４６を介してソース領域２５に電気的に接続している。ドレイン電極２７はドレイン領域２３に接触している。
【００１２】
上述したように、第１のタイプのＴＬＰＭでは、ドレインポリシリコン３２の外側に層間絶縁膜３１を介してゲート電極２６が設けられており、さらにその外側にゲート酸化膜２９を介して拡張ドレイン領域２２が設けられている。そのため、第１のタイプのＴＬＰＭでは、スイッチング特性の低下を招く要因となるゲート−ドレイン間の帰還容量が、ゲート電極２６と拡張ドレイン領域２２との間だけでなく、ドレインポリシリコン３２とゲート電極２６との間にも存在する。それに対して、第２のタイプのＴＬＰＭでは、ゲート−ドレイン間の帰還容量は、ゲート電極２６と拡張ドレイン領域２２との間に存在するだけであるため、第１のタイプのＴＬＰＭに比べて、スイッチング特性が大幅に改善されるという利点がある。
【００１３】
【発明が解決しようとする課題】
しかしながら、第１のタイプのＴＬＰＭについて上述した製造プロセスはＴＬＰＭの単体を製造するためのプロセスであり、一般的なＣＭＯＳやＢｉＣＭＯＳ等のプレーナ型デバイスの製造プロセスと共通化されていない。また、第２のタイプのＴＬＰＭの製造プロセスについては、説明を省略したが、おおよそ第１のタイプのＴＬＰＭの製造プロセスと同じであり、これも一般的なＣＭＯＳやＢｉＣＭＯＳ等のプレーナ型デバイスの製造プロセスと共通化されていない。そのため、従来、ＴＬＰＭとプレーナ型デバイスとで１チップパワーＩＣを構成するには、ＴＬＰＭとプレーナ型デバイスとを別々のプロセスで作製し、相互に電気的に接続するためにＴＬＰＭとプレーナ型デバイスとを共通のプリント基板に対してボンディングワイヤにより電気的に接続する必要がある。
【００１４】
したがって、コストの上昇だけでなく、集積度の低下やボンディングワイヤによるオン抵抗の上昇などの不利益がもたらされ、高集積化が可能で単位面積当たりのオン抵抗が小さいというＴＬＰＭの利点を十分にいかすことができないという問題点がある。
【００１５】
本発明は、上記問題点に鑑みてなされたものであって、ＴＬＰＭとプレーナ型デバイスとを同一半導体基板上に有するＩＣチップの小型化、低オン抵抗化および低コスト化を実現可能な半導体装置を提供することを目的とする。また、本発明は、小型でオン抵抗が低い、ＴＬＰＭとプレーナ型デバイスとを同一半導体基板上に有するＩＣチップを、低コストで製造可能な半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ＴＬＰＭのゲート電極とプレーナ型デバイスのゲート電極とを同一のポリシリコン層のパターニングにより形成し、またＴＬＰＭのドレイン電極およびソース電極と、プレーナ型デバイスのドレイン電極およびソース電極とを同一のメタル配線層のパターニングにより形成する。この発明によれば、ドレイン電極およびソース電極を構成するメタル配線層と、ゲート電極を構成するポリシリコン層を介して、ＴＬＰＭとプレーナ型デバイスとが相互に電気的に接続される。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す縦断面図である。図１に示すように、Ｐ型半導体基板５１の表面層にＰウェル領域５２，５３およびＮウェル領域５４が形成されており、一方のＰウェル領域５２に、第１のタイプ、すなわちトレンチ底部でドレインコンタクトをとるタイプのＴＬＰＭ１００が形成され、他方のＰウェル領域５３にＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）２００が形成され、Ｎウェル領域５４にＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳとする）３００が形成されている。
【００１８】
なお、以下の説明では、便宜上、ＴＬＰＭが形成されるＰウェル領域を第１のＰウェル領域５２とし、ＮＭＯＳが形成されるＰウェル領域を第２のＰウェル領域５３として区別する。ＴＬＰＭ１００、ＮＭＯＳ２００およびＰＭＯＳ３００は選択酸化膜（ＬＯＣＯＳ）６３により素子分離されている。
【００１９】
まず、ＴＬＰＭ１００について説明する。第１のＰウェル領域５２において、第１のＰウェル領域５２とほぼ同じ深さのトレンチ１３０が形成されている。このトレンチ１３０の側部および底部はＰ型フィールド領域１４４により囲まれている。また、トレンチ１３０の側部および底部に沿って、フィールド領域１４４よりも浅いＮ型拡張ドレイン領域１２２が設けられている。拡張ドレイン領域１２２の内側にはＮ型ドレイン領域１２３が設けられている。トレンチ１３０の内側には、外側から順にゲート酸化膜１２９、ゲート電極１２６、酸化膜（後述するシャドウ酸化膜６８の一部）、層間絶縁膜１３１およびドレインポリシリコン１３２が設けられている。
【００２０】
基板表面層において、トレンチ１３０の外側にはＰ型チャネル領域１３３が設けられており、その表面層にはＮ型ソース領域１２５が設けられている。ソース領域１２５の外側はＰ型プラグ領域１３４となっている。ソース電極１２８は、層間絶縁膜１３１およびパッシベーション膜７１を貫通してソース領域１２５およびプラグ領域１３４に共通に接触している。このように、ソース領域１２５とプラグ領域１３４とソース電極１２８とが互いに電気的に接触していることによって、基板５１との接地がよく、大電流でも耐圧低下が起こらない。ドレイン電極１２７は、パッシベーション膜７１を貫通し、ドレインポリシリコン１３２を介してドレイン領域１２３に電気的に接続している。
【００２１】
つぎに、ＮＭＯＳ２００について説明する。第２のＰウェル領域５３の表面層にＰ型チャネル領域２３３が形成され、その中にＮ型ドレイン領域２２３およびＮ型ソース領域２２５が形成されている。ドレイン領域２２３とソース領域２２５との間の基板表面にはゲート酸化膜２２９が形成されており、その上にゲート電極２２６が形成されている。ドレイン電極２２７およびソース電極２２８は、層間絶縁膜１３１およびパッシベーション膜７１を貫通してドレイン領域２２３およびソース領域２２５にそれぞれ接触している。
【００２２】
つぎに、ＰＭＯＳ３００について説明する。Ｎウェル領域５４の表面層にＮ型チャネル領域３３３が形成され、その中にＰ型ドレイン領域３２３およびＰ型ソース領域３２５が形成されている。ドレイン領域３２３とソース領域３２５との間の基板表面にはゲート酸化膜３２９が形成されており、その上にゲート電極３２６が形成されている。ドレイン電極３２７およびソース電極３２８は、層間絶縁膜１３１およびパッシベーション膜７１を貫通してドレイン領域３２３およびソース領域３２５にそれぞれ接触している。
【００２３】
図１に示す半導体装置の製造プロセスについて説明する。図２〜図２７は、図１に示す半導体装置の製造途中における縦断面図である。まず、半導体基板５１の表面層にＮウェル領域５４を選択的に形成し、基板表面に形成した選択酸化膜５５をマスクとして第１のＰウェル領域５２および第２のＰウェル領域５３を形成する（図２）。その後、選択酸化膜５５を完全に除去する（図３）。
【００２４】
つづいて、基板表面にバッファ酸化膜５６を形成し（図４）、その上にマスク酸化膜５７を形成する（図５）。さらにマスク酸化膜５７の上に、トレンチ形成領域を開口させたマスク５８を設ける（図６）。このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、ＲＩＥによりトレンチエッチングをおこなって第１のＰウェル領域５２にトレンチ１３０を形成する。トレンチ１３０の内側にバッファ酸化膜５９を形成し（図７）、トレンチ底部にＢ１１をドーピングして（図８）、フィールド領域１４４を形成する（図９）。その後、マスク酸化膜５７およびバッファ酸化膜５６，５９を完全に除去する（図１０）。
【００２５】
つづいて、基板表面およびトレンチ１３０の内側にバッファ酸化膜６０を形成し（図１１）、その上に窒化シリコン膜６１を形成する。さらにその上に、素子分離領域を開口させたマスク６２を設ける（図１２）。このマスク６２を用いて窒化シリコン膜６１のパターニングをおこない、マスク６２を除去する（図１３）。基板表面に残留した窒化シリコン膜６１をマスクとして熱酸化をおこない、素子分離のための選択酸化膜６３を形成する（図１４）。
【００２６】
つづいて、基板表面上に、トレンチ１３０の上方を開口させたマスク６４を形成し、Ｐ３１をドーピングして（図１５）、拡張ドレイン領域１２２を形成する（図１６）。その後、基板表面上に、ＴＬＰＭおよびＮＭＯＳのそれぞれのチャネル領域を開口させたマスク６５を形成する。Ｂ１１をドーピングして（図１７）、第１のＰウェル領域５２内にＴＬＰＭのチャネル領域１３３を形成すると同時に、第２のＰウェル領域５３内にＮＭＯＳのチャネル領域２３３を形成する。そして、マスク６５を除去する（図１８）。
【００２７】
つづいて、基板表面上に、ＰＭＯＳのチャネル領域を開口させたマスク６６を形成し、Ｐ３１をドーピングして（図１９）、Ｎウェル領域５４内にＰＭＯＳのチャネル領域３３３を形成する。そしてバッファ酸化膜６０を除去し、トレンチ１３０の内側および基板表面にそれぞれＴＬＰＭ、ＮＭＯＳおよびＰＭＯＳのゲート酸化膜１２９，２２９，３２９となる共通の薄い酸化膜を形成し、その上にポリシリコン層１４３を積層する（図２０）。なお、図１５、図１６と、図１７、図１８の工程の順序を逆にしてもかまわない。
【００２８】
さらにその上に、ＮＭＯＳおよびＰＭＯＳのゲート電極上にのみマスク６７を形成する（図２１）。このマスク６７を用いてポリシリコン層１４３のエッチングをおこない、トレンチ１３０の内部のセルフアラインメントによりＴＬＰＭのゲート電極１２６、ＮＭＯＳのゲート電極２２６およびＰＭＯＳのゲート電極３２６を同時に形成する。そして、マスク６７を除去する（図２２）。
【００２９】
シャドウ酸化膜６８を形成してＴＬＰＭのゲート電極１２６、ＮＭＯＳのゲート電極２２６およびＰＭＯＳのゲート電極３２６を覆う。その後、基板表面上に、ＴＬＰＭのソース領域とドレイン領域、およびＮＭＯＳ形成領域を開口させたマスク６９を形成する。Ａｓ７５をドーピングして（図２３）、トレンチ１３０の底部にＴＬＰＭのドレイン領域１２３、トレンチ１３０の外側にＴＬＰＭのソース領域１２５、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３を同時に形成する。そして、マスク６９を除去する。
【００３０】
つづいて、基板表面上に、ＴＬＰＭのプラグ領域、およびＰＭＯＳ形成領域を開口させたマスク７０を形成する。Ｂ１１をドーピングして（図２４）、ＴＬＰＭのソース領域１２５の外側にプラグ領域１３４、ＰＭＯＳのチャネル領域３３３内にソース領域３２５およびドレイン領域３２３を同時に形成する。マスク７０を除去し、基板全面に層間絶縁膜１３１を積層する（図２５）。そして、層間絶縁膜１３１の、トレンチ１３０の内部の部分をセルフアライメントによりエッチングしてコンタクトホールを開口させ、さらにトレンチ内部をドレインポリシリコン１３２で埋める（図２６）。そして、基板全面にパッシベーション膜７１を形成する（図２７）。なお、図２３の工程と図２４の工程の順序を逆にしてもかなわない。
【００３１】
つづいて、パッシベーション膜７１をパターニングしてコンタクトホールを開口させる。さらにその上にメタルをパターニングして、ＴＬＰＭのドレインポリシリコン１３２に接触するドレイン電極１２７、ＴＬＰＭのソース領域１２５とプラグ領域１３４に共通に接触するソース電極１２８、ＮＭＯＳのドレイン領域２２３に接触するドレイン電極２２７、ＮＭＯＳのソース領域２２５に接触するソース電極２２８、ＰＭＯＳのドレイン領域３２３に接触するドレイン電極３２７、およびＰＭＯＳのソース領域３２５に接触するソース電極３２８を同時に形成する。このようにして、図１に示すように同一半導体基板５１上にＴＬＰＭ１００、ＮＭＯＳ２００およびＰＭＯＳ３００が集積された半導体装置が完成する。
【００３２】
なお、図１に示すＴＬＰＭ１００ではトレンチ１３０が第１のＰウェル領域５２とほぼ同じ深さで形成されているが、図２８に示すＴＬＰＭ１０１のように、第１のＰウェル領域５２が、図１に示すＴＬＰＭ１００の場合よりも深く形成されており、ドレイン領域１２３が第１のＰウェル領域５２の中に形成された構成としてもよい。その反対に、図２９に示すＴＬＰＭ１０２のように、第１のＰウェル領域５２が、図１に示すＴＬＰＭ１００の場合よりも浅く形成されており、トレンチ１３０が第１のＰウェル領域５２を突き抜けた構成となっていてもよい。
【００３３】
また、図３０に示すＴＬＰＭ１０３のように、拡張ドレイン領域１２２を囲むＰ型ボディ領域１２４が設けられた構成としてもよい。この場合には、図１５に示す工程においてトレンチ１３０の底部にＰ３１をドーピングして拡張ドレイン領域１２２を形成する代わりに、ボディ領域１２４を形成した後に拡張ドレイン領域１２２を形成すればよい。このような構成にすると、比較的高濃度のＮ型不純物のドーズ量でも高耐圧で、かつ低オン抵抗のＴＬＰＭが得られるという利点がある。同様に、図２８において低オン抵抗化のために拡張ドレイン領域１２２の濃度を高くした場合でも、第１のＰウェル領域５２を拡張ドレイン領域１２２よりも深く形成することにより、耐圧も維持できる。
【００３４】
また、図３１に示すように、同一のウェル領域５２内に同一導電型チャネルの複数（図示例では２個だけ現われている）のＴＬＰＭ１０２が設けられた構成としてもよい。この場合には、図６および図７に示す工程において同一のウェル領域５２内に複数のトレンチを形成し、それ以降は、図８に示す工程以降でトレンチ１３０に対しておこなうプロセスを同時に複数のトレンチに対して適用すればよい。このような構成にすると、ＴＬＰＭ１０２，１０２の部分を大電流素子にすることができる。なお、ＴＬＰＭはＴＬＰＭ１００またはＴＬＰＭ１０１の構成でもよい。
【００３５】
また、図３２に示すように、バイポーラトランジスタ４００がＴＬＰＭ１０１とともに同一半導体基板５１上に集積された構成としてもよい。図３２に示す例では、バイポーラトランジスタ４００は、第３のＰウェル領域７２内に形成されている。第３のＰウェル領域７２内には第１のＰ型オフセット領域４０１およびＮウェル領域４０２が形成されている。Ｎウェル領域４０２内にはＮ型コレクタ領域４０３および第２のＰ型オフセット領域４０４が形成されている。第２のＰ型オフセット領域４０４内にはＰ型ベース領域４０５およびＮ型エミッタ領域４０６が形成されている。第１のＰ型オフセット領域４０１には高濃度のＰ型コンタクト領域４０７を介して基板ピックアップ電極４０８が電気的に接続されている。
【００３６】
また、コレクタ領域４０３、ベース領域４０５およびエミッタ領域４０６にはそれぞれコレクタ電極４０９、ベース電極４１０およびエミッタ電極４１１が接触している。これら基板ピックアップ電極４０８、コレクタ電極４０９、ベース電極４１０およびエミッタ電極４１１は、ＴＬＰＭ１０１、ＰＭＯＳ３００および図には現われていないＮＭＯＳ（２００）のドレイン電極１２７，３２７（２２７）およびソース電極１２８，３２８（２２８）と同時に形成される。なお、ＴＬＰＭはＴＬＰＭ１００、ＴＬＰＭ１０２またはＴＬＰＭ１０３の構成でもよい。
【００３７】
また、図３３に示すように、抵抗素子５００がＴＬＰＭ１０１とともに同一半導体基板５１上に集積された構成としてもよい。図３３に示す例では、抵抗素子５００は、第４のＰウェル領域７３内に形成されている。第４のＰウェル領域７３内にはＮウェル領域５０１が形成されている。Ｎウェル領域５０１内にはＰ型オフセット領域５０２により分離された高濃度のＮ型コンタクト領域５０３，５０４が形成されている。Ｎ型コンタクト領域５０３，５０４には電極５０５，５０６が接触している。電極５０５，５０６はＴＬＰＭ１０１、ＰＭＯＳ３００および図には現われていないＮＭＯＳ（２００）のドレイン電極１２７，３２７（２２７）およびソース電極１２８，３２８（２２８）と同時に形成される。なお、ＴＬＰＭはＴＬＰＭ１００、ＴＬＰＭ１０２またはＴＬＰＭ１０３の構成でもよい。
【００３８】
また、図３４に示すように、キャパシタンス６００がＴＬＰＭ１０１とともに同一半導体基板５１上に集積された構成としてもよい。図３４に示す例では、キャパシタンス６００は、第５のＰウェル領域７４内に形成されている。第５のＰウェル領域７４内にはＮウェル領域６０１が形成されている。Ｎウェル領域６０１内には高濃度のＮ型コンタクト領域６０２が形成されている。Ｎ型コンタクト領域６０２には電極６０３が接触している。電極６０３はＴＬＰＭ１０１、ＰＭＯＳ３００および図には現われていないＮＭＯＳ（２００）のゲート電極１２６，３２６（２２６）と同時に形成される。なお、ＴＬＰＭはＴＬＰＭ１００、ＴＬＰＭ１０２またはＴＬＰＭ１０３の構成でもよい。
【００３９】
図３５は、本発明にかかる半導体装置を適用したパワーモジュールと従来のプレーナ型パワーＭＯＳＦＥＴを用いたパワーモジュールとで大きさを比較した様子を模式的に示す図である。図３５に示すように、本発明にかかる半導体装置を適用したパワーモジュール１では、ＩＣチップの大きさは２．１ｍｍ×３．５ｍｍであり、上述したＴＬＰＭ１０１〜１０３等により構成されるパワー部２の面積は３．２ｍｍ２であり、ＮＭＯＳ２００、ＰＭＯＳ３００、バイポーラトランジスタ４００、抵抗素子５００およびキャパシタンス６００などにより構成される制御部３の面積は４ｍｍ２である。
【００４０】
それに対して、従来のプレーナ型パワーＭＯＳＦＥＴを用いたパワーモジュール４では、ＩＣチップの大きさは３．５ｍｍ×３．５ｍｍであり、プレーナ型パワーＭＯＳＦＥＴ等により構成されるパワー部５の面積は８ｍｍ２であり、制御部６の面積は４ｍｍ２である。
【００４１】
上述した実施の形態１によれば、ＴＬＰＭ１００，１０１，１０２，１０３のゲート電極１２６、ＮＭＯＳ２００のゲート電極２２６およびＰＭＯＳ３００のゲート電極３２６が同一のポリシリコン層１４３のパターニングにより形成され、またＴＬＰＭ１００，１０１，１０２，１０３のドレイン電極１２７およびソース電極１２８、ＮＭＯＳ２００のドレイン電極２２７およびソース電極２２８、ならびにＰＭＯＳ３００のドレイン電極３２７およびソース電極３２８が同一のメタル配線層のパターニングにより形成されているので、このメタル配線層および前記ポリシリコン層１４３を介してＴＬＰＭ１００と、ＮＭＯＳ２００およびＰＭＯＳ３００とを相互に電気的に接続することが可能である。したがって、従来のようにプリント基板に対するワイヤボンディングをおこなわずに済むため、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。
【００４２】
また、実施の形態１によれば、ＴＬＰＭ１００のチャネル領域１３３とＮＭＯＳ２００のチャネル領域２３３とが同時に形成され、ＴＬＰＭ１００のゲート電極１２６とＮＭＯＳ２００のゲート電極２２６とＰＭＯＳ３００のゲート電極３２６とが同時に形成され、ＴＬＰＭ１００のドレイン領域１２３およびソース領域１２５と、ＮＭＯＳ２００のソース領域２２５およびドレイン領域２２３とが同時に形成され、ＴＬＰＭ１００のプラグ領域１３４とＰＭＯＳ３００のソース領域３２５およびドレイン領域３２３とが同時に形成され、ＴＬＰＭ１００のドレイン電極１２７およびソース電極１２８と、ＮＭＯＳ２００のドレイン電極２２７およびソース電極２２８と、ＰＭＯＳ３００のドレイン電極３２７およびソース電極３２８とが同時に形成されるので、製造工程の増大によるコスト増を抑制することができる。
【００４３】
実施の形態２．
図３６は、本発明の実施の形態２にかかる半導体装置の構成を示す縦断面図である。実施の形態２にかかる半導体装置が図１に示す実施の形態１と異なるのは、ＴＬＰＭとしてフィールド領域のないＴＬＰＭ１０４が形成されていることと、このＴＬＰＭ１０４が、トレンチ１３０の下部を含めて概ね一定の深さのＰウェル領域７５に形成されていることである。ＴＬＰＭ１０４のその他の構成は、図１に示す半導体装置のＴＬＰＭ１００と同じであるので、説明を省略する。なお、実施の形態１と同様の構成については実施の形態１と同一の符号を付して説明を省略する。
【００４４】
図３６に示す半導体装置の製造プロセスについて説明する。図３７〜図４７は、図３６に示す半導体装置の製造途中における縦断面図である。まず、半導体基板５１の表面層にＮウェル領域５４を選択的に形成し、拡散酸化によりＮウェル領域５４の表面に選択酸化膜５５を形成する（図３７）。その後、基板表面上に、トレンチ形成領域を開口させたマスク５８を形成する（図３８）。このマスク５８を用いてトレンチエッチングをおこない、トレンチ１３０を形成する（図３９）。そして、マスク５８を除去する（図４０）。
【００４５】
つづいて、トレンチ１３０の側壁にバッファ酸化膜５９を形成し、選択酸化膜５５をマスクとしてトレンチ１３０の外側領域、トレンチ底部およびＮＭＯＳ形成領域にＢ１１をドーピングして（図４１）、第１のＰウェル領域７５および第２のＰウェル領域５３を形成する（図４２）。そして、選択酸化膜５５およびバッファ酸化膜５９を完全に除去した後（図４３）、基板表面およびトレンチ１３０の内側にバッファ酸化膜６０を形成する（図４４）。その上に窒化シリコン膜６１を形成し（図４５）、パターニングをおこなって素子分離領域を開口させたマスクを形成し（図４６）、熱酸化をおこなって素子分離のための選択酸化膜６３を形成する（図４７）。
【００４６】
これ以降、実施の形態１の図１５〜図２７に示す工程を順におこない、さらにパッシベーション膜７１の形成、各ドレイン電極および各ソース電極の形成をおこなうことによって、図３６に示す構成の半導体装置が完成する。
【００４７】
上述した実施の形態２によれば、実施の形態１と同様に、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られるという効果に加えて、Ｐウェル領域７５の深さがトレンチ１３０の下部を含めて概ね一定であるため、フィールド領域を設けなくてもパンチスルー、ラッチアップが起こらない任意の出力段のＴＬＰＭ１０４が得られるという効果を奏する。
【００４８】
実施の形態３．
本発明の実施の形態３にかかる半導体装置は、Ｐウェル領域５２，５３およびＮウェル領域５４の形成後、素子分離のための選択酸化膜６３を形成してからトレンチ１３０を形成したものである。したがって、完成した半導体装置の縦断面構成は、図１に示す実施の形態１と同じであるので、図示および説明を省略する。なお、実施の形態１と同様の構成については実施の形態１と同一の符号を付す。
【００４９】
図４８〜図６１は、本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。まず、実施の形態１の図２〜図３に示す工程と同様にして、半導体基板５１の表面層にＮウェル領域５４およびＰウェル領域５２，５３を選択的に形成した後、基板表面にバッファ酸化膜５６を形成する（図４８）。その上に窒化シリコン膜６１を形成し、さらにその上に、素子分離領域を開口させたマスク６２を設ける（図４９）。このマスク６２を用いて窒化シリコン膜６１のパターニングをおこない、マスク６２を除去する（図５０）。基板表面に残留した窒化シリコン膜６１をマスクとして熱酸化をおこない、素子分離のための選択酸化膜６３を形成する（図５１）。その後、窒化シリコン膜６１を除去する（図５２）。
【００５０】
再び、基板表面に窒化シリコン膜７６を積層し、さらにその上にマスク酸化膜５７を積層する（図５３）。さらにその上に、トレンチ形成領域を開口させたマスク５８を設ける（図５４）。このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、トレンチエッチングをおこなってトレンチ１３０を形成する（図５５）。そして、マスク酸化膜５７および窒化シリコン膜７６を除去し（図５６）、選択酸化膜６３を残して基板表面のバッファ酸化膜５６を除去する（図５７）。
【００５１】
つづいて、トレンチ１３０の内側にバッファ酸化膜５９を形成し、トレンチ１３０を除いて基板表面を覆うマスク７７を形成する（図５８）。マスク７７を用いてトレンチ底部にＢ１１をドーピングして（図５９）、フィールド領域１４４を形成する。そして、マスク７７を除去する（図６０）。つづいて、基板表面上に、トレンチ１３０の上方を開口させたマスク６４を形成し、Ｐ３１をドーピングする（図６１）。
【００５２】
これによって、図１６に示すように拡張ドレイン領域１２２が形成されるので、これ以降は、実施の形態１の図１７〜図２７に示す工程を順におこない、さらにパッシベーション膜の形成、各ドレイン電極および各ソース電極の形成をおこなうことによって、半導体装置が完成する。この実施の形態３によれば、実施の形態１と同様に、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。
【００５３】
実施の形態４．
図６２は、本発明の実施の形態４にかかる半導体装置の構成を示す縦断面図である。実施の形態４にかかる半導体装置が図１に示す実施の形態１と異なるのは、第２のＰウェル領域５３にＮＭＯＳ２００の代わりにＴＬＰＭが形成されており、このＴＬＰＭおよび第１のＰウェル領域５２に形成されたＴＬＰＭとして図２８に示すＴＬＰＭ１０１が形成されていることである。ＴＬＰＭ１０１の構成については、重複するので、説明を省略する。なお、実施の形態１と同様の構成については実施の形態１と同一の符号を付して説明を省略する。
【００５４】
図６２に示す半導体装置の製造プロセスについて説明する。図６３〜図７０は、図６２に示す半導体装置の製造途中における縦断面図である。まず、実施の形態１の図２〜図５に示す工程と同様にして、半導体基板５１の表面層にＮウェル領域５４およびＰウェル領域５２，５３を選択的に形成し、基板表面にバッファ酸化膜５６およびマスク酸化膜５７を順次形成する。さらにマスク酸化膜５７の上に、トレンチ形成領域を開口させたマスク５８を設ける（図６３）。
【００５５】
マスク酸化膜５７のパターニング、マスク５８の除去およびトレンチエッチングにより、第１のＰウェル領域５２および第２のＰウェル領域５３にそれぞれトレンチ１３０を形成する。各トレンチ１３０の内側にバッファ酸化膜５９を形成し（図６４）、各トレンチ底部にＢ１１をドーピングして（図６５）、各トレンチ１３０に対応してフィールド領域１４４を形成する（図６６）。
【００５６】
マスク酸化膜５７およびバッファ酸化膜５６，５９を除去した後、実施の形態１の図１０〜図１４に示す工程と同様にして、素子分離のための選択酸化膜６３を形成する。そして、基板表面上に、各トレンチ１３０の上方を開口させたマスク６４を形成し、Ｐ３１をドーピングして（図６７）、各トレンチ１３０に対応して拡張ドレイン領域１２２を形成する（図６８）。その後、基板表面上に、各ＴＬＰＭのチャネル領域を開口させたマスク６５を形成し、Ｂ１１をドーピングする（図６９）。それによって、第１のＰウェル領域５２および第２のＰウェル領域５３において、各ＴＬＰＭのチャネル領域１３３が形成される（図７０）。
【００５７】
マスク６５を除去した後、各ＴＬＰＭに対して実施の形態１の図１５〜図２７に示す工程を順におこない、さらにパッシベーション膜７１の形成、各ドレイン電極および各ソース電極の形成をおこなうことによって、図６２に示す構成の半導体装置が完成する。なお、拡張ドレイン領域１２２の濃度を高くして低オン抵抗化を図るために、図６２のＴＬＰＭ１０１の代わりに、Ｐウェル領域５２，５３が拡張ドレイン領域１２２よりも深く形成され、拡張ドレイン領域１２２がＰウェル領域５２，５３の中に形成された構成としてもよい。また、図６２のＴＬＰＭ１０１を図１のＴＬＰＭ１００，図３０のＴＬＰＭ１０３或いは図２９のＴＬＰＭ１０２で置き換えても構わない。この実施の形態４によれば、実施の形態１と同様に、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。
【００５８】
実施の形態５．
図７１は、本発明の実施の形態５にかかる半導体装置の構成を示す縦断面図である。実施の形態５にかかる半導体装置が図１に示す実施の形態１と異なるのは、Ｎウェル領域５４にＰＭＯＳ３００の代わりにＴＬＰＭ３０１が形成されていることである。図７１に示す第１のＰウェル領域５２に形成されたＴＬＰＭ１００のＮ型ドレイン領域１２３は、その形状がわずかに異なるが、図１に示すＴＬＰＭ１００のＮ型ドレイン領域１２３と同じである。なお、実施の形態１と同様の構成については実施の形態１と同一の符号を付して説明を省略する。
【００５９】
ＴＬＰＭ３０１について説明する。Ｎウェル領域５４にトレンチ３３０が形成されている。このトレンチ３３０の側部および底部はフィールド領域３４４により囲まれている。また、トレンチ３３０の側部および底部に沿って、フィールド領域３４４よりも浅いＰ型拡張ドレイン領域３５２が設けられている。拡張ドレイン領域３５２の内側にはＰ型ドレイン領域３５３が設けられている。トレンチ３３０の内側には、外側から順にゲート酸化膜３５９、ゲート電極３５６、酸化膜（後述するシャドウ酸化膜６８の一部）、層間絶縁膜１３１およびドレインポリシリコン３６２が設けられている。
【００６０】
基板表面層において、トレンチ３３０の外側にはＮ型チャネル領域３６３が設けられており、その表面層にはＰ型ソース領域３５５が設けられている。ソース領域３５５の外側はＮ型プラグ領域３６４となっている。ソース電極３５８は、層間絶縁膜１３１およびパッシベーション膜７１を貫通し、基板５１との接地をよくして大電流でも耐圧低下が起こらないようにするため、ソース領域３５５およびプラグ領域３６４に共通に接触している。ドレイン電極３５７は、パッシベーション膜７１を貫通し、ドレインポリシリコン３６２を介してドレイン領域３５３に電気的に接続している。
【００６１】
図７１に示す半導体装置の製造プロセスについて説明する。図７２〜図９０は、図７１に示す半導体装置の製造途中における縦断面図である。まず、実施の形態１の図２〜図５に示す工程と同様にして、半導体基板５１の表面層にＮウェル領域５４およびＰウェル領域５２，５３を選択的に形成し、基板表面にバッファ酸化膜５６およびマスク酸化膜５７を順次形成する。さらにマスク酸化膜５７の上に、トレンチ形成領域を開口させたマスク５８を設ける（図７２）。マスク酸化膜５７のパターニング、マスク５８の除去およびトレンチエッチングにより、第１のＰウェル領域５２にトレンチ１３０、およびＮウェル領域５４にトレンチ３３０を形成する。そして、各トレンチ１３０，３３０の内側にバッファ酸化膜５９を形成する（図７３）。
【００６２】
つづいて、Ｎウェル領域５４のトレンチ３３０をマスク７８により塞ぎ、第１のＰウェル領域５２のトレンチ１３０の底部にＢ１１をイオン注入する（図７４）。マスク７８を除去した後、第１のＰウェル領域５２のトレンチ１３０をマスク７９により塞ぎ、Ｎウェル領域５４のトレンチ３３０の底部にＰ３１をイオン注入する（図７５）。マスク７９を除去し、熱拡散をおこなうことによって、各トレンチ１３０，３３０に対応してフィールド領域１４４，３４４が形成される（図７６）。なお、図７４の工程と図７５の工程の順序を逆にしてもかなわない。
【００６３】
マスク酸化膜５７およびバッファ酸化膜５６，５９を除去した後、実施の形態１の図１０〜図１４に示す工程と同様にして、素子分離のための選択酸化膜６３を形成する。そして、基板表面上に、第１のＰウェル領域５２のトレンチ１３０の上方を開口させたマスク８０を形成し、Ｐ３１をイオン注入する（図７７）。マスク８０を除去した後、基板表面上に、Ｎウェル領域５４のトレンチ３３０の上方を開口させたマスク８１を形成し、Ｂ１１をイオン注入する（図７８）。マスク８１を除去し、熱拡散をおこなうことによって、各トレンチ１３０，３３０に対応して拡張ドレイン領域１２２，３５２が形成される。
【００６４】
その後、基板表面上に、第１のＰウェル領域５２に形成されるＴＬＰＭのチャネル領域および第２のＰウェル領域５３のＮＭＯＳ形成領域を開口させたマスク６５を形成し、Ｂ１１をイオン注入する（図７９）。マスク６５を除去した後、基板表面上に、Ｎウェル領域５４に形成されるＴＬＰＭのチャネル領域を開口させたマスク８２を形成し、Ｐ３１をイオン注入する（図８０）。マスク８２を除去し、熱拡散をおこなうことによって、第１のＰウェル領域５２にＴＬＰＭのチャネル領域１３３が形成され、第２のＰウェル領域５３にＮＭＯＳのチャネル領域２３３が形成され、さらにＮウェル領域５４にＴＬＰＭのチャネル領域３６３が形成される（図８１）。なお、図７９の工程と図８０の工程の順序を逆にしてもかなわない。
【００６５】
バッファ酸化膜６０を除去した後、トレンチ１３０，３３０の内側および基板表面にそれぞれＴＬＰＭおよびＮＭＯＳのゲート酸化膜１２９，３５９，２２９となる共通の薄い酸化膜を形成し、その上にポリシリコン層１４３を積層する（図８２）。さらにその上に、ＮＭＯＳのゲート電極上にのみマスク６７を形成する（図８３）。このマスク６７を用いてポリシリコン層１４３のエッチングをおこない、各トレンチ１３０，３３０の内部のセルフアラインメントにより各ＴＬＰＭのゲート電極１２６，３５６、およびＮＭＯＳのゲート電極２２６を同時に形成する（図８４）。
【００６６】
マスク６７を除去し、シャドウ酸化膜６８を形成してＴＬＰＭのゲート電極１２６、ＮＭＯＳのゲート電極２２６およびＴＬＰＭのゲート電極３５６を覆う（図８５）。その後、基板表面上に、第１のＰウェル領域５２に形成されるＴＬＰＭのソース領域とドレイン領域、およびＮＭＯＳ形成領域を開口させたマスク６９を形成し、Ａｓ７５をイオン注入する（図８６）。マスク６９を除去した後、基板表面上に、第１のＰウェル領域５２に形成されるＴＬＰＭのプラグ領域、およびＮウェル領域５４に形成されるＴＬＰＭのソース領域とドレイン領域を開口させたマスク７０を形成し、Ｂ１１をイオン注入する（図８７）。
【００６７】
マスク７０を除去し、熱拡散をおこなうことによって、第１のＰウェル領域５２に形成されるＴＬＰＭのドレイン領域１２３とソース領域１２５とプラグ領域１３４、ＮＭＯＳのソース領域２２５とドレイン領域２２３、およびＮウェル領域５４に形成されるＴＬＰＭのドレイン領域３５３とソース領域３５５とプラグ領域３６４が同時に形成される（図８８）。なお、図８６の工程と図８７の工程の順序を逆にしてもかなわない。
【００６８】
つづいて、基板全面に層間絶縁膜１３１を積層し、層間絶縁膜１３１の、各トレンチ１３０，３３０の内部の部分をセルフアライメントによりエッチングしてコンタクトホールを開口させ、さらに各トレンチ内部をドレインポリシリコン１３２，３６２で埋める（図８９）。そして、基板全面にパッシベーション膜７１を形成する（図９０）。
【００６９】
つづいて、パッシベーション膜７１をパターニングしてコンタクトホールを開口させる。さらにその上にメタルをパターニングして、第１のＰウェル領域５２に形成されるＴＬＰＭのドレイン電極１２７とソース電極１２８、Ｎウェル領域５４に形成されるＴＬＰＭのドレイン電極３５７とソース電極３５８、およびＮＭＯＳのドレイン電極２２７とソース電極２２８を同時に形成する。このようにして、図７１に示すように同一半導体基板５１上にＴＬＰＭ１００、ＮＭＯＳ２００およびＴＬＰＭ３０１が集積された半導体装置が完成する。なお、図７１に示す例では、ＴＬＰＭ１００が形成されたＰウェル領域５２とＴＬＰＭ３０１が形成されたＮウェル領域５４とは隣接しているが、隣接していない場合も同様である。
【００７０】
また、図７１のＴＬＰＭ１００において、低オン抵抗化のために拡張ドレイン領域１２２の濃度を高くした場合でも、第１のＰウェル領域５２を拡張ドレイン領域１２２より深く形成することにより、耐圧も維持できる。
【００７１】
なお、図７１において、Ｎ型のＴＬＰＭ１００とＰ型のＴＬＰＭ３０１とをもつＤＣ−ＤＣコンバータを形成する場合には、Ｎウェル領域５４をＰ型の拡張ドレイン領域３５２よりも深く形成し、拡張ドレイン領域３５２がＮウェル領域５４の中に形成された構造とする。こうすることで、次のような効果が得られる。すなわち、ＤＣ−ＤＣコンバータを形成するためには、Ｎ型ＴＬＰＭ１００とＰ型ＴＬＰＭ３０１のドレイン電極１２７，３５７を同電位にする必要がある。したがって、拡張ドレイン領域３５２がＮウェル領域５４よりも深く形成された場合、拡張ドレイン領域３５２とＰ型の基板５１とがつながって同電位となってしまう。一方、Ｎ型ＴＬＰＭ１００のソース電極１２８は、基板５１と同電位にあるため、ドレイン電極１２７，３５７が基板５１を通じてソース電極１２８とショートして、ＤＣ−ＤＣコンバータとしての機能を果たさなくなる。
【００７２】
このような不都合に対して、Ｎウェル領域５４を拡張ドレイン領域３５２よりも深く形成することで、拡張ドレイン領域３５２と基板５１とを分離できるので、ドレイン電極１２７，３５２がソース電極１２８とショートすることを防ぐことができる。
【００７３】
なお、図９１に示すＴＬＰＭ３０２のように、拡張ドレイン領域３５２を囲むＮ型ボディ領域３５４が設けられた構成としてもよい。この場合には、フィールド領域１４４，３４４および素子分離のための選択酸化膜６３の形成後、マスク８３を用いて第１のＰウェル領域５２のトレンチ１３０の底部にＢ１１をイオン注入し（図９２）、マスク８３の除去後、マスク８４を用いてＮウェル領域５４のトレンチ３３０の底部にＰ３１をイオン注入する（図９３）。なお、図９２の工程と図９３の工程の順序を逆にしてもかなわない。
【００７４】
そして、熱拡散により各トレンチ１３０，３３０に対応してボディ領域１２４，３５４を形成する（図９４）。マスク８４の除去後、マスク８０を用いて第１のＰウェル領域５２のトレンチ１３０の底部にＰ３１をイオン注入し（図９５）、マスク８０の除去後、マスク８１を用いてＮウェル領域５４のトレンチ３３０の底部にＢ１１をイオン注入する（図９６）。なお、図９４の工程と図９５の工程の順序を逆にしてもかなわない。
【００７５】
そして、熱拡散により各トレンチ１３０，３３０に対応して拡張ドレイン領域１２２，３５２を形成する。その後、マスク６５を用いて、第１のＰウェル領域５２に形成されるＴＬＰＭのチャネル形成領域および第２のＰウェル領域５３のＮＭＯＳ形成領域にＢ１１をイオン注入する（図９７）。これ以降は、図８０〜図９０に示す工程を順におこない、各ドレイン電極および各ソース電極の形成をおこなう。
【００７６】
この実施の形態５によれば、Ｐウェル領域５２およびＮウェル領域５４にそれぞれ導電型の異なるＴＬＰＭ１００または１０３およびＴＬＰＭ３０１，３０２が形成されるので、実施の形態１と同様に、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。
【００７７】
実施の形態６．
図９８は、本発明の実施の形態６にかかる半導体装置の構成を示す縦断面図である。図９８に示すように、Ｐ型半導体基板５１の表面層にＰウェル領域５２，５３およびＮウェル領域５４が形成されており、第１のＰウェル領域５２に、第２のタイプ、すなわちトレンチ底部でソースコンタクトをとるタイプのＴＬＰＭ１１００が形成され、第２のＰウェル領域５３にＮＭＯＳ２００が形成され、Ｎウェル領域５４にＰＭＯＳ３００が形成されている。ＴＬＰＭ１１００、ＮＭＯＳ２００およびＰＭＯＳ３００は選択酸化膜６３により素子分離されている。
【００７８】
ＴＬＰＭ１１００について説明する。第１のＰウェル領域５２にトレンチ１０３０が形成されている。このトレンチ１０３０の底部にＮ型ソース領域１０２５が設けられている。このソース領域１０２５を囲むように、トレンチ１０３０の側壁下部および底部に沿って、Ｐ型ベース領域１０４５が設けられている。トレンチ１０３０の外側には、第１のＰウェル領域５２よりも深いＮ型拡張ドレイン領域１０２２が設けられている。
【００７９】
拡張ドレイン領域１０２２の基板表面層には、Ｎ型ドレイン領域１０２３が設けられている。トレンチ１０３０の内側には、外側から順にゲート酸化膜１０２９、ゲート電極１０２６、層間絶縁膜１０３１（後述するシャドウ酸化膜６８の一部）およびソースポリシリコン１０４６が設けられている。ソース電極１０２８は、パッシベーション膜７１を貫通してソースポリシリコン１０４６に接触し、ソースポリシリコン１０４６を介してソース領域１０２５に電気的に接続している。ドレイン電極１０２７は、パッシベーション膜７１および層間絶縁膜１３１を貫通してドレイン領域１０２３に接触している。
【００８０】
ＮＭＯＳ２００およびＰＭＯＳ３００については、実施の形態１と同じであるので、説明を省略する。なお、実施の形態１と同様の構成については実施の形態１と同一の符号を付して説明を省略する。
【００８１】
図９８に示す半導体装置の製造プロセスについて説明する。図９９〜図１１８は、図９８に示す半導体装置の製造途中における縦断面図である。まず、図２に示すように、半導体基板５１の表面層に、リンをたとえばドーズ量０．３×１０１３〜１．５×１０１３ｃｍ−２でイオン注入し、拡散してＮウェル領域５４を選択的に形成する。つづいて、Ｎウェル領域５４上に形成された選択酸化膜５５をマスクとして、ホウ素をたとえばドーズ量０．５×１０１３〜１．５×１０１３ｃｍ−２でイオン注入し、拡散させて第１のＰウェル領域５２および第２のＰウェル領域５３を形成する。その後、図３に示すように、選択酸化膜５５を完全に除去する。
【００８２】
つづいて、基板表面にバッファ酸化膜５６を形成する。そして、その上に所望のパターンのマスク２００１を形成し、そのマスク２００１を用いて第１のＰウェル領域５２に、リン等のＮ型不純物をたとえばドーズ量０．４×１０１３〜１．８×１０１３ｃｍ−２でイオン注入する（図９９）。その後、注入した不純物を拡散させて拡張ドレイン領域１０２２を形成する。マスク２００１を除去した後、バッファ酸化膜５６の上にたとえば厚さ１μｍのマスク酸化膜５７を積層する（図１００）。
【００８３】
ついで、マスク酸化膜５７の上に、トレンチ形成領域を開口させたマスク５８を設ける（図１０１）。このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、ＲＩＥによりトレンチエッチングをおこなって第１のＰウェル領域５２に、たとえば深さ２．０μｍで幅３．０μｍのトレンチ１０３０を形成する。その後、マスク酸化膜５７を含む基板表面上の酸化膜をすべて除去する（図１０２）。
【００８４】
つづいて、基板表面およびトレンチ１０３０の内側にバッファ酸化膜６０を形成し（図１０３）、その上に窒化シリコン膜６１を形成する。さらにその上に、素子分離領域を開口させたマスク６２を設ける（図１０４）。このマスク６２を用いて窒化シリコン膜６１のパターニングをおこない、マスク６２を除去する（図１０５）。基板表面に残留した窒化シリコン膜６１をマスクとして熱酸化をおこない、素子分離のための選択酸化膜６３を形成する（図１０６）。
【００８５】
窒化シリコン膜６１を除去し、犠牲酸化をおこなった後、トレンチ１０３０の上方と、ＮＭＯＳのチャネル領域となる領域の上方を開口させたマスク６５を形成する。このマスク６５を用いて、ホウ素（Ｂ１１）等のＰ型不純物をたとえばドーズ量０．４×１０１４〜１×１０１４ｃｍ−２でイオン注入し（図１０７）、拡散させて、第１のＰウェル領域５２のトレンチ底面にベース領域１０４５を形成すると同時に、第２のＰウェル領域５３内にＮＭＯＳのチャネル領域２３３を形成する。そして、マスク６５を除去する（図１０８）。このようにすれば、ＴＬＰＭ１１００とＮＭＯＳ２００のチャネル領域を、１枚のマスク６５を用いて同時に形成することができるので、ウェハ１枚あたりのコストが安くなる。
【００８６】
つづいて、基板表面上に、ＰＭＯＳのチャネル領域となる領域を開口させたマスク６６を形成し、リン（Ｐ３１）等のＮ型不純物をイオン注入し（図１０９）、拡散させて、Ｎウェル領域５４内にＰＭＯＳのチャネル領域３３３を形成する。マスク６６と、基板表面およびトレンチ内側の薄い酸化膜を除去した後、ＴＬＰＭにはたとえば厚さ０．０６〜０．１μｍのゲート酸化膜１０２９を形成し、ＮＭＯＳおよびＰＭＯＳにはそれぞれたとえば厚さ０．０２〜０．１μｍのゲート酸化膜２２９，３２９を形成する。ここで、ＴＬＰＭ、ＮＭＯＳおよびＰＭＯＳのゲート酸化膜１０２９，２２９，３２９を、マスクを用いずに、同時に形成するようにしてもよい。そうすれば、工程の簡略化により、コストが低減する。なお、上記のベース領域１０４５、チャネル領域２３３の形成と、チャネル領域３３３の形成の順序を逆にしてもかまわない。
【００８７】
つづいて、ポリシリコン層１４３を積層し（図１１０）、そのポリシリコン層１４３の、ＮＭＯＳおよびＰＭＯＳのゲート電極となる部分の上にのみマスク６７を形成する（図１１１）。このマスク６７を用いて、たとえばＲＩＥ等によりポリシリコン層１４３の異方性エッチングをおこなう。それによって、ＮＭＯＳのゲート電極２２６およびＰＭＯＳのゲート電極３２６の形成と同時に、トレンチ１０３０の内部のセルフアラインメントによりＴＬＰＭのゲート電極１０２６が形成される。したがって、工程の簡略化により、コストが低減する。そして、マスク６７を除去する（図１１２）。
【００８８】
つづいて、シャドウ酸化膜６８を形成してＴＬＰＭのゲート電極１０２６、ＮＭＯＳのゲート電極２２６およびＰＭＯＳのゲート電極３２６を覆う（図１１３）。その後、基板表面上に、ＴＬＰＭのソース領域とドレイン領域、およびＮＭＯＳ形成領域を開口させたマスク６９を形成し、ヒ素（Ａｓ７５）等のＮ型不純物をイオン注入し（図１１４）、拡散させる。これによって、トレンチ１０３０の底部にＴＬＰＭのソース領域１０２５、トレンチ１０３０の外側にＴＬＰＭのドレイン領域１０２３、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３が同時に形成される。
【００８９】
マスク６９を除去した後、基板表面上に、ＰＭＯＳ形成領域を開口させたマスク７０を形成する。そして、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１１５）。不純物を拡散させてＰＭＯＳのチャネル領域３３３内にソース領域３２５およびドレイン領域３２３を形成した後、マスク７０を除去する（図１１６）。つづいて、基板全面に層間絶縁膜１３１を積層し、その層間絶縁膜１３１の、トレンチ１０３０の内側部分をセルフアライメントによりエッチングしてコンタクトホールを開口させる。さらに、トレンチ内部をソースポリシリコン１０４６で埋める（図１１７）。そして、基板全面にパッシベーション膜７１を形成する（図１１８）。なお、ソース領域１０２５、ドレイン領域１０２３、ソース領域２２５およびドレイン領域２２３の形成と、ソース領域３２５およびドレイン領域３２３の形成を逆にしてもかまわない。
【００９０】
つづいて、パッシベーション膜７１をパターニングしてコンタクトホールを開口させる。さらにその上にメタルをパターニングして、ＴＬＰＭのソースポリシリコン１０４６に接触するソース電極１０２８、ＴＬＰＭのドレイン領域１０２３に接触するドレイン電極１０２７、ＮＭＯＳのドレイン領域２２３に接触するドレイン電極２２７、ＮＭＯＳのソース領域２２５に接触するソース電極２２８、ＰＭＯＳのドレイン領域３２３に接触するドレイン電極３２７、およびＰＭＯＳのソース領域３２５に接触するソース電極３２８を同時に形成する。このようにして、図９８に示すように同一半導体基板５１上にＴＬＰＭ１１００、ＮＭＯＳ２００およびＰＭＯＳ３００が集積された半導体装置が完成する。
【００９１】
上述した製造プロセスによれば、二つのＰウェル領域５２，５３、Ｎウェル領域５４、拡張ドレイン領域１０２２およびベース領域１０４５について、基板表面からの、深さ方向への不純物の拡散長が、それぞれたとえば２．３〜２．６μｍ、３．４〜４．５μｍ、１．８〜２．１μｍおよび１．１〜１．２μｍのデバイスが得られる。また、素子耐圧が３０〜４０Ｖ程度で、オン抵抗が１０〜２０ｍΩ・ｍｍ２のＴＬＰＭ１１００が得られる。これは、図２６５に示す従来のプレーナ型パワーＭＯＳＦＥＴと比べると、同じ素子耐圧でオン抵抗が１／２〜１／３である。また、図９８のＴＬＰＭ１００において、低オン抵抗化のために拡張ドレイン領域１０２２の濃度を高くした場合でも、第１のＰウェル領域５２を拡張ドレイン領域１０２２より深く形成することにより、耐圧も維持できる。
【００９２】
なお、Ｐ型ベース領域１０４５および基板５１を接地するには、次のようにすればよい。まずパッシベーション膜７１をパターニングしてコンタクトホールを開口させる際、ＴＬＰＭ上、ＰＭＯＳ上、あるいはＮＭＯＳ上とは異なる位置にもコンタクトを開口し、その開口部にＰ型のプラグ領域を形成する。その後、メタルをパターニングする際に、Ｐ型のプラグ領域上にもメタルを残し、電極を形成する。この電極を接地することによりチャネル形成領域のＰ型領域１０４５フローティングを防ぎ、ＴＬＰＭ１１００の耐圧低下を防ぐことができる。
【００９３】
ここで、素子分離のための選択酸化膜６３を形成してから、トレンチ１０３０を形成することもできる。すなわち、図２、図３、図９９および図１００に示す順にしたがって、半導体基板５１の表面層にＮウェル領域５４およびＰウェル領域５２，５３を選択的に形成し、バッファ酸化膜５６を形成し、拡張ドレイン領域１０２２を形成する。その上に窒化シリコン膜６１を形成し、さらにその上に、素子分離領域を開口させたマスク６２を設ける（図１１９）。このマスク６２を用いて窒化シリコン膜６１のパターニングをおこない、マスク６２を除去する（図１２０）。基板表面に残留した窒化シリコン膜６１をマスクとして熱酸化をおこない、素子分離のための選択酸化膜６３を形成する（図１２１）。その後、窒化シリコン膜６１を除去する（図１２２）。
【００９４】
再び、基板表面に窒化シリコン膜７６を積層し、さらにその上にマスク酸化膜５７を積層する（図１２３）。さらにその上に、トレンチ形成領域を開口させたマスク５８を設ける（図１２４）。このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、トレンチエッチングをおこなってトレンチ１０３０を形成する（図１２５）。そして、マスク酸化膜５７および窒化シリコン膜７６を除去し（図１２６）、選択酸化膜６３を残して基板表面のバッファ酸化膜５６を除去する（図１２７）。その後、再びバッファ酸化をおこない、図１０７に示すように、トレンチ１０３０の上方と、ＮＭＯＳのチャネル領域となる領域の上方を開口させたマスク６５を形成し、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する。これ以降は、図１０８以降に示す工程と同じである。
【００９５】
上述した実施の形態６によれば、ＴＬＰＭ１１００のゲート電極１０２６、ＮＭＯＳ２００のゲート電極２２６およびＰＭＯＳ３００のゲート電極３２６が同一のポリシリコン層１４３のパターニングにより形成され、またＴＬＰＭ１１００のドレイン電極１０２７およびソース電極１０２８、ＮＭＯＳ２００のドレイン電極２２７およびソース電極２２８、ならびにＰＭＯＳ３００のドレイン電極３２７およびソース電極３２８が同一のメタル配線層のパターニングにより形成されているので、このメタル配線層および前記ポリシリコン層１４３を介してＴＬＰＭ１１００と、ＮＭＯＳ２００およびＰＭＯＳ３００とを相互に電気的に接続することが可能である。したがって、従来のようにプリント基板に対するワイヤボンディングをおこなわずに済むため、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。
【００９６】
また、実施の形態６によれば、ＴＬＰＭ１１００のベース領域１０４５とＮＭＯＳ２００のチャネル領域２３３とが同時に形成され、ＴＬＰＭ１１００のゲート電極１０２６とＮＭＯＳ２００のゲート電極２２６とＰＭＯＳ３００のゲート電極３２６とが同時に形成され、ＴＬＰＭ１１００のドレイン領域１０２３およびソース領域１０２５と、ＮＭＯＳ２００のソース領域２２５およびドレイン領域２２３とが同時に形成され、ＴＬＰＭ１１００のドレイン電極１０２７およびソース電極１０２８と、ＮＭＯＳ２００のドレイン電極２２７およびソース電極２２８と、ＰＭＯＳ３００のドレイン電極３２７およびソース電極３２８とが同時に形成されるので、製造工程の増大によるコスト増を抑制することができる。
【００９７】
実施の形態７．
図１２８は、本発明の実施の形態７にかかる半導体装置の構成を示す縦断面図である。図１２８に示すように、Ｐ型半導体基板５１の表面層にＰウェル領域５２，５３およびＮウェル領域５４が形成されており、第１のＰウェル領域５２に、トレンチ底部でソースコンタクトをとるタイプ（第２のタイプ）の第１のＴＬＰＭ１１０１が形成され、第２のＰウェル領域５３にＮＭＯＳ２００が形成され、Ｎウェル領域５４にトレンチ底部でソースコンタクトをとるタイプ（第２のタイプ）の第２のＴＬＰＭ１３００が形成されている。第１のＴＬＰＭ１１０１、ＮＭＯＳ２００および第２のＴＬＰＭ１３００は選択酸化膜６３により素子分離されている。
【００９８】
第１のＴＬＰＭ１１０１は、実施の形態６で説明したＴＬＰＭ１１００（図９８参照）と略同様であるが、実施の形態６のＴＬＰＭ１１００では、Ｎ型ソース領域１０２５が第１のＰウェル領域５２内にあるのに対して、実施の形態７の第１のＴＬＰＭ１１０１では、Ｎ型ソース領域１０２５が第１のＰウェル領域５２とＮ型拡張ドレイン領域１０２２にまたがっている。第１のＴＬＰＭ１１０１のその他の構成は、実施の形態６で説明したＴＬＰＭ１１００と同じであるので、同一の符号を付して説明を省略する。
【００９９】
第２のＴＬＰＭ１３００について説明する。Ｎウェル領域５４にトレンチ１３３０が形成されている。このトレンチ１３３０の底部にＰ型ソース領域１３２５が設けられている。このソース領域１３２５を囲むように、トレンチ１３３０の底部に沿って、Ｎ型ベース領域１３４５が設けられている。Ｎウェル領域５４内においてトレンチ１３３０の外側には、Ｎウェル領域５４よりも深いＰ型拡張ドレイン領域１３２２が設けられている。
【０１００】
拡張ドレイン領域１３２２の基板表面層には、Ｐ型ドレイン領域１３２３が設けられている。トレンチ１３３０の内側には、外側から順にゲート酸化膜１３２９、ゲート電極１３２６、層間絶縁膜１３３１（後述するシャドウ酸化膜６８の一部）およびソースポリシリコン１３４６が設けられている。ソース電極１３２８は、パッシベーション膜７１を貫通してソースポリシリコン１３４６に接触し、ソースポリシリコン１３４６を介してソース領域１３２５に電気的に接続している。ドレイン電極１３２７は、パッシベーション膜７１および層間絶縁膜１３１を貫通してドレイン領域１３２３に接触している。
【０１０１】
ＮＭＯＳ２００については、実施の形態１と同じであるので、説明を省略する。なお、実施の形態１と同様の構成については実施の形態１と同一の符号を付して説明を省略する。
【０１０２】
図１２８に示す半導体装置の製造プロセスについて説明する。図１２９〜図１４８は、図１２８に示す半導体装置の製造途中における縦断面図である。まず、図２、図３および図９９に示す順にしたがって、半導体基板５１の表面層にＮウェル領域５４およびＰウェル領域５２，５３を選択的に形成し、バッファ酸化膜５６を形成し、第１のＰウェル領域５２に、リン（Ｐ３１）等のＮ型不純物をたとえばドーズ量０．４×１０１３〜１．８×１０１３ｃｍ−２でイオン注入する。
【０１０３】
つづいて、マスク２００１を除去した後、所望のパターンのマスク２００２を形成し、そのマスク２００２を用いてＮウェル領域５４に、ホウ素（Ｂ１１）等のＰ型不純物をたとえばドーズ量０．６×１０１３〜１．８×１０１３ｃｍ−２でイオン注入する（図１２９）。その後、注入した不純物を拡散させてＮ型拡張ドレイン領域１０２２とＰ型拡張ドレイン領域１３２２を形成する。マスク２００２を除去した後、バッファ酸化膜５６の上にたとえば厚さ１μｍのマスク酸化膜５７を積層する（図１３０）。
【０１０４】
ついで、マスク酸化膜５７の上に、トレンチ形成領域を開口させたマスク５８を設ける（図１３１）。このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、ＲＩＥによりトレンチエッチングをおこなって、第１のＰウェル領域５２にトレンチ１０３０を形成すると同時に、Ｎウェル領域５４にトレンチ１３３０を形成する。ここで、二つのトレンチを区別するため、第１のＰウェル領域５２のトレンチ１０３０を第１のトレンチ１０３０とし、Ｎウェル領域５４のトレンチ１３３０を第２のトレンチ１３３０とする。その後、マスク酸化膜５７を含む基板表面上の酸化膜をすべて除去する（図１３２）。
【０１０５】
つづいて、基板表面およびトレンチ１０３０，１３３０の内側にバッファ酸化膜６０を形成し（図１３３）、その上に窒化シリコン膜６１を形成する（図１３４）。さらにその上に、素子分離領域を開口させたマスク６２を設ける（図１３５）。このマスク６２を用いて窒化シリコン膜６１のパターニングをおこない、マスク６２を除去する（図１３６）。基板表面に残留した窒化シリコン膜６１をマスクとして熱酸化をおこない、素子分離のための選択酸化膜６３を形成する（図１３７）。
【０１０６】
窒化シリコン膜６１を除去し、犠牲酸化をおこなった後、第１のトレンチ１０３０の上方と、ＮＭＯＳのチャネル領域となる領域の上方を開口させたマスク６５を形成する。このマスク６５を用いて、ホウ素（Ｂ１１）等のＰ型不純物をたとえばドーズ量０．４×１０１４〜１×１０１４ｃｍ−２でイオン注入する（図１３８）。つづいて、マスク６５を除去し、第２のトレンチ１３３０の上方を開口させたマスク２００３を形成する。このマスク２００３を用いて、リン（Ｐ３１）等のＮ型不純物をたとえばドーズ量０．４×１０１４〜１×１０１４ｃｍ−２でイオン注入する（図１３９）。
【０１０７】
その後、注入した不純物を拡散させる。これによって、第１のトレンチ１０３０の底面および第２のトレンチ１３３０の底面にそれぞれＰ型ベース領域１０４５およびＮ型ベース領域１３４５が形成され、同時に第２のＰウェル領域５３内にＮＭＯＳのチャネル領域２３３が形成される。そして、マスク２００３を除去する（図１４０）。なお、図１３８の工程と図１３９の工程の順序を逆にしてもかなわない。
【０１０８】
ついで、基板表面およびトレンチ１０３０，１３３０内側の薄い酸化膜を除去した後、第１のＴＬＰＭのゲート酸化膜１０２９、ＮＭＯＳのゲート酸化膜２２９および第２のＴＬＰＭのゲート酸化膜１３２９を形成する。ここで、第１のＴＬＰＭ、第２のＴＬＰＭおよびＮＭＯＳのゲート酸化膜１０２９，１３２９，２２９を、マスクを用いずに、同時に形成するようにしてもよい。そうすれば、工程の簡略化により、コストが低減する。
【０１０９】
つづいて、ポリシリコン層１４３を積層し（図１４１）、そのポリシリコン層１４３の、ＮＭＯＳのゲート電極となる部分の上にのみマスク６７を形成する（図１４２）。このマスク６７を用いて、たとえばＲＩＥ等によりポリシリコン層１４３の異方性エッチングをおこなう。それによって、ＮＭＯＳのゲート電極２２６の形成と同時に、第１および第２のトレンチ１０３０，１３３０の内部のセルフアラインメントにより第１のＴＬＰＭのゲート電極１０２６および第２のＴＬＰＭのゲート電極１３２６が形成される。したがって、工程の簡略化により、コストが低減する。そして、マスク６７を除去する（図１４３）。
【０１１０】
つづいて、シャドウ酸化膜６８を形成して第１および第２のＴＬＰＭのゲート電極１０２６，１３２６と、ＮＭＯＳのゲート電極２２６を覆う（図１４４）。その後、基板表面上に、第１のＴＬＰＭのソース領域とドレイン領域、およびＮＭＯＳ形成領域を開口させたマスク６９を形成し、ヒ素（Ａｓ７５）等のＮ型不純物をイオン注入する（図１４５）。つづいて、第２のＴＬＰＭのソース領域およびドレイン領域を開口させたマスク２００４を形成し、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１４６）。なお、図１４５の工程と図１４６の工程の順序を逆にしてもかなわない。
【０１１１】
つづいて、注入した不純物を拡散させる。これによって、第１のトレンチ１０３０の底部に第１のＴＬＰＭのソース領域１０２５、第１のトレンチ１０３０の外側に第１のＴＬＰＭのドレイン領域１０２３、第２のトレンチ１３３０の底部に第２のＴＬＰＭのソース領域１３２５、第２のトレンチ１３３０の外側に第２のＴＬＰＭのドレイン領域１３２３、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３が同時に形成される。そして、マスク２００４を除去する（図１４７）。
【０１１２】
つづいて、基板全面に層間絶縁膜１３１を積層し、その層間絶縁膜１３１の、第１および第２のトレンチ１０３０，１３３０の内側部分をセルフアライメントによりエッチングしてコンタクトホールを開口させる。さらに、第１のトレンチ１０３０内部をソースポリシリコン１０４６で埋め、第２のトレンチ１３３０内部をソースポリシリコン１３４６で埋める（図１４８）。そして、基板全面にパッシベーション膜７１を形成し、それをパターニングしてコンタクトホールを開口させる。
【０１１３】
さらにその上にメタルをパターニングして、第１のＴＬＰＭのソースポリシリコン１０４６に接触するソース電極１０２８、第１のＴＬＰＭのドレイン領域１０２３に接触するドレイン電極１０２７、第２のＴＬＰＭのソースポリシリコン１３４６に接触するソース電極１３２８、第２のＴＬＰＭのドレイン領域１３２３に接触するドレイン電極１３２７、ＮＭＯＳのドレイン領域２２３に接触するドレイン電極２２７、およびＮＭＯＳのソース領域２２５に接触するソース電極２２８を同時に形成する。このようにして、図１２８に示すように同一半導体基板５１上に第１のＴＬＰＭ１１０１、ＮＭＯＳ２００および第２のＴＬＰＭ１３００が集積された半導体装置が完成する。
【０１１４】
上述した製造プロセスによれば、二つのＰウェル領域５２，５３、Ｎウェル領域５４、Ｎ型拡張ドレイン領域１０２２、Ｐ型拡張ドレイン領域１３２２、Ｐ型ベース領域１０４５およびＮ型ベース領域１３４５について、基板表面からの、深さ方向への不純物の拡散長が、それぞれたとえば２．３〜２．６μｍ、３．４〜４．５μｍ、１．８〜２．１μｍ、２．３〜２．６μｍ、１．１〜１．２μｍおよび１．０〜１．１μｍのデバイスが得られる。また、素子耐圧が３０〜４０Ｖ程度で、オン抵抗が１０〜２０ｍΩ・ｍｍ２の第１のＴＬＰＭ１１０１が得られる。また、素子耐圧が３０〜４０Ｖ程度で、オン抵抗が２０〜３０ｍΩ・ｍｍ２の第２のＴＬＰＭ１３００が得られる。これは、図２６５に示す従来のプレーナ型パワーＭＯＳＦＥＴと比べると、同じ素子耐圧でオン抵抗が１／２〜１／３である。また、図１２８のＴＬＰＭ１０１において、低オン抵抗化のために拡張ドレイン領域１００２の濃度を高くした場合でも、第１のＰウェル領域５２を拡張ドレイン領域１０２２より深く形成することにより、耐圧も維持できる。
【０１１５】
なお、ＴＬＰＭ１１０１のＰ型ベース領域１０４５、基板５１およびＴＬＰＭ１３００のＮ型ベース領域１３４５を接地するためには、次のようにすればよい。まず、ウェル領域５２と５４は、それぞれ拡張ドレイン領域１０２２と１３２２より深く形成し、Ｐ型ベース領域１０４５およびＮ型ベース領域１３４５とそれぞれ接続させる。そしてパッシベーション膜７１をパターニングしてコンタクトホールを開口させる際、ウェル領域５２および５４上にも開口部を形成し、Ｐ型のプラグ領域およびＮ型のプラグ領域をそれぞれ形成する。その後、メタルをパターニングする際に、該Ｐ型のプラグ領域およびＮ型のプラグ領域上にもメタルを残し、電極を形成する。これらの電極を接地することによりチャネル形成領域のＰ型ベース領域１０４５およびＮ型ベース領域１３４５のフローティングを防ぎ、ＴＬＰＭ１１０１，１３００の耐圧低下を防ぐことができる。
【０１１６】
上述した実施の形態７によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。また、同一半導体基板上にｐチャネルＴＬＰＭとｎチャネルＴＬＰＭとを集積することができるので、集積度が大幅に向上し、従来のｐチャネルプレーナパワーＭＯＳＦＥＴとｎチャネルプレーナパワーＭＯＳＦＥＴとを集積したパワーＩＣに比べて、パワーＭＯＳＦＥＴ部分の面積を４０％程度にまで減らすことができる。
【０１１７】
実施の形態８．
図１４９は、本発明の実施の形態８にかかる半導体装置の構成を示す縦断面図である。図１４９に示すように、実施の形態８にかかる半導体装置は、実施の形態７にかかる半導体装置に、実施の形態１にかかる半導体装置のＰＭＯＳ３００を集積したものである。すなわち、Ｐ型半導体基板５１の表面層に第１のＰウェル領域５２、第１のＮウェル領域５４、第２のＰウェル領域５３および第２のＮウェル領域８５がこの順で形成されている。そして、第１のＰウェル領域５２に、トレンチ底部でソースコンタクトをとるタイプ（第２のタイプ）の第１のＴＬＰＭ１１０１が形成され、第１のＮウェル領域５４に、トレンチ底部でソースコンタクトをとるタイプ（第２のタイプ）の第２のＴＬＰＭ１３００が形成されている。
【０１１８】
また、第２のＰウェル領域５３にＮＭＯＳ２００が形成され、第２のＮウェル領域８５にＰＭＯＳ３００が形成されている。第１のＴＬＰＭ１１０１、第２のＴＬＰＭ１３００、ＮＭＯＳ２００およびＰＭＯＳ３００は選択酸化膜６３により素子分離されている。第１のＴＬＰＭ１１０１および第２のＴＬＰＭ１３００の構成については、実施の形態７において説明済みであり、また、ＮＭＯＳ２００およびＰＭＯＳ３００の構成については、実施の形態１において説明済みであるため、ここでは説明を省略する。
【０１１９】
図１４９に示す半導体装置の製造プロセスについて説明する。図１５０〜図１７３は、図１４９に示す半導体装置の製造途中における縦断面図である。まず、半導体基板５１の表面層に第１のＮウェル領域５４および第２のＮウェル領域８５を選択的に形成し、それらＮウェル領域５４，８５上に形成した選択酸化膜５５をマスクとして第１のＰウェル領域５２および第２のＰウェル領域５３を形成する（図１５０）。その後、選択酸化膜５５を完全に除去する（図１５１）。
【０１２０】
ついで、基板表面にバッファ酸化膜５６を形成する。そして、その上に所望のパターンのマスク２００１を形成し、そのマスク２００１を用いて第１のＰウェル領域５２に、リン（Ｐ３１）等のＮ型不純物をイオン注入する（図１５２）。つづいて、マスク２００１を除去した後、所望のパターンのマスク２００２を形成し、そのマスク２００２を用いて第１のＮウェル領域５４に、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１５３）。その後、注入した不純物を拡散させてＮ型拡張ドレイン領域１０２２とＰ型拡張ドレイン領域１３２２を形成する。マスク２００２を除去した後、バッファ酸化膜５６の上にマスク酸化膜５７を積層する（図１５４）。
【０１２１】
ついで、マスク酸化膜５７の上に、トレンチ形成領域を開口させたマスク５８を設ける（図１５５）。このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、ＲＩＥによりトレンチエッチングをおこなって、第１のＰウェル領域５２に第１のトレンチ１０３０を形成すると同時に、第１のＮウェル領域５４に第２のトレンチ１３３０を形成する。その後、マスク酸化膜５７を含む基板表面上の酸化膜をすべて除去する（図１５６）。
【０１２２】
つづいて、基板表面およびトレンチ１０３０，１３３０の内側にバッファ酸化膜６０を形成し（図１５７）、その上に窒化シリコン膜６１を形成する（図１５８）。さらにその上に、素子分離領域を開口させたマスク６２を設ける（図１５９）。このマスク６２を用いて窒化シリコン膜６１のパターニングをおこない、マスク６２を除去する（図１６０）。基板表面に残留した窒化シリコン膜６１をマスクとして熱酸化をおこない、素子分離のための選択酸化膜６３を形成する（図１６１）。
【０１２３】
窒化シリコン膜６１を除去し、犠牲酸化をおこなった後、第１のトレンチ１０３０の上方と、ＮＭＯＳのチャネル領域となる領域の上方を開口させたマスク６５を形成する。このマスク６５を用いて、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１６２）。そして、注入した不純物を拡散させて、第１のトレンチ１０３０の底面にＰ型ベース領域１０４５を形成するとともに、第２のＰウェル領域５３内にＮＭＯＳのチャネル領域２３３を形成し、マスク６５を除去する（図１６３）。
【０１２４】
ついで、第２のトレンチ１３３０の上方と、ＰＭＯＳのチャネル領域となる領域の上方を開口させたマスク２００５を形成する。このマスク２００５を用いて、リン（Ｐ３１）等のＮ型不純物をイオン注入する（図１６４）。その後、注入した不純物を拡散させて、第２のトレンチ１３３０の底面にＮ型ベース領域１３４５を形成するとともに、第２のＮウェル領域８５内にＰＭＯＳのチャネル領域３３３が形成される。
【０１２５】
マスク２００５を除去し、基板表面およびトレンチ１０３０，１３３０内側の薄い酸化膜を除去した後、第１のＴＬＰＭのゲート酸化膜１０２９、第２のＴＬＰＭのゲート酸化膜１３２９、ＮＭＯＳのゲート酸化膜２２９およびＰＭＯＳのゲート酸化膜３２９を形成する。（図１６５）。ここで、第１のＴＬＰＭ、第２のＴＬＰＭ、ＮＭＯＳおよびＰＭＯＳのゲート酸化膜１０２９，１３２９，２２９，３２９を、マスクを用いずに、同時に形成するようにしてもよい。そうすれば、工程の簡略化により、コストが低減する。なお、図１６２、図１６３の工程と、図１６４、図１６５の工程の順序を逆にしてもかなわない。
【０１２６】
ついで、それらゲート酸化膜１０２９，１３２９，２２９，３２９の上にポリシリコン層１４３を積層し、そのポリシリコン層１４３の、ＮＭＯＳおよびＰＭＯＳの各ゲート電極となる部分の上にのみマスク６７を形成する（図１６６）。このマスク６７を用いて、たとえばＲＩＥ等によりポリシリコン層１４３の異方性エッチングをおこなう。それによって、ＮＭＯＳおよびＰＭＯＳの各ゲート電極２２６，３２６の形成と同時に、第１および第２のトレンチ１０３０，１３３０の内部のセルフアラインメントにより第１のＴＬＰＭのゲート電極１０２６および第２のＴＬＰＭのゲート電極１３２６が形成される。したがって、工程の簡略化により、コストが低減する。そして、マスク６７を除去する（図１６７）。
【０１２７】
つづいて、シャドウ酸化膜６８を形成して第１および第２のＴＬＰＭのゲート電極１０２６，１３２６と、ＮＭＯＳおよびＰＭＯＳのゲート電極２２６，３２６を覆う（図１６８）。その後、基板表面上に、第１のＴＬＰＭのソース領域とドレイン領域、およびＮＭＯＳ形成領域を開口させたマスク６９を形成し、ヒ素（Ａｓ７５）等のＮ型不純物をイオン注入する（図１６９）。その後、注入した不純物を拡散させて、第１のトレンチ１０３０の底部に第１のＴＬＰＭのソース領域１０２５、第１のトレンチ１０３０の外側に第１のＴＬＰＭのドレイン領域１０２３、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３を同時に形成する。
【０１２８】
ついで、第２のＴＬＰＭのソース領域とドレイン領域、およびＰＭＯＳ形成領域を開口させたマスク２００６を形成し、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１７０）。その後、注入した不純物を拡散させて、第２のトレンチ１３３０の底部に第２のＴＬＰＭのソース領域１３２５、第２のトレンチ１３３０の外側に第２のＴＬＰＭのドレイン領域１３２３、ＰＭＯＳのチャネル領域３３３内にソース領域３２５およびドレイン領域３２３を同時に形成する。そして、マスク２００６を除去する（図１７１）。なお、図１６９の工程と図１７０の工程の順序を逆にしてもかなわない。
【０１２９】
つづいて、基板全面に層間絶縁膜１３１を積層し、その層間絶縁膜１３１の、第１および第２のトレンチ１０３０，１３３０の内側部分をセルフアライメントによりエッチングしてコンタクトホールを開口させる。さらに、第１のトレンチ１０３０内部をソースポリシリコン１０４６で埋め、第２のトレンチ１３３０内部をソースポリシリコン１３４６で埋める（図１７２）。そして、基板全面にパッシベーション膜７１を形成する（図１７３）。さらに、パッシベーション膜７１および層間絶縁膜１３１にコンタクトホールを開口させる。
【０１３０】
そして、その上にメタルをパターニングして、第１のＴＬＰＭのソースポリシリコン１０４６に接触するソース電極１０２８、第１のＴＬＰＭのドレイン領域１０２３に接触するドレイン電極１０２７、第２のＴＬＰＭのソースポリシリコン１３４６に接触するソース電極１３２８、第２のＴＬＰＭのドレイン領域１３２３に接触するドレイン電極１３２７、ＮＭＯＳのドレイン領域２２３に接触するドレイン電極２２７、ＮＭＯＳのソース領域２２５に接触するソース電極２２８、ＰＭＯＳのドレイン領域３２３に接触するドレイン電極３２７、およびＰＭＯＳのソース領域３２５に接触するソース電極３２８を同時に形成する。このようにして、図１４９に示すように同一半導体基板５１上に第１のＴＬＰＭ１１０１、第２のＴＬＰＭ１３００、ＮＭＯＳ２００およびＰＭＯＳ３００が集積された半導体装置が完成する。
【０１３１】
上述した実施の形態８によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。また、同一半導体基板上にｐチャネルＴＬＰＭとｎチャネルＴＬＰＭとを集積することができ、さらにそれらＴＬＰＭよりなるパワーＭＯＳＦＥＴと、プレーナ型のＰＭＯＳおよびＮＭＯＳを用いた制御回路とを一体化したパワーＩＣチップでは、従来のパワーＩＣチップの半分程度の面積まで小型化することができる。
【０１３２】
実施の形態９．
図１７４は、本発明の実施の形態９にかかる半導体装置の構成を示す縦断面図である。図１７４に示すように、実施の形態９の半導体装置は、図９８に示す実施の形態６において、第１のＰウェル領域５２に、ＴＬＰＭ１１００の代わりに、ＴＬＰＭ１１００にＰ型ボディ領域１０２４を追加した構成のＴＬＰＭ１１０２を形成したものである。このボディ領域１０２４は、ＴＬＰＭ１１０２のトレンチ１０３０の底面に沿って、Ｐ型ベース領域１０４５を囲むように設けられている。その他の構成は実施の形態６と同じであるので、実施の形態６と同じ構成については同一の符号を付して説明を省略する。
【０１３３】
図１７４に示す半導体装置の製造プロセスについて説明する。図１７５〜図１７７は、図１７４に示す半導体装置の製造途中における縦断面図である。まず、図２および図３に示すように、半導体基板５１の表面層にＮウェル領域５４、第１のＰウェル領域５２および第２のＰウェル領域５３を形成する。ついで、図９９および図１００に示すように、拡張ドレイン領域１０２２を形成する。その後、図１０１に示すように、マスク酸化膜５７の上に、トレンチ形成領域を開口させたマスク５８を設ける。
【０１３４】
このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、ＲＩＥによりトレンチエッチングをおこなって第１のＰウェル領域５２にトレンチ１０３０を形成する。その後、トレンチ１０３０の内部にバッファ酸化膜５９を形成する（図１７５）。つづいて、トレンチ１０３０の底面に、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１７６）。注入した不純物を拡散させて、トレンチ底面にボディ領域１０２４を形成する（図１７７）。これ以降は、図１０２以降に示す工程と同じである。このようにして、図１７４に示すように同一半導体基板５１上に、Ｐ型ボディ領域１０２４を有するＴＬＰＭ１１０２、ＮＭＯＳ２００およびＰＭＯＳ３００が集積された半導体装置が完成する。
【０１３５】
ここで、素子分離のための選択酸化膜６３を形成してから、トレンチ１０３０を形成する場合には、つぎのようにすればよい。すなわち、図２、図３、図９９および図１００に示す順にしたがって、半導体基板５１の表面層にＮウェル領域５４、第１のＰウェル領域５２および第２のＰウェル領域５３を形成し、さらに拡張ドレイン領域１０２２を形成する。
【０１３６】
つづいて、図１１９〜図１２５に示す順にしたがって、素子分離のための選択酸化膜６３を形成し、トレンチ１０３０を形成する。ついで、トレンチ１０３０の内部を犠牲酸化し、トレンチ１０３０の底面に、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１７８）。注入した不純物を拡散させて、トレンチ底面にボディ領域１０２４を形成する（図１７９）。そして、マスク酸化膜５７、窒化シリコン膜７６およびトレンチ内部の犠牲酸化膜を除去する（図１８０）。これ以降は、図１２７以降に示す工程と同じである。
【０１３７】
上述した実施の形態９によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。また、実施の形態６では、比較的深い拡散の拡張ドレイン領域１０２２がＰベース領域１０４５より深く形成されトレンチ１０３０の下でつながり、基板５１とＰベース領域１０４５が分離されるようなことがない。基板５１とＰベース領域１０４５が拡張ドレイン領域１０２２により分離されると、基板５１の電位がフローティング状態となり、Ｐベース領域１０４５と基板５１の間に電位差が生じる恐れがある。電位差が生じた状態では、オフ時にＰベース領域が空乏化してパンチスルーする可能性がある。また、Ｐベース領域１０４５，拡張ドレイン領域１０２２および基板５１からなる寄生ＰＮＰバイポーラトランジスタ、または、ドレイン領域，Ｐベース領域，拡張ドレイン領域および基板５１からなる寄生サイリスタが形成され、これら寄生素子がラッチアップする可能性がある。しかし、ボディ領域１０２４を形成することで基板５１とＰベース領域１０４５が分離され拡張ドレイン領域１０２２がトレンチ下でつながることを防ぐことができ、パンチスルー、および寄生素子の形成を防ぐことができるので、高耐圧で、低オン抵抗のＴＬＰＭ１１０２が得られるという効果を奏する。
【０１３８】
実施の形態１０．
図１８１は、本発明の実施の形態１０にかかる半導体装置の構成を示す縦断面図である。図１８１に示すように、実施の形態１０の半導体装置は、図１２８に示す実施の形態７において、第１のＰウェル領域５２に、ＴＬＰＭ１１０１の代わりに、ＴＬＰＭ１１０１にＰ型ボディ領域１０２４を追加した構成のＴＬＰＭ１１０３を形成し、またＮウェル領域５４に、ＴＬＰＭ１３００の代わりに、ＴＬＰＭ１３００にＮ型ボディ領域１３２４を追加した構成のＴＬＰＭ１３０１を形成したものである。
【０１３９】
Ｐ型ボディ領域１０２４は、ＴＬＰＭ１１０３のトレンチ１０３０の底面に沿って、Ｐ型ベース領域１０４５を囲むように設けられている。Ｎ型ボディ領域１３２４は、ＴＬＰＭ１３０１のトレンチ１３３０の底面に沿って、Ｎ型ベース領域１３４５を囲むように設けられている。その他の構成は実施の形態７と同じであるので、実施の形態７と同じ構成については同一の符号を付して説明を省略する。
【０１４０】
図１８１に示す半導体装置の製造プロセスについて説明する。図１８２〜図１８６は、図１８１に示す半導体装置の製造途中における縦断面図である。まず、図２および図３に示すように、半導体基板５１の表面層にＮウェル領域５４、第１のＰウェル領域５２および第２のＰウェル領域５３を形成する。ついで、図９９および図１２９〜図１３１に示すように、Ｎ型拡張ドレイン領域１０２２とＰ型拡張ドレイン領域１３２２を形成し、マスク酸化膜５７を積層し、さらにその上にトレンチ形成領域を開口させたマスク５８を積層する。
【０１４１】
このマスク５８を用いてマスク酸化膜５７のパターニングをおこない、マスク５８を除去した後、ＲＩＥによりトレンチエッチングをおこなって第１のトレンチ１０３０および第２のトレンチ１３３０を形成する。その後、第１および第２のトレンチ１０３０，１３３０の内部にバッファ酸化膜２００７を形成する（図１８２）。つづいて、第２のトレンチ１３３０にマスク２００８を被せ、第１のトレンチ１０３０の底面に、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図１８３）。マスク２００８を除去した後、第１のトレンチ１０３０にマスク２００９を被せ、第２のトレンチ１３３０の底面に、リン（Ｐ３１）等のＮ型不純物をイオン注入する（図１８４）。なお、図１８３の工程と図１８４の工程の順序を逆にしてもかなわない。
【０１４２】
マスク２００９を除去した後、注入した不純物を拡散させて、Ｐ型ボディ領域１０２４とＮ型ボディ領域１３２４を同時に形成する（図１８５）。そして、マスク酸化膜５７を含む基板表面上の酸化膜をすべて除去する（図１８６）。これ以降は、図１３３以降に示す工程と同じである。このようにして、図１８１に示すように同一半導体基板５１上に、Ｐ型ボディ領域１０２４を有するＴＬＰＭ１１０３、Ｎ型ボディ領域１３２４を有するＴＬＰＭ１３０１およびＮＭＯＳ２００が集積された半導体装置が完成する。
【０１４３】
ここで、図１８７に示すように、実施の形態８の半導体装置（図１４９）において、第１のＴＬＰＭ１１０１の代わりに、Ｐ型ボディ領域１０２４を有する前記ＴＬＰＭ１１０３を形成し、第２のＴＬＰＭ１３００の代わりに、Ｎ型ボディ領域１３２４を有する前記ＴＬＰＭ１３０１を形成してもよい。
【０１４４】
上述した実施の形態１０によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られるだけでなく、つぎのような効果が得られる。すなわち、Ｎ型拡張ドレイン領域１０２２のドーズ量がたとえば２×１０１３ｃｍ−２程度に高くなると、Ｎ型拡張ドレイン領域１０２２の拡散長が、第１のトレンチ１０３０の深さとＰ型ベース領域１０４５の拡散長との和よりも大きくなり、パンチスルーによる耐圧低下、ラッチアップが起こる。同様に、Ｐ型拡張ドレイン領域１３２２のドーズ量がたとえば２×１０１３ｃｍ−２程度に高くなると、Ｐ型拡張ドレイン領域１３２２の拡散長が、第２のトレンチ１３３０の深さとＮ型ベース領域１３４５の拡散長との和よりも大きくなり、パンチスルーによる耐圧低下、ラッチアップが起こる。
【０１４５】
このような不都合に対して、実施の形態１０のようにＰ型ボディ領域１０２４およびＮ型ボディ領域１３２４を設けることによって、第１のトレンチ１０３０の真下でＮ型拡張ドレイン領域１０２２同士がつながるのを防ぐことができ、かつ第２のトレンチ１３３０の真下でＰ型拡張ドレイン領域１３２２同士がつながるのを防ぐことができるので、パンチスルー、ラッチアップを防ぐことができるという効果が得られる。
【０１４６】
なお、図１８８に示すように、第１のＰウェル領域５２に、第１のＴＬＰＭ１１０１の代わりに、Ｐ型ボディ領域１０２４を有する前記ＴＬＰＭ１１０３を形成し、Ｎウェル領域５４には、Ｎ型ボディ領域のない前記第２のＴＬＰＭ１３００を形成した構成としてもよい。また、図１８９に示すように、第１のＰウェル領域５２には、Ｐ型ボディ領域のない前記第１のＴＬＰＭ１１０１を形成し、Ｎウェル領域５４に、第２のＴＬＰＭ１３００の代わりに、Ｎ型ボディ領域１３２４を有する前記ＴＬＰＭ１３０１を形成した構成としてもよい。いずれの構成でも、パンチスルー、ラッチアップを防ぐことができる。
【０１４７】
実施の形態１１．
図１９０は、本発明の実施の形態１１にかかる半導体装置の構成を示す縦断面図である。図１９０に示すように、実施の形態１１の半導体装置では、ＴＬＰＭ１１０４は、トレンチ１０３０の下部を含めて概ね一定の深さの第１のＰウェル領域７５に形成されており、また第１のＰウェル領域７５内においてトレンチ１０３０の両側に、Ｎ型ドレイン領域１０２３を囲むようにＮ型拡張ドレイン領域１１２２が形成されている。ＴＬＰＭ１１０４のその他の構成は、図９８に示す半導体装置のＴＬＰＭ１１００と同じであるので、説明を省略する。なお、実施の形態６と同様の構成については同一の符号を付して説明を省略する。
【０１４８】
図１９０に示す半導体装置の製造プロセスについて説明する。図１９１〜図１９５は、図１９０に示す半導体装置の製造途中における縦断面図である。まず、図３７〜図４３に示す順にしたがって、半導体基板５１の表面層にＮウェル領域５４を形成し、ついでトレンチ１０３０を形成し、第１のＰウェル領域７５および第２のＰウェル領域５３を同時に形成し、トレンチ内部および基板表面の酸化膜を除去する。
【０１４９】
ついで、バッファ酸化をおこなった後、第１のＰウェル領域７５内のトレンチ１０３０の外側領域を開口させたマスク２０１０を形成し、リン（Ｐ３１）等のＮ型不純物をイオン注入する（図１９１）。このとき、図１９１に示すように、トレンチ１０３０内にもマスク２０１０を被せるのは、トレンチ底面のＮ型不純物の拡散が深くなってパンチスルーが起こるのを防ぐおよび寄生素子のラッチアップを防ぐためである。また、このようにすることによって、比較的濃いＮ型不純物ドーズ量の拡張ドレイン領域１１２２に対して、高耐圧で低オン抵抗化を達成することができる。
【０１５０】
マスク２０１０を除去した後、注入した不純物を拡散してトレンチ１０３０の側壁の外側にＮ型拡張ドレイン領域１１２２を形成する（図１９２）。ついで、トレンチ内部および基板表面の酸化膜を除去し（図１９３）、その後、再び基板表面およびトレンチ１０３０の内側にバッファ酸化膜６０を形成する（図１９４）。その上に窒化シリコン膜６１を形成し、さらにその上に、素子分離領域を開口させたマスク６２を設ける（図１９５）。これ以降は、図１０５以降に示す工程と同じである。このようにして、図１９０に示す構成の半導体装置が完成する。
【０１５１】
なお、実施の形態７の半導体装置（図１２８）に実施の形態１１を適用することもできる。すなわち、図１９６に示すように、実施の形態７のＴＬＰＭ１１０１の代わりに、トレンチ１０３０の下部を含めて概ね一定の深さの第１のＰウェル領域７５内にＴＬＰＭ１１０４を形成し、第１のＰウェル領域７５内においてトレンチ１０３０の両側に、Ｎ型ドレイン領域１０２３を囲むようにＮ型拡張ドレイン領域１１２２を形成した構成としてもよい。また、実施の形態８の半導体装置（図１４９）に実施の形態１１を適用することもできる。
【０１５２】
上述した実施の形態１１によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。また、トレンチ１０３０を形成した後に、第１のＰウェル領域７５を形成するため、このＰウェル領域７５の拡散長をトレンチ深さの分だけ深くすることができ、また、トレンチ１０３０の外側にイオン注入をおこなってＮ型拡張ドレイン領域１１２２を形成するため、Ｎ型拡張ドレイン領域１１２２の拡散長を浅くすることができる。したがって、Ｐ型ボディ領域を設けなくてもパンチスルー、ラッチアップを防ぐことができるという効果が得られる。
【０１５３】
実施の形態１２．
実施の形態１２では、実施の形態６の半導体装置において、ＴＬＰＭ１１００の代わりに、トレンチ１０３０の内側にバリアメタル層を有するＴＬＰＭ１１０５が設けられている。また、ベース領域１０４５がＰ型プラグ領域を介して接地されている。なお、実施の形態６と同じ構成については、同一の符号を付して説明を省略する。
【０１５４】
図１９７は、本発明の実施の形態１２にかかる半導体装置の不純物プロファイルの平面レイアウト図である。図１９７に示すように、不純物プロファイルの平面レイアウトにおいて、左端の選択酸化膜６３に隣接して、ＮＭＯＳ２００のソース領域２２５、ゲート電極２２６およびドレイン領域２２３がこの順で並ぶ。このドレイン領域２２３の隣に選択酸化膜６３を介して、ＰＭＯＳ３００のソース領域３２５、ゲート電極３２６およびドレイン領域３２３がこの順で並ぶ。
【０１５５】
さらにこのドレイン領域３２３の隣に選択酸化膜６３を介して、第１のＰウェル領域５２が並び、その隣にＴＬＰＭ１１０５の拡張ドレイン領域１０２２、ドレイン領域１０２３、トレンチ１０３０、ドレイン領域１０２３および拡張ドレイン領域１０２２がこの順で並ぶ。そして、トレンチ１０３０の領域のうち、一部の領域では、ゲート電極１０２６とゲート電極１０２６との間はＰ型プラグ領域１０５１となっている。トレンチ１０３０の領域のうち、残りの領域では、ゲート電極１０２６とゲート電極１０２６との間はソース領域１０２５となっている。
【０１５６】
実施の形態１２の半導体装置の製造プロセスについて、図１９８〜図２０２を参照しながら説明するが、図２０１は図１９７のＡ−Ａ’における製造途中の縦断面図であり、図１９８、図１９９、図２００および図２０２は、図１９７のＢ−Ｂ’における製造途中の縦断面図である。図１９７のＡ−Ａ’はソース領域１０２５を通り、Ｂ−Ｂ’はプラグ領域１０５１を通る。まず、図２、図３および図９９〜図１１３に示す順にしたがって、Ｎウェル領域５４、第１のＰウェル領域５２、第２のＰウェル領域５３、拡張ドレイン領域１０２２、トレンチ１０３０、選択酸化膜６３、ベース領域１０４５、ＮＭＯＳのチャネル領域２３３、ＰＭＯＳのチャネル領域３３３、ゲート酸化膜１０２９，２２９，３２９、ゲート電極１０２６，２２６，３２６、およびシャドウ酸化膜６８を形成する。
【０１５７】
しかる後、図１９７のＡ−Ａ’に相当する領域では、図１１４に示すように、基板表面上に、ＴＬＰＭのソース領域とドレイン領域、およびＮＭＯＳ形成領域を開口させたマスク６９を形成する。このとき、図１９７のＢ−Ｂ’に相当する領域では、図１９８に示すように、ＰＭＯＳ形成領域だけでなく、ＴＬＰＭのソース領域、すなわちトレンチ１０３０の内側にもマスク６９が被せられる。そして、ヒ素（Ａｓ７５）等のＮ型不純物をイオン注入する。
【０１５８】
つづいて、注入した不純物を拡散する。これによって、図１９７のＡ−Ａ’に相当する領域では、図１１５に示すように、トレンチ１０３０の底部にＴＬＰＭのソース領域１０２５、トレンチ１０３０の外側にＴＬＰＭのドレイン領域１０２３、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３が同時に形成される。また、図１９７のＢ−Ｂ’に相当する領域では、図１９９に示すように、トレンチ１０３０の外側にＴＬＰＭのドレイン領域１０２３、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３が同時に形成される。
【０１５９】
マスク６９を除去した後、図１９７のＡ−Ａ’に相当する領域では、図１１５に示すように、基板表面上に、ＰＭＯＳ形成領域を開口させたマスク７０を形成する。このとき、図１９７のＢ−Ｂ’に相当する領域では、図１９９に示すように、マスク７０は、ＰＭＯＳ形成領域だけでなく、トレンチ１０３０の内側も開口させたパターンとなる。そして、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する。
【０１６０】
つづいて、注入した不純物を拡散する。これによって、図１９７のＡ−Ａ’に相当する領域では、図１１６に示すように、ＰＭＯＳのチャネル領域３３３内にソース領域３２５およびドレイン領域３２３が形成される。また、図１９７のＢ−Ｂ’に相当する領域では、図２００に示すように、トレンチ１０３０の底部にＰ型プラグ領域１０５１、ＰＭＯＳのチャネル領域３３３内にソース領域３２５およびドレイン領域３２３が同時に形成される。図１９７の平面レイアウト図は、厳密には図１１６および図２００に示す状態でのレイアウトを示している。
【０１６１】
マスク７０を除去した後、基板全面に層間絶縁膜１３１を積層し、その層間絶縁膜１３１の、トレンチ１０３０の内側部分をセルフアライメントによりエッチングしてコンタクトホールを開口させる。そして、図１９７のＡ−Ａ’に相当する領域では、図２０１に示すように、トレンチ１０３０の内側にバリアメタル層８６を、トレンチ底部のソース領域１０２５に接触するように形成し、その内側をソースポリシリコン１０４６で埋める。このとき、図１９７のＢ−Ｂ’に相当する領域では、図２０２に示すように、バリアメタル層８６は、トレンチ底部のプラグ領域１０５１に接触する。バリアメタル層８６は、絶縁膜によりゲート電極１０２６から絶縁されている。
【０１６２】
ついで、図１１８に示すように、基板全面にパッシベーション膜７１を形成し、パッシベーション膜７１および層間絶縁膜１３１にコンタクトホールを開口させ、メタルをパターニングしてソース電極およびドレイン電極を形成する。
【０１６３】
上述した実施の形態１２によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られるだけでなく、つぎのような効果が得られる。すなわち、ソースポリシリコン１０４６は、不純物濃度の高いＰ型か、またはＮ型であるが、Ｎ型の場合、バリアメタル層８６がないと、Ｎ型のソースポリシリコン１０４６とＰ型プラグ領域１０５１との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。同様に、ソースポリシリコン１０４６がＰ型の場合に、バリアメタル層８６がないと、Ｐ型のソースポリシリコン１０４６とＮ型ソース領域１０２５との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。
【０１６４】
このような不都合に対して、実施の形態１２のようにバリアメタル層８６を設けることによって、ソースポリシリコン１０４６がＮ型であってもＰ型であっても、ソースポリシリコン１０４６は、Ｐ型プラグ領域１０５１およびＮ型ソース領域１０２５のいずれにも低抵抗で電気的に接続される。このようにして、ソースと基板とを接地させることにより、チャネルとなるＰ型ベース領域１０４５でのフローティングを防止し、ＴＬＰＭ１１０５の耐圧低下を防ぐことができるという効果が得られる。
【０１６５】
実施の形態１３．
図２０３は、本発明の実施の形態１３にかかる半導体装置の構成を示す縦断面図である。図２０３に示すように、実施の形態１３では、実施の形態７の半導体装置において、第１のＴＬＰＭ１１０１の代わりに、トレンチ１０３０の内側にバリアメタル層８６を有するＴＬＰＭ１１０６が設けられており、かつ第２のＴＬＰＭ１３００の代わりに、トレンチ１３３０の内側にバリアメタル層８７を有するＴＬＰＭ１３０２が設けられている。なお、実施の形態７と同じ構成については、同一の符号を付して説明を省略する。
【０１６６】
図２０３に示す半導体装置の製造プロセスについて説明する。図２０４は、図２０３に示す半導体装置の製造途中における縦断面図である。まず、図２、図３、図９９および図１２９〜図１４７に示す順にしたがって、Ｎウェル領域５４、Ｐウェル領域５２，５３、Ｎ型拡張ドレイン領域１０２２、Ｐ型拡張ドレイン領域１３２２、第１のトレンチ１０３０、第２のトレンチ１３３０、選択酸化膜６３、Ｐ型ベース領域１０４５、Ｎ型ベース領域１３４５、ＮＭＯＳ２００のチャネル領域２３３、ゲート酸化膜１０２９，２２９，１３２９、ゲート電極２２６，１０２６，１３２６、第１のＴＬＰＭ１１０６のＮ型ソース領域１０２５およびＮ型ドレイン領域１０２３、第２のＴＬＰＭ１３０２のＰ型ソース領域１３２５およびＰ型ドレイン領域１３２３、ＮＭＯＳ２００のソース領域２２５およびドレイン領域２２３を形成する。
【０１６７】
しかる後、基板全面に層間絶縁膜１３１を積層し、その層間絶縁膜１３１の、第１のトレンチ１０３０の内側部分および第２のトレンチ１３３０の内側部分をセルフアライメントによりエッチングしてコンタクトホールを開口させる。そして、第１のトレンチ１０３０の内側にバリアメタル層８６を、トレンチ底部のＮ型ソース領域１０２５に接触するように形成する。また、第２のトレンチ１３３０の内側にバリアメタル層８７を、トレンチ底部のＰ型ソース領域１３２５に接触するように形成する。そして、第１のトレンチ１０３０内のバリアメタル層８６の内側、および第２のトレンチ１３３０内のバリアメタル層８７の内側をポリシリコンで埋め、第１のＴＬＰＭ１１０６のソースポリシリコン１０４６と第２のＴＬＰＭ１３０２のソースポリシリコン１３４６を同時に形成する（図２０４）。バリアメタル層８６，８７は、絶縁膜によりゲート電極１０２６、１３２６から絶縁されている。
【０１６８】
ついで、基板全面にパッシベーション膜７１を形成し、パッシベーション膜７１および層間絶縁膜１３１にコンタクトホールを開口させる。そして、メタルをパターニングしてソース電極およびドレイン電極を形成することによって、図２０３に示す構成の半導体装置が完成する。
【０１６９】
ここで、図２０５に示すように、実施の形態８の半導体装置（図１４９）において、第１のＴＬＰＭ１１０１の代わりに、トレンチ１０３０の内側にバリアメタル層８６を有する前記ＴＬＰＭ１１０６を形成し、かつ第２のＴＬＰＭ１３００の代わりに、トレンチ１３３０の内側にバリアメタル層８７を有する前記ＴＬＰＭ１３０２を形成してもよい。
【０１７０】
上述した実施の形態１３によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られるだけでなく、つぎのような効果が得られる。すなわち、ソースポリシリコン１０４６，１３４６は、不純物濃度の高いＰ型か、またはＮ型であるが、Ｎ型の場合、バリアメタル層８７がないと、Ｎ型のソースポリシリコン１３４６とＰ型ソース領域１３２５との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。同様に、ソースポリシリコン１０４６，１３４６がＰ型の場合に、バリアメタル層８６がないと、Ｐ型のソースポリシリコン１０４６とＮ型ソース領域１０２５との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。
【０１７１】
このような不都合に対して、実施の形態１３のようにバリアメタル層８６，８７を設けることによって、ソースポリシリコン１０４６，１３４６がＮ型であってもＰ型であっても、ソースポリシリコン１０４６，１３４６は、Ｎ型ソース領域１０２５およびＰ型ソース領域１３２５のいずれにも低抵抗で電気的に接続される。また、ソースポリシリコン１０４６，１３４６を別々に形成する場合に比べて、マスクの枚数が少なくなるので、コストが低減する。
【０１７２】
実施の形態１４．
実施の形態１４では、実施の形態７の半導体装置において、第１のＴＬＰＭ１１０１の代わりに、トレンチ１０３０の内側にバリアメタル層８６を有するＴＬＰＭ１１０６が設けられており、かつ第２のＴＬＰＭ１３００の代わりに、トレンチ１３３０の内側にバリアメタル層８７を有するＴＬＰＭ１３０２が設けられている。また、Ｐ型ベース領域１０４５およびＮ型ベース領域１３４５がそれぞれＰ型プラグ領域およびＮ型プラグ領域を介して接地されている。なお、実施の形態７と同じ構成については、同一の符号を付して説明を省略する。
【０１７３】
図２０６は、本発明の実施の形態１４にかかる半導体装置の不純物プロファイルの平面レイアウト図である。図２０６に示すように、不純物プロファイルの平面レイアウトにおいて、左端の選択酸化膜６３に隣接して、ＮＭＯＳ２００のソース領域２２５、ゲート電極２２６およびドレイン領域２２３がこの順で並ぶ。このドレイン領域２２３の隣に選択酸化膜６３を介して、Ｎウェル領域５４が並び、その隣に第２のＴＬＰＭ１３０２のドレイン領域１３２３、トレンチ１３３０、ドレイン領域１３２３およびＮウェル領域５４がこの順で並ぶ。そして、トレンチ１３３０の領域のうち、一部の領域では、ゲート電極１３２６とゲート電極１３２６との間はＮ型プラグ領域１３５１となっている。トレンチ１３３０の領域のうち、残りの領域では、ゲート電極１３２６とゲート電極１３２６との間はソース領域１３２５となっている。
【０１７４】
さらにＮウェル領域５４の隣に選択酸化膜６３を介して、第１のＰウェル領域５２が並び、その隣に第１のＴＬＰＭ１１０６の拡張ドレイン領域１０２２、ドレイン領域１０２３、トレンチ１０３０、ドレイン領域１０２３および拡張ドレイン領域１０２２がこの順で並ぶ。そして、トレンチ１０３０の領域のうち、一部の領域では、ゲート電極１０２６とゲート電極１０２６との間はＰ型プラグ領域１０５１となっている。トレンチ１０３０の領域のうち、残りの領域では、ゲート電極１０２６とゲート電極１０２６との間はソース領域１０２５となっている。
【０１７５】
図２０６のＣ−Ｃ’はソース領域１０２５，１３２５を通るが、このＣ−Ｃ’における半導体装置の縦断面構成は図２０３に示す通りである。つまり、第１のＴＬＰＭ１１０６において、ソースポリシリコン１０４６はトレンチ１０３０内のバリアメタル層８６を介してＮ型ソース領域１０２５に低抵抗で電気的に接続している。同様に、第２のＴＬＰＭ１３０２において、ソースポリシリコン１３４６はトレンチ１３３０内のバリアメタル層８７を介してＰ型ソース領域１３２５に低抵抗で電気的に接続している。
【０１７６】
また、図２０６のＤ−Ｄ’はプラグ領域１０５１，１３５１を通るが、このＤ−Ｄ’における半導体装置の縦断面構成は図２０７に示す通りである。つまり、第１のＴＬＰＭ１１０６において、ソースポリシリコン１０４６はトレンチ１０３０内のバリアメタル層８６を介してＰ型プラグ領域１０５１に低抵抗で電気的に接続している。同様に、第２のＴＬＰＭ１３０２において、ソースポリシリコン１３４６はトレンチ１３３０内のバリアメタル層８７を介してＮ型プラグ領域１３５１に低抵抗で電気的に接続している。
【０１７７】
上述した実施の形態１４によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られるだけでなく、つぎのような効果が得られる。すなわち、ソースポリシリコン１０４６，１３４６は、不純物濃度の高いＰ型か、またはＮ型であるが、Ｎ型の場合、バリアメタル層８７がないと、Ｎ型のソースポリシリコン１３４６とＰ型ソース領域１３２５との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。また、バリアメタル層８６がないと、Ｎ型のソースポリシリコン１０４６とＰ型プラグ領域１０５１との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。
【０１７８】
同様に、ソースポリシリコン１０４６，１３４６がＰ型の場合に、バリアメタル層８６がないと、Ｐ型のソースポリシリコン１０４６とＮ型ソース領域１０２５との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。また、バリアメタル層８７がないと、Ｐ型のソースポリシリコン１３４６とＮ型プラグ領域１３５１との接触によりｐｎダイオード構造が形成されてしまい、オーミック接触とならない。
【０１７９】
このような不都合に対して、実施の形態１４のようにバリアメタル層８６，８７を設けることによって、ソースポリシリコン１０４６，１３４６がＮ型であってもＰ型であっても、ソースポリシリコン１０４６，１３４６は、Ｐ型ソース領域１３２５、Ｎ型ソース領域１０２５、Ｎ型プラグ領域１３５１およびＰ型プラグ領域１０５１のいずれにも低抵抗で電気的に接続される。このようにして、ソースと基板とを接地させることにより、チャネルとなるベース領域１０４５，１３４５でのフローティングを防止し、ＴＬＰＭ１１０６，１３０２の耐圧低下を防ぐことができるという効果が得られる。また、ソースポリシリコン１０４６，１３４６を同時に形成することができるので、ソースポリシリコン１０４６，１３４６を別々に形成する場合に比べて、マスクの枚数が少なくなるので、コストが低減する。
【０１８０】
実施の形態１５．
図２０８は、本発明の実施の形態１５にかかる半導体装置の構成を示す縦断面図である。図２０８に示すように、実施の形態１５の半導体装置は、図９８に示す実施の形態６において、第１のＰウェル領域５２に、ＴＬＰＭ１１００の代わりに、ＴＬＰＭ１１００のトレンチ底部にＰ型ボディ領域１０２４を追加するとともに、ＴＬＰＭ１１００のトレンチ側壁にＰ型ボディ領域１０６１と第２のＮ型拡張ドレイン領域１０６２を追加した構成のＴＬＰＭ１１０７を形成したものである。第２のＮ型拡張ドレイン領域１０６２は、トレンチ側壁のＰ型ボディ領域１０６１内に形成されている。その他の構成は実施の形態６と同じであるので、実施の形態６と同じ構成については同一の符号を付して説明を省略する。
【０１８１】
図２０８に示す半導体装置の製造プロセスについて説明する。図２０９〜図２１２は、図２０８に示す半導体装置の製造途中における縦断面図である。まず、図２、図３、図９９および図１００に示すように、Ｎウェル領域５４、第１のＰウェル領域５２、第２のＰウェル領域５３および拡張ドレイン領域１０２２を形成する。その後、第１のＰウェル領域５２にトレンチ１０３０を形成し、その内部にバッファ酸化膜５９を形成した後、トレンチ側壁にホウ素（Ｂ１１）等のＰ型不純物を斜めイオン注入する（図２０９）。
【０１８２】
つづいて、トレンチ１０３０の底面に、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図２１０）。注入した不純物を拡散させて、トレンチ底面のボディ領域１０２４とトレンチ側壁のボディ領域１０６１を同時に形成する。ついで、トレンチ側壁にリン（Ｐ３１）等のＮ型不純物を斜めイオン注入する（図２１１）。注入した不純物を拡散させて、トレンチ側壁に第２のＮ型拡張ドレイン領域１０６２を形成する（図２１２）。これ以降は、図１０２以降に示す工程と同じである。
【０１８３】
ここで、図２１３に示すように、実施の形態７の半導体装置（図１２８）において、第１のＴＬＰＭ１１０１の代わりに、トレンチ底部にＰ型ボディ領域１０２４を追加するとともに、トレンチ側壁にＰ型ボディ領域１０６１と第２のＮ型拡張ドレイン領域１０６２を追加した構成の前記ＴＬＰＭ１１０７を形成し、第２のＴＬＰＭ１３００の代わりに、トレンチ底部にＮ型ボディ領域１３２４を追加するとともに、トレンチ側壁にＮ型ボディ領域１３６１と第２のＰ型拡張ドレイン領域１３６２を追加した構成のＴＬＰＭ１３０３を形成してもよい。また、図２１４に示すように、実施の形態８の半導体装置（図１４９）においても同様である。
【０１８４】
なお、第２のＴＬＰＭ１３０３において、Ｎ型ボディ領域１３２４，１３６１および第２のＰ型拡張ドレイン領域１３６２の形成方法は、第１のＴＬＰＭ１１０７のＰ型ボディ領域１０２４，１０６１および第２のＮ型拡張ドレイン領域１０６２の形成方法と同様である。ただし、注入する不純物の導電型が逆になる。
【０１８５】
上述した実施の形態１５によれば、製造工程の増大によるコスト増を抑制しつつ、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。また、実施の形態１５によれば、トレンチ側壁にＰ型ボディ領域１０６１および第２のＮ型拡張ドレイン領域１０６２があることによって、トレンチ側壁のＮ型不純物濃度を一定に保ち、濃度分布によるオン抵抗を減らすことができるだけでなく、トレンチ側壁に比較的高濃度のＮ型不純物をイオン注入しても、Ｐ型ボディ領域１０６１と第２のＮ型拡張ドレイン領域１０６２とのチャージバランスが取れるので、高耐圧化を図ることができるという効果が得られる。第２のＴＬＰＭ１３０３についても同様の効果が得られる。
【０１８６】
実施の形態１６．
実施の形態１６の半導体装置は、同一半導体基板上に抵抗素子とＴＬＰＭが集積されたものである。図２１５は、本発明の実施の形態１６にかかる半導体装置の構成を示す縦断面図である。図２１５に示すように、第１のＰウェル領域５２にＴＬＰＭ（一例として、実施の形態７で説明したＴＬＰＭ１１０１）が形成されている。Ｎウェル領域５４にＰＭＯＳ３００が形成されている。第２のＰウェル領域５３に抵抗素子１５００が形成されている。
【０１８７】
第２のＰウェル領域５３内にはＮウェル領域１５０１が形成されている。Ｎウェル領域１５０１内にはＰ型オフセット領域１５０２により分離された高濃度のＮ型コンタクト領域１５０３，１５０４が形成されている。Ｎ型コンタクト領域１５０３，１５０４には電極１５０５，１５０６が接触している。
【０１８８】
図２１５に示す半導体装置の製造プロセスについて説明する。図２１６〜図２２３は、図２１５に示す半導体装置の製造途中における縦断面図である。まず、図２および図３に示す順にしたがって、Ｎウェル領域５４、第１のＰウェル領域５２、第２のＰウェル領域５３を形成する。ついで、基板表面にバッファ酸化膜５６を形成し、その上に所望のパターンのマスク２０１１を形成し、第１のＰウェル領域５２および第２のＰウェル領域５３に、リン（Ｐ３１）等のＮ型不純物をイオン注入する（図２１６）。
【０１８９】
このとき、マスクを２枚用いて、第１のＰウェル領域５２と第２のＰウェル領域５３に別々にリン（Ｐ３１）等のＮ型不純物をイオン注入してもよい。その場合には、Ｎウェル領域５４および第２のＰウェル領域５３内のＮウェル領域１５０１の濃度を適切に設定することによって、それらＮウェル領域５４とＮウェル領域１５０１とがつながりにくくなり、ＰＭＯＳ３００と抵抗素子１５００との相互作用を防ぐことができる。
【０１９０】
ついで、注入した不純物を拡散させて、第１のＰウェル領域５２に拡張ドレイン領域１０２２を形成するとともに、第２のＰウェル領域５３内にＮウェル領域１５０１を形成する。マスク２０１１を除去した後、バッファ酸化膜５６の上にマスク酸化膜５７を積層する（図２１７）。その後、マスク酸化膜５７をパターニングして第１のＰウェル領域５２にトレンチ１０３０を形成し、素子分離のための選択酸化膜６３を形成する。
【０１９１】
ついで、トレンチ１０３０の上方と、抵抗素子のオフセット領域となる領域の上方を開口させたマスク２０１２を形成する。そして、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入し（図２１８）、拡散させて、第１のＰウェル領域５２のトレンチ底面にベース領域１０４５を形成すると同時に、第２のＰウェル領域５３のＮウェル領域１５０１内にオフセット領域１５０２を形成する。そして、マスク２０１２を除去する（図２１９）。
【０１９２】
つづいて、ＰＭＯＳのチャネル領域３３３、ゲート酸化膜１０２９，３２９を形成し、ポリシリコン層１４３を積層する。そのポリシリコン層１４３の、ＰＭＯＳのゲート電極となる部分の上にのみマスク２０１３を形成し（図２２０）、ＲＩＥ等の異方性エッチングによりＰＭＯＳのゲート電極３２６およびＴＬＰＭのゲート電極１０２６を形成する。そして、マスク２０１３を除去する（図２２１）。ついで、シャドウ酸化膜６８を形成する。そして、ＴＬＰＭのソース領域とドレイン領域、および抵抗素子のＮ型コンタクト領域を開口させたマスク２０１４を形成し、ヒ素（Ａｓ７５）等のＮ型不純物をイオン注入する（図２２２）。
【０１９３】
注入した不純物を拡散させて、トレンチ１０３０の底部にＴＬＰＭのソース領域１０２５、トレンチ１０３０の外側にＴＬＰＭのドレイン領域１０２３、抵抗素子のＮ型コンタクト領域１５０３，１５０４を形成する。そして、マスク２０１４を除去した後、ＰＭＯＳ形成領域を開口させたマスク７０を用いて、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図２２３）。
【０１９４】
その後、不純物の拡散によりＰＭＯＳのソース領域およびドレイン領域を形成する。ついで、層間絶縁膜１３１を積層し、トレンチ底面にコンタクトホールを開口させ、トレンチ内部をソースポリシリコンで埋める。その後、パッシベーション膜７１を形成し、コンタクトホールを開口させる。最後に、ソース電極およびドレイン電極を形成するとともに、抵抗素子１５００のＮ型コンタクト領域１５０３，１５０４に接触する電極１５０５，１５０６を形成する。なお、図２２２の工程と図２２３の工程の順序を逆にしてもかなわない。
【０１９５】
上述した実施の形態１６によれば、抵抗素子１５００とＴＬＰＭ１１０１を集積することができるので、これらとバイポーラトランジスタやキャパシタンスなどを集積することにより、アナログＩＣ全般にＴＬＰＭを一体化することができる。したがって、従来のプレーナ型のパワーＭＯＳＦＥＴを用いたアナログＩＣに比べて低消費電力化を図ることができる。
【０１９６】
実施の形態１７．
実施の形態１７の半導体装置は、同一半導体基板上にバイポーラトランジスタとＴＬＰＭが集積されたものである。図２２４は、本発明の実施の形態１７にかかる半導体装置の構成を示す縦断面図である。図２２４に示すように、第１のＰウェル領域５２にＴＬＰＭ（一例として、実施の形態６で説明したＴＬＰＭ１１００）が形成されている。第１のＮウェル領域５４にＰＭＯＳ３００が形成されている。第２のＰウェル領域５３にＮＭＯＳ２００が形成されている。第２のＮウェル領域８５にバイポーラトランジスタ１４００が形成されている。
【０１９７】
第２のＮウェル領域８５内には、Ｐ型オフセット領域１４０１およびＮ型コレクタ領域１４０３が形成されている。Ｐ型オフセット領域１４０１内にはＰ型ベース領域１４０５およびＮ型エミッタ領域１４０６が形成されている。コレクタ領域１４０３、ベース領域１４０５およびエミッタ領域１４０６にはそれぞれコレクタ電極１４０９、ベース電極１４１０およびエミッタ電極１４１１が接触している。
【０１９８】
図２２４に示す半導体装置の製造プロセスについて説明する。図２２５〜図２３７は、図２２４に示す半導体装置の製造途中における縦断面図である。まず、図１５０〜図１５２に示す順にしたがって、第１のＰウェル領域５２、第２のＰウェル領域５３、第１のＮウェル領域５４、第２のＮウェル領域８５を形成し、バッファ酸化膜５６を形成した後、第１のＰウェル領域５２にリン（Ｐ３１）等のＮ型不純物をイオン注入する。
【０１９９】
ついで、注入した不純物を拡散させて、第１のＰウェル領域５２に拡張ドレイン領域１０２２を形成する。その後、バッファ酸化膜５６の上にマスク酸化膜５７を積層し（図２２５）、トレンチ形成領域を開口させたマスク５８を形成する（図２２６）。このマスク５８を用いてマスク酸化膜５７をパターニングし、第１のＰウェル領域５２にトレンチ１０３０を形成する。そして、マスク酸化膜５７を含む基板表面上の酸化膜をすべて除去する（図２２７）。その後、パターニングした窒化シリコン膜６１を用いて、素子分離のための選択酸化膜６３を形成する（図２２８）。
【０２００】
窒化シリコン膜６１を除去し、犠牲酸化をおこなった後、トレンチ１０３０の上方、ＮＭＯＳのチャネル領域となる領域の上方、およびバイポーラトランジスタのオフセット領域となる領域の上方を開口させたマスク２０１５を形成する。このマスク２０１５を用いて、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図２２９）。そして、注入した不純物を拡散させて、トレンチ１０３０の底面にＰ型ベース領域１０４５を形成し、第２のＰウェル領域５３内にＮＭＯＳのチャネル領域２３３を形成し、Ｐ型オフセット領域１４０１を形成する。そして、マスク２０１５を除去する（図２３０）。
【０２０１】
つづいて、ＰＭＯＳのチャネル領域となる領域を開口させたマスク６６を用いて、リン（Ｐ３１）等のＮ型不純物をイオン注入する（図２３１）。注入した不純物を拡散させて、第１のＮウェル領域５４内にＰＭＯＳのチャネル領域３３３を形成する。マスク６６と、基板表面およびトレンチ内側の薄い酸化膜を除去した後、ゲート酸化膜１０２９，２２９，３２９を形成する（図２３２）。ついで、ポリシリコン層１４３を積層し、そのポリシリコン層１４３の、ＮＭＯＳおよびＰＭＯＳのゲート電極となる部分の上にのみマスク６７を形成する（図２３３）。なお、図２２９の工程と図２３１の工程の順序を逆にしてもかなわない。
【０２０２】
つづいて、ＲＩＥ等の異方性エッチングにより、ＮＭＯＳのゲート電極２２６、ＰＭＯＳのゲート電極３２６およびＴＬＰＭのゲート電極１０２６を形成する。そして、マスク６７を除去する（図２３４）。その後、シャドウ酸化膜６８を形成し、ＴＬＰＭのソース領域とドレイン領域、ＮＭＯＳ形成領域およびバイポーラトランジスタのＮ型コレクタ領域とＮ型エミッタ領域を開口させたマスク２０１６を形成する。そして、ヒ素（Ａｓ７５）等のＮ型不純物をイオン注入する（図２３５）。
【０２０３】
注入した不純物を拡散させて、トレンチ１０３０の底部にＴＬＰＭのソース領域１０２５、トレンチ１０３０の外側にＴＬＰＭのドレイン領域１０２３、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３、バイポーラトランジスタのＮ型コレクタ領域１４０３およびＮ型エミッタ領域１４０６を形成する。そして、マスク２０１６を除去した後、ＰＭＯＳ形成領域およびバイポーラトランジスタのＰ型ベース領域を開口させたマスク２０１７を用いて、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図２３６）。なお、図２３５の工程と図２３６の工程の順序を逆にしてもかなわない。
【０２０４】
その後、不純物の拡散によりＰＭＯＳのソース領域３２５およびドレイン領域３２３と、バイポーラトランジスタのＰ型ベース領域１４０５を形成し、マスク２０１７を除去する（図２３７）。ついで、層間絶縁膜１３１を積層し、トレンチ底面にコンタクトホールを開口させ、トレンチ内部をソースポリシリコンで埋める。その後、パッシベーション膜７１を形成し、コンタクトホールを開口させる。最後に、ソース電極およびドレイン電極を形成するとともに、バイポーラトランジスタ１４００のコレクタ電極１４０９、ベース電極１４１０およびエミッタ電極１４１１を形成する。
【０２０５】
上述した実施の形態１７によれば、バイポーラトランジスタ１４００とＴＬＰＭ１１００を集積することができるので、これらと抵抗素子やキャパシタンスなどを集積することにより、アナログＩＣ全般にＴＬＰＭを一体化することができる。したがって、従来のプレーナ型のパワーＭＯＳＦＥＴを用いたアナログＩＣに比べて低消費電力化を図ることができる。
【０２０６】
実施の形態１８．
実施の形態１８の半導体装置は、同一半導体基板上にキャパシタンスとＴＬＰＭが集積されたものである。図２３８は、本発明の実施の形態１８にかかる半導体装置の構成を示す縦断面図である。図２３８に示すように、第１のＰウェル領域５２にＴＬＰＭ（一例として、実施の形態６で説明したＴＬＰＭ１１００）が形成されている。第１のＮウェル領域５４にＰＭＯＳ３００が形成されている。第２のＰウェル領域５３にＮＭＯＳ２００が形成されている。第２のＮウェル領域８５にキャパシタンス１６００が形成されている。
【０２０７】
第２のＮウェル領域８５内には、Ｐ型オフセット領域１６０１が形成されている。Ｐ型オフセット領域１６０１内には高濃度Ｐ型領域１６０２が形成されている。高濃度Ｐ型領域１６０２上には、キャパシタンス絶縁膜１６０４を介してキャパシタンス電極１６０３が設けられている。
【０２０８】
図２３８に示す半導体装置の製造プロセスについて説明する。図２３９〜図２４４は、図２３８に示す半導体装置の製造途中における縦断面図である。まず、図１５０〜図１５２および図２２５〜図２３２に示す順にしたがって、第１のＰウェル領域５２、第２のＰウェル領域５３、第１のＮウェル領域５４、第２のＮウェル領域８５、拡張ドレイン領域１０２２、トレンチ１０３０、選択酸化膜６３、ＴＬＰＭのＰ型ベース領域１０４５、ＮＭＯＳのチャネル領域２３３、キャパシタンスのＰ型オフセット領域１６０１（図２３０では、符号は１４０１となっている）、ＰＭＯＳのチャネル領域３３３、ゲート酸化膜１０２９，２２９，３２９およびキャパシタンス絶縁膜１６０４（図２３０では、符号なし）を形成する。
【０２０９】
ついで、キャパシタンスの高濃度Ｐ型領域を開口させたマスク２０１８を用いて、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図２３９）。注入した不純物を拡散させて、Ｐ型オフセット領域１６０１内に高濃度Ｐ型領域１６０２を形成する。マスク２０１８を除去した後、ポリシリコン層１４３を積層し、そのポリシリコン層１４３の、ＮＭＯＳおよびＰＭＯＳのゲート電極となる部分と、キャパシタンス電極となる部分の上にのみマスク２０１９を形成する（図２４０）。
【０２１０】
つづいて、ＲＩＥ等の異方性エッチングにより、キャパシタンス電極１６０３、ＮＭＯＳのゲート電極２２６、ＰＭＯＳのゲート電極３２６およびＴＬＰＭのゲート電極１０２６を形成する。そして、マスク２０１９を除去する（図２４１）。その後、シャドウ酸化膜６８を形成し、ＴＬＰＭのソース領域とドレイン領域、およびＮＭＯＳ形成領域を開口させたマスク６９を形成する。そして、ヒ素（Ａｓ７５）等のＮ型不純物をイオン注入する（図２４２）。
【０２１１】
注入した不純物を拡散させて、トレンチ１０３０の底部にＴＬＰＭのソース領域１０２５、トレンチ１０３０の外側にＴＬＰＭのドレイン領域１０２３、ＮＭＯＳのチャネル領域２３３内にソース領域２２５およびドレイン領域２２３を形成する。そして、マスク６９を除去した後、ＰＭＯＳ形成領域を開口させたマスク７０を用いて、ホウ素（Ｂ１１）等のＰ型不純物をイオン注入する（図２４３）。その後、不純物の拡散によりＰＭＯＳのソース領域３２５およびドレイン領域３２３を形成し、マスク７０を除去する（図２４４）。なお、図２４２の工程と図２３２の工程の順序を逆にしてもかなわない。
【０２１２】
ついで、層間絶縁膜１３１を積層し、トレンチ底面にコンタクトホールを開口させ、トレンチ内部をソースポリシリコンで埋める。その後、パッシベーション膜７１を形成し、コンタクトホールを開口させる。最後に、ソース電極およびドレイン電極を形成する。
【０２１３】
上述した実施の形態１８によれば、キャパシタンス１６００とＴＬＰＭ１１００を集積することができるので、これらと抵抗素子やバイポーラトランジスタなどを集積することにより、アナログＩＣ全般にＴＬＰＭを一体化することができる。したがって、従来のプレーナ型のパワーＭＯＳＦＥＴを用いたアナログＩＣに比べて低消費電力化を図ることができる。
【０２１４】
実施の形態１９．
図２４５は、本発明の実施の形態１９にかかる半導体装置の構成を示す縦断面図である。図２４５に示すように、実施の形態１９では、図９８に示す実施の形態６の半導体装置において、第２のＰウェル領域５３に、ＮＭＯＳ２００の代わりに、第１のＰウェル領域５２と同様にＴＬＰＭ１１００を形成したものである。
【０２１５】
このように、上述した実施の形態６〜１８において、複数のＰウェル領域にそれぞれＴＬＰＭを一つずつ形成してもよい。Ｎウェル領域についても同様であり、複数のＮウェル領域にそれぞれＴＬＰＭを一つずつ形成してもよい。また、一つのウェル領域内に複数のＴＬＰＭを形成してもよい。実施の形態１９によれば、同一半導体基板に、同じ導電型のＴＬＰＭが複数存在するので、ＴＬＰＭを大電流素子として作ることができるという効果が得られる。
【０２１６】
実施の形態２０．
図２４６は、本発明の実施の形態２０にかかる半導体装置の構成を示す縦断面図である。図２４６に示すように、この半導体装置では、半導体基板３０００に第１のＮウェル領域３００１、第１のＰウェル領域３００２、第２のＮウェル領域３００３および第２のＰウェル領域３００４が形成されており、第１のＮウェル領域３００１、第１のＰウェル領域３００２、第２のＮウェル領域３００３および第２のＰウェル領域３００４にそれぞれＰチャネルの第１のＴＬＰＭ３１００、Ｎチャネルの第２のＴＬＰＭ３２００、ＰＭＯＳ３３００およびＮＭＯＳ３４００が形成されている。そして、ＴＬＰＭ３１００，３２００のゲート酸化膜３１０１，３２０１は、ＰＭＯＳ３３００およびＮＭＯＳ３４００の各ゲート酸化膜３３０１，３４０１よりも厚く形成されている。
【０２１７】
図２４６において、符号３１０２、３２０２、３３０２、３４０２はそれぞれゲート電極である。符号３１０３、３２０３、３３０３、３４０３はそれぞれソース領域である。符号３１０４、３２０４、３３０４、３４０４はそれぞれドレイン領域である。符号３１０５、３２０５、３３０５、３４０５はそれぞれソース電極である。符号３１０６、３２０６、３３０６、３４０６はそれぞれドレイン電極である。符号３１０７および３２０７はそれぞれ層間絶縁膜であり、符号３１０８および３２０８はそれぞれドレインポリシリコンである。符号３００５は素子分離のための選択酸化膜である。なお、図２４６においては、基板表面の層間絶縁膜およびパッシベーション膜を省略している。
【０２１８】
ＴＬＰＭ３１００，３２００のゲート酸化膜３１０１，３２０１の厚さは、特に限定しないが、たとえば６００オングストロームである。それに対して、ＰＭＯＳ３３００およびＮＭＯＳ３４００の各ゲート酸化膜３３０１，３４０１の厚さは、特に限定しないが、たとえば１７０オングストローム程度である。ここで、高耐圧素子であるＴＬＰＭのドレイン部には、通常、２０Ｖ以上の電圧が印加される。図２４７は、ゲート酸化膜厚とドレイン耐圧との関係のシミュレーション結果を示す図である。図２４７に示すように、ゲート酸化膜厚が６００オングストロームのときには、ドレイン耐圧は２７Ｖであり、十分である。それに対して、ゲート酸化膜厚が通常のＣＭＯＳ部と同程度の２００オングストロームのときには、ドレイン耐圧は１８Ｖ程度となり、不十分である。
【０２１９】
したがって、ＴＬＰＭの十分なドレイン耐圧を得るために、ゲート酸化膜を厚くすることが考えられる。しかし、その場合には、ＣＭＯＳ部のゲート酸化膜が厚くなり、しきい値電圧が上昇したり、応答が遅くなるなどの不具合や、電流が流れ難くなったり、ノイズマージンが小さくなるなどの不都合が生じる。そこで、一例として以下に説明するような製造プロセスによって、ＴＬＰＭ３１００，３２００のゲート酸化膜３１０１，３２０１を、ＰＭＯＳ３３００およびＮＭＯＳ３４００の各ゲート酸化膜３３０１，３４０１よりも厚く形成する。
【０２２０】
図２４８〜図２５６は、図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。まず、Ｐ型半導体基板３０００に第１のＮウェル領域３００１、第１のＰウェル領域３００２、第２のＮウェル領域３００３および第２のＰウェル領域３００４を選択的に形成する（図２４８）。ついで、パターニングしたマスク酸化膜４００１を用いて、第１のトレンチ３１１０および第２のトレンチ３２１０を形成する。そして、第１のトレンチ３１１０および第２のトレンチ３２１０のそれぞれの底面に各ＴＬＰＭのドレイン領域３１０４，３２０４を形成する（図２４９）。
【０２２１】
マスク酸化膜４００１を除去した後、素子分離用の選択酸化膜３００５を形成する（図２５０）。ついで、犠牲酸化膜４００２を形成し、イオン注入法等により、ＴＬＰＭ３１００、ＴＬＰＭ３２００、ＰＭＯＳ３３００およびＮＭＯＳ３４００の各チャネル領域３１１１，３２１１，３３１１，３４１１を形成する（図２５１）。犠牲酸化膜４００２を除去した後、基板表面およびトレンチ３１１０，３２１０の内側に第１のゲート酸化膜４００３を形成する。そして、トレンチ３１１０，３２１０にマスク４００４を被せ、その状態でエッチング等をおこなって、ＣＭＯＳ部から第１のゲート酸化膜４００３を除去する。これによって、トレンチ３１１０，３２１０の内側にのみ第１のゲート酸化膜４００３が残る（図２５２）。
【０２２２】
マスク４００４を除去した後、基板表面およびトレンチ３１１０，３２１０の内側に第２のゲート酸化膜４００５を形成する（図２５３）。これによって、ＰＭＯＳ３３００のゲート酸化膜３３０１およびＮＭＯＳ３４００のゲート酸化膜３４０１は、第２のゲート酸化膜４００５により構成される。それに対して、第１のＴＬＰＭ３１００のゲート酸化膜３１０１および第２のＴＬＰＭ３２００のゲート酸化膜３２０１は、第１のゲート酸化膜４００３に第２のゲート酸化膜４００５が積層された構成となり、ＣＭＯＳ部のゲート酸化膜３３０１，３４０１よりも厚い酸化膜となる。
【０２２３】
ついで、ゲート電極３１０２，３２０２，３３０２，３４０２を形成し（図２５４）、ＴＬＰＭ３１００，３２００、ＰＭＯＳ３３００およびＮＭＯＳ３４００ソース領域３１０３，３２０３，３３０３，３４０３や、ＰＭＯＳ３３００およびＮＭＯＳ３４００のドレイン領域３３０４，３４０４を形成する（図２５５）。なお、図示例では、ＬＤＤ構造となっている。ついで、層間絶縁膜を積層し、その層間絶縁膜の、トレンチ底面部分にコンタクトホールを開口させ、第１のトレンチ３１１０および第２のトレンチ３２１０の内部をドレインポリシリコン３１０８，３２０８で埋める（図２５６）。そして基板全面にパッシベーション膜を形成し、コンタクトホールを開けてソース電極およびドレイン電極を形成することにより、半導体装置が完成する。
【０２２４】
上述した実施の形態２０によれば、ＴＬＰＭ３１００，３２００のゲート酸化膜３１０１，３２０１を、ＣＭＯＳＦＥＴ部のゲート酸化膜３３０１，３４０１よりも厚く形成することができるため、低しきい値電圧のＣＭＯＳ部と、高耐圧のパワーＭＯＳＦＥＴとを同一半導体基板上に集積した半導体装置が得られる。
【０２２５】
実施の形態２１．
実施の形態２１は、上述したようにＣＭＯＳ部等と一緒に集積されるＴＬＰＭや、単体のＴＬＰＭに適用可能なトレンチ内の埋め込み電極の構造に関する。以下、埋め込み電極の構造を８例示す。
【０２２６】
図２５７は、実施の形態２１にかかる半導体装置の第１の例を示す縦断面図である。図２５７に示すＴＬＰＭ５１００は、トレンチ底部でソースコンタクトをとる第２のタイプの素子である。半導体基板５０００に一段目のトレンチ５１０１が形成され、その側壁に厚い酸化膜５１０２が形成されている。そして、一段目のトレンチ底面より２段目のトレンチ５１０３が形成され、その２段目のトレンチ５１０３の底部にソース領域５１０４およびベース領域５１０５が形成されている。１段目および２段目のトレンチ内部には、一段目のトレンチ内の厚い酸化膜５１０２および２段目のトレンチ５１０３の側壁に沿って、ゲート酸化膜５１０６を介してゲート電極５１０７が形成されている。
【０２２７】
ゲート電極５１０７の内側には、層間絶縁膜５１０８を介して、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＣ、ＴａＣ、Ｗ２Ｎなどでできたバリアメタル層５１０９が設けられている。バリアメタル層５１０９はソース領域５１０４に接触しており、その内側に、埋め込み電極としてタングステン・プラグ５１１０が設けられている。基板表面にはドレイン領域５１１１が設けられており、ドレイン領域５１１１とベース領域５１０５との間に拡張ドレイン領域５１１２が設けられている。基板表面には、層間絶縁膜５１０８およびパッシベーション膜５１１５を貫通して、ドレイン領域５１１１に接触するドレイン電極５１１３と、タングステン・プラグ５１１０およびバリアメタル層５１０９を介してソース領域５１０４に電気的に接続するソース電極５１１４が設けられている。
【０２２８】
この第１の例によれば、ＣＶＤ法によりタングステン・プラグ５１１０の埋め込みをおこなうと、その成長速度は毎分０．１５〜０．６μｍであるため、ドープト・ポリシリコンを埋め込む場合の成長速度が毎分約２５オングストロームであるのに比べれば、２桁速く成長させることができるという利点がある。また、バリアメタル層５１０９により、タングステンがシリコン基板や酸化膜の中に拡散するのを防ぐことができる。
【０２２９】
図２５８は、実施の形態２１にかかる半導体装置の第２の例を示す縦断面図である。図２５８に示すＴＬＰＭ５２００は、トレンチ底部でドレインコンタクトをとる第１のタイプの素子であり、トレンチを２回掘ることによって形成される。トレンチ底部にドレイン領域５２１１が設けられており、トレンチを囲むように拡張ドレイン領域５２１２が設けられている。トレンチ内には、ゲート酸化膜５２０６を介してゲート電極５２０７が形成されている。ゲート電極５２０７の内側には、層間絶縁膜５２０８を介して、ドレイン領域５２１１に接触するバリアメタル層５２０９が設けられている。バリアメタル層５２０９の内側は、タングステン・プラグ５２１０により埋め込まれている。
【０２３０】
基板表面には、ソース領域５２０４およびプラグ領域５２２１が設けられている。ソース領域５２０４およびプラグ領域５２２１には、層間絶縁膜５２０８およびパッシベーション膜５２１５を貫通して、ソース電極５２１４が接触している。ドレイン電極５２１３は、タングステン・プラグ５２１０およびバリアメタル層５２０９を介してドレイン領域５２１１に電気的に接続している。
【０２３１】
この第２の例によれば、上述した第１の例と同様に、ＣＶＤ法によりタングステン・プラグ５２１０の埋め込みをおこなうことにより、ドープト・ポリシリコンを埋め込む場合に比べて、２桁速く成長させることができるという利点がある。
【０２３２】
図２５９は、実施の形態２１にかかる半導体装置の第３の例を示す縦断面図である。図２５９に示すＴＬＰＭ５３００は、トレンチ底部でソースコンタクトをとる第２のタイプの素子であり、トレンチを１回掘ることによって形成される。トレンチ５３０３の底部にソース領域５３０４およびベース領域５３０５が設けられている。トレンチ内には、外側から順にゲート酸化膜５３０６、ゲート電極５３０７、層間絶縁膜５３０８、およびソース領域５３０４に接触するバリアメタル層５３０９が設けられている。バリアメタル層５３０９の内側は、タングステン・プラグ５３１０により埋め込まれている。
【０２３３】
基板表面には、ドレイン領域５３１１が設けられている。ドレイン電極５３１３は、層間絶縁膜５３０８およびパッシベーション膜５３１５を貫通して、ドレイン領域５３１１に接触している。ソース電極５３１４は、タングステン・プラグ５３１０およびバリアメタル層５３０９を介してソース領域５３０４に電気的に接続している。
【０２３４】
この第３の例によれば、上述した第１の例と同様に、ＣＶＤ法によりタングステン・プラグ５３１０の埋め込みをおこなうことにより、ドープト・ポリシリコンを埋め込む場合に比べて、２桁速く成長させることができるという利点がある。また、バリアメタル層５３０９により、タングステンがシリコン基板や酸化膜の中に拡散するのを防ぐことができる。
【０２３５】
図２６０は、実施の形態２１にかかる半導体装置の第４の例を示す縦断面図である。図２６０に示すＴＬＰＭ５４００は、トレンチ底部でドレインコンタクトをとる第１のタイプの素子であり、トレンチを１回掘ることによって形成される。ドレイン領域５４１１はトレンチ底部に設けられている。トレンチ内には、外側から順にゲート酸化膜５４０６、ゲート電極５４０７、層間絶縁膜５４０８、およびドレイン領域５４１１に接触するバリアメタル層５４０９が設けられている。バリアメタル層５４０９の内側は、タングステン・プラグ５４１０により埋め込まれている。
【０２３６】
基板表面には、ソース領域５４０４およびプラグ領域５４２１が設けられている。ソース領域５４０４およびプラグ領域５４２１には、層間絶縁膜５４０８およびパッシベーション膜５４１５を貫通して、ソース電極５４１４が接触している。ドレイン電極５４１３は、タングステン・プラグ５４１０およびバリアメタル層５４０９を介してドレイン領域５４１１に電気的に接続している。
【０２３７】
この第４の例によれば、上述した第１の例と同様に、ＣＶＤ法によりタングステン・プラグ５４１０の埋め込みをおこなうことにより、ドープト・ポリシリコンを埋め込む場合に比べて、２桁速く成長させることができるという利点がある。
【０２３８】
図２６１は、実施の形態２１にかかる半導体装置の第５の例を示す縦断面図である。図２６１に示すＴＬＰＭ５５００は、トレンチ底部でソースコンタクトをとる第２のタイプの素子であり、トレンチを２回掘ることによって形成される。トレンチの底部にソース領域５５０４およびベース領域５５０５が設けられている。トレンチ内には、外側から順に厚い酸化膜５５０２、ゲート酸化膜５５０６、ゲート電極５５０７および層間絶縁膜５５０８が設けられている。層間絶縁膜５５０８の内側は、ソース領域５５０４に接触するＷＳｉ（タングステンシリサイド）電極５５１０により埋め込まれている。
【０２３９】
基板表面には、ドレイン領域５５１１が設けられている。ドレイン電極５５１３は、層間絶縁膜５５０８およびパッシベーション膜５５１５を貫通して、ドレイン領域５５１１に接触している。ソース電極５５１４は、ＷＳｉ電極５５１０を介してソース領域５５０４に電気的に接続している。
【０２４０】
この第５の例によれば、ＣＶＤ法によりＷＳｉ電極５５１０の埋め込みをおこなうと、その成長速度は毎分０．１５〜０．６μｍであるため、上述した第１の例と同様に、ドープト・ポリシリコンを埋め込む場合に比べて、２桁速く成長させることができるという利点がある。また、バリアメタル層が不要であるため、上述した第１の例よりもスループットが向上するという利点がある。
【０２４１】
図２６２は、実施の形態２１にかかる半導体装置の第６の例を示す縦断面図である。図２６２に示すＴＬＰＭ５６００は、トレンチ底部でソースコンタクトをとる第２のタイプの素子であり、トレンチを２回掘ることによって形成される。トレンチの底部にソース領域５６０４およびベース領域５６０５が設けられている。トレンチ内には、外側から順に厚い酸化膜５６０２、ゲート酸化膜５６０６、ゲート電極５６０７、層間絶縁膜５６０８、およびソース領域５６０４に接触するバリアメタル層５６０９が設けられている。バリアメタル層５６０９の内側は、Ｐドープト・ポリシリコン電極５６１０により埋め込まれている。
【０２４２】
基板表面には、ドレイン領域５６１１が設けられている。ドレイン電極５６１３は、層間絶縁膜５６０８およびパッシベーション膜５６１５を貫通して、ドレイン領域５６１１に接触している。ソース電極５６１４は、Ｐドープト・ポリシリコン電極５６１０およびバリアメタル層５６０９を介してソース領域５６０４に電気的に接続している。この第６の例によれば、バリアメタル層５６０９により、Ｐドープト・ポリシリコン電極５６１０からのドーパントの拡散を抑制することができる。
【０２４３】
図２６３は、実施の形態２１にかかる半導体装置の第７の例を示す縦断面図である。図２６３に示すＴＬＰＭ５７００は、トレンチ底部でソースコンタクトをとる第２のタイプの素子であり、トレンチを２回掘ることによって形成される。トレンチの底部にソース領域５７０４およびベース領域５７０５が設けられている。トレンチ内には、外側から順に厚い酸化膜５７０２、ゲート酸化膜５７０６、ゲート電極５７０７および層間絶縁膜５７０８が設けられている。層間絶縁膜５７０８の内側は、ソース領域５７０４に接触する埋め込み電極５７１０により埋め込まれている。この埋め込み電極５７１０は、トレンチ内にノン・ドープト・ポリシリコンを埋め込んだ後に、Ｐ（リン）をドーピングすることによりできている。
【０２４４】
基板表面には、ドレイン領域５７１１が設けられている。ドレイン電極５７１３は、層間絶縁膜５７０８およびパッシベーション膜５７１５を貫通して、ドレイン領域５７１１に接触している。ソース電極５７１４は、埋め込み電極５７１０を介してソース領域５７０４に電気的に接続している。この第７の例によれば、ＣＶＤ法によりノン・ドープト・ポリシリコンの埋め込みをおこなう際の成長速度は、ドープト・ポリシリコンの成長速度の２〜３倍速いため、スループットが向上するという利点がある。
【０２４５】
図２６４は、実施の形態２１にかかる半導体装置の第８の例を示す縦断面図である。図２６４に示すＴＬＰＭ５８００は、トレンチ底部でソースコンタクトをとる第２のタイプの素子であり、トレンチを２回掘ることによって形成される。トレンチの底部にソース領域５８０４およびベース領域５８０５が設けられている。トレンチ内には、外側から順に厚い酸化膜５８０２、ゲート酸化膜５８０６、ゲート電極５８０７、層間絶縁膜５８０８、およびソース領域５８０４に接触するバリアメタル層５８０９が設けられている。バリアメタル層５８０９の内側は、埋め込み電極５８１０により埋め込まれている。この埋め込み電極５８１０は、トレンチ内にノン・ドープト・ポリシリコンを埋め込んだ後に、リンをドーピングすることによりできている。
【０２４６】
基板表面には、ドレイン領域５８１１が設けられている。ドレイン電極５８１３は、層間絶縁膜５８０８およびパッシベーション膜５８１５を貫通して、ドレイン領域５８１１に接触している。ソース電極５８１４は、埋め込み電極５８１０およびバリアメタル層５８０９を介してソース領域５８０４に電気的に接続している。この第８の例によれば、ＣＶＤ法によりノン・ドープト・ポリシリコンの埋め込みをおこなう際の成長速度は、ドープト・ポリシリコンの成長速度の２〜３倍速いため、スループットが向上するという利点がある。また、バリアメタル層５８０９により、埋め込み電極５８１０からのドーパントの拡散を抑制することができる。
【０２４７】
なお、第５〜第８の例に関し、トレンチ底部でドレインコンタクトをとる第１のタイプで、トレンチを２回掘ることによって形成されるＴＬＰＭ、トレンチ底部でソースコンタクトをとる第２のタイプで、トレンチを１回掘ることによって形成されるＴＬＰＭ、トレンチ底部でドレインコンタクトをとる第１のタイプで、トレンチを１回掘ることによって形成されるＴＬＰＭに適用した場合にも、同様の効果が得れる。
【０２４８】
なお、実施の形態２１において、埋め込み電極の金属材料はタングステンに限らず、銅やアルミニウムなどでもよい。また、ドーパントはリンに限らない。また、トレンチが３段以上の構成となっていてもよい。また、ゲート絶縁膜は、酸化膜に限らず、電気的絶縁膜や高抵抗膜であってもよい。また、シリコン半導体に限らず、ＳｉＣなどの化合物半導体の素子にも適用できる。
【０２４９】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した各実施の形態の説明においてＰ型とＮ型を逆転させてもよい。また、上述したいくつかの実施の形態では、Ｐウェル領域が２個でＮウェル領域が１個の場合について説明したが、各ウェル領域の数はこれに限らない。また、各トレンチの深さや幅は適宜選択され、それによって任意の出力段のＴＬＰＭが得られる。
【０２５０】
【発明の効果】
本発明によれば、ＴＬＰＭのゲート電極とプレーナ型デバイスのゲート電極が同一のポリシリコン層のパターニングにより形成されており、またＴＬＰＭのドレイン電極およびソース電極と、プレーナ型デバイスのドレイン電極およびソース電極とが同一のメタル配線層のパターニングにより形成されているため、このメタル配線層やポリシリコン層を介してＴＬＰＭとプレーナ型デバイスとを相互に電気的に接続することが可能であり、従来のようにプリント基板に対するワイヤボンディングをおこなわずに済むので、小型で、オン抵抗が低く、かつコストが低い１チップパワーＩＣが得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す縦断面図である。
【図２】図１に示す半導体装置の製造途中における縦断面図である。
【図３】図１に示す半導体装置の製造途中における縦断面図である。
【図４】図１に示す半導体装置の製造途中における縦断面図である。
【図５】図１に示す半導体装置の製造途中における縦断面図である。
【図６】図１に示す半導体装置の製造途中における縦断面図である。
【図７】図１に示す半導体装置の製造途中における縦断面図である。
【図８】図１に示す半導体装置の製造途中における縦断面図である。
【図９】図１に示す半導体装置の製造途中における縦断面図である。
【図１０】図１に示す半導体装置の製造途中における縦断面図である。
【図１１】図１に示す半導体装置の製造途中における縦断面図である。
【図１２】図１に示す半導体装置の製造途中における縦断面図である。
【図１３】図１に示す半導体装置の製造途中における縦断面図である。
【図１４】図１に示す半導体装置の製造途中における縦断面図である。
【図１５】図１に示す半導体装置の製造途中における縦断面図である。
【図１６】図１に示す半導体装置の製造途中における縦断面図である。
【図１７】図１に示す半導体装置の製造途中における縦断面図である。
【図１８】図１に示す半導体装置の製造途中における縦断面図である。
【図１９】図１に示す半導体装置の製造途中における縦断面図である。
【図２０】図１に示す半導体装置の製造途中における縦断面図である。
【図２１】図１に示す半導体装置の製造途中における縦断面図である。
【図２２】図１に示す半導体装置の製造途中における縦断面図である。
【図２３】図１に示す半導体装置の製造途中における縦断面図である。
【図２４】図１に示す半導体装置の製造途中における縦断面図である。
【図２５】図１に示す半導体装置の製造途中における縦断面図である。
【図２６】図１に示す半導体装置の製造途中における縦断面図である。
【図２７】図１に示す半導体装置の製造途中における縦断面図である。
【図２８】本発明の実施の形態１にかかる半導体装置の変形例を示す縦断面図である。
【図２９】本発明の実施の形態１にかかる半導体装置の変形例を示す縦断面図である。
【図３０】本発明の実施の形態１にかかる半導体装置の変形例を示す縦断面図である。
【図３１】本発明の実施の形態１にかかる半導体装置の変形例を示す縦断面図である。
【図３２】本発明の実施の形態１にかかる半導体装置のバイポーラトランジスタとの集積例を示す縦断面図である。
【図３３】本発明の実施の形態１にかかる半導体装置の抵抗素子との集積例を示す縦断面図である。
【図３４】本発明の実施の形態１にかかる半導体装置のキャパシタンスとの集積例を示す縦断面図である。
【図３５】本発明にかかる半導体装置を適用したパワーモジュールと従来のプレーナ型パワーＭＯＳＦＥＴを用いたパワーモジュールとで大きさを比較した様子を模式的に示す図である。
【図３６】本発明の実施の形態２にかかる半導体装置の構成を示す縦断面図である。
【図３７】図３６に示す半導体装置の製造途中における縦断面図である。
【図３８】図３６に示す半導体装置の製造途中における縦断面図である。
【図３９】図３６に示す半導体装置の製造途中における縦断面図である。
【図４０】図３６に示す半導体装置の製造途中における縦断面図である。
【図４１】図３６に示す半導体装置の製造途中における縦断面図である。
【図４２】図３６に示す半導体装置の製造途中における縦断面図である。
【図４３】図３６に示す半導体装置の製造途中における縦断面図である。
【図４４】図３６に示す半導体装置の製造途中における縦断面図である。
【図４５】図３６に示す半導体装置の製造途中における縦断面図である。
【図４６】図３６に示す半導体装置の製造途中における縦断面図である。
【図４７】図３６に示す半導体装置の製造途中における縦断面図である。
【図４８】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図４９】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５０】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５１】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５２】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５３】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５４】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５５】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５６】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５７】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５８】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図５９】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図６０】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図６１】本発明の実施の形態３にかかる半導体装置の製造途中における縦断面図である。
【図６２】本発明の実施の形態４にかかる半導体装置の構成を示す縦断面図である。
【図６３】図６２に示す半導体装置の製造途中における縦断面図である。
【図６４】図６２に示す半導体装置の製造途中における縦断面図である。
【図６５】図６２に示す半導体装置の製造途中における縦断面図である。
【図６６】図６２に示す半導体装置の製造途中における縦断面図である。
【図６７】図６２に示す半導体装置の製造途中における縦断面図である。
【図６８】図６２に示す半導体装置の製造途中における縦断面図である。
【図６９】図６２に示す半導体装置の製造途中における縦断面図である。
【図７０】図６２に示す半導体装置の製造途中における縦断面図である。
【図７１】本発明の実施の形態５にかかる半導体装置の構成を示す縦断面図である。
【図７２】図７１に示す半導体装置の製造途中における縦断面図である。
【図７３】図７１に示す半導体装置の製造途中における縦断面図である。
【図７４】図７１に示す半導体装置の製造途中における縦断面図である。
【図７５】図７１に示す半導体装置の製造途中における縦断面図である。
【図７６】図７１に示す半導体装置の製造途中における縦断面図である。
【図７７】図７１に示す半導体装置の製造途中における縦断面図である。
【図７８】図７１に示す半導体装置の製造途中における縦断面図である。
【図７９】図７１に示す半導体装置の製造途中における縦断面図である。
【図８０】図７１に示す半導体装置の製造途中における縦断面図である。
【図８１】図７１に示す半導体装置の製造途中における縦断面図である。
【図８２】図７１に示す半導体装置の製造途中における縦断面図である。
【図８３】図７１に示す半導体装置の製造途中における縦断面図である。
【図８４】図７１に示す半導体装置の製造途中における縦断面図である。
【図８５】図７１に示す半導体装置の製造途中における縦断面図である。
【図８６】図７１に示す半導体装置の製造途中における縦断面図である。
【図８７】図７１に示す半導体装置の製造途中における縦断面図である。
【図８８】図７１に示す半導体装置の製造途中における縦断面図である。
【図８９】図７１に示す半導体装置の製造途中における縦断面図である。
【図９０】図７１に示す半導体装置の製造途中における縦断面図である。
【図９１】本発明の実施の形態５にかかる半導体装置の変形例を示す縦断面図である。
【図９２】図９１に示す半導体装置の製造途中における縦断面図である。
【図９３】図９１に示す半導体装置の製造途中における縦断面図である。
【図９４】図９１に示す半導体装置の製造途中における縦断面図である。
【図９５】図９１に示す半導体装置の製造途中における縦断面図である。
【図９６】図９１に示す半導体装置の製造途中における縦断面図である。
【図９７】図９１に示す半導体装置の製造途中における縦断面図である。
【図９８】本発明の実施の形態６にかかる半導体装置の構成を示す縦断面図である。
【図９９】図９８に示す半導体装置の製造途中における縦断面図である。
【図１００】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０１】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０２】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０３】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０４】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０５】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０６】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０７】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０８】図９８に示す半導体装置の製造途中における縦断面図である。
【図１０９】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１０】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１１】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１２】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１３】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１４】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１５】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１６】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１７】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１８】図９８に示す半導体装置の製造途中における縦断面図である。
【図１１９】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２０】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２１】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２２】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２３】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２４】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２５】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２６】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２７】図９８に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１２８】本発明の実施の形態７にかかる半導体装置の構成を示す縦断面図である。
【図１２９】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３０】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３１】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３２】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３３】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３４】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３５】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３６】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３７】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３８】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１３９】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４０】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４１】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４２】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４３】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４４】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４５】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４６】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４７】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４８】図１２８に示す半導体装置の製造途中における縦断面図である。
【図１４９】本発明の実施の形態８にかかる半導体装置の構成を示す縦断面図である。
【図１５０】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５１】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５２】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５３】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５４】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５５】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５６】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５７】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５８】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１５９】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６０】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６１】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６２】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６３】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６４】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６５】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６６】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６７】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６８】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１６９】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１７０】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１７１】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１７２】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１７３】図１４９に示す半導体装置の製造途中における縦断面図である。
【図１７４】本発明の実施の形態９にかかる半導体装置の構成を示す縦断面図である。
【図１７５】図１７４に示す半導体装置の製造途中における縦断面図である。
【図１７６】図１７４に示す半導体装置の製造途中における縦断面図である。
【図１７７】図１７４に示す半導体装置の製造途中における縦断面図である。
【図１７８】図１７４に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１７９】図１７４に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１８０】図１７４に示す半導体装置の別の製造方法による製造途中における縦断面図である。
【図１８１】本発明の実施の形態１０にかかる半導体装置の構成を示す縦断面図である。
【図１８２】図１８１に示す半導体装置の製造途中における縦断面図である。
【図１８３】図１８１に示す半導体装置の製造途中における縦断面図である。
【図１８４】図１８１に示す半導体装置の製造途中における縦断面図である。
【図１８５】図１８１に示す半導体装置の製造途中における縦断面図である。
【図１８６】図１８１に示す半導体装置の製造途中における縦断面図である。
【図１８７】本発明の実施の形態１０にかかる半導体装置の他の構成を示す縦断面図である。
【図１８８】本発明の実施の形態１０にかかる半導体装置のさらに他の構成を示す縦断面図である。
【図１８９】本発明の実施の形態１０にかかる半導体装置のさらに他の構成を示す縦断面図である。
【図１９０】本発明の実施の形態１１にかかる半導体装置の構成を示す縦断面図である。
【図１９１】図１９０に示す半導体装置の製造途中における縦断面図である。
【図１９２】図１９０に示す半導体装置の製造途中における縦断面図である。
【図１９３】図１９０に示す半導体装置の製造途中における縦断面図である。
【図１９４】図１９０に示す半導体装置の製造途中における縦断面図である。
【図１９５】図１９０に示す半導体装置の製造途中における縦断面図である。
【図１９６】本発明の実施の形態１１にかかる半導体装置の他の構成を示す縦断面図である。
【図１９７】本発明の実施の形態１２にかかる半導体装置の不純物プロファイルの平面レイアウト図である。
【図１９８】図１９７のＢ−Ｂ’における半導体装置の製造途中における縦断面図である。
【図１９９】図１９７のＢ−Ｂ’における半導体装置の製造途中における縦断面図である。
【図２００】図１９７のＢ−Ｂ’における半導体装置の製造途中における縦断面図である。
【図２０１】図１９７のＡ−Ａ’における半導体装置の製造途中における縦断面図である。
【図２０２】図１９７のＢ−Ｂ’における半導体装置の製造途中における縦断面図である。
【図２０３】本発明の実施の形態１３にかかる半導体装置の構成を示す縦断面図である。
【図２０４】図２０３に示す半導体装置の製造途中における縦断面図である。
【図２０５】本発明の実施の形態１３にかかる半導体装置の他の構成を示す縦断面図である。
【図２０６】本発明の実施の形態１４にかかる半導体装置の不純物プロファイルの平面レイアウト図である。
【図２０７】図２０６のＤ−Ｄ’における半導体装置の構成を示す縦断面図である。
【図２０８】本発明の実施の形態１５にかかる半導体装置の構成を示す縦断面図である。
【図２０９】図２０８に示す半導体装置の製造途中における縦断面図である。
【図２１０】図２０８に示す半導体装置の製造途中における縦断面図である。
【図２１１】図２０８に示す半導体装置の製造途中における縦断面図である。
【図２１２】図２０８に示す半導体装置の製造途中における縦断面図である。
【図２１３】本発明の実施の形態１５にかかる半導体装置の他の構成を示す縦断面図である。
【図２１４】本発明の実施の形態１５にかかる半導体装置の他の構成を示す縦断面図である。
【図２１５】本発明の実施の形態１６にかかる半導体装置の構成を示す縦断面図である。
【図２１６】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２１７】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２１８】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２１９】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２２０】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２２１】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２２２】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２２３】図２１５に示す半導体装置の製造途中における縦断面図である。
【図２２４】本発明の実施の形態１７にかかる半導体装置の構成を示す縦断面図である。
【図２２５】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２２６】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２２７】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２２８】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２２９】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３０】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３１】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３２】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３３】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３４】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３５】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３６】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３７】図２２４に示す半導体装置の製造途中における縦断面図である。
【図２３８】本発明の実施の形態１８にかかる半導体装置の構成を示す縦断面図である。
【図２３９】図２３８に示す半導体装置の製造途中における縦断面図である。
【図２４０】図２３８に示す半導体装置の製造途中における縦断面図である。
【図２４１】図２３８に示す半導体装置の製造途中における縦断面図である。
【図２４２】図２３８に示す半導体装置の製造途中における縦断面図である。
【図２４３】図２３８に示す半導体装置の製造途中における縦断面図である。
【図２４４】図２３８に示す半導体装置の製造途中における縦断面図である。
【図２４５】本発明の実施の形態１９にかかる半導体装置の構成を示す縦断面図である。
【図２４６】本発明の実施の形態２０にかかる半導体装置の構成を示す縦断面図である。
【図２４７】ゲート酸化膜厚とドレイン耐圧との関係のシミュレーション結果を示す図である。
【図２４８】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２４９】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５０】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５１】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５２】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５３】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５４】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５５】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５６】図２４６に示す半導体装置と同様の構成の半導体装置の製造途中における縦断面図である。
【図２５７】本発明の実施の形態２１にかかる半導体装置の第１の例を示す縦断面図である。
【図２５８】本発明の実施の形態２１にかかる半導体装置の第２の例を示す縦断面図である。
【図２５９】本発明の実施の形態２１にかかる半導体装置の第３の例を示す縦断面図である。
【図２６０】本発明の実施の形態２１にかかる半導体装置の第４の例を示す縦断面図である。
【図２６１】本発明の実施の形態２１にかかる半導体装置の第５の例を示す縦断面図である。
【図２６２】本発明の実施の形態２１にかかる半導体装置の第６の例を示す縦断面図である。
【図２６３】本発明の実施の形態２１にかかる半導体装置の第７の例を示す縦断面図である。
【図２６４】本発明の実施の形態２１にかかる半導体装置の第８の例を示す縦断面図である。
【図２６５】従来のプレーナ型パワーＭＯＳＦＥＴの構成を示す縦断面図である。
【図２６６】従来のトレンチ底部にドレインコンタクトがあるタイプのＴＬＰＭの構成を示す縦断面図である。
【図２６７】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２６８】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２６９】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２７０】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２７１】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２７２】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２７３】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２７４】図２６６に示すＴＬＰＭの製造途中における縦断面図である。
【図２７５】従来のトレンチ底部にソースコンタクトがあるタイプのＴＬＰＭの構成を示す縦断面図である。
【符号の説明】
５１  半導体基板
５２，５３，５４，７２，７３，７４，７５，８５  ウェル領域
６３  選択酸化膜
７１  パッシベーション膜
８６，８７  バリアメタル層６
１００，１０１，１０２，１０３，１０４，３０１，３０２  ＴＬＰＭ
１２２，３５２  拡張ドレイン領域
１２３，３５３  第１のドレイン領域
１２５，３５５  第１のソース領域
１２６，３５６  第１のゲート電極
１２７，３５７  第１のドレイン電極
１２８，３５８  第１のソース電極
１２９，３５９  第１のゲート酸化膜
１３０，３３０  トレンチ
１３１  層間絶縁膜
１３２，３６２  ポリシリコン
１４３  ポリシリコン層
２００，３００  プレーナ型ＭＯＳＦＥＴ
２２３，３２３  第２のドレイン領域
２２５，３２５  第２のソース領域
２２６，３２６  第２のゲート電極
２２７，３２７  第２のドレイン電極
２２８，３２８  第２のソース電極
２２９，３２９  第２のゲート酸化膜
４００  バイポーラトランジスタ
４０９  コレクタ電極
４１０  ベース電極
４１１  エミッタ電極
５００  抵抗素子
５０５，５０６  抵抗素子の電極
６００  キャパシタンス
６０３  キャパシタンスの電極
１１００，１１０１，１１０２，１１０３，１１０４，１１０５，１１０６，１１０７，１３００，１３０１，１３０２，１３０３  ＴＬＰＭ
１０２２，１３２２  拡張ドレイン領域
１０２３，１３２３  ドレイン領域
１０２４，１０６１，１３２４，１３６１  ボディ領域
１０２５，１３２５  ソース領域
１０２６，１３２６  ゲート電極
１０２７，１３２７  ドレイン電極
１０２８，１３２８  ソース電極
１０２９，１３２９  ゲート酸化膜
１０３０，１３３０  トレンチ
１０３１，１３３１  層間絶縁膜
１０４５，１３４５  ベース領域
１０４６，１３４６  ソースポリシリコン
１０５１，１３５１  プラグ領域
【図１】
2004193535.tif 000003
【図２】
2004193535.tif 000004
【図３】
2004193535.tif 000005
【図４】
2004193535.tif 000006
【図５】
2004193535.tif 000007
【図６】
2004193535.tif 000008
【図７】
2004193535.tif 000009
【図８】
2004193535.tif 000010
【図９】
2004193535.tif 000011
【図１０】
2004193535.tif 000012
【図１１】
2004193535.tif 000013
【図１２】
2004193535.tif 000014
【図１３】
2004193535.tif 000015
【図１４】
2004193535.tif 000016
【図１５】
2004193535.tif 000017
【図１６】
2004193535.tif 000018
【図１７】
2004193535.tif 000019
【図１８】
2004193535.tif 000020
【図１９】
2004193535.tif 000021
【図２０】
2004193535.tif 000022
【図２１】
2004193535.tif 000023
【図２２】
2004193535.tif 000024
【図２３】
2004193535.tif 000025
【図２４】
2004193535.tif 000026
【図２５】
2004193535.tif 000027
【図２６】
2004193535.tif 000028
【図２７】
2004193535.tif 000029
【図２８】
2004193535.tif 000030
【図２９】
2004193535.tif 000031
【図３０】
2004193535.tif 000032
【図３１】
2004193535.tif 000033
【図３２】
2004193535.tif 000034
【図３３】
2004193535.tif 000035
【図３４】
2004193535.tif 000036
【図３５】
2004193535.tif 000037
【図３６】
2004193535.tif 000038
【図３７】
2004193535.tif 000039
【図３８】
2004193535.tif 000040
【図３９】
2004193535.tif 000041
【図４０】
2004193535.tif 000042
【図４１】
2004193535.tif 000043
【図４２】
2004193535.tif 000044
【図４３】
2004193535.tif 000045
【図４４】
2004193535.tif 000046
【図４５】
2004193535.tif 000047
【図４６】
2004193535.tif 000048
【図４７】
2004193535.tif 000049
【図４８】
2004193535.tif 000050
【図４９】
2004193535.tif 000051
【図５０】
2004193535.tif 000052
【図５１】
2004193535.tif 000053
【図５２】
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【図５３】
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