(57)【要約】【課題】低電源電圧においても少ない消費電流で、高速に信号レベルの変換を行うことができる信号レベル変換回路を含む半導体集積回路、及び当該回路を用いた半導体記憶装置を提供する。【解決手段】信号レベル変換回路は、電源電圧ＶＤＤが供給され、制御スイッチ３ａにＰ型ＭＯＳトランジスタＱＰ３及び遅延回路４を具備した制御スイッチ付インバータ回路２ａと、ＶＤＤＨ＞ＶＤＤである電源電圧ＶＤＤＨが供給されるインバータ回路５ａ及びプルアップゲート６とから構成される。そして、前記信号レベル変換回路を、例えばメモリのワードドライバ等に適用する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧を供給する第１電源端子と、第１信号入力端子と、第１信号出力端子と、第１型の第１トランジスタと、第２型の第２トランジスタとを含み、前記第１電源端子と前記第１信号出力端子との間に前記第１トランジスタおよび制御スイッチを有した第１インバータ回路と、
前記第１の電源電圧よりも電圧が高い第２の電源電圧を供給する第２電源端子と、第２信号入力端子と、第２信号出力端子と、第１型の第３トランジスタと、第２型の第４トランジスタとを含み、前記第２信号入力端子に前記第１信号出力端子が接続された第２インバータ回路と、
前記第２電源端子と前記第２信号入力端子との間に具備され、前記第２信号出力端子の信号を制御入力とするプルアップ用トランジスタとを有した半導体集積回路であって、
前記制御スイッチは、前記第１電源端子と前記第１信号出力端子との電気的な導通開始から一定時間経過後に導通を遮断する手段を有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
前記制御スイッチは、第１型の第５トランジスタと、入力された２値情報を遅延して出力する機能を有し、‘Ｈ’情報の出力電圧が前記第２の電源電圧である遅延回路とを有しており、
前記第１インバータ回路は、前記第１電源端子より直列に前記第１トランジスタと前記第５トランジスタと前記第２トランジスタとが接続されることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路であって、
前記遅延回路は、前記第１信号出力端子を入力とし、前記第５トランジスタの制御入力端子を出力とすることを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路であって、
前記遅延回路は、前記第２の電源電圧が供給される第３インバータ回路であり、前記第２信号出力端子を入力とし、前記第５トランジスタの制御入力端子を出力とすることを特徴とする半導体集積回路。
【請求項５】
ワード線の駆動回路を含む半導体記憶装置であって、前記ワード線の駆動回路に、請求項１から４のいずれか１項に記載の半導体集積回路を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号レベル変換回路を含む半導体集積回路の高速化及び低消費電力化技術に関し、特にメモリコアを含んだ低電源電圧仕様のシステムＬＳＩ等で、低い電源電圧が供給される論理回路部分と、比較的高い電源電圧の供給が必要とされるメモリコア部分との接続部分に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、低電圧振幅のパルス信号を高電圧振幅のパルス信号に変換する信号レベル変換回路に関しては、以下のような技術が考えられる。
【０００３】
例えば、ワードドライバ及びその駆動回路として、デコーダ等からの信号を入力とするインバータ回路と、その出力にソース及びドレイン端子の一方が接続されるＮ型ＭＯＳトランジスタと、他方に接続されるワードドライバと、そのワードドライバの出力信号を帰還して入力電圧をプルアップする回路とを備えたものが挙げられる。前記インバータ回路の電圧振幅はＶＤＤであり、前記ワードドライバの電圧振幅はＶＤＤよりもセルトランジスタのしきい値電圧分だけ昇圧したＶＤＨである。また、前記Ｎ型ＭＯＳトランジスタのゲートには、動作に応じてＶＤＤまたは０Ｖが入力される（例えば、非特許文献１参照。）。
【０００４】
【非特許文献１】
伊藤清男著「超ＬＳＩメモリ」培風館出版、１９９４年１１月５日、ｐ１５７
【０００５】
【発明が解決しようとする課題】
ところで、前記のような信号レベル変換回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
例えば、本発明者が本発明の前提として検討した信号レベル変換回路の一例を図４を用いて説明する。
【０００７】
図４の信号レベル変換回路は、インバータ回路５ｄおよび５ａと、プルアップゲート６とトランスファーゲート１０とから構成される。インバータ回路５ｄはＶＤＤ電源端子１１よりＶＤＤが供給され、入力端子をＮ８、出力端子をＮ９とし、Ｐ型ＭＯＳトランジスタＱＰ１とＮ型ＭＯＳトランジスタＱＮ１とを有する。インバータ回路５ａは、ＶＤＤＨ電源端子１２よりＶＤＤＨ＞ＶＤＤであるＶＤＤＨが供給され、入力端子をＮ１０、出力端子をＮ１１とし、Ｐ型ＭＯＳトランジスタＱＰ２とＮ型ＭＯＳトランジスタＱＮ２とを有する。プルアップゲート６は、Ｐ型ＭＯＳトランジスタであり、ソースが前記ＶＤＤＨ電源端子１２に、ドレインが前記端子Ｎ１０に、ゲートが前記端子Ｎ１１に接続される。トランスファーゲート１０は、Ｎ型ＭＯＳトランジスタであり、前記端子Ｎ９及びＮ１０の一方をソース、他方をドレインとし、ゲートが前記ＶＤＤ電源端子１１に接続される。
【０００８】
前記信号レベル変換回路の動作について以下に説明する。
【０００９】
初期状態をＱＰ１がＯＮ、ＱＮ１がＯＦＦ、ＱＰ２がＯＦＦ、ＱＮ２がＯＮ、プルアップゲート６がＯＮ、トランスファーゲート１０がＯＦＦとし、端子Ｎ８は０Ｖ、端子Ｎ９はＶＤＤ、端子Ｎ１０はＶＤＤＨ、端子Ｎ１１は０Ｖとする。
【００１０】
この初期状態から、端子Ｎ８にＶＤＤの‘Ｈ’信号が入力された場合、ＱＰ１がＯＦＦに向かい、ＱＮ１がＯＮとなり、端子Ｎ９の電荷がＱＮ１を経由して放電される。これに伴いトランスファーゲート１０がＯＮとなり、一般的にプルアップゲート６の駆動能力は低く設計されているため、端子Ｎ１０の電荷も放電され始め、端子Ｎ９及びＮ１０が０Ｖに近づいていく。すると、ＱＰ２がＯＮとなり、ＱＮ２がＯＦＦに向かい、端子Ｎ１１がＶＤＤＨと近づくため、それが帰還されてプルアップゲート６がＯＦＦに向かう。これにより、端子Ｎ９及びＮ１０が更に０Ｖに近づいていき、ＱＮ２が完全にＯＦＦとなり、端子Ｎ１１はＶＤＤＨとなる。
【００１１】
以上により、スイッチング後の安定状態では、ＱＰ１がＯＦＦ、ＱＮ１がＯＮ、ＱＰ２がＯＮ、ＱＮ２がＯＦＦ、プルアップゲート６がＯＦＦ、トランスファーゲート１０がＯＮとなり、端子Ｎ８はＶＤＤ、端子Ｎ９及びＮ１０は０Ｖ、端子Ｎ１１はＶＤＤＨとなる。
【００１２】
次に、端子Ｎ８に０Ｖの‘Ｌ’信号が入力された場合、ＱＰ１がＯＮ、ＱＮ１がＯＦＦとなり、端子Ｎ９をＱＰ１を経由してＶＤＤに充電する。トランスファーゲート１０は端子Ｎ１０が当初０ＶであるためＯＮを保持しており、このため端子Ｎ１０にも充電が行われ、端子Ｎ１０の電圧はトランスファーゲート１０のしきい値電圧分降下した（ＶＤＤ−Ｖｔｈｎ）となる。すると、ＱＰ２はＯＦＦに向かい、ＱＮ２はＯＮとなり、端子Ｎ１１が０Ｖに近づくため、それが帰還されてプルアップゲート６がＯＮになる。このため、端子Ｎ１０はＶＤＤＨに昇圧されＱＰ２を完全にＯＦＦにすると共に、トランスファーゲート１０もＯＦＦとなり、ＶＤＤＨ電源端子１２からＶＤＤ電源端子１１に向けたリーク電流が防止できる。
【００１３】
以上により、スイッチング後の安定状態では、前記初期状態のトランジスタ開閉状態及び端子電圧となる。
【００１４】
前記のような信号レベル変換回路を含む半導体集積回路は、異なる電圧仕様の機能ブロックを多く含んだ、例えばシステムＬＳＩ等で特に必要とされている。システムＬＳＩ等では、近年、低電源電圧化および高速化が進んでいるが、依然としてメモリコア部分は、動作マージン確保等により比較的高い電源電圧を供給しなければならない。したがって、デコーダ等の低電源電圧で動作する論理ブロックとの接続において、高速かつ低消費電力な信号レベル変換回路を含む半導体集積回路が求められている。
【００１５】
そのような中、例えば、前記図４に示すような信号レベル変換回路は、特に低電源電圧において動作速度の低下と消費電流の増大が顕著に表れる。それは、前記インバータ回路５ｄのような低電源電圧ＶＤＤで動作する回路と、前記インバータ回路５ａ及びプルアップゲート６のような高電源電圧ＶＤＤＨで動作する回路との間に、ＶＤＤＨからＶＤＤへ向けたリーク電流防止のため、前記トランスファーゲート１０のようなＮ型ＭＯＳトランジスタを用いることが主な要因となっている。
【００１６】
前記Ｎ型ＭＯＳトランジスタはインバータ回路５ｄからインバータ回路５ａへの‘Ｈ’信号転送時に、転送が進むにつれてオン抵抗が大きくなるため遅延を引き起こすと共に、しきい値電圧分の電圧降下も引き起こす。この電圧降下は、インバータ回路５ａにおいて、‘Ｈ’信号入力の電圧マージンを劣化させ、なおかつ‘Ｌ’出力のスイッチング速度を低下させる。すると、その出力を帰還して、インバータ回路５ａの入力端子Ｎ１０をＶＤＤＨへと昇圧する前記プルアップゲート６のＯＮも遅延するため、前記端子Ｎ１０において、ＶＤＤＨへ昇圧するのに要する時間が図５に示すように遅くなる。このため、インバータ回路５ａのプルアップ素子である前記ＱＰ２のＯＦＦが遅れ、‘Ｌ’出力におけるスイッチング速度の低下をさらに引き起こすと共に、インバータ回路５ａの貫通電流も増大する。
【００１７】
そこで、本発明の目的は、低電源電圧においても少ない消費電流で、高速に信号レベルの変換を行うことができる信号レベル変換回路を含む半導体集積回路、及び当該回路を用いた半導体記憶装置を提供することにある。
【００１８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
すなわち、本発明による半導体集積回路は、第１インバータ回路と第２インバータ回路とプルアップ用トランジスタとを有するものである。
【００２１】
前記第１インバータ回路は、第１の電源電圧が供給され、第１型の第１トランジスタと、第２型の第２トランジスタと、制御スイッチとを含み、電源端子と信号出力端子との間に前記第１トランジスタおよび前記制御スイッチを有している。そして、前記制御スイッチは前記電源端子と前記信号出力端子との電気的な導通開始から一定時間経過後に導通を遮断する手段を備えたものである。
【００２２】
前記第２インバータ回路は、前記第１インバータ回路の電源電圧よりも高い電源電圧が供給され、第１型の第３トランジスタと、第２型の第４トランジスタとを含み、前記第１インバータ回路の出力を入力とするものである。
【００２３】
前記プルアップ用トランジスタは、前記第２インバータ回路の出力を制御入力とするトランジスタであり、前記第２インバータ回路の電源端子と前記第２インバータ回路の入力端子との間に設けられたものである。
【００２４】
また、前記第１インバータ回路の前記制御スイッチは、第１型の第５トランジスタと、遅延回路とを有するものである。この遅延回路は、入力された２値情報を遅延して出力し、‘Ｈ’情報を遅延して出力する際に、その出力電圧を前記第２インバータ回路の電源電圧とする機能を有するものである。
【００２５】
また、前記第１インバータ回路は、その電源端子より直列に前記第１トランジスタと前記第５トランジスタと前記第２トランジスタとが接続されるものである。
【００２６】
さらに、前記遅延回路は、前記第１インバータ回路の信号出力端子あるいは前記第２インバータ回路の信号出力端子から入力され、前記第５トランジスタの制御入力端子へと出力されるものである。そして、前記第２インバータ回路の信号出力端子を入力とする場合、前記遅延回路は前記第２インバータ回路の電源電圧が供給される第３インバータ回路を有するものである。
【００２７】
また、本発明による半導体記憶装置は、ワード線の駆動回路を含み、そのワード線の駆動回路に前記半導体集積回路を有するものである。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１の半導体集積回路を示す回路図である。まず、図１より、本実施の形態１の半導体集積回路の構成の一例を説明する。
【００３０】
本実施の形態１の半導体集積回路は、例えば、ＶＤＤ電源端子（第１電源端子）１１よりＶＤＤ（第１の電源電圧）が供給され、入力端子（第１信号入力端子）をＮ１、出力端子（第１信号出力端子）をＮ２とし、Ｐ型ＭＯＳトランジスタ（第１型の第１トランジスタ）ＱＰ１、Ｎ型ＭＯＳトランジスタ（第２型の第２トランジスタ）ＱＮ１及び制御スイッチ３ａを有する制御スイッチ付インバータ回路（第１インバータ回路）２ａと、ＶＤＤＨ電源端子（第２電源端子）１２よりＶＤＤＨ＞ＶＤＤであるＶＤＤＨ（第２の電源電圧）が供給され、入力端子（第２信号入力端子）を前記出力端子Ｎ２、出力端子（第２信号出力端子）をＮ３とし、Ｐ型ＭＯＳトランジスタ（第１型の第３トランジスタ）ＱＰ２とＮ型ＭＯＳトランジスタ（第２型の第４トランジスタ）ＱＮ２を有するインバータ回路（第２インバータ回路）５ａと、ＶＤＤＨ電源端子１２と端子Ｎ２の間に設けられたＰ型ＭＯＳトランジスタで、ゲートが端子Ｎ３に接続されたプルアップゲート（プルアップ用トランジスタ）６、などから構成される。そして、前記制御スイッチ３ａは、Ｐ型ＭＯＳトランジスタ（第１型の第５トランジスタ）ＱＰ３と、ＶＤＤＨ電源端子１２よりＶＤＤＨが供給され、入力端子を前記出力端子Ｎ２、出力端子をＱＰ３のゲートとする遅延回路４などから構成される。
【００３１】
つぎに、本実施の形態１の半導体集積回路において、その動作の一例を説明する。
【００３２】
初期状態をＱＰ１がＯＮ、ＱＮ１がＯＦＦ、ＱＰ２がＯＦＦ、ＱＮ２がＯＮ、プルアップゲート６がＯＮ、ＱＰ３がＯＦＦとし、端子Ｎ１は０Ｖ、端子Ｎ２はＶＤＤＨ、端子Ｎ３は０Ｖ、ＱＰ３のゲート電圧はＶＤＤＨとする。
【００３３】
まず、前記初期状態から、端子Ｎ１にＶＤＤの‘Ｈ’信号が入力された場合を説明する。前記‘Ｈ’入力により、ＱＰ１がＯＦＦ、ＱＮ１がＯＮとなり、端子Ｎ２の電荷がＱＮ１を経由して放電される。一般的にプルアップゲート６の駆動能力は低く設計されているため、端子Ｎ２は０Ｖに近づいていく。すると、ＱＰ２がＯＮとなり、ＱＮ２がＯＦＦに向かい、端子Ｎ３がＶＤＤＨに近づくため、それが帰還されてプルアップゲート６もＯＦＦに向かい、端子Ｎ２が更に０Ｖに近づいていく。そして、ＱＮ２がＯＦＦになると端子Ｎ３はＶＤＤＨ、プルアップゲート６はＯＦＦ、端子Ｎ２は０Ｖで安定する。
【００３４】
なお、制御スイッチ付インバータ回路２ａの‘Ｈ’出力から‘Ｌ’出力へのスイッチングの間、ＱＰ３のゲート電圧は、端子Ｎ２の‘Ｌ’信号が遅延回路４により遅延して伝わるためＶＤＤＨを保持し、ＱＰ３はＯＦＦのままであるため、制御スイッチ付インバータ回路２ａのスイッチングによる貫通電流を低減できる。
【００３５】
また、ＱＰ３のゲートに‘Ｌ’信号が伝わると、ＱＰ１とＱＰ３との間に蓄えられたＶＤＤの電荷を、ＱＰ３のしきい値電圧の電荷に放電する過程で、ＱＰ３はＯＮとなるが、その後はＯＦＦとなる。
【００３６】
以上により、スイッチング後の安定状態では、ＱＰ１がＯＦＦ、ＱＮ１がＯＮ、ＱＰ２がＯＮ、ＱＮ２がＯＦＦ、プルアップゲート６がＯＦＦ、ＱＰ３はＯＦＦとなり、端子Ｎ１はＶＤＤ、端子Ｎ２は０Ｖ、端子Ｎ３はＶＤＤＨ、ＱＰ３のゲート電圧は０Ｖとなる。
【００３７】
‘Ｈ’信号入力において、本発明の前提として検討した図４の回路と比較すると、トランスファーゲート１０のようなＮ型ＭＯＳトランジスタが不要になるため、制御スイッチ付インバータ回路２ａからインバータ回路５ａへの転送速度が向上し、また、制御スイッチ付インバータ回路２ａのスイッチングにおける貫通電流を低減できる。
【００３８】
次に、端子Ｎ１に０Ｖの‘Ｌ’信号が入力された場合を説明する。前記‘Ｌ’入力によってＱＰ１がＯＮ、ＱＮ１がＯＦＦとなり、ＱＰ３のゲート電圧は０Ｖであるため、ＱＰ１のドレイン電圧となるＶＤＤによってＱＰ３がＯＮとなり、端子Ｎ２をＶＤＤに充電する。この間、ＱＰ３のゲート−ソース間電圧はＶＤＤとなるためＯＮ抵抗は小さい。そして、端子Ｎ２のＶＤＤがインバータ回路５ａに入力され、ＱＰ２はＯＦＦに向かい、ＱＮ２はＯＮとなり、端子Ｎ３が０Ｖに近づくため、プルアップゲート６がＯＮとなる。このため、端子Ｎ２はＶＤＤＨに昇圧されＱＰ２は完全にＯＦＦとなり、端子Ｎ３も０Ｖとなる。
【００３９】
ここで、制御スイッチ３ａの動作に関し、前記説明で述べた端子Ｎ２をＶＤＤに充電する段階で、遅延回路４で決められる遅延時間後にＱＰ３のゲート電圧はＶＤＤＨとなり、ＱＰ３をＯＦＦにする。すると、ＶＤＤ電源端子１１と端子Ｎ２の導通が遮断され、端子Ｎ２がＶＤＤＨに昇圧されてもＱＰ３はＯＦＦを保持するため、ＶＤＤＨ電源端子１２からＶＤＤ電源端子１１に向けたリーク電流は防止できる。但し、前記遅延時間が短すぎると、端子Ｎ２に対するＶＤＤの充電が足りず、プルアップゲート６の駆動が不十分となり、端子Ｎ２をＶＤＤＨへ昇圧できなくなる。
【００４０】
従って、遅延回路４の遅延時間は、短すぎるとプルアップゲート６の駆動が不十分となり、長すぎるとＶＤＤＨ電源端子１２からＶＤＤ電源端子１１に向けたリーク電流が発生するので、その間の最適な遅延量になるように設計する必要がある。
【００４１】
以上により、スイッチング後の安定状態では、ＱＰ１がＯＮ、ＱＮ１がＯＦＦ、ＱＰ２がＯＦＦ、ＱＮ２がＯＮ、プルアップゲート６がＯＮ、ＱＰ３はＯＦＦとなり、端子Ｎ１は０Ｖ、端子Ｎ２はＶＤＤＨ、端子Ｎ３は０Ｖ、ＱＰ３のゲート電圧はＶＤＤＨとなり、前記初期状態の各トランジスタの開閉状態及び端子の電圧状態と同一になる。
【００４２】
‘Ｌ’信号入力において、本発明の前提として検討した図４の回路と比較すると、課題で述べたトランスファーゲート１０のオン抵抗大による遅延と、しきい値電圧分の電圧降下が発生しないため、制御スイッチ付インバータ回路２ａとインバータ回路５ａ間の転送速度と、インバータ回路５ａにおけるスイッチング速度が向上する。また、スイッチング速度の向上に伴い貫通電流も低減でき、さらに、インバータ回路５ａにおける‘Ｈ’信号入力の電圧マージンも、従来のトランスファーゲート１０のしきい値電圧分改善する。
【００４３】
従って、本実施の形態１の半導体集積回路によれば、信号レベルの変換を少ない消費電流で高速に行うことができ、とりわけ、‘Ｌ’信号の入出力においてその効果を発揮する。また、前記効果に加えて、さらに、インバータ５ａにおける‘Ｈ’信号入力の電圧マージンも改善するため、低電源電圧でも十分に動作することができる。
【００４４】
（実施の形態２）
図２は本発明の実施の形態２の半導体集積回路を示す回路図である。まず、図２より、本実施の形態２の半導体集積回路の構成の一例を説明する。
【００４５】
実施の形態２の半導体集積回路は、例えば、前記実施の形態１における図１の遅延回路４を、ＶＤＤＨを電源電圧とするインバータ回路（第３インバータ回路）５ｂとし、その入力端子をインバータ５ａの出力端子であるＮ６に変更した構成例である。それ以外の構成は実施の形態１と同一であるが、説明のため端子の名称を変更し、制御スイッチ付インバータ回路２ｂの入力端子をＮ４、その出力端子でなおかつインバータ回路５ａの入力端子をＮ５とする。また、前記インバータ回路５ｂは、例えば、ＣＭＯＳ型のインバータ回路とする。
【００４６】
実施の形態１における図１の遅延回路４に示した入力端子で、遅延回路４を例えばインバータ回路で構成すると極性を合わせるためインバータ回路が２段必要になるが、本実施の形態２では入力端子位置を変更することでインバータ回路が１段で済み、回路面積と消費電流を低減できる。
【００４７】
つぎに、本実施の形態２の半導体集積回路において、その動作の一例を説明する。動作に関しても、制御スイッチ３ｂに関わる動作以外は実施の形態１と同様であるため一部省略して簡単に説明する。
【００４８】
まず、端子Ｎ４にＶＤＤの‘Ｈ’信号が入力された場合、ＱＮ１がＯＮとなり、端子Ｎ５が０Ｖに近づき、ＱＰ２がＯＮとなり、端子Ｎ６がＶＤＤＨに近づく。すると、プルアップゲート６がＯＦＦに向かい、端子Ｎ５が更に０Ｖに近づき、ＱＮ２が完全にＯＦＦとなり、端子Ｎ６がＶＤＤＨとなる。
【００４９】
また、前記端子Ｎ６がＶＤＤＨに近づいた段階で、その信号がインバータ回路５ｂに帰還され、前記インバータ１段分の遅延時間を経た後、ＱＰ３のゲートに０Ｖを出力する。この出力によってＱＰ３はＯＮとなるが、実施の形態１で述べたように、ＱＰ１とＱＰ３の間の電荷を放電した後ＯＦＦとなる。
【００５０】
次に、端子Ｎ４に０Ｖの‘Ｌ’信号が入力された場合、ＱＰ１がＯＮとなり、そのドレイン電圧ＶＤＤによってＱＰ３もＯＮとなり、端子Ｎ５がＶＤＤに近づく。すると、ＱＮ２がＯＮとなり、端子Ｎ６が０Ｖに近づき、プルアップゲート６がＯＮになるため、端子Ｎ５がＶＤＤＨに昇圧され、ＱＰ２が完全にＯＦＦとなり、端子Ｎ６は０Ｖとなる。
【００５１】
また、前記端子Ｎ６が０Ｖに近づいた段階で、その信号がインバータ回路５ｂに帰還され、前記インバータ１段分の遅延を経た後、ＱＰ３のゲートにＶＤＤＨを出力する。このＶＤＤＨによってＱＰ３はＯＦＦとなるため、ＶＤＤＨ電源端子１２からＶＤＤ電源端子１１に向けた定常的なリーク電流が防止できる。
【００５２】
但し、Ｎ６が０Ｖに近づいた段階で、端子Ｎ５をＶＤＤＨに昇圧するのにプルアップゲート６の１段の駆動に対して、ＱＰ３をＯＦＦするためには、インバータ回路５ｂ内のＰ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタＱＰ３の２段を駆動する必要がある。このため、配線遅延やトランジスタの駆動能力にもよるが、場合によっては、トランジスタ１段の駆動時間に満たない程度の時間、前記リーク電流が発生する可能性も考えられるが、ＶＤＤＨ−ＶＤＤ間の電位差とリーク時間を考慮すると少ない電流量と言える。また、インバータ回路５ｂも、そのスイッチング時に貫通電流が発生するが、一般的なＣＭＯＳ貫通電流レベルである。
【００５３】
従って、本実施の形態２の半導体集積回路によれば、実施の形態１で述べた効果を全て有した半導体集積回路を、小面積で実現することができる。
【００５４】
（実施の形態３）
図３は本発明の実施の形態３の半導体記憶装置を示す回路図である。本実施の形態３の半導体記憶装置は、そのワード線駆動回路に、例えば、前記実施の形態２の半導体集積回路を適用した例である。
【００５５】
まず、図３より、本実施の形態３の半導体記憶装置の構成の一例を説明する。
【００５６】
本実施の形態３の半導体記憶装置１は、メインワードドライバ７とサブワードドライバ８とメモリセル９から構成される。メインワードドライバ７は、実施の形態２における図２の半導体集積回路と同様、トランジスタＱＰ１，ＱＰ３，ＱＮ１及び遅延回路であるインバータ回路５ｂを有し、入力端子をＮ７とする制御スイッチ付インバータ回路２ｂと、その出力であるメインワード線１３に接続にされ、実施の形態２における図２のインバータ回路５ａに該当するインバータ回路５ｃと、インバータ回路５ｃの出力をゲート入力とするプルアップゲート６などから構成される。サブワードドライバ８は、実施の形態２における図２の端子Ｎ５よりインバータ回路５ａと並列に接続された位置に該当する、ＶＤＤＨを電源電圧とするインバータ回路であり、その出力であるサブワード線１４には多数のメモリセル９が接続される。
【００５７】
つぎに、本実施の形態３の半導体記憶装置１において、その動作の一例を説明する。
【００５８】
図３には明示していないが、端子Ｎ７の前段に位置するデコーダ等より、メインワード線に選択信号が出力されると、端子Ｎ７にＶＤＤの‘Ｈ’信号が入力され、実施の形態２で説明したような動作が行われ、サブワード線１４が高速にＶＤＤＨとなる。そして、メモリセルに対するデータ書き込み、データ読み出し等が行われた後、デコーダ等より非選択信号が出力されることで、端子Ｎ７に０Ｖの‘Ｌ’信号が入力され、サブワード線１４が高速に０Ｖとなる。
【００５９】
通常、ワード線の容量は極めて大きいため、ワード線の立ち上げ及び立ち下げ速度はメモリの動作速度を決める主要な要素となる。システムＬＳＩ等に含まれる、特にＳＲＡＭなどにおいては、高速性と低消費電力が要求されるため、そのワードドライバは特にこれらの用件を満たす必要がある。
【００６０】
そうした中、本実施の形態３の半導体記憶装置１は、これまでに説明したように高速性と低消費電力性を兼ね備えている。
【００６１】
従って、本実施の形態３の半導体記憶装置によれば、特にメモリコアを含むシステムＬＳＩ等において最適な、高速で消費電流が少なく、なおかつ小面積であるワード線駆動回路を実現できる。
【００６２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６３】
例えば、前記実施の形態１においては、その遅延回路４として電源電圧ＶＤＤＨが供給される回路を例としたが、抵抗素子等で遅延時間の条件が満たせるのであれば、電源電圧を供給する必要はない。
【００６４】
また、例えば、前記実施の形態３においては、システムＬＳＩ等に含まれるＳＲＡＭを例に説明したが、ＤＲＡＭでも同様に適用でき、さらにシステムＬＳＩ内のメモリや単体のメモリに限らず、異種の電源を用いた回路間において高速なバッファ回路としても適用可能である。
【００６５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６６】
（１）異種の電源電圧が供給されるインバータ回路間の接続に用いていたＮ型ＭＯＳトランジスタを、遅延回路を含む制御スイッチに置き換えることで、インバータ回路間の信号転送速度の向上とスイッチング時間の高速化が可能となり、高速な信号レベル変換を実現できる。
【００６７】
（２）異種の電源電圧が供給されるインバータ回路の内、低い電源電圧が供給される側のインバータ回路に前記制御スイッチを備えることで、当該インバータの貫通電流を低減でき、なおかつ高い電源電圧が供給されるインバータ回路においてもスイッチング時間の高速化により貫通電流が低減することから、低消費電力を実現できる。
【００６８】
（３）異種の電源電圧が供給されるインバータ回路間の‘Ｈ’信号転送において、しきい値電圧分の電圧降下がなく、また前記（１），（２）により高速かつ低消費電力であることから、低電源電圧仕様の回路にも適用可能となる。
【００６９】
（４）前記（１）〜（３）により、特にメモリコアを含むシステムＬＳＩ等において最適なワード線駆動回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路の構成例を示す回路図である。
【図２】本発明の実施の形態２の半導体集積回路の構成例を示す回路図である。
【図３】本発明の実施の形態３である半導体記憶装置において、そのワード線駆動回路に実施の形態２の半導体集積回路を用いた例を示す回路図である。
【図４】本発明の前提として検討した信号レベル変換回路の構成を示す回路図である。
【図５】本発明の前提として検討した信号レベル変換回路において、その動作波形の問題点を示す説明図である。
【符号の説明】
１  半導体記憶装置
２ａ，２ｂ  制御スイッチ付インバータ回路
３ａ，３ｂ  制御スイッチ
４  遅延回路
５ａ，５ｂ，５ｃ，５ｄ  インバータ回路
６  プルアップゲート
７  メインワードドライバ
８  サブワードドライバ
９  メモリセル
１０  トランスファーゲート
１１  ＶＤＤ電源端子
１２  ＶＤＤＨ電源端子
１３  メインワード線
１４  サブワード線
ＱＰ１〜ＱＰ３  Ｐ型ＭＯＳトランジスタ
ＱＮ１，ＱＮ２  Ｎ型ＭＯＳトランジスタ
Ｎ１〜Ｎ１１  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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