(57)【要約】【課題】帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、動作周波数固定のクロック信号に基づいて一律に画像処理等する場合に比べて無駄な消費電力を低減できるようにする。【解決手段】所定の解像度及び帯域幅を含む信号フォーマットの画像データを記憶するフレームメモリ８と、このフレームメモリ８に記憶される画像データの信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報Ｎ，Ｍを出力する画像フォーマット検出回路５と、この検出回路５による動作周波数設定情報Ｎ，Ｍに基づいて基準クロック信号ＣＬＫから所望の動作周波数のクロック信号を生成するクロック生成回路６と、この生成回路６から出力されるクロック信号に基づいてフレームメモリ８の書込み読出し制御をするメモリ制御部７とを備えるものである。【選択図】　　　図１
2004045884.tif 000002
【特許請求の範囲】
【請求項１】
所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する装置であって、
前記画像データを記憶する記憶手段と、
前記記憶手段に記憶される画像データの信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段と、
前記信号検出手段による動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成する信号生成手段と、
前記信号生成手段から出力されるクロック信号に基づいて前記記憶手段の書込み読出し制御をする制御手段とを備えることを特徴とする画像処理装置。
【請求項２】
前記画像データと共に表示クロック信号、水平同期信号及び垂直同期信号が入力される場合であって、
前記信号検出手段は、
前記水平同期信号を入力して信号エッジ変化回数を計測する第１のカウンタ回路と、
前記垂直同期信号を入力して信号エッジ変化回数を計測する第２のカウンタ回路と、
前記表示クロック信号と前記第１及び第２のカウンタ回路から得られるカウンタ値に基づいて前記画像データの１フレームの情報量及び帯域幅を検出して動作周波数設定情報を演算し出力する演算回路とを備えることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記記憶手段に書き込む画像データを一時的に保持する入力バッファと、
前記記憶手段から読み出す画像データを一時的に保持する出力バッファとを備え、
前記制御手段は、
前記入力バッファから記憶手段へ画像データを書き込むタイミング制御及び、
前記記憶手段から出力バッファへ画像データを読み出すタイミング制御を実行することを請求項１に記載の画像処理装置。
【請求項４】
所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する方法であって、
前記画像データの信号フォーマットを検出して当該画像データの帯域幅を演算することにより動作周波数設定情報を求め、
求められた前記動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成し、
生成された前記クロック信号に基づいてメモリ書込み読出し制御をすることを特徴とする画像処理方法。
【請求項５】
前記画像データと共に表示クロック信号、水平同期信号及び垂直同期信号を入力し、
前記水平同期信号の信号エッジ変化回数を計測すると共に、前記垂直同期信号の信号エッジ変化回数を計測し、
前記表示クロック信号と計測された前記水平同期信号の信号エッジ変化回数及び前記垂直同期信号の信号エッジ変化回数とに基づいて前記画像データの１フレームの情報量及び帯域幅を検出して動作周波数設定情報を生成することを特徴とする請求項４に記載の画像処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データ帯域幅が異なる信号フォーマットの画像データを取り扱うビデオ表示制御装置や、これを実装したバッテリー駆動方式の携帯表示端末装置等に適用して好適な画像処理装置及び画像処理方法に関するものである。
【０００２】
詳しくは、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合に、この信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段を備え、この動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようにして、帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律に画像処理等する場合に比べて無駄な消費電力を低減できるようにしたものである。
【０００３】
【従来の技術】
近年、半導体集積回路装置の高密度実装の実現化及び情報処理装置の多機能化から、ＡＣ駆動電源方式は元より、携帯電話機や、携帯ゲーム機、携帯型のコンピュータ等のバッテリー駆動方式の携帯表示端末装置も使用される場合が多くなってきた。
【０００４】
これらの携帯表示端末装置や、情報処理装置等においては、情報メディアの発達により各種信号フォーマットのデジタル画像データが取り扱われる場合が多くなってきた。信号フォーマットとしては、ＢＳデジタル放送用の画像データフォーマットである４８０ｉ／４８０ｐ／７２０ｐ／１０８０ｉ、インターネット経由で送出されるストリーミング画像データフォーマットの一つのＱＶＧＡ（３２０ピクセル×２４０ピクセル／６０ｆｐｓ）、カメラ用途の画像データフォーマットであるＣＩＦ（３５２ピクセル×２８８ピクセル）、ＱＣＩＦフォーマット（１７６ピクセル×１４４ピクセル／１０ｆｐｓ）等に見られるように多様化している。
【０００５】
これらの複数の画像データフォーマットの画像データを処理するビデオ表示制御用のＩＣチップ（以下でビデオプロセッサという）が製造され、このＩＣチップが携帯表示端末装置や、情報処理装置等に実装するようになされる。この種のビデオプロセッサでは様々な解像度及びフレームレートの信号フォーマットの画像データを扱うために、通常、ビデオプロセッサ内には画像データを保持するためのフレームメモリが実装される。ビデオプロセッサでは、フレームメモリから画像データを読み出して解像度変換、フレームレート変換、ブライトネス、コントラスト、ガンマ、シャープネス等の画質調整処理が行なわれる（キャプチャ処理）。
【０００６】
【発明が解決しようとする課題】
ところで、従来方式のビデオプロセッサによれば、フレームメモリに記憶された画像データをキャプチャ処理する場合に、以下のような問題がある。
【０００７】
▲１▼　メモリアクセスの際のメモリクロック信号の動作周波数（スピード）に関しては、対応画像フォーマット中で最も情報量が多い信号フォーマットの画像データを処理可能なクロックスピードに設定されている。しかも、クロックスピードが固定されている。
【０００８】
従って、親画面に子画面を表示するような表示形式を採る場合や、低解像度、低フレームレートの信号フォーマットの画像データを入力する場合においても、メモリクロックスピードが固定されているので、余分な電力を消費してしまう。
【０００９】
▲２▼　また、ビデオプロセッサをバッテリー駆動方式の携帯表示端末装置等に適用した場合に、帯域幅が異なる信号フォーマットの画像データを動作周波数固定のクロック信号に基づいて一律に画像処理すると、バッテリーの消費が早くなり充電を頻繁にしなければならなくなる。
【００１０】
そこで、この発明はこのような従来の課題を解決したものであって、帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、動作周波数固定のクロック信号に基づいて一律に画像処理等する場合に比べて無駄な消費電力を低減できるようにした画像処理装置及び画像処理方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題は、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する装置であって、画像データを記憶する記憶手段と、この記憶手段に記憶される画像データの信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段と、この信号検出手段による動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成する信号生成手段と、この信号生成手段から出力されるクロック信号に基づいて記憶手段の書込み読出し制御をする制御手段とを備えることを特徴とする画像処理装置によって解決される。
【００１２】
本発明に係る画像処理装置によれば、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合に、信号検出手段では記憶手段に記憶される画像データの信号フォーマットが検出され、当該画像データの帯域幅が演算されて動作周波数設定情報が信号生成手段に出力される。信号生成手段では、信号検出手段による動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようになされる。これを前提にして、制御手段では信号生成手段から出力されるクロック信号に基づいて記憶手段の書込み読出し制御をするようになされる。
【００１３】
従って、帯域幅が異なる信号フォーマットの画像データをメモリ書込み読出し処理等する場合に、信号生成手段に対してその画像データの帯域幅に対応した動作周波数を可変設定することができるので、帯域幅が最も広い画像データをメモリ書込み読出し処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データをメモリ書込み読出し処理するクロック信号の動作周波数を低く設定することができる。
【００１４】
これにより、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、帯域幅が狭い画像データを動作周波数の低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができる。
【００１５】
本発明に係る画像処理方法は所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する方法であって、画像データの信号フォーマットを検出して当該画像データの帯域幅を演算することにより動作周波数設定情報を求め、ここで求められた動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成し、ここで生成されたクロック信号に基づいてメモリ書込み読出し制御をすることを特徴とするものである。
【００１６】
本発明に係る画像処理方法によれば、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合であって、帯域幅が異なる信号フォーマットの画像データをメモリ書込み読出し処理等する際に、その画像データの帯域幅に対応した動作周波数を可変設定することができるので、帯域幅が最も広い画像データをメモリ書込み読出し処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データをメモリ書込み読出し処理するクロック信号の動作周波数を低く設定することができる。
【００１７】
従って、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、帯域幅が狭い画像データを動作周波数の低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができる。
【００１８】
【発明の実施の形態】
続いて、この発明に係る画像処理装置及び画像処理方法の一実施の形態について、図面を参照しながら説明をする。
図１は本発明に係る実施形態としての画像処理装置を応用したビデオ表示制御装置１００の構成例を示すブロック図である。
この実施形態では、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合に、この信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段を備え、この動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようにして、帯域幅が異なる信号フォーマットの画像データをメモリ書込み読出し処理等する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて無駄な消費電力を低減できるようにしたものである。
【００１９】
図１に示すビデオ表示制御装置１００は画像処理装置の一例であり、所定の解像度及び帯域幅を含む信号フォーマットのディジタルの画像データ（以下単に画像データともいう）を処理する装置である。このビデオ表示制御装置１００では帯域幅が異なる信号フォーマットの画像データも取り扱われる。ビデオ表示制御装置１００の応用例としてはバッテリー駆動方式の携帯表示端末装置等に実装される。もちろん、これに限られることはなく、ＡＣ電源駆動用のビデオ表示制御装置１００に適用してもよい。
【００２０】
このビデオ表示制御装置１００は入力バッファ１、画像フォーマット検出回路５、クロック生成回路６、メモリ制御部７、フレームメモリ８、ビデオプロセッサ部９及びビデオ表示部１０を有している。このビデオ表示制御装置１００には例えば、図示しないＭＰＥＧデコーダから、コンポーネント信号としてディジタル画像データと共に、表示クロック信号（以下単にピクセルクロックＣｐという）、水平同期信号ＳＨ及び垂直同期信号ＳＶが入力される。
【００２１】
このビデオ表示制御装置１００ではＭＰＥＧデコーダから出力されるコンポーネント信号の他に、ＢＳデジタル放送のデジタル画像データ、インターネットと接続されるサーバーからのＱＶＧＡ（Ｑｕａｔｅｒ　Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）サイズ等の画像データ、図示しないカメラモジュールから供給されるＣＩＦ（Ｃｏｍｍｏｎ　Ｉｎｔｅｒｍｅｄｉａｔｅ　Ｆｏｒｍａｔ）、ＱＣＩＦ（Ｑｕａｔｅｒ　Ｃｏｍｍｏｎ　Ｉｎｔｅｒｍｅｄｉａｔｅ　Ｆｏｒｍａｔ）サイズ等の画像データを取り扱うこともできる。ＱＶＧＡサイズ等の画像データは、ストリーミング画像データ送出サービスを提供するサーバーから供給され、図示しないＣＰＵのメモリバス経由で入力される。
【００２２】
入力バッファ１には画像データＤＩＮ及びピクセルクロックＣｐが入力され、フレームメモリ８に書き込む際にその画像データＤＩＮがピクセルクロックＣｐに基づいて一時的に保持するようになされる。例えば、画像データＤＩＮをフレームメモリ８に書き込む際に、フレームメモリ８とメモリ制御部７の間のメモリバスが、ビデオプロセッサ部９内で使用する図示しないＯＳＤデータや、ビデオプロセッサ部９内の他のモジュール制御用パラメータ等のデータで占有されている場合に、この入力バッファ１に一時的に画像データを保持するように使用される。
【００２３】
この入力バッファ１に入力されたピクセルクロックＣｐは、水平同期信号ＳＨ及び垂直同期信号ＳＶと共に画像フォーマット検出回路５に供給される。画像フォーマット検出回路５は信号検出手段の一例であり、この検出回路５は水平カウンタ２、垂直カウンタ３及び帯域幅演算回路４を有している。
【００２４】
水平カウンタ２は第１のカウンタ回路の一例であり、ＭＰＥＧデコーダ等からの水平同期信号ＳＨを入力して信号エッジ変化回数（アクティブに遷移する回数）を計測するようになされる。水平カウンタ２はカウンタ値を帯域幅演算回路４に出力する。
【００２５】
垂直カウンタ３は第２のカウンタ回路であり、同様にしてＭＰＥＧデコーダ等からの垂直同期信号ＳＶを入力して信号エッジ変化回数（アクティブに遷移する回数）を計測するようになされる。垂直カウンタ３はカウンタ値を帯域幅演算回路４に出力する。
【００２６】
帯域幅演算回路４は演算回路の一例であり、ピクセルクロックＣｐと水平及び垂直カウンタ２、３から得られるカウンタ値に基づいて画像データＤＩＮの１フレームの情報量及び帯域幅（フレームレート）を検出して動作周波数設定情報Ｎ，Ｍを演算し出力するようになされる。動作周波数設定情報Ｎ，Ｍは基準周波数Ｆｓのクロック信号（以下で基準クロック信号ＣＬＫという）を分周するための分周比を内容とするものである。
【００２７】
このように、画像フォーマット検出回路５ではフレームメモリ８に記憶される画像データＤＩＮの信号フォーマットを検出して当該画像データＤＩＮの帯域幅を演算し動作周波数設定情報Ｎ及びＭをクロック生成回路６に出力するようになされる。
【００２８】
この画像フォーマット検出回路５には信号生成手段の一例となるクロック生成回路６が接続されており、この検出回路５による動作周波数設定情報Ｎ，Ｍに基づいて基準クロック信号ＣＬＫから所望の動作周波数のクロック信号を生成するようになされる。例えば、クロック生成回路６はメモリ制御部７で使用するメモリクロック信号φｍ及び、ビデオプロセッサ部９で使用する表示クロック信号φｖを基準クロック信号ＣＬＫから生成する。基準クロック信号ＣＬＫは外部から入力される。
【００２９】
このクロック信号φｍによって、メモリ制御部７とフレームメモリ８とを最適化された動作周波数で動作させること、クロック信号φｐによってビデオプロセッサ部９を最適化された動作周波数で動作させることができ、クロック信号φｖによってビデオ表示部１０を最適化された動作周波数で動作させることができ、消費電力を低減させることができる。このクロック生成回路６には制御手段の一例となるメモリ制御部７が接続されており、この生成回路６から出力されるメモリクロック信号φｍに基づいてフレームメモリ８の書込み読出し制御をするようになされる。
【００３０】
メモリ制御部７には記憶手段の一例となるフレームメモリ８が接続されており、デジタルの画像データＤＩＮを記憶するようになされる。フレームメモリ８には画像データＤＩＮの他に、ＯＳＤデータやビデオプロセッサ制御用のパラメータ等も記憶される。フレームメモリ８にはＲＡＭ等が使用される。フレームメモリ８には出力バッファ１１が接続されており、フレームメモリ８から読み出す際にその画像データＤＩＮを一時的に保持するようになされる。
【００３１】
メモリ制御部７では入力バッファ１からフレームメモリ８へ画像データＤＩＮを書き込む際に、そのタイミング制御及び、フレームメモリ８から出力バッファ１１へ画像データＤＩＮを読み出す際に、そのタイミング制御を実行するようになされる。例えば、メモリ制御部７は入力バッファ１とフレームメモリ８との間で画像データＤＩＮの書き込み制御をしたり、フレームメモリ８と出力バッファ１１を通してビデオプロセッサ部９との間で画像データＤＩＮの読み出し制御をする。
【００３２】
メモリ制御部７にはビデオプロセッサ部９が接続されており、フレームメモリ８よりメモリ制御部７を経由して入力される画像データＤＩＮに対して、例えば、解像度変換、フレームレート変換、ブライトネス、コントラスト、ガンマ、シャープネス等の画質調整等の処理を行なうようになされる。
【００３３】
ビデオプロセッサ部９にはビデオ表示部１０が接続されており、ビデオプロセッサ部９で処理された画像データＤＩＮが入力され、表示クロック信号φｖに基づいて画像データＤＩＮを出力するようになされる。表示クロック信号φｖはクロック生成回路６から供給される。
【００３４】
図２はクロック生成回路６の構成例を示すブロック図である。図２に示すクロック生成回路６は例えば３つのＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）シンセサイザブロック＃１〜＃３を有している。ＰＬＬシンセサイザブロック＃１は基準クロック信号ＣＬＫ及び動作周波数設定情報Ｎ，Ｍに基づいて基準クロック信号ＣＬＫから所望の動作周波数のメモリクロック信号φｍを発生するようになされる。
【００３５】
ＰＬＬシンセサイザブロック＃２は基準クロック信号ＣＬＫ及び動作周波数設定情報Ｎ，Ｍに基づいて所望の動作周波数の表示クロック信号φｖを発生するようになされる。ＰＬＬシンセサイザブロック＃３は基準クロック信号ＣＬＫ及び動作周波数設定情報Ｎ，Ｍに基づいて所望の動作周波数のプロセッサクロック信号φｐを発生するようになされる。
【００３６】
図３はＰＬＬシンセサイザブロック＃１等の内部構成例を示すブロック図である。図３に示すＰＬＬシンセサイザブロック＃１は、分周器（１／Ｎ）２１、位相比較器２２、ループフィルタ２３、ＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌ　Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）２４及び分周器（１／Ｍ）２５を有している。
【００３７】
分周器２１では画像フォーマット検出回路５から供給される動作周波数設定情報Ｎに基づいて基準周波数Ｆｓの基準クロック信号ＣＬＫを１／Ｎに分周し周波数Ｆｓ／Ｎの分周出力信号Ｓ２１を発生し位相比較器２２に出力する。
【００３８】
一方、分周器２５では画像フォーマット検出回路５から供給される動作周波数設定情報Ｍに基づいてＶＣＯ２４から出力される周波数Ｆｏの例えば、メモリクロック信号φｍを１／Ｍに分周して周波数Ｆｏ／Ｍの分周出力信号Ｓ２５を発生し位相比較器２２に出力する。
【００３９】
位相比較器２２では分周器２１による分周出力信号Ｓ２１の周波数Ｆｓ／Ｎと、分周器２５による分周出力信号Ｓ２５の周波数Ｆｏ／Ｍとを比較しその位相を一致するようになされる。
Ｆｓ／Ｎ＝Ｆｏ／Ｍ・・・・・（１）
この位相比較器２２における関係式（１）から（２）式、すなわち、
Ｆｏ＝（Ｎ／Ｍ）・Ｆｓ・・・（２）
が導かれ、この位相比較器２２の出力がループフィルタによってフィルタ処理される。フィルタ処理後の出力電圧はＶＣＯ２４において電圧制御発振制御に使用され、ＶＣＯ２４から動作周波数Ｆｏのメモリクロック信号φｍ等を出力するようになされる。
【００４０】
続いて、本発明に係る画像処理方法について当該ビデオ表示制御装置１００の動作例について説明をする。図４はビデオ表示制御装置１００の動作例を示すフローチャートである。
このビデオ表示制御装置１００では、所定の解像度及び帯域幅を含む信号フォーマットの画像データＤＩＮをメモリ書込み読出し処理する場合を前提とする。この場合、画像データＤＩＮの信号フォーマットを検出して当該画像データＤＩＮの帯域幅を演算することにより動作周波数設定情報Ｎ，Ｍを求め、ここで求められた動作周波数設定情報Ｎ，Ｍに基づいて基準クロック信号ＣＬＫから所望の動作周波数のクロック信号を生成し、ここで生成されたクロック信号に基づいてメモリ書込み読出し制御をする場合を例に挙げる。
【００４１】
これらを動作条件にして、このビデオ表示制御装置１００には例えば、図示しないＭＰＥＧデコーダから、コンポーネント信号としてディジタル画像データＤＩＮと共に、ピクセルクロックＣｐ、水平同期信号ＳＨ及び垂直同期信号ＳＶが入力される。ピクセルクロックＣｐは、水平同期信号ＳＨ及び垂直同期信号ＳＶと共に画像フォーマット検出回路５に供給される。
【００４２】
そして、図４に示すフローチャートのステップＡ１で画像フォーマット検出回路５ではフレームメモリ８に記憶される画像データＤＩＮの信号フォーマットが検出される。このとき、入力バッファ１には画像データＤＩＮ及びピクセルクロックＣｐが入力され、フレームメモリ８に書き込む際にその画像データＤＩＮをピクセルクロックＣｐに基づいて一時的に保持するようになされる。
【００４３】
そして、ステップＡ２で当該画像データＤＩＮの帯域幅が演算されて動作周波数設定情報Ｎ，Ｍがクロック生成回路６に出力される。このとき、水平カウンタ２では水平同期信号ＳＨの信号エッジ変化回数が計測され、この水平カウンタ２のカウンタ値が帯域幅演算回路４に出力される。垂直カウンタ３では垂直同期信号ＳＶの信号エッジ変化回数が計測され、この垂直カウンタ３のカウンタ値が帯域幅演算回路４に出力される。
【００４４】
帯域幅演算回路４ではピクセルクロックＣｐと水平及び垂直カウンタ２、３から得られるカウンタ値に基づいて画像データＤＩＮの１フレームの情報量及び帯域幅（フレームレート）を検出して動作周波数設定情報Ｎ，Ｍが演算される。動作周波数設定情報Ｎ，Ｍは基準クロック信号を分周するための分周比を内容とするものである。動作周波数設定情報Ｎ，Ｍはクロック生成回路６に出力するようになされる。
【００４５】
そして、ステップＡ３でクロック生成回路６では、画像フォーマット検出回路５による動作周波数設定情報Ｎ，Ｍに基づいて基準クロック信号ＣＬＫから所望の動作周波数のクロック信号を生成するようになされる。例えば、クロック生成回路６のＰＬＬシンセサイザブロック＃１は基準クロック信号ＣＬＫ及び動作周波数設定情報Ｎ，Ｍに基づいて基準クロック信号ＣＬＫから所望の動作周波数Ｆｏのメモリクロック信号φｍを発生するようになされる。
【００４６】
また、ＰＬＬシンセサイザブロック＃２では基準クロック信号ＣＬＫ及び動作周波数設定情報Ｎ，Ｍに基づいて所望の動作周波数Ｆｏ’の表示クロック信号φｖを発生するようになされる。ＰＬＬシンセサイザブロック＃３は基準クロック信号ＣＬＫ及び動作周波数設定情報Ｎ，Ｍに基づいて所望の動作周波数Ｆｏ’’のプロセッサクロック信号φｐを発生するようになされる。
【００４７】
その後、ステップＡ４で画像データのキャプチャ処理を実行する。このとき、メモリ制御部７では入力バッファ１からフレームメモリ８へ画像データＤＩＮを書き込む際に、メモリクロック信号φｍに基づいてそのタイミング制御を実行する（書込み制御）。このタイミング制御によって、ディジタルの画像データＤＩＮをフレームメモリ８に記憶するようになされる。
【００４８】
また、メモリ制御部７ではフレームメモリ８から出力バッファ１１へ画像データＤＩＮを読み出す際に、メモリクロック信号φｍに基づいてそのタイミング制御を実行するようになされる。このタイミング制御によって、画像データＤＩＮをビデオプロセッサ部９へ読み出すようになされる。
【００４９】
ビデオプロセッサ部９ではフレームメモリ８よりメモリ制御部７を経由して入力される画像データＤＩＮに対して、例えば、プロセッサクロック信号φｐに基づいて解像度変換、フレームレート変換、ブライトネス、コントラスト、ガンマ、シャープネス等の画質調整等の処理がなされる。
【００５０】
ビデオ表示部１０ではビデオプロセッサ部９で処理された画像データＤＩＮが入力され、表示クロック信号φｖに基づいて画像データＤＯＵＴを出力するようになされる。画像データＤＯＵＴは例えば液晶表示装置に出力される。
【００５１】
そして、ステップＡ５で画像データＤＩＮの信号フォーマットが変更されたかが検出される。このビデオ表示制御装置１００ではＭＰＥＧデコーダから出力されるコンポーネント信号の他に、ＢＳディジタル放送のディジタル画像データ、インターネットと接続されるサーバーからのＱＶＧＡサイズ等の画像データ、図示しないカメラモジュールから供給されるＣＩＦ、ＱＣＩＦサイズ等の画像データを取り扱うこともできる。ＱＶＧＡサイズ等の画像データは、ストリーミング画像データ送出サービスを提供するサーバーから供給され、図示しないＣＰＵのメモリバス経由で入力される。
【００５２】
従って、信号フォーマットが変更された場合はステップＡ１に戻る。信号フォーマットが変更されない場合はステップＡ６に移行して終了判断をする。この際の判断はユーザである。ビデオ表示制御処理を終了する場合は、上述の画像処理を終了する。画像処理を終了しない場合はステップＡ１に戻ってビデオ表示制御処理を継続するようになされる。
【００５３】
［実施例］
ここで、画像データの入力が４８０ｐのＢＳディジタル放送用の信号フォーマットから、ＱＶＧＡサイズの１０ｆｐｓのストリーミングデータに切り替わった場合を例に採る。
【００５４】
▲１▼　４８０ｐのＢＳディジタル放送用の信号フォーマットの場合
この場合、図４に示したステップＡ１で４８０ｐの画像データ、水平同期信号ＳＨ、垂直同期信号ＳＶ、ピクセルクロックＣｐがビデオ表示制御装置１００に入力されると、この画像データの信号フォーマットが水平カウンタ２、垂直カウンタ３、帯域幅演算回路４を有する画像フォーマット検出回路５によって検出される。
【００５５】
この画像フォーマット検出回路５ではステップＡ２で水平カウンタ２のカウント値がインクリメントされる毎に、ピクセルクロックＣｐは８５８カウントされる。また、垂直カウンタ３のカウント値がインクリメントされる毎に、水平カウンタ２が５２５回カウントアップされる。「５２５」は水平方向のライン数を示すカウント値である。この垂直カウンタ３がインクリメントされる期間を計測することにより、フレームレートが計算される。
【００５６】
この４８０ｐのＢＳディジタル放送用の信号フォーマットでフレームレートは６０フレーム／秒（以下でｆｐｓと記述する）となる。これらの演算結果から画像フォーマット検出回路５はクロック生成回路６にて生成する最適なメモリクロック信号φｍの設定を行なう。この例では、画像フォーマット検出回路５によって４８０ｐが検出されているので、画像データ帯域幅は、８５８（ピクセル）×５２５（ライン）×１６（ＹＵＶデータ；ＹＵＶ［４：２：２］）×６０（ｆｐｓ）＝４３２．４３２Ｍｂｉｔ／ｓとなる。
【００５７】
フレームメモリ８からメモリ制御部７への画像データの読み出し時にも同じ情報量の画像データを占有する必要があるので、画像データ帯域幅は２倍の４３２．４３２Ｍ×２＝８６４．８６４Ｍｂｉｔ／ｓとなる。この例で３２ｂｉｔ幅のバーストアクセスモード（１クロックで１回のデータ転送が可能なモード）を使用した場合、必要なメモリクロック信号の動作周波数Ｆｏは８６４．８６４Ｍ÷３２＝２７．０２７ＭＨｚとなる。
【００５８】
画像フォーマット検出回路５はこのような動作周波数情設定報Ｎ，Ｍをクロック生成回路６に出力するようになされる。クロック生成回路６は画像フォーマット検出回路５から動作周波数設定情報Ｎ，Ｍを受け取り、メモリクロック信号φｍをＯＳＤデータ等の他のデータ転送に必要な帯域幅（フレームレート）に上乗せしたクロック数を設定する。
【００５９】
例えば、ＯＳＤ（Ｏｎ　Ｓｃｒｅｅｎ　Ｄｉｓｐｌａｙ）データ等の転送に６４０Ｍｂｉｔ／ｓの画像データ帯域幅が必要な場合は、６４０Ｍ÷３２＝２０ＭＨｚ分上乗せする。つまり、クロック生成回路６では動作周波数Ｆｏが２７Ｍ＋２０Ｍ＝４７ＭＨｚとなるようなメモリクロック信号φｍを出力するように、図３に示したＰＬＬシンセサイザブロック＃１等が電圧制御発振制御され、最適な動作周波数Ｆｏのメモリクロック信号φｍを生成するようになされる。
【００６０】
▲２▼　画像データＤＩＮの入力の信号フォーマットがＱＶＧＡサイズ　１０ｆｐｓのストリーミングデータに切り替わった場合
この場合も、４８０ｐのＢＳディジタル放送用の信号フォーマットと同様にして、画像フォーマット検出回路５によって、画像データの情報量を演算によって求めた後、当該画像データの信号フォーマットが検出される。この例では、画像フォーマット検出回路５によってＱＶＧＡサイズ　１０ｆｐｓのストリーミングデータが検出されるので、画像データ帯域幅は、３２０（ピクセル）×２４０（ピクセル）×１６（ＲＧＢ５６５；Ｒ色＝５ｂｉｔ，Ｇ色＝６ｂｉｔ，Ｂ色＝５ｂｉｔ）×１０（ｆｐｓ）＝１２．２８８Ｍｂｉｔ／ｓとなる。
【００６１】
このビデオ表示制御装置１００で必要な画像データ帯域幅は１２．２８８Ｍ×２＝２４．５７６Ｍｂｉｔ／ｓであり、信号フォーマット４８０ｐの場合と同一のメモリアクセス条件とすると、メモリバス占有率では２４．５７６Ｍ÷３２＝０．７６８ＭＨｚとなるためメモリクロック信号φｍの動作周波数Ｆｏは２０Ｍ＋０．７６８Ｍ＝２０．７６８ＭＨｚとなる。
【００６２】
この例では画像データの信号フォーマットによってメモリクロック信号φｍの動作周波数Ｆｏを適宜低減することが可能となる。この結果、本発明方式を適用したビデオ表示制御装置１００の消費電力は従来の技術を適用したビデオ表示制御装置と比較して大幅に低減することができる。
【００６３】
図５は画像データの各種信号フォーマット及び消費電力低減例を示す表図である。図５に示す表図には、当該ビデオ表示制御装置１００へ入力される画像データの５つの信号フォーマット（以下で入力画像フォーマットともいう）に関して、その画像データ帯域幅、ＯＳＤデータ帯域幅、メモリクロック信号φｍの動作周波数Ｆｏの設定値（以下でメモリクロック設定値ともいう）及び消費電力比を各々示している。
【００６４】
この例では入力画像フォーマットに関しては、ＳＶＧＡ（Ｓｕｐｅｒ　Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ；８００×６００／６０ｆｐｓ）、４８０ｐ（７２０×４８０／６０ｆｐｓ）、ＶＧＡ（６４０×４８０／６０ｆｐｓ）、ＱＶＧＡ（３２０×２４０／６０ｆｐｓ）、ＱＣＩＦ（１７６×１４４／１０ｆｐｓ）の５つを挙げ、全ての解像度を１６Ｂｉｔ／ピクセルと仮定した。画像データ帯域幅に関しては、本文中の計算例に沿って計算したものであって、少数点以下を切り上げたものである。例えば、ＳＶＧＡの場合、８００×６００×６０×２＝９２１．６Ｍｂｉｔ／ｓである。
【００６５】
また、ＯＳＤデータ帯域幅は一律に１００Ｍｂｉｔ／ｓとしている。メモリクロック設定値に関しては、メモリバスが３２Ｂｉｔ時を例に挙げ、その動作周波数Ｆｏを、
Ｆｏ＝｛（画像データ帯域幅＋ＯＳＤデータ帯域幅）×１．１｝／３２
により求めた。なお、フレームメモリ８のフレッシュサイクル等のアクセス不可時間として１０％を考慮に入れて計算した。消費電力比はＳＶＧＡ時の消費電力を１００％とした場合の比である。
【００６６】
この表図によれば、画像データの信号フォーマットＳＶＧＡで画像データ帯域幅が９２２Ｍｂｉｔ／ｓで、ＯＳＤデータ帯域幅が１００Ｍｂｉｔ／ｓで、メモリクロック信号φｍの動作周波数Ｆｏが３６ＭＨｚであり、その消費電力比を１００％とすると、その信号フォーマット４８０ｐでは画像データ帯域幅が６４４Ｍｂｉｔ／ｓで、ＯＳＤデータ帯域幅が１００Ｍｂｉｔ／ｓで、メモリクロック信号φｍの動作周波数Ｆｏが２７ＭＨｚであり、その消費電力比は７５％に低減される。
【００６７】
また、画像データの信号フォーマットＶＧＡでは画像データ帯域幅が５９０Ｍｂｉｔ／ｓで、ＯＳＤデータ帯域幅が１００Ｍｂｉｔ／ｓで、メモリクロック信号φｍの動作周波数Ｆｏが２４ＭＨｚであり、その消費電力比は６７％に低減される。
【００６８】
更にまた、画像データの信号フォーマットＱＶＧＡでは画像データ帯域幅が１４８Ｍｂｉｔ／ｓで、ＯＳＤデータ帯域幅が１００Ｍｂｉｔ／ｓで、メモリクロック信号φｍの動作周波数Ｆｏが９ＭＨｚであり、その消費電力比は２５％に低減される。更に、画像データの信号フォーマットＱＣＩＦでは画像データ帯域幅が９Ｍｂｉｔ／ｓで、ＯＳＤデータ帯域幅が１００Ｍｂｉｔ／ｓで、メモリクロック信号φｍの動作周波数Ｆｏが４ＭＨｚであり、その消費電力比は１２％に低減される。
【００６９】
このように、本発明に係る実施形態としてのビデオ表示制御装置１００によれば、フレームメモリ８に記憶される画像データＤＩＮの信号フォーマットを検出して当該画像データＤＩＮの画像データ帯域幅を演算し動作周波数設定情報Ｎ，Ｍを出力する画像フォーマット検出回路５を備え、図５に示したような画像データ帯域幅が異なる信号フォーマットの画像データＤＩＮをメモリ書込み読出し処理等する場合に、クロック生成回路６に対してその画像データＤＩＮの帯域幅に対応した動作周波数Ｆｏを可変設定することができる。
【００７０】
従って、画像データ帯域幅が最も広い画像データＤＩＮをメモリ書込み読出し処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データＤＩＮをメモリ書込み読出し処理するクロック信号の動作周波数を低く設定することができる。これにより、画像データ帯域幅が異なる画像データＤＩＮを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、画像データ帯域幅が狭い画像データＤＩＮを動作周波数Ｆｏの低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができた。
【００７１】
本発明のビデオ表示制御装置１００を携帯電話機や携帯ゲーム機等のバッテリー駆動型の情報処理機器に実装した場合に、１回の充電で使用できる連続作動時間を従来方式のバッテリー駆動型の情報処理機器に比べて長くすることができる。また、バッテリー駆動方式の携帯表示端末装置等に表示用の半導体チップを高密度に形成したグラフティックチップにおいて、余分な電力消費を抑えることができるので機器本体の発熱を抑制することができる。
【００７２】
【発明の効果】
以上説明したように、本発明に係る画像処理装置及び画像処理方法によれば、所定の解像度及び帯域幅を含む信号フォーマットの画像データを処理する場合に、この画像データの信号フォーマットを検出して当該画像データの帯域幅を演算し動作周波数設定情報を出力する信号検出手段を備え、信号生成手段ではこの動作周波数設定情報に基づいて基準クロック信号から所望の動作周波数のクロック信号を生成するようになされる。
【００７３】
この構成によって、帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、信号生成手段に対してその画像データの帯域幅に対応した動作周波数を可変設定することができるので、帯域幅が最も広い画像データを画像処理するクロック信号の動作周波数よりも、帯域幅が狭い画像データを画像処理するクロック信号の動作周波数を低く設定することができる。
【００７４】
従って、帯域幅が異なる画像データを動作周波数固定のクロック信号に基づいて一律にメモリ書込み読出し処理等する場合に比べて、帯域幅が狭い画像データを動作周波数の低いクロック信号でメモリ書込み読出し処理することができるので、無駄な消費電力を省くことができる。
【００７５】
この発明は画像データ帯域幅が異なる信号フォーマットの画像データを取り扱うビデオ表示制御装置や、これを実装したバッテリー駆動方式の携帯表示端末装置等に適用して極めて好適である。
【図面の簡単な説明】
【図１】本発明に係る実施形態としての画像処理装置を応用したビデオ表示制御装置１００の構成例を示すブロック図である。
【図２】クロック生成回路６の構成例を示すブロック図である。
【図３】ＰＬＬシンセサイザブロック＃１等の内部構成例を示すブロック図である。
【図４】ビデオ表示制御装置１００の動作例を示すフローチャートである。
【図５】画像データの各種信号フォーマット及び消費電力低減例を示す表図である。
【符号の説明】
１・・・入力バッファ、２・・・水平カウンタ（第１のカウンタ）、３・・・垂直カウンタ（第２のカウンタ）、４・・・帯域幅演算回路（演算回路）、５・・・画像フォーマット検出回路（信号検出手段）、６・・・クロック生成回路（信号生成手段）、７・・・メモリ制御部（制御手段）、８・・・フレームメモリ（記憶手段）、９・・・ビデオプロセッサ、１０・・・ビデオ表示部、１１・・・出力バッファ、＃１〜＃３・・・ＰＬＬシンセサイザブロック、１００・・・ビデオ表示制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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