(57)【要約】【課題】保護抵抗を接続することなく、オン耐圧破壊が生じにくく、静電破壊特性が劣化しにくい、高耐圧の半導体装置を提供する。【解決手段】半導体基板内にドレイン領域とソース領域を設け、半導体基板の表面上に第１ゲート絶縁膜を設け、第１ゲート絶縁膜の上にゲート電極を設ける。さらに、下面の高さが半導体基板の表面の高さより低く厚さが第１ゲート絶縁膜の厚さより厚く第１ゲート絶縁膜を二分し第１ゲート絶縁膜に接している第２絶縁膜を、半導体基板上でゲート電極の下に設ける。ソース領域とドレイン領域から離れている内部抵抗領域を半導体基板内で第２絶縁膜の直下に設ける。【選択図】      図１
2004281527.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面を含む前記半導体基板内に設けられ、前記第１導電型と異なる第２導電型のドレイン領域と、
前記半導体基板の前記表面を含む前記半導体基板内に設けられ、前記ドレイン領域から離れている前記第２導電型のソース領域と、
前記半導体基板の前記表面上に設けられ、前記ドレイン領域と前記ソース領域の間で、前記ドレイン領域から離れている第１ゲート絶縁膜と、
前記半導体基板上に設けられ、下面の高さが前記半導体基板の前記表面の高さより低く、厚さが前記第１ゲート絶縁膜の厚さより厚く、前記ドレイン領域と前記第１ゲート絶縁膜の間で、前記ドレイン領域と前記第１ゲート絶縁膜に接している第１絶縁膜と、
前記半導体基板内で前記第１絶縁膜の直下に設けられ、前記ドレイン領域に電気的に接続する前記第２導電型の第１ライトドープトドレイン領域と、
前記第１ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上で前記ゲート電極の下に設けられ、下面の高さが前記半導体基板の前記表面の高さより低く、厚さが前記第１ゲート絶縁膜の厚さより厚く、前記第１ゲート絶縁膜を二分し、前記第１ゲート絶縁膜に接している第２絶縁膜と、
前記半導体基板内で前記第２絶縁膜の直下に設けられ、前記ソース領域と前記第１ライトドープトドレイン領域から離れている前記第２導電型の内部抵抗領域を有することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板の表面を含む前記半導体基板内に設けられ、前記第１導電型と異なる第２導電型のドレイン領域と、
前記半導体基板の前記表面を含む前記半導体基板内に設けられ、前記ドレイン領域から離れている前記第２導電型のソース領域と、
前記半導体基板の前記表面上に設けられ、前記ドレイン領域と前記ソース領域の間で、前記ドレイン領域と前記ソース領域から離れている第１ゲート絶縁膜と、
前記半導体基板の前記表面上に設けられ、前記第１ゲート絶縁膜と前記ソース領域の間で、前記第１ゲート絶縁膜から離れている第２ゲート絶縁膜と、
前記半導体基板上に設けられ、下面の高さが前記半導体基板の前記表面の高さより低く、厚さが前記第１ゲート絶縁膜の厚さより厚く、前記ドレイン領域と前記第１ゲート絶縁膜の間で、前記ドレイン領域と前記第１ゲート絶縁膜に接している第１絶縁膜と、
前記半導体基板内で前記第１絶縁膜の直下に設けられ、前記ドレイン領域に電気的に接続する前記第２導電型の第１ライトドープトドレイン領域と、
前記第１ゲート絶縁膜上と前記第２ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上で前記ゲート電極の下で前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の間に設けられ、下面の高さが前記半導体基板の前記表面の高さより低く、厚さが前記第１ゲート絶縁膜の厚さより厚く、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜に接している第２絶縁膜と、
前記半導体基板内で前記第２絶縁膜の直下に設けられ、前記ソース領域と前記第１ライトドープトドレイン領域から離れている前記第２導電型の内部抵抗領域を有することを特徴とする半導体装置。
【請求項３】
前記第１絶縁膜の上にゲート電極が設けられていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記半導体基板上に設けられ、下面の高さが前記半導体基板の前記表面の高さより低く、厚さが前記第１ゲート絶縁膜の厚さより厚く、前記ソース領域と前記第１絶縁膜の間で、前記ソース領域に接している第３絶縁膜と、
前記半導体基板内で前記第３絶縁膜の直下に設けられ、前記内部抵抗領域から離れて、前記ソース領域に電気的に接続する前記第２導電型の第２ライトドープトドレイン領域をさらに有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記第３絶縁膜の上にゲート電極が設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板の前記表面を含む前記半導体基板内に設けられ、前記ドレイン領域から離れ、前記半導体基板に電気的に接続する前記第１導電型の基板電位引き出し領域をさらに有することを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記基板電位引き出し領域がソース領域に接していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体基板上に設けられ、下面の高さが前記半導体基板の前記表面の高さより低く、厚さが前記第１ゲート絶縁膜の厚さより厚く、前記ドレイン領域と前記基板電位引き出し領域の間で、前記ドレイン領域と前記基板電位引き出し領域に接している第４絶縁膜をさらに有することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記半導体基板上に設けられ、下面の高さが前記半導体基板の前記表面の高さより低く、厚さが前記第１ゲート絶縁膜の厚さより厚く、前記基板電位引き出し領域、前記第１絶縁膜と前記第２絶縁膜に接している第５絶縁膜をさらに有することを特徴とする請求項６乃至８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１ライトドープトドレイン領域が、前記第１ゲート絶縁膜に接することを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第１ライトドープトドレイン領域の不純物濃度が、前記ドレイン領域の不純物濃度より低濃度であることを特徴とする請求項１乃至１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記内部抵抗領域が、前記第１ゲート絶縁膜に接することを特徴とする請求項１乃至１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記内部抵抗領域の不純物濃度が、前記ドレイン領域の不純物領域より低濃度であることを特徴とする請求項１乃至１２のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧の半導体装置、特に、高耐圧の金属・絶縁物・半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）に関する。
【０００２】
【従来の技術】
高耐圧のＭＩＳＦＥＴである高耐圧の金属・酸化物・半導体構造（ＭＯＳ）ＦＥＴでは、オン耐圧破壊が生じる場合と、静電破壊特性が劣化する場合があった。そこで、ソースの配線ラインに保護抵抗を接続する必要があった。この保護抵抗により、高耐圧のＭＯＳＦＥＴを有する回路の構成が複雑になり、高耐圧のＭＯＳＦＥＴを有する回路の回路設計で、煩雑な保護抵抗の抵抗値を調整する作業が必要であった。
【０００３】
また、高耐圧のＭＯＳＦＥＴとしては、デュアルゲート型高耐圧ＭＯＳトランジスタが提案されている（例えば、特許文献１参照。）。しかしながら、このデュアルゲート型高耐圧ＭＯＳトランジスタでも、オン耐圧破壊が生じる場合と、静電破壊特性が劣化する場合があった。
【０００４】
【特許文献１】
特開平５−３２６９４９号公報（第４図乃至第６図）
【０００５】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、保護抵抗を接続することなく、オン耐圧破壊が生じにくく、静電破壊特性が劣化しにくい、高耐圧の半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、第１導電型の半導体基板と、この半導体基板の表面を含む半導体基板内に設けられ第１導電型と異なる第２導電型のドレイン領域と、半導体基板の表面を含む半導体基板内に設けられドレイン領域から離れている第２導電型のソース領域と、半導体基板の表面上に設けられドレイン領域とソース領域の間でドレイン領域から離れている第１ゲート絶縁膜と、半導体基板上に設けられ下面の高さが半導体基板の表面の高さより低く厚さが第１ゲート絶縁膜の厚さより厚くドレイン領域と第１ゲート絶縁膜の間でドレイン領域と第１ゲート絶縁膜に接している第１絶縁膜と、半導体基板内で第１絶縁膜の直下に設けられドレイン領域に電気的に接続する第２導電型の第１ライトドープトドレイン（ＬＤＤ）領域と、第１ゲート絶縁膜上に設けられたゲート電極と、半導体基板上でゲート電極の下に設けられ下面の高さが半導体基板の表面の高さより低く、厚さが第１ゲート絶縁膜の厚さより厚く第１ゲート絶縁膜を二分し第１ゲート絶縁膜に接している第２絶縁膜と、半導体基板内で第２絶縁膜の直下に設けられソース領域と第１ライトドープトドレイン領域から離れている第２導電型の内部抵抗領域を有する半導体装置にある。
【０００７】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００８】
（比較した半導体装置でオン耐圧破壊が生じ、静電破壊特性が劣化する原因について）
比較した半導体装置は、高耐圧のＭＯＳＦＥＴである。図８に示すように、ゲート電圧を増やして、ラインｇ１１からｇ１６まで変化させた。ここで、点線１８は保護抵抗Ｒ６による負荷直線である。これより、ラインｇ１３からｇ１６では、ドレイン電圧ＶＤを増やすと、ドレイン電流ＩＤが飽和状態から、ドレイン電流に過電流が流れた。この過電流により、オン耐圧破壊が生じ、静電破壊特性が劣化すると考えられた。
【０００９】
比較した半導体装置は、図９に示すように、ｐ型半導体基板２１、絶縁膜２２乃至２７、ゲート絶縁膜２８、ゲート電極２９、ｐ−型半導体領域３１、３３、４０、４２、ｐ＋型半導体領域による基板電位引き出し領域３２、４１、ｎ＋型半導体領域によるソース領域３５、ｎ−型半導体領域によるＬＤＤ領域３４、３６、３７、３９とｎ＋型半導体領域によるドレイン領域３８を有している。これらのことから半導体装置は、ｎチャネルＭＯＳＦＥＴとして機能する。ドレイン領域３８がドレインＤである。ソース領域３５がソースＳである。ゲート電極２９がゲートＧである。基板電位引き出し領域４１が基板電極Ｓｕｂである。ソースＳには保護抵抗Ｒ６が電気的に接続されている。
【００１０】
そして、ｎｐｎ型の寄生バイポーラトランジスタＴ１１と寄生抵抗Ｒ７が半導体装置内に存在している。寄生バイポーラトランジスタＴ１１のエミッタはｎ−型半導体領域３６であり、ソース領域３５に電気的に接続する。コレクタはｎ−型半導体領域３７であり、ドレイン領域３８に電気的に接続する。ベースはｐ型半導体基板２１であり、基板電位引き出し領域４１に電気的に接続する。寄生抵抗Ｒ７は、ベースと基板電位引き出し領域４１の間に分布するｐ型半導体基板２１の抵抗成分である。高耐圧のＭＯＳＦＥＴでは、高耐圧化するために、ドレインの接合耐圧を上げる必要がある。そこで、ｐ型半導体基板２１の不純物濃度を下げている。このことにより、ｐ型半導体基板２１の抵抗成分は上昇し、寄生抵抗Ｒ７は大きくなっている。
【００１１】
ここで、図８の過電流の発生原因を考察する。まず、ドレイン電圧ＶＤを増やすと、ＬＤＤ領域３７およびその付近で電界が大きくなり、ドレイン電流ＩＤの電子が加速される。加速された電子によりＬＤＤ領域３７では、生成される電子正孔対が増える。この電子正孔対の正孔により、基板電流となるホール電流が、ＬＤＤ領域３７からｐ型半導体基板２１を介して基板電位引き出し領域４１に流れる。この基板電流の経路に寄生抵抗Ｒ７が存在するので、電子正孔対が増加し、基板電流が増加すると、寄生抵抗Ｒ７の両端の電位差が増加し、ベース電位が上昇する。このベースの電位の上昇により、寄生バイポーラトランジスタＴ１１がオンし、過電流が発生する。この過電流はドレイン電流ＩＤと同様に電子正孔対を増やし基板電流を増やし、ベース電位を上昇させる。この一連のサイクルにより、過電流は加速的に増加したと考えられた。そこで、過電流の発生を防止するためには、この一連のサイクルが回らないようにどこかで分断すればよいと考えられた。
【００１２】
一方、保護抵抗Ｒ６をソースＳに接続することにより、ソースＳの電位は上昇し、ＬＤＤ領域３６の電位が上昇し、エミッタ電位が上昇する。基板電流によってベース電位が上昇することで増大していたベース・エミッタ電圧を、エミッタ電位の上昇により、減少させることができる。ベース・エミッタ電圧が減少することにより、寄生バイポーラトランジスタＴ１１のオンを防止することができると考えられる。したがって、寄生バイポーラトランジスタＴ１１をオンさせないためには、保護抵抗Ｒ６の抵抗値を大きくすればするほど良いことが分かる。ただし、保護抵抗Ｒ６の抵抗値を大きくするほど、高耐圧のＭＯＳＦＥＴのスイッチング特性は劣化する。このトレードオフの関係から個々の高耐圧のＭＯＳＦＥＴに対して保護抵抗Ｒ６の抵抗値を決定しなければならないと考えられる。高耐圧のＭＯＳＦＥＴを含んだ回路設計において、高耐圧のＭＯＳＦＥＴのスイッチング特性を優先させざる得ない場合には、寄生バイポーラトランジスタＴ１１がオンする可能性があると考えられた。
【００１３】
（半導体装置の構造）
本発明の実施の形態に係る半導体装置は、図１に示すように、ｐ型半導体基板１と、絶縁膜２、２ａ乃至２ｆと、ゲート絶縁膜３、４と、ゲート電極５と、ｐ−型半導体領域６ａ、６ｂと、ｐ＋型半導体領域による基板電位引き出し領域７と、ｎ＋型半導体領域によるソース領域８と、ｎ−型半導体領域によるＬＤＤ領域９と、ｎ−型半導体領域による内部抵抗領域１０と、ｎ−型半導体領域によるＬＤＤ領域１１ａ、１１ｂと、ｎ＋型半導体領域によるドレイン領域１２と、ｐ−型半導体領域１４と、ｐ＋型半導体領域による基板電位引き出し領域１５を有している。
【００１４】
半導体基板１には、シリコン（Ｓｉ）基板を用いることができる。半導体基板１の表面を、ゲート絶縁膜３、４の下面と、基板電位引き出し領域７、１５の上面と、ソース領域８の上面と、ドレイン領域１２の上面に設定した。このように設定した半導体基板１の表面は、一平面上に存在する。
【００１５】
ドレイン領域１２は、半導体基板１の表面を含む半導体基板１内に設けた。ドレイン領域１２の導電型は、半導体基板１の導電型と異なる。
【００１６】
ソース領域８は、半導体基板１の表面を含む半導体基板１内に設けた。ソース領域８は、ドレイン領域１２から離れている。ソース領域８の導電型は、半導体基板１の導電型と異なる。
【００１７】
ゲート絶縁膜３、４は、半導体基板１の表面上で、ドレイン領域１２とソース領域８の間に設けた。ゲート絶縁膜３、４は、ドレイン領域１２とソース領域から離れている。ゲート絶縁膜４は、絶縁膜２ｃと２ｄの間に設けた。ゲート絶縁膜４は、絶縁膜２ｃと２ｄに接している。ゲート絶縁膜３は、ゲート絶縁膜４とソース領域８の間で、絶縁膜２ｂと２ｃの間に設けた。ゲート絶縁膜３は、絶縁膜２ｂと２ｃに接し。ゲート絶縁膜４とソース領域８から離れている。ゲート絶縁膜３、４には、半導体基板１がシリコン基板であれば、半導体基板１を熱酸化したシリコン酸化膜（ＳｉＯ２）を用いることができる。
【００１８】
ゲート電極５は、ゲート絶縁膜３、４の上と絶縁膜２ｂ、２ｃ、２ｄの上に設けた。
【００１９】
基板電位引き出し領域７、１５は、半導体基板１の表面を含む半導体基板１内に設けられている。基板電位引き出し領域７は、絶縁体２ａと２ｂの間に配置され、絶縁体２ａとソース領域８に接している。基板電位引き出し領域１５は、絶縁体２ｅと２ｆの間に配置され、絶縁体２ｅと２ｆに接している。基板電位引き出し領域７、１５は、ドレイン領域１２から離れている。基板電位引き出し領域７、１５は、半導体基板１に電気的に接続する。基板電位引き出し領域７、１５の導電型は、半導体基板１の導電型と同じである。基板電位引き出し領域７、１５の不純物濃度は、半導体基板１の不純物濃度より高濃度である。
【００２０】
絶縁膜２は、絶縁膜２ａ乃至２ｆを有している。絶縁膜２ａ乃至２ｆは、図１（ａ）の上面図の上部と下部に示すように、相互に連結し一体となっている。絶縁膜２は、ゲート絶縁膜３、４と、基板電位引き出し領域７、１５と、ソース領域８と、ドレイン領域１２の個々の周囲を取り囲むように、そして、これら全部を取り囲むように配置されている。絶縁膜２には、半導体基板１がシリコン基板であれば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）膜を用いることができる。ＬＯＣＯＳ膜は、半導体基板１を部分的に熱酸化したシリコン酸化膜である。
【００２１】
絶縁膜２ｄは、半導体基板１上で、ドレイン領域１２とゲート絶縁膜４の間に設けた。絶縁膜２ｄは、ドレイン領域１２とゲート絶縁膜４に接する。絶縁膜２ｄの下面の高さは、半導体基板１の表面の高さより低い。絶縁膜２ｄの厚さは、ゲート絶縁膜３、４の厚さより厚い。
【００２２】
絶縁膜２ｃは、半導体基板１上で、ゲート電極５の下で、ゲート絶縁膜３、４をゲート絶縁膜３とゲート絶縁膜４に二分するように設けた。絶縁膜２ｃは、ゲート絶縁膜３と４の間に設けた。絶縁膜２ｃは、ゲート絶縁膜３、４に接する。絶縁膜２ｃの下面の高さは、絶縁膜２ｄの下面の高さに等しく、半導体基板１の表面の高さより低い。絶縁膜２ｃの厚さは、絶縁膜２ｄの厚さに等しく、ゲート絶縁膜３、４の厚さより厚い。
【００２３】
絶縁膜２ｂは、半導体基板１上で、ソース領域８とゲート絶縁膜３の間で、ソース領域８と絶縁膜２ｄの間に設けた。絶縁膜２ｂは、ソース領域８とゲート絶縁膜３に接している。絶縁膜２ｂの下面の高さは、絶縁膜２ｄの下面の高さに等しく、半導体基板１の表面の高さより低い。絶縁膜２ｂの厚さは、絶縁膜２ｄの厚さに等しく、ゲート絶縁膜３、４の厚さより厚い。
【００２４】
絶縁膜２ｅは、半導体基板１上で、ドレイン領域１２と基板電位引き出し領域１５の間に設けた。絶縁膜２ｅは、ドレイン領域１２と基板電位引き出し領域１５に接している。絶縁膜２ｅの下面の高さは、絶縁膜２ｄの下面の高さに等しく、半導体基板１の表面の高さより低い。絶縁膜２ｅの厚さは、絶縁膜２ｄの厚さに等しく、ゲート絶縁膜３、４の厚さより厚い。
【００２５】
絶縁膜２ａは、半導体基板１上に設けた。絶縁膜２ａは、基板電位引き出し領域７に接している。絶縁膜２ａの下面の高さは、絶縁膜２ｄの下面の高さに等しく、半導体基板１の表面の高さより低い。絶縁膜２ａの厚さは、絶縁膜２ｄの厚さに等しく、ゲート絶縁膜３、４の厚さより厚い。
【００２６】
絶縁膜２ｆは、半導体基板１上に設けた。絶縁膜２ｆは、基板電位引き出し領域７に接している。絶縁膜２ｆの下面の高さは、絶縁膜２ｄの下面の高さに等しく、半導体基板１の表面の高さより低い。絶縁膜２ｆの厚さは、絶縁膜２ｄの厚さに等しく、ゲート絶縁膜３、４の厚さより厚い。
【００２７】
ＬＤＤ領域１１ａ、１１ｂは、半導体基板１内で絶縁膜２ｄ、２ｅの直下に設けられている。ＬＤＤ領域１１ａは、ゲート絶縁膜４に接する。ＬＤＤ領域１１ａ、１１ｂは、ドレイン領域１２に電気的に接続する。ＬＤＤ領域１１ａ、１１ｂの導電型は、半導体基板１の導電型と異なる。ＬＤＤ領域１１ａ、１１ｂの不純物濃度は、ドレイン領域１２とソース領域８の不純物濃度より低濃度である。
【００２８】
内部抵抗領域１０は、半導体基板１内で絶縁膜２ｃの直下に設けられている。内部抵抗領域１０は、ソース領域８とドレイン領域１２とＬＤＤ領域９、１１ａから離れている。内部抵抗領域１０は、ゲート絶縁膜３と４に接する。内部抵抗領域１０の導電型は、半導体基板１の導電型と異なる。内部抵抗領域１０の不純物濃度は、ドレイン領域１２とソース領域８の不純物濃度より低濃度である。
【００２９】
ＬＤＤ領域９は、半導体基板１内で絶縁膜２ｂの直下に設けられている。ＬＤＤ領域９は、内部抵抗領域１０から離れている。ＬＤＤ領域９は、ゲート絶縁膜３に接する。ＬＤＤ領域９は、ソース領域８に電気的に接続する。ＬＤＤ領域９の導電型は、半導体基板１の導電型と異なる。ＬＤＤ領域９の不純物濃度は、ドレイン領域１２とソース領域８の不純物濃度より低濃度である。
【００３０】
半導体領域６ａ、６ｂは、半導体基板１内で絶縁膜２ａ、２ｆの直下に設けられている。半導体領域６ａ、６ｂは、基板電位引き出し領域７、１５に電気的に接続する。半導体領域６ａ、６ｂの導電型は、半導体基板１の導電型と同じである。半導体領域６ａ、６ｂの不純物濃度は、基板電位引き出し領域７、１５の不純物濃度より低濃度である。
【００３１】
（半導体装置の動作特性）
本発明の実施の形態の半導体装置は、図１に示すように、高耐圧のｎチャネルＭＩＳＦＥＴであってもよい。もちろん、半導体基板１と半導体領域６ａ乃至１５の導電型を反転させることにより、高耐圧のｐチャネルＭＩＳＦＥＴを完成させることができる。図１の半導体装置は、ゲート電極５は１つであるが、ゲート絶縁膜３、４は２つあるので、デュアルチャンネル型ＭＩＳＦＥＴであると考えることができる。
【００３２】
図２に示すように、ゲート電圧を増やして、ラインｇ１からｇ６まで変化させた。半導体装置は、ｎチャネルＭＩＳＦＥＴとして機能した。ラインｇ１からｇ６では、ドレイン電圧ＶＤを増やしても、ドレイン電流ＩＤが、飽和状態から、過電流が流れることはなかった。このことから、実施の形態の半導体装置は、保護抵抗Ｒ６を接続しなくても、オン耐圧破壊が生じたり、静電破壊特性が劣化したりすることはないと考えられた。
【００３３】
図３に示すように、ドレイン領域１２が、ｎチャネルＭＩＳＦＥＴのドレインＤである。ソース領域８がソースＳである。ゲート電極５がゲートＧである。基板電位引き出し領域１５が基板電極Ｓｕｂである。
【００３４】
そして、内部抵抗Ｒ１とｎｐｎ型の寄生バイポーラトランジスタＴ１乃至Ｔ３と寄生抵抗Ｒ２、Ｒ３が半導体装置内に存在している。
【００３５】
内部抵抗Ｒ１は、内部抵抗領域１０に分布する抵抗成分で、ドレインＤとソースＳの間に直列接続される抵抗である。
【００３６】
寄生バイポーラトランジスタＴ１のエミッタは内部抵抗領域１０であり、ソース領域８とＬＤＤ領域９から離れている。コレクタはＬＤＤ領域１１ａであり、ドレイン領域１２に電気的に接続する。ベースは半導体基板１であり、基板電位引き出し領域１５に電気的に接続する。
【００３７】
寄生バイポーラトランジスタＴ２のエミッタはＬＤＤ領域９であり、ソース領域８に電気的に接続する。コレクタはＬＤＤ領域１１ａであり、ドレイン領域１２に電気的に接続する。ベースは半導体基板１であり、基板電位引き出し領域１５に電気的に接続する。
【００３８】
寄生バイポーラトランジスタＴ３のエミッタはＬＤＤ領域９であり、ソース領域８に電気的に接続する。コレクタは内部抵抗領域１０であり、ドレイン領域１２とＬＤＤ領域１１ａから離れている。ベースは半導体基板１であり、基板電位引き出し領域１５に電気的に接続する。
【００３９】
寄生抵抗Ｒ２は、寄生バイポーラトランジスタＴ１、Ｔ３のベースと基板電位引き出し領域１５の間に分布する半導体基板１の抵抗成分である。寄生抵抗Ｒ３は、寄生バイポーラトランジスタＴ２のベースと基板電位引き出し領域１５の間に分布する半導体基板１の抵抗成分である。
【００４０】
ｎチャネルＭＩＳＦＥＴを高耐圧化するためには、ドレインＤの接合耐圧を上げる必要がある。そこで、半導体基板１の不純物濃度を下げている。このことにより、半導体基板１の抵抗成分は上昇し、寄生抵抗Ｒ２、Ｒ３は大きくなっている。半導体基板１の不純物濃度と図９の半導体基板２１の不純物濃度が同程度で有れば、寄生抵抗Ｒ２、Ｒ３の抵抗値は、寄生抵抗Ｒ７の抵抗値と同程度であると考えられる。
【００４１】
ここで、図２の過電流の発生が抑えられた理由を考察する。まず、ドレイン電圧ＶＤを増やすと、ＬＤＤ領域１１ａおよびその付近で電界が大きくなり、ドレイン電流ＩＤの電子が加速される。加速された電子によりＬＤＤ領域１１ａでは、生成される電子正孔対が増える。この電子正孔対の正孔により、基板電流となるホール電流が、ＬＤＤ領域１１ａから半導体基板１を介して基板電位引き出し領域１５に流れる。この基板電流の経路に寄生抵抗Ｒ２、Ｒ３が存在するので、電子正孔対が増加し、基板電流が増加すると、寄生抵抗Ｒ２、Ｒ３の両端の電位差が増加する。
【００４２】
寄生抵抗Ｒ２の両端の電位差の増加により、寄生バイポーラトランジスタＴ１のベース電位が基板電位引き出し領域１５の電位に対して上昇する。一方、ドレイン電流ＩＤが内部抵抗Ｒ１を流れることにより、ソースＳの電位に対して内部抵抗領域１０の電位が上昇し、寄生バイポーラトランジスタＴ１のエミッタ電位が上昇する。ベース電位だけでなくエミッタ電位も上昇するので、ベース・エミッタ電圧を小さいまま維持することができる。このことにより、寄生バイポーラトランジスタＴ１のオンを防止することができ、過電流の生成を防止できたと考えられた。また、寄生バイポーラトランジスタＴ１が万が一オンしたとしても、寄生バイポーラトランジスタＴ３がオンしなければ、ゲート絶縁膜３の下に生成するｎチャネルの抵抗にドレイン電流ＩＤの電流値が律速されるので過電流は生じないと考えられた。なお、寄生バイポーラトランジスタＴ３が、Ｔ１と同時期にオンしても、寄生バイポーラトランジスタＴ３には、過電流を生じさせるような大電流は流れないと考えられた。寄生バイポーラトランジスタＴ３については、以下で詳述する。
【００４３】
寄生バイポーラトランジスタＴ３では、寄生抵抗Ｒ２の両端の電位差の増加により、寄生バイポーラトランジスタＴ３のベース電位が基板電位引き出し領域１５の電位に対して上昇する。このベースの電位の上昇により、寄生バイポーラトランジスタＴ３がオンする場合が有ると考えられる。しかし、寄生バイポーラトランジスタＴ３のコレクタは、ドレインＤに対して、高電界を有するＬＤＤ領域１１ａと電圧降下を生じる内部抵抗領域１０を経由して電気的に接続している。このため、寄生バイポーラトランジスタＴ３のコレクタ電位は低下し、コレクタ・エミッタ電圧が下がり、寄生バイポーラトランジスタＴ３の駆動能力は、低いと考えられた。したがって、寄生バイポーラトランジスタＴ３がオンしても、寄生バイポーラトランジスタＴ３には、過電流を生じさせるような大電流は流れないと考えられた。
【００４４】
寄生バイポーラトランジスタＴ２では、寄生抵抗Ｒ３の両端の電位差の増加により、寄生バイポーラトランジスタＴ２のベース電位が基板電位引き出し領域１５の電位に対して上昇する。このベースの電位の上昇により、寄生バイポーラトランジスタＴ２がオンする場合が有ると考えられる。しかし、半導体装置が、内部抵抗領域１０と絶縁膜２ｃを有することにより、寄生バイポーラトランジスタＴ２に関して、ベース幅が拡大した。ベース幅とは、すなわちＬＤＤ領域９と１１ａの距離に相当する。このことにより、寄生バイポーラトランジスタＴ２の駆動能力は低く、寄生バイポーラトランジスタＴ２がオンしても、寄生バイポーラトランジスタＴ２には、過電流を生じさせるような大電流は流れないと考えられた。
【００４５】
以上のように、寄生バイポーラトランジスタＴ１乃至Ｔ３には、過電流を生じさせるような大電流は流れないので、半導体装置に保護抵抗Ｒ６を接続することなく、半導体装置をオン耐圧破壊から守り、静電破壊特性を向上できると考えられた。
【００４６】
なお、図４に示すように、実施の形態の半導体装置は、ｎチャネルＭＩＳＦＥＴ（Ｔ４）を有し、このｎチャネルＭＩＳＦＥＴ（Ｔ４）は、内部抵抗Ｒ１を有していると考えることができる。
【００４７】
また、実施の形態の半導体装置は、図５に示すように、２つのｎチャネルＭＩＳＦＥＴ（Ｔ５とＴ６）と内部抵抗Ｒ１を有していると考えることができる。２つのｎチャネルＭＩＳＦＥＴ（Ｔ５とＴ６）のゲートＧは電気的に接続する。ｎチャネルＭＩＳＦＥＴ（Ｔ６）のソースは、内部抵抗Ｒ１の一端に電気的に接続する。内部抵抗Ｒ１の他端は、ｎチャネルＭＩＳＦＥＴ（Ｔ５）のドレインに電気的に接続する。ここで、ソースＳとドレインＤ間に電圧を印加すると、ＬＤＤ領域１１ａに電界が偏るので、２つのｎチャネルＭＩＳＦＥＴ（Ｔ５とＴ６）のゲート長が等しいと、ｎチャネルＭＩＳＦＥＴ（Ｔ５）のドレイン電圧は、ｎチャネルＭＩＳＦＥＴ（Ｔ６）のドレイン電圧より小さくなる。ｎチャネルＭＩＳＦＥＴ（Ｔ６）のドレイン電圧は、ドレイン電流が飽和する程度に大きくする必要があるので、ｎチャネルＭＩＳＦＥＴ（Ｔ５）のゲート長をｎチャネルＭＩＳＦＥＴ（Ｔ６）のゲート長より短くすることが効果的である。具体的には、ゲート絶縁膜３の長さをゲート絶縁膜４の長さより短くすればよい。
【００４８】
図６（ａ）に示すように、実施の形態の半導体装置を、ｎチャネルＭＩＳＦＥＴ（Ｔ７）と考え、ｎチャネルＭＩＳＦＥＴ（Ｔ７）のソースＳを接地する。分布抵抗Ｒ４は、ソースＳと接地間の配線に存在する分布抵抗であり、分布抵抗Ｒ４の抵抗値は内部抵抗Ｒ１の抵抗値よりも十分に小さい。したがって、ドレイン電流ＩＤは、ドレイン電圧ＶＤと内部抵抗Ｒ１で決定する。
【００４９】
一方、図６（ｂ）に示すように、図９の比較した半導体装置でも、比較した半導体装置をｎチャネルＭＩＳＦＥＴ（Ｔ８）と考え、ｎチャネルＭＩＳＦＥＴ（Ｔ８）のソースＳを接地する。比較した半導体装置では、過電流防止のために。保護抵抗Ｒ６をソースＳと接地間に接続する。ｎチャネルＭＩＳＦＥＴ（Ｔ８）は、内部抵抗Ｒ５を有する。ｎチャネルＭＩＳＦＥＴ（Ｔ８）の駆動能力を高めるために、内部抵抗Ｒ５の抵抗値は、保護抵抗Ｒ６の抵抗値よりも十分小さく設定される。したがって、ドレイン電流ＩＤは、ドレイン電圧ＶＤと保護抵抗Ｒ６で決定する。
【００５０】
ここで、過電流防止対策に関してｎチャネルＭＩＳＦＥＴ（Ｔ７とＴ８）を比較する。ｎチャネルＭＩＳＦＥＴ（Ｔ７）では、過電流防止の効果を強化するためには、内部抵抗Ｒ１の抵抗値を大きくする。具体的には、ｎチャネルＭＩＳＦＥＴ（Ｔ７）のゲート幅に相当する図１（ａ）のゲート絶縁膜３、４の幅を狭くする。このことにより、半導体装置の幅を狭くすることが可能になり、半導体装置を小型化できる。
【００５１】
ｎチャネルＭＩＳＦＥＴ（Ｔ８）では、過電流防止の効果を強化するためには、保護抵抗Ｒ６の抵抗値を大きくする。一方、ｎチャネルＭＩＳＦＥＴ（Ｔ８）の駆動能力を維持するために、内部抵抗Ｒ５の抵抗値は大きくできないので、ｎチャネルＭＩＳＦＥＴ（Ｔ８）のゲート幅は狭められない。
【００５２】
図７（ａ）に示すように、実施の形態の半導体装置を、ｎチャネルＭＩＳＦＥＴ（Ｔ７）と考え、インバータをｎチャネルＭＩＳＦＥＴ（Ｔ７）とｐチャネルＭＩＳＦＥＴ（Ｔ９）で構成した。インバータの入力電位ＶｉｎをｎチャネルＭＩＳＦＥＴ（Ｔ７）とｐチャネルＭＩＳＦＥＴ（Ｔ９）のゲートに入力した。ｎチャネルＭＩＳＦＥＴ（Ｔ７）のドレインとｐチャネルＭＩＳＦＥＴ（Ｔ９）ソースを接続し、ここからインバータの出力電位Ｖｏｕｔ１を出力した。ｎチャネルＭＩＳＦＥＴ（Ｔ７）のソースは接地電位Ｖｓｓに接続する。ｐチャネルＭＩＳＦＥＴ（Ｔ９）のドレインは電源電位ＶＤＤに接続する。
【００５３】
図７（ｂ）に示すように、図９の比較した半導体装置でも、ｎチャネルＭＩＳＦＥＴ（Ｔ８）と考え、インバータをｎチャネルＭＩＳＦＥＴ（Ｔ８）とｐチャネルＭＩＳＦＥＴ（Ｔ９）で構成した。インバータの入力電位ＶｉｎをｎチャネルＭＩＳＦＥＴ（Ｔ８）とｐチャネルＭＩＳＦＥＴ（Ｔ９）のゲートに入力した。ｎチャネルＭＩＳＦＥＴ（Ｔ８）のドレインとｐチャネルＭＩＳＦＥＴ（Ｔ９）ソースを接続し、ここからインバータの出力電位Ｖｏｕｔ２を出力した。ｎチャネルＭＩＳＦＥＴ（Ｔ８）のソースは接地電位Ｖｓｓに接続する。ｐチャネルＭＩＳＦＥＴ（Ｔ９）のドレインは電源電位ＶＤＤに接続する。
【００５４】
図７（ｃ）に示すように、図７の（ａ）と（ｂ）の２つのインバータに入力電位Ｖｉｎを入力した。入力電位Ｖｉｎは、ハイレベルからロウレベルに下がり、ロウレベルからハイレベルに上昇した。ハイレベルの際は、ｎチャネルＭＩＳＦＥＴ（Ｔ７とＴ８）がオンし、ｐチャネルＭＩＳＦＥＴ（Ｔ９）がオフしている。ロウレベルの際は、ｎチャネルＭＩＳＦＥＴ（Ｔ７とＴ８）がオフし、ｐチャネルＭＩＳＦＥＴ（Ｔ９）がオンしている。
【００５５】
入力電位Ｖｉｎが、ロウレベルからハイレベルに上昇するときの出力電位Ｖｏｕｔ１とＶｏｕｔ２に注目する。出力電位Ｖｏｕｔ１は、短時間で電位が低下したのに対し、出力電位Ｖｏｕｔ２では、電位が低下するのに時間を要した。このことから、比較した半導体装置を有するインバータに比べて、実施の形態の半導体を有するインバータは、より優れたスイッチング特性を有していることがわかる。これは、出力電位Ｖｏｕｔ１が低下する時に流れる電流Ｉ１が、出力電位Ｖｏｕｔ２が低下する時に流れる電流Ｉ２より大きくなるからと考えられる。電流Ｉ１が流れる内部抵抗Ｒ１と部分抵抗Ｒ４の抵抗値の和が、電流Ｉ２が流れる内部抵抗Ｒ５と保護抵抗Ｒ６の抵抗値の和より小さいからと考えられる。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、保護抵抗を接続することなく、オン耐圧破壊が生じにくく、静電破壊特性が劣化しにくい、高耐圧の半導体装置を提供できる。
【図面の簡単な説明】
【図１】（ａ）は実施の形態に係る半導体装置の上方からの透視図であり、（ｂ）は（ａ）のＩ−Ｉ方向の断面図である。
【図２】実施の形態に係る半導体装置のトランジスタの静特性を表すグラフである。
【図３】実施の形態に係る半導体装置に形成される内部抵抗、寄生バイポーラトランジスタと寄生抵抗を模式的に示す図である。
【図４】実施の形態に係る半導体装置の等価回路を模式的に示す図（その１）である。
【図５】実施の形態に係る半導体装置の等価回路を模式的に示す図（その２）である。
【図６】実施の形態に係る半導体装置のＭＩＳトランジスタに対する内部抵抗と外部抵抗の関係を説明するための図（その１）である。
【図７】実施の形態に係る半導体装置のＭＩＳトランジスタに対する内部抵抗と外部抵抗の関係を説明するための図（その２）である。
【図８】比較した半導体装置のトランジスタの静特性を表すグラフである。
【図９】比較した半導体装置に形成される寄生バイポーラトランジスタと寄生抵抗を模式的に示す図である。
【符号の説明】
１  ｐ型半導体基板
２、２ａ乃至２ｆ  絶縁膜
３、４  ゲート絶縁膜
５  ゲート電極
６ａ、６ｂ  ｐ−型半導体領域
７  ｐ＋型半導体領域による基板電位引き出し領域
８  ｎ＋型半導体領域によるソース領域
９  ｎ−型半導体領域によるＬＤＤ領域
１０  ｎ−型半導体領域による内部抵抗領域
１１ａ、１１ｂ  ｎ−型半導体領域によるＬＤＤ領域
１２  ｎ＋型半導体領域によるドレイン領域
１４  ｐ−型半導体領域
１５  ｐ＋型半導体領域による基板電位引き出し領域
Ｒ１  内部抵抗
Ｒ２、Ｒ３  寄生抵抗
Ｔ１乃至Ｔ３  寄生バイポーラトランジスタ
Ｔ４乃至Ｔ８  ｎチャネルＭＩＳＦＥＴ
Ｒ４  分布抵抗
Ｒ５  内部抵抗
Ｒ６  保護抵抗
Ｔ９、Ｔ１０  ｐチャネルＭＩＳＦＥＴ
１８  保護抵抗による負荷曲線
２１  ｐ型半導体基板
２２乃至２７  絶縁膜
２８  ゲート絶縁膜
２９  ゲート電極
３１、３３、４０、４２  ｐ−型半導体領域
３２、４１  ｐ＋型半導体領域による基板電位引き出し領域
３５  ｎ＋型半導体領域によるソース領域
３４、３６、３７、３９  ｎ−型半導体領域によるＬＤＤ領域
３８  ｎ＋型半導体領域によるドレイン領域
Ｒ７  寄生抵抗
Ｔ１１  寄生バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004281527.tif 000009
【図８】
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【図９】
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