(57)【要約】【課題】不揮発性記憶素子を用いて、データの記憶、および、高信頼性かつ高速なデータの論理演算が可能な論理演算回路等を提供する。【解決手段】負荷用の強誘電体コンデンサＣｓ’の残留分極状態ｓ’が記憶用の強誘電体コンデンサＣｓの残留分極状態ｓと反対になるよう、強誘電体コンデンサＣｓ’の残留分極状態を積極的に変更する。演算動作において基準電位ｃ＝０とした場合、残留分極状態ｓ（第１の被演算データ）＝０の強誘電体コンデンサＣｓに第２の被演算データｘ＝１を付与しても強誘電体コンデンサＣｓは分極反転を起こさない。ｓ＝０、ｘ＝１以外の組み合わせでも強誘電体コンデンサＣｓは分極反転を起こさない。また、ｓ＝０の強誘電体コンデンサＣｓにｘ＝１を付与したとき結合ノードが示す電位ＶＡ＝ＶＡ（０）と、ｓ＝１の強誘電体コンデンサＣｓにｘ＝１を付与したとき結合ノードが示す電位ＶＡ＝ＶＡ（１）との差が大きい。【選択図】    図６
2004264896.tif 000002
【特許請求の範囲】
【請求項１】
第１の被演算データに対応する分極状態を保持する記憶用強誘電体コンデンサであって、第１および第２の端子を有する記憶用強誘電体コンデンサと、
前記第１の被演算データに対応する分極状態であって前記記憶用強誘電体コンデンサの分極状態と実質的に相補的関係を有する分極状態を保持する負荷用強誘電体コンデンサであって、前記記憶用強誘電体コンデンサの第１の端子に接続される第３の端子と、第４の端子と、を有する負荷用強誘電体コンデンサと、
前記負荷用強誘電体コンデンサの第４の端子を所定の基準電位に接続するとともに前記記憶用強誘電体コンデンサの第２の端子に第２の被演算データを付与することにより得られる、前記記憶用強誘電体コンデンサの第１の端子と前記負荷用強誘電体コンデンサの第３の端子との結合ノードの電位に基づいて、所定の論理演算子についての前記第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、前記結合ノードに接続される演算結果出力部と、
を備えた論理演算回路。
【請求項２】
請求項１の論理演算回路において、
前記所定の基準電位は、２以上の異なる論理演算子に対応する２以上の異なる基準電位から選択可能に構成され、
前記所定の論理演算子は、選択された前記所定の基準電位を前記負荷用強誘電体コンデンサの第４の端子に接続するとともに、前記第２の被演算データの付与前に前記結合ノードを当該所定の基準電位にプリチャージしておくことにより、決定するよう構成されたこと、
を特徴とするもの。
【請求項３】
請求項１ないし２のいずれかの論理演算回路において、
前記結合ノードには第３の被演算データを付与することができ、
前記記憶用強誘電体コンデンサの第２の端子および前記負荷用強誘電体コンデンサの第４の端子には第４の被演算データを付与することができるよう構成され、
前記第１の被演算データに対応する前記記憶用強誘電体コンデンサおよび負荷用強誘電体コンデンサの分極状態は、前記付与された第３および第４の被演算データと、当該第３および第４の被演算データが付与される前の前記記憶用強誘電体コンデンサおよび負荷用強誘電体コンデンサの分極状態と、により決定するよう構成されたこと、
を特徴とするもの。
【請求項４】
２値データである第１の被演算データｓに対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、
前記第１の被演算データｓの反転データ／ｓに対応する不揮発的状態を保持する不揮発性負荷素子であって、前記不揮発性記憶素子の第１の端子に接続される第３の端子と、第４の端子と、を有する不揮発性負荷素子と、
前記不揮発性負荷素子の第４の端子を、相補的関係にある２つの基準電位から選択された任意の１つの基準電位に維持したまま、前記不揮発性記憶素子の第１の端子と前記不揮発性負荷素子の第３の端子との結合ノードを前記基準電位にプリチャージしたあと前記不揮発性記憶素子の第２の端子に２値データである第２の被演算データｘを付与することにより得られる前記不揮発性記憶素子および不揮発性負荷素子双方の状態に基づいて前記基準電位に対応する所定の論理演算子についての前記第１および第２の被演算データｓおよびｘの論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、
を備えた論理演算回路であって、
前記演算結果データｚは、前記相補的関係にある２つの基準電位に対応する２値データをｃおよび／ｃとしたとき、実質的に次式、
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｓ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｓ）
を満足するよう構成された、論理演算回路。
【請求項５】
請求項４の論理演算回路において、
前記第１の被演算データｓは、前記結合ノードに２値データである第３の被演算データｙ１を付与するとともに、前記不揮発性記憶素子の第２の端子および前記不揮発性負荷素子の第４の端子に２値データである第４の被演算データｙ２を付与することにより得られる前記不揮発性記憶素子の新たな不揮発的状態に対応するものであり、第３および第４の被演算データを付与する前の第１の被演算データをｓｂとするとき、実質的に次式、
ｓ  ＝  ／ｓｂ  ＡＮＤ  ／ｙ１  ＡＮＤ  ｙ２  ＯＲ  ｓｂ  ＡＮＤ  （／ｙ１  ＯＲ  ｙ２）
を満足するよう構成された、論理演算回路。
【請求項６】
第１の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子と、
前記第１の被演算データによって異なる状態変化率の不揮発的状態を保持する不揮発性負荷素子であって、結合ノードにおいて前記不揮発性記憶素子に接続される不揮発性負荷素子と、
前記不揮発性記憶素子に第２の被演算データを付与することにより得られる当該不揮発性記憶素子および前記不揮発性負荷素子双方の状態変化量に基づいて、所定の論理演算子についての前記第１および第２の被演算データの論理演算結果を出力する演算結果出力部と、
を備えた論理演算回路。
【請求項７】
請求項６の論理演算回路において、
前記所定の論理演算子は、２以上の異なる論理演算子に対応する２以上の異なる基準電位から選択した１つの基準電位を、前記第２の被演算データの付与に先立って前記不揮発性負荷素子に付与することにより決定するよう構成されたこと、
を特徴とするもの。
【請求項８】
請求項６ないし７のいずれかの論理演算回路において、
前記不揮発性記憶素子および不揮発性負荷素子には第３および第４の被演算データを付与することができるよう構成され、
前記第１の被演算データに対応する前記不揮発性記憶素子および不揮発性負荷素子の不揮発的状態は、前記付与された第３および第４の被演算データと、当該第３および第４の被演算データが付与される前の前記不揮発性記憶素子および不揮発性負荷素子の不揮発的状態と、により決定されるよう構成されたこと、
を特徴とするもの。
【請求項９】
請求項１ないし８のいずれかの論理演算回路において、
前記演算結果出力部は、前記結合ノードに接続される制御端子と、前記制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、前記制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる出力用トランジスタ、を備え、
前記論理演算結果は、当該出力用トランジスタの前記出力信号として得られるよう構成されたこと、
を特徴とするもの。
【請求項１０】
請求項１ないし９のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成した論理演算装置。
【請求項１１】
検索対象である検索ワードを保持する検索ワード保持部と、
参照対象である参照ワードを保持するとともに当該参照ワードと前記検索ワードとの一致判断を行うワード回路であって、請求項１ないし９のいずれかの論理演算回路を並列および／または直列に配置して前記参照ワードの保持および前記一致判断を行うよう構成したワード回路と、
を備えた論理演算装置。
【請求項１２】
請求項１１の論理演算装置において、
前記ワード回路は、前記参照ワードを構成する各ビットについてそれぞれ直列に接続された一対の前記論理演算回路を用いて前記参照ワードのビット値とこれに対応する前記検索ワードのビット値との排他的論理和の否定に対応する論理値を算出し、前記各一対の論理演算回路の出力を全て並列に接続することによりビットごとに算出された前記排他的論理和の否定に対応する論理値全体の論理積に対応する論理値を算出し、算出された前記論理積に対応する論理値を当該ワード回路の一致判断出力とするよう構成されたこと、
を特徴とするもの。
【請求項１３】
検索対象である検索ワードを保持する検索ワード保持部と、
参照対象である参照ワードを保持するとともに当該参照ワードと前記検索ワードとの大小比較判断を行うワード回路であって、請求項１ないし９のいずれかの論理演算回路を並列および／または直列に配置して前記参照ワードの保持および前記大小比較判断を行うよう構成したワード回路と、
を備えた論理演算装置。
【請求項１４】
請求項１３の論理演算装置において、
前記ワード回路は、複数の前記論理演算回路を用いて、前記検索ワードを構成するビットのうち少なくとも１つの着目ビットのビット値が、これに対応する前記参照ワードのビットのビット値より大きく、かつ、前記検索ワードを構成するビットのうち前記着目ビットより上位の各ビットのビット値が、これらに対応する前記参照ワードの各ビットのビット値と、それぞれ等しい場合に、前記検索ワードが前記参照ワードより大きいとの比較判断出力を生成するよう構成されたこと、
を特徴とするもの。
【請求項１５】
２個以上の２進数の加算を行う論理演算装置であって、請求項１ないし９のいずれかの論理演算回路を直列および／または並列に配置して前記加算を行うよう構成した論理演算装置。
【請求項１６】
請求項１５の論理演算装置において、
前記論理演算は、被加算数および加算数の加算を含み、
前記論理演算装置は、前記被加算数および加算数の加算結果を算出する加算結果算出部と、当該加算における桁上げ情報を算出する桁上げ情報算出部と、を備え、
前記加算結果算出部は、複数の前記論理演算回路を用いて、前記被加算数、加算数および前ビットからの前記桁上げ情報に基づいて前記加算結果を算出し、算出された前記加算結果を当該加算結果算出部の出力とするよう構成され、
前記桁上げ情報算出部は、複数の前記論理演算回路を用いて、前記被加算数、加算数および前ビットからの前記桁上げ情報に基づいて、当該ビットにおける桁上げ情報を算出し、算出された前記桁上げ情報を当該桁上げ情報算出部の出力とするよう構成されたこと、
を特徴とするもの。
【請求項１７】
論理演算を複数のステージに分割して順次連続的に実行する論理演算装置であって、請求項１ないし９のいずれかの論理演算回路を直列および／または並列に配置して前記論理演算を行うよう構成した論理演算装置。
【請求項１８】
請求項１５の論理演算装置において、
前記論理演算は、ともに符号付き２進数である被加算数および加算数の加算を含み、
前記論理演算装置は、
前記論理演算回路を用いて、前記被加算数および加算数に対応する２個の２進数を算出して記憶する動作を含む第１ステージの演算を行う第１ステージ演算部と、
並列に接続された一対の前記論理演算回路を用いて、前記２個の２進数の排他的論理和に対応する１個の２進数を第１の加算結果として算出して記憶する動作と、前記論理演算回路を用いて、前記被加算数および加算数に基づいて算出された当該ビットにおける第１の桁上げ情報を記憶する動作と、を含む第２ステージの演算を、前記第１ステージの演算に続いて行う第２ステージ演算部と、
並列に接続された他の一対の前記論理演算回路を用いて、前記第１の加算結果と前ビットからの前記第１の桁上げ情報との排他的論理和に対応する１個の２進数を第２の加算結果として算出して記憶する動作と、前記論理演算回路を用いて、前記被加算数、加算数および前記前ビットからの第１の桁上げ情報に基づいて当該ビットにおける第２の桁上げ情報を算出して記憶する動作と、を含む第３ステージの演算を、前記第２ステージの演算に続いて行う第３ステージ演算部と、
前記論理演算回路を用いて、前記第２の加算結果および前ビットからの前記第２の桁上げ情報に基づいて当該論理演算装置の加算結果としての符号付き２進数を算出して記憶する動作を含む第４ステージの演算を、前記第３ステージの演算に続いて行う第４ステージ演算部と、
を備えたことを特徴とするもの。
【請求項１９】
２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、
被乗数と乗数との部分積に対応する符号付き部分積を生成する部分積生成部と、
請求項１８の論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を前記各レベルに対応させて複数段に配置し、前記符号付き部分積および／または前段の加算結果を入力として順次各段の加算を実行することで前記被乗数と乗数との積に対応する符号付き２進数を得る加算部と、
を備えた論理演算装置。
【請求項２０】
請求項１９の論理演算装置において、
前記部分積生成部は、前記被乗数と乗数とに基づいて当該乗数のビット数の略１／４の個数の符号付き部分積を生成し、
前記加算部は、複数の前記要素演算装置を並列に接続することにより２つの前記符号付き部分積の加算が可能となるよう構成された加算ユニットを、各レベルの演算を行う各レベル演算部に１個以上配置するよう構成され、
第１レベルの演算を行う第１レベル演算部は、並列に配置された複数の前記加算ユニットを用いて、前記符号付き部分積を入力とする加算を行うことで、前記部分積生成部において生成された符号付き部分積の総個数の実質的に１／２の個数の第１レベルの加算結果を算出して記憶する動作を実行し、
中間レベルの演算を行う各中間レベル演算部は、並列に配置された複数の前記加算ユニットを用いて、前レベルの加算結果を入力とする加算を行うことで、前レベルの実質的に１／２の個数の中間レベルの加算結果を算出して記憶する動作を実行し、
最終レベルの演算を行う最終レベル演算部は、１個の前記加算ユニットを用いて、前レベルの加算結果を入力とする加算を行うことで、１個の最終レベルの加算結果を算出するとともに、算出された最終レベルの加算結果を前記被乗数と乗数との積に対応する符号付き２進数として記憶する動作を実行すること、
を特徴とするもの。
【請求項２１】
請求項１５の論理演算装置において、
前記論理演算は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数の加算を含み、
前記論理演算装置は、
並列に接続された一対の前記論理演算回路を用いて前記３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出して記憶する動作を含む第１加算ステージの演算を行う第１加算ステージ演算部と、
並列に接続された他の一対の前記論理演算回路を用いて前記第１の加算結果と前記３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数に対応する２進数を第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の前記論理演算回路を用いて前記３個の２進数に基づいて前記３個の２進数の加算における桁上げを出力する動作と、を含む第２加算ステージの演算を、前記第１加算ステージの演算に続いて行う第２加算ステージ演算部と、
を備えたことを特徴とするもの。
【請求項２２】
２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、
被乗数と乗数との部分積を生成する部分積生成部と、
請求項２１の論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を前記各レベルに対応させて複数段に配置し、前記部分積および／または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、
を備えた論理演算装置。
【請求項２３】
請求項２２の論理演算装置において、
前記複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、
前記部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、
前記加算部は、少なくとも第２レベル以後の演算を行う各レベル演算部にそれぞれ配置された前記要素演算装置により構成され、
少なくとも第２レベル以後の演算を行う各レベル演算部は、
被乗数を構成する各ビットのうち現在の演算対象となっている１つのビットを演算対象被乗数ビットとして記憶する動作を含む第１ステージの演算を行う第１ステージ演算部と、
前記要素部分積生成部を用いて、前記演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第２ステージの演算を、前記第１ステージの演算に続いて行う第２ステージ演算部と、
前記要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の３つの２進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶するとともに、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第３および第４ステージの演算を、前記第２ステージの演算に続いて行う第３および第４ステージ演算部と、
を備えたことを特徴とするもの。
【請求項２４】
所定の論理演算子についての第１および第２の被演算データの論理演算を行う論理演算方法であって、
前記第１の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、前記第１の被演算データによって異なる状態変化率の不揮発的状態を保持する不揮発性負荷素子であって、結合ノードにおいて前記不揮発性記憶素子の第１の端子に接続される第３の端子と、第４の端子と、を有する不揮発性負荷素子と、を用意する書き込みステップと、
前記不揮発性負荷素子の第４の端子を所定の基準電位に接続するとともに前記不揮発性記憶素子の第２の端子に第２の被演算データを付与することにより得られる当該不揮発性記憶素子および前記不揮発性負荷素子双方の状態変化量に基づいて、前記論理演算を行う読み出しステップと、
を備えた論理演算方法。
【請求項２５】
請求項２４の論理演算方法において、
前記所定の基準電位は、２以上の異なる論理演算子に対応する２以上の異なる基準電位から選択可能に構成され、
前記読み出しステップは、
前記選択された所定の基準電位を、前記不揮発性負荷素子の第４の端子および前記結合ノードに付与するステップと、
前記所定の基準電位の、前記不揮発性負荷素子の第４の端子への付与を維持しつつ前記結合ノードへの付与を停止し、その状態で前記不揮発性記憶素子の第２の端子に第２の被演算データを付与するステップと、を備えたこと、
を特徴とするもの。
【請求項２６】
請求項２４ないし２５のいずれかの論理演算方法において、
前記書き込みステップは、
前記結合ノードに第３の被演算データを付与するとともに前記不揮発性記憶素子の第２の端子および前記不揮発性負荷素子の第４の端子に第４の被演算データを付与することにより、前記付与された第３および第４の被演算データと、当該第３および第４の被演算データが付与される前の前記不揮発性記憶素子および不揮発性負荷素子の不揮発的状態とにより、前記第１の被演算データに対応する前記不揮発性記憶素子および不揮発性負荷素子の新たな不揮発的状態を決定するよう構成されたこと、
を特徴とするもの。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は論理演算回路、論理演算装置および論理演算方法に関し、とくに、強誘電体コンデンサなどの不揮発性記憶素子を用いた論理演算回路、論理演算装置および論理演算方法に関する。
【０００２】
【従来の技術】
強誘電体コンデンサを用いた回路として不揮発性メモリが知られている。強誘電体コンデンサを用いることで、低電圧にて書き換え可能な不揮発性メモリを実現することができる（たとえば、特許文献１の第３図参照。）。
【０００３】
【特許文献１】
特許第２６７４７７５号
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のこのような回路では、データを記憶することはできてもデータの論理演算を行うことはできなかった。
【０００５】
この発明は、このような従来の強誘電体コンデンサを用いた回路の問題点を解消し、強誘電体コンデンサなどの不揮発性記憶素子を用いて、データの記憶およびデータの論理演算を行うことができる論理演算回路、論理演算装置および論理演算方法を提供することを目的とする。さらに、信頼性が高くかつ高速な演算動作を行うことのできる論理演算回路、論理演算装置および論理演算方法を提供することを目的とする。
【０００６】
【課題を解決するための手段、発明の作用および効果】
請求項１の論理演算回路は、第１の被演算データに対応する分極状態を保持する記憶用強誘電体コンデンサであって、第１および第２の端子を有する記憶用強誘電体コンデンサと、第１の被演算データに対応する分極状態であって記憶用強誘電体コンデンサの分極状態と実質的に相補的関係を有する分極状態を保持する負荷用強誘電体コンデンサであって、記憶用強誘電体コンデンサの第１の端子に接続される第３の端子と、第４の端子と、を有する負荷用強誘電体コンデンサと、負荷用強誘電体コンデンサの第４の端子を所定の基準電位に接続するとともに前記記憶用強誘電体コンデンサの第２の端子に第２の被演算データを付与することにより得られる、記憶用強誘電体コンデンサの第１の端子と負荷用強誘電体コンデンサの第３の端子との結合ノードの電位に基づいて、所定の論理演算子についての第１および第２の被演算データの論理演算結果を出力する演算結果出力部であって、結合ノードに接続される演算結果出力部と、を備えたことを特徴とする。
【０００７】
つまり、第１の被演算データを記憶している記憶用強誘電体コンデンサと、第１の被演算データと相補的関係を有するデータを記憶している負荷用強誘電体コンデンサとを結合ノードにおいて直列に接続して得られる１つの合成強誘電体コンデンサの一端に所定の基準電位を付与するとともに他端に第２の被演算データを付与したとき結合ノードに現れる電位を、所定の論理演算子についての第１および第２の被演算データの論理演算結果として読み出している。
【０００８】
したがって、合成強誘電体コンデンサからのデータ読み出し動作を利用して論理演算を行うことができる。すなわち、データの記憶およびデータの論理演算を１つの論理演算回路で実現することができる。
【０００９】
また、負荷用強誘電体コンデンサの分極状態が、記憶用強誘電体コンデンサの分極状態と相補的関係を有するよう構成することで、データ読み出し時における結合ノードの電位が論理演算結果に対応して大きく異なるとともに、データ読み出し動作において記憶用強誘電体コンデンサの残留分極が反転しないようにすることが可能となる。したがって、マージンの大きい非破壊データ読み出しが可能となる。すなわち、さらに、信頼性が高くかつ高速な演算動作を行うことのできる論理演算回路を実現することができる。
【００１０】
請求項２の論理演算回路においては、所定の基準電位は、２以上の異なる論理演算子に対応する２以上の異なる基準電位から選択可能に構成され、所定の論理演算子は、選択された所定の基準電位を負荷用強誘電体コンデンサの第４の端子に接続するとともに、第２の被演算データの付与前に結合ノードを当該所定の基準電位にプリチャージしておくことにより、決定するよう構成されたことを特徴とする。
【００１１】
したがって、データ読み出し動作において所定の基準電位を選択するという簡単な動作によって、１つの論理演算回路を用いて複数種の論理演算を実行させることが可能となる。
【００１２】
請求項３の論理演算回路においては、結合ノードには第３の被演算データを付与することができ、記憶用強誘電体コンデンサの第２の端子および負荷用強誘電体コンデンサの第４の端子には第４の被演算データを付与することができるよう構成され、第１の被演算データに対応する記憶用強誘電体コンデンサおよび負荷用強誘電体コンデンサの分極状態は、付与された第３および第４の被演算データと、当該第３および第４の被演算データが付与される前の記憶用強誘電体コンデンサおよび負荷用強誘電体コンデンサの分極状態と、により決定するよう構成されたことを特徴とする。
【００１３】
つまり、データ書き込み前に合成強誘電体コンデンサに記憶されていた古い第１の被演算データならびにデータ書き込み時に合成強誘電体コンデンサの結合ノードおよび両端にそれぞれ付与される第３および第４の被演算データによって決定される第１の被演算データが、データ書き込み動作において合成強誘電体コンデンサに書き込まれる。
【００１４】
したがって、合成強誘電体コンデンサへのデータ書き込み動作を利用して論理演算を行うことができる。
【００１５】
請求項４の論理演算回路は、２値データである第１の被演算データｓに対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、第１の被演算データｓの反転データ／ｓに対応する不揮発的状態を保持する不揮発性負荷素子であって、不揮発性記憶素子の第１の端子に接続される第３の端子と、第４の端子と、を有する不揮発性負荷素子と、不揮発性負荷素子の第４の端子を、相補的関係にある２つの基準電位から選択された任意の１つの基準電位に維持したまま、不揮発性記憶素子の第１の端子と不揮発性負荷素子の第３の端子との結合ノードを基準電位にプリチャージしたあと不揮発性記憶素子の第２の端子に２値データである第２の被演算データｘを付与することにより得られる不揮発性記憶素子および不揮発性負荷素子双方の状態に基づいて基準電位に対応する所定の論理演算子についての第１および第２の被演算データｓおよびｘの論理演算結果を２値データである演算結果データｚとして出力する演算結果出力部と、を備えた論理演算回路であって、演算結果データｚは、相補的関係にある２つの基準電位に対応する２値データをｃおよび／ｃとしたとき、実質的に次式を満足するよう構成されたことを特徴とする。
【００１６】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｓ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｓ）
【００１７】
つまり、第１の被演算データｓを記憶している不揮発性記憶素子と、第１の被演算データｓの反転データ／ｓを記憶している不揮発性負荷素子とを結合ノードにおいて直列に接続して得られる１つの合成不揮発性素子の一端を相補的関係にある２つの基準電位から選択された任意の１つの基準電位ｃに維持したまま、結合ノードを当該基準電位ｃにプリチャージしたあと他端に第２の被演算データｘを付与したときの合成不揮発性素子の状態を、実質的に次式を満足する演算結果データｚとして読み出している。
【００１８】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｓ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｓ）
【００１９】
したがって、合成不揮発性素子からのデータ読み出し動作を利用して論理演算を行うことができる。すなわち、データの記憶およびデータの論理演算を１つの論理演算回路で実現することができる。
【００２０】
また、不揮発性負荷素子の不揮発的状態が、不揮発性記憶素子の不揮発的状態と相補的関係を有するよう構成することで、データ読み出し時における合成不揮発性素子の状態が論理演算結果に対応して大きく異なるようにすることが可能となる。したがって、マージンの大きいデータ読み出しが可能となる。すなわち、さらに、信頼性が高くかつ高速な演算動作を行うことのできる論理演算回路を実現することができる。
【００２１】
さらに、データ読み出し動作において所定の基準電位ｃを相補的関係にある２つの基準電位から選択するという簡単な動作によって、１つの論理演算回路を用いて複数種の論理演算を実行させることが可能となる。
【００２２】
請求項５の論理演算回路においては、第１の被演算データｓは、結合ノードに２値データである第３の被演算データｙ１を付与するとともに、不揮発性記憶素子の第２の端子および不揮発性負荷素子の第４の端子に２値データである第４の被演算データｙ２を付与することにより得られる不揮発性記憶素子の新たな不揮発的状態に対応するものであり、第３および第４の被演算データを付与する前の第１の被演算データをｓｂとするとき、実質的に次式を満足するよう構成されたことを特徴とする。
【００２３】
ｓ  ＝  ／ｓｂ  ＡＮＤ  ／ｙ１  ＡＮＤ  ｙ２  ＯＲ  ｓｂ  ＡＮＤ  （／ｙ１  ＯＲ  ｙ２）
【００２４】
つまり、データ書き込み前に合成不揮発性素子に記憶されていた古い第１の被演算データｓｂならびにデータ書き込み時に合成不揮発性素子の結合ノードおよび両端にそれぞれ付与される第３および第４の被演算データｙ１およびｙ２によって決定される新たな第１の被演算データｓが、データ書き込み動作において合成不揮発性素子に書き込まれる。
【００２５】
したがって、合成強誘電体コンデンサへのデータ書き込み動作を利用して論理演算を行うことができる。
【００２６】
請求項６の論理演算回路は、第１の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子と、第１の被演算データによって異なる状態変化率の不揮発的状態を保持する不揮発性負荷素子であって、結合ノードにおいて不揮発性記憶素子に接続される不揮発性負荷素子と、不揮発性記憶素子に第２の被演算データを付与することにより得られる当該不揮発性記憶素子および不揮発性負荷素子双方の状態変化量に基づいて、所定の論理演算子についての第１および第２の被演算データの論理演算結果を出力する演算結果出力部と、を備えたことを特徴とする。
【００２７】
請求項２４の論理演算方法は、所定の論理演算子についての第１および第２の被演算データの論理演算を行う論理演算方法であって、第１の被演算データに対応する不揮発的状態を保持する不揮発性記憶素子であって、第１および第２の端子を有する不揮発性記憶素子と、第１の被演算データによって異なる状態変化率の不揮発的状態を保持する不揮発性負荷素子であって、結合ノードにおいて不揮発性記憶素子の第１の端子に接続される第３の端子と、第４の端子と、を有する不揮発性負荷素子と、を用意する書き込みステップと、不揮発性負荷素子の第４の端子を所定の基準電位に接続するとともに前記不揮発性記憶素子の第２の端子に第２の被演算データを付与することにより得られる当該不揮発性記憶素子および不揮発性負荷素子双方の状態変化量に基づいて、論理演算を行う読み出しステップと、を備えたことを特徴とする。
【００２８】
したがって、請求項６の論理演算回路または請求項２４の論理演算方法によれば、第１の被演算データを記憶している不揮発性記憶素子と、第１の被演算データによって異なる状態変化率の不揮発的状態を保持する不揮発性負荷素子とを結合ノードにおいて接続して得られる１つの合成不揮発性素子を構成する不揮発性記憶素子に第２の被演算データを付与したとき合成不揮発性素子の状態変化量を、所定の論理演算子についての第１および第２の被演算データの論理演算結果として読み出している。
【００２９】
このため、合成不揮発性素子からのデータ読み出し動作を利用して論理演算を行うことができる。すなわち、データの記憶およびデータの論理演算を１つの論理演算回路で実現することができる。
【００３０】
また、不揮発性負荷素子の不揮発的状態が、第１の被演算データによって異なる状態変化率となるよう構成することで、データ読み出し時における合成不揮発性素子の状態が論理演算結果に対応して大きく異なるようにすることが可能となる。したがって、マージンの大きいデータ読み出しが可能となる。すなわち、さらに、信頼性が高くかつ高速な演算動作を行うことのできる論理演算回路を実現することができる。
【００３１】
請求項７の論理演算回路においては、所定の論理演算子は、２以上の異なる論理演算子に対応する２以上の異なる基準電位から選択した１つの基準電位を、第２の被演算データの付与に先立って不揮発性負荷素子に付与することにより決定するよう構成されたことを特徴とする。
【００３２】
請求項２５の論理演算方法においては、所定の基準電位は、２以上の異なる論理演算子に対応する２以上の異なる基準電位から選択可能に構成され、読み出しステップは、選択された所定の基準電位を、不揮発性負荷素子の第４の端子および結合ノードに付与するステップと、所定の基準電位の、不揮発性負荷素子の第４の端子への付与を維持しつつ結合ノードへの付与を停止し、その状態で不揮発性記憶素子の第２の端子に第２の被演算データを付与するステップと、を備えたことを特徴とする。
【００３３】
したがって、請求項７の論理演算回路または請求項２５の論理演算方法によれば、データ読み出し動作において所定の基準電位を選択するという簡単な動作によって、１つの論理演算回路を用いて複数種の論理演算を実行させることが可能となる。
【００３４】
請求項８の論理演算回路においては、不揮発性記憶素子および不揮発性負荷素子には第３および第４の被演算データを付与することができるよう構成され、第１の被演算データに対応する不揮発性記憶素子および不揮発性負荷素子の不揮発的状態は、付与された第３および第４の被演算データと、当該第３および第４の被演算データが付与される前の不揮発性記憶素子および不揮発性負荷素子の不揮発的状態と、により決定されるよう構成されたことを特徴とする。
【００３５】
請求項２６の論理演算方法においては、書き込みステップは、結合ノードに第３の被演算データを付与するとともに不揮発性記憶素子の第２の端子および不揮発性負荷素子の第４の端子に第４の被演算データを付与することにより、付与された第３および第４の被演算データと、当該第３および第４の被演算データが付与される前の不揮発性記憶素子および不揮発性負荷素子の不揮発的状態とにより、第１の被演算データに対応する不揮発性記憶素子および不揮発性負荷素子の新たな不揮発的状態を決定するよう構成されたことを特徴とする。
【００３６】
したがって、請求項８の論理演算回路または請求項２６の論理演算方法によれば、データ書き込み前に合成不揮発性素子に記憶されていた古い第１の被演算データならびにデータ書き込み時に合成不揮発性素子に付与される第３および第４の被演算データによって決定される新たな第１の被演算データが、データ書き込み動作において合成不揮発性素子に書き込まれる。
【００３７】
したがって、合成不揮発性素子へのデータ書き込み動作を利用して論理演算を行うことができる。
【００３８】
請求項９の論理演算回路においては、演算結果出力部は、結合ノードに接続される制御端子と、制御端子に入力される制御信号に対応した出力信号を出力する出力端子と、を有する出力用トランジスタであって、制御信号として当該出力用トランジスタのしきい値電圧よりも第１の基準電位よりの電位が与えられるとＯＦＦとなり、当該しきい値電圧よりも第２の基準電位よりの電位が与えられるとＯＮとなる出力用トランジスタ、を備え、論理演算結果は、当該出力用トランジスタの出力信号として得られるよう構成されたことを特徴とする。
【００３９】
したがって、データ読み出し動作において発生する結合ノードの電位が、しきい値電圧よりも第１の基準電位よりであれば出力用トランジスタはＯＦＦとなり、しきい値電圧よりも第２の基準電位よりであれば出力用トランジスタはＯＮとなる。このため、出力用トランジスタのしきい値電圧を適当に設定しておくことにより、論理演算結果を、当該出力用トランジスタの出力信号として得ることができる。
【００４０】
請求項１０の論理演算装置は、請求項１ないし９のいずれかの論理演算回路を直列および／または並列に配置することにより所望の論理演算を行わせるよう構成したことを特徴とする。
【００４１】
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて所望の論理演算を行わせることで、記憶部を別に設ける従来の装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。
【００４２】
また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
【００４３】
さらに、マージンの大きいデータ読み出しが可能な論理演算回路を多数用いることで、信頼性が高く、かつ、より高速な演算動作を行うことができる論理演算装置を実現することができる。
【００４４】
請求項１１の論理演算装置は、検索対象である検索ワードを保持する検索ワード保持部と、参照対象である参照ワードを保持するとともに当該参照ワードと検索ワードとの一致判断を行うワード回路であって、請求項１ないし９のいずれかの論理演算回路を並列および／または直列に配置して参照ワードの保持および前記一致判断を行うよう構成したワード回路と、を備えたことを特徴とする。
【００４５】
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて、参照ワードと検索ワードとの一致判断を行うワード回路を構成することで、従来の一致検索装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。
【００４６】
また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
【００４７】
さらに、マージンの大きいデータ読み出しが可能な論理演算回路を多数用いることで、信頼性が高く、かつ、より高速な動作を行うことができる一致検索装置を実現することができる。
【００４８】
請求項１２の論理演算装置においては、ワード回路は、参照ワードを構成する各ビットについてそれぞれ直列に接続された一対の論理演算回路を用いて参照ワードのビット値とこれに対応する検索ワードのビット値との排他的論理和の否定に対応する論理値を算出し、各一対の論理演算回路の出力を全て並列に接続することによりビットごとに算出された排他的論理和の否定に対応する論理値全体の論理積に対応する論理値を算出し、算出された論理積に対応する論理値を当該ワード回路の一致判断出力とするよう構成されたことを特徴とする。
【００４９】
したがって、参照ワードが検索ワードと完全に一致した場合にのみ一致出力を生成するよう構成することができる。このため、複数の参照ワードについて検索ワードとの一致判断を行わせることで、多数の参照ワードの中から検索ワードと完全に一致した参照ワードだけを抽出する高集積度、低消費電力、高信頼性かつ高速動作可能な一致検索装置を、容易に構成することができる。
【００５０】
請求項１３の論理演算装置は、検索対象である検索ワードを保持する検索ワード保持部と、参照対象である参照ワードを保持するとともに当該参照ワードと検索ワードとの大小比較判断を行うワード回路であって、請求項１ないし９のいずれかの論理演算回路を並列および／または直列に配置して参照ワードの保持および大小比較判断を行うよう構成したワード回路と、を備えたことを特徴とする。
【００５１】
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて、参照ワードと検索ワードとの大小比較判断を行うワード回路を構成することで、従来の大小比較装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。
【００５２】
また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
【００５３】
さらに、マージンの大きいデータ読み出しが可能な論理演算回路を多数用いることで、信頼性が高く、かつ、より高速な動作を行うことができる大小比較装置を実現することができる。
【００５４】
請求項１４の論理演算装置においては、ワード回路は、複数の論理演算回路を用いて、検索ワードを構成するビットのうち少なくとも１つの着目ビットのビット値が、これに対応する参照ワードのビットのビット値より大きく、かつ、検索ワードを構成するビットのうち着目ビットより上位の各ビットのビット値が、これらに対応する参照ワードの各ビットのビット値と、それぞれ等しい場合に、検索ワードが参照ワードより大きいとの比較判断出力を生成するよう構成されたことを特徴とする。
【００５５】
したがって、検索ワードが参照ワードより大きい場合にのみ特定の比較判断出力を生成するよう構成することができる。このため、複数の参照ワードについて検索ワードとの大小比較判断を行わせることで、多数の参照ワードの中から検索ワードより小さい参照ワードだけを抽出する高集積度、低消費電力、高信頼性かつ高速動作可能な大小比較装置を、容易に構成することができる。
【００５６】
請求項１５の論理演算装置は、２個以上の２進数の加算を行う論理演算装置であって、請求項１ないし９のいずれかの論理演算回路を直列および／または並列に配置して加算を行うよう構成したことを特徴とする。
【００５７】
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて加算器を構成することで、従来の加算器に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。
【００５８】
また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、加算動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
【００５９】
さらに、マージンの大きいデータ読み出しが可能な論理演算回路を多数用いることで、信頼性が高く、かつ、より高速な加算動作を行うことができる加算器を実現することができる。
【００６０】
請求項１６の論理演算装置においては、論理演算は、被加算数および加算数の加算を含み、論理演算装置は、被加算数および加算数の加算結果を算出する加算結果算出部と、当該加算における桁上げ情報を算出する桁上げ情報算出部と、を備え、加算結果算出部は、複数の論理演算回路を用いて、被加算数、加算数および前ビットからの桁上げ情報に基づいて加算結果を算出し、算出された加算結果を当該加算結果算出部の出力とするよう構成され、桁上げ情報算出部は、複数の論理演算回路を用いて、被加算数、加算数および前ビットからの桁上げ情報に基づいて、当該ビットにおける桁上げ情報を算出し、算出された桁上げ情報を当該桁上げ情報算出部の出力とするよう構成されたこと、を特徴とする。
【００６１】
したがって、加算結果および桁上げ情報を算出して記憶するための複数の論理演算回路を用いて全加算器を構成することができる。このため、高集積度、低消費電力、高信頼性かつ高速動作可能な全加算器を、容易に構成することができる。
【００６２】
請求項１７の論理演算装置は、論理演算を複数のステージに分割して順次連続的に実行する論理演算装置であって、請求項１ないし９のいずれかの論理演算回路を直列および／または並列に配置して前記論理演算を行うよう構成したことを特徴とする。
【００６３】
したがって、論理演算部と記憶部とを１つの回路で兼用する上述の論理演算回路を多数組み合わせて各ステージを構成することで、従来のパイプライン論理演算装置に比べ、配線に要する面積を含め、回路面積をかなり小さくすることができる。このため、装置の集積度を大幅に上げることができるとともに消費電力を抑えることが可能となる。
【００６４】
また、記憶は不揮発的であるため、記憶を保持しておくための電力は不要となる。このため、動作時の電力消費量を低く抑えることができるとともに、待機時にはほとんど電力を消費しない。また、電源遮断に備えたバックアップ電源も不要となる。さらに、不揮発性記憶素子として強誘電体コンデンサを含む素子を用いた場合には、書き込み動作の高速化を図ることができる。
【００６５】
さらに、マージンの大きいデータ読み出しが可能な論理演算回路を多数用いることで、信頼性が高く、かつ、より高速な演算動作を行うことができるパイプライン論理演算装置を実現することができる。
【００６６】
請求項１８の論理演算装置においては、論理演算は、ともに符号付き２進数である被加算数および加算数の加算を含み、論理演算装置は、論理演算回路を用いて、被加算数および加算数に対応する２個の２進数を算出して記憶する動作を含む第１ステージの演算を行う第１ステージ演算部と、並列に接続された一対の論理演算回路を用いて、前記２個の２進数の排他的論理和に対応する１個の２進数を第１の加算結果として算出して記憶する動作と、論理演算回路を用いて、被加算数および加算数に基づいて算出された当該ビットにおける第１の桁上げ情報を記憶する動作と、を含む第２ステージの演算を、第１ステージの演算に続いて行う第２ステージ演算部と、並列に接続された他の一対の論理演算回路を用いて、第１の加算結果と前ビットからの第１の桁上げ情報との排他的論理和に対応する１個の２進数を第２の加算結果として算出して記憶する動作と、論理演算回路を用いて、被加算数、加算数および前ビットからの第１の桁上げ情報に基づいて当該ビットにおける第２の桁上げ情報を算出して記憶する動作と、を含む第３ステージの演算を、第２ステージの演算に続いて行う第３ステージ演算部と、論理演算回路を用いて、第２の加算結果および前ビットからの第２の桁上げ情報に基づいて当該論理演算装置の加算結果としての符号付き２進数を算出して記憶する動作を含む第４ステージの演算を、第３ステージの演算に続いて行う第４ステージ演算部と、を備えたことを特徴とする。
【００６７】
したがって、加算結果を算出するための２対の論理演算回路および桁上げ情報を算出するための複数の論理演算回路を４つのステージ演算部に分割して配置することで、桁上げの伝播が隣接する上位ビットのみにとどまる符号付き２進数（Ｓｉｇｎｅｄ−ｄｉｇｉｔ）の加算が可能なパイプライン全加算器（Ｐｉｐｅｌｉｎｅｄ  Ｆｕｌｌ  Ａｄｄｅｒ）を構成することができる。このため、高集積度、低消費電力、高信頼性かつ高速動作可能なパイプライン全加算器を、容易に構成することができる。
【００６８】
請求項１９の論理演算装置は、２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、被乗数と乗数との部分積（Ｐａｒｔｉａｌ  ｐｒｏｄｕｃｔ）に対応する符号付き部分積（Ｓｉｇｎｅｄ−ｄｉｇｉｔ  Ｐａｒｔｉａｌ  ｐｒｏｄｕｃｔ）を生成する部分積生成部と、請求項１８の論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を各レベルに対応させて複数段に配置し、符号付き部分積および／または前段の加算結果を入力として順次各段の加算を実行することで被乗数と乗数との積に対応する符号付き２進数を得る加算部と、を備えたことを特徴とする。
【００６９】
したがって、上述のパイプライン全加算器を要素演算装置として乗算の各レベルに対応させて複数段に配置することで、符号付き２進数の加算を利用したパイプライン乗算器（Ｐｉｐｅｌｉｎｅｄ  Ｍｕｌｔｉｐｌｉｅｒ）を構成することができる。このため、高集積度、低消費電力、高信頼性かつ高速動作可能なパイプライン乗算器を、容易に構成することができる。
【００７０】
請求項２０の論理演算装置においては、部分積生成部は、被乗数と乗数とに基づいて当該乗数のビット数の略１／４の個数の符号付き部分積を生成し、加算部は、複数の要素演算装置を並列に接続することにより２つの符号付き部分積の加算が可能となるよう構成された加算ユニットを、各レベルの演算を行う各レベル演算部に１個以上配置するよう構成されている。
【００７１】
第１レベルの演算を行う第１レベル演算部は、並列に配置された複数の加算ユニットを用いて、符号付き部分積を入力とする加算を行うことで、部分積生成部において生成された符号付き部分積の総個数の実質的に１／２の個数の第１レベルの加算結果を算出して記憶する動作を実行する。
【００７２】
中間レベルの演算を行う各中間レベル演算部は、並列に配置された複数の加算ユニットを用いて、前レベルの加算結果を入力とする加算を行うことで、前レベルの実質的に１／２の個数の中間レベルの加算結果を算出して記憶する動作を実行する。
【００７３】
最終レベルの演算を行う最終レベル演算部は、１個の加算ユニットを用いて、前レベルの加算結果を入力とする加算を行うことで、１個の最終レベルの加算結果を算出するとともに、算出された最終レベルの加算結果を前記被乗数と乗数との積に対応する符号付き２進数として記憶する動作を実行することを特徴とする。
【００７４】
したがって、乗数のビット数の略１／４の個数の符号付き部分積を生成し、生成した符号付き部分積を各レベルにおいて半減させる動作を繰り返すことで、僅かなレベル数で、被乗数と乗数との積に対応するデータを得ることができる。このため、高集積度、低消費電力、高信頼性かつ高速動作可能な、符号付き２進数の加算を利用した乗算が可能なパイプライン乗算器を、容易に構成することができる。
【００７５】
請求項２１の論理演算装置においては、論理演算は、被加算数、加算数および下位ビットからの桁上げ、の３個の２進数の加算を含み、論理演算装置は、並列に接続された一対の論理演算回路を用いて３個の２進数のうち２個の２進数に対応する２進数の排他的論理和に対応する２進数を第１の加算結果として算出して記憶する動作を含む第１加算ステージの演算を行う第１加算ステージ演算部と、並列に接続された他の一対の論理演算回路を用いて第１の加算結果と３個の２進数のうち残りの１つの２進数に対応する２進数との排他的論理和に対応する２進数に対応する２進数を第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該論理演算装置の加算結果として出力する動作と、複数の論理演算回路を用いて３個の２進数に基づいて３個の２進数の加算における桁上げを出力する動作と、を含む第２加算ステージの演算を、第１加算ステージの演算に続いて行う第２加算ステージ演算部と、を備えたことを特徴とする。
【００７６】
したがって、加算結果を算出するための２対の論理演算回路および桁上げを算出するための複数の論理演算回路を２つのステージ演算部に分割して配置することで、パイプライン全加算器（Ｐｉｐｅｌｉｎｅｄ  Ｆｕｌｌ  Ａｄｄｅｒ）を構成することができる。このため、高集積度、低消費電力、高信頼性かつ高速動作可能なパイプライン全加算器を、容易に構成することができる。
【００７７】
請求項２２の論理演算装置は、２個の２進数の乗算を複数のレベルに分割して順次連続的に実行する論理演算装置であって、被乗数と乗数との部分積を生成する部分積生成部と、請求項２１の論理演算装置を要素演算装置として複数個用意し、当該要素演算装置を各レベルに対応させて複数段に配置し、部分積および／または前段の加算結果を入力として順次各段の加算を実行することで演算結果を得る加算部と、を備えたことを特徴とする。
【００７８】
したがって、上述のパイプライン全加算器を要素演算装置として乗算の各レベルに対応させて複数段に配置することで、パイプライン乗算器（Ｐｉｐｅｌｉｎｅｄ  Ｍｕｌｔｉｐｌｉｅｒ）を構成することができる。このため、高集積度、低消費電力、高信頼性かつ高速動作可能なパイプライン乗算器を、容易に構成することができる。
【００７９】
請求項２３の論理演算装置においては、複数のレベルは、少なくとも乗数のビット数に相当する数のレベルであり、部分積生成部は、各レベルの演算を行う各レベル演算部にそれぞれ配置された要素部分積生成部により構成され、加算部は、少なくとも第２レベル以後の演算を行う各レベル演算部にそれぞれ配置された要素演算装置により構成されている。
【００８０】
また、少なくとも第２レベル以後の演算を行う各レベル演算部は、被乗数を構成する各ビットのうち現在の演算対象となっている１つのビットを演算対象被乗数ビットとして記憶する動作を含む第１ステージの演算を行う第１ステージ演算部と、要素部分積生成部を用いて、演算対象被乗数ビットと、乗数を構成する各ビットのうち当該レベルに対応するビットとの論理積を、当該演算対象被乗数ビットの当該レベルにおける要素部分積として算出して記憶する動作を含む第２ステージの演算を、第１ステージの演算に続いて行う第２ステージ演算部と、要素演算装置を用いて、当該レベルにおける要素部分積、前レベルにおける部分積、および当該演算対象被乗数ビットの前のビットについての当該レベルにおける桁上げ、の３つの２進数の和を算出して当該演算対象被乗数ビットの当該レベルにおける部分積として記憶するとともに、この加算の際に生じた桁上げを当該演算対象被乗数ビットの当該レベルにおける桁上げとして記憶する動作と、を含む第３および第４ステージの演算を、第２ステージの演算に続いて行う第３および第４ステージ演算部と、を備えている。
【００８１】
したがって、乗数のビット数に相当する数のレベル演算部にそれぞれ対応するビット値を与えておくとともに、被乗数の各ビット値を第１レベル演算部に順次付与してゆき、中間レベル演算部には、所定の遅延をもって前のレベル演算部から被乗数の各ビット値を順次付与してゆくことによって直並列型のパイプライン乗算器を構成することができる。このため、高集積度、低消費電力、高信頼性かつ高速動作可能な直並列型のパイプライン乗算器を、容易に構成することができる。
【００８２】
なお、請求項において「状態変化率」とは、第２の被演算データを付与することにより生ずる不揮発性記憶素子、不揮発性負荷素子の状態変化の程度をいう。
【００８３】
また、特にことわらない限り、２進数（２値信号）「Ａ」の否定（反転信号）を「／Ａ」で表すものとする。
【００８４】
【発明の実施の形態】
図１は、この発明の一実施形態による論理演算回路１を示す回路図である。論理演算回路１は、記憶用強誘電体コンデンサ（不揮発性記憶素子）である強誘電体コンデンサＣｓ、負荷用強誘電体コンデンサ（不揮発性負荷素子）である強誘電体コンデンサＣｓ’、出力用トランジスタ（演算結果出力部）であるトランジスタＭＰ、およびトランジスタＭ１、Ｍ２、Ｍｗを備えている。
【００８５】
強誘電体コンデンサＣｓおよびＣｓ’は、実質的に同一の履歴特性を備え、相補的な残留分極状態を呈するよう構成されている。トランジスタＭＰ、Ｍ１、Ｍ２、Ｍｗは、いずれも、ＮチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）である。
【００８６】
強誘電体コンデンサＣｓの第１の端子３は、結合ノード１１において、強誘電体コンデンサＣｓ’の第３の端子７に接続されており、第２の端子５は、ビットラインＢＬ１に接続されている。強誘電体コンデンサＣｓ’の第４の端子９は、ビットラインＢＬ２に接続されている。
【００８７】
結合ノード１１は、トランジスタＭＰのゲート端子に接続されている。結合ノード１１はまた、トランジスタＭｗを介してビットラインＢＬｗに接続されている。トランジスタＭｗのゲート端子には、書き込み用の制御ラインＷＬが接続されている。
【００８８】
結合ノード１１は、トランジスタＭ１，Ｍ２を介して、それぞれ、ビットラインＢＬ１、ＢＬ２に接続されている。トランジスタＭ１，Ｍ２のゲート端子は、いずれも読み出し用の制御ラインＲＬに接続されている。トランジスタＭＰの入力端子には入力信号Ｚ１が与えられている。トランジスタＭＰの出力信号をＺ２とする。
【００８９】
データ書き込み動作（ＷＯ）において、第３の被演算データｙ１はビットラインＢＬｗに与えられ、第４の被演算データｙ２はビットラインＢＬ１およびＢＬ２に与えられる。データ読み出し動作（ＲＯ）において、所定の論理演算子に対応する基準電位ｃはビットラインＢＬ１およびＢＬ２に与えられ、第２の演算データｘはビットラインＢＬ１与えられる。
【００９０】
つぎに、図１に示す論理演算回路１の動作について説明する。図２は、論理演算回路１の動作を示すタイミングチャートの一例である。図３Ａ、図３Ｂは、それぞれ、論理演算回路１のデータ書き込み動作（ＷＯ）、待機状態（Ｓｔａｎｄｂｙ）を説明するための回路図である。図４Ａ、図４Ｂは、それぞれ、論理演算装置１のデータ書き込み動作を説明するためのヒステリシス図、状態遷移図である。
【００９１】
図５Ａ〜図５Ｃは、論理演算装置１のデータ読み出し動作（ＲＯ）説明するための回路図である。図６Ａ、図６Ｂは、それぞれ、論理演算子に対応する基準電位ｃ＝０の場合における論理演算装置１のデータ読み出し動作を説明するためのヒステリシス図、真理値表である。
【００９２】
図７Ａ、図７Ｂは、それぞれ、論理演算子に対応する基準電位ｃ＝１の場合における論理演算装置１のデータ読み出し動作を説明するためのヒステリシス図、真理値表である。図８Ａ、図８Ｂは、それぞれ、論理演算装置１の等価回路、シンボル図である。
【００９３】
図２に示すように、データ書き込み動作（ＷＯ）においては、制御ラインＷＬ、ＲＬには、それぞれ、“１”（すなわち、第２の基準電位である電源電位Ｖｄｄ）、“０”（すなわち、第１の基準電位である接地電位ＧＮＤ）が与えられる。また、ビットラインＢＬｗには第３の被演算データであるｙ１が与えられ、ビットラインＢＬ１、ＢＬ２には第４の被演算データであるｙ２が与えられる。この実施形態においては、ｙ１＝１、ｙ２＝０となっている。
【００９４】
図３Ａに示すように、データ書き込み動作（ＷＯ）においては、トランジスタＭｗ、Ｍ１，Ｍ２は、それぞれ、ＯＮ、ＯＦＦ、ＯＦＦとなっている。したがって、結合ノード１１にはｙ１＝１が付与され、強誘電体コンデンサＣｓの第２の端子５および強誘電体コンデンサＣｓ’の第４の端子９にはｙ２＝０が付与されている。
【００９５】
図３Ｂに示すように、その後の待機状態（Ｓｔａｎｄｂｙ）においては、トランジスタＭｗ、Ｍ１，Ｍ２は、それぞれ、ＯＦＦ、ＯＮ、ＯＮとなる。したがって、結合ノード１１、強誘電体コンデンサＣｓの第２の端子５および強誘電体コンデンサＣｓ’の第４の端子９は、同一電位となる。このため、データ書き込み動作から待機状態に移行した場合、図４Ａに示すように、強誘電体コンデンサＣｓの分極状態はｓ＝０で示す残留分極状態となる。
【００９６】
なお、これと反対に、データ書き込み動作において第３の被演算データｙ１＝０、第４の被演算データｙ２＝１が与えられた場合には、強誘電体コンデンサＣｓの分極状態は、その後の待機状態（Ｓｔａｎｄｂｙ）においてｓ＝１で示す残留分極状態となる。
【００９７】
データ書き込み動作によって、強誘電体コンデンサＣｓの残留分極状態ｓは、図４Ｂのように遷移する。すなわち、データ書き込み動作前の強誘電体コンデンサＣｓの残留分極状態がｓ＝１である場合、第３の被演算データｙ１および第４の被演算データｙ２が、（ｙ１，ｙ２）＝（０，０），（０，１）または（１，１）のとき、強誘電体コンデンサＣｓの残留分極状態はｓ＝１のまま変化しないが、（ｙ１，ｙ２）＝（１，０）のときには、データ書き込み動作によって強誘電体コンデンサＣｓの残留分極状態はｓ＝０に変化する。
【００９８】
一方、データ書き込み動作前の強誘電体コンデンサＣｓの残留分極状態がｓ＝０である場合、第３の被演算データｙ１および第４の被演算データｙ２が、（ｙ１，ｙ２）＝（０，０），（１，０）または（１，１）のとき、強誘電体コンデンサＣｓの残留分極状態はｓ＝０のまま変化しないが、（ｙ１，ｙ２）＝（０，１）のときには、データ書き込み動作によって強誘電体コンデンサＣｓの残留分極状態はｓ＝１に変化する。
【００９９】
データ書き込み動作直前における強誘電体コンデンサＣｓの残留分極状態をｓｂとすると、強誘電体コンデンサＣｓの残留分極状態ｓ（第１の被演算データ）は、次式で表現することができる。
【０１００】
ｓ  ＝  ／ｓｂ  ＡＮＤ  ／ｙ１  ＡＮＤ  ｙ２  ＯＲ  ｓｂ  ＡＮＤ  （／ｙ１  ＯＲ  ｙ２）
【０１０１】
このようにして、強誘電体コンデンサＣｓへのデータ書き込み動作を利用して論理演算を行うことができる。なお、強誘電体コンデンサＣｓ’の残留分極状態ｓ’は、強誘電体コンデンサＣｓの残留分極状態ｓと反対の残留分極状態（相補的関係を有する分極状態）となっている。
【０１０２】
図２に戻って、データ書き込み動作（ＷＯ）に続いてデータ読み出し動作（ＲＯ）が行われる。データ読み出し動作（ＲＯ）は、初期化動作（Ｉｎｉｔ．）、演算動作（Ｏｐ．）および復元動作（Ｒｅｓ．）の順に行われる。
【０１０３】
図２に示すように、初期化動作（Ｉｎｉｔ．）においては、制御ラインＷＬ、ＲＬには、それぞれ、“０”、“１”が与えられる。また、ビットラインＢＬ１、ＢＬ２には所定の論理演算子に対応する基準電位ｃが与えられる。この実施形態においては、ｃ＝０となっている。
【０１０４】
図５Ａに示すように、初期化動作（Ｉｎｉｔ．）においては、トランジスタＭｗ、Ｍ１，Ｍ２は、それぞれ、ＯＦＦ、ＯＮ、ＯＮとなっている。したがって、結合ノード１１、強誘電体コンデンサＣｓの第２の端子５および強誘電体コンデンサＣｓ’の第４の端子９にはいずれもｃ＝０が付与されている。
【０１０５】
初期化動作によって、強誘電体コンデンサＣｓおよび強誘電体コンデンサＣｓ’の残留分極状態ｓおよびｓ’を変えることなく、結合ノード１１を所定の論理演算子に対応する基準電位ｃにプリチャージすることができる。
【０１０６】
続いて行われる演算動作（Ｏｐ．）において、図２に示すように、制御ラインＷＬ、ＲＬには、それぞれ、“０”、“０”が与えられる。また、ビットラインＢＬ１、ＢＬ２には、それぞれ、第２の被演算データｘ、上述の基準電位ｃが与えられる。この実施形態においては、ｘ＝１、ｃ＝０となっている。
【０１０７】
図５Ｂに示すように、演算動作（Ｏｐ．）においては、トランジスタＭｗ、Ｍ１，Ｍ２は、すべてＯＦＦとなっている。したがって、強誘電体コンデンサＣｓの第２の端子５および強誘電体コンデンサＣｓ’の第４の端子９には、それぞれ、ｘ＝１、ｃ＝０が付与されている。
【０１０８】
上述のように、強誘電体コンデンサＣｓはｓ＝０で示す分極状態であるから、強誘電体コンデンサＣｓ’はｓ’＝１で示す分極状態となっている。図式解法によれば、この場合、図６Ａに示すように、演算動作（Ｏｐ．）において結合ノード１１に生ずる電位ＶＡ＝ＶＡ（０）となる。電位ＶＡ（０）は、トランジスタＭＰのしきい値電圧Ｖｔｈより大きいから、トランジスタＭＰはＯＮとなる。すなわち、図２に示すように、トランジスタＭＰの出力信号Ｚ２＝Ｚ１となる。
【０１０９】
なお、これと反対に、データ書き込み動作において強誘電体コンデンサＣｓの残留分極状態がｓ＝１であった場合には、図６Ａに示すように、演算動作（Ｏｐ．）において結合ノード１１に生ずる電位ＶＡ＝ＶＡ（１）となる。電位ＶＡ（１）は、トランジスタＭＰのしきい値電圧Ｖｔｈより小さいから、トランジスタＭＰはＯＦＦとなる。すなわち、トランジスタＭＰの出力信号Ｚ２＝ＮＣ（非接続状態）となる。
【０１１０】
また、データ読み出し動作において第２の被演算データｘ＝０とした場合には、強誘電体コンデンサＣｓの残留分極状態の如何にかかわらず、トランジスタＭＰはＯＦＦとなる。したがって、基準電位ｃ＝０の場合における演算動作（Ｏｐ．）の結果を真理値表にまとめれば図６Ｂのようになる。
【０１１１】
一方、基準電位ｃ＝１とした場合、演算動作（Ｏｐ．）において結合ノード１１に生ずる電位ＶＡは、図７Ａから図式解法によって求めることができる。この場合における演算動作（Ｏｐ．）の結果を真理値表にまとめれば図７Ｂのようになる。
【０１１２】
トランジスタＭＰのＯＮ，ＯＦＦを、ｚ＝１，ｚ＝０に対応させれば、トランジスタＭＰのＯＮ，ＯＦＦは、次式で表現することができる。
【０１１３】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｓ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｓ）
【０１１４】
このようにして、強誘電体コンデンサＣｓからのデータ読み出し動作を利用して論理演算を行うことができる。
【０１１５】
このように、この論理演算回路１は、強誘電体コンデンサＣｓにデータを不揮発的に記憶するとともに、データ書き込み動作（ＷＯ）およびデータ読み出し動作（ＲＯ）を利用して論理演算を行うことができる。論理演算回路１を等価論理回路で表せば図８Ａのようになる。図８Ａの等価論理回路のうち１３がデータ書き込み動作（ＷＯ）を利用した論理演算部であり、１５がデータ読み出し動作（ＲＯ）を利用した論理演算部である。なお、論理演算回路１をシンボルで表現すれば図８Ｂのようになる。
【０１１６】
さて、論理演算回路１においては、上述のように、負荷用の素子として、記憶用の強誘電体コンデンサＣｓとほぼ同一の履歴特性を有する強誘電体コンデンサＣｓ’を用いている。しかも、負荷用の強誘電体コンデンサＣｓ’の残留分極状態が記憶用の強誘電体コンデンサＣｓの残留分極状態と反対になるよう、負荷用の強誘電体コンデンサＣｓ’の残留分極状態を積極的に変更するようにしている。
【０１１７】
この結果、演算動作（Ｏｐ．）において基準電位ｃ＝０とした場合、図６Ａに示すように、残留分極状態ｓ＝０の記憶用の強誘電体コンデンサＣｓに第２の被演算データｘ＝１を付与しても強誘電体コンデンサＣｓは分極反転を起こしていない。もちろん、残留分極状態ｓ＝０、第２の被演算データｘ＝１以外の組み合わせで、強誘電体コンデンサＣｓが分極反転を起こすことはない。
【０１１８】
演算動作（Ｏｐ．）において基準電位ｃ＝１とした場合も、図７Ａに示すように、記憶用の強誘電体コンデンサＣｓが分極反転を起こすことはない。同様に、負荷用の強誘電体コンデンサＣｓ’も分極反転を起こすことはない。つまり、論理演算回路１においては非破壊読み出しが可能となっている。
【０１１９】
また、演算動作（Ｏｐ．）において基準電位ｃ＝０とした場合、図６Ａに示すように、残留分極状態ｓ＝０の記憶用の強誘電体コンデンサＣｓに第２の被演算データｘ＝１を付与したとき結合ノード１１が示す電位ＶＡ＝ＶＡ（０）と、残留分極状態ｓ＝１の記憶用の強誘電体コンデンサＣｓに第２の被演算データｘ＝１を付与したとき結合ノード１１が示す電位ＶＡ＝ＶＡ（１）との差が極めて大きくなっている。
【０１２０】
同様に、演算動作（Ｏｐ．）において基準電位ｃ＝１とした場合、図７Ａに示すように、残留分極状態ｓ＝０の記憶用の強誘電体コンデンサＣｓに第２の被演算データｘ＝０を付与したとき結合ノード１１が示す電位ＶＡ＝ＶＡ（０）と、残留分極状態ｓ＝１の記憶用の強誘電体コンデンサＣｓに第２の被演算データｘ＝０を付与したとき結合ノード１１が示す電位ＶＡ＝ＶＡ（１）との差も極めて大きくなっている。つまり、データ読み出し動作における読み出しマージンが極めて大きくなっていることが分かる。
【０１２１】
図２に戻って、演算動作（Ｏｐ．）に続いて行われる復元動作（Ｒｅｓ．）において、制御ラインＷＬ、ＲＬには、演算動作の場合と同様に、それぞれ、“０”、“０”が与えられる。また、ビットラインＢＬ１、ＢＬ２には、演算動作の場合と逆に、それぞれ、基準電位ｃ＝０、第２の被演算データｘ＝１が、与えられる。
【０１２２】
図５Ｃに示すように、復元動作（Ｒｅｓ．）においては、演算動作の場合と同様に、トランジスタＭｗ、Ｍ１，Ｍ２は、すべてＯＦＦとなっている。したがって、強誘電体コンデンサＣｓの第２の端子５および強誘電体コンデンサＣｓ’の第４の端子９には、演算動作の場合と逆に、それぞれ、ｃ＝０、ｘ＝１が付与されている。
【０１２３】
上述のように、強誘電体コンデンサＣｓ、強誘電体コンデンサＣｓ’は、いずれも、演算動作において分極反転を起こさないよう構成されている。しかし、分極反転を起こさないまでも、演算動作によって強誘電体コンデンサＣｓ、強誘電体コンデンサＣｓ’の履歴特性に歪みが生ずる可能性がある。
【０１２４】
この歪みを是正するために、復元動作において、強誘電体コンデンサＣｓと強誘電体コンデンサＣｓ’とを直列に接続して構成される合成強誘電体コンデンサに、演算動作の場合と逆方向の電圧を付与するようにしているのである。
【０１２５】
つぎに、図９に、この発明の他の実施形態による論理演算回路２１を表す回路図を示す。論理演算回路２１は、上述の論理演算回路１にトランジスタＭ３，Ｍ４を付加した構成となっている。
【０１２６】
トランジスタＭＰの入力端子は、トランジスタＭ３を介して第１の基準電位である接地電位ＧＮＤに接続されている。トランジスタＭＰの出力端子は、出力ラインＭＬに接続されている。出力ラインＭＬは、トランジスタＭ４を介して、第２の基準電位である電源電位Ｖｄｄに接続されている。トランジスタＭ３、Ｍ４のゲート端子は、プリセットラインＰＲＥに接続されている。
【０１２７】
トランジスタＭ３は、ＮチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）であり、トランジスタＭ４は、ＰチャネルＭＯＳＦＥＴ（金属・酸化物・半導体型電界効果トランジスタ）である。
【０１２８】
図１０は、論理演算回路２１を、データ書き込み動作を利用して論理演算を行う回路として用いる場合のタイミングチャートである。図１０を参照しつつ、論理演算回路２１を用いて書き込み論理演算を行う場合の動作を説明する。書き込み論理演算の場合、図１０に示すように、データ書き込み動作（ＷＯ）、データ読み出し動作（ＲＯ）が、この順に実行される。
【０１２９】
データ書き込み動作（ＷＯ）においては、ｓ初期化動作（Ｗｒｉｔｅ  ｓ＝１）、書き込み演算動作（ＷＯｐ．）が、この順に実行される。まず、ｓ初期化動作（Ｗｒｉｔｅ  ｓ＝１）において、制御ラインＷＬ、ＲＬには、それぞれ、  “１”、“０”が与えられる。また、ビットラインＢＬｗには“０”が与えられ、ビットラインＢＬ１、ＢＬ２には“１”が与えられる。
【０１３０】
これにより、強誘電体コンデンサＣｓの残留分極状態はｓ＝１に初期化される。もちろん、強誘電体コンデンサＣｓ’の残留分極状態はｓ’＝０に初期化される。ｓ初期化動作によって、次に行われる書き込み演算動作（ＷＯｐ．）における論理演算子を決定することができる。
【０１３１】
ｓ初期化動作（Ｗｒｉｔｅ  ｓ＝１）に続いて行われる書き込み演算動作（ＷＯｐ．）においては、制御ラインＷＬ、ＲＬには、それぞれ、“１”、“０”が与えられる。また、ビットラインＢＬｗには第３の被演算データであるｙ１が与えられ、ビットラインＢＬ１、ＢＬ２には第４の被演算データであるｙ２が与えられる。ここでは、ｙ１＝０、ｙ２＝０となっている。この動作で、強誘電体コンデンサＣｓの残留分極状態ｓおよび強誘電体コンデンサＣｓ’の残留分極状態ｓ’が更新される。
【０１３２】
つまり、データ書き込み動作（ＷＯ）によって、次式の演算が行われるとともに、演算結果が記憶される。
【０１３３】
ｓ  ＝  ／ｓｂ  ＡＮＤ  ／ｙ１  ＡＮＤ  ｙ２  ＯＲ  ｓｂ  ＡＮＤ  （／ｙ１  ＯＲ  ｙ２）
【０１３４】
図１０の例では、ｓ初期化動作（Ｗｒｉｔｅ  ｓ＝１）によってｓｂ＝１とされているから、上式は、次のようになる。
【０１３５】
ｓ  ＝／ｙ１  ＯＲ  ｙ２
【０１３６】
続いて行われるデータ読み出し動作（ＲＯ）においては、初期化動作（Ｉｎｉｔ．）、演算動作（Ｏｐ．）が、この順に実行される。初期化動作（Ｉｎｉｔ．）において、制御ラインＷＬ、ＲＬには、それぞれ、  “０”、“１”が与えられる。また、ビットラインＢＬ１、ＢＬ２には基準電位ｃ＝０が与えられる。
【０１３７】
この動作によって、強誘電体コンデンサＣｓおよび強誘電体コンデンサＣｓ’の残留分極状態ｓおよびｓ’を変えることなく、結合ノード１１を所定の論理演算子に対応する基準電位ｃにプリチャージすることができる。
【０１３８】
初期化動作（Ｉｎｉｔ．）に続いて行われる演算動作（Ｏｐ．）において、図１０に示すように、制御ラインＷＬ、ＲＬには、それぞれ、“０”、“０”が与えられる。また、ビットラインＢＬ１、ＢＬ２には、それぞれ、ｘ＝１、ｃ＝０が与えられる。この動作において結合ノード１１に生ずる電位にしたがってトランジスタＭＰがＯＮまたはＯＦＦとなる。
【０１３９】
トランジスタＭＰのＯＮ，ＯＦＦを、ｚ＝１，ｚ＝０に対応させれば、トランジスタＭＰのＯＮ，ＯＦＦは、次式で表現することができる。
【０１４０】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｓ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｓ）
【０１４１】
図１０の例では、初期化動作（Ｉｎｉｔ．）および演算動作（Ｏｐ．）によってｘ＝１、ｃ＝０とされているから、上式は、次のようになる。
【０１４２】
ｚ  ＝／ｓ
【０１４３】
前述のデータ書き込み動作（ＷＯ）の演算内容を上式に代入すれば、結局、図１０の例では、次式の演算が行われることになる。
【０１４４】
ｚ  ＝  ／（／ｙ１  ＯＲ  ｙ２）  ＝  ｙ１  ＡＮＤ  ／ｙ２
【０１４５】
図１１Ａ、図１１Ｃは、それぞれ、図１０の例における論理演算回路２１の等価回路、シンボル図である。
【０１４６】
一方、ｓ初期化動作においてｓ＝０とすれば、次式の演算を行うことができる。
【０１４７】
ｚ  ＝  ｙ１  ＯＲ  ／ｙ２
【０１４８】
図１１Ｂ、図１１Ｄは、それぞれ、ｓ初期化動作においてｓ＝０とした場合における論理演算回路２１の等価回路、シンボル図である。このようにして、強誘電体コンデンサＣｓへのデータ書き込み動作を利用して所望の論理演算を行うことができる。
【０１４９】
なお、演算動作（Ｏｐ．）においては、図１０に示すように、プリセットラインＰＲＥに“１”が与えられているため、出力ラインＭＬの電位は、ｚ＝１，ｚ＝０に対応して、それぞれ“Ｌ”，“Ｈ”レベルになる。また、演算動作（Ｏｐ．）以外の動作においては、プリセットラインＰＲＥに“０”が与えられているため、出力ラインＭＬの電位は“Ｈ”レベル（トランジスタＭＰがＯＦＦの状態）となっている。
【０１５０】
つぎに、図１２は、論理演算回路２１を、データ読み出し動作を利用して論理演算を行う回路として用いる場合のタイミングチャートである。図１２を参照しつつ、論理演算回路２１を用いて読み出し論理演算を行う場合の動作を説明する。読み出し論理演算の場合、図１２に示すように、データ書き込み動作（ＷＯ）に続いてデータ読み出し動作（ＲＯ）が実行される。
【０１５１】
まず、データ書き込み動作（ＷＯ）において、制御ラインＷＬ、ＲＬには、それぞれ、  “１”、“０”が与えられる。また、ビットラインＢＬｗにはｙ１＝／ｙが与えられ、ビットラインＢＬ１、ＢＬ２にはｙ２＝ｙが与えられる。
【０１５２】
この動作で、強誘電体コンデンサＣｓの残留分極状態ｓおよび強誘電体コンデンサＣｓ’の残留分極状態ｓ’が更新される。つまり、データ書き込み動作（ＷＯ）によって、次式の演算が行われるとともに、演算結果が記憶される。
【０１５３】
ｓ  ＝  ／ｓｂ  ＡＮＤ  ／ｙ１  ＡＮＤ  ｙ２  ＯＲ  ｓｂ  ＡＮＤ  （／ｙ１  ＯＲ  ｙ２）
【０１５４】
図１２の例では、ｙ１＝／ｙ、ｙ２＝ｙとされているから、上式は、次のようになる。
【０１５５】
ｓ  ＝  ｙ
【０１５６】
つまり、データ書き込み動作（ＷＯ）において、第１の被演算データｓとしてｙが記憶される。
【０１５７】
続いて行われるデータ読み出し動作（ＲＯ）においては、初期化動作（Ｉｎｉｔ．）、演算動作（Ｏｐ．）が、この順に実行される。初期化動作（Ｉｎｉｔ．）において、制御ラインＷＬ、ＲＬには、それぞれ、  “０”、“１”が与えられる。また、ビットラインＢＬ１、ＢＬ２には基準電位ｃが与えられる。
【０１５８】
この動作によって、強誘電体コンデンサＣｓおよび強誘電体コンデンサＣｓ’の残留分極状態ｓおよびｓ’を変えることなく、結合ノード１１を所定の論理演算子に対応する基準電位ｃにプリチャージすることができる。
【０１５９】
初期化動作（Ｉｎｉｔ．）に続いて行われる演算動作（Ｏｐ．）において、図１２に示すように、制御ラインＷＬ、ＲＬには、それぞれ、“０”、“０”が与えられる。また、ビットラインＢＬ１、ＢＬ２には、それぞれ、第２の被演算データｘ、基準電位ｃが与えられる。この動作において結合ノード１１に生ずる電位にしたがってトランジスタＭＰがＯＮまたはＯＦＦとなる。
【０１６０】
トランジスタＭＰのＯＮ，ＯＦＦを、ｚ＝１，ｚ＝０に対応させれば、トランジスタＭＰのＯＮ，ＯＦＦは、次式で表現することができる。
【０１６１】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｓ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｓ）
【０１６２】
前述のデータ書き込み動作（ＷＯ）の演算内容を上式に代入すれば、結局、図１２の例では、次式の演算が行われることになる。
【０１６３】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｙ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｙ）
【０１６４】
図１３Ａ、図１３Ｃは、それぞれ、図１２の例において、基準電位ｃ＝０とした場合における論理演算回路２１の等価回路、シンボル図である。一方、図１３Ｂ、図１３Ｄは、それぞれ、図１２の例において、基準電位ｃ＝１とした場合における論理演算回路２１の等価回路、シンボル図である。このようにして、強誘電体コンデンサＣｓへのデータ読み出し動作を利用して所望の論理演算を行うことができる。
【０１６５】
なお、演算動作（Ｏｐ．）においては、図１２に示すように、プリセットラインＰＲＥに“１”が与えられているため、出力ラインＭＬの電位は、ｚ＝１，ｚ＝０に対応して、それぞれ“Ｌ”，“Ｈ”レベルになる。また、演算動作（Ｏｐ．）以外の動作においては、プリセットラインＰＲＥに“０”が与えられているため、出力ラインＭＬの電位は“Ｈ”レベル（トランジスタＭＰがＯＦＦの状態）となっている。
【０１６６】
図１４も、論理演算回路２１を、データ読み出し動作を利用して論理演算を行う回路として用いる場合のタイミングチャートである。論理演算回路２１を用いて読み出し論理演算を行う点で、図１２の例と同じである。しかし、図１４の例では、データ読み出し動作（ＲＯ）の最後に復元動作（Ｒｅｓ．）が行われる点で、図１２の例と異なる。
【０１６７】
図１４に示すように、演算動作（Ｏｐ．）に続いて行われる復元動作（Ｒｅｓ．）において、制御ラインＷＬ、ＲＬには、演算動作の場合と同様に、それぞれ、“０”、“０”が与えられる。一方、ビットラインＢＬ１、ＢＬ２には、演算動作の場合と逆に、それぞれ、基準電位ｃ、第２の被演算データｘが与えられる。
【０１６８】
図１５Ａ、図１５Ｂ、図１５Ｃは、それぞれ、図１４の例における初期化動作（Ｉｎｉｔ．）、演算動作（Ｏｐ．）、復元動作（Ｒｅｓ．）の際の強誘電体コンデンサＣｓおよび強誘電体コンデンサＣｓ’の分極状態を示す図面である。
【０１６９】
図１５Ａ、図１５Ｂ、図１５Ｃを参照しつつ、強誘電体コンデンサＣｓに着目して、その分極状態を説明する。図１５Ａに表す初期化動作（Ｉｎｉｔ．）においてＰ２で示す分極状態（残留分極状態）を呈していた強誘電体コンデンサＣｓは、図１５Ｂに表す演算動作（Ｏｐ．）によってＰ５で示す分極状態となる。
【０１７０】
Ｐ５に示す状態では強誘電体コンデンサＣｓに分極反転は生じていないが、Ｐ２に示す本来の残留分極状態から少し偏向している。したがって、このまま放置したり、同様のデータ読み出し動作が繰り返されたりすると、強誘電体コンデンサＣｓの履歴特性が変化し、正確なデータ読み出しが阻害されるおそれがある。
【０１７１】
そこで、図１４の例では、図１５Ｃに表す復元動作（Ｒｅｓ．）を実行して、強誘電体コンデンサＣｓの分極状態を、Ｐ６で示す分極状態まで強制的に変動させるようにしている。この動作により、演算動作（Ｏｐ．）によって生じた強誘電体コンデンサＣｓの分極状態の偏向を是正することができる。
【０１７２】
つぎに、図１６Ａに、この発明のさらに他の実施形態による論理演算回路３１を表す回路図を示す。論理演算回路３１は、図１に示す上述の論理演算回路１と同一の回路構成を備えている。
【０１７３】
ただし、論理演算回路３１においては、データ書き込み動作（ＷＯ）において、第３の被演算データｙ１として／ｙがビットラインＢＬｗに与えられ、第４の被演算データｙ２としてｙがビットラインＢＬ１およびＢＬ２に与えられる。したがって、論理演算回路３１をシンボルで表せば図１６Ｂのようになる。
【０１７４】
図１７は、論理演算回路３１の動作を示すタイミングチャートの一例である。このタイミングチャートは、論理演算回路１の動作を示すタイミングチャート（図２参照）において、第３の被演算データｙ１＝／ｙ、第４の被演算データｙ２＝ｙとしたものである。
【０１７５】
したがって、図１７の例においても、トランジスタＭＰのＯＮ，ＯＦＦを、ｚ＝１，ｚ＝０に対応させれば、トランジスタＭＰのＯＮ，ＯＦＦは、結局、図１２または図１４の例の場合と同様に、次式で表現することができる。
【０１７６】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｙ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｙ）
【０１７７】
したがって、図１７に示すように、基準電位をｃ＝０、ｃ＝１とすることにより、同じ論理演算回路３１で、つぎに示す２種類の論理演算を実行することが可能となる。
【０１７８】
ｚ  ＝ｘ  ＡＮＤ  ／ｙ  、    ｚ  ＝ｘ  ＯＲ  ／ｙ
【０１７９】
なお、図１８Ａ、図１８Ｂ、図１８Ｃ、図１９Ａ、図１９Ｂは、それぞれ、論理演算回路３１のデータ書き込み動作（ＷＯ）、データ読み出し動作における初期化動作（ＲＯ，Ｉｎｉｔ．）、データ読み出し動作における演算動作（ＲＯ，Ｏｐ．）、データ読み出し動作における復元動作（ＲＯ，Ｒｅｓ．）、待機状態（Ｓｔａｎｄｂｙ）を説明するための回路図である。
【０１８０】
これらの各動作を説明する回路図は、それぞれ、論理演算回路１の各動作を説明する回路図（図３Ａ、図５Ａ〜図５Ｃ、図３Ｂ）において、第３の被演算データｙ１＝／ｙ、第４の被演算データｙ２＝ｙとしたものであるので、説明を省略する。
【０１８１】
上述の種々の論理演算回路を、直列および／または並列に複数個配置することにより、所望の論理演算を行わせる論理演算装置を実現することができる。
【０１８２】
図２０は、上述の論理演算回路３１を利用した論理演算装置である連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）４１を示すブロック図である。連想メモリ４１は、一致検索装置として機能するよう構成されており、検索ワード保持部４３，ワード回路配列部４５，書き込み駆動部４７，出力回路部４９を備えている。
【０１８３】
検索ワード保持部４３は、検索対象である検索ワードＸを保持している。ワード回路配列部４５は、複数のワード回路４６、…を備えている。書き込み駆動部４７は、複数の参照ワードＢｉをワード回路配列部４５に書き込む動作を行う。出力回路部４９は、ワード回路配列部４５の出力に基づいて所定の処理を行う。
【０１８４】
図２１は、ワード回路４６を、論理演算回路３１と同様の論理演算回路５３，５５，…を用いて実現した場合の回路図である。図２２Ａは一対の論理演算回路５３，５５を構成要素とするＣＡＭセル（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ）５１の回路図である。１つのＣＡＭセル５１が１ビットの一致判断処理を行う。
【０１８５】
図２３は、ＣＡＭセル５１の動作を示すタイミングチャートである。ＣＡＭセル５１においては、データ書き込み動作（ＷＯ）に続いてデータ読み出し動作（ＲＯ）が行われる。なお、図２３の第１列目（左端）が、ＣＡＭセル５１へのデータ書き込み動作（ＷＯ）を示すものであり、第２列目（左から２番目）は、次行のワード回路を構成する同列のＣＡＭセルへ書き込まれるデータがビットラインＢＬｊ１ａ、ＢＬｊ１ｂ、ＢＬｊ２ａ、ＢＬｊ２ｂを介して伝達されていることを示す。
【０１８６】
図２２Ａに示すＣＡＭセル５１を構成する論理演算回路５３におけるビットラインＢＬｊ２ａ、ＢＬｊ２ｂ、ＢＬｊ１ｂが、図１６に示す論理演算回路３１におけるビットラインＢＬ１、ＢＬ２、ＢＬｗに対応する。また、ＣＡＭセル５１を構成する論理演算回路５５におけるビットラインＢＬｊ１ａ、ＢＬｊ１ｂ、ＢＬｊ２ａが、論理演算回路３１におけるビットラインＢＬ１、ＢＬ２、ＢＬｗに対応する。
【０１８７】
したがって、図２３および図１７のタイミングチャートを比較すれば、ＣＡＭセル５１の論理演算回路５３および論理演算回路５５は、それぞれ、次に示す論理演算を実行することが分かる。
【０１８８】
ｚｉ３１ｕ  ＝ｘ３１  ＯＲ  ｂｉ３１、    ｚｉ３１ｄ  ＝／ｘ３１  ＯＲ  ／ｂｉ３１
【０１８９】
図２２Ｂは、ＣＡＭセル５１を論理回路として表現した図面である。上の２式のうち左式ｚｉ３１ｕが“１”になると、論理演算回路５３のトランジスタ５４がＯＮとなり、右式ｚｉ３１ｄが“１”になると、論理演算回路５５のトランジスタ５６がＯＮとなる。
【０１９０】
したがって、ｘ３１とｂｉ３１とが異なる場合には、トランジスタ５４、５６の双方がＯＮとなり、ｘ３１とｂｉ３１とが同一の場合には、トランジスタ５４、５６のいずれか一方がＯＦＦとなる。また、ＣＡＭセル５１を構成するトランジスタ５４とトランジスタ５６とは直列に接続されている。
【０１９１】
このため、図２１を参照すれば、ＣＡＭセル５１の出力電位は、ｘ３１とｂｉ３１とが異なる場合には“０”となり、ｘ３１とｂｉ３１とが同一の場合には“１”となることがわかる。すなわち、ＣＡＭセル５１は、ｘ３１  ＥＸＮＯＲ  ｂｉ３１（ｘ３１とｂｉ３１との排他的論理和の否定）を算出する回路と考えることができる。
【０１９２】
図２１に示すように、ワード回路４６を構成する他のＣＡＭセルもＣＡＭセル５１と同様の構成であり、これらのＣＡＭセルの出力は、すべて並列に接続されている。
【０１９３】
したがって、ワード回路４６においては、ともに３２ビットの検索ワードＸと参照ワードＢｉとが完全に一致した場合のみ、Ｚｉ（Ｘ，Ｂｉ）＝０となり、それ以外の場合は、Ｚｉ（Ｘ，Ｂｉ）＝１となる。すなわち、ワード回路４６においては、次式に基づいて、Ｚｉ（Ｘ，Ｂｉ）が算出されることがわかる。
【０１９４】
Ｚｉ（Ｘ，Ｂｉ）＝０（Ｘ＝Ｂｉ），１（Ｘ≠Ｂｉ）
【０１９５】
このように、図１６に示す論理演算回路３１を用いることで、記憶機能と演算機能を兼ね備えた一致検索装置を実現することができる。
【０１９６】
つぎに、図２４は、上述の論理演算回路３１を利用した論理演算装置である連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）６１を示すブロック図である。連想メモリ６１は、大小比較装置として機能するよう構成されており、検索ワード保持部６３，ワード回路配列部６５，書き込み駆動部６７，出力回路部６９を備えている。
【０１９７】
検索ワード保持部６３は、検索対象である検索ワードＸを保持している。ワード回路配列部６５は、複数のワード回路６６、…を備えている。書き込み駆動部６７は、複数の参照ワードＢｉをワード回路配列部６５に書き込む動作を行う。出力回路部６９は、ワード回路配列部６５の出力に基づいて所定の処理を行う。
【０１９８】
図２５は、ワード回路６６を、論理演算回路３１と同様の論理演算回路７３，７５，…を用いて実現した場合の回路図である。図２６Ａは一対の論理演算回路７３，７５を構成要素とするＣＡＭセル（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ）７１の回路図である。
【０１９９】
図２７は、ＣＡＭセル７１の動作を示すタイミングチャートである。ＣＡＭセル７１においては、データ書き込み動作（ＷＯ）に続いてデータ読み出し動作（ＲＯ）が行われる。なお、図２７の第１列目（左端）が、ＣＡＭセル７１へのデータ書き込み動作（ＷＯ）を示すものであり、第２列目（左から２番目）は、次行のワード回路を構成する同列のＣＡＭセルへ書き込まれるデータがビットラインＢＬｊｃ０ａ、ＢＬｊｃ０ｂ、ＢＬｊｃ１ａ、ＢＬｊｃ１ｂ、ＢＬｊｗを介して伝達されていることを示す。
【０２００】
図２６Ａに示すＣＡＭセル７１の論理演算回路７３におけるビットラインＢＬｊｃ０ａ、ＢＬｊｃ０ｂ、ＢＬｊｗが、図１６に示す論理演算回路３１におけるビットラインＢＬ１、ＢＬ２、ＢＬｗに対応する。また、ＣＡＭセル５１の論理演算回路５５におけるビットラインＢＬｊｃ１ａ、ＢＬｊｃ１ｂ、ＢＬｊｗが、論理演算回路３１におけるビットラインＢＬ１、ＢＬ２、ＢＬｗに対応する。
【０２０１】
したがって、図２７および図１７のタイミングチャートを比較すれば、ＣＡＭセル７１の論理演算回路７３および論理演算回路７５は、それぞれ、次に示す論理演算を実行することが分かる。
【０２０２】
ｚｉ３１ｕ  ＝  ｘ３１  ＡＮＤ  ／ｂｉ３１、    ｚｉ３１ｄ  ＝  ｘ３１  ＯＲ  ／ｂｉ３１
【０２０３】
図２６Ｂは、ＣＡＭセル７１を論理回路として表現した図面である。上の２式のうち左式ｚｉ３１ｕが“１”になると、論理演算回路７３のトランジスタ７４がＯＮとなり、右式ｚｉ３１ｄが“１”になると、論理演算回路７５のトランジスタ７６がＯＮとなる。
【０２０４】
一方、ｘ３１  ＡＮＤ  ／ｂｉ３１  ＝１はｘ３１＞ｂｉ３１を意味し、ｘ３１  ＡＮＤ  ／ｂｉ３１  ＝０はｘ３１＜＝ｂｉ３１を意味する。また、ｘ３１  ＯＲ  ／ｂｉ３１  ＝１はｘ３１＞＝ｂｉ３１を意味し、ｘ３１  ＯＲ  ／ｂｉ３１  ＝０はｘ３１＜ｂｉ３１を意味する。
【０２０５】
したがって、ｘ３１＞ｂｉ３１の場合にはトランジスタ７４がＯＮとなり、ｘ３１＜＝ｂｉ３１の場合にはトランジスタ７４がＯＦＦとなる。また、ｘ３１＞＝ｂｉ３１の場合にはトランジスタ７６がＯＮとなり、ｘ３１＜ｂｉ３１の場合にはトランジスタ７６がＯＦＦとなる。
【０２０６】
図２５に示すように、ワード回路６６を構成する他のＣＡＭセルは、最下位（図面の右端）のＣＡＭセルを除き、ＣＡＭセル７１と同様の構成である。最下位のＣＡＭセルは、ＣＡＭセル７１の論理演算回路７３に相当する論理演算回路のみで構成されている。
【０２０７】
このため、図２５を参照すれば、ワード回路６６は、検索ワードＸを構成する各ビットｘｊのうち少なくとも１つの着目ビットｘｍのビット値が、これに対応する参照ワードＢｉのビットｂｉｍのビット値より大きく、かつ、検索ワードＸを構成するビットｘｊのうち着目ビットｘｍより上位の各ビットｘｋのビット値が、これらに対応する参照ワードＢｉの各ビットｂｉｋのビット値と、それぞれ等しい場合に、検索ワードＸが参照ワードＢｉより大きいとの比較判断出力を生成するよう構成されていることが分かる。
【０２０８】
つまり、ワード回路６６においては、ともに３２ビットの検索ワードＸと参照ワードＢｉとを大小比較し、検索ワードＸが参照ワードＢｉより大きい場合にのみ、Ｚｉ（Ｘ，Ｂｉ）＝１となり、それ以外の場合は、Ｚｉ（Ｘ，Ｂｉ）＝０となる。すなわち、ワード回路６６においては、次式に基づいて、Ｚｉ（Ｘ，Ｂｉ）が算出されることがわかる。
【０２０９】
Ｚｉ（Ｘ，Ｂｉ）＝１（Ｘ＞Ｂｉ），０（Ｘ＜＝Ｂｉ）
【０２１０】
ただし、Ｚｉ（Ｘ，Ｂｉ）＝ｇｎ−１  ＯＲ  ｇｅｎ−１  ＡＮＤ（ｇｎ−２  ＯＲ  ｇｅｎ−２  ＡＮＤ（ｇｎ−３  ＯＲ  …  ｇｅ２  ＡＮＤ（ｇ１  ＯＲ  ｇｅ１  ＡＮＤ  ｇ０））…）
【０２１１】
すなわち、Ｚｉ（Ｘ，Ｂｉ）＝ｇｎ−１  ＯＲ  ｇｅｎ−１  ＡＮＤ  ｇｎ−２  ＯＲ  ｇｅｎ−１ＡＮＤ  ｇｅｎ−２  ＡＮＤ  ｇｎ−３  ＯＲ  …  ｇｅ２  ＡＮＤ  ｇｅ１  ＡＮＤ  ｇ０
【０２１２】
ここに、ｇｊ  ＝  ｘｊ  ＡＮＤ  ／ｂｉｊ  、  ｇｅｊ  ＝  ｘｊ  ＯＲ  ／ｂｉｊ  である。
【０２１３】
このように、図１６に示す論理演算回路３１を用いることで、記憶機能と演算機能を兼ね備えた大小比較装置を実現することができる。
【０２１４】
つぎに、図２８Ａに、この発明のさらに他の実施形態による論理演算回路８１を表す回路図を示す。論理演算回路８１は、パイプライン処理を行う論理演算装置に用いる論理演算回路の一例である。
【０２１５】
論理演算回路８１は、結合ノード１１において接続された記憶用の強誘電体コンデンサＣｓおよび負荷用の強誘電体コンデンサＣｓ’、結合ノード１１にゲート端子を接続されたトランジスタＭＰを備え、さらに、トランジスタＭｗ、Ｍ３，Ｍ４を備えている点で、図９に示す論理演算回路２１と類似している。
【０２１６】
ただし、論理演算回路２１のトランジスタＭ１，Ｍ２に代えて、トランジスタＭ５，Ｍ６，Ｍ７，Ｍ８を備え、さらにインバータ８３も備えている点で、論理演算回路２１と異なる。
【０２１７】
すなわち、論理演算回路８１においては、強誘電体コンデンサＣｓの第２の端子５には、トランジスタＭ７を介して“１”が与えられ、強誘電体コンデンサＣｓ’の第４の端子９には、トランジスタＭ８を介して“０”が与えられるよう構成されている。トランジスタＭ７、Ｍ８のゲート端子は、それぞれ、クロックラインＣＬＫ１、ＣＬＫ２に接続されている。
【０２１８】
結合ノード１１には、トランジスタＭｗを介して第３の被演算データｙ１が与えられ、強誘電体コンデンサＣｓ’の第４の端子９には、トランジスタＭ６を介して第４の被演算データｙ２が与えられるよう構成されている。また、強誘電体コンデンサＣｓ’の第４の端子９と強誘電体コンデンサＣｓの第２の端子５とは、トランジスタＭ５介して接続されるよう構成されている。
【０２１９】
したがって、強誘電体コンデンサＣｓの第２の端子５には、トランジスタＭ５およびＭ６を介して第４の被演算データｙ２が与えられる。トランジスタＭｗ、Ｍ５のゲート端子は、ともにクロックライン／ＣＬＫ２に接続され、トランジスタＭ６のゲート端子はクロックライン／ＣＬＫ１に接続されている。
【０２２０】
トランジスタＭ３，Ｍ４のゲート端子は、ともにクロックラインＣＬＫ２に接続されている。また、トランジスタＭＰの出力信号は、出力ラインＭＬ、インバータ８３を介して取り出される。図２８Ｂは、論理演算回路８１のシンボル図である。
【０２２１】
つぎに、論理演算回路８１の動作について説明する。図２９は、論理演算回路８１の動作を示すタイミングチャートの一例である。図３０Ａ、図３０Ｂは、それぞれ、論理演算回路８１のリセット動作（Ｒｅｓｅｔ）、データ書き込み動作（ＷＯ）を説明するための回路図である。図３１Ａ、図３１Ｂは、論理演算回路８１のデータ読み出し動作（ＲＯ）説明するための回路図である。
【０２２２】
図２９に示すように、論理演算回路８１においては、１サイクルの動作が、リセット動作（Ｒｅｓｅｔ）、データ書き込み動作（ＷＯ）、データ読み出し動作（ＲＯ）の順に実行される。
【０２２３】
リセット動作（Ｒｅｓｅｔ）においては、クロックラインＣＬＫ１，／ＣＬＫ１，ＣＬＫ２，／ＣＬＫ２には、それぞれ、“１”、“０”、“０”、“１”が与えられる。またｙ１＝０となっている。したがって、図３０Ａに示すように、リセット動作（Ｒｅｓｅｔ）により、強誘電体コンデンサＣｓ、強誘電体コンデンサＣｓ’の残留分極状態は、それぞれ、ｓ＝１，ｓ’＝０となる。
【０２２４】
図２９に示すように、続いて実行されるデータ書き込み動作（ＷＯ）においては、クロックラインＣＬＫ１，／ＣＬＫ１，ＣＬＫ２，／ＣＬＫ２には、それぞれ、“０”、“１”、“０”、“１”が与えられる。
【０２２５】
したがって、図３０Ｂに示すように、データ書き込み動作（ＷＯ）で、強誘電体コンデンサＣｓの残留分極状態ｓおよび強誘電体コンデンサＣｓ’の残留分極状態ｓ’が更新される。つまり、データ書き込み動作（ＷＯ）によって、次式の演算が行われるとともに、演算結果が記憶される。
【０２２６】
ｓ  ＝  ／ｓｂ  ＡＮＤ  ／ｙ１  ＡＮＤ  ｙ２  ＯＲ  ｓｂ  ＡＮＤ  （／ｙ１  ＯＲ  ｙ２）
【０２２７】
この例では、リセット動作（Ｒｅｓｅｔ）によってｓｂ＝１とされているから、上式は、次のようになる。
【０２２８】
ｓ  ＝  ／ｙ１  ＯＲ  ｙ２  ＝  ／（ｙ１  ＡＮＤ  ／ｙ２）
【０２２９】
なお、強誘電体コンデンサＣｓ’の新たな残留分極状態ｓ’は、次式で表される。
【０２３０】
ｓ’  ＝ｙ１  ＡＮＤ  ／ｙ２
【０２３１】
図２９に示すように、続いて行われるデータ読み出し動作（ＲＯ）においては、初期化動作（Ｉｎｉｔ．）、演算動作（Ｏｐ．）が、この順に実行される。初期化動作（Ｉｎｉｔ．）においては、クロックラインＣＬＫ１，／ＣＬＫ１，ＣＬＫ２，／ＣＬＫ２には、それぞれ、“０”、“１”、“０”、“１”が与えられる。またｙ１＝０、ｙ２＝０となっている。
【０２３２】
図３１Ａに示すように、この動作によって、強誘電体コンデンサＣｓおよび強誘電体コンデンサＣｓ’の残留分極状態ｓおよびｓ’を変えることなく、結合ノード１１を所定の論理演算子に対応する基準電位ｃにプリチャージすることができる。この例では、基準電位ｃ＝０となっている。
【０２３３】
初期化動作（Ｉｎｉｔ．）に続いて行われる演算動作（Ｏｐ．）において、図２９に示すように、クロックラインＣＬＫ１，／ＣＬＫ１，ＣＬＫ２，／ＣＬＫ２には、それぞれ、“１”、“０”、“１”、“０”が与えられる。
【０２３４】
図３１Ｂに示すように、強誘電体コンデンサＣｓの第２の端子５および強誘電体コンデンサＣｓの第４の端子９には、それぞれ、“１”、“０”が付与されている。すなわち、第２の被演算データｘ、所定の論理演算子に対応する基準電位ｃは、それぞれ、ｘ＝１、ｃ＝０となっている。この動作において結合ノード１１に生ずる電位にしたがってトランジスタＭＰがＯＮまたはＯＦＦとなる。
【０２３５】
トランジスタＭＰのＯＮ，ＯＦＦを、ｚ＝１，ｚ＝０に対応させれば、トランジスタＭＰのＯＮ，ＯＦＦは、次式で表現することができる。
【０２３６】
ｚ  ＝  ／ｃ  ＡＮＤ  ｘ  ＡＮＤ  ／ｓ  ＯＲ  ｃ  ＡＮＤ  （ｘ  ＯＲ  ／ｓ）
【０２３７】
この例では、上述のように、ｘ＝１、ｃ＝０であるから、上式は、次のようになる。
【０２３８】
ｚ  ＝／ｓ
【０２３９】
前述のデータ書き込み動作（ＷＯ）の演算内容を上式に代入すれば、結局、図２８に示す論理演算回路８１では、次式の演算が行われることになる。
【０２４０】
ｚ  ＝／／（ｙ１  ＡＮＤ  ／ｙ２）＝  ｙ１  ＡＮＤ  ／ｙ２
【０２４１】
なお、上述のリセット処理（Ｒｅｓｅｔ）においてｓ＝０とすれば、次式の演算を行うことができる。
【０２４２】
ｚ  ＝  ｙ１  ＯＲ  ／ｙ２
【０２４３】
図３２は、論理演算回路を複数用いたパイプライン論理演算装置の一例を示すブロック図である。図３２に示すパイプライン論理演算装置９１は、一連の論理演算を複数のステージに分割して、順次連続的に実行するパイプライン処理を行う装置である。
【０２４４】
この例では、論理演算を３つのステージに分割して行うよう構成している。第１ステージ（Ｓｔａｇｅ１）、第２ステージ（Ｓｔａｇｅ２）、第３ステージ（Ｓｔａｇｅ３）の演算を、それぞれ実行するための第１ステージ演算部９３，第２ステージ演算部９５、第３ステージ演算部９７が、直列に接続されている。
【０２４５】
各ステージ演算部９３，９５，９７は、この例では、それぞれ、上述の論理演算回路８１を多数用いた機能パスゲートネットワーク（ＦＰＧＮ：Ｆｕｎｃｔｉｏｎａｌ  ｐａｓｓ−ｇａｔｅ  ｎｅｔｗｏｒｋ）として実現されている。
【０２４６】
第１ステージ演算部９３および第３ステージ演算部９７は、ともに、クロックラインＣＬＫ１およびＣＬＫ２の信号に基づいて動作し、第２ステージ演算部９５は、クロックラインＣＬＫ１およびＣＬＫ３の信号に基づいて動作するよう構成されている。
【０２４７】
図３３は、パイプライン論理演算装置９１の動作を示すタイミングチャートの一例である。図３３に示すように、クロックラインＣＬＫ３の信号は、クロックラインＣＬＫ２の信号を１／２サイクル遅らせた信号である。したがって、第１ステージ（Ｓｔａｇｅ１）、第２ステージ（Ｓｔａｇｅ２）、第３ステージ（Ｓｔａｇｅ３）の順に、１／２サイクルずつ遅れて次々と演算動作が進行してゆく。
【０２４８】
このように、たとえば論理演算回路８１を複数用いてパイプライン処理を実行すれば、パイプライン処理に必須の記憶と演算とを別々の回路で行う必要がなくなるため、配線に要するスペースを大幅に削減することができる。
【０２４９】
図３４は、図３２に示すパイプライン論理演算装置を全加算器として具体化した場合の構成を示すブロック図である。図３４に示す全加算器１０１は、パイプライン処理により符号付き２進数の加算を行う全加算器（Ｐｉｐｅｌｉｎｅｄ  Ｓｉｇｎｅｄ−ｄｉｇｉｔ  ｆｕｌｌ  ａｄｄｅｒ）である。
【０２５０】
全加算器１０１は、符号付き２進数の加算を４つのステージに分割して、順次連続的に実行する。第１ステージ、第２ステージ、第３ステージ、第４ステージの演算を、それぞれ実行するための第１ステージ演算部１０１ａ，第２ステージ演算部１０１ｂ、第３ステージ演算部１０１ｃ、第４ステージ演算部１０１ｄが、直列に接続されている。
【０２５１】
第１〜第４ステージ演算部１０１ａ〜１０１ｄは，この例では、それぞれ、前述の論理演算回路８１を機能パスゲート（ＦＰ：Ｆｕｎｃｔｉｏｎａｌ  ｐａｓｓ−ｇａｔｅ）として用いた機能パスゲートネットワーク（ＦＰＧＮ：Ｆｕｎｃｔｉｏｎａｌ  ｐａｓｓ−ｇａｔｅ  ｎｅｔｗｏｒｋ）として実現されている。
【０２５２】
第１ステージ演算部１０１ａおよび第３ステージ演算部１０１ｃは、ともに、クロックラインＣＬＫ１およびＣＬＫ２の信号に基づいて動作し、第２ステージ演算部１０１ｂおよび第４ステージ演算部１０１ｄは、ともに、クロックラインＣＬＫ１およびＣＬＫ３の信号に基づいて動作するよう構成されている。
【０２５３】
したがって、図３４の全加算器１０１においては、第１ステージ、第２ステージ、第３ステージ、第４ステージの順に、１／２サイクルずつ遅れて次々と加算動作が進行してゆく。図３５は、全加算器１０１を論理回路で表現した等価回路図である。
【０２５４】
図３４および図３５から分かるように、全加算器１０１の第１ステージ演算部１０１ａは、２つの論理演算回路８１を用いて、符号付き２進数である被加算数（ａｉ＋，ａｉ−）および加算数（ｂｉ＋，ｂｉ−）に対応する２個の２進数（ａｉ＋  ＯＲ  ａｉ−）および（ｂｉ＋  ＯＲ  ｂｉ−）を算出して記憶する。
【０２５５】
第１ステージ演算部１０１ａは、また、別の２つの論理演算回路８１を用いて、被加算数（ａｉ＋，ａｉ−）および加算数（ｂｉ＋，ｂｉ−）に基づいて、  ｋｉ  ＝ａｉ＋    ＯＲ  ｂｉ＋、および当該ビットにおける第１の桁上げ情報ｈｉ  ＝ａｉ−    ＯＲ  ｂｉ−  を算出して記憶する。
【０２５６】
第２ステージ演算部１０１ｂは、前ステージで記憶されていた２個の２進数（ａｉ＋  ＯＲ  ａｉ−）および（ｂｉ＋  ＯＲ  ｂｉ−）の排他的論理和に対応する１個の２進数ｌｉ＝（ａｉ＋  ＯＲ  ａｉ−）ＥＸＯＲ（ｂｉ＋  ＯＲ  ｂｉ−）を、並列に接続された一対の論理演算回路８１を用いて、第１の加算結果として算出して記憶する。
【０２５７】
第２ステージ演算部１０１ｂは、また、前ステージで記憶されていたｋｉおよび第１の桁上げ情報ｈｉを取り込んで、２つの論理演算回路８１を用いて記憶する。
【０２５８】
第３ステージ演算部１０１ｃは、並列に接続された他の一対の論理演算回路８１を用いて、前ステージで記憶されていた第１の加算結果ｌｉと前ビットからの第１の桁上げ情報ｈｉ−１  ＝ａｉ−１−    ＯＲ  ｂｉ−１−との排他的論理和に対応する１個の２進数αｉ＝ｌｉ  ＥＸＯＲ  ｈｉ−１を第２の加算結果として算出して記憶する。
【０２５９】
第３ステージ演算部１０１ｃは、また、前ステージで記憶されていたｋｉ、第１の加算結果ｌｉおよび前ビットからの第１の桁上げ情報ｈｉ−１に基づいて、２つの論理演算回路８１を用いて、当該ビットにおける第２の桁上げ情報βｉ＝／ｌｉ  ＡＮＤ  ｋｉ  ＯＲ  ｌｉ  ＡＮＤ  ／ｈｉ−１を算出して記憶する。
【０２６０】
第４ステージ演算部１０１ｄは、前ステージで記憶されていた第２の加算結果αｉおよび前ビットからの第２の桁上げ情報βｉ−１＝／ｌｉ−１  ＡＮＤ  ｋｉ−１  ＯＲ  ｌｉ−１  ＡＮＤ  ／ｈｉ−２に基づいて、２つの論理演算回路８１を用いて、当該論理演算装置１０１の加算結果としての符号付き２進数（ｓｉ＋，ｓｉ−）を、次式に基づいて算出する。
【０２６１】
ｓｉ＋＝／αｉ  ＡＮＤ  βｉ−１，  ｓｉ−＝αｉ  ＡＮＤ  ／βｉ−１
【０２６２】
なお、符号付き２進数（ａｉ＋，ａｉ−）は（１，０）、（０，０）、（０，１）のいずれかの値をとるものと仮定し、それぞれ、１，０，−１に対応する。すなわち、符号付き２進数（ａｉ＋，ａｉ−）＝ａｉ＋−ａｉ−と定義することもできる。他の符号付き２進数も同様である。
【０２６３】
図３５に示す論理演算装置１０１の略右半分が加算結果算出部に対応し、略左半分が桁上げ情報算出部に該当する。
【０２６４】
図３６は、図３４に示す全加算器１０１を要素演算装置として複数用いたパイプライン乗算器（Ｐｉｐｅｌｉｎｅｄ  ｍｕｌｔｉｐｌｉｅｒ）の一例を示すブロック図である。図３６に示す乗算器１１１は、乗算を複数のレベルに分割して順次連続的に実行するパイプライン乗算処理を行う装置である。この例では、乗算器１１１は、５４×５４ビットの２進数の乗算を行うよう構成されているものとする。
【０２６５】
乗算器１１１は、部分積生成部１１２および加算部１１７を備えている。部分積生成部１１２は、ブースエンコーダ（Ｂｏｏｔｈ  ｅｎｃｏｄｅｒ）１１３および部分積生成器１１５を備え、被乗数と乗数との部分積に対応する符号付き部分積を生成する。
【０２６６】
すなわち、部分積生成部１１２は、まず、ともに５４ビットの被乗数ｘおよび乗数ｙから、２次のＢｏｏｔｈ  のアルゴリズム（ｓｅｃｏｎｄ−ｏｒｄｅｒ  Ｂｏｏｔｈ’ｓ  ａｌｇｏｒｉｔｈｍ）を用いて、乗数ｙのビット数の略１／２の個数に相当する２７個の部分積を生成する。これらの部分積のうち略１／２の個数、すなわち偶数番目にあたる１３個の部分積は、反転された（すなわち、全構成ビットが反転された）部分積である。反転された部分積を、／ＰＰ２，／ＰＰ４、…／ＰＰ２６で表し、非反転の部分積を、ＰＰ１、ＰＰ３、…ＰＰ２７で表す。
【０２６７】
つぎに、部分積生成部１１２は、隣接する一対の部分積について１つの符号付き部分積を生成する。つまり、部分積ＰＰ１および／ＰＰ２、ＰＰ３および／ＰＰ４、…、ＰＰ２５および／ＰＰ２６から、それぞれ、符号付き部分積ＳＤＰＰ１、ＳＤＰＰ２、…、ＳＤＰＰ１３を生成する。
【０２６８】
たとえば、部分積ＰＰ３、／ＰＰ４の第ｉビットを、それぞれｐｐｉ３，／ｐｐｉ４とすれば、第ｉビットが符号付き２進数（ｐｐｉ３，／ｐｐｉ４）であるような符号付き部分積ＳＤＰＰ２が生成されるよう構成されている。上述の符号付き２進数の定義（ａｉ＋，ａｉ−）＝ａｉ＋−ａｉ−によれば、（ｐｐｉ３，／ｐｐｉ４）＝ｐｐｉ３−／ｐｐｉ４となる。このような関係の部分積ＰＰ３、／ＰＰ４、符号付き部分積ＳＤＰＰ２の関係を、ＳＤＰＰ２＝（ＰＰ３，／ＰＰ４）＝ＰＰ３−／ＰＰ４と表現するものとする。
【０２６９】
２の補数表現を用いれば、ＰＰ３＋ＰＰ４＝ＰＰ３−／ＰＰ４−１であるから、ＰＰ３＋ＰＰ４＝ＳＤＰＰ２−１＝ＳＤＰＰ２＋（０，１）となる。すなわち、一対の部分積ＰＰ３およびＰＰ４の和は、１個の符号付きＳＤＰＰ２の最下位ビットに、追加の符号付き２進数（０，１）を加えて得られる符号付き２進数として表すことができる。
【０２７０】
同様に、他の一対の部分積ＰＰ５およびＰＰ６の和は、１個の符号付きＳＤＰＰ３の最下位ビットに、追加の符号付き２進数（０，１）を加えて得られる符号付き２進数として表すことができる。すなわち、ＰＰ５＋ＰＰ６＝ＳＤＰＰ３＋（０，１）となる。これ以外の一対の部分積についても同様である。
【０２７１】
なお、最後の部分積ＰＰ２７については、それのみを用いて符号付き部分積ＳＤＰＰ１４が生成される。さらに、各符号付き部分積ＳＤＰＰ１〜ＳＤＰＰ１４の最下位ビットに加えるべき符号付き２進数（０，１）を構成要素とする符号付き部分積ＳＤＰＰ１５が生成される。このようにして、乗数ｙのビット数の略１／４に相当する１５個の符号付き部分積ＳＤＰＰ１〜ＳＤＰＰ１５が生成される。
【０２７２】
加算部１７は、第１レベル、第２レベル、第３レベル、第４レベルの加算を、それぞれ実行するための第１レベル演算部１１７ａ，第２レベル演算部１１７ｂ、第３レベル演算部１１７ｃ、第４レベル演算部１１７ｄを備えている。加算部１７では、部分積生成部１１２において生成された符号付き部分積ＳＤＰＰ１〜ＳＤＰＰ１５に基づいて、Ｗａｌｌａｃｅ−ｔｒｅｅ法を用いて各レベルの加算を順次実行することにより、乗算結果を得る。
【０２７３】
各レベル演算部１１７ａ〜１１７ｄは、それぞれ、１個以上の加算ユニット１１９（ＳＤＡ：Ｓｉｇｎｄ−ｄｉｇｉｔ  ａｄｄｅｒ）を備えている。図３７は、加算ユニット１１９の構成を示すブロック図である。各加算ユニット１１９は、部分積生成部１１２において生成された符号付き部分積のビット数に対応する数の全加算器１０１を並列に接続したものであり、当該ビット数の符号付き２進数を加算結果として出力する。この実施形態においては、加算ユニット１１９のビット数は被乗数ｘと乗数ｙとの積のビット数と略同一のビット数となっている。
【０２７４】
第１レベル演算部１１７ａは、並列に配置された７個の加算ユニット１１９を用いて、符号付き部分積ＳＤＰＰ１５およびＳＤＰＰ１〜ＳＤＰＰ１３を入力とする加算を並列的に実行することで、部分積生成部１１２において生成された符号付き部分積の個数の実質的に１／２の個数に相当する７個の第１レベルの加算結果を算出して記憶する。
【０２７５】
図３６の例では、第１レベル演算部１１７ａの最も左に配置された加算ユニット１１９において、符号付き部分積ＳＤＰＰ１５とＳＤＰＰ１とが加算され、左から２番目の加算ユニット１１９において符号付き部分積ＳＤＰＰ２とＳＤＰＰ３とが加算され、最も右に配置された加算ユニット１１９（図示せず）において、符号付き部分積ＳＤＰＰ１２とＳＤＰＰ１３とが加算される。
【０２７６】
たとえば、第１レベル演算部１１７ａの左から２番目の加算ユニット１１９においては、符号付き部分積ＳＤＰＰ２およびＳＤＰＰ３の加算がおこなわれるから、図３７に示す被加算数ａの各ビット値ａｉ＝（ａｉ＋、ａｉ−）として、符号付き部分積ＳＤＰＰ２の各ビット値である上述の（ｐｐｉ３，／ｐｐｉ４）が入力され、加算数ｂの各ビット値ｂｉ＝（ｂｉ＋、ｂｉ−）として、符号付き部分積ＳＤＰＰ３の各ビット値である（ｐｐｉ５，／ｐｐｉ６）が入力される。
【０２７７】
第２レベル演算部１１７ｂは、並列に配置された４個の加算ユニット１１９を用いて、前レベルの加算結果を入力とする加算を行うことで、前レベルの実質的に１／２の個数の第２レベルの加算結果を算出して記憶する。
【０２７８】
図３６の例では、第２レベル演算部１１７ｂの最も左に配置された加算ユニット１１９は、第１レベル演算部１１７ａの最も左に配置された加算ユニット１１９および左から２番目の加算ユニット１１９において算出された２個の第１レベルの加算結果を加算して、１個の第２レベルの加算結果を得る。第２レベル演算部１１７ｂの左から２番目、３番目（図示せず）の加算ユニット１１９も、同様の加算を行う。
【０２７９】
なお、第２レベル演算部１１７ｂの最も右に配置された加算ユニット１１９（図示せず）は、第１レベル演算部１１７ａの最も右に配置された加算ユニット１１９（図示せず）において算出された１個の第１レベルの加算結果および符号付き部分積ＳＤＰＰ１４の加算を行う。このようにして４個の第２レベルの加算結果を得る。
【０２８０】
第３レベル演算部１１７ｃは、並列に配置された２個の加算ユニット１１９を用いて、前レベルで算出された４個の加算結果を入力とする加算を行うことで、前レベルの実質的に１／２の個数に相当する２個の第３レベルの加算結果を算出して記憶する。
【０２８１】
最終レベル演算部である第４レベル演算部１１７ｄは、１個の加算ユニット１１９を用いて、前レベルで算出された２個の加算結果を入力とする加算を行うことで、１個の最終レベルの加算結果を算出するとともに、算出された最終レベルの加算結果を前記被乗数と乗数との積に対応する符号付き２進数として記憶する動作を実行する。
【０２８２】
このように、このパイプライン乗算器１１１においては、部分積生成部１１２において、２次のＢｏｏｔｈ  のアルゴリズム（ｓｅｃｏｎｄ−ｏｒｄｅｒ  Ｂｏｏｔｈ’ｓ  ａｌｇｏｒｉｔｈｍ）を用いて、被乗数ｘおよび乗数ｙに関する２７個の部分積ＰＰ１〜ＰＰ２７を生成するとともに、生成された２７個の部分積に基づいて１５個の符号付き部分積ＳＤＰＰ１〜ＳＤＰＰ１５を生成し、加算部１１７において、Ｗａｌｌａｃｅ−ｔｒｅｅ法を用いて、当該１５個の符号付き部分積ＳＤＰＰ１〜ＳＤＰＰ１５を加算してゆくことにより、被乗数ｘと乗数ｙとの積に対応する符号付き２進数を得る。この後、所定の変換を行えば、被乗数ｘと乗数ｙとの積を得ることができる。
【０２８３】
図３８は、図２８Ａに示す論理演算回路８１を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。このパイプライン乗算器１４１は、４ビットの被乗数ｓと４ビットの乗数ｂとの乗算を、乗数ｂのビット数すなわち４つのレベルに分割して順次連続的に実行するよう構成されている。図３８に示すように、第１〜第４レベル演算部１４１ａ〜１４１ｄが、第１〜第４レベルの演算を行う。
【０２８４】
たとえば、第２レベル演算部１４１ｂは、要素部分積生成部である論理積回路１４２と、要素演算装置である直列型のパイプライン全加算器１４３とを備えている。なお、図中、四角で囲んだｓｔは記憶部を示すシンボルであり、円で囲んだ＋は全加算器を示すシンボルである。第２および第３レベル演算部１４１ｃおよび１４１ｄも同様の構成である。ただし、第１レベル演算部１４１ａは、全加算器を備えていない。
【０２８５】
図３９は、パイプライン乗算器１４１の動作を説明するための図面である。図中左から右へと順に第１〜第４レベルの動作を表す。また、各レベルの動作について、図中、上から下へとステップの進行（時間の経過）を示す。図中、円で囲まれたＶは論理積回路１４２を示すシンボルである。また、図中、第２〜第４レベルにおいて、同一レベル内で隣接する全加算器を示すシンボルを上から下へと結ぶ矢印付きの破線は、桁上げの流れを示す。
【０２８６】
たとえば、パイプライン乗算器１４１の第２レベル演算部１４１ｂにおける動作すなわち第２レベルの動作は、図３９の左から２列目で表される。したがって、第２レベル演算部１４１ｂのたとえば第３ステップ（第３サイクル）の動作は、図３９の左から２列目の上から３つ目の動作、すなわち図中Ｑで表される。パイプライン乗算器１４１の第２レベル演算部１４１ｂの第３ステップにおける動作を説明する。
【０２８７】
まず、論理積回路１４２において、被乗数ｓを構成する４つのビットのうち第２レベルにおいて現在の演算対象となっている演算対象被乗数ビットｓ１と、乗数ｂを構成する４つのビットのうち第２レベルに対応するビットｂ１との論理積が算出され、つぎに、算出された上記論理積、前のレベルである第１レベルにおける部分積、および演算対象被乗数ビットｓ１の前のビットｓ０についての第２レベルにおける桁上げ、の３つの２進数の和が、パイプライン全加算器１４３を用いて算出される。
【０２８８】
パイプライン全加算器１４３において算出された結果が、演算対象被乗数ビットｓ１の第２レベルにおける部分積として、次レベルである第３レベルに送られる。また、この加算の際に生じた桁上げが演算対象被乗数ビットｓ１の第２レベルにおける桁上げとして記憶される。
【０２８９】
第３および第４レベル演算部１４１ｃおよび１４１ｄの動作も同様である。ただし、第１レベル演算部１４１ａは、要素部分積である論理積を算出するが、加算は行わない。
【０２９０】
図４０は、パイプライン乗算器１４１の第２レベル演算部１４１ｂの構成を示すブロック図である。図４１は、第２レベル演算部１４１ｂの構成を示す論理回路図である。図４１において、多数の小さい横長の長方形は、それぞれ、記憶部を表す。第２レベル演算部１４１ｂは、第２レベルの論理演算を４つのステージに分割して順次連続的に実行するよう構成されている。
【０２９１】
図４０に示すように、第２レベル演算部１４１ｂの第１〜第４ステージ演算部１４５ａ〜１４５ｄが、第１〜第４ステージの演算を行う。図中、四角で囲まれたＦＰは、それぞれ、図２８Ａに示す論理演算回路８１（Ｆｕｎｃｔｉｏｎａｌ  Ｐａｓｓ  Ｇａｔｅ）を表す。
【０２９２】
第１ステージ演算部１４５ａは、被乗数ｓを構成する各ビットのうち現在の演算対象となっている１つのビットを取り込んで、演算対象被乗数ビットｓｊとして記憶する動作を行う。
【０２９３】
第２ステージ演算部１４５ｂは、前ステージにおいて記憶されていた演算対象被乗数ビットｓｊと、乗数ｂを構成する各ビットのうち第２レベルに対応するビットｂ１との論理積を、論理積回路１４２を用いて、演算対象被乗数ビットｓｊの第２レベルにおける要素部分積として算出して記憶するとともに、第１ステージにおいて記憶されていた演算対象被乗数ビットｓｊを取り込んで記憶する動作を行う。
【０２９４】
第３および第４ステージ演算部１４５ｃおよび１４５ｄは、前ステージにおいて算出された第２レベルにおける要素部分積、第１レベルにおける部分積Ｐｊ、および演算対象被乗数ビットｓｊの前のビットについての第２レベルにおける桁上げＣ１、の３つの２進数の和を算出して演算対象被乗数ビットｓｊの第２レベルにおける部分積Ｐｊ＋１として記憶するとともに、この加算の際に生じた新たな桁上げを演算対象被乗数ビットｓｊについての第２レベルにおける桁上げとして記憶する動作を、パイプライン全加算器１４３を用いて行う。
【０２９５】
第３および第４ステージ演算部１４５ｃおよび１４５ｄは、さらに、第２ステージにおいて記憶されていた演算対象被乗数ビットｓｊを取り込んで、次レベルである第３レベルのための演算対象被乗数ビットｓｊ＋１として記憶する動作を行う。
【０２９６】
第３および第４レベル演算部１４１ｃおよび１４１ｄの構成も、上述の第２レベル演算部ｂの構成と同様である。ただし、上述のように、第１レベル演算部１４１ａは、全加算のための論理演算回路を備えていない。
【０２９７】
なお、図４０に示すパイプライン全加算器１４３は、上述の第３および第４ステージに対応する第１および第２加算ステージの演算を行う論理演算装置と考えることもできる。この場合、パイプライン全加算器１４３は、第１および第２加算ステージの演算を行うための、第１および第２加算ステージ演算部を備えていることになる。
【０２９８】
パイプライン全加算器１４３を構成する第１および第２加算ステージ演算部は、図４０に示す第３および第４レベル演算部１４５ｃおよび１４５ｄから、図の右端にある論理演算回路８１（Ｆｕｎｃｔｉｏｎａｌ  Ｐａｓｓ  Ｇａｔｅ）をそれぞれ除いた回路である。
【０２９９】
すなわち、第１加算ステージ演算部は、被加算数および加算数に対応する２進数の排他的論理和に対応する２進数を、並列に接続された一対の論理演算回路８１を用いて、第１の加算結果として算出して記憶する動作を行うとともに、直前に実行された第２加算ステージにおいて出力された桁上げを記憶する動作を行う。
【０３００】
第２加算ステージ演算部は、第１加算ステージにおいて算出された第１の加算結果と第１加算ステージにおいて記憶されていた桁上げに対応する２進数との排他的論理和に対応する２進数に対応する２進数を、並列に接続された他の一対の前記論理演算回路８１を用いて、第２の加算結果として算出して記憶するとともに当該第２の加算結果を当該パイプライン全加算器１４３の加算結果として出力する動作を行うとともに、複数の論理演算回路８１を用いてこの加算における桁上げを算出して記憶する動作を行う。
【０３０１】
なお、上述の各実施形態においては、トランジスタＭＰがＮチャネルＭＯＳＦＥＴである場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、トランジスタＭＰがＰチャネルＭＯＳＦＥＴである場合にも、この発明を適用することができる。
【０３０２】
また、上述の各実施形態においては、演算結果出力部の例として、電界効果型のトランジスタを例に説明したが、演算結果出力部は、これに限定されるものではない。演算結果出力部としては、要は、第２の被演算データの付与により得られる不揮発性記憶素子および不揮発性負荷素子双方の状態変化量に基づいて第１および第２の被演算データの論理演算結果を出力するものであればよい。
【０３０３】
また、上述の各実施形態においては、不揮発性記憶素子および不揮発性負荷素子として強誘電体コンデンサを用いた場合を例に説明したが、この発明における不揮発性記憶素子および／または不揮発性負荷素子は強誘電体コンデンサに限定されるものではない。一般的には、不揮発性素子としてヒステリシス特性を有する素子が考えられる。
【０３０４】
たとえば、不揮発性記憶素子および／または不揮発性負荷素子として、常誘電体コンデンサを利用した素子を用いることもできる。これについては後述する。
【０３０５】
また、不揮発性記憶素子および／または不揮発性負荷素子はコンデンサを利用した素子に限定されるものではない。不揮発性記憶素子および／または不揮発性負荷素子として、たとえば、抵抗を利用した素子を用いることもできる。
【０３０６】
不揮発性記憶素子として抵抗を利用した素子を用いる場合、当該抵抗の両端が前記第１および第２の端子となる。不揮発性負荷素子として抵抗を利用した素子を用いる場合、当該抵抗の両端が前記第３および第４の端子となる。これらの場合、第１の被演算データに応じて、たとえば、抵抗値が異なるよう構成しておけばよい。
【０３０７】
また、不揮発性記憶素子および／または不揮発性負荷素子としてトランジスタを利用した素子を用いることもできる。不揮発性記憶素子として、たとえば、ＦＥＴ（電界効果トランジスタ）を利用した素子用いる場合、当該ＦＥＴの一対の入出力端子（ドレイン端子およびソース端子）が前記第１および第２の端子となる。
【０３０８】
不揮発性負荷素子として、ＦＥＴを利用した素子用いる場合、当該ＦＥＴの一対の入出力端子（ドレイン端子およびソース端子）が前記第３および第４の端子となる。これらの場合、たとえば、当該ＦＥＴのゲート端子に、第１の被演算データに応じた適当なバイアス電圧を与えるよう構成しておけばよい。
【０３０９】
さらに、不揮発性記憶素子および／または不揮発性負荷素子として、上記コンデンサ、抵抗およびトランジスタを適当に組み合わせた素子を用いることもできる。
【０３１０】
図４２Ａは、常誘電体コンデンサを利用した不揮発性負荷素子の一例を示す回路図である。図４２Ａに示す負荷素子１２１は、たとえば、図１６に示す論理演算回路３１において、負荷用の強誘電体コンデンサＣｓ’に替えて用いられ、２つの常誘電体コンデンサＣ１，Ｃ２、スイッチ（トランスファゲート）１２５，記憶装置１２３を備えている。
【０３１１】
２つの常誘電体コンデンサＣ１，Ｃ２は、スイッチ１２５を介して並列に接続され、合成コンデンサを構成する。合成コンデンサの一端は、結合ノード１１を介して、トランジスタＭＰのゲート端子に接続され、他端はビットラインＢＬ２に接続される。記憶装置１２３は、第１の被演算データｓに対応したデータを不揮発的に記憶する。スイッチ１２５は、記憶装置１２３に記憶されているデータにしたがってＯＮ，ＯＦＦされる。
【０３１２】
図４３Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝０が付与されていた場合（すなわち、第１の被演算データｓ＝０である場合）の、データ読み出し動作（ＲＯ）時における負荷素子１２１の等価回路を示す図面である。
【０３１３】
一方、図４３Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝１が付与されていた場合（すなわち、第１の被演算データｓ＝１である場合）の、データ読み出し動作（ＲＯ）時における負荷素子１２１の等価回路を示す図面である。
【０３１４】
図４３Ａ、図４３Ｂから、第１の被演算データｓ＝０、ｓ＝１に対応して、データ読み出し動作（ＲＯ）時の負荷素子１２１の合成容量が、それぞれ、Ｃ１、Ｃ１＋Ｃ２になっていることが分かる。
【０３１５】
図４２Ｂは、不揮発性負荷素子として負荷素子１２１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するためのヒステリシス図である。この例では、基準電位ｃ＝０としている。この図から、第１の被演算データｓに対応させて負荷素子１２１の容量を変化させることで、不揮発性負荷素子として強誘電体コンデンサＣｓ’を用いた場合と同様の効果があることが分かる。
【０３１６】
図４４Ａは、常誘電体コンデンサを利用した不揮発性負荷素子の他の例を示す回路図である。図４４Ａに示す負荷素子１３１は、たとえば、図１６に示す論理演算回路３１において、負荷用の強誘電体コンデンサＣｓ’に替えて用いられ、１つの常誘電体コンデンサＣ３、記憶装置１３３および負荷用電源１３５を備えている。
【０３１７】
常誘電体コンデンサＣ３の一端は、結合ノード１１を介して、トランジスタＭＰのゲート端子に接続され、他端は負荷用電源１３５を介してビットラインＢＬ２に接続されている。記憶装置１３３は、第１の被演算データｓに対応したデータを不揮発的に記憶する。負荷用電源１３５は、直流電源であり、記憶装置１３３に記憶されているデータにしたがってその極性が反転するよう構成されている。
【０３１８】
図４５Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝０が付与されていた場合（すなわち、第１の被演算データｓ＝０である場合）の、データ読み出し動作（ＲＯ）時における負荷素子１３１の等価回路を示す図面である。この場合、負荷用電源１３５の極性は、ビットラインＢＬ２を基準として常誘電体コンデンサＣ３の他端が正電位となる方向である。
【０３１９】
一方、図４５Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝１が付与されていた場合（すなわち、第１の被演算データｓ＝１である場合）の、データ読み出し動作（ＲＯ）時における負荷素子１３１の等価回路を示す図面である。この場合、負荷用電源１３５の極性は、ビットラインＢＬ２を基準として常誘電体コンデンサＣ３の他端が負電位となる方向である。
【０３２０】
図４５Ａ、図４５Ｂから、第１の被演算データｓ＝０、ｓ＝１に対応して、データ読み出し動作（ＲＯ）時の負荷素子１３１の常誘電体コンデンサＣ３の他端の電位が、それぞれ、＋Ｖｃ、−Ｖｃになっていることが分かる。
【０３２１】
図４４Ｂは、不揮発性負荷素子として負荷素子１３１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するためのヒステリシス図である。この例では、基準電位ｃ＝０としている。この図から、第１の被演算データｓに対応させて負荷素子１３１の他端（ビットラインＢＬ２側端）の電位を変化させることで、不揮発性負荷素子として強誘電体コンデンサＣｓ’を用いた場合と同様の効果があることが分かる。
【０３２２】
図４６Ａは、常誘電体コンデンサを利用した不揮発性記憶素子の一例を示す回路図である。図４６Ａに示す記憶素子１５１は、たとえば、図１６に示す論理演算回路３１において、記憶用の強誘電体コンデンサＣｓに替えて用いられ、２つの常誘電体コンデンサＣ１，Ｃ２、スイッチ（トランスファゲート）１５５，記憶装置１５３を備えている。
【０３２３】
２つの常誘電体コンデンサＣ１，Ｃ２は、スイッチ１５５を介して並列に接続され、合成コンデンサを構成する。合成コンデンサの一端はビットラインＢＬ１に接続され、他端は、結合ノード１１を介して、トランジスタＭＰのゲート端子に接続される。記憶装置１５３は、第１の被演算データｓに対応したデータを不揮発的に記憶する。スイッチ１５５は、記憶装置１５３に記憶されているデータにしたがってＯＮ，ＯＦＦされる。
【０３２４】
図４７Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝０が付与されていた場合（すなわち、第１の被演算データｓ＝０である場合）の、データ読み出し動作（ＲＯ）時における記憶素子１５１の等価回路を示す図面である。
【０３２５】
一方、図４７Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝１が付与されていた場合（すなわち、第１の被演算データｓ＝１である場合）の、データ読み出し動作（ＲＯ）時における記憶素子１５１の等価回路を示す図面である。
【０３２６】
図４７Ａ、図４７Ｂから、第１の被演算データｓ＝０、ｓ＝１に対応して、データ読み出し動作（ＲＯ）時の記憶素子１５１の合成容量が、それぞれ、Ｃ１＋Ｃ２、Ｃ１になっていることが分かる。
【０３２７】
図４６Ｂは、不揮発性記憶素子として記憶素子１５１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するための図面である。この例では、基準電位ｃ＝０としている。この図から、第１の被演算データｓに対応させて記憶素子１５１の容量を変化させることで、不揮発性記憶素子として強誘電体コンデンサＣｓを用いた場合と同様の効果があることが分かる。
【０３２８】
図４８Ａは、常誘電体コンデンサを利用した不揮発性記憶素子の他の例を示す回路図である。図４８Ａに示す記憶素子１６１は、たとえば、図１６に示す論理演算回路３１において、記憶用の強誘電体コンデンサＣｓに替えて用いられ、１つの常誘電体コンデンサＣ３、記憶装置１６３および記憶用電源１６５を備えている。
【０３２９】
常誘電体コンデンサＣ３の一端は、ビットラインＢＬ１に接続され、他端は、記憶用電源１６５および結合ノード１１を介して、トランジスタＭＰのゲート端子に接続されている。記憶装置１６３は、第１の被演算データｓに対応したデータを不揮発的に記憶する。記憶用電源１６５は、直流電源であり、記憶装置１６３に記憶されているデータにしたがってその極性が反転するよう構成されている。
【０３３０】
図４９Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝０が付与されていた場合（すなわち、第１の被演算データｓ＝０である場合）の、データ読み出し動作（ＲＯ）時における記憶素子１６１の等価回路を示す図面である。この場合、記憶用電源１６５の極性は、ビットラインＢＬｗを基準として常誘電体コンデンサＣ３の他端が負電位となる方向である。
【０３３１】
一方、図４９Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝１が付与されていた場合（すなわち、第１の被演算データｓ＝１である場合）の、データ読み出し動作（ＲＯ）時における記憶素子１６１の等価回路を示す図面である。この場合、記憶用電源１６５の極性は、ビットラインＢＬｗを基準として常誘電体コンデンサＣ３の他端が正電位となる方向である。
【０３３２】
図４９Ａ、図４９Ｂから、第１の被演算データｓ＝０、ｓ＝１に対応して、データ読み出し動作（ＲＯ）時の記憶素子１６１の常誘電体コンデンサＣ３の他端の電位が、それぞれ、−Ｖｃ、＋Ｖｃになっていることが分かる。
【０３３３】
図４８Ｂは、不揮発性記憶素子として記憶素子１６１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するための図面である。この例では、基準電位ｃ＝０としている。この図から、第１の被演算データｓに対応させて記憶素子１６１の他端（ビットラインＢＬｗ側端）の電位を変化させることで、不揮発性記憶素子として強誘電体コンデンサＣｓを用いた場合と同様の効果があることが分かる。
【０３３４】
このように、不揮発性負荷素子および不揮発性記憶素子のいずれか一方に強誘電体コンデンサを用いるとともに、他方に常誘電体コンデンサを利用した素子を用いることができる。
【０３３５】
もちろん、不揮発性負荷素子および不揮発性記憶素子の双方に、常誘電体コンデンサを利用した素子を用いることもできる。たとえば、不揮発性負荷素子として上述の負荷素子１２１または負荷素子１３１のいずれか一方を用いるとともに、不揮発性記憶素子として記憶素子１５１または記憶素子１６１のいずれか一方を用いることが可能である。
【０３３６】
なお、本明細書において「Ａ＜＝Ｂ」は、ＡはＢよりも小さいか、または、ＡとＢとは等しいことを意味する。
【図面の簡単な説明】
【図１】この発明の一実施形態による論理演算回路１を示す回路図である。
【図２】論理演算回路１の動作を示すタイミングチャートの一例である。
【図３】図３Ａ、図３Ｂは、それぞれ、論理演算回路１のデータ書き込み動作（ＷＯ）、待機状態（Ｓｔａｎｄｂｙ）を説明するための回路図である。
【図４】図４Ａ、図４Ｂは、それぞれ、論理演算装置１のデータ書き込み動作を説明するためのヒステリシス図、状態遷移図である。
【図５】図５Ａ〜図５Ｃは、論理演算装置１のデータ読み出し動作（ＲＯ）説明するための回路図である。
【図６】図６Ａ、図６Ｂは、それぞれ、論理演算子に対応する基準電位ｃ＝０の場合における論理演算装置１のデータ読み出し動作を説明するためのヒステリシス図、真理値表である。
【図７】図７Ａ、図７Ｂは、それぞれ、論理演算子に対応する基準電位ｃ＝１の場合における論理演算装置１のデータ読み出し動作を説明するためのヒステリシス図、真理値表である。
【図８】図８Ａ、図８Ｂは、それぞれ、論理演算装置１の等価回路、シンボル図である。
【図９】この発明の他の実施形態による論理演算回路２１を表す回路図である。
【図１０】論理演算回路２１を、データ書き込み動作を利用して論理演算を行う回路として用いる場合のタイミングチャートである。
【図１１】図１１Ａ、図１１Ｃは、それぞれ、図１０の例で、ｓ初期化動作においてｓ＝１とした場合における論理演算回路２１の等価回路、シンボル図である。図１１Ｂ、図１１Ｄは、それぞれ、ｓ初期化動作においてｓ＝０とした場合における論理演算回路２１の等価回路、シンボル図である。
【図１２】論理演算回路２１を、データ読み出し動作を利用して論理演算を行う回路として用いる場合のタイミングチャートである。
【図１３】図１３Ａ、図１３Ｃは、それぞれ、図１２の例において、基準電位ｃ＝０とした場合における論理演算回路２１の等価回路、シンボル図である。図１３Ｂ、図１３Ｄは、それぞれ、図１２の例において、基準電位ｃ＝１とした場合における論理演算回路２１の等価回路、シンボル図である。
【図１４】論理演算回路２１を、データ読み出し動作を利用して論理演算を行う回路として用いる場合のタイミングチャートの、もう一つの例である。
【図１５】図１５Ａ、図１５Ｂ、図１５Ｃは、それぞれ、図１４の例における初期化動作（Ｉｎｉｔ．）、演算動作（Ｏｐ．）、復元動作（Ｒｅｓ．）の際の強誘電体コンデンサＣｓおよび強誘電体コンデンサＣｓ’の分極状態を示す図面である。
【図１６】図１６Ａは、この発明のさらに他の実施形態による論理演算回路３１を表す回路図である。図１６Ｂは、論理演算回路３１をシンボルで表した図面である。
【図１７】論理演算回路３１の動作を示すタイミングチャートの一例である。
【図１８】図１８Ａ、図１８Ｂ、図１８Ｃは、それぞれ、論理演算回路３１のデータ書き込み動作（ＷＯ）、データ読み出し動作における初期化動作（ＲＯ，Ｉｎｉｔ．）、データ読み出し動作における演算動作（ＲＯ，Ｏｐ．）を説明するための回路図である
【図１９】図１９Ａ、図１９Ｂは、それぞれ、論理演算回路３１のデータ読み出し動作における復元動作（ＲＯ，Ｒｅｓ．）、待機状態（Ｓｔａｎｄｂｙ）を説明するための回路図である。
【図２０】論理演算回路３１を利用した論理演算装置である連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）４１を示すブロック図である。
【図２１】ワード回路４６を、論理演算回路３１と同様の論理演算回路５３，５５，…を用いて実現した場合の回路図である。
【図２２】図２２Ａは一対の論理演算回路５３，５５を構成要素とするＣＡＭセル（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ）５１の回路図である。図２２Ｂは、ＣＡＭセル５１を論理回路として表現した図面である。
【図２３】ＣＡＭセル５１の動作を示すタイミングチャートである。
【図２４】上述の論理演算回路３１を利用した論理演算装置である連想メモリ６１を示すブロック図である。
【図２５】ワード回路６６を、論理演算回路３１と同様の論理演算回路７３，７５，…を用いて実現した場合の回路図である。
【図２６】図２６Ａは一対の論理演算回路７３，７５を構成要素とするＣＡＭセル７１の回路図である。図２６Ｂは、ＣＡＭセル７１を論理回路として表現した図面である。
【図２７】ＣＡＭセル７１の動作を示すタイミングチャートである。
【図２８】図２８Ａは、この発明のさらに他の実施形態による論理演算回路８１を表す回路図である。図２８Ｂは、論理演算回路８１のシンボル図である。
【図２９】論理演算回路８１の動作を示すタイミングチャートの一例である。
【図３０】図３０Ａ、図３０Ｂは、それぞれ、論理演算回路８１のリセット動作（Ｒｅｓｅｔ）、データ書き込み動作（ＷＯ）を説明するための回路図である。
【図３１】図３１Ａ、図３１Ｂは、論理演算回路８１のデータ読み出し動作（ＲＯ）説明するための回路図である。
【図３２】論理演算回路を複数用いたパイプライン論理演算装置の一例を示すブロック図である。
【図３３】パイプライン論理演算装置９１の動作を示すタイミングチャートの一例である。
【図３４】図３２に示すパイプライン論理演算装置を全加算器として具体化した場合の構成を示すブロック図である。
【図３５】全加算器１０１を論理回路で表現した等価回路図である。
【図３６】図３４に示す全加算器１０１を要素演算装置として複数用いたパイプライン乗算器（Ｐｉｐｅｌｉｎｅｄ  ｍｕｌｔｉｐｌｉｅｒ）の一例を示すブロック図である。
【図３７】加算ユニット１１９の構成を示すブロック図である。
【図３８】図２８Ａに示す論理演算回路８１を利用した直並列型のパイプライン乗算器の構成の一例を示すブロック図である。
【図３９】パイプライン乗算器１４１の動作を説明するための図面である。
【図４０】パイプライン乗算器１４１の第２レベル演算部１４１ｂの構成を示すブロック図である。
【図４１】第２レベル演算部１４１ｂの構成を示す論理回路図である。
【図４２】図４２Ａは、常誘電体コンデンサを利用した不揮発性負荷素子の一例を示す回路図である。図４２Ｂは、不揮発性負荷素子として負荷素子１２１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するためのヒステリシス図である。
【図４３】図４３Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝０が付与されていた場合の、データ読み出し動作（ＲＯ）時における負荷素子１２１の等価回路を示す図面である。図４３Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝１が付与されていた場合の、データ読み出し動作（ＲＯ）時における負荷素子１２１の等価回路を示す図面である。
【図４４】図４４Ａは、常誘電体コンデンサを利用した不揮発性負荷素子の他の例を示す回路図である。図４４Ｂは、不揮発性負荷素子として負荷素子１３１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するためのヒステリシス図である。
【図４５】図４５Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝０が付与されていた場合の、データ読み出し動作（ＲＯ）時における負荷素子１３１の等価回路を示す図面である。図４５Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ２にｙ＝１が付与されていた場合の、データ読み出し動作（ＲＯ）時における負荷素子１３１の等価回路を示す図面である。
【図４６】図４６Ａは、常誘電体コンデンサを利用した不揮発性記憶素子の一例を示す回路図である。図４６Ｂは、不揮発性記憶素子として記憶素子１５１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するための図面である。
【図４７】図４７Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝０が付与されていた場合の、データ読み出し動作（ＲＯ）時における記憶素子１５１の等価回路を示す図面である。図４７Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝１が付与されていた場合の、データ読み出し動作（ＲＯ）時における記憶素子１５１の等価回路を示す図面である。
【図４８】図４８Ａは、常誘電体コンデンサを利用した不揮発性記憶素子の他の例を示す回路図である。図４８Ｂは、不揮発性記憶素子として記憶素子１６１を用いた場合における論理演算回路３１のデータ読み出し動作を説明するための図面である。
【図４９】図４９Ａは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝０が付与されていた場合の、データ読み出し動作（ＲＯ）時における記憶素子１６１の等価回路を示す図面である。図４９Ｂは、図１７に示すデータ書き込み動作（ＷＯ）においてビットラインＢＬ１にｙ＝１が付与されていた場合の、データ読み出し動作（ＲＯ）時における記憶素子１６１の等価回路を示す図面である。
【符号の説明】
ｃ・・・・基準電位
Ｃｓ  ・・・記憶用の強誘電体コンデンサ
Ｃｓ’・・・負荷用の強誘電体コンデンサ
ｓ・・・・強誘電体コンデンサＣｓの残留分極状態（第１の被演算データ）
ｓ’  ・・・強誘電体コンデンサＣｓ’の残留分極状態
ＶＡ（０）・・ｓ＝０、ｘ＝１のとき結合ノード１１が示す電位ＶＡ
ＶＡ（１）・・ｓ＝１、ｘ＝１のとき結合ノード１１が示す電位ＶＡ
Ｖｔｈ  ・・・トランジスタＭＰのしきい値電圧
ｘ・・・・第２の被演算データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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