(57)【要約】【課題】ワード線及びビット線を階層化し、かつディスターブノイズの影響を低減した強誘電体記憶装置を提供すること。【解決手段】複数のメインワード線ＭＷＬの各々と、その各１本に従属する複数のサブワード線ＳＷＬの各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブワード線選択スイッチ６０，６１と、複数のメインビット線ＭＢＬの各々と、その各１本に従属する複数のサブビット線ＳＢＬの各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブビット線選択スイッチ８０，８１と、複数のセクタ領域１２の各々に設けられた複数のサブワード線ＳＷＬの各々の他端と、非選択ワード電位供給線７０，７２との間に設けられ、それぞれ独立して駆動される複数の第２のサブワード線選択スイッチ６２，６３と、複数のセクタ領域１２の各々に設けられた複数のサブビット線ＳＷＬの各々の他端と、非選択ビット電位供給線９０，９２との間に設けられ、それぞれ独立して駆動される複数の第２のサブビット線選択スイッチ８２，８３とを有する。【選択図】        図２
2004318978.tif 000002
【特許請求の範囲】
【請求項１】
行及び列方向で複数のセクタ領域に分割されたメモリセルアレイ領域と、
前記行方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインワード線と、
前記列方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、
前記複数のセクタ領域の各々にて、前記複数のメインワード線の各々について設けられた複数のサブワード線と、
前記複数のセクタ領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線と、
前記複数のメインワード線の各々に従属する前記複数のサブワード線と、前記メインビット線の各々に従属する前記複数のサブビット線との各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインワード線の各々と、その各１本に従属する前記複数のサブワード線の各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブワード線選択スイッチと、
前記複数のメインビット線の各々と、その各１本に従属する前記複数のサブビット線の各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブビット線選択スイッチと、
前記複数のサブワード線に非選択ワード電位を供給する非選択ワード電位供給線と、
前記複数のサブビット線に非選択ビット電位を供給する非選択ビット電位供給線と、
前記複数のセクタ領域の各々に設けられた前記複数のサブワード線の各々の他端と、前記非選択ワード電位供給線との間に設けられ、それぞれ独立して駆動される複数の第２のサブワード線選択スイッチと、
前記複数のセクタ領域の各々に設けられた前記複数のサブビット線の各々の他端と、前記非選択ビット電位供給線との間に設けられ、それぞれ独立して駆動される複数の第２のサブビット線選択スイッチと、
を有することを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記列方向に沿って設けられた複数のセクタ領域に対応して設けられた複数の第１のセクタ選択部と、
前記行方向で分割された複数のセクタ領域の各々に対応して設けられた複数の第２のセクタ選択部と、
をさらに有し、
前記複数の第１，第２のセクタ選択部のうちの選択された各一つの第１，第２のセクタ選択部は、選択セクタ領域内の選択メモリセルに前記メインワード線及び前記メインビット線を介して選択電圧が印加されるように、前記第１，第２のサブワード線及びサブビット線選択スイッチをオン・オフ制御し、前記選択セクタ領域内の非選択メモリセルに前記非選択ワード電位供給線及び前記非選択ビット電位供給線の一方または双方を介して非選択電圧が印加されるように、前記第１，第２のサブワード線及びサブビット線選択スイッチをオン・オフ制御することを特徴とする強誘電体記憶装置。
【請求項３】
請求項２において、
選択された第１のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブワード線と接続された前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、残りの前記第１のサブワード線選択スイッチをオフし、かつ残りの前記第２のサブワード線選択スイッチをオンさせ、
選択された第２のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブビット線と接続された前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、残りの前記第１のサブビット線選択スイッチをオフし、かつ残りの前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記選択セクタと前記メインワード線を共有する他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記選択セクタと前記メインビット線を共有する他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記選択セクタと前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせ、
前記選択セクタと前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記非選択セクタ内の全ての非選択メモリセルに接続されたサブワード線及びサブビット線の電位が実質的に同電位であることを特徴とする強誘電体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
いずれのセクタ領域も選択されないスタンバイ時に、全セクタ領域内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオフされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオンされることを特徴とする強誘電体記憶装置。
【請求項９】
請求項８において、
前記非選択ワード電位供給線と前記非選択ビット電位供給線との電位は、前記スタンバイ時に、実質的に等しいことを特徴とする強誘電体記憶装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
検査時に、検査対象のセクタ領域内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオンされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオフされることを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
不良のセクタ領域内の前記第１のサブビット線選択スイッチ、前記第１のサブワード線選択スイッチ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチは全てオフされることを特徴とする強誘電体記憶装置。
【請求項１２】
請求項２乃至１１のいずれかにおいて、
前記非選択ワード電位供給線は、前記複数のサブワード線に可変非選択ワード電位を供給する可変非選択ワード電位供給線と、前記複数のサブワード線に固定非選択ワード電位を供給する固定非選択ワード電位供給線とを有し、
前記非選択ビット電位供給線は、前記複数のサブビット線に可変非選択ビット電位を供給する可変非選択ビット電位供給線と、前記複数のサブビット線に固定非選択ビット電位を供給する固定非選択ビット電位供給線とを有し、
前記列方向での前記複数のセクタ領域に対応して設けられ、前記可変及び固定の非選択ワード電位供給線の一方を選択する複数の非選択ワード電位選択スイッチと、
前記行方向での前記複数のセクタ領域に対応して設けられ、前記可変及び固定非選択ビット電位供給線の一方を選択する複数の非選択ビット電位選択スイッチと、
をさらに有することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１２において、
選択された第１のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブワード線と接続された前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、残りの前記第１のサブワード線選択スイッチをオフし、かつ残りの前記第２のサブワード線選択スイッチをオンさせ、前記非選択ワード電位選択スイッチにより前記可変非選択ワード電位供給線を選択させ、
選択された第２のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブビット線と接続された前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、残りの前記第１のサブビット線選択スイッチをオフし、かつ残りの前記第２のサブビット線選択スイッチをオンさせ、前記非選択ビット電位選択スイッチにより前記可変非選択ビット電位供給線を選択させることを特徴とする強誘電体記憶装置。
【請求項１４】
請求項１２または１３において、
前記選択セクタと前記メインワード線を共有する他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせ、前記非選択ワード電位選択スイッチにより前記固定非選択ワード電位供給線を選択させることを特徴とする強誘電体記憶装置。
【請求項１５】
請求項１２乃至１４のいずれかにおいて、
前記選択セクタと前記メインビット線を共有する他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせ、前記非選択ビット電位選択スイッチにより前記固定非選択ビット電位供給線を選択させることを特徴とする強誘電体記憶装置。
【請求項１６】
請求項１２乃至１５のいずれかにおいて、
前記選択セクタと前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせ、前記非選択ワード電位選択スイッチにより前記固定非選択ワード電位供給線を選択させ、
前記選択セクタと前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせ、前記非選択ビット電位選択スイッチにより前記固定非選択ビット電位供給線を選択させることを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各メモリセルにトランジスタおよびキャパシタ（強誘電体を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置が知られている（特許文献１）。特許文献１では、ビット線の階層化が開示され、つまり、１本のメインビット線に、複数の接続手段を介して従属する複数のサブビット線を設けている。複数の接続手段のうちの一の接続手段のみをオンさせることで、１本のメインビット線を、接続手段のオン駆動により選択された１本のサブビット線に接続することができる。この結果、他のサブビット線に接続された非選択メモリセルに電圧が印加されず、その非選択メモリセルに加わるディスターブ回数を制限することができる。
【０００５】
しかし、オフ駆動された接続手段に接続されたサブビット線はフローティングとなってしまう。このとき、外部からのノイズが加わると配線電位が変化し、それに接続された強誘電体キャパシタに記憶されたデータを破壊する方向に作用することがある。
【０００６】
特許文献２には、上記と同様にサブビット線毎に分割された複数のセクタを有し、その各セクタ内をさらに複数の副セクタに分割している。複数のセクタの中の選択されたセクタ（選択セクタ）は、選択副セクタと非選択副セクタとに分けられる。そして、これらの選択セクタ内では、選択副セクタはもちろんのこと、非選択副セクタについても、サブビット線はフローティングとならない。
【０００７】
しかし、選択されないセクタ（非選択セクタ）内の全ての非選択副セクタについては、サブビット線の電位がフローティングとなっている。
【０００８】
【特許文献１】
特開平９−１１６１０７号公報
【特許文献２】
特開平７−２３５６４８号公報
【０００９】
【発明が解決しようとする課題】
本発明の目的は、ビット線及び／又はワード線を階層化しながらも、非選択メモリセルに接続されたサブビット線及び／又はサブワード線をフローティング状態とさせずに、ノイズに強い強誘電体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一態様に係る強誘電体記憶装置は、行及び列方向で複数のセクタ領域に分割されたメモリセルアレイ領域を有する。このメモリセルアレイ領域では、ワード線及びビット線が階層化されている。つまり、行方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインワード線と、前記列方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、前記複数のセクタ領域の各々にて、前記複数のメインワード線の各々について設けられた複数のサブワード線と、前記複数のセクタ領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線とを有する。そして、前記複数のメインワード線の各々に従属する前記複数のサブワード線と、前記メインビット線の各々に従属する前記複数のサブビット線との各交点に、各一つずつ配置された複数の強誘電体メモリセルを有する。
【００１１】
また、本発明の一態様では、前記複数のメインワード線の各々と、その各１本に従属する前記複数のサブワード線の各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブワード線選択スイッチと、前記複数のメインビット線の各々と、その各１本に従属する前記複数のサブビット線の各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブビット線選択スイッチとが設けられている。
【００１２】
さらに本発明の一態様では、前記複数のサブワード線に非選択ワード電位を供給する非選択ワード電位供給線と、前記複数のサブビット線に非選択ビット電位を供給する非選択ビット電位供給線と、前記複数のセクタ領域の各々に設けられた前記複数のサブワード線の各々の他端と、前記非選択ワード電位供給線との間に設けられ、それぞれ独立して駆動される複数の第２のサブワード線選択スイッチと、前記複数のセクタ領域の各々に設けられた前記複数のサブビット線の各々の他端と、前記非選択ビット電位供給線との間に設けられ、それぞれ独立して駆動される複数の第２のサブビット線選択スイッチとが設けられている。
【００１３】
このように、ワード線及びビット線を階層化しているため、駆動時のワード線、ビット線の寄生容量は低減され、読み出し電圧を大きくすることができる。また、サブワード線及びサブビット線の両端にスイッチが設けられ、これらを相補的に駆動すれば、フローティングを防止できる。これらのスイッチはそれぞれ独立して駆動できるので、選択ワード電位、選択ビット電位を選択メモリセルに接続されたサブワード線及びサブビット線にのみ供給できる。
【００１４】
本発明の一態様では、前記列方向に沿って設けられた複数のセクタ領域に対応して設けられた複数の第１のセクタ選択部と、前記行方向で分割された複数のセクタ領域の各々に対応して設けられた複数の第２のセクタ選択部とをさらに有することが出来る。この場合、前記複数の第１，第２のセクタ選択部のうちの選択された各一つの第１，第２のセクタ選択部は、選択セクタ領域内の選択メモリセルに前記メインワード線及び前記メインビット線を介して選択電圧が印加されるように、前記第１，第２のサブワード線及びサブビット線選択スイッチをオン・オフ制御し、前記選択セクタ領域内の非選択メモリセルに前記非選択ワード電位供給線及び前記非選択ビット電位供給線の一方または双方を介して非選択電圧が印加されるように、前記第１，第２のサブワード線及びサブビット選択スイッチをオン・オフ制御する。
【００１５】
より具体的には、選択された第１のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブワード線と接続された前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、残りの前記第１のサブワード線選択スイッチをオフし、かつ残りの前記第２のサブワード線選択スイッチをオンさせる。選択された第２のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブビット線と接続された前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、残りの前記第１のサブビット線選択スイッチをオフし、かつ残りの前記第２のサブビット線選択スイッチをオンさせる。
【００１６】
前記選択セクタと前記メインワード線を共有する他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせることができる。こうして、メインワード線の選択ワード電位が非選択セクタ領域に供給されることを遮断して、非選択ワード電位を供給できる。
【００１７】
前記選択セクタと前記メインビット線を共有する他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせることができる。こうして、メインビット線の選択ビット電位が非選択セクタ領域に供給されることを遮断して、非選択ビット電位を供給できる。
【００１８】
前記選択セクタと前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせることができる。前記選択セクタと前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせる。こうして、この非選択セクタ領域に非選択ワー電位及び非選択ビット電位のみを供給できる。
【００１９】
上記の各種態様で、前記非選択セクタ内の全ての非選択メモリセルに接続されたサブワード線及びサブビット線の電位が実質的に同電位であれば、非選択セクタ内の全ての非選択メモリセルに０Ｖを印加でき、ディスターブを防止できる。
【００２０】
また、いずれのセクタ領域も選択されないスタンバイ時に、全セクタ領域内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオフされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオンされる。ここで、前記非選択ワード電位供給線と前記非選択ビット電位供給線との電位は、前記スタンバイ時に実質的に等しければ、スタンバイ時にディスターブ電圧がメモリセルに印加されることを防止できる。
【００２１】
検査時には、検査対象のセクタ領域内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオンされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオフされる。こうして、セクタ領域内の全メモリセルに“０”または“１”を一斉に書き込むことが出来る。
【００２２】
不良のセクタ領域内の前記第１のサブビット線選択スイッチ、前記第１のサブワード線選択スイッチ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチは全てオフされる。こうして、不良セクタ領域をハイインピーダンス状態とし、リークなどを防止できる。
【００２３】
本発明の一態様では、前記非選択ワード電位供給線は、前記複数のサブワード線に可変非選択ワード電位を供給する可変非選択ワード電位供給線と、前記複数のサブワード線に固定非選択ワード電位を供給する固定非選択ワード電位供給線とを有し、前記非選択ビット電位供給線は、前記複数のサブビット線に可変非選択ビット電位を供給する可変非選択ビット電位供給線と、前記複数のサブビット線に固定非選択ビット電位を供給する固定非選択ビット電位供給線とを有することができる。この場合、前記列方向での前記複数のセクタ領域に対応して設けられ、前記可変及び固定非選択ワード電位供給線の一方を選択する複数の非選択ワード電位選択スイッチと、前記行方向での前記複数のセクタ領域に対応して設けられ、前記可変及び固定非選択ビット電位供給線の一方を選択する複数の非選択ビット電位選択スイッチとをさらに設ければよい。
【００２４】
【発明の実施の形態】
（全体構成）
図１は、本発明の第１の実施形態に係る強誘電体記憶装置の平面レイアウトを示している。図１に示すメモリセルアレイ領域１０は、その行方向Ａ及び列方向Ｂにて複数のセクタ領域１２に分割されている。メモリセルアレイ領域１０の行方向Ａの例えば一端には行デコーダ１４が、列方向Ｂの例えば一端には列デコーダ１６が配置されている。
【００２５】
図２は、図１のメモリセルアレイ領域１０の一部である４つのセクタ領域１２（１２Ａ〜１２Ｄ）を示している。なお、図２では、一つのセクタ領域１２を最も単純化した例を示している。図２において、一つのセクタ領域１２には、１本のメインワード線ＭＷＬと、それに従属する複数例えば２本のサブワード線ＳＷＬとが配置されている。また、一つのセクタ領域１２には、１本のメインビット線ＭＢＬと、それに従属する複数例えば２本のサブビット線ＳＢＬとが配置されている。
【００２６】
そして、サブワード線ＳＷＬとサブビット線ＳＢＬとの交点に、強誘電体キャパシタから成るメモリセル５０が配置されている。
【００２７】
ここで、一行のセクタ領域１２Ａ，１２Ｂを行セクタ１３Ａと称し、他の一行のセクタ領域１２Ｃ，１２Ｄを行セクタ１３Ｂと称する。同様に、一列のセクタ領域１２Ａ，１２Ｃを列セクタ１３Ｃと称し、他の一列のセクタ領域１２Ｂ，１２Ｄを列セクタ１３Ｄと称する。
【００２８】
また、各行セクタ１３Ａ，１３Ｂに対応して、ワード線駆動部１００Ａ，１００Ｂと、行セクタ選択回路１１０Ａ，１１０Ｂとが設けられている。同様に、各列セクタ１３Ｃ，１３Ｄに対応して、ビット線駆動部１２０Ａ，１２０Ｂと、列セクタ選択回路１３０Ａ，１３０Ｂとが設けられている。
【００２９】
（メモリセルアレイ領域）
まず、メモリセルアレイ領域１０について説明する。本実施形態では、ワード線ＷＬ及びビット線ＢＬが共に階層化されている。すなわち、例えばセクタ領域１２Ａでは、メインワード線ＭＷＬ１についてサブワード線ＳＷＬ１Ａ１，ＳＷＬ２Ａ１が設けられている。また、セクタ領域１２Ａでは、メインビット線ＭＢＬＡについてサブビット線ＳＢＬ１Ａ１，ＳＢＬ２Ａ１が設けられている。他のセクタ領域１２Ｂ〜１２Ｃも同様である。
【００３０】
ここで、一つのセクタ領域１２Ａについて説明すると、メインワード線ＭＷＬＡと、それに従属する２本のサブワード線ＳＷＬ１Ａ１，ＳＷＬ２Ａ１の各一端との間には、それぞれ独立して駆動される２つの第１のサブワード線選択スイッチ６０，６１が設けられている。また、２本のサブワード線ＳＷＬ１Ａ１，ＳＷＬ２Ａ１に固定非選択ワード電位を供給する固定非選択ワード電位供給線７０と、２本のサブワード線ＳＷＬ１Ａ１，ＳＷＬ２Ａ１に可変非選択ワード電位を供給する可変非選択ワード電位供給線７２とが設けられている。これら固定・可変非選択ワード電位線７０，７２の一本を選択する第１の選択スイッチ（非選択ワード電位選択スイッチ）７４が設けられている。
【００３１】
また、２本のサブワード線ＳＷＬ１Ａ１，ＳＷＬ２Ａ１の各々の他端と、第１の選択スイッチ７４との間に、第２のサブワード線選択スイッチ６２，６３が設けられている。通常駆動時には、１本のサブワード線ＳＷＬの両端に接続された第１，第２のサブワード線選択スイッチ６０，６２または６１，６３は、相補的に駆動され、一方がオンであれば他方はオフとされる。よって、例えばサブワード線ＳＷＬ１Ａ１は、第１のサブワード線選択スイッチ６０がオンするとメインワード線ＭＷＬ１に接続され、第２のサブワード線選択スイッチ６２がオンすると第１の選択スイッチ７４を介して固定非選択ワード電位供給線７０または可変非選択ワード電位供給線７２に接続され、フローティングとならない。
【００３２】
同様に、一つのセクタ領域１２Ａについて説明すると、メインビット線ＭＢＬＡと、それに従属する２本のサブビット線ＳＢＬ１Ａ１，ＳＢＬ２Ａ１の各一端との間には、それぞれ独立して駆動される２つの第１のサブビット線選択スイッチ８０，８１が設けられている。また、２本のサブビット線ＳＢＬ１Ａ１，ＳＢＬ２Ａ１に固定非選択ビット電位を供給する固定非選択ビット電位供給線９０と、２本のサブビット線ＳＢＬ１Ａ１，ＳＢＬ２Ａ１に可変非選択ビット電位を供給する可変非選択ビット電位供給線９２とが設けられている。これら固定・可変非選択ビット電位線９０，９２の一本を選択する第２の選択スイッチ（非選択ビット電位選択スイッチ）８４が設けられている。
【００３３】
また、２本のサブビット線ＳＢＬ１Ａ１，ＳＢＬ２Ａ１の各々の他端と、選択スイッチ７４との間に、第２のサブビット線選択スイッチ８２，８３が設けられている。通常駆動時には、１本のサブビット線ＳＢＬの両端に接続された第１，第２のサブビット線選択スイッチ８０，８２または８１，８３は、相補的に駆動され、一方がオンであれば他方はオフとされる。よって、例えばサブビット線ＳＢＬ１Ａ１は、第１のサブビット線選択スイッチ８０がオンするとメインビット線ＭＢＬＡに接続され、第２のサブビット線選択スイッチ８２がオンすると第２の選択スイッチ８４を介して固定非選択ビット電位供給線９０または可変非選択ビット電位供給線９２に接続され、フローティングとならない。
【００３４】
（駆動回路）
図３は、図２に示すワード線駆動部１００Ａ及び行セクタ選択回路１１０Ａの一部の回路を示している。図３に示すように、行セクタ選択回路１１０Ａは、複数本のアドレス信号線ＡＤＬの信号をデコードするデコード回路１１１を有する。ワード線駆動部１００Ａは、選択ワード電位供給線１０２に接続されたＮ型トランジスタＮ１と、非選択ワード電位供給線１０４と接続されたＮ型トランジスタＮ２とを有し、そのドレイン同士がメインワード線ＭＢＬに接続されている。
【００３５】
２つのトランジスタＮ１，Ｎ２はデコード回路１１１により相補的に駆動され、選択ワード電位または非選択ワード電位がメインワード線ＭＷＬに供給される。なお、ビット線駆動部及び列セクタ選択回路も同様に構成される。
【００３６】
ここで、２つのトランジスタＮ１，Ｎ２での電圧ロスを低減するために、それらのゲートには電源電圧Ｖｃｃよりも高い電圧Ｖｐｐを供給している。このため、２つのトランジスタＮ１，Ｎ２のサイズが大きくなる。ただし、ワード線駆動部１１０は行セクタ１３Ａ，１３Ｂの各々に対して一つずつ設けるだけでよい。よって、記憶装置の高集積化の妨げにはならない。
【００３７】
なお、行セクタ選択回路１１０Ａ，１１０Ｂと、列セクタ選択回路１３０Ａ，１３０Ｂは、アドレス信号に基づいて、各種スイッチ６０〜６４，８０〜８４のスイッチング制御も司ることになる。
【００３８】
（強誘電体キャパシタでの原理）
誘電体記憶装置は、強誘電体キャパシタ５０のヒステリシス現象に現れる２通りの分極状態を１ビットとして利用した記憶装置である。
【００３９】
ヒステリシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図４に示した。図４の縦軸Ｐは、強誘電体の分極値を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図４の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ５０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（“０”の記憶状態）またはＤ点の状態（“１”の記憶状態）にある強誘電体キャパシタ５０に選択電圧Ｖｓを印加すると、分極状態はＡ点に移る（“０”，“１”の読み出しまたは“０”書き込み）。印加される電圧が０になると、Ｂ点に移行する。つまり、元々Ｄ点にあって分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に選択電圧（−Ｖｓ）を印加すると状態はＣ点に移る。（“１”書き込みまたは再書込み）。印加される電圧が０Ｖになると、今度は、Ｄ点に状態が移る（“１”の記憶状態）。
【００４０】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ５０に非選択電圧（±Ｖｓ／３）を印加したとする。その後印加される電圧が０Ｖになると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ５０の選択時に、非選択の強誘電体キャパシタ５０に非選択電圧（±Ｖｓ／３）が印加されても、記憶状態は維持されることを示す。
【００４１】
以上の駆動を実現するために、サブワード線ＳＷＬ及びサブビット線ＳＢＬには、図５（Ａ）〜図５（Ｆ）に示すように、選択ワード電位、可変非選択ワード電位、選択ビッド電位、可変非選択ビット電位、固定非選択ワード電位及び固定非選択ビット電位の６種類の電位を発生させている。
【００４２】
そして、図２のメインワード線ＭＷＬには図５（Ａ）の選択ワード電位または図５（Ｂ）の非選択ワード電位または図５（Ｅ）の固定非選択ワード電位が供給され、固定非選択ワード電位供給線７０は図５（Ｅ）の固定非選択ワード電位に固定され、可変非選択ワード電位供給線７２には図５（Ｂ）の可変非選択ワード電位が供給される。同様に、図２のメインビット線ＭＢＬには図５（Ｃ）の選択ビット電位または図５（Ｄ）の非選択ビット電位または図５（Ｆ）の固定非選択ビット電位が供給され、固定非選択ビット電位供給線９０は図５（Ｆ）の固定非選択ビット電位に固定され、可変非選択ビット電位供給線９２には図５（Ｄ）の可変非選択ビット電位が供給される。
【００４３】
（動作説明）
図６（Ａ）の位置にある選択セクタ１２でのスイッチング状態を図６（Ｂ）に示す。図６（Ｂ）は、選択セクタ１２内の選択メモリセル５０を駆動する状態を示している。
【００４４】
図６（Ｂ）に示すスイッチ６０〜６４，８０〜８４は全てＮ型トランジスタで構成し、そのゲート線の信号電位を図６（Ｂ）のように設定した。このため、“Ｈ”電位がゲートに印加されるスイッチ６０，６３，８０，８３がオンされ、“ｌ”電位がゲートに印加されるスイッチ６１，６２，８１，８２がオフされる。また、第１の選択スイッチ６４は可変非選択ワード線電位供給線７２を選択し、第２の選択スイッチ８４は可変非選択ビット線電位供給線８２を選択している。
【００４５】
こうすると、図６（Ｂ）に示す選択メモリセル５０にのみ、図５（Ａ）の選択ワード電位及び図５（Ｃ）の非選択ワード電位が印加される。よって、“０”書き込み時（または読み出し時）には＋Ｖｓが、“１”書き込み（または再書込み）時には−Ｖｓを印加できる。他の非メモリセルには最大でも±Ｖｓ／３しか印加されないので、記憶状態を維持できる。
【００４６】
図７（Ａ）の２つの非選択セクタ１２は、図６（Ａ）の選択セクタ１２と同一行に位置している。図７（Ｂ）は、図７（Ａ）の２つの非選択セクタ１２内のいずれか一方の非選択メモリセル５０を駆動する状態を示している。
【００４７】
この場合、図７（Ｂ）においても、図６（Ｂ）の選択メモリセル１２に対応するメインワード線ＭＷＬ１が、図５（Ａ）の選択ワード線電位に設定される。そこで、図７（Ｂ）では、このメインワード線ＭＷＬ１に接続された２つの第１のサブワード線選択スイッチ６０，６１をオフしている。よって、図７（Ｂ）に示すように、第２のサブワード線選択スイッチ６２，６３オンさせ、さらに第１の選択スイッチ６４により、電位２（Ｖｓ／３）に設定された固定非選択ワード電位供給線７０を選択している。
【００４８】
このため、図７（Ｂ）のセクタ領域１２内のサブワード線ＳＷＬ１Ａ，ＳＷＬ２Ａには、電位２（Ｖｓ／３）が供給されることになる。
【００４９】
非選択セクタ１２内の全ての非選択メモリ５０には０Ｖを印加してディスターブを防止する必要がある。ここで、図７（Ｂ）の非選択のメインビット線ＭＢＬＡは、サブワード線ＳＷＬ１Ａ，ＳＷＬ２Ａの電位と同じ図５（Ｆ）に示す固定非選択ビット電位（Ｖｓ／３）である。よって、スイッチ８０をオンして、その固定電位（Ｖｓ／３）をサブビット線ＳＢＬ１Ａに供給している。他のサブビット線ＳＢＬ２Ａに、固定電位（Ｖｓ／３）を供給するために、スイッチ８３，８４を介して固定非選択ビット線電位供給線９０とサブビット線ＳＢＬ２Ａ１とを接続している。
【００５０】
こうして、非選択セクタ１２内の全ての非選択メモリ５０には０Ｖを印加してディスターブを防止している。
【００５１】
図８（Ａ）の２つの非選択セクタ１２は、図６（Ａ）の選択セクタ１２と同一列に位置している。図８（Ｂ）は、図８（Ａ）の２つの非選択セクタ１２内のいずれか一方の非選択メモリセル５０を駆動する状態を示している。
【００５２】
この場合、図８（Ｂ）においても、図６（Ｂ）の選択メモリセル１２に対応するメインビット線ＭＢＬＡが、図５（Ｂ）の選択ビット線電位に設定される。そこで、図８（Ｂ）では、このメインビット線ＭＷＬＡに接続された２つの第１のサブビット線選択スイッチ８０，８１をオフしている。よって、図８（Ｂ）に示すように、第２のサブビット線選択スイッチ８２，８３オンさせ、さらに第２の選択スイッチ８４により、電位２（Ｖｓ／３）に設定された固定非選択ビット電位供給線９０を選択している。
【００５３】
このため、図８（Ｂ）のセクタ領域１２内のサブビット線ＳＢＬ１１，ＳＢＬ２１には、電位２（Ｖｓ／３）が供給されることになる。
【００５４】
図８（Ｂ）においても、非選択セクタ１２内の全ての非選択メモリ５０には０Ｖを印加してディスターブを防止する必要がある。ここで、図８（Ｂ）の非選択のメインワード線ＭＷＬ１は、サブビット線ＳＢＬ１１，ＳＢＬ２１の電位と同じ図５（Ｅ）に示す固定非選択ワード電位（Ｖｓ／３）である。よって、スイッチ６０をオンして、その固定電位（Ｖｓ／３）をサブワード線ＳＷＬ１１に供給している。他のサブワード線ＳＢＬ２１に、固定電位（Ｖｓ／３）を供給するために、スイッチ６３，６４を介して固定非選択ワード線電位供給線７０とサブワード線ＳＷＬ２１とを接続している。
【００５５】
こうして、図８（Ｂ）の非選択セクタ１２内の全ての非選択メモリ５０には０Ｖを印加してディスターブを防止している。
【００５６】
図９（Ａ）の４つの非選択セクタ１２は、図６（Ａ）の選択セクタ１２と行及び列の双方で共通しない場所に位置している。図９（Ｂ）は、図９（Ａ）の４つの非選択セクタ１２内のいずれか一つ非選択メモリセル５０を駆動する状態を示している。
【００５７】
図９（Ｂ）に示す非選択セクタ１２においても、その内部の全ての非選択セル５０に０Ｖを印加して、ディスターブを防止する必要がある。図９（Ｂ）の例では、固定非選択ワード電位供給線７０及び固定非選択ビット電位供給線９０を用いて、全ての非選択セル５０に０Ｖを印加している。
【００５８】
このために、第１，第２の選択スイッチ６４，８４にて固定非選択ワード電位供給線７０及び固定非選択ビット電位供給線９０を選択すると共に、第２のサブワード線選択スイッチ６２，６３及び第１のサブビット線選択スイッチ８２，８３をオンしている。第１のサブワード選択スイッチ６０，６１及び第１のサブビット選択スイッチ８０，８１をオフしている。
【００５９】
なお、上記とは全く逆のスイッチングでも、図９（Ｂ）に示す非選択セクタ１２内部の全ての非選択セル５０に０Ｖを印加して、ディスターブを防止できる。なぜなら、メインワード線ＭＷＬ１には図５（Ｅ）の固定非選択ワード電位（Ｖｓ／３）が供給され、メインビット線ＭＢＬＡには図５（Ｆ）の固定非選択ビット電位（Ｖｓ／３）が供給されているからである。
【００６０】
以上により、図６（Ａ）に示す選択メモリセル５０を含む選択セクタと、それ以外の非選択セクタの駆動について説明した。いずれのセクタ領域１２も選択されない時をスタンバイ時と称する。
【００６１】
スタンバイ時に、図９（Ｂ）に示す一つのセクタ領域１２の状態を全セクタ領域にて実現させる。即ち、全セクタ領域１２内の第１のサブビット線選択スイッチ８０，８１及び第１のサブワード線選択スイッチ６０，６１はオフされ、第２のサブビット線選択スイッチ８２，８３及び第２のサブワード線選択スイッチ６２，６３はオンされる。こうすると、全セクタ領域内の全メモリセル６０に０Ｖが印加され、ディスターブを防止できる。
【００６２】
検査時には、検査対象のセクタ領域１２内について、第１のサブビット線選択スイッチ８０，８１及び第１のサブワード線選択スイッチ６０，６１はオンされ、第２のサブビット線選択スイッチ８２，８３及び第２のサブワード線選択スイッチ６２，６３をオフすることができる。これにより、検査時に、全メモリセルに論理値０または論理値１を一斉に書き込むことができる。
【００６３】
検査後にあるセクタ領域が不良であった場合には、その不良セクタ領域の第１，第２のサブワード線選択スイッチ６０〜６３、８０〜８３の全てをオフさせれば良い。こうすると、この不良セクタ領域はハイインピーダンス状態となり、信号が入力されいばかりは、リークも生じない。
【００６４】
また、電源投入直後の電位変化の過渡期においては、第１，第２のサブビット線選択スイッチの双方と、第１，第２のサブワード線選択スイッチの双方とを、共にオフさせることができる。不測にも過度の電圧がメモリセルに印加されることを防止するためである。
【００６５】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６６】
上述した実施形態では、説明の便宜上セクタ領域を単純化した例を示したが、実際には一つのセクタ領域１２内には複数のメインワード線と複数のメインビット線とが配置される。
【００６７】
図１０はその最小単位のセクタ領域を示し、２本のメインワード線ＭＷＬ１，ＭＷＬ２とそれらに各２本ずつ従属するのサブワード線ＳＷＬ１１，ＳＷＬ２１及びＳＷＬ１２，ＳＷＬ２２が示されている。同様に、図１０には２本のメインビット線ＭＢＬＡ，ＭＢＬＢとそれらに各２本ずつ従属するのサブビット線ＳＢＬ１Ａ，ＳＢＬ２Ａ及びＳＢＬ１Ｂ，ＳＢＬ２Ｂが示されている。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体記憶装置の平面レイアウトである。
【図２】図１中の４つのセクタ領域及びその周辺回路の概略説明図である。
【図３】行または列デコーダの一部を示す回路図である。
【図４】強誘電体のヒステリシス現象を示す図である。
【図５】図５（Ａ）〜図５（Ｆ）は、それぞれ駆動波形を示す図である。
【図６】図６（Ａ）は選択セクタの位置を示す図であり、図６（Ｂ）は選択セクタ内のスイッチング状態を示す図である。
【図７】図７（Ａ）は図６（Ａ）の選択セクタと同一行にある非選択セクタの位置を示す図であり、図７（Ｂ）はその非選択セクタ内のスイッチング状態を示す図である。
【図８】図８（Ａ）は図６（Ａ）の選択セクタと同一列にある非選択セクタの位置を示す図であり、図８（Ｂ）はその非選択セクタ内のスイッチング状態を示す図である。
【図９】図９（Ａ）は図６（Ａ）の選択セクタと行及び列が異なる非選択セクタの位置を示す図であり、図８（Ｂ）はその非選択セクタ内のスイッチング状態を示す図である。
【図１０】一つのセクタ領域内に複数のメインワード線及び複数のメインビット線を有する変形例の概略説明図である。
【符号の説明】
１０  メモリセルアレイ領域、１２  セクタ領域、１３Ａ，１３Ｂ  行セクタ、１３Ｃ，１３Ｄ  列セクタ、１４  行デコーダ、１６  列デコーダ、５０  強誘電体キャパシタ（メモリセル）、６０，６１  第１のサブワード線選択スイッチ、６２，６３  第２のサブワード線選択スイッチ、６４  第１の選択スイッチ（非選択ワード電位選択スイッチ）、７０  固定非選択ワード電位供給線、７２  可変非選択ワード電位供給線、８０，８１  第１のサブビット線選択スイッチ、８２，８３  第２のサブビット線選択スイッチ、８４  第２の選択スイッチ（非選択ビット電位選択スイッチ）、９０  固定非選択ビット電位供給線、９２  可変非選択ビット電位供給線、１００Ａ，１００Ｂ  ワード線駆動部、１１０Ａ，１１０Ｂ  行セクタ選択回路、１２０Ａ，１２０Ｂ  ビット線駆動部、１３０Ａ，１３０Ｂ  列セクタ選択回路
【図１】
2004318978.tif 000003
【図２】
2004318978.tif 000004
【図３】
2004318978.tif 000005
【図４】
2004318978.tif 000006
【図５】
2004318978.tif 000007
【図６】
2004318978.tif 000008
【図７】
2004318978.tif 000009
【図８】
2004318978.tif 000010
【図９】
2004318978.tif 000011
【図１０】
2004318978.tif 000012
【手続補正書】
【提出日】平成16年6月1日(2004.6.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行及び列方向で複数のセクタ領域に分割されたメモリセルアレイ領域と、
前記行方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインワード線と、
前記列方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、
前記複数のセクタ領域の各々にて、前記複数のメインワード線の各々について設けられた複数のサブワード線と、
前記複数のセクタ領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線と、
前記複数のメインワード線の各々に従属する前記複数のサブワード線と、前記メインビット線の各々に従属する前記複数のサブビット線との各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインワード線の各々と、その各１本に従属する前記複数のサブワード線の各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブワード線選択スイッチと、
前記複数のメインビット線の各々と、その各１本に従属する前記複数のサブビット線の各々の一端との間に設けられ、それぞれ独立して駆動される複数の第１のサブビット線選択スイッチと、
前記複数のサブワード線に非選択ワード電位を供給する非選択ワード電位供給線と、
前記複数のサブビット線に非選択ビット電位を供給する非選択ビット電位供給線と、
前記複数のセクタ領域の各々に設けられた前記複数のサブワード線の各々の他端と、前記非選択ワード電位供給線との間に設けられ、それぞれ独立して駆動される複数の第２のサブワード線選択スイッチと、
前記複数のセクタ領域の各々に設けられた前記複数のサブビット線の各々の他端と、前記非選択ビット電位供給線との間に設けられ、それぞれ独立して駆動される複数の第２のサブビット線選択スイッチと、
を有することを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記列方向に沿って設けられた複数のセクタ領域に対応して設けられた複数の第１のセクタ選択部と、
前記行方向で分割された複数のセクタ領域の各々に対応して設けられた複数の第２のセクタ選択部と、
をさらに有し、
前記複数の第１，第２のセクタ選択部のうちの選択された各一つの第１，第２のセクタ選択部は、選択セクタ領域内の選択メモリセルに前記メインワード線及び前記メインビット線を介して選択電圧が印加されるように、前記第１，第２のサブワード線及びサブビット線選択スイッチをオン・オフ制御し、前記選択セクタ領域内の非選択メモリセルに前記非選択ワード電位供給線及び前記非選択ビット電位供給線の一方または双方を介して非選択電圧が印加されるように、前記第１，第２のサブワード線及びサブビット線選択スイッチをオン・オフ制御することを特徴とする強誘電体記憶装置。
【請求項３】
請求項２において、
選択された第１のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブワード線と接続された前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、残りの前記第１のサブワード線選択スイッチをオフし、かつ残りの前記第２のサブワード線選択スイッチをオンさせ、
選択された第２のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブビット線と接続された前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、残りの前記第１のサブビット線選択スイッチをオフし、かつ残りの前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項４】
請求項２または３において、
前記選択セクタ領域と前記メインワード線を共有する他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記選択セクタ領域と前記メインビット線を共有する他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項６】
請求項２乃至５のいずれかにおいて、
前記選択セクタ領域と前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせ、
前記選択セクタ領域と前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項７】
請求項４乃至６のいずれかにおいて、
前記非選択セクタ領域内の全ての非選択メモリセルに接続されたサブワード線及びサブビット線の電位が実質的に同電位であることを特徴とする強誘電体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
いずれのセクタ領域も選択されないスタンバイ時に、全セクタ領域内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオフされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオンされることを特徴とする強誘電体記憶装置。
【請求項９】
請求項８において、
前記非選択ワード電位供給線と前記非選択ビット電位供給線との電位は、前記スタンバイ時に、実質的に等しいことを特徴とする強誘電体記憶装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
検査時に、検査対象のセクタ領域内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオンされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオフされることを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
不良のセクタ領域内の前記第１のサブビット線選択スイッチ、前記第１のサブワード線選択スイッチ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチは全てオフされることを特徴とする強誘電体記憶装置。
【請求項１２】
請求項２乃至１１のいずれかにおいて、
前記非選択ワード電位供給線は、前記複数のサブワード線に可変非選択ワード電位を供給する可変非選択ワード電位供給線と、前記複数のサブワード線に固定非選択ワード電位を供給する固定非選択ワード電位供給線とを有し、
前記非選択ビット電位供給線は、前記複数のサブビット線に可変非選択ビット電位を供給する可変非選択ビット電位供給線と、前記複数のサブビット線に固定非選択ビット電位を供給する固定非選択ビット電位供給線とを有し、
前記列方向での前記複数のセクタ領域に対応して設けられ、前記可変及び固定の非選択ワード電位供給線の一方を選択する複数の非選択ワード電位選択スイッチと、
前記行方向での前記複数のセクタ領域に対応して設けられ、前記可変及び固定非選択ビット電位供給線の一方を選択する複数の非選択ビット電位選択スイッチと、
をさらに有することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１２において、
選択された第１のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブワード線と接続された前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、残りの前記第１のサブワード線選択スイッチをオフし、かつ残りの前記第２のサブワード線選択スイッチをオンさせ、前記非選択ワード電位選択スイッチにより前記可変非選択ワード電位供給線を選択させ、
選択された第２のセクタ選択部は、前記選択セクタ領域内の前記選択メモリセルの前記サブビット線と接続された前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、残りの前記第１のサブビット線選択スイッチをオフし、かつ残りの前記第２のサブビット線選択スイッチをオンさせ、前記非選択ビット電位選択スイッチにより前記可変非選択ビット電位供給線を選択させることを特徴とする強誘電体記憶装置。
【請求項１４】
請求項１２または１３において、
前記選択セクタ領域と前記メインワード線を共有する他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせ、前記非選択ワード電位選択スイッチにより前記固定非選択ワード電位供給線を選択させることを特徴とする強誘電体記憶装置。
【請求項１５】
請求項１２乃至１４のいずれかにおいて、
前記選択セクタ領域と前記メインビット線を共有する他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせ、前記非選択ビット電位選択スイッチにより前記固定非選択ビット電位供給線を選択させることを特徴とする強誘電体記憶装置。
【請求項１６】
請求項１２乃至１５のいずれかにおいて、
前記選択セクタ領域と前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせ、前記非選択ワード電位選択スイッチにより前記固定非選択ワード電位供給線を選択させ、
前記選択セクタ領域と前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせ、前記非選択ビット電位選択スイッチにより前記固定非選択ビット電位供給線を選択させることを特徴とする強誘電体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
前記選択セクタ領域と前記メインワード線を共有する他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせることができる。こうして、メインワード線の選択ワード電位が非選択セクタ領域に供給されることを遮断して、非選択ワード電位を供給できる。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
前記選択セクタ領域と前記メインビット線を共有する他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせることができる。こうして、メインビット線の選択ビット電位が非選択セクタ領域に供給されることを遮断して、非選択ビット電位を供給できる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
前記選択セクタ領域と前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第１のセクタ選択部は、全ての前記第１のサブワード線選択スイッチをオフし、全ての前記第２のサブワード線選択スイッチをオンさせることができる。前記選択セクタ領域と前記メインワード線及び前記メインビット線を共有しない他の非選択セクタ領域と対応する第２のセクタ選択部は、全ての前記第１のサブビット線選択スイッチをオフし、全ての前記第２のサブビット線選択スイッチをオンさせる。こうして、この非選択セクタ領域に非選択ワー電位及び非選択ビット電位のみを供給できる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記の各種態様で、前記非選択セクタ領域内の全ての非選択メモリセルに接続されたサブワード線及びサブビット線の電位が実質的に同電位であれば、非選択セクタ領域内の全ての非選択メモリセルに０Ｖを印加でき、ディスターブを防止できる。