(57)【要約】【課題】微細化に対応しつつビアホール、配線溝への金属の埋め込みが確実なデュアルダマシン構造を有する半導体装置の製造方法及び半導体装置を提供する。【解決手段】半導体基板上の層間絶縁膜１１上にデュアルダマシン形状を加工する。ビアホール１３及び配線溝１４それぞれの縁部領域を広げる工程を導入する。例えばイオン衝撃でビアホール開口縁部を物理的にエッチングする逆スパッタ工程である。次に、スパッタ法により、バリアメタル１６の形成を経て、バリアメタル１６上にシードＣｕ膜１７を被覆する。次に、電解メッキ法でＣｕメッキすることにより、ビアホール１３及び配線溝１４をＣｕ層１８で埋め込む。ＣＭＰ技術を利用しビアホール１２の実質的な径ｄ１より大きい縁部領域（径ｄ２）がなくなるレベルまで、層間絶縁膜１１の一部をプラグ用金属１４の不要部分と共に除去する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜を介して形成される異なる導電領域どうしを所定箇所で電気的に接続させるビアホールを含む埋め込み配線を有する半導体装置の製造に関し、
前記異なる導電領域として一方側の下層導電領域を覆う前記層間絶縁膜の所定箇所に前記下層導電領域に通じるビアホール及び上層の配線溝を形成する工程と、
前記ビアホール及び配線溝それぞれの縁部領域を実質的なビアホール径及び配線溝の幅より大きくする工程と、
前記ビアホール及び配線溝を金属で埋め込む工程と、
前記配線溝の幅より大きい縁部領域がなくなるレベルまで前記層間絶縁膜の一部を前記金属の不要部分と共に除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ビアホール及び配線溝を金属で埋め込む工程は、バリアメタルの形成も含まれ、前記ビアホール内にバリアメタルを被覆する工程が前提となっていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ビアホール及び配線溝それぞれの縁部領域を実質的なビアホール径及び配線溝の幅より大きくする工程は、スパッタエッチング工程で達成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記縁部領域を実質的なビアホール径及び配線溝の幅より大きくする工程は、前記スパッタ工程で利用するのと同じスパッタ用のチャンバーでの逆スパッタ工程にて達成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜の一部を前記金属の不要部分と共に除去する工程は、化学的機械的研磨による平坦化工程で達成されることを特徴とする請求項１〜４いずれか一つに記載の半導体装置の製造方法。
【請求項６】
半導体基板上に層間絶縁膜を介して形成された異なる導電領域どうしを所定箇所で電気的に接続したビアホールを含む埋め込み配線を有する半導体装置であって、
前記埋め込み配線と繋がる前記ビアホールの縁部領域が前記層間絶縁膜の部分的除去部分によって実質的な前記ビアホールの径より大きくなっていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ製造に係り、特に高集積の半導体装置における埋め込み配線構造、デュアルダマシン構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩのさらなる高集積化、ＬＳＩチップの縮小化が進む中、多層配線構造は微細化し、埋め込み配線技術は重要度を増している。特に、接続用のビアホールのアスペクト比が大きくなると、Ｃｕ配線に代表されるデュアルダマシン構造の埋め込み配線は、隙間なく埋め込むことが困難になってくる。
【０００３】
図２（ａ）〜（ｅ）は、それぞれＣｕによるデュアルダマシン構造の形態の要部を実現する一例を工程順に示す断面図である。図の流れに示すように、層間絶縁膜中にエッチングストッパ膜ＥＳを配し、先にビアホールを形成しておき配線溝の形成時にビアホール部を含ませる先ビア方式を示している（図２（ａ）〜（ｄ））。次に、加工表面のクリーニング、電解メッキのために必要なシードＣｕ層のスパッタ形成（図示せず）を経て、電解メッキによりビアホールと配線溝にＣｕを埋め込む。その後、ＣＭＰ（化学的機械的研磨）技術を利用して平坦化する（図２（ｅ））。
【０００４】
【発明が解決しようとする課題】
微細化が進むと、シードＣｕをビアホール及び配線溝に一様に付き回らせることが困難になる。これにより、ビアホールへのＣｕの堆積が均一でなくなる部分が生じる恐れがあった。
本発明は上記のような事情を考慮してなされたもので、微細化に対応しながらビアホール、配線溝への金属の埋め込みを阻害しないデュアルダマシン構造を有する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に層間絶縁膜を介して形成される異なる導電領域どうしを所定箇所で電気的に接続させるビアホールを含む埋め込み配線を有する半導体装置の製造に関し、前記異なる導電領域として一方側の下層導電領域を覆う前記層間絶縁膜の所定箇所に前記下層導電領域に通じるビアホール及び上層の配線溝を形成する工程と、前記ビアホール及び配線溝それぞれの縁部領域を実質的なビアホール径及び配線溝の幅より大きくする工程と、前記ビアホール及び配線溝を金属で埋め込む工程と、前記配線溝の幅より大きい縁部領域がなくなるレベルまで前記層間絶縁膜の一部を前記金属の不要部分と共に除去する工程と、を含むことを特徴とする。
【０００６】
上記本発明に係る半導体装置の製造方法によれば、実質的なビアホール径及び配線溝の幅より大きい縁部領域を有してビアホールへの金属の埋め込みを容易にし、その後、所望の配線溝の幅より大きな縁部領域が削除される。これにより、上層導電領域はショートマージンの拡大が見込まれ微細化に寄与する。かつビアホールは縁部領域が広いことで低抵抗接続を実現することができる。
【０００７】
なお、上記本発明に係る半導体装置の製造方法において、実施態様として次のような特徴を有することが好ましい。
前記ビアホール及び配線溝を金属で埋め込む工程は、バリアメタルの形成も含まれ、前記ビアホール内にバリアメタルを被覆する工程が前提となっていることを特徴とする。すなわち、配線として埋め込む金属と、接続される導電領域や接触する絶縁膜の相互が、拡散または反応による他の相をつくるような関係にある場合、バリアメタルによりこれを阻止し、抵抗の増大などを防ぐ。
前記ビアホール及び配線溝それぞれの縁部領域を実質的なビアホール径及び配線溝の幅より大きくする工程は、スパッタエッチング工程で達成されることを特徴とする。つまり、ビアホール縁部を物理的に削り丸め処理する。化学的エッチングに比べて制御しやすい。
前記縁部領域を実質的なビアホール径及び配線溝の幅より大きくする工程は、前記スパッタ工程で利用するのと同じスパッタ用のチャンバーでの逆スパッタ工程にて達成されることを特徴とする。処理が確実で早くでき、工程の合理化が達成される。
前記層間絶縁膜の一部を前記金属の不要部分と共に除去する工程は、化学的機械的研磨による平坦化工程で達成されることを特徴とする。異なる種類の物質を連続的に処理可能である。
【０００８】
本発明に係る半導体装置は、半導体基板上に層間絶縁膜を介して形成された異なる導電領域どうしを所定箇所で電気的に接続したビアホールを含む埋め込み配線を有する半導体装置であって、前記埋め込み配線と繋がる前記ビアホールの縁部領域が前記層間絶縁膜の部分的除去部分によって実質的な前記ビアホールの径より大きくなっていることを特徴とする。
【０００９】
上記本発明に係る半導体装置によれば、異なる導電領域における上層導電領域は微細なピッチを有していても、ビアホールは縁部領域が広いことで低抵抗接続に優れる形態が実現できる。
【００１０】
【発明の実施の形態】
図１（ａ）〜（ｄ）は、それぞれ本発明の半導体装置の製造方法における一実施形態に係り、デュアルダマシン構造としてＣｕを利用した埋め込み配線の形成方法の要部を工程順に示す断面図である。
図１（ａ）に示すように、半導体基板上の層間絶縁膜１１上にデュアルダマシン形状を加工する。デュアルダマシン形状の加工には様々な方法があり、この実施形態では特に限定されない。前記図２で示したような、先ビア方式で達成することもあれば、先に配線溝を形成してから配線溝内でのビアホール形成を達成する先トレンチ方式もある（図示せず）。また、前者、後者とも図２で示したようなエッチングストッパ膜ＥＳを形成しないことも考えられる。また、エッチングストッパ膜ＥＳを省略した自己整合方式として、ダブルハードマスクを使用する方法もある（図示せず）。これは、層間絶縁膜上にビアホール用のマスク層と配線溝用のマスク層を積層し、それぞれリソグラフィ技術を用いてパターニングする。このマスク２層の異なるエッチング選択比を利用してビアホール及び配線溝を形成する。
【００１１】
上述のように、デュアルダマシン形状の様々な加工法が知られている。ここではエッチングストッパ膜も省略し、単に形状のみを図示した。ビアホール１３底部には下層の導電領域部分１２が露出する。ビアホール１３上は上層の配線溝１４である。
【００１２】
次に、図１（ｂ）に示すように、ビアホール１３及び配線溝１４それぞれの縁部領域を広げる工程を導入する。これは不活性原子、例えばＡｒプラズマを用い、イオン衝撃でビアホール開口縁部を物理的にエッチングする逆スパッタ工程により行われる。配線溝の縁部幅ｗ２は実質的な配線溝幅ｗ１より逆スパッタ相当分広げられる。かつ、ビアホール１３の間口径ｄ２も実質的なビアホール径ｄ１より逆スパッタ相当分広げられる。
【００１３】
すなわち、逆スパッタエッチング部分１５を形成することにより、ビアホール１３及び配線溝１４にシードＣｕやメッキＣｕが均一に堆積され易くする。ビアホール１３及び配線溝１４の縁部領域を物理的に削り丸め処理することは、化学的エッチングに比べて制御しやすい。また、下層の導電領域部分１２上をイオン衝撃でクリーニングすることにより、ビアホール１３に埋め込まれるＣｕと導電領域部分１２の接触抵抗を下げる役割も果たす。
【００１４】
次に、図１（ｃ）に示すように、スパッタ法により、ビアホール１３及び配線溝１４の加工表面にＴａ／ＴａＮ積層等のバリアメタル１６を蒸着する。Ｃｕと接触する導電領域や絶縁物に対し、拡散または反応による他の相をつくるような関係にある場合、バリアメタル１６によりこれを阻止し、抵抗の増大などを防ぐ。特にビアホール１３の縁部を広げたことでバリアメタル１６の被覆性も良くなる。さらに、スパッタ法により、バリアメタル１６上にシードＣｕ膜１７を被覆する。逆スパッタエッチング部分１５を形成したことにより、ビアホール１３及び配線溝１４内へのシードＣｕ膜１７の付き回りは良好である。
次に、電解メッキ法を利用してＣｕメッキすることにより、ビアホール１３及び配線溝１４をＣｕ層１８で埋め込む。
【００１５】
次に、図１（ｄ）に示すように、Ｃｕ層１８堆積面上に対し、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化工程を経る。このＣＭＰ工程は、まず、Ｃｕに対する研磨、削減を促進させるスラリーを供給しながら行う。バリアメタル１６が露出する終点検出（トルク変化や表面反射率変化等）後、層間絶縁膜１１との選択性が取れるスラリーによるＣＭＰで不要なバリアメタル１６を除去する。層間絶縁膜１１が露出する終点検出後、続いてシリカ等の研磨砥粒を多く含むスラリーを供給しながらＣＭＰを施す。シリカ等を多く含むＣＭＰは物理的な研磨が主である。これにより、配線溝１４の実質的な幅より大きい縁部領域（＞ｗ１）がなくなるレベルまで、層間絶縁膜１１の一部をＣｕ層１８の不要部分と共に除去する。このＣＭＰ工程は例えば時間で制御される。
【００１６】
上記実施形態の方法によれば、実質的なビアホール１３の径及び配線溝１４の幅より大きい縁部領域、すなわち、逆スパッタエッチング部分１５を形成してビアホール１３へのＣｕの埋め込みを容易にし、その後、所望の配線溝１４の幅より大きな縁部領域が削除される。これにより、上層の配線層（Ｃｕ層１８）はショートマージンの拡大が見込まれ微細化に寄与する。かつビアホール１３は縁部領域が広いことで低抵抗接続を実現することができる。
【００１７】
なお、上述の図１（ｂ）から（ｃ）への製造の流れとしては次のようにするとよい。上記逆スパッタエッチング部分１５を形成する工程は、バリアメタル１６を被覆するスパッタ工程で利用するのと同じスパッタ用のチャンバーでの逆スパッタ工程にて達成されることが好ましい。これにより、処理が確実で早くでき、工程の合理化が達成される。
【００１８】
また、上記バリアメタル１６として、Ｔａ／ＴａＮ積層の他、ＣｕＮやＴｉＮやＷＮなどを用いることも考えられる。さらに、Ｃｕ層１８は電解メッキによる形成の他、熱ＣＶＤ法による形成、または無電解メッキ法による形成も考えられる。このようなＣｕ層の形成にも、図１（ｂ）に示すような、逆スパッタエッチング部分１５を形成する工程を導入すれば、より均一なバリアメタル形成、Ｃｕの成長に有効である。
【００１９】
なお、本発明に係る実施形態の方法によれば、層間絶縁膜１１の一部を除去することになるので、層間絶縁膜厚及び配線溝１４の深さが従来技術に比べて僅かに小さくなる。仮にこの目減り分で回路設計上支障が出る場合は予め削減分だけ厚い層間絶縁膜１１を形成すればよく、これを考慮に入れて設計をすることは難しいことではない。
【００２０】
以上説明したように、本発明によれば、実質的なビアホール径及び配線溝の幅より大きい縁部領域を有してビアホールへの金属の埋め込みを容易にし、その後、所望の配線溝の幅より大きな縁部領域が削除される。これにより、上層導電領域はショートマージンの拡大が見込まれ微細化に寄与する。かつビアホールは縁部領域が広いことで低抵抗接続を実現することができる。すなわち、微細なピッチを有していても、ビアホールは縁部領域が広いことで低抵抗接続に優れる半導体装置が実現できる。この結果、微細化に対応しながらビアホール、配線溝への金属の埋め込みを阻害しないデュアルダマシン構造を有する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法における一実施形態の各図。
【図２】一般的な埋め込み配線の形成方法の要部を示す断面図。
【符号の説明】
１１…層間絶縁膜、１２…導電領域部分、１３…ビアホール、１４…配線溝、１５…逆スパッタエッチング部分、１６…バリアメタル、１７…シードＣｕ膜、１８…Ｃｕ層。
【図１】
2004281481.tif 000003
【図２】
2004281481.tif 000004