(57)【要約】【課題】回路設計又はレイアウト設計に誤りがあったときでも、設計の誤りを早期発見でき、開発効率を向上させる。【解決手段】セル配置部１５が、回路設計ファイル記憶部１２及びセル記憶部１１に基づいて、各回路記号とレイアウト対応面積とをもつセルを配置して画面表示させる。配線部１６は、回路設計ファイルに基づいて、配置された各セルの間を個別のレイアウト対応幅をもつ配線により結線して画面表示させる。信号解析部１７は、画面表示された半導体集積回路のうち、指定された箇所に模擬的に電気信号を入力し、各セルの信号処理機能、配線のレイアウト対応幅及び配線長に基づいて、配線遅延を含めて各セル間の信号レベルを解析し、得られた信号レベルを各レベル毎に異なる色で配線上に画面表示させる。よって、回路設計、レイアウト設計及び信号解析の結果を同時に表示でき、上記課題を解決できる。【選択図】    図１
2004318316.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の回路設計とレイアウト設計とを画面表示を用いて支援するための半導体設計支援装置であって、
予め各回路記号、レイアウト対応情報及び信号処理機能の組からなる複数のセルが記憶されたセル記憶手段と、
前記回路設計の結果を含む回路設計ファイルが指定されたとき、この回路設計ファイル及び前記セル記憶手段に基づいて、各回路記号とレイアウト対応情報とをもつセルを配置し、この配置結果を画面表示させるセル配置手段と、
前記回路設計ファイルに基づいて、前記配置された各セルの間を個別の配線レイアウト対応情報をもつ配線により結線し、この結線結果を画面表示させる配線手段と、
前記配置結果及び結線結果により画面表示された半導体集積回路のうち、指定された箇所に模擬的に電気信号を入力する模擬入力手段と、
前記入力された電気信号、前記各セルの信号処理機能、前記配線の配線レイアウト対応情報及び配線長に基づいて、配線遅延を含めて各セル間の信号レベルを解析し、得られた信号レベルを各レベル毎に異なる色で配線上に画面表示させる信号レベル解析手段と、を備えたことを特徴とする半導体設計支援装置。
【請求項２】
請求項１に記載の半導体設計支援装置において、
入力された指示に基づいて、前記解析された半導体集積回路を編集し、得られた編集結果に対して前記信号レベル解析手段を再実行させるための編集手段、を備えたことを特徴とする半導体設計支援装置。
【請求項３】
請求項１又は請求項２に記載の半導体設計支援装置において、
前記レイアウト対応情報は、セル面積情報を含むことを特徴とする半導体設計支援装置。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載の半導体設計支援装置において、
前記配線レイアウト対応情報は、配線幅情報を含むことを特徴とする半導体設計支援装置。
【請求項５】
半導体集積回路の回路設計とレイアウト設計とを画面表示を用いて支援するための半導体設計支援方法であって、
予め各回路記号、レイアウト対応情報及び信号処理機能の組からなる複数のセルが記憶されたセル記憶手段を準備する工程と、
前記回路設計の結果を含む回路設計ファイルが指定されたとき、この回路設計ファイル及び前記セル記憶手段に基づいて、各回路記号とレイアウト対応情報とをもつセルを配置し、この配置結果を画面表示させる工程と、
前記回路設計ファイルに基づいて、前記配置された各セルの間を個別の配線レイアウト対応情報をもつ配線により結線し、この結線結果を画面表示させる工程と、
前記配置結果及び結線結果により画面表示された半導体集積回路のうち、指定された箇所に模擬的に電気信号を入力する工程と、
前記入力された電気信号、前記各セルの信号処理機能、前記配線の配線レイアウト対応情報及び配線長に基づいて、配線遅延を含めて各セル間の信号レベルを解析し、得られた信号レベルを各レベル毎に異なる色で配線上に画面表示させる工程と、を備えたことを特徴とする半導体設計支援方法。
【請求項６】
請求項５に記載の半導体設計支援方法において、
入力された指示に基づいて、前記解析された半導体集積回路を編集し、得られた編集結果に対して前記信号レベルを再び解析する工程、を備えたことを特徴とする半導体設計支援方法。
【請求項７】
請求項５又は請求項６に記載の半導体設計支援方法において、
前記レイアウト対応情報は、セル面積情報を含むことを特徴とする半導体設計支援方法。
【請求項８】
請求項５乃至請求項７のいずれか１項に記載の半導体設計支援方法において、
前記配線レイアウト対応情報は、配線幅情報を含むことを特徴とする半導体設計支援方法。
【請求項９】
半導体集積回路の回路設計とレイアウト設計とを画面表示を用いて支援するための半導体設計支援装置に用いられるプログラムであって、
前記半導体設計支援装置のコンピュータを、
予め各回路記号、レイアウト対応情報及び信号処理機能の組からなる複数のセルが記憶されたセル記憶手段を準備する手段、
前記回路設計の結果を含む回路設計ファイルが指定されたとき、この回路設計ファイル及び前記セル記憶手段に基づいて、各回路記号とレイアウト対応情報とをもつセルを配置し、この配置結果を画面表示させる手段、
前記回路設計ファイルに基づいて、前記配置された各セルの間を個別の配線レイアウト対応情報をもつ配線により結線し、この結線結果を画面表示させる手段、
前記配置結果及び結線結果により画面表示された半導体集積回路のうち、指定された箇所に模擬的に電気信号を入力する手段、
前記入力された電気信号、前記各セルの信号処理機能、前記配線の配線レイアウト対応情報及び配線長に基づいて、配線遅延を含めて各セル間の信号レベルを解析し、得られた信号レベルを各レベル毎に異なる色で配線上に画面表示させる手段、として機能させるためのプログラム。
【請求項１０】
請求項９に記載のプログラムにおいて、
前記半導体設計支援装置のコンピュータを、入力された指示に基づいて、前記解析された半導体集積回路を編集し、得られた編集結果に対して前記信号レベル解析手段を再実行させるための編集手段、として機能させるためのプログラム。
【請求項１１】
請求項９又は請求項１０に記載のプログラムにおいて、
前記レイアウト対応情報は、セル面積情報を含むことを特徴とするプログラム。
【請求項１２】
請求項９乃至請求項１１のいずれか１項に記載のプログラムにおいて、
前記配線レイアウト対応情報は、配線幅情報を含むことを特徴とするプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計を支援するための半導体設計支援装置、方法及びプログラムに関する。
【０００２】
【従来の技術】
半導体集積回路の設計手法には、論理設計・回路設計・母体設計・セル設計・パターン設計などの様々な設計工程が含まれている。各設計工程は、大別すると、回路設計とレイアウト設計との２種類に分類される。
【０００３】
ここで、回路設計は、部品を決定し、部品間の接続方法を決定するものである。一方、レイアウト設計は、回路設計により決定された接続方法を実際の部品の形状や配線長を考慮して一定体積内に収める方法を決定するものである。
【０００４】
このような２種類の設計は、専門を異とする設計者がそれぞれ専用のツールを使って実行される。この結果、一方の設計に誤りがあった際に、他方の工程を遅らせる必要があり、また、原因不明の不具合が発生した際に、いずれの設計に誤りがあるかの調査等の時間を要している。このように、２種類の設計は、開発効率を低下させ易い傾向にある。
【０００５】
また、回路設計情報だけでは、部品間の正確な配線距離や配線間の容量を推測することが困難であるため、配線遅延を含めた正確なシミュレーションを実行できない状況にある。一方、レイアウト設計情報だけでは、回路がもつ論理的機能のシミュレーションを実行できない状況にある。
【０００６】
このため、回路設計後にレイアウト設計を行なう際に、予め配線遅延を調整するための制約情報ファイルを用いた半導体集積回路の設計方法が知られている（例えば、特許文献１参照。）。
【０００７】
【特許文献１】
特開２０００−３２２４６２号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、以上のような半導体集積回路の設計方法は、通常は特に問題は無いが、回路設計又はレイアウト設計に誤りがあった際に、前述同様に開発効率を低下させ易いと考えられる。
【０００９】
本発明は上記実情を考慮してなされたもので、回路設計又はレイアウト設計に誤りがあったときでも、設計の誤りを早期発見でき、開発効率を向上し得る半導体設計支援装置、方法及びプログラムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
第１の発明は、半導体集積回路の回路設計とレイアウト設計とを画面表示を用いて支援するための半導体設計支援装置であって、予め各回路記号、レイアウト対応情報及び信号処理機能の組からなる複数のセルが記憶されたセル記憶手段と、前記回路設計の結果を含む回路設計ファイルが指定されたとき、この回路設計ファイル及び前記セル記憶手段に基づいて、各回路記号とレイアウト対応情報とをもつセルを配置し、この配置結果を画面表示させるセル配置手段と、前記回路設計ファイルに基づいて、前記配置された各セルの間を個別の配線レイアウト対応情報をもつ配線により結線し、この結線結果を画面表示させる配線手段と、前記配置結果及び結線結果により画面表示された半導体集積回路のうち、指定された箇所に模擬的に電気信号を入力する模擬入力手段と、前記入力された電気信号、前記各セルの信号処理機能、前記配線の配線レイアウト対応情報及び配線長に基づいて、配線遅延を含めて各セル間の信号レベルを解析し、得られた信号レベルを各レベル毎に異なる色で配線上に画面表示させる信号レベル解析手段と、を備えた半導体設計支援装置である。
【００１１】
従って、第１の発明は、回路設計の結果をレイアウト対応情報をもつ各セルと配線レイアウト対応情報をもつ配線とにより画面表示すると共に、信号レベルの解析結果を各レベル毎に異なる色で配線上に画面表示する構成により、回路設計、レイアウト設計及び信号解析の結果を関連付けて表示させるので、回路設計又はレイアウト設計に誤りがあったときでも、設計の誤りを早期発見でき、開発効率を向上させることができる。
【００１２】
なお、第１の発明は、名称を「装置」として表現したが、これに限らず、「システム」、「方法」、「コンピュータ読取り可能な記憶媒体」又は「プログラム」といった他の名称で表現しても良いことは言うまでもない。
【００１３】
例えば、名称を「システム」として表現する場合、第１の発明は、「半導体集積回路の回路設計とレイアウト設計とを画面表示を用いて支援するための半導体設計支援システムであって、…セル記憶装置と、このセル記憶装置に接続された設計支援装置とを備えており、前記設計支援装置は、…セル配置手段と、…配線手段と、…模擬入力手段と、…信号レベル解析手段と、を備えたことを特徴とする半導体設計支援システム。」として表現される。
【００１４】
また、名称を「コンピュータ読取り可能な記憶媒体」として表現する場合、第１の発明は、「半導体集積回路の回路設計とレイアウト設計とを画面表示を用いて支援するための半導体設計支援装置に用いられるプログラムが記憶されたコンピュータ読取り可能な記憶媒体であって、前記半導体設計支援装置のコンピュータを、…セル記憶手段を準備する手段、…この配置結果を画面表示させる手段、…この結線結果を画面表示させる手段、…模擬的に電気信号を入力する手段、…異なる色で配線上に画面表示させる手段、として機能させるためのプログラムが記憶されたコンピュータ読取り可能な記憶媒体。」として表現される。
【００１５】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照して説明する。
図１は本発明の一実施形態に係る半導体設計支援装置の構成を示すブロック図である。この半導体設計支援装置は、セル記憶部１１、回路設計ファイル記憶部１２、レイアウト回路ＤＢ（ｄａｔａｂａｓｅ）１３、入力部１４、セル配置部１５、配線部１６、信号解析部１７、制御部１８及び表示部１９を備えている。なお、この半導体設計支援装置は、ハードウェア構成のみ、又はハードウェアとソフトウェアとの組合せ構成により実現可能であるが、ソフトウェアにより構成される部分は、対応する機能を実現させるためのプログラムが予め記憶媒体又はネットワークから半導体設計支援装置のコンピュータにインストールされて実現される。
【００１６】
ここで、セル記憶部１１は、制御部１８から読出／書込可能なメモリであり、予め「各回路記号」、「レイアウト対応面積（セル面積情報）を含むレイアウト対応情報」及び「信号処理機能」の組からなる複数のセルが記憶されたものであり、具体的には図２に示すように、部品名毎に、回路記号をレイアウト対応面積（破線の枠）で囲った記号（レイアウト対応面積付き回路記号）と、入力・出力間の電位の論理的な関連を示す信号処理機能（論理式）とが記憶されている。なお、セル記憶部１１としては、大きさ，形状（レイアウト対応面積付き記号）や電位（信号処理機能）などの情報に限らず、材質等、任意の情報を記憶させてもよい。
【００１７】
ここで、レイアウト対応面積とは、半導体ウェハ上で当該セルが占める面積の枠に対応したレイアウト図面上で当該セルが占める面積の枠であり、半導体ウェハ上の寸法に対するレイアウト図面の寸法の倍率に応じて表現される。これにより、レイアウト対応面積付き回路記号は、従来の回路記号のシンボル機能を維持したまま、レイアウトを表現可能となっている。
【００１８】
例えば、図２に示した“ＡＮＤ”記号は、「２入力論理積回路」を意味する回路記号であると同時に、破線の枠により、ＡＮＤ回路を半導体ウェハ上に形成した際の面積を表現している。
【００１９】
回路設計ファイル記憶部１２は、制御部１８から読出／書込可能なメモリであり、図３に模式的に示すように、ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ  ：  ハードウェア記述言語）等の言語で記述された回路設計の結果を含む回路設計ファイルが記憶されるものである。
【００２０】
レイアウト回路ＤＢ１３は、制御部１８から読出／書込可能なメモリであり、図４に模式的に示すように、セル配置部１５によるセルの配置結果と配線部１６による配線の接続結果とからなる半導体集積回路の情報が記憶されるものであり、具体的には、各セル毎にセル記憶部１１の内容（部品名、レイアウト対応面積付き回路記号、信号処理機能）とセルの配置位置とが記憶され、且つ各配線毎に「レイアウト対応幅（配線幅情報）を含む配線レイアウト対応情報」、「経路（又は配線形状と配置位置）」及び「材質（例、アルミニウム（Ａｌ），銅（Ｃｕ）等）」が記憶される。なお、部品名及び信号処理機能は、図４には示していないが、レイアウト回路ＤＢ１３に記憶されている。
【００２１】
ここで、レイアウト対応幅は、図５に太線で模式的に示すように、半導体ウェハ上で当該配線が占める幅に対応したレイアウト図面上で当該配線が占める幅であり、半導体ウェハ上の寸法に対するレイアウト図面の寸法の倍率に応じて表現される。これにより、レイアウト対応幅は、接続の表現機能を維持したまま、レイアウト及び配線遅延を表現可能となっている。なお、従来の配線は、図６に示すように、接続の表現機能はあるが、幅が無いので、レイアウト及び配線遅延を表現不可能である。
【００２２】
入力部１４は、操作者及び外部データと制御部１８との間のインターフェイス機能をもつ装置であり、例えば、マウス、キーボード、ネットワークとの通信装置、及び記憶媒体の読出／書込装置、などが使用可能となっている。
【００２３】
セル配置部１５は、回路設計ファイルが指定されたとき、この回路設計ファイル及びセル記憶部１１に基づいて、各回路記号とレイアウト対応面積とをもつセルを配置する機能と、この配置結果を表示部１９に画面表示させる機能とをもっている。
【００２４】
また、セル配置部１５は、編集の際には、セル記憶部１１のレイアウト対応面積付き記号を一覧表示する機能と、入力された指示に基づいて、一覧表示中のセルをレイアウト画面に割付ける機能とをもっている。
【００２５】
配線部１６は、回路設計ファイル記憶部１２内の回路設計ファイルに基づいて、セル配置部１４により配置された各セルの間を個別のレイアウト対応幅をもつ配線により結線する機能と、この結線結果を表示部１９に画面表示させる機能とをもっている。
【００２６】
信号解析部１７は、配置結果及び結線結果により画面表示された半導体集積回路のうち、指定された箇所に模擬的に電気信号（又は初期値）を入力する機能と、入力された電気信号、各セルの信号処理機能、配線のレイアウト対応幅及び配線長（及び必要により材質）に基づいて、配線遅延を含めて各セル間の信号レベルをシミュレーションして解析する機能と、得られた信号レベルを各レベル毎に異なる色で配線上に重ねて画面表示させるように表示部１９を制御する機能とをもっている。
【００２７】
ここで、信号レベルは、例えば２レベルの場合、高（Ｈ）レベルの電位と、低（Ｌ）レベルの電位とに対応している。なお、信号解析部１７は、色表示に限らず、文字・記号等の任意の手法で信号レベルを表示させても良い。また、信号レベルを求めるためのシュミレーション自体は、周知のアルゴリズムを使用可能である。
【００２８】
制御部１８は、操作者による入力部１４の操作に基づいて、各部１１〜１７を制御する機能と、制御の結果、得られた情報を表示部１９に送出する機能とをもっている。
【００２９】
表示部１９は、制御部１８から送出された情報を表示する機能を有し、例えばＣＲＴ、ＬＣＤ又はプロジェクタ等の任意の表示装置が使用可能となっている。
【００３０】
次に、図７を用いて、以上のように構成された半導体回路設計支援装置の動作を説明する。
いま、セル記憶部１１には、予め各回路記号、レイアウト対応面積及び信号処理機能の組からなる複数のセル情報が記憶されているとする。
ここで、半導体回路設計支援装置は、操作者の操作により起動されたとする。
【００３１】
次に、制御部１８は、操作者による入力部１４の操作により、回路設計の結果を含む回路設計ファイルを入力部１４から読み込んで回路設計ファイル記憶部１２に書込む（ＳＴ１）。
【００３２】
続いて、制御部１８は、操作者による入力部１４の操作により、回路設計ファイル記憶部１２内の回路設計ファイルを指定し、セル配置部１５及び配線部１６を起動する。
【００３３】
セル配置部１５は、指定された回路設計ファイル及びセル記憶部１２に基づいて、各回路記号とレイアウト対応面積とをもつセルを配置し（ＳＴ２）、この配置結果を制御部１８を介してレイアウト回路ＤＢ１３に記憶させると共に表示部１９の画面に表示させる。
【００３４】
また、配線部１６は、回路設計ファイルに基づいて、配置された各セルの間を個別のレイアウト対応幅をもつ配線により結線し（ＳＴ３）、この結線結果を制御部１８を介してレイアウト回路ＤＢ１３に記憶させると共に表示部１９の画面に表示させる。
【００３５】
これにより、各回路記号とレイアウト対応面積とをもつセル及びレイアウト対応幅をもつ配線からなる半導体集積回路が表示部１９の画面に表示される。
【００３６】
次に、制御部１８は、操作者による入力部１４の操作により、画面表示中の半導体集積回路のうち、いずれかの箇所を指定し、信号解析部１７を起動する。
【００３７】
信号解析部１７は、この指定された箇所に模擬的に電気信号を入力し（ＳＴ４）、この電気信号と、セル記憶部１１内の各セルの信号処理機能、配線のレイアウト対応幅及び配線長に基づいて、配線遅延を含めて各セル間の信号レベルをシミュレーションにより解析する（ＳＴ５）。
【００３８】
しかる後、信号解析部１７は、得られた信号レベルを制御部１８及び表示部１９を介して各レベル毎に異なる色で配線上に画面表示させる（ＳＴ６）。
【００３９】
この状態で、半導体回路設計支援装置は、編集の有無を判定し（ＳＴ７）、編集が無いときにはステップＳＴ７の判定を継続しながら待機する。
【００４０】
また、編集があるとき、セル配置部１５及び配線部１６は、入力部１４から制御部１８を介して入力された指示に基づいて、解析された半導体集積回路を編集し、編集結果をレイアウト回路ＤＢ１３に更新記憶させる（ＳＴ８）。なお、ステップＳＴ７，ＳＴ８の編集処理は、ステップＳＴ３の配線処理の後で、ステップＳＴ４の信号解析部１７の処理の前に行なっても良いことは言うまでもない。
【００４１】
このとき、セル配置部１５及び配線部１６は、編集時に、回路における接続・切断又はセルの変更があるか否かを判定し（ＳＴ９）、変更が無いときには待機し、変更があるときにはステップＳＴ５に戻って信号解析部１７を再実行させる。
【００４２】
信号解析部１７は、得られた編集結果に対してシミュレーションを再実行し、得られた信号レベルを各レベル毎に異なる色で配線上に画面表示させる。なお、ステップＳＴ９にて、セルの位置を移動させた編集により、接続・切断又はセル自体の変更が無いと判定される場合でも、配線遅延を含めて再度シミュレーションを実行したい場合には、操作者の操作により、信号解析部１７を実行させればよい。
【００４３】
上述したように本実施形態によれば、回路設計の結果をレイアウト対応面積をもつ各セルとレイアウト対応幅をもつ配線とにより画面表示すると共に、信号レベルの解析結果を各レベル毎に異なる色で配線上に画面表示する構成により、回路設計、レイアウト設計及び信号解析の結果を関連付けて表示させるので、回路設計又はレイアウト設計に誤りがあったときでも、設計の誤りを早期発見でき、開発効率を向上させることができる。
【００４４】
また、回路設計、レイアウト設計及び信号解析の結果を関連付けて表示させるので、未熟な設計者の技能向上にも寄与することができる。
【００４５】
補足すると、従来の設計手法は、回路設計、レイアウト設計、信号解析が個別に実行されるため、設計に誤りがあった際に、誤りの箇所を早期発見できず、開発効率を低下させ易いものである。
【００４６】
一方、本実施形態は、セル記憶部１１及びレイアウト回路ＤＢ１３が各セル毎に信号処理機能（電位に関する論理的な関連情報）を保持する構成により、回路設計、レイアウト設計及び信号解析の結果を同時に表示できるので、誤りの箇所を早期発見し易いものとなっている。
【００４７】
なお、上記各実施形態に記載した手法は、コンピュータに実行させることのできるプログラムとして、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスクなど）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤなど）、光磁気ディスク（ＭＯ）、半導体メモリなどの記憶媒体に格納して頒布することもできる。
【００４８】
また、この記憶媒体としては、プログラムを記憶でき、かつコンピュータが読み取り可能な記憶媒体であれば、その記憶形式は何れの形態であっても良い。
【００４９】
また、記憶媒体からコンピュータにインストールされたプログラムの指示に基づきコンピュータ上で稼働しているＯＳ（オペレーティングシステム）や、データベース管理ソフト、ネットワークソフト等のＭＷ（ミドルウェア）等が本実施形態を実現するための各処理の一部を実行しても良い。
【００５０】
さらに、本発明における記憶媒体は、コンピュータと独立した媒体に限らず、ＬＡＮやインターネット等により伝送されたプログラムをダウンロードして記憶または一時記憶した記憶媒体も含まれる。
【００５１】
また、記憶媒体は１つに限らず、複数の媒体から本実施形態における処理が実行される場合も本発明における記憶媒体に含まれ、媒体構成は何れの構成であっても良い。
【００５２】
尚、本発明におけるコンピュータは、記憶媒体に記憶されたプログラムに基づき、本実施形態における各処理を実行するものであって、パソコン等の１つからなる装置、複数の装置がネットワーク接続されたシステム等の何れの構成であっても良い。
【００５３】
また、本発明におけるコンピュータとは、パソコンに限らず、情報処理機器に含まれる演算処理装置、マイコン等も含み、プログラムによって本発明の機能を実現することが可能な機器、装置を総称している。
【００５４】
なお、本願発明は、上記各実施形態に限定されるものでなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合、組み合わされた効果が得られる。さらに、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合には、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００５５】
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００５６】
【発明の効果】
以上説明したように本発明によれば、回路設計又はレイアウト設計に誤りがあったときでも、設計の誤りを早期発見でき、開発効率を向上できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体設計支援装置の構成を示すブロック図である。
【図２】同実施形態におけるセル記憶部の構成例を示す模式図である。
【図３】同実施形態における回路設計ファイルの一例を示す模式図である。
【図４】同実施形態におけるレイアウト回路ＤＢの構成例を示す模式図である。
【図５】同実施形態におけるレイアウト対応幅を説明するための模式図である。
【図６】図５との比較のために従来の配線を示す模式図である。
【図７】同実施形態における動作を説明するためのフローチャートである。
【符号の説明】
１１…セル記憶部、１２…回路設計ファイル記憶部、１３…レイアウト回路ＤＢ、１４…入力部、１５…セル配置部、１６…配線部、１７…信号解析部、１８…制御部、１９…表示部。
【図１】
2004318316.tif 000003
【図２】
2004318316.tif 000004
【図３】
2004318316.tif 000005
【図４】
2004318316.tif 000006
【図５】
2004318316.tif 000007
【図６】
2004318316.tif 000008
【図７】
2004318316.tif 000009