(57)【要約】【課題】十分な駆動電流と優れたカットオフ特性を得ることが可能なＦｉｎ型ＭＩＳＦＥＴの提供。【解決手段】絶縁膜２と、絶縁膜上に形成された導電性の一対のソース・ドレイン領域６，７と、ソース・ドレイン領域間に形成された半導体領域３であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、ゲート長方向と半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、絶縁膜側の脚部３ａと脚部３ｂ上に形成された脚部３ａよりもゲート幅方向に広い幅広部３ｂとを備える半導体領域と、脚部の側面、幅広部の脚部との接面を除く下面および幅広部の側面を覆うゲート絶縁膜と、ゲート絶縁膜を介して、脚部の側面、幅広部の脚部との接面を除く下面および幅広部の側面を覆うゲート電極を備えることを特徴とする半導体装置を提供する。【選択図】  図１
2004281845.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜と、
前記絶縁膜上に形成された導電性の一対のソース・ドレイン領域と、
前記一対のソース・ドレイン領域間に形成された半導体領域であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、前記ゲート長方向と前記半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、前記絶縁膜側の脚部と前記脚部上に形成された前記脚部よりもゲート幅方向に広い幅広部とを備える前記半導体領域と、
前記脚部の側面、前記幅広部の前記脚部との接面を除く下面および前記幅広部の側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記脚部の側面、前記幅広部の前記脚部との接面を除く下面および前記幅広部の側面を覆うゲート電極を備えることを特徴とする半導体装置。
【請求項２】
前記ソース・ドレイン領域間の長さＬｅｆｆに対し、前記幅広部のゲート幅方向の最大幅ＷがＬｅｆｆ≧Ｗの関係にあることを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁膜と、
前記絶縁膜上に形成された導電性の一対のソース・ドレイン領域と、
前記一対のソース・ドレイン領域間に形成された半導体領域であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、前記ゲート長方向と前記半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、前記ゲート幅方向に閉口な断面が台形をなし、上面から下面にわたり幅が単調に減少する半導体領域と、
前記半導体領域の側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記中央領域の側面を覆うゲート電極とを備えることを特徴とする半導体装置。
【請求項４】
前記一対のソース・ドレイン領域の上面に、ソース電極およびドレイン電極を備えることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
絶縁膜上に半導体領域を形成する工程と、
前記半導体領域の前記絶縁膜側を下部とし、前記下部より上を上部とし、前記上部の側面および上面を覆う絶縁体マスクを形成する工程と、
前記絶縁体マスクが形成されずにある前記半導体領域下部の側部をエッチング除去する工程と、
前記一部がエッチング除去された下部側面と、前記上部のうち前記下部との接面を除く一対の下面、前記上部の側面および上面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極を形成する工程と、
前記半導体領域に隣接する導電性の一対のソース・ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属／絶縁体／半導体接合を持つ電界効果トランジスタに関し、絶縁膜上に形成された半導体領域の側面と上面にゲート絶縁膜を介してゲート電極が形成されたフィン型電界効果トランジスタとその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピューターや通信機器など各種モバイル機器の高性能化により、大規模集積回路（ＬＳＩ）が担う役割はますます重要になりつつある。ＬＳＩの性能を向上させるには、ＬＳＩを構成する金属／絶縁体／半導体接合を持つ電界効果トランジスタ（ＭＩＳＦＥＴ）を高性能化する必要がある。
【０００３】
ＭＩＳＦＥＴの高性能化とは、駆動電流の増加、閾値電圧の制御、寄生抵抗／寄生容量の低減、カットオフ特性の向上等を指す。高性能化は素子を微細化することによって行われてきており、近年ではＭＩＳＦＥＴのゲート長（チャネル寸法、ゲート寸法ともいう）は数１０ｎｍの長さに近づいている。しかし、このようにチャネル長が短くなると、短チャネル効果によってリーク電流が増加し、ＭＩＳＦＥＴの特性が劣化するという問題が顕在化してくる。
【０００４】
ここで、平面型のＭＩＳＦＥＴでは、ゲート長は短冊形状を持つゲート電極の短辺の長さに等しい。ゲートの短辺方向、つまりゲート長方向にはＭＩＳＦＥＴのソース・ドレイン領域が形成される。また、短冊形状のゲート電極の長辺（実際は、長辺のうち半導体基板上にある部分）はゲート幅と呼ばれ、ゲート幅方向のゲート電極端部は一般に素子分離領域に形成される。つまり、短冊形状のゲート幅方向とゲート長方向はほぼ直角の関係をなす。
【０００５】
ＭＩＳＦＥＴの絶縁体として酸化膜を用いたのがＭＯＳＦＥＴである。短チャネル効果を抑制するためにゲート酸化膜を薄くしたり、チャネル部の不純物濃度を１０１８個／ｃｍ３程度まで高濃度化したりして、ソース・ドレイン領域間のパンチスルーを防止することなどが行われてきた。
【０００６】
しかし、信頼性を保証できる最大許容電界の制限から、ゲート酸化膜の膜厚を必要以上に薄くすることはできない。また、過度のチャネル不純物濃度の高濃度化は、チャネル領域での高濃度不純物散乱による駆動電流の飽和をもたらし、チャネル長を短くしても駆動電流が増加しないという問題が顕著になってきている。また、微細化によるゲート電極の高抵抗化やソース／ドレイン間の寄生抵抗の増加も問題となっている。
【０００７】
このような事情から、Ｆｉｎ型ＭＯＳＦＥＴ構造が提案された（非特許文献１および２参照）。Ｆｉｎ型ＭＯＳＦＥＴは、半導体基板に形成された埋め込み酸化膜上に、略直方体の半導体層が形成され、少なくとも半導体層の中央部の両側面をチャネル領域として使用する構造である。半導体層の長手方向の両側には一対のソース・ドレイン領域が形成され、これらに挟まれた半導体層の中央部がチャネル領域として用いられる。
【０００８】
チャネルは半導体層の中央部の両側面（時には上面も）に形成される。ゲート酸化膜を介してゲート電極が形成される。従って、直方体形状の半導体層ではゲート長方向は半導体層の長手方向に略等しいといえる。非特許文献１には、半導体層の中央部の両側面のみにチャネルが形成されるＦｉｎ型ＭＯＳＦＥＴが開示されている。また、非特許文献２には、中央部の両側面と上面にチャネルが形成されるＦｉｎ型ＭＯＳＦＥＴが開示されている。
【０００９】
このＦｉｎ型ＭＯＳＦＥＴは両側面に形成されるチャネル領域を用いるため、同じ素子サイズの平面型ＭＯＳＦＥＴより多くの駆動電流が得られることが特徴として挙げられる。ここで、平面型ＭＯＳＦＥＴとは、チャネル領域とソース・ドレイン領域とが基板表面に並んで形成されたＭＯＳＦＥＴである。また、Ｆｉｎ型ＭＯＳＦＥＴの第二の利点として、チャネル領域に対するゲート電圧の制御性が向上する点が挙げられる。
【００１０】
このように平面型より優れた特性を得られるＦｉｎ型ＭＯＳＦＥＴであるが、ゲート長（ソース・ドレイン領域間の距離）が短くなると、リーク電流の発生が問題となる。
【００１１】
【非特許文献１】
Ｂ．Ｙｕ  ｅｔｃ．  （Ａｄｖａｎｃｅｄ  Ｍｉｃｒｏ  Ｄｅｖｉｃｅｓ），  ”ＦｉｎＦＥＴ  Ｓｃａｌｉｎｇ  ｔｏ  １０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ”，  ＩＥＤＭ２００２，  ｐｐ２５１−２５４．
【００１２】
【非特許文献２】
Ｊ．Ｋｄｚｉｅｒｓｋｉ  ｅｔｃ．，  ”Ｍｅｔａｌ−ｇａｔｅ  ＦｉｎＦＥＴ  ａｎｄ  ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ  ＳＯＩ  ｄｅｖｉｃｅｓ  ｕｓｉｎｇ  ｔｏｔａｌ  ｇａｔｅ  ｓｉｌｉｃｉｄａｔｉｏｎ”，  ＩＥＤＭ２００２，  ｐｐ２４７−２５０．
【００１３】
【発明が解決しようとする課題】
以上のように、ＬＳＩの高性能化を進めるためにはＭＯＳＦＥＴの微細化が必要不可欠である。しかし、駆動電流の増加とカットオフ特性の向上の両立はますます困難になりつつある。
【００１４】
本発明はこのような背景に鑑みて、ＭＩＳＦＥＴの駆動電流とリーク電流を独立に制御することにより、駆動電流の増加とカットオフ特性の向上の両立を可能とする半導体装置ならびにその製造方法を提供することを課題の一つとする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一は、絶縁膜と、絶縁膜上に形成された導電性の一対のソース・ドレイン領域と、一対のソース・ドレイン領域間に形成された半導体領域であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、ゲート長方向と前記半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、絶縁膜側の脚部と脚部上に形成された脚部よりもゲート幅方向に広い幅広部とを備える半導体領域と、脚部の側面、幅広部の脚部との接面を除く下面および幅広部の側面を覆うゲート絶縁膜と、ゲート絶縁膜を介して、脚部の側面、幅広部の脚部との接面を除く下面および幅広部の側面を覆うゲート電極を備えることを特徴とする半導体装置を提供する。
【００１６】
また、本発明の第二は、絶縁膜と、絶縁膜上に形成された導電性の一対のソース・ドレイン領域と、一対のソース・ドレイン領域間に形成された半導体領域であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、ゲート長方向と半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、ゲート幅方向に閉口な断面が台形をなし上面から下面にわたり幅が単調に減少する半導体領域と、半導体領域の側面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して、中央領域の側面を覆うゲート電極とを備えることを特徴とする半導体装置を提供する。
【００１７】
また、本発明の第三は、絶縁膜上に半導体領域を形成する工程と、半導体領域の絶縁膜側を下部とし、下部より上を上部とし、上部の側面および上面を覆う絶縁体マスクを形成する工程と、絶縁体マスクが形成されずにある半導体領域下部の側部をエッチング除去する工程と、一部がエッチング除去された下部側面と、上部のうち下部との接面を除く一対の下面、上部の側面および上面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を覆うゲート電極を形成する工程と、半導体領域に隣接する導電性の一対のソース・ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【００１８】
【発明の実施の形態】
次に、本発明の各実施の形態について図面を参照しつつ説明する。なお、実施の形態や実施例を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。
【００１９】
また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。なお、以降、ｎ型ＭＯＳＦＥＴについて説明するが、ｐ型ＭＯＳＦＥＴについても同様に実施することができ、同様の機能・効果を得ることができる。
【００２０】
（第１の実施の形態）
図１（ａ）および（ｂ）は、本発明の第１の実施の形態に関わるＦｉｎ型ＭＯＳＦＥＴを説明するための断面図である。図１（ａ）は、Ｆｉｎ型ＭＯＳＦＥＴのゲート長方向の断面を示す。また、図１（ｂ）は図１（ａ）のＡ−Ａ’断面を示す。
【００２１】
第１の実施の形態に関わるＦｉｎ型ＭＯＳＦＥＴは、基板１とこの基板１上に設けられた絶縁膜２と絶縁膜２上に形成された直方体形状の半導体層を備える。この半導体層は、中央領域３とこの中央領域３をチャネル長方向から挟む一対のソース・ドレイン領域６，７を備える。
【００２２】
中央領域３は、チャネルが形成される半導体領域である。中央領域３は、埋め込み酸化膜２上の脚部３ａと脚部３ａの上に形成された幅広部３ｂを備える。また、半導体領域３の両側面および上面にはゲート絶縁膜４を介してゲートポリ５が形成されている。
【００２３】
尚、半導体層の平面形状は必ずしも直方体である必要はなく、適宜変更可能である。例えば、中央領域３の幅（幅広部３ｂの幅）よりもソース・ドレイン領域６，７の幅を広くしてもよい。ソース・ドレイン領域６，７上には、ソース・ドレイン電極９，１０が形成される。このソース・ドレイン電極９，１０はコンタクト電極であり、配線を介して他の素子に繋げられる。よって、ソース・ドレイン領域６，７の幅を広くすると、電極とのコンタクト面積を広げるなどの工夫ができる。
【００２４】
また、ゲートポリ５上には金属ゲート電極８が形成され、ゲートポリ５はゲート電極８を介してゲート制御線に接続される。このようなゲートコンタクトは、半導体層上で行ってもよいが、ゲートポリを埋め込み酸化膜２上に延在させて、埋め込み酸化膜２上で行うことが望ましい。
【００２５】
ゲートポリ５の制御によりソース・ドレイン領域６，７間にチャネルが形成される。このチャネルは、中央領域３の上面と側面、つまり、脚部３ａの両側面および幅広部３ｂの両側面と上面脚部３ａと重なり部を除く下面に形成される。尚、脚部３ａと幅広部３ｂとの位置関係を図１（ｂ）の状態からずらすことで、チャネルの位置もかえられる。例えば、図１（ｂ）の断面での脚部３ａの位置を左や右に移動してもよい。
【００２６】
また、非特許文献１に記載されているように、中央領域３の上面（図１（ｂ）の例では幅広部３ｂの上面）にチャネルを形成せずともよい。この場合は、中央領域３の上面を覆う絶縁膜を厚くしたり、上面の不純物濃度を制御するなどして、チャネルを形成しないようにすることができる。
【００２７】
尚、基板としては、半導体基板に埋め込み酸化膜２を介して半導体層が形成されたＳＯＩ基板を用いることができる。この実施の形態では、埋め込み酸化膜２上の半導体層を直方体形状に加工して、島状の凸をなす半導体層を形成し、これに中央領域３とソース・ドレイン領域６，７を形成した。半導体層（Ｆｉｎ）は、絶縁膜２の表面に対し垂直に立つ板状とすることもできるし、その厚み（幅）を太らせてもよい。
【００２８】
半導体層の中央領域３は、図１（ｃ）の断面模式図（図１（ａ）のＡ−Ａ’断面に相当）に示すように、上面の幅が下面よりも広く、上面から下面にわたり幅が徐々に狭まった台形とすることもできる。この形状では、ゲート幅方向の半導体層の両側面は絶縁膜２の表面に対しテーパーをなす。
【００２９】
図２に、断面が長方形の中央領域（脚部と幅広部を持たない）を持つ従来のＦｉｎ型ＭＯＳＦＥＴと本実施の形態によるＦｉｎ型ＭＯＳＦＥＴのゲート電圧・ドレイン電流特性をシミュレーションにより求めた結果を示す。
【００３０】
図２（ａ）がドレイン電流を線形表示したものであり、図２（ｂ）がドレイン電流を対数表示したものである。図２（ａ）は特に、駆動電流特性を示すための図であり、図２（ｂ）はカットオフ特性を示す。カットオフ特性は図２（ｂ）中の傾斜領域（−１．５Ｖから−０．５Ｖあたり）、ゲート電圧・ドレイン電流曲線（この部分では実質直線である）の傾きが大きいほど良い。
【００３１】
ここで、従来のＦｉｎ型ＭＯＳＦＥＴの構造は、ゲート長Ｌ  ＝  ２０ｎｍ、実効ゲート長Ｌｅｆｆ  ＝  １６ｎｍ、ゲートポリ不純物濃度Ｎｇ  ＝  １×１０２０ｃｍ−３、中央領域不純物濃度Ｎｓｕｂ  ＝  １×１０１７ｃｍ−３、ソース・ドレイン領域不純物濃度Ｎｅｘ  ＝  ７×１０１９ｃｍ−３、ゲート絶縁膜厚さｔｏｘ  ＝  １．５ｎｍ、Ｆｉｎの高さｈ  ＝  ２０ｎｍ、埋め込み絶縁膜２の厚さｈｂ  ＝  ２００ｎｍとした。また、ドレイン電圧Ｖｄ  ＝  １Ｖで、ゲート幅Ｗ  ＝  １０ｎｍ（図２（ａ）および（ｂ）では○で示す）または２０ｎｍ（図２（ａ）および（ｂ）では□で示す）とした。
【００３２】
また、本実施の形態に関わる構造は、Ｌ  ＝  ２０ｎｍ、Ｌｅｆｆ  ＝  １６ｎｍ、Ｎｇ  ＝  １×１０２０ｃｍ−３、Ｎｓｕｂ  ＝  １×１０１７ｃｍ−３、Ｎｅｘ  ＝  ７×１０１９ｃｍ−３、ｔｏｘ  ＝  １．５ｎｍ、中央領域３の高さｈ  ＝  ２０ｎｍ、幅広部３ｂの幅Ｗ＝２０ｎｍ、ｈｂ  ＝  ２００ｎｍとした。また、ドレイン電圧Ｖｄ  ＝  １Ｖで、脚部３ａの高さｈ０  ＝  １０ｎｍ、脚部３ｂの幅Ｗ０  ＝  １０ｎｍである。すなわち、本実施の形態の中央領域３は、Ｗ  ＝  １０ｎｍの従来構造とＷ  ＝  ２０ｎｍの従来構造とを組み合わせた構造となっている。
【００３３】
図２（ａ）および（ｂ）からわかるように、中央領域３の幅を単純に狭くするとカットオフ特性は向上するが、ゲート幅が短くなるため駆動電流が大幅に減少するという弊害がある。しかし、本実施の形態によれば、Ｗ＝１０ｎｍの従来構造とほぼ同等のカットオフ特性を得ることができ、同時にＷ＝２０ｎｍの従来構造とほぼ同等の駆動電流を得ることができる。このように、本実施の形態によれば、カットオフ特性と駆動電流を両立することができる。
【００３４】
Ｆｉｎ型ＭＩＳＦＥＴでは上面と側面にゲート電極（ゲートポリ）があり、３方向から中央領域の電位の制御を行う。Ｆｉｎ型ＭＩＳＦＥＴのゲート幅を広くするとより多くの電流が取れるメリットがある一方、ゲート電極の中央領域３の内側に対する制御性は幅を広くすると悪くなる。そのため、幅Ｗは実効ゲート長Ｌｅｆｆ≧Ｗとするのが優れた制御性を得るために望ましい。
【００３５】
図３は、本実施の形態において、Ｗ０を１８ｎｍ、１４ｎｍ、１０ｎｍと変えた時の、ゲート電圧・ドレイン電流特性をシミュレーションにより求めた結果である。図３（ａ）がドレイン電流を線形表示したものであり、図３（ｂ）がドレイン電流を対数表示したものである。図３（ａ）は駆動電流特性を示すための図であり、図３（ｂ）はカットオフ特性を示す。
【００３６】
脚部の導入により、カットオフ特性が変化しているにもかかわらず、駆動電流が一定値に保たれていることが分かる。すなわち、本実施の形態によれば、従来技術では不可能であった、駆動電流とカットオフ特性の独立制御および両者の両立が可能になるといえる。
【００３７】
また、本実施の形態では、ゲートポリ５を脚部３ａ脇に形成することで、パンチスルーが発生しやすい脚部３ａの制御性を高めている。つまり、中央領域３の内部に対するゲート電圧の制御性が向上しており、よりパンチスルーの発生しにくい構造が実現できる。
【００３８】
ここで、従来のＦｉｎ型ＭＩＳＦＥＴにおいて半導体層のソース・ドレイン領域間のうち下部中央を絶縁体に置換する構造もパンチスルー低減に有用であるように思える。つまり、下部中央の絶縁膜の脇を半導体としておけば、チャネル領域は減少しないから駆動電流は減少しない。しかし、この構造では、置換した絶縁体周囲へのゲート電極からの制御性は弱いままである。このため、置換した絶縁体周囲でのパンチスルーが従来Ｆｉｎ型ＭＩＳＦＥＴと同様に生じてしまう。
【００３９】
次に、本発明により得られるＦｉｎ型ＭＯＳＦＥＴの製造方法を、図４乃至図２４の断面図を用いて説明する。
【００４０】
まず、図４に示すように、不純物濃度５×１０１５ｃｍ−３程度の面方位（１００）Ｐ型Ｓｉ基板１に対し酸素イオンを注入する。このＳｉ基板１を熱処理することで図５に示すように厚さ２００ｎｍ程度の埋め込み酸化膜（絶縁膜）２とＰ型シリコン層１１を形成する。Ｐ型シリコン層１１表面に予定する半導体層３の平面形状を持つ（例えば、平面形状が長方形の）Ｓｉ３Ｎ４層１２を形成する。この長方形のＳｉ３Ｎ４層１２は、図５の紙面垂直方向に長辺を持ち紙面左右方向に短辺を持つ。
【００４１】
次に、埋め込み酸化膜２の上部のＰ型シリコン層１１に対してＳｉ３Ｎ４層１２をマスクにＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を行い、例えば高さ約２０ｎｍ、長さ約２６０ｎｍ、幅約２０ｎｍ程度の直方体のシリコン層１３および長さ約２０ｎｍ、幅約２０ｎｍ程度のＳｉ３Ｎ４層１２を形成する。尚、シリコン層１３の幅とＳｉ３Ｎ４層１２の幅とは図６の紙面左右方向の幅であり、長さは図６の紙面垂直方向の長さである。また、半導体層１１のＲＩＥのマスクにＳｉ３Ｎ４層１２の形状加工に用いたレジストパターンを用いることも可能である。
【００４２】
次に、シリコン層１３の中央領域３について、上の幅広部３ｂよりも幅の狭い脚部３ａを形成する方法を２つ説明する。
【００４３】
まず、第１の方法を図７乃至図１１を参照しつつ説明する。図７乃至図１１は、中央領域３のチャネル幅方向の断面図である。
【００４４】
まず、図７に示すように、シリコン層１３と埋め込み絶縁膜２上に、絶縁膜であるＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅｄ  Ｇｌａｓｓ）１５を堆積する。その後、Ｓｉ３Ｎ４層１２をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によりＢＰＳＧ層１５を平坦化する。
【００４５】
次に、ＲＩＥエッチバックにより、図８に示すような、ＢＰＳＧ層１５を５〜１０ｎｍ程度の厚さを持つ層１６とする。この後、図９に示すように、熱酸化によりシリコン層１３の両側面にＳｉＯ２膜１７を形成する。
【００４６】
ＳｉＯ２膜１７とＢＰＳＧ層１６は共に絶縁膜であるが、両者のエッチングレートが異なるため、ＢＰＳＧ層１６のみを取り除くことができる。ＢＰＳＧ層１６のみを除去した中央領域３の断面図が図９である。
【００４７】
そして、ＣＤＥなどの等方性の化学的エッチングを行う。すると、シリコン層１３の上部はＳｉ３Ｎ４膜１２やＳｉＯ２膜１７で保護されているのに対し、下部（脚部）は絶縁膜で保護されていないため、図１０に示すように、半導体層３の断面形状はＴ字型となる。ここで、埋め込み絶縁膜２側の半導体層３の部分領域はＴ形状の脚部３ａであり、Ｔ形状の笠部となる半導体層３の部分領域はチャネル幅方向に広がった幅広部３ｂである。
【００４８】
次に、Ｓｉ３Ｎ４層１２およびＳｉＯ２膜１７を除去した後、改めて熱酸化により半導体層３の表面にゲート絶縁膜４を形成すれば、図１１に示す断面構造が得られる。
【００４９】
次に、第２の方法を図１２および図１３を参照しつつ説明する。図１２および図１３は、中央領域３のチャネル幅方向の断面を示す。
【００５０】
まず、図６の構造に対して温度約１０５０度、時間約３０秒程度のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行う。すると、シリコン層１３の側面のほかバーズビーク現象によりＳｉ３Ｎ４層１４とシリコン層１３の界面およびシリコン層１３と埋め込み酸化膜２との界面のうち、酸化雰囲気に触れる角部に酸化膜１８が形成される。この結果、図１３に示すように、シリコン層１３の下面の幅と上面の幅を狭めることができる。
【００５１】
その後、Ｓｉ３Ｎ４層１４およびＳｉＯ２膜１８を除去し、再度熱酸化によりシリコン層１３の表面にゲート絶縁膜４を形成すれば、図１３に示すような断面構造が得られる。図１３では、ゲート絶縁膜４の厚みが増している半導体層３の下側が脚部に相当し、脚部と幅広部の境は点線で示した。ここで、長時間の熱酸化を行う従来方法では、厚いゲート絶縁膜が形成される結果、バーズビークの効果が見えにくくなるため好ましくない。
【００５２】
以上のように、第１および第２の方法のどちらを用いても、半導体層３の脚部３ａと幅広部３ｂを形成することができる。以降は、図１１を用いて以後の製造工程の説明を行う。
【００５３】
半導体層３の脚部３ａと幅広部３ｂを形成した埋め込み酸化膜２の上に、図１４に示すように、多結晶シリコン膜１９を堆積する。この多結晶シリコン膜１９にリンなどの不純物をイオン注入して、不純物濃度７×１０１９ｃｍ−３程度のｎ＋型多結晶シリコン膜１９を形成する。
【００５４】
次に、マスクを用いてゲート形成部にレジスト膜を設け、ＲＩＥによりソース領域・ドレイン領域上の多結晶シリコン膜１９を除去する。その後、レジスト膜を剥離する。すると、ゲート酸化膜４を介して、半導体層の中央領域３の上面と両側面、脚部と重なり合う表面を除くが幅広部の下面を覆う、多結晶シリコン膜よりなるゲート電極５を形成することができる。
【００５５】
図１５（ａ），（ｂ）および（ｃ）は、以上の製造行程の結果得られた構造を示す。図１５（ａ）はチャネル長方向の断面図である。図１５（ｂ）は図１５（ａ）のＡ−Ａ’断面（ソース・ドレイン予定領域）を示し、図１５（ｃ）は図１５（ａ）のＢ−Ｂ’断面（チャネル・ゲート予定領域）を示す。
【００５６】
ここで、図１５（ｂ）のように、ゲート電極５は、シリコン層１３のうちソース・ドレイン予定領域の脚部１３ａの脇に残置している。
【００５７】
次に、図１６（ａ）および（ｂ）に示すように、ソース・ドレイン予定領域およびゲートポリ５にリンなどの不純物をイオン注入する。ここで、図１６（ａ）はシリコン層１３のゲート長方向の断面を示し、図１６（ｂ）は、図１６（ａ）のＡ−Ａ’断面を示す。
【００５８】
そして、注入した不純物の活性化のための熱処理を施して、図１７（ａ）および（ｂ）に示すように、不純物濃度１×１０１９ｃｍ−３程度のｎ＋型のソース・ドレイン領域６，７を形成する。ここで、図１７（ｂ）は図１７（ａ）のＡ−Ａ’断面を示す。
【００５９】
図１７（ａ）のソース・ドレイン領域６，７は埋め込み絶縁膜２に達していないが、不純物イオン注入の注入エネルギーを調整すれば、図１等に示すように埋め込み絶縁膜２上面に達するソース・ドレイン領域６，７を形成することができる。
【００６０】
また、１７（ｂ）に示すように、ソース・ドレイン領域６，７幅広部の庇の下には、多結晶シリコン膜５が残っているため、ＲＩＥにより残存する多結晶シリコン膜５を除去することができる。
【００６１】
そして、図１８（ａ）および（ｂ）に示すように、多結晶シリコン膜５、埋め込み酸化膜２、シリコン層１３およびゲート電極５を覆う素子分離用の絶縁膜２０を形成する。ここで、図１８（ｂ）は、図１８（ａ）のＡ−Ａ’断面である。さらに、絶縁膜２０にソース・ドレイン領域６，７につながる電極用のコンタクトホールを形成し、このコンタクトホールに金属配線２１を埋め込んでソース・ドレイン領域６，７との接続をとる。ゲート電極５についても同様に、コンタクトホールを形成して金属配線を形成する（図示せず）。
【００６２】
以上により、第１の実施の形態のＦｉｎ型ＭＯＳＦＥＴが完成する。その後、上記金属配線を介して他の素子との接続をとり、半導体集積回路装置が完成する。
【００６３】
次に、図１（ｃ）の断面形状を形成する方法を説明する。
【００６４】
図４および図５を用いて説明した製造工程を経た後、Ｓｉ３Ｎ４層１２をマスクに用いて異方性エッチングを２度にわたり行う。つまり、シリコン層１１に入射するエッチング粒子の異方性の向きが、図５における絶縁膜２の表面の法線から右側に傾斜したエッチングと、左側に傾斜したエッチングを行う。すると、シリコン層１１のチャネル予定領域を図３（ｃ）に示す断面形状を備えた中央領域３とすることができる。このような断面形状を形成した後、ゲート絶縁膜、ゲート電極などを順次形成する。
【００６５】
本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、以上説明したのはＭＯＳＦＥＴであるが、本発明は絶縁体として酸化膜以外を用いたＦｉｎ型ＭＩＳＦＥＴについても適用可能である。
【００６６】
また、チャネルを形成する中央領域３では脚部３ａと幅広部３ｂを形成するが、ソース・ドレイン領域において脚部と幅広部を設けなくとも良い。
【００６７】
また、シリコン層１３やその中央領域３はシリコンのほかにも他の半導体材料や化合物半導体材料を用いることができる。また、ゲート絶縁膜に高誘電体の絶縁膜や金属シリサイド層を用いたり、ソース・ドレイン領域６，７には平面ＭＯＳＦＥＴで用いられているサリサイド層などを形成することもできる。
【００６８】
さらに、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【００６９】
【発明の効果】
本発明の半導体装置によれば、優れた駆動電流およびカットオフ特性を得ることが可能となる。また、従来の構造では不可能であった、駆動電流とカットオフ特性の独立制御が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わる半導体装置を説明するための断面図。
【図２】従来構造のＦｉｎ型ＭＯＳＦＥＴと、第１の実施の形態によるゲート電圧・ドレイン電流特性を比較したものであり、図２（ａ）はドレイン電流を線形に表示した図、図２（ｂ）はドレイン電流を対数表示した図である。
【図３】第１の実施の形態において、脚部３ａの幅を変えたときのゲート電圧・ドレイン電流特性を比較したものであり、図３（ａ）はドレイン電流を線形に表示した図、図３（ｂ）はドレイン電流を対数表示した図である。
【図４】第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図５】図４に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図６】図５に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図７】図６に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図８】図７に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図９】図８に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１０】図９に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１１】図１０に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１２】図６に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１３】図１２に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１４】図１１に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図、
【図１５】図１２に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１６】図１５に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１７】図１６に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１８】図１７に続いて第１の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【符号の説明】
１・・・シリコン基板
２・・・絶縁膜
３・・・中央領域
３ａ・・・脚部
３ｂ・・・幅広部
４・・・ゲート酸化膜
５・・・ゲートポリ
６，７・・・ソース・ドレイン領域
８・・・ゲート電極
９，１０・・・ソース・ドレイン電極
１１・・・シリコン層
１２・・・Ｓｉ３Ｎ４膜
１３・・・シリコン層
１５，１６・・・ＢＰＳＧ膜
１７，１８・・・ＳｉＯ２膜
１９・・・多結晶シリコン膜
２０・・・絶縁膜
２１・・・金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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