(57)【要約】【課題】１次設計により自動配線された電源配線を強化するための設計の修正に要する時間を短縮できる設計修正装置を提供する。【解決手段】（イ）１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに下層電源配線の一部と重なる領域を有する上層電源配線を含む、多層の電源配線を抽出する電源配線抽出手段１０ａと、（ロ）少なくとも下層電源配線と上層電源配線とを接続する強化ビアの追加、上層電源配線の幅の拡大及び、上層電源配線に接続するキャパシタセルの追加のいずれかにより電源配線強化処理を行う電源配線強化処理手段１１とを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに前記下層電源配線の一部と重なる領域を有する上層電源配線を含む、多層の電源配線を抽出する電源配線抽出手段と、
少なくとも前記下層電源配線と前記上層電源配線とを接続する強化ビアの追加、前記上層電源配線の幅の拡大及び、前記上層電源配線に接続するキャパシタセルの追加のいずれかにより電源配線強化処理を行う電源配線強化処理手段
とを備えることを特徴とする設計修正装置。
【請求項２】
前記下層電源配線とそれぞれ接続された複数のセルを抽出するセル抽出手段と、
前記複数のセルのうち、前記電源配線強化処理を要するセルを判別するセル判別手段
とを更に備えることを特徴とする請求項１に記載の設計修正装置。
【請求項３】
１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに前記下層電源配線の一部と重なる領域を有する上層電源配線を含む、多層の電源配線を抽出するステップと、
少なくとも前記下層電源配線と前記上層電源配線とを接続する強化ビアの追加、前記上層電源配線の幅の拡大及び、前記上層電源配線に接続するキャパシタセルの追加のいずれかにより電源配線強化処理を行うステップ
とを含むことを特徴とする設計修正方法。
【請求項４】
前記下層電源配線とそれぞれ接続された複数のセルを抽出するステップと、
前記複数のセルのうち、前記電源配線強化処理を要するセルを判別するステップ
とを更に含むことを特徴とする請求項３に記載の設計修正方法。
【請求項５】
前記強化ビアの追加は、前記判別されたセルに接続された前記下層電源配線と重なるように、前記上層電源配線の一部を延伸させる手順を含むことを特徴とする請求項４に記載の設計修正方法。
【請求項６】
前記下層電源配線と前記上層電源配線とを予め接続する初期接続ビアと、前記上層電源配線及び前記下層電源配線のそれぞれ前記初期接続ビアで接続された領域とをビア接続領域として抽出するステップと、
前記抽出されたビア接続領域を削除して、前記上層電源配線及び前記下層電源配線とを分離するステップとを更に有し、
前記電源配線強化処理を行うステップは、分離した前記上層電源配線の幅を拡大する
ことを特徴とする請求項３に記載の設計修正方法。
【請求項７】
前記上層電源配線と同一配線層で平行に走行する第１周辺配線が有る場合、前記電源配線強化処理を行うステップは、
前記第１周辺配線を前記上層電源配線から離れる方向に移動する手順と、
前記上層電源配線の幅を前記第１周辺配線との間隔が最小間隔となるように拡大する手順
とを含むことを特徴とする請求項３又は６に記載の設計修正方法。
【請求項８】
前記強化ビアの追加は、
前記下層電源配線上に、前記上層電源配線と同一配線層の配線可能領域を探索する手順と、
前記配線可能領域に前記強化ビアで接続されるべき新たな上層電源配線を追加する手順
とを含むことを特徴とする請求項３に記載の設計修正方法。
【請求項９】
前記強化ビアの追加は、
前記上層電源配線と、前記上層電源配線と同一配線層に配置された上層接地配線とが隣接して走行する領域の有無を判別する手順と、
前記走行する領域が有る場合、前記走行する領域上に、前記下層電源配線と異なる配線層の配線可能領域を探索する手順と、
前記配線可能領域に、前記キャパシタセル及び、該キャパシタセルと接続された、前記強化ビアで接続されるべき新たな下層電源配線を追加する手順
とを含むことを特徴とする請求項３に記載の設計修正方法。
【請求項１０】
１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに前記下層電源配線の一部と重なる領域を有する上層電源配線とを含む、多層の電源配線を抽出させる命令と、
少なくとも前記下層電源配線と前記上層電源配線とを接続する強化ビアの追加、前記上層電源配線の幅の拡大及び、前記上層電源配線に接続するキャパシタセルの追加のいずれかにより電源配線強化処理を行わせる命令
とを設計修正装置に実行させるための設計修正プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、計算機を用いた自動レイアウト手法に関し、特に自動設計において電源配線を強化する設計修正装置、設計修正方法及び設計修正プログラムに関する。
【０００２】
【従来の技術】
計算機を用いたＬＳＩの自動配線で種々の多層配線構造が設計される（以下において本発明の設計修正がなされる前のこのような自動配線を「１次設計」という。）。１次設計により自動配線された電源配線において、電源配線の抵抗に起因する電圧降下やノイズが生じる惧れが有る。このために、１次設計による自動配線が終了した後に、手描きにより多層電源配線の修正を行い、電源配線を強化する２次設計が必要となる（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−１５１５９２号公報
【０００４】
【発明が解決しようとする課題】
しかし、手描きによる電源配線の修正（２次設計）にはかなりの時間を要する。また、配線のショートや設計基準違反等のミスを生じる惧れが有るため、ミス箇所を検証し修正するための時間が更に必要となる。
【０００５】
上記問題点を鑑み、本発明は、１次設計により自動配線された電源配線を強化するための設計の修正（２次設計）に要する時間を短縮できる設計修正装置、設計修正方法及び設計修正プログラムを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに下層電源配線の一部と重なる領域を有する上層電源配線を含む、多層の電源配線を抽出する電源配線抽出手段と、（ロ）少なくとも下層電源配線と上層電源配線とを接続する強化ビアの追加、上層電源配線の幅の拡大及び、上層電源配線に接続するキャパシタセルの追加のいずれかにより電源配線強化処理を行う電源配線強化処理手段とを備えることを特徴とする設計修正装置であることを要旨とする。
【０００７】
また、本発明の第２の特徴は、（イ）１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに下層電源配線の一部と重なる領域を有する上層電源配線を含む、多層の電源配線を抽出するステップと、（ロ）少なくとも下層電源配線と上層電源配線とを接続する強化ビアの追加、上層電源配線の幅の拡大及び、上層電源配線に接続するキャパシタセルの追加のいずれかにより電源配線強化処理を行うステップとを含むことを特徴とする設計修正方法であることを要旨とする。
【０００８】
また、本発明の第３の特徴は、（イ）１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに下層電源配線の一部と重なる領域を有する上層電源配線とを含む、多層の電源配線を抽出させる命令と、（ロ）少なくとも下層電源配線と上層電源配線とを接続する強化ビアの追加、上層電源配線の幅の拡大及び、上層電源配線に接続するキャパシタセルの追加のいずれかにより電源配線強化処理を行わせる命令とを設計修正装置に実行させるための設計修正プログラムであることを要旨とする。
【０００９】
【発明の実施の形態】
以下図面を参照して、本発明の第１〜第４の実施の形態を説明する。図面の記載において同一あるいは類似領域には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、構成要素の厚みと幅との関係、各構成要素の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる領域が含まれていることは勿論である。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る設計修正装置は、図１に示すように、中央処理装置（ＣＰＵ）１とＣＰＵ１にそれぞれ接続された主記憶装置２、プログラム記憶装置３、補助記憶装置４、入力装置５、出力装置６及び設計データ記憶装置７等を備える。ＣＰＵ１は、電源配線抽出手段１０ａ、セル抽出手段１０ｂ、セル判別手段１０ｃ及び電源配線強化処理手段１１を有する。
【００１１】
本発明の第１の実施の形態において、例えば図２（ａ）に示すような設計データに対して、２次設計としての電源配線強化処理を行う。図２（ａ）において、基板５０上に、電源から電力を供給する電源パッド５２ａと、電源パッド５２ａに接続され、電源パッド５２ａから電力を供給される上層電源配線５１ａと、上層電源配線５１ａにそれぞれ接続されたセルブロック５０ａ〜５０ｃと、セルブロック５０ａ〜５０ｃに接続された上層接地配線５１ｂと、上層接地配線５１ｂに接続され、接地されている接地パッド５２ｂがそれぞれ設けられている。
【００１２】
セルブロック５０ａ〜５０ｃは複数のトランジスタセル（以下において「セル」という。）をそれぞれ有する。例えば、セルブロック５０ａは、図２（ｂ）に示すように、上層電源配線５１ａと異なる配線層（下層）に配置されている。即ち、セルブロック５０ａは、上層電源配線５１ａに接続された下層電源配線４１ａ〜４１ｘに一方の端子をそれぞれ接続され、上層接地配線５１ｂに接続された下層接地配線５９ａ〜５９ｘに他方の端子をそれぞれ接続された複数のセル５６ａ〜５６ｘを有する。下層電源配線４１ａ〜４１ｘ及び下層接地配線５９ａ〜５９ｘは、上層電源配線５１ａ及び上層接地配線５１ｂと異なる配線層（下層）にそれぞれ配置され、平面パターンとして見たときに上層電源配線５１ａ及び上層接地配線５１ｂとそれぞれ重なる領域を有する。
【００１３】
セル５６ａは、図３（ａ）に示すように、ｐ型トランジスタ５５及び、図示を省略したｎ型トランジスタを含む。ｐ型トランジスタ５５は、基板５０の拡散領域４７にコンタクト４２ａ〜４２ｇ，４２ｈ〜４２ｎを介してそれぞれ接続された下層電源配線（ソース配線）４１ａ及び他の素子を介し、図２（ｂ）に示した下層接地配線５９ａに接続されたドレイン配線５４と、下層電源配線４１ａとドレイン配線５４との間に挟まれたゲート配線４８等で構成されている。図４（ａ）に示すように、基板５０と下層電源配線４１ａとの間には第１の絶縁層（層間絶縁膜）５７が配置されている。第１の絶縁層５７の開口には、基板５０と下層電源配線４１ａとを接続するコンタクト４２ａ〜４２ｇが設けられている。また、上層電源配線５１ａと下層電源配線４１ａとの間には、第２の絶縁層（層間絶縁膜）５８が設けられている。第２の絶縁層５８の開口には、上層電源配線５１ａと下層電源配線４１ａとを予め接続するビア（初期接続ビア）４４ａ〜４４ｃが設けられている。セルブロック５０ａ内の他のセル５６ｂ〜５６ｘや、セルブロック５０ｂ，５０ｃ内の複数のセルも、セル５６ａと同様の構造を有している。なお、図４（ａ）において、第１及び第２の絶縁層５７，５８は、実際に配線する際に必要であり、データとしては上層電源配線５１ａ，下層電源配線４１ａ、コンタクトホール４２ａ〜４２ｇ及び初期接続ビア４４ａ〜４４ｃ、拡散領域４７を含む基板５０等を考慮すれば良い。
【００１４】
図１に示した電源配線抽出手段１０ａは、図２（ａ）に示すような１次設計により自動配線された下層電源配線（図示を省略）及び上層電源配線５１ａを含む、多層の電源配線の設計データを抽出する。セル抽出手段１０ｂは、電源配線抽出手段１０ａにより抽出された図２（ａ）に示した設計データから、複数のセルを含むセルブロック５０ａ〜５０ｃを抽出する。セル判別手段１０ｃは、設計データ記憶装置７に記憶された各セル５６ａ〜５６ｘの電流抽出量や各電源配線の電流密度等の情報を用いて、複数のセル５６ａ〜５６ｘのうち、電源配線強化処理を要するセルの有無を判別する。電源配線強化処理を要するセルとは、そのセルに接続された電源配線の幅が他と比べて細いことや、接続された下層電源配線とその下層電源配線に電力を供給する上層電源配線とを接続するビアが少ないために、特に抵抗が大きくなるセルである。
【００１５】
図１に示した電源配線強化処理手段１１は、電源接続領域抽出手段１０ｄ、通過判別手段１０ｅ、周辺配線移動手段１０ｆ及びビア領域追加手段１０ｇ等を有する。電源接続領域抽出手段１０ｄは、図３（ａ）に示した下層電源配線４１ａと、上層電源配線５１ａのうち平面パターンとして見たときに下層電源配線４１ａの一部と重なる領域と、この重なる領域において下層電源配線４１ａ及び上層電源配線５１ａを接続している初期接続ビア４４ａ〜４４ｃとを電源接続領域４９として抽出する（図３（ｂ）参照）。
【００１６】
通過判別手段１０ｅは、抽出された電源接続領域４９において、上層電源配線５１ａと同一配線層に配置された配線（周辺配線）の有無を判別する。周辺配線移動手段１０ｆは、図５（ａ）に示す上層電源配線５１ａと同一配線層（上層）に配置された第１周辺配線４６ａを、図５（ｃ）に示すように上層電源配線５１ｘから離れる方向に、第２周辺配線４６ｂとの間隔が最小間隔Ｓｍｉｎとなるように移動する。
【００１７】
図１に示したビア領域追加手段１０ｇは、図３（ｂ）に示した上層電源配線５１ｘを、図３（ｃ）及び図４（ｂ）に示すように下層電源配線４１ａと重なるように延伸させ、上層電源配線５１ｙとする。上層電源配線５１ｙは、図３（ｂ）に示した下層電源配線４１ａ上に周辺配線が通過していないので、下層電源配線４１ａの端部まで延伸している。更にビア領域追加手段１０ｇは、延伸した上層電源配線５１ｙと下層電源配線４１ａとを新たなビア（強化ビア）４４ｄ〜４４ｋで接続する。一方、ビア領域追加手段１０ｇは、図５（ｃ）に示すように、上層電源配線５１ｘと同一配線層に第１周辺配線４６ａが有る場合、図５（ｄ）に示すように上層電源配線５１ｘを第１周辺配線４６ａとの間隔が最小間隔Ｓｍｉｎとなるように延伸させる。更にビア領域追加手段１０ｇは、延伸した上層電源配線５１ｚと下層電源配線４１ａとを強化ビア４４ｄ〜４４ｇで接続する。
【００１８】
図１に示した主記憶装置２は、ＣＰＵ１で処理された、抽出された電源配線の情報、電源配線強化処理を要するセルの判別結果、抽出された電源接続領域の情報、周辺配線が通過しているか否かの判別結果、周辺配線を移動した処理結果及び、ビア接続領域の追加結果等を逐次保存するメモリである。プログラム記憶装置３には、１次設計により自動配線された下層電源配線４１ａ〜４１ｘ及び下層電源配線４１ａ〜４１ｘと一部が重なる領域を有する上層電源配線５１ａとを含む、多層の電源配線を抽出させる命令と、上層電源配線５１ａと下層電源配線４１ａ〜４１ｘとを接続する強化ビア４４ｄ〜４４ｋの追加等により電源配線強化処理を行わせる命令等を、図１に示した設計修正装置に実行させるための設計修正プログラムが保存されている。設計データ記憶装置７は、図２に示すような１次設計により自動配線された多層の電源配線の設計データ、各セル５６ａ〜５６ｄの電流抽出量、電源配線の電流密度及び、電源配線の間の最小間隔といった設計基準値等を含む設計ルールが記述されているファイル及び、レイアウトライブラリ等のデータ等を保存する。これらのデータは、ＣＰＵ１における処理において、必要に応じて読み出される。
【００１９】
補助記憶装置４としては、ハードディスク等が使用可能である。入力装置５としては、キーボード、マウス及びボイスデバイス等が使用可能である。出力装置６としては、ＣＲＴディスプレイ、液晶ディスプレイ（ＬＣＤ）及びプリンタ等が使用可能である。
【００２０】
以下、本発明の第１の実施の形態に係る設計修正方法を図１〜図６を用いて説明する。
【００２１】
（イ）図６のステップＳ１１０において、図１に示した電源配線抽出手段１０ａは、設計データ記憶装置７から、図２（ａ）に示すような１次設計により自動配線された、下層電源配線（図示を省略）及び上層電源配線５１ａを含む、多層の電源配線の設計データを抽出する。なお、ＣＰＵ１において演算された結果は逐次主記憶装置２に保存され、随時読み出される。
【００２２】
（ロ）ステップＳ１２０において、セル抽出手段１０ｂは、図２（ａ）に示した設計データからセルブロック５０ａ，５０ｂ，５０ｃ内の複数のセルを抽出する。例えば、セルブロック５０ａにおいては、図２（ｂ）に示した複数のセル５６ａ〜５６ｘを抽出する。他のセルブロック５０ｂ，５０ｃも図２（ｂ）と同様な構造である。
【００２３】
（ハ）ステップＳ１３０において、セル判別手段１０ｃは、設計データ記憶装置７に保存された、セルブロック５０ａ，５０ｂ，５０ｃ内の各セルにおける電流抽出量等を基に、抽出された複数のセル５６ａ〜５６ｘのうち、電源配線強化処理を要するセルの有無を判別する。電源配線強化処理を要するセルが無いと判別された場合には、処理を終了する。
【００２４】
（ニ）一方、電源配線強化処理を要するセル（例えばセル５６ａ）が有ると判別された場合、ステップＳ１４０において、電源接続領域抽出手段１０ｄは、図３（ａ）及び図５（ａ）に示したセル５６ａに接続された下層電源配線４１ａと、上層電源配線５１ａの下層電源配線４１ａと重なる領域と、この重なる領域において下層電源配線４１ａ及び上層電源配線５１ａを接続している初期接続ビア４４ａ〜４４ｃとを電源接続領域４９として抽出する（図３（ｂ）及び図５（ｂ）参照）。
【００２５】
（ホ）ステップＳ１５０において、通過判別手段１０ｅは、電源接続領域４９内で、上層電源配線５１ｘと同一配線層に配置された周辺配線の有無を判別する。図５（ｂ）において、電源接続領域４９上に、上層電源配線５１ｘと同一配線層に配置された第１周辺配線４６ａと、上層電源配線５１ｘと同一配線層で且つ第１周辺配線４６ａの反対側に配置された第２周辺配線４６ｂとが互いに平行に、且つ上層電源配線５１ｘと直交する方向に通過している。このように、第１周辺配線４６ａ及び第２周辺配線４６ｂが通過しているような場合、周辺配線が有ると判別され、ステップＳ１５０に進む。
【００２６】
（へ）ステップＳ１６０において、周辺配線移動手段１０ｆは、図５（ｃ）に示すように第１周辺配線４６ａを上層電源配線５１ｘから離れる方向に、第２周辺配線４６ｂとの間隔が最小間隔Ｓｍｉｎとなるように移動する。最小間隔Ｓｍｉｎは、設計データ記憶装置７に保存された設計ルール等により設定される。
【００２７】
（ト）ステップＳ１５０において通過判別手段１０ｅにより周辺配線が有ると判別された場合、ステップＳ１７０において、ビア領域追加手段１０ｇは、上層電源配線５１ｘを図５（ｄ）に示すように第１周辺配線４６ａとの間隔が最小間隔Ｓｍｉｎとなるように拡大し、上層電源配線５１ｚとする。更にビア領域追加手段１０ｇは、拡大した上層電源配線５１ｚと下層電源配線４１ａとを強化ビア４４ｄ〜４４ｇで接続する。その後、図５（ｅ）に示すように、強化ビア４４ｄ〜４４ｇが追加された電源接続領域４９をセル５６ａ内の元の位置に配置する。この結果、下層電源配線４１ａと上層電源配線５１ａとを接続する強化ビア４４ｄ〜４４ｇが追加されるので、下層電源配線４１ａ及び上層電源配線５１ａを強化できる。
【００２８】
（チ）一方、ステップＳ１５０において通過判別手段１０ｅにより周辺配線が無いと判別された場合、ステップＳ１７０において、ビア領域追加手段１０ｇは、上層電源配線５１ｘを図３（ｃ）に示すように下層電源配線４１ａの端部まで延伸し、上層電源配線５１ｙとする。そして、延伸した上層電源配線５１ｙ及び下層電源配線４１ａを強化ビア４４ｄ〜４４ｋで接続する。その後、図３（ｄ）に示すように、強化ビア４４ｄ〜４４ｋが追加された電源接続領域４９をセル５６ａの元の位置に配置する。この結果、下層電源配線４１ａと上層電源配線５１ａとを接続する強化ビア４４ｄ〜４４ｋが追加されるので、下層電源配線４１ａ及び上層電源配線５１ａを強化できる。なお、本発明の第１の実施の形態に係る設計修正方法は、ステップＳ１１０〜Ｓ１７０の手順に限定されるものではなく、種々の手順により電源配線を強化できるのは勿論である。
【００２９】
以上説明したように、本発明の第１の実施の形態によれば、１次設計により自動配線された多層の電源配線に対して、２次設計としての電源配線強化処理強化処理を自動で行うことができるので、２次設計に要する時間を短縮できる。また、電源配線強化処理を要するセル５６ａに接続された上層電源配線５１ａの一部を延伸させて、下層電源配線４１ａ及び上層電源配線５１ａを接続する強化ビア４４ｄ〜４４ｋを追加するので、初期接続ビア４４ａ〜４４ｃによる抵抗を減少させることができ、電圧降下やノイズの影響が防止可能となる。
【００３０】
（第２の実施の形態）
本発明の第２の実施の形態に係る設計修正装置は、図７に示すように、ＣＰＵ１ｘと、ＣＰＵ１ｘにそれぞれ接続された主記憶装置２、プログラム記憶装置３ｘ、補助記憶装置４、入力装置５、出力装置６及び設計データ記憶装置７等を備える。ＣＰＵ１ｘは、電源配線抽出手段２０ａ、ビア接続領域抽出手段２０ｂ、分離手段２０ｃ、電源配線強化処理手段２１及び、再配置手段２０ｊ等を含む。本発明の第２の実施の形態においては、図８（ａ）に示すような、互いに同一配線層（下層）に配置された下層電源配線６０，６１と、平面パターンとして見たときに下層電源配線６０，６１とそれぞれ一部が重なる領域を有する上層電源配線６２とを含む設計データに対して２次設計としての電源配線強化処理を行う。
【００３１】
図７に示した電源配線抽出手段２０ａは、設計データ記憶装置７から、図８（ａ）に示すような１次設計に下層電源配線６０，６１及び上層電源配線６２を含む、多層の電源配線の設計データを抽出する。ビア接続領域抽出手段２０ｂは、図８（ａ）に示した下層電源配線６０，６１と上層電源配線６２とを接続するビア（初期接続ビア）６３ａ〜６３ｄ，６４ａ〜６４ｄと、下層電源配線６０，６１の初期接続ビア６３ａ〜６３ｄ，６４ａ〜６４ｄと接続される領域と、上層電源配線６２の初期接続ビア６３ａ〜６３ｄ，６４ａ〜６４ｄと接続される領域とをビア接続領域６５ａ，６５ｂとして抽出する。分離手段２０ｃは、図８（ａ）に示したビア接続領域６５ａ，６５ｂを図８（ｂ）に示すように設計データ上で削除して、下層電源配線６０，６１と上層電源配線６２とを分離する。この分離した下層電源配線６０ａ，６０ｂ，６１ａ，６１ｂ及び上層電源配線６２ａについてそれぞれ電源配線強化処理が行われる。
【００３２】
図７に示した電源配線強化処理手段２１は、周辺配線抽出手段２０ｅ、周辺配線距離算出手段２０ｆ、比較手段２０ｇ、周辺配線移動手段２０ｈ及び配線幅拡大手段２０ｉ等を有する。
【００３３】
図７に示した周辺配線抽出手段２０ｅは、図９（ａ）に示すように、上層電源配線６２ａと平行に走行する第１周辺配線６６及び、上層電源配線６２に対して第１周辺配線６６を挟んで平行に走行する第２周辺配線６７を抽出する。周辺配線距離算出手段２０ｆは、上層電源配線６２ａと第１周辺配線６６との距離Ｌ１を算出する。比較手段２０ｇは、算出された距離Ｌ１と、上層電源配線６２ａと第１周辺配線６６との最小間隔Ｓｍｉｎとを比較する。周辺配線移動手段２０ｈは、距離Ｌ１が最小間隔Ｓｍｉｎである場合、図９（ｂ）に示すように、第１周辺配線６６を上層電源配線６２ａから離れる方向に、第２周辺配線６７と最小間隔Ｓｍｉｎまで移動する。配線幅拡大手段２０ｉは、上層電源配線６２ａの幅を、図９（ｃ）に示すように、移動した第１周辺配線６６との間隔が最小間隔Ｓｍｉｎとなるように拡大し、上層電源配線６２ｂとする。
【００３４】
図７に示した再配置手段２０ｊは、図１０に示すように、拡大した上層電源配線６２ｂ及び図８（ａ）に示した下層電源配線６０ａ，６０ｂ，６１ａ，６１ｂに、削除したビア接続領域６５ａ，６５ｂを再配置する。更に、図１０に示すように、再配置したビア接続領域６５ａ，６５ｂの幅を、上層電源配線６２ｂの幅に合わせて拡大してビア接続領域６５ｃ，６５ｄとし、拡大した部分と下層電源配線６０，６１とを新たなビア（強化ビア）６３ｅ〜６３ｈ，６４ｅ〜６４ｈで接続する。なお、分離した上層電源配線６２の幅を拡大する例を説明したが、図８（ａ）に示した分離した下層電源配線６０ａ，６０ｂ，６１ａ，６１ｂの幅も同様に拡大する処理を行っても良い。その場合、再配置手段２０ｊは、再配置したビア接続領域６５ａ，６５ｂの幅を、拡大した下層電源配線の幅にも合わせて拡大する。
【００３５】
図７に示したプログラム記憶装置３ｘは、１次設計により自動配線された下層電源配線６０，６１及び、平面パターンとして見たときに下層電源配線６０，６１の一部と重なる領域を有する上層電源配線６２とを含む、多層の電源配線を抽出させる命令と、上層電源配線６２の幅の拡大等により電源配線強化処理を行わせる命令等を図７に示した設計修正装置に実行させるための設計修正プログラムを保存する。他の構成は、図１に示した設計修正装置と同様であるので、重複した説明を省略する。
【００３６】
以下、本発明の第２の実施の形態に係る設計修正方法を図７〜図１２を用いて説明する。
【００３７】
（イ）図１２のステップＳ２１０において、図７に示した電源配線抽出手段２０ａは、設計データ記憶装置７から、図８（ａ）に示すように下層電源配線６０，６１及び、平面パターンとして見たときに下層電源配線６０，６１と直交する方向に走行し、且つ下層電源配線６０，６１に両端がそれぞれ重なる上層電源配線６２を含む、多層の電源配線の設計データを抽出する。
【００３８】
（ロ）ステップＳ２２０において、ビア接続領域抽出手段２０ｂは、下層電源配線６０，６１と上層電源配線６２とを接続する初期接続ビア６３ａ〜６３ｄ，６４ａ〜６４ｄと、下層電源配線６０，６１の初期接続ビア６３ａ〜６３ｄ，６４ａ〜６４ｄで接続された領域と、上層電源配線６２の初期接続ビア６３ａ〜６３ｄ，６４ａ〜６４ｄで接続された領域とをビア接続領域６５ａ，６５ｂとして抽出する。
【００３９】
（ハ）ステップＳ２３０において、分離手段２０ｃは、設計データにおいてビア接続領域６５ａ，６５ｂを削除する。この結果、図８（ｂ）に示すように、下層電源配線６０，６１と上層電源配線６２とが分離し、下層電源配線６０ａ，６０ｂ，６１ａ，６１ｂ及び上層電源配線６２ａとする。この分離した上層電源配線６２ａに対して、電源配線強化処理が行われる。
【００４０】
（ニ）ステップＳ２４０において、周辺配線抽出手段２０ｅは、平面パターンとして見たときに上層電源配線６２ａと同一配線層で平行に走行する周辺配線を抽出する。例えば、図９（ａ）に示すような、上層電源配線６２ａと同一配線層で平行に走行する第１周辺配線６６と、上層電源配線６２ａと第１周辺配線６６より更に離間して平行に走行する第２周辺配線６７とが抽出される。
【００４１】
（ホ）ステップＳ２５０において、周辺配線距離算出手段２０ｆは、上層電源配線６２ａから第１周辺配線６６までの距離Ｌ１を算出する。
【００４２】
（ヘ）ステップＳ２６０において、比較手段２０ｇは、設計データ記憶装置７に保存された最小間隔Ｓｍｉｎを用いて、周辺配線距離算出手段２０ｆにより算出された距離Ｌ１と配線の最小間隔Ｓｍｉｎとを比較する。比較した結果、距離Ｌ１が最小間隔Ｓｍｉｎより大であれば、ステップＳ２８０に進む。一方、距離Ｌ１が最小間隔Ｓｍｉｎと等しければ、ステップＳ２７０に進む。
【００４３】
（ト）ステップＳ２６０において距離Ｌ１が最小間隔Ｓｍｉｎと等しい場合、ステップＳ２７０において、周辺配線移動手段２０ｈは、図９（ｂ）に示すように第１周辺配線６６を、上層電源配線６２ａから離れる方向に第２周辺配線６７との間隔が最小間隔Ｓｍｉｎとなるように移動する。
【００４４】
（チ）ステップＳ２８０において、配線幅拡大手段２０ｉは、上層電源配線６２ａの幅を図９（ｃ）に示すように第１周辺配線６６との間隔が最小間隔Ｓｍｉｎとなるように拡大し、上層電源配線６２ｂとする。
【００４５】
（リ）ステップＳ２９０において、再配置手段２０ｊは、拡大した上層電源配線６２ｂ、図８（ａ）に示した分離した下層電源配線６０，６１とに、削除したビア接続領域６５ａ，６５ｂを再配置する。更に、再配置されたビア接続領域６５ａ，６５ｂの幅を、拡大された上層電源配線６２ｂの幅に合わせて拡大し、図１０に示すように拡大したビア接続領域６５ｃ，６５ｄとする。拡大したビア接続領域６５ｃ，６５ｄにおける下層電源配線６０，６１と上層電源配線６２ｂとを強化ビア６３ｅ〜６３ｈ，６４ｅ〜６４ｈで接続する。この結果、強化ビア６３ｅ〜６３ｈ，６４ｅ〜６４ｈが追加され、下層電源配線６０，６１及び上層電源配線６２を強化することができる。
【００４６】
（ヌ）一方、ステップＳ２４０において、図１１（ａ）に示すように、上層電源配線６２ａと平行に走行する第３周辺配線６８と、上層電源配線６２ａに対して第３周辺配線６８と反対側で平行に走行する第４周辺配線６９が有る場合、周辺配線抽出手段２０ｅは、第３周辺配線６８及び第４周辺配線６９を抽出する。
【００４７】
（ル）ステップＳ２５０において、周辺配線距離算出手段２０ｆは、上層電源配線６２ａから第３周辺配線６８までの距離Ｌ４と、上層電源配線６２ａから第４周辺配線６９までの距離Ｌ５とをそれぞれ算出する。
【００４８】
（ヲ）ステップＳ２６０において、比較手段２０ｇは、周辺配線距離算出手段２０ｆにより算出された距離Ｌ４，Ｌ５と最小間隔Ｓｍｉｎとをそれぞれ比較する。比較した結果、距離Ｌ４，Ｌ５が共に最小間隔Ｓｍｉｎであれば、ステップＳ２７０に進み、第３周辺配線６８及び第４周辺配線６９を上層電源配線６２から離れる方向に移動する。その後、ステップＳ２５０に戻り、上層電源配線６２と第３周辺配線６８及び第４周辺配線６９との距離の算出から処理を繰り返す。
【００４９】
（ワ）一方、ステップＳ２６０において距離Ｌ４，Ｌ５が共に最小間隔Ｓｍｉｎよりも大きい場合、ステップＳ２８０において、配線幅拡大手段２０ｉは、図１１（ｂ）に示すように上層電源配線６２ａの幅を第３周辺配線６８の方向に、第３周辺配線６８との間隔が最小間隔Ｓｍｉｎとなるように拡大する。同時に、上層電源配線６２ａの幅を、第４周辺配線６９の方向に第４周辺配線６９との間隔が最小間隔Ｓｍｉｎとなるように拡大し、上層電源配線６２ｃとする。ステップＳ２９０の手順は既に述べた通りであり、重複した説明を省略する。
【００５０】
以上説明したように、本発明の第２の実施の形態によれば、１次設計により自動配線された多層の電源配線に対して、２次設計としての電源配線強化処理強化処理を自動で行うことができるので、２次設計に要する時間を短縮できる。また、上層電源配線６２の幅を拡大することが可能となり、上層電源配線６２の抵抗を減少することができる。したがって、寄生容量が増加するため電源電圧を安定して供給することができる。
【００５１】
（第３の実施の形態）
本発明の第３の実施の形態に係る設計修正装置は、図１３に示すように、ＣＰＵ１ｙと、ＣＰＵ１ｙにそれぞれ接続された主記憶装置２、プログラム記憶装置３ｙ、補助記憶装置４、入力装置５、出力装置６及び設計データ記憶装置７等を備える。ＣＰＵ１ｙは、電源配線抽出手段３０ａ，拡散領域抽出手段３０ｂ、ビア接続領域抽出手段３０ｃ及び電源配線強化処理手段３１等を備える。
【００５２】
本発明の第３の実施の形態において、例えば図１４に示すような、１次設計により自動配線された、紙面に向かって左右方向にｎ型ＭＩＳトランジスタ７８ａ，・・・・・、及びｐ型ＭＩＳトランジスタ７８ｂ，・・・・・が数列並べられたトランジスタ群を紙面に向かって上下方向に複数含む設計データに対して２次設計としての電源配線強化処理を行う。図１４において、ｐ型領域（導電型領域）７９ａ内には、ｎ型ＭＩＳトランジスタ７８ａが設けられている。ｎ型ＭＩＳトランジスタ７８ａは、ｎ型拡散領域８０ａと、ｎ型拡散領域８０ａ上にそれぞれ配置された下層電源配線（ソース配線）７１ａ、ドレイン配線８９ａ及び、ゲート配線８２ａ等で構成されている。ｐ型領域７９ａ内では、ｎ型拡散領域８０ａとコンタクト８６ｇ〜８５ｋを介して下層電源配線７１ａが接続されている。また、ｎ型拡散領域８０ａとコンタクト８６ｌ〜８６ｐを介してドレイン配線８９ａが接続されている。また、図１４及び図２２に示すように、下層電源配線７１ａとコンタクト８５ａ〜８５ｌ，８６ａ〜８６ｆを介して基板７０の内部に設けられたｐ型拡散領域７３ａが接続されている。一方、ｐ型領域７９ａの外側において、下層電源配線７１ａと、平面パターンとして見たときに下層電源配線７１ａと一部が重なる領域を有する上層電源配線７２ｂとが、ビア（初期接続ビア）７６ａ〜７６ｄで接続されている。なお、ｐ型領域７９ａ内には、ｎ型ＭＩＳトランジスタ７８ａの他にも、図示を省略した複数のｎ型ＭＩＳトランジスタが隣接して配置されている。
【００５３】
一方、ｐ型領域７９ａと隣接するｎ型領域（導電型領域）７８ｂ内には、ｐ型拡散領域８０ｂ，８０ｃと、ｐ型拡散領域８０ｂ，８０ｃ上にそれぞれ配置された下層電源配線（ソース配線）７１ｂ，７１ｃ、ゲート配線８２ａ，８２ｂ及びドレイン配線８９ｂ，８９ｃでそれぞれ構成されたｐ型ＭＩＳトランジスタ７８ｂ，７８ｃが設けられている。ｎ型領域７９ｂにおいて、ｐ型拡散領域８０ｂ，８０ｃと下層電源配線７１ｂとは、コンタクト８１ｇ〜８１ｋ，８４ｇ〜８４ｋでそれぞれ接続されている。ｐ型拡散領域８０ｂ，８０ｃとドレイン配線８９ｂ，８９ｃとは、コンタクト８１ｌ〜８１ｐ，８４ｌ〜８４ｐでそれぞれ接続されている。また、下層電源配線７１ｂとｎ型拡散領域７３ｂとは、コンタクト８１ａ〜８１ｆ，８３ａ〜８３ｌ，８４ａ〜８４ｆで接続されている。一方、ｎ型領域７９ｂの外側において、下層電源配線７１ｂと、平面パターンとして見たときに上層電源配線７２ｂと平行に走行する上層電源配線７２ａとが、ビア（初期接続ビア）７７ａ〜７７ｄで接続されている。なお、ｎ型領域７９ｂ内には、ｐ型ＭＩＳトランジスタ７８ｂ，７８ｃの他にも、図示を省略した複数のｐ型ＭＩＳトランジスタが隣接して配置されている。
【００５４】
図１３に示した拡散領域抽出手段３０ｂは、設計データ記憶装置７に保存された図１４に示した設計データから、ｐ型拡散領域７３ａ及びｎ型拡散領域７３ｂ等の拡散領域をそれぞれ抽出する。電源配線抽出手段３０ａは、抽出されたｐ型拡散領域７３ａ及びｎ型拡散領域７３ｂにそれぞれ接続された下層電源配線７１ａ，７１ｂをそれぞれ抽出する。電源配線抽出手段３０ａは更に、下層電源配線７１ａ，７１ｂに接続された上層電源配線７２ａ，７２ｂをそれぞれ抽出する。ビア接続領域抽出手段３０ｃは、下層電源配線７１ａ，７１ｂ及び上層電源配線７２ａ，７２ｂとを接続する初期接続ビア７６ａ〜７６ｄ，７７ａ〜７７ｄと、下層電源配線７１ａ，７１ｂの初期接続ビア７６ａ〜７６ｄ，７７ａ〜７７ｄと接続される領域と、上層電源配線７２ａ，７２ｂの初期接続ビア７６ａ〜７６ｄ，７７ａ〜７７ｄと接続される領域とをビア接続領域７５ａ，７５ｂとして抽出する。
【００５５】
電源配線強化処理手段３１は、導電型領域抽出手段３０ｄ、ビア接続領域拡大手段３０ｅ、下層電源配線追加手段３０ｆ、配線可能領域探索手段３０ｇ及びビア接続領域追加手段３０ｈ等を有する。  導電型領域抽出手段３０ｄは、ｐ型領域７９ａ及びｎ型領域７９ｂ等の導電型領域を抽出する。導電型領域抽出手段３０ｄは更に、抽出されたｐ型及びｎ型領域（導電型領域）７９ａ，７９ｂの紙面に向かって上下方向の座標値を算出する。ビア接続領域拡大手段３０ｅは、図１５に示すように、算出された導電型領域７９ａ，７９ｂの座標値を用いて、導電型領域７９ａ，７９ｂの上下方向の幅Ｌ６，Ｌ７と同じ幅までビア接続領域７５ａ，７５ｂをそれぞれ拡大する。ビア接続領域拡大手段３０ｅは更に、図１５に示すように、拡大したビア接続領域８８ａ，８８ｂに新たなビア（強化ビア）７６ｅ〜７６ｔ，７７ｅ〜７７ｚをそれぞれ追加する。下層電源配線追加手段３０ｆは、図１５に示すように拡大したビア接続領域８８ａ，８８ｂと、ｐ型及びｎ型拡散領域７３ａ，７３ｂ上の下層電源配線７１ａ，７１ｂとの間に、下層電源配線７１ｃ，７１ｄを追加する。
【００５６】
配線可能領域探索手段３０ｇは、上層電源配線７２ａ，７２ｂ下に、下層電源配線７１ａ，７１ｂと同一配線層に配置された配線が無い領域の有無を判別する。即ち、配線可能領域探索手段３０ｇは、上層電源配線７２ａ，７２ｂ下に、配線の無く、配線を追加することが可能な領域である「配線可能領域」を探索する。配線可能領域探索手段３０ｇは更に、下層電源配線７１ａ，７１ｂ上の上層において配線可能領域を探索する。
【００５７】
ビア接続領域追加手段３０ｈは、図１４及び図１５に示した下層電源配線７１ａ，７１ｂとドレイン配線８９ａ〜８９ｃとの距離がそれぞれ最小間隔Ｓｍｉｎよりも大である場合、図１６に示すように下層電源配線７１ａ，７１ｂの幅をドレイン配線８９ａ〜８９ｃとの間隔がそれぞれ最小間隔Ｓｍｉｎとなるように拡大する。ビア接続領域追加手段３０ｈ更には、追加された上層電源配線７２ｃ，７２ｄと下層電源配線７１ａ，７１ｂとをそれぞれ接続する新たなビア（強化ビア）８７ａ〜８７ｘをそれぞれ追加する。ビア接続領域追加手段３０ｈは更に、配線可能領域探索手段３０ｇにより探索された配線可能領域が有る場合、図１６及び図２２に示すように、配線可能領域に上層電源配線７２ｃ，７２ｄを追加する。
【００５８】
図１３に示したプログラム記憶装置３ｙは、１次設計により自動配線された下層電源配線７１ａ，７２ｂ及び、平面パターンとして見たときに下層電源配線７１ａ，７１ｂの一部とそれぞれ重なる領域を有する上層電源配線７２ａ，７２ｂとを含む、多層の電源配線を抽出させる命令と、上層電源配線７２ａ，７２ｂと下層電源配線７１ａ，７１ｂとを接続する強化ビア７６ｅ〜７６ｔ，７７ｅ〜７７ｚの追加等により電源配線強化処理を行わせる命令等を図１３に示した設計修正装置に実行させるための設計修正プログラムを保存する。他は、図１に示した設計修正装置と同様の構成であるので、重複した説明を省略する。
【００５９】
以下、本発明の第３の実施の形態に係る設計修正方法を、図１３〜図１７を用いて説明する。
【００６０】
（イ）図１７のステップＳ３１０において、図１３に示した拡散領域抽出手段３０ｂは、設計データ記憶装置７から図１４に示したｐ型拡散領域７３ａ及びｎ型拡散領域７３ｂ等の拡散領域を抽出する。ステップＳ３２０において、電源配線抽出手段３０ａは、ｐ型拡散領域７３ａにコンタクト８５ａ〜８５ｌ，８６ａ〜８６ｋを介して接続された下層電源配線７１ａ及び、ｎ型拡散領域７３ｂにコンタクト８１ａ〜８１ｋ，８３ａ〜８３ｌ，８４ａ〜８４ｋを介して接続された下層電源配線７１ｂを抽出する。ステップＳ３３０において、電源配線抽出手段３０ａは、下層電源配線７１ａに初期接続ビア７６ａ〜７６ｄを介して接続された上層電源配線７２ｂ及び、下層電源配線７１ｂに初期接続ビア７７ａ〜７７ｄを介して接続された上層電源配線７２ａを抽出する。
【００６１】
（ロ）ステップＳ３４０において、ビア接続領域抽出手段３０ｃは、初期接続ビア７６ａ〜７６ｄと、初期接続ビア７６ａ〜７６ｄで接続された下層電源配線７１ａ及び上層電源配線７２ａの重なる領域をビア接続領域７５ａとして抽出する。更に、ビア接続領域抽出手段３０ｃは、初期接続ビア７７ａ〜７７ｄと、初期接続ビア７７ａ〜７７ｄで接続された下層電源配線７１ｂ及び上層電源配線７２ｂの重なる領域をビア接続領域７５ｂとして抽出する。
【００６２】
（ハ）ステップＳ３５０において、導電型領域抽出手段３０ｄは、ｐ型領域７９ａ及びｎ型領域７９ｂ等の導電型領域を抽出し、ｐ型及びｎ型領域７９ａ，７９ｂの紙面に向かって上下方向の座標値を算出する。
【００６３】
（ニ）ステップＳ３６０において、ビア接続領域拡大手段３０ｅは、図１５に示すように、ビア接続領域７５ａを、ｐ型領域７９ａの紙面に向かって上下方向の座標値を用いて、ｐ型領域７９ａと同じ幅Ｌ６まで拡大する。更にビア接続領域拡大手段３０ｅは、拡大したビア接続領域８８ａに強化ビア７６ａ〜７６ｔを追加する。また、ビア接続領域７５ｂの面積をｎ型領域７９ｂの座標値に基づき、ｎ型領域７９ｂと同じ幅Ｌ７まで拡大する。更にビア接続領域拡大手段３０ｅは、拡大したビア接続領域８８ｂにビア７７ａ〜７７ｚを追加する。なお、強化ビア７６ａ〜７６ｔ，７７ａ〜７７ｚの間隔、強化ビア７６ａ〜７６ｔ，７７ａ〜７７ｚから配線の端部までの距離などは設計基準を満たしている。
【００６４】
（ホ）ステップＳ３７０において、下層電源配線追加手段３０ｆは、図１６に示すように拡大されたビア接続領域８８ａ，８８ｂとｐ型及びｎ型拡散領域７３ａ，７３ｂ上の下層電源配線７１ａ，７１ｂとの間に下層電源配線７１ｃ，７１ｄを追加し、ｐ型及びｎ型拡散領域７３ａ，７３ｂに接続される電源配線を強化する。
【００６５】
（ヘ）ステップＳ３８０において、配線可能領域探索手段３０ｇは、下層電源配線７１ａ，７１ｂ上に上層電源配線７２ａ，７２ｂと同一配線層（上層）の配線可能領域を探索する。また、上層電源配線７２ａ，７２ｂ下に下層電源配線７１ａ，７１ｂと同一配線層（上層）の配線可能領域を探索する。探索した結果、配線可能領域が有る場合、ステップＳ３９０に進む。一方、配線可能領域が無い場合、処理を終了する。
【００６６】
（ト）ステップＳ３９０において、配線可能領域探索手段３０ｇにより配線可能領域が探索された場合、図１６及び図２２に示すように、その配線可能領域に上層電源配線７２ｃ，７２ｄを追加する。その後、追加した上層電源配線７２ｃ，７２ｄと拡大した下層電源配線７１ａ，７１ｂとを強化ビア８７ａ〜８７ｌで接続する。また、下層電源配線７１ａ，７１ｂとドレイン配線８９ａ〜８９ｃとの距離ＬＤが最小間隔Ｓｍｉｎより大きい場合、図１６に示すように下層電源配線７１ａ，７１ｂの幅をドレイン配線８９ａ〜８９ｃとの間隔が最小間隔Ｓｍｉｎとなるように拡大する。なお、図１６において、強化ビア９０ａ〜９０ｔと強化ビア７７ａ〜７７ｚとの間に下層電源配線を追加し強化ビアで接続しても良い。また、強化ビア７６ａ〜７６ｔの紙面に向かって下方向に、上層電源配線７２ｂと下層電源配線７１ｄとを接続する強化ビアを追加しても良い。
【００６７】
本発明の第３の実施の形態によれば、１次設計により自動配線された多層の電源配線に対して、２次設計としての電源配線強化処理強化処理を自動で行うことができるので、２次設計に要する時間を短縮できる。また、異なる配線層の下層電源配線７１ａ，７１ｂ及び上層電源配線７２ａ，７２ｂの幅を拡大し、下層電源配線７１ｃ，７１ｄ及び上層電源配線７２ｃ，７２ｄを追加し、強化ビア７６ｅ〜７６ｄ，７７ｅ〜７７ｚ，８３ａ〜８３ｌ，９０ａ〜９０ｕ等を増やすことができ、抵抗を低減でき電源電圧を安定して供給することが可能となる。また、電源配線の領域を拡大せずに電源配線を強化できる。
【００６８】
（第４の実施の形態）
本発明の第４の実施の形態に係る設計修正装置は、図１８に示すように、ＣＰＵ１ｚと、ＣＰＵ１ｚにそれぞれ接続された主記憶装置２、プログラム記憶装置３ｚ、補助記憶装置４、入力装置５、出力装置６及び設計データ記憶装置７等を備える。
【００６９】
本発明の第４の実施の形態において、図１９に示すような多層の電源配線の設計データに対して２次設計としての電源配線強化処理を行う。図１９において、上層電源配線（高電位電源配線）９１と、上層電源配線９１と同一配線層（上層）に配置された上層接地配線（低電位電源配線）９２とが平面パターンとして見たときに互いに平行に走行している。上層電源配線９１及び上層接地配線９２下には、平面としてパターンとして見たときに上層電源配線９１及び上層接地配線９２と直交する方向に、下層配線９３ａ〜９３ｄが平行に走行している。
【００７０】
図１８に示したＣＰＵ１ｚは、電源配線抽出手段４０ａ及び電源配線強化処理手段４１等を備える。電源配線抽出手段４０ａは、設計データ記憶装置７から図１９に示すような上層電源配線９１及び上層接地配線９２を含む下層電源配線及び、平面パターンとして見たときに下層電源配線と一部が重なる領域を有する下層電源配線下層配線９３ａ〜９３ｄを含む、多層の電源配線の設計データを抽出する。
【００７１】
電源配線強化処理手段４１は、並走判別手段４０ｂ、配線可能領域探索手段４０ｃ、配線間距離算出手段４０ｄ及びキャパシタ追加手段４０ｅ等を有する。並走判別手段４０ｂは、電源配線抽出手段４０ａにより抽出された上層電源配線９１及び上層接地配線９２が互いに隣接して走行する領域の有無を判別する。図１９（ａ）に示すように、上層電源配線９１及び上層接地配線９２が隣接して走行している場合、その領域が有ると判別される。配線可能領域探索手段４０ｃは、上層電源配線９１及び上層接地配線９２と異なる配線層（下層）の配線可能領域を探索する。例えば、下層配線９３ｂ，９３ｃ間の領域が配線可能領域として探索される。
【００７２】
配線間距離算出手段４０ｄは、配線可能領域探索手段４０ｃにより配線可能領域が探索された場合、配線可能領域の間隔を算出する。例えば、下層配線９３ｂ，９３ｃ間の間隔がＬｗと算出される。更に配線間距離算出手段４０ｄは、算出された間隔Ｌｗを用いて、配線可能領域に上層電源配線９１及び上層接地配線９２を強化するためのキャパシタセルの追加可能な個数を算出する。キャパシタセルの個数は、キャパシタセルの個数をｎｃ（整数）、キャパシタセルの紙面に向かって左右方向の幅をＬｃ、最小間隔をＳｍｉｎとして、以下の式
ｎｃ＝（Ｌｗ−２Ｓｍｉｎ）／Ｌｃ              ・・・・・（１）
により算出できる。キャパシタセルの種類は適宜選択され、それに伴いキャパシタセルの幅Ｌｃも適宜選ばれる。
【００７３】
キャパシタ追加手段４０ｅは、図１９（ｂ）及び図２０（ａ）に示すように、配線可能領域、即ち下層配線９３ｂ，９３ｃ間に、算出された個数のキャパシタセル９５，９６及び、キャパシタセル９５，９６とコンタクトコンタクト１０１ａ〜１０１ｎ，１０２ａ〜１０２ｎ，１０３ａ〜１０３ｎ，１０４ａ〜１０４ｎを介してそれぞれ接続された下層電源配線９７ａ〜９７ｃ，９８ａ〜９８ｃを追加する。図２０（ａ）に示すように、キャパシタセル９５は、基板９９と下層電源配線９７ａ〜９７ｃとの間に配置された上側電極９５ａと、基板９９内部に設けられた下側電極（拡散層）９５ｂとで構成される。この上側電極９５ａがコンタクト１０２ａ〜１０２ｎを介して下層電源配線９７ｂと接続され，下側電極９５ｂがコンタクト１０１ａ〜１０１ｎをそれぞれ介して下層電源配線９７ａ，９７ｃと接続される。キャパシタセル９６も、キャパシタセル９５と同様の構成である。キャパシタ追加手段４０ｅは更に、図１９（ｃ）及び図２０（ｂ）に示すように、上層電源配線９７ａ〜９７ｃ，９８ａ〜９８ｃと、上層電源配線９１及び上層接地配線９２とをそれぞれ接続する新たなビア（強化ビア）１０５ａ〜１０５ｎ，１０６ａ〜１０６ｎ，１０７ａ〜１０７ｎ，１０８ａ〜１０８ｎを追加する。
【００７４】
図１８に示したプログラム記憶装置３ｚは、１次設計により自動配線された下層電源配線及び、平面パターンとして見たときに下層電源配線の一部と重なる領域を有する上層電源配線９１，９２とを含む、多層の電源配線を抽出させる命令と、上層電源配線９１，９２に接続するキャパシタセル９５，９６の追加等により電源配線強化処理を行わせる命令等を図１８に示した設計修正装置に実行させるための設計修正プログラムを保存する。他の構成は、図１に示した設計修正装置と実質的に同様であるので、重複した説明を省略する。
【００７５】
以下において、本発明の第４の実施の形態に係る設計修正方法を、図１８〜図２１を用いて説明する。
【００７６】
（イ）図２１のステップＳ４１０において、図１８に示す電源配線抽出手段４０ａは、図１９に示すように、上層電源配線９１及び上層接地配線９２及び、下層配線９３ａ〜９３ｄを含む設計データを抽出する。
【００７７】
（ロ）ステップＳ４２０において、並走判別手段４０ｂは、上層電源配線９１及び上層接地配線９２が平行に走行する領域の有無を判別する。上層電源配線９１及び上層接地配線９２が平行に走行している領域が有ると判別された場合、ステップＳ４３０に進む。一方、上層電源配線９１及び上層接地配線９２が平行に走行する領域が無いと判別された場合、処理を終了する。
【００７８】
（ハ）ステップＳ４３０において、配線可能領域探索手段４０ｃは、上層電源配線９１及び上層接地配線９２が平行に走行する領域と異なる配線層（下層）の配線可能領域を探索する。配線可能領域として、例えば下層配線９３ｂ，９３ｃの間の領域が探索された場合、ステップＳ４４０に進む。一方、配線可能領域が無い場合、処理を終了する。
【００７９】
（ニ）ステップＳ４４０において、配線間距離算出手段４０ｄは、配線可能領域、例えば下層配線９３ｂ，９３ｃの間の領域の間隔Ｌｗを算出する。そして、配線間距離算出手段４０ｄは、算出した間隔Ｌｗ及び式（１）を用いて、下層配線９３ｂ，９３ｃの間に配置可能なキャパシタセルの個数ｎｃを求める。
【００８０】
（ホ）ステップＳ４５０において、キャパシタセルの個数ｎｃが１以上であれば、キャパシタ追加手段４０ｅは、図１９（ｂ）及び図２０（ａ）に示すように、下層配線９３ｂ，９３ｃの間の配線可能領域にキャパシタセル９５，９６及び、キャパシタセル９５，９６とコンタクト１０１ａ〜１０１ｎ，１０２ａ〜１０２ｎ，１０３ａ〜１０３ｎ，１０４ａ〜１０４ｎを介して接続された下層電源配線９７ａ〜９７ｃ，９８ａ〜９８ｃを追加する。その後、図１９（ｃ）に示すように、上層電源配線９１及び上層接地配線９２と、下層電源配線９７ａ〜９７ｃとを強化ビア１０５ａ〜１０５ｎ，１０６ａ〜１０６ｎ，１０７ａ〜１０７ｎ，１０８ａ〜１０８ｎで接続する。
【００８１】
以上説明したように、本発明の第４の実施の形態によれば、１次設計により自動配線された多層の電源配線に対して、２次設計としての電源配線強化処理強化処理を自動で行うことができるので、２次設計に要する時間を短縮できる。また、上層電源配線９１とキャパシタセル９５，９６と強化ビア１０５ａ〜１０５ｎ，１０７ａ〜１０７ｎを用いて接続すること等により、電源電圧を安定して供給できる。なお、本発明の第４の実施の形態において、キャパシタセル９５，９６は形状や大きさが異なるものをあらかじめ複数作製しておき、適宜最適なキャパシタセルを選択することもできる。
【００８２】
（その他の実施の形態）
本発明は、第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８３】
例えば、本発明の第１〜第４の実施の形態において説明した上層電源配線と下層電源配線は、互いに逆の配線層に配置されていても良い。また、下層電源配線が配置された配線層の下に異なる配線層が更に有っても良い。
【００８４】
また、図１７に示したステップＳ３１０〜Ｓ３３０が、ｐ型及びｎ型拡散領域７３ａ，７３ｂを抽出した後、抽出されたｐ型及びｎ型拡散領域７３ａ，７３ｂに接続された下層及び上層電源配線７１ａ，７１ｂ，７２ａ，７２ｂを抽出する順番を示したが、まず下層及び上層電源配線７１ａ，７１ｂ，７２ａ，７２ｂを抽出した後、抽出された下層及び上層電源配線７１ａ，７１ｂ，７２ａ，７２ｂに接続されたｐ型及びｎ型拡散領域７３ａ，７３ｂを抽出しても良い。
【００８５】
このような、本発明はここでは記載していない様々な実施の形態等を含むことは勿論であり、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００８６】
【発明の効果】
本発明によれば、設計時間を短縮できる設計修正装置、設計修正方法及び設計修正プログラムを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る設計修正装置の構成を示すブロック図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係る設計修正方法を説明するための平面図（その１）である。図２（ｂ）は、本発明の第１の実施の形態に係る設計修正方法を説明するための平面図（その２）である。
【図３】本発明の第１の実施の形態に係る設計修正方法を説明するための平面工程図（その１）である。
【図４】図４（ａ）は、本発明の第１の実施の形態に係る設計修正方法を説明するための断面図（図３（ａ）のＩ−Ｉ方向の断面図）である。図４（ｂ）は、本発明の第１の実施の形態に係る設計修正方法を説明する断面図（図３（ｃ）のＩ−Ｉ方向の断面図）である。
【図５】本発明の第１の実施の形態に係る設計修正方法を説明するための平面工程図（その２）である。
【図６】本発明の第１の実施の形態に係る設計修正方法を説明するためのフローチャート図である。
【図７】本発明の第２の実施の形態に係る設計修正装置の構成を示すブロック図である。
【図８】本発明の第２の実施の形態に係る設計修正方法を説明するための平面工程図（その１）である。
【図９】本発明の第２の実施の形態に係る設計修正方法を説明するための平面工程図（その２）である。
【図１０】本発明の第２の実施の形態に係る設計修正方法を説明するための平面工程図（その３）である。
【図１１】本発明の第２の実施の形態に係る設計修正方法を説明するための平面工程図（その４）である。
【図１２】本発明の第２の実施の形態に係る設計修正方法を説明するためのフローチャート図である。
【図１３】本発明の第３の実施の形態に係る設計修正装置の構成を示すブロック図である。
【図１４】本発明の第３の実施の形態に係る設計修正方法を説明するための平面図である。
【図１５】本発明の第３の実施の形態に係る設計修正方法を説明するための平面工程図（その１）である。
【図１６】本発明の第３の実施の形態に係る設計修正方法を説明するための平面工程図（その２）である。
【図１７】本発明の第３の実施の形態に係る設計修正方法を説明するためのフローチャート図である。
【図１８】本発明の第４の実施の形態に係る設計修正装置の構成を示すブロック図である。
【図１９】本発明の第４の実施の形態に係る設計修正方法を説明するための平面図である。
【図２０】図２０（ａ）は、本発明の第４の実施の形態に係る設計修正方法を説明するための断面図（図１９の（ｂ）のＩ−Ｉ方向の断面図）である。図２０（ｂ）は、本発明の第４の実施の形態に係る設計修正方法を説明するための断面図（図１９の（ｃ）のＩ−Ｉ方向の断面図）である。
【図２１】本発明の第４の実施の形態に係る設計修正方法を説明するためのフローチャート図である。
【図２２】図２２（ａ）は、本発明の第３の実施の形態に係る設計修正方法を説明するための断面図（図１４のＩ−Ｉ方向の断面図）である。図２２（ｂ）は、本発明の第３の実施の形態に係る設計修正方法を説明する断面図（図１６のＩ−Ｉ方向の断面図）である。
【符号の説明】
１，１ｘ〜１ｚ…ＣＰＵ
２…主記憶装置
３，３ｘ，３ｙ，３ｚ…プログラム記憶装置
４…補助記憶装置
５…入力装置
６…出力装置
７…設計データ記憶装置
１０ａ…電源配線抽出手段
１０ｂ…セル抽出手段
１０ｃ…セル判別手段
１０ｄ…電源接続領域抽出手段
１０ｅ…通過判別手段
１０ｆ…周辺配線移動手段
１０ｇ…ビア領域追加手段
１１…電源配線強化処理手段
２０ａ…電源配線抽出手段
２０ｂ…ビア接続領域抽出手段
２０ｃ…分離手段
２０ｅ…周辺配線抽出手段
２０ｆ…周辺配線距離算出手段
２０ｇ…比較手段
２０ｈ…周辺配線移動手段
２０ｉ…配線幅拡大手段
２０ｊ…再配置手段
２１…電源配線強化処理手段
３０ａ…電源配線抽出手段
３０ｂ…拡散領域抽出手段
３０ｃ…ビア接続領域抽出手段
３０ｄ…導電型領域抽出手段
３０ｅ…ビア接続領域拡大手段
３０ｆ…下層電源配線追加手段
３０ｇ…配線可能領域探索手段
３０ｈ…ビア接続領域追加手段
３１…電源配線強化処理手段
４０ａ…電源配線抽出手段
４０ｂ…並走判別手段
４０ｃ…配線可能領域探索手段
４０ｄ…配線間距離算出手段
４０ｅ…キャパシタ追加手段
４１…電源配線強化処理手段
４１ａ〜４１ｘ…下層電源配線
４２ａ〜４２ｇ，４２ｈ〜４２ｎ…コンタクト
４４ａ〜４４ｃ…ビア（初期接続ビア）
４４ｄ〜４４ｋ…ビア（強化ビア）
４６ａ…第１周辺配線
４６ｂ…第２周辺配線
４７…拡散領域
４８…ゲート配線
４９…電源接続領域
５０…基板
５０ａ〜５０ｃ…セルブロック
５１ａ…上層電源配線
５１ｂ…上層接地配線
５１ｘ〜５１ｚ…上層電源配線
５２ａ…電源パッド
５２ｂ…接地パッド
５４…ドレイン配線
５５…ｐ型トランジスタ
５６ａ〜５６ｘ…セル
５７…第１の絶縁層
５８…第２の絶縁層
５９ａ〜５９ｘ…下層接地配線
６０，６０ａ，６１，６１ａ…下層電源配線
６２，６２ａ，６２ｂ…上層電源配線
６３ａ〜６３ｄ，６４ａ〜６４ｄ…ビア（初期接続ビア）
６３ｅ〜６３ｈ，６４ｅ〜６４ｈ…ビア（強化ビア）
６５ａ〜６５ｄ…ビア接続領域
６６…第１周辺配線
６７…第２周辺配線
６８…第３周辺配線
６９…第４周辺配線
７０…基板
７１ａ〜７１ｄ…下層電源配線
７２ａ〜７２ｄ…上層電源配線
７３ａ…ｐ型拡散領域
７３ｂ…ｎ型拡散領域
７５ａ，７５ｂ…ビア接続領域
７６ａ〜７６ｄ，７７ａ〜７７ｄ…ビア（初期接続ビア）
７６ｅ〜７６ｚ，７７ｅ〜７７ｚ…ビア（強化ビア）
７８ａ…ｎ型ＭＩＳトランジスタ
７８ｂ，７８ｃ…ｐ型ＭＩＳトランジスタ
７９ａ…ｐ型領域（導電型領域）
７９ｂ…ｎ型領域（導電型領域）
８０ａ…ｎ型拡散領域
８０ｂ，８０ｃ…ｐ型拡散領域
８１ａ〜８１ｐ，８３ａ〜８３ｌ，８４ａ〜８４ｐ…コンタクト
８２ａ，８２ｂ…ゲート配線
８５ａ〜８５ｌ，８６ａ〜８６ｐ…コンタクト
８７ａ〜８７ｘ…ビア（強化ビア）
８８ａ，８８ｂ…ビア接続領域
８９ａ〜８９ｃ…ドレイン配線
９０ａ〜９０ｕ…ビア（強化ビア）
９１…上層電源配線
９２…上層接地配線
９３ａ〜９３ｄ…下層配線
９５，９６…キャパシタセル
９５ａ…上側電極
９５ｂ…下側電極（拡散層）
９７ａ〜９７ｃ…下層電源配線
９８ａ〜９８ｃ…上層電源配線
９９…基板
１０１ａ〜１０１ｎ…コンタクト
１０２ａ〜１０２ｎ…コンタクト
１０３ａ〜１０３ｎ…コンタクト
１０４ａ〜１０４ｎ…コンタクト
１０５ａ〜１０５ｎ…ビア（強化ビア）
１０６ａ〜１０６ｎ…ビア（強化ビア）
１０７ａ〜１０７ｎ…ビア（強化ビア）
１０８ａ〜１０８ｎ…ビア（強化ビア）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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