(57)【要約】【課題】ペロブスカイト構造をもつ薄膜材料（例えばＰＣＭＯ）等からなる可変抵抗素子を記憶素子として低電圧で動作可能であり、且つ高集積が可能なメモリセル及び該メモリセルを用いた記憶装置を提供する。【解決手段】ＭＣはメモリセルを示し、電流制御素子Ｑｃ及び可変抵抗素子Ｒｃの組み合わせにより構成される。電流制御素子Ｑｃとして電界効果トランジスタを使用する。電流制御素子Ｑｃは可変抵抗素子Ｒｃに流れる電流を制御するように可変抵抗素子Ｒｃの電流路に直列に接続されるものとする。【選択図】　　　　図１
2004087069.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗素子と、該可変抵抗素子に流れる電流を制御する電流制御素子とを備えることを特徴とするメモリセル。
【請求項２】
前記電流制御素子は電界効果トランジスタであることを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記電流制御素子はダイオードであることを特徴とする請求項１に記載のメモリセル。
【請求項４】
前記電流制御素子はバイポーラトランジスタであることを特徴とする請求項１に記載のメモリセル。
【請求項５】
可変抵抗素子及び該可変抵抗素子に流れる電流を制御する電界効果トランジスタにより構成されるメモリセルをマトリクス状に配置してあり、前記電界効果トランジスタのゲートをロー方向において共通に接続するワード線と、前記電界効果トランジスタのソースをロー方向において共通に接続するソースドライブ線と、可変抵抗素子の１端をコラム方向において共通に接続するビット線とを備え、前記電界効果トランジスタのドレインと前記可変抵抗素子の他端とを接続してあることを特徴とする記憶装置。
【請求項６】
可変抵抗素子及び該可変抵抗素子に流れる電流を制御するダイオードにより構成されるメモリセルをマトリクス状に配置してあり、前記ダイオードのアノードをロー方向に共通に接続するワード線と、前記ダイオードのカソードを前記可変抵抗素子の１端に接続し、可変抵抗素子の他端をコラム方向に共通に接続するビット線とを備えることを特徴とする記憶装置。
【請求項７】
可変抵抗素子及び該可変抵抗素子に流れる電流を制御するバイポーラトランジスタにより構成されるメモリセルをマトリクス状に配置してあり、前記バイポーラトランジスタのコレクタを共通に接続する共通接続部と、前記バイポーラトランジスタのベースをロー方向において共通に接続するワード線と、可変抵抗素子の１端をコラム方向において共通に接続するビット線とを備え、前記バイポーラトランジスタのエミッタと前記可変抵抗素子の他端とを接続してあることを特徴とする記憶装置。
【請求項８】
前記ワード線はワード線を選択するためのローデコーダに接続され、前記ビット線はビット線を選択するためのコラムデコーダに接続され、該コラムデコーダには前記メモリセルのメモリ情報を読み出すための読み出し用回路が接続されていることを特徴とする請求項５ないし７のいずれかに記載の記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセル及び記憶装置に関する。
【０００２】
【従来の技術】
ペロブスカイト構造をもつ薄膜材料、特に巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ　ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ　）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈ　ｔｅｍｐｅｒａｔｕｒｅ　ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料により構成した薄膜やバルクに対して、１つ以上の短い電気パルスを印加することによって、その電気的特性を変化させる手法が提案されている。この電気パルスによる電界の強さや電流密度は、その材料の物理的な状態を変化させるには十分であり、また、材料を破壊することの無い十分に低いエネルギーであれば良く、この電気的パルスは正極性、負極性の何れでもよい。複数の電気パルスを繰り返し印加することにより、さらに材料特性を変化させることができる。
【０００３】
このような従来技術は、例えば米国特許第６，２０４，１３９号明細書に開示されている。図２９、図３０は従来技術における印加パルス数と抵抗値との関係を示すグラフである。図２９は、金属性サブストレートの上に成長させたＣＭＲフィルムに対して印加するパルス数と抵抗との関係を示している。ここでは、３２Ｖの振幅、７１ｎｓのパルス幅を持つパルスを４７発印加している。このような条件下では、図から分かるように抵抗値は１桁程度変化することが分かる。
【０００４】
また、図３０は、パルス印加条件を変更して、２７Ｖの振幅、６５ｎｓのパルス幅を持つパルスを１６８発印加している。このような条件下では、図から分かるように抵抗値は約５桁も変化することが分かる。
【０００５】
図３１、図３２は従来技術におけるパルスの極性に対する依存性を示すグラフである。図３１は、正極性＋１２Ｖと負極性−１２Ｖのパルスを印加した場合のパルス数と抵抗との関係を示す。また、図３２は、正極性＋５１Ｖと負極性−５１Ｖのパルスを連続印加した後に抵抗値を測定した場合のパルス数と抵抗との関係を示す。図３１及び図３２に見られるように、数回の正極性パルスを印加して抵抗値を低減させた後、負極性のパルスを連続印加して抵抗値の増大（最終的には飽和状態）を図ることが可能となる。このことは、正極性パルスを印加した時をリセット状態、負極性を印加した時を書き込み状態とすることでメモリデバイスへの応用が考えられる。
【０００６】
上記従来例では、このような特性を有するＣＭＲ薄膜をアレイ状に配置し、メモリを構成した例について開示している。図３３は従来技術におけるメモリアレイ構成を示す斜視図である。図３３に示されたメモリアレイでは、基板２５上に底面電極２６を形成し、その上に各１ビットを構成する可変抵抗素子（Ｒｅｓｉｓｔｏｒ）２７、上面電極２８を形成したものである。可変抵抗素子２７それぞれに、つまり各１ビット毎の上面電極２８にワイヤー２９を接続し、書き込み用のパルスを印加する。また、読み出す場合にも、各１ビット毎の上面電極２８に接続されたワイヤー２９から電流を読み出すものである。
【０００７】
しかしながら、図３１、図３２に示されたＣＭＲ薄膜の抵抗値の変化は２倍程度であり、リセット状態と書き込み状態を識別するには抵抗値の変化量が少ないように思われる。また、このＣＭＲ薄膜に印加する電圧が高く、低電圧化動作が要望されるメモリデバイスには適さない。
【０００８】
この結果に基づき、当出願人等は、ＵＳＰ６，２０４，１３９と同一のペロブスカイト構造をもつＣＭＲ材料ＰＣＭＯ（Ｐｒ０　．　　７　Ｃａ０　．　３　ＭｎＯ３　）等を用いて、１つ以上の短い電気パルスを印加することによって、新たな特性を取得することができた。つまり、約±５Ｖの低電圧パルスを印加することによって、薄膜材料の抵抗値が数百Ωから約１ＭΩまで変化する特性を取得している。そして、この材料を使用してメモリアレイを構成し、読み出し、書き込みを行う回路方式を概念的に示した特許も出願している。
【０００９】
【特許文献１】
米国特許第６，２０４，１３９号明細書
【００１０】
【発明が解決しようとする課題】
しかしながら、図３３に示されたメモリアレイでは、各１ビット毎に電極にワイヤーを接続し、書き込み動作時に、このワイヤーを通して書き込み用パルスを印加しており、また、読み出し時においても、各１ビット毎に電極に接続されたワイヤーから電流を読み出すために、薄膜材料の特性評価は可能であるが、メモリとしての集積度を上げることができないという問題がある。
【００１１】
また、書き込み動作、読み出し動作やリセット動作を行うに当たり、メモリの外部からの入力信号により全て制御しており、従来のメモリのように、メモリデバイス内部において、書き込み動作、読み出し動作やリセット動作を制御できるものとして作成されているものではない。
【００１２】
図３４は従来のメモリアレイの構成例を示す回路図である。ＰＣＭＯ材料を使用して形成した可変抵抗素子Ｒｃが４×４のマトリクス状に配置されメモリアレイ１０を構成する。各可変抵抗素子Ｒｃの１端子はワード線Ｗ１〜Ｗ４に、他の１端子はビット線Ｂ１〜Ｂ４に接続される。メモリアレイ１０に隣接して周辺回路３２が設けられる。各ビット線Ｂ１〜Ｂ４にはビットパストランジスタ３４が接続され、インバータ３８への経路を形成する。ビットパストランジスタ３４とインバータ３８との間には負荷トランジスタ３６が接続される。この構成により、メモリアレイ１０の各可変抵抗素子Ｒｃにおける読み出し、書き込みを行うことができる。
【００１３】
この従来のメモリアレイでは、低電圧でメモリを動作することが可能となる。
しかし、この書き込み、読み出し方式では、アクセスするメモリセルに隣接するメモリセルへのリーク電流経路が発生するために、読み出し動作時には正しい電流値を評価することができない（読み出しディスターブ）。また、書き込み動作時にも、隣接するメモリセルへのリーク電流が発生するために、正しい書き込み動作ができない虞がある（書き込みディスターブ）。
【００１４】
例えば読み出し動作において、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗値を読み出す為に、ワード線Ｗ３に電源電圧Ｖｃｃを、ビット線Ｂ２をＧＮＤに、その他のビット線Ｂ１、Ｂ３、Ｂ４及びワード線Ｗ１、Ｗ２、Ｗ４はオープンにし、ビットパストランジスタ３４ａをオンすることによって、矢符Ａ１で示す電流経路を形成することができるため、抵抗値を読み出すことができる。しかし、可変抵抗素子Ｒｃａに隣接する可変抵抗素子Ｒｃに対し、矢符Ａ２、Ａ３等で示す電流経路が発生するため、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗のみの値を読み出すことはできなくなる（読み出しディスターブ）。
【００１５】
上記問題点に鑑み、本発明の目的とするところは、ペロブスカイト構造をもつ薄膜材料（例えばＰＣＭＯ）等からなる可変抵抗素子を記憶素子として低電圧で動作可能であり、且つ高集積が可能なメモリセル及び該メモリセルを用いた記憶装置を提供することにある。
【００１６】
更に、本発明の別の目的として、メモリセルアクセス時において、隣接するメモリセルへのリーク電流が生じないメモリ周辺回路を備えた記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明に係るメモリセルは、可変抵抗素子と、該可変抵抗素子に流れる電流を制御する電流制御素子とを備えることを特徴とする。
【００１８】
本発明に係るメモリセルにおいては、前記電流制御素子は電界効果トランジスタであることを特徴とする。
【００１９】
本発明に係るメモリセルにおいては、前記電流制御素子はダイオードであることを特徴とする。
【００２０】
本発明に係るメモリセルにおいては、前記電流制御素子はバイポーラトランジスタであることを特徴とする。
【００２１】
本発明に係る記憶装置は、可変抵抗素子及び該可変抵抗素子に流れる電流を制御する電界効果トランジスタにより構成されるメモリセルをマトリクス状に配置してあり、前記電界効果トランジスタのゲートをロー方向において共通に接続するワード線と、前記電界効果トランジスタのソースをロー方向において共通に接続するソースドライブ線と、可変抵抗素子の１端をコラム方向において共通に接続するビット線とを備え、前記電界効果トランジスタのドレインと前記可変抵抗素子の他端とを接続してあることを特徴とする。
【００２２】
本発明に係る記憶装置は、可変抵抗素子及び該可変抵抗素子に流れる電流を制御するダイオードにより構成されるメモリセルをマトリクス状に配置してあり、前記ダイオードのアノードをロー方向に共通に接続するワード線と、前記ダイオードのカソードを前記可変抵抗素子の１端に接続し、可変抵抗素子の他端をコラム方向に共通に接続するビット線とを備えることを特徴とする。
【００２３】
本発明に係る記憶装置は、可変抵抗素子及び該可変抵抗素子に流れる電流を制御するバイポーラトランジスタにより構成されるメモリセルをマトリクス状に配置してあり、前記バイポーラトランジスタのコレクタを共通に接続する共通接続部と、前記バイポーラトランジスタのベースをロー方向において共通に接続するワード線と、可変抵抗素子の１端をコラム方向において共通に接続するビット線とを備え、前記バイポーラトランジスタのエミッタと前記可変抵抗素子の他端とを接続してあることを特徴とする。
【００２４】
本発明に係る記憶装置においては、前記ワード線はワード線を選択するためのローデコーダに接続され、前記ビット線はビット線を選択するためのコラムデコーダに接続され、該コラムデコーダには前記メモリセルのメモリ情報を読み出すための読み出し用回路が接続されていることを特徴とする。
【００２５】
本発明においては、可変抵抗素子と可変抵抗素子に流れる電流を制御する電流制御素子により、メモリセルを構成したので簡易な構造のメモリセルが可能になり、大容量に適したメモリセルが可能となる。
【００２６】
本発明においては、可変抵抗素子と可変抵抗素子に流れる電流を制御する電流制御素子により構成されるメモリセルをマトリクス状に配置してメモリアレイとし、コラムデコーダ等の周辺回路をメモリアレイと一体化したので、大容量メモリに適した記憶装置が可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の半導体装置について図を用いて詳細に説明する。なお、本発明では、上述したように低電圧パルスで抵抗値が２桁程度変化するＣＭＲ材料（例えばＰＣＭＯ）薄膜を用い、メモリセル及びメモリアレイを構成し、また、そのメモリセル、メモリアレイに対する書き込み動作、読み出し動作、リセット動作を実現する具体的なメモリ周辺回路を示す。
【００２８】
上記に示した特性を有する薄膜材料（例えばＰＣＭＯ。Ｐｒ０　．　　７　Ｃａ０　．　３ＭｎＯ３　）等によって可変抵抗素子を作成し、この可変抵抗素子と可変抵抗素子を流れる電流を制御する電流制御素子とによりメモリセルを構成する。
【００２９】
＜実施の形態１＞
図１は本発明に係るメモリアレイの構成を示す説明図である。同図（ａ）は回路図を、（ｂ）は同回路図のレイアウトパターンの概略平面図を、（ｃ）は（ｂ）の矢符ｂｂにおける概略断面図を示す。なお（ｃ）において断面を表す斜線は省略する（他の断面についても同様である）。
【００３０】
ＭＣはメモリセル（以下、単にセルということもある）を示し、電流制御素子Ｑｃ及び可変抵抗素子Ｒｃの組み合わせにより構成される。電流制御素子Ｑｃとして電界効果トランジスタ（ＦＥＴ。以下Ｔｒともいう）を使用する（以下、電界効果トランジスタにより構成される電流制御素子ＱｃをＴｒＱｃともいう）。
ＴｒＱｃは可変抵抗素子Ｒｃに流れる電流を制御するように可変抵抗素子Ｒｃの電流路に直列に接続される。このメモリセルＭＣは１個の電流制御素子（電界効果「トランジスタ」）Ｑｃと１個の可変抵抗素子（Ｒｅｓｉｓｔｏｒ）Ｒｃとの組み合わせであるから１Ｔ１Ｒ型（メモリセル）という。
【００３１】
メモリセルＭＣをマトリックス状に２×２個配置してメモリアレイとした状態を示す。ＴｒＱｃのゲートをロー方向において共通に接続してワード線Ｗ１、Ｗ２を構成し、ＴｒＱｃのソースをロー方向において共通に接続してソースドライブ線ＳＤを構成する。ＴｒＱｃのドレインを可変抵抗素子Ｒｃの一方の端子に接続し、可変抵抗素子Ｒｃの他方の端子をコラム方向において共通に接続してビット線Ｂ１、Ｂ２を構成し、メモリアレイを形成する。
【００３２】
ソースドライブ線ＳＤを５Ｖ、ワード線Ｗ１を０Ｖ、ワード線Ｗ２を５Ｖ、ビット線Ｂ１を５Ｖ、ビット線Ｂ２を０Ｖに設定すると矢符Ａで示すように電流路が形成され、可変抵抗素子Ｒｃの両端に電位差が発生することによって抵抗値を変更できる。ソースドライブ線ＳＤはＰＮ層（拡散層）、ワード線Ｗ１、Ｗ２はＧＰ線（ポリシリコン配線）、ビット線Ｂ１、Ｂ２はＧＰ線（ポリシリコン配線）またはメタル線により形成する。可変抵抗素子ＲｃはＰＣＭＯ膜により構成してＴｒＱｃのドレイン上部に配置し、ＰＣＭＯ膜の上部にビット線Ｂ１、Ｂ２を配置する。なお、ＰＣＭＯ膜とビット線Ｂ１、Ｂ２との接続部、ＰＣＭＯ膜とＴｒＱｃとの接続部にはコンタクト金属が形成される。コンタクト金属としては例えば、白金（Ｐｔ）、イリジウムなどを用いることが可能である。
【００３３】
また、ワード線Ｗ１、Ｗ２は図示しないローデコーダに接続され、ローデコーダにより適宜ワード線Ｗ１、Ｗ２に信号が印加され、ワード線Ｗ１、Ｗ２の選択がなされる。ビット線Ｂ１、Ｂ２は図示しないコラムデコーダに接続され、コラムデコーダにより適宜ビット線Ｂ１、Ｂ２に信号が印加され、ビット線Ｂ１、Ｂ２の選択がなされる。
【００３４】
以下メモリアレイの動作方法について説明する。メモリアレイが非アクテイブ時（プリチャージ状態）の場合には、全ビット線Ｂ１、Ｂ２に０Ｖ（ＧＮＤレベル）、全ワード線Ｗ１、Ｗ２に０Ｖを印加する。また、各メモリセル内のＴｒＱｃにソース電圧を供給する全てのソースドライブ線ＳＤにも０Ｖを供給する。
【００３５】
（書き込み動作）
図２、図３は本発明に係るメモリセルへの書き込み動作を説明する回路図である。図２はメモリアレイの領域を、図３はコラムデコーダ回路を示し、図２のビット線Ｂ２、Ｂ４、Ｂ６、Ｂ８は延長して図３のビット線Ｂ２、Ｂ４、Ｂ６、Ｂ８に接続される。
【００３６】
メモリアレイはメモリセルＭＣを８×４個配置して構成される。図１と同様にして、ビット線Ｂ１〜Ｂ８、ワード線Ｗ１〜Ｗ４、ソースドライブ線ＳＤ１、ＳＤ２が形成される。ソースドライブ線ＳＤ１、ＳＤ２はソース電圧印加用ドライバＳＤＣ１、ＳＤＣ２へそれぞれ接続される。
【００３７】
コラムデコーダ回路ＣＤは、ＴｒＥ０、Ｅ１、Ｅ２、Ｅ３のＴｒ群及びＴｒＦ０、Ｆ１、Ｆ２、Ｆ３の選択トランジスタ群等で構成される。ＴｒＥ０、Ｅ１、Ｅ２、Ｅ３は、一方の端子をビット線Ｂ２、Ｂ４、Ｂ６、Ｂ８に接続され、他方の端子を電位Ｖｄｄとした電位線ＣＤＢＨに接続される。ＴｒＦ０、Ｆ１、Ｆ２、Ｆ３は、一方の端子をビット線Ｂ２、Ｂ４、Ｂ６、Ｂ８に接続され、他方の端子をＴｒＱｃｄを介して電位０Ｖとされる電位線ＣＤＢＬに接続される。ビット線Ｂ１、Ｂ３、Ｂ５、Ｂ７にも同様にコラムデコーダ回路ＣＤが接続されることはいうまでもない。なお、ＴｒＥ０、Ｅ１、Ｅ２、Ｅ３の制御及びＴｒＦ０、Ｆ１、Ｆ２、Ｆ３の制御はコラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８により行う。また、ＴｒＥ０、Ｅ１、Ｅ２、Ｅ３への入力の反転信号をＴｒＦ０、Ｆ１、Ｆ２、Ｆ３への入力として与える。
【００３８】
選択されたメモリセルＭＣａへの書き込み動作を実行する（メモリセルＭＣａ内の可変抵抗素子Ｒｃの抵抗値を上昇させる）には、選択されたメモリセルＭＣａ内の可変抵抗素子Ｒｃに接続されているビット線Ｂ２に０Ｖを印加する。その他のビット線Ｂ１、Ｂ３〜Ｂ８にはＶｄｄ（例えば３Ｖ。以下同様）を印加する。また、アクセスすべきメモリセルＭＣａのＴｒＱｃのゲートに接続されたワード線Ｗ２に２Ｖｄｄ＋ΔＶ（６＋１＝７Ｖ）を印加し、メモリセルＭＣａにおけるＴｒＱｃによる電圧降下を少なくしている。また、非選択メモリセルＭＣに接続されたワード線Ｗ１、Ｗ３、Ｗ４には０Ｖを印加してＴｒＱｃはオフとする。
【００３９】
ソース電圧印加用ドライバＳＤＣ１を駆動（ＴｒＱｓｄ１をオンしてＶｄｄを出力）することによってソースドライブ線ＳＤ１つまり選択メモリセルＭＣａに接続したソースにはＶｄｄ（３Ｖ）を印加する。また、非選択メモリセルＭＣに接続されたソースには、ソース電圧印加用ドライバＳＤＣ２をオフ（ＴｒＱｓｄ２をオフしてＶｄｄを出力しない）することによって、電圧は印加されないようにする。
【００４０】
この入力条件のもとでは、ソースドライブ線ＳＤ１から選択メモリセルＭＣａ内のＴｒＱｃを通り、ビット線Ｂ２に抜ける矢符Ａで示す唯一の電流経路ができるため、選択メモリセルＭＣａ内の可変抵抗素子Ｒｃに電圧を印加することができ、可変抵抗素子Ｒｃに書き込み動作（メモリセル内可変抵抗値の上昇）を実行することができる。即ち、選択メモリセルＭＣａ内の可変抵抗素子Ｒｃの両端にはＶｄｄ（３Ｖ）に近い電位差が確保されるため、可変抵抗素子Ｒｃの抵抗値は、数百Ωから約１ＭΩにまで上昇する。この一連の動作により、選択メモリセルＭＣａのみに書き込みが行われることになる。
【００４１】
この時、非選択メモリセルＭＣの可変抵抗素子Ｒｃの抵抗値が変動しないように、可変抵抗素子Ｒｃ間には電位差が生じないように配慮する必要がある。このために、コラムデコーダＣＤ内のＴｒＥ１、Ｅ２、Ｅ３はコラムアドレス信号（線）ＣＤＳ４（ＤＩＳＡＢＬＥ）、ＣＤＳ６（ＤＩＳＡＢＬＥ）、ＣＤＳ８（ＤＩＳＡＢＬＥ）によりオンすることによって、ビット線Ｂ４、Ｂ６、Ｂ８にＶｄｄ（３Ｖ）を印加する。一方、選択メモリセルＭＣａに接続したビット線Ｂ２に接続するＴｒＥ０は、入力されたコラムアドレス信号ＣＤＳ２（ＥＮＡＢＬＥ）に基づいて、オフ状態となり、これに伴い選択ＴｒＦ０がオンして、矢符Ａで示す電流経路を通じてビット線Ｂ２の電位は電位線ＣＤＢＬの電位０Ｖになる。電位線ＣＤＢＬの電位はＴｒＱｃｄをオンして供給する。なお、電位線ＣＤＢＬの電位０ＶはＴｒＱｃｄへ印加される０Ｖのパルスにより得られる。上記のように各電位を設定することにより、選択メモリセルＭＣａに隣接するセルの誤書き込み（書き込みディスターブ）を抑制することが可能となる。
【００４２】
（リセット動作）
図４、図５は本発明に係るメモリセルのリセット動作を説明する回路図である。図４はメモリアレイの領域を、図５はコラムデコーダ回路を示し、回路構成自体は図２、図３の場合と同様であり、同一部分には同一の符号を付して詳細な説明は省略する。
【００４３】
選択されたメモリセルＭＣａにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルＭＣａの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に２Ｖｄｄ（６Ｖ）を印加する。この２Ｖｄｄ（６Ｖ）は電位線ＣＤＢＬによりＴｒＦ０を介して供給される。なお、電位線ＣＤＢＬの電位はオンするＴｒＱｃｄへ印加される２Ｖｄｄのパルスにより得られる。また、選択メモリセルＭＣａのＴｒＱｃのゲートに接続されたワード線Ｗ２に２Ｖｄｄ＋ΔＶ（６＋１＝７Ｖ）を印加し、その他のワード線Ｗ１、Ｗ３、Ｗ４は非アクテイブ状態からの０Ｖ印加の状態を維持する。
【００４４】
そして、選択メモリセルＭＣａのＴｒのソースに接続されているソースドライブ線ＳＤ１にはソース電圧印加用ドライバＳＤＣ１を駆動（ＴｒＱｓｄ１をオンしてＶｄｄを出力）してＶｄｄ（３Ｖ）を印加する。また、選択されないビット線Ｂ１、Ｂ３〜Ｂ８にはＶｄｄを印加することによって、選択されないメモリセルＭＣ内の可変抵抗素子Ｒｃ間に電位差が生じないよう対策を講じる。つまり、前述した説明と同様に、コラムデコーダＣＤ内のＴｒＥ１、Ｅ２、Ｅ３をコラムアドレス信号（線）ＣＤＳ４、ＣＤＳ６、ＣＤＳ８によりオンすることによって、ビット線Ｂ４、Ｂ６、Ｂ８（図５）に電位線ＣＤＢＨからＶｄｄ（３Ｖ）を印加する。一方、選択メモリセルＭＣａに接続したビット線Ｂ２に接続するＴｒＥ０は、入力されたコラムアドレス信号ＣＤＳ２に基づいて、オフ状態となり、これに伴い選択ＴｒＦ０がオンする。これにより、矢符Ａで示す電流経路を通じてビット線Ｂ２の電位は電位線ＣＤＢＬの電位２Ｖｄｄに設定される。
【００４５】
この入力条件の下では、ビット線Ｂ２から選択メモリセルＭＣａ内のＴｒＱｃを通り、ソースドライブ線ＳＤ１に抜ける矢符Ａで示す唯一の電流経路ができるため、選択メモリセルＭＣａ内の可変抵抗素子Ｒｃに電圧を印加することができ、可変抵抗素子Ｒｃのリセット動作（抵抗値の低減）を実行することができる。
そしてこのビット線Ｂ２から２Ｖｄｄを印加することによって、可変抵抗素子Ｒｃの抵抗値は、約数百Ωにまで低減する。この一連の動作により、選択メモリセルＭＣａのみに書き込みデータのリセット動作が行われることになる。
【００４６】
（読み出し動作）
図６、図７、図８は本発明に係るメモリセルの読み出し動作を説明する回路図である。図６はメモリアレイの領域、図７はコラムデコーダ回路、読み出し用回路の部分を、図８はＲｅｆ用セルアレイ、Ｒｅｆ用カラムデコーダ回路、読み出し用回路の部分を示し、図２乃至図５の場合と基本的には同様であり、同一部分には同一の符号を付して詳細な説明は省略する。読み出し用回路ＲＣはマルチプレクサＭＰＸ、差動増幅器ＤＩＡＰ、読み出し用ショート回路ＳＣＲｅａｄ等により構成される。
【００４７】
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線Ｂ１〜Ｂ８を０Ｖ（ＧＮＤレベル）、全ワード線Ｗ１〜Ｗ４を０Ｖに印加する。
【００４８】
次いで、選択メモリセルＭＣａに接続されたソースドライブ線ＳＤ１に０Ｖを印加し、ビット線Ｂ２にはＶｄｄ／２（１．５Ｖ）又は１．０Ｖを印加する。Ｖｄｄ／２はＶｄｄ／２作成回路Ｊ２により作成され、電位線ＣＤＢＪ２を介して供給される。選択メモリセルＭＣａのＴｒＱｃのゲート部が接続されているワード線Ｗ２のみを２Ｖｄｄ＋ΔＶ（６＋１＝７Ｖ）に印加する。また、他のワード線Ｗ１、Ｗ３、Ｗ４にはプリチャージ状態からの０Ｖ印加を持続する。また、入力されたコラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８に基づいて、選択メモリセルＭＣａに接続されたビット線Ｂ２を除く他のビット線Ｂ４、Ｂ６、Ｂ８（図７）に対して０Ｖを供給する。０ＶはＣＤＢＪ１を介して供給される。このことによって、非選択メモリセルＭＣａの可変抵抗素子Ｒｃ間には、電位差が発生せず、抵抗値が変動しないように対策をとっている。
【００４９】
入力されたコラムアドレス信号（線）ＣＤＳ２（ＥＮＡＢＬＥ）、ＣＤＳ４（ＤＩＳＡＢＬＥ）、ＣＤＳ６（ＤＩＳＡＢＬＥ）、ＣＤＳ８（ＤＩＳＡＢＬＥ）に基づいて、選択メモリセルＭＣａに接続されたビット線Ｂ２に接続したＴｒＥ０、ＴｒＧ０のみがオフ状態となり、コラムデコーダＣＤ内の他のＴｒＥ１、Ｅ２、Ｅ３、Ｇ１、Ｇ２、Ｇ３は全てオン状態となり、選択メモリセルＭＣａに接続されたビット線Ｂ２を除く他のビット線Ｂ４、Ｂ６、Ｂ８に対して電位線ＣＤＢＪ１から０Ｖを供給することが可能となる。
【００５０】
また、入力されたコラムアドレス信号（線）ＣＤＳ２（ＥＮＡＢＬＥ）、ＣＤＳ４（ＤＩＳＡＢＬＥ）、ＣＤＳ６（ＤＩＳＡＢＬＥ）、ＣＤＳ８（ＤＩＳＡＢＬＥ）に基づいて、電位線ＣＤＢＪ２に接続されるＴｒＦ０、Ｆ１、Ｆ２、Ｆ３の内、ＴｒＦ０のみがオン状態となり、選択メモリセルＭＣａに接続されたビット線Ｂ２のみにＶｄｄ／２（１．５Ｖ）又は１．０Ｖが供給される。その結果、ソースドライブ線ＳＤ１から選択メモリセルＭＣａ内のＴｒＱｃを通り、ビット線Ｂ２に抜ける矢符Ａで示す唯一の電流経路が形成され読み出し動作が実行される。
【００５１】
なお、選択メモリセルＭＣａに隣接するメモリセルＭＣｂ，ＭＣｃについての読み出し時のディスターブ（ディスターブの抑制）について、以下に説明する。
アクテイブとなる読み出し用０Ｖドライブ回路ＲＤＣ１に接続されたソースドライブ線ＳＤ１と接続されたメモリセルＭＣｂにはコラムデコーダＣＤより０Ｖが供給されるため、メモリセルＭＣｂ内の可変抵抗素子Ｒｃ間には電位差が発生せず、抵抗値の変動は起こらない。また、メモリセルＭＣｃでは、セル内のＴｒＱｃがオフとなり、メモリセルＭＣｃの可変抵抗素子Ｒｃ間には電位差が発生せず、可変抵抗値の変動は起こらない。一方、その他のワード線に接続されたメモリセルでは、メモリセル内のＴｒがオフとなり、セル内の可変抵抗素子Ｒｃ間には電位差が発生しない。従って、アクセスされるセル以外のメモリセル内における可変抵抗素子Ｒｃの抵抗値は変動することは無い。つまり、上記のように各電位を設定することにより、選択メモリセルＭＣａに隣接するメモリセルの誤読み出し（読み出しディスターブ）を抑制することが可能となる。
【００５２】
なお、読み出し用の１．５Ｖ作成回路Ｊ２又は１．０Ｖ作成回路は、抵抗分割により１．５Ｖ（１．０Ｖ）基準電位を作成し、この信号を差動増幅器に入力し、電流増幅することにより、目的とする１．５Ｖ又は１．０Ｖを作成することができる。
【００５３】
また、読み出し動作において、図６、図７に示すように、各ビットラインからの出力は、読み出し回路ＲＣ内のマルチプレクサＭＰＸに入力され、マルチプレクサＭＰＸの各出力値とＲｅｆ　Ｌｅｖｅｌとを差動増幅器ＤＩＡＰで比較し、メモリセルＭＣに蓄積されたデータを１または０として識別する。
【００５４】
なお、上述したように、差動増幅器ＤＩＡＰの基準値となるＲｅｆ　ＬｅｖｅｌはＲｅｆ用メモリセルアレイＲｅｆＭＣＡとＲｅｆ用コラムデコーダＲｅｆＣＤにて作成される。選択メモリセルＭＣａがアクセスされたときに、ソースドライブ線ＳＤ１がアクセスされ、また、ワード線Ｗ２がアクセスされることより、Ｒｅｆ　Ｌｅｖｅｌ作成用のメモリセルＲｅｆＡ０とメモリセルＲｅｆＢ０も同時にアクセスされる（図８参照）。Ｒｅｆ用コラムデコーダＲｅｆＣＤにて、Ｒｅｆ用ビット線Ｃ０とＲｅｆ用ビット線Ｃ１に電位線ＣＤＢＪ２からＶｄｄ／２が供給されることにより、Ｒｅｆ用ビット線Ｃ０とＲｅｆ用ビット線Ｃ１には、メモリセルＲｅｆＡ０とメモリセルＲｅｆＢ０のデータが出力される。
【００５５】
Ｒｅｆ用メモリセルアレイＲｅｆＭＣＡの左半分には予め抵抗値を大に設定しておき、右半分には予め抵抗値を小に設定しておく。したがって、メモリセルＲｅｆＡ０から読み出されたＲｅｆ用ビット線Ｃ０は高レベルを示し、メモリセルＲｅｆＢ０から読み出されたＲｅｆ用ビット線Ｃ１は低レベルを示す。読み出し用回路ＲＣ内の読み出し用ショート回路ＳＣＲｅａｄにおいてＲｅｆ用ビット線Ｃ０の信号とＲｅｆ用ビット線Ｃ１の信号とをショートすることにより、これらの信号の中間値が得られる。このレベルを読み出し用回路ＲＣ内の差動増幅器ＤＩＡＰのＲｅｆ　Ｌｅｖｅｌとして入力する。Ｒｅｆ　ＬｅｖｅｌとマルチプレクサＭＰＸからの出力の読み出しデータとを差動増幅器ＤＩＡＰにより比較して、メモリセルＭＣに蓄積されたデータが１か０かを識別し、読み出し動作が実行される。
【００５６】
図９、図１０、図１１は本発明に係るメモリセルの周辺回路の配置を示す回路図である。メモリセルＭＣに対して書き込み動作、リセット動作、読み出し動作を行う場合に必要な各種ドライバの配置を示す。図９はソースドライバＫ１、メモリアレイを、図１０はコラムデコーダ回路ＣＤ、読み出し用回路ＲＣを、図１１はＲｅｆ用メモリセルアレイＲｅｆＭＣＡ、Ｒｅｆ用カラムデコーダ回路ＲｅｆＣＤ、アクセスビット線電位供給用ドライバＫ２、ソースドライバＫ１Ｐを示し、図２乃至図８の場合と基本的には同様であり、同一部分には同一の符号を付して詳細な説明は省略する。
【００５７】
ソースドライバＫ１、Ｋ２は、ソースドライブ線ＳＤ１、ＳＤ２をそれぞれ駆動する。ソースドライブ線ＳＤ１、ＳＤ２は書き込み時Ｖｄｄに、リセット時Ｖｄｄに、読み出し時０Ｖに設定される。
【００５８】
アクセスビット線電位供給用ドライバＫ２は、電位線ＣＤＢＫ２を介して選択されたビット線（例えば、ビット線Ｂ２）に対して、書き込み用電位、リセット用電位、読み出し用電位を供給する。電位線ＣＤＢＫ２は書き込み時０Ｖ、リセット時２Ｖｄｄ、読み出し時Ｖｄｄ／２に設定される。例えば、選択メモリセルＭＣａをアクセスするには、書き込み動作の場合にはビット線Ｂ２に０Ｖを供給する必要があり、この０Ｖ供給は、アクセスビット線電位供給用ドライバＫ２にて発生させる。
【００５９】
ソースドライバＫ１Ｐは、電位線ＣＤＢＫ１Ｐを介して選択されたビット線に対して、書き込み用電位、リセット用電位、読み出し用電位を供給する。電位線ＣＤＢＫ１Ｐは書き込み時Ｖｄｄに、リセット時Ｖｄｄに、読み出し時０Ｖに設定される。
【００６０】
図１２はアクセスビット線電位供給用ドライバの一例を示す説明図である。同図（ａ）は回路図を、（ｂ）はタイミングチャートを示す。書き込み動作時はＷｒｉｔｅサイクルとして、アクセスビット線ドライバ出力を０Ｖにし、このときには、リセット動作用ドライバ、及び読み出し動作用ドライバの出力はフローテイング状態となる。つまり、書き込み動作時には、（ｂ）のタイミングチャートに示すように、ＥＷ信号がハイレベルとなる。そこで、（ａ）に示すＥＷを遅延させた信号Ｅｗｄはハイレベルとなる。従って、ライトドライバがイネーブルとなり、アクセスビット線電位供給用ドライバからは０Ｖが供給される。この時、読み出し動作時アクティブとなるＥＲ信号や、リセット動作時アクティブとなるＥＲＳＴ信号はタイミングチャートに示すようにローレベルである。この場合、ＥＲＳＴ信号の遅延信号ＥＲＳＴｄはローレベルであり、ＥＲＳＴｄｂ信号はハイレベルであるために、リセットドライバの出力はフローティング状態となる。
【００６１】
また、ＥＲ信号はローレベルであるために、リードドライバの出力はフローティング状態となる。同様にリセット動作時には６Ｖを供給し、書き込み用ライトドライバ及び読み出し動作用リードドライバの出力はフローテイング状態となる。また、読み出し動作時には、選択されたセルのビット線に書きこみ動作と同様に０Ｖとし、書き込み動作用ライトドライバ及びリセット動作用リセットドライバの出力はフローテイング状態となる。
【００６２】
図１３はソース電圧印加用ドライバ及びビット線電位供給用ドライバの一例を示す回路図である。ソース電圧印加用ドライバＫ１は、書き込み時、リセット動作時及び読み出し動作時には、選択メモリセルＭＣａに接続されたソース線に対して、Ｖｄｄ電位を供給する。また、書き込み動作時、リセット動作時、及び読み出し動作時には、選択されない全ビット線に対して３Ｖを供給するものである。
【００６３】
図１４、図１５はリセット動作を行う別のアクセス方法を説明する回路図である。図２乃至図１１の場合と基本的には同様であり、同一部分には同一の符号を付して詳細な説明は省略する。
（他のリセット動作の説明）
選択されたメモリセルＭＣａにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルＭＣａの可変抵抗と接続されているビット線Ｂ２にＶｄｄ（３Ｖ）を印加する。また、選択メモリセルＭＣａのＴｒＱｃのゲートに接続されたワード線Ｗ２にＶｄｄ＋ΔＶ（３＋１＝４Ｖ）を印加し、その他のワード線Ｗ１、Ｗ２、Ｗ４は非アクテイブ状態からの０Ｖ印加の状態を維持する。そして、選択するメモリセルのＴｒＱｃのソースに接続されているソースドライブ線ＳＤ１には０Ｖを印加する。
【００６４】
また、非選択のビット線Ｂ１、Ｂ３〜Ｂ８には０Ｖを印加することによって、非選択メモリセルＭＣ内の可変抵抗素子Ｒｃ間に電位差が生じないよう対策を講じる。これは、前述した抵抗値リセット動作にて説明したように、コラムデコーダＣＤ内のＴｒＥ１、Ｅ２、Ｅ３をコラムアドレス信号（線）ＣＤＳ４、ＣＤＳ６、ＣＤＳ８によりオンすることによって、ビット線Ｂ４、Ｂ６、Ｂ８（図１５）に電位線ＣＤＢＨの０Ｖを印加する。一方、選択メモリセルＭＣａに接続したビット線Ｂ２に接続するＴｒＥ０は、入力されたコラムアドレス信号ＣＤＳ２に基づいて、オフ状態となり、これに伴い選択ＴｒＦ０がオンする。これにより、矢符Ａで示す電流経路を通じてビット線Ｂ２の電位は電位線ＣＤＢＬの電位Ｖｄｄに設定される。
【００６５】
この入力条件の基では、ビット線Ｂ２から選択メモリセルＭＣａ内のＴｒＱｃを通り、ソースドライブ線ＳＤ１に抜ける矢符Ａで示す唯一の電流経路ができるため、選択メモリセルＭＣａ内の可変抵抗素子Ｒｃに電圧を印加することができ、可変抵抗素子Ｒｃのリセット動作（抵抗値の低減）を実行することができる。
そしてこのビット線Ｂ２からＶｄｄを印加することによって、可変抵抗素子Ｒｃの抵抗値は、約数百Ωにまで低減する。この一連の動作により、選択メモリセルＭＣａのみに書き込みデータのリセット動作が行われることになる。この場合、先のリセット動作の実施例に比べ、２Ｖｃｃを供給するための高電圧作成回路（昇圧回路）を省略することが可能となる。読み出し方式は前述と同様の手法である。
【００６６】
図１６、図１７、図１８は書き込み動作、リセット動作、読み出し動作を示すブロック図である。図１６はソースドライバＫ１、メモリアレイを、図１７はコラムデコーダ回路ＣＤ、読み出し用回路ＲＣを、図１８はＲｅｆ用メモリセルアレイＲｅｆＭＣＡ、Ｒｅｆ用カラムデコーダ回路ＲｅｆＣＤ、アクセスビット線電位供給用ドライバＫ２、ソースドライバＫ１Ｐを示し、図２乃至図１１、図１４、図１５の場合と基本的には同様であり、同一部分には同一の符号を付して詳細な説明は省略する。
【００６７】
ソースドライバＫ１は、ソースドライブ線ＳＤ１、ＳＤ２をそれぞれ駆動する。ソースドライブ線ＳＤ１、ＳＤ２は書き込み時Ｖｃｃに、リセット時０Ｖに、読み出し時０Ｖに設定される。
【００６８】
アクセスビット線電位供給用ドライバＫ２は、電位線ＣＤＢＫ２を介して選択されたビット線（例えば、ビット線Ｂ２）に対して、書き込み用電位、リセット用電位、読み出し用電位を供給する。電位線ＣＤＢＫ２は書き込み時０Ｖパルス、リセット時Ｖｃｃ、読み出し時Ｖｄｄ／２に設定される。
【００６９】
ソースドライバＫ１Ｐは、電位線ＣＤＢＫ１Ｐを介して選択されたビット線（例えば、ビット線Ｂ２）に対して、書き込み用電位、リセット用電位、読み出し用電位を供給する。電位線ＣＤＢＫ１Ｐは書き込み時Ｖｃｃに、リセット時０Ｖに、読み出し時０Ｖに設定される。
【００７０】
最初、可変抵抗値が相対的に大きい場合は、上述した書き込み動作を初めて実行したときに可変抵抗値が低減される。また、可変抵抗値が相対的に小さい場合には、上述したリセット動作を初めて実行したときに可変抵抗値が上昇する。このように、可変抵抗値の初期値の大小に依存して、可変抵抗値が上昇または低減する。つまり、最初に可変抵抗値が大であれば、初めて実行した動作が上述した書き込み動作、リセット動作どちらの場合にも可変抵抗値が小に低減される。また、最初に可変抵抗値が小であれば、初めて実行した動作が上述した書き込み動作、リセット動作のどちらの場合にも可変抵抗値は大に上昇する。
【００７１】
図１９は本発明に係るメモリセルの周辺回路の配置を示すブロック図である。
１Ｔ１Ｒ型のメモリセルがマトリクス状に配置されたメモリアレイＭＡと、メモリアレイＭＡのソースドライブ線（ＳＤ１〜）に電位を与えるローデコーダ回路ＲＤと、ビット線（Ｂ１〜）に電位を与えるコラムデコーダ回路ＣＤと、コラムデコーダ回路ＣＤからの出力をマルチプレクサＭＰＸ及び読み出し用Ｒｅｆ　Ｌｅｖｅｌを参照信号とする差動増幅器ＤＩＡＰを介して出力する読み出し回路ＲＣからなり、昇圧回路を必要としない記憶装置である。ローデコーダ回路ＲＤにはＲｅｆレベル作成用アレイ、ソースドライバＫ１が接続され、ソースドライバＫ１には例えば１．５Ｖ作成回路が接続される。コラムデコーダ回路ＣＤにはアクセスビット線電位供給用ドライバＫ２、ソースドライバＫ１Ｐ、Ｒｅｆ用カラムデコーダ回路ＲｅｆＣＤが接続される。
【００７２】
図２０は比較のために示すフラッシュメモリの周辺回路の配置を示すブロック図である。このブロック図では従来技術の一例として、フラッシュメモリが必要とする昇圧回路ＬＵＣや、ベリファイ回路ＶＦＣを付加した状態を示す。従来のフラッシュメモリでは、書き込み動作時に約１０Ｖ程の高電圧をメモリセルのゲート電極に印加する必要がある。また、書き込みデータのイレーズ（リセット）動作時には、メモリセルのゲート電極に、−９Ｖ程の負電圧を供給する必要がある。従って、図２０に示すブロック図では、ソース（電圧印加用）ドライバＫ１に昇圧回路ＬＵＣを設けて、書き込み動作時には約１０Ｖ、イレーズ動作時には、約−９Ｖを供給する必要があった。
【００７３】
それに比べ、ペロブスカイト構造を使用した本発明に係る１Ｔ１Ｒ型のメモリセルでは、電源電圧が２〜５Ｖ程度の低電圧にて書き込み動作、リセット動作、読み出し動作が可能となることから、図１９に示すように、従来必要とした昇圧回路ＬＵＣを削除することができ、周辺回路の簡素化、低消費電力化が図れる。
更に、ペロブスカイト構造を使用した本発明に係る１Ｔ１Ｒ型のメモリセルでは、図１９に示す様に、ベリファイ動作が不要であることからベリファイ回路ＶＦＣが不要になる。
【００７４】
従来のフラッシュメモリでは、書き込み動作後、選択されたメモリセルに所望のスレッショルド電圧が書き込まれているかを、判断するために、選択されたメモリセルのデータを読み出し回路で読み出し動作を実行し、正しいデータが書き込まれているかを判断する必要がある（ベリファイ動作）。そのために、書き込み動作の後に必ず、ベリファイ動作を実行する必要があるため、書き込み動作が極端に遅くなる。ベリファイ動作後、書き込みデータが正しくない場合には、再度書き込み動作、ベリファイ動作を実行する必要が生じる。
【００７５】
しかし、ペロブスカイト構造を使用した本発明に係る１Ｔ１Ｒ型のメモリセルでは、１サイクルの書き込み動作、及びリセット動作にて、メモリセル内の抵抗値が変化し、しかも、安定した変化を達成することが可能なために、ベリファイ動作が不要となる。つまり、ベリファイ動作が不要な分だけ、書き込み動作、リセット動作に要する時間を大幅に短縮することができる。
【００７６】
＜実施の形態２＞
実施の形態２におけるメモリセルは、薄膜材料ＰＣＭＯ等を可変抵抗素子として用い、電流制御素子として実施の形態１におけるＦＥＴに変え、ＰＮ接合ダイオード（以下ダイオードという）を使用したものである。図２１は本発明に係るメモリアレイの構成を示す説明図である。同図（ａ）は概略平面図を、（ｂ）は（ａ）の矢符ｂｂにおける概略断面図を、（ｃ）は（ａ）の矢符ｃｃにおける概略断面図を示す。
【００７７】
ワ−ド線Ｗ１〜Ｗ５とビット線Ｂ１〜Ｂ５との交点にダイオ−ド及び可変抵抗素子の直列構成からなるメモリセルを作成することによって、大幅な微細化が可能となる。各ワード線Ｗ１〜Ｗ５はダイオードのアノードをロー方向に共通に接続している。ダイオードのカソードは可変抵抗素子の１端に接続され、可変抵抗素子の他の端子はコラム方向に共通に接続され各ビット線Ｂ１〜Ｂ５に接続される。このように接続することによりメモリアレイが構成される。図においては、ワード線Ｗ２とビット線Ｂ４との交点（実線に重ねて破線で幅を示す）にあるメモリセルをアクセスメモリセルＫとして示している。ここでは５×５＝２５のメモリセルが形成されている。このメモリセルは１個のダイオード（Ｄｉｏｄｅ）と１個の可変抵抗素子（Ｒｅｓｉｓｔｏｒ）との組み合わせであるから１Ｄ１Ｒ型（メモリセル）という。また、参考に書き込み動作時、リセット動作時におけるワード線Ｗ１〜Ｗ５、ビット線Ｂ１〜Ｂ５への印加電圧を電圧値で表示している。
【００７８】
ワード線Ｗ１〜Ｗ５、ビット線Ｂ１〜Ｂ５は通常ポリシリコンにより構成される。（ｂ）においては、各ワード線Ｗ１〜Ｗ５から各ダイオードのＰＮ接合を通り、ＰＣＭＯにより作成された可変抵抗素子を通りビット線Ｂ４に抜ける電流経路が形成される。（ｃ）においては、ワード線Ｗ２から各ダイオードのＰＮ接合を通り、ＰＣＭＯにより作成された可変抵抗素子を通り各ビット線Ｂ１〜Ｂ５に抜ける電流経路が形成される。なお、ＰＣＭＯ膜とビット線Ｂ１〜Ｂ５との接続部、ＰＣＭＯ膜とダイオードとの接続部にはコンタクト金属が形成される。コンタクト金属としては例えば、白金（Ｐｔ）、イリジウムなどを用いることが可能である。
【００７９】
このように構成したメモリアレイの動作方法について説明する。
（書きこみ動作）
図２２、図２３は本発明に係るメモリセルへの書き込み動作を説明する回路図である。本発明に係る可変抵抗素子へのデータの書き込みは、可変抵抗素子間に２Ｖを与えれば書き込み動作が可能である。また、ダイオードの逆方向耐圧は２Ｖのものを用いた場合について以下に説明する。このメモリアレイが非アクテイブ時（プリチャージ状態）には、全ビット線Ｂ１〜Ｂ８を０Ｖ、全ワード線Ｗ１〜Ｗ６を０Ｖに印加する。選択されたメモリセルＭＣａへの書き込み動作を実行する（選択メモリセルＭＣａ内の可変抵抗素子の抵抗値を上昇させる）には、選択メモリセルＭＣａ内の可変抵抗素子に接続されているビット線Ｂ２に２Ｖを印加し、その他のビット線Ｂ１、Ｂ３〜Ｂ８には０Ｖを印加する。また、選択メモリセルＭＣａのダイオードに接続されたワード線Ｗ２には−２Ｖを印加する。その他のワード線Ｗ１、Ｗ３〜Ｗ６には０Ｖを印加する。各ワード線Ｗ１〜Ｗ６はワード電圧印加用ドライバＷＤＣ１〜ＷＤＣ６（部分のみ図示）により電位を確定する。
【００８０】
この入力条件の下では、図２２に示すように、ビット線Ｂ２から選択メモリセルＭＣａ内の可変抵抗素子及びダイオード（逆方向電圧が印加されている）を通り、矢符Ａで示すワード電圧印加用ドライバＷＤＣ２に抜ける唯一の電流経路ができるため、選択メモリセルＭＣａ内の可変抵抗素子に電圧を印加することができ、可変抵抗素子に書き込み動作（メモリセル内可変抵抗値の上昇）を実行することができる。
【００８１】
そしてこの条件の下で、選択メモリセルＭＣａに接続したビット線Ｂ２から２Ｖを印加し、選択されたメモリセルに接続したワ−ド線Ｗ２には−２Ｖを印加することによって、可変抵抗値は、約１ＭΩにまで上昇する。この一連の動作により、選択されたメモリセルのみに書き込みが行われることになる。
【００８２】
また、選択メモリセルＭＣａ内の可変抵抗素子以外の可変抵抗素子の抵抗値が変動しないように、選択メモリセルＭＣａ内の可変抵抗素子以外の可変抵抗素子間には電位差が生じないように、配慮する必要がある。
【００８３】
このために、図２３中のコラムデコーダＣＤ内のＴｒＥ１、Ｅ２、Ｅ３がすべてＯＮすることによって、選択されないビット線Ｂ４、Ｂ６、Ｂ８（図２３）には０Ｖを印加することができる。また、選択メモリセルＭＣａに接続したビット線Ｂ２を選択するＴｒＥ０のみ、入力されたコラムアドレス（コラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８）に基づいて、オフ状態となり、これに伴いビット線Ｂ２（Ｃ）に２Ｖを供給するＴｒＦ０がオンすることになる。その他の２Ｖ供給用ＴｒＦ１、Ｆ２、Ｆ３はオフ状態となり、他のビット線Ｂ４、Ｂ６、Ｂ８には２Ｖは供給されない。従って、選択メモリセルＭＣａの両端には４Ｖの電位差が発生することになるが、今ダイオードの逆方向の耐圧（ブレ−クダウン電圧）を２Ｖとしているために、選択メモリセルＭＣａ内の可変抵抗素子の端子間には２Ｖが供給される。そして、この条件の下で可変抵抗値は、約１ＭΩにまで上昇する。
【００８４】
なお、ＴｒＥ０、Ｅ１、Ｅ２、Ｅ３、Ｆ０、Ｆ１、Ｆ２、Ｆ３の制御はコラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８によりなされることは実施の形態１の場合と全く同様であり、詳細な説明は省略する。
【００８５】
（リセット動作）
図２４、図２５は本発明に係るメモリセルへのリセット動作を説明する回路図である。選択メモリセルＭＣａ内の可変抵抗素子の抵抗値をリセットするには、選択メモリセルＭＣａ内のダイオードと接続されているワード線Ｗ２に４．５Ｖを印加する。また、選択されない他のワード線Ｗ１、Ｗ３〜Ｗ６には２Ｖを印加する。各ワード線Ｗ１〜Ｗ６への電圧の供給はワード電圧印加用ドライバＷＤＣ１〜ＷＤＣ６（一部のみ図示）により供給される。そして、選択メモリセルＭＣａ内の可変抵抗素子に接続されているビット線Ｂ２には２Ｖの印加状態を維持する。その他のビット線Ｂ１、Ｂ３〜Ｂ８には４Ｖを印加することによって、非選択メモリセルＭＣ内のダイオードには逆方向に２Ｖの電位差が発生するが、逆方向ブレークダウン電圧が２Ｖ以上であるため電流は流れない。前述した抵抗値リセット動作にて説明したように、コラムデコーダＣＤ内のＴｒＥ１、Ｅ２、Ｅ３がオンすることによって、４Ｖが選択ビット線Ｂ２以外のビット線Ｂ４、Ｂ６、Ｂ８（図２５）に供給される。また、入力されたコラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８に基づいて、選択メモリセルＭＣａに接続したビット線Ｂ２を選択するＴｒＥ０のみオフ状態になり、これに伴いビット線Ｂ２に２Ｖを供給するＴｒＦ０がオンすることになる。
【００８６】
この入力条件の下では、ワード線Ｗ２から選択メモリセルＭＣａ内のダイオードと可変抵抗素子を通り、ビット線Ｂ２に抜ける矢符Ａで示す唯一の電流経路ができるため、メモリセルＡ内の可変抵抗素子の端子間に２Ｖ以上の電位差を発生させることが可能となり、可変抵抗素子におけるリセット動作（抵抗値の低減）を実行することができる。そしてこのワード線Ｗ２から４．５Ｖを印加することによって、可変抵抗素子の端子間には、約２Ｖの電位差（順方向電圧のＶｆ分を差し引いて約２Ｖとなる。）が発生するために、可変抵抗素子の抵抗値は、約数百Ωにまで低減する。この一連の動作により、選択メモリセルＭＣａのみに書き込み情報（データ）のリセット動作が行われることになる。
【００８７】
最初、可変抵抗値が相対的に大きい場合は、上述した書き込み動作を初めて実行したときに可変抵抗値が低減される。また、可変抵抗値が相対的に小さい場合には、上述したリセット動作を初めて実行したときに可変抵抗値が上昇する。このように、可変抵抗値の初期値の大小に依存して、可変抵抗値が上昇または低減する。つまり、最初に可変抵抗値が大であれば、初めて実行した動作が上述した書き込み動作、リセット動作どちらの場合にも可変抵抗値が小に低減される。また、最初に可変抵抗値が小であれば、初めて実行した動作が上述した書き込み動作、リセット動作のどちらの場合にも可変抵抗値は大に上昇する。
【００８８】
（読み出し動作）
図２６、図２７、図２８は本発明に係るメモリセルの読み出し動作を説明する回路図である。このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線Ｂ１〜Ｂ８を０Ｖ（ＧＮＤレベル）、全ワード線Ｗ１〜Ｗ６に０Ｖを印加する。選択メモリセルＭＣａに接続されたワード線Ｗ２に２Ｖを印加し、ビット線Ｂ２には０Ｖを印加する。また、他のワード線Ｗ１、Ｗ３〜Ｗ６にはプリチャージ状態からの０Ｖ印加を持続する。また、入力されたコラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８に基づいて、選択メモリセルＭＣａに接続されたビット線Ｂ２を除く他のビット線Ｂ４、Ｂ６、Ｂ８（図２７）に対して２Ｖを供給する。これにより、選択メモリセルＭＣａ内の可変抵抗素子を除く他の可変抵抗素子間には、電位差が発生せず、抵抗値が変動しないように対策をとっている。
【００８９】
なお、ワード線Ｗ１〜Ｗ６に対応してドレイン電流印加用ドライバのほかに、２Ｖ作成回路Ｊ１、図示していないが、読み出し用１．５Ｖドライブ回路（非アクティブ時Ｇ１）、読み出し用１．５Ｖドライブ回路（非アクティブ時Ｇ２）等が配置される。
【００９０】
これは、図２７に示すように、入力されたコラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８にもとづいて、選択メモリセルＭＣａに接続されたビット線Ｂ２に接続したＴｒＥ０のみがオフ状態となり、コラムデコーダＣＤ内の他のＴｒＥ１、Ｅ２、Ｅ３は全てオン状態となることによって、２Ｖ作成回路にて作成された２Ｖを選択メモリセルＭＣａに接続されたビット線Ｂ２を除く他のビット線Ｂ４、Ｂ６、Ｂ８に対して供給することが可能となる。また、入力されたコラムアドレス信号（線）ＣＤＳ２、ＣＤＳ４、ＣＤＳ６、ＣＤＳ８にもとづいて、ビット線Ｂ２に０Ｖを供給するＴｒＦ０のみがオン状態となり、選択メモリセルＭＣａに接続されたビット線Ｂ２のみに、０Ｖが供給される。その結果、図２４に示すように、ワード線Ｗ２から選択メモリセルＭＣａ内のダイオード及び可変抵抗素子を通り、ビット線Ｂ２に抜ける矢符Ａで示す唯一の電流経路が作成され読み出し動作が実行される。
【００９１】
なお、図２６、図２７に示す様にアクテイブとなる読み出し用２Ｖドライブ回路に接続されたワード線Ｗ２と接続されたメモリセルＭＣｂにはコラムデコーダＣＤのＴｒＥ１より２Ｖが供給されるため、メモリセルＭＣｂ内の可変抵抗素子の端子間には電位差が発生せず、抵抗値の変動は起こらない。また、メモリセルＭＣｃでは、メモリセルＭＣｃ内のダイオードに接続されたワード線Ｗ１の電位が０Ｖであり、ビット線Ｂ２の電位が０Ｖとなり、電流経路が作成されないため、抵抗値の変動は起こらない。従って、アクセスされる選択メモリセルＭＣａ以外のメモリセル内の可変抵抗素子の抵抗値は変動することは無い。
【００９２】
差動増幅器ＤＩＡＰの基準値となるＲｅｆ　ＬｅｖｅｌはＲｅｆ用メモリセルアレイＲｅｆＭＣＡとＲｅｆ用カラムデコーダ回路ＲｅｆＣＤにて作成される。
これは選択メモリセルＭＣａがアクセスされたときに、Ｒｅｆ　Ｌｅｖｅｌ作成用のメモリセルＲｅｆＡ０とメモリセルＲｅｆＢ０も同時にアクセスされる。また、図２８に示すようにＲｅｆ用カラムデコーダ回路ＲｅｆＣＤにてＲｅｆ用ビット線Ｃ０とＲｅｆ用ビット線Ｃ１に０Ｖが供給されることにより、Ｒｅｆ用ビット線Ｃ０とＲｅｆ用ビット線Ｃ１には、メモリセルＲｅｆＡ０とメモリセルＲｅｆＢ０のデータが出力される。
【００９３】
上述したようにＲｅｆ用メモリセルアレイＲｅｆＭＣＡの左半分には予め抵抗値を大に設定しておき、右半分には予め抵抗値を小に設定しておく。したがって、メモリセルＲｅｆＡ０から読み出されたＲｅｆ用ビット線Ｃ０は低レベルを示し、メモリセルＲｅｆＢ０から読み出されたＲｅｆ用ビット線Ｃ１は高レベルを示す。読み出し用回路ＲＣ内の読み出し用ショート回路ＳＣＲｅａｄにおいてＲｅｆ用ビット線Ｃ０の信号とＲｅｆ用ビット線Ｃ１の信号とをショートすることにより、これらの信号の中間値が得られる。このレベルを読み出し用回路ＲＣ内の差動増幅器ＤＩＡＰのＲｅｆ　Ｌｅｖｅｌとして入力する。Ｒｅｆ　ＬｅｖｅｌとマルチプレクサＭＰＸからの出力の読み出しデータとを差動増幅器ＤＩＡＰにより比較して、メモリセルＭＣに蓄積されたデータが１か０かを識別し、読み出し動作が実行される。
【００９４】
＜実施の形態３＞
実施の形態１においては電流制御素子としてＦＥＴを用いた場合を示し、実施の形態２においては電流制御素子としてダイオードを用いた場合を示した。実施の形態３においては電流制御素子としてＦＥＴに替えてバイポーラトランジスタ（以下、ＢＰＴともいう）を用いた場合を示す。
【００９５】
図３５は本発明に係るメモリアレイの構成を示す説明図である。メモリセルＭＣをマトリックス状に２×２個配置してメモリアレイとした状態を示す。メモリセルＭＣは、電流制御素子Ｑｃ及び可変抵抗素子Ｒｃの組み合わせにより構成される。電流制御素子ＱｃはＢＰＴにより構成される（以下、ＢＰＴにより構成される電流制御素子ＱｃをＢＰＴＱｃともいう）。ＢＰＴＱｃは可変抵抗素子Ｒｃに流れる電流を制御するように可変抵抗素子Ｒｃの電流路に直列に接続される。
このメモリセルＭＣは１個の電流制御素子（バイポーラ「トランジスタ」）Ｑｃと１個の可変抵抗素子（Ｒｅｓｉｓｔｏｒ）Ｒｃとの組み合わせであるから１Ｔ１Ｒ型（メモリセル）という。
【００９６】
ＢＰＴＱｃのコレクタを共通接続部Ｖｓに共通に接続し、ＢＰＴＱｃのベースをロー方向において共通に接続してワード線Ｗ１、Ｗ２を構成する。ＢＰＴＱｃのエミッタを可変抵抗素子Ｒｃの一方の端子に接続し、可変抵抗素子Ｒｃの他方の端子をコラム方向に共通に接続してビット線Ｂ１、Ｂ２を構成し、メモリアレイを形成する。なお、共通電位部Ｖｓはマトリックスの領域を適宜グループ分けして、各グループ毎に電位を設定するようにしても良い。ＢＰＴはＰＮＰトランジスタとしているがＮＰＮトランジスタとすることも可能である。また、ＢＰＴは優れた電流制御性を有することから、正確な抵抗制御が可能となり、信頼性の高い記憶装置を実現できる。
【００９７】
例えばビット線Ｂ２とワード線Ｗ１との交点にあるメモリセルＭＣａを選択する場合を例に、各動作モードにおける印加電圧の例を以下に示す。印加電圧は基本的にはダイオードを用いた実施の形態２の場合と同様である。ＮＰＮトランジスタとした場合には適宜バイアス極性などを変更する必要がある。なお、基本的な動作は実施の形態１、実施の形態２において説明した内容と同様であり詳細な説明は省略する。また、共通電位部Ｖｓは接地電位（０Ｖ）とした。
【００９８】
（書き込み動作）
選択ビット線Ｂ２に書き込み電圧として例えば５Ｖを印加する。選択ワード線Ｗ１は０Ｖとして、ＢＰＴＱｃのエミッタ・ベース間に順方向のバイアスを印加し、可変抵抗素子Ｒｃに書き込み用の電流が流れるようにする。なお、非選択ビット線Ｂ１は０Ｖとし、非選択ワード線Ｗ２は書き込み電圧と同一の５Ｖにして非選択メモリセルでのリーク電流の発生を防止し、リーク電流による書き込みディスターブを防止する。
【００９９】
（リセット動作）
選択ビット線Ｂ２にはリセット電圧として適宜の電圧を印加する。選択ワード線Ｗ１は０Ｖとして、ＢＰＴＱｃのエミッタ・ベース間に順方向のバイアスを印加し、可変抵抗素子Ｒｃにリセット用の電流が流れるようにする。なお、非選択ビット線Ｂ１は０Ｖとし、非選択ワード線Ｗ２はリセット電圧と同一の電圧にして非選択メモリセルでのリーク電流の発生を防止し、リーク電流によるリセットディスターブを防止する。
【０１００】
（読み出し動作）
選択ビット線Ｂ２には読み出し電圧として例えば２〜３Ｖを印加する。選択ワード線Ｗ１は０Ｖとして、ＢＰＴＱｃのエミッタ・ベース間に順方向のバイアスを印加し、可変抵抗素子Ｒｃに読み出し用の電流が流れるようにする。なお、非選択ビット線Ｂ１は０Ｖとし、非選択ワード線Ｗ２は読み出し電圧と同一またはそれ以上の電圧にして非選択メモリセルでのリーク電流の発生を防止し、リーク電流による読み出しディスターブを防止する。
【０１０１】
図３６は本発明に係るメモリアレイの構造を模式的に示す説明図である。同図（ａ）は図３５に示したメモリアレイの平面模式図であり同一部分には同一の符号を付している。（ｂ）は（ａ）における矢符ｂｂにおける概略断面図、（ｃ）は（ａ）における矢符ｃｃにおける概略断面図である。（ａ）において、ワード線Ｗ１、Ｗ２が適宜の間隔をおいてロー方向に平行に形成され、それと交差するコラム方向にビット線Ｂ１、Ｂ２が適宜の間隔をおいて形成される。ワード線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２との各交差点においてメモリセルＭＣが構成される。各メモリセルＭＣにおいて、基板（不図示）側に形成されたワード線Ｗ１、Ｗ２とその上方に形成されたビット線Ｂ１、Ｂ２とが重畳する部分に可変抵抗素子Ｒｃが積層して形成される。
【０１０２】
図３６（ｂ）において、基板状の領域として構成されたＢＰＴＱｃのコレクタ領域ＢＰＴ−Ｃの上部にワード線Ｗ２が形成される。ＢＰＴＱｃはＰＮＰトランジスタとしているから、コレクタ領域ＢＰＴ−ＣはＰ型導電性を有し、例えばＰ型シリコン基板などにより構成される。基板状のコレクタ領域ＢＰＴ−Ｃは共通接続部として機能する。ワード線Ｗ２及びベース領域ＢＰＴ−Ｂは、コレクタ領域ＢＰＴ−ＣにＮ（Ｎ＋）型導電性の拡散層を形成することにより、構成される。なお、メモリセルＭＣにおいて、ワード線Ｗ２はＢＰＴＱｃのベース領域ＢＰＴ−Ｂを兼ねる。ＢＰＴＱｃのエミッタ領域ＢＰＴ−Ｅは、ベース領域ＢＰＴ−ＢにＰ（Ｐ＋）型導電性の拡散層を形成することにより、構成される。隣接するエミッタ領域ＢＰＴ−Ｅ相互間には絶縁層ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）が適宜形成され、各エミッタ領域ＢＰＴ−ＥＢＰＴを相互に分離する。各エミッタ領域ＢＰＴ−Ｅとビット線Ｂ１、Ｂ２との間には可変抵抗素子Ｒｃが形成される。可変抵抗素子Ｒｃとエミッタ領域ＢＰＴ−Ｅとの間、可変抵抗素子Ｒｃとビット線Ｂ１、Ｂ２との間にはコンタクト金属Ｍが形成される。コンタクト金属Ｍとしては例えば、白金（Ｐｔ）、イリジウムなどを用いることが可能である。隣接するメモリセルＭＣ相互間には絶縁層ＩＳＯ（Ｉｓｏｌａｔｉｏｎ）が適宜形成され、各メモリセルＭＣを相互に分離している。図３６（ｃ）においては、（ｂ）でのワード線Ｗ２に加えて、ワード線Ｗ１も示される。その他の点は（ｂ）と同様であり、詳細は省略する。
【０１０３】
上述したとおり、本発明に係るメモリセルは、基板状のコレクタ領域ＢＰＴ−Ｃへの拡散層により形成したワード線をベース領域ＢＰＴ−Ｂに兼用でき、さらに、ベース領域ＢＰＴ−Ｂへの拡散層によりエミッタ領域ＢＰＴ−Ｅを形成することから、基板状のコレクタ領域ＢＰＴ−Ｃに対してベース領域ＢＰＴ−Ｂ、エミッタ領域ＢＰＴ−Ｅを垂直方向に形成できる。また、エミッタ領域ＢＰＴ−Ｅに積層して可変抵抗素子を形成することから、横方向の寸法（平面パターン形状）を極限まで縮小することが可能になり、大容量の記憶装置に適したメモリセルを構成することができる。
【０１０４】
ＢＰＴＱｃをＮＰＮトランジスタとした場合には、コレクタ領域ＢＰＴ−ＣをＮ型、ベース領域ＢＰＴ−ＢをＰ（Ｐ＋）型、エミッタ領域ＢＰＴ−ＥをＮ（Ｎ＋）型とすれば良い。なお、Ｐ型シリコン基板の上にＮＰＮトランジスタを構成することも可能である。
【０１０５】
図３５、図３６に記載したメモリセルに実施の形態１、実施の形態２における周辺回路と同様な周辺回路を接続して記憶装置を構成することができる。つまり、ワード線Ｗ１、Ｗ２にはワード線Ｗ１、Ｗ２を選択するためのローデコーダを接続し、ビット線Ｂ１、Ｂ２にはビット線Ｂ１、Ｂ２を選択するためのコラムデコーダを接続し、コラムデコーダにはメモリセルのメモリ情報を読み出すための読み出し用回路を接続する。これにより実施の形態１、実施の形態２と同様な効果を奏する記憶装置が得られる。
【０１０６】
【発明の効果】
上述したように、本発明によれば、ペロブスカイト構造の薄膜材料を可変抵抗素子として利用したメモリセルを１Ｔ１Ｒ型、１Ｄ１Ｒ型として構成し、このメモリセルをマトリクス状に配置しメモリアレイを構成し、上述したアクセス手法を用いることによって、不揮発性メモリとして書き込み動作、リセット動作、読み出し動作をランダムアクセス（１ビット単位での動作）にて行うことが可能となる。
【０１０７】
また、低電圧で動作可能な、且つ高集積が可能なメモリセル及び該メモリセルを用いたメモリアレイ（記憶装置）を提供することが可能となる。また、メモリセルアクセス時において、隣接するメモリセルへのリーク電流が発生するのを阻止することができる周辺回路構成にしたので信頼度の高い有用な記憶装置となる。更に、書き込み動作、リセット動作、読み出し動作は各々１００ｎｓ以下の高速にて動作が可能となる。また、昇圧回路、ベリファイ動作等が不要な記憶装置となる。
【図面の簡単な説明】
【図１】本発明に係るメモリアレイの構成を示す説明図である。
【図２】本発明に係るメモリセルへの書き込み動作を説明する回路図である。
【図３】本発明に係るメモリセルへの書き込み動作を説明する回路図である。
【図４】本発明に係るメモリセルのリセット動作を説明する回路図である。
【図５】本発明に係るメモリセルのリセット動作を説明する回路図である。
【図６】本発明に係るメモリセルの読み出し動作を説明する回路図である。
【図７】本発明に係るメモリセルの読み出し動作を説明する回路図である。
【図８】本発明に係るメモリセルの読み出し動作を説明する回路図である。
【図９】本発明に係るメモリセルの周辺回路の配置を示す回路図である。
【図１０】本発明に係るメモリセルの周辺回路の配置を示す回路図である。
【図１１】本発明に係るメモリセルの周辺回路の配置を示す回路図である。
【図１２】アクセスビット線電位供給用ドライバの一例を示す説明図である。
【図１３】ソース電圧印加用ドライバ及びビット線電位供給用ドライバの一例を示す回路図である。
【図１４】リセット動作を行う別のアクセス方法を説明する回路図である。
【図１５】リセット動作を行う別のアクセス方法を説明する回路図である。
【図１６】書き込み動作、リセット動作、読み出し動作を示すブロック図である。
【図１７】書き込み動作、リセット動作、読み出し動作を示すブロック図である。
【図１８】書き込み動作、リセット動作、読み出し動作を示すブロック図である。
【図１９】本発明に係るメモリセルの周辺回路の配置を示すブロック図である。
【図２０】比較のために示すフラッシュメモリの周辺回路の配置を示すブロック図である。
【図２１】本発明に係るメモリアレイの構成を示す説明図である。
【図２２】本発明に係るメモリセルへの書き込み動作を説明する回路図である。
【図２３】本発明に係るメモリセルへの書き込み動作を説明する回路図である。
【図２４】本発明に係るメモリセルへのリセット動作を説明する回路図である。
【図２５】本発明に係るメモリセルへのリセット動作を説明する回路図である。
【図２６】本発明に係るメモリセルの読み出し動作を説明する回路図である。
【図２７】本発明に係るメモリセルの読み出し動作を説明する回路図である。
【図２８】本発明に係るメモリセルの読み出し動作を説明する回路図である。
【図２９】従来技術における印加パルス数と抵抗値との関係を示すグラフである。
【図３０】従来技術における印加パルス数と抵抗値との関係を示すグラフである。
【図３１】従来技術におけるパルスの極性に対する依存性を示すグラフである。
【図３２】従来技術におけるパルスの極性に対する依存性を示すグラフである。
【図３３】従来技術におけるメモリアレイ構成を示す斜視図である。
【図３４】従来のメモリアレイの構成例を示す回路図である。
【図３５】本発明に係るメモリアレイの構成を示す説明図である。
【図３６】本発明に係るメモリアレイの構造を模式的に示す説明図である。
【符号の説明】
Ｑｃ　電流制御素子
ＭＣ　メモリセル
Ｒｃ　可変抵抗素子
Ｂ１〜Ｂ８　ビット線
Ｗ１〜Ｗ６　ワード線
ＳＤ１、ＳＤ２　ソースドライブ線
ＣＤ　コラムデコーダ
ＲＣ　読み出し用回路
ＲＤ　ローデコーダ
Ｖｓ　共通接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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