(57)【要約】【課題】低消費電力型で、かつ、同一条件下において、従来のＰＷＭ信号発生回路２００に比べて携帯電話機Ａ２本体のＣＰＵ１５０の処理能力の向上を必要とせずに、所定の周期Ｔの間において、より柔軟に所定の速さでデューティ比を増減させる安定したＰＷＭ信号を出力するＰＷＭ信号発生回路を提供する。【解決手段】本発明のＰＷＭ信号発生回路は、ディジタル信号を出力する回路素子だけで構成され、出力するＰＷＭ信号を、周期的にアクティブに切り換える第１カウンタ回路と、上記第１カウンタ回路によりアクティブに切り換えられたＰＷＭ信号を上記各周期内でノンアクティブに切り換える第２カウンタ回路であって、ＰＷＭ信号がアクティブに切り換ってからノンアクティブに切り換えるまでの期間を増減させる第２カウンタ回路とで構成される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ディジタル信号を出力する回路素子だけで構成され、
出力するＰＷＭ信号を、周期的にアクティブに切り換える第１カウンタ回路と、
上記第１カウンタ回路によりアクティブに切り換えられたＰＷＭ信号を上記各周期内でノンアクティブに切り換える第２カウンタ回路であって、ＰＷＭ信号がアクティブに切り換ってからノンアクティブに切り換えるまでの期間を増減させる第２カウンタ回路とで構成されるＰＷＭ信号発生回路。
【請求項２】
請求項１に記載のＰＷＭ信号発生回路において、
上限値及び下限値の第１特定手段を備え、
上記第２カウンタ部は、ＰＷＭ信号がアクティブに切り換ってからノンアクティブに切り換えるまでの期間を上記第１特定手段により特定された上限値から下限値の間で周期的に増減させるＰＷＭ信号発生回路。
【請求項３】
請求項２に記載のＰＷＭ信号発生回路において、
第１予定時間及び第２予定時間の第２特定手段とを備え、
上記第２カウンタ部は、ＰＷＭ信号がアクティブに切り換ってからノンアクティブに切り換えるまでの期間を、当該期間が上記第１特定手段により特定された上限値になり、かつ、上記第２特定手段により特定された第１予定時間の経過した後に上記期間を減少し始め、上記期間が上記第１特定手段により特定された下限値になり、かつ、上記第２特定手段により特定された第２予定時間が経過するのを待ってから増加するＰＷＭ信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光ダイオード等へのＰＷＭ信号発生回路に関する。
【０００２】
【従来の技術】
図１０は、従来のＰＷＭ信号発生回路２００を採用する発光ダイオード１０２の発光回路Ｃ４を備える携帯電話機Ａ２の構成を示す図である。携帯電話機Ａ２は、上記発光回路Ｃ４の他に、中央演算処理装置であるＣＰＵ１５０、発光回路Ｃ４の制御プログラム等を格納しているＲＯＭ１５１、各プログラム実行時にワークメモリとして使用するＲＡＭ１５２、送受信部１５３、並びに、液晶パネル、テンキー、マイク及びスピーカ等で成る操作部１５４で構成される。
【０００３】
ＣＰＵ１５０は、相手からの通話信号の着信時に、発光回路Ｃ２に備える着信ランプである発光ダイオード１０２を波状発光させる。ここで、波状発光とは、発光ダイオードの発光量を滑らかに増減させる発光方式のことを言う。
【０００４】
具体的には、ＣＰＵ１５０は、発光回路Ｃ４に所定の周期で増減する４ビットのディジタル信号を出力する。発光回路Ｃ４を構成するＰＷＭ信号発生回路２００は、ＣＰＵ１５０から出力されるディジタル信号の値に応じて決まるＰＷＭ信号をＮチャンネル型ＭＯＳＦＥＴ１０１のゲートに印加する。ＦＥＴ１０１は、入力されるＰＷＭ信号がアクティブ、即ち、発光回路Ｃ４の場合、Ｈｉｇｈレベルの時にオンして、電源電圧Ｖｃｃの印加されている発光ダイオード１０２を発光させる。
【０００５】
ＰＷＭ信号発生回路２００を構成するＤＡＣ２０１は、３Ｖで駆動され、上側電圧ＶＲＴとして２Ｖが入力され、下側電圧ＶＲＢとして１Ｖが入力されている。ＤＡＣ２０１は、図１０の（ｂ）に示すように、携帯電話機本体のＣＰＵ１５０から入力される４ビットのディジタル信号の値（００００〜１１１１）に応じたアナログ信号Ｖａ（１Ｖ〜２Ｖ）を出力する。三角波発生器２０２は、所定の周波数の三角波ＴＷを出力する。比較器２０３は、図１０の（ｃ）に示すように、上記三角波発生器２０２の出力する三角波信号ＴＷからＤＡＣ２０１の出力するアナログ信号Ｖａを差し引き、差の正負に応じてＨｉｇｈレベル又はＬｏｗレベルのＰＷＭ信号を出力する。
【０００６】
なお、上述する発光回路Ｃ４は、文献公知発明に係るものではない。
【０００７】
【発明が解決しようとする課題】
上記構成の発光回路Ｃ４において、発光ダイオード１０２を波状発光、即ち、ある期間Ｔの間に滑らかに点灯し、更に滑らかに消灯させるには、ＣＰＵ１５０が、出力する４ビットのディジタル信号の値をＴ／２の時間内で徐々に増加した後、今度はＴ／２の時間内でディジタル信号の値を徐々に減少させる制御プログラムを実行することが必要になる。この場合、ＣＰＵ１５０は、その他の着信処理（操作部１５４を構成する液晶パネルの表示制御等）に並列して上記制御プログラムを実行する必要が生じ、負担が大きくなる。このため、スムーズな着信処理を実現するには、上記発光ダイオードの波状発光を行わない発光回路を備える携帯電話機用のＣＰＵに比べて、高速で動作するがコスト高なＣＰＵが必要になる。
【０００８】
上記発光回路Ｃ４において使用するＰＷＭ信号発生回路２００では、着信が無く、発光ダイオード１０２を発光させる必要の無い時でも、節電機能等により電源がオフされない限り、駆動電圧３Ｖを消費する。また、回路内でアナログ信号を処理する箇所があるため、出力されるＰＷＭ信号にばらつきが生じやすい。
【０００９】
本発明は、低消費電力型で、かつ、同一条件下において、従来のＰＷＭ信号発生回路２００に比べて携帯電話機Ａ２本体のＣＰＵ１５０の処理能力の向上を必要とせずに、所定の周期Ｔの間において、より柔軟に、所定の速さでデューティ比を増減させる安定したＰＷＭ信号を出力するＰＷＭ信号発生回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１のＰＷＭ信号発生回路は、ディジタル信号を出力する回路素子だけで構成され、出力するＰＷＭ信号を、周期的にアクティブに切り換える第１カウンタ回路と、上記第１カウンタ回路によりアクティブに切り換えられたＰＷＭ信号を上記各周期内でノンアクティブに切り換える第２カウンタ回路であって、ＰＷＭ信号がアクティブに切り換ってからノンアクティブに切り換えるまでの期間を増減させる第２カウンタ回路とで構成される。
【００１１】
本発明の第２のＰＷＭ信号発生回路は、上記第１のＰＷＭ信号発生回路において、上限値及び下限値の第１特定手段を備え、上記第２カウンタ部は、ＰＷＭ信号がアクティブに切り換ってからノンアクティブに切り換えるまでの期間を上記第１特定手段により特定された上限値から下限値の間で周期的に増減させることを特徴とする。
【００１２】
本発明の第３のＰＷＭ信号発生回路は、上記第２野ＰＷＭ信号発生回路において、第１予定時間及び第２予定時間の第２特定手段とを備え、上記第２カウンタ部は、ＰＷＭ信号がアクティブに切り換ってからノンアクティブに切り換えるまでの期間を、当該期間が上記第１特定手段により特定された上限値になり、かつ、上記第２特定手段により特定された第１予定時間の経過した後に上記期間を減少し始め、上記期間が上記第１特定手段により特定された下限値になり、かつ、上記第２特定手段により特定された第２予定時間が経過するのを待ってから増加することを特徴とする。
【００１３】
【発明の実施の形態】
図１は、実施の形態にかかるＰＷＭ信号発生回路１００を用いた発光回路Ｃ１を備える携帯電話機Ａ１の構成図である。携帯電話機Ａ１は、上記発光回路Ｃ１の他に、ＣＰＵ１５０、送受信部１５３において着信が検知された場合に実行するプログラム等を記憶しているＲＯＭ１５１、プログラム実行時にワークメモリとして使用するＲＡＭ１５２、送受信部１５３、並びに、液晶パネル、テンキー、マイク及びスピーカ等で成る操作部１５４で構成される。なお、従来技術の欄で説明した図１０の（ａ）に示す携帯電話機Ａ２の構成物と同じ物には同じ参照番号を付して表している。
【００１４】
発光回路Ｃ１は、ＣＰＵ１５０が所定の周期で増減するディジタル信号を出力しなくても、必要な動作パラメータ（勾配設定値、上限値、下限値、第１予定値、第２予定値）を特定するだけで自動的に所定の周期で発光ダイオード１０２の発光量を増減させる。なお、上記動作パラメータの特定は、ＣＰＵ１５０等の外部から設定する方法に限定されず、発光回路Ｃ１の内部において予定値に設定する構成を採用しても良い。
【００１５】
具体的には、ＣＰＵ１５０は、発光回路Ｃ１の動作パラメータとして、発光ダイオード１０２の滑らかな点灯及び消灯の緩急を設定する勾配設定値（８ビットデータ）、発光ダイオード１０２の発光デューティ比の上限値及び下限値、並びに、発光ダイオード１０２の発光デューティ比が最大値又は最小値になってから、発光デューティ比を減少又は増加させ始めるまでの時間（第１及び第２予定時間）を定める第１予定値及び第２予定値の情報を出力すると共に、所定の基準クロック信号ＣＬＫを出力する。なお、基準クロック信号ＣＬＫは、発光回路Ｃ１内部又はＣＰＵ１５０以外の外部で生成する構成を採用しても良い。
【００１６】
発光回路Ｃ１は、本発明の実施の形態にかかるＰＷＭ信号発生回路１００及び、上記ＰＷＭ信号発生回路１００より出力されるＰＷＭ信号をゲートに受けるＮチャンネル型ＭＯＳＦＥＴ１０１と当該ＦＥＴ１０１のドレイン電極と電源電圧Ｖｃｃの間に接続される発光ダイオード１０２とで構成される。ＰＷＭ信号がアクティブ、即ち、発光回路Ｃ１の場合、Ｈｉｇｈレベルの時、ＦＥＴ１０１がオンして発光ダイオード１０２が発光する。また、ＰＷＭ信号がノンアクティブ、即ち、発光回路ｃ１の場合、Ｌｏｗレベルの時、ＦＥＴ１０１がオフして発光ダイオード１０２が消灯する。
【００１７】
ＰＷＭ信号発生回路１００は、勾配設定値の値に応じた速さ（テンポ又はリズム）で発光ダイオード１０２の発光デューティ比を上限値にまで増加させる。発光ダイオード１０２の発光デューティ比が上限値に至った場合には、第１予定値の分だけ後に説明するカウンタ（４ｆ）がカウントアップするまでの時間（第１予定時間）だけ、その状態を保ち、その後、上記勾配設定値で定まる速さで発光ダイオード１０２の発光デューティ比が下限値になるまで減少させ、発光デューティ比が下限値に至った場合には、第２予定値の分だけ後に説明するカウンタ（４ｉ）がカウントアップするまでの時間（第２予定時間）だけ、その状態を保ち、その後、再び、上記勾配設定値で定まる速さ（テンポ又はリズム）で発光ダイオード１０２の発光デューティ比を増加させて、上述した発光デューティ比の制御を継続して行う。
【００１８】
図２は、ＰＷＭ信号発生回路１００の構成を示す図である。ＰＷＭ信号発生回路１００は、ディジタル信号を出力する回路素子だけで構成され、出力するＰＷＭ信号を、周期的にアクティブに切り換える第１カウンタ回路Ｃ２と、上記第１カウンタ回路によりアクティブに切り換えられたＰＷＭ信号を上記各周期内でノンアクティブに切り換える第２カウンタ回路であって、ＰＷＭ信号がアクティブ（本回路ではＨｉｇｈレベル）に切り換ってからノンアクティブ（本回路ではＬｏｗレベル）に切り換えるまでの期間を増減させる第２カウンタ回路Ｃ３とで構成される。
【００１９】
４ビットカウンタ部１は、基準クロック信号ＣＬＫに同期して動作し、カウント開始時にＨｉｇｈレベルのパルス状のセット信号（１ビットデータ）を出力すると共に、随時カウント値（４ビットデータ）を出力する。８ビットカウンタ部２は、基準クロック信号ＣＬＫに基づいて動作し、カウント値（８ビットデータ）がＣＰＵ１５０より入力される勾配設定値（８ビットデータ）と一致した時にＨｉｇｈレベルのパルス状のトリガ信号（１ビットデータ）を出力すると共に、カウント値をリセットする。４ビットアップ／ダウンカウンタ３は、上記８ビットカウンタ部２から出力されるＨｉｇｈレベルのパルス状のトリガ信号（１ビットデータ）の入力に応じてカウント動作を行い、外部より入力されるアップ／ダウン制御信号の値がＨｉｇｈレベルの時にはアップカウンタとして機能し、Ｌｏｗレベルの時にはダウンカウンタとして機能する。
【００２０】
４ビットレジスタ部４は、上記４ビットカウンタ部１からのセット信号の入力時に４ビットアップ／ダウンカウンタ３が出力しているカウント値（４ビットデータ）を保持し、後段の比較器５に出力する。カウンタ３がアップカウンタとして機能している時において当該カウンタ３のカウント値（４ビットデータ）が予め決めた上限値（４ビットデータ）に等しくなった場合には、以後、セット信号の入力を受けても保持している値を更新せず、上記カウント値が上限値に等しくなった時から始動する第１内蔵カウンタ（図５に示すカウンタ４ｆがこれに相当する）が第１予定値にまでカウントアップするまでの時間（第１予定時間）、上限値であるカウント値を継続的に出力する。また、上記第１内蔵カウンタ（図５に示すカウンタ４ｆがこれに相当する）のカウント値（４ビットデータ）が第１予定値（４ビットデータ）になった場合には、４ビットアップ／ダウンカウンタ３に出力しているアップ／ダウン制御信号をＬｏｗレベルに切り換えると共に、セット信号の入力に応じて、保持しているカウント値を上記カウンタ３の出力しているカウント値に更新する。
【００２１】
他方、カウンタ３がダウンカウンタとして機能している時においてカウンタ３のカウント値（４ビットデータ）が予め決めた下限値（４ビットデータ）に等しくなった場合には、以後、セット信号の入力を受けても保持している値を更新せず、上記カウント値が下限値に等しくなった時から始動する第２内蔵カウンタ（図５に示すカウンタ４ｉがこれに相当する）が第２予定値にまでカウントアップするまでの時間（第２予定時間）、上記下限値を継続的に出力する。また、上記第２内蔵カウンタ（図５に示すカウンタ４ｉがこれに相当する）のカウント値（４ビットデータ）が第２予定値（４ビットデータ）になった場合には、４ビットアップ／ダウンカウンタ３に出力しているアップ／ダウン制御信号をＨｉｇｈレベルに切り換えると共に、セット信号の入力に応じて、保持しているカウント値を上記カウンタ３の出力しているカウント値に更新する。
【００２２】
比較器５は、４ビットカウンタ部１の出力するカウント値が４ビットレジスタ部４の出力するカウント値よりも大きくなった時に、Ｈｉｇｈレベルのリセット信号をフリップフロップ６に出力する。
【００２３】
フリップフロップ６は、４ビットカウンタ部１からのＨｉｇｈレベルのセット信号の入力に応じてダイオード発光信号であるＰＷＭ信号の出力を開始し、上記比較器５からＨｉｇｈレベルのリセット信号の入力に応じてＰＷＭ信号をＬｏｗレベルに戻して発光を終わらせる。
【００２４】
図３は、図２に示した４ビットカウンタ部１の構成を示す図である。基準クロック信号ＣＬＫは、４ビットカウンタ１ａに入力される。４ビットカウンタ１ａの出力端子（４ビットデータを出力するバス）は、２入力ＮＯＲゲート１ｂの一方の信号入力端子に接続されると共に、４ビットレジスタ部４の信号入力端子に接続されている。ＮＯＲゲート１ｂの残りの信号入力端子は接地されており、常にＬｏｗレベルの４ビット信号“００００”がバス入力されている。
【００２５】
なお、上記２入力ＮＯＲゲート１ｂは、４ビットデータ同士の否定論理和を求め、入力される２つの４ビットデータが共に“００００”の場合にのみＨｉｇｈレベルのセット信号（１ビットデータ）を出力するものである。即ち、２入力ＮＯＲゲート１ｂは、正確には、４ビットカウンタ１ａの出力する４ビットデータの内、最下位ビットのデータが一方の信号入力端子に入力され、残りの信号入力端子に“０”データの入力される２入力ＮＯＲゲートと、最下位から２ビット目のビットデータが一方の信号入力端子に入力され、残りの信号入力端子に“０”データの入力される２入力ＮＯＲゲートと、最下位から３ビット目のビットデータが一方の信号入力端子に入力され、残りの信号入力端子に“０”データの入力される２入力ＮＯＲゲートと、最上位ビットのデータが一方の信号入力端子に入力され、残りの信号入力端子に“０”データの入力される２入力ＮＯＲゲートと、これら４つのＮＯＲゲートの出力が入力される４入力ＡＮＤゲートで構成される。
【００２６】
同様に、以下に説明する回路において、入力端子にバス線の接続される論理ゲートは、正確には、バスに流れるデータのビット数と同じ数の同一の論理ゲートであって、それぞれ対応するビットのデータ同士（最下位ビットのデータ同士、最下位より２ビット目のデータ同士、…という意味）が入力されるものと、これらの論理ゲートの出力の全論理積を求めるＡＮＤゲートで構成されることを意味するものとする。なお、以下の説明において該当する論理ゲートは、図４に示すＡＮＤゲート２ｂ、及び、図５に示すＡＮＤゲート４ｊ，４ｇである。
【００２７】
図４は、図２に示した８ビットカウンタ部２の構成を示す図である。基準クロック信号ＣＬＫは、８ビットカウンタ２ａに入力される。８ビットカウンタ２ａの出力は、２入力ＡＮＤゲート２ｂの信号入力端子に接続されている。ＡＮＤゲート２ｂの残りの信号入力端子には、８ビットデータである勾配設定値が入力されている。ＡＮＤゲート２ｂは、入力される８ビットデータが完全に一致する場合にＨｉｇｈのリセット信号（１ビットデータ）を出力する。上述したように、ＡＮＤゲート２ｂは、正確には、対応する各ビットのデータが入力される８個のＡＮＤゲートと、当該８個のＡＮＤゲートの出力を入力とする８入力１出力のＡＮＤゲートで構成される。
【００２８】
ＡＮＤゲート２ｂの出力端子は、４ビットアップ／ダウンカウンタ３のクロック信号入力端子に接続されると共に、８ビットカウンタ２ａのリセット信号入力端子に接続されている。カウンタ２ａの出力するカウント値が勾配設定値と一致した場合、ＡＮＤゲート２ｂの出力信号がＨｉｇｈレベルに切り換る。これに伴い、８ビットカウンタ２ａがリセットされ、ＡＮＤゲート２ｂの出力する信号がＬｏｗレベルに戻る。
【００２９】
図５は、４ビットレジスタ部４の構成を示す図である。４ビットアップ／ダウンカウンタ３の出力信号（４ビットデータ）は、比較器４ｂの負の信号入力端子、比較器４ｃの正の信号入力端子、及び、レジスタ４ｅのデータ入力端子に接続される。比較器４ｂの正の信号入力端子には、上限値を表す４ビットデータが入力される。比較器４ｂは、４ビットアップ／ダウンカウンタ３の出力が上限値以下の間、Ｈｉｇｈレベルの比較結果信号（１ビットデータ）を出力する。また、比較器４ｃの負の信号入力端子には、下限値を表す４ビットデータが入力される。比較器４ｃは、４ビットアップ／ダウンカウンタ３の出力が下限値以上の間、Ｈｉｇｈレベルの比較結果信号（１ビットデータ）を出力する。
【００３０】
４ビットカウンタ部１のセット信号（１ビットデータ）は、２入力ＡＮＤゲート４ａの一方の信号入力端子に接続されている。ＡＮＤゲート４ａの残りの信号入力端子は、２入力ＡＮＤゲート４ｄの出力端子に接続されている。比較器４ｂの信号出力端子は、上記２入力ＡＮＤゲート４ｄの一方の信号入力端子に接続されると共に、カウンタ４ｆのイネーブル端子Ｅに接続されている。また、比較器４ｃの信号出力端子は、上記ＡＮＤゲート４ｄの残りの信号入力端子に接続されると共に、カウンタ４ｉのイネーブル端子Ｅに接続される。
【００３１】
上記構成において、ＡＮＤゲート４ｄは、４ビットアップ／ダウンカウンタ３の出力するカウント値が上限値及び下限値の間にある時には、Ｈｉｇｈレベルの信号を出力する。一方、カウンタ３のカウント値が上限値を超えた場合、または、カウント値が下限値を下回った場合にＬｏｗレベルの信号を出力する。ＡＮＤゲート４ｄがＨｉｇｈレベルの信号を出力している場合、ＡＮＤゲート４ａは、４ビットカウンタ部１のセット信号の入力に応じてレジスタ４ｅのイネーブル端子ＥにＨｉｇｈレベルの信号を出力する。レジスタ４ｅは、上記Ｈｉｇｈレベルの信号をイネーブル端子Ｅに受けた時に信号入力端子より入力されているカウント値を保持し、保持したデータを比較器５に出力する。
【００３２】
ＡＮＤゲート４ａは、ＡＮＤゲート４ｄがＬｏｗレベルの信号を出力している場合、即ち、４ビットアップ／ダウンカウンタ３の出力するカウント値が上限値を超えた場合又は下限値を下回った場合には、４ビットカウンタ部１からのＨｉｇｈレベルのセット信号の入力によらず、継続的にＬｏｗレベルの信号を出力する。この構成により、カウント値が上限値を超えた場合、又は下限値を下回ってからは、レジスタ４ｅの保持データが更新されないことになる。
【００３３】
カウンタ４ｆは、カウンタ３の出力するカウント値が上限値を超えた場合、即ち、イネーブル端子Ｅに比較器４ｂからＨｉｇｈレベルの信号が入力された場合にカウントアップを開始し、カウント値を２入力ＡＮＤゲート４ｇの一方の信号入力端子に出力する。ＡＮＤゲート４ｇの残りの信号入力端子には、第１予定値が入力されている。ＡＮＤゲート４ｇは、カウンタ４ｆのカウント値が第１予定値と同じになった時にＨｉｇｈレベルの信号を次段のフリップフロップ４ｈのセット端子に出力する。フリップフロップ４ｈの出力反転信号が、４ビットアップ／ダウンカウンタ３のアップ／ダウン制御信号入力端子に入力される。これにより、それまでアップカウンタとして機能していたカウンタ３がダウンカウンタとして機能するように切り換る。
【００３４】
同様にカウンタ４ｉは、カウンタ３の出力するカウント値が下限値を下回った場合、即ち、イネーブル端子Ｅに比較器４ｃからＨｉｇｈレベルの信号が入力された場合にカウントアップを開始し、カウント値を２入力ＡＮＤゲート４ｊの一方の信号入力端子に出力する。ＡＮＤゲート４ｊの残りの信号入力端子には、第２予定値が入力されている。ＡＮＤゲート４ｊは、カウンタ４ｉのカウント値が第２予定値と同じになった時にＨｉｇｈレベルの信号を次段のフリップフロップ４ｈのリセット端子に出力する。上記構成によりフリップフロップ４ｈからは、Ｈｉｇｈレベルの出力反転信号が４ビットアップ／ダウンカウンタ３のアップ／ダウン制御信号入力端子へと出力される。これにより、ダウンカウンタとして機能していたカウンタ３がアップカウンタとして機能するように切り換る。
【００３５】
図６は、勾配設定値を“  ００００  ０１００”に設定した場合、即ち当該値により特定される発光ダイオードの発光デューティ比の増加するテンポを比較的速くした場合における、上記構成のＰＷＭ信号発生回路１００内の各信号の様子を表すタイムチャートである。
【００３６】
また、図７は、勾配設定値を“０００１  １０００”に設定した場合、即ち当該値により特定される発光ダイオードの発光デューティ比の増加するテンポを比較的遅くした場合における、上記構成のＰＷＭ信号発生回路１００内の各信号の様子を表すタイムチャートである。
【００３７】
図６及び図７を比較すればわかるように、勾配設定値を変えることにより、セット信号の出力される周期内でＰＷＭ信号がＨｉｇｈレベルにある期間の増加及び減少率を調節することができる。
【００３８】
また、図６及び図７に示すように、４ビットカウンタ部１の出力するＨｉｇｈレベルのパルス状のセット信号の入力に応じて、フリップフロップ６は、ＰＷＭ信号の信号レベルをＨｉｇｈレベルに切り換える。図１に示したように、ＨｉｇｈレベルのＰＷＭ信号の入力を受けて、Ｎチャンネル型ＭＯＳＦＥＴ１０１はオンして発光ダイオード１０２が発光する。また、４ビットレジスタ部４は、４ビットアップ／ダウンカウンタ３から出力されるカウント値を保持する。
【００３９】
図６では、最初のセット信号の入力に応じて“０１００”が保持されたことを示す。また、次のセット信号の入力に応じて“０１１１”が保持されたことを示す。
【００４０】
また、図７では、最初のセット信号の入力に応じて“００００”が保持されたことを示す。また、次のセット信号の入力に応じて“０００１”が保持されたことを示す。４ビットレジスタ部４では、上記保持したカウント値と同じ値に上記４ビットカウンタ部１の出力するカウント値が成るのを待って、ＰＷＭ信号をＬｏｗレベルに戻す。
【００４１】
図８は、図６に示した状態で動作するＰＷＭ信号発生回路１００の出力するＰＷＭ信号により特定される４ビットカウンタ１の１サイクル当たりの発光時間ＬＴの変化を表すグラフである。本実施例では、上限値はＬＴａ、下限値はＬＴｂに設定した。また、第１予定値は時間ｔ１が経過するだけのカウント値にし、第２予定値は時間ｔ２が経過するだけのカウント値に設定した。
【００４２】
また、図９は、図７に示した状態で動作するＰＷＭ発生回路１００の出力するＰＷＭ信号により特定される４ビットカウンタ１の１サイクル当たりの発光時間ＬＴの変化を表すグラフである。本実施例では、上限値はＬＴｃ、下限値はＬＴｄに設定した。第１予定値は時間ｔ３が経過するだけのカウント値にし、第２予定値は時間ｔ４が経過するだけのカウント値に設定した。
【００４３】
図８及び図９を比較すれば解るように、勾配設定値を大きくすることにより単位時間当たりの発光時間ＬＴの変化量を表す傾きθ２の値をθ１よりも小さくすることができる。
【００４４】
以上に説明したように、上記構成のＰＷＭ発生回路１００を用いれば、勾配設定値、上限値、下限値、第１設定値及び第２設定値を設定した後は、基準クロック信号ＣＬＫを供給するだけで、即ち、ＣＰＵ１５０には何の負担もかけずに、所望のテンポでかつ、所望の変化幅（上限値と下限値の差のこと）で所定時間（４ビットカウンタの１サイクル当たり）の発光ダイオード１０２の発光時間を滑らかに増減させることができる。
【００４５】
また、ディジタル信号を出力する回路素子だけで構成したことにより、ＤＡＣ等のアナログ信号を出力する回路素子を使用して発光時間を調節する場合に比べ、より安定した動作が望める。また、着信時のみに動作して電力を消費するため、節電機能等により電源がオフにされない限り、着信時以外も定常的に電力を消費するＤＡＣ等を用いる場合に比べると消費電力が非常に少なく、バッテリ駆動される携帯電話機等の用途に適している。
【００４６】
更には、ＣＰＵ１５０により勾配設定値、上限値、下限値、第１設定値及び第２設定値を種々変更することにより、より複雑な発光ダイオードの点灯及び消灯を確実かつ簡単に実現することができる。
【００４７】
【発明の効果】
本発明のＰＷＭ信号発生回路は、所定の動作パラメータを設定後は、基準クロックを入力するだけで出力するＰＷＭ信号のデューティ比を滑らかに増減させることができる。これにより、当該ＰＷＭ信号発生回路を制御するＣＰＵ等の演算装置の負担が少なくてすむといった利点を持つ。また、ディジタル信号を出力する回路素子だけで構成したことにより、ＤＡＣ等のアナログ信号を出力する回路素子を使用して発光時間を調節する場合に比べ、より安定した動作が望める。また、着信時のみに動作して電力を消費するため、着信時以外も定常的に電力を消費するＤＡＣ等を用いる場合に比べると消費電力が非常に少なく、バッテリ駆動される携帯電話機の用途に適している。
【図面の簡単な説明】
【図１】実施の形態に係るＰＷＭ信号発生回路を備えた発光回路を有する形態電話機の構成を示す図である。
【図２】ＰＷＭ信号発生回路の構成を示す図である。
【図３】４ビットカウンタ部の構成を示す図である。
【図４】８ビットカウンタ部の構成を示す図である。
【図５】４ビットレジスタ部の構成を示す図である。
【図６】ＰＷＭ信号発生回路内の信号及び出力されるＰＷＭ信号のタイムチャートである。
【図７】ＰＷＭ信号発生回路内の信号及び出力されるＰＷＭ信号のタイムチャートである。
【図８】ＰＷＭ信号発生回路を構成する４ビットカウンタ１サイクル当たりの発光ダイオードの発光時間ＬＴの時間変化を示すグラフである。
【図９】ＰＷＭ信号発生回路を構成する４ビットカウンタ１サイクル当たりの発光ダイオードの発光時間ＬＴの時間変化を示すグラフである。
【図１０】従来のＰＷＭ信号発生回路を備える発光回路を有する形態電話機の構成を示す図である。
【符号の説明】１００  ＰＷＭ信号発生回路、１０１  Ｎチャンネル型ＭＯＳＦＥＴ、１０２  発光ダイオード、１５０  ＣＰＵ、１５１  ＲＯＭ、１５２  ＲＡＭ、１５３  送受信部、１５４  操作部、２０１  ＤＡＣ、Ｃ１  発光回路、Ｃ２  第１カウンタ部、Ｃ３  第２カウンタ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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