(57)【要約】【課題】微細加工に伴うＳＴＩと素子領域の境界の形状に関る寄生トランジスタをなくし、サブスレッシホールド特性に段差ができる現象（ハンプ特性）が発生することを防止する高信頼性の半導体装置及びその製造方法を提供する。【解決手段】シリコン半導体基板１１にトレンチ素子分離による素子分離領域であるＳＴＩ部１２が形成されている。ＳＴＩ部１２は例えば酸化シリコン膜が埋め込まれている。基板１１上には、ＳＴＩ部１２に囲まれた素子領域１３に渡るゲート絶縁膜、例えばゲート酸化膜１４と、多結晶シリコンを含むゲート電極１５が設けられている。このゲート酸化膜１４は、基板１１上においてＳＴＩ部１２と素子領域１３の境界近傍が素子領域１３上より確実に厚くなっている。厚くなっている部分は境界近傍の段差に選択的に多結晶シリコン膜を埋設して、これを熱酸化したことによる。【選択図】    図１
2004281504.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ素子分離による素子分離領域を有する半導体基板と、
前記半導体基板上において前記素子分離領域と素子領域の境界近傍が素子領域上より厚く設けられたゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極を隔てて前記半導体基板上に形成された不純物拡散領域と、
を具備したことを特徴とする半導体装置。
【請求項２】
半導体基板において素子領域を囲むように溝部を形成する工程と、
前記溝部を埋め込むように前記半導体基板全面に絶縁膜を形成する工程と、
前記絶縁膜に対し第１の平坦化処理を行うことにより、主に前記溝部内に前記絶縁膜を残し素子分離領域を形成する工程と、
複数の薬液処理からなる洗浄工程と、
前記洗浄工程のため前記素子領域と前記素子分離領域の境界近傍に発生した段差を埋めるように前記半導体基板全面にシリコンを主成分とする膜を形成する工程と、
前記シリコンを主成分とする膜に対し第２の平坦化処理を行うことにより、主に前記素子領域と前記素子分離領域の境界近傍に発生した段差内部に前記シリコンを主成分とする膜を残す工程と、
前記半導体基板を熱酸化する工程と、
を具備することを特徴とした半導体装置の製造方法。
【請求項３】
前記第１及び第２の平坦化処理の手法として、ＣＭＰ（化学的機械的研磨）技術を用いることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記溝部を形成する工程の前に、前記素子領域の表面を保護するマスク部材が形成され、前記第１の平坦化処理工程の後、前記マスク部材は前記複数の薬液処理からなる洗浄工程によって除去されることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記シリコンを主成分とする膜を形成する工程は、多結晶シリコンからなる膜を形成する工程を含むことを特徴とする請求項２〜４いずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記シリコンを主成分とする膜を形成する工程は、アモルファスシリコンからなる膜を形成する工程を含むことを特徴とする請求項２〜４いずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記半導体基板を熱酸化する工程は、主に前記素子領域と前記素子分離領域の境界近傍に発生した段差内部を埋めるように形成した前記シリコンを主成分とする膜を完全にシリコン酸化膜に酸化することを特徴とする請求項２〜６いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成する際の素子間分離技術に係り、特に微細化が要求される半導体集積回路における、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の高集積化を進めていく上で、半導体基板上に形成した素子どうしを互いに分離する方法は、ＬＯＣＯＳ分離法（選択酸化分離）からトレンチ・アイソレーション（溝素子分離）に移行してきている。トレンチ・アイソレーションにおいて、微細ＭＯＳ素子に対応可能な溝の浅い素子分離形態は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）とも呼称され、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。ＬＯＣＯＳ分離法に比べれば基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。
【０００３】
図３（ａ），（ｂ）は、それぞれ従来のＳＴＩを有する半導体装置の製造方法を工程順に示す断面図である。
図３（ａ）に示すように、シリコン半導体基板３１に図示しない酸化膜及びシリコン窒化膜を形成し、フォトリソグラフィ工程を経て素子領域にマスクをする。その後、異方性エッチングを経て素子分離領域に所定深さのトレンチ３２をエッチング形成する。次に、素子領域端及びトレンチ底部を丸める酸化工程を経てからＣＶＤ（化学気相成長）法によってトレンチ３２を埋めるに足りる酸化膜３３を形成する。その後、ＣＭＰ（化学的機械的研磨）技術を利用して上記シリコン窒化膜マスク（図示せず）が露出するまで酸化膜３３を平坦化除去する。薬液（熱リン酸等）によるシリコン窒化膜マスクの除去後、薬液洗浄（フッ酸系洗浄）を経て、例えばウェット酸化によってプレ酸化膜３４を形成する。このプレ酸化膜３４形成後にフォトリソグラフィ工程で所定のマスクを形成し、ウェルやチャネル等、イオン注入を所定数回実施する。
【０００４】
その後、図３（ｂ）に示すように、プレ酸化膜３４を剥離後にゲート絶縁膜（酸化膜）３５を形成する。次に、ゲート電極部材、例えばポリシリコン層を形成し、所定パターンのゲート電極３６を形成する。その後は図示しないが、不純物拡散領域の形成等ＭＯＳ型トランジスタ素子としての構造を実現する。
【０００５】
【発明が解決しようとする課題】
酸化膜３３のＳＴＩ部とゲート電極３６下のチャネル領域との境界３７上部のゲート絶縁膜３５は不十分な厚さになる。これは上記薬液によるシリコン窒化膜マスクの除去やゲート絶縁膜形成以前の薬液洗浄によって段差（ｄｅｐｏｔ  ）ＤＰが生じるためである。これにより、ＭＯＳ型トランジスタ素子において特性の異なるトランジスタが寄生することになる。すなわち、ＭＯＳ型トランジスタ素子のサブスレッシホールド特性に段差ができる現象（ハンプ特性）が発生してしまう。これにより、しきい値変動を招く。また、絶縁耐性の不良や長期信頼性不良の原因にもなる。このような問題は、デザインルールが小さくなるにつれてより顕在化される。
【０００６】
本発明は上記のような事情を考慮してなされたもので、微細加工に伴うＳＴＩと素子領域の境界の形状に関る寄生トランジスタをなくし、サブスレッシホールド特性に段差ができる現象（ハンプ特性）が発生することを防止する高信頼性の半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、トレンチ素子分離による素子分離領域を有する半導体基板と、前記半導体基板上において前記素子分離領域と素子領域の境界近傍が素子領域上より厚く設けられたゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極を隔てて前記半導体基板上に形成された不純物拡散領域と、を具備したことを特徴とする。
【０００８】
上記のような本発明に係る半導体装置によれば、ゲート絶縁膜が半導体基板上において素子分離領域と素子領域の境界近傍で素子領域上より厚く設けられている。これにより、トランジスタ特性に悪影響を及ぼすような薄いゲート絶縁膜の部分が存在しなくなる。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板において素子領域を囲むように溝部を形成する工程と、前記溝部を埋め込むように前記半導体基板全面に絶縁膜を形成する工程と、前記絶縁膜に対し第１の平坦化処理を行うことにより、主に前記溝部内に前記絶縁膜を残し素子分離領域を形成する工程と、複数の薬液処理からなる洗浄工程と、前記洗浄工程のため前記素子領域と前記素子分離領域の境界近傍に発生した段差を埋めるように前記半導体基板全面にシリコンを主成分とする膜を形成する工程と、前記シリコンを主成分とする膜に対し第２の平坦化処理を行うことにより、主に前記素子領域と前記素子分離領域の境界近傍に発生した段差内部に前記シリコンを主成分とする膜を残す工程と、前記半導体基板を熱酸化する工程と、を具備することを特徴とする。
【００１０】
上記のような本発明に係る半導体装置の製造方法によれば、複数の薬液処理からなる洗浄工程によって素子領域と素子分離領域の境界近傍に段差が発生する。この段差を、シリコンを主成分とする膜で埋めて再度平坦化し、熱酸化する。これにより、素子領域と素子分離領域の境界近傍の絶縁膜が薄くならない。この結果、ゲート絶縁膜が素子領域と素子分離領域の境界近傍で薄くなるようなことはない。よって、トランジスタ特性に悪影響を及ぼすような薄いゲート絶縁膜の部分が存在しなくなる。
【００１１】
なお、上記半導体装置の製造方法に係るより好ましい実施態様として、次のような特徴を少なくとも一つは含む。
前記第１及び第２の平坦化処理の手法として、ＣＭＰ（化学的機械的研磨）技術を用いることを特徴とする。
前記溝部を形成する工程の前に、前記素子領域の表面を保護するマスク部材が形成され、前記第１の平坦化処理工程の後、前記マスク部材は前記複数の薬液処理からなる洗浄工程によって除去されることを特徴とする。
前記シリコンを主成分とする膜を形成する工程は、多結晶シリコンからなる膜を形成する工程を含むことを特徴とする。
前記シリコンを主成分とする膜を形成する工程は、アモルファスシリコンからなる膜を形成する工程を含むことを特徴とする。
前記半導体基板を熱酸化する工程は、主に前記素子領域と前記素子分離領域の境界近傍に発生した段差内部を埋めるように形成した前記シリコンを主成分とする膜を完全にシリコン酸化膜に酸化することを特徴とする。
【００１２】
【発明の実施の形態】
図１（ａ），（ｂ）はそれぞれ本発明の一実施形態に係る半導体装置の平面図及びＢ−Ｂ断面図であり、ＭＯＳ型トランジスタの一つを示している。シリコン半導体基板１１にトレンチ素子分離による素子分離領域、すなわちＳＴＩ部１２が形成されている。ＳＴＩ部１２は例えば酸化シリコン膜が埋め込まれている。基板１１上には、ＳＴＩ部１２に囲まれた素子領域１３に渡るゲート絶縁膜、例えばゲート酸化膜１４と、多結晶シリコンを含むゲート電極１５が設けられている。このゲート酸化膜１４は、ＳＴＩ部１２と素子領域１３の境界近傍が素子領域１３上より確実に厚くなっている（１４Ｂ）。
【００１３】
ゲート電極１５を隔てて基板１１上にソース・ドレイン拡散領域１５が形成されている。ソース・ドレイン拡散領域１６は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造とするため、スペーサ、いわゆるゲート電極１５の絶縁性サイドウォールＳＷが配された構成であってもよい。また、ゲート電極１５の上部がシリサイド化される場合、自己整合シリサイド構造、いわゆるサリサイド構造にも、このようなサイドウォールＳＷが短絡防止のために不可欠である。
【００１４】
上記実施形態によれば、ゲート酸化膜１４に関し、基板１１上においてＳＴＩ部１２と素子領域１３の境界近傍が素子領域１３上より確実に厚く設けられている（１４Ｂ）。これにより、トランジスタ特性に悪影響を及ぼすような薄いゲート絶縁膜の部分が存在しなくなる。この結果、ＭＯＳ型トランジスタ素子のサブスレッシホールド特性に段差ができる現象（ハンプ特性）を防止することができる。すなわち、しきい値変動、絶縁耐性の不良や長期信頼性不良を招くことのない高信頼性が得られる。以下、製造方法について説明する。
【００１５】
図２（ａ）〜（ｆ）は、それぞれ本発明の一実施形態に係るＳＴＩを有する半導体装置の製造方法の要部を工程順に示す断面図であり、上記図１の構成を実現する方法について説明するものである。図１（ｂ）と同様の箇所には同一の符号を付す。
図２（ａ）に示すように、シリコン半導体基板１１において、図示しない酸化膜及びシリコン窒化膜を形成し、フォトリソグラフィ工程を経て素子領域にマスクをする。その後、異方性エッチングを経て素子分離領域に所定深さのトレンチ２２をエッチング形成する。次に、素子領域１３端及びトレンチ２２底部を丸める酸化工程を経てからＣＶＤ（化学気相成長）法によってトレンチ２２を埋めるだけの酸化膜２３を形成する。高密度プラズマＣＶＤによる技術を利用することもできる。その後、ＣＭＰ（化学的機械的研磨）技術を利用して上記シリコン窒化膜マスク（図示せず）が露出するまで酸化膜２３を平坦化除去する。薬液（熱リン酸等）によるシリコン窒化膜マスクの除去後、薬液洗浄（フッ酸系洗浄）を経て、ＳＴＩ部１２を形成する。素子領域１３上には上記マスクの下地酸化膜及び上記酸化工程における酸化膜２３１が残留している。そして、素子領域１３とＳＴＩ部１２の境界近傍には段差（ｄｅｐｏｔ  ）２５が発生する。
【００１６】
次に、図２（ｂ）に示すように、ＣＶＤ法を用いて基板１１全面に多結晶シリコン膜２４を形成する。これにより、上記段差（ｄｅｐｏｔ  ）２５が確実に多結晶シリコンで埋められる。
次に、図２（ｃ），（ｄ）に示すように、ＣＭＰ技術を用いて多結晶シリコン膜２４を平坦化除去する。ＣＭＰは、ある程度エッチング速度が大きく得られる条件で時間制御を伴って行われ（図２（ｃ））、その後、エッチング速度が小さくても酸化膜との選択比がなるべくとれる条件で行われる。そして、ＳＴＩ部１２の酸化膜２３が露出するところで停止する（図２（ｄ））。これにより、上記段差（ｄｅｐｏｔ  ）２５のみに多結晶シリコン膜２４が埋設される。
【００１７】
次に、図２（ｅ）に示すように、基板全体を熱酸化する。酸化条件としては、酸素または水蒸気を含有する雰囲気で６５０℃以上の適当な温度の熱処理を行う。これにより、多結晶シリコン膜２４も熱酸化膜になる。実施の一例として挙げるならば、段差（ｄｅｐｏｔ  ）２５の深さ及び幅が２０ｎｍ程度とし、この段差を適度に埋めるように多結晶シリコン２４を成膜したとする。これを、完全に酸化する条件としては、酸素と水蒸気と窒素をほぼ同比率で混合した酸化雰囲気にて９００℃、３０分の熱処理を行うことがあげられる。このような熱処理によれば、薄い酸化膜で覆われた素子領域では、酸化膜が増えることを抑えつつ、段差に埋め込まれた多結晶シリコンを酸化できる。結果として、段差（ｄｅｐｏｔ  ）２５をシリコン酸化膜で埋め込み、素子領域と素子分離領域の境界近傍における酸化膜の膜厚を素子領域内部よりも大きくすることができる。このような工程を経て形成された酸化膜をプレ酸化膜２６とする。すなわち、段差（ｄｅｐｏｔ  ）２５は緩和されＳＴＩ部１２と素子領域１３の境界近傍が素子領域１３上より確実に厚くなる（２６Ｂ）。その後、フォトリソグラフィ工程で所定のマスクを形成し、ウェルやチャネル等、イオン注入を所定数回実施するようにしてもよい。
【００１８】
次に、図２（ｆ）に示すように、基板１１に対する等方性のエッチバックを伴う洗浄工程、例えばフッ酸系の洗浄を行った後、ゲート酸化膜１４を形成する。ＳＴＩ部１２と素子領域１３の境界近傍では素子領域１３上より確実に厚いゲート酸化膜１４となる（１４Ｂ）。次に、多結晶シリコンを含むゲート電極１５をパターニング形成する。その後は、図示しないがスペーサ（サイドウォールＳＷ）の形成やフォトリソグラフィ工程を伴う不純物イオン注入により、ソース・ドレインの拡散領域を形成する。サイドウォールＳＷの形成工程を経れば、ＣｏやＴｉ、Ｍｏなど高融点金属から選ばれた金属部材をスパッタし、熱処理することによって自己整合的なシリサイド（サリサイド）構造を実現することも可能である。
【００１９】
上記実施形態の方法によれば、素子領域１３とＳＴＩ部１２の境界近傍の段差（ｄｅｐｏｔ  ）２５には多結晶シリコンが形成され、これを熱酸化することにより、段差（ｄｅｐｏｔ  ）２５だった部分は確実に厚い酸化膜が形成できる（１４Ｂ）。このため、後に続く薬液による複数の洗浄工程を経ても、素子領域と素子分離領域の境界近傍の絶縁膜（酸化膜）が薄くならない。この結果、ゲート絶縁膜が素子領域と素子分離領域の境界近傍で薄くなるようなことはない。
【００２０】
上記実施形態の方法を用いれば、素子領域１３端及びトレンチ２２底部を丸めるというような、制御性に乏しい酸化工程を従来に比べて短くできる利点もある。上記実施形態の方法を利用することによって、トランジスタ特性に悪影響を及ぼすような薄いゲート絶縁膜の部分が存在しなくなる。この結果、ＭＯＳ型トランジスタ素子のサブスレッシホールド特性に段差ができる現象（ハンプ特性）を防止することができる。すなわち、しきい値変動、絶縁耐性の不良や長期信頼性不良を招くことのない高信頼性が得られる。
【００２１】
以上説明したように本発明によれば、従来例で説明したような寄生トランジスタの懸念は解消される。また、実際のトランジスタのサイズ（特にゲート幅）と設計値の誤差の低減に大いに寄与する。この結果、微細加工に伴うＳＴＩと素子領域の境界の形状に関る寄生トランジスタをなくし、サブスレッシホールド特性に段差ができる現象（ハンプ特性）が発生することを防止する高信頼性の半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】各々本発明の一実施形態に係る半導体装置の平面図及び断面図。
【図２】一実施形態で、ＳＴＩを有する半導体装置の製造方法の断面図。
【図３】従来のＳＴＩを有する半導体装置の製造方法の断面図。
【符号の説明】
１１，３１…シリコン半導体基板、１２…ＳＴＩ部、１３…素子領域，１４，３４…ゲート酸化膜、１５…ゲート電極、１６…ソース・ドレイン拡散領域、２２…トレンチ、２３，２３１…酸化膜、２４…多結晶シリコン膜、２５…段差（ｄｅｐｏｔ  ）、２６，３３…プレ酸化膜、ＳＷ…サイドウォール。
【図１】
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【図２】
2004281504.tif 000004
【図３】
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