(57)【要約】【課題】複合シミュレーションのソースコード形成の煩雑化を緩和する。【解決手段】複合シミュレーションにおいて解析対象となる素子および回路網のモデリング方法であって、回路網に含まれる複数の素子のそれぞれの構造を抽出し該抽出した各構造を示す素子モデルを形成する素子抽出ステップと、前記各素子モデル間の電気的な接続を断つ絶縁部を介して当該各素子モデルを連結する素子連結ステップと、前記素子抽出ステップで抽出された複数の素子を除く回路網部分を示す回路網モデルを前記連結された素子モデルのうちの所定の素子モデルに接続する回路接続ステップとを含むモデリング方法。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体素子および該素子を含む回路網を複合的に解析するための複合シミュレーションにおいて解析対象となる素子および回路網をモデリングする方法であって、
回路網に含まれる複数の素子のそれぞれの構造を抽出し該抽出した各構造を示す素子モデルを形成する素子抽出ステップと、
前記各素子モデル間の電気的な接続を断つ絶縁部を介して当該各素子モデルを連結する素子連結ステップと、
前記素子抽出ステップで抽出された複数の素子を除く回路網部分を示す回路網モデルを前記連結された素子モデルのうちの所定の素子モデルに接続する回路接続ステップとを含むことを特徴とするモデリング方法。
【請求項２】
前記素子抽出ステップにおいて、それぞれに対応する素子の断面構造を示すモデルを素子モデルとする請求項１記載のモデリング方法。
【請求項３】
前記素子抽出ステップにおいて、それぞれに対応する素子の立体構造を示すモデルを素子モデルとする請求項１記載のモデリング方法。
【請求項４】
前記素子連結ステップにおいて、連結すべき各素子モデル間の部分的な導通を許す導通部を介して当該各素子モデルを連結する請求項１記載のモデリング方法。
【請求項５】
前記素子連結ステップにおいて、連結すべき各素子モデル間に空隙を与える空間部を形成する請求項１記載のモデリング方法。
【請求項６】
さらに、前記回路網部分が接続された素子モデルの電極部における所定の複数の電位点に相互に異なる電位を設定する電極電位設定ステップを含む請求項１記載のモデリング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子および該素子を含む回路網を複合的に解析するための複合シミュレーションを行うべく、解析対象となる素子および回路網をモデリングする方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのような半導体素子の特性を素子単位で解析するデバイスシミュレーションの手法と、回路網全体の特性を解析する回路シミュレーションの手法とを利用して、回路網に含まれる素子を当該回路網と共に複合的に解析する複合シミュレーションが知られている。この種のシミュレーション技術は、例えば、後述する特許文献１および２に開示されている。
【０００３】
一般的に、複合シミュレーションでは、解析対象となる素子を２次元あるいは３次元でモデリングした素子モデルと、その他の回路網部分を示す回路網モデルとを統合し、素子モデルをデバイスシミュレーションにより解析する。そして、このデバイス解析から得られたパラメータと、予め用意した回路網のネットリストとを用いて、回路網全体が回路シミュレーションにより解析される。これにより、当該回路網において動作される前記素子の特性を知ることができる。複合シミュレーションのためのソースコードを作成するにあたっては、一般的に、デバイス解析のための汎用のソースコードを変更し、これをインタフェースコードを介して回路解析のソースコードに統合する。
【０００４】
【特許文献１】
特開平０９−０８２９３８号公報
【特許文献２】
特開２０００−２６０９７３号公報
【０００５】
【発明が解決しようとする課題】
ところで、複合シミュレーションにおいて回路網の複数の素子に着目する場合、従来の技術では、各素子モデルをそれぞれ別個の解析領域として取り扱い、それらの領域毎にデバイス解析を行う。例えば、ｎ型およびｐ型の一対のＭＯＳトランジスタを用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）トランジスタ（以下、単に「ＣＭＯＳ」と称する。）に着目した２次元の複合シミュレーションでは、ｎ型およびｐ型の各ＭＯＳトランジスタが個別にデバイス解析される。
【０００６】
しかしながら、このように複数の素子を取り扱う場合、ソースコードの形成時には複数のデバイス解析領域を考慮する必要があることから、デバイス／回路解析間のインタフェース部分の調整が煩雑になり、ソースコードの形成作業に手間が掛かるという不都合がある。
【０００７】
本発明は、前記した課題に鑑みてなされたものであり、ソースコードの形成を煩雑化することなく複合シミュレーションにより複数の素子を解析するための、半導体素子および回路網のモデリング方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係るモデリング方法は、半導体素子および該素子を含む回路網を複合的に解析するための複合シミュレーションにおいて解析対象となる素子および回路網をモデリングする方法であって、回路網に含まれる複数の素子のそれぞれの構造を抽出し該抽出した各構造を示す素子モデルを形成する素子抽出ステップと、前記各素子モデル間の電気的な接続を断つ絶縁部を介して当該各素子モデルを連結する素子連結ステップと、前記素子抽出ステップで抽出された複数の素子を除く回路網部分を示す回路網モデルを前記連結された素子モデルのうちの所定の素子モデルに接続する回路接続ステップとを含む方法である。
【０００９】
前記素子抽出ステップにおいて、それぞれに対応する素子の断面構造を示す２次元的なモデルを素子モデルとすることができる。また、これに代えて、それぞれに対応する素子の立体構造を示す３次元的なモデルを素子モデルとすることができる。
【００１０】
前記素子連結ステップにおいて、連結すべき各素子モデル間の部分的な導通を許す導通部を介して当該各素子モデルを連結することができる。この導通部を形成すべく、例えば、各素子モデルを部分的に直結してもよい。
【００１１】
前記素子連結ステップにおいて、連結すべき各素子モデル間に空隙を与える空間部を形成することができる。
【００１２】
本発明に係るモデリング方法に、さらに、前記回路網部分が接続された素子モデルの電極部における所定の複数の電位点に相互に異なる電位を設定する電極電位設定ステップを追加することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
図１は、本発明に係るモデリング方法の具体例１を説明するための説明図である。具体例１のモデリング方法は、素子の断面構造を示す２次元の素子モデルを用いた複合シミュレーションに適用することができる。本具体例では、図２（ａ）に示す回路網１００においてインバータ回路を構成する同図（ｂ）のＣＭＯＳ１００Ａに着目した複合シミュレーションを行う際のモデリング例を示す。
【００１４】
ＣＭＯＳ１００Ａは、図２（ｂ）に示すように、チャネル幅がＷｎ［μｍ］のｎＭＯＳ部１０１およびチャネル幅がＷｐ［μｍ］のｐＭＯＳ部１０２が、素子分離のためのＬＯＣＯＳ酸化膜１０３を介してｐ型半導体基板１０４上で相互に隣接して形成された素子である。図示の例では、説明のため、当該ＣＭＯＳ１００Ａが３次元的に示されている。ｎＭＯＳ部１０１およびｐＭＯＳ部１０２は、それぞれ従来よく知られたｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの機能を果たす。
【００１５】
具体例１のモデリング方法の手順を図３に示すフローチャートに沿って説明する。具体例１の手順は、図３に示すステップＳ１に対応する素子抽出ステップ、ステップＳ２に対応する素子連結ステップ、および、ステップＳ３に対応する回路接続ステップに大別することができる。
【００１６】
素子抽出ステップでは、図２（ｂ）のＣＭＯＳ１００ＡにおけるｎＭＯＳ部１０１およびｐＭＯＳ部１０２上に掛け渡されたゲート部１０５に直交し、且つ、ｎＭＯＳ部１０１およびｐＭＯＳ部１０２のそれぞれのドレイン部１０６およびソース部１０７に沿って伸びる１−１′線および２−２′線に基づいて、ｎＭＯＳ部１０１およびｐＭＯＳ部１０２の断面構造を抽出し、これらの構造を示す２次元の素子モデルであるｎＭＯＳモデル１０１ａおよびｐＭＯＳモデル１０２ａを形成する（ステップＳ１）。
【００１７】
そして、素子連結ステップでは、図１に示すように、ｎＭＯＳモデル１０１ａのドレイン１０６ａと、ｐＭＯＳモデル１０２ａのソース１０７ａ′とが隣接するように両モデルを横列させる。ｎＭＯＳモデル１０１ａおよびｐＭＯＳモデル１０２ａ間には、当該両モデル間の電気的な接続を断つ絶縁部１０を配置し、また、絶縁部１０の下方には、両モデル間の部分的な導通を許す導通部１１を設ける（ステップＳ２）。このようにｎＭＯＳモデル１０１ａおよびｐＭＯＳモデル１０２ａを相互に連結させることにより、これら複数のモデルを、デバイス解析における同一の解析領域として一括的に取り扱うことができる。
【００１８】
前記した絶縁部１０として、例えばＳｉＯ２のように、誘電率を「０」として扱うことができる部材を想定することができ、そのサイズは、ｎＭＯＳモデル１０１ａのドレイン１０６ａおよびｐＭＯＳモデル１０２ａのソース１０７ａ′の電位が相互に影響を受けない程度に適宜設定することが望ましい。
【００１９】
他方、導通部１１としては、図示の例では、ｎＭＯＳモデル１０１ａのｐウエル１０１ｂ、および、ｐＭＯＳモデル１０２ａのｎウエル１０２ｂを部分的に直結させた箇所を適用しているが、この例に替えて、当該直結部分に他の導電部材を配置してもよい。導通部１１は、実際のＣＭＯＳ１００ＡにおけるｎＭＯＳ部１０１およびｐＭＯＳ部１０２間で発生し得る導通現象を考慮して設けられたものであり、そのサイズは適宜設定することができる。
【００２０】
さらに、回路接続ステップでは、回路網１００における配線状態に合わせて、ｎＭＯＳモデル１０１ａおよびｐＭＯＳモデル１０２ａに回路網モデル１００′を接続する（ステップＳ３）。本具体例の回路網モデル１００′は、図２（ａ）の回路網１００におけるＣＭＯＳ１００Ａを除く回路網部分に対応し、図１に示す例では、ｎＭＯＳモデル１０１ａのソース１０７ａ、ゲート１０５ａおよびドレイン１０６ａ上にそれぞれ設けられた電極部１２ａ〜１２ｃと、ｐＭＯＳモデル１０２ａのソース１０７ａ′、ゲート１０５ａ′およびドレイン１０６ａ′上にそれぞれ設けられた電極部１２ｄ〜１２ｆと、連結された両モデル１０１ａおよび１０２ａの底部に設けられた電極部１２ｇとに回路網モデル１００′を接続する。
これを以て、ＣＭＯＳ１００Ａおよび回路網１００の複合シミュレーションのためのモデリングが完了する。
【００２１】
なお、回路網モデル１００′には、前記した回路網部分の他に、ＣＭＯＳ１００Ａの３次元から２次元への形状効果を代替する回路部分を加味することができる。この回路部分として、例えば、図４のＣＭＯＳ１００Ａに関する回路図に示すように、抵抗素子および容量素子を用いた負荷回路１１０を想定することができ、当該負荷回路１１０を、ＣＭＯＳ１００ＡにおけるｎＭＯＳ部１０１のドレイン１０６と、ｐＭＯＳ部１０２のソース１０７とを結ぶ出力端子（Ｖｏｕｔ端子）に接続する。この状態を図１の回路網モデル１００′に反映させる場合、負荷回路１１０がモデリングされた負荷回路モデル１１０′を、電極部１２ｃおよび１２ｄに接続された回路網モデル１００′内に加味する。これにより、ＣＭＯＳ１００Ａを２次元の素子モデルで表現したことによる形状効果を補償することができる。
【００２２】
図１に示すような２次元的な素子モデルを扱う複合シミュレーションでは、素子および回路網間の電流値を規格化することが望ましい。例えば、図１の構成において、電極部１２ｃおよび１２ｄに接続された回路網モデル１００′からの電流ａ０が、ｎＭＯＳモデル１０１ａおよびｐＭＯＳモデル１０２ａにそれぞれＩｎ［Ａ］およびＩｐ［Ａ］として供給されるとする。このとき、ｎＭＯＳモデル１０１ａへの規格化電流ａ１は、電流Ｉｎをチャネル幅Ｗｎで除したａ１＝Ｉｎ／Ｗｎ［Ａ／μｍ］とし、また同様に、ｐＭＯＳモデル１０２ａへの規格化電流ａ２は、ａ２＝Ｉｐ／Ｗｐ［Ａ／μｍ］として取り扱う。
【００２３】
具体例１のモデリング方法によれば、回路網１００におけるＣＭＯＳ１００Ａに着目した複合シミュレーションを行うにあたり、当該ＣＭＯＳ１００Ａについて、そのｎＭＯＳモデル１０１ａおよびｐＭＯＳモデル１０２ａが同一の解析領域に統合されることから、ソースコードを作成するうえで、デバイス／回路解析間のインタフェース部分の調整が煩雑化することを回避できる。
【００２４】
〈具体例２〉
図５は、本発明に係るモデリング方法の具体例２を説明するための説明図である。前記した具体例１では、ＣＭＯＳ１００Ａのように、回路網において実質的に連結された一対の素子に着目した複合シミュレーションのモデリング例を示したが、本具体例では、回路網で相互に間隔を置いて設けられた複数の素子に着目する例を示す。その一例として、具体例１で説明した図２（ａ）の回路網１００におけるインバータ回路のＣＭＯＳ１００Ａと、この回路から複数の回路を経て設けられた他のインバータ回路のＣＭＯＳ１００Ｂとに着目する。なお、ＣＭＯＳ１００Ｂの構成は、図２（ｂ）に示すＣＭＯＳ１００Ａの構成と同様であり、ここではＣＭＯＳ１００Ｂの図示を省略する。
【００２５】
図５に示すように、具体例２のモデリング方法では、ＣＭＯＳ１００ＡのｎＭＯＳ部１０１に対応するｎＭＯＳモデル２０１ａと、ＣＭＯＳ１００ＢのｐＭＯＳ部（図示せず）に対応するｐＭＯＳモデル２０２ｂとを横列させ、ＳｉＯ２のような絶縁部材を想定した絶縁部２０を介して当該両モデル間を連結する。
【００２６】
ｎＭＯＳモデル２０１ａおよびｐＭＯＳモデル２０２ｂを連結するとき、両モデル間に空隙を与える空間部２１が設けられるように絶縁部２０のサイズを設定し、当該絶縁部２０を、ｎＭＯＳモデル２０１ａにおけるドレイン２０６ａ上の電極部２２ｃと、ｐＭＯＳモデル２０２ｂのソース２０７ｂ′上の電極部２２ｄとの間に配置する。そして、ｎＭＯＳモデル２０１ａおよびｐＭＯＳモデル２０２ｂの各電極部２２ａ〜２２ｈに回路網モデル１００′を接続し、モデリングを完了させる。このように両モデル２０１ａおよび２０２ｂ間をＡｉｒで充填する空間部２１を設けることにより、絶縁部２０により連結された両者間の電気的な絶縁性を高めることができる。
【００２７】
具体例２に関する変形例として、前記した空間部２１を設けることに代えて、ｎＭＯＳモデル２０１ａおよびｐＭＯＳモデル２０２ｂ間を充填するサイズの絶縁部（２０）を配置するようにしてもよい。また、回路網において着目すべき素子は、図示の例のようにｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの組み合わせに限らず、適宜選定することができる。その場合、選定した素子の連結構成を考慮して、回路網モデルの接続を設定する。
【００２８】
具体例２のモデリング方法によれば、解析対象となる回路網において相互に間隔を置いて設けられた複数の素子に関し、前記した具体例１で説明した効果と同様な効果を得ることができる。また、ｎＭＯＳモデル２０１ａおよびｐＭＯＳモデル２０２ｂ間に空間部２１を設けることにより、いわゆる反射型境界条件が適用されることから当該両モデル間の電気的な絶縁性が高められる。これにより、解析対象の各素子が実際の回路網において間隔を置いて設けられている状態を正確にモデリングすることができる。
【００２９】
〈応用例〉
一般的に、デバイス解析時の数値計算では、素子モデル上に格子状に想定される電位点のそれぞれについて、図６（１）〜（３）に示すポアソン方程式および電子・正孔の電流連続式からなる半導体支配方程式を用いて、電位および電子・正孔濃度のような変数に対する離散化および線形化を行う。そして、全ての電位点の変数を網羅した大規模行列計算により、各電位点における変数の近似解を求める。この数値計算の際、素子モデルの電極部には、図６（４）に示すような行列式により規定される電圧固定境界条件が適用され、電極部における全ての電位点の電位が同一の値に設定される。
【００３０】
しかしながら、素子の電極に対し、例えばサリサイド抵抗を考慮するような場合は、素子モデルの電極部における各電位点に電位のバラつきを生じることから、前記した電圧固定境界条件を適用しても適切な解析結果が得られないおそれがある。
【００３１】
そこで、具体例１および２で示したモデリング方法により素子および回路網をモデル化する際の、素子モデルにおける電極部の設定例を示す。
本発明に係るモデリング方法の電極電位設定ステップでは、図７に示すように、具体例１の各電極部１２ａ〜１２ｇ（図１）、あるいは、具体例２の各電極部２２ａ〜２２ｈ（図５）のような、電極部３０について、その電位点ｐ１およびｐ２を考える。
【００３２】
図７において、ＪＡは電位点Ｑからｐ１へ供給される電流の密度を示し、同様に、ＪＢは電位点Ｒからｐ１への電流、ＪＣは電位点ｐ１からｐ２への電流、ＪＤは電位点Ｓからｐ２への電流、そしてＪＥは電位点Ｔからｐ２への電流に対応する。なお、これらの電流密度ＪＡ〜ＪＥは、それぞれ電子および正孔の双方を考慮するものとする。また、電位点ｐ１およびｐ２と、仮想の電位点ｐ１′およびｐ２′との間に想定された抵抗ｒ１およびｒ２の値は、サリサイド抵抗のような付加的な抵抗の値として適宜設定することができる。
【００３３】
前記したような設定において、電極部３０へ流れ込む電流と、抵抗ｒ１により電位点ｐ１からｐ１′へ流れる電流ｉ１とが等しい、すなわち電極部３０においては電流の損失が発生しないと仮定する。このとき、電流ｉ１は、図６に示す式（５）のように定義することができ、他方、抵抗ｒ２により電位点ｐ２からｐ２′へ流れる電流ｉ２は、式（７）により定義することができる。式（５）および（７）における電子・正孔の電流密度（Ｊｎ、Ｊｐ）は、熱平衡を仮定した近似式から求められた固定値を用いることが望ましい。
【００３４】
さらに、図７に示す電極部３０の形状および電流密度等を、前記した式（５）および（７）に反映させると、電流ｉ１について、式（５）から図６（６）のような関係式を導くことができ、他方の電流ｉ２については、式（７）から式（８）を導くことができる。そして、導出された式（６）および（８）において、電極部３０上の電位点ｐ１およびｐ２の各電位を示す「ψｐ１」および「ψｐ２」を独立変数とすると共に、これらに相互に異なる値を設定する（ψｐ１≠ψｐ２）。
【００３５】
素子モデルにおける電極部に関し、前記したような設定を施すことにより、当該電極部の電位点間に差異を与えることができ、これにより、サリサイド抵抗を考慮すべき電極のような、電圧固定境界条件を適用し難い電極に対処することができる。また、各電位点の電位をそれぞれ独立して設定することにより、数値計算上の自由度が広がることから、デバイス解析における収束解を得易くなるという利点がある。
【００３６】
本発明に係るモデリング方法の前記した具体例１および２では、複数の解析領域を統合すべく、一対の２次元モデルが連結される例を示したが、本発明の適用範囲はこれらに限らない。例えば、前記した各具体例の手順に沿って複数の素子モデルを相互に連結するものであれば、解析対象の素子は２個に限らず、３個以上の任意の素子モデルを単一の解析領域に統合することができる。また、素子モデルは２次元のものに限らず、素子の立体構造を示す３次元モデルに本発明を適用することができる。その場合、具体例１で説明したような電流の規格化を行う必要はない。
【００３７】
【発明の効果】
本発明に係るモデリング方法によれば、複数の素子モデルが絶縁部を介して連結され、同一の解析領域として統合されることから、ソースコードを作成するうえで、デバイス／回路解析間のインタフェース部分の調整が煩雑になることを回避できる。すなわち、従来のようにインタフェース部分の大幅な調整を必要とせず、単に、デバイス解析のための汎用のソースコードにおける電極部分の取り扱いを変更することにより、複合シミュレーションを実現することができる。
【図面の簡単な説明】
【図１】本発明に係るモデリング方法の具体例１を説明するための説明図である。
【図２】具体例の回路網およびＣＭＯＳを説明するための説明図である。
【図３】具体例１のモデリング方法の手順を示すフローチャートである。
【図４】具体例１における負荷回路の接続例を説明するための説明図である。
【図５】本発明に係るモデリング方法の具体例２を説明するための説明図である。
【図６】本発明に係るモデリング方法の応用例を説明するための説明図である。
【図７】応用例における電極部の設定例を説明するための説明図である。
【符号の説明】
１０、２０  絶縁部
１１  導通部
１２ａ〜１２ｇ、２２ａ〜２２ｈ、３０  電極部
１００′  回路網モデル
１０１ａ  ｎＭＯＳモデル
１０２ａ  ｐＭＯＳモデル
１０１ｂ  ｐウエル
１０２ｂ  ｎウエル
１０５ａ、１０５ａ′  ゲート
１０６ａ、１０６ａ′  ドレイン
１０７ａ、１０７ａ′  ソース
１００  回路網
１００Ａ、１００Ｂ  ＣＭＯＳ
１０１  ｎＭＯＳ部
１０２  ｐＭＯＳ部
１０３  ＬＯＣＯＳ酸化膜
１０４  ｐ型半導体基板
１０５  ゲート部
１０６  ドレイン部
１０７  ソース部
１１０  負荷回路
２１  空間部
【図１】
2004318351.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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