(57)【要約】【課題】ｐｉｎダイオードのｏｎ抵抗を低減することのできる技術を提供する。【解決手段】第１ｐ型拡散層２ａ、ｉ層３およびｎ型高濃度基板４からなるｐｉｎ接合の周辺にトレンチ溝５を形成し、トレンチ溝５の底部にｎ型高濃度基板４に繋がらない第２ｐ型拡散層２ｂを形成する。第２ｐ型拡散層２ｂをマイナス電位でバイアスして、順方向バイアスにより第１ｐ型拡散層２ａから注入される正孔をｉ層３に引き込み、またｎ型高濃度基板４のマイナス電位でｎ型高濃度基板４から注入された電子をｉ層３へ押しやることにより、キャリア注入量を増加して、ｐｉｎダイオード１のｏｎ抵抗を低減する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記第１半導体層の不要部分を除去し、平面リング状のトレンチ溝を形成する工程と、
（ｃ）前記第１半導体層の表面に第１絶縁膜を形成する工程と、
（ｄ）前記トレンチ溝の内周部および前記トレンチ溝の底部の前記第１絶縁膜を除去する工程と、
（ｅ）前記第１半導体層に第２導電型の不純物を導入して、前記トレンチ溝の内周部に露出した前記第１半導体層に第２半導体層を形成し、前記トレンチ溝の底部に露出した前記第１半導体層に第３半導体層を形成する工程と、
（ｆ）前記第２半導体層に接して第１電極を形成し、前記第３半導体層に接して第２電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１導電型の半導体基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記第１半導体層の不要部分を除去し、平面リング状のトレンチ溝を形成する工程と、
（ｃ）前記第１半導体層の表面に第１絶縁膜を形成する工程と、
（ｄ）前記トレンチ溝の内周部および前記トレンチ溝の底部の前記第１絶縁膜を除去する工程と、
（ｅ）前記第１半導体層に第２導電型の不純物を導入して、前記トレンチ溝の内周部に露出した前記第１半導体層に第２半導体層を形成し、前記トレンチ溝の底部に露出した前記第１半導体層に第３半導体層を形成する工程と、
（ｆ）前記第２半導体層に接して第１電極を形成し、前記第３半導体層に接して第２電極を形成する工程とを有し、前記第３半導体層は、前記半導体基板と繋がらないことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１導電型の半導体基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記第１半導体層の不要部分を除去し、平面リング状のトレンチ溝を形成する工程と、
（ｃ）前記第１半導体層の表面に第１絶縁膜を形成する工程と、
（ｄ）前記トレンチ溝の内周部および前記トレンチ溝の底部の前記第１絶縁膜を除去する工程と、
（ｅ）前記第１半導体層に第２導電型の不純物を導入して、前記トレンチ溝の内周部に露出した前記第１半導体層に第２半導体層を形成し、前記トレンチ溝の底部に露出した前記第１半導体層に第３半導体層を形成する工程と、
（ｆ）前記第１絶縁膜の上層に第２絶縁膜を形成する工程と、
（ｇ）前記トレンチ溝の外周部の前記第１および第２絶縁膜を除去する工程と、
（ｈ）前記第１半導体層に前記第２導電型の不純物を導入し、前記トレンチ溝の外周部に露出した前記第１半導体層に第４半導体層を形成する工程と、
（ｉ）前記第２半導体層に接して第１電極を形成し、前記第３半導体層に接して第２電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板と第２導電型の第２半導体層とに接合する真性半導体からなる第１半導体層が形成され、前記第１半導体層と前記第２半導体層との接合領域を取り囲み、その底部に前記第２導電型の第３半導体層が形成されたトレンチ溝を有する半導体装置であって、前記第２半導体層に第１電源が接続され、前記第３半導体層に第２電源が接続されていることを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板と第２導電型の第２半導体層とに接合する真性半導体からなる第１半導体層が形成され、前記第１半導体層と前記第２半導体層との接合領域を取り囲み、その底部に前記第２導電型の第３半導体層が形成されたトレンチ溝を有する半導体装置であって、前記第２半導体層に第１電源が接続され、前記第３半導体層に第２電源が接続され、前記第２半導体層を順方向にバイアスする際、前記第３半導体層を逆方向にバイアスすることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、ｐｉｎ（Ｐｏｓｉｔｉｖｅ  Ｉｎｔｒｉｎｓｉｃ  Ｎｅｇａｔｉｖｅ）ダイオードを有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
携帯電話などの送受信切り替えに用いられるアンテナスイッチ用または周波数シフト用のｐｉｎダイオードに対しては、低電流で動作すること、送受信電力の損失が小さいこと、端子間容量が小さく信号の漏れが少ないこと、および高周波化してもインピーダンスが大きく変動しないことなどが求められる。そこでこれらを実現するための手段として、ｉ層の抵抗値およびｉ層の接合容量の両方を低減できるｐｉｎダイオードの検討が行われている。
【０００３】
例えば半導体基板の主面上においてｐｉｎ接合を形成する積層膜の周辺に、ｉ層に広がる空乏層の遮断を目的としてトレンチを形成し、続いてトレンチの内部を含む半導体基板の表面に絶縁膜、表面保護膜および表面最終保護膜を形成するプロセスが提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−１２４６８６号公報
【０００５】
【発明が解決しようとする課題】
半導体基板の主面上においてｐｉｎ接合を形成する積層膜の周辺にトレンチを形成したｐｉｎダイオードにおいては、以下のような課題があることを本発明者らは見いだした。
【０００６】
すなわち、上記したトレンチを形成するｐｉｎダイオードでは、その表面電極に順方向バイアスを加えてｉ層へ正孔および電子を注入し、またその表面電極にゼロバイアスまたは逆方向バイアスを加えてｉ層への正孔および電子の注入を遮断することよってｉ層のｏｎ抵抗を変化させ、正孔および電子の注入および遮断を繰り返すことにより高周波スイッチを動作させている。
【０００７】
しかしながら、このｐｉｎダイオードは１つの電源で駆動させているため、ｐ層およびｎ層に加えられるバイアスのみによって正孔および電子の再結合、注入、飽和が制御される。このためｐｉｎダイオードのスイッチング性能、例えばｏｎ抵抗、スイッチング速度などのさらなる向上が難しく、スイッチング性能の向上によるｐｉｎダイオードの特性改善が望めない。
【０００８】
本発明の目的は、ｐｉｎダイオードのｏｎ抵抗を低減することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、第１導電型の半導体基板の主面上に第１半導体層を成長させる工程と、第１半導体層の不要部分を除去し、平面リング状のトレンチ溝を形成する工程と、第１半導体層の表面に第１絶縁膜を形成する工程と、トレンチ溝の内周部およびトレンチ溝の底部の第１絶縁膜を除去する工程と、第１半導体層に第２導電型の不純物を導入して、トレンチ溝の内周部に露出した第１半導体層に第２半導体層を形成し、トレンチ溝の底部に露出した第１半導体層に第３半導体層を形成する工程と、第２半導体層に接して第１電極を形成し、第３半導体層に接して第２電極を形成する工程とを有するものである。
【００１２】
本発明は、第１導電型の半導体基板と第２導電型の第２半導体層とに接合する真性半導体からなる第１半導体層が形成され、第１半導体層と第２半導体層との接合領域を取り囲み、その底部に第２導電型の第３半導体層が形成されたトレンチ溝を有し、第２半導体層に第１電源が接続され、第３半導体層に第２電源が接続されるものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１は、本発明の一実施の形態であるｐｉｎダイオードを使用したアンテナ切り替え回路の一例を示す回路図である。図中、Ｄ１，Ｄ２はｐｉｎダイオード、Ｃ１，Ｃ２，Ｃ３，Ｃ４は容量、Ｚ１、Ｚ２はマイクロストリップライン（分布定数回路）を示す。
【００１５】
ｐｉｎダイオードＤ１，Ｄ２は、３００ＭＨｚ〜３ＧＨｚ程度の高周波信号に対して、順方向電流が流れていない時には高い抵抗値を示し、順方向電流が流れている時には低い抵抗値、例えば１Ω以下を示し、送信と受信とのアンテナ切り替えを行うスイッチとして機能する。なおｐｉｎダイオードＤ１，Ｄ２は、一般のスイッチング用ダイオードに比べて優れた高周波特性を持っているので、アンテナ切り替え回路の高周波信号のスイッチングの他、順方向電流の変化に応じて内部抵抗値が得られることを利用したゲイン・コントロールなどにも用いることができる。
【００１６】
図２は、本発明の一実施の形態であるｐｉｎダイオード製造時における半導体ウエハ上のｐｉｎダイオードの配置例を示す平面図である。
【００１７】
ｐｉｎダイオード１は、円形の薄い板状に加工した半導体ウエハＳＷに複数個形成される。各ｐｉｎダイオード１は、周囲４辺にスクライブラインＳＬと呼ばれる切り代を持っており、後述するように、このスクライブラインＳＬをカットすることにより１個１個の単位素子（半導体チップ）のｐｉｎダイオード１に切り分けられる。以後は、単位素子である１つのｐｉｎダイオード１を例示して、その構造および製造工程について説明する。
【００１８】
図３は、本発明の一実施の形態であるｐｉｎダイオードを示す半導体基板の要部平面図、図４は、図３のＡ−Ａ′線における半導体基板の要部断面図である。
【００１９】
本発明のｐｉｎダイオード１は、第１ｐ型（第２導電型）拡散層（第２半導体層）２ａ、ｉ層（第１半導体層）３およびｎ型（第１導電型）高濃度基板（半導体基板）４からなるｐｉｎ接合の周辺にトレンチ溝５が形成されており、ｉ層３に広がる空乏層をトレンチ溝５で遮断し、空乏層が広がった際のｉ層３と第１ｐ型拡散層２ａとの接合面積およびｉ層３とｎ型高濃度基板４との接合面積を小さくすることで、ｉ層３の接合容量を小さくすることができる。
【００２０】
さらにトレンチ溝５の底部にｎ型高濃度基板４に繋がらない第２ｐ型拡散層（第３半導体層）２ｂが形成されており、第１ｐ型拡散層２ａには第１表面電極６を介して第１電源７が接続され、第２ｐ型拡散層２ｂには第２表面電極８を介して第２電源９が接続されている。
【００２１】
第２ｐ型拡散層２ｂに逆方向バイアスを印加することにより、第１ｐ型拡散層２ａから注入された正孔を第２ｐ型拡散層２ｂのマイナス電位によってｉ層３に引き込み、正孔の注入速度を加速させることができる。また裏面電極１０から印加されるマイナス電位によってｎ型高濃度基板４から注入された電子がｉ層３へ押しやられて、全体のキャリア注入量を増加することができる。これらの作用から、ｐｉｎダイオード１のｏｎ抵抗を低減することができる。
【００２２】
さらに第２ｐ型拡散層２ｂに印加される逆方向バイアスを大きくして空乏層１１がｎ型高濃度基板４に達した場合、またはゼロ電位で既に空乏層１１がｎ型高濃度基板４に接している場合は、キャリア（正孔、電子）が存在しない真性領域が形成されるので、ｐｉｎ接合とトレンチ溝５の外周部１２とを高周波的に遮断して、高周波電流が外部に漏洩するのを防ぐことができる。また空乏層１１は横方向に広がることから、キャリアはさらにｉ層３に押しやれてｉ層３のキャリア密度が増加し、ｏｎ抵抗を等価的に低減することができる。
【００２３】
なお、第１電源７と第２電源９とは直列に接続される。このためバイアスは加算されるが、適当なバイアス抵抗（例えば数百Ω）１３，１４を選ぶことによって直流電流を任意に設定することができると共に、高周波電流に対しても任意のインピーダンスを設定することができる。
【００２４】
高周波遮断時には、第１電源７を、例えばゼロ電位として遮断すればキャリアは消滅し、相対的に高いｏｆｆ抵抗が得られる。この時、第２電源９もゼロ電位としてもよいが、バイアスを印加しておくとキャリアが電極側に引っ張られて、スイッチング速度が増加する。
【００２５】
次に、本発明の一実施の形態であるｐｉｎダイオードの製造方法を図５〜図１１に従って、工程順に説明する。各図において（ａ）はｐｉｎダイオードを示す半導体基板の要部平面図、（ｂ）は（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【００２６】
まず、図５（ａ）、（ｂ）に示すように、ｎ型高濃度基板４にエピタキシャル層を成長させることにより、ｐｉｎダイオードのｉ層３を形成する。このｉ層３は、抵抗率が１００Ωｃｍ〜１０００Ωｃｍ程度であり、その厚さは、例えば８μｍ程度とすることができる。
【００２７】
次に、図６（ａ）、（ｂ）に示すように、ｉ層３の表面にフォトリソグラフィ技術により、フォトレジスト膜１５を形成する。この時、フォトレジスト膜１５は、後述するトレンチ溝５が形成されるｉ層３の表面が露出するように形成する。続いてフォトレジスト膜１５をマスクにして、等方性ガスを用いたドライエッチング法により、ｉ層３の一部をエッチングし、トレンチ溝５を形成する。このトレンチ溝５は、ｎ型高濃度基板４において平面リング状となる。
【００２８】
次に、図７（ａ）、（ｂ）に示すように、フォトレジスト膜１５を除去した後、ｉ層３を表面酸化することにより、絶縁膜（第１絶縁膜）１６を形成する。続いてフォトレジスト膜（図示は省略）をマスクにして絶縁膜１６をエッチングすることにより、トレンチ溝５の内周部およびトレンチ溝５の底部に穴１７を形成して、ｉ層３の表面を露出させる。
【００２９】
次いで露出したｉ層３の表面に、例えばＰＢＦなどのドーピング材料を塗布する。続いて９００℃程度の雰囲気中においてｎ型高濃度基板４をアニールすることにより、上記穴１７からｉ層３にボロンをドーピングし、第１および第２ｐ型拡散層（図７（ａ）中、相対的に薄い網掛けのハッチングで示す）２ａ，２ｂを形成する。続いて窒素雰囲気中において、ｎ型高濃度基板４に１０００℃程度の熱処理を施すことにより、第１ｐ型拡散層２ａ、ｉ層３およびｎ型高濃度基板４からなるｐｉｎ接合が形成される。ここで、トレンチ溝５の底部に形成される第２ｐ型拡散層２ｂは、ｎ型高濃度基板４に繋がらないように形成する。
【００３０】
次に、図８（ａ）、（ｂ）に示すように、絶縁膜１６の上層に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜を堆積し、表面保護膜（第２絶縁膜）１８を形成する。続いてフォトレジスト膜（図示は省略）をマスクにして、トレンチ溝５の外周部１２の表面保護膜１８および絶縁膜１６を除去した後、リン処理を行い、ｐｉｎ接合への汚染の浸入を防ぐためのリン処理層（第４半導体層）１９をトレンチ溝５の外周部１２に形成する。このリン処理層１９は個々のｐｉｎダイオード１を切り分けるスクライブラインＳＬにも形成される。続いて第１および第２ｐ型拡散層２ａ，２ｂを露出させるために、表面保護膜１８をエッチングし、トレンチ溝５の内周部に第１コンタクトホール２０を形成し、同時にトレンチ溝５の底部に第２コンタクトホール２１を形成する。
【００３１】
次に、図９（ａ）、（ｂ）に示すように、第１および第２コンタクトホール２０，２１の内部を含むｎ型高濃度基板４上に、例えばスパッタリング法を用いてアルミニウムとシリコンとからなる合金膜を堆積する。続いてフォトレジスト膜（図示は省略）をマスクにして、そのアルミニウムとシリコンとからなる合金膜をエッチングすることにより、ｐｉｎ接合の第１ｐ型拡散層２ａに繋がる第１表面電極（図９（ａ）中、相対的に濃い網掛けのハッチングで示す）６およびトレンチ溝５の底部に設けられた第２ｐ型拡散層２ｂに繋がる第２表面電極（図９（ａ）中、相対的に濃い網掛けのハッチングで示す）８を形成する。
【００３２】
次に、図１０（ａ）、（ｂ）に示すように、ｎ型高濃度基板４上に窒化シリコン膜を堆積する。続いてその窒化シリコン膜上に酸化シリコン膜を堆積し、窒化シリコン膜上および酸化シリコン膜の積層膜からなる表面最終保護膜２２を形成する。さらに続けて、フォトレジスト膜（図示は省略）をマスクにし、第１および第２表面電極６，８の表面を露出させる。
【００３３】
次に、第１および第２表面電極６，８および表面最終保護膜２２などが形成されたｎ型高濃度基板４の主面上に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付けた後、ｎ型高濃度基板４の裏面をグラインディングにより研削し、パッケージ形態に合わせて、ｎ型高濃度基板４を薄くする。なおｎ型高濃度基板４の裏面を研削した後に、さらにｎ型高濃度基板４の裏面をライトエッチングしてもよい。
【００３４】
次に、図１１（ａ）、（ｂ）に示すように、上記した保護テープを剥がし、ｎ型高濃度基板４を洗浄した後、ｎ型高濃度基板４の裏面に金／アンチモン／金からなる多層膜（薄膜）を堆積する。続いてその金／アンチモン／金からなる多層膜をウェットエッチングし、裏面電極１０を形成し、本実施の形態のｐｉｎダイオード１を形成する。
【００３５】
その後、ｐｉｎダイオード１が形成された半導体ウエハＳＷを、前記図２に示したスクライブラインＳＬに沿って切り分けて、ｐｉｎダイオード１を単位素子（半導体チップ）に分割する。続いて個々のｐｉｎダイオード１を封止樹脂により封止し、パッケージングする。
【００３６】
このように、本実施の形態によれば、順方向バイアスにより第１ｐ型拡散層２ａから注入された正孔は、逆方向にバイアスされた第２ｐ型拡散層２ｂのマイナス電位によってｉ層３に引き込まれ、またｎ型高濃度基板４から注入された電子は、ｎ型高濃度基板４のマイナス電位によってｉ層３へ押しやられるので、キャリア注入量が増加して、ｐｉｎダイオード１のｏｎ抵抗を低減することができる。さらに第２ｐ型拡散層２ｂに印加される逆方向バイアス（または拡散電位）によって生じる空乏層１１が、ｐｉｎ接合とトレンチ溝５の外周部１２とを高周波的に遮断するので、高周波電流が外部に漏洩するのを防ぐことができる。
【００３７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３８】
例えば、前記実施の形態では、１個の半導体チップに１個のｐｉｎダイオードが形成される場合について例示したが、１個の半導体チップに複数個のｐｉｎダイオードを形成してもよい。
【００３９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４０】
第１ｐ型拡散層、ｉ層およびｎ型高濃度基板からなるｐｉｎ接合を形成する積層膜の周辺にトレンチ溝を形成し、このトレンチ溝の底部に第２ｐ型拡散層を形成し、順方向バイアスにより第１ｐ型拡散層から注入された正孔を第２ｐ型拡散層をマイナス電位としてｉ層に引き込み、ｎ型高濃度基板のマイナス電位でｎ型高濃度基板から注入された電子をｉ層へ押しやることにより、キャリア注入量を増加してｐｉｎダイオードのｏｎ抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるｐｉｎダイオードを使用したアンテナ切り替え回路の一例を示す回路図である。
【図２】本発明の一実施の形態であるｐｉｎダイオード製造時における半導体ウエハ上のｐｉｎダイオードの配置を示す平面図である。
【図３】本発明の一実施の形態であるｐｉｎダイオードを示す半導体基板の要部平面図である。
【図４】図３のＡ−Ａ′線における半導体基板の要部断面図である。
【図５】（ａ）は、本発明の一実施の形態であるｐｉｎダイオードの製造方法を示す半導体基板の要部平面図、（ｂ）は、（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【図６】（ａ）は、図５に続くｐｉｎダイオードの製造工程中の要部平面図、（ｂ）は、（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【図７】（ａ）は、図６に続くｐｉｎダイオードの製造工程中の要部平面図、（ｂ）は、（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【図８】（ａ）は、図７に続くｐｉｎダイオードの製造工程中の要部平面図、（ｂ）は、（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【図９】（ａ）は、図８に続くｐｉｎダイオードの製造工程中の要部平面図、（ｂ）は、（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【図１０】（ａ）は、図９に続くｐｉｎダイオードの製造工程中の要部平面図、（ｂ）は、（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【図１１】（ａ）は、図１０に続くｐｉｎダイオードの製造工程中の要部平面図、（ｂ）は、（ａ）のＢ−Ｂ′線における半導体基板の要部断面図である。
【符号の説明】
１  ｐｉｎダイオード
２ａ  第１ｐ型拡散層（第２半導体層）
２ｂ  第２ｐ型拡散層（第３半導体層）
３  ｉ層（第１半導体層）
４  ｎ型高濃度基板（半導体基板）
５  トレンチ溝
６  第１表面電極
７  第１電源
８  第２表面電極
９  第２電源
１０  裏面電極
１１  空乏層
１２  外周部
１３  バイアス抵抗
１４  バイアス抵抗
１５  フォトレジスト膜
１６  絶縁膜（第１絶縁膜）
１７  穴
１８  表面保護膜（第２絶縁膜）
１９  リン処理層（第４半導体層）
２０  第１コンタクトホール
２１  第２コンタクトホール
２２  表面最終保護膜
Ｄ１  ｐｉｎダイオード
Ｄ２  ｐｉｎダイオード
Ｃ１  容量
Ｃ２  容量
Ｃ３  容量
Ｃ４  容量
Ｚ１  マイクロストリップライン
Ｚ２  マイクロストリップライン
ＳＷ  半導体ウエハ
ＳＬ  スクライブライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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