(57)【要約】【課題】ＴＦＴ型液晶表示装置において、メイン制御基板からソース制御基板に供給される電源系のうち、特に階調電圧についてのインターフェイスの本数を大幅に削減する。【解決手段】ＴＦＴアレイ基板１０に接続されているソース制御基板２０に対して、メイン制御基板４０側の第１階調電圧生成回路４２にて複数段の階調電圧を階段波形として生成して時系列的に送信し、ソース制御基板２０側で階調電圧選択回路によりその階段波形を振り分けてソース制御基板側の第２階調電圧生成回路の各入力端子に与える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ゲート制御基板およびソース制御基板が接続されたＴＦＴアレイ基板を含む液晶表示パネルと、上記各制御基板に接続されるメイン制御基板とを備え、上記メイン制御基板から上記ゲート制御基板にゲート駆動電圧を与え、上記ソース制御基板には階調信号を与えて上記液晶表示パネルを駆動する液晶表示装置において、
上記メイン制御基板は、水平同期信号の所定期間を１サイクルとして、その１サイクルごとに複数回その整数分の１のタイミングで電圧発生制御パルスを出力するタイミングコントローラと、上記電圧発生制御パルスを受けて所定段数の電圧を含む階段状階調電圧を生成する第１階調電圧生成回路とを備え、上記メイン制御基板より上記ソース制御基板に対して、上記電圧発生制御パルスとともに、上記階段状階調電圧がその時系列順に送信され、
上記ソース制御基板には、上記階段状階調電圧の段数に等しい電圧入力端子を備え、その入力電圧から所定階調数の階調電圧を生成して上記ＴＦＴアレイ基板のソース電極に出力する第２階調電圧生成回路と、上記電圧発生制御パルスにより上記階段状階調電圧に含まれている各電圧を選択して上記電圧入力端子に振り分ける階調電圧選択回路とが設けられていることを特徴とする液晶表示装置。
【請求項２】
上記第２階調電圧生成回路の階調電圧入力ラインには、コンデンサからなる電圧保持回路が接続されている請求項１に記載の液晶表示装置。
【請求項３】
上記１サイクル中に、上記水平同期信号の複数期間が含まれる請求項１または２に記載の液晶表示装置。
【請求項４】
上記第１階調電圧生成回路は、複数の上記階段状階調電圧を同時に生成し、これに対応して上記ソース制御基板は、それと同数の上記階調電圧選択回路を備える請求項１，２または３に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴアレイ基板を含む液晶表示装置に関し、さらに詳しく言えば、階調表示するための制御線の本数を削減する技術に関するものである。
【０００２】
【従来の技術】
ＴＦＴ型液晶表示装置においては、ＴＦＴアレイ基板の各画素ごとに設けられているＴＦＴ（薄膜トランジスタ）のゲート電極とソース電極の各電圧を制御することにより、所定の表示が得られる。
【０００３】
そのための制御系として、ＴＦＴアレイ基板のソースライン側端子部とゲートライン側端子部には、それぞれＩＣチップよりなるドライバを有するソース制御基板とゲート制御基板とが接続され、これらの制御基板はさらに中継基板を介して電源回路やタイミングコントローラ，階調電圧生成回路などを有するメイン制御基板に接続される。
【０００４】
このように、メイン制御基板が中継基板を介して分離されている仕様では、メイン制御基板とソース制御基板間の接続には、例えば８ビットのインターフェイスでは信号系だけで４８本が必要であり、これに制御信号線（スタートパルス，ラッチパルス，クロック用などの５本）と、階調電圧ライン（１８本）それに電源（例えば３．３Ｖ，１０Ｖ，ＧＮＤ用の３本）を含めると合計７４本のインターフェイスが必要とされる。
【０００５】
この本数を削減するために、信号系については、信号の多重化技術により４８本の信号線をより少なくすることが行われている。この信号多重化法としては、例えばナショナルセミコンダクタ（ＮＳ）社のＲＳＤＳ，テキサスインスツルメント（ＴＩ）社のＭｉｎｉＬＶＤＳ，日本電気（ＮＥＣ）社のＣＭＡＤＳなどが知られている。
【０００６】
【発明が解決しようとする課題】
これに対して、階調電圧を含む電源系においては、多階調化とともにインターフェイスの本数が増加する傾向にあるが、今までのところ、電源系のインターフェイスを削減する実用的な手法は提案がなされていない。したがって、本発明の課題は、電源系のうち、特に階調電圧についてのインターフェイスの本数を削減することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、ゲート制御基板およびソース制御基板が接続されたＴＦＴアレイ基板を含む液晶表示パネルと、上記各制御基板に接続されるメイン制御基板とを備え、上記メイン制御基板から上記ゲート制御基板にゲート駆動電圧を与え、上記ソース制御基板には階調信号を与えて上記液晶表示パネルを駆動する液晶表示装置において、上記メイン制御基板は、水平同期信号の所定期間を１サイクルとして、その１サイクルごとに複数回その整数分の１のタイミングで電圧発生制御パルスを出力するタイミングコントローラと、上記電圧発生制御パルスを受けて所定段数の電圧を含む階段状階調電圧を生成する第１階調電圧生成回路とを備え、上記メイン制御基板より上記ソース制御基板に対して、上記電圧発生制御パルスとともに、上記階段状階調電圧がその時系列順に送信され、上記ソース制御基板には、上記階段状階調電圧の段数に等しい電圧入力端子を備え、その入力電圧から所定階調数の階調電圧を生成して上記ＴＦＴアレイ基板のソース電極に出力する第２階調電圧生成回路と、上記電圧発生制御パルスにより上記階段状階調電圧に含まれている各電圧を選択して上記電圧入力端子に振り分ける階調電圧選択回路とが設けられていることを特徴としている。
【０００８】
例えば、メイン制御基板側で生成される階調電圧が１０段階であるとして、従来ではこの１０段階の電圧を１０本のインターフェイスでソース制御基板に送電していたが、本発明によれば、１０段の階段波形としたことにより、１本のインターフェイスで済ませることができる。なお実際には、電圧発生制御パルス送信用として、もう１本のインターフェイスが必要であるため、合計２本となる。
【０００９】
本発明によると、ソース制御基板側の第２階調電圧生成回路の各電圧入力端子には、階調電圧選択回路により振り分けられた電圧が間欠的に入力されるため、第２階調電圧生成回路の階調電圧入力ラインに、次の電圧が入力されるまでの間電圧を保持する電圧保持回路を接続することが好ましい。電圧保持回路は、コンデンサであってよい。
【００１０】
階調電圧選択回路は例えばマルチプレクサからなり、メイン制御基板から送信される電圧発生制御パルスにより出力をサイクリック的に順次切り替える。電圧発生制御パルスの発生間隔は、水平同期信号の期間（フレーム長）に依存する。電圧保持回路としてコンデンサを用いる場合、コンデンサは充放電時定数をもつため、充電時間があまり短いと充電しきれない場合がある。このような状態を避けるには、上記１サイクル中に、水平同期信号の複数期間を含ませればよい。
【００１１】
また、第１階調電圧生成回路にて生成される階段波形に含まれる電圧の数が多くなると、これに伴って電圧発生制御パルスの発生間隔も狭くなり、上記したように、コンデンサが充電しきれない場合がある。これを回避する別の方法として、第１階調電圧生成回路により、階段状階調電圧を例えば２つに分けて同時に生成し、これに対応して、ソース制御基板にそれと同数（２つ）の階調電圧選択回路を設ければよい。
【００１２】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施形態について説明するが、本発明はこれに限定されるものではない。
【００１３】
まず、図１を参照して、この液晶表示装置は、ＴＦＴアレイ基板１０を備えている。ＴＦＴアレイ基板１０には、ソースラインとゲートラインとが例えばマトリクス状に配線され、その各ラインによって囲まれた各画素ごとに透明電極とスイッチング素子としてのＴＦＴが形成されているが、これらの構成は公知のものであってよいため、ここではその詳しい説明および図示は省略する。
【００１４】
ＴＦＴアレイ基板１０のソースライン側端子部には、ＩＣチップよりなるソースドライバ２１を有するフレキシブル基板２２を介してソース制御基板２０が接続され、また、ゲートライン側端子部にも、ＩＣチップよりなるゲートドライバ３１を有するフレキシブル基板３２を介してゲート制御基板３０が接続される。
【００１５】
なお、フレキシブル基板２２，３２には、ＣＯＦ（ｃｈｉｐ  ｏｎ  ｆｉｌｍ）やＴＣＰ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）などが用いられるが、これらのフレキシブル基板２２，３２は、概念上、それぞれの制御基板２０，３０に含まれるものとする。
【００１６】
ソース制御基板２０は、例えばフレキシブル基板からなる中継基板２３を介してメイン制御基板４０に接続され、また、ゲート制御基板３０も中継基板３３を介してメイン制御基板４０に接続される。
【００１７】
メイン制御基板４０には、電源回路としてのＤＣ／ＤＣ回路４１と、第１階調電圧生成回路４２と、タイミングコントローラ４３とが搭載されている。ＤＣ／ＤＣ回路４１は、入力コネクタ４０１を介して外部のシステム側から供給される例えば３Ｖの単一電源から、ゲート駆動用のオンオフ電圧（例えば、＋１８Ｖ，−５Ｖ）を生成してゲート制御基板３０に与え、また、ソース駆動用の電圧（例えば、＋１０Ｖ）を生成して第１階調電圧生成回路４２に与える。
【００１８】
これに対して、ソース制御基板２０側のソースドライバ２１内には、図２に示すような抵抗ラダー回路２１２を有する第２階調電圧生成回路２１１が設けられている。
【００１９】
この例において、第２階調電圧生成回路２１１は、１０個の電圧入力端子Ｔ０〜Ｔ９を備え、その各階調入力電圧Ｖ０’〜Ｖ９’から、高電圧側６４階調の階調電圧Ｖ０〜Ｖ６３および低電圧側６４階調の階調電圧Ｖ６３〜Ｖ０を生成して、ＴＦＴアレイ基板１０の図示しないＴＦＴのソース電極に出力する。参考として、図３に縦軸を入力電圧，横軸を階調レベルとした相関グラフを示す。
【００２０】
メイン制御基板４０側の第１階調電圧生成回路４２は、図４に示すような抵抗ラダー回路４２１を有し、ＤＣ／ＤＣ回路４１から供給される例えば＋１０Ｖの電圧を分圧して、１０段階の階調入力電圧Ｖ０’〜Ｖ９’を生成し、上記第２階調電圧生成回路２１１に与えるが、その際、タイミングコントローラ４３からの電圧発生制御パルスを受けて、階調入力電圧Ｖ０’〜Ｖ９’を階段波形（階段状階調電圧）として出力する。これを図５のブロック図および図６のタイミングチャートにより説明する。
【００２１】
タイミングコントローラ４３は、入力コネクタ４０１を介して外部のシステム側から供給される種々の信号のうち、図６（ａ）に示す基準クロックと、図６（ｂ）に示す水平同期（Ｈｓｙｎｃ）信号とに基づいて、水平同期信号の１期間（１フレーム）内を整数分の１した時点ごとに図６（ｃ）に示す電圧発生制御パルスＣｐを発生し、第１階調電圧生成回路４２に与える。
【００２２】
例えば、ＸＧＡ機種（１０２４×７６８画素）の場合、水平同期信号は約２０μＳであるから、第１階調電圧生成回路４２から１０段階の階調電圧を出力させるとすれば、タイミングコントローラ４３は、２μＳごとに電圧発生制御パルスＣｐを発生する。
【００２３】
第１階調電圧生成回路４２は、上記抵抗ラダー回路４２１の出力側に波形生成回路４２２を有し、電圧発生制御パルスＣｐが入力されるごとに、抵抗ラダー回路４２１の分圧比を変えて、漸増もしくは漸減する階段波形を生成する。この例では、図６（ｄ）に示すように、Ｖ９’，Ｖ８’…，Ｖ０’の順で漸増し、電圧発生制御パルスＣｐのパルス間隔で選択した階段波形からなる１０段の階調入力電圧Ｖ０’〜Ｖ９’を含む階段状階調電圧Ｓｖが生成される。
【００２４】
階調電圧について、メイン制御基板４０は、上記階段状階調電圧Ｓｖを上記電圧発生制御パルスＣｐとともにソース制御基板２０に送信する。この電源系のインターフェイスは、階段状階調電圧Ｓｖ用の１本と電圧発生制御パルスＣｐ用の１本の合計２本でよい。
【００２５】
これに対応して、ソース制御基板２０側のソースドライバ２１には、階調電圧選択回路２１３が第２階調電圧生成回路２１１の前段に設けられる。階調電圧選択回路２１３には、例えばマルチプレクサを用いることができる。
【００２６】
階調電圧選択回路２１３は、電圧発生制御パルスＣｐを受信するごとに、その出力側をサイクリック的に順次切り替える。これにより、階段状階調電圧Ｓｖに含まれている階調入力電圧Ｖ０’〜Ｖ９’が第２階調電圧生成回路２１１の対応する電圧入力端子Ｔ０〜Ｔ９にそれぞれ振り分けられる。
【００２７】
ところで、上記したように、階調電圧選択回路２１３により各階調入力電圧Ｖ０’〜Ｖ９’を振り分ける場合、この例によると、各電圧入力端子には２０μＳごとに階調入力電圧が入力されることになるため、次の階調入力電圧が入力されるまでの間、その階調入力電圧を保持しておく必要がある。
【００２８】
そのため、この例においては、図８に示すように、階調電圧選択回路２１３から電圧入力端子Ｔ０〜Ｔ９に至る各入力ラインとグランドとの間に、電圧保持用のコンデンサＣを接続している。
【００２９】
また、各入力ラインにコンデンサＣを接続する場合、その充放電時定数を考慮する必要がある。上記したように、生成する階調入力電圧の段数が１０段であるとして、ＸＧＡ機種の場合、電圧発生制御パルスＣｐの１周期（１期間）は２μＳ程度であるが、これよりも解像度が高いＳＸＧＡ（１２８０×１０２４画素）やＱＸＧＡ（２０４８×１５３４画素）の機種になると、電圧発生制御パルスＣｐの１周期が０．５μＳ程度となる可能性がある。
【００３０】
第２階調電圧生成回路２１１の電圧入力端子Ｔ０を例にして説明すると、階調電圧選択回路２１３から電圧入力端子Ｔ０に出力される階調入力電圧をＶ０’，電圧発生制御パルスＣｐの１周期をｔ，コンデンサＣの容量をＣ１，階調電圧選択回路２１３のスイッチ抵抗をＲとすると、電圧入力端子Ｔ０に現れる電圧Ｖｘは次式によって得られる。
Ｖｘ＝Ｖ０’×（１−Ｅｘｐ−ｔ／ＲＣ１）
【００３１】
ここで、ｔが０．５μＳ，Ｖ０’が９Ｖ，Ｃ１が２０ｐＦ，Ｒが５ＫΩであるとして、上記の式にあてはめると、Ｖｘ＝８．９４Ｖとなり、０．５μＳではコンデンサＣを充電できない可能性がある。また、コンデンサＣから供給される電流は、第２階調電圧生成回路２１１の抵抗ラダー回路２１２および図示しない最終段のアンプなどでも消費されるため、コンデンサＣには十分な充電時間が要求される。
【００３２】
そこで、本発明では、電圧発生制御パルスＣｐの１周期を長くするため、水平同期信号の複数期間（複数周期）を１サイクルとすることを提案する。図９にその一例として、水平同期信号Ｈｓｙｎｃの３周期をもって１サイクルとし、この間に電圧発生制御パルスＣｐを１０回発生させる場合のタイミングチャートを示す。これによれば、例えば水平同期信号Ｈｓｙｎｃの１周期が２０μＳであるとすると、電圧発生制御パルスＣｐの１周期を６μＳとすることができる。
【００３３】
次に、上記の例は６ビット対応の場合で、第２階調電圧生成回路２１１に対する階調入力電圧を１０段階としているが、８ビット仕様になると、階調入力電圧の段数を１０段から１８段に増やす必要があり、そうすると、電圧発生制御パルスＣｐの１周期を６ビット時から１．８分の１に短縮することが求められる。
【００３４】
上記したように、電圧保持用のコンデンサＣには十分な充電時間が必要とされるため、例えば８ビット仕様時には、階調入力電圧を２系統に分けて並列処理することが好ましい。
【００３５】
すなわち、第１階調電圧生成回路４２にて生成される階調入力電圧がＶ０’〜Ｖ１７’の１８段である場合、その階調入力電圧を２つのグループに分けて、図１０に示すように、第１階段波形Ｓｖ１に階調入力電圧Ｖ０’〜Ｖ８’を含ませ、第２階段波形Ｓｖ２に階調入力電圧Ｖ９’〜Ｖ１７’を含ませて、電圧発生制御パルスＣｐとともに同一のタイミングでソース制御基板２０に送信する。この場合には、電源系のインターフェイスは３本必要となる。
【００３６】
これに対応して、ソース制御基板２０側のソースドライバ２１には、図１１に示すように、第１階段波形用と第２階段波形用の２つの階調電圧選択回路２１３ａ，２１３ｂを設ける。これによれば、８ビット仕様時においても、電圧発生制御パルスＣｐについては、６ビット時の周期を確保することができる。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、ＴＦＴアレイ基板に接続されているソース制御基板に対して、メイン制御基板側の第１階調電圧生成回路にて複数段の階調電圧を階段波形として生成して時系列的に送信し、ソース制御基板側で階調電圧選択回路によりその階段波形を振り分けてソース制御基板側の第２階調電圧生成回路の各入力端子に与えるようにしたことにより、電源系のうち、特に階調電圧についてのインターフェイスの本数を大幅に削減することができる。
【００３８】
また、ソース制御基板側の配線も簡略化されるため、例えば従来６層基板であったものを４層基板で済ませることができるなど、コスト低減のみならず、将来予想されるさらなる多階調化に対しても、設計上余裕をもって対応することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の各構成要素を示す模式図。
【図２】ソース制御基板側の第２階調電圧生成回路の構成を示す回路図。
【図３】上記第２階調電圧生成回路の入力電圧と階調レベルとの関係を示すグラフ。
【図４】メイン制御基板側の第１階調電圧生成回路の構成を示す回路図。
【図５】メイン制御基板側のタイミングコントローラおよび第１階調電圧生成回路を示すブロック図。
【図６】本発明の動作を説明するためのタイミングチャート。
【図７】ソース制御基板側に設けられる階調電圧選択回路を示すブロック図。
【図８】上記第２階調電圧生成回路の入力ラインに設けられる電圧保持回路を示す模式図。
【図９】電圧発生制御パルスの１周期を長くするための手法を説明するためのタイミングチャート。
【図１０】多ビット化に対応する本発明の好ましい態様を説明するための階段波形図。
【図１１】多ビット化に対応にしてソース制御基板側に２つの階調電圧選択回路を設けた例を示すブロック図。
【符号の説明】
１０  ＴＦＴアレイ基板
２０  ソース制御基板
２１  ソースドライバ
２１１  第２階調電圧生成回路
２１３  階調電圧選択回路
２３，３３  中継基板
３０  ゲート制御基板
４０  メイン制御基板
４１  ＤＣ／ＤＣ回路
４２  第１階調電圧生成回路
４２２  波形生成回路
４３  タイミングコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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