(57)【要約】【課題】接合分離技術を用いてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）と同一半導体基板上に制御回路を形成する際に発生する寄生素子によるラッチアップを防止しつつ、入力信号の伝送損失を低減する半導体装置を提供する。【解決手段】ＩＧＢＴ（Ｚ１）と同一半導体基板上にＩＧＢＴ（Ｚ１）を駆動する制御回路Ｂ１とが形成された半導体装置１０ａは、ＩＧＢＴ（Ｚ１）の駆動信号を入力する入力端子Ｐ１と、その入力端子Ｐ１にアノードが接続され、制御回路Ｂ１の入力端子Ｂ１１にカソードが接続されたショットキーバリアダイオードＤ２と、入力端子Ｐ１に入力される駆動信号の電圧が所定電圧以上になったときにショットキーバリアダイオードＤ２の両端を短絡するｐチャネルＭＯＳＦＥＴ（Ｔ１）を有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
絶縁ゲートバイポーラトランジスタと同一半導体基板上に該絶縁ゲートバイポーラトランジスタを駆動する制御回路が形成された半導体装置であって、
前記絶縁ゲートバイポーラトランジスタの駆動信号を入力する入力端子と、
該入力端子にアノードが接続され、前記制御回路の入力端子にカソードが接続されたショットキーバリアダイオードと、
前記入力端子に入力される駆動信号の電圧が所定電圧以上になったときに前記ショットキーバリアダイオードの両端を短絡するｐチャネルＭＯＳＦＥＴと
を有したことを特徴とする半導体装置。
【請求項２】
前記ショットキーバリアダイオードのカソードと、前記制御回路の入力端子との間に抵抗を挿入したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ショットキーバリアダイオードのカソードと、前記制御回路の入力端子との間に直列にｐチャネルＭＯＳＦＥＴを挿入したことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記絶縁ゲートバイポーラトランジスタのベース・エミッタ間に、抵抗とｐチャネルＭＯＳＦＥＴとからなる直列回路を接続したことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｐチャネルＭＯＳＦＥＴのゲートに出力が接続されたＣＭＯＳインバータ回路をさらに備え、該ＣＭＯＳインバータ回路の入力には前記入力端子から入力される駆動信号の信号レベルに応じた信号が入力されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一の半導体基板に絶縁ゲート型バイポーラトランジスタと制御用回路とが形成されている半導体装置に関し、特に接合分離技術を用いて絶縁ゲート型バイポーラトランジスタと同一半導体基板上に制御用回路を形成する際に発生する寄生素子によるラッチアップを防止するための保護回路に関する。
【０００２】
【従来の技術】
一般に、半導体装置において、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下「ＩＧＢＴ」という。）が形成されている半導体基板上に制御回路の回路素子ないしは回路領域を形成すると、寄生素子が形成される。特に接合分離技術を用いてＩＧＢＴ上に回路素子を形成した場合にはＩＧＢＴの基板と回路領域に寄生サイリスタが形成されることが知られており、この寄生サイリスタがＯＮ（ラッチアップ）すると半導体装置自身が破壊に至るなどの問題がある。
【０００３】
このような寄生サイリスタのラッチアップを防止するために保護素子を設けて対策することが必要となる。例えば、抵抗とダイオードの組合わせ回路により、ラッチアップ防止のための保護回路を形成する方法がある（非特許文献１参照）。また、本出願人の発明による半導体装置ではショットキーバリアダイオードを用いて寄生サイリスタのラッチアップを防止する手段を構成している（特許文献１参照。）。
【０００４】
【非特許文献１】
「自己分離型イグニッションコイル駆動用ＩＧＢＴ(A Self-isolatedintelligent IGBT for driving ignitioncoils）」、International symposiumon Power Semiconductor Drives & Ics, 1998
【特許文献１】
特開２００２−１６２５４号公報
【０００５】
【発明が解決しようとする課題】
特許文献１に記載のショットキーバリアダイオードを用いて寄生サイリスタのラッチアップを防止する手段は抵抗とダイオードの組合わせ回路を用いる手段に比して小さい保護素子で効率よく目的を達成することができる。しかし、その反面、入力端子から実際の制御回路に至る経路に直列にショットキーバリアダイオードが挿入されるため、このダイオードの順方向電圧降下分だけ制御回路に伝達する信号の損失が発生する。特に、入力される電圧が低い場合にＩＧＢＴに伝達できる信号の損失が発生すると、ＩＧＢＴのゲートに十分な電圧が供給できなくなり、結果として十分なコレクタ電流が得られないという問題が生じる。
【０００６】
本発明はこのような保護回路での電圧信号の伝達損失を低減することを目的とし、保護回路にトランジスタによるスイッチ回路を設けることで保護回路としての性能を損なうことなく伝達損失を低減することを実現するものである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、絶縁ゲートバイポーラトランジスタと同一半導体基板上に該絶縁ゲートバイポーラトランジスタを駆動する制御回路が形成された半導体装置である。半導体装置は絶縁ゲートバイポーラトランジスタの駆動信号を入力する入力端子と、その入力端子にアノードが接続され、制御回路の入力端子にカソードが接続されたショットキーバリアダイオードと、入力端子に入力される駆動信号の電圧が所定電圧以上になったときに、ショットキーバリアダイオードの両端を短絡するｐチャネルＭＯＳＦＥＴとを有する。
【０００８】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係る半導体装置の実施の形態を詳細に説明する。
【０００９】
実施の形態１．
図１に本発明に係る半導体装置の実施の形態１の回路構成を示す。
同図に示すように、本実施形態の半導体装置１０ａは、ＩＧＢＴ（Ｚ１）と、ＩＧＢＴ（Ｚ１）を駆動する制御回路Ｂ１とを有する。ＩＧＢＴ（Ｚ１）と制御回路Ｂ１とは同一半導体基板上に形成されており、制御回路Ｂ１は複数の半導体素子からなる。制御回路Ｂ１を構成する半導体素子の形成に伴い生じる寄生サイリスタのラッチアップ防止のため、半導体装置１０ａはツェナ−ダイオードＤ１と、ショットキーバリアダイオードＤ２、Ｄ３とからなる保護回路を有する。さらに、半導体装置１０ａは、抵抗Ｒ１と、ｐチャネルＭＯＳＦＥＴ（Ｔ１）と、ショットキーバリアダイオードＤ４、Ｄ５とで構成されるバイパス回路１１を有する。また、半導体装置１０ａは入力端子Ｐ１、エミッタ端子Ｐ２及びコレクタ端子Ｐ３を備える。入力端子Ｐ１にはＩＧＢＴ（Ｚ１）を駆動するための入力信号が外部から印加される。エミッタ端子Ｐ２は基準電位に接続される。
【００１０】
制御回路Ｂ１は、入力端子Ｂ１１と、ＩＧＢＴ（Ｚ１）のゲートに接続される制御出力端子Ｂ１２と、出力端子Ｂ１３と、基準電位を与えるグランド線１３に接続されるＧＮＤ端子Ｂ１４とを有する。制御回路Ｂ１は入力端子Ｐ１を介して端子Ｂ１１に入力した信号に応じてＩＧＢＴ（Ｚ１）を駆動するための信号を制御出力端子Ｂ１２から出力する。さらに、制御回路Ｂ１は、入力端子Ｂ１１に入力される電圧（すなわち入力端子Ｐ１の電圧）を検出し、入力端子Ｂ１１に所定値Ｖr以上の電圧が印加された際に出力端子Ｂ１３を介して電流の吸い込みを行う機能を有する。このため、制御回路Ｂ１は入力端子Ｂ１１に所定電圧Ｖr以上の電圧が印加されたか否かを検出するための回路を有している。
【００１１】
ｐチャネルＭＯＳＦＥＴ（Ｔ１）のソースは半導体装置１０ａの入力端子Ｐ１に接続され、ドレインは制御回路Ｂ１の入力端子Ｂ１１に接続され、ゲートは制御回路Ｂ１の出力端子Ｂ１３に接続される。抵抗Ｒ１は、一端が入力端子Ｐ１に他端がｐチャネルＭＯＳＦＥＴ（Ｔ１）のゲートに接続され、制御回路Ｂ１の出力端子Ｂ１３から電流の吸い込みが行われない状態においてｐチャネルＭＯＳＦＥＴ（Ｔ１）のゲート・ソース間電圧をゼロにするように動作する。
【００１２】
バイパス回路１１において、ｐチャネルＭＯＳＦＥＴ（Ｔ１）のバックゲートにはショットキーバリアダイオードＤ４のカソードとショットキーバリアダイオードＤ５のカソードが接続される。ショットキーバリアダイオードＤ４のアノードは入力端子Ｐ１に、ショットキーバリアダイオードＤ５のアノードはグランド線１３に接続される。このような構成によりバイパス回路１１のｐチャネルＭＯＳＦＥＴ（Ｔ１）のバックゲートの寄生素子の誤動作を防止している（詳細は後述）。
【００１３】
次に半導体装置１０ａの動作を説明する。
半導体装置１０ａの入力端子Ｐ１に供給される電圧が小さい場合、制御回路Ｂ１の端子Ｂ１１には端子Ｐ１に印加された電圧からショットキーバリアダイオードＤ２の電圧降下分だけ低い電圧が供給される。このとき、抵抗Ｒ１の両端電圧はｐチャネルＭＯＳＦＥＴ（Ｔ１）のしきい値電圧よりも小さく、ｐチャネルＭＯＳＦＥＴ（Ｔ１）はＯＦＦ状態である。
【００１４】
入力端子Ｐ１に印加される電圧が上昇すると、それにつれて端子Ｂ１１に印加される電圧も上昇する。端子Ｂ１１への入力電圧が、制御回路Ｂ１に規定された所定電圧Ｖr以上になると出力端子Ｂ１３から電流の吸い込みが行われる。電流の吸い込みが行われるとバイパス回路１１における抵抗Ｒ１の両端に電圧降下が発生する。抵抗Ｒ１の両端電圧がｐチャネルＭＯＳＦＥＴ（Ｔ１）のしきい値電圧Ｖthを越えると、ｐチャネルＭＯＳＦＥＴ（Ｔ１）がＯＮ状態となり、入力端子Ｐ１と端子Ｂ１１間のショットキーバリアダイオードＤ２の両端を短絡する。
【００１５】
このようにバイパス回路１１によりショットキーバリアダイオードＤ２の両端を短絡することにより入力端子Ｐ１と制御回路Ｂ１の入力端子Ｂ１１間の電圧降下が小さくなるため、制御回路Ｂ１の入力端子Ｂ１１にはより高い電圧が印加されることなる。制御回路Ｂ１内に設けられた入力端子Ｂ１１に入力された電圧を検出する回路は、入力端子Ｂ１１への電圧が低い場合にＩＧＢＴ（Ｚ１）へ信号を伝達しないようにするための波形整形回路である。このため、上記のような動作において入力電圧が所定電圧Ｖr以下のときはより入力信号は伝達されにくく、一方、所定電圧Ｖr以上の場合には保護回路（主としてショットキーバリアダイオードＤ２）での入力信号の伝達損失が低減される。
【００１６】
また、入力電圧が高い状態から低くなる場合には上記の動作と逆の動作が行われる。つまり、入力端子Ｐ１から端子Ｂ１１に対して低損失で電圧信号を伝達している状態において、入力電圧が所定電圧Ｖr以下になるとｐチャネルＭＯＳＦＥＴ（Ｔ１）がＯＦＦ状態となって入力端子Ｐ１から端子Ｂ１１への電圧信号の伝達損失が上昇する。このような動作によって半導体装置１０は入力信号に対する応答性においてヒステリシス特性を有することになる。
【００１７】
ショットキーバリアダイオードＤ２による順方向電圧降下をＶf（Ｄ２）［Ｖ］とし、ｐチャネルＭＯＳＦＥＴ（Ｔ１）のＯＮ状態におけるＯＮ抵抗Ｒon（ｔ１）［Ω］、そのときの制御回路Ｂ１の端子Ｂ１１への流入電流をＩB11［Ａ］とすると、ヒステリシス電圧（ｐチャネルＭＯＳＦＥＴ（Ｔ１）のオフ状態からオン状態になる電圧とオン状態からオフ状態になる電圧の差）Ｖhys［Ｖ］は以下の式であらわすことができる。
Ｖhys＝Ｖf（Ｄ２）−Ｒon（ｔ１）×ＩB1
【００１８】
上記のようなヒステリシス特性によりＯＮ／ＯＦＦが切り替わる近傍の電圧信号が入力された状態で微小なノイズなどによる誤動作を防止するという効果が得られる。
【００１９】
図２はＩＧＢＴ（Ｚ１）と同一半導体基板上に形成されたｐチャネルＭＯＳＦＥＴ（Ｔ１）に寄生する寄生トランジスタを示した図である。同図に示すように、Ｐ型半導体基板Ｕ２上にｎ+層Ｕ３、ｎ-層Ｕ４、Ｐ型ウェルＵ５がこの順で形成されている。Ｐ型半導体基板Ｕ２の裏面には金属層Ｕ１が設けられている。
【００２０】
トランジスタＴ１０１はｐチャネルＭＯＳＦＥＴ（Ｔ１）のソースＳ又はドレインＤとバックゲートＢＧ、ｐ型ウェルＵ５の領域に形成される寄生ｐｎｐトランジスタである。トランジスタＴ１０２はｐチャネルＭＯＳＦＥＴのバックゲートＢＧ、ｐ型ウェルＵ５、ＩＧＢＴ（Ｚ１）のｎ-層Ｕ４に形成されるｎｐｎトランジスタである。トランジスタＴ１０１のベースはトランジスタＴ１０２のコレクタ、トランジスタＴ１０１のコレクタはトランジスタＴ１０２のベースとなるように接続されており、トランジスタＴ１０１とトランジスタＴ１０２をあわせて寄生サイリスタが構成される。この寄生サイリスタはｐチャネルＭＯＳＦＥＴ（Ｔ１）のソースＳもしくはドレインＤからバックゲートＢＧに向かって電流を流した状態で、ｎ-層Ｕ４よりもｐ型ウェル層Ｕ５の電位が上昇した場合にラッチアップする。ＩＧＢＴ（Ｚ１）がＯＮし、コレクタ電流が小さい領域ではＩＧＢＴ（Ｚ１）のｎ-層Ｕ４の電位はゼロボルトに近い電位となり、ＩＧＢＴ（Ｚ１）のＯＮによってラッチアップが発生することとなる。
【００２１】
同様に、トランジスタＴ１０３はｐチャネルＭＯＳＦＥＴ（Ｔ１）のバックゲートＢＧ、ｐ型ウェルＵ５、ｎ-層Ｕ４に形成される寄生ｎｐｎトランジスタである。トランジスタＴ１０４はＩＧＢＴ基板の基板Ｕ２、ｎ層Ｕ３、Ｕ４、ｐ型ウェル層Ｕ５に形成される寄生ｐｎｐトランジスタである。トランジスタＴ１０３のベースがトランジスタＴ１０４のコレクタに、トランジスタＴ１０３のコレクタがトランジスタＴ１０４のベースとなるように接続され、基板縦方向に寄生サイリスタを構成している。この寄生サイリスタはｐチャネルＭＯＳＦＥＴ（Ｔ１）のバックゲート層とｐ型ウェル層が順方向バイアスされたときにラッチアップする。
【００２２】
図２に示すように、ショットキーバリアダイオードＤ４はトランジスタＴ１０１のベース・エミッタ間に、ショットキーバリアダイオードＤ５はトランジスタＴ１０３のベース・エミッタ間にそれぞれ並列に接続される。このため、ｐチャネルＭＯＳＦＥＴ（Ｔ１）を設けたことにより形成される寄生トランジスタＴ１０１、Ｔ１０３に流れる電流がショットキーバリアダイオードＤ４、Ｄ５によりバイパスされるため、これらの寄生トランジスタによるサイリスタ動作を効果的に防止できる。
【００２３】
実施の形態２．
図３に本発明の実施の形態２の半導体装置の構成を示す。
本実施の形態の半導体装置１０ｂは、実施の形態１の構成において、さらにショットキーバリアダイオードＤ２のカソードと制御回路Ｂ１の入力端子Ｂ１１の間に、抵抗Ｒ２を直列に挿入している。この抵抗Ｒ２はｐチャネルＭＯＳＦＥＴ（Ｔ１）がＯＦＦしている状態において入力端子Ｐ１から制御回路Ｂ１の入力端子Ｂ１１の電圧降下幅を上昇させるように働く。
【００２４】
ショットキーバリアダイオードＤ２による順方向電圧降下をＶf（Ｄ２）[Ｖ]とし、ｐチャネルＭＯＳＦＥＴ（Ｔ１）のＯＮ状態におけるＯＮ抵抗をＲon（ｔ１）［Ω］、抵抗Ｒ２の抵抗値をＲ2［Ω］、そのときの制御回路Ｂ１の端子Ｂ１１への流入電流をＩB1［Ａ］とすると、ヒステリシス電圧Ｖhys［Ｖ］は以下の式であらわすことができる。
Ｖhys＝（Ｖf（Ｄ２）＋Ｒ2×ＩB1）−Ｒon（ｔ１）×ＩB1
【００２５】
上記の式のように抵抗Ｒ２の電圧降下の分だけ実施の形態１の場合に比してヒステリシス電圧を大きくすることが可能となり、ヒステリシス電圧を大きくすることでよりノイズ等に対する誤動作耐量のさらなる向上が見込める。
【００２６】
実施の形態３．
図４に本発明の実施の形態３の半導体装置の構成を示す。
本実施の形態の半導体装置１０ｃは、実施の形態２の構成における抵抗Ｒ２の代わりにｐチャネルＭＯＳＦＥＴ（Ｔ２）を有している。すなわち、ショットキーバリアダイオード２のカソードと制御回路Ｂ１の入力端子Ｂ１１間にｐチャネルＭＯＳＦＥＴ（Ｔ２）を接続している。ｐチャネルＭＯＳＦＥＴ（Ｔ２）のソースとバックゲートはショットキーバリアダイオードＤ２のカソードに、ショットキーバリアダイオードＤ２のドレインは制御回路Ｂ１の入力端子Ｂ１１に、ｐチャネルＭＯＳＦＥＴ（Ｔ２）のゲートはグランド線１３に接続されている。
【００２７】
ｐチャネルＭＯＳＦＥＴ（Ｔ２）のゲートはグランド線１３に接続されているため、入力端子Ｐ１にｐチャネルＭＯＳＦＥＴ（Ｔ２）のしきい値電圧Ｖth以上の電圧が印加されると、ｐチャネルＭＯＳＦＥＴ（Ｔ２）はＯＮ状態になる。ｐチャネルＭＯＳＦＥＴ（Ｔ２）のドレイン・ソース間の電圧降下は入力端子Ｐ１の電圧と制御回路Ｂ１の入力端子Ｂ１１に流入する電流によって定まる。
【００２８】
ショットキーバリアダイオードＤ２による順方向電圧降下をＶf（Ｄ２）[Ｖ]とし、ｐチャネルＭＯＳＦＥＴ（Ｔ１）のＯＮの状態におけるＯＮ抵抗をＲon（ｔ１）［Ω］、ｐチャネルＭＯＳＦＥＴ（Ｔ２）のＯＮの状態におけるＯＮ抵抗をＲon（ｔ２）［Ω］、そのときの制御回路Ｂ１の端子Ｂ１１への流入電流をＩB1［Ａ］とすると、ヒステリシス電圧Ｖhys［Ｖ］は以下の式であらわすことができる。
Ｖhys＝（Ｖf（Ｄ２）＋Ｒon（ｔ２）×ＩB1）−Ｒon（ｔ１）×ＩB1
【００２９】
上式のようにヒステリシス電圧はショットキーバリアダイオードＤ２の順方向電圧降下とＭＯＳＦＥＴ（ｔ１、ｔ２）のＯＮ抵抗による電圧降下の合成となる。ＭＯＳＦＥＴのチャネル抵抗が正の温度依存性を有することから、負の温度依存性を有するショットキーバリアダイオードＤ２の順方向電圧降下と正の温度依存性を有するＭＯＳＦＥＴ（Ｔ２）のＯＮ抵抗が相殺するように働き、ヒステリシス電圧の温度依存性を低減することができる。
【００３０】
実施の形態４．
図５に本発明の実施の形態４の半導体装置の構成を示す。
本実施の形態の半導体装置１０ｄは、実施の形態１の構成に加えてｎチャネルＭＯＳＦＥＴ（Ｔ３）と抵抗Ｒ３の直列回路をさらに有している。
【００３１】
ｎチャネルＭＯＳＦＥＴ（Ｔ３）は、そのゲートがｐチャネルＭＯＳＦＥＴ（Ｔ１）のゲートに接続され、そのソース、バックゲートがグランド線１３、そのドレインが抵抗Ｒ３の一端に接続されている。抵抗Ｒ３の他端はＩＧＢＴ（Ｚ１）のゲートに接続される。
【００３２】
ｎチャネルＭＯＳＦＥＴ（Ｔ３）のゲートには、ｐチャネルＭＯＳＦＥＴ（Ｔ１）のゲートに対する信号と同じ信号が印加されるが、制御回路Ｂ１で設定された所定電圧Ｖr以下の入力の場合には入力端子Ｐ１の電圧にほぼ等しい電圧が印加される。この電圧がｎチャネルＭＯＳＦＥＴ（Ｔ３）のしきい値電圧Ｖth以上であった場合には、ｎチャネルＭＯＳＦＥＴ（Ｔ３）はＯＮ状態となる。ｎチャネルＭＯＳＦＥＴ（Ｔ３）がＯＮ状態にある場合、ドレインに接続された抵抗Ｒ３を経由してＩＧＢＴ（Ｚ１）のゲートが接地されることとなる。入力電圧が所定値以上になりｐチャネルＭＯＳＦＥＴ（Ｔ１）がＯＮ状態になるのにあわせてｎチャネルＭＯＳＦＥＴ（Ｔ３）もＯＦＦ状態となるため、ＩＧＢＴ（Ｚ１）のゲートに低損失で電圧供給しなければならない状態においては、ｎチャネルＭＯＳＦＥＴ（Ｔ３）を接続することによる影響は無くなる。
【００３３】
本実施の形態の回路構成が有効となるのはＩＧＢＴ（Ｚ１）がＯＮ状態からＯＦＦ状態に移行するときであり、ＩＧＢＴのゲート容量に電荷がたまった状態にあるときに入力信号を遮断した直後の過渡状態においてｎチャネルＭＯＳＦＥＴ（Ｔ３）がＯＮしてゲート電荷を積極的に放電することによりＩＧＢＴ（Ｚ１）の遮断速度が速くなる。この手段を用いる事で通常動作させる際の入力端子Ｐ１の消費電流を上昇させる事なく遮断速度を早くすることが可能となり、応答性を改善できる。
【００３４】
実施の形態５．
図６に本発明の実施の形態５の半導体装置の構成を示す。
本実施の形態の半導体装置１０ｅは、実施の形態１の構成における抵抗Ｒ１の代わりにｐチャネルＭＯＳＦＥＴ（Ｔ４）とｎチャネルＭＯＳＦＥＴ（Ｔ５）とからなるインバータ回路１５を、制御回路Ｂ１の代わりに制御回路Ｂ２を有している。
【００３５】
インバータ回路１５の出力は、ｐチャネルＭＯＳＦＥＴ（Ｔ１）のゲートに接続される。ｐチャネルＭＯＳＦＥＴ（Ｔ４）のソースは入力端子Ｐ１、ドレインはｐチャネルＭＯＳＦＥＴ（Ｔ１）のゲートに、バックゲートはｐチャネルＭＯＳＦＥＴ（Ｔ１）のバックゲートに接続される。ｎチャネルＭＯＳＦＥＴ（Ｔ５）のソース、バックゲートはグランド線１３に、ドレインはＴ１のゲートに接続される。ｐチャネルＭＯＳＦＥＴ（Ｔ４）のゲートとｎチャネルＭＯＳＦＥＴ（Ｔ５）のゲートは接続され制御回路Ｂ２の出力端子Ｂ２３に接続される。
【００３６】
なお、図６ではｐチャネルＭＯＳＦＥＴ（Ｔ４）とｐチャネルＭＯＳＦＥＴ（Ｔ１）のバックゲートが共通となるようにしたが、ショットキーバリアダイオードＤ４、Ｄ５と同様の回路をｐチャネルＭＯＳＦＥＴ（Ｔ４）専用に設けてバックゲートを分けて構成しても同じ効果を得ることができる。
【００３７】
制御回路Ｂ２は、入力端子Ｂ２１と、ＩＧＢＴ（Ｚ１）のゲートに接続される制御出力端子Ｂ２２と、出力端子Ｂ２３と、基準電位を与えるグランド線１３に接続されるＧＮＤ端子Ｂ２４とを有する。制御回路Ｂ２は入力端子Ｐ１を介して端子Ｂ２１から入力した信号に応じてＩＧＢＴ（Ｚ１）を駆動するための信号を制御出力端子Ｂ２２から出力する。さらに、制御回路Ｂ２は、入力端子Ｂ２１に入力される電圧を検出し、入力端子Ｂ２１に所定値Ｖr以上の電圧が印加された際にｎチャネルＭＯＳＦＥＴ（Ｔ５）をオンにするのに十分高い電圧を出力端子Ｂ２３を介して出力し、その他の場合はｐチャネルＭＯＳＦＥＴ（Ｔ４）をオンにするのに十分低い電圧を出力端子Ｂ２３を介して出力する。なお、インバータ回路１５の入力には、制御回路Ｂ２の入力端子Ｂ２１（または入力端子Ｐ１）に入力される電圧を検出し、それと所定値Ｖrとを比較した結果の信号であれば、制御回路Ｂ２以外の回路からの信号が入力されてもよい。
【００３８】
図６に示した回路を用いると、ｎチャネルＭＯＳＦＥＴ（Ｔ５）がＯＮ状態にあるときにはｐチャネルＭＯＳＦＥＴ（Ｔ４）がＯＦＦ、ｎチャネルＭＯＳＦＥＴ（Ｔ５）がＯＦＦ状態にあるときにはｐチャネルＭＯＳＦＥＴ（Ｔ４）がＯＮとなり、相補的に働くため一般的なＣＭＯＳ論理回路と同様に定常的に消費する電流を削減することができる。この効果により実施の形態１の回路よりも回路消費電流を削減することが可能となる。
【００３９】
【発明の効果】
本発明によれば、接合分離技術を用いて絶縁ゲート型バイポーラトランジスタと同一半導体基板上に制御用回路が形成された半導体装置において、制御用回路の形成とともに発生する寄生素子によるラッチアップを防止しつつ、入力信号の伝達損失を低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成図
【図２】バイパス回路内のｐチャネルＭＯＳＦＥＴに形成される寄生トランジスタを示した図
【図３】本発明の実施の形態２における半導体装置の構成図
【図４】本発明の実施の形態３における半導体装置の構成図
【図５】本発明の実施の形態４における半導体装置の構成図
【図６】本発明の実施の形態５における半導体装置の構成図
【符号の説明】
１０ａ  半導体装置、  １１  バイパス回路、  Ｂ１  制御回路、  Ｂ１１  制御回路の入力端子、  Ｂ１２  制御回路の制御出力端子、  Ｂ１３  制御回路の出力端子、  Ｂ１４  制御回路のグランド端子、  Ｔ１  ｐチャネルＭＯＳＦＥＴ、  Ｄ１，Ｄ２  ツェナーダイオード、  Ｄ３〜Ｄ５  ショットキーバリアダイオード、  Ｒ１  抵抗、  Ｐ１  入力端子、  Ｐ２  コレクタ端子、  エミッタ端子、  Ｚ１  ＩＧＢＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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