(57)【要約】【課題】金属酸化物を含む容量膜の特性の劣化が抑制され、トランジスタの特性が安定化された半導体装置、およびその製造方法を提供する。【解決手段】半導体基板３０と、半導体基板３０に形成されたトランジスタ１，１′と、トランジスタ１，１′より上層に配置され、金属酸化物を含む容量膜７ｂを有する容量素子７と、容量素子７より上層において、容量膜７ｂを覆うように配置された水素バリア膜１８と、水素バリア膜１８より上層に配置された耐湿性保護膜１９とを含む積層構造を含み、この積層構造が、水素バリア膜１８より下層において、容量膜７ｂの直上および直下を避けて配置された水素含有膜１７をさらに含むことを特徴とする半導体装置、およびその製造方法。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に形成されたトランジスタと、前記トランジスタより上層に配置され、金属酸化物を含む容量膜を有する容量素子と、前記容量素子より上層において、前記容量膜を覆うように配置された水素バリア膜と、前記水素バリア膜より上層に配置された耐湿性保護膜とを含む積層構造を含み、前記積層構造が、前記水素バリア膜より下層において、前記容量膜の直上および直下を避けて配置された水素含有膜をさらに含むことを特徴とする半導体装置。
【請求項２】
前記積層構造が、前記容量素子と前記水素含有膜との間に配置された１層以上の絶縁層をさらに含む請求項１に記載の半導体装置。
【請求項３】
前記積層構造が１層の前記絶縁層を含み、前記絶縁層の半導体基板側の面に前記容量素子が接して配置され、前記面の反対面に前記水素含有膜が接して配置された請求項２に記載の半導体装置。
【請求項４】
前記水素含有膜が、前記容量膜より下層であって前記容量膜と接して配置された層上に配置された請求項１に記載の半導体装置。
【請求項５】
前記水素含有膜が、前記容量膜より下層に配置された請求項１または２に記載の半導体装置。
【請求項６】
前記水素含有膜が、前記トランジスタの直上の領域内に配置された請求項１〜５のいずれかの項に記載の半導体装置。
【請求項７】
前記水素バリア膜が、前記耐湿性保護膜の直下の全域に配置された請求項１〜６のいずれかの項に記載の半導体装置。
【請求項８】
前記積層構造が、前記水素バリア膜と前記耐湿性保護膜との間に配置された１層以上の配線層をさらに含む請求項１〜６のいずれかの項に記載の半導体装置。
【請求項９】
前記トランジスタが電極部を含み、前記積層構造が、前記耐湿性保護膜を貫通する外部電極取出し口と、前記水素バリア膜を貫通して前記配線層と前記電極部とを接続するコンタクトプラグとをさらに含み、前記水素バリア膜が、前記耐湿性保護膜および前記外部電極取出し口の直下の全域から前記コンタクトプラグが配置された領域を除いた領域に配置された請求項８に記載の半導体装置。
【請求項１０】
前記水素バリア膜より下層であって前記水素バリア膜と接して配置された層の前記水素バリア膜と接した面が平面である請求項１〜９のいずれかの項に記載の半導体装置。
【請求項１１】
前記耐湿性保護膜が、窒化シリコンを含む請求項１〜１０のいずれかの項に記載の半導体装置。
【請求項１２】
前記水素バリア膜が、酸化アルミニウムを含む請求項１〜１１のいずれかの項に記載の半導体装置。
【請求項１３】
前記水素含有膜が、窒化シリコンを含む請求項１〜１２のいずれかの項に記載の半導体装置。
【請求項１４】
前記容量膜が、ビスマス層状構造を有する強誘電体を含む請求項１〜１３のいずれかの項に記載の半導体装置。
【請求項１５】
金属酸化物を含む容量膜を有する容量素子と、水素含有膜とを含む積層体を、トランジスタが形成された半導体基板上に形成する第１の工程と、前記積層体が形成された前記半導体基板を、酸化性ガスを含む雰囲気中にて熱処理する第２の工程と、前記第２の工程後に、水素バリア膜を前記容量素子より上層において前記容量膜を覆うように形成し、耐湿性保護膜を前記水素バリア膜より上層に形成する第３の工程とを含み、前記第１の工程において、前記水素含有膜を、前記容量膜の直上および直下を避けて形成することを特徴とする半導体装置の製造方法。
【請求項１６】
前記第２の工程後、前記第３の工程前に、前記水素含有膜を除去する工程をさらに含む請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の工程において、プラズマＣＶＤ法にて窒化シリコンを含む前記水素含有膜を形成する請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第３の工程において、酸化性ガスを含む雰囲気中にてアルミニウムを含むターゲットをスパッタリングすることにより、酸化アルミニウムを含む前記水素バリア膜を形成する請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属酸化物を含む容量膜を有する容量素子とトランジスタとを含む半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体は自発分極を生じる物質であり、これを含む容量膜を用いることにより、強誘電体メモリと呼ばれる低電圧および高速動作が可能な不揮発性メモリが実現できる。近年、既に小容量でありながら信頼性の高い強誘電体メモリ（半導体装置）が実用化されており、現在、さらに高集積化を目指した開発が進められている。
【０００３】
図９に、従来の半導体装置の一例を示す。図９に示すように、トランジスタ１０１，１０１′が形成された半導体基板１００より上方には、強誘電体を含む容量膜１０３ｂを有する容量素子１０３が配置されている。容量素子１０３より上層には、容量膜１０３ｂを覆うように水素バリア膜１０９が配置され、水素バリア膜１０９より上層には、耐湿性保護膜１１０が配置されている。図９において、１０２および１０４は層間絶縁膜、１０６は配線層、１１１は外部電極取り出し口、１０５はコンタクトプラグ、１０３ｃは容量素子の上部電極、１０３ａは容量素子の下部電極である。トランジスタ１０１，１０１′は電極部（ゲート１０１ａ，１０１ａ′、ソース１０１ｂ，１０１ｂ′およびドレイン１０１ｃ，１０１ｃ′）を含んでいる。
【０００４】
上記した強誘電体メモリに用いられる容量膜１０３ｂは、通常、鉛やビスマスなどの低融点金属を含む金属酸化物である。これらは水素が存在する雰囲気中で熱処理すると容易に還元し、電気伝導性などの特性が劣化する。ところで、耐湿性保護膜１１０は、通常、窒化シリコンを含むが、窒化シリコンを含む耐湿性保護膜１１０を化学気相堆積法（プラズマＣＶＤ法）にて形成する際の雰囲気中には若干の水素が含まれる。図９に示したように、容量素子１０３より上層に、容量膜１０３ｂを覆うように水素バリア膜１０９を配置すれば、耐湿性保護膜１１０を形成する際の雰囲気中に含まれる水素が容量膜１０３ｂにまで到達しにくくなり、容量膜１０３ｂの特性の劣化を抑制できる。
【０００５】
しかしながら上記した方法では、半導体装置の微細化に対応できない。現在、半導体装置において主として用いられているトランジスタは、ＭＯＳＦＥＴと呼ばれる電界効果型トランジスタである。このような構造のトランジスタの上層に配線層などを形成する際に、プラズマエッチングなどすることによって半導体基板のチャンネル部に結晶欠陥が形成されることがある。チャンネル部に結晶欠陥が形成されると、トランジスタの最も重要な特性である閾値電圧が変動する。半導体装置の微細化を進めると、トランジスタの閾値電圧も低くなるため、上記変動を許容できず、トランジスタの動作に支障をきたすことが重大な問題となっていた。
【０００６】
この問題は、半導体基板に水素を供給し、結晶欠陥を水素で補償すれば解決できる。具体的には、水素を含有する窒化シリコン膜を耐湿性保護膜１１０として用い、耐湿性保護膜１１０を加熱することにより発生する水素を半導体基板１００の結晶欠陥に供給して、トランジスタ１０１，１０１′の特性を安定化していた。図１０にその様子を示している。耐湿性保護膜１１０を加熱すると、耐湿性保護膜１１０から発生する水素が半導体基板１００にまで拡散し、トランジスタ１０１，１０１′の特性を安定化できる。
【０００７】
【特許文献１】
特開２０００−９１５１２号公報（第３−４頁、図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の方法では多量の水素が発生するため、水素の一部が容量膜１０３ｂに回り込み、容量膜１０３ｂの特性劣化を充分に抑制できないという問題がある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板に形成されたトランジスタと、前記トランジスタより上層に配置され、金属酸化物を含む容量膜を有する容量素子と、前記容量素子より上層において、前記容量膜を覆うように配置された水素バリア膜と、前記水素バリア膜より上層に配置された耐湿性保護膜とを含む積層構造を含み、前記積層構造が、前記水素バリア膜より下層において、前記容量膜の直上および直下を避けて配置された水素含有膜をさらに含むことを特徴とする。
【００１０】
本発明の半導体装置の製造方法は、金属酸化物を含む容量膜を有する容量素子と、水素含有膜とを含む積層体を、トランジスタが形成された半導体基板上に形成する第１の工程と、前記積層体が形成された前記半導体基板を、酸化性ガスを含む雰囲気中にて熱処理する第２の工程と、前記第２の工程後に、水素バリア膜を前記容量素子より上層において前記容量膜を覆うように形成し、耐湿性保護膜を前記水素バリア膜より上層に形成する第３の工程とを含み、前記第１の工程において、前記水素含有膜を、前記容量膜の直上および直下を避けて形成することを特徴とする。
【００１１】
【発明の実施の形態】
本発明の半導体装置では、水素含有膜が、水素バリア膜より下層において、容量膜の直上および直下を避けて配置されている。本発明の半導体装置の作製過程において、水素バリア膜を形成する前に、水素含有膜と容量素子とを含む積層体が形成された半導体基板を、酸化性ガスを含む雰囲気中で熱処理すれば、水素含有膜から発生する水素をトランジスタへ選択的に供給でき、かつ、水素含有膜から発生した水素による容量膜の還元を酸化性ガスにより抑制できる。したがって、半導体基板に形成された結晶欠陥を水素により補償してトランジスタの特性を安定化でき、かつ、水素による容量膜の特性の劣化を抑制できる。また、水素バリア膜を、容量素子より上層において容量膜を覆うように配置しており、水素バリア膜より上層に耐湿性保護膜を配置しているので、耐湿性保護膜を形成する際の雰囲気中に水素が含まれていても、その水素が下層へ拡散することを水素バリア膜により抑制できる。したがって、耐湿性保護膜を形成する際の雰囲気中に含まれる水素が容量膜にまで達しにくくなり、容量膜の特性の劣化を抑制できる。
【００１２】
本発明の半導体装置では、積層構造が、容量素子と水素含有膜との間に配置された１層以上の絶縁層をさらに含んでいることが好ましい。容量素子と水素含有膜との間に１層以上の絶縁層を配置すれば、容量素子と水素含有膜とが相互に反応する材料から形成されていても、水素含有膜を形成する過程において、水素含有膜と容量素子との反応を防止できる。
【００１３】
積層構造が、容量素子と水素含有膜との間に１層の絶縁層を含み、その絶縁層の半導体基板側の面に容量素子が接して配置され、その面の反対面に水素含有膜が接して配置されていることが好ましい。このように、水素含有膜が容量素子より上層に配置された形態では、水素含有膜と容量素子とが１層の絶縁層を介して配置されていると、容量素子の上層に１層の絶縁層のみが存在する状態で、水素含有膜と容量素子とを含む積層体が形成された半導体基板を、酸化性ガスを含む雰囲気中で熱処理できる。したがって、容量膜に酸素が供給され易く、水素による容量膜の特性劣化を効果的に抑制できる。さらに、容量素子と水素含有膜とが相互に反応する材料から形成されていても、水素含有膜を形成する過程において、水素含有膜と容量素子との反応を防止できる。
【００１４】
水素含有膜は、容量膜より下層であって容量膜と接して配置された層上に配置されていることが好ましい。容量膜と水素含有膜とを同一面上に配置すれば、容量膜が露出した状態で、水素含有膜と容量膜とを含む積層体が形成された半導体基板を、酸化性ガスを含む雰囲気中で容易に熱処理できる。容量膜を酸化性ガスに曝しながら熱処理すると、水素含有膜から発生する水素による容量膜の還元が酸化性ガスにより効果的に抑制されるので、容量膜の特性の劣化をより効果的に抑制できる。
【００１５】
水素含有膜は、容量膜より下層に配置されていることが好ましい。水素含有膜をトランジスタのより近くに配置すれば、水素含有膜から発生する水素が半導体基板に供給されやすく、トランジスタの特性を効果的に安定化できる。さらに、容量膜が露出した状態で、水素含有膜と容量膜とを含む積層体が形成された半導体基板を、酸化性ガスを含む雰囲気中で熱処理することもできるので、水素含有膜から発生した水素による容量膜の特性の劣化を効果的に抑制できる。
【００１６】
水素含有膜は、トランジスタの直上の領域内に配置されていることが好ましい。水素含有膜から発生する水素による容量膜への影響を低減し、かつ、トランジスタの特性を効果的に安定化できるからである。
【００１７】
水素バリア膜は、耐湿性保護膜の直下の全域に配置されていることが好ましい。耐湿性保護膜を形成する際の雰囲気中に水素が含まれていても、その水素による容量膜の特性の劣化をより効果的に抑制できるからである。
【００１８】
積層構造は、水素バリア膜と耐湿性保護膜との間に配置された１層以上の配線層をさらに含んでいてもよい。水素バリア膜より上層に配線層や耐湿性保護膜を形成する際の雰囲気中に水素が含まれていても、その水素による容量膜の劣化を抑制できるからである。
【００１９】
積層構造が、水素バリア膜と耐湿性保護膜との間に配置された１層以上の配線層と、耐湿性保護膜を貫通する外部電極取出し口と、水素バリア膜を貫通して上記配線層とトランジスタの電極部とを接続するコンタクトプラグとをさらに含む場合、水素バリア膜は、耐湿性保護膜および外部電極取出し口の直下の全域からコンタクトプラグが配置された領域を除いた領域に配置されていることが好ましい。水素バリア膜より上層に配線層や耐湿性保護膜を形成する際の雰囲気中に水素が含まれていても、その水素による容量膜の劣化を効果的に抑制できるからである。
【００２０】
水素バリア膜より下層であって水素バリア膜と接して配置された層の水素バリア膜と接した面は、平面であることが好ましい。水素バリア膜を平面上に形成すれば、水素バリア膜の結晶の均一性が増し、水素バリア性能を高めることができるからである。
【００２１】
耐湿性保護膜は、窒化シリコンを含んでいてもよい。水素バリア膜は、酸化アルミニウムを含むことが好ましい。酸化アルミニウムを含む水素バリア膜は高い水素バリア性能を有するからである。水素含有膜は、窒化シリコンを含むことが好ましい。窒化シリコンを含む水素含有膜は、水素を多く含むことができるからである。容量膜は、ビスマス層状構造を有する強誘電体を含むことが好ましい。ビスマス層状構造を有する強誘電体は、分極反転による膜疲労の耐久性に優れ、容量膜としての信頼性が高いからである。
【００２２】
次に、本発明の半導体装置の製造方法について説明する。
【００２３】
本発明の半導体装置の製造方法では、水素含有膜を、容量膜の直上および直下の領域を避けて形成した後、水素含有膜と容量素子とを含む積層体が形成された半導体基板を、酸化性ガスを含む雰囲気中で熱処理する。これにより、水素含有膜から発生する水素をトランジスタに選択的に供給でき、かつ、水素含有膜から発生した水素による容量膜の還元を酸化性ガスにより抑制できる。したがって、半導体基板に形成された結晶欠陥を水素により補償してトランジスタの特性を安定化でき、かつ、水素による容量膜の特性の劣化を抑制できる。また、水素バリア膜を、容量素子より上層において容量膜を覆うように形成し、水素バリア膜より上層に耐湿性保護膜を形成するので、耐湿性保護膜を形成する際の雰囲気中に水素が含まれていても、水素の下層への拡散を水素バリア膜により抑制できる。したがって、耐湿性保護膜を形成する際の雰囲気中に含まれる水素が容量膜にまで達しにくくなり、容量膜の特性の劣化を抑制できる。
【００２４】
以下に、本発明の半導体装置の一例を、図面を参照しながら説明する。
【００２５】
（実施の形態１）
本実施の形態の半導体装置は、図１に示すように、半導体基板３０と、半導体基板３０に形成されたトランジスタ１，１´とを含んでいる。半導体基板３０にはトランジスタ１とトランジスタ１´とを分離する、例えば酸化シリコンからなる素子分離膜２２が形成されている。トランジスタ１，１′は、電極部（ゲート１ａ，１ａ´、ソース１ｂ，１ｂ′およびドレイン１ｃ，１ｃ´）を含んでいる。トランジスタ１，１´の上層には、例えば、酸化シリコンを主成分とする第１の層間絶縁膜２が配置され、第１の層間絶縁膜２上には、例えば、タングステンを主成分とする第１の配線層４が配置されている。第１の層間絶縁膜２の内部には、第１の配線層４とソース１ｂなどとを接続する、主成分が例えばタングステンの第１のコンタクトプラグ３が配置されている。
【００２６】
第１の配線層４および第１の層間絶縁膜２上には、例えば、酸化シリコンを主成分とする第２の層間絶縁膜５が配置され、第２の層間絶縁膜５上には、容量素子を構成する下部電極７ａが配置されている。下部電極７ａは、例えば、上層よりＰｔ／ＩｒＯ２／Ｉｒ／ＴｉＡｌＮで構成された積層膜であり、Ｐｔはキャパシタ電極、ＩｒＯ２／Ｉｒは酸素バリア、ＴｉＡｌＮはタングステンの拡散バリアとしての役割を果たす。尚、ＴｉＡｌＮは、ＴｉとＡｌとＮとが任意の比率で混合された窒化物を意味する。下部電極７ａは、例えばタングステンを主成分とする第２のコンタクトプラグ６を介してドレイン１ｃ´と電気的に接続している。
【００２７】
第２の層間絶縁膜５上には、例えば、酸化シリコンを主成分とするスペーサー層８が配置されており、スペーサー層８は下部電極７ａとほぼ面一となるように形成されている。スペーサー層８および下部電極７ａ上には、例えば、ＳｒＢｉ２Ｔａ２Ｏ９（ビスマス層状構造を有する強誘電体）を主成分とする容量膜７ｂが配置され、容量膜７ｂ上には、例えば、Ｐｔからなる上部電極７ｃが配置されている。下部電極７ａ、容量膜７ｂおよび上部電極７ｃにより容量素子７が構成される。
【００２８】
容量膜７ｂ、上部電極７ｃおよびスペーサー層８上には、例えば、酸化シリコンを主成分とする第３の層間絶縁膜９が配置され、第３の層間絶縁膜９上には、例えば、アルミニウムを主成分とする第２の配線層１１が配置されている。第２の配線層１１は、第２の層間絶縁膜５、スペーサー層８および第３の層間絶縁膜９を貫通して配置された、例えばタングステンを主成分とする第３のコンタクトプラグ１０を介して、第１の配線層４と電気的に接続している。
【００２９】
第２の配線層１１および第３の層間絶縁膜９上には、例えば、酸化シリコンを主成分とする第４の層間絶縁膜１２が配置され、第４の層間絶縁膜１２上には、例えば、アルミニウムを主成分とする第３の配線層１４が配置されている。第３の配線層１４は、第４の層間絶縁膜１２の内部を貫通して配置された、例えばタングステンを主成分とする第４のコンタクトプラグ１３を介して、第２の配線層１１と電気的に接続している。
【００３０】
容量素子７、第２のコンタクトプラグ６、トランジスタ１´および第１の配線層４によりメモリセルが構成される。以下、半導体装置がこのメモリセルを含む領域を「メモリセル領域１５」という。このメモリセル領域１５において、第１の配線層４はビット線の役割を果たし、上部電極７ｃはセルプレートの役割を果たす。一方、トランジスタ１を含む領域を「周辺回路領域１６」という。
【００３１】
周辺回路領域１６において、第３の配線層１４および第４の層間絶縁膜１２上には、例えば窒化シリコンを含む水素含有膜１７が配置されている。水素含有膜１７、第３の配線層１４および第４の層間絶縁膜１２上には、例えば酸化アルミニウムを含む水素バリア膜１８が配置され、水素バリア膜１８上には、例えば窒化シリコンを含む耐湿性保護膜１９が配置されている。水素バリア膜１８と耐湿性保護膜１９とを貫通して外部電極取出し口２１が形成されており、外部電極取出し口２１において、第３の配線層１４の一部が露出している。
【００３２】
本実施の形態の半導体装置では、水素含有膜１７が、水素バリア膜１８より下層において、容量膜７ｂの直上および直下を避け、さらには、メモリセル領域１５を避けて配置されている。本実施の形態の半導体装置の作製過程において、水素バリア膜１８を形成する前に、水素含有膜１７と容量素子７とを含む積層体が形成された半導体基板３０を、酸化性ガスを含む雰囲気中で熱処理すれば、水素含有膜１７から発生した水素をトランジスタ１，１′に選択的に供給でき、かつ水素含有膜１７から発生した水素による容量膜７ｂの還元を酸化性ガスにより抑制できる。したがって、半導体基板３０の表面に形成された結晶欠陥を水素により補償してトランジスタ１，１′の特性を安定化でき、かつ水素による容量膜７ｂの特性の劣化を抑制できる。ここで、酸化性ガスとは、酸素元素を含む物質の気体であり、例えば、酸素、オゾン、一酸化二窒素（Ｎ２Ｏ）などが挙げられる。
【００３３】
また、容量素子７と水素含有膜１７とが相互に反応する材料から形成されている場合、例えば、窒化シリコンの水素含有膜に対して、容量素子７の上部電極７ｃがＰｔ、Ｉｒ、Ｒｕ、Ｔｉ、Ｔａを含む場合、図１に示したように、容量素子７と水素含有膜１７との間に１層以上の絶縁層が配置されていれば、水素含有膜１７を形成する過程において、水素含有膜と上部電極７ｂとの反応、例えばシリサイド反応を防止できる。
【００３４】
水素含有膜１７は、周辺回路領域１６の全域に配置されているが、水素含有膜をトランジスタの直上の領域内に配置すれば、水素含有膜から発生する水素による容量膜への影響を低減し、かつ、トランジスタの特性を効果的に安定化できる。
【００３５】
水素バリア膜１８は、水素バリア性能の高い酸化アルミニウムを含んでいるが、酸化チタンや酸化タンタルなどの他の金属酸化物をさらに含んでいてもよい。酸化アルミニウムに換えて、窒化チタン、窒化タンタル、窒化アルミニウムあるいはこれら複数種を含んでいてもよい。上記した材料を含む水素バリア膜１８が導電性を有する場合、例えば、窒化チタン、窒化タンタルを含む場合は、第３の配線層１４と水素バリア膜１８との間に１層以上のバッファ層（絶縁層）を配置する必要がある。このバッファ層の水素バリア膜と接する面は平面であることがさらに好ましい。水素バリア膜を平面上に形成すれば、水素バリア膜の結晶の均一性が増し、水素バリア性能を高めることができるからである。水素バリア膜と接する面は、例えば化学機械研磨（ＣＭＰ）法などを用いて平坦化できる。
【００３６】
金属酸化物を含む容量膜７は、ＳｒＢｉ２Ｔａ２Ｏ９を主成分とするビスマス層状構造を有する強誘電体の他に、他のビスマス層状構造を有する強誘電体、例えば、Ｂｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２などでもよい。ビスマス層状構造を有する強誘電体は、分極反転による膜疲労耐性に優れるため、信頼性の高い強誘電体メモリを実現できる。また、容量膜７は、ビスマス層状構造を有する強誘電体に制限されず、Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３（０≦ｘ≦１）などのペロブスカイト構造を有する強誘電体、（Ｂｉ１−ｘＳｒｘ）ＴｉＯ３（０≦ｘ≦１）、Ｔａ２Ｏ５などの高誘電率の金属酸化物でもよい。
【００３７】
図１に示した半導体装置は、容量素子７より下層に配置された１層の配線層（第１の配線層４）と、容量素子７より上層に配置された２層の配線層（第２の配線層１１、第３の配線層１４）を含んでいるが、容量素子７より下層において、配線層はかならずしも必要ではなく、あるいは２層以上の配線層を備えていてもよい。容量素子７より上層には、１層以上の配線層を備えていればよい。
【００３８】
次に、図１に示した半導体装置の製造方法の一例について、図２を用いて説明する。
【００３９】
まず、図２（ａ）に示すように、半導体基板３０に、トランジスタ１，１´と、トランジスタ１，１´を分離する酸化シリコンからなる素子分離膜２２を形成する。トランジスタ１，１´は電極部（ゲート１ａ，１ａ´、ソース１ｂ，１ｂ′およびドレイン１ｃ，１ｃ´）を含んでいる。
【００４０】
次に、トランジスタ１，１′が形成された半導体基板３０上に、酸化シリコンを主成分とする第１の層間絶縁膜２を形成する。次に、第１の層間絶縁膜２の一部をプラズマエッチングにより除去してソース１ｂなどに到達するコンタクト孔を形成し、このコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第１のコンタクトプラグ３を形成する。
【００４１】
次に、タングステンを主成分とする金属膜を第１の層間絶縁膜２上に形成した後、所定の形状にパターニングして第１の配線層４を形成する。次に、第１の配線層４および第１の層間絶縁膜２上に、酸化シリコンを主成分とする第２の層間絶縁膜５を形成する。次に、第１の層間絶縁膜２および第２の層間絶縁膜５の内部にドレイン１ｃ´に到達するコンタクト孔をプラズマエッチングにより形成し、このコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第２のコンタクトプラグ６を形成する。
【００４２】
次に、上層からＰｔ／ＩｒＯ２／Ｉｒ／ＴｉＡｌＮの順で積層された積層膜を用意し、この積層膜を第２のコンタクトプラグ６を覆うように第２の層間絶縁膜５上に配置して下部電極７ａを形成する。次に、下部電極７ａおよび第２の層間絶縁膜５上に、酸化シリコンを主成分とする膜を形成し、この膜をＣＭＰ法により下部電極７ａが露出するまで研磨して、スペーサー層８を形成する。
【００４３】
次に、下部電極７ａおよびスペーサー層８上に、化学溶液塗布（ＣＳＤ）法により、ＳｒＢｉ２Ｔａ２Ｏ９を主成分とする強誘電体膜を形成し、所定の形状にパターニングして容量膜７ｂを形成する。次に、容量膜７ｂ上にＰｔ膜を形成し、所定の形状にパターニングして上部電極７ｃを形成する。
【００４４】
次に、容量膜７ｂ、上部電極７ｃおよびスペーサー層８上に、酸化シリコンを主成分とする第３の層間絶縁膜９を形成する。次に、第２の層間絶縁膜５、スペーサー層８および第３の層間絶縁膜９の内部に、第１の配線層４に到達するコンタクト孔をプラズマエッチングにより形成し、このコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第３のコンタクトプラグ１０を形成する。
【００４５】
次に、第３の層間絶縁膜９上にアルミニウムを主成分とする金属膜を形成した後、所定の形状にパターニングして第２の配線層１１を形成する。次に、第２の配線層１１および第３の層間絶縁膜９上に、酸化シリコンを主成分とする第４の層間絶縁膜１２を形成する。次に、第４の層間絶縁膜１２の内部に、第２の配線層１１に到達するコンタクト孔をプラズマエッチングにより形成し、このコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第４のコンタクトプラグ１３を形成する。次に、第４の層間絶縁膜１２上にアルミニウムを主成分とする金属膜を形成した後、所定の形状にパターニングして、第３の配線層１４を形成する。
【００４６】
次に、図２（ｂ）に示すように、第３の配線層１４および第４の層間絶縁膜１２上の全面に、プラズマＣＶＤ法により窒化シリコン膜を形成した後、メモリセル領域１５の部分をドライエッチングにより除去して水素含有膜１７を形成する。プラズマＣＶＤ法により窒化シリコン膜を形成すれば、水素を多く含む水素含有膜１７を形成できる。
【００４７】
以上のようにして、金属酸化物を含む容量膜７ｂを有する容量素子７と水素含有膜１７とを含む積層体を、トランジスタ１，１′が形成された半導体基板３０上に形成する。
【００４８】
次に、水素含有膜１７と容量素子７とを含む積層体が形成された半導体基板３０を、１００％酸素雰囲気中で、４５０℃、３０分間、熱処理する。
【００４９】
次に、図２（ｃ）に示すように、水素含有膜１７、第３の配線層１４および第４の層間絶縁膜１２上に酸化アルミニウムを主成分とする膜を形成し、この膜上に、プラズマＣＶＤ法により窒化シリコン膜を形成する。次に、酸化アルミニウムを主成分とする膜と窒化シリコン膜を、プラズマエッチングにより第３の配線層１４の一部が露出するように除去して、外部電極取出し口２１を形成する。外部電極取出し口２１となる箇所が除去された酸化アルミニウムを主成分とする膜が、水素バリア膜１８となり、外部電極取出し口２１となる箇所が除去された窒化シリコン膜が耐湿性保護膜１９となる。酸化アルミニウムを主成分とする膜を、酸化性ガスを含む雰囲気中にてアルミニウムを含むターゲットをスパッタリングして形成すれば、水素バリア性能の高い水素バリア膜１８を形成できる。
【００５０】
尚、第１〜第４の層間絶縁膜、スペーサー層８などの絶縁層の成膜方法は、プラズマＣＶＤ法、熱ＣＶＤ法、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｒａｓｓ）法などの通常の成膜方法でよいが、容量素子７より上層の第３の層間絶縁膜９および第４の層間絶縁膜１２については、水素を放出しないスパッタ法を用いることもある。
【００５１】
図３（ａ）に、図２（ｂ）を用いて説明した１００％酸素雰囲気中での熱処理の様子を示している。図３（ａ）に示すように、水素含有膜１７と容量素子７とを含む積層体が形成された半導体基板３０を、１００％酸素雰囲気中で熱処理すると、水素含有膜１７から発生した水素が下方に拡散する。この水素により半導体基板３０に形成された結晶欠陥が補償されるので、トランジスタ１，１′の特性を安定化できる。この熱処理に際して、水素含有膜１７から発生した水素の一部がメモリ領域１５に回り込んでも、水素による容量膜７ｂの還元を酸素が抑制するので、容量膜７ｂの特性の劣化を抑制できる。また、第３の層間絶縁膜９、第４の層間絶縁膜１２、第２の配線層１１および第３の配線層１４などを形成する際の雰囲気中に水素が含まれ、その水素により容量膜７ｂの一部が還元されていても、還元された容量膜７ｂを酸素により酸化して、容量膜７ｂの特性を回復できる。
【００５２】
図２（ｂ）および図３（ａ）を用いて説明した熱処理は、１００％酸素雰囲気中で行っているが、雰囲気中には、酸素などの酸素性ガスの他に、窒素、アルゴンなどの不活性ガスを含んでいてもよい。また、水素含有膜１７と容量素子７とを含む積層体が形成された半導体基板３０を、まず、窒素などの不活性ガスのみを含む雰囲気中で熱処理をして水素含有膜１７から水素を発生させた後、酸化性ガス含む雰囲気中で熱処理をしてもよい。
【００５３】
図２（ｂ）および図３（ａ）を用いて説明した熱処理は、雰囲気温度が４５０℃であるが、雰囲気温度は３５０〜５００℃の範囲であればよい。３５０℃より低いと十分な量の水素が水素含有膜１７から発生せず、酸化性ガスによる容量膜７ｂの特性劣化の抑制も充分でない。５００℃より高いと、アルミニウムを含む場合に、アルミニウムが溶融するため好ましくない。
【００５４】
図３（ｂ）に、窒化シリコンを含む耐湿性保護膜１９をプラズマＣＶＤ法により形成する過程を示している。耐湿性保護膜１９をプラズマＣＶＤ法にて形成する際、雰囲気中に若干の水素が含まれる。水素バリア膜１８を、耐湿性保護膜１９の直下の全域に配置しているので、耐湿性保護膜１９を形成する際の雰囲気中に含まれる水素が下層へ拡散することを水素バリア膜１８により効果的に抑制でき、水素による容量膜７ｂの特性の劣化を効果的に抑制できる。尚、水素バリア膜１８を、少なくとも容量膜７ｂを覆う範囲にのみ配置した場合でも、耐湿性保護膜１９を形成する際の雰囲気中の水素が容量膜７ｂにまで到達しにくくなり、容量膜７ｂの特性の劣化を抑制できる。
【００５５】
（実施の形態２）
本実施の形態の半導体装置は、図４（ａ）に示すように、水素含有膜１７の配置位置が異なること以外は実施の形態１と同様であり、図４において、実施の形態１と同一の部材については同一の符号を付し、その説明を省略する。
【００５６】
実施の形態１では、水素含有膜１７が、第３の配線層１４より上層に配置されているの対し（図１参照）、本実施の形態では、容量素子７上に配置されたバッファ層２０（絶縁層）上に配置されている。すなわち、容量素子７と水素含有膜１７との間に１層の絶縁層（バッファ層２０）が配置され、その絶縁層の半導体基板側の面に容量素子７が接して配置され、その反対面に水素含有膜１７が接して配置されている。このように、水素含有膜１７が容量素子７より上層に配置された形態では、水素含有膜１７と容量素子７とが１層の絶縁層を介して配置されていると、容量素子７の上層に１層の絶縁層（バッファ層２０）のみが存在する状態で、水素含有膜１７と容量素子７とを含む積層体が形成された半導体基板３０を、酸化性ガスを含む雰囲気中で熱処理できる。容量素子７の上層に１層の絶縁層のみが存在する状態で熱処理できるので、実施の形態１に比べて容量膜７ｂに酸素が供給され易く、水素含有膜１７から発生する水素による容量膜７ｂの劣化を効果的に抑制できる。さらに、容量素子と水素含有膜とが相互に反応する材料から形成されていても、容量素子と水素含有膜との間に１層の絶縁層を配置しているので、水素含有膜と容量素子との反応を防止できる。
【００５７】
尚、上部電極７ｂと水素含有膜１７とが、相互に反応しない材料から形成されている場合、例えば、窒化シリコンを含む水素含有膜１７に対して上部電極７ｂがＩｒＯ２、ＲｕＯ２、ＴｉＮ、ＴａＮを主成分とする場合、バッファ層２０は無い方がよい。すなわち、図４（ｂ）に示すように、容量膜７ｂが、水素含有膜１７より下層であって水素含有膜１７と接して配置された層（スペーサー層８）上に配置されていることが好ましい。容量膜７ｂと水素含有膜１７とを同一面上に配置した形態では、容量膜７ｂを酸化性ガスに曝しながら、容量膜７ｂと水素含有膜１７とを含む積層体が形成された半導体基板３０を、酸化性ガスを含む雰囲気中で容易に熱処理できるので、容量膜７ｂに酸素がより供給され易く、水素含有膜１７から発生する水素による容量膜７ｂの特性の劣化を効果的に抑制できる。
【００５８】
また、図５に示すように、水素含有膜１７は、容量膜７ｂより下層に配置されていてもよい。水素含有膜１７をよりトランジスタ１，１′の近くに配置すれば、水素含有膜１７から発生する水素が半導体基板３０に供給されやすく、トランジスタ１，１′の特性を効果的に安定化できる。また、容量膜７ｂが露出した状態で、水素含有膜１７と容量膜７ｂとを含む積層体が形成された半導体基板３０を、酸化性ガスを含む雰囲気中で熱処理することもできるので、水素含有膜１７から発生した水素による容量膜７ｂの特性の劣化を効果的に抑制できる。
【００５９】
次に、図４（ａ）に示した半導体装置の製造方法の一例について図６（ａ）〜（ｃ）を用いて説明する。
【００６０】
トランジスタ１，１′および素子分離膜２２が形成された半導体基板３０上に、第１の層間絶縁膜２、第１のコンタクトプラグ３、第１の配線層４、第２の層間絶縁膜５、第２のコンタクトプラグ６、下部電極７ａ、スペーサー層８、容量膜７ｂおよび上部電極７ｃを形成するまでは、実施の形態１と同様である（図６（ａ）参照）。
【００６１】
次に、図６（ｂ）に示すように、容量膜７ｂ、上部電極７ｃおよびスペーサー層８上に、例えばプラズマＣＶＤ法にて酸化シリコンを主成分とするバッファ層２０を形成する。次に、バッファ層２０上の全面に、プラズマＣＶＤ法にて窒化シリコン膜を形成し、この窒化シリコン膜のメモリセル領域１５の部分をドライエッチングにより除去して、水素含有膜１７を形成する。このようにして、容量素子７と水素含有膜１７とを含む積層体を、トランジスタ１，１′が形成された半導体基板３０上に形成する。
【００６２】
次に、水素含有膜１７と容量素子７とを含む積層体が形成された半導体基板３０を、実施の形態１と同様にして、酸化性ガスを含む雰囲気中で熱処理する。
【００６３】
次に、図６（ｃ）に示すように、水素含有膜１７およびバッファ層２０上に、第３の層間絶縁膜９を形成する。次に、第２の層間絶縁膜５、スペーサー層８、バッファ層２０、水素含有膜１７および第３の層間絶縁膜９の内部に、第１の配線層４に到達するコンタクト孔をプラズマエッチングにより形成し、このコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第３のコンタクトプラグ１０を形成する。
【００６４】
次に、第３の層間絶縁膜９上に、アルミニウムを主成分とする金属膜を形成した後、所定の形状にパターニングして第２の配線層１１を形成する。次に、第２の配線層１１および第３の層間絶縁膜９上に、酸化シリコンを主成分とする第４の層間絶縁膜１２を形成する。次に、第４の層間絶縁膜１２の内部に、第２の配線層１１に到達するコンタクト孔をプラズマエッチングにより形成し、このコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第４のコンタクトプラグ１３を形成する。次に、第４の層間絶縁膜１２上にアルミニウムを主成分とする金属膜を形成した後、所定の形状にパターニングして第３の配線層１４を形成する。
【００６５】
次に、第３の配線層１４および第４の層間絶縁膜１２上に、酸化アルミニウムを含む膜を形成する。酸化アルミニウムを含む膜は、酸化性ガスを含む雰囲気中にてアルミニウムを含むターゲットをスパッタリングして形成する。次に、酸化アルミニウムを含む膜上に、プラズマＣＶＤ法により窒化シリコン膜を形成する。次に、酸化アルミニウムを主成分とする膜と窒化シリコン膜とを、プラズマエッチングにより、第３の配線層１４の一部が露出するように除去して、外部電極取出し口２１を形成する。外部電極取出し口２１となる箇所が除去された酸化アルミニウムを主成分とする膜が、水素バリア膜１８となり、外部電極取出し口２１となる箇所が除去された窒化シリコン膜が耐湿性保護膜１９となる。
【００６６】
尚、図６（ｂ）を用いて説明した酸化性ガスを含む雰囲気中での熱処理は、水素含有膜１７の形成直後に行っているが、容量素子７と水素含有膜１７とを含む積層体を半導体基板３０上に形成した後、水素バリア膜１８を形成する前であればこれに制限されない。熱処理回数も１回に制限されず複数回であってもよい。
【００６７】
（実施の形態３）
本実施の形態の半導体装置は、図７に示すように、半導体装置における水素バリア膜１８の配置位置が異なること以外は実施の形態２と同様であり、図７において、実施の形態２と同一の部材については同一の符号を付してその説明を省略する。
【００６８】
実施の形態２では、水素バリア膜１８が、最上層に配置された配線層（第３の配線層１４）より上層に配置されているのに対し（図４（ａ）参照）、本実施の形態では、第２の配線層１１、第３の配線層１４より下層に配置されている。すなわち、水素バリア膜１８と耐湿性保護膜１９との間に１層以上の配線層が配置されている。このような形態では、水素バリア膜１８より上層に配線層（第２の配線層１１、第３の配線層１４）や耐湿性保護膜１９などを形成する際の雰囲気中に水素が含まれていても、その水素の下層への拡散を水素バリア膜１８により抑制でき、水素による容量膜７ｂの劣化を抑制できる。
【００６９】
さらに、本実施の形態では、耐湿性保護膜１９を貫通する外部電極取出し口２１が設けられており、配線層（第２の配線層１１）とトランジスタの電極部とを接続するコンタクトプラグ（第３のコンタクトプラグ１０）が、水素バリア膜１８を貫通して配置されている。また、水素バリア膜１８が、耐湿性保護膜１９および外部電極取出し口２１の直下の全域からコンタクトプラグ（第３のコンタクトプラグ１０）が配置された領域を除いた領域に配置されている。このような形態であれば、水素バリア膜１８より上層に配線層（第２の配線層１１、第３の配線層１４）や耐湿性保護膜１８などを形成する際の雰囲気中に水素が含まれていても、その水素による容量膜７ｂの劣化を効果的に抑制できる。
【００７０】
尚、水素バリア膜１８が導電性を有する場合は、第３のコンタクトプラグ１０と水素バリア膜１８との導通を防ぐために、水素バリア膜１８は、第３のコンタクトプラグ１０の周囲を避けて配置される必要がある。また、図４（ｂ）に示した形態において、水素バリア膜１８を容量素子７と接するように配置することもできるが、水素バリア膜が導電性を有する場合は、容量素子と水素バリア膜との間に導通を防ぐバッファ層（絶縁層）を配置する必要がある。
【００７１】
次に、図７に示した半導体装置の製造方法の一例について、図８を用いて説明する。
【００７２】
図８（ａ）に示すように、トランジスタ１，１′および素子分離膜２２が形成された半導体基板３０上に、第１の層間絶縁膜２、第１のコンタクトプラグ３、第１の配線層４、第２の層間絶縁膜５、第２のコンタクトプラグ６、下部電極７ａ、スペーサー層８、容量膜７ｂ、上部電極７ｃ、バッファ層２０および水素含有膜１７を形成するまでは、実施の形態２と同様である。
【００７３】
次に、図６（ｂ）を用いて説明した工程と同様にして、水素含有膜１７と容量素子７とを含む積層体が形成された半導体基板３０を、実施の形態２と同様にして、酸化性ガスを含む雰囲気中で熱処理する。
【００７４】
次に、図８（ｂ）に示すように、水素含有膜１７およびバッファ層２０上の全面に水素バリア膜１８を形成する。水素バリア膜１８は、酸化性ガスを含む雰囲気中にてアルミニウムを含むターゲットをスパッタリングして形成する。
【００７５】
次に、水素バリア膜１８上に、酸化シリコンを主成分とする第３の層間絶縁膜９を形成する。次に、第２の層間絶縁膜５、スペーサー層８、バッファ層２０、水素含有膜１７、水素バリア膜１８および第３の層間絶縁膜９の内部に、第１の配線層４に到達するコンタクト孔をプラズマエッチングにより形成し、そのコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第３のコンタクトプラグ１０を形成する。
【００７６】
次に、第３の層間絶縁膜９上に、アルミニウムを主成分とする金属膜を形成した後、所定の形状にパターニングして第２の配線層１１を形成する。次に、第２の配線層１１および第３の層間絶縁膜９上に、酸化シリコンを主成分とする第４の層間絶縁膜１２を形成する。次に、第４の層間絶縁膜１２の内部に、第２の配線層１１に到達するコンタクト孔をプラズマエッチングにより形成し、このコンタクト孔内にタングステンを主成分とする金属を埋め込んで、第４のコンタクトプラグ１３を形成する。次に、第４の層間絶縁膜上１２に、酸化アルミニウムを主成分とする金属膜を形成した後、所定の形状にパターニングして第３の配線層１４を形成する。
【００７７】
次に、第４の層間絶縁膜１２および第３の配線層１４上の全面に、プラズマＣＶＤ法により窒化シリコン膜を形成し、この窒化シリコン膜をプラズマエッチングにより第３の配線層１４の一部が露出するように除去して、外部電極取出し口２１を形成する。外部電極取出し口２１となる箇所が除去された窒化シリコン膜が耐湿性保護膜１９となる。
【００７８】
上記実施の形態１〜３では、酸化性ガスを含む雰囲気中での熱処理後、水素含有膜１７を残して水素バリア膜１８を形成しているが、水素含有膜１７を、例えばドライエッチングして完全に除去しても良い。水素含有膜１７を除去すれば段差の増加を防ぐことができ、次の積層工程が容易となる。
【００７９】
【発明の効果】
以上のとおり、本発明では、トランジスタの特性が安定化され、金属酸化物を含む容量膜の特性の劣化が抑制された半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一例を示す要部断面図
【図２】図１に示した半導体装置の製造方法を示す工程断面図
【図３】図１に示した半導体装置の製造方法を示す工程断面図
【図４】本発明の半導体装置の他の例を示す要部断面図
【図５】本発明の半導体装置の他の例を示す要部断面図
【図６】図４に示した半導体装置の製造方法を示す工程断面図
【図７】本発明の半導体装置の他の例を示す要部断面図
【図８】図７に示した半導体装置の製造方法を示す工程断面図
【図９】従来の半導体装置を示す要部断面図
【図１０】従来の半導体装置の課題を示す模式図
【符号の説明】
１，１´                          トランジスタ
１ａ，  １ａ´                ゲート
１ｂ，  １ｂ´                ソース
１ｃ，１ｃ′                  ドレイン
２                                      第１の層間絶縁膜
３                                      第１のコンタクトプラグ
４                                      第１の配線層
５                                      第２の層間絶縁膜
６                                      第２のコンタクトプラグ
７                                      容量素子
７ａ                                  下部電極
７ｂ                                  容量膜
７ｃ                                  上部電極
８                                      スペーサー層
９                                      第３の層間絶縁膜
１０                                  第３のコンタクトプラグ
１１                                  第２の配線層
１２                                  第４の層間絶縁膜
１３                                  第４のコンタクトプラグ
１４                                  第３の配線層
１５                                  メモリセル領域
１６                                  周辺回路領域
１７                                  水素含有膜
１８                                  水素バリア膜
１９                                  耐湿性保護膜
２０                                  バッファ層
２１                                  外部電極取出し口
２２                                  素子分離膜
３０                                  半導体基板
【図１】
2004193176.tif 000003
【図２】
2004193176.tif 000004
【図３】
2004193176.tif 000005
【図４】
2004193176.tif 000006
【図５】
2004193176.tif 000007
【図６】
2004193176.tif 000008
【図７】
2004193176.tif 000009
【図８】
2004193176.tif 000010
【図９】
2004193176.tif 000011
【図１０】
2004193176.tif 000012