(57)【要約】【課題】バウンダリスキャンを実施することができ、かつ同種の半導体回路チップを積層して半導体装置を構成することができるバウンダリスキャンコントローラを提供する。【解決手段】記憶手段８５に記憶される識別データと、固定データ保持手段８７に保持される固定データとを比較手段８８によって比較し、これらの識別データおよび固定データとが一致するときにデータ導出部８９から、出力部８６から出力されるデータと同一のデータが出力される。バウンダリスキャンテストでは、半導体回路チップに設けられるバウンダリコントローラ８０のデータ導出部８９を同一のバスラインに接続する。識別データと固定データとが一致しない場合には、データ導出部８９は、実質上、バスラインに接続していない状態とすることができる。これによって、バウンダリコントローラ８０が設けられる同種の半導体回路チップを積層して、半導体装置を構成することができる。【選択図】      図１
2004264057.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路チップに設けられ、外部信号入力端子と内部論理回路の入力端子との間、および外部信号出力端子と内部論理回路の出力端子との間にそれぞれ設けられるバウンダリスキャンセルが直列に接続されて構成されるシフトレジスタ回路を制御するバウンダリスキャンコントローラであって、
入出力タイミングを与えるクロック入力部と、予め定める動作命令を与えるテストモード入力部と、半導体回路チップの識別データおよびテストデータを入力するデータ入力部と、
前記識別データを記憶する記憶手段と、
前記予め定める動作命令を実行して、識別データを記憶手段に記憶させるとともに、テストデータを用いた回路テストを実行してテスト結果データを得る制御手段と、
制御手段によって得られたテスト結果データを出力するデータ出力部と、
予め定める固定データを保持する固定データ保持手段と、
前記識別データおよび固定データが同一であるか否かを比較し、比較結果情報を出力する比較手段と、
比較手段からの比較結果情報に基づいて、出力部から出力されるテスト結果データに対応するデータを導出するデータ導出部とを含むことを特徴とするバウンダリスキャンコントローラ。
【請求項２】
前記記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致することを示す場合、データ導出部は、データ出力部が出力するテスト結果データと同一のデータを出力することを特徴する請求項１記載のバウンダリスキャンコントローラ。
【請求項３】
前記記憶手段に識別データが記憶されていない場合、データ導出部は、識別データが記憶されていないことを示すデータを出力することを特徴とする請求項１または２記載のバウンダリスキャンコントローラ。
【請求項４】
前記記憶手段に識別データが記憶されていない場合、データ導出部は、その出力を予め定める一定の信号レベルに維持することを特徴とする請求項１または２記載のバウンダリスキャンコントローラ。
【請求項５】
前記記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致しないことを示す場合、データ導出部は、その出力を予め定める一定の信号レベルに維持することを特徴とする請求項１〜３のいずれか１つに記載のバウンダリスキャンコントローラ。
【請求項６】
請求項１〜５のいずれか１つに記載のバウンダリスキャンコントローラを半導体回路チップに設けて半導体回路チップ組立体が構成され、前記半導体回路チップ組立体を積層して構成されることを特徴とする半導体装置。
【請求項７】
前記半導体回路チップは、メモリチップであり、
メモリチップ組立体は、
メモリチップのアドレス線に追加して形成される追加アドレス線と、
メモリチップを選択するため選択信号を入力する選択信号線と、
前記メモリチップの追加アドレス線に対応するデータと、記憶手段に記憶される識別データとが一致し、かつ選択信号が入力される場合に、メモリチップの動作を許可する許可手段とを含むことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記半導体回路チップは、メモリチップであり、
メモリチップ組立体は、
メモリチップのデータ線に追加して形成され、前記データ線の数よりも多い追加データ線と、
記憶手段に記憶される識別データによって、追加データ線を選択してメモリチップのデータ線に接続する選択手段とを含むことを特徴とする請求項６または７記載の半導体装置。
【請求項９】
請求項７記載の半導体装置における半導体回路チップ識別方法であって、記憶手段に記憶される識別データによって各半導体回路チップを識別することを特徴とする半導体装置の半導体回路チップ識別方法。
【請求項１０】
請求項７記載の半導体装置における半導体回路チップ制御方法であって、記憶手段に記憶される識別データに基づいて選択した半導体回路チップに動作を行わせることを特徴とする半導体装置の半導体回路チップ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば３次元積層ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などの半導体装置を構成する複数の半導体回路チップの入出力端子の接続状態を検査するためのバウンダリスキャンコントローラに関する。
【０００２】
【従来の技術】
大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ；略称ＬＳＩ）などの半導体回路チップの高密度実装に対する要求が高まるなか、半導体回路チップを縦方向、つまり基板の厚み方向に積層して実装密度を上げることが提案されている。
【０００３】
高密度実装を実現するため、テープキャリアパッケージによって積層される半導体回路チップをそれぞれ回路基板に接続する半導体装置がある。このような半導体装置では、テープキャリアに個々のチップを識別できるように識別信号線を備える。以後、半導体回路チップを単にチップと記載する場合がある。
【０００４】
図１１は、テープキャリア１を用いてチップ２を積層した半導体装置を示す斜視図であり、図１１ではチップ２を３つ積層したものを示す。各チップ２は、個々のチップ２の動作を選択するためのチップ選択信号が入力される第１のチップ側端子３と、その他の信号が入出力される第２の端子４とを有する。また回路基板には、各チップ２に独立してチップ選択信号を与えるための第１の回路基板側の端子５ａ〜５ｂと、その他の信号を与え、受取る第２の回路基板側の端子６とを有する。
【０００５】
テープキャリア１は、第１および第２のチップ側端子３，４と第１および第２の回路基板側端子５，６とそれぞれ接続する配線７を有する。テープキャリア１は、チップ２とは別に設けられ、チップ１と同様に積層されて形成される。図１１においてテープキャリア１は、斜線で示される部分である。
【０００６】
このような半導体装置では、配線７の第１の回路基板側端子５と接続される部分８のパターンをあらかじめ冗長に作成しておき、テープキャリア１とチップ２とから成るテープキャリアパッケージを回路基板に実装する際に、必要な配線を残し、不要な配線を切断除去する。これによって図１１に示されるように、それぞれのチップ２に独立にチップ選択信号を供給できるようになり、チップ選択信号を用いて、積層されたチップ２を識別可能としている。
【０００７】
チップ２の高速高機能化にともない、前述したテープキャリア１を用いたパッケージでは、配線による信号遅延によってチップ２の性能が十分発揮できないといった問題がある。
【０００８】
このような問題に鑑み、第１の先行技術では、表裏を貫通する電極を持つチップを積層してモジュール化する提案がなされている（たとえば、特許文献１参照）。積層されるチップに対しては、前述のテープキャリアパッケージの積層モジュールを実現する際の工夫と同様に、個々のチップを識別することが必要である。
【０００９】
図１２〜図１４は、表裏を貫通する電極を持つチップを積層して構成される半導体装置を説明するための図である。説明のため、図１２〜図１４では、チップを貫通する貫通導線１１〜１３と、この貫通導線１１〜１３とチップの接続端子１４〜１６までの配線のみを図示し、チップおよび層間絶縁膜などは図示しない。また図１２〜図１４では、チップ選択信号に関連する配線のみを示している。またここでは図１１に示す半導体装置と同様に、３つのチップを積層する場合について説明する。貫通電極１１〜１３は、チップの積層方向にチップを貫通する。
【００１０】
図１２は、チップを積層したときに、下段のチップに設けられる配線であって、チップの動作を選択するためのチップ選択信号を伝達するチップ選択配線１７を示す斜視図である。図１３は、中段のチップに設けられるチップ選択配線１８を示す斜視図である。図１４は、上段のチップに設けられるチップ選択配線１９を示す斜視図である。
【００１１】
下段のチップは、チップ選択信号が入力されるチップ側接続端子１４と、チップを貫通し、回路基板に設けられる端子とを接続するための貫通電極２１，２２，２３と、チップ側接続端子１４および貫通電極２１を相互に接続するための接続線２４と、貫通電極２２，２３と積層される中段のチップの端子とを接続する接続端子２５，２６とを有する。貫通電極２２，２３は、積層される中段および上段のチップに、チップ選択信号を伝達するための導線である。図１２において、貫通電極２１，２２，２３を斜線で示し、接続線２４を網線で示す。
【００１２】
中段のチップは、チップ選択信号が入力されるチップ側接続端子１５と、チップを貫通し、接続端子２５，２６を介して、下段のチップに設けられる貫通電極２２，２３とそれぞれ相互に接続するための貫通電極２７，２８と、チップ側接続端子１５と貫通電極２７とを相互に接続するための接続線２９と、貫通電極２８と積層される上段のチップの端子とを接続する接続端子３１とを有する。貫通電極２８は、積層される上段のチップに、チップ選択信号を伝達するための導線である。中段のチップは、下段のチップと異なり、貫通電極を２つだけ設ける構成で十分である。つまり、図１３において仮想線で示される貫通電極３２を作成しても接続されることはない。図１３において、貫通電極２７，２８を斜線で示し、接続線２９を網線で示す。
【００１３】
上段のチップは、チップ選択信号が入力されるチップ側接続端子１６と、チップを貫通し、接続端子３１を介して、下段のチップに設けられる貫通電極２８とを相互に接続するための貫通電極３３と、チップ側接続端子１６と貫通電極３３とを相互に接続するための接続線３４とを有する。上段のチップは、下段および中段のチップと異なり、貫通電極を１つだけ設ける構成で十分である。つまり、図１４において仮想線で示される貫通電極３５，３６を作成しても接続されることはない。図１４において、貫通電極３３を斜線で示し、接続線３４を網線で示す。
【００１４】
【特許文献１】
米国特許６１４１２４５号明細書
【００１５】
【発明が解決しようとする課題】
図１２〜図１４に示す配線パターンは、予めチップに設けておく必要がある。すなわち、積層されるチップは、このチップを作成するウエハプロセスにおいて、下層のチップとは別チップとして作成することとなる。
【００１６】
種類の異なるチップを積層する場合においては、元来それぞれ別チップであるので、単に積層しても問題はない。しかしながら、同一のチップを多数積層する場合、たとえばメモリを多数積層して大容量メモリを実現する場合などにおいては、同一チップを積層することができないので、積層する数だけ、別の種類のチップを作る必要があり、余分な手間が必要になる。
【００１７】
また高密度実装を実現するための半導体装置では、実装されたチップが接続されているか否かを電気的にテストするための回路、つまりバウンダリスキャンコントローラを実装する。
【００１８】
バウンダリスキャンコントローラは、バウンダリスキャンテストの規格上、５本の信号線ＴＤＩ（Ｔｅｓｔ  Ｄａｔａ  ｉｎｐｕｔ：データ入力部），ＴＤＯ（Ｔｅｓｔ  Ｄａｔａ
Ｏｕｔｐｕｔ：データ出力部），ＴＣＫ（Ｔｅｓｔ  Ｃｌｏｃｋ  ｉｎｐｕｔ：クロック入力部），ＴＭＳ（Ｔｅｓｔ  Ｍｏｄｅ  Ｓｅｌｅｃｔ  ｉｎｐｕｔ：テストモード入力部），ＴＲＳＴ（Ｔｅｓｔ  Ｒｅｓｅｔ  ｉｎｐｕｔ：テストリセット入力部）を有する。ただし、ＴＲＳＴは、オプションである。
【００１９】
ＪＴＡＧ（Ｊｏｉｎｔ  Ｅｕｒｏｐｅａｎ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）の規格に準拠するバウンダリスキャンでは、半導体装置において各チップに組み込んだバウンダリスキャンコントローラの信号線ＴＤＩとＴＤＯを連鎖状に接続する。以後、このバウンダリスキャンコントローラの連鎖状の接続をデイジーチェーンと記載する場合がある。信号線ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＲＳＴを総じて入力部と称する。
【００２０】
次に、バウンダリンスキャンテストの手法を説明する。
図１５は、バウンダリスキャンコントローラを有する複数のチップ組立体ＩＣの接続状態を示す回路図であり、図１６は図１５の回路図において、チップ組立体ＩＣが積層されて構成される積層モジュール５０を示す図である。積層モジュール５０は、複数のチップ組立体ＩＣ１，ＩＣ２，…，ＩＣｎ（ｎは、３以上の整数）が積層されて構成される。以後、チップ組立体ＩＣ１〜ＩＣｎを総称する場合、チップＩＣと記載する。積層モジュール５０には、コネクタ５２が接続され、このコネクタ５２にＪＴＡＧテスターが接続される。図１６では、左から順に最下段、中段および最上段に積層されるチップ組立体ＩＣを示す。
【００２１】
各チップ組立体ＩＣにおいて、信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴは、チップ組立体ＩＣに設けられる配線パターンを介して、相互に並列に、コネクタ５２の対応するピンに接続される。一方、信号線ＴＤＩ，ＴＤＯは、前段側のチップ組立体ＩＣの信号線ＴＤＯが後段側のチップ組立体ＩＣの信号線ＴＤＩに順次縦続接続される。また第１段目のチップ組立体ＩＣ１の信号線ＴＤＩおよび最上段のチップ組立体ＩＣｎの信号線ＴＤＯは、コネクタ５２の対応するピンに接続されている。
【００２２】
このように構成された積層モジュール５０において、ＪＴＡＧテスターによってチップ組立体ＩＣを制御することによって、総てのチップ組立体ＩＣに対して一斉に、バウンダリスキャンテストが行われる。
【００２３】
積層モジュール５０では、最上段に積層されるチップ組立体ＩＣｎだけ、このチップ組立体ＩＣｎ以外のチップ組立体とは異なる接続をする必要がある。このため、最上段のチップ組立体ＩＣｎだけ、他のチップとはウエハプロセスによって作り分ける必要がある。
【００２４】
図１７および図１８は、図１６に示す積層モジュール５０におけるチップ組立体の配線パターンを示す斜視図であり、図１７および図１８ではフェースアップによってチップ組立体を積層する場合を想定している。フェースアップとは、基板に対してチップの回路面が反対側を向いて積層される実装方法である。説明のため、図１７および図１８では、チップ組立体に設けられる貫通電極６１，６２と、この貫通電極６１，６２とチップの接続端子６３〜６８までの配線のみを図示し、チップおよび層間絶縁膜などは図示しない。
【００２５】
図１７は、最下段および中段のチップ組立体の配線パターンを示す斜視図である。最下段および中段のチップ組立体は、ＴＤＩのチップ側接続端子６３と、ＴＤＯのチップ側接続端子６４と、ＴＣＫなどをバス接続するためのチップ側接続端子６５と、ＴＤＩ信号を伝達するための貫通電極７１と、貫通電極７１とＴＤＩのチップ側接続端子６３とを接続する接続線７２と、ＴＤＯ信号を上段のチップに伝達するための接続端子７３と、ＴＤＯのチップ側接続端子６４と接続端子７３とを繋ぐチップ上の接続線７４と、ＴＣＫなどをバス接続するための貫通電極７５と、貫通電極７５とＴＣＫなどをバス接続するためのチップ側接続端子６５とを接続するチップ上の接続線７６と、ＴＣＫなどの信号を上段のチップに伝達するための接続端子７７と、最上段のチップからのＴＤＯ信号を下段に戻すための貫通電極７８とを含む。
【００２６】
図１８は、最上段のチップ組立体の配線パターンを示す斜視図である。最上段のチップ組立体は、ＴＤＩのチップ側接続端子６３と、ＴＤＯのチップ側接続端子６４と、ＴＣＫなどをバス接続するためのチップ側接続端子６５と、ＴＤＩ信号を伝達するための貫通電極７１と、貫通電極７１とＴＤＩのチップ側接続端子６３とを接続する接続線７２と、ＴＣＫなどをバス接続するための貫通電極７５と、貫通電極７５とＴＣＫなどをバス接続するためのチップ側接続端子６５とを接続するチップ上の接続線７６と、最上段のチップからのＴＤＯ信号を下段に戻すための貫通電極７８と、ＴＤＯのチップ側接続端子６４と貫通電極７８とを接続する接続線７９とを含む。
【００２７】
図１７および図１８に示すような最下段および中段のチップ組立体における配線パターンと、最上段のチップ組立体における配線パターンとは、予めそれぞれのチップ組立体に設けておく必要がある。すなわち積層する各チップ組立体は、ウエハプロセスにおいて、別のチップ組立体として作成することとなる。バウンダリスキャンを行う場合では、別のチップ組立体にする必要があるのは、図１７および図１８に示すように、最上段のチップ組立体のみであるが、同一のチップを多数積層する場合、たとえばメモリを多数積層して大容量メモリを実現する場合などにおいては、同一チップを積層することができないという問題がある。
【００２８】
本発明の目的は、バウンダリスキャンを実施することができ、かつ同種の半導体回路チップを積層して半導体装置を構成することができるバウンダリスキャンコントローラを提供することである。
【００２９】
【課題を解決するための手段】
本発明は、半導体回路チップに設けられ、外部信号入力端子と内部論理回路の入力端子との間、および外部信号出力端子と内部論理回路の出力端子との間にそれぞれ設けられるバウンダリスキャンセルが直列に接続されて構成されるシフトレジスタ回路を制御するバウンダリスキャンコントローラであって、
予め定める動作命令、半導体回路チップの識別データおよびテストデータを入力する入力部と、
前記識別データを記憶する記憶手段と、
入出力タイミングを与えるクロック入力部と、予め定める動作命令を与えるテストモード入力部と、半導体回路チップの識別データおよびテストデータを入力するデータ入力部と、
前記予め定める動作命令を実行して、識別データを記憶手段に記憶させるとともに、テストデータを用いた回路テストを実行してテスト結果データを得る制御手段と、
制御手段によって得られたテスト結果データを出力するデータ出力部と、
予め定める固定データを保持する固定データ保持手段と、
前記識別データおよび固定データが同一であるか否かを比較し、比較結果情報を出力する比較手段と、
比較手段からの比較結果情報に基づいて、出力部から出力されるテスト結果データに対応するデータを導出するデータ導出部とを含むことを特徴とするバウンダリスキャンコントローラである。
【００３０】
本発明に従えば、テストモード入力部から予め動作命令が与えられると、制御手段は予め定める動作命令を実行する。制御手段は、予め定める動作命令を実行することによって、データ入力部から入力される半導体回路チップの識別データを記憶手段に記憶させ、またデータ入力部から入力されるテストデータを用いた回路テストを実行して、テスト結果データを得る。テストデータを用いた回路テストは、たとえばシフトレジスタ回路を制御して実行される半導体回路チップの接続テストである。
【００３１】
比較手段は、固定データ保持手段に保持される固定データと、記憶手段に記憶される識別データとが同一であるか否か比較して、同一である場合には、同一であることを示す比較結果情報を出力し、同一でない場合には、同一でないことを示す比較結果情報を出力する。データ導出部は、比較結果情報に基づいて、識別データと固定データとが同一である場合には、テスト結果データに対応する同一である場合のデータを出力し、識別データと固定データとが同一でない場合にはテスト結果に対応する同一でない場合のデータを出力する。したがって、前記固定データおよび識別データが同一である場合と、同一でない場合とで、データ導出部から出力されるデータを異ならせることができる。
【００３２】
バウンダリスキャンテストは、前述したバウンダリスキャンコントローラを半導体回路チップに設けて半導体回路チップ組立体を構成し、この半導体回路チップ組立体を積層して構成される半導体装置において、各半導体回路チップ組立体の接続状態を検出するために行われる。このバウンダリスキャンテストは、複数のバウンダリスキャンコントローラを連結したデイジーチェーンに対して行われる。デイジーチェーンでは、下段のバウンダリスキャンコントローラのデータ出力部は、上段のバウンダリスキャンコントローラのデータ入力部に接続される。そして最上段の半導体回路チップに設けられるバウンダリスキャンコントローラのデータ出力部から、テスト結果データを取出す。バウンダリスキャンテストでは、ＪＴＡＧテスターによって、各入力部からバウンダリスキャンコントローラへの動作命令、識別データおよびテストデータの入力と、出力されるデータの検出が行われる。
【００３３】
本発明のバウンダリスキャンコントローラでは、固定データとして、最上段の半導体回路チップの識別データを固定データ保持手段に保持させることによって、最上段のバウンダリスキャンコントローラだけ、データ導出部から出力されるデータを、他のデータ導出部から出力されるデータと異ならせることができる。したがって、最上段以外の半導体回路チップに設けられるバウンダリスキャンコントローラのデータ出力部は、無接続状態として、各バウンダリスキャンコントローラのデータ導出部は、同一のバスラインに接続することができる。つまり、同一のバスラインに接続されるデータ導出部のうち、最上段以外の半導体回路チップに設けられるバウンダリスキャンコントローラのデータ導出部から出力される状態を、たとえば、高いインピーダンスでプルアップもしくはプルダウンした状態にする、もしくは、フローティングの状態とすることにより実質上、このデータ導出部をバスラインから切断した状態とすることができる。
【００３４】
したがって、バウンダリスキャンコントローラを備える同一の半導体回路チップ組立体を積層して、半導体装置を構成することができる。
【００３５】
また本発明は、前記記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致することを示す場合、データ導出部は、データ出力部が出力するテスト結果データと同一のデータを出力することを特徴とする。
【００３６】
本発明に従えば、記憶手段に識別データが記憶され、比較情報が識別データおよび固定データが一致することを示す場合、データ導出部は、データ出力部が出力するテスト結果データと同一のデータを出力する。したがって、データ導出部からは、テスト結果データと同一のデータが出力されるので、詳細なテスト結果データを得ることができ、接続不良の詳細な場所を特定することができる。
【００３７】
また本発明は、前記記憶手段に識別データが記憶されていない場合、データ導出部から出力されるデータを、他のバウンダリスキャンコントローラが認識できない状態とすることによって、データ導出部に接続されたバウンダリスキャンコントローラを実質的に無効とすることを特徴とする。
【００３８】
もしくは、データ導出部の出力を予め定める信号レベルに維持することを特徴とする。予め定める信号レベルとは、たとえばＨレベルの状態、もしくは、高いインピーダンスでＨレベルにプルアップされた状態である。
【００３９】
本発明に従えば、これによって、データ導出部の出力側に他のバウンダリスキャンコントローラが接続されていても、実質上、以降のバウンダリスキャンコントローラは動作しない。バウンダリスキャンコントローラに接続された半導体回路が不良である場合でも、バウンダリスキャンコントローラは動作しないため入出力回路は切り離された状態となり、たとえば、不良である半導体回路チップが異常な入出力ピンの状態となろうとしても、出力はされず不具合は回避できる。
【００４０】
本発明に従えば、固定データと一致しない識別データを与えるのは、そのチップが積層の最も上の段以外に配置される場合とする。記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致しないことを示す場合、データ導出部は、実質上、前記回路から切り離された状態とすることができる。
【００４１】
また本発明は、前記記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致したことを示す場合、データ導出部は、データ出力部と同じデータを出力すること特徴とする。
【００４２】
本発明に従えば、固定データと一致した識別データを与えるのは、そのチップが積層の最も上の段に配置される場合とする。記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致したことを示す場合、データ導出部は、データ出力部と同じデータを出力する。
【００４３】
この出力データの切り替えにより、以降に繋がっているバウンダリスキャンコントローラを有効に動作させることができるようになる。
【００４４】
また本発明は、前記記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致しないことを示す場合、データ導出部は、たとえば、高いインピーダンスでプルアップもしくはプルダウンした状態、もしくは、フローティングの状態とすることを特徴とする。
【００４５】
本発明に従えば、固定データと一致しない識別データを与えるのは、そのチップが積層の最上段以外に配置される場合とする。記憶手段に識別データが記憶され、比較手段が出力する比較情報が、識別データおよび固定データが一致しないことを示す場合、データ導出部は、たとえば、高いインピーダンスでプルアップもしくはプルダウンした状態、もしくは、フローティングの状態とし、実質上、このデータ導出部をバスラインから切断した状態とする。
【００４６】
また本発明は、前記バウンダリスキャンコントローラを半導体回路チップに設けて半導体回路チップ組立体が構成され、前記半導体回路チップ組立体を積層して構成されることを特徴とする半導体装置である。
【００４７】
本発明に従えば、半導体回路チップ組立体を同一のウエハプロセスによって形成することができるので、この半導体回路チップ組立体を形成する手間が低減される。また半導体装置を形成する場合に、同じ半導体回路チップ組立体を積層するので、積層する順番などを考慮する必要がなく、装置の形成が容易となる。
【００４８】
また本発明は、前記半導体回路チップは、メモリチップであり、
メモリチップ組立体は、
メモリチップのアドレス線に追加して形成される追加アドレス線と、
メモリチップを選択するため選択信号を入力する選択信号線と、
前記メモリチップの追加アドレス線に対応するデータと、記憶手段に記憶される識別データとが一致し、かつ選択信号が入力される場合に、メモリチップの動作を許可する許可手段とを含むことを特徴とする。
【００４９】
本発明に従えば、メモリチップの選択する選択信号が入力されたとしても、追加アドレス線に対応するデータと記憶手段に記憶される識別データとが一致しないと、許可手段によってメモリチップの動作が許可されない。したがって、同一の選択信号を入力したとしても、許可手段は１つのメモリチップの動作のみを許可することができる。これによって、積層されるメモリチップごとに動作させることができる。
【００５０】
また本発明は、前記半導体回路チップは、メモリチップであり、
メモリチップ組立体は、
メモリチップのデータ線に追加して形成され、前記データ線の数よりも多い追加データ線と、
記憶手段に記憶される識別データによって、追加データ線を選択してメモリチップのデータ線に接続する選択手段とを含むことを特徴とする。
【００５１】
また本発明に従えば、選択手段は、記憶手段に記憶される識別データによって追加データ線を選択して、メモリチップのデータ線に接続するので、積層されるメモリチップ毎にデータ線を割当てることができる。したがって、１つのメモリチップに対応するバスラインよりも多いバスラインに接続してメモリチップを動作させることができる。
【００５２】
また本発明は、前記半導体装置における半導体回路チップ識別方法であって、記憶手段に記憶される識別データによって各半導体回路チップを識別することを特徴とする半導体装置の半導体回路チップ識別方法である。
【００５３】
本発明に従えば、記憶手段に記憶される識別データによって各半導体回路チップを個別に認識することができる。したがって、識別データを用いて半導体回路チップを個別に管理することができる。
【００５４】
また本発明は、前記半導体装置における半導体回路チップ制御方法であって、記憶手段に記憶される識別データに基づいて選択した半導体回路チップに動作を行わせることを特徴とする半導体装置の半導体回路チップ制御方法である。
【００５５】
本発明に従えば、記憶手段に記憶される識別データに基づいて選択した半導体回路チップに動作を行わせるので、積層される半導体回路チップを個別に動作させることができる。
【００５６】
【発明の実施の形態】
図１は、本発明の実施の一形態であるバウンダリスキャンコントローラ８０を示すブロック図である。図２は、バウンダリスキャンコントローラ８０を半導体回路チップに設けて構成される半導体回路チップ組立体８１を示すブロック図である。内部論理回路９７と外部との接続端子は１０個を仮定している。図３は、半導体回路チップ組立体８１を複数積層して構成される半導体装置８２を示すブロック図である。本実施の形態のバウンダリスキャンコントローラ８０は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｅｕｒｏｐｅａｎ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）の規格に準拠して動作する。バウンダリスキャンコントローラ８０は、半導体装置８２において半導体回路チップが接続されているか否かを電気的にテストするための回路である。
【００５７】
バウンダリスキャンコントローラ８０は、入力部８３、制御手段８４、記憶手段８５、出力部８６、固定データ保持手段８７、比較手段８８およびデータ導出部８９を含む。以後、バウンダリスキャンコントローラ８０を単にコントローラ８０と記載する場合がある。
【００５８】
入力部８３は、予め定める動作命令、半導体回路チップの識別データおよびテストデータを入力するシリアルインタフェースである。入力部８３は、４本の信号線ＴＣＫ（Ｔｅｓｔ  Ｃｌｏｃｋ  ｉｎｐｕｔ：クロック入力部），ＴＭＳ（Ｔｅｓｔ  Ｍｏｄｅ  Ｓｅｌｅｃｔ  ｉｎｐｕｔ：テストモード入力部），ＴＤＩ（Ｔｅｓｔ  Ｄａｔａ  ｉｎｐｕｔ：データ入力部），ＴＲＳＴ（Ｔｅｓｔ  Ｒｅｓｅｔ  ｉｎｐｕｔ：テストリセット入力部）を有する。以後、半導体回路チップの識別データを単に識別データと記載する場合がある。
【００５９】
ＴＣＫは、制御手段８４に入出力タイミングを与え、固有のシステムクロックとは独立したテスト用のクロックを供給する信号線である。ＴＭＳは、予め定める動作命令を入力し、テスト動作を制御する信号線である。ＴＤＩは、識別データおよびテストデータをシリアル入力する信号線である。ＴＲＳＴは、コントローラ８０を非同期に初期化するためのデータを入力する信号線である。これらの４本の信号線は、外部のＪＴＡＧテスターによって制御され、バウンダリンスキャンテストが行われる。本実施の形態では、入力部８３に信号線ＴＲＳＴが設けられるが、ＪＴＡＧ規格ではオプション端子であり、本発明の他の実施の形態において、入力部８３は、信号線ＴＣＫ，ＴＭＳ，ＴＤＩの３つを有する構成としてもよい。
【００６０】
入力部８３は、制御手段８４と相互に接続され、ＪＴＡＧテスターから与えられる予め定める動作命令、識別データおよびテストデータを制御手段８４に与える。
【００６１】
制御手段８４は、入力部８３から記憶手段８５に識別データを記憶させる動作命令が入力されると、この命令を実行して、入力部８３から入力される識別データをデコードして記憶手段８５に記憶させる。また制御手段８４は、入力部８３からバウンダリスキャンテストを実行する動作命令が入力されると、この命令を実行して、入力部８３から入力されるテストデータを用いた回路テストを実行してテスト結果データを得る。識別データを記憶手段８５に記憶させる動作命令は、たとえばバウンダリスキャン命令の未使用コードを割当てる。回路テストを実行する場合、制御手段８４は、バウンダリスキャン制御信号を出力して、後述するシフトレジスタ回路９１を制御する。
【００６２】
制御手段８４は、インストラクションレジスタと、テストデータレジスタとを含む。インストラクションレジスタは、バウンダリスキャンテストを実行するための命令データを取込むための命令コードをセットするためのものである。テストデータレジスタは、バウンダリスキャンテストを実行するためのテストパターンデータをセットするためのものである。インストラクションレジスタおよびテストデータレジスタは、いずれも、シフトレジスタの構成となっており、データを送る命令が制御手段８４に入力されると、信号線ＴＤＩから入力される予め定める動作命令および各種データを、前記シフトレジスタを介して、信号線ＴＤＯ（Ｔｅｓｔ  Ｄａｔａ  Ｏｕｔｐｕｔ：データ出力部）から出力することができる。以後、予め定める動作命令および各種データを総称して、単にデータと記載する場合がある。
【００６３】
記憶手段８５は、制御手段８４によってデコードされた識別データを記憶する。記憶手段８５は、フリップフロップによって構成されるラッチ回路とし、バウンダリスキャンテストを実行するための外部に接続されるＪＴＡＧテスターの電源投入毎に識別データを入力し直す構成とする。
【００６４】
この場合、識別データを指定するだけであるので、前記ＪＴＡＧテスターを完全なＪＴＡＧテスターとせず、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とクロック発生器などで簡易的にＪＴＡＧ信号を発生させる回路で代用することも可能である。
【００６５】
本発明の実施の他の形態では、記憶手段８５をＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの不揮発メモリによって実現し、１度識別データを記憶させるだけで、この識別データが保存される構成としてもよい。
【００６６】
記憶手段８５は、識別データのビット長よりも１ビット多い記録領域を有する。つまり、記憶手段８５に記憶されるデータは、そのビット長が識別データのビット長よりも１ビット多いものとする。この冗長の１ビットに、制御手段９４によって、記憶手段８５に識別データが記憶されたかを否かが記憶される。これによって、記憶手段８５に識別データが記憶されているか否かが容易にわかる。
【００６７】
出力部８６は、制御手段８４によって得られたテスト結果データと、インストラクションレジスタおよびテストデータレジスタを介して制御手段８４から出力される予め定める動作命令および各種データとを出力するためのシリアルインタフェースであり、信号線ＴＤＯを有する。
【００６８】
固定データ保持手段８７は、固定データを保持する。固定データは、コントローラ８０を半導体回路チップに設けて構成される半導体回路チップ組立体８１を複数積み重ねて、半導体装置８２を構成するときに、最上段に配置される半導体回路チップの識別データである。最上段に配置される半導体回路チップは、半導体装置８２を基板に実装するときに、基板から最も離反する位置に設けられるものである。
【００６９】
固定データ保持手段部８７は、たとえばワイヤードロジックによって実現される。本実施の形態では、固定データ保持手段８７は独立して存在するが、本発明のさらに他の実施の形態では、論理合成によって固定データ保持手段８７を構成する場合、この固定データ保持手段８７は、後述する比較手段８８に内包されていてもよい。
【００７０】
比較手段８８は、記憶手段８５に記憶される識別データ、および固定データ保持手段８７に保持される固定データを入力し、これらの識別データおよび固定データが同一であるか否かを比較し、比較結果情報を出力する。比較手段８８は、記憶手段８５に記憶される識別データを、前述した冗長な１ビットのデータを含めて固定データと比較する。これによって、識別データが記憶手段８５に記憶されていない場合には、比較手段８８は、常に不一致であることを示す比較結果情報を出力することができる。
【００７１】
データ導出部８９は、第１および第２のＯＲゲート９２，９３と、トライステートバッファ９４と、信号線ＴＤＯ２を有する。第１のＯＲゲート９２の入力端子の一方は、比較手段８８と相互に接続され、入力端子の他方は、記憶手段８５と相互に接続される。第１のＯＲゲート９２は、比較手段８８の比較結果情報が、識別データおよび固定データが一致することを示す場合、または記憶手段８５に識別データが記憶されているときに、トライステートバッファ９４に出力許可信号を出力する。
【００７２】
第２のＯＲゲート９３の入力端子の一方は、出力部８６である信号線ＴＤＯと相互に接続され、入力端子の他方は、記憶手段８５と相互に接続される。第２のＯＲゲート９３は、記憶手段８５に識別データが記憶されている場合に、出力部８６から出力されるデータと同一のデータを出力する。第２のＯＲゲート９３には、記憶手段８５から前述した冗長の１ビットのデータが入力される。
【００７３】
トライステートバッファ９４は、第１および第２のＯＲゲート９２，９３の出力端子と相互に接続され、第１のＯＲゲート９２から出力許可信号を入力したときに、第２のＯＲゲート９３から入力されるデータを信号線ＴＤＯ２に出力する。
【００７４】
第１および第２のＯＲゲート９２，９３は、記憶手段８５に識別データが記憶されていない場合には、トライステートバッファ９４の出力端子に接続される信号線ＴＤＯ２が、他のバウンダリスキャンコントローラが認識できないデータを出力する。ここにいう他のバウンダリスキャンコントローラが認識できないデータとは常にハイ（Ｈ）であるデータである。これによって、データ導出部８９からは、出力部８６から出力されるデータと同一のデータが出力されることがなく、実質上、データ導出部８９以降に接続されるバウンダリスキャンコントローラが存在しても、以降のバウンダリスキャンコントローラは動作しない。バウンダリスキャンコントローラに接続された半導体回路が不良である場合でも、バウンダリスキャンコントローラは動作しないため入出力回路は切り離された状態となり、たとえば不良である半導体回路チップが異常な入出力ピンの状態となろうとしても、出力はされず不具合は回避できる。
【００７５】
また、第１および第２のＯＲゲート９２，９３は、記憶手段８５に識別データが記憶され、比較手段８８が出力する比較結果情報が、識別データおよび固定データが一致していることを示す場合には、出力部８６から出力されるデータと同一のデータを信号線ＴＤＯ２から出力するように動作する。つまり、所望の半導体回路チップ組立体８１のデータ導出部８９から、出力部８６と同一のデータを出力させることができる。
【００７６】
また、第１および第２のＯＲゲート９２，９３は、記憶手段８５に識別データが記憶され、比較手段８８が出力する比較結果情報が、識別データおよび固定データが一致していないことを示す場合には、トライステートバッファ９４の出力端子に接続されるＴＤＯ２への出力を禁止しフローティング状態とする。これによってデータ導出部８９からは、出力部８６から出力されるデータと同一のデータが出力されることがなく、実質上、データ導出部８９を回路から切断した状態とすることができる。
【００７７】
前述したコントローラ８０では、同一のコントローラ８０であっても、固定データと識別データとが一致するコントローラ８０と、固定データと識別データとが一致しない、または識別データが記録されていないコントローラ８０とで、データ導出部８９から異なるデータを出力させることができる。
【００７８】
本実施の形態では、データ導出部８９は、第１および第２のＯＲゲート９２，９３およびトライステートバッファ９４を有するが、本発明の実施のさらに他の形態では、前記第１および第２のＯＲゲート９２，９３およびトライステートバッファ９４を論理合成によって合体したロジックとして構成してもよい。
【００７９】
半導体回路チップ組立体８１は、前述したコントローラ８０と、外部信号入力端子９５と、外部信号出力端子９６と、内部論理回路９７と、シフトレジスタ回路９１と、入力部接続端子８３Ａと、出力部接続端子８６Ａと、データ導出部接続端子８９Ａとを含む。外部信号入力端子９５は、内部論理回路９７に外部から信号を入力するためのインタフェースである。外部信号出力端子９６は、内部論理回路９７から外部に信号を出力するためのインタフェースである。内部論理回路９７は、半導体回路チップ本来の機能を実現するための集積回路であって、任意の回路によって実現される。内部論理回路９７は、たとえば大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ；略称ＬＳＩ）などである。
【００８０】
前記コントローラ８０と、外部信号入力端子９５と、外部信号出力端子９６と、内部論理回路９７と、シフトレジスタ回路９１と、入力部接続端子８３Ａと、出力部接続端子８６Ａと、データ導出部接続端子８９Ａとは、同一のウェハ９９に形成される。
【００８１】
シフトレジスタ回路９１は、複数のバウンダリスキャンセル９８を有する。図２に示すように、シフトレジスタ回路９１は、１０個のバウンダリスキャンセル９８を有する。バウンダリスキャンセル９８は、レジスタ回路によって実現される。各バウンダリスキャンセル９８は、外部信号入力端子９５および外部信号出力端子９６である外部接続端子と内部論理回路９７との間にそれぞれ設けられる。
【００８２】
シフトレジスタ回路９１は、前記バウンダリスキャンセル９８が直列に接続されて構成される。バウンダリスキャンセル９８は、内部論理回路９７の外部信号端子の数だけ設けられる。図２に示す内部論理回路９７の左側の外部接続端子から入力信号を入力し、右側の外部接続端子から出力信号を出力する場合を仮定して説明を続ける。
【００８３】
バウンダリスキャンコントローラ８０の入力部接続端子８３Ａは、入力部８３の各信号線に外部からデータを入力するインタフェースである。出力部接続端子８６Ａは、出力部８６の信号線からデータを出力するインタフェースである。データ導出部接続端子８９Ａは、データ導出部８９の信号線からデータを出力するインタフェースである。
【００８４】
制御手段８４は、シフトレジスタ回路９１と相互に接続され、前記シフトレジスタ回路９１を制御して、回路テストを実行してテスト結果データを得る。回路テストでは、制御手段８４は、以下の各動作を実行する。シフトレジスタ回路９１のうち、外部信号入力端子９５に接続されるバウンダリスキャンセル９８を総称する場合、入力側セル９８Ａと記載し、外部信号出力端子９６に接続されるバウンダリスキャンセル９８を総称する場合、出力側セル９８Ｂと記載する。
【００８５】
まず、バウンダリスキャンテスト状態に入ると、入力側セル９８Ａ、出力側セル９８Ｂとも、内部論理回路９７と外部接続端子の間の信号の繋がりを切断し、制御手段８４のシフトレジスタと入力側セル９８Ａ、制御手段８４のシフトレジスタと出力側セル９８Ｂを接続する。そして、入力部接続端子８３Ａを介して信号線ＴＤＩからシリアルのテストデータを入力し、シフトレジスタ回路９１に格納する。その後、テスト実行命令により、シフトレジスタ回路９１に格納されたテストデータは入力側セル９８Ａ、出力側セル９８Ｂを通して、外部接続端子に伝えられる。さらに、アップデート命令により、外部接続端子の状態がモニターバックされシフトレジスタ回路９１に格納される。
【００８６】
次に、シフトレジスタ回路９１に格納されたモニターバックされた外部接続端子の状態は、出力部ＴＤＯからシリアルで出力される。
【００８７】
また、バウンダリスキャンテストモードによっては、入力側セル９８Ａと内部論理回路９７、出力側セル９８Ｂと内部論理回路９７を使って、セルフテストを実施することもある。この場合、バウンダリスキャンセル９８の繋がりが変更になるのみで、テストデータのセット、モニターバックされた状態の取り出しは同様である。
【００８８】
このような動作を必要に応じてに行うことによって、制御手段９４は、積層される半導体回路チップが正常に接続されているか（動作しているか）否かをモニターバックされた状態示すテスト結果データを得ることができる。
【００８９】
半導体装置８２は、前述した半導体回路チップ組立体８１を積層して構成される。図３において、仮想線内で囲まれた領域に示される半導体回路チップ組立体８１は、積層されている。以後、半導体回路チップ組立体８１を積層したものを積層モジュールと記載する場合がある。
【００９０】
半導体装置８２には、コネクタ１０１が設けられ、このコネクタ１０１にＪＴＡＧテスターが接続される。図３では、左から順に最下段、中段および最上段に積層される半導体回路チップ組立体８１を示す。また、図３では、半導体回路チップ組立体８１を３つだけ示しているが、半導体回路チップ組立体８１は、任意の数積層して半導体装置８２を構成してもよい。
【００９１】
各半導体回路チップ組立体８１の信号線ＴＣＫは、同一のバスライン１０２ａに接続され、コネクタ１０１の対応するＴＣＫピン１０１ａに相互に接続される。信号線ＴＭＳ，ＴＲＳＴおよびＴＤＯ２は、信号線ＴＣＫと同様に、それぞれが同一のバスライン１０２ｂ，１０２ｃ，１０２ｄに接続され、相互に並列に、コネクタ１０１の対応するＴＭＳピン１０１ｂ，ＴＲＳＴピン１０１ｃおよびＴＤＯ２ピン１０１ｄに接続される。
【００９２】
前段側の半導体回路チップ組立体８１の出力部接続端子８６Ａは、後段側の半導体回路チップ組立体８１の信号線ＴＤＩに対応する入力部接続端子８３Ａに順次接続される。また第１段目の半導体回路チップ組立体８１の信号線ＴＤＩは、コネクタ１０１の対応するＴＤＩピン１０１ｅに接続される。最上段の半導体回路チップ組立体８１の信号線ＴＤＯは、無接続とする。
【００９３】
このように半導体装置８２では、各コントローラ８０を連鎖状に接続する。以後、この連鎖状に接続することを、デイジーチェーンと記載する場合がある。半導体装置８２において、コネクタ１０１を介して、ＪＴＡＧテスターによってコントローラ８０を制御することによって、全ての半導体回路チップ組立体８１に対して一斉に、バウンダリスキャンテストが行うことができる。
【００９４】
次に、前述した識別データの設定方法について説明する。
図４は、コントローラ８０の記憶手段８５に識別データを設定する動作を示すフローチャートである。ステップＳ０で、半導体装置８２に外部のＪＴＡＧテスターが接続されるとステップＳ１に移る。ステップＳ１では、入力部８６から信号線ＴＭＳ，ＴＣＫを用いることによって、または信号線ＴＲＳＴの信号レベルをＬレベルとすることによって、コントローラ８０の制御手段８４をリセットする。バウンダリスキャンでは、制御手段８４がどのような状態であっても、信号線ＴＭＳの信号レベルをＨレベルとし、この状態を５クロックの間保つことによって、制御手段８４をリセットすることができる。
【００９５】
次にステップＳ２に移り、信号線ＴＭＳ，ＴＣＫと用いて、制御手段８４に動作命令を入力するための命令であるコマンドセット命令を入力して、ステップＳ３に移る。
【００９６】
ステップＳ３では、信号線ＴＤＩ，ＴＣＫを用いて、積層される半導体回路チップに設けられるコントローラ８０の制御手段８４には、記憶手段８５に識別データを記憶させるための識別コードセット命令を与える動作命令を与える。また積層されない半導体回路チップに設けられるコントローラ８０の制御手段８４には、命令をスキップする命令スキップコマンド（ｂｙｐａｓｓ命令）を与える。
【００９７】
次にステップＳ４に移り、信号線ＴＭＳ，ＴＣＫを用いて、制御手段８４にデータを入力するための動作命令であるデータセットコマンドを入力して、ステップＳ５に移る。
【００９８】
ステップＳ５では、信号線ＴＤＩ，ＴＣＫを用いて、積層される各半導体回路チップに設けられるコントローラ８０に識別データを送り、ステップＳ６に移り、動作を終了する。ステップ５では、識別データとして、積層された半導体回路チップに設けられるコントローラ８０の記憶手段８５に記憶されるデータが、それぞれ異なる値を持つようにデイジーチェーンのデータ線である信号線ＴＤＩ，ＴＤＯを通して与える。たとえば、最上段の半導体回路チップに設けられる記憶手段８５には、識別データとして「０」を、さらに、最上段から１つ下の半導体回路チップに設けられる記憶手段８５には、識別データとして「１」を与える。また最上段からｍ（ｍは、２以上の整数）番目の半導体回路チップに設けられる記憶手段８５には、識別データとして「ｍ」を与える。
【００９９】
積層される半導体回路チップ組立体８１のコントローラ８０と、積層されない通常の半導体装置（図示せず）に設けられる通常のコントローラとが、デイジーチェーンを構成する場合であっても、積層される半導体回路チップの個数、および積層される半導体回路チップから成る積層モジュールまでに設けられる通常のコントローラの数は、予め分かっているので、積層される半導体回路チップに設けられる記憶手段８５に与えられる識別データの作成には問題はない。
【０１００】
さらに、積層される半導体回路チップ組立体８１のコントローラ８０によって構成されるデイジーチェーンの後に、さらに別のデバイスのコントローラが接続される場合であっても、積層される半導体回路チップ組立体８１に設けられる記憶手段８５に識別データが記憶されていない場合、データ導出部８９の出力は、Ｈレベルで固定され、コントローラ８０が有する制御手段８４に対しては、命令をスキップする命令が与えられるので、問題にならない。
【０１０１】
以上のフローチャートによって、積層される半導体回路チップに設けられるコントローラ８０に、識別データを記憶させることができる。
【０１０２】
記憶手段８５に識別データが記憶されていないコントローラ８０では、出力部８６から出力されるデータがバウンダリスキャンの出力であり、データ導出部８９の信号線ＴＤＯ２は、Ｈレベルの信号を出力する。
【０１０３】
積層された半導体回路チップ組立体８１のうち、最上段の半導体回路チップの識別データと同じ識別データ、前述した例では「０」が与えられたコントローラ８０は、出力部８６から出力されるデータと同一のデータをデータ導出部ＴＤＯ２から出力するように設定が変更される。また最上段の半導体回路チップの識別データとは異なる識別データが与えられたコントローラ８０は、データ導出部ＴＤＯ２から切り離される。
【０１０４】
バウンダリスキャンのデイジーチェーン上に複数の積層モジュールがある場合には、図４に示す動作手順を繰り返して、順々に設定していけばよい。
【０１０５】
図５は、コントローラ８０を半導体回路チップに設けて形成される半導体回路チップ組立体８１の配線パターンの一部を示す斜視図である。半導体回路チップ組立体８１は、第１〜第３の貫通電極１０３〜１０４を有する。説明のため、図４では、半導体回路チップ組立体８１を貫通する第１〜第３の貫通導線１０３〜１０５と、この第１〜第３の貫通導線１０３〜１０５と半導体回路チップ組立体８１の接続端子８３Ａ，８６Ａ，８９Ａまでの配線のみを図示し、半導体回路チップおよび層間絶縁膜などは図示しない。第１〜第３の貫通電極１０３〜１０５は、半導体回路チップ組立体８１の積層方向、すなわち図４の矢符Ａ方向に、半導体回路チップ組立体８１を貫通する。また、ここではフェースアップで半導体回路チップ組立体８１を積層する場合について示している。
【０１０６】
半導体回路チップ組立体８１の一表面には、入力部８３の端子である入力部接続端子８３Ａと、出力部８６の端子である出力部接続端子８６Ａと、データ導出部８９であるデータ導出部接続端子８９Ａが形成される。入力部接続端子８３Ａは、信号線ＴＤＩの端子１１１、および信号線ＴＣＫの端子１１３である。信号線ＴＣＫ，ＴＭＳ，ＴＲＳＴをそれぞれ接続する配線は、同様であるので、ここでは信号線ＴＣＫを接続する配線のみを示す。出力部接続端子８６Ａは、信号線ＴＤＯの端子１１２である。データ導出部接続端子８９Ａは、信号線ＴＤＯ２の端子１１４である。
【０１０７】
第１の貫通電極１０３の一端部は、信号線ＴＤＩの端子１１１に第１の接続線１１５を介して相互に接続される。第１の接続線１１５は、半導体回路チップ組立体８１の一表面に形成される。第１の接続端子１１６は、積層される半導体回路チップ組立体８１の第１の貫通電極１０３の他端部と相互に接続される。
第１の貫通電極１０３の一端部の上方には、層間絶縁膜を介して、積層される半導体回路チップ８１と接続される第１の接続端子１１６が形成される。信号線ＴＤＯの端子１１２は、層間絶縁膜を挟んで第１の接続線１１５に積層される第２接続線１１７を介して、第１の接続端子１１６と相互に接続される。
【０１０８】
第２の貫通電極１０４の一端部は、信号線ＴＣＫの端子１１３に第３の接続線１１８を介して相互に接続される。第３の接続線１１８は、半導体回路チップ組立体８１の一表面に形成される。第２の貫通電極１０４の一端部には、積層される半導体回路チップ８１と接続される第２の接続端子１１９が形成される。第２の接続端子１１９は、積層される半導体回路チップ組立体８１の第２の貫通電極１０４の他端部と相互に接続される。
【０１０９】
第３の貫通電極１０５の一端部は、信号線ＴＤＯ２の端子１１４に第４の接続線１２１を介して相互に接続される。第４の接続線１２１は、半導体回路チップ組立体８１の一表面に形成される。第３の貫通電極１０５の一端部には、積層される半導体回路チップ８１と接続される第３の接続端子１２２が形成される。第３の接続端子１２２は、積層される半導体回路チップ組立体８１の第３の貫通電極１０５の他端部と相互に接続される。
【０１１０】
このように配線を設けることによって、半導体回路チップ組立体８１の外部から入力されるデータは、第１の貫通電極１０３を通り、第１の接続線１１５を経由して信号線ＴＤＩの端子１１１に伝えられる。信号線ＴＤＯから出力されるデータは、端子１１２から第２の接続線１１７を介して、第１の接続端子１１６から積層される半導体回路チップ組立体８１に伝えられる。また信号線ＴＣＫの端子１１２は、共通のバスラインに接続され、信号線ＴＤＯ２の端子１１４は共通のバスラインに接続される。
【０１１１】
図４に示す配線を形成して、半導体回路チップ組立体８１を積層すると、上下の半導体回路チップ組立体８１をずらさないで積み重ねることができるので、半導体装置８２を可及的小形に形成することができる。
【０１１２】
以上のように、コントローラ８０を用いて半導体回路チップ組立体８１を構成すると、図４に示す１つの配線パターンのみで、バウンダリスキャンテストを実施するためのデイジーチェーンを形成することができる。したがって、同一の半導体回路チップを積層する際に半導体回路チップ組立体８１を作り分ける必要が生じない。つまり半導体回路チップ組立体８１を同一のウエハプロセスによって形成することができるので、この半導体回路チップ組立体８１を形成する手間が低減される。また半導体装置８２を形成する場合に、同じ半導体回路チップ組立体８１を積層するので、積層する順番などを考慮する必要がなく、工程が容易となる。
【０１１３】
本実施の形態では、半導体回路チップ組立体８１をフェースアップで積層する場合について述べたが、半導体回路チップ組立体８１は、フェースダウンで積層してもよい。この場合図４において、前述した信号線ＴＤＩの端子１１１を、信号線ＴＤＯの端子とし、信号線ＴＤＯの端子１１２を、信号線ＴＤＩの端子とすればよい。
【０１１４】
図６は、本発明のさらに他の実施の形態のバウンダリスキャンコントローラ１３０を示すブロック図である。バウンダリスキャンコントローラ１３０は、入力部８３、制御手段８４、記憶手段８５、出力部８６、固定データ保持手段８７、比較手段８８およびデータ導出部８９Ａを含む。バウンダリスキャンコントローラ１３０と、前述した図１に示すバウンダリスキャンコントローラ８０とは、データ導出部８９Ａの構成のみが異なるので、同様な部分には同様の符号を付して、説明を省略する。以後、バウンダリスキャンコントローラ１３０を単にコントローラ１３０と記載する場合がある。
【０１１５】
データ導出部８９Ａは、トライステートバッファ９４と、プルアップ手段１３１と、信号線ＴＤＯ２を有する。トライステートバッファ９４は、比較手段８８と、出力部８６である信号線ＴＤＯと相互に接続される。トライステートバッファ９４は、比較手段８８から出力される比較結果情報が、識別データと固定データとが一致することを示す場合は、出力部８６から出力されるデータと同一のデータを出力する。トライステートバッファ９４の入力端子は、信号線ＴＤＯと相互に接続され、出力端子は信号線ＴＤＯ２と相互に接続される。
【０１１６】
一方、トライステートバッファ９４は、比較手段８８から出力される比較結果情報が、識別データと固定データとが一致しないことを示す場合には、入力されるデータの出力が禁止される。
【０１１７】
プルアップ手段１３１は、信号線ＴＤＯ２および電源に接続され、信号線ＴＤＯ２に対して、プラス（＋）側電源から微弱な電流を常に与えて、信号線ＴＤＯ２を弱いプルアップとする。これによって、トライステートバッファ９４の出力が禁止されている時でも、信号線ＴＤＯ２の信号レベルは、予め定める信号レベルになる。予め定める信号レベルとは、ハイ（Ｈ）レベルである。
【０１１８】
また、プルアップ手段１３１から信号線ＴＤＯ２に供給する電流は微弱であるので、トライステートバッファ９４もしくは半導体回路チップ制御装置８１の外部のデバイスからロー（Ｌ）レベルの信号を与えられた場合には、信号線ＴＤＯ２の信号レベルは、Ｌレベルとなる。
【０１１９】
弱いプルアップ手段１３を実現するには、たとえば、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）回路を用いる場合、プラス（＋）側電源（Ｖｃｃ）と出力の間に高抵抗を挿入することによって実現可能であり、ＣＭＯＳ（Ｃｏｎｔｅｍｐｏｒａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いる場合には、プラス（＋）側電源（Ｖｄｄ）と出力の間に、ドレイン−ソース間の抵抗の高いＰチャネルトランジスタがオン状態になるようにゲート電圧を設定して挿入することによって実現可能である。前記ゲート電圧は、−側電源に固定すればよい。
【０１２０】
万一、コントローラもしくは半導体回路チップそのものが不良で、信号線ＴＤＯ２からマイナス（−）レベルの信号を出力した場合には、電源が短絡して積層される他の半導体回路チップにまで影響が及ぶ可能性があるが、信号線ＴＤＯ２を弱いプルアップとすることによって、このような不具合を防止することができる。
【０１２１】
また、コントローラ１３０では、前述のコントローラ８０と比較して、回路構成を簡単にすることができ、小形化を図ることができる。
【０１２２】
コントローラ１３０を有する半導体回路チップ組立体および、半導体回路チップ組立体を複数積層して構成される半導体装置は、前述した半導体回路チップ組立体８１および半導体装置８２と同様である。また、識別データの設定方法も前述の実施の形態のコントローラ８０の場合と同様である。
【０１２３】
図７は、本発明のさらに他の実施の形態のバウンダリスキャンコントローラ１４０を示すブロック図である。バウンダリスキャンコントローラ１４０は、入力部８３、制御手段８４、記憶手段８５、出力部８６、固定データ保持手段８７、比較手段８８およびデータ導出部８９Ｂを含む。バウンダリスキャンコントローラ１４０と、前述した図１および図５に示すバウンダリスキャンコントローラ８０，１３０とは、データ導出部８９Ｂの構成のみが異なるので、同様な部分には同一の符号を付して、説明を省略する。以後、バウンダリスキャンコントローラ１４０を単にコントローラ１４０と記載する場合がある。
【０１２４】
本実施の形態では、データ導出部２９は、トライステートバッファ９４と、プルアップ手段１３１と、信号線ＴＤＯ２を有する。プルアップ手段１３１は、記憶手段８５、信号線ＴＤＯ２および電源に接続され、記憶手段８５に識別データが記憶されていない場合、信号線ＴＤＯ２に対して、プラス（＋）側電源から微弱な電流を常に与えて、信号線ＴＤＯ２を弱いプルアップとする。これによって、トライステートバッファ９４の出力が禁止されている時でも、信号線ＴＤＯ２の信号レベルは、予め定める信号レベルになる。予め定める信号レベルとは、ハイ（Ｈ）レベルである。
【０１２５】
またプルアップ手段１３１は、記憶手段８５に識別データが記憶されている場合、信号線ＴＤＯ２のプルアップを禁止する。これによって、トライステートバッファ９４から出力される信号レベルがＬレベルである場合に、プルアップ手段１３１を介してプラス（＋）側電源から信号線ＴＤＯ２に流れも電流を無くすことができ、消費電力を低減することができる。
【０１２６】
プルアップ手段１３１による信号線ＴＤＯ２のプルアップを禁止するには、たとえば、ＴＴＬ回路を用いる場合、プラス（＋）側電源（Ｖｃｃ）と出力との間に高抵抗を挿入し、かつ挿入した高抵抗との間にトランジスタを挿入することによって実現可能である。前記トランジスタは、たとえばＰＮＰトランジスタによって実現される。ＣＭＯＳを用いる場合には、プラス（＋）側電源（Ｖｄｄ）と出力の間に挿入した抵抗の高いＰチャネルトランジスタのゲートを制御することで実現可能である。
【０１２７】
コントローラ１４０を有する半導体回路チップ組立体および、半導体回路チップ組立体を複数積層して構成される半導体装置は、前述した半導体回路チップ組立体８１および半導体装置８２と同様である。また、識別データの設定方法も前述の実施の形態のコントローラ８０の場合と同様である。
【０１２８】
本実施の各形態のコントローラ８０，１３０，１４０の記憶手段８５には、半導体回路チップ毎の識別データが記憶されるので、この識別データによって、半導体装置８２に設けられる半導体回路チップを識別することができる。
【０１２９】
本発明のさらに他の実施の形態のバウンダリスキャンコントローラでは、上述したバウンダリスキャンコントローラ８０，１３０，１４０のうちのいずれか１つを有する半導体回路チップ組立体に、記憶手段８５に記憶される識別データによって信号線を選択する信号選択手段１５０を設ける構成としてもよい。
【０１３０】
図８は、信号選択手段１５０を示すブロック図である。信号選択手段１５０には、外部から信号を入力しまたは外部へ信号を出力する複数の信号線１５１が接続される。信号選択手段１５０は、複数の信号線１５１の中から、識別データに対応する信号線１５１を内部信号線１５２に接続する。前述したバウンダリスキャンコントローラ８０，１３０，１４０において、たとえば、信号線１５１を積層する半導体回路チップ組立体の数だけ各半導体回路チップ組立体に追加して形成する。
【０１３１】
図１、図６および図７に示すように、記憶手段８５に記憶される識別データを取出す識別データ取出し線１５３をコントローラ８０，１３０，１４０に設け、識別データを信号選択手段１５０に入力する。信号選択手段１５０では、追加された信号線１５１の内、対応する信号線を選択することによって、半導体回路チップ毎の動作を指示することが可能となる。
【０１３２】
たとえば信号線１５１を、チップ選択信号（略称ＣＳ）線とすると、それぞれの半導体回路チップ組立体に、独立にチップ選択信号を供給できるようになり、チップ選択信号を用いて、積層された半導体回路チップの識別が可能となる。
【０１３３】
前述したバウンダリスキャンコントローラ８０，１３０，１４０のうちいずれか１つが設けられる半導体回路チップは、たとえばメモリチップであり、半導体装置は、たとえばメモリモジュールである。
【０１３４】
本発明のさらに他の実施の形態では、メモリチップにバウンダリスキャンコントローラ８０，１３０，１４０のうちいずれか１つが設けられるメモリチップ組立体に、メモリチップを選択するメモリチップ選択手段１６０を設ける構成としてもよい。
【０１３５】
図９は、メモリチップ組立体に設けられるメモリチップ選択手段１６０を示す図である。メモリチップ組立体は、メモリチップのアドレス線に追加して形成される追加アドレス線１６１と、メモリチップを選択するため選択信号を入力する選択信号線１６２と、メモリチップ選択手段１６０とを含む。
【０１３６】
メモリチップ組立体には、積層されるメモリチップと同じ数だけ追加アドレス線１６１を形成する。またメモリチップ組立体には、選択信号線１６２を形成する。
【０１３７】
メモリチップ選択手段１６０は、記憶手段２５に記憶される識別データと、追加したアドレス線１６１のアドレスとを比較するアドレス比較手段１６３と、アドレス比較手段１６３の比較結果情報と選択信号線１６２から入力される信号とに基づいて、動作許可情報を出力する動作許可情報出力手段１６４とを含む。
【０１３８】
アドレス比較手段１６３は、記憶手段２５および追加したアドレス線１６１と相互に接続され、識別データと追加したアドレス線１６１のアドレスとを比較する。アドレス比較手段１６３は、識別データが前記アドレス線１６１のアドレスと一致する場合には、一致することを示す比較結果情報を出力する。
【０１３９】
動作許可情報出力手段１６４は、比較回路１６３からの比較結果情報を入力し、この比較結果情報が、識別データとアドレス線１６１のアドレスとが一致することを示すものである場合であり、かつメモリチップを選択する選択信号が選択信号線１６２から入力されている場合に、メモリチップの動作を許可する動作許可情報を出力する。
【０１４０】
このように、メモリチップ組立体に設けられる記憶手段２５に記憶される識別データをアドレスとして用いることができる。したがって、選択信号線１６２から同一の選択信号が入力される場合であっても、積層されるメモリチップ毎にアドレスが異なることによって、メモリチップを選択して動作させることができる。したがって、必要なメモリチップのみを選択して動作させることができる。
【０１４１】
本発明のさらに他の実施の形態では、メモリチップにバウンダリスキャンコントローラ８０，１３０，１４０のうちいずれか１つが設けられるメモリチップ組立体に、データ線を選択するデータ線選択手段１７０を設ける構成としてもよい。
【０１４２】
図１０は、メモリチップ組立体に設けられるデータ線選択手段１７０を示す図である。メモリチップ組立体は、メモリチップのデータ線に追加して形成され、前記データ線の数よりも多い追加データ線１７２と、追加データ線１７２を選択してメモリチップのデータ線１７１に接続するデータ線選択手段１７０とを含む。
【０１４３】
データ線は、入出力端子であるが、ＯＥ（出力イネーブル）端子や、ＲＷ（読み書き指定）などの状態で出力として動作しているか入力として動作しているか特定できるため、入力のデータセレクタと出力のデータセレクタを独立に設けてもよいし、データセレクタに双方向性のものを用いれば、入出力の端子であっても図示される接続で実現できる。
【０１４４】
メモリチップ組立体には、メモリチップのデータ線の数よりも多い追加データ線１７２が形成される。データ線選択手段１７０は、複数のデータセレクタ１７３を有する。各データセレクタ１７３には、それぞれ記憶手段２５から識別データが入力される。各データセレクタ１７３は、複数の追加データ線１７２と、メモリチップの１つのデータ線１７１とに接続され、識別データに基づいて、追加データ線１７２を選択して、メモリチップのデータ線１７１に接続することができる。
【０１４５】
このように、識別データによって追加データ線１７２を選択することができるので、たとえば８ビットバスに対応するメモリチップを４つ積層したメモリモジュールを３２ビットバスに対応するメモリとして使用することができる。つまり３２ビットバスからの入力を、識別データによって選択して、積層される４つのメモリチップに振り分けることができる。したがって、複数のメモリチップを積層して、少ないスペースで大容量のメモリモジュールを容易に構成することができる。
【０１４６】
さらに本発明のさらに他の実施の形態では、メモリチップ組立体に、アドレス線およびデータ線を追加して、前述した図９に示すメモリチップ選択手段１６０、および図１０に示すデータ線選択手段１７０とを組合せて構成してもよい。
【０１４７】
【発明の効果】
以上のように本発明によれば、固定データ保持手段に保持される固定データおよび記憶手段に記憶される識別データが同一である場合と、同一でない場合とで、データ導出部から出力されるデータを異ならせることができる。
【０１４８】
バウンダリスキャンテストは、複数のバウンダリスキャンコントローラを連結したデイジーチェーンに対して行われる。本発明のバウンダリスキャンコントローラでは、固定データとして、最上段の半導体回路チップの識別データを固定データ保持手段に保持させることによって、最上段のバウンダリスキャンコントローラだけ、データ導出部から出力されるデータを、他のデータ導出部から出力されるデータと異ならせることができる。
【０１４９】
したがって、最上段の半導体回路チップに設けられるバウンダリスキャンコントローラの出力部は、無接続状態として、各バウンダリスキャンコントローラのデータ導出部は、同一のバスラインに接続することができる。つまり、同一のバスラインに接続されるデータ導出部のうち、最上段以外の半導体回路チップに設けられるバウンダリスキャンコントローラのデータ導出部をバスラインから切断した状態とすることができる。これによって、バウンダリスキャンコントローラを備える同一の半導体回路チップ組立体を積層して、半導体装置を構成することができる。
【０１５０】
また本発明によれば、記憶手段に識別データが記憶され、比較情報が識別データおよび固定データが一致することを示す場合、データ導出部は、出力部が出力するテスト結果データと同一のデータを出力する。したがって、データ導出部から詳細なテスト結果データを得ることができ、接続不良の詳細な場所を特定することができる。
【０１５１】
また本発明によれば、記憶手段に識別データが記憶されていない場合、データ導出部は、その出力を予め定める信号レベルに維持する。予め定める信号レベルとは、たとえばＨレベルの状態である。これによって、データ導出部の出力側が回路に接続されていても、実質上、前記回路から切り離された状態とすることができる。
【０１５２】
また本発明によれば、半導体回路チップ組立体を同一のウエハプロセスによって形成することができるので、この半導体回路チップ組立体を形成する手間が低減される。また半導体装置を形成する場合に、同じ半導体回路チップ組立体を積層するので、積層する順番などを考慮する必要がなく、装置の形成が容易となり、製造コストが低減する。
【０１５３】
また本発明によれば、メモリチップの選択する選択信号が入力されたとしても、追加アドレス線に対応するデータと記憶手段に記憶される識別データとが一致しないと、許可手段によってメモリチップの動作が許可されない。したがって、同一の選択信号を入力したとしても、許可手段は１つのメモリチップの動作のみを許可することができるので、積層されるメモリチップごとに動作させることができる。
【０１５４】
また本発明によれば、選択手段は、記憶手段に記憶される識別データによって追加データ線を選択して、メモリチップのデータ線に接続するので、積層されるメモリチップ毎に追加データ線を割当てることができる。したがって、１つのメモリチップに対応するバスラインよりも多いバスラインに接続してメモリチップを動作させることができる。これによって、メモリチップの種類を増やさなくても、メモリチップ組立体を積層して大容量メモリモジュールを構成することができる。
【０１５５】
また本発明によれば、記憶手段に記憶される識別データによって各半導体回路チップを個別に認識することができる。したがって、識別データを用いることによって、半導体回路チップを個別に管理することができる。
【０１５６】
また本発明によれば、記憶手段に記憶される識別データに基づいて選択した半導体回路チップに動作を行わせるので、積層される半導体回路チップを個別に動作させることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態であるバウンダリスキャンコントローラ８０を示すブロック図である。
【図２】バウンダリスキャンコントローラ８０を半導体回路チップに設けて構成される半導体回路チップ組立体８１を示すブロック図である。
【図３】半導体回路チップ組立体８１を複数積層して構成される半導体装置８２を示すブロック図である。
【図４】コントローラ８０の記憶手段８５に識別データを設定する動作を示すフローチャートである。
【図５】コントローラ８０を半導体回路チップに設けて形成される半導体回路チップ組立体８１の配線パターンの一部を示す斜視図である。
【図６】本発明のさらに他の実施の形態のバウンダリスキャンコントローラ１３０を示すブロック図である。
【図７】本発明のさらに他の実施の形態のバウンダリスキャンコントローラ１４０を示すブロック図である。
【図８】信号選択手段１５０を示すブロック図である。
【図９】メモリチップ組立体に設けられるメモリチップ選択手段１６０を示す図である。
【図１０】メモリチップ組立体に設けられるデータ線選択手段１７０を示す図である。
【図１１】テープキャリア１を用いてチップ２を積層した半導体装置を示す斜視図である。
【図１２】表裏を貫通する電極を持つチップを積層して構成される半導体装置を説明するための図である。
【図１３】表裏を貫通する電極を持つチップを積層して構成される半導体装置を説明するための図である。
【図１４】表裏を貫通する電極を持つチップを積層して構成される半導体装置を説明するための図である。
【図１５】バウンダリンスキャンテストの手法を説明するための図である。
【図１６】バウンダリンスキャンテストの手法を説明するための図である。
【図１７】図１６に示す積層モジュール５０におけるチップ組立体の配線パターンを示す斜視図である。
【図１８】図１６に示す積層モジュール５０におけるチップ組立体の配線パターンを示す斜視図である。
【符号の説明】
８０，１３０，１４０  バウンダリスキャンコントローラ
８１  半導体回路チップ組立体
８２  半導体装置
８３  入力部
８４  制御手段
８５  記憶手段
８６  出力部
８７  固定データ保持手段
８８  比較手段
８９  データ導出部
１６０  メモリチップ選択手段
１６１  追加アドレス線
１７０  データ線選択手段
１７１  追加データ線
【図１】
2004264057.tif 000003
【図２】
2004264057.tif 000004
【図３】
2004264057.tif 000005
【図４】
2004264057.tif 000006
【図５】
2004264057.tif 000007
【図６】
2004264057.tif 000008
【図７】
2004264057.tif 000009
【図８】
2004264057.tif 000010
【図９】
2004264057.tif 000011
【図１０】
2004264057.tif 000012
【図１１】
2004264057.tif 000013
【図１２】
2004264057.tif 000014
【図１３】
2004264057.tif 000015
【図１４】
2004264057.tif 000016
【図１５】
2004264057.tif 000017
【図１６】
2004264057.tif 000018
【図１７】
2004264057.tif 000019
【図１８】
2004264057.tif 000020