(57)【要約】【課題】リーク電流を低減できる半導体装置及びその製造方法を提供すること。【解決手段】第１半導体層１０上に形成された、凸型の第２半導体層１４と、前記第２半導体層１４に接し、且つ前記第２半導体層１４を介在して互いに対面するように前記第１半導体層１０上に形成された第３、第４半導体層１２、１３と、前記第２半導体層１４にゲート絶縁膜１５を介在して接し、前記第２半導体層１４中にチャネルを形成するゲート電極１６と、前記第３、第４半導体層１２、１４の直下に位置する前記第１半導体層１０中に形成された絶縁膜ＳＴＩとを具備する。【選択図】    図３
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【特許請求の範囲】
【請求項１】
第１半導体層上に形成された、凸型の第２半導体層と、
前記第２半導体層に接し、且つ前記第２半導体層を介在して互いに対面するように前記第１半導体層上に形成された第３、第４半導体層と、
前記第２半導体層にゲート絶縁膜を介在して接し、前記第２半導体層中にチャネルを形成するゲート電極と、
前記第３、第４半導体層の直下に位置する前記第１半導体層中に形成された絶縁膜と
を具備することを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記第１半導体において、前記第２半導体層の直下に位置する領域を取り囲むようにして形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成された、凸型の第２半導体層と、
前記第２半導体層に接し、且つ前記第２半導体層を介在して互いに対面するように前記絶縁膜上に形成された第３、第４半導体層と、
前記第２半導体層にゲート絶縁膜を介在して接し、前記第２半導体層中にチャネルを形成するゲート電極と、
前記第２半導体層直下に形成され、前記第１半導体層と前記第２半導体層とを電気的に接続する接続領域と
を具備することを特徴とする半導体装置。
【請求項４】
前記接続領域は、前記絶縁膜によって前記第３、第４半導体層と離隔されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記接続領域においては、前記第２半導体層直下における一部領域の前記絶縁膜が除去され、該絶縁膜が除去された領域に、第５半導体層が形成されている
ことを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記第３、第４半導体層は、前記絶縁膜によって前記第１半導体層と離隔されている
ことを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【請求項７】
前記ゲート電極は、前記第３、第４半導体層が対面する方向と直交する方向で、前記第２半導体層を介在して互いに対面するように形成されている
ことを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
【請求項８】
前記第１半導体層上に形成され、ストレージノード電極が前記第３、第４半導体層のいずれか一方に電気的に接続されたセルキャパシタを更に備える
ことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項９】
前記セルキャパシタは、前記第１半導体層内に形成されたトレンチと、
前記トレンチ内部を、キャパシタ絶縁膜を介在して埋め込む前記ストレージノード電極と、
前記第１半導体層内における前記トレンチ周囲の領域に形成されたプレート電極と
を具備することを特徴とする請求項８記載の半導体装置。
【請求項１０】
第１半導体層上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に、前記第１半導体層に達するホールを形成する工程と、
前記第１絶縁膜上及び前記ホール内に第２半導体層を形成する工程と、
前記第２半導体層の一部が前記ホールを被覆するように、前記第２半導体層を柱状の形状にパターニングする工程と、
前記第２半導体層の側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記第１絶縁膜上に第３半導体層を形成する工程と、
前記第３半導体層を、前記第２半導体層においてチャネル領域となるべき領域の側面上に残存するようにパターニングして、ゲート電極を形成する工程と、
前記第２半導体層において、前記第１絶縁膜上に位置する領域内に、ソース・ドレイン領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１１】
前記ホールを形成する工程の後、
前記第１絶縁膜上及び前記ホール内に、前記ホール内を完全には埋め込まないようにして第２絶縁膜を形成する工程と、
前記第２絶縁膜の一部を除去して、前記第２絶縁膜を前記ホールの側壁に残存させつつ、前記ホール底部に前記第１半導体層を露出させる工程と
を更に備えることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２半導体層を形成する工程の後、
前記第２半導体層から前記第１半導体層に達するトレンチを形成する工程と、
前記トレンチ周囲の前記第１半導体層内の一部領域内に、プレート電極を形成する工程と、
前記トレンチ内壁にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内にストレージノード電極を形成して、前記トレンチ内部を埋め込む工程と、
を更に備え、前記ソース・ドレイン領域を形成する工程の後、
前記ソース領域と前記ストレージノード電極とを電気的に接続するコンタクトプラグを形成する工程を更に備え、
前記第２半導体層を柱状の形状にパターニングする工程において、前記第２半導体層は、前記第２半導体層においてソース領域が形成されるべき領域が、前記トレンチに接するようにパターニングされる
ことを特徴とする請求項１０または１１記載の半導体装置の製造方法。
【請求項１３】
第１半導体層上に第１絶縁膜及び第２半導体層が順次形成された基板に、前記第２半導体層及び前記第１絶縁膜を貫通するホールを形成して、該ホール底部に前記第１半導体層を露出させる工程と、
前記第２半導体層上及び前記ホール内に第３半導体層を形成する工程と、
前記第３半導体層の一部が前記ホールを被覆するように、前記第２、第３半導体層を柱状の形状にパターニングする工程と、
前記第２、第３半導体層の側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記第１絶縁膜上に第４半導体層を形成する工程と、
前記第４半導体層を、前記第２、第３半導体層においてチャネル領域となるべき領域の側面上に残存するようにパターニングして、ゲート電極を形成する工程と、
前記第２、第３半導体層において、前記第１絶縁膜上に位置する領域内に、ソース・ドレイン領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１４】
前記ホールを形成する工程の後、
前記第２半導体層上及び前記ホール内に、前記ホール内を完全には埋め込まないようにして第２絶縁膜を形成する工程と、
前記第２絶縁膜の一部を除去して、前記第２絶縁膜を前記ホールの側壁に残存させつつ、前記ホール底部に前記第１半導体層を露出させる工程と
を備えることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第３半導体層を形成する工程の後、
前記第３半導体層から前記第１半導体層に達するトレンチを形成する工程と、
前記トレンチ周囲の前記第１半導体層内の一部領域内に、プレート電極を形成する工程と、
前記トレンチ内壁にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内にストレージノード電極を形成して、前記トレンチ内部を埋め込む工程と、
を更に備え、前記ソース・ドレイン領域を形成する工程の後、
前記ソース領域と前記ストレージノード電極とを電気的に接続するコンタクトプラグを形成する工程を更に備え、
前記第２、第３半導体層を柱状の形状にパターニングする工程において、前記第２、第３半導体層は、前記第２、第３半導体層においてソース領域が形成されるべき領域が、前記トレンチに接するようにパターニングされる
ことを特徴とする請求項１３または１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関する。例えば、フィン型のＭＯＳトランジスタに関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化には目覚ましいものがある。しかし、微細化に伴って、プレーナ型のＭＯＳトランジスタは、その性能向上が物理的な限界に直面している。そこで、プレーナ型のＭＯＳトランジスタの限界を打破すべく、フィン型のＭＯＳトランジスタ（ダブルゲートＭＯＳトランジスタ）が提唱されている（例えば特許文献１参照）。
【０００３】
図５４は、特許文献１記載のフィン型のＭＯＳトランジスタの断面図であり、特に電流経路に沿った方向の断面図である。図示するように、半導体基板（ウェル領域）１００中に形成された絶縁膜１１０によって取り囲まれた素子領域ＡＡ上に、フィン型の半導体層（チャネル領域）１２０が形成されている。また、チャネル領域１２０を介在して互いに対面するように、ソース層１３０及びドレイン層１４０が、ウェル領域１００上に形成されている。そして、チャネル領域１２０の上面上に、ゲート電極１５０が形成されている。
【０００４】
上記構成のフィン型ＭＯＳトランジスタであると、プレーナ型に比べて、電流供給能力を向上できると共に、ゲート幅の更なる微細化が実現できる。更に、チャネル領域１２０の周囲をゲート電極１５０が取り囲んでいる。従って、チャネル領域１２０を介して流れるリーク電流の制御が容易となり、ＭＯＳトランジスタの信頼性を向上できるという利点がある。
【０００５】
【特許文献１】
特開平８−１３９３２５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のフィン型ＭＯＳトランジスタであっても、リーク電流の制御性に関する問題が全て解決されたわけではない。前述のように、フィン型ＭＯＳトランジスタであると、チャネル領域１２０を介して流れるリーク電流の制御は容易である。しかし、図５４に示すように、ウェル領域１００を介して流れるリーク電流の制御は困難であった。これは、ゲート電極１５０によるウェル領域１００を流れる電流の制御性が悪いためである。この問題を解決するには、チャネル領域１２０下部のウェル領域１００の不純物濃度を高くする等の方法がある。しかし、この方法はソース層１３０及びドレイン層１４０とウェル領域１００との間の容量が増加する等、性能劣化の原因となる。従って、好ましい方法とは言えない。このように、従来のフィン型ＭＯＳトランジスタは、プレーナ型と同様の問題点を有している。
【０００７】
この発明は、上記事情に鑑みてなされたもので、リーク電流を低減できる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、第１半導体層上に形成された、凸型の第２半導体層と、前記第２半導体層に接し、且つ前記第２半導体層を介在して互いに対面するように前記第１半導体層上に形成された第３、第４半導体層と、前記第２半導体層にゲート絶縁膜を介在して接し、前記第２半導体層中にチャネルを形成するゲート電極と、前記第３、第４半導体層の直下に位置する前記第１半導体層中に形成された絶縁膜とを具備することを特徴としている。
【０００９】
上記構成の半導体装置であると、第３、第４半導体層直下に絶縁膜が形成されている。従って、フィン型ＭＯＳトランジスタにおいて、ソース領域から半導体基板を介してドレイン領域に流れるリーク電流の電流経路が存在しない。従って、ゲート電位では制御し難い上記パスを流れるリーク電流が流れることを抑制出来る。その結果、フィン型ＭＯＳトランジスタの動作信頼性を向上できる。
【００１０】
更に、第２半導体層が第１半導体層に接している。従って、チャネル領域に電位を与えることが出来、ＳＯＩ基板を用いた場合であっても、基板浮遊効果が生じることを抑制できる。
【００１１】
更に、この発明の一態様に係る半導体装置は、第１半導体層上に形成された絶縁膜と、前記絶縁膜上に形成された、凸型の第２半導体層と、前記第２半導体層に接し、且つ前記第２半導体層を介在して互いに対面するように前記絶縁膜上に形成された第３、第４半導体層と、前記第２半導体層にゲート絶縁膜を介在して接し、前記第２半導体層中にチャネルを形成するゲート電極と、前記第２半導体層直下に形成され、前記第１半導体層と前記第２半導体層とを電気的に接続する接続領域とを具備することを特徴としている。
【００１２】
上記構成の半導体装置であると、第２半導体層直下に接続領域が形成され、その他の領域には絶縁膜が形成されている。従って、フィン型ＭＯＳトランジスタにおいて、ソース領域から半導体基板を介してドレイン領域に流れるリーク電流の電流経路が存在しない。従って、ゲート電位では制御し難い上記パスを流れるリーク電流が流れることを抑制出来る。その結果、フィン型ＭＯＳトランジスタの動作信頼性を向上できる。
【００１３】
更に、接続領域によって第２半導体層が第１半導体層に電気的に接続されている。従って、チャネル領域に電位を与えることが出来、ＳＯＩ基板を用いた場合であっても、基板浮遊効果が生じることを抑制できる。
【００１４】
また、この発明の一態様に係る半導体装置の製造方法は、第１半導体層上に第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記第１半導体層に達するホールを形成する工程と、前記第１絶縁膜上及び前記ホール内に第２半導体層を形成する工程と、前記第２半導体層の一部が前記ホールを被覆するように、前記第２半導体層を柱状の形状にパターニングする工程と、前記第２半導体層の側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記第１絶縁膜上に第３半導体層を形成する工程と、前記第３半導体層を、前記第２半導体層においてチャネル領域となるべき領域の側面上に残存するようにパターニングして、ゲート電極を形成する工程と、前記第２半導体層において、前記第１絶縁膜上に位置する領域内に、ソース・ドレイン領域を形成する工程とを具備することを特徴としている。
【００１５】
更に、この発明の一態様に係る半導体装置の製造方法は、第１半導体層上に第１絶縁膜及び第２半導体層が順次形成された基板に、前記第２半導体層及び前記第１絶縁膜を貫通するホールを形成して、該ホール底部に前記第１半導体層を露出させる工程と、前記第２半導体層上及び前記ホール内に第３半導体層を形成する工程と、前記第３半導体層の一部が前記ホールを被覆するように、前記第２、第３半導体層を柱状の形状にパターニングする工程と、前記第２、第３半導体層の側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記第１絶縁膜上に第４半導体層を形成する工程と、前記第４半導体層を、前記第２、第３半導体層においてチャネル領域となるべき領域の側面上に残存するようにパターニングして、ゲート電極を形成する工程と、前記第２、第３半導体層において、前記第１絶縁膜上に位置する領域内に、ソース・ドレイン領域を形成する工程とを具備することを特徴としている。
【００１６】
上記の製造方法であると、第１絶縁膜上にソース・ドレイン領域が形成される。従って、フィン型ＭＯＳトランジスタにおいて、ソース領域から半導体基板を介してドレイン領域に流れるリーク電流の電流経路が存在しない。従って、ゲート電位では制御し難い上記パスを流れるリーク電流が流れることを抑制出来る。その結果、フィン型ＭＯＳトランジスタの動作信頼性を向上できる。
【００１７】
更に、第１絶縁膜にホールを形成し、このホールを介して第１、第２半導体層を電気的に接続している。従って、チャネル領域に電位を与えることが出来、ＳＯＩ基板を用いた場合であっても、基板浮遊効果が生じることを抑制できる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
この発明の第１の実施形態に係る半導体装置について、図１乃至図４を用いて説明する。図１乃至図４は、本実施形態に係るフィン型のＭＯＳトランジスタについて示しており、図１は斜視図、図２は平面図、図３は図２におけるＸ１−Ｘ１’線に沿った断面図、図４は図２におけるＹ１−Ｙ１’線に沿った断面図である。
【００２０】
まず図１及び図２を用いて、本実施形態に係るフィン型のＭＯＳトランジスタの平面構造について説明する。図示するように、半導体基板１０中には絶縁膜ＳＴＩが形成されている。そして、絶縁膜ＳＴＩ上に、フィン型の半導体層１１が形成されている。フィン型の半導体層１１は、それぞれ絶縁膜ＳＴＩ上に形成されたソース領域１２、ドレイン領域１３、及びチャネル領域１４を備えている。そして、ソース領域１２とドレイン領域１３とは、チャネル領域１４を挟んで相対している。チャネル領域１４直下の一部の領域では、絶縁膜ＳＴＩが除去されており、半導体層で形成された接続領域Ａ１が形成されている。この接続領域Ａ１は、半導体基板１０とチャネル領域１４とを電気的に接続する。なお、接続領域Ａ１の上面は、チャネル領域１４によって完全に覆われている。従って、ソース領域１２及びドレイン領域１３は、絶縁膜ＳＴＩによって半導体基板１０とは離隔されている。そして、半導体層１１上には、ゲート絶縁膜１５を介在してゲート電極１６が形成されている。ゲート電極１６は、チャネル領域１４の周囲を取り囲んでいる。
【００２１】
図３及び図４は、上記フィン型のＭＯＳトランジスタの断面図である。図示するように、半導体基板１０上にフィン型（凸型）のチャネル領域１４が形成されている。また、チャネル領域１４に接し且つチャネル領域１４を介在して互いに対面するように、ソース領域１２及びドレイン領域１３が、半導体基板１０上に形成されている。上記のチャネル領域１４、ソース領域１２、及びドレイン領域１３が、フィン型の半導体層１１を形成している。そして、チャネル領域１４にゲート絶縁膜１５を介在して接するようにして、ゲート電極１６が形成されている。ゲート電極１６は、ソース領域１２とドレイン領域１４との間のチャネル領域１４にチャネルを形成する。また、ソース領域１２及びドレイン領域１３直下の半導体基板１０中には、絶縁膜ＳＴＩが形成されている。但し、前述の通り、チャネル領域１４直下の一部領域では、絶縁膜ＳＴＩは形成されていない。この絶縁膜ＳＴＩの形成されていない領域が、半導体基板１０とチャネル領域１４とを電気的に接続する接続領域Ａ１となる。
【００２２】
次に、上記構成のフィン型ＭＯＳトランジスタの製造方法について、図５乃至図１９を用いて説明する。図６、図１４、及び図１８を除く図５乃至図１９は、フィン型ＭＯＳトランジスタの製造工程を順次示す断面図であり、図２におけるＸ１−Ｘ１’線に沿った方向に対応する断面図である。図６、図１４、及び図１８は、それぞれ図７、図１５、及び図１９に示される工程に対応する平面図であり、図７は図６におけるＸ２−Ｘ２’線、図１５は図１４におけるＸ３−Ｘ３’線、図１９は図１８におけるＸ４−Ｘ４’線に沿った断面図である。
【００２３】
まず図５に示すように、半導体（シリコン）基板１０上に、例えば熱酸化法により膜厚１０００Å程度のシリコン酸化膜２０を形成する。引き続き、シリコン酸化膜２０上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚３００Å程度のシリコン窒化（ＳｉＮ）膜２１を形成する。
【００２４】
次に図６、図７に示すように、シリコン窒化膜２１上にフォトレジスト２２を塗布する。そして、フォトリソグラフィ技術により、フォトレジスト２２を図示するようなパターンにパターニングする。引き続き、フォトレジスト２２をマスクに用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等の異方性のエッチングにより、シリコン窒化膜２１及びシリコン酸化膜２０をエッチングする。その結果、図示するようなホール２３が形成される。ホール２３の底面にはシリコン基板１０が露出されている。このホール２３は、図１乃至図４で説明した接続領域Ａ１を形成するためのものである。またホール２３は、その径がフォトリソグラフィ技術の最小加工寸法になるよう形成される。
【００２５】
次にフォトレジスト２２をアッシング等により除去する。その後図８に示すように、シリコン窒化膜２１上及びホール２３内に、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法等により、膜厚３００Å程度のシリコン酸化膜２４を形成する。この際、シリコン酸化膜２４は、ホール２３内の側壁にも均一に堆積するように形成される。また、ホール２３内部を埋め込まないようにして形成される。従って、シリコン酸化膜２４の膜厚は、ホール２３の半径よりも小さい必要がある。
【００２６】
次に図９に示すように、ＲＩＥ法等によりシリコン酸化膜２４をエッチングする。その結果、シリコン酸化膜２４はホール２３内の側壁にのみ残存し、ホール２３の底部にはシリコン基板１０が露出される。本工程により、シリコン酸化膜２０、２４、及びシリコン窒化膜２１を含む絶縁膜ＳＴＩが完成する。また、ホール２３の側壁にシリコン酸化膜２４を形成したことにより、ホール２３の径は最小加工寸法以下となる。なお、この時点でシリコン窒化膜２１を除去しても良い。この場合には絶縁膜ＳＴＩは、シリコン酸化膜２０、２４により形成される。
【００２７】
次に図１０に示すように、選択エピタキシャル成長法等により、ホール２３底部のシリコン基板１０上に、シリコン層２５を選択的に形成する。この際、シリコン層２５は、シリコン窒化膜２１の上面に達する程度の膜厚に形成される。なお、このホール２３内のシリコン層２５が、図１乃至図４で説明した接続領域Ａ１として機能する。
【００２８】
次に図１１に示すように、例えばＣＶＤ法等により、シリコン窒化膜２１及びシリコン層２５上に、膜厚１５００Å程度のアモルファスシリコン層１１を形成する。そして、シリコン層の結晶成長に適する雰囲気において、長時間のアニールを行って、アモルファスシリコン層１１を単結晶化する。また、ＭＯＳトランジスタの閾値電圧を調整するために、イオン注入法を用いてシリコン層１１に不純物をドープする。
【００２９】
次に図１２に示すように、シリコン層１１上にシリコン酸化膜２６を形成する。次にシリコン酸化膜２６上にフォトレジスト２７を塗布する。そしてフォトリソグラフィ技術により、フォトレジスト２７を図示するようにパターニングする。このフォトレジストパターンは、図１乃至図４における半導体層１１の形成パターンである。
【００３０】
次に図１３に示すように、フォトレジスト２７をマスクに用いたＲＩＥ法等により、シリコン酸化膜２６及びシリコン層１１をエッチングする。その後、フォトレジスト２７をアッシング等により除去する。
【００３１】
次に、例えばＨＦ系のエッチング液を用いたウェットエッチングを行って、シリコン酸化膜２６を除去する。図８の工程で形成したシリコン酸化膜２４がシリコン窒化膜２４上に残存していた場合、そのシリコン酸化膜２４も本工程で除去される。その結果、図１４、図１５に示すような、フィン型のシリコン層１１が形成される。シリコン層１１の略中央部直下の領域にはシリコン層２５が形成されており、その他の領域には絶縁膜ＳＴＩが形成されている。そして、シリコン層２５を介して、シリコン基板１０とシリコン層１１とが電気的に接続されている。
【００３２】
次に図１６に示すように、例えば熱酸化法等を用いて、シリコン層１１の表面に膜厚２０Å程度のゲート絶縁膜１５を形成する。
【００３３】
次に図１７に示すように、例えばＣＶＤ法等を用いて、シリコン窒化膜２１及びゲート絶縁膜１５上に、多結晶シリコン膜１６を形成する。多結晶シリコン膜１６は段差被覆性（ｃｏｖｅｒａｇｅ）が良いので、フィン型のシリコン層１１の周囲を取り囲むようにして形成される。
【００３４】
次に図１８、図１９に示すように、フォトリソグラフィ技術とエッチングとにより、多結晶シリコン膜１６を図示するパターンにパターニングする。その結果、ゲート電極１６が完成する。ゲート電極１６は、シリコン層１１の略中央部、即ちチャネル領域の形成予定領域を跨ぐようにして形成される。換言すれば、シリコン層１１とゲート電極１６とが重なる領域の直下に、シリコン層２５が位置する。
【００３５】
その後は、イオン注入法等を用いて、シリコン層１１内に不純物を高濃度にドープする。これにより、シリコン層１１内に、ソース領域１２及びドレイン領域１３が形成される。また、ゲート電極１６への不純物のドープも行う。以上の工程により、図１乃至図４に示すフィン型ＭＯＳトランジスタが完成する。
【００３６】
本実施形態に係る構造及び製造方法によれば、フィン型ＭＯＳトランジスタにおいて発生するリーク電流を効果的に低減出来る。この点につき、図３を用いて説明する。図３に示すように、ソース領域１２及びドレイン領域１３の下部の領域には、絶縁膜ＳＴＩが形成されている。すなわち、ソース領域１２及びドレイン領域１３は、絶縁膜ＳＴＩによってシリコン基板１０から離隔されている。従って、図５４を用いて説明した従来構造と異なり、本実施形態に係る構造では、ソース領域１２からシリコン基板１０を介してドレイン領域１３へ流れるリーク電流パスが存在しない。存在するリーク電流パスは、ソース領域１２からチャネル領域１４を介してドレイン領域１３へ流れるパスだけである。そして、このパスは、ゲート電極により十分に制御できる領域にある。従って、従来に比べて、リーク電流の制御性を向上し、リーク電流を低減することが出来る。
【００３７】
また、本実施形態に係る製造方法によれば、シリコン基板１０を介したリーク電流パスが形成されることを、効果的に防止できる。上述の通り、接続領域Ａ１の形成は次のような順序で行われる。すなわち、まずホール２３を形成し（図７参照）、ホール２３の側壁に絶縁膜２４を形成し（図８、図９参照）、その後、ホール２３内をシリコン層２５で埋め込む（図１０参照）。またゲート電極１６は、上記のようにして形成された接続領域Ａ１に重なるようにして形成される。そして、ソース領域１２及びドレイン領域１３は、ゲート電極１６をマスクに用いたイオン注入法により形成される。通常、ゲート電極１６は、その幅が最小加工寸法になるよう形成される。またホール２３は、側壁に絶縁膜２４を形成されることにより、その直径は最小加工寸法よりも小さい。ゲート電極１６は、ホール２３に重なるようにして形成されるが、絶縁膜２４は、その際の合わせずれよりも大きい膜厚で形成される。従って、多結晶シリコン層１６をパターニングしてゲート電極１６を形成する際に、ゲート電極１６とホール２３との間に合わせずれが発生したとしても、ゲート電極１６はホール２３と完全に重なり合う。すなわち、図１８の平面図に示すように、接続領域Ａ１は、ゲート電極に完全に被覆される。その結果、ゲート電極１６をマスクにして形成されるソース領域１２及びドレイン領域１３は、接続領域Ａ１に接触せず、その端部は絶縁膜ＳＴＩ上に位置する。よって、ゲート電極１６形成時のフォトリソグラフィ工程において、合わせずれが発生したとしても、ソース領域１２からシリコン基板１０を介してドレイン領域１３に達するリーク電流パスが形成されることを防止できる。
【００３８】
なお、上記実施形態では、シリコン層２５、１１をそれぞれ別個の工程で形成している。しかし、図２０の断面図に示すように、側壁絶縁膜２４を形成した後、シリコン窒化膜２１上及びホール２３内にアモルファスシリコン層１１を形成して、ホール２３を埋め込んでも良い。この場合にも、シリコン層１１の形成後、アニールを行ってシリコン層１１を単結晶化させる。
【００３９】
また、上記実施形態では絶縁膜ＳＴＩはシリコン酸化膜２０、２４、及びシリコン窒化膜２１で形成している。しかし、絶縁膜２４の形成後、適宜シリコン窒化膜２１を除去し、絶縁膜ＳＴＩをシリコン酸化膜２０、２４で形成しても良い。
【００４０】
次に、この発明の第２の実施形態に係る半導体装置及びその製造方法について、図２１乃至図２９を用いて説明する。本実施形態は、上記第１の実施形態において説明した図１乃至図４に示す構造を、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用して形成する場合の製造方法に関するものである。図２１乃至図２９は、本実施形態に係るフィン型ＭＯＳトランジスタの製造工程を順次示す断面図である。
【００４１】
まず図２１に示すように、熱酸化法等により、ＳＯＩ基板３０上に膜厚５０Å程度のシリコン酸化膜３１を形成する。引き続きシリコン酸化膜３１上にＣＶＤ法等により膜厚３００Å程度のシリコン窒化膜３２を形成する。ＳＯＩ基板３０は、シリコン基板１０、シリコン基板１０上に形成された膜厚１０００Å程度のシリコン酸化膜（ＢＯＸ層：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ層）３３、及びシリコン酸化膜３３上に形成された膜厚５００Å程度のシリコン層（ＳＯＩ層）３４を有している。このＳＯＩ基板３０は、２枚のシリコン基板を張り合わせることによって形成しても良いし、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によって形成しても良い。
【００４２】
次に図２２に示すように、シリコン窒化膜３２上にフォトレジスト３５を塗布する。そして、フォトリソグラフィ技術により、フォトレジスト３５を図示するようなパターンにパターニングする。フォトレジストパターンは、上記第１の実施形態で説明した図６と同様のパターンである。引き続き、フォトレジスト３５をマスクに用いたＲＩＥ法等により、シリコン窒化膜３２、シリコン酸化膜３１、シリコン層３４、及びシリコン酸化膜３３をエッチングする。その結果、図示するようなホール２３が形成される。ホール２３の底面にはシリコン基板１０が露出されている。このホールは、図１乃至図４で説明した接続領域Ａ１を形成するためのものである。またホール２３は、その径がフォトリソグラフィ技術の最小加工寸法になるように形成される。
【００４３】
次にフォトレジスト３５をアッシングなどにより除去する。その後図２３に示すように、シリコン窒化膜３２上及びホール２３内に、例えばＬＰＣＶＤ法等により、膜厚３００Å程度のシリコン酸化膜２４を形成する。本工程は、上記第１の実施形態において図８を用いて説明した工程と同様である。
【００４４】
次に、上記第１の実施形態において図９を用いて説明した工程により、シリコン酸化膜２４をホール２３側面にのみ残存させる。その結果、図２４に示す構造を得る。その後、Ｈ３ＰＯ４等のエッチング液を用いたウェットエッチングにより、シリコン窒化膜３２を除去する。引き続き、シリコン層３４上のシリコン酸化膜３１を除去する。本実施形態では、絶縁膜ＳＴＩは、シリコン酸化膜２４、３３によって形成される。
【００４５】
次に図２５に示すように、シリコン層３４上及びホール２３内に、膜厚５００Å程度のアモルファスシリコン層３６を形成する。そして、シリコンの結晶成長に適した雰囲気で長時間アニールして、アモルファスシリコン３６を単結晶化する。なお、アモルファスシリコン層３６は、ホール２３内においては底面及び側面から形成され、その結果としてホール２３内が埋め込まれる。従って、ホール２３内部及びホール２３上方のアモルファスシリコン層３６内には結晶欠陥が多数存在する場合がある。このような場合には、例えばＡｒ等の不活性イオンや、Ｇｅ等の元素（シリコン基板中に残っても問題とならないような元素）を、アモルファスシリコン層３６内にイオン注入により導入する。そして、アニールを行って、アモルファスシリコン層３６の再結晶化を行い、結晶性を向上させることが望ましい。
【００４６】
次に図２６に示すように、シリコン層３６上にシリコン酸化膜２６を形成する。次にシリコン酸化膜２６上にフォトレジスト２７を塗布した後、フォトリソグラフィ技術により、フォトレジスト２７を図示するようにパターニングする。このフォトレジストパターンは、図１乃至図４における半導体層１１の形成パターンである。
【００４７】
次に図２７に示すように、フォトレジスト２７をマスクに用いたＲＩＥ法等により、シリコン酸化膜２６及びシリコン層３６、３４をエッチングする。そして、フォトレジスト２７をアッシング等により除去し、シリコン酸化膜２６をＨＦ系のエッチング液でエッチングして除去する。その結果、図示するようなフィン型のシリコン層１１が形成される。本実施形態に係るシリコン層１１は、シリコン層３４、３６を含む。そして、シリコン層１１の略中央部において、シリコン層１１とシリコン基板１０とが接する領域が、接続領域Ａ１となる。なお、図２７の平面構造は、上記第１の実施形態で説明した図１４と同様である。
【００４８】
その後は上記第１の実施形態と同様の工程を行う。すなわち、図２８に示すように、シリコン層１１の表面にゲート絶縁膜１５を形成する。そして図２９に示すように、ゲート電極１６を形成する。ゲート電極１６は、シリコン層１１の略中央部（チャネル領域の形成予定領域）を跨ぐようにして形成され、接続領域Ａ１は、シリコン層１１とゲート電極１６とが重なる領域の直下に位置する。その後、シリコン層１１内に、ソース領域１２及びドレイン領域１３を形成して、図１乃至図４に示すフィン型ＭＯＳトランジスタが完成する。
【００４９】
上記のような製造方法によれば、ＳＯＩ基板を用いて上記第１の実施形態に示す構造が得られ、また第１の実施形態と同様の効果が得られる。更に、接続領域Ａ１において、シリコン層１１とシリコン基板１０とを電気的に接続している。従って、ＳＯＩ基板を用いつつも、基板浮遊効果が生じない。従って、ＭＯＳトランジスタの動作信頼性を向上できる。
【００５０】
なお上記実施形態では、シリコン層３６によりホール２３を埋め込んでいる。しかし、図３０、図３１に示すように、本工程を２工程に分けて行っても良い。すなわち図３０に示すように、上記第１の実施形態で説明した方法で、ホール２３内に選択的にシリコン層２５を形成する。その後、図３１に示すように、シリコン層３４上及びシリコン層２５上にシリコン層３６を形成しても良い。
【００５１】
次にこの発明の第３の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態は、上記第１の実施形態に係るフィン型ＭＯＳトランジスタをＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセルトランジスタに適用したものである。
【００５２】
まず図３２を用いてＤＲＡＭの平面構造について説明する。図３２は、本実施形態に係るＤＲＡＭセルアレイの平面図である。
【００５３】
図示するように、シリコン基板中に形成された絶縁膜ＳＴＩ上に、複数のフィン型のシリコン層１１が千鳥状に配置されている。図３２において斜線の付された領域がシリコン層１１を示している。また、シリコン層１１の長手方向に直交する方向に沿って、ストライプ状のワード線ＷＬが形成されている。ワード線ＷＬは、複数のシリコン層１１に跨って形成されており、１つのシリコン層１１上を２本のワード線ＷＬが通過する。そして、ワード線ＷＬと、シリコン層１１内に形成されたソース・ドレイン領域（図示せず）によって、セルトランジスタが形成されている。更に、シリコン層１１の長手方向の両端部には、トレンチ型のセルキャパシタＣＣが形成されている。シリコン層１１内のソース領域とセルキャパシタＣＣとは、ノードコンタクトＮＣによって電気的に接続されており、これらセルトランジスタとセルキャパシタとによってＤＲＡＭのメモリセルが形成されている。同一列に位置するセルトランジスタは、同一のワード線ＷＬに接続されている。また、同一行に位置するメモリセルにビット線コンタクトＢＣを介して電気的に接続された複数のビット線ＢＬが、シリコン層１１の長手方向に沿って設けられている。
【００５４】
そして、シリコン層１１とワード線ＷＬとが重なる領域では、絶縁膜ＳＴＩが除去されており、接続領域Ａ１となっている。この接続領域Ａ１によって、フィン型のシリコン層１１とシリコン基板とは電気的に接続されている。
【００５５】
次に、上記ＤＲＡＭセルアレイの断面構造について、図３３、図３４を用いて説明する。図３３、図３４はそれぞれ、図３２におけるＸ５−Ｘ５’線及びＹ５−Ｙ５’線に沿った断面図である。
【００５６】
図示するように、ｐ型シリコン基板１０の表面内には絶縁膜ＳＴＩが形成されている。絶縁膜ＳＴＩ上には、フィン型のシリコン層１１が形成されている。そして、フィン型シリコン層１１の表面からシリコン基板１０内部に達するようにして、セルキャパシタＣＣ形成用のトレンチ４０が形成されている。このトレンチ４０の上部を除いた内周面上にはキャパシタ絶縁膜４１が形成されている。更にトレンチ４０上部の内周面上には、キャパシタ絶縁膜４１よりも膜厚の大きいカラー酸化膜４２が形成されている。また、トレンチ４０内にはストレージノード電極４３が、トレンチ４０内部を途中まで埋め込むようにして形成され、ストレージノード電極４３上に更に導電体層４４が形成されている。また、トレンチ４０の開口部におけるカラー酸化膜４２及び導電体層４４上には、導電体層４４上面を被覆するようにして、絶縁膜４５が形成されている。そして、シリコン基板１０中には、キャパシタ絶縁膜４０と接するようにしてｎ＋型不純物拡散層４６が形成されている。このｎ＋型不純物拡散層４６はプレート電極として機能するものである。以上のようにして、トレンチ型のセルキャパシタＣＣが形成されている。
【００５７】
フィン型のシリコン層１１は、その長手方向の両端において、セルキャパシタＣＣに接している。図示するように、シリコン層１１内にはソース領域１２、ドレイン領域１３、及びチャネル領域１４が形成されている。そして、シリコン層１１上には、上面上では絶縁膜４７、４８を介在して、また側面上ではゲート絶縁膜１５を介在して、ゲート電極１６が形成されている。以上のようにして、セルトランジスタが形成されている。
【００５８】
なお、チャネル領域１４直下の領域では、絶縁膜ＳＴＩが除去されており、この領域が接続領域Ａ１となる。接続領域Ａ１では、シリコン基板１０とチャネル領域１４とが電気的に接続されている。またソース領域１２及びドレイン領域１３直下の領域では絶縁膜ＳＴＩが形成されており、ソース領域１２及びドレイン領域１３とシリコン基板１０とは、絶縁膜ＳＴＩによって離隔されている。
【００５９】
ゲート電極１６の周囲には、絶縁膜４９、５０、５１が形成されている。そして、絶縁膜５１中に、ノードコンタクトＮＣとなるコンタクトプラグ５２が形成されている。ノードコンタクトプラグ５２は、セルトランジスタのソース領域１２と、セルキャパシタＣＣの導電体層４４とを電気的に接続する。そして、ゲート電極１６及びノードコンタクトプラグ５２を被覆するようにして絶縁膜５３が形成され、絶縁膜５３上にはビット線ＢＬとなる金属配線層５４が形成されている。金属配線層５４は、ビット線コンタクトプラグＢＣとなるコンタクトプラグ５５によって、セルトランジスタのドレイン領域１３と電気的に接続されている。
【００６０】
以上のようにして、ＤＲＡＭのセルアレイが形成されている。
【００６１】
次に、上記構成のＤＲＡＭの製造方法について、図３５乃至図５０を用いて説明する。図３５乃至図５０は、本実施形態のＤＲＡＭの製造工程を順次示しており、図３５、図３８、図４３及び図４６は平面図、図３６、図３７、図３９乃至図４２、図４４、図４５、及び図４７乃至図５０は断面図である。特に、図３６は図３５におけるＸ６−Ｘ６’線、図３９は図３８におけるＸ７−Ｘ７’線、図４４は図４３におけるＸ８−Ｘ８’線、図４５は図４３におけるＹ８−Ｙ８’線、図４７は図４６におけるＸ９−Ｘ９’線、図４８は図４６におけるＹ９−Ｙ９’線、に沿った断面図である。
【００６２】
まず上記第１の実施形態で説明した工程に従って、ｐ型シリコン基板１０上に、シリコン酸化膜２０及びシリコン窒化膜２１を順次形成する。そして、フォトリソグラフィ技術とエッチングとにより、図３５、図３６に示すように、ホール２３をシリコン酸化膜２０及びシリコン窒化膜２１中に形成する。前述の通り、ホール２３は接続領域Ａ１を形成するためのもので、セルトランジスタのチャネル領域が形成されるべき領域の直下に位置する。
【００６３】
引き続き、第１の実施形態において図８乃至図１１に示す工程を経て、図３７に示す構造を得る。すなわち、ホール２３の側壁にシリコン酸化膜２４を形成する。更に、ホール２３内をシリコン層２５で埋め込み、シリコン窒化膜２１及びシリコン層２５上にシリコン層１１を形成する。
【００６４】
次に、セルキャパシタを形成する。すなわち、まずシリコン層１１上に熱酸化法等により膜厚２０Å程度のシリコン酸化膜４７を形成する。引き続き、シリコン酸化膜４７上に、ＣＶＤ法等により膜厚７００Å程度のシリコン窒化膜４８を形成する。更に、シリコン窒化膜４８上に、ボロン添加のシリコン酸化膜（ＢＳＧ：Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）６０を膜厚１２０００Å程度に形成し、シリコン酸化膜６０上に、膜厚１２０００Å程度のシリコン酸化膜６１を、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ  ；  Ｓｉ（ＯＣ２Ｈ５）４）を用いて形成する。次に、シリコン酸化膜６１上にフォトレジストを塗布し、リソグラフィ技術によりフォトレジストをセルキャパシタＣＣの形成パターンにパターニングする。そして、図３８、図３９に示すように、フォトレジストをマスクに用いて、シリコン酸化膜６１、６０、シリコン窒化膜４８、シリコン酸化膜４７、シリコン層１１、シリコン窒化膜２１、及びシリコン酸化膜２０を順次エッチングして、ホール６２を形成する。その後フォトレジストを除去する。
【００６５】
次に図４０に示すように、シリコン酸化膜６１／シリコン酸化膜６０／シリコン窒化膜４８／シリコン酸化膜４７を含む多層膜をマスクに用いたＲＩＥ法等により、シリコン基板１０をエッチングする。その結果、図示するようなトレンチ４０が形成される。なお、シリコン基板１０のエッチングの際、シリコン酸化膜６１も除去されてしまってかまわないが、シリコン酸化膜６０／シリコン窒化膜４８／シリコン酸化膜４７は残存している必要がある。
【００６６】
次に、膜厚３００Å程度の砒素添加のシリコン酸化膜（ＡｓＳＧ：Ａｒｓｅｎｉｃ  ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）６３を、トレンチ４０の内壁に形成する。更に、シリコン酸化膜６３上にフォトレジスト６４を塗布する。そして、シリコン酸化膜６３及びフォトレジスト６４を、トレンチ４０内においてプレート電極形成予定領域までリセスする。引き続きトレンチ４０内に、膜厚２００Å程度のシリコン酸化膜６５を、ＴＥＯＳを用いて形成する。
【００６７】
次に、温度１０００℃程度の高温でアニールを行う。すると、シリコン酸化膜６３に含まれる砒素原子がシリコン基板１０内へ拡散する。その結果、図４１に示すように、シリコン基板１０中に、プレート電極として機能するｎ＋型不純物拡散層４６が形成される。ｎ＋型不純物拡散層４６の不純物濃度は、例えば１０２０／ｃｍ３程度である。その後、トレンチ内のシリコン酸化膜６３、６５、及びフォトレジスト６４を除去する。
【００６８】
次に図４２に示すように、トレンチ４０内壁に、膜厚８０Å程度のシリコン窒化膜を例えばＣＶＤ法等により形成する。そして、シリコン窒化膜の表面を酸化する。この結果、シリコン窒化膜とシリコン酸化膜の積層膜であるＮＯ（Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜４１が形成される。ＮＯ膜４１はキャパシタ絶縁膜として機能するものである。引き続き、砒素を添加したアモルファスシリコン層４３をキャパシタ絶縁膜４１上に形成し、トレンチ４０内を埋め込む。そして、ＲＩＥ法等により、アモルファスシリコン層４３をトレンチ４０内における所定の深さまで除去する。このようにしてトレンチ４０内に残存されるアモルファスシリコン層４３は、セルキャパシタのストレージノード電極として機能する。次に、ＲＩＥ法等により、トレンチ４０上部のキャパシタ絶縁膜４１を除去する。そして、トレンチ４０内にシリコン酸化膜４２を、ＴＥＯＳを用いて形成する。この際、トレンチ４０が完全に埋め込まれないように、シリコン酸化膜４２を形成する必要がある。その後、ＲＩＥ法等によりシリコン酸化膜４２をエッチングして、シリコン酸化膜４２を、キャパシタ絶縁膜４１上部のトレンチ４０側壁にのみ残存させる。このようにして形成されたシリコン酸化膜４２はカラー酸化膜となる。次に、再び砒素添加のアモルファスシリコン層４４をトレンチ４０内に形成し、トレンチ４０内部を埋め込む。その後、トレンチ４０内部のアモルファスシリコン層４４を、その表面から深さ１０００Å程度、ＲＩＥ法等によりエッチングする。次に、トレンチ４０内にシリコン酸化膜４５を、ＴＥＯＳを用いて形成し、トレンチ４０内部を埋め込む。これにより、トレンチ４０の開口部は、シリコン酸化膜４５によって被覆される。その後、シリコン窒化膜４８をストッパーに用いたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜４５の一部、及びシリコン酸化膜６０、６１を除去する。その結果、図４２に示す構造が得られる。また、以上のようにして、トレンチ型のセルキャパシタＣＣが完成する。
【００６９】
次に、シリコン窒化膜４８及びシリコン酸化膜４５上にフォトレジストを塗布する。そして、フォトリソグラフィ技術を用いて、フォトレジストをフィン型のシリコン層１１の形成パターンにパターニングする。そして、フォトレジストをマスクに用いたＲＩＥ法により、シリコン窒化膜４８、シリコン酸化膜４７、及びシリコン層１１をエッチングする。その結果、図４３乃至図４５に示すように、千鳥状に配置されたフィン型のシリコン層１１が複数形成される。その後、フォトレジストを除去し、シリコン層１１をＨＦ系の薬液により洗浄する。そして、熱酸化法等によりシリコン層１１側壁に、膜厚５０Å程度のシリコン酸化膜１５を形成する。シリコン酸化膜１５はゲート絶縁膜として機能するものである。
【００７０】
次に、フィン型のシリコン層１１上、シリコン層１１が除去されることにより露出されたシリコン窒化膜２１上、及びセルキャパシタ開口部のシリコン酸化膜４５上に、ボロンを添加した多結晶シリコン層６６を形成する。そして、シリコン層１１上のシリコン窒化膜４８をストッパーに用いたＣＭＰ法により、多結晶シリコン層６６を研磨する。引き続き、多結晶シリコン層６６上に、ボロンを添加した多結晶シリコン層６７及びシリコン窒化膜４９を、それぞれ膜厚１０００Å、２０００Å程度に形成する。その後、シリコン窒化膜４９上にフォトレジストを塗布して、ゲート電極の形成パターンにパターニングする。そして、ＲＩＥ法等により、シリコン窒化膜４９、シリコン層６７、６６、及びシリコン窒化膜４８を順次パターニングする。その結果、図４６乃至図４８に示すようなゲート電極１６が完成する。
【００７１】
次に図４９に示すように、露出しているシリコン層６６、６７の側壁を、温度１０００℃以上の熱酸化法によって酸化して、膜厚１００Å程度のシリコン酸化膜６８を形成する。そして、フォトリソグラフィ技術によりシリコン層１１以外の領域をレジストで被覆した後、イオン注入法により、シリコン層１１中にｎ型不純物を導入する。その後、必要に応じて温度９５０℃以上の高温のアニールを短時間行って、導入した不純物を活性化する。この結果、シリコン層１１中に、ソース領域１２及びドレイン領域１３が形成される。また、ソース領域１２とドレイン領域１３との間の領域がチャネル領域１４となり、セルトランジスタが完成する。
【００７２】
次に図５０に示すように、膜厚３００Å程度のシリコン窒化膜５０をシリコン層１１上及びセルキャパシタのシリコン酸化膜４５上に、ゲート電極１６を被覆するようにして形成する。そして、ＲＩＥ法によりシリコン窒化膜５０をエッチングして、シリコン窒化膜５０をゲート電極１６側壁に残存させる。引き続き、膜厚８０Å程度のシリコン窒化膜６９を、ゲート電極１６を被覆するようにして形成し、更にシリコン窒化膜６９上に、ボロン及び燐添加のシリコン酸化膜（ＢＰＳＧ：Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）５１を５０００Å程度の膜厚に形成する。そして、シリコン窒化膜６９をストッパーに用いたＣＭＰ法により、シリコン酸化膜５１を研磨する。
【００７３】
その後は、シリコン酸化膜５１及びシリコン窒化膜６９上にフォトレジストを塗布し、フォトリソグラフィ技術によりフォトレジストをＳｕｒｆａｃｅ  ｓｔｒａｐのパターンにパターニングする。そして、パターニングされたフォトレジストとゲート電極１６上のシリコン窒化膜４９、６９をマスクに用いたＲＩＥ法等により、シリコン酸化膜５１中に、ノードコンタクトＮＣ形成用のコンタクトホールを形成する。更に、コンタクトホール底部のシリコン窒化膜６９及びシリコン酸化膜４７、４５をエッチングして、コンタクトホール底部にシリコン層１１（ソース領域１２）、及びセルキャパシタ内のシリコン層４４を露出させる。そして、洗浄工程を行った後、コンタクトホール内に高濃度に燐を添加したアモルファスシリコン層を形成する。次に、シリコン酸化膜５１をストッパーに用いたＣＭＰ法により、アモルファスシリコン層を研磨して、ノードコンタクトプラグＮＣを完成する。
【００７４】
引き続き、ノードコンタクトプラグＮＣ及びゲート電極１６を被覆するようにして、シリコン酸化膜５１上に、膜厚２０００Å程度のシリコン酸化膜５３を形成する。次に、フォトリソグラフィ技術とエッチングとにより、シリコン酸化膜５３表面から、シリコン層１１（ドレイン領域１３）に達するコンタクトホールを形成する。このコンタクトホールは、ビット線コンタクトプラグＢＣを形成するためのものである。この際、周辺領域において必要となるコンタクトホールの形成も同時に行う。その後、フォトレジストを除去して洗浄を行って、コンタクトホールの側面及び底面上に、Ｔｉ／ＴｉＮ膜を例えばスパッタリング法により形成する。引き続き、コンタクトホール内にタングステン層を形成して、コンタクトホール内を埋め込む。次に、シリコン酸化膜５３をストッパーに用いたＣＭＰ法により、タングステン層及びＴｉ／ＴｉＮ層を研磨して、ビット線コンタクトプラグＮＣを完成する。そして、シリコン酸化膜５３上に、ビット線コンタクトプラグＢＣに接する金属配線層５４を形成する。金属配線層５４は、ビット線ＢＬとして機能するものである。
以上のようして、図３１乃至図３４に示すＤＲＡＭが完成する。
【００７５】
本実施形態に係るＤＲＡＭによれば、上記第１の実施形態と同様に、セルトランジスタにおいて発生するリーク電流を低減できる。その結果、ＤＲＡＭのデータ保持に関する信頼性を向上できる。
【００７６】
従来、ＭＯＳトランジスタのチャネル幅の微細化は、ウェルの不純物濃度を上げることによって行われてきた。しかし、ウェルの不純物濃度を上げると、ソース領域及びドレイン領域と、ウェルとの間のｐｎ接合におけるリーク電流が増加する。従って、ＤＲＡＭのセルトランジスタの場合、ウェルの不純物濃度を上げることが困難であった。そこで、ウェルの濃度を上げずに特性を向上できる構造として、フィン型が提案された。フィン型ＭＯＳトランジスタは、通常、ＳＯＩ基板上に形成される。しかし、ＳＯＩ基板では基板浮遊効果があるため、ＤＲＡＭに適用することは望ましくない。従って、ＤＲＡＭに適用されるフィン型ＭＯＳトランジスタは、ＳＯＩではないバルクシリコンを基板に用いて形成される。しかし、この場合でも、従来技術で説明したように、基板近くの領域で流れるリーク電流の制御が困難であるという問題があった。
【００７７】
しかし、本実施形態に係る構造であると、ソース領域及びドレイン領域の下部は、完全に絶縁膜ＳＴＩで覆われている。従って、ソース領域からドレイン領域へ流れるリーク電流の電流経路は、ゲート電圧によって十分に制御が可能なウェル領域を介する経路だけである。従って、従来問題となっていたフィン型ＭＯＳトランジスタのリーク電流の制御性を向上でき、ＤＲＡＭメモリセルの信頼性を向上できる。
【００７８】
また、上記第１の実施形態と同様に、シリコン基板１０を介したリーク電流パスが形成されることを、効果的に防止できる。
【００７９】
なお本実施形態では、接続領域Ａ１を、シリコン層２５で形成しているが、上記第１の実施形態の変形例で説明したように、シリコン層１１で形成しても良い。
【００８０】
次に、この発明の第４の実施形態に係る半導体装置の製造方法について、図５１乃至図５３を用いて説明する。本実施形態は、上記第２、第３の実施形態を組み合わせたものであり、第３の実施形態で説明したＤＲＡＭの製造方法を、ＳＯＩ基板を用いた場合に適用したものである。図５１乃至図５３は、本実施形態に係るＤＲＡＭの製造工程を順次示す断面図であり、特に、図３２におけるＸ５−Ｘ５’線に沿った方向の断面図である。
【００８１】
まず、上記第２の実施形態において図２１を用いて説明したとおり、ＳＯＩ基板３０上にシリコン酸化膜３１及びシリコン窒化膜３２を順次形成する。
【００８２】
次に、上記第２の実施形態において図２２を用いて説明したとおり、フォトリソグラフィ技術とエッチングとにより、シリコン窒化膜３２、シリコン酸化膜３１、シリコン層３４、及びシリコン酸化膜３３を順次エッチングする。その結果、図５１に示すように、ホール２３が形成される。このホール２３の形成パターンは、上記第３の実施形態で説明した図３５に示すパターンである。
【００８３】
次に、上記第２の実施形態において図２３及び図２４を用いて説明した工程により、ホール２３の側壁にシリコン酸化膜２４を形成して、図５２に示す構造を得る。これにより、絶縁膜ＳＴＩが、シリコン酸化膜３３、２４によって形成される。
【００８４】
次に、上記第２の実施形態において図２５を用いて説明したとおり、シリコン層３４及びホール２３内にアモルファスシリコン層３６を形成し、引き続きアニールを行う。
【００８５】
次に、上記第３の実施形態で説明した工程により、セルキャパシタを形成する。すなわち、シリコン層３６上に、シリコン酸化膜４７及びシリコン窒化膜４８を順次形成する。更にシリコン窒化膜４８上に、ボロン添加のシリコン酸化膜６０及びシリコン酸化膜６１を順次形成する。そして、リソグラフィ技術とエッチングとにより、図５３に示すように、ホール６２を形成する。ホール６２の形成パターンは、上記第３の実施形態で説明した図３８に示すパターンである。
【００８６】
その後は、上記第３の実施形態において図４０乃至図５０に示す工程を行って、図３１乃至図３４に示すＤＲＡＭが完成する。
【００８７】
本実施形態に係る構成及び製造方法によれば、上記第２の実施形態で説明したように、ＳＯＩ基板において基板浮遊効果が生じない。従って、本実施形態に係るＤＲＡＭのセルトランジスタにおいては、ＳＯＩ基板を用いることによる利点を得られると共に、基板浮遊効果による悪影響を排除でき、セルトランジスタの動作信頼性を向上できる。また、従来のＤＲＡＭ混載型のシステムＬＳＩでは、ＤＲＡＭが形成される領域ではバルク基板を使用し、その他のディジタル回路が形成される領域ではＳＯＩ基板を使用する方法があった。すなわち、部分ＳＯＩ基板が使用されてきた。しかし本実施形態に係る構成であると、ＤＲＡＭをＳＯＩ基板上に形成することが出来、部分ＳＯＩ基板を使用する必要がない。従って、システムＬＳＩの製造工程を簡略化出来、製造コストを削減できる。
【００８８】
なお本実施形態では、シリコン層３６によりホール２３を埋め込んでいる。しかし、本工程は、第２の実施形態において図３０、図３１を用いて説明したように、２工程に分けて行っても良い。また、上記第３、第４の実施形態では、トレンチ型のセルキャパシタを有するＤＲＡＭについて説明したが、勿論、スタック型のセルキャパシタを有するＤＲＡＭにも適用可能であるのは言うまでもない。この場合には、上記実施形態で説明した工程によりフィン型のセルトランジスタを形成し、層間絶縁膜によってセルトランジスタを被覆した後、従来の工程により層間絶縁膜上にスタック型のセルキャパシタを形成すればよい。更に、この発明の第１乃至第４の実施形態に係るフィン型のＭＯＳトランジスタは、ＤＲＡＭだけでなく、例えば強誘電体キャパシタを備えた強誘電体メモリなど、トランジスタを含む半導体メモリ全般に適用することが出来る。
【００８９】
また、上記第１乃至第４の実施形態における製造工程の順序は、上記のように限定されるものではなく、可能な限り順序を入れ替えることが可能である。
【００９０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００９１】
【発明の効果】
以上説明したように、この発明によれば、リーク電流を低減できる半導体装置及びその製造方法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の斜視図。
【図２】この発明の第１の実施形態に係る半導体装置の平面図。
【図３】図２におけるＸ１−Ｘ１’線方向に沿った断面図。
【図４】図２におけるＹ１−Ｙ１’線方向に沿った断面図。
【図５】この発明の第１の実施形態に係る半導体装置の第１の製造工程の断面図。
【図６】この発明の第１の実施形態に係る半導体装置の第２の製造工程の平面図。
【図７】図６におけるＸ２−Ｘ２’線に沿った断面図。
【図８】この発明の第１の実施形態に係る半導体装置の第３の製造工程の断面図。
【図９】この発明の第１の実施形態に係る半導体装置の第４の製造工程の断面図。
【図１０】この発明の第１の実施形態に係る半導体装置の第５の製造工程の断面図。
【図１１】この発明の第１の実施形態に係る半導体装置の第６の製造工程の断面図。
【図１２】この発明の第１の実施形態に係る半導体装置の第７の製造工程の断面図。
【図１３】この発明の第１の実施形態に係る半導体装置の第８の製造工程の断面図。
【図１４】この発明の第１の実施形態に係る半導体装置の第９の製造工程の平面図。
【図１５】図１４におけるＸ３−Ｘ３’線に沿った断面図。
【図１６】この発明の第１の実施形態に係る半導体装置の第１０の製造工程の断面図。
【図１７】この発明の第１の実施形態に係る半導体装置の第１１の製造工程の断面図。
【図１８】この発明の第１の実施形態に係る半導体装置の第１２の製造工程の平面図。
【図１９】図１８におけるＸ４−Ｘ４’線に沿った断面図。
【図２０】この発明の第１の実施形態の変形例に係る半導体装置の製造工程の一部の断面図。
【図２１】この発明の第２の実施形態に係る半導体装置の第１の製造工程の断面図。
【図２２】この発明の第２の実施形態に係る半導体装置の第２の製造工程の断面図。
【図２３】この発明の第２の実施形態に係る半導体装置の第３の製造工程の断面図。
【図２４】この発明の第２の実施形態に係る半導体装置の第４の製造工程の断面図。
【図２５】この発明の第２の実施形態に係る半導体装置の第５の製造工程の断面図。
【図２６】この発明の第２の実施形態に係る半導体装置の第６の製造工程の断面図。
【図２７】この発明の第２の実施形態に係る半導体装置の第７の製造工程の断面図。
【図２８】この発明の第２の実施形態に係る半導体装置の第８の製造工程の断面図。
【図２９】この発明の第２の実施形態に係る半導体装置の第９の製造工程の断面図。
【図３０】この発明の第２の実施形態の変形例に係る半導体装置の第１の製造工程の断面図。
【図３１】この発明の第２の実施形態の変形例に係る半導体装置の第２の製造工程の断面図。
【図３２】この発明の第３の実施形態に係る半導体装置の平面図。
【図３３】図３２におけるＸ５−Ｘ５’線に沿った断面図。
【図３４】図３２におけるＹ５−Ｙ５’線に沿った断面図。
【図３５】この発明の第３の実施形態に係る半導体装置の第１の製造工程の平面図。
【図３６】図３５におけるＸ６−Ｘ６’線に沿った断面図。
【図３７】この発明の第３の実施形態に係る半導体装置の第２の製造工程の断面図。
【図３８】この発明の第３の実施形態に係る半導体装置の第３の製造工程の平面図。
【図３９】図３８におけるＸ７−Ｘ７’線に沿った断面図。
【図４０】この発明の第３の実施形態に係る半導体装置の第４の製造工程の断面図。
【図４１】この発明の第３の実施形態に係る半導体装置の第５の製造工程の断面図。
【図４２】この発明の第３の実施形態に係る半導体装置の第６の製造工程の断面図。
【図４３】この発明の第３の実施形態に係る半導体装置の第７の製造工程の平面図。
【図４４】図４３におけるＸ８−Ｘ８’線に沿った断面図。
【図４５】図４３におけるＹ８−Ｙ８’線に沿った断面図。
【図４６】この発明の第３の実施形態に係る半導体装置の第８の製造工程の平面図。
【図４７】図４６におけるＸ９−Ｘ９’線に沿った断面図。
【図４８】図４６におけるＹ９−Ｙ９’線に沿った断面図。
【図４９】この発明の第３の実施形態に係る半導体装置の第９の製造工程の断面図。
【図５０】この発明の第３の実施形態に係る半導体装置の第１０の製造工程の断面図。
【図５１】この発明の第４の実施形態に係る半導体装置の第１の製造工程の断面図。
【図５２】この発明の第４の実施形態に係る半導体装置の第２の製造工程の断面図。
【図５３】この発明の第４の実施形態に係る半導体装置の第３の製造工程の断面図。
【図５４】従来の半導体装置の断面図。
【符号の説明】
１０、１００…半導体基板、１１、２５、３４、３６、６６、６７…シリコン層、１２、１３０…ソース領域、１３、１４０…ドレイン領域、１４、１２０…チャネル領域、１５…ゲート絶縁膜、１６、１５０…ゲート電極、２０、２４、２６、３１、３３、４５、４７、５１、５３、６０、６１、６３、６５、６８…シリコン酸化膜、２１、３２、４８、４９、５０、６９…シリコン窒化膜、２２、２７、３５、６４…フォトレジスト、２３、６２…ホール、３０…ＳＯＩ基板、４０…トレンチ、４１…キャパシタ絶縁膜、４２…カラー酸化膜、４３…ストレージノード電極、４４…導電体層、４６…プレート電極、５２…ノードコンタクト、５４…ビット線、５５…ビット線コンタクトプラグ、１１０…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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