(57)【要約】【課題】耐圧を再現性良く得ることができる半導体素子の製造方法を提供する。【解決手段】第１導電型の第１の半導体層１２と第１の半導体層１２の上部に接した第２導電型の第２の半導体層１３からなるｐｎ接合界面を少なくとも一部に含む半導体基体１０を形成する工程と、半導体基体１０の表面から半導体基体１０の一部を選択的に除去しｐｎ接合界面の端部を露出させる工程と、半導体基体１０の表面にｐｎ接合界面の端部と接触するようにガラス溶液層を形成する工程と、ガラス溶液層を焼成してガラス保護膜１４を形成する工程と、ガラス保護膜１４に電子線を照射し負電荷内蔵ガラス保護膜１４ａを形成する工程とを含む。【選択図】　　　図４
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、前記第１の半導体層の上部に接した第２導電型の第２の半導体層からなるｐｎ接合界面を少なくとも一部に含む半導体基体を形成する工程と、
前記半導体基体の表面から、前記半導体基体の一部を選択的に除去し、前記ｐｎ接合界面の端部を露出させる工程と、
前記半導体基体の表面に、前記ｐｎ接合界面の端部と接触するように、ガラス溶液層を形成する工程と、
前記ガラス溶液層を焼成してガラス保護膜を形成する工程と、
前記ガラス保護膜に電子線を照射し、負電荷内蔵ガラス保護膜を形成する工程
とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記負電荷内蔵ガラス保護膜を形成する工程の後に、前記半導体基体に熱処理を施す工程を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１の半導体層の方向から前記第２の半導体層に向かう方向に沿って、前記電子線を照射することにより、前記ガラス保護膜に前記電子線を照射することを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記第１の半導体層を第１導電型の半導体ウェハの表面側に形成する工程を更に含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。
【請求項５】
前記負電荷内蔵ガラス保護膜を形成する工程の前に、前記半導体ウェハの裏面側に金属電極層を形成する工程を更に含むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に高耐圧の電力用半導体素子の製造方法に関する。
【０００２】
【従来の技術】
電力用ダイオード等の電力用半導体素子においては、半導体基体の側壁を傾斜させた、いわゆるメサ構造又はベベル構造が一般に採用されている。そして、このメサ構造又はベベル構造の傾斜側壁にｐｎ接合が露出するため、その表面を安定化させるために保護膜（パッシベーション膜）で被覆することも、従来から試みられている。ここで、保護膜として負電荷を有するガラス保護膜を用いると、このガラス保護膜と接触したｎ型半導体領域の表面近傍の電子はｎ型半導体領域の内部方向に反発され、ｎ型半導体領域の表面から空乏層がｎ型半導体領域の内部方向に広がり易くなるので、半導体素子を高耐圧化できると期待されている。
【０００３】
この負電荷を含有するガラス保護膜は、一般的にガラス中にアルミニウム系（Ａｌ）化合物、鉛（Ｐｂ）系化合物、又は亜鉛（Ｚｎ）系化合物等の負電荷生成化合物を添加して形成される。
【０００４】
【発明が解決しようとする課題】
しかし、負電荷生成化合物を添加して形成したガラス保護膜は、ガラス保護膜中に添加する負電荷生成化合物の添加量の制御が難しく、均一な負電荷分布を安定して得ることが難しかった。又、ガラス中に簡単な工程により負電荷生成化合物を添加することができず、生産性の点でも問題があった。更には、ガラスへの負電荷化合物の添加工程において、大気中或いは器具等からガラス中に不純物が混入し易く、ガラス保護膜の質的な低下が生じることもあった。
【０００５】
本発明はこのような従来技術の問題点を解決するためになされたものであり、その目的は、均一な負電荷分布を有し高耐圧の半導体素子の製造方法を提供することである。
【０００６】
本発明の他の目的は、所望の負電荷分布を再現性良く得ることができる半導体素子の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、（イ）第１導電型の第１の半導体層とこの第１の半導体層の上部に接した第２導電型の第２の半導体層からなるｐｎ接合界面を少なくとも一部に含む半導体基体を形成する工程；（ロ）半導体基体の表面から半導体基体の一部を選択的に除去し、ｐｎ接合界面の端部を露出させる工程；（ハ）半導体基体の表面にｐｎ接合界面の端部と接触するように、ガラス溶液層を形成する工程；（ニ）ガラス溶液層を焼成してガラス保護膜を形成する工程；（ホ）ガラス保護膜に電子線を照射し負電荷内蔵ガラス保護膜を形成する工程とを含む半導体素子の製造方法であることを要旨とする。ここで、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。
【０００８】
本発明の特徴によれば、負電荷生成化合物を予め添加したガラスを用いずに、ガラス保護膜を形成し、その後、ガラス保護膜に電子線を照射することによって、ガラス保護膜の内部に負電荷を均一に分布させた負電荷内蔵ガラス保護膜を形成することができる。電子線の照射の技術は極めて均一性の良い技術が確立されているので、それにより生成される負電荷内蔵ガラス保護膜中の負電荷の分布も極めて均一性の高いものとなる。このため、半導体素子の高耐圧化が高水準に且つ安定して図られる。又、電流値を制御して電子線照射量をコントロールすることで負電荷の含有量を調整できるので、所望の耐圧の半導体素子を再現性良く得ることができる。又、ガラスに負電荷生成化合物を添加する方法に比較して、電子線照射という簡単な方法によって負電荷内臓ガラスを形成できるので、生産性にも優れる。又、ガラスへの不純物混入も防止され、ガラス保護膜の質的な低下も生じない。
【０００９】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
本発明の実施の形態に係る半導体素子は、図１に示すように、ｐｎ接合界面の端部が露出した傾斜壁を有する半導体基体１０と、その半導体基体１０の表面にｐｎ接合界面の端部と接触するように配置され、負電荷を内部に均一に分布させた「負電荷内蔵ガラス保護膜１４ａ」とから構成された高耐圧ダイオードである。高耐圧ダイオードを構成する「ｐｎ接合界面」は、第１導電型（ここではｎ型）の第１の半導体層１２と、第１の半導体層１２の上部に接した第２導電型（ここではｐ型）の第２の半導体層１３からなる。具体的には、図１に示すように、半導体ウェハ１１と、半導体ウェハ１１の表面に配置されたｎ型の第１の半導体層１２と、第１の半導体層１２の上部に配置された第２導電型の第２の半導体層１３とから半導体基体１０が構成され、高耐圧ダイオードを実現している。
【００１１】
この高耐圧ダイオードは、半導体基体１０の表面から、即ち、第２の半導体層１３の側から半導体ウェハ１１の側に向かって末広がりにメサ構造が設けられた傾斜側壁を有する。この結果、傾斜側壁には第１の半導体層１２及び第２の半導体層１３からなるｐｎ接合界面の端部が露出している。なお、半導体基体１０の表面から、ｐｎ接合界面の端部を露出するように設けられる傾斜側壁の構造は、メサ構造以外のその形状や角度等も採用可能である。
【００１２】
第２の半導体層１３は高耐圧ダイオードのアノード領域として機能し、半導体ウェハ１１はカソード領域として機能している。そして、アノード電極１５はアノード領域にオーミック接触し、カソード電極１６はカソード領域にオーミック接触している。アノード電極１５は、例えば、アルミニウム（Ａｌ）若しくは、アルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）等の厚さ１〜１０μｍ程度の程度の金属薄膜からなる。カソード電極１６は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の単層金属、或いはチタン（Ｔｉ）／ニッケル（Ｎｉ）等の積層構造の金属薄膜からなる。カソード電極１６の厚さは０．５〜２０μｍ程度である。ガラス保護膜１４は、半導体基体１０の傾斜側壁に露出しているｐｎ接合を被膜する絶縁膜（パッシベーション膜）である。ガラス保護膜１４は、内部に均一に分布した負電荷を有する（内部に均一な負電荷を分布させる方法は後述する。）。
【００１３】
本発明の実施形態に係る高耐圧ダイオードにおいて、カソード電極１６の側の電位をアノード電極１５の側の電位より高くする電圧（逆方向電圧）を印加すると、第１の半導体層１２と第２の半導体層１３とのｐｎ接合界面から空乏層が広がる。第１の半導体層１２に接触するガラス保護膜１４が均一な負電荷分布を有するので、第１の半導体層１２の表面近傍の電子は表面から第１の半導体層１２の内部に均一に反発される。したがって、第１の半導体層１２に形成される空乏層はガラス保護膜１４に沿って一様に広がり、高耐圧ダイオードを理論設計値に近い値に、高耐圧化できる。更に、後述する製造方法で明らかなように、電子線の照射量の制御により、ガラス保護膜３１の負電荷密度を極めて再現性良く制御できるので、高耐圧ダイオードの耐圧等の電気的特性を所望の値に設定できる。
【００１４】
以下に、本発明の実施の形態に係る半導体素子（高耐圧ダイオード）の製造方法を図２〜図５を参照して説明する。
【００１５】
（イ）先ず、約１００ｍｍφ〜２００ｍｍφ程度のウェハ径、第１導電型（ｎ＋型）、不純物密度１〜５×１０１８ｃｍ−３程度の単結晶シリコンからなる半導体ウェハ１１を用意する。そして、この半導体ウェハ１１の表面にエピタキシャル成長により、不純物密度５×１０１２ｃｍ−３〜５×１０１６ｃｍ−３程度、厚さ５０μｍ〜２００μｍ程度の第１の半導体層１２を形成する。更に、第１の半導体層１２の表面にボロン（１１Ｂ＋）等の第２導電型（ｐ型）不純物イオンを注入し、更に活性化熱処理及びドライブインをすることにより、不純物密度２×１０１８ｃｍ−３〜５×１０１９ｍ−３程度、深さ１０μｍ〜３０μｍ程度の第２の半導体層１３を形成する。この結果、図２（ａ）に示すように、半導体ウェハ１１の上に、第１の半導体層１２の上部に接した第２の半導体層１３からなるｐｎ接合界面を少なくとも一部に含む半導体基体１０が形成される。
【００１６】
（ロ）次に、半導体基体１０の表面にフォトレジスト膜（図示省略）を塗布する。更に、リソグラフィ技術により、フォトレジスト膜をパターニングし、フォトレジスト膜のエッチングマスクを形成し、このエッチングマスクを用いて、エッチング溶液としてフッ酸（ＨＦ）：硝酸（ＨＮＯ３）：氷酢酸（ＣＨ３ＣＯＯＨ）混合水溶液又はアルカリ水溶液等のシリコンエッチング液を使用したウェットエッチング等により、第２の半導体層１３及び第１の半導体層１２を貫通し、半導体ウェハ１１に達するメサ溝２１を格子状（又は環状）に選択的に形成する。なお、エッチングマスクはシリコン窒化膜（Ｓｉ３Ｎ４膜）等の絶縁膜で形成しても良い。このメサ溝２１により、図２（ｂ）に示すように、半導体基体１０は、第２の半導体層１３及び第１の半導体層１２のレベルで複数の矩形の高耐圧ダイオードに分離される。複数の高耐圧ダイオードは、完全には分離されず、メサ溝２１を介して半導体ウェハ１１で接続された状態となる。そして、それぞれの格子状（又は環状）に形成されたメサ溝２１の側面には、第１の半導体層１２と第２の半導体層１３との界面に形成されたｐｎ接合が露出する。即ち、半導体基体１０の表面から、半導体基体１０の一部を選択的に除去したメサ溝２１を形成することにより、ｐｎ接合界面の端部が露出する。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。
【００１７】
（ハ）次に、有機シラノール系の塗布形ガラス材料を、例えば、スピンコータを用いて第２の半導体層１３の上部にスピン塗布し、図２（ｃ）に示すように、ガラス溶液層２２を形成する。即ち、半導体基体１０の表面に、ｐｎ接合界面の端部と接触するように、ガラス溶液層２２が形成される。この有機シラノール系の塗布形ガラス材料にはＡｌ系化合物等の負電荷生成化合物が添加されていないものを使用する。
【００１８】
（ニ）次に、ガラス溶液層２２にベーキングを施して、ガラス溶液層２２中に含まれるアルコール溶剤を揮発させる。ベーキングは例えば、空気中、約１４０℃で約５分間行う。
【００１９】
（ホ）次に、アルコール溶剤を揮発させたガラス溶液層２２に熱処理（焼成）を施してガラス化し、ガラス保護膜１４を得る。焼成は、例えば約４５０℃程度で約３０分間で行う。次に、新たなフォトレジスト膜をガラス保護膜１４の上に塗布する。そして、フォトリソグラフィ技術により、フォトレジスト膜をパターニングし、フォトレジスト膜のエッチングマスクを形成する。このエッチングマスクマスクを用いて、反応性イオンエッチング（ＲＩＥ）若しくはウェットエッチングにより、ガラス保護膜１４の一部を選択的にエッチング除去し、図３（ｄ）に示すように、複数に分離された第２の半導体層１３の上部にコンタクトホール２３をそれぞれ開口する。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。
【００２０】
（ヘ）次に、真空蒸着法やスパッタリング法等により、コンタクトホール２３を介して第２の半導体層１３の上部に厚さ１μｍ〜１０μｍのＡｌ等の金属膜（図示省略）を堆積する。次に、新たなフォトレジスト膜を金属膜の上に塗布する。そして、フォトリソグラフィ技術により、フォトレジスト膜をパターニングし、フォトレジスト膜のエッチングマスクを形成する。このエッチングマスクマスクを用いて、反応性イオンエッチング（ＲＩＥ）若しくはウェットエッチングにより、金属膜をパターニングし、図３（ｅ）に示すように、アノード電極１５を形成する。その後、エッチングマスクとして用いたフォトレジスト膜を除去する。更に、真空蒸着法やスパッタリング法等により、半導体ウェハ１１の下部に、厚さ０．５μｍ〜２０μｍ程度のＡｌ，Ｗ，Ｍｏ等、或いはＴｉ／Ｎｉの積層構造の金属からなるカソード電極１６を形成する。カソード電極１６の厚さは、半導体ウェハ１１への電子線照射を妨げない厚みとなっている。その後、４００℃〜４５０℃で熱処理（シンタリング）し、アノード電極１５及びカソード電極１６の密着性を高める。
【００２１】
（ト）格子状に設けられた各メサ溝２１の底部中央をダイシングラインとし、ダイアモンド・ブレード等を用いてダイシングし、シリコンウェハを各高耐圧ダイオード（チップ領域）ごとに個片化する。この結果、図４（ｆ）に示すように複数の半導体素子（高耐圧ダイオード）が得られる。
【００２２】
（チ）次に、この図４（ｆ）に示す複数の半導体素子（高耐圧ダイオード）のそれぞれに対して、カソード電極１６側から、図４（ｇ）に示すように電子線を照射する。電子線照射の条件は、半導体素子に要求される耐圧特性に応じて種々選択できる。図６に示すように、例えば電子線量９００ＫＧｙとすれば、負電荷密度がそれぞれ、６×１０１１／　ｃｍ２の程度の値が得られる。図４（ｇ）に示すように照射する。これにより、ガラス保護膜１４に負電荷が均一に付与され、負電荷内蔵ガラス保護膜１４ａが形成される。電子線照射は、一定速度で掃引し、カソード電極１６を含む面積内を一様に照射する。
【００２３】
（リ）その後、この複数の高耐圧ダイオードのそれぞれに３５０〜４５０℃で３０〜６０分の熱処理を施す。代表的には４００℃で３０分の熱処理を施す。この熱処理は、電子線の照射によってダイオード特性が大きく変化することを防止するためのものである。即ち、高耐圧ダイオードに電子線を照射すると、ガラス保護膜１４に均一な負電荷分布が付与されて、負電荷内蔵ガラス保護膜１４ａとなると共に、半導体ウェハ内に結晶欠陥が形成される。この結晶欠陥は、ライフタイムキラーとして機能するため、半導体素子のリカバリータイム等に変化が生じる。そこで、３５０℃〜４５０℃、好ましくは４００℃程度の熱処理を施して、この結晶欠陥を消滅させて所望の特性、即ち電子線照射を施さない素子に近いリカバリー特性等が得られるようにしている。なお、４００℃程度の熱処理によっては、ガラス保護膜１４の負電荷分布には実質的に影響がなく、ガラス膜は負電荷分布をそのまま保持する。
【００２４】
以上により、負電荷分布を有するガラス膜からなる保護膜を備えた高耐圧ダイオードが完成する。
【００２５】
図５は、電子線照射によって、負電荷内蔵ガラス保護膜１４ａが形成されることを確認するために用いた評価試料の構造を模式的に示す。この評価試料は、ＭＯＳ型容量素子（ＭＯＳキャパシタ）をマトリクス状に複数（多数）個配列した構造である。即ち、図５のように、ｎ型シリコン半導体基板３０と、この一方の主面に形成されたガラス保護膜３１と、このガラス保護膜３１の上面に形成されたＡｌ薄膜からなる複数の表面電極３２ａ，３２ｂ，３２ｃ，・・・・・と、半導体基板の他方の主面に形成されたＴｉとＮｉを積層してなる裏面電極（カソード電極）３３とにより、裏面電極３３を共通としたＭＯＳ型容量素子群を構成している。図５に示す評価試料を、評価パラメータとしての電子線照射量の条件に対応して複数個用意する。
【００２６】
図６は、複数個の図５に示す評価試料を用いて裏面電極３３側から、異なる電子線照射量で電子線を照射したときのガラス保護膜３１中の負電荷密度を示したものである。即ち、異なる電子線照射量で電子線を照射した複数の評価試料中の、複数のＭＯＳ型容量素子のＣＶ特性をそれぞれ測定して、ガラス保護膜３１中の負電荷密度（平均値）を求めたものである。図６から、ガラス保護膜３１に１００〜９００ＫＧｙの線量の電子線を照射すれば、ガラス保護膜３１の負電荷密度を、４×１０１１／　ｃｍ２〜６×１０１１／　ｃｍ２の範囲の値で制御できることが分かる。図６に示すように、得られる負電荷密度Ｙと電子線照射量Ｘとは比例関係にある。即ち、負電荷密度をＹとし、電子線照射量をＸとすると、
Ｙ＝αＸ＋β　　　　　　　　　　　　　（１）
と表すことが可能である。ここで、α＝２×１０８　、β＝４×１０１１　　である。つまり、電子線照射量により、ガラス保護膜３１の負電荷密度を制御できるので、極めて再現性良く、ガラス保護膜３１中の負電荷密度を制御できることが分かる。
【００２７】
本発明の実施の形態に係る高耐圧ダイオードによれば、ガラス保護膜１４が均一な負電荷分布を有しているため、空乏層を第１の半導体層１２に比較的幅広く形成することができ、素子の耐圧特性を向上することができる。即ち、図１の高耐圧ダイオードにカソード電極側の電位をアノード電極側の電位よりも高くする電圧を印加すると、第１の半導体層１２と第２の半導体層１３との界面に形成されるｐｎ接合から空乏層が均一に広がる。ここで、第１の半導体層１２に接触するガラス保護膜１４が均一な負電荷分布を有しているため、この第１の半導体層１２の表面近傍の電子を均一にバルク内部に反発させることができ、第１の半導体層１２に形成される空乏層を保護膜に沿って幅広くかつ均一に広げることができる。この結果、素子の耐圧特性を向上することができる。特に、ガラス膜全体に均一に負電荷分布が付与されるので、素子の高耐圧化が安定して得られる。又、ガラス膜の負電荷分布は照射する電子量によって高精度に且つ容易にコントロールすることができ、所望の負電荷量を有する保護膜を再現性良く形成することができる。更に、負電荷分布を供給するための不純物を有しないガラス保護膜１４を備えた素子に電子線を照射するだけで良いので、生産性の向上が図られ、コストの削減が可能となる。
【００２８】
なお、ガラス保護膜１４に電子線を照射することによって負電荷内蔵ガラス保護膜１４ａが形成されるメカニズムについては必ずしも明らかではないが、ガラス保護膜１４中のＳｉＯのネットワークの原子間結合が電子線照射よって切断され、近傍の構成原子が負に帯電するためと考えられる。
【００２９】
（その他の実施の形態）
本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものと理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３０】
上記の実施の形態に係る半導体素子（高耐圧ダイオード）の製造方法は一例であり、これ以外の種々の方法により実現可能であることは勿論である。具体的には、図２（ａ）に示すような、半導体ウェハ１１の上に第１の半導体層１２及び第２の半導体層１３を形成する方法として、以下のような種々の方法を採用しても良い。
【００３１】
例えば、先ず、不純物密度１×１０１２ｃｍ−３〜５×１０１３ｃｍ−３程度のｎ型単結晶シリコンからなる第１の半導体層１２を用意する。次に、ｎ型単結晶シリコンウェハ１２の裏面に、燐（３１Ｐ＋）やヒ素（７５Ａｓ＋）等のｎ型不純物イオンを注入し、ドライブインをすることにより、不純物密度５×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度の半導体ウェハ１１を形成する。更に、ｎ型単結晶シリコンウェハ１２の表面にボロン（１１Ｂ＋）等のｐ型不純物イオンを注入し、更に活性化熱処理及びドライブインをすることにより、不純物密度２×１０１８ｃｍ−３〜５×１０１９ｍ−３程度の第２の半導体層１３を形成する。
【００３２】
或いは、他の方法として、ｎ型単結晶シリコンウェハ１２の裏面に、ｎ型不純物をドープしたエピタキシャル成長（ドーピングエピ）を行うことにより半導体ウェハ１１を形成し、ｎ型単結晶シリコンウェハ１２の表面にイオン注入や熱拡散により第２の半導体層１３を形成すること等を採用できる。
【００３３】
上記の実施の形態に係る高耐圧ダイオードはｐｎｎ＋構造であるが、これとは逆に、第１導電型の半導体層がｐ＋型及びｐ型半導体領域で、その一方第２導電型の半導体層がｎ型半導体領域である、ｎｐｐ＋構造でも良い。
【００３４】
又、上記の実施の形態では、半導体素子として高耐圧ダイオードを例示的に説明したが、半導体素子の種類は特に限定されない。高耐圧ダイオード以外にも、パワートランジスタ、ＩＧＢＴ、サイリスタ等、メサ型やベベル型等のｐｎ接合が露出した傾斜側壁を有する半導体素子であれば特に限定されない。特に、本発明の耐圧の向上効果を考慮すれば、高耐圧を要する種々のパワーデバイスに好適である。したがって、本発明の半導体素子の電極構造、ｐｎ接合界面の位置、その他のトポロジー等は、半導体素子の種類により適宜、変更されることは勿論である。
【００３５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００３６】
【発明の効果】
本発明によれば、高耐圧化が高水準に且つ再現性良く得られ、更に生産性等にも優れた高耐圧半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体素子（高耐圧ダイオード）の断面図である。
【図２】本発明の実施の形態に係る半導体素子（高耐圧ダイオード）の製造方法を説明する工程断面図（その１）である。
【図３】本発明の実施の形態に係る半導体素子（高耐圧ダイオード）の製造方法を説明する工程断面図（その２）である。
【図４】本発明の実施の形態に係る半導体素子（高耐圧ダイオード）の製造方法を説明する工程断面図（その３）である。
【図５】ガラス保護膜中の負電荷密度の測定に用いる評価試料を示す断面図である。
【図６】図５の評価試料を用いて測定した、電子線照射量とガラス保護膜中の負電荷密度との関係を示すグラフである。
【符号の説明】
１０　　半導体基体
１１　　半導体ウェハ
１２　　第１の半導体層
１３　　第２の半導体層
１４　　ガラス保護膜
１４ａ　負電荷内蔵ガラス保護膜
１５　　アノード電極
１６　　カソード電極
２１　　メサ溝
２２　　ガラス溶液層
２３　　コンタクトホール
３０　　ｎ型シリコン半導体基板
３１　　ガラス保護膜
３２ａ，３２Ｂ，３２Ｃ，　　表面電極
３３　　裏面電極
【図１】
2004087848.tif 000003
【図２】
2004087848.tif 000004
【図３】
2004087848.tif 000005
【図４】
2004087848.tif 000006
【図５】
2004087848.tif 000007
【図６】
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