(57)【要約】    【課題】    本発明の目的は、３層ポリシコンゲートを用いた仮想接地型メモリセルの微細化、高性能化および歩留まり向上に関する新たな不揮発性半導体記憶装置及びその製造方法を提供することである。    【解決手段】  メモリセルにおいて、浮遊ゲート１１５ｂの端面のうちワード線１１７a及びチャネルとそれぞれ垂直な方向に存在する２つの端面のそれぞれの一部が第３ゲート１０９aの上部に絶縁膜１１０aを介して乗り上げるように形成されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板の一主面側に所定の間隔を置いて形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域間に形成されたチャネル領域と、
前記ドレイン側のチャネル領域上に第１ゲート絶縁膜を介して設けられた第１のゲートと、
前記ソース側のチャネル領域上には第２ゲート絶縁膜を介して、その側面側が第１絶縁膜で覆われ、その上面には第２絶縁膜が設けられた第２のゲートとを備え、
前記第１のゲートは、前記第１ゲート絶縁膜上および前記第１絶縁膜の側面と前記第２絶縁膜の側面を覆うように形成され、その一端部が前記第２絶縁膜の側面に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板の一主面側に所定の間隔を置いて形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域間に形成されたチャネル領域と、
前記ドレイン側のチャネル領域上に第１ゲート絶縁膜を介して設けられた第１のゲートと、
前記ソース側のチャネル領域上には第２ゲート絶縁膜を介して、その側面側が第１絶縁膜で覆われ、その上面には第２絶縁膜が設けられた第２のゲートとを備え、
前記第１のゲートは、前記第１ゲート絶縁膜上および前記第１絶縁膜の側面と前記第２絶縁膜の側面を覆うように形成され、その一端部は、前記第２絶縁膜の上端面に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１のゲートは、その両端部が前記第２のゲートに挟まれた隙間領域に配置され、凹部を形成するように充填されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲートの表面積は、前記第２のゲートの隙間領域内の側壁部の面積をA、第２のゲート隙間領域内の底部の面積をB、第２のゲート上部の平坦部の面積をC、及び第２のゲート上部の側壁部の面積をDとしたとき、
A＞B＋C＋D
であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２のゲートは、前記第２ゲート絶縁膜を介して前記半導体基板内に形成されたスプリットチャネルを制御するゲートであることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２のゲートは、消去ゲートおよびスプリットチャネルの両方を制御するゲート機能を有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項７】
前記第２ゲート絶縁膜は、前記半導体基板上に形成された周辺回路の低電圧部を構成するＭＯＳトランジスタのゲート絶縁膜と同一であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項８】
前記第２のゲートの構成材料及びその膜厚は、前記半導体基板上に形成された周辺回路を構成するＭＯＳトランジスタのゲートと同一であることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板の一主面側に所定の間隔を置いて形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域間に形成されたチャネル領域と、
前記ドレイン側のチャネル領域上に第１ゲート絶縁膜を介して設けられた第１のゲートと、
前記ソース側のチャネル領域上には第２ゲート絶縁膜を介して、その側面側が第１絶縁膜で覆われ、その上面には第２絶縁膜が設けられた第２のゲートと、
前記第１のゲート上に形成された第３絶縁膜を介して設けられた第３のゲートと、
前記第３のゲートを電気的に接続したワード線と、
前記第３のゲート上に形成された第３絶縁膜を貫通して設けられたコンタクト孔と、
前記ワード線と前記コンタクト孔を介して接続された金属配線とを備え、
前記コンタクト孔が、前記第２のゲートを形成する膜と同一の材料および膜厚を有する部材上に載置されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記部材は、ポリシリコン膜であることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
半導体基板の一主面側に形成された第１導電型のウェルと、
前記第１導電型のウェルに所定の間隔を置いて形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域間に形成されたチャネル領域と、
前記ドレイン側のチャネル領域上に第１ゲート絶縁膜を介して設けられた第１のゲートと、
前記ソース側のチャネル領域上には第２ゲート絶縁膜を介して、その側面側が第１絶縁膜で覆われ、その上面には第２絶縁膜が設けられた第２のゲートと、
前記第１のゲート上に形成された第３絶縁膜を介して設けられた第３のゲートとを備え、
複数の前記第２のゲートを結束する結束領域が、第２導電型を有する不純物拡散層が選択的に形成された前記半導体基板の領域上に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記第２導電型を有する不純物拡散層領域は、前記第２導電型のソース領域及びドレイン領域と前記ソース領域及びドレイン領域を選択する選択トランジスタの拡散層領域とに接続されていることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
メモリセルアレイ領域および周辺回路領域を有する不揮発性半導体記憶装置の製造方法において、
半導体基板の一主面側にウェル領域を形成する工程と、
前記ウェル領域上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１シリコン膜を形成する工程と、
前記メモリセルアレイ領域において、前記第１シリコン膜および前記第１ゲート絶縁膜を含む膜を選択的にパターニングし、第１の方向にライン領域およびスペース領域を形成するライン・アンド・スペース形成工程と、
前記スペース領域に第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜を含む領域上に第２シリコン膜を形成する工程と、
前記第２シリコン膜を第１の方向に延在するようにパターニングする工程と、
前記第２シリコン膜を含む領域上に層間絶縁膜を形成し、前記層間絶縁膜に第３シリコン膜を形成する工程と、
前記第３シリコン膜と前記第２シリコン膜とを前記第１の方向とは直交する方向にパターニングする工程と、前記第１シリコン膜を再度パターニングする工程とを備え、
前記第２シリコン膜を第１の方向にパターニングし、形成された第２シリコン膜パターンの端部が、前記スペース領域内に配置されるように前記パターニングを行なうことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
メモリセルアレイ領域および周辺回路領域を有する不揮発性半導体記憶装置の製造方法において、
半導体基板の一主面側にウェル領域を形成する工程と、
前記ウェル領域上に第１ゲート絶縁膜とを形成する工程と、
前記第１ゲート絶縁膜上に第１シリコン膜を形成する工程と、
前記メモリセルアレイ領域において、前記第１シリコン膜および前記第１ゲート絶縁膜を含む膜を選択的にパターニングし、第１の方向にライン領域およびスペース領域を形成するライン・アンド・スペース形成工程と、
前記スペース領域に第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜を含む領域上に第２シリコン膜を形成する工程と、
前記第２シリコン膜を第１の方向に延在するようにパターニングする工程と、
前記第２シリコン膜を含む領域上に層間絶縁膜を形成し、前記層間絶縁膜に第３シリコン膜を形成する工程と、
前記第３シリコン膜と前記第２シリコン膜とを前記第１の方向とは直交する方向にパターニングする工程と、前記第１シリコン膜を再度パターニングする工程とを備え、
前記第２シリコン膜を第１の方向にパターニングし、形成された第２シリコン膜パターンの端部が、前記ライン領域上に配置されるように前記パターニングを行なうことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚より薄いことを特徴とする請求項１３または１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記第２ゲート絶縁膜の形成は、前記ライン・アンド・スペースを形成し、前記メモリセルアレイ領域においてパターニングされた前記第１シリコン膜の側壁に絶縁膜からなるサイドウォールを形成した後に行なうことを特徴とする請求項１３または１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記第１の方向に形成されたラインの端部が結束するように
前記第１シリコン膜をパターニングし結束部を形成することを特徴とする請求項１３または１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記結束部の形成前に、前記結束部の下に対応する前記半導体領域に前記半導体基板の導電型と反対導電型の不純物を導入することを特徴とする請求項１３または１４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特に高性能化、高集積化及び歩留り向上を実現する方法に関する。
【背景技術】
【０００２】
フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソーナルコンピュータやデジタルスチルカメラ、ビデオカメラ等の小型携帯情報機器のファイルとして急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減とコンテンツの短時間ダウンロードに対応した高速書込みが必須であり、これを実現するメモリセル方式が提案されている。そのうちの１つとして、３層ポリシコンゲートを用いた仮想接地型のメモリセルがある（例えば、特許文献１または特許文献２参照）。このメモリセルは、図１５に示したように、シリコン基板２０１中のウェル２０２、ウェル中のソース、ドレイン拡散層領域２０３、２０３'、及びウェル上に形成されたポリシリコン膜からなる第１のゲートとなる浮遊ゲート２０４、第２のゲートとなる制御ゲート２０５、消去ゲートとスプリットチャネルを制御するゲートの少なくとも１つの機能を有する第３のゲート２０６の３つのゲートから構成される。各々のポリシリコンゲート２０４、２０５、２０６間及びポリシリコンゲートとウェル２０２間は絶縁膜２０７、２０８、２０９、２１０、２１１により分離されている。制御ゲート２０５は行方向に接続されワード線を構成している。ソース及びドレイン拡散層２０３、２０３'は隣接するメモリセルの拡散層を共用する仮想接地型であり、これにより行方向のピッチ縮小を図っている。第３のゲート２０６はチャネルと垂直で、かつ、ワード線２０５と垂直に配置される。書込みの際は、ワード線２０５、ドレイン２０３及び第３ゲート２０６にそれぞれ独立した正の電圧を印加し、ウェル２０２、ソース２０３'は０Ｖとする。これにより第３のゲートと浮遊ゲート境界部のチャネルでホットエレクトロンが発生し、浮遊ゲート２０４に注入される。これによりメモリセルのしきい値が上昇する。消去の際は、第３ゲート２０６に正電圧、ワード線２０５に負電圧を印加し、ソース２０３'、ドレイン２０３、及びウェル２０２は０Ｖとする。これにより浮遊ゲート２０４から第３ゲート２０６に電子が放出され、しきい値が低下する。あるいは、ワード線２０５に負電圧を印加し、第３ゲート２０６、ソース２０３'、ドレイン２０３、及びウェル２０２は０Ｖとする。これにより浮遊ゲート２０４からウェル２０２に電子が放出され、しきい値が低下する。このようなメモリセルトランジスタのしきい値電圧を変化させることにより情報の“０”“１”を判別している。
【０００３】
【特許文献１】特開２００１−０２８４２８号公報
【０００４】
【特許文献２】特開２００１−０８５５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した不揮発性半導体記憶装置の大容量化を図ろうとした場合、新たな課題が生じてきた。
まず第１は、メモリセルの書込み/消去時、特に消去時の内部動作電圧の低減である。一般にフラッシュメモリにおいては、制御ゲート電圧Vcgと浮遊ゲートVfgの間には以下の関係式が成り立つ。
【０００６】
Vfg=Vcg・C2/(C1+C2+Cag+Cfg)         (１)式
ここでC1は浮遊ゲートとSi基板間の絶縁膜(トンネル絶縁膜)容量、C2は浮遊ゲートと制御ゲート間の絶縁膜(ポリSi層間絶縁膜)容量、Cagは浮遊ゲートと第３ゲート間の絶縁膜容量、Cfgは隣接するワード線下に存在する浮遊ゲート間の絶縁膜容量である。C2/(C1+C2+Cag+Cfg)はカップリング比と呼ばれる。制御ゲートに印加された電圧を効率良く浮遊ゲートに伝達し、より低い内部電圧で書込み/消去を行うためにはこのカップリング比を増大することが必須である。そのためには(1)ポリSi層間絶縁膜容量C2を大きくする、(2)第３ゲート−浮遊ゲート間膜厚を増大してCagを低減する、(3)浮遊ゲートの断面形状をＵ字型あるいはフィン型として断面積を低減し、対向する浮遊ゲート間絶縁膜容量Cfgを低減することが重要となる。C2を増大するためには浮遊ゲートの表面積を増大することが必要である。しかしながら上記した公知例では、浮遊ゲート２０４の表面積が小さく、動作電圧の低減が難しいという問題があった。本課題は浮遊ゲートとSi基板間の絶縁膜２１０に高電圧を印加し、トンネル現象により浮遊ゲートに蓄積された電子を基板に放出する消去動作の際、特に重要である。また、１つのメモリセルに２ビット分のデータを記憶するいわゆる多値記憶型のフラッシュメモリにおいては、書込み状態と消去状態でメモリセルしきい値電圧の差を大きくとる必要があり、書込み/消去動作時間を低減するためにはカップリング比の向上は不可欠である。
【０００７】
第２は書込みばらつきの低減と第３ゲートの微細化である。上記公知例のうち特許文献２には、３層ポリシコンゲートを用いた仮想接地型メモリセルの様々な形成方法が論じられている。このうち第３ゲート２０６を形成後、浮遊ゲート２０４を形成する方法においては、トンネル絶縁膜２１０を熱酸化により形成する際、先に形成した第３ゲート２０６下端部が酸化され、同部のゲート酸化膜厚が厚くなってしまう、いわゆるゲートバーズビークが生じるという問題があった。これは、トンネル絶縁膜を形成する際の洗浄工程で第３ゲート下端部のゲート酸化膜が除去されてしまい、第３ゲートポリシリコン膜の下端部が酸化されてしまうためである。本ゲートバーズビークの伸長は第３ゲートにより形成されるMOSトランジスタのしきい値電圧のばらつきの原因となり、メモリセル間の書込みばらつきを増大させるという不具合を生じる。メモリセル間の書込みばらつきが増大すると、多値記憶型のフラッシュメモリにおいては、所望のしきい値状態に到達したか否かを判別するベリファイ回数が増加し、チップの書込み時間が増大してしまう。また、本ゲートバーズビークの伸長により第３ゲートのゲート酸化膜厚が増大すると、第３ゲートにより形成されるMOSトランジスタのパンチスルー耐性が低下し、ゲート長の縮小が困難となる。
【０００８】
第３はワード線の微細化である。一般に大容量フラッシュメモリでは、ワード線を最小加工寸法でパターニングすることによりメモリセルの微細化を図っている。このためには、ワード線をパターニングする際のリソグラフィ工程で十分なフォーカスマージンを確保する必要がある。このためには、下地段差を極力低減することが課題となる。
【０００９】
以上、３層ポリシコンゲートを用いた仮想接地型メモリセルの微細化、高性能化に関する課題を解決するための新たな不揮発性半導体記憶装置及びその製造方法の開発が望まれていた。
【００１０】
本発明の目的は、３層ポリシコンゲートを用いた仮想接地型メモリセルの微細化、高性能化および歩留まり向上に関する新たな不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上記課題はシリコン基板中に形成された第１導電型のウェルと、該ウェル中に形成された第２導電型のソース／ドレイン拡散層領域と、該拡散層領域に対し垂直方向に形成されたチャネルと、該シリコン基板上に絶縁膜を介して形成された第１のゲートである浮遊ゲートと、該浮遊ゲートと絶縁膜を介して形成された第２のゲートである制御ゲートと、該制御ゲートを接続して形成されたワード線と、該シリコン基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは機能の異なる第３ゲートを有するメモリセルを構成要素の１つとした不揮発性半導体記憶装置において、該浮遊ゲートの端部のうち制御ゲートと垂直な方向に存在する２つの端部のそれぞれが第３ゲートの上部に絶縁膜を介して乗り上げるように配置することにより達成される。
【００１２】
上記浮遊ゲートは、第３ゲートの隙間に配置され、該隙間を完全には充填していないことを特徴とする。
上記浮遊ゲートは、その表面積を、第３ゲートスペース内の側壁部がA、第３ゲートスペース内の底部がB、第３ゲート上部の平坦部がC及び第３ゲート上部の側壁部がDとした時、
A＞B＋C＋D
である。
上記第３ゲートがスプリットチャネルを制御するゲートである。
あるいは、上記第３ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有する。
なお、上記第３のゲートとウェル間の絶縁膜が周辺回路低圧系部のゲート絶縁膜と同一であることが好ましい。
また、上記第３のゲートの構成材料及び膜厚が周辺回路のゲートと同一であることが好ましい。
【００１３】
更に上記課題はシリコン基板中に形成された第１導電型のウェルと、該ウェル中に形成された第２導電型のソース／ドレイン拡散層領域と、該拡散層領域に対し垂直方向に形成されたチャネルと、該シリコン基板上に絶縁膜を介して形成された第１のゲートである浮遊ゲートと、該浮遊ゲートと絶縁膜を介して形成された第２のゲートである制御ゲートと、該制御ゲートを接続して形成されたワード線と、該シリコン基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは機能の異なる第３ゲートを有するメモリセルを構成要素の１つとした不揮発性半導体記憶装置において、ワード線と金属配線を接続するコンタクト孔が第３ゲートと同一の材料、膜厚を有する部材上に絶縁膜を介して配置されることにより達成される。
この際、上記部材がポリシリコン膜であることが好ましい。
【００１４】
更に上記課題は、シリコン基板中に形成された第１導電型のウェルと、該ウェル中に形成された第２導電型のソース／ドレイン拡散層領域と、該拡散層領域に対し垂直方向に形成されたチャネルと、該シリコン基板上に絶縁膜を介して形成された第１のゲートである浮遊ゲートと、該浮遊ゲートと絶縁膜を介して形成された第２のゲートである制御ゲートと、該制御ゲートを接続して形成されたワード線と、該シリコン基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは機能の異なる第３ゲートを有するメモリセルを構成要素の１つとした不揮発性半導体記憶装置において、複数の第３ゲートを結束する結束部の下のシリコン基板中に、第２導電型の不純物領域が形成されていることにより達成される。
この際、上記第２導電型のソース／ドレイン拡散層領域と第２導電型の不純物領域、及び第２導電型のソース／ドレイン拡散層領域を選択する選択トランジスタの拡散層領域が接続されている。
【００１５】
更に上記課題は、シリコン基板中に形成された第１導電型のウェルと、該ウェル中に形成された第２導電型のソース／ドレイン拡散層領域と、該拡散層領域に対し垂直方向に形成されたチャネルと、該シリコン基板上に絶縁膜を介して形成された第１のゲートである浮遊ゲートと、該浮遊ゲートと絶縁膜を介して形成された第２のゲートである制御ゲートと、該制御ゲートを接続して形成されたワード線と、該シリコン基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは機能の異なる第３ゲートを有するメモリセルを構成要素の１つとした不揮発性半導体記憶装置の製造方法において、半導体基板上に複数のウェルを形成する工程、該ウェル上に膜厚の異なる第１及び第２のゲート絶縁膜を形成する工程、該第１及び第２のゲート絶縁膜上に第１のポリシリコン膜を形成する工程、該第１のポリシリコン膜をパターニングし、第１方向のライン・アンド・スペースを形成する工程、該スペースに第３のゲート絶縁膜を形成する工程、第２のポリシリコン膜を形成する工程、該第２のポリシリコン膜を第１方向にパターニングする工程、ポリシリコン層間絶縁膜を形成する工程、第３のポリシリコン膜を形成する工程、該第３のポリシリコン膜と第２のポリシリコンを第１方向とは直交する第２方向にパターニングする工程、第１のポリシリコン膜を再度パターニングする工程を含むことにより達成される。
【００１６】
この際、上記該第１のポリシリコン膜をパターニングし、第１方向のライン・アンド・スペースを形成する工程はメモリセルアレイ部でのみ行なうことを特徴とする。
この際、上記第１及び第３のゲート絶縁膜の膜厚は、第１ゲート絶縁膜の方が厚いことが好ましい。
また、上記第１のポリシリコン膜により第１方向のライン・アンド・スペースを形成した後、該ポリシリコン膜の側壁に絶縁膜のサイドウォールを形成し、その後第３のゲート酸化膜を形成することが好ましい。
【００１７】
更に、上記第１のポリシリコン膜は第１方向のライン・アンド・スペースの端部でライン部が結束されるようにパターニングされる。
この場合、上記第１のポリシリコン膜パターンの結束部の下に、パターニング前に第２導電型の不純物を導入することを特徴とする。
この際、上記第２のポリシリコン膜の第１の方向パターニングは、第１のポリシリコン膜パターンのライン上で行なう。
あるいは、第２のポリシリコン膜の第１の方向パターニングは、第１のポリシリコン膜パターンのスペース内に埋め込むように行なう。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果は以下の通りである。
不揮発性半導体記憶装置のメモリセル面積を縮小することが可能である。
不揮発性半導体記憶装置の動作速度の向上が図れる。
不揮発性半導体記憶装置の歩留りの向上が図れる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について以下に具体的に説明する。
【００２０】
＜実施例１＞
図１から図６を用いて、本発明の実施例１を説明する。図１はフラッシュメモリセルを行列状に配置したメモリアレイの構成を示す回路図、図２はメモリセルアレイの平面図であり、図３は図２のA-A'、B-B'、C-C'、D-D'それぞれで切断した断面図、図４から図６は断面図によりメモリセル及び周辺回路の製造工程を示した図、図１６から図１８は図２のE'-E断面部の製造工程を示したものである。
【００２１】
図１においてGDLはグローバルデータ線、LDLはローカルデータ線を表しており、本メモリセルアレイは階層化データ線構造を有している。WLはワード線、AGは第３ゲート(アシストゲート、Assist Gate)である。STは選択トランジスタのゲート配線、SLは共通ソース線である。
【００２２】
図３及び図６(e)に示したように、本メモリセルはシリコン基板１０1に形成されたp型ウェル１０４中のソース／ドレイン拡散層１１３、第１のゲートである浮遊ゲート１１５ｂ、第２のゲートである制御ゲート１１７a、及び第３のゲート１０９aから構成される。各メモリセルの制御ゲート１１７aは行方向に接続され、ワード線を形成している。浮遊ゲート１１５ｂとウェル１０３はゲート絶縁膜１１４に、第３のゲート１０９aとウェル１０３はゲート絶縁膜１０８に、浮遊ゲート１１５ｂと第３のゲート１０９aは絶縁膜１１４aに、浮遊ゲート１１５ｂとワード線１１７aは絶縁膜１１６aに、第３のゲート１０９aとワード線１１７aは絶縁膜１１０aにより、それぞれ分離されている。ソース／ドレイン拡散層１１３はワード線１１７aに垂直に配置され、列方向のメモリセルのソース／ドレインを接続するローカルソース線及びローカルデータ線として存在する。すなわち、本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たないいわゆるコンタクトレス型のアレイから構成される。この拡散層１１３に垂直な方向にチャネルが形成される。
【００２３】
第３のゲート１０９aの２つの端面は、上記浮遊ゲート１１５ｂの端面のうちワード線１１７a及びチャネルとそれぞれ垂直な方向に存在する２つの端面と、それぞれ絶縁膜１１４aを介して対向して存在する。浮遊ゲート１１５ｂは、ワード線１１７a及びチャネルと垂直な方向に存在する第３のゲート１０９aの隙間に配置される。さらに、浮遊ゲート１１５ｂが第３のゲート１０９aに対し対称に、また上記第３のゲート１０９aが浮遊ゲート１１５ｂに対し対称に存在する。
【００２４】
なお、本実施形態においては、ソース／ドレインを形成する１対の拡散層１１３が浮遊ゲートパターン１１５ｂに対し非対称の位置関係にあり、一方の拡散層が浮遊ゲートとオーバーラップしないオフセット構造となっている。また、第３のゲート１０９aと拡散層１１３はそれぞれの一部分がオーバーラップするように存在する。
【００２５】
次に書込み、消去、読出し動作を図７から図９及び表１を用いて説明する。
【００２６】
【表１】
2004193598.tif 000003
【００２７】
まず、図７の選択セルＰＳＣ１を書込む場合、ワード線WLmに正の大きな電圧、例えば13.5Ｖ程度を、また、第３のゲートAGoには1.1Ｖ程度の低い電圧を印加する。また、グローバルデータ線GDLmには４.5Ｖ程度を印加し、これを選択トランジスタST1を介してローカルデータ線ＬＤＬmＲに給電する。ソースLDLm+1L及びpウェルは０Ｖに保持する。これにより第３のゲート１０９a下のウェル中にチャネルが形成され、ソース側の浮遊ゲート端部のチャネルでホットエレクトロンが発生し、浮遊ゲートに電子が注入される。つまり第３のゲート１０９aはその下部に存在するチャネルを制御するゲートとして機能する。本メモリセルによれば、従来のＮＯＲ型フラッシュメモリに比べホットエレクトロンの発生及び注入効率が増大し、チャネル電流の小さな領域での書込みが可能となる。従って、トンネル現象により書込みを行なうフラッシュメモリチップと同程度の電流供給能力をもつ内部電源で、キロバイトオーダー以上の多数個のメモリセルの並列書込みが可能となり、書込みスループットの向上が図れる。
【００２８】
消去の際は、図８に示したように、ワード線WLmに負の大きな電圧、例えば−１８Ｖを印加する。この際、第３のゲートAGe及びAGo、すべてのソース/ドレイン拡散層DL、及びウェルは０Ｖに保持する。あるいは、ワード線WLmに負の大きな電圧、例えば−１６Ｖを、ウェルに正電圧、例えば２Ｖを印加し、第３のゲートAGe及びAGo、すべてのソース/ドレイン拡散層DLは０Ｖに保持する。これにより、浮遊ゲートからウェルにファウラー−ノードハイムトンネル電流が流れ、浮遊ゲートに蓄積された電子が放出される。
【００２９】
図９のセルＲＳＣ１の情報を読み出す場合は、ワード線WLmに多値のしきい値レベルに応じた電圧を印加し、また、第３のゲートAGoには3.5Ｖ程度の電圧を印加する。また、グローバルデータ線GDLmには1Ｖ程度を印加し、これを選択トランジスタST1を介してローカルデータ線ＬＤＬmＲに給電する。ソースLDLm+1L及びpウェルは０Ｖに保持する。
【００３０】
本実施例１が従来技術と異なる点は、図３(a)に示したように、浮遊ゲート１１５ｂの端面のうちワード線１１７a及びチャネルとそれぞれ垂直な方向に存在する２つの端面のそれぞれが第３ゲート１０９aの上部に絶縁膜１１０aを介して乗り上げるように配置した点である。浮遊ゲート１１５ｂの膜厚は第３ゲートスペースを完全には充填しないような値に設定されている。このようなフィン型形状の浮遊ゲートにすることで、ワード線に平行な断面の断面積を低減し、隣接するワード線間で対向する浮遊ゲート間の絶縁膜容量を小さくした上で浮遊ゲートの表面積を増大することが可能である。これにより微細化に伴いワード線ピッチが減少し、ワード線間距離が小さくなっても、メモリセルのカップリング比が向上して書込み/消去時の内部動作電圧が低減できる。また、隣接するワード線間で対向する浮遊ゲート間の絶縁膜容量が小さいため、隣接ビットのしきい値が書込み状態にあるか消去状態にあるかの違いによって生じる読出ししきい値のずれを小さくすることが可能である。このため、しきい値状態を４レベル以上とし、１つのメモリセルに２ビット分以上のデータを記憶する多値メモリにおいては、１つ１つのしきい値分布を圧縮することが可能となり、その結果、書込み/消去のしきい値変化量を小さくすることができる。これにより書込み/消去時間の短縮や低電圧動作、放置電界の緩和によるデータ保持特性の向上が図れる。
【００３１】
この際、本浮遊ゲート１１５ｂは、図１４に示した様に、その表面積を、第３ゲートスペース内の側壁部がＡ、第３ゲートスペース内の底部がＢ、第３ゲート上部の平坦部がＣ及び第３ゲート上部の側壁部がＤとした時、
Ａ＞Ｂ＋Ｃ＋Ｄ        (２)式
なる関係が成り立つ。メモリセルを微細化するためには第３ゲートのライン及びスペースを縮小する必要があり、この条件下で浮遊ゲート表面積を増大するためにはＢ及びＣを小とし、ＡまたはＤを大とする必要がある。Ｄの増大は上述した隣接するワード線間で対向する浮遊ゲート間の絶縁膜容量を増大することになる。従って、第３ゲートスペース内の側壁部面積Aを大きくとり他の部分の面積をできるだけ小さくした(２)式で示される面積関係が、第３ゲートを有するメモリセルの微細化、動作速度の向上、データ保持特性の向上に有効である。
【００３２】
また、第３ゲート形成後、浮遊ゲート絶縁膜(いわゆるトンネル絶縁膜)を形成する前に第３ゲート側壁に絶縁膜のサイドウォールを形成している。これにより第３ゲート１０９a下端部に伸長するゲートバーズビークを抑制し、第３ゲートのゲート長の微細化が可能である。合せて第３ゲートにより形成されるＭＯＳトランジスタのしきい値ばらつきを低減でき、メモリセル間の書込み速度ばらつきを抑制可能となる。これにより、チップ書込み時のベリファイ回数が低減し、書込みスループットの向上が図れる。
【００３３】
また、第３ゲートパターニング時に形成するスペースを浮遊ゲートが配置されるメモリマット内にのみ配置している。このためワード線１１７a形成時の下地段差が低減されワード線パターニング時のリソグラフィのフォーカスマージンが向上し、ワード線ピッチの縮小が可能となる。
【００３４】
次に、図４から図６を用いて本メモリセルの製造方法を示す。
本不揮発性半導体記憶装置は情報を蓄積するための複数のメモリセルを行列状に配置したメモリセル領域と、書換えや読出しを行なうビットを選択したり、チップ内部で必要な電圧を発生する周辺回路を構成するためのＭＯＳトランジスタを複数個配置した周辺回路領域から構成される。周辺回路領域は、例えば３.３Ｖといった電源電圧のような比較的小さな電圧のみが印加される低電圧部と、例えば１８Ｖといった書換えに必要な高電圧が印加される高電圧部に分けられる。低電圧部と高電圧部はともに図６(e)に示すように、Ｐウェル１０４ｂ、１０４ｃ、及びＮウェル１０５a、１０５ｂ上に形成された複数個のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタから構成される。メモリセルはＰウェル１０４a上に形成される。図４から図６はメモリセルのワード線に平行で、周辺回路ＭＯＳトランジスタのゲート線に垂直な断面図である。
【００３５】
製造方法は以下の通りである。
まず、面方位（１００）のｐ型Ｓｉ基板１０１に、選択トランジスタ及び周辺回路ＭＯＳトランジスタを分離する浅溝素子分離領域１０２を形成した。次いでイオン打込み法によりＰウェル領域１０４ａ、１０４ｂ、１０４ｃ、及びＮウェル領域１０５ａ、１０５ｂ、更にウェル間の分離領域１０３を形成した（図４(a)）。次に、メモリセル及び周辺回路ＭＯＳトランジスタのしきい値調整のためのチャネルイオン打込み（図には示していない）を行なった後、第３ゲート結束部(図２の１２５)下の拡散層(図２の１２４)形成のためのイオン打込みを行った。本イオン打込みにより、メモリセルの拡散層配線１１３と選択トランジスタの拡散層１２０ａの電気的な接続が可能となる。（図１６乃至図１８）。  次に周辺回路領域のうち高電圧部のゲート絶縁膜となるシリコン酸化膜１０６を熱酸化法により約２３nm形成した（図４(b)）。その後、ホトレジストパターンを形成し、ウェットエッチング法によりシリコン酸化膜１０６を周辺回路領域の高電圧部のみに残した(シリコン酸化膜１０６は１０６aとなる)(図４(c))。その後、ホトレジストパターンを除去した後、熱酸化法により周辺回路領域の低電圧部及びメモリセル領域に周辺ＭＯＳトランジスタのゲート絶縁膜及びメモリセルの第３ゲートとウェルを分離する絶縁膜となる熱酸化膜１０８を９ｎｍ形成した。この際、周辺回路領域の高電圧部の熱酸化膜厚は２５ｎｍとなった(シリコン酸化膜１０６aは１０６bとなる)(図４(d))。その後、周辺ＭＯＳトランジスタ及びメモリセルの第３のゲートの電極となるポリシリコン膜１０９とシリコン酸化膜１１０を順次堆積した(図４(e))。続いてリソグラフィとドライエッチング技術を用いてシリコン酸化膜１１０及びポリシリコン膜１０９をパターニングした（シリコン酸化膜１１０及びポリシリコン膜１０９はそれぞれ１１０a、１１０ｂ及び１０９a、１０９ｂとなる）。この際、メモリセル以外のすべての領域のシリコン酸化膜１１０及びポリシリコン膜１０９はエッチングされずに残るようなパターン配置とした。また、本パターニングにより形成されるスペースは全て同一寸法とした。これは、後の工程で形成するワード線のポリサイド膜がチップ内で均一に第３ゲートスペースに埋め込まれ、平坦な段差形状とするためである(図４(f))。
【００３６】
次に減圧化学気相成長法によりシリコン酸化膜１１１を堆積し (図５(a)) 、これを異方性エッチングして第３ゲートパターン１０９の側壁にのみ残した(シリコン酸化膜１１１は１１１aとなる) (図５(ｂ))。本膜はトンネル絶縁膜形成前までの洗浄工程で第３ゲート酸化膜が後退し、その結果ゲートバーズビークが伸長してセル間の書込みばらつきが増大したり、第３ゲートＭＯＳの短チャネル特性が低下するのを抑制するための保護膜である。本シリコン酸化膜１１１の膜厚は、トンネル絶縁膜が形成される直前の洗浄工程で完全に除去されるがそのオーバーエッチング量は極わずかであるように設定した。その後、砒素の斜めイオン打込みとボロンの斜めイオン打込みを互いに別の方向から行い、メモリセルのソース/ドレイン拡散層領域１１３とパンチスルーストッパ層１１２を形成した（図５(ｃ)）。ここで、第３ゲート下の拡散層１２４とメモリセルのソース/ドレイン拡散層領域１１３とが接続される（図１７(ｃ)）。次に浮遊ゲートとウェル間及び浮遊ゲートと第３ゲート間を分離する絶縁膜１１４を熱酸化法により形成した。ウェル上の酸化膜厚は９ｎｍとした。この際、第３ゲート側壁には約２０ｎｍの酸化膜１１４aが成長した(図５(ｄ))。その後、浮遊ゲートとなるポリシリコン膜１１５を第３ゲートスペースが完全には埋まらないように堆積し(図５(e))、これをリソグラフィとドライエッチング技術により第３ゲートと平行な方向にパターニングした(ポリシリコン１１５は１１５aになる)。この際、浮遊ゲートパターン１１５aの端部がシリコン酸化膜１１０aを介して第３ゲート１０９aに乗り上げる構造とした(図５(ｆ))。
【００３７】
次いで、浮遊ゲートとワード線を分離するシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜、いわゆるＯＮＯ膜１１６、及びワード線となるポリシリコンとタングステンシリサイド膜の積層膜、いわゆるポリサイド膜１１７、シリコン酸化膜１１８を順次堆積した。この際、ポリサイド膜１１７の下層となるポリシリコン膜の膜厚は、図４(ｆ)で形成したメモリセルスペースが完全に埋まり、ポリサイド膜１１７表面がほぼ平坦となるように調整した(図６(a))。次に、シリコン酸化膜１１８、ポリサイド膜１１７を公知のリソグラフィとドライエッチング技術により最小加工寸法でパターニングしてワード線を形成した(シリコン酸化膜１１８、ポリサイド膜１１７は１１８a、１１７aとなる)。更にワード線１１７aをマスクとしてＯＮＯ膜１１６及びポリシリコン膜パターン１１６aを加工し、浮遊ゲートを完成した(ＯＮＯ膜１１６及びポリシリコン膜パターン１１５aはそれぞれ１１６a及び１１５ｂとなる) (図６(ｂ))。その後、リソグラフィとドライエッチング技術により周辺回路部のシリコン酸化膜１１０ｂ及びポリシリコン膜１０９ｂをパターニングし、周辺回路ＭＯＳトランジスタのゲート電極を形成した(シリコン酸化膜１１０ｂ及びポリシリコン膜１０９ｂはそれぞれ１１０ｃ、１０９ｃとなる) (図６(c))。本工程により選択トランジスタのゲートも形成される。また、図２に示したように、メモリマット端部ではワード線の外側でポリシリコン膜１０９ｂ及びシリコン酸化膜１１０ｂをパターニングする。次に、イオン打込み法により、周辺回路ＭＯＳトランジスタの低濃度ソース／ドレイン領域１１９a、１１９ｂ、１２０ａ、１２０ｂを形成した後(図６(d))、シリコン酸化膜のサイドウォール１２１を形成し、周辺回路ＭＯＳトランジスタの高濃度ソース／ドレイン領域１２２a、１２２ｂ、１２３ａ、１２３ｂを形成した（図６(e)）。これにより、第３ゲート下の拡散層１２４とメモリセルのソース/ドレイン拡散層領域１１３と選択トランジスタの拡散層１２０ｂが接続され，メモリセルのソース／ドレインが選択トランジスタの拡散層に接続される（図１８（ｄ））。その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線、周辺ＭＯＳトランジスタのゲート電極、及びソース／ドレイン領域に至るコンタクト孔(図２の１２８)を形成し、次に、金属膜を堆積し、これを加工して第１層の金属配線(図２の１２９)とした。更に層間絶縁膜を形成し、これにスルーホール開孔した後(図２の１３０)、主にグローバルビット線となる第２層の金属配線(図２の１３１)を形成した。更に層間絶縁膜を堆積し、これを開孔したのち第３層の金属配線を形成し、パッシベーション膜を形成して不揮発性半導体記憶装置を完成した。
【００３８】
図１０は本発明により形成されたメモリセルの書込み/消去特性を示した結果である。同図には比較のため、特許文献２で示された方法により形成したメモリセルの特性も合せて示した。浮遊ゲートの形状をフィン型として断面積を低減し、対向する浮遊ゲート間の絶縁膜容量を低減した上で、浮遊ゲートの端部を第３ゲートの上部まで延長した結果、その表面積が増加し、カップリング比が0.52から0.60に増大した。その結果、同一電圧で書込み、消去を行った場合、その速度が増大した。
【００３９】
本方法により形成したメモリセルの書込み後のしきい値分布を測定したところ、最速ビットと最遅ビット間のしきい値差は２.１Ｖであった。これに対し第３ゲート側壁にサイドウォールを形成しない従来技術では書込みのしきい値分布は４.７Ｖと大きなばらつきが観測された。また、第３ゲートにより構成されるスプリットゲートＭＯＳトランジスタの書込み動作条件でのカットオフ特性を測定したところ、本発明では第３ゲート長が０.２０μｍでもカットオフが可能であったのに対し、従来技術では０.２５μｍでパンチスルーを生じ、カットオフが困難であった。以上の本発明と従来技術における書込みばらつきとカットオフ特性の差を解明するため、両者の断面形状を走査型電子顕微鏡で観察したところ、図１１(a)に示したように、従来技術では第３ゲート下端部にゲートバーズビークが伸長しているのに対し、本発明では図１１(ｂ)に示したように、バーズビークの伸長が抑制されていることが明らかとなった。
【００４０】
また、本発明により形成したメモリセルでは従来技術に比べメモリセルアレイ端部で生じていたワード線の断線、ショートが大幅に減少し、歩留りが向上した。これは、ワード線の下地となる第３ゲートをメモリセルアレイ部でのみライン・アンド・スペースにパターニングした結果、ワード線とメタル配線を接続するコンタクト孔領域が第３ゲート１０９a及びその上に堆積された絶縁膜１１０aの上に配置されることになり、メモリセル内と同領域のワード線表面の高さが同一となったためである。これにより最小加工寸法でパターニングすべきワード線のリソグラフィーのフォーカス余裕が増大し、歩留りが向上した。
【００４１】
実施例１によれば、不揮発性半導体記憶装置の書込み/消去速度が増大できるという効果がある。またメモリセル面積の縮小ができるという効果がある。また、歩留りの向上が図れるという効果がある。
【００４２】
＜実施例２＞
次に図１２を用いて本発明の実施例２を説明する。実施例１との違いは、第３ゲートパターン１０９aを形成後、先にメモリセルの拡散層１１３を形成し、その後サイドウォールスペーサ１１１aを形成した点である。フラッシュメモリセルの平面配置、完成後の断面構造、アレイ構造は実施例１と同一でありここでは省略した。
【００４３】
本メモリセルの製造方法は以下の通りである。まず実施例１の図４(a)から(ｆ)に示したのと同一の方法により、シリコン基板１０１に浅溝素子分離領域１０２、Ｐウェル領域１０４ａ、１０４ｂ、１０４ｃ、及びＮウェル領域１０５ａ、１０５ｂ、ウェル間の分離領域１０３、ゲート絶縁膜１０６a、１０８及びメモリセルの第３のゲートの電極となるポリシリコン膜１０９aとシリコン酸化膜１１０aを形成した。この際、実施例１と同様、メモリセル以外のすべての領域のシリコン酸化膜１１０及びポリシリコン膜１０９はエッチングされずに残るようなパターン配置とした。また、本パターニングにより形成されるスペースは全て同一寸法とした(図１２(a))。
【００４４】
次に砒素の斜めイオン打込みとボロンの斜めイオン打込みを互いに別の方向から行い、メモリセルのソース/ドレイン拡散層領域１１３とパンチスルーストッパ層１１２を形成した（図１２(ｂ)）。次に減圧化学気相成長法によりシリコン酸化膜１１１を堆積し (図１２(ｃ)) 、これを異方性エッチングして第３ゲートパターン１０９の側壁にのみ残した(シリコン酸化膜１１１は１１１aとなる) (図１２(ｄ))。本膜はトンネル絶縁膜形成前までの洗浄工程で第３ゲート酸化膜が後退し、その結果ゲートバーズビークが伸長してセル間の書込みばらつきが増大したり、第３ゲートＭＯＳの短チャネル特性が低下するのを抑制するための保護膜である。本シリコン酸化膜１１１の膜厚は、実施例１と同様、トンネル絶縁膜が形成される直前の洗浄工程で完全に除去されるが、そのオーバーエッチング量は極わずかであるように設定した。
その後、実施例１の図５(ｄ)から図６(e)と同様の方法により、ゲート絶縁膜１１４形成以後の工程を行ない、メモリセルを完成した(図示せず)。
【００４５】
本発明によれば、実施例１と同様、従来技術に比べ書込み/消去速度の向上が図れた。また、メモリセル間の書込みばらつきが低減し、チップの書込みスループットが向上した。また、第３ゲートにより形成されるスプリットゲートMOSトランジスタのカットオフ特性が向上し、第３ゲートのゲート長の縮小が可能であった。また、歩留りの向上が図れた。
【００４６】
＜実施例３＞
次に図１３を用いて本発明の実施例３を説明する。実施例２との違いは、第３ゲートパターン１０９の側壁に形成したシリコン酸化膜サイドウォールを洗浄工程で完全に除去することなく、トンネル絶縁膜を形成した点である。
【００４７】
本メモリセルの製造方法は以下の通りである。実施例２の図１２(ｂ)までと同一の工程によりメモリセルのソース/ドレイン拡散層領域１１３とチャネルストッパ層１１２を形成した後(図１３(a))、減圧化学気相成長法によりシリコン酸化膜１１１を堆積し (図１３(ｂ)) 、これを異方性エッチングして第３ゲートパターン１０９の側壁にのみ残した(シリコン酸化膜１１１は１１１aとなる) (図１３(ｃ))。本膜の膜厚は実施形態１あるいは２よりも厚膜とし、トンネル絶縁膜が形成される直前の洗浄工程では除去されないように設定した。本シリコン酸化膜１１１aは実施形態１及び２と同様、トンネル絶縁膜の際、ゲートバーズビークが伸長してセル間の書込みばらつきが増大したり、第３ゲートＭＯＳの短チャネル特性が低下するのを抑制するための保護膜であるとともに、第３ゲート１０９aと浮遊ゲート１１５ｂを分離する絶縁膜の機能も有している。
次にトンネル絶縁膜１１４、浮遊ゲートとなるポリシリコン膜１１５を形成した後(図１３(ｄ))、実施形態１の図５(ｆ)以後の工程を行ない、メモリセルを完成した(図示せず)。
【００４８】
本発明によれば、実施例１あるいは実施例２と同様、従来技術に比べ書込み/消去速度の向上が図れた。また、メモリセル間の書込みばらつきが低減し、チップの書込みスループットが向上した。また、第３ゲートにより形成されるスプリットゲートMOSトランジスタのカットオフ特性が向上し、第３ゲートのゲート長の縮小が可能であった。また、歩留りの向上が図れた。
なお、本実施例においては実施例２と同様、メモリセルのソース/ドレイン拡散層１１３を形成した後シリコン酸化膜サイドウォール１１１aを形成したが、実施例１と同様、ソース/ドレイン拡散層１１３形成前にシリコン酸化膜サイドウォール１１１aを形成しても同様の効果が得られる。
【００４９】
なお、上記した実施例においては、浮遊ゲートをフィン形状として第３ゲート上に乗り上げる構造としてカップリング比を増大し、書込み/消去特性の向上を図っているが、特許文献１および２に開示されたような第３ゲート間に埋込まれて配置される構造であっても、第３ゲート側壁にシリコン酸化膜サイドウォールを形成することにより第３ゲート下端部でのバーズビークの伸長を抑制し、メモリセル間の書込みばらつきが低減し、チップの書込みスループットを向上することが可能である。また、第３ゲートにより形成されるスプリットゲートＭＯＳトランジスタのカットオフ特性が向上し、第３ゲートのゲート長の縮小が可能である。また、ワード線の下地となる第３ゲートを、メモリセル領域以外は平坦パターンとした結果、段差が低減し、リソグラフィーのフォーカス余裕が向上する。これによりマット端部で生じていたワード線の断線、ショートが大幅に減少し、歩留りが可能である。
【００５０】
また、上記実施例においては、消去動作は、ワード線に負バイアスを印加し、他の端子は０Vとして、浮遊ゲートに蓄積した電子をウェルに放出することにより行なったが、ワード線に負バイアス、第３ゲートに正バイアス、その他の端子を０Vとして浮遊ゲートから第３ゲートに電子を放出しても同様の効果が得られる。
【００５１】
また、いずれの実施例においても、書込みの際、浮遊ゲートに蓄積される電子の状態は最低２状態必要であるが、４状態以上のレベルを形成し、１つのメモリセルに２ビット以上のデータを記憶するいわゆる多値記憶に適用してもよい。従来の多値記憶では、浮遊ゲートに蓄積される電子の量を高精度に制御して各レベルのしきい値分布を圧縮しても、２値記憶に比べ、いちばん低いしきい値状態といちばん高いしきい値状態の差が大きくなるという問題があった。このためファウラー-ノールドハイム型の書換えでは、書換え速度が遅くなるか、書込み電圧が高くなるという問題が生じた。本発明によれば、書込み及び消去をともに１３Ｖ程度と低電圧化できる、言い換えれば書換えの高速化できるので、多値記憶に極めて有効である。
【００５２】
以上、本発明者によってなされた発明を、前記実施例２に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において変更可能であることは勿論である。例えば、本発明は、不揮発性半導体記憶素子を有するメモリセルアレイ部を備えたワンチップマイクロコンピュータ(半導体装置)に適用してもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１であるフラッシュメモリセルのアレイ構成を示す回路図。
【図２】前記フラッシュメモリの要部平面図。
【図３】前記フラッシュメモリの要部断面図。
【図４】前記フラッシュメモリの製造方法を説明するための断面図。
【図５】前記フラッシュメモリの製造方法を説明するための断面図。
【図６】前記フラッシュメモリの製造方法を説明するための断面図。
【図７】前記フラッシュメモリの書込み動作を説明するための回路図。
【図８】前記フラッシュメモリの消去動作を説明するための回路図。
【図９】前記フラッシュメモリの読出し動作を説明するための回路図。
【図１０】前記フラッシュメモリセルの書込み/消去時のしきい値変化を示す図。
【図１１】前記フラッシュメモリセルの仕上り断面形状を示す図。
【図１２】本発明の実施例２であるフラッシュメモリの製造方法を説明するための断面図。
【図１３】本発明の実施例３であるフラッシュメモリの製造方法を説明するための断面図。
【図１４】本発明のフラッシュメモリセルの断面形状を示す図。
【図１５】従来のフラッシュメモリの要部断面図。
【図１６】本発明のフラッシュメモリにおけるメモリセル〜選択トランジスタ（図２のE'-E断面部）の製造方法を説明するための断面図。
【図１７】本発明のフラッシュメモリにおけるメモリセル〜選択トランジスタ（図２のE'-E断面部）の製造方法を説明するための断面図。
【図１８】本発明のフラッシュメモリにおけるメモリセル〜選択トランジスタ（図２のE'-E断面部）の製造方法を説明するための断面図。
【符号の説明】
【００５４】
１０１…シリコン基板、１０２…素子分離領域、１０３、１０４a、１０４ｂ、１０５a、１０５ｂ…ウェル、１０６、１０６a、１０６ｂ…ゲート絶縁膜、１０７…ホトレジスト、１０８…ゲート絶縁膜、１０９、１０９a…第３のゲートとなるポリシリコン膜、１０９ｂ…ポリシリコン膜、１０９ｃ…周辺MOSゲートとなるポリシリコン膜、１１０、１１０a、１１０ｂ、１１０ｃ…シリコン酸化膜、１１１、１１１a…シリコン酸化膜、１１２…チャネルインプラ領域、１１３…ソース/ドレイン拡散層、１１４…ゲート絶縁膜、１１４a…浮遊ゲートと第３ゲートを分離する絶縁膜、１１５、１１５a、１１５ｂ…浮遊ゲートとなるポリシリコン膜、１１６、１１６a…ポリシリコン層間絶縁膜(ONO膜)、１１７、１１７a…ワード線となるポリサイド膜、１１８、１１８a…シリコン酸化膜、１１９a、１１９ｂ、１２０a、１２０ｂ…ソース/ドレイン拡散層、１２１…シリコン酸化膜サイドウォール、１２２a、１２２ｂ、１２３a、１２３ｂ…ソース/ドレイン拡散層、１２４…メモリセル−選択トランジスタ接続拡散層領域、１２５…第３ゲート結束部、１２６……ポリシリコン膜、１２７…選択トランジスタゲート配線、１２８…コンタクト孔、１２９…ワード線取り出しメタル配線、１３０…スルーホール、２０１…シリコン基板、２０２…ウェル、２０３、２０３' …ソース/ドレイン拡散層、２０４浮遊ゲートポリシリコン膜、２０５…ワード線ポリサイド膜、２０６…第３のゲートポリシリコン膜、２０７…浮遊ゲートとワード線を分離する絶縁膜、２０８…浮遊ゲートと第３ゲートを分離する絶縁膜、２０９…第３ゲートとワード線を分離する絶縁膜、２１０…浮遊ゲートとウェルを分離する絶縁膜、２１１…第３ゲートとウェルを分離する絶縁膜、WL…ワード線、GDL…グローバルデータ線、LDL…ローカルデータ線、AG…第３ゲート、ST…選択トランジスタゲート配線、PSC1、PSC2…書込み選択セル、ESC…消去選択セル、RSC1、RSC2…書込み選択セル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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