(57)【要約】【課題】簡単に高い精度でメモリ回路のショート性不良を検出すること、効率よくメモリ回路のショート性不良を検出することができる半導体装置とテスト方法を提供する。【解決手段】複数のワード線と複数のビット線の交点にメモリセルが配置されてなるメモリ回路に対して、テストモードのときに複数のワード線又はビット線の隣接するもの同士に所定電位を印加する動作及び複数のワード線を選択状態にし、かつ上記複数のビット線の全てを回路の接地電位を与える動作、複数のビット線の全てをワード線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作を行うようにし、半導体装置の電源端子に流れる電流を測定からワード線相互、ビット線相互及びワード線とビット線相互のショート不良等の検出を行う。【選択図】　　　図１
2004087040.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線と、上記複数のワード線内の１つのワード線及び上記複数のビット線内の１つのビット線のそれぞれに結合されたメモリセルを複数含むメモリ回路を備え、
上記メモリ回路は、
第１テストモードのときに複数のワード線の中の１つ置きのワード線を選択する動作、
第２テストモードのときに複数のワード線の全てを選択状態にし、かつ上記複数のビット線の全てに回路の接地電位を与える動作、
第３テストモードのときに複数のビット線の中の１つ置きのビット線を所定電位にし、他のビット線を回路の接地電位にする動作、
第４テストモードのときに複数のビット線の全てをビット線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作、
とを有することを特徴とする半導体装置。
【請求項２】
請求項２において、
上記半導体装置は、上記メモリ回路をアクセスするマイクロプロセッサとモード制御回路とを更に備え、
上記モード制御回路に対するテストモードの設定により、マイクロプロセッサがスタンバイモードにされ、上記メモリ回路が上記第１ないし第４テストモードにされることを特徴とする半導体装置。
【請求項３】
請求項３において、
上記メモリ回路は、マスクＲＯＭであることを特徴とする半導体装置。
【請求項４】
複数のワード線と、複数のビット線と、上記複数のワード線内の１つのワード線及び上記複数のビット線内の１つのビット線のそれぞれに結合されたメモリセルを複数含むメモリ回路を備えた半導体装置のテスト方法であって、
上記メモリ回路は、
第１テストモードのときに複数のワード線の中の１つ置きのワード線を選択する動作、
第２テストモードのときに複数のワード線の全てを選択状態にし、かつ上記複数のビット線の全てに回路の接地電位を与える動作、
第３テストモードのときに複数のビット線の中の１つ置きのビット線を所定電位にし、他のビット線を回路の接地電位にする動作、
第４テストモードのときに複数のビット線の全てをビット線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作とを有し、
上記第１ないし第４テストモードのときの半導体装置の電源端子に流れる電流を測定し、ワード線相互、ビット線相互及びワード線とビット線とのショート不良の検出を行うことを特徴とする半導体装置のテスト方法。
【請求項５】
請求項４において、
上記半導体装置は、メモリ回路をアクセスするマイクロプロセッサとモード制御回路とを更に備え、
上記モード制御回路に対するテストモードの設定により、マイクロプロセッサがスタンバイモードにされ、かつ上記メモリ回路に対して上記第１ないし第４テストモードが設定され、各テストモードに対応して上記電源端子に流れる電流の測定が行われることを特徴とする半導体装置のテスト方法。
【請求項６】
請求項５において、
上記半導体装置のプローブ検査時において、
半導体装置の全体としての直流試験が実施され、
次に上記メモリ回路に対して上記第１ないし第４テストモードによるショート不良の検出が行われ、
次に半導体装置の交流試験が行われることを特徴とする半導体装置のテスト方法。
【請求項７】
請求項６において、
上記半導体装置の全体としての直流試験で良品とされたものについて上記メモリ回路のショート不良の検出が行われ、
上記メモリ回路のショート不良の無いものについて上記交流試験が行われることを特徴とする半導体装置のテスト方法。
【請求項８】
請求項７において、
上記プローブ検査が実施された半導体装置が組み立てられてエージングが実施され、かかるエージングが終了した半導体装置に対して、半導体装置の全体としての直流試験が実施され、
次に上記メモリ回路に対して上記第１ないし第４テストモードによるショート不良の検出が行われ、
次に半導体装置の交流試験が行われることを特徴とする半導体装置のテスト方法。
【請求項９】
請求項８において、
上記半導体装置の全体としての直流試験で良品とされたものについて上記メモリ回路のショート不良の検出が行われ、
上記メモリ回路のショート不良の無いものについて上記交流試験が行われることを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とテスト方法に関し、例えばメモリ回路を搭載した１チップマイクロコンピュータのテスティング技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知技術の調査によって、本願と関連する技術が開示されていると考えられるものとして以下の報告を受けた。特開平８−３３９６９６号公報、特開平８−３３９６９９号公報にはワード線のストレス印加のために、ワード線を交互又は全てを選択しているダイナミック型ＲＡＭが開示されおり、特開平１１−２３８３９７号公報にはバーイン時にワード線を奇数（偶数）又は全選択できるメモリが開示され、特開平７−２６２７９８号公報には全ワード線へのストレス印加又は一本置きのワード線のストレス印加ができるメモリが開示され、特開平８−２７３３９４号公報には隣接ワード線間にストレスを印加し、その後全ワード線にストレスを印加するメモリが開示されている。
【０００３】
【発明が解決しようとする課題】
プログラム等の重要なデータが格納されたマスクＲＯＭ（リード・オンリー・メモリ）等を備えた１チップのマイクロコンピュータでは、マスクＲＯＭに欠陥があるとデータ処理等そのものにエラーが発生して全体が不良となってしまう。特に、自動車搭載用のように高信頼性が要求される１チップのマイクロコンピュータでは、高信頼性を確保するために上記マスクＲＯＭの信頼性を確保することが重要である。上記１チップのマイクロコンピュータのマスクＲＯＭにおいて、ワード線・ビット線にショート性の欠陥が存在する場合、基本的には読み出し不良として欠陥を検出することは可能である。例えば、図１２に示すように、ビット線Ｂ１とＢ２、ワード線Ｗ１とＷ２に抵抗として示されたショート不良が存在する場合、読み出しアドレス変更によってビット線Ｂ１や、ワード線Ｗ１の選択時に上記ショート性の欠陥によって読み出し不良として検出することが可能である。
【０００４】
しかしながら、ショート性の欠陥が微妙な場合には、つまり、比較的大きな抵抗値を持って上記ワード線やビット線にショート不良が存在する場合には、上記図１２のようなビット線Ｂ１やワード線Ｗ１を選択しても読み出し不良とされる場合とされない場合とが生じる。このために上記のような微妙なショート不良に対しては、テスティングで検出する為のテスト条件（測定電圧、温度等）の組み合わせが多くなり、しかも同じテスト条件でも何回かの読み出し動作に１回の割合で不良になるようなものについては、テスティングに長時間を費やすようにしても確実に不良検出を行うことができないという問題がある。
【０００５】
本発明の目的は、簡単に高い精度でメモリ回路のショート性不良を検出することができる半導体装置とテスト方法を提供することにある。本発明の他の目的は、効率よくメモリ回路のショート性不良を検出することができる半導体装置とテスト方法を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。複数のワード線と複数のビット線とに結合された複数のメモリセルが配置されてなるメモリ回路に対して、テストモードのときに複数のワード線又はビット線の隣接するもの同士に所定電位を印加する動作及び複数のワード線を選択状態にし、かつ上記複数のビット線の全てを回路の接地電位を与える動作、複数のビット線の全てをワード線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作を行うようにし、半導体装置の電源端子に流れる電流を測定からワード線相互、ビット線相互及びワード線とビット線相互のショート不良等の検出を行う。
【０００７】
【発明の実施の形態】
図１には、本発明に係る半導体装置に搭載されるマスクＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）のようなメモリ回路の一実施例のブロック図が示されている。この実施例のメモリ回路は、例示的に示されているワード線Ｗ０〜Ｗ４、Ｗｎ−４〜Ｗｎと、ビット線Ｂ０〜Ｂ２、Ｂｎ−２〜Ｂｎの交点にメモリセルが配置されてメモリアレイが構成される。同図には、メモリセルは省略されているが、ワード線にゲートが接続され、ビット線と回路の接地電位との間にソース，ドレイン経路が接続されるＭＯＳＦＥＴから構成される。このＭＯＳＦＥＴは、ワード線の選択レベルに対してビット線と回路の接地電位との間に記憶情報に従ってメモリ電流を流すか否かの動作を行う。
【０００８】
上記メモリセルの記憶情報は、ＭＯＳＦＥＴの製造プロセスに使用されるマスクを用いて、ＭＯＳＦＥＴのしきい値電圧を上記ワード線の選択レベルに対して高いものと低いものを形成すること、あるいはＭＯＳＦＥＴのドレインとビット線の間を接続するコンタクトを選択的に形成すること、あるいはＭＯＳＦＥＴのワード線とゲートとの間を接続するコンタクトを選択的に形成すること等により、上記のようにワード線の選択動作に対して、ＭＯＳＦＥＴを通してビット線からメモリ電流が流れる場合と流れない場合との２つの状態を作るようにするものである。
【０００９】
上記ＭＯＳＦＥＴのしきい値電圧を上記ワード線の選択レベルに対して高いものと低いものを形成する手段としては、ＭＯＳＦＥＴのゲート絶縁膜の膜厚を厚いものと薄いものとを形成すること、あるいはゲート電極下のチャネル領域の不純物をイオン打ち込み技術によって変更すること等により実現できる。また、上記ＭＯＳＦＥＴのワード線とゲートとの間を接続するコンタクトを選択的に形成すことは、ワード線をＭＯＳＦＥＴのゲート電極とは異なる配線層を用いて形成することにより実現できる。
【００１０】
Ｘデコーダは、上記複数のワード線Ｗ０〜Ｗｎの中から１本のワード線を選択するワード線の選択信号を形成する。Ｙデコーダは、上記複数のビット線Ｂ０〜Ｂｎの中から１本のビット線を選択し、かかるビット線の読み出し信号をセンスアンプ等を含む読み出し系回路に導く。
【００１１】
この実施例では、上記メモリアレイのワード線相互のショート不良、ビット線相互のショート不良、ワード線とビット線間のショート不良、あるいはワード線と基板間のショート不良、ビット線と基板間のショート不良等を短時間で効率よく、しかも高い精度で検出するために、Ｘデコーダ、Ｙデコーダには通常の読み出し動作とは異なるテスト用のワード線、ビット線の選択動作を行う制御回路が設けられる。また、ビット線には充電制御回路と、それにより制御される充電ＭＯＳＦＥＴと放電ＭＯＳＦＥＴが設けられる。同図には、代表としてビット線Ｂ０とＢ１に設けられるＭＯＳＦＥＴに回路号Ｑ１〜Ｑ４が付加されている。
【００１２】
また、テストモード設定用に外部（ＰＯＲＴ）端子とゲート回路Ｇ１，Ｇ２が設けられて上記制御回路及び充電制御回路及び論理回路（ＰＯＲＴ　ＬＯＧＩＣ）の動作が制御される。例えば、ユーザーモードとされる通常の動作モードでは、信号ｓｉｇ１が論理０でｓｉｇ２が論理１にされ、テストモードでは、信号ｓｉｇ１が論理１でｓｉｇ２が論理０にされる。そして、上記テストモードのときに、ＰＯＲＴ端子の論理１と論理０に設定して後述するような複数のテスト動作の設定が可能にされる。
【００１３】
上記Ｘデコーダ内に設けられた制御回路は、ワード線を全選択・１ワード線置きの選択を可能とさせる。また、ビット線を充電・放電可能とする為のスイッチＭＯＳＦＥＴＱ１〜Ｑ４は、レイアウト面積増加を防止する為、メモリセルに利用されるＭＯＳＦＥＴと同じ電流駆動能力とする。つまり、メモリセルと同一の構造のＭＯＳＦＥＴを用いて、充放電スイッチセルとして使用する。これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４は、ワード線と同様に１ビット線置きに充電や放電とするために、１つおきのビット線Ｂ０とＢ２、Ｂｎ−１などの偶数ビット線の充電用と放電用のＭＯＳＦＥＴのゲートがそれぞれ共通に接続され、ビット線Ｂ１、Ｂｎ−２及びＢｎなどの奇数ビット線の充電用と放電用のＭＯＳＦＥＴのゲートがそれぞれ共通に接続される。
【００１４】
上記ビット線の充電時、読み出し系回路へのリーク電流の発生を遮断する為、Ｙデコーダ内に設けられた制御回路は、ビット線選択スイッチ（カラムスイッチ）をオープンとさせるべく制御信号を形成する。また、上記ビット線を充電する為のスイッチＭＯＳＦＥＴＱ１、Ｑ３等は、ＮチャネルＭＯＳＦＥＴとする事で、ビット線への過剰充電を防止させ、ユーザーモードにおいて読み出し系がビット線に印加する電圧とコンパチビリティを保つようにするものである。すなわち、通常の読み出し動作では、読み出し系からＮチャネルＭＯＳＦＥＴで構成された負荷ＭＯＳＦＥＴによって電流供給が行われ、メモリセルに流れる電流の有無に対応してハイレベル／ロウレベルのセンスが行われる。
【００１５】
図２には、図１のメモリ回路に対するテスト動作の一例を説明するための回路図が示されている。同図において、ワード線Ｗ０〜Ｗｎのうち、ワード線Ｗ０、Ｗ２、Ｗ４…Ｗｎ−３、Ｗｎ−１に太い線で示したように選択レベル（ハイレベル）とし、ワード線Ｗ１、Ｗ３…Ｗｎ−４、Ｗｎ−２、Ｗｎに細い線で示したように非選択レベル（ロウレベル）とするよう、全ワード線Ｗ０〜Ｗｎを１ワード線置きにハイボルテージ・ロウボルテージを繰り返させる。これにより、隣接するワード線相互のショート不良を検出させる事を可能にする。
【００１６】
このとき、ビット線Ｂ０〜Ｂｎの全てが細い線で示したようにロウレベルにさせられ、上記ビット線Ｂ０〜Ｂｎを選択動作を行うカラムスイッチの全てがオフ状態にさせられる。上記ビット線をロウレベルにするために、ビット線Ｂ０〜Ｂｎに設けられた放電用のＭＯＳＦＥＴＱ２、Ｑ４等がオン状態にされる。このようにビット線Ｂ０〜Ｂｎがロウレベルにさせ、全カラムスイッチをオフ状態にすることは、上記ワード線相互のショート不良の検出のためには不可欠である。
【００１７】
なぜなら、上記ハイレベルにされたワード線Ｗ０、Ｗ２、Ｗ４…Ｗｎ−３、Ｗｎ−１のいずれかに１つでもオン状態にされたＭＯＳＦＥＴが存在しても（通常、マスクＲＯＭでは、プログラム等の記憶情報が記憶されているので、ワード線Ｗ０、Ｗ２、Ｗ４…Ｗｎ−３、Ｗｎ−１に接続される全メモリセルがオフ状態であることの確率はゼロに近い）、上記いずれのビット線Ｂ０〜Ｂｎにもメモリ電流は流れない。また、いずれか１つのビット線がカラムスイッチを通して読み出し系回路に接続されていると、そこから上記ビット線に流れ込む電流が存在するので、かかる電流を遮断するために上記全カラムスイッチがオフ状態にさせられる。これにより、メモリ回路を含む半導体装置の電源端子に流れる電流を測定することにより、上記ワード線相互のショート不良に対応したリーク電流を検知することができる。
【００１８】
図３には、図１のメモリ回路に対するテスト動作の他の一例を説明するための回路図が示されている。同図において、全てのワード線Ｗ０〜Ｗｎを太い線で示したように選択レベル（ハイレベル）にされる。そして、ビット線Ｂ０〜Ｂｎも上記図２と同様に全てが細い線で示したようにロウレベルにさせられ、全カラムスイッチがオフ状態にさせられる。これにより、上記ワード線の選択レベルによりオン状態にさせられるメモリセルが存在しても、それに影響を受けないで、ワード線とビット線間のショート不良、あるいはワード線と基板間のショート不良を上記電源端子に流れる電流測定より検知することができる。言い換えると、図３の様に全ワード線をハイボルテージにさせ、全ビット線をロウボルテージにさせる事によりワード線〜基板間ショート不良、ワード線〜メモリドレイン間ショート不良、ワード線〜メモリソース間ショート不良、ワード線〜ビット線間ショートを検出させる事が可能となる。
【００１９】
図４には、図１のメモリ回路に対するテスト動作の他の一例を説明するための回路図が示されている。同図において、ビット線Ｂ０〜Ｂｎのうち、ビット線Ｂ０、Ｗ２…Ｂｎ−１に太い線で示したようにハイレベルとし、ビット線Ｂ１…Ｂｎ−２、Ｂｎに細い線で示したようにロウレベル（回路の接地電位）にするよう、全ビット線Ｂ０〜Ｂｎを１ビット線置きにハイボルテージ・ロウボルテージを繰り返させる。このため、ビット線Ｂ０〜Ｂｎに設けられる充電用、放電用ＭＯＳＦＥＴが２組に分けられて充電制御回路により、上記ハイレベル／ロウレベルの設定が行われる。そして、全てのワード線Ｗ０〜Ｗｎは細い線で示したように非選択レベルに対応したロウレベルにされ、全カラムスイッチはオフ状態にされる。これにより、前記同様に隣接するビット線相互のショート不良を電源端子に流れる電流の測定によって検出させる事を可能にする。
【００２０】
図５には、図１のメモリ回路に対するテスト動作の他の一例を説明するための回路図が示されている。同図において、全てのビット線Ｂ０〜Ｂｎを太い線で示したように選択レベル（ハイレベル）にされる。そして、ワード線Ｗ０〜Ｗｎも上記図４と同様に全てが細い線で示したようにロウレベルにさせられ、全カラムスイッチがオフ状態にさせられる。これにより、上記ハイレベルにされるビット線に接続され、ワード線の選択状態によりオン状態にさせれるメモリセルが存在してもそれに影響されないで、ビット線とワード線間のショート不良、あるいはビット線と基板間のショート不良を上記電源端子に流れる電流測定より検知することができる。言い換えると、図５の様に全ビット線をハイボルテージにさせ、全ワード線をロウボルテージにさせる事によりビット線〜基板間ショート・メモリドレイン〜基板間ショートを検出させる事が可能となる。
【００２１】
なお、前記公報に記載された技術では、主として回路にストレスを印加するためのものであり、例えばワード線だけを交互に選択／非選択レベルにしただけでは、メモリセルに流れる電流を阻止することができず、前記のようなワード線相互のショート不良を判別することができない。また、同様にビット線を交互にハイ／ロウレベルにしただけでは、メモリセルに流れる電流を阻止することができず、前記のようなビット線相互のショート不良を判別することができず、公報に記載の技術と本願発明とは明確に区別されるものである。
【００２２】
図６には、本発明に係る半導体装置に搭載されるメモリ回路の一実施例の概略回路図が示されている。この実施例のメモリ回路は、基本的には前記図１のメモリ回路と同様であり、かかるメモリ回路に低消費電力制御回路としてのダミービット線ＤＢ１と、それに対応したダミーのカラムスイッチ及びダミーセンスアンプＤＳＡが設けられる。ダミーセルＤＭＣは、ワード線Ｗ０〜Ｗｎのそれぞれの選択レベルに対応してオン状態になるようにされる。
【００２３】
メモリアレイの読み出し動作において、ワード線Ｗ０〜Ｗｎのいずれか１つが選択状態にされると、ダミービットＤＢ１に設けられたダミーセルＤＭＣには常にメモリ電流が流れてロウレベルが読み出される。これをダミーセンスアンプＤＳＡがセンスして、制御回路にロウレベルの読み出し信号を伝えると、センスアンプ活性化信号φＲｅａｄ　が活性状態から非活性状態にされる。この結果、センスアンプＳＡ１５等の動作時間を必要最小に設定でき、センスアンプで消費される直流電流が削減されて低消費電力化が可能になる。
【００２４】
つまり、制御回路によりタイミング信号φのハイレベルに同期して、センスアンプ活性化信号φＲｅａｄ　がハイレベルにさせて、上記ダミーセンスアンプＤＳＡを含むセンスアンプを活性化する。このセンスアンプの活性化によって、選択されたビット線からの読み出し信号のセンス動作を行う。上記のようにダミーセンスアンプＤＳＡは、ロウレベルの読み出し信号を形成するので、これを上記制御回路に伝えてセンスアンプ活性化信号φＲｅａｄ　を活性状態から非活性状態にさせるものである。
【００２５】
メモリアレイは、前記のような複数のワード線Ｗ０〜Ｗｎと、複数のビット線Ｂ０，Ｂ１…の交点にメモリセルＭＣを構成するＭＯＳＦＥＴが設けられる。このＭＯＳＦＥＴと同じ構造のＮチャネルＭＯＳＦＥＴを用いて、ビット線バイアス回路（前記充電／放電ＭＯＳＦＥＴ）を構成するＭＯＳＦＥＴＱ１〜Ｑ４等が構成され、メモリアレイのレイアウト面積増加が防止できる。特に制限されないが、メモリアレイからは１６ビットの単位で読み出し信号が出力される。このため、センスアンプはＳＡ０〜ＳＡ１５のように１６個設けられるが、同図にはそのうちの１つＳＡ１５が代表として例示的に示されている。上記センスアンプＳＡ０〜ＳＡ１５の読み出し信号は、バスＢＵＳ０〜ＢＵＳ１５を通して図示しないマイクロプロセッサ等に伝えられる。
【００２６】
制御回路Ａは、テスト信号ＴＥＳＴ５、ＴＥＳＴ６及びＴＥＳＴ７Ｎを受けて、上記ＭＯＳＦＥＴＱ１〜Ｑ４のゲートに供給される信号ＢＢ３〜ＢＢ０を形成する。これにより、前記図４のようにビット線Ｂ０〜Ｂｎを１本置きに選択レベルにする動作、図５のように全ビット線をハイレベルにする動作、図２、図３のように全ビット線をロウレベルにする動作を制御する。
【００２７】
Ｘデコーダに設けられた制御回路Ｂは、テスト信号ＴＥＳＴ２、ＴＥＳＴ３及びＴＥＳＴ４を受けて、前記図２のようにワード線Ｗ０〜Ｗｎを１本置きに選択レベルにする動作、図３のように全ワード線を選択レベルにする動作、図４、図５のように全ワード線を非選択レベルにする動作を制御する。
【００２８】
Ｙデコーダに設けられた制御回路Ｃは、テスト信号ＴＥＳＴ１Ｎを受けて、前記図２〜図６のようにダミービット線ＤＢ１を含む全てのカラムスイッチをオフ状態にする動作を制御する。
【００２９】
図７には、前記図６の制御回路Ａの一実施例の回路図が示されている。この実施例では、インバータ回路Ｎ１〜Ｎ５、ナンドゲート回路Ｇ１〜Ｇ４及びドライバＤＶ０〜ＤＶ３から構成される。テスト信号ＴＥＳＴ５は、奇数ビット線の充電／放電制御を行うもので、ハイレベルのときに充電を指示し、ロウレベルのときに放電を指示する。テスト信号ＴＥＳＴ６は、偶数ビット線の充電／放電制御を行うもので、ハイレベルのときに充電を指示し、ロウレベルのときに放電を指示する。テスト信号ＴＥＳＴ７Ｎは、ビット線電位制御のイネーブル信号であり、ロウレベルのときに上記テストモードに設定する。
【００３０】
ワード線Ｗｎ又はワード線Ｗｎ−１のいずれかがハイレベルのときに、制御信号ＢＢ０〜ＢＢ３の全てがロウレベルにされる。この理由は、全ワード線が選択、若しくはハイ、ロウボルテージが１ワード線おきに印加された状態でビット線にバイアスを印加すると、選択状態となった複数のメモリに電流が流れ、この電流の総和により回路破壊や配線溶断を引き起こすことを防止する為である。又、マスクＲＯＭの電流試験を行う時にセンスアンプ〜ビット線バイアス回路間の貫通電流の発生を防止する為に、制御回路ＣによりＹデコーダ内のスイッチは全部遮断される。
【００３１】
図８は、前記図６の制御回路Ｃの一実施例の回路図が示されている。この実施例では、ナンドゲート回路Ｇ６〜Ｇ８及びドライバＤＶ６〜ＤＶ８から構成され、例示的に示されているカラム選択スイッチＹ０，Ｙ１及びＹＤを形成する。２ビットのアドレス信号ａ１，ａ２と反転信号ａ１Ｎと、ａ２Ｎにより４通りの組み合わせのうち、同図では２通りＹ０とＹ１及びＹＤが形成される。このようなＹデコーダにテスト信号ＴＥＳＴ１Ｎが供給されて、かかる信号ＴＥＳＴ１ＮのハイレベルによりＹデコーダが活性化され、ロウレベルでＹデコーダが非活性（全カラムスイッチがオフ状態）にされる。
【００３２】
図９には、前記図６の制御回路Ｂの一実施例の回路図が示されている。この実施例では、インバータ回路Ｎ１０〜Ｎ１５、ナンドゲート回路Ｇ１０〜Ｇ１５等により構成される。テスト信号ＴＥＳＴ４のハイレベル、ＴＥＳＴ３のロウレベル及びＴＥＳＴ２のハイレベルにより全ワード線がハイレベルの選択レベルにされ、テスト信号ＴＥＳＴ４のハイレベル、ＴＥＳＴ３のハイレベル及びＴＥＳＴ２のロウレベルにより全ワード線がロウレベルの非選択レベルにされ、テスト信号ＴＥＳＴ４のロウレベル、ＴＥＳＴ３のハイレベル及びＴＥＳＴ２のロウレベルにより全ワード線が交互にハイレベルとロウレベルにされる。そして、テスト信号ＴＥＳＴ４のハイレベル、ＴＥＳＴ３のハイレベル及びＴＥＳＴ２のハイレベルにより、例示的に示されているＸ系アドレス信号のプリデコード信号ｂ０〜ｂ９の組み合わせ（同図では組み合わせは省略）により１つのワード線がハイレベルの選択レベルにされる。
【００３３】
図１０には、この発明に係る半導体装置のテスト動作を説明するためのブロック図が示されている。半導体装置は、中央処理装置（又はマイクロプロセッサ）ＣＰＵとその周辺回路を含む１チップマイクロプロコンピュータを構成する。この実施例では、周辺回路の代表としてＲＯＭが例示的に示されている。回路機能に応じて一時記憶等のＲＡＭや、入出力回路（ポート）あるいはＡ／Ｄ変換器やＤ／Ａ変換器、シリアルインターフェイス回路等が設けられるが、同図では省略させれている。
【００３４】
上記ＣＰＵとＲＯＭとは内部バスＢＵＳを介して接続される。ＲＯＭ内には、通常動作モードにおいて、上記ＣＰＵによって実行されるべき制御プログラム乃至複数の命令コードが格納され、上記内部バスを介して制御プログラム乃至複数の命令コードがＣＰＵに供給され、ＣＰＵによって実行される。上記テスト回路に関連するものとして、モード制御回路とポート（入力回路）が設けられる。これらの半導体装置は、プロービング検査では半導体ウェハ上のチップ（ｃｈｉｐ）状態であり、最終検査ではパッケージ（ＰＫＧ）に組み立てられた状態である。このような半導体装置の検査のために、ロジックテスタが用いられる。ロジックテスタは、テストモード設定信号発生回路と、制御信号発生回路、電源供給回路、電位検出回路及び電位判定回路を含む。
【００３５】
テストモード設定回路は、ＣＰＵのスタンバイ（ｓｔａｎｂｙ）、ポート制御を受け持つ。制御信号発生回路は、テストモードにおいてポートを制御してテスト信号ＴＥＳＴ１Ｎ〜ＴＥＳＴ７Ｎの入力を行う。電源供給回路は、電源電圧Ｖｃｃと回路の接地電位ＧＮＤを供給し、合わせて電源端子に流れる電流の検知を行う。電位検出回路は、ＲＯＭ等の読み出し信号の電位を検出し、電位判定回路は、期待値との良否判定を行う。
【００３６】
プロービング検査では、ウェハプローバのプローブ針によりチップの外部端子に対応した電極と電気的にロジックテスタと接続され、最終検査では半導体装置をロジックテスタのテスト基板に挿入して電気的に接続される。ロジックテスタにより、上記マイクロプロコンピュータをテストモードに設定し、スタンバイ試験、ＲＯＭスタンバイ試験、ＡＣ試験の順でテストが実施される。
【００３７】
図１１には、この発明に係る半導体装置のテスト動作を説明するためのフローチャート図が示されている。この発明に係るテスト方法は、Ｐ検（プロービング検査）と終検（最終検査）に適用される。
【００３８】
上記Ｐ検では、スタンバイ試験が実施される。スタンバイ試験は、半導体装置の直流試験であり、内部回路をスタンバイ状態にして電源電流の測定や、入力端子や出力端子でのリーク電流を測定する。この後に、ＲＯＭスタンバイ試験が実施される。このＲＯＭスタンバイ試験は、前記図２ないし図５に示したようにワード線やビット線の電位を設定して、電源端子でのリーク電流を測定する。このリーク電流の測定は、電源供給回路により行われる。
【００３９】
このリーク電流の判定には、特に制限されないが、前記スタンバイ試験でのリーク電流が基準とされる。前記図２〜５の各試験において、半導体装置に搭載されるメモリ回路や他のマイクロプロセッサ等の全ての回路がスタンバイモードにされ、そのときの良品に対する電流増加を観測する。つまり、良品の電流に対して電流増加が観測されればショート性の欠陥が存在するものと判定し、当該サンプルは不良とする。通常、良品はスタンバイ状態では数μＡ程度の電流しか観測されない為、十数μＡ程度の電流が発生するサンプルを不良と判定すれば、０．５ＭΩ程度の抵抗値をもったショート性の欠陥をも確実に不良と判定する事が可能になる。そして、それに費やされる時間は、上記図２〜図５のような４通りの動作しか無いので、極めて短い時間内で実施することができる。
【００４０】
つまり、スタンバイ試験で良品となったものについて、ＲＯＭスタンバイ試験を実施し、そこで良品となったものについてＡＣ試験を行う。ＡＣ試験は、ＲＯＭに関しては、読み出し動作を行って期待値との比較により良否判定を行う。このＡＣ試験には、ＲＯＭ他にＣＰＵや図示しない他の周辺回路に対する動作試験も含まれる。このＡＣ試験に、電位検出回路や電位判定回路が用いられる。
【００４１】
Ｐ検において良品と判定されたチップがパッケージに組み立てられて、エージックが実施される。このエージングは、高温度中で半導体装置を動作させて初期不良を加速させて、次の終検で不良品として取り除くものである。
【００４２】
終検においても、前記Ｐ検と同様に最初にスタンバイ試験が実施される。このスタンバイ試験で良品となったものについて、ＲＯＭスタンバイ試験が実施される。このＲＯＭスタンバイ試験は、前記図２ないし図５に示したようにワード線やビット線の電位を設定して、電源端子でのリーク電流を測定する。ＲＯＭスタンバイ試験で良品とされたものについて、ＡＣ試験が実施されて、これにより良品となったものが出荷される。
【００４３】
上記のようにスタイバイ試験（直流試験）とＡＣ試験の間に、この発明に係るＲＯＭスタンバイ試験を挿入することにより、ＡＣ試験では専ら動作確認に向けることができるので、ＡＣ試験においてショート性不良を検知するような複雑な試験パターンが不要となり、ＡＣ試験の試験時間の短縮化を図ることができる。これにより、全体として効率よくしかも信頼性の高いテスティングを実施することができる。
【００４４】
以上説明した本願発明においては、ショート性の欠陥をＲＯＭスタンバイモードでスタンバイ電流として検出可能な為、０．５ＭΩ程度の抵抗をもった欠陥も確実に検出可能となる。従来、メモリ内の欠陥を解析する場合、読み出しモード試験時に確認された不良アドレスから、製品毎に異なるフィジカルビットマップを用いてチップ上の不良セルを特定していた。今回の仕組みを導入する事により欠陥の解析が容易になる。
【００４５】
マスクＲＯＭ搭載品は、ＲＯＭ内に顧客プログラムを格納させている為、エージング時にＲＯＭを動作させる事は困難である。そこで、前記図２〜図５に示したテスト動作をエージング時に行うようにし、ユーザーモードのみの動作に加え、メモリの全ビット線・ワード線に交互にバイアスを印加させる事ができる。これにより、エージング時のマスクＲＯＭの動作率を向上させる事も出来る。
【００４６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。ＲＯＭのワード線やビット線を図２〜図５のような電位設定する回路構成は、種々の実施形態を採ることができる。メモリ回路は、ＲＯＭの他にＲＡＭやＥＥＰＲＯＭのような電気的に書き込みや消去も可能にされた不揮発性メモリ等であってもよい。この発明は、メモリ回路を含む各種半導体装置とそのテスト方法として広く利用できる。
【００４７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。複数のワード線と複数のビット線の交点にメモリセルが配置されてなるメモリ回路に対して、テストモードのときに複数のワード線又はビット線の隣接するもの同士に所定電位を印加する動作及び複数のワード線を選択状態にし、かつ上記複数のビット線の全てを回路の接地電位を与える動作、複数のビット線の全てをワード線の選択レベルに対応した所定電位にし、かつ上記複数のワード線の全てを非選択状態にする動作を行うようにし、半導体装置の電源端子に流れる電流を測定からワード線相互、ビット線相互及びワード線とビット線相互のショート不良等の検出を行うことにより、ショート性の欠陥を確実に極めて短い時間内で検出することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置に搭載されるメモリ回路の一実施例を示すブロック図である。
【図２】図１のメモリ回路に対するテスト動作の一例を説明するための回路図である。
【図３】図１のメモリ回路に対するテスト動作の他の一例を説明するための回路図である。
【図４】図１のメモリ回路に対するテスト動作の他の一例を説明するための回路図である。
【図５】図１のメモリ回路に対するテスト動作の他の一例を説明するための回路図である。
【図６】本発明に係る半導体装置に搭載されるメモリ回路の一実施例を示す概略回路図である。
【図７】前記図６の制御回路Ａの一実施例を示す回路図である。
【図８】前記図６の制御回路Ｃの一実施例を示す回路図である。
【図９】前記図６の制御回路Ｂの一実施例を示す回路図である。
【図１０】この発明に係る半導体装置のテスト動作を説明するためのブロック図である。
【図１１】この発明に係る半導体装置のテスト動作を説明するためのフローチャート図である。
【図１２】この発明に先立って検討されたテスト動作を説明するための回路図である。
【符号の説明】
Ｂ０〜Ｂｎ…ビット線、Ｗ０〜Ｗｎ…ワード線、ＳＡ１５…センスアンプ、ＤＳＡ…ダミーセンスアンプ、ＤＢ１…ダミービット線、ＭＣ…メモリセル、ＤＭＣ…ダミーセル、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、Ｎ１〜Ｎ１５…インバータ回路、Ｇ１〜Ｇ１５…ゲート回路、ＤＶ１〜ＤＶ８…ドライバ、ＣＰＵ…中央処理装置（マイクロプロセッサ）、ＲＯＭ…メモリ回路（リード・オンリー・メモリ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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