(57)【要約】【課題】１つのメモリセルが容量と２つのスイッチング素子からなるメモリセルの微細化を図るとともに、メモリセルのデータ保持特性の改善を図る。【解決手段】１つのメモリセルＭは、活性領域１０２内においてデータ蓄積用の容量に接続されるキャパシタコンタクト１１１を挟んで、その両側にそれぞれ第１及び第２のスイッチング素子Ｔｒ１，Ｔｒ２が配設され、その両外側に第１及び第２のビット線コンタクト１２１，１２２が配設される。複数のメモリセルを直線状をした活性領域内に形成することで、活性領域に屈曲部が生じることを防止し、屈曲部が要因となるメモリセルの特性劣化を防止し、メモリセルの微細化を図るとともにデータ保持特性の改善を図る。【選択図】  図３
2004281736.tif 000002
【特許請求の範囲】
【請求項１】
１つのメモリセルがデータ蓄積用の容量と、前記容量に各一端が接続された第１及び第２のスイッチング素子からなり、前記メモリセルに対してワード線、ビット線が接続された半導体記憶装置であって、半導体基板上に形成される複数のメモリセルが互いに直交する方向に延長された前記ワード線及びビット線の各延長方向に対して斜め方向に直線状に延長形成された活性領域内に形成されていることを特徴とする半導体記憶装置。
【請求項２】
１つのメモリセルがデータ蓄積用の容量と、前記容量に各一端が接続された第１及び第２のスイッチング素子からなり、前記メモリセルに対してワード線、ビット線が接続された半導体記憶装置であって、半導体基板上に素子分離領域によって区画され、内部に複数のメモリセルを含む活性領域と前記素子分離領域との境界が、隣接するワード線間にわたって実質的に直線であることを特徴とする半導体記憶装置。
【請求項３】
前記１つのメモリセルは、前記活性領域内においてデータ蓄積用の容量に接続されるキャパシタコンタクトを挟んで、その両側にそれぞれ第１及び第２のスイッチング素子が配設され、さらにその両外側に第１及び第２のビット線コンタクトが配設され、前記第１及び第２のスイッチング素子上に第１及び第２のワード線が延在され、前記第１及び第２のビット線コンタクト上に第１及び第２のビット線が延在されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記活性領域内に形成される複数のメモリセルのうち、前記１つのメモリセルに隣接する他のメモリセルは、前記第１又は第２のビット線コンタクトを対称軸として活性領域の長さ方向に線対称となるように前記第１及び第２のスイッチング素子が配置されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板上に前記活性領域が複数配列されており、各活性領域は前記ワード線及び前記ビット線の各延長方向にそれぞれ所要の間隔をもって配列され、隣接される活性領域は前記１つのメモリセルと、前記線対称配置された他のメモリセルの第１又は第２のビット線コンタクトのいずれかがビット線の延長方向に一致されるようにずれて配置されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記活性領域は、前記キャパシタコンタクトがワード線方向及びビット線方向にほぼ等しい間隔で配置されるように形成されていることを特徴とする請求項３ないし５のいずれかに記載の半導体記憶装置。
【請求項７】
複数のメモリセルを備え、１つのメモリセルがデータ蓄積用の容量と、前記容量に各一端が接続された第１及び第２のスイッチング素子からなる半導体記憶装置であって、前記第１及び第２のスイッチング素子をオン、オフ制御する制御端子に対をなす第１及び第２のワード線が接続され、前記スイッチング素子の他端に対をなす第１及び第２のビット線が接続されており、前記１つのメモリセルの第１のスイッチング素子の他端は前記第１及び第２のワード線とは異なる他のワード線対に接続された他のメモリセルの第１のスイッチング素子の他端と共に同一の第１のビット線に接続され、前記１つのメモリセルの第２のスイッチング素子の他端は前記各ワード線とはさらに異なる他のワード線対に接続された他のメモリセルの第２のスイッチング素子の他端と共に同一の第２のビット線に接続されていることを特徴とする半導体記憶装置。
【請求項８】
複数のメモリセルを備え、１つのメモリセルがデータ蓄積用の容量と、前記容量に各一端が接続された第１及び第２のスイッチング素子からなる半導体記憶装置であって、前記第１及び第２のスイッチング素子をオン、オフ制御する制御端子に対をなす第１及び第２のワード線が接続され、前記ビット線に沿って配列された第１及び第２の２つのメモリセルは、第１のメモリセルの第１のスイッチング素子の他端と第２のメモリセルの第１のスイッチング素子の他端とが同一の第１のビット線に接続され、前記第１のメモリセルの第２のスイッチング素子の他端と前記第２のメモリセルの第２のスイッチング素子の他端とがそれぞれ異なる第２のビット線に接続されていることを特徴とする半導体記憶装置。
【請求項９】
前記複数のメモリセルに接続されるワード線を行アドレス信号に基づいて選択する行デコーダと、前記複数のメモリセルに接続されるビット線を列アドレス信号に基づいて選択する列デコーダとを備え、前記列デコーダは前記行アドレス信号に基づいて、前記第１のメモリセルの第２のスイッチング素子の他端に接続された第２のビット線と、前記第２のメモリセルの第２のスイッチング素子の他端に接続された異なる第２のビット線のいずれか一方を選択可能にする構成であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１のワード線を選択する第１の行デコーダと、前記第２のワード線を選択する第２の行デコーダと、前記第１のビット線を選択する第１の列デコーダと、前記第２のビット線を選択する第２の列デコーダとを備え、前記第２の列デコーダは、前記第２の行デコーダに入力される行アドレス信号の一部のビット信号を入力し、この一部のビット信号と列アドレス信号とで前記第２のビット線を選択することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記ビット信号は前記行アドレス信号の最下位ビット信号であり、前記第２の列デコーダは前記最下位ビット信号の値に基づいて前記第１のメモリセルの第２のスイッチング素子に接続された第２のビット線と前記第２のメモリセルの第２のスイッチング素子に接続された異なる第２のビット線のいずれかを選択することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１のワード線を選択する第１の行デコーダと、前記第２のワード線を選択する第２の行デコーダと、前記第１のビット線を選択する第１の列デコーダとを備え、前記第２のビット線は一括して選択されるリフレッシュ専用のビット線として構成されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１３】
前記第１及び第２のスイッチング素子はＭＯＳトランジスタで構成され、前記ワード線は当該ＭＯＳトランジスタのゲートとして構成されていることを特徴とする請求項１ないし１２のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は１つのデータ蓄積用の容量と、この容量に接続された２つのスイッチング素子とで構成されるメモリセルを備える半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルとして、１つのデータ蓄積用の容量（キャパシタ）と、この容量に接続された１つのスイッチング素子（トランジスタ）で構成された１トランジスタ１キャパシタメモリセルと称するメモリセルが知られている。この１トランジスタ１キャパシタメモリセルは、１つのトランジスタでデータの書き込み、読み出しを行う一方で、同じトランジスタを用いて周期的なリフレッシュを行うため、少なくともリフレッシュを行っている間は同一ビット線上の全てのメモリセルに対するデータの書き込み、読み出し等のアクセスを行うことができず、メモリにおけるアクセスの高速化を図ることは困難である。
【０００３】
このような１トランジスタ１キャパシタメモリセルに対し、１つの容量に対して２つのスイッチング素子（トランジスタ）を接続した２トランジスタ１キャパシタメモリセルが提案され、アクセスの高速化が図られている。例えば、特許文献１には、図１０に示すように、１つのキャパシタＣに第１及び第２の２つのＭＯＳトランジスタＴｒ１，Ｔｒ２の各ドレインが接続され、各トランジスタの各ソースには第１のビット線Ｂ１、第２のビット線Ｂ２が接続されている。また、第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２の各ゲートにそれぞれ第１，第２のワード線Ｗ１，Ｗ２が接続されている。このような２トランジスタ１キャパシタメモリセルＭでは、第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２のいずれか一方をデータの書き込み用とし、他方をデータの読み出し用とすれば、同一ビット線上の異なるメモリセルに対してデータの書き込みと読み出しを同じタイミングで行うことができる。あるいは、第１及び第２のＭＯＳトランジスタのいずれか一方をデータの書き込み・読み出し用とし、他方をリフレッシュ用とすれば、同一ビット線上の異なるメモリセルに対してデータの書き込み・読み出しとリフレッシュを同じタイミングで行うことができる。これにより、メモリセルに対するアクセスの高速化を図ることが可能になる。
【０００４】
【特許文献１】
特開２０００−１２４３３１号公報
【０００５】
この２トランジスタ１キャパシタメモリセルを実現するために、特許文献１には、例えば図１１に示すような半導体基板上のレイアウト構造が採用されている。このレイアウト構造では、互いに直交されるワード線とビット線のそれそれに対して一つのメモリセルＭを構成する活性領域ＤＡが斜め方向に延長され、この活性領域ＤＡ内において第１及び第２のワード線Ｗ１，Ｗ２で第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２が構成されるとともに、各ＭＯＳトランジスタＴｒ１，Ｔｒ２はビット線コンタクトＢＣを介して第１と第２のビット線Ｂ１，Ｂ２に接続される。なお、本明細書において活性領域とは半導体基板に設けられた素子分離領域によって囲まれてメモリセルを構成するための拡散層及び拡散層に挟まれるチャネル領域が形成されている領域を意味している。また、第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２の共通する拡散層にキャパシタに接続するキャパシタコンタクトＣＣが配設される。そして、ビット線方向に配列される複数のメモリメルがそれぞれ第１及び第２のビット線Ｂ１，Ｂ２に等しい状態で接続されるように、隣接するメモリセルの各活性領域ＤＡが互いに連続された状態でつづら折り状をしたパターン形状に形成されている。
【０００６】
あるいは、ここでは図示は省略するが、特許文献１中の図１に記載のように、活性領域を例えばクランク状のような屈曲部を有する異形状とし、屈曲された部分においてビット線に接続する構成、あるいは特許文献１中の図８に記載のように、ビット線に沿って配列される複数のメモリセルの拡散層をビット線と平行な方向に延長される直線形状に形成する一方で、第１及び第２のビット線からそれぞれ支線を突出させて各メモリセルのＭＯＳトランジスタに接続し、あるいは第１及び第２のビット線をたすき掛け状のパターンにして各メモリセルのＭＯＳトランジスタに接続する構成のものも提案されている。
【０００７】
【発明が解決しようとする課題】
図１１に示したレイアウト構造では、活性領域ＤＡがつづら折り状をしているために、活性領域のパターン外縁に多数の屈曲部Ｘが生じることは避けられず、フォトリソグラフィ技術を用いて半導体基板に活性領域を形成したときに屈曲部Ｘにおける活性領域ＤＡの形状が崩れ易く、設計通りの形状の活性領域を形成することが困難になるとともに、当該形状が崩れた部分において半導体基板にストレスが発生し易くなる。特に、活性領域の角部が丸くなってしまい、この部分で活性領域の幅寸法が低減してしまう。このような活性領域の形状の崩れが生じると活性領域に形成される活性層の形状も崩れることになり、目的としたゲート幅が得られなくなり、またストレスによって活性領域内の拡散層と半導体基板との境界部における接合での電気的なリークのばらつきが生じる等、結果としてＭＯＳトランジスタの性能低下、さらにはメモリセルのデータ保持特性の劣化等の要因となる。このため、従来では活性領域の形状の崩れやストレス等を考慮してある程度のマージンをもって活性領域を設計する必要があり、活性領域の微細化、すなわちメモリセルを微細化する上での障害になる。
【０００８】
また、特許文献１中の図１に記載のレイアウト構造では、活性領域に屈曲部が生じている点で前述したレイアウト構造と同じ問題がある。一方、特許文献１中の図８に記載のレイアウト構造では、活性領域に屈曲部が生じていないため、屈曲に伴う問題は解消されるものの、ビット線から延長される支線をビット線に形成しなければならず、この支線における形状の崩れによるコンタクト不良やマージンの確保等の問題が生じることになり、結果としてメモリセルを微細化する上での障害になることは避けられない。
【０００９】
さらに、図１１に示したレイアウト構造では、隣接するメモリセルの各キャパシタコンタクトＣＣがワード線方向に比較してビット線方向の間隔が狭くなるため、データの蓄積容量を増大すべくＭＯＳトランジスタの上層に形成するキャパシタの平面面積を大きくしようとした際にキャパシタの平面形状を単純に１辺の大きな矩形形状とすることができず、その結果キャパシタの平面形状が複雑なものとなり、キャパシタの製造が困難なものになるという問題もある。
【００１０】
本発明の目的は、メモリセルの微細化を図るとともに、メモリセルのデータ保持特性の改善を図った半導体記憶装置を提供するものである。
【００１１】
本発明の半導体記憶装置は、１つのメモリセルがデータ蓄積用の容量と、当該容量に各一端が接続された第１及び第２のスイッチング素子からなり、当該メモリセルに対してワード線、ビット線が接続された半導体記憶装置であって、半導体基板上に形成される複数のメモリセルが互いに直交する方向に延長されたワード線及びビット線の各延長方向に対して斜め方向に直線状に延長された活性領域内に形成される構成とする。あるいは、半導体基板上に素子分離領域によって区画され、内部に複数のメモリセルを含む活性領域と当該素子分離領域との境界が、隣接するワード線間にわたって実質的に直線である構成とする。
【００１２】
特に、１つのメモリセルは、活性域内においてデータ蓄積用の容量に接続されるキャパシタコンタクトを中心にして、その両側にそれぞれ第１及び第２のスイッチング素子が配設され、さらにその両外側に第１及び第２のビット線コンタクトが配設され、第１及び第２のスイッチング素子上に第１及び第２のワード線が延在され、第１及び第２のビット線コンタクト上に第１及び第２のビット線が延在される構成とする。さらに、活性領域内に形成される複数のメモリセルのうち、１つのメモリセルに隣接する他のメモリセルは、第１又は第２のビット線コンタクトを対称軸として活性領域の長さ方向に線対称となるように第１及び第２のスイッチング素子が配置される構成とする。この場合、半導体基板上に配列された複数の活性領域は、ワード線及びビット線の各延長方向にそれぞれ所要の間隔をもって配列され、隣接される活性領域は１つのメモリセルと隣接される他のメモリセルの第１又は第２のビット線コンタクトのいずれかがビット線の延長方向に一致するようにずれて配置される。
【００１３】
本発明の半導体記憶装置によれば、複数のメモリセルを構成する活性領域に屈曲部が生じることがなく、あるいは屈曲部を低減することができ、屈曲部が要因となるメモリセルの特性劣化を防止し、メモリセルの微細化を図るとともに、メモリセルのデータ保持特性の改善を図ることが可能になる。
【００１４】
また、本発明は、複数のメモリセルを備え、１つのメモリセルがデータ蓄積用の容量と、当該容量に各一端が接続された第１及び第２のスイッチング素子からなる半導体記憶装置であって、第１及び第２のスイッチング素子をオン、オフ制御する制御端子に対をなす第１及び第２のワード線が接続され、各スイッチング素子の他端に対をなす第１及び第２のビット線が接続されており、１つのメモリセルの第１のスイッチング素子の他端は第１及び第２のワード線とは異なる他のワード線対に接続された他のメモリセルの第１のスイッチング素子の他端と共に同一の第１のビット線に接続され、１つのメモリセルの第２のスイッチング素子の他端は前記各ワード線とはさらに異なる他のワード線対に接続された他のメモリセルの第２のスイッチング素子の他端と共に同一の第２のビット線に接続されている構成とする。
【００１５】
ここで、好ましい形態としては、第１及び第２のスイッチング素子をオン、オフ制御する制御端子に対をなす第１及び第２のワード線が接続され、ビット線に沿って配列された第１及び第２の２つのメモリセルは、第１のメモリセルの第１のスイッチング素子の他端と第２のメモリセルの第１のスイッチング素子の他端とが同一の第１のビット線に接続され、第１のメモリセルの第２のスイッチング素子の他端と、第２のメモリセルの第２のスイッチング素子の他端とがそれぞれ異なる第２のビット線に接続される構成とする。
【００１６】
かかる本発明の半導体記憶装置では、第１のワード線を選択する第１の行デコーダと、第２のワード線を選択する第２の行デコーダと、第１のビット線を選択する第１の列デコーダと、第２のビット線を選択する第２の列デコーダとを備えた構成としたときに、第２の列デコーダは第２の行デコーダに入力される行アドレス信号の一部のビット信号を入力し、この一部のビット信号と列アドレス信号とで第２のビット線を選択する構成とすることが好ましく、これによりビット線方向に配列される複数のメモリセルの各第２のスイッチング素子が同一の第２のビット線に接続されない場合でも各メモリセルに対するデータの書き込み、読み出し、ないしリフレッシュが実現可能になる。
【００１７】
あるいは、本発明の半導体記憶装置では、第１のワード線を選択する第１の行デコーダと、第２のワード線を選択する第２の行デコーダと、第１のビット線を選択する第１の列デコーダとを備え、第２のビット線は一括して選択されるリフレッシュ専用のビット線として構成される構成としてもよく、列デコーダを削減することが可能になる。
【００１８】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の第１の実施形態の半導体記憶装置の回路図である。メモリセルアレイＭＣＡを構成している複数のメモリセルＭはそれぞれ１キャパシタ２トランジスタの構成とされており、各メモリセルは第１のワード線Ｗ１（Ｗ１１〜Ｗ１ｎ）及び第２のワード線Ｗ２（Ｗ２１〜Ｗ２ｎ）と第１のビット線Ｂ１（Ｂ１１〜Ｂ１ｍ）及び第２のビット線Ｂ２（Ｂ２１〜Ｂ２ｍ）にそれぞれ接続されている。すなわち、複数本のワード線は隣接する２本が第１のワード線、第２のワード線として対を成しており、第１のワード線Ｗ１はそれぞれ第１のＸデコーダ（行デコーダ）ＸＤＥＣ１に接続され、第２のワード線Ｗ２はそれぞれ第２のＸデコーダＸＤＥＣ２に接続されている。また、第１のビット線Ｂ１と第２のビット線Ｂ２はワード線の延長方向（以下、行方向と称する）に交互に配列されて前記各メモリセルＭに接続されており、第１のビット線Ｂ１は第１センスアンプ・プリチャージ回路ＳＰ１を介して第１のＹデコーダ（列デコーダ）ＹＤＥＣ１に接続され、第２のビット線Ｂ２は第２センスアンプ・プリチャージ回路ＳＰ２を介して第２のＹデコーダＹＤＥＣ２に接続されている。
【００１９】
前記メモリセルＭは前述のように１キャパシタ２トランジスタの構成とされており、データを蓄積する１つのキャパシタＣに第１及び第２のスイッチング素子としての第１のＭＯＳトランジスタＴｒ１と第２のＭＯＳトランジスタＴｒ２の各ドレインが接続されている。また、各メモリセルにおいて、第１のＭＯＳトランジスタＴｒ１のゲートは第１のワード線Ｗ１に、第２のＭＯＳトランジスタＴｒ２のゲートは第２のワード線Ｗ２にそれぞれ接続され、さらに第１のＭＯＳトランジスタＴｒ１のソースは第１のビット線Ｂ１に、第２のＭＯＳトランジスタＴｒ２のソースは第２のビット線Ｂ２に接続されている。ここで、各メモリセルにおいては、第１又は第２のトランジスタの一方は一方側に隣接されるメモリセルの第１又は第２のトランジスタと同じビット線に接続されるが、第１又は第２のトランジスタの他方は反対側に隣接されるメモリセルの第１又は第２のトランジスタと同じビット線に接続されている。
【００２０】
例えば、図１における第ＮのメモリセルＭＮについてみると、当該第ＮのメモリセルＭＮの第１のＭＯＳトランジスタＴｒ１のソースは第１のビット線Ｂ１２に接続され、第２のＭＯＳトランジスタＴｒ２のソースは第２のビット線Ｂ２３に接続されている。また、当該第ＮのメモリセルＭＮの一方に隣接する第Ｎ＋１のメモリセルＭＮ＋１では、第１のＭＯＳトランジスタＴｒ１のソースは同じ第１のビット線Ｂ１２に接続されているが、第２のＭＯＳトランジスタＴｒ２のソースは前記とは異なる第２のビット線Ｂ２２に接続されている。同様に、前記メモリセルＭＮの他方に隣接する第Ｎ−１のメモリセルＭＮ−１では、第２のＭＯＳトランジスタＴｒ２のソースは第２のビット線Ｂ２３に接続されているが、第１のＭＯＳトランジスタＴｒ１のソースは異なる第１のビット線Ｂ１ｍに接続されている。さらに、前記第ＮのメモリセルＮＭとは隣接する活性領域に形成される第Ｎ−２のメモリセルＭＮ−２は、第Ｎ＋１のメモリルと同様に第１のＭＯＳトランジスタＴｒ１のソースは第ＮのメモリセルＭＮと同じ第１のビット線Ｂ１２に接続されているが、第２のＭＯＳトランジスタＴｒ２のソースは前記とは異なる第２のビット線Ｂ２２に接続されている。
【００２１】
前記第１のＸデコーダＸＤＥＣ１、第２のデコーダＸＤＥＣ２にはそれぞれ行アドレス信号ＸＡｄｄが入力され、それぞれ第１及び第２のワード線Ｗ１，Ｗ２を選択する。また、センスアンプ・フリチャージ回路ＳＰ１，ＳＰ２にはバスラインＢＵＳ１，ＢＵＳ２及びセンスアンプＳＡを活性化するためのイネーブル信号ラインＳＥ１，ＳＥ２及び第１及び第２のＹデコーダＹＤＥＣ１，ＹＤＥＣ２からのアドレス信号ＹＡｄｄが入力され前記第１及び第２のビット線Ｂ１，Ｂ２を選択する。ここで、前記第２のＹデコーダＹＤＥＣ２では、第２のＸデコーダＸＤＥＣ２に入力される行アドレス信号ＸＡｄｄの最下位ビットを列アドレス信号の一部ビットとして取り込んでおり、この最下位ビットを第２のビット線Ｂ２を選択する各アンドゲートの１つの入力端に対し、行方向に１つ置きに相反的に入力させる構成とすることで、行アドレス信号が漸増、あるいは漸減するのに伴って第２のビット線Ｂ２を行方向に１つ置きのグループとして交番的に選択するように構成している。ここでは、行方向に１つおきのアンドゲートの１つの入力端に反転ゲートを接続している。
【００２２】
図２は図１に示した半導体記憶装置を半導体基板に形成したメモタセルアレイＭＣＡの全体構成のレイアウト図である。なお、以降の説明の便宜上、図２において左右方向を行方向、これと垂直な上下方向を列方向と称する。半導体基板１００に素子分離領域１０１が形成されており、この素子分離領域１０１で囲まれた素子形成領域が活性領域１０２として構成されている。前記素子分離領域１０１としては、半導体基板の表面に形成した浅い溝内にシリコン酸化膜を埋設したＳＴＩが採用されている。前記活性領域１０２は行方向及び列方向のそれぞれに対して傾斜した所要幅の直線帯状をしたパターン形状に形成されており、このパターン形状をした複数の活性領域１０２が前記半導体基板１００上において行方向（又は列方向）に所要の間隔をおいて配列されている。
【００２３】
前記活性領域１０２は、メモリセルアレイＭＣＡを構成する半導体基板の所要領域にわたって可能な限り長く形成されている。後述するように各活性領域１０２にはその長さ方向にわたって複数個のメモリセルが直列状態に配列されており、その上で個々のメモリセル上に行方向に延長される第１及び第２のワード線Ｗ１，Ｗ２が配列順序を交互に反対にした状態で延在され、また同じメモリセル上の上層に列方向に延長される第１及び第２のビット線Ｂ１，Ｂ２が交互に延在されている。
【００２４】
図３は図２のメモリセルアレイＭＣＡの一部を拡大した図であり、図１に示したメモリセルＭＮの近傍を拡大した図である。１つのメモリセルＭＮは活性領域１０２の長さ方向にドレイン領域を共通した第１のＭＯＳトランジスタＴｒ１と第２のＭＯＳトランジスタＴｒ２が配列されており、この共通するドレイン領域にキャパシタコンタクト１１１が形成されている。また、前記両ＭＯＳトランジスタＴｒ１，Ｔｒ２の両外側には前記ドレイン領域に対してチャネル領域を挟んでそれぞれのソース領域が形成されており、これらのソース領域にビット線コンタクト１２１，１２２が形成されている。そして、前記メモリセルＭＮに対しては対を成す第１のワード線Ｗ１２、第２のワード線Ｗ２２がそれぞれ前記第１のＭＯＳトランジスタＴｒ１、第２のＭＯＳトランジスタＴｒ２上に延長されている。また、前記キャパシタコンタクト１１１には後述するキャパシタが接続され、前記第１及び第２のビット線コンタクト１２１，１２２には第１及び第２のビット線Ｂ１２，Ｂ２３が接続されている。
【００２５】
また、同じ活性領域１０２において前記１つのメモリセルＭＮと長さ方向に隣接する他のメモリセルＭＮ−１，ＭＮ＋１もそれぞれ同様に第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２を備えているが、当該１つのメモリセルＭＮとは第１及び第２のＭＯＳトランジスタの配列方向が反対方向に向けられており、両メモリセルの境界、すなわちビット線コンタクト１２１，１２２が配置される箇所を対称軸とした線対称の配置とされている。そのため、当該１つのメモリセルＭＮと隣接する他のメモリセルＭＮ−１，ＭＮ＋１のそれぞれ隣接される第１のＭＯＳトランジスタＴｒ１又は第２のＭＯＳトランジスタＴｒ２の各ソース領域は共通化されており、各ソース領域上のビット線コンタクト１２１，１２２も共通化されている。
【００２６】
したがって、隣接するメモリセルにおいて、各メモリセル上に延在される第１及び第２のワード線Ｗ１，Ｗ２はその配列順序が隣接するメモリセルにおいて互いに逆となるように、すなわち隣接するメモリセルのワード線対では、第１のワード線Ｗ１あるいは第２のワード線Ｗ２同士が隣接するように配置されている。また、第１のビット線Ｂ１又は第２のビット線Ｂ２は隣接するメモリセルの第１のＭＯＳトランジスタＴｒ１又は第２のＭＯＳトランジスタＴｒ２で共通に接続されることになる。
【００２７】
さらに、前記半導体基板１００上に配列されている複数の活性領域１０２は、前記ワード線及び前記ビット線の各延長方向にそれぞれ所要の間隔をもって配列されており、しかも隣接される活性領域１０２は１つのメモリセルＭＮと、この１つのメモリセルとは線対称構造をした他のメモリセルＭＮ−２の第１又は第２のビット線コンタクト１２１，１２２のいずれか一方がビット線の延長方向に同一線上で一致するようにずれて配置されている。図３の例ではメモリセルＭＮとメモリセルＭＮ−２の各第１のビット線コンタクト１２１が同一の第１のビット線Ｂ１２の上に配置されるように両メモリセルＭＮ，ＭＮ−２がずれて配置されている。これにより、隣接する活性領域１０２では各メモリセルの第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２は同じ行方向の直線上に配置されることになり、複数の活性領域の各メモリセルにわたって延在される前記第１及び第２のワード線Ｗ１，Ｗ２は各メモリセルにおいてそれぞれ第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２上に延在される。その一方で、複数の活性領域の各メモリセルにわたって延在される前記第１及び第２のビット線Ｂ１，Ｂ２は、１のメモリセルと、これに隣接する当該１のメモリセルとは対称配置されたメモリセルの各第１又は第２のビット線コンタクト１２１，１２２に接続されることになる。
【００２８】
次に前記活性領域１０２に形成されたメモリセルＭの構成について説明する。図４及び図５はそれぞれ図３のＡ−Ａ線、Ｂ−Ｂ線に沿う断面図であり、前記半導体基板１００は一導電型（ここではＰ型）のエピタキシャル層１０４を有しており、このエピタキシャル層１０４が前記ＳＴＩ等の素子分離領域１０１によって分離されて活性領域１０２が形成されている。この活性領域１０２の表面にはゲート絶縁膜１０５として熱シリコン酸化膜が形成されており、このゲート絶縁膜上にポリシリコンからなる第１及び第２のワード線Ｗ１（Ｗ１２，Ｗ１３），Ｗ２（Ｗ２１，Ｗ２２，Ｗ２３）が列方向に所要の間隔をおいて行方向に延長形成されている。前記第１及び第２のワード線Ｗ１，Ｗ２は配列された複数の活性領域にわたって連続した状態で延長されていることは前述の通りである。そして、これら第１及び第２のワード線によって前記活性領域１０２では各ワード線の直下がチャネル領域とされた第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２が構成される。そして、第１及び第２のワード線によって囲まれる領域が第１及び第２のＭＯＳトランジスタの共通ドレイン領域ｄとして形成され、第１及び第２のワード線Ｗ１，Ｗ２の各外側領域が第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２の各ソース領域ｓとして構成されることになる。
【００２９】
前記ワード線Ｗ１，Ｗ２上には層間絶縁膜１０６が形成されており、この層間絶縁膜１０６には前記第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２の各ソース領域ｓに接続されるビット線コンタクト１２１，１２２が形成される。これらのビット線コンタクト１２１，１２２はそれぞれ層間絶縁膜１０６に開口したコンタクトホール内に導電材料を埋設した導電プラグとして形成されている。
【００３０】
前記層間絶縁膜１０６上には前記ビット線コンタクト１２１，１２２に接続される複数の第１及び第２のビット線Ｂ１（Ｂ１２），Ｂ２（Ｂ２３）が行方向に所要の間隔をおいて各ワード線Ｗ１，Ｗ２と直交する列方向に延長形成されており、各ビット線コンタクト１２１，１２２を介してそれぞれソース領域ｓに接続されている。これらのビット線は第１のビット線Ｂ１と第２のビット線Ｂ２がそれぞれ行方向に交互に配置されており、また隣接する活性領域１０２では各メモリセルＭが前述のようにずれて配置されていることで、いずれの活性領域１０２のメモリセルに対しても第１のビット線Ｂ１は第１のＭＯＳトランジスタＴｒ１のソース領域に接続されるが、第２のビット線Ｂ２は第２のＭＯＳトランジスタＴｒ２のソース領域に接続されることになる。
【００３１】
前記層間絶縁膜１０６上には第２層間絶縁膜１０７が形成されており、この第２層間絶縁膜１０７には前記第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２で共通のドレイン領域ｄに接続されるキャパシタコンタクト１１１が形成されている。そして、前記第２の層間絶縁膜１０７上には当該キャパシタコンタクト１１１に接続されるシリンダ状のキャパシタ下部電極１１２が形成されており、当該キャバシタコンタクト１１１を介して前記共通ドレイン領域ｄに接続されている。前記キャパシタ下部電極１１２の表面上にはキャパシタ絶縁膜１１３が形成され、このキャパシタ絶縁膜１１３上には複数のキャパシタに共通するキャパシタ上部電極を構成するキャパシタ共通電極１１４が形成されている。したがって、これらキャパシタ下部電極１１２，キャパシタ絶縁膜１１３，キャパシタ共通電極１１４で図１に示したキャパシタＣが構成されることになる。
【００３２】
なお、前述したように、活性領域１０２の長さ方向の寸法はメモリセルアレイＭＣＡの全領域にわたって個々のメモリセルＭの長さよりも十分に長く形成されているため、１つの連続した活性領域１０２内には長さ方向にわたって複数のメモリセルがそれぞれ第１及び第２のＭＯＳトランジスタの配列順序を逆にした状態で配列形成されることになる。また、当該活性領域１０２の長さ方向に隣接されるメモリセルでは、それぞれの第１のＭＯＳトランジスタＴｒ１または第２のＭＯＳトランジスタＴｒ２が隣接するように並んで形成され、これらの隣接するＭＯＳトランジスタのソース領域は両メモリセルに共通のソース領域として構成され、ビット線コンタクトが１２１，１２２が配設されることになる。
【００３３】
このようなレイアウト構造により、図１に示した回路構成の半導体記憶装置のメモリセル及びメモリセルアレイが構成されることになる。特に、このメモリセルアレイＭＣＡでは、行方向及び列方向に配列されるメモリセルについて、行方向については対をなす第１及び第２のワード線Ｗ１，Ｗ２に対して各メモリセルの第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２が並列状態に接続されているが、列方向については各メモリセルの第１及び第２のＭＯＳトランジスタＴｒ１，Ｔｒ２は交互に異なる第１及び第２のビット線Ｂ１，Ｂ２に接続された構成となることは図１において説明した通りである。
【００３４】
この半導体記憶装置によれば、図１を参照すると、各メモリセルＭにおいて、第１のＭＯＳトランジスタＴｒ１を例えば書き込み用スイッチング素子とし、第２のＭＯＳトランジスタＴｒ２を読み出し／リフレッシュ用スイッチング素子とする。各メモリセルＭに対してデータを書き込むときには、第１のＸデコーダＸＤＥＣ１に入力される行アドレス信号ＸＡｄｄで対象メモリセルに接続される第１のワード線Ｗ１を選択する。また、第１のＹデコーダＹＤＥＣ１に入力される列アドレス信号ＹＡｄｄで対象メモリセルに接続される第１のビット線Ｂ１を選択する。これにより、対象メモリセルの第１のＭＯＳトランジスタＴｒ１がオンとなり、当該対象メモリセルＭのキャパシタＣが第１のビット線Ｂ１につながり、バスラインＢＵＳ１からのデータが第１のセンスアンプ・プリチャージ回路ＳＰ１を通して対象メモリセルＭのキャパシタＣに蓄積され、書き込みが行われる。
【００３５】
例えば、図６（ａ）に示すように、第１のＸデコーダＸＤＥＣ１に入力される行アドレス信号ＸＡｄｄにより第１のワード線Ｗ１１，Ｗ１２，Ｗ１３を順次選択して行くとともに、第１のＹデコーダＹＤＥＣ１に入力される列アドレス信号ＹＡｄｄにより第１のビット線Ｂ１２を選択すると、メモリセルＭＮ−２，ＭＮ，ＭＮ＋１が順次選択され、各メモリセルの第１のＭＯＳトランジスタＴｒ１がオンされるため、第１のビット線Ｂ１２を通して各メモリセルのキャパシタＣにデータを書き込むことが可能になる。
【００３６】
一方、メモリセルＭに記録されたデータを読み出すときには、第２のＸデコーダＸＤＥＣ２に入力される行アドレス信号ＸＡｄｄで第２のワード線Ｗ２を選択し、第２のＹデコーダＹＤＥＣ２に入力される列アドレス信号ＹＡｄｄで第２のビット線Ｂ２を選択し、これらで選択されたメモリセルの第２のＭＯＳトランジスタＴｒ２をオンしてキャパシタＣを第２のビット線Ｂ２に接続し、第２のセンスアンプ・プリチャージ回路ＳＰ２によってバスラインＢＵＳ２にデータを読み出す。また、同様にしてリフレッシュを行なう。
【００３７】
このとき、行アドレス信号ＸＡｄｄのアドレスが順次増加、あるいは減少して行くと、選択されたメモリセルＭの第２のトランジスタＴｒ２に接続されている第２のビット線Ｂ２は順次変化されることになる。しかしながら、第２のＹデコーダＹＤＥＣ２にはその最下位ビットに行アドレス信号ＸＡｄｄの最下位ビットが入力されているので、行アドレス信号ＸＡｄｄが偶数の場合と奇数の場合とで第２のビット線Ｂ２は行アドレス信号ＸＡｄｄのアドレスの増加、又は減少に伴って１つおきに交互に選択されることになる。
【００３８】
例えば、図６（ｂ）を参照すると、第２のＸデコーダＸＤＥＣ２に入力される行アドレス信号ＸＡｄｄにより第２のワード線Ｗ２１，Ｗ３２，Ｗ３３を順次選択して行くとともに、第２のＹデコーダＹＤＥＣ２に入力される列アドレス信号ＹＡｄｄにより第２のビット線Ｂ２２を選択しようとすると、行アドレス信号ＸＡｄｄの最下位ビットが例アドレス信号ＹＡｄｄの最下位ビットとしてセンスアンプ・プリチャージ回路ＳＰ２の各センスアンプに入力されるため、これらの隣接するセンスアンプは最下位ビットが奇数「１」の場合と偶数「０」の場合とで交互に活性、非活性が変化される。
【００３９】
そのため、第２のワード線Ｗ２１によってメモリセルＭＮ−２が選択されていた場合には第２のビット線Ｂ２２が選択されることになる。次いで、次の行アドレスの第２のワード線Ｗ２２によってメモリセルＭＮが選択されると、行アドレス信号ＸＡｄｄの最下位ビットが反転されるため、これに伴って第２のＹデコーダＹＤＥＣ２では隣の第２のビット線Ｂ２３が選択されることになる。さらに、次の行アドレス信号ＸＡｄｄにより対象メモリセルはＭＮ＋１となり、第２のワード線Ｂ２３が選択されると、再び行アドレス信号ＸＡｄｄの最下位ビットが反転して元に戻されるため、これに伴って第２のＹデコーダＹＤＥＣ２では最初の第２のビット線Ｂ２２が選択されることになる。
【００４０】
このようにすることで、第１のビット線Ｂ１に沿って列方向に配列された複数のメモリセルは、ワード線の行アドレスの増減に伴って当該メモリセルを挟む２本の第２のビット線Ｂ２のいずれかが選択されることになり、列方向に配列された複数のメモリセルのそれぞれの第２のＭＯＳトランジスタに接続されている第２のビット線Ｂ２が第２の列デコーダＹＤＥＣ２に接続され、当該メモリセルに対するアクセスが可能になる。したがって、選択された第２のビット線Ｂ２を通して第２のセンスアンプ・プリチャージ回路ＳＰ２により対象となるメモリセルからのデータの読み出しが可能となる。なお、リフレッシュについても同様である。
【００４１】
以上のように、本発明の半導体記憶装置では、半導体基板１００に形成するメモリセルの活性領域１０２を直線帯状に形成することで図１に示したメモリセルアレイＭＣＡが構成でき、当該メモリセルアレイＭＣＡの個々のメモリセルＭに対するデータの書き込み及び読み出し、ないしはリフレッシュが可能になる。したがって、このメモリセルアレイＭＣＡでは、アクセスに際してのデータの書き込みアドレスと、読み出し／リフレッシュのアドレスとが一致しない限りデータの書き込み動作と、読み出し／リフレッシュ動作を同時に行うことが可能であり、これまで提案されている１キャパシタ２トランジスタのメモリセル構成の半導体記憶装置と同様に高速動作が可能とされることは言うまでもない。
【００４２】
また、本発明においては、第２の実施形態として、各メモリセルの第１のＭＯＳトランジスタＴｒ１を書き込み／読み出し用スイッチング素子とし、第２のＭＯＳトランジスタＴｒ２をリフレッシュ専用スイッチング素子として構成することも可能である。この場合には、図７に示すように、デコーダとしては第１のＸデコーダＸＤＥＣ１と第２のＸデコーダＸＤＥＣ２と、第１のＹデコーダＹＤＥＣ１のみを設ければよく、第１の実施形態のような第２のＹデコーダＹＤＥＣ２は不要となる。そのため第１のビット線Ｂ１には前記第１のＹデコーダＹＤＥＣ１と共に第１のセンスアンプ・プリチャージ回路ＳＰ１を接続し、第２のビット線Ｂ２には第２のセンスアンプ・プリチャージ回路ＳＰ２のみを接続する。したがって、ここでは第１の実施形態のように、第２のＸデコーダＸＤＥＣ２に入力される行アドレス信号ＸＡｄｄの最下位ビットを取り出して第２のＹデコーダに入力させる構成がとられることもない。
【００４３】
この実施形態では、第１のＸデコーダＸＤＥＣ１に入力される行アドレス信号ＸＡｄｄと、第１のＹデコーダＹＤＥＣ１に入力される列アドレス信号ＹＡｄｄとでメモリセルを選択し、データの書き込み、読み出しを行う。このときのアクセス動作は図６（ａ）に示したと同様である。一方、リフレッシュを行う際には、第２のセンスアンプ・プリチャージ回路ＳＰ２により第２のビット線Ｂ２につながる全てのセンスアンプを活性状態とし、その上で第２のＸデコーダＸＤＥＣ２に入力される行アドレス信号ＹＡｄｄにより第２のワード線Ｗ２を順次選択する。例えば、第２のワード線Ｗ２１，Ｗ２２，Ｗ２３を順次選択することでメモリセルＭＮ−２，ＭＮ，ＭＮ＋１を順次選択し、各メモリセルの第２のＭＯＳトランジスタＴｒ２をオンしてそれぞれのリフレッシュを行うことが可能になる。このようにすることで、半導体記憶装置の構成の簡略化が実現できる。
【００４４】
また、本発明の半導体記憶装置では、半導体基板１００に形成する複数のメモリセルを１つの直線帯状をしたパターン形状の活性領域１０２で形成しているため、複数のメモリセルにわたって活性領域における屈曲部か極めて少ないものとなる。図１１に示した従来の活性領域のパターン形状では、１つのメモリセルを斜めパターン形状に形成しているが、これに連続される他のメモリセルは逆の方向に向けられた斜めパターン形状に形成しているため、複数のメモリセルについてみれば従来技術は屈曲したつづら折り状のパターンとなっており、連続した活性領域に屈曲部が発生し、この屈曲部においてフォトリソグラフィ技術による形状の崩れが発生して活性領域内の拡散層に所要の幅寸法が得られず、あるいはストレスが発生して電気的なリークのばらつきが生じ、さらに、形状の崩れに伴うマージン確保が必須とされていたことは前述の通りである。しかしながら、本実施形態では複数のメモリセルにわたって活性領域１０２に屈曲部が全く生じていないため、屈曲部が要因とされる従来のような問題が発生することはなく、ＭＯＳトランジスタの性能の向上、すなわちメモリセルのデータ保持特性を改善することができるとともに、メモリセルを微細化することが可能になる。
【００４５】
一方、本実施形態では、メモリセルを構成する活性領域を行方向及び列方向に斜めのパターン形状にしているのにもかからわず、ワード線及びビット線を行方向、列方向に真直に形成することが可能であり、特許文献１中の図８に記載のレイアウト構造のように、ビット線をメモリセルに接続するためのビット線から延長される支線をビット線に形成する必要もなく、この支線における形状の崩れによるコンタクト不良やマージンクの確保等の問題が回避でき、またメモリセルを微細化する上でも有利になる。
【００４６】
さらに、本発明では、隣接する活性領域１０２を所要の間隔で行方向及び列方向にずらしているので、図８に示すように、各メモリセルＭのキャパシタコンタクト１１１はそれぞれ行方向及び列方向のそれぞれについてほぼ同じ間隔で配置されることになる。そのため、キャパシタコンタクト１１１上に形成されるキャパシタＣ、すなわちキャパシタ下部電極１１２の平面形状を単純な矩形に設計した場合でも個々のキャパシタにおける蓄積容量を可及的に大きなものにでき、キャパシタの設計、製造を容易に行うことも可能になる。
【００４７】
ここで、前記実施形態では複数の活性領域はメモリセルアレイの全体に渡って一方向に傾斜したパターンに形成しているが、図９に示す活性領域１０２Ａのように、メモリセルアレイＭＣＡの周辺部においてはつづら折り状に曲げ形成したパターン形状としてもよい。このようにした場合には、屈曲部が発生する点で特許文献１の構成と一部において共通することになるが、本発明においては、活性領域が直線状に連続されている領域に複数のメモリセルが配列されるものであることから、１つのメモリセル毎に活性領域が屈曲されている従来の図１１の構成よりも全体としての屈曲部を低減することが可能であり、屈曲部が要因とされる問題を解消する上で有利であることは言うまでもない。
【００４８】
また、前記実施形態では、１つのメモリセルの第１のＭＯＳトランジスタをデータの書き込み、或いは書き込み／読み出しに用い、第２のＭＯＳトランジスタを読み出し、あるいはリフレッシュ専用に用いているが、第１及び第２のＭＯＳトランジスタをどのようなスイッチング素子として用いるかは自由であり、任意に設計することが可能である。
【００４９】
【発明の効果】
以上説明したように本発明は、データ蓄積用の容量と第１及び第２のスイッチング素子で構成されているメモリセルを半導体基板上にメモリセルアレイとして構成するレイアウト構造として、互いに直交する方向に延長されたワード線及びビット線の各延長方向に対して斜め方向に直線状に延長された活性領域内に複数のメモリセルを形成しているので、活性領域に屈曲部が生じることがなく、あるいは屈曲部を低減することができ、屈曲部が要因となるメモリセルの特性劣化を防止し、メモリセルの微細化を図るとともに、メモリセルのデータ保持特性の改善を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施形態の回路構成図である。
【図２】本発明の半導体記憶装置のメモリセルアレイのレイアウト図である。
【図３】図２の一部の拡大図である。
【図４】図３のＡ−Ａ線拡大断面図である。
【図５】図３のＢ−Ｂ線拡大断面図である。
【図６】メモリセルの選択動作を説明するための図である。
【図７】本発明の半導体記憶装置の第２の実施形態の回路構成図である。
【図８】キャパシタコンタクト及びキャパシタのレイアウト図である。
【図９】本発明の半導体記憶装置のメモリセルアレイの第２の実施形態のレイアウト図である。
【図１０】本発明が対象とするメモリセルの回路図である。
【図１１】従来の半導体記憶装置の一例のレイアウト図である。
【符号の説明】
ＭＣＡ  メモリセルアレイ
Ｍ  メモリセル
Ｃ  キャパシタ
Ｔｒ１，Ｔｒ２  トランジスタ（スイッチング素子）
Ｗ１，Ｗ２  ワード線
Ｂ１，Ｂ２  ビット線
ＸＤＥＣ１，ＸＤＥＣ２  行デコーダ
ＹＤＥＣ１，ＹＤＥＣ２  列デコーダ
ＳＰ１，ＳＰ２  センスアンプ・プリチャージ回路
ＸＡｄｄ  行アドレス
ＹＡｄｄ  列アドレス
１００  半導体基板
１０１  素子分離領域
１０２  活性領域
１１１  キャパシタコンタクト
１１２  キャパシタ下部電極
１１３  キャパシタ絶縁膜
１１４  キャパシタ共通電極
１２１，１２２  ビット線コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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