(57)【要約】【課題】ＩＰＯキャパシタとバイポーラトランジスタとＣＭＯＳＦＥＴを一つの基板上に形成する半導体装置の製造方法において、下側電極をなす多結晶シリコン膜の熱酸化膜をＩＰＯキャパシタの絶縁層とし、製造工程数を少なくする。【解決手段】ＣＭＯＳＦＥＴのゲート酸化膜１２が形成され、バイポーラトランジスタのベース１７が形成され、このベース１７のエミッタ領域を露出させた状態のシリコン基板１上に、多結晶シリコン膜４１を形成する。この多結晶シリコン膜４１に不純物を添加した後に熱処理を行うことにより、表面に熱酸化膜６１を形成するとともに、エミッタ領域に不純物を拡散させてエミッタ６２を形成する。熱処理後の多結晶シリコン膜４１から、バイポーラトランジスタのエミッタ電極と、キャパシタの下側電極と、ＣＭＯＳＦＥＴのゲート電極とを同時に形成する。【選択図】　　　図６
2004087719.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタとバイポーラトランジスタとを一つの基板上に形成する半導体装置の製造方法において、
バイポーラトランジスタのベースが形成され、このベースのエミッタ領域を露出させた状態の基板上に、多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を添加する工程と、
前記不純物添加後の多結晶シリコン膜の表面に酸化膜を形成するとともにエミッタ領域に不純物を拡散させる熱処理工程と、
前記酸化膜上のキャパシタ形成領域に、キャパシタの上側電極を形成する工程と、
前記酸化膜のキャパシタ形成領域以外の部分を除去する工程と、
前記熱処理後の多結晶シリコン膜から、バイポーラトランジスタのエミッタ電極とキャパシタの下側電極とを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
キャパシタとバイポーラトランジスタとＭＯＳ電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法において、
ＭＯＳ電界効果トランジスタのゲート酸化膜が形成され、バイポーラトランジスタのベースが形成され、このベースのエミッタ領域を露出させた状態の基板上に、多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を添加する工程と、
前記不純物添加後の多結晶シリコン膜の表面に酸化膜を形成するとともにエミッタ領域に不純物を拡散させる熱処理工程と、
前記酸化膜上のキャパシタ形成領域に、キャパシタの上側電極を形成する工程と、
前記酸化膜のキャパシタ形成領域以外の部分を除去する工程と、
前記熱処理後の多結晶シリコン膜から、バイポーラトランジスタのエミッタ電極と、キャパシタの下側電極と、ＭＯＳ電界効果トランジスタのゲート電極とを同時に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
キャパシタとバイポーラトランジスタとＭＯＳ電界効果トランジスタと抵抗素子とを一つの基板上に形成する半導体装置の製造方法において、
ＭＯＳ電界効果トランジスタのゲート酸化膜が形成され、バイポーラトランジスタのベースが形成され、このベースのエミッタ領域を露出させた状態の基板上に、多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を添加する工程と、
前記不純物添加後の多結晶シリコン膜の表面に酸化膜を形成するとともにエミッタ領域に不純物を拡散させる熱処理工程と、
前記酸化膜上のキャパシタ形成領域に、キャパシタの上側電極を形成する工程と、
前記酸化膜のキャパシタ形成領域以外の部分を除去する工程と、
前記熱処理後の多結晶シリコン膜から、バイポーラトランジスタのエミッタ電極と、キャパシタの下側電極と、ＭＯＳ電界効果トランジスタのゲート電極と、抵抗素子とを同時に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記熱処理工程は、９５０℃以上１１００℃以下の温度で、且つ、酸素雰囲気下で所定時間および不活性ガス下で所定時間行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくともキャパシタとバイポーラトランジスタとを一つの基板上に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタとＣＭＯＳ電界効果トランジスタ（以下、「ＭＯＳ電界効果トランジスタ」を単に「ＭＯＳトランジスタ」と称する。）とを備えたＢｉＣＭＯＳは、バイポーラトランジスタの高速性とＣＭＯＳトランジスタの高集積度および低電力性とを併せ持つ回路として広く用いられている。
【０００３】
このＢｉＣＭＯＳでアナログ回路を構成する場合、同一基板上に高精度の容量素子（キャパシタ）も必要である。このキャパシタとしては、酸化膜の両側に電極として不純物が添加された多結晶シリコン膜を備えたキャパシタ（所謂「インターポリオキサイドキャパシタ」、以下「ＩＰＯキャパシタ」と略称する。）が使用されている。このＩＰＯキャパシタは、半導体基板の上に絶縁膜を形成し、その上に多結晶シリコン等の電極を設けた構成のキャパシタ（いわゆる「ゲートキャパシタ」）と異なり、容量値がバイアス条件によって大きく変化するという問題点がない。
【０００４】
このＩＰＯキャパシタを備えたＢｉＣＭＯＳ回路の従来例としては、図１４に示す構造が挙げられる。この図は、ＢｉＣＭＯＳ回路の部分断面図であって、金属配線形成前の状態を示している。この例では、素子分離酸化膜１４で分離された素子領域内にバイポーラトランジスタＢとＣＭＯＳトランジスタＭが、素子分離酸化膜１４上にＩＰＯキャパシタＣが、それぞれ形成されている。
【０００５】
バイポーラトランジスタＢは、シリコン基板１上に埋め込みＮ＋　層１１とＮウエル１２を設け、このＮウエル１２にセレクティブリー・インプランテッド・コレクタ（以下、「ＳＩＣ」と略称する。）により形成されたコレクタ３１と、Ｎウエル１２上に形成されたベース（ベース領域）１７と、ベース１７のコレクタ３１の真上に形成されたエミッタ（エミッタ拡散層）６２とからなる。また、エミッタ６２に接触するエミッタ電極９１Ａが形成されている。
【０００６】
ＣＭＯＳトランジスタＭを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタは、基板面内で隣り合って形成されているが、図１４の断面ではＮＭＯＳトランジスタのみが示される。このＮＭＯＳトランジスタＭ１がＰウエル１５に形成され、図示されないＰＭＯＳトランジスタは図示されないＮウエルに形成されている。
【０００７】
ＩＰＯキャパシタＣは、不純物が添加された多結晶シリコン膜からなる下側電極９３Ａおよび上側電極７７と、ＣＶＤ法で形成された酸化シリコン膜からなる絶縁層７８ａとで構成されている。下側電極９３Ａは、ＣＭＯＳトランジスタＭのゲート電極９２Ａと共通の薄膜（不純物が添加された多結晶シリコン膜）から、フォトリソグラフィ工程とエッチング工程とにより形成されている。上側電極７７は、バイポーラトランジスタＢのエミッタ電極９１Ａと共通の薄膜（不純物が添加された多結晶シリコン膜）から、フォトリソグラフィ工程とエッチング工程とにより形成されている。
【０００８】
この図１４に示す構造の半導体装置は、図１５に示すように、バイポーラトランジスタＢについてはベース領域１７の形成工程までが終了し、ＣＭＯＳトランジスタＭについては全工程が終了し、ＩＰＯキャパシタＣについては下側電極９３Ａの形成工程までが終了した後に、ＣＭＯＳトランジスタＭを保護膜７８で保護した状態で、バイポーラトランジスタＢおよびＩＰＯキャパシタＣの形成工程を続行することによって製造されている。図１５は前記状態で、保護膜７８の上に、エミッタ領域に対応する開口部２５ａを有するレジストパターン２５を形成した状態を示す。
【０００９】
保護膜７８としては、例えば、ＴＥＯＳ（テトラエトキシシラン）を原料とした温度７００℃程度の減圧ＣＶＤ法により、５０〜２００ｎｍ程度の厚さで酸化シリコン膜を形成する。そして、図１５に示すように、エミッタ領域に対応する開口部２５ａから、保護膜７８、シリコン酸化膜２２、およびベース領域１７を介して、Ｎウエル１２内にＳＩＣ法によりリンイオン（Ｐ＋　）をイオン注入する。これにより、図１６に示すように、エミッタ領域の真下にコレクタ３１が形成される。
【００１０】
次に、このレジストパターン２５を利用して、その開口部２５ａに対応する保護膜７８およびシリコン酸化膜２２の部分をエッチングすることにより、図１６に示すように、開口部２５ａに対応するベース領域１７の部分（エミッタ領域の上面１７ｂ）を露出させる。
次に、このレジストパターン２５を除去した後、図１６に示すように、多結晶シリコン膜７９を形成する。これにより、ベース領域１７の露出面と、保護膜７８の上に多結晶シリコン膜７９が形成される。この状態で、多結晶シリコン膜７９の全体に砒素イオン（Ａｓ＋　）をイオン注入する。次に、例えば温度を８５０〜１１００℃程度に保持する熱処理を行うことにより、多結晶シリコン膜７９にイオン注入された砒素イオンを、ベース領域１７上部のコレクタ３１の真上の部分に拡散させる。これにより、前記部分にエミッタ拡散層６２が形成される（図１４参照）。
【００１１】
次に、この多結晶シリコン膜７９上に、エミッタ電極９１Ａの形状とＩＰＯキャパシタＣの上側電極７７（および絶縁膜７８ａ）の形状とに対応させたレジストパターンを形成し、エッチング工程を行うことにより、多結晶シリコン膜７９および保護膜７８の両電極９１Ａ，７７以外の部分を除去する。これにより、図１４に示すように、エミッタ電極９１ＡとＩＰＯキャパシタＣの絶縁膜７８ａおよび上側電極７７とが形成され、ＣＭＯＳトランジスタＭのゲート電極９２Ａが露出する。また、エミッタ拡散層６２の外縁部において、エミッタ電極９１Ａとシリコン酸化膜２２との間に、保護層として形成されたシリコン酸化膜の一部７８ｂが残る。
【００１２】
すなわち、上記製造方法（第１の方法）では、ＣＭＯＳトランジスタＭの形成工程終了後にバイポーラトランジスタＢのコレクタ３１の形成（ＳＩＣ法によるイオン注入）以降の工程を行っており、その際にＣＭＯＳトランジスタＭを酸化シリコンからなる保護膜７８で保護し、この保護膜７８をＩＰＯキャパシタＣの絶縁膜７８ａとして使用している。
【００１３】
また、特開平１３−２０３２８７号公報には、上記方法と同様に、キャパシタを備えたＢｉＣＭＯＳ回路の製造工程で、保護膜をキャパシタの絶縁膜として使用することが記載されている。
ただし、この公報に記載の方法（第２の方法）では、バイポーラトランジスタの形成領域を保護膜（例えば、減圧ＣＶＤ法による厚さ３０ｎｍの窒化シリコン膜）により保護した状態で、ゲート電極の形成およびサイドウォールの形成を行っている。また、キャパシタはＩＰＯキャパシタではなく、下側電極としてシリコン基板のＮウエルを使用したゲートキャパシタが形成されている。
【００１４】
【発明が解決しようとする課題】
上記第１の方法では、減圧ＣＶＤ法で形成した酸化シリコン膜をＩＰＯキャパシタの絶縁層としている。絶縁層の厚さが薄いほどキャパシタの容量は大きくなるが、減圧ＣＶＤ法で形成した酸化シリコン膜は厚さが薄いと絶縁耐性が低下する。そのため、上記第１の方法では、比較的厚い酸化シリコン膜を形成している。また、上記第１の方法では、ＣＭＯＳトランジスタの保護膜として形成される酸化シリコン膜をＩＰＯキャパシタの絶縁層としているため、比較的厚い酸化シリコン膜を形成する必要がある。
【００１５】
一方、下側電極をなす多結晶シリコン膜の表面を温度９５０〜１１００℃で熱処理することによって形成された酸化シリコン膜を絶縁層として備えたＩＰＯキャパシタは、前記熱処理によって得られる絶縁層が厚さが薄い場合でも優れた絶縁耐性を有するため、容量と絶縁耐性の両方に優れたものとなる。
しかしながら、上記第１の方法において、このような熱酸化膜をＩＰＯキャパシタの絶縁層として形成するためには、例えば、ＩＰＯキャパシタの下側電極をＣＭＯＳトランジスタのゲート電極とともに形成した後、ＣＭＯＳトランジスタの保護膜としての比較的厚い酸化シリコン膜を減圧ＣＶＤ法で形成した後（図１５でレジストパターンを形成する前の状態で）、この酸化シリコン膜のＩＰＯキャパシタの下側電極の上に存在する部分を除去し、下側電極をなす多結晶シリコン膜を熱酸化する必要がある。また、この熱酸化のための処理とは別にエミッタ拡散のための熱処理も行う必要がある。
【００１６】
このように、上記第１の方法において、ＩＰＯキャパシタの絶縁層を、下側電極をなす多結晶シリコン膜の熱酸化により形成しようとすると、製造工程数の著しい増加を招くことになる。
本発明は、このような従来技術の課題に着目し、少なくともＩＰＯキャパシタとバイポーラトランジスタとを一つの基板上に形成する半導体装置の製造方法において、下側電極をなす多結晶シリコン膜の熱酸化膜を絶縁層とするＩＰＯキャパシタを形成しながら、製造工程数を少なくすることのできる方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、本発明は、キャパシタとバイポーラトランジスタとを一つの基板上に形成する半導体装置の製造方法において、バイポーラトランジスタのベースが形成され、このベースのエミッタ領域を露出させた状態の基板上に、多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜に不純物を添加する工程と、前記不純物添加後の多結晶シリコン膜の表面に酸化膜を形成するとともにエミッタ領域に不純物を拡散させる熱処理工程と、前記酸化膜上のキャパシタ形成領域に、キャパシタの上側電極を形成する工程と、前記酸化膜のキャパシタ形成領域以外の部分を除去する工程と、前記熱処理後の多結晶シリコン膜から、バイポーラトランジスタのエミッタ電極とキャパシタの下側電極とを形成する工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。
【００１８】
本発明はまた、キャパシタとバイポーラトランジスタとＭＯＳ電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法において、ＭＯＳ電界効果トランジスタのゲート酸化膜が形成され、バイポーラトランジスタのベースが形成され、このベースのエミッタ領域を露出させた状態の基板上に、多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜に不純物を添加する工程と、前記不純物添加後の多結晶シリコン膜の表面に酸化膜を形成するとともにエミッタ領域に不純物を拡散させる熱処理工程と、前記酸化膜上のキャパシタ形成領域に、キャパシタの上側電極を形成する工程と、前記酸化膜のキャパシタ形成領域以外の部分を除去する工程と、前記熱処理後の多結晶シリコン膜から、バイポーラトランジスタのエミッタ電極と、キャパシタの下側電極と、ＭＯＳ電界効果トランジスタのゲート電極とを同時に形成する工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。
【００１９】
本発明はまた、キャパシタとバイポーラトランジスタとＭＯＳ電界効果トランジスタと抵抗素子とを一つの基板上に形成する半導体装置の製造方法において、ＭＯＳ電界効果トランジスタのゲート酸化膜が形成され、バイポーラトランジスタのベースが形成され、このベースのエミッタ領域を露出させた状態の基板上に、多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜に不純物を添加する工程と、前記不純物添加後の多結晶シリコン膜の表面に酸化膜を形成するとともにエミッタ領域に不純物を拡散させる熱処理工程と、前記酸化膜上のキャパシタ形成領域に、キャパシタの上側電極を形成する工程と、前記酸化膜のキャパシタ形成領域以外の部分を除去する工程と、前記熱処理後の多結晶シリコン膜から、バイポーラトランジスタのエミッタ電極と、キャパシタの下側電極と、ＭＯＳ電界効果トランジスタのゲート電極と、抵抗素子とを同時に形成する工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。
【００２０】
本発明の方法において、前記熱処理工程は、９５０℃以上１１００℃以下の温度で、且つ、酸素雰囲気下で所定時間および不活性ガス雰囲気下で所定時間行うことが好ましい。また、前記熱処理工程における熱処理時間は、酸素雰囲気下および不活性ガス雰囲気下での処理時間を併せた時間で、例えば、１０秒以上１８０秒以下とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１〜１３は、本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
図１に示すように、先ず、表面酸化後のシリコン基板１上のバイポーラトランジスタ領域に、埋め込みＮ＋　層１１とその上のＮウエル１２を形成する。
【００２２】
埋め込みＮ＋　層１１は、例えば以下の方法で形成できる。先ず、加速エネルギー７０ＫｅＶ、ドーズ量２．０×１０１４ｃｍ−２の条件で、砒素イオン（Ａｓ＋　）をイオン注入した後、１１００℃で２０分間アニールを行い、その上部に抵抗率１０Ωｃｍ程度のＰ型シリコンを、１．５μｍ程度の厚さでエピタキシャル成長させる。
【００２３】
Ｎウエル１２は、例えば、加速エネルギー３２０ＫｅＶ、ドーズ量６．０×１０１２ｃｍ−２の条件で、リンイオン（Ｐ＋　）をイオン注入した後、１１００℃で１２０分間アニールを行うことによって形成できる。
次に、ＬＯＣＯＳ法により、素子形成領域に薄いシリコン酸化膜１３を残し、素子分離領域に厚い（厚さ３００ｎｍの）シリコン酸化膜（素子分離酸化膜）１４を形成する。
【００２４】
次に、ＮＭＯＳ形成領域にＰウエル１５を形成し、ＰＭＯＳ形成領域（図示されない）にＮウエルを形成する。Ｎウエルは、例えば、加速エネルギー３２０ＫｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件で、リンイオン（Ｐ＋　）をイオン注入することによって形成できる。ＮＭＯＳ形成用のＰウエル１５は、例えば、加速エネルギー２００ＫｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件で、ホウ素イオン（Ｂ＋　）をイオン注入することによって形成できる。
【００２５】
次に、ＮＭＯＳトランジスタのＰウエル１５のチャネル形成領域（および図示されないＰＭＯＳトランジスタのＮウエルのチャネル形成領域）に、Ｖｔｈ（しきい値電圧）調整用のイオン注入を行う。これにより、Ｖｔｈ調整領域１６を形成する。このイオン注入はＶｔｈの設定値に応じた条件で行われる。注入イオンとしては、例えば二フッ化ホウ素イオン（ＢＦ２　＋　）が使用できる。イオン注入条件は、例えば、加速エネルギー４０ＫｅＶとし、ドーズ量はＮＭＯＳの場合に５．０×１０１２ｃｍ−２程度、ＰＭＯＳの場合に１．５×１０１３ｃｍ−２程度とする。
【００２６】
次に、Ｎウエル１２のベース形成領域１２ａに対して、薄いシリコン酸化膜１３を介してイオン注入を行う。このイオン注入は、例えば、二フッ化ホウ素イオン（ＢＦ２　＋　）を用い、加速エネルギー５０ＫｅＶ、ドーズ量５．０×１０１３ｃｍ−２の条件で行うことができる。なお、Ｎウエル１２のベース形成領域１２ａ内に注入されたイオンは、以下の工程で行う熱処理によって、ベース形成領域１２ａ内で拡散され、活性化される。これにより、ベース領域１７が形成される（図２参照）。
【００２７】
次に、ＭＯＳトランジスタのＶｔｈ調整領域１６およびバイポーラトランジスタのベース形成領域１２ａの上に存在する薄いシリコン酸化膜１３を除去した後、図２に示すように、両部分にシリコン酸化膜２１，２２を形成する。このシリコン酸化膜２１，２２は、例えば、温度８５０℃、水蒸気雰囲気の条件下でのウエット酸化により、６．５ｎｍ程度の厚さで形成する。Ｖｔｈ調整領域１６上のシリコン酸化膜２１はゲート酸化膜として形成する。
【００２８】
次に、この状態のウエハ上に、第１の多結晶シリコン薄膜２３を、例えばシランを原料として減圧ＣＶＤ法により１００ｎｍの厚さで形成する。次に、フォトリソグラフィ工程により、図２に示すように、バイポーラトランジスタのエミッタ領域に対応する開口部２５ａを有するレジストパターン２５を形成した後、塩素系プラズマを用いたドライエッチング工程により、第１の多結晶シリコン薄膜２３の開口部２５ａ直下の部分を除去する。これにより、第１の多結晶シリコン薄膜２３に、エミッタ領域に対応する開口部２３ａが形成される。なお、このエッチング工程は、第１の多結晶シリコン薄膜２３の下側に形成されているシリコン酸化膜２２が除去されないようにして行う。
【００２９】
次に、レジストパターン２５をマスクとして、レジストパターン２５の開口部２５ａおよび第１の多結晶シリコン薄膜２３の開口部２３ａから、酸化シリコン膜２２およびベース領域１７を介して、Ｎウエル１２内にリンイオン（Ｐ＋　）をＳＩＣ法によりイオン注入する。このイオン注入は、例えば、加速エネルギー３２０ＫｅＶ、ドーズ量６．０×１０１２ｃｍ−２の条件で行うことができる。これにより、図３に示すように、エミッタ領域の真下となるＮウエル１２内にコレクタ３１が形成される。
【００３０】
次に、図３の状態のウエハからレジストパターン２５を除去した後、開口部２３ａを有する第１の多結晶シリコン薄膜２３をマスクとして、開口部２３ａ直下のシリコン酸化膜２２をエッチングすることにより、ベース領域１７のエミッタ領域の上面１７ｂを露出させる。このエッチングは、例えば、ＨＦとＮＨ４　Ｆを主成分としたエッチング液を用いたウエットエッチング法で行うことができる。
これにより、ＣＭＯＳ電界効果トランジスタのゲート酸化膜２１が形成され、バイポーラトランジスタのベース１７が形成され、このベースのエミッタ領域を露出させた状態となる。
【００３１】
そして、この状態のウエハ上に、第２の多結晶シリコン膜４１を、例えばシランを原料として減圧ＣＶＤ法により２５０ｎｍの厚さで形成する。図４はこの状態を示す。これにより、ベース領域１７の露出面１７ｂの上、第１の多結晶シリコン膜２３の上、および第１の多結晶シリコン膜２３の開口部２３ａの壁面に、第２の多結晶シリコン膜４１が形成される。
【００３２】
この状態で、図５に示すように、第２の多結晶シリコン膜４１の全体に砒素イオン（Ａｓ＋　）をイオン注入する。このイオン注入は、バイポーラトランジスタのエミッタ拡散が最適化される条件で行う。そのため、例えば、加速エネルギー４０ＫｅＶ、ドーズ量１．０×１０１６ｃｍ−２の条件で行う。
次に、以下の熱処理を行うことによって、図６に示すように、第２の多結晶シリコン膜４１の表面に熱酸化膜６１を形成するとともに、ベース１７のエミッタ領域にエミッタ拡散層６２を形成する。
【００３３】
この熱処理は、例えば、ＲＴＰ（ラピッド・サーマル・プロセッサ）装置を用いて、温度１０５０℃、処理時間２９秒間の条件で行う。最初の２５秒間は、流量５ｓｌｐｍ（ｓｔａｎｄａｒｄ　ｌｉｔｅｒ　ｐｅｒ　ｍｉｎｕｔｅ）　で酸素のみをチャンバ内に導入することにより、酸素雰囲気で行う。２５秒経過後に、チャンバ内への酸素の導入を停止すると同時に窒素を流量５ｓｌｐｍで導入することを開始し、４秒間は窒素雰囲気での熱処理を行う。
【００３４】
ここで、前記条件でイオン注入がなされた第２の多結晶シリコン膜４１の場合、熱処理条件が温度１０５０℃、１００％酸素雰囲気では、１５ｎｍの熱酸化膜を形成するために２５秒間の処理時間を必要とする。また、第２の多結晶シリコン膜４１にイオン注入された砒素イオン（Ａｓ＋　）を、ベース１７のエミッタ領域に拡散させて最適な拡散状態を得るためには、温度１０５０℃での熱処理の場合、処理時間を例えば２９秒間とする必要がある。
【００３５】
したがって、熱処理時間はエミッタ領域の最適な拡散状態を得るために必要な時間に設定し、熱処理時間のうち酸素雰囲気下で熱酸化を行う時間は第２の多結晶シリコン膜４１上に形成する熱酸化膜６１の厚さにより決定することにより、所定厚さの熱酸化膜６１の形成と最適な拡散状態のエミッタ拡散層６２の形成を、１回の熱処理工程で行うことができる。
【００３６】
次に、図７に示すように、熱酸化膜６１の上に第３の多結晶シリコン膜７１を形成する。第３の多結晶シリコン膜７１としては、例えば、シランを原料とした温度６４０℃での減圧ＣＶＤ法により、２５０ｎｍの厚さで形成する。次に、第３の多結晶シリコン膜７１に、リンイオン（Ｐ＋　）をイオン注入する。このイオン注入は、例えば、加速エネルギー５０ＫｅＶ、ドーズ量７．０×１０１５ｃｍ−２の条件で行う。
【００３７】
次に、第３の多結晶シリコン膜７１に対してフォトリソグラフィ工程およびエッチング工程を行い、第３の多結晶シリコン膜７１のＩＰＯキャパシタとする部分のみを残すことで、熱酸化膜６１上にＩＰＯキャパシタの上側電極７１ａを形成する。図８はこの状態を示す。なお、図７で行うイオン注入は、ＩＰＯキャパシタの上側電極７１ａをＮ型にするために行う。
【００３８】
この状態で、図９に示すように、バイポーラトランジスタ形成領域のみを保護するレジストパターン７５を、フォトリソグラフィ工程により形成した後、このレジストパターン７５をマスクとして、第２の多結晶シリコン膜４１にリンイオン（Ｐ＋　）をイオン注入する。このイオン注入は、例えば、加速エネルギー２０ＫｅＶ、ドーズ量１．０×１０１６ｃｍ−２の条件で行う。
【００３９】
このイオン注入の目的は、第２の多結晶シリコン膜４１（および第１の多結晶シリコン膜２３）をパターニングして形成される抵抗素子とＣＭＯＳトランジスタの、ゲート電極の電気的特性を調整することにある。すなわち、第２の多結晶シリコン膜４１には、図５に示す工程で砒素イオン（Ａｓ＋　）がイオン注入されているが、このイオン注入は、バイポーラトランジスタのエミッタ拡散が最適化される条件で行われている。そして、このイオン注入条件では、抵抗素子およびゲート電極に対するイオン注入量が不足しているため、さらに上記条件でリンイオン（Ｐ＋　）の注入を行う。その際、バイポーラトランジスタのエミッタ領域は既に最適化されているため、バイポーラトランジスタ領域をレジストパターン７５で保護する。
【００４０】
次に、上側電極７１ａをマスクとして熱酸化膜６１をエッチングすることにより、図１０に示すように、熱酸化膜６１の上側電極７１ａの下側部分６１ａのみをＩＰＯキャパシタの絶縁膜として残し、それ以外の部分を除去する。このエッチング工程は、フッ素系プラズマを用いたドライエッチング法で行ってもよいし、フッ化水素（ＨＦ）系薬液を用いたウエットエッチング法で行ってもよい。
【００４１】
次に、図１０の状態のウエハ上に、図１１に示すように、バイポーラトランジスタのエミッタ電極の形状に対応させたパターン８１と、ＣＭＯＳトランジスタのゲート電極の形状に対応させたパターン８２と、ＩＰＯキャパシタの下側電極の形状に対応させたパターン８３と、抵抗素子の形状に対応させたパターン８４とからなるレジストパターンを形成する。
【００４２】
この状態で、塩素系プラズマを用いたドライエッチング工程により、前記レジストパターンをマスクとして、第２の多結晶シリコン膜４１および第１の多結晶シリコン膜２３をエッチングする。
これにより、図１２に示すように、バイポーラトランジスタのエミッタ電極９１と、ＣＭＯＳトランジスタのゲート電極９２と、ＩＰＯキャパシタの下側電極９３と、抵抗素子９４とが同時に形成される。これらの電極および抵抗素子は、第１の多結晶シリコン膜２３からなる部分２３ｂ〜２３ｅと第２の多結晶シリコン膜４１からなる部分４１ａ〜４１ｄとの二層構造となっている。
【００４３】
なお、エミッタ電極９１では、第２の多結晶シリコン膜からなる部分４１ａがエミッタ拡散層６２に接触し、第１の多結晶シリコン膜２３からなる部分２３ｂは、エミッタ拡散層６２の外縁部で第２の多結晶シリコン膜からなる部分４１ａとシリコン酸化膜２２との間に存在する。
次に、ＣＭＯＳトランジスタのソース・ドレイン領域に対するイオン注入を行うことにより、ＣＭＯＳトランジスタのソース・ドレイン９６を形成する。ＰＭＯＳトランジスタのソース・ドレイン領域には、例えば、加速エネルギー６０ＫｅＶ、ドーズ量２．５×１０１５ｃｍ−２の条件で、二フッ化ホウ素イオン（ＢＦ２　＋　）をイオン注入する。ＮＭＯＳトランジスタのソース・ドレイン領域には、例えば、加速エネルギー６０ＫｅＶ、ドーズ量５．０×１０１５ｃｍ−２の条件で、砒素イオン（Ａｓ＋　）をイオン注入する。
【００４４】
なお、前記二フッ化ホウ素イオン（ＢＦ２　＋　）のイオン注入を、ＰＭＯＳトランジスタのソース・ドレイン領域に対してと同時にバイポーラトランジスタのベース１７に対しても行うことにより、エミッタ拡散層６２の外側に外部ベースを形成してもよい。これにより、ベース領域へのコンタクト抵抗を低減することができる。また、イオン注入後に、例えば温度９５０℃で２分間アニールを行うことにより、注入されたイオンを活性化することができる。
【００４５】
次に、図１３に示すように、ウエハ全面に層間絶縁膜９７を形成した後、その表面をＣＭＰ法により平坦化する。次に、この層間絶縁膜９７の所定位置に各素子に対する配線用のコンタクトホールを形成して、各コンタクトホールにタングステンプラグ９８を形成し、その上にアルミニウム合金による配線層９９を形成する。
【００４６】
これにより、ＩＰＯキャパシタＣと、バイポーラトランジスタＢと、ＣＭＯＳトランジスタＭと、抵抗素子Ｒとが、一つの基板上に形成された半導体装置が得られる。ＩＰＯキャパシタＣの絶縁膜６１ａは、下側電極の熱酸化により形成された熱酸化膜である。
なお、この方法で得られた半導体装置の性能として、バイポーラトランジスタＢでは、ＶＣＥ（コレクタエミッタ間電圧）が２Ｖの場合の遮断周波数（Ｆｔ）＝約２０ＧＨｚ、ＢＶＣＥＯ　（ベースオープン状態でのコレクタ−エミッタ間の降伏電圧）＝３．３Ｖ、電流増幅率＝６０が得られた。
【００４７】
ＣＭＯＳトランジスタＣでは、Ｗ（ゲート幅）＝１５μｍ、Ｌ（ゲート長）＝０．３５μｍのＮＭＯＳトランジスタで、Ｖｔｈ＝０．６５Ｖ、Ｖｄ（ドレイン電圧）＝Ｖｇ（ゲート電圧）＝３．３Ｖの場合、飽和電流値＝７．３ｍＡが得られた。Ｗ＝１５μｍ、Ｌ＝０．３５μｍのＰＭＯＳトランジスタで、Ｖｔｈ＝−０．８３Ｖ、Ｖｄ＝Ｖｇ＝−３．３Ｖの場合、飽和電流値＝３．６ｍＡが得られた。
【００４８】
ＩＰＯキャパシタＣでは、容量＝２．２Ｆ／μｍ２　、面積１４０００μｍ２　の場合、１μＡ電流リーク時の電圧１４Ｖ、破壊耐圧１８Ｖ程度（すなわち、破壊電界強度１２ＭＶ／ｃｍ）が得られた。
容量素子Ｒでは、６８Ω／スクエアのシート抵抗値が得られた。
このように、この実施形態の方法では、ＩＰＯキャパシタＣと、バイポーラトランジスタＢと、ＣＭＯＳトランジスタＭと、抵抗素子Ｒとを一つの基板上に形成し、ＩＰＯキャパシタの絶縁層を、下側電極をなす多結晶シリコン膜の熱酸化で形成しているが、１回の熱酸化処理工程で前記熱酸化とエミッタ拡散を同時に行っている。また、熱処理後の第３多結晶シリコン膜４１（および第２の多結晶シリコン膜２３）から、バイポーラトランジスタＢのエミッタ電極９１と、ＣＭＯＳトランジスタＭのゲート電極９２と、ＩＰＯキャパシタＣの下側電極９３と、抵抗素子９４とを同時に形成している。
【００４９】
そのため、この実施形態の方法によれば、従来技術で説明した第１の方法で、ＩＰＯキャパシタの絶縁層を、下側電極をなす多結晶シリコン膜の熱酸化により形成しようとした場合と比較して、製造工程数を少なくすることができる。
【００５０】
【発明の効果】
以上説明したように、本発明の方法によれば、少なくともＩＰＯキャパシタとバイポーラトランジスタとを一つの基板上に形成する半導体装置の製造方法において、下側電極をなす多結晶シリコン膜の熱酸化膜を絶縁層とするＩＰＯキャパシタを形成しながら、製造工程数を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図２】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図３】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図４】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図５】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図６】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図７】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図８】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図９】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図１０】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図１１】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図１２】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図１３】本発明の一実施形態の方法により得られた半導体装置（ＩＰＯキャパシタと、バイポーラトランジスタと、ＣＭＯＳトランジスタと、抵抗素子とが、一つの基板上に形成された半導体装置）を示す断面図である。
【図１４】ＩＰＯキャパシタとバイポーラトランジスタとＣＭＯＳトランジスタとが一つの基板上に形成された半導体装置の従来例を示す断面図である。
【図１５】図１４の半導体装置を製造する方法の各工程におけるウエハの部分断面を示す図である。
【図１６】図１４の半導体装置を製造する方法の各工程におけるウエハの部分断面を示す図である。
【符号の説明】
１　シリコン基板
１１　埋め込みＮ＋　層
１２　Ｎウエル
１３　薄いシリコン酸化膜
１４　素子分離酸化膜
１５　Ｐウエル
１６　Ｖｔｈ調整領域
１２ａ　ベース形成領域
１７　ベース領域
２１　ゲート酸化膜（シリコン酸化膜）
２２　シリコン酸化膜
２３　第１の多結晶シリコン薄膜
２３ｂ〜２３ｅ　第１の多結晶シリコン膜からなる部分
２５　レジストパターン
２５ａ　レジストパターンの開口部
２３ａ　第１の多結晶シリコン薄膜の開口部
３１　コレクタ
４１　第２の多結晶シリコン膜
４１ａ〜４１ｄ　第２の多結晶シリコン膜からなる部分
６１　熱酸化膜
６２　エミッタ拡散層
７１　第３の多結晶シリコン膜
７１ａ　ＩＰＯキャパシタの上側電極
７５　レジストパターン
７８　保護膜
７８ａ　ＩＰＯキャパシタの絶縁膜
８１　エミッタ電極の形状に対応させたパターン
８３　ゲート電極の形状に対応させたパターン
８３　下側電極の形状に対応させたパターン
８４　抵抗素子の形状に対応させたパターン
９１　バイポーラトランジスタのエミッタ電極
９２　ＣＭＯＳトランジスタのゲート電極
９３　ＩＰＯキャパシタの下側電極
９４　抵抗素子
９６　ＣＭＯＳトランジスタのソース・ドレイン
９７　層間絶縁膜
９８　タングステンプラグ
９９　配線層
Ｃ　ＩＰＯキャパシタ
Ｂ　バイポーラトランジスタ
Ｍ　ＣＭＯＳトランジスタ
Ｒ　抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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