(57)【要約】【課題】本発明は、従来技術によるフラッシュメモリの品質及び集積度を改善するために新しいフラッシュメモリの構造及び製造方法を提供することを課題とする。【解決手段】半導体の基板の表面に設けられる複数の互いに平行するワード線と、前記半導体の基板の中に設けられる複数の第一導電型であるソース線と、各々のビット線の周りを囲む第二導電型であるドーピング領域と、各々の前記ビット線の中に設けられ、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域を電気的に接続することに使われるコンタクトプラグと、前記半導体の基板と各々の前記ワード線との重なる領域の上に設けられる酸化−窒化−酸化層誘電層とを含む構造とする。【選択図】  図３
2004281840.tif 000002
【特許請求の範囲】
【請求項１】
半導体の基板に設けられるフラッシュメモリ構造において、
前記半導体の基板の表面に設けられる複数の互いに平行するワード線と、
前記半導体の基板の中に設けられる複数の第一導電型であるソース線と、
各々のビット線の周りを囲む第二導電型であるドーピング領域と、
各々の前記ビット線の中に設けられ、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域とを電気的に接続することに使われるコンタクトプラグと、
前記半導体の基板と各々の前記ワード線との重なる領域の上に設けられる酸化−窒化−酸化層誘電層とを含んでなり、
各々の前記ソース線の両側に相隣する二つの前記ビット線があり、複数の前記ソース線と複数の前記ビット線が複数の前記ワード線と互いに垂直に交叉することを特徴とするフラッシュメモリ構造。
【請求項２】
前記フラッシュメモリが両ＮＯＲゲート（ＢｉＮＯＲ）フラッシュメモリであることを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項３】
複数の前記ワード線が複数の制御ゲート電極として使われることを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項４】
前記酸化−窒化−酸化層誘電層が電荷記憶領域として使われることを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項５】
前記第一導電型がＮ型であり、前記第二導電型がＰ型であることを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項６】
前記第一導電型がＰ型であり、前記第二導電型がＮ型であることを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項７】
電子干渉を防ぐために、複数の前記ビット線及び複数の前記ソース線の表面に自己整合熱酸化層が設けてあることを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項８】
前記フラッシュメモリ構造が複数の無接触点チャンネル書込み／消去（ｃｏｎｔａｃｔｌｅｓｓ  ｃｈａｎｎｅｌ  ｗｒｉｔｅ／ｅｒａｓｅ）のフラッシュメモリセルを含むことを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項９】
各々の前記ソース線と、相隣する二つの前記ビット線により各々の前記フラッシュメモリセルを構成することを特徴とする請求項８に記載のフラッシュメモリ構造。
【請求項１０】
前記半導体の基板の中に、各々の前記フラッシュメモリセルを隔離することに使われる複数の浅溝隔離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造を含むことを特徴とする請求項９に記載のフラッシュメモリ構造。
【請求項１１】
前記コンタクトプラグが、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域との間に設けられるジャンクションを貫くことを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項１２】
前記コンタクトプラグが、各々の前記ビット線及び各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域の表面を覆いかぶせることを特徴とする請求項１に記載のフラッシュメモリ構造。
【請求項１３】
半導体の基板でフラッシュメモリをつくる方法において、
前記半導体の基板の中に複数の第一導電型であるソース線を形成するステップと、
各々の前記ソース線の両側における前記半導体の基板の中に二つの第一導電型であるビット線を形成するステップと、
前記半導体の基板の中に複数の第二導電型であるドーピング領域を形成し、各々の前記ドーピング領域が各々の対応する前記ビット線の周りを囲むステップと、
前記半導体の基板の表面に複数の酸化−窒化−酸化層誘電層を形成し、各々の前記酸化−窒化−酸化層誘電層が各々の対応する前記ビット線のチャンネル及び各々の前記ソース線の表面を覆いかぶせるステップと、
前記半導体の基板の上に複数のワード線を形成し、複数の前記酸化−窒化−酸化層誘電層の表面を覆いかぶせるステップと、
各々の前記ビット線の中にコンタクトプラグを形成し、前記コンタクトプラグが各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域を電気的に接続することに使われるステップとを含んでなることを特徴とする方法。
【請求項１４】
前記フラッシュメモリが両ＮＯＲゲート（ＢｉＮＯＲ）フラッシュメモリであることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記方法は、更に酸化工程を含み、電子干渉を防ぐために、各々の前記ビット線及び各々の前記ソース線の表面に自己整合熱酸化層を形成することを特徴とする請求項１３に記載の方法。
【請求項１６】
複数の前記ワード線が複数の制御ゲート電極として使われることを特徴とする請求項１３に記載の方法。
【請求項１７】
複数の前記酸化−窒化−酸化層誘電層が複数の電荷記憶領域として使われることを特徴とする請求項１３に記載の方法。
【請求項１８】
前記第一導電型がＮ型であり、前記第二導電型がＰ型であることを特徴とする請求項１３に記載の方法。
【請求項１９】
前記第一導電型がＰ型であり、前記第二導電型がＮ型であることを特徴とする請求項１３に記載の方法。
【請求項２０】
前記半導体の基板の中に、相隣する前記ビット線を隔離することとして使われる複数の浅溝隔離構造を含むことを特徴とする請求項１３に記載の方法。
【請求項２１】
前記フラッシュメモリ構造が複数の無接触点チャンネル書込み／消去のフラッシュメモリセルを含むことを特徴とする請求項１３に記載の方法。
【請求項２２】
前記コンタクトプラグが、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域との間に設けられるジャンクションを貫くことを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ構造及び製造方法に関し、特に無接触点チャンネル書込み／消去（ｃｏｎｔａｃｔｌｅｓｓ  ｃｈａｎｎｅｌ  ｐｒｏｇｒａｍ／ｅｒａｓｅ）のフラッシュメモリ構造及び製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリデバイス（例えば、電気的に消去可能なプログラマブル読み出し専用メモリ、ＥＥＰＲＯＭ）は、電源を切ってもメモリの内容を保つ長所を具え、データを書き換えられる功能を具えるので、よく永久性があるデータを記憶するために使われる。フラッシュメモリの構造は、電気的に消去可能なプログラマブル読み出し専用メモリと同じであるけれども、フラッシュメモリのデータ消去操作がブロックごとで行われるが、電気的に消去可能なプログラマブル読み出し専用メモリのデータ消去操作はビットごとで行われる。従って、フラッシュメモリは、明らかにデータを消去する時間を節約でき、最近よく使われ、もっとも発展が速いメモリ商品の一つである。
【０００３】
図１を参照して下さい。図１は、従来技術によるフラッシュメモリセル（１０）の断面図である。フラッシュメモリセル（１０）は、Ｐ型半導体基板（１２）の表面に設けられるスタックトゲート電極（１４）と、それぞれスタックトゲート電極（１４）の両側におけるＰ型半導体基板（１２）の中に設けられるＮ型ソース電極（１６）及びＮ型ドレイン電極（１８）と、Ｎ型ドレイン電極（１８）の下方に設けられるＰ型ドーピング領域（２０）とを含む。スタックトゲート電極（１４）は、一般的にトンネル酸化層（２２）、フローティングゲート電極（２４）、絶縁層（２６）、コントロールゲート電極（２８）の順にＮ型ソース電極（１６）とＮ型ドレイン電極（１８）との間にあるＰ型半導体基板（１２）の表面に堆積される。
【０００４】
従来技術は、データをフラッシュメモリセル（１０）に書き込みたい時に、コントロールゲート電極（２８）に高電圧を加え、Ｎ型ドレイン電極（１８）に固定電圧を加え、チャンネルホットエレクトロン効果によってＮ型ドレイン電極（１８）とＰ型ドーピング領域（２０）とのジャンクションの近くに生じるホットエレクトロンがトンネル酸化層（２２）を乗り越えて、フローティングゲート電極（２４）に注入される。これによって、フラッシュメモリセル（１０）の閾値電圧を上げて、データを記憶することができる。フラッシュメモリセル（１０）に記憶されているデータを消去したい時には、コントロールゲート電極（２８）を接地する或いは、負電圧に接続し、更にＮ型ソース電極（１６）に高電圧を加え、ファウラー・ノルトハイム・トンネルによってフローティングゲート電極（２４）にある電子を除去し、これによってフラッシュメモリセル（１０）の閾値電圧を下げ、フラッシュメモリセル（１０）のデータ消去操作を完成する。
【０００５】
体積の小さいモバイル電子商品（例えば、ＰＤＡ、携帯電話）からの要求が増えつつあるので、フラッシュメモリの品質及び集積度を上げることによってもっと軽く性能がよい電子製品を提供することは、フラッシュメモリの応用及び発展にとってのキーポイントである。
【０００６】
【発明が解決しようとする課題】
本発明は、従来技術によるフラッシュメモリの品質及び集積度を改善するために新しいフラッシュメモリの構造及び製造方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、半導体の基板の表面に設けられる複数の互いに平行するワード線と、前記半導体の基板の中に設けられる複数の第一導電型であるソース線と、各々のビット線の周りを囲む第二導電型であるドーピング領域と、各々の前記ビット線の中に設けられ、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域を電気的に接続することに使われるコンタクトプラグと、前記半導体の基板と各々の前記ワード線との重なる領域の上に設けられる酸化−窒化−酸化層誘電層とを含む構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００８】
以下、この発明について具体的に説明する。
請求項１に記載するフラッシュメモリ構造は、半導体の基板に設けられるフラッシュメモリ構造であって、前記半導体の基板の表面に設けられる複数の互いに平行するワード線と、前記半導体の基板の中に設けられる複数の第一導電型であるソース線と、各々のビット線の周りを囲む第二導電型であるドーピング領域と、各々の前記ビット線の中に設けられ、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域を電気的に接続することに使われるコンタクトプラグと、前記半導体の基板と各々の前記ワード線との重なる領域の上に設けられる酸化−窒化−酸化層誘電層とを含んでなり、各々の前記ソース線の両側に相隣する二つの前記ビット線があり、複数の前記ソース線と複数の前記ビット線が複数の前記ワード線と互いに垂直に交叉する。
【０００９】
請求項２に記載するフラッシュメモリ構造は、請求項１におけるフラッシュメモリが両ＮＯＲゲート（ＢｉＮＯＲ）フラッシュメモリである。
【００１０】
請求項３に記載するフラッシュメモリ構造は、請求項１における複数の前記ワード線が複数の制御ゲート電極として使われる。
【００１１】
請求項４に記載するフラッシュメモリ構造は、請求項１における酸化−窒化−酸化層誘電層が電荷記憶領域として使われる。
【００１２】
請求項５に記載するフラッシュメモリ構造は、請求項１における第一導電型がＮ型であり、前記第二導電型がＰ型である。
【００１３】
請求項６に記載するフラッシュメモリ構造は、請求項１における第一導電型がＰ型であり、前記第二導電型がＮ型である。
【００１４】
請求項７に記載するフラッシュメモリ構造は、請求項１における電子干渉を防ぐために、複数の前記ビット線及び複数の前記ソース線の表面に自己整合熱酸化層が設けてある。
【００１５】
請求項８に記載するフラッシュメモリ構造は、請求項１における前記フラッシュメモリ構造が複数の無接触点チャンネル書込み／消去（ｃｏｎｔａｃｔｌｅｓｓ  ｃｈａｎｎｅｌ  ｗｒｉｔｅ／ｅｒａｓｅ）のフラッシュメモリセルを含む。
【００１６】
請求項９に記載するフラッシュメモリ構造は、請求項８における各々の前記ソース線と、相隣する二つの前記ビット線により各々の前記フラッシュメモリセルを構成する。
【００１７】
請求項１０に記載するフラッシュメモリ構造は、請求項９における半導体の基板の中に、各々の前記フラッシュメモリセルを隔離することとして使われる複数の浅溝隔離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造を含む。
【００１８】
請求項１１に記載するフラッシュメモリ構造は、請求項１におけるコンタクトプラグが、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域との間に設けられるジャンクションを貫く。
【００１９】
請求項１２に記載するフラッシュメモリ構造は、請求項１におけるコンタクトプラグが、各々の前記ビット線及び各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域の表面を覆いかぶせる。
【００２０】
請求項１３に記載する方法は、半導体の基板でフラッシュメモリをつくる方法であって、前記半導体の基板の中に複数の第一導電型であるソース線を形成するステップと、各々の前記ソース線の両側における前記半導体の基板の中に二つの第一導電型であるビット線を形成するステップと、前記半導体の基板の中に複数の第二導電型であるドーピング領域を形成し、各々の前記ドーピング領域が各々の対応する前記ビット線の周りを囲むステップと、前記半導体の基板の表面に複数の酸化−窒化−酸化層誘電層を形成し、各々の前記酸化−窒化−酸化層誘電層が各々の対応する前記ビット線のチャンネル及び各々の前記ソース線の表面を覆いかぶせるステップと、前記半導体の基板の上に複数のワード線を形成し、複数の前記酸化−窒化−酸化層誘電層の表面を覆いかぶせるステップと、各々の前記ビット線の中にコンタクトプラグを形成し、前記コンタクトプラグが各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域を電気的に接続することに使われるステップとを含む。
【００２１】
請求項１４に記載する方法は、請求項１３におけるフラッシュメモリが両ＮＯＲゲート（ＢｉＮＯＲ）フラッシュメモリである。
【００２２】
請求項１５に記載するフラッシュメモリ構造は、請求項１３における方法において、更に酸化工程を含み、電子干渉を防ぐために、各々の前記ビット線及び各々の前記ソース線の表面に自己整合熱酸化層を形成する。
【００２３】
請求項１６に記載するフラッシュメモリ構造は、請求項１３における複数の前記ワード線が複数の制御ゲート電極として使われる。
【００２４】
請求項１７に記載するフラッシュメモリ構造は、請求項１における複数の前記酸化−窒化−酸化層誘電層が複数の電荷記憶領域として使われる。
【００２５】
請求項１８に記載するフラッシュメモリ構造は、請求項１３における第一導電型がＮ型であり、前記第二導電型がＰ型である。
【００２６】
請求項１９に記載するフラッシュメモリ構造は、請求項１３における第一導電型がＰ型であり、前記第二導電型がＮ型である。
【００２７】
請求項２０に記載するフラッシュメモリ構造は、請求項１３における半導体の基板の中に、相隣する前記ビット線を隔離することに使われる複数の浅溝隔離構造を含む。
【００２８】
請求項２１に記載するフラッシュメモリ構造は、請求項１３におけるフラッシュメモリ構造が複数の無接触点チャンネル書込み／消去のフラッシュメモリセルを含む。
【００２９】
請求項２２に記載するフラッシュメモリ構造は、請求項１３におけるコンタクトプラグが、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域との間に設けられるジャンクションを貫く。
【００３０】
【発明の実施の形態】
本発明は、不揮発性メモリ構造及び製造方法に関し、特に無接触点チャンネル書込み／消去（ｃｏｎｔａｃｔｌｅｓｓ  ｃｈａｎｎｅｌ  ｗｒｉｔｅ／ｅｒａｓｅ）のフラッシュメモリ構造及び製造方法に関し、半導体の基板の表面に設けられる複数の互いに平行するワード線と、前記半導体の基板の中に設けられる複数の第一導電型であるソース線と、各々のビット線の周りを囲む第二導電型であるドーピング領域と、各々の前記ビット線の中に設けられ、各々の前記ビット線と、各々の前記ビット線の周りにあり、対応する各々の前記ドーピング領域を電気的に接続することに使われるコンタクトプラグと、前記半導体の基板と各々の前記ワード線との重なる領域の上に設けられる酸化−窒化−酸化層誘電層とによってフラッシュメモリを構成するものに関する。
かかるフラッシュメモリの構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３１】
【実施例】
図２、図３、図４を参照して下さい。図２は、本発明によるフラッシュメモリ（４０）の構造の平面図である。図３は、フラッシュメモリ（４０）に開示するＩ−Ｉ’線の断面図である。図４は、フラッシュメモリ（４０）に開示するＩＩ−  ＩＩ’線の断面の正面図である。本発明による一番よい実施例の中で、両ＮＯＲゲート（ＢｉＮＯＲ）の構造を具える窒化物フラッシュメモリ（ＳＯＮＯＳ  ｆｌａｓｈ  ｍｅｍｏｒｙ）を例として説明を行う。しかし、本発明は、両ＮＯＲゲートの構造に限らず、他の形のフラッシュメモリも無接触点チャンネル書込み／消去の窒化物フラッシュメモリに適用する。図２に開示するように、フラッシュメモリ（４０）は、半導体基板（４２）の表面に設けられる複数の互いに平行するワード線（４４）と、半導体基板（４２）の表面に設けられ、ワード線（４４）と垂直に交叉する複数の埋め込み式のビット線（４６）及び埋め込み式のソース線（４８）と、各々のビット線（４６）の表面に設けられ、各々のビット線（４６）に対応される複数のコンタクトプラグ（５０）とを含む。
【００３２】
図３に開示するように、フラッシュメモリ（４０）の各々のフラッシュメモリセル（５６）は、ワード線（４４）と、ワード線（４４）と重なる二つビット線（４６）及び共用されるソース線（４８）から構成され、更に半導体基板（４２）の中に設けられる複数の浅溝隔離構造（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩと称する）（６８）で他のフラッシュメモリセル（５６）と隔離されている。その他、フラッシュメモリセル（５６）の中には、更にソース電極とドレイン電極との間に正常でない突抜け現象（ｐｕｎｃｈ  ｔｈｒｏｕｇｈ）が発生することを抑えるために使われる、ビット線（４６）と異なる導電性を具えた、ビット線（４６）の周りを囲むドーピング領域（５２）と、異なる電子デバイスの間に電気干渉を避けるために使われる、ビット線（４６）とソース線（４８）の表面に設けられる複数の自己整合熱酸化層（ＳＡＴＯと称する）（７４）と、ビット線（４６）とソース線（４８）の間にある半導体基板（４２）の表面に設けられ、部分的にビット線（４６）とドーピング領域（５２）の表面に被さり、酸化層−窒化層−酸化層（ＯＮＯと称する）誘電層から構成される電荷保存領域（５４）とを含む。
【００３３】
図４に開示するように、本発明によるフラッシュメモリ（４０）の構造の中では、各々のビット線（４６）がコンタクトプラグ（５０）によって外側の対応されるドーピング領域（５２）と電気的に接続する。例えば、コンタクトプラグ（５０）が各々のビット線（４６）と外側の対応されるドーピング領域（５２）との間にあるＰＮジャンクションを貫き、ドーピング領域（５２）の中に至る。或いは、コンタクトプラグ（５０）が各々のビット線（４６）と外側の対応されるドーピング領域（５２）の表面に被せさせる。このようにしたら、各々のビット線（４６）とドーピング領域（５２）がコンタクトプラグ（５０）を介してビット線と同じな電圧値（ＶＢＬ）を得ることができ、電子が電荷保存領域（５４）と、ビット線（４６）及びドーピング領域（５２）との重なる領域を介して、フラッシュメモリセル（５６）の書込み／消去操作を加速的に行う。
【００３４】
図５から図９までを参照して下さい。図５から図９までは、本発明によるフラッシュメモリ（４０）の製造方法を表す説明図である。図５に開示するように、本発明による方法は、まずＮ型半導体基板（４２）の中に複数のフィールド酸化膜或いは浅溝隔離構造（６８）を形成し、半導体基板（４２）の表面で複数の能動領域（Ｉ）を定義し、そして、それぞれＰ型ドーパントとＮ型ドーパントで半導体基板（４２）にドーピングすることを行い、能動領域（Ｉ）の中に順番に深いＰ型ウエル（６４）とＮ型ウエル（６６）を形成し、Ｎ型ウエル（６６）の上にパッド酸化層（７０）と窒化珪素層（７２）を形成し、現像工程と蝕刻工程によって部分のパッド酸化層（７０）と窒化珪素層（７２）を除去し、ハードマスク（７３）を形成する。更に第一イオン注入工程を行い、ハードマスク（７３）に被さっていないＮ型ウエル（６６）の中にＮ型ドーパント（例えば、砒素イオン）を注入することによって、高ドーピング濃度を具える複数のＮ型ドーピング領域（４６）（４８）を形成し、それぞれフラッシュメモリセル（５６）のドレイン電極とソース電極として使われる。その後、Ｎ型ウエル（６６）の表面にパターンマスク（図５の中に表われていない）を形成し、ソース電極（４８）を覆うマスクして使われる。更に第二イオン注入工程を行い、パターンマスクに覆われていないＮ型ウエル（６６）の表面にＰ型ドーパント（例えば、二フッ化硼素イオン）を注入し、ドレイン電極（４６）の下方に低ドーピング濃度を具えるＰ型ポケットドーピング領域（５２）を形成し、その後、ソース電極（４８）の表面に被さるパターンマスクが完全に除去される。
【００３５】
図６に開示するように、ハードマスク（７３）をマスクとして熱酸化工程を行い、ハードマスク（７３）に被さっていないドレイン電極（４６）及びソース電極（４８）の表面に自己整合熱酸化層（７４）を形成することは、ドレイン電極（４６）とソース電極（４８）との間が漏電のルートになり、フラッシュメモリの電気特性に影響することを避けるためである。
【００３６】
図７に開示するように、化学気相成長工程を行い、Ｎ型ウエル（６６）の上にシリコン酸化層（５８）、窒化層（６０）、シリコン酸化層（６２）から構成される酸化層−窒化層−酸化層誘電層（５４）を形成する。その内、シリコン酸化層（５８）の厚さが２ｎｍより薄くて、窒化層（６０）の厚さが約１０ｎｍであり、シリコン酸化層（６２）の厚さが約３から４ｎｍである。
【００３７】
続いて、図８と図９に開示するように、半導体基板（４２）の上に厚さが約２００ｎｍであり、ドーピング濃度が１．０Ｅ２１  ／ｃｍ３である多結晶シリコン層（４４）を堆積させ、更に現像工程と蝕刻工程を行い、一部分の多結晶シリコン層（４４）及び酸化層−窒化層−酸化層誘電層（５４）を除去し、半導体基板（４２）の表面に形成される複数のワード線（４４）がフラッシュメモリセル（５６）のコントロールゲート電極として使われる。本発明による他の実施例の中に、コントロールゲート電極（４４）がＮ型ドーピング多結晶シリコン、金属（例えば、アルミ）、珪化物（例えば、珪化チタン）或いはＰ型高ドーピング多結晶シリコンなどの材料から構成されることもできる。最後に、もう一つ現像工程と蝕刻工程を行い、フラッシュメモリ（４０）の各々のビット線（４６）の中にビット線（４６）とドーピング領域（５２）との間にあるジャンクションを貫くビアホール（ｖｉａ）（図９の中に表われていない）を形成し、更にビアホールに導電材料を埋め、コンタクトプラグ（５０）を形成し、フラッシュメモリセル（５６）のドレイン電極（４６）とドーピング領域（５２）を短絡にさせ、コンタクトプラグ（５０）によってドレイン電極（４６）とドーピング領域（５２）を同じビット線電圧（ＶＢＬ）にさせる。
【００３８】
本発明によるフラッシュメモリセル（５６）にファウラー・ノルトハイム・トンネル効果によって書込み／消去などの操作を行うことができ、その操作方法を以下のように述べる。フラッシュメモリセル（５６）でプログラム操作を行う時には、ワード線電圧が必ず高電圧（例えば、３から７Ｖまでの電圧をワード線（４４）に加える）でなければならなくて、ビット線電圧が低電圧（例えば、−７から−３Ｖまでの電圧をビット線（４６）に加える）でなければならない。そのときソース線（４８）電圧はフローティング状態である。フラッシュメモリセル（５６）に記憶されているデータを消去したい時には、ワード線電圧が必ず低電圧（例えば、−７から−３Ｖまでの電圧をワード線（４４）に加える）ではなければならなくて、ビット線電圧が高電圧（例えば、３から７Ｖまでの電圧をビット線（４６）に加える）でなければならなくて、ソース線（４８）電圧はフローティング状態である。フラッシュメモリセル（５６）に記憶されているデータを読み取りたい時には、１から５Ｖまでの電圧をワード線（４４）に加え、０．５から２Ｖまでの電圧をビット線（４６）に加え、ソース線（４８）電圧はフローティング状態である。
【００３９】
簡単にいうと、本発明によるフラッシュメモリ（４０）の構造は、埋め込み式であり、共用されるソース線（４８）を具える複数のフラッシュメモリセル（５６）から構成されるので、大幅にフラッシュメモリ（４０）の集積度を上げることができる。更に本発明によるフラッシュメモリ（４０）は、埋め込み式ビット線（４６）によって複数のフラッシュメモリセル（５６）のドレイン電極（４６）を接続させるので、ただ一つコンタクトプラグ（５０）によって複数のフラッシュメモリセル（５６）のドレイン電極（４６）と周りの対応されるドーピング領域（５２）とを短絡にさせることができ、もっと速い操作速度を提供する。その他、コンタクトプラグ（５０）がビット線（４６）の一端に設けられることを選択できるので、工程による位置合わせの誤差によってワード線（４４）と接触することが発生しなくて、更にコンタクトプラグ（５０）とワード線（４４）との間に互いに干渉することを避けることができる。
【００４０】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００４１】
【発明の効果】
従来技術によるフラッシュメモリと比べて、本発明による無接触点チャンネル書込み／消去のフラッシュメモリセルの構造は酸化層−窒化層−酸化層誘電層をフローティングゲート電極とするので、酸化層−窒化層−酸化層誘電層の中にあり、細かい構造を具える窒化層をデータ記憶として直接に使うことができ、漏れ電流を下げる。その他、本発明によるフラッシュメモリの構造は、各々のビット線と接続する単一のコンタクトプラグによって、前記ビット線により定義される複数のフラッシュメモリセルのデータアクセス操作を制御するので、フラッシュメモリセルを製造する時に、各々のフラッシュメモリセルで個別のコンタクトプラグを作ることが要らなくて、コンタクトプラグによる位置合わせの誤差を生じることを避けることができ、同時に各々のフラッシュメモリセルに個別のコンタクトプラグを作る最小寸法の制限を解除することができ、更にフラッシュメモリの集積度を上げることができる。
【図面の簡単な説明】
【図１】従来技術によるフラッシュメモリセルの断面図である。
【図２】本発明によるフラッシュメモリの構造の平面図である。
【図３】図２に開示するＩ−Ｉ’線の断面図である
【図４】図３に開示するＩＩ−  ＩＩ’線の断面の正面図である。
【図５】本発明によるフラッシュメモリの製造方法を表す説明図である。
【図６】本発明によるフラッシュメモリの製造方法を表す説明図である。
【図７】本発明によるフラッシュメモリの製造方法を表す説明図である。
【図８】本発明によるフラッシュメモリの製造方法を表す説明図である。
【図９】本発明によるフラッシュメモリの製造方法を表す説明図である。
【符号の説明】
１０  フラッシュメモリセル
１２  Ｐ型半導体基板
１４  スタックトゲート電極
１６  Ｎ型ソース電極
１８  Ｎ型ドレイン電極
２０  Ｐ型ドーピング領域
２２  トンネル酸化層
２４  フローティングゲート電極
２６  絶縁層
２８  コントロールゲート電極
４０  フラッシュメモリ
４２  半導体基板
４４  ワード線
４６  ビット線
４８  ソース線
５０  コンタクトプラグ
５２  ドーピング領域
５４  酸化層−窒化層−酸化層
５６  フラッシュメモリセル
５８  酸化層
６０  窒化層
６２  酸化層
６４  深いＰ型ウエル
６６  Ｎ型ウエル
６８  浅溝隔離構造
７０  パッド酸化層
７２  窒化珪層
７３  ハードマスク
７４  自己整合熱酸化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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