(57)【要約】【課題】ビア欠陥やコンタクト欠陥を効果的に検出し、これによって不良原因を容易に推測することができる。【解決手段】テスト回路２０は、テスト信号入力部１２から入力されたテスト信号を、テスト信号出力部１４へと伝達する回路に設ける。又該テスト回路２０は、テスト対象になる符号３の複数のビアやコンタクトを含み、又これらを電気的に直列に順次接続した符号５で示す複数の配線パターンを含む。テスト信号出力部１４から半導体集積回路外部に出力される信号から、ビアやコンタクトや配線パターンの欠陥の製造上の問題を把握できる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部に信号を入出力するためのインタフェイスの回路を作り込む入出力セル領域を、所望の回路を作り込むコア領域の周囲に設けた半導体集積回路において、
当該半導体集積回路の外部からテスト信号を入力するための、前記入出力セル領域に設けるテスト信号入力部と、
当該半導体集積回路の外部へテスト信号を出力するための、前記入出力セル領域に設けるテスト信号出力部と、
前記テスト信号入力部から入力されたテスト信号を、前記テスト信号出力部へと伝達する複数のビアやコンタクトを含み、又これらを電気的に直列に順次接続した複数の配線パターンを含む、前記コア領域及び前記入出力セル領域の間の領域に作り込んだテスト回路と、を有するようにしたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部に信号を入出力するためのインタフェイスの回路を作り込む入出力セル領域を、所望の回路を作り込むコア領域の周囲に設けた半導体集積回路に係り、特に、ビア欠陥やコンタクト欠陥を効果的に検出し、これによって不良原因を容易に推測することができる半導体集積回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路は、製造工程における検査や、出荷前の縮退モデルに基づいた故障検出パターンを用いたテストを行っている。
【０００３】
又、特許文献１では、評価対象の半導体集積回路において、遅延評価用に、互いに異なる遅延値を発生させる遅延パスを設けるようにしている。このような遅延パスを介した遅延信号の差分に基づいて、その遅延値の違いの要因から、より信頼性の高い遅延評価を行うという技術が開示されている。該技術によれば、半導体集積回路のチップサイズや測定機器に依存しない、遅延評価を可能とすることができる。
【０００４】
【特許文献１】
特開２００２−１２２６３８
【０００５】
【発明が解決しようとする課題】
しかしながら、これらの従来技術では、金属配線層における配線（以下メタル配線と呼ぶ）や、ビア部やコンタクト部に多く発生する製造上の欠陥は、検出することが難しいという問題がある。なお、このような欠陥を以下、配線欠陥と称する。特に、０．８〜０．１μｍルール程度以下に微細化するなど、製造プロセスが微細化するにつれて、製造上の欠陥としては、このような配線欠陥が多く発生する傾向にある。又、近年では、各層の上面を平坦化してから、その上面に加工するようにしているので、配線欠陥において、メタル配線の欠陥は生じ難くなっており、従って、ビア部やコンタクト部に発生する、製造上の欠陥の比率が増大している。
【０００６】
該配線欠陥としては、完全に断線しているものや、抵抗値が大になっているものがある。そして、更に詳細には、断線にまでは至らないものの抵抗値が非常に高くなっている不良や、標準値より抵抗値が高くなっている程度の軽度の不良などがある。
【０００７】
まず、製造工程における検査や、故障検出パターンを用いたテストでは、半導体集積回路に多数存在するメタル配線やビアやコンタクトの不良を能率よく見出すことは困難である。特に、上述の軽度の不良を見出すことは困難である。又、不良の存在を見出したとしても、半導体集積回路における該不良の箇所を特定することは極めて困難である。
【０００８】
又、特許文献１で開示されている技術は、あくまで、半導体集積回路の全体における遅延の増大傾向を把握し、遅延評価をすることを対象とするものである。従って、半導体集積回路に存在する配線欠陥を見出すことは困難である。特許文献１では、前述した遅延評価用の遅延パスにおいて欠陥や不良が発生しないと、配線欠陥を検出することができない。
【０００９】
本発明は、前記従来の問題点を解決するべくなされたもので、ビア欠陥やコンタクト欠陥を効果的に検出し、これによって不良原因を容易に推測することができる半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、外部に信号を入出力するためのインタフェイスの回路を作り込む入出力セル領域を、所望の回路を作り込むコア領域の周囲に設けた半導体集積回路において、当該半導体集積回路の外部からテスト信号を入力するための、前記入出力セル領域に設けるテスト信号入力部と、当該半導体集積回路の外部へテスト信号を出力するための、前記入出力セル領域に設けるテスト信号出力部と、前記テスト信号入力部から入力されたテスト信号を、前記テスト信号出力部へと伝達する複数のビアやコンタクトを含み、又これらを電気的に直列に順次接続した複数の配線パターンを含む、前記コア領域及び前記入出力セル領域の間の領域に作り込んだテスト回路と、を有するようにしたことにより、前記課を解決したものである。
【００１１】
以下、本発明の作用について、簡単に説明する。
【００１２】
図１は、本発明の基本的な構成を示す、一部断面図、一部回路図を含む概念図である。
【００１３】
この図において、符号２０の部分が半導体集積回路チップの断面図になっている。そして、他の部分は回路図になっている。
【００１４】
本発明は、外部に信号を入出力するためのインタフェイスの回路を作り込む入出力セル領域を、所望の回路を作り込むコア領域の周囲に設けた半導体集積回路を対象とする。
【００１５】
そして、該入出力セル領域には、当該半導体集積回路の外部からテスト信号を入力するためのテスト信号入力部１２を設ける。又、該入出力セル領域には、当該半導体集積回路の外部へテスト信号を出力するためのテスト信号出力部１４を設ける。
【００１６】
次に、本発明は、上述したコア領域及び入出力セル領域の間の領域に、テスト回路２０と称する回路を作り込むようにしている。該テスト回路２０は、テスト信号入力部１２から入力されたテスト信号を、テスト信号出力部１４へと伝達する回路である。そして、該伝達回路には、本発明のテスト対象になる、図中符号３で示すような複数のビアやコンタクトを含む。又該伝達回路には、これらビアやコンタクトを電気的に直列に順次接続して、該伝達回路とする、又それ自体テストの対象になる図中符号５で示すような、複数の配線パターンを含む。
【００１７】
テスト対象になるビアやコンタクトや配線パターンを、テスト回路２０内において多数設けることが可能である。そして、半導体集積回路の製造に、これらビアやコンタクトや配線パターンの欠陥が存在すれば、該欠陥は、上述のように、テスト回路２０を伝達し、テスト信号出力部へと至り、そして該テスト信号出力部から半導体集積回路の外部へと出力されるテスト信号を観察することで、把握することができる。
【００１８】
又、本発明は、これらテスト信号入力部、テスト回路、テスト信号出力部を、半導体集積回路に複数設けるようにしてもよい。そして、これらテスト回路を、半導体集積回路のチップ上で分散配置すれば、製造上の欠陥の検出感度を高めることができる。
【００１９】
あるいは、テスト回路が、特定の金属配線層に係るビアやコンタクトのみを含むようにする。そして、この場合に欠陥が見出されれば、このような特定の金属配線層に係るビアやコンタクトに欠陥があるということが識別される。
【００２０】
又、複数のテスト回路で、相互に異なる、特定の金属配線層に係る、ビアやコンタクトのみを含むようにする。すると、どのテスト回路によって欠陥が見出されたかによって、どの特定の金属配線層に係るビアやコンタクトに欠陥があるかということが識別できるようになる。
【００２１】
以上のように本発明によれば、ビア欠陥やコンタクト欠陥を効果的に検出し、これによって不良原因を容易に推測することができる。
【００２２】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【００２３】
図２は、本発明が適用された実施形態の半導体集積回路のチップ全体における領域配置を示すためのレイアウト図である。
【００２４】
この図において方形４０が半導体集積回路チップ１全体になっている。そして、方形４２の右上がり斜線の領域が、所望の回路を作り込むコア領域になっている。又、該コア領域の周囲である、方形４０から方形４１の範囲が、外部に信号を入出力するためのインタフェイスの回路を作り込む入出力セル領域になっている。
【００２５】
そして、当該半導体集積回路チップ１の外部からテスト信号を入力するためのテスト信号入力部１２や、当該半導体集積回路チップ１の外部へテスト信号を出力するためのテスト信号出力部１４は、上述した入出力セル領域に設けられている。又、これらテスト信号入力部１２やテスト信号出力部１４は、この図において右下がり斜線で示されている。
【００２６】
又、方形４１から方形４２の範囲は、上述したコア領域及び入出力セル領域の間の領域であり、本発明の特徴である、テスト回路２０を作り込む領域である。該テスト回路２０は、テスト信号入力部１２から入力されたテスト信号を、テスト信号出力部１４へと伝達する回路である。そして、該テスト回路２０は、テスト対象になる複数のビアやコンタクトを含み、又これらを電気的に直列に順次接続した複数の配線パターンを含む。
【００２７】
図３は、本実施形態の回路図である。
【００２８】
該回路は、本実施形態において本発明が主として適用されている部分である。該回路は、テスト信号入力部１２と、テスト回路２０と、テスト信号出力部１４と、を含んでいる。更に、該回路は、テスト信号中途引出し出力部１６を含んでいる。
【００２９】
該テスト信号中途引出し出力部１６は、テスト回路２０の図中において符号Ｐで示すような途中の箇所（以下接続箇所Ｐと呼ぶ）において、テスト信号を引き出すものであり、必要に応じて適宜設けるものである。該テスト信号中途引出し出力部１６は、異なる接続箇所Ｐそれぞれに対して、複数設けるようにしてもよい。テスト信号出力部１４から半導体集積回路チップ１外部に出力するテスト信号によって半導体集積回路チップ１の欠陥が検出された場合、該テスト信号中途引出し出力部１６から半導体集積回路チップ１外部に出力される接続箇所Ｐにおけるテスト信号を観測すれば、該欠陥が生じている箇所を分析することができる。
【００３０】
つまり、該テスト信号中途引出し出力部１６から半導体集積回路チップ１外部に出力されるテスト信号からも、半導体集積回路チップ１の欠陥が検出された場合、テスト回路２０において、接続箇所Ｐよりテスト信号入力部１２側の区間に、該欠陥が生じていることになる。あるいは、該テスト信号中途引出し出力部１６から半導体集積回路チップ１外部に出力されるテスト信号からは、半導体集積回路チップ１の欠陥が検出されない場合、テスト回路２０において、接続箇所Ｐよりテスト信号出力部１４側の区間に、該欠陥が生じていることになる。
【００３１】
テスト回路２０は、多数のブロック回路２２を含んでいる。又、これらブロック回路２２を伝播する際に、テスト信号が減衰するようであれば、バッファ回路１８を適宜配置するようにしてもよい。
【００３２】
図４〜図９は、本実施形態において用いることができるブロック回路２２の、それぞれ、第１例〜第６例の断面図である。
【００３３】
これらの図において、右下がりの斜線でビアの断面が示され、右上がりの斜線で配線パターンの断面が示されている。
【００３４】
まず、図４に示す第１例のブロック回路２２、又、図９に示す第６例のブロック回路２２は、いずれも、３種類のビア、即ち、第１金属配線層の配線パターンと第２金属配線層の配線パターンを電気的に接続するためのビア、第２金属配線層の配線パターンと第３金属配線層の配線パターンを電気的に接続するためのビア、第３金属配線層の配線パターンと第４金属配線層の配線パターンを電気的に接続するためのビアをテスト対象としている。
【００３５】
そして、図５に示すように、第２例のブロック回路２２は、第１金属配線層の配線パターンと第２金属配線層の配線パターンを電気的に接続するためのビアをテスト対象としている。図６に示すように、第３例のブロック回路２２は、第２金属配線層の配線パターンと第３金属配線層の配線パターンを電気的に接続するためのビアをテスト対象としている。図７に示すように、第４例のブロック回路２２は、第３金属配線層の配線パターンと第４金属配線層の配線パターンを電気的に接続するためのビアをテスト対象としている。
【００３６】
図８に示すように、第５例のブロック回路２２は、２種類のビア、即ち、第１金属配線層の配線パターン、及び第２金属配線層の配線パターンを電気的に接続するためのビア、第３金属配線層の配線パターン、及び第４金属配線層の配線パターンを電気的に接続するためのビアをテスト対象としている。
【００３７】
以上に説明したブロック回路２２の第１例〜第５例は、それぞれ、１種類のみ用いることも可能であり、あるいは複数種類を組み合わせて用いることも可能である。あるいは、テスト信号中途引出し出力部１６の接続箇所Ｐで区分するテスト回路２０の区画毎に、ブロック回路２２の種類を異なるようにすれば、どの金属配線層に係るビアやコンタクトに欠陥があるのか、半導体集積回路チップ１の外部から観測することができる。
【００３８】
以上説明したように、本実施形態によれば本発明を効果的に適用することができる。
【００３９】
【発明の効果】
本発明によれば、ビア欠陥やコンタクト欠陥を効果的に検出し、これによって不良原因を容易に推測することができる。
【図面の簡単な説明】
【図１】本発明の基本的な構成を示す、一部断面図、一部回路図を含む概念図
【図２】本発明が適用された実施形態の半導体集積回路のチップ全体における領域配置を示すためのレイアウト図
【図３】上記実施形態の回路図
【図４】前記実施形態において用いることができるブロック回路の第１例の断面図
【図５】上記ブロック回路の第２例の断面図
【図６】前記ブロック回路の第３例の断面図
【図７】前記ブロック回路の第４例の断面図
【図８】前記ブロック回路の第５例の断面図
【図９】前記サンプル・ブロック回路の第６例の断面図
【符号の説明】
１…半導体集積回路チップ
３…ビアやコンタクト
５…配線パターン
１２…テスト信号入力部
１４…テスト信号出力部
１６…テスト信号中途引出し出力部
１８…バッファ回路
２０…テスト回路
２２…ブロック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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