(57)【要約】【課題】ＤＲＡＭＷｉｎｄｏｗを超える連続アクセス時に、ベースアドレスレジスタに新しいベースアドレス値を設定する必要があるため、再設定を行なう分アクセス速度が低下してしまう。【解決手段】アクセスするアドレスのインクリメント量を規定するレジスタ４を用意し、アクセスしているＷｉｎｄｏｗ空間の大きさを、自動で前記インクリメントレジスタ４に格納して、ベースアドレスレジスタ３の値に加算させるようにし、新しいベースアドレス値を、再設定をすることなく自動で切り替えるようにし、これにより、ベースアドレスの値を切り替えるときのアクセス速度の低下を防止する。【選択図】      図１
2004318622.tif 000002
【特許請求の範囲】
【請求項１】
間接的に記憶装置のアドレスを示す領域（以後、Ｗｉｎｄｏｗと称す）を用いて、記憶装置にアクセスする回路装置において、
前記記憶装置に対し新たにアクセスするに際し、前記Ｗｉｎｄｏｗが示す記憶装置のアドレスの初期値であるベースアドレスを、自動的にインクリメントさせて、該ベースアドレスの値を切り替える手段を備えた、
ことを特徴とするアクセス回路装置。
【請求項２】
請求項１に記載のアクセス回路装置において、
前記ベースアドレスの値を切り替えて前記記憶装置にアクセスする際に、前記Ｗｉｎｄｏｗアドレスのｂｉｔを、前記ベースアドレスの値を切り替えるフラグとして用いる、
ことを特徴とするアクセス回路装置。
【請求項３】
請求項１または２に記載のアクセス回路装置において、
前記インクリメントさせる値を格納するインクリメントレジスタを備え、
前記ベースアドレスの値を切り替えて前記記憶装置にアクセスする際に、前記Ｗｉｎｄｏｗアドレスのｂｉｔを前記ベースアドレスの値を切り替えるフラグとして用い、前記インクリメントレジスタの値を前記ベースアドレスに加算したものを、新たなベースアドレスとする、
ことを特徴とするアクセス回路装置。
【請求項４】
請求項３に記載のアクセス回路装置において、
前記Ｗｉｎｄｏｗアドレスのｂｉｔを用いて、前記使用するＷｉｎｄｏｗの大きさを前記インクリメントレジスタに格納することにより、前記ベースアドレスの値を切り替える、
ことを特徴とするアクセス回路装置。
【請求項５】
請求項１に記載のアクセス回路装置において、
前記ベースアドレスの値を切り替えて前記記憶装置にアクセスする際に、前記Ｗｉｎｄｏｗアドレスが前記Ｗｉｎｄｏｗの最終アドレスであることを判定するフラグを生成し、該フラグを用いて前記記憶装置にアクセスを行う、
ことを特徴とするアクセス回路装置。
【請求項６】
請求項５に記載のアクセス回路装置において、
前記インクリメントさせる値を前記インクリメントレジスタに格納し、
前記Ｗｉｎｄｏｗアドレスが前記Ｗｉｎｄｏｗの最終アドレスであることを判定するフラグを用いて、前記インクリメントレジスタの値をベースアドレスに加算したものを新たにベースアドレスとすることにより、前記ベースアドレスのインクリメントを行なう、
ことを特徴とする記憶装置アクセス回路装置。
【請求項７】
請求項６に記載のアクセス回路装置において、
前記使用するＷｉｎｄｏｗを判定するＷｉｎｄｏｗアドレスの上位ｂｉｔを用いて、前記インクリメントレジスタに、前記使用しているＷｉｎｄｏｗの大きさを格納する、
ことを特徴とするアクセス回路装置。
【請求項８】
請求項１ないし請求項７のいずれかに記載のアクセス回路装置において、
前記記憶装置のアドレス数より少ないアドレス端子を用いて、前記記憶装置にアクセスする、
ことを特徴とするアクセス回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクセス回路装置に関し、特に集積回路の外部から内部の記憶装置へアクセスする方法の改良に関するものである。
【０００２】
【従来の技術】
近年半導体技術の進歩により、様々なシステム回路を１チップに集積したシステムＬＳＩが登場してきた。しかしＬＳＩの規模が大きくなり、情報処理の複雑さが増すと、チップ内外の配線数が必然的に増加し、チップコストの高騰、歩留まりの低下、配線駆動用電力の増大などの様々な問題が生じてくるため、チップ面積の縮小が望まれている。チップ面積縮小を実現するためには、端子数の削減が必要である。現在Ｗｉｎｄｏｗを使用した記憶装置へのアクセス方法を用いることにより、端子数を削減することが可能となっている。
【０００３】
Ｗｉｎｄｏｗを用いた従来の記憶装置へのアクセス方法を説明する。図３は、アドレス端子１８本（２５６ＫＢｙｔｅ）のＷｉｎｄｏｗアドレス空間で、チップ内部のＤＲＡＭ（２Ｍｂｙｔｅ）にアクセスする構成図である。それぞれのＷｉｎｄｏｗに対応するベースアドレスレジスタにベースアドレスを設定し、Ｗｉｎｄｏｗアドレス上位３ｂｉｔで使用するＷｉｎｄｏｗが判定され、Ｗｉｎｄｏｗアドレスの下位１５ｂｉｔの値と、前記ベースアドレスレジスタの値とを加算して、内部のＤＲＡＭのアドレスを生成することが可能となる。
【０００４】
従来の方法における具体例を示すと、ベースアドレスレジスタ１に０ｘ０８００００を設定し、Ｗｉｎｄｏｗアドレス０ｘ１００００を入力すると、Ｗｉｎｄｏｗアドレス上位３ｂｉｔが０ｂ０１０であり、Ｗｉｎｄｏｗ１の領域であることから、ベースアドレスレジスタ１が選択され、格納されている０ｘ０８００００とＷｉｎｄｏｗアドレスの下位１５ｂｉｔである０ｘ００００が加算されて、ＤＲＡＭアドレス０ｘ０８００００が生成される、という動きをする。
【０００５】
【非特許文献１】
「ＭＮ１０３００シリーズ  ＤＶＤ−ＲＯＭ／Ｐｌａｙｅｒ用光ディスクコントローラ  ＭＮ１０３Ｓ３７  ユーザーズマニュアル−ＤＲＡＭ空間−」松下電器産業株式会社、Ｐ．６５、５．３．３．３
【０００６】
【発明が解決しようとする課題】
上述した従来のＷｉｎｄｏｗを用いたアクセス方法において、同一ＷｉｎｄｏｗでＷｉｎｄｏｗの大きさを超える連続アクセスを行なう際、使用しているＷｉｎｄｏｗの最終Ｗｉｎｄｏｗアドレスをアクセスした後、ベースアドレスレジスタに新しいベースアドレス値を設定する必要があるため、再設定を行なう分、アクセス速度が低下する。
【０００７】
今後さらなるチップ面積の縮小化が進むにつれて、アドレス端子数が少なくなると、Ｗｉｎｄｏｗの大きさが小さくなり、Ｗｉｎｄｏｗの大きさを超える連続アクセス数が増加すると考えられる。
【０００８】
本発明は、上記のような従来の問題点を解決するためになされたもので、ベースアドレスの値を再設定する工程をなくすことにより、従来よりも少ないアドレス端子数で、チップ内部の記憶装置にアクセスし、Ｗｉｎｄｏｗの大きさを超える連続アクセスの速度低下を防止することが可能なアクセス回路装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明（請求項１）にかかるアクセス回路装置は、間接的に記憶装置のアドレスを示す領域（以後、Ｗｉｎｄｏｗと称す）を用いて、記憶装置にアクセスする回路装置において、前記記憶装置に対し新たにアクセスするに際し、前記Ｗｉｎｄｏｗが示す記憶装置のアドレスの初期値であるベースアドレスを、自動的にインクリメントさせて、該ベースアドレスの値を切り替える手段を備えたものである。
【００１０】
また、本発明（請求項２）にかかるアクセス回路装置は、請求項１に記載のアクセス回路装置において、前記ベースアドレスの値を切り替えて前記記憶装置にアクセスする際に、前記Ｗｉｎｄｏｗアドレスのｂｉｔを、前記ベースアドレスの値を切り替えるフラグとして用いるものである。
【００１１】
また、本発明（請求項３）にかかるアクセス回路装置は、請求項１または２に記載のアクセス回路装置において、前記インクリメントさせる値を格納するインクリメントレジスタを備え、前記ベースアドレスの値を切り替えて前記記憶装置にアクセスする際に、前記Ｗｉｎｄｏｗアドレスのｂｉｔを前記ベースアドレスの値を切り替えるフラグとして用い、前記インクリメントレジスタの値を前記ベースアドレスに加算したものを、新たなベースアドレスとするものである
【００１２】
また、本発明（請求項４）にかかるアクセス回路装置は、請求項３に記載のアクセス回路装置において、前記Ｗｉｎｄｏｗアドレスのｂｉｔを用いて、前記使用するＷｉｎｄｏｗの大きさを前記インクリメントレジスタに格納することにより、前記ベースアドレスの値を切り替えるものである。
【００１３】
また、本発明（請求項５）にかかるアクセス回路装置は、請求項１に記載のアクセス回路装置において、前記ベースアドレスの値を切り替えて前記記憶装置にアクセスする際に、前記Ｗｉｎｄｏｗアドレスが前記Ｗｉｎｄｏｗの最終アドレスであることを判定するフラグを生成し、該フラグを用いて前記記憶装置にアクセスを行うものである。
【００１４】
また、本発明（請求項６）にかかるアクセス回路装置は、請求項５に記載のアクセス回路装置において、前記インクリメントさせる値を前記インクリメントレジスタに格納し、前記Ｗｉｎｄｏｗアドレスが前記Ｗｉｎｄｏｗの最終アドレスであることを判定するフラグを用いて、前記インクリメントレジスタの値をベースアドレスに加算したものを新たにベースアドレスとすることにより、前記ベースアドレスのインクリメントを行なうものである。
【００１５】
また、本発明（請求項７）にかかるアクセス回路装置は、請求項６に記載のアクセス回路装置において、前記使用するＷｉｎｄｏｗを判定するＷｉｎｄｏｗアドレスの上位ｂｉｔを用いて、前記インクリメントレジスタに、前記使用しているＷｉｎｄｏｗの大きさを格納するものである。
【００１６】
また、本発明（請求項８）にかかるアクセス回路装置は、請求項１ないし請求項７のいずれかに記載のアクセス回路装置において、前記記憶装置のアドレス数より少ないアドレス端子を用いて、前記記憶装置にアクセスするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１における、アクセス回路装置の構成を示す。本実施の形態１の回路構成は、一部のＷｉｎｄｏｗを、ベースアドレスの値を切り替えるフラグに使用して、前記Ｗｉｎｄｏｗに対しアクセスをするようにすることで、ベースアドレスをラッチさせたものに、インクリメントする値を格納したレジスタの値を加算させる、回路構成を示すものである。
【００１８】
図１に示す本実施の形態１のアクセス回路装置において、アドレス端子数は１８本で、２５６ＫＢのＷｉｎｄｏｗアドレス空間を持っており、３２ＫＢのＷｉｎｄｏｗ１つ、６４ＫＢのＷｉｎｄｏｗ３つの計４つのＷｉｎｄｏｗを有している。また、チップ内部のＤＲＡＭの容量は２ＭＢｙｔｅである。アドレス空間１は、０ｘ３００００〜０ｘ３ＦＦＦＦのＷｉｎｄｏｗアドレス空間であり、ベースアドレスの値を切り替えるフラグに用いるＷｉｎｄｏｗを示している。レジスタ２は、アドレス空間１にアクセスする直前まで使用していたベースアドレスレジスタである。レジスタ３は、直前までに使用していたＷｉｎｄｏｗのベースアドレスをラッチさせたレジスタである。すなわち、アドレス空間１にアクセスするまでにレジスタ３に格納された値は、レジスタ２の値と等しい。レジスタ４は、インクリメントさせる量を設定したインクリメントレジスタである。信号５は、アドレス空間１の領域にアクセスするＷｉｎｄｏｗアドレスの下位１５ｂｉｔである。通常は、レジスタ２と、信号５の値を加算させて、ＤＲＡＭアドレスを生成するが、アドレス空間１がアクセスされたときは、端子数１８のアドレス端子のうちの上位３ビット［１７：１５］をベースアドレスの値を切り替えるフラグとして用いて、通常使用するベースアドレスレジスタ２ではなく、ベースアドレスレジスタ３をセレクトして、ベースアドレスレジスタ３と、インクリメントレジスタ４と、信号５の値とを加算した値により、ＤＲＡＭのアドレスを生成するようにする。ここで、各々のベースアドレスレジスタ（ベースアドレスレジスタ０，ベースアドレスレジスタ１，ベースアドレスレジスタ２）に対応したＷｉｎｄｏｗの大きさは固定なので、アドレス空間１にアクセスする直前に使用していたＷｉｎｄｏｗの大きさが、インクリメントレジスタ４に自動で設定されるようにすると、ベースアドレスを再設定するアクセスは行なわれないので、アクセス速度を低下させることなく、Ｗｉｎｄｏｗの大きさを超える連続アクセスを行うことが可能となる。
【００１９】
図１の具体例を示すと、アドレス空間１を使用しているものとし、ベースアドレスレジスタ２は０ｘ０８０００が格納されているとする。すなわち、ベースアドレスラッチレジスタ３の値もベースアドレスレジスタ２と同じ０ｘ０８０００である。直前にアクセスしたＷｉｎｄｏｗアドレスが０ｘ１ＦＦＦＦであるとすると、レジスタ４は６４ＫＢ、すなわち０ｘ１００００が格納されている。この状態で、アドレス０ｘ３００００をアクセスすると、信号５は０ｘ００００であるので、レジスタ３の値と、レジスタ４の値と、信号５の値とを加算して、ＤＲＡＭアドレス０ｘ９００００が指定される。
【００２０】
以上のように、本実施の形態１にかかるアクセス回路装置によれば、使用するＷｉｎｄｏｗを示すＷｉｎｄｏｗアドレスの上位ｂｉｔ（端子数１８のアドレス端子のうちの上位ビット［１７：１５］）を、ベースアドレスの値を切り替えるフラグに用いる、即ちＷｉｎｄｏｗアドレスの上位ビット［１７：１５］であるベースアドレスレジスタ０，１，２のベースアドレス値０ｂ００１，０ｂ０１ｘ，０ｂ１０ｘ、かつ、“００１”，“０１ｘ”，“１０ｘ”とその値が変わるごとにインクリメントの処理をさせることにより、Ｗｉｎｄｏｗのベースアドレスをラッチさせたものに、インクリメントする値を格納したレジスタの値を加算させるようにしたので、アクセス速度を低下させることなく、Ｗｉｎｄｏｗの大きさを超える連続アクセスを行うことが可能となる。
【００２１】
（実施の形態２）
図２は、本発明の実施の形態２におけるアクセス回路装置の構成図を示す。本実施の形態２は、アクセスしているＷｉｎｄｏｗアドレスがＷｉｎｄｏｗの最終アドレスであるかどうかを判定するフラグを生成し、該フラグを用いて、ベースアドレスレジスタの値に、インクリメントする値を格納したレジスタの値を加算させるようにした回路装置を示すものである。
【００２２】
図２は、図１と同様に、アドレス端子数は１８本で２５６ＫＢのＷｉｎｄｏｗアドレス空間を持っており、３２ＫＢのＷｉｎｄｏｗ１つ、６４ＫＢのＷｉｎｄｏｗ３つの計４つのＷｉｎｄｏｗを有している。また、チップ内部のＤＲＡＭの容量は、２ＭＢｙｔｅである。アドレス空間６は使用しているＷｉｎｄｏｗである。フラグ生成器７は、各Ｗｉｎｄｏｗの最終アドレスをアクセスした際にフラグ７ａを立てる。レジスタ８は、インクリメントする量を設定したインクリメントレジスタである。レジスタ９は、使用しているＷｉｎｄｏｗのベースアドレスレジスタである。レジスタ１０は、インクリメントして新しいベースアドレス値となる新ベースアドレス値を格納するレジスタである。信号１１は、Ｗｉｎｄｏｗアドレスの下位１５ｂｉｔである。アドレス空間６の最終アドレスをアクセスすると、フラグ生成器７でフラグ７ａが生成され、該フラグにより、レジスタ８の値がセレクトされ、インクリメントレジスタ８の値とベースアドレスレジスタ９の値とを加算した値を、新ベースアドレス値格納レジスタ１０に格納する。次の、Ｗｉｎｄｏｗアドレスにアクセスする直前に、新ベースアドレス値格納レジスタ１０の値をベースアドレスレジスタ９に格納することにより、ベースアドレスが自動でインクリメントされるため、アクセス速度を低下させることなく、Ｗｉｎｄｏｗの大きさを超える連続アクセスが可能となる。
【００２３】
図２の具体例を示すと、現在アドレス空間６がＷｉｎｄｏｗ１であるとすると、ベースアドレスレジスタ９はベースアドレスレジスタ１となり、０ｘ８００００が格納されている。すなわち、レジスタ１０の値もレジスタ９と同じ０ｘ８００００である。ここで、各々のベースアドレスレジスタに対応したＷｉｎｄｏｗの大きさは固定なので、使用しているＷｉｎｄｏｗの大きさが、インクリメントレジスタ８に自動で設定されるようにすると、インクリメントレジスタ８は６４ＫＢ、すなわち０ｘ１００００が格納されている。Ｗｉｎｄｏｗ１の最終アドレス０ｘ１ＦＦＦＦをアクセスすると、フラグ生成器７によりフラグ７ａが生成され、インクリメントレジスタ８の格納値である０ｘ１００００がセレクトされ、レジスタ９の格納値である０ｘ８００００と加算させた０ｘ９００００が、新たに新ベースアドレス値格納レジスタ１０に格納される。次に再度アドレス空間６の最初のアドレスである０ｘ１００００をアクセスすると、アクセスする直前に新ベースアドレス値格納レジスタ１０の値がベースアドレスレジスタ９に転送されて、ベースアドレスレジスタ９が０ｘ９００００に変更される。Ｗｉｎｄｏｗアドレスが０ｘ１００００であることから、信号１１は下位１５ｂｉｔで０ｘ００００となり、信号１１の値に新しいベースアドレスが格納されたベースアドレスレジスタ９の値を加算させて、ＤＲＡＭアドレス０ｘ９００００が生成される。
【００２４】
以上のように、本実施の形態２にかかるアクセス回路装置によれば、アクセスしているＷｉｎｄｏｗアドレスがＷｉｎｄｏｗの最終アドレスであるかどうかを判定するフラグ７ａを生成して、該フラグ７ａを用いて、Ｗｉｎｄｏｗのベースアドレスレジスタの値に、インクリメントする値を格納したレジスタの値を加算させるようにしたので、アクセス速度を低下させることなく、Ｗｉｎｄｏｗの大きさを超える連続アクセスを行うことが可能となる。
【００２５】
なお、上記実施の形態１、及び実施の形態２においては、インクリメントレジスタの値は、使用しているＷｉｎｄｏｗの大きさと同じ値としたが、これは、任意の値に設定してもよいことは言うまでもない。
【００２６】
【発明の効果】
以上のように、本発明にかかるアクセス回路装置によれば、間接的に記憶装置のアドレスを示す領域を用いて、記憶装置にアクセスする回路装置において、前記記憶装置に対し新たにアクセスするに際し、前記Ｗｉｎｄｏｗが示す記憶装置のアドレスの初期値であるベースアドレスを、自動的にインクリメントさせて、該ベースアドレスの値を切り替える手段を備え、インクリメント量を規定するレジスタの値を、ベースアドレスレジスタの値に加算させることによりベースアドレスのインクリメントを行ない、ベースアドレス値の切り替えを行なうようにしたので、従来よりも少ないアドレス端子数でチップ内部の記憶装置にアクセスすることができ、かつ、ベースアドレスの値を切り替えて記憶装置にアクセスするときのアクセス速度の低下を防止することができる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるアクセス回路装置の回路構成図。
【図２】本発明の実施の形態２におけるアクセス回路装置の回路構成図。
【図３】従来のＷｉｎｄｏｗを用いてチップ内部のＤＲＡＭにアクセスするアクセス回路装置の回路構成図。
【符号の説明】
１    ベースアドレス切り替えフラグに用いるＷｉｎｄｏｗ
２    Ｗｉｎｄｏｗ１にアクセスする直前に使用していたＷｉｎｄｏｗのベースアドレスレジスタ
３    ベースアドレスレジスタ２の値をラッチしたレジスタ
４    インクリメントレジスタ
５    Ｗｉｎｄｏｗアドレスの下位１５ｂｉｔ
６    使用しているＷｉｎｄｏｗ
７    フラグ生成器
８    インクリメントレジスタ
９    使用しているＷｉｎｄｏｗ６が使用しているベースアドレスレジスタ
１０  新ベースアドレス値格納レジスタ
１１  Ｗｉｎｄｏｗアドレスの下位１５ｂｉｔ
【図１】
2004318622.tif 000003
【図２】
2004318622.tif 000004
【図３】
2004318622.tif 000005