(57)【要約】【課題】外部電源電圧の立ち下げに伴い、第１の内部電源電圧より生成される第２の内部電源電圧を放電により降圧し、その後の外部電源電圧の再投入時に安定的に動作する半導体集積回路を提供する。【解決手段】ソース、ドレインおよびゲートの電位が第２の内部電源電圧ＶＰＬに接続され、基板電位が外部電源電圧ＶＣＣに接続されたＰチャネルＭＯＳトランジスタ１１を第２の内部電源発生回路２の出力端に接続し、外部電源電圧ＶＣＣの立ち下げに伴い第２の内部電源電圧ＶＰＬを放電により降圧する。【選択図】  図１
2004193296.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、
この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、
前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、
この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、
前記第２の内部電源発生回路に接続され、かつ、前記外部電源電圧が供給され、前記外部電源電圧の立ち下げに伴い、前記第２の内部電源電圧を放電により降圧する内部電源放電回路とを具備することを特徴とする半導体集積回路。
【請求項２】
外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、
この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、
前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、
この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、
ドレインに前記第２の内部電源電圧が供給され、基板、ゲートおよびソースに前記外部電源電圧が供給されるＰチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴とする半導体集積回路。
【請求項３】
外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、
この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、
前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、
この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、
ソース、ドレインおよびゲートに前記第２の内部電源電圧が供給され、基板電位として前記外部電源電圧が供給されるＰチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴とする半導体集積回路。
【請求項４】
外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、
この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、
前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、
この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、
Ｐ型拡散層に前記第２の内部電源電圧が供給され、Ｎ型拡散層に前記外部電源電圧が供給されるＰＮダイオードを有する内部電源放電回路とを具備することを特徴とする半導体集積回路。
【請求項５】
外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、
この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、
前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、
この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、
ドレインに前記第２の内部電源電圧が供給され、基板およびソースの電位が接地電位とされ、前記外部電源電圧の供給開始時から前記第２の内部電源発生回路の動作開始時までの間で前記外部電源電圧がゲートに供給されるＮチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴とする半導体集積回路。
【請求項６】
前記第１および第２の内部電源発生回路のうち、少なくとも一方が、ＮＭＯＳジャイアントトランジスタ型内部電源発生回路であることを特徴とする請求項１乃至５のいずれか１項記載の半導体集積回路。
【請求項７】
前記第１および第２の内部電源発生回路のうち、少なくとも一方が、ＰＭＯＳフィードバック型内部電源発生回路であることを特徴とする請求項１乃至５のいずれか１項記載の半導体集積回路。
【請求項８】
前記第１および第２の内部電源発生回路のうち、少なくとも一方が、ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路であることを特徴とする請求項１乃至５のいずれか１項記載の半導体集積回路。
【請求項９】
前記内部電源放電回路が、前記外部電源電圧の立ち下げに伴い、前記第２の内部電源発生回路の出力端と前記外部電源の入力端とを短絡し、前記第２の内部電源電圧を放電により降圧することを特徴とする請求項１乃至８のいずれか１項記載の半導体集積回路。
【請求項１０】
外部電源電圧が供給され、この外部電源電圧よりも低い内部電源電圧を生成する内部電源発生回路と、
この内部電源発生回路から前記内部電源電圧が供給される内部回路と、
前記内部電源発生回路に接続され、前記外部電源電圧の立ち下げに伴い、前記内部電源電圧を放電により降圧する内部電源放電回路とを具備することを特徴とする半導体集積回路。
【請求項１１】
前記内部電源放電回路が、前記外部電源電圧の立ち下げに伴い、前記内部電源発生回路の出力端と前記外部電源の入力端とを短絡し、前記内部電源電圧を放電により降圧することを特徴とする請求項１０記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に、内部電源発生回路を含む半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路、その中でも特に、ダイナミックＲＡＭ（ＤＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、フラッシュメモリなどの半導体メモリ装置には、内部回路を構成するトランジスタの高信頼化や低消費電力化のために、外部電源を降圧させた内部電源電圧が必要とされる。
【０００３】
上記の内部電源電圧が複数必要となる場合、通常、必要とされる内部電源電圧と同数の内部電源発生回路を設け、その各々が外部電源電圧を直接に降圧することで、複数の内部電源電圧を供給していた。
【０００４】
しかし、この場合、各内部電源発生回路に接続された内部回路の消費電流の変動に従い、発生される内部電源電圧に変動が生じ、その結果、複数の内部電源電圧間に上下関係の逆転がもたらされる可能性があった。この内部電源電圧の上下関係の逆転は、あらかじめ供給される内部電源電圧間の上下関係を想定して設計された内部回路の誤動作を招く虞があり、問題視されていた。
【０００５】
この解決手段としては、複数の内部電源発生回路を直列に配置させるものが提案されている（特許文献１参照）。図１２は、その従来の内部電源発生回路を含む半導体集積回路の構成を示した図である。
【０００６】
第１の内部電源発生回路１０１が、外部電源を基にして外部電源電圧ＶＣＣよりも低い第１の内部電源電圧ＶＩＮＴを発生させ、その第１の内部電源電圧ＶＩＮＴを基にして、第２の内部電源発生回路１０２が第１の内部電源電圧ＶＩＮＴよりも低い第２の内部電源電圧ＶＰＬを発生する。ここで、生成された第１の内部電源電圧ＶＩＮＴは第１の内部回路１０３に供給され、第２の内部電源電圧ＶＰＬは第２の内部回路１０４に供給されている。なお、図１２では、第１の内部電源発生回路１０１がＰＭＯＳフィードバック型の電源発生回路で構成され、第２の内部電源発生回路１０２がＰＭＯＳ・ＮＭＯＳプッシュプル型の電源発生回路で構成されたものを例示している。
【０００７】
このように第１の内部電源電圧ＶＩＮＴを基にして第２の内部電源電圧ＶＰＬを生成すると、内部回路に消費電流の変動が生じても、第２の内部電源電圧ＶＰＬは常に第１の内部電源電圧ＶＩＮＴに比べて低い電位となり、内部回路の誤動作を未然に防止することができる。
【０００８】
また、この従来の内部電源発生回路を含む半導体集積回路では、外部電源電圧ＶＣＣの立ち下げ後において、第１の内部電源電圧ＶＩＮＴおよび第２の内部電源電圧ＶＰＬが、意図的なリーク回路を設けていない限りは、接地電位ＶＳＳよりも高い電位で比較的長い時間保持される。
【０００９】
図１２に示すように、これらの内部電源発生回路が、例えば、ＰＭＯＳフィードバック型の第１の内部電源発生回路１０１と、ＰＭＯＳ・ＮＭＯＳプッシュプル型の第２の内部電源発生回路１０２で構成されている場合、外部電源電圧ＶＣＣが立ち下げられたとき、外部電源電圧ＶＣＣは接地電位ＶＳＳに至るのに対し、第１の内部電源電圧ＶＩＮＴは、ＰチャネルＭＯＳトランジスタ１０５の閾値またはＰチャネルＭＯＳトランジスタ１０５内のＮウェルＰ＋ダイオードの閾値近傍の電位に落ち着き、第２の内部電源電圧ＶＰＬは、ＰチャネルＭＯＳトランジスタ１０６の閾値またはＰチャネルＭＯＳトランジスタ１０６内のＮウェルＰ＋ダイオードの閾値分程度、第１の内部電源電圧ＶＩＮＴより更に高い電位に落ち着く。この結果、図１３に示すように、時刻Ｔ１以降、第２の内部電源電圧ＶＰＬが第１の内部電源電圧ＶＩＮＴより高くなり、外部電源立ち下げ後において内部電源電圧間の上下関係の逆転が起こる。
【特許文献１】
特開２０００−３３１４７８公報（第５〜６頁、図３〜７）
【００１０】
【発明が解決しようとする課題】
外部電源立ち下げ後に、内部電源電圧間の上下関係が逆転する事自体に大きな問題はないが、上記従来の内部電源発生回路を含む半導体集積回路では、次回に外部電源電圧ＶＣＣを再投入した際の内部電源発生回路の動作環境が、すべての内部電源電圧が接地電位ＶＳＳとなった状態で動作を開始する場合と異なるため、思わぬ不具合が発生する可能性がある。
【００１１】
例えば、図１２に示すように、第２の内部電源電圧ＶＰＬと負の内部基板電位ＶＢＢとの間に寄生容量Ｃｐ１が形成され、更に、電源投入後のある一定時間、負の内部基板電位ＶＢＢを接地電位ＶＳＳに短絡する短絡回路１０７が具備されている場合を考える。
【００１２】
この回路において、第２の内部電源電圧ＶＰＬが第１の内部電源電圧ＶＩＮＴよりも高い状態から外部電源電圧ＶＣＣの再投入を行うと、図１４に示すように、時刻Ｔ２以降、負の内部基板電位ＶＢＢが短絡回路１０７により短絡されることで接地電位ＶＳＳに近づこうとし、それと同時に、その負の内部基板電位ＶＢＢと寄生容量Ｃｐ１を形成している第２の内部電源電圧ＶＰＬがカップリングにより上昇する。これにより、外部電源電圧ＶＣＣ立ち下げ時に生じた、第１の内部電源電圧ＶＩＮＴと第２の内部電源電圧ＶＰＬとの電位の上下関係の逆転は、より顕著なものとなる。
【００１３】
このとき、第１の内部電源電圧ＶＩＮＴを基板電位とするＰチャネルＭＯＳトランジスタ１０６と、接地電位ＶＳＳを基板電位とするＮチャネルＭＯＳトランジスタ１０８とから構成された第２の内部電源発生回路１０２で、ラッチアップ現象が発生し、第１の内部電源電圧ＶＩＮＴから接地電位ＶＳＳへと大電流が流れることにより素子が破損することがある。すなわち、図１４の時刻Ｔ２以降に、第１の内部電源電圧ＶＩＮＴと第２の内部電源電圧ＶＰＬとの電位差がＶ１程度まで達した場合に、ＶＩＮＴ−ＶＳＳ間のラッチアップ電流の発生の危険性がある。
【００１４】
この従来の内部電源発生回路を含む半導体集積回路において生じるラッチアップ現象を、図１５を参照しながら説明する。図１５中には、第２の内部電源発生回路１０２中に存在する寄生素子が図示されている。
【００１５】
ここで、第２の内部電源電圧ＶＰＬが第１の内部電源電圧ＶＩＮＴより大きくなった場合を考える。第２の内部電源電圧ＶＰＬが第１の内部電源電圧ＶＩＮＴより大きくなると、寄生バイポーラトランジスタ１０９のエミッタ−ベース間が順バイアス状態になり、ＰチャネルＭＯＳトランジスタ１０６のドレイン層１１０より正孔がＰウェル１１１に流れ込む。Ｐウェル１１１は寄生バイポーラトランジスタ１１２のベースでもあることから、この正孔の流れ込みによりＰウェル１１１の電位が上昇し、寄生バイポーラトランジスタ１１２のエミッタ−ベース間が順バイアス状態になり、これらが導通する。すると、ＮチャネルＭＯＳトランジスタ１０８のソース層１１３より電子が寄生バイポーラトランジスタ１０９のベースでもあるＮウェル１１４に流れ込み、寄生バイポーラトランジスタ１０９のエミッタ−ベース間が更に順バイアス状態へとなる。
【００１６】
これを繰り返す事により、寄生バイポーラトランジスタ１０９からＰウェル１１１へと正孔が放出されることによりＰウェル１１１の電位が上昇し、寄生バイポーラトランジスタ１１２からＮウェル１１４へと電子が放出されることによりＮウェル１１４の電位が低下し、ついには、ＰウェルＮウェル間が逆バイアス状態から順バイアス状態へとなり、大電流が第１の内部電源電圧ＶＩＮＴから接地電位ＶＳＳへと流れるようになる。
【００１７】
以上では、第２の内部電源発生回路１０２であるＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路でのラッチアップ現象を説明したが、このラッチアップ現象は、ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路内でのみ起こり得るものではない。
【００１８】
例えば、図１２に示すように、第２の内部回路１０４内にトランスファーゲート回路１１５が設けられ、第２の内部電源電圧ＶＰＬが供給されている場合においても、第２の内部電源電圧ＶＰＬが第１の内部電源電圧ＶＩＮＴより大きくなることに起因して、このトランスファーゲート回路１１５内においてラッチアップ現象の生じる可能性がある。トランスファーゲート回路１１５内に存在する寄生素子を図示すると図１５と同様になり、上記のＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路内でのラッチアップ現象と同様の機構により、ラッチアップ現象が発生し得るのである。
【００１９】
また、図１２では、第２の内部電源発生回路１０２がＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路である場合を図示したが、もし、第２の内部電源発生回路１０２が、ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路のようにＰチャネルＭＯＳトランジスタを含む回路ではなく、ＰチャネルＭＯＳトランジスタを含まない回路であった場合、特に、ラッチアップ現象が生じやすくなる。
【００２０】
一般に、入力電源電圧を基板電位とするＰチャネルＭＯＳトランジスタには、入力電源電圧の立ち下げの際に放電する二つのパスが存在する。その二つのパスとは、一つは、ＰチャネルＭＯＳトランジスタとしてのパスであり、もう一つは、ＰチャネルＭＯＳトランジスタ内のＮウェルとＰ＋拡散層から寄生的に形成されるＮウェルＰ＋ダイオードとしてのパスである。ＰチャネルＭＯＳトランジスタにおいては、入力電源電圧が立ち下げられると、これらの二つのパスよりキャリアが放電され、出力電源電圧が低下する。
【００２１】
よって、第２の内部電源発生回路１０２がＰチャネルＭＯＳトランジスタを含む場合、外部電源電圧ＶＣＣが立ち下げられると、第２の内部電源発生回路１０２から第１の内部電源発生回路１０１へとある程度の放電がなされ、第２の内部電源電圧ＶＰＬは、第１の内部電源電圧ＶＩＮＴからＰチャネルＭＯＳトランジスタの閾値またはＮウェルＰ＋ダイオードの閾値分高い電圧まで放電される。
【００２２】
しかし、第２の内部電源発生回路１０２がＰチャネルＭＯＳトランジスタを含まない場合、上記の二つのパスが存在しないために、第２の内部電源電圧ＶＰＬは、ＰチャネルＭＯＳトランジスタを含む場合に比較して、より高い電位で保持されることとなる。
【００２３】
これを、第２の内部電源発生回路１０２が、図４に示すＮＭＯＳジャイアントトランジスタ型内部電源発生回路である場合を例に説明する。
【００２４】
外部電源電圧ＶＣＣが立ち下げられた場合を考える。このとき、ＮＭＯＳジャイアントトランジスタ２０内にＰウェルとＮ＋拡散層とにより寄生的に形成されているＰウェルＮ＋ダイオードは、基板電位（Ｐウェルの電位）が接地電位ＶＳＳに接続されているため逆バイアス状態である。また、ＮＭＯＳジャイアントトランジスタ２０のゲート電圧である発生用固定内部電位ＶＡＡは外部電源により供給されている場合が多く、この場合、外部電源電圧ＶＣＣが立ち下げられると発生用固定内部電位ＶＡＡは接地電位ＶＳＳへと低下してしまうため、ＮＭＯＳジャイアントトランジスタ２０の動作は外部電源電圧ＶＣＣの立ち下げに伴いカットオフ領域へと入る。つまり、ＰチャネルＭＯＳトランジスタには存在するキャリア放電の二つのパスが、ＮＭＯＳジャイアントトランジスタ２０では非導通となる。この結果、第２の内部電源発生回路１０２がＮＭＯＳジャイアントトランジスタ型内部電源発生回路である場合、第２の内部電源電圧ＶＰＬは放電されることなく高い電位で保持されることとなる。
【００２５】
ここでは、第２の内部電源発生回路１０２の例としてＮＭＯＳジャイアントトランジスタ型内部電源発生回路を挙げたが、これが通常のＮチャネルＭＯＳトランジスタにより構成されている場合においても同様である。
【００２６】
このため、上述したように、第２の内部電源発生回路１０２がＰチャネルＭＯＳトランジスタを含まない場合は、ＰチャネルＭＯＳトランジスタを含む場合に比較して、外部電源電圧ＶＣＣの立ち下げの際、第２の内部電源電圧ＶＰＬが、より高い電位で保持されることとなり、その結果、第１の内部電源電圧ＶＩＮＴと第２の内部電源電圧ＶＰＬとの上下関係の逆転が、より顕著なものとなることから、ラッチアップ現象の発生する蓋然性が非常に高くなる。
【００２７】
以上においては、外部電源立ち下げ時に第２の内部電源電圧ＶＰＬが第１の内部電源電圧ＶＩＮＴより高くなることにより生じるラッチアップ現象について説明したが、これと同様の機構により、外部電源立ち下げ時に第１の内部電源電圧ＶＩＮＴが外部電源電圧ＶＣＣより高くなることによっても、第１の内部電源発生回路１０１または第１の内部回路１０３においてラッチアップ現象が発生する可能性がある。
【００２８】
以上のような背景から、本発明は、外部電源電圧の立ち下げに伴い、第１の内部電源電圧より生成される第２の内部電源電圧を放電により降圧し、その後の外部電源電圧の再投入時に安定的に動作する半導体集積回路を提供することを目的とする。
【００２９】
また、本発明は、外部電源電圧の立ち下げに伴い、外部電源電圧により生成される内部電源電圧を放電により降圧し、その後の外部電源電圧の再投入時に安定的に動作する半導体集積回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、前記第２の内部電源発生回路に接続され、かつ、前記外部電源電圧が供給され、前記外部電源電圧の立ち下げに伴い、前記第２の内部電源電圧を放電により降圧する内部電源放電回路とを具備することを特徴としている。
【００３１】
また、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、ドレインに前記第２の内部電源電圧が供給され、基板、ゲートおよびソースに前記外部電源電圧が供給されるＰチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴としている。
【００３２】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、ソース、ドレインおよびゲートに前記第２の内部電源電圧が供給され、基板電位として前記外部電源電圧が供給されるＰチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴としている。
【００３３】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、Ｐ型拡散層に前記第２の内部電源電圧が供給され、Ｎ型拡散層に前記外部電源電圧が供給されるＰＮダイオードを有する内部電源放電回路とを具備することを特徴としている。
【００３４】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、ドレインに前記第２の内部電源電圧が供給され、基板およびソースの電位が接地電位とされ、前記外部電源電圧の供給開始時から前記第２の内部電源発生回路の動作開始時までの間で前記外部電源電圧がゲートに供給されるＮチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴としている。
【００３５】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い内部電源電圧を生成する内部電源発生回路と、この内部電源発生回路から前記内部電源電圧が供給される内部回路と、前記内部電源発生回路に接続され、前記外部電源電圧の立ち下げに伴い、前記内部電源電圧を放電により降圧する内部電源放電回路とを具備することを特徴としている。
【００３６】
【発明の実施の形態】
（第１の実施の形態）
以下に、本発明に係る半導体集積回路についての第１の実施の形態を図１を参照して説明する。
【００３７】
本実施の形態に係る半導体集積回路の構成を図１に示す。
【００３８】
第１の内部電源発生回路１および第２の内部電源発生回路２が直列に接続されており、第１の内部電源発生回路１は、外部電源電圧ＶＣＣを電源電圧として、外部電源電圧ＶＣＣよりも低い第１の内部電源電圧ＶＩＮＴを生成し、第２の内部電源発生回路２は、第１の内部電源電圧ＶＩＮＴを電源電圧として、第１の内部電源電圧ＶＩＮＴよりも低い第２の内部電源電圧ＶＰＬを生成するようになっている。そして、第１の内部電源電圧ＶＩＮＴは第１の内部回路３へ、第２の内部電源電圧ＶＰＬは第２の内部回路４へと、それぞれ、供給されるようになっている。
【００３９】
第１の内部回路３としては、第１の内部電源電圧ＶＩＮＴをソースとした、ＮＡＮＤ、ＮＯＲ等の論理演算を行うロジック回路等が例に挙げられる。また、第２の内部回路４として、ここではトランスファーゲート回路５を含むものを例示している。トランスファーゲート回路５とは、基板電位を第１の内部電源電圧ＶＩＮＴとしたＰチャネルＭＯＳトランジスタ６と、基板電位を接地電位ＶＳＳとしたＮチャネルＭＯＳトランジスタ７とを並列に接続した回路である。
【００４０】
また、第２の内部電源発生回路２の出力側には、第２の内部電源電圧ＶＰＬと負の内部基板電位ＶＢＢとの間に寄生容量Ｃｐ１が形成されている。このような負の内部基板電位ＶＢＢが存在する場合、外部電源投入後のある一定時間において負の内部基板電位ＶＢＢを接地電位ＶＳＳに短絡する短絡回路８を設けると、この半導体集積回路の外部電源投入後の立ち上げ動作をより安定的に行うことができる。外部電源が投入されると、負の内部基板電位ＶＢＢは、一度、短絡回路８により接地電位ＶＳＳに戻される。このため、所望する内部電圧の立ち上げシーケンスに沿って、負の内部基板電位ＶＢＢを接地電位ＶＳＳより立ち上げることができる。この短絡回路８は、例えば、外部電源投入後の一定期間印加されるゲート電圧ＶＳＣにより駆動するＮチャネルＭＯＳトランジスタ９により構成される。
【００４１】
更に、第２の内部電源発生回路２の出力側には、内部電源放電回路１０として、ドレインが第２の内部電源発生回路２の出力端に接続され、基板、ソースおよびゲートが外部電源の入力端に接続された、ＰチャネルＭＯＳトランジスタ１１が設けられている。
【００４２】
ここでの第１および第２の内部電源発生回路としては、例えば、ＰＭＯＳフィードバック型内部電源発生回路、ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路、ＮＭＯＳジャイアントトランジスタ型内部電源発生回路などが考えられる。以下、これらの内部電源発生回路を順に説明する。
【００４３】
まず、図２を用いて、ＰＭＯＳフィードバック型内部電源発生回路について説明する。ＰＭＯＳフィードバック型内部電源発生回路は、内部回路の消費電流の変動の影響を受けにくく、安定した内部電源電圧を発生させることができる点に特徴を有する。
【００４４】
ＰチャネルＭＯＳトランジスタ１２は、ソースに入力電源電圧ＶＩＮ（外部電源電圧ＶＣＣ、または、第１の内部電源電圧ＶＩＮＴ）が、ゲートには差動増幅回路１３の出力側が、ドレインには出力電源電圧ＶＯＵＴ（第１の内部電源電圧ＶＩＮＴ、または、第２の内部電源電圧ＶＰＬ）の出力端子が各々接続されている。
【００４５】
また、差動増幅回路１３の反転入力に入力される基準電位ＶＲＥＦ１は、所望する出力電源電圧ＶＯＵＴを抵抗１４および１５により抵抗分圧した電位に設定されており、非反転入力には、出力電源電圧ＶＯＵＴを抵抗１４および１５により抵抗分圧した電位が入力されるようになっている。
【００４６】
このため、内部回路の消費電流が増加し出力電源電圧ＶＯＵＴが低下した際には、ＰチャネルＭＯＳトランジスタ１２のゲートに印加される差動増幅回路１３の出力電圧が低下し、ＰチャネルＭＯＳトランジスタ１２の駆動能力が増加することで、出力電源電圧ＶＯＵＴの低下が補償される。また、逆に、出力電源電圧ＶＯＵＴが増加した際には、ＰチャネルＭＯＳトランジスタ１２のゲート電圧が高くなり、ＰチャネルＭＯＳトランジスタ１２の駆動能力が低下することで、出力電源電圧ＶＯＵＴの上昇が制限される。このように、出力電源電圧ＶＯＵＴの変動に応じて、差動増幅回路１３が反転入力−非反転入力間の差電圧を極力小さくするようにＰチャネルＭＯＳトランジスタ１２のゲートを制御するため、出力電源電圧ＶＯＵＴを安定的に供給することができる。
【００４７】
次に、図３を用いて、ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路について説明する。このＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路は、何らかの原因で内部電位が上昇した場合に、その上昇した内部電位を設定電位まで引き戻すための電流パスや消費電流が小さいことを特徴とした、不感帯を有する内部電源発生回路である。
【００４８】
入力電源電圧ＶＩＮ（外部電源電圧ＶＣＣ、または、第１の内部電源電圧ＶＩＮＴ）をソースおよび基板電位とするＰチャネルＭＯＳトランジスタ１６と、接地電位ＶＳＳをソースおよび基板電位とするＮチャネルＭＯＳトランジスタ１７とが直列に配列されており、これらのトランジスタのドレインは出力電源電圧ＶＯＵＴ（第１の内部電源電圧ＶＩＮＴ、または、第２の内部電源電圧ＶＰＬ）の出力端子へと接続されている。
【００４９】
ＰチャネルＭＯＳトランジスタ１６およびＮチャネルＭＯＳトランジスタ１７の各々のゲートには、差動増幅回路１８、１９の出力側が接続されており、これら差動増幅回路１８、１９の非反転入力には、出力電源電圧ＶＯＵＴが入力されるようになっている。
【００５０】
ＰチャネルＭＯＳトランジスタ１６に接続された差動増幅回路１８の反転入力には、出力電源電圧ＶＯＵＴの所望する不感帯の下限値に等しい基準電位ＶＲＥＦ２が入力されており、ＮチャネルＭＯＳトランジスタ１７に接続された差動増幅回路１９の反転入力には、出力電源電圧ＶＯＵＴの所望する不感帯の上限値に等しい基準電位ＶＲＥＦ３が入力されている。
【００５１】
このため、出力電源電圧ＶＯＵＴが低下し、不感帯の下限値であるＶＲＥＦ２に達した際には、ＰチャネルＭＯＳトランジスタ１６のゲートに印加される差動増幅回路１８の出力電圧が低下し、ＰチャネルＭＯＳトランジスタ１６の駆動能力が増加することで、入力電源電圧ＶＩＮからＰチャネルＭＯＳトランジスタ１６を通して出力電源電圧ＶＯＵＴが充電され、その低下が補償される。また、出力電源電圧ＶＯＵＴが帯域幅の上限値であるＶＲＥＦ３に達した際には、ＮチャネルＭＯＳトランジスタ１７のゲートに印加される差動増幅回路１９の出力電圧が上昇し、ＮチャネルＭＯＳトランジスタ１７の駆動能力が増加することで、接地電位ＶＳＳへとＮチャネルＭＯＳトランジスタ１７を通して出力電源電圧ＶＯＵＴが放電され、その上昇が制限される。このように、ＰチャネルＭＯＳトランジスタ１６による充電とＮチャネルＭＯＳトランジスタ１７による放電とにより、出力電源電圧ＶＯＵＴは、上限値をＶＲＥＦ３に、下限値をＶＲＥＦ２とした不感帯内に収まるように制御されることとなる。
【００５２】
また、ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路は、基準電位ＶＲＥＦ２もしくはＶＲＥＦ３に出力電源電圧ＶＯＵＴが近づいたときにのみ、充電または放電を行うため、例えば、出力電源電圧ＶＯＵＴが内部回路内のＭＯＳトランジスタのゲート電圧に主に用いられるときなど、出力電源電圧ＶＯＵＴが安定している状態では、充電・放電による電流消費が少なく、全体として消費電力を抑えることができる。
【００５３】
次に、図４を用いて、ＮＭＯＳジャイアントトランジスタ型内部電源発生回路について説明する。このＮＭＯＳジャイアントトランジスタ型内部電源発生回路は入力電源電圧ＶＩＮ（外部電源電圧ＶＣＣ、または、第１の内部電源電圧ＶＩＮＴ）が低下しても、比較的大きい出力電流を出力できる。
【００５４】
構成は通常のＮチャネルＭＯＳトランジスタと略同じであるが、その大きさが異なり、ＮＭＯＳジャイアントトランジスタ２０は通常のＮチャネルＭＯＳトランジスタと比較し、そのチャネル幅が非常に大きい。一般的に、ドレイン電流とチャネル幅は比例することから、広いチャネル幅により大電流を得ることが可能となっている。
【００５５】
次に、上記のような内部電源発生回路を第１および第２の内部電源発生回路とした半導体集積回路が、外部電源電圧ＶＣＣの立ち下げの際どのように動作するかを、時間の経過に従った各電源電圧の推移を示した図５を用いて説明する。
【００５６】
外部電源電圧ＶＣＣが立ち下げられると、外部電源電圧ＶＣＣが接地電位ＶＳＳまで至る一方、第１の内部電源電圧ＶＩＮＴは、接地電位ＶＳＳに比較して高い電位に落ち着き、第２の内部電源電圧ＶＰＬは、第１の内部電源電圧ＶＩＮＴより更に高い電位に落ち着こうとする。すなわち、外部電源電圧ＶＣＣの立ち下げに伴い、外部電源電圧ＶＣＣが印加されていた状態での第１の内部電源電圧ＶＩＮＴと第２の内部電源電圧ＶＰＬとの上下関係が逆転しようとする。
【００５７】
しかし、この際、第２の内部電源電圧ＶＰＬが外部電源電圧ＶＣＣより一定以上高くなると、内部電源放電回路１０により第２の内部電源発生回路２の出力端と外部電源の入力端とが短絡され、第２の内部電源電圧ＶＰＬが放電により降圧される。このようにして、図１３に示す従来の半導体集積回路における外部電源立ち下げ後の各内部電源電圧の推移と比較して、本実施の形態では、図５に示すように、ラッチアップ現象が起こらない程度まで、上記の第１の内部電源電圧ＶＩＮＴと第２の内部電源電圧ＶＰＬとの上下関係の逆転が効果的に防止または緩和される。
【００５８】
以下、内部電源放電回路１０により、どのように、外部電源電圧ＶＣＣの立ち下げに伴い第２の内部電源電圧ＶＰＬが放電されるのか、外部電源電圧ＶＣＣの立ち下げの際の内部電源放電回路１０の動作に着目して説明する。
【００５９】
図６は、第１の実施の形態における内部電源放電回路１０であるＰチャネルＭＯＳトランジスタ１１内に存在する寄生素子を図示したものである。Ｐ型基板２１内のＮウェル２２内にＰ型のドレイン層２３およびソース層２４が設けられており、これらＮウェル２２とＰ＋の拡散層（ドレイン層２３およびソース層２４）により２つのＮウェルＰ＋ダイオード２５、２６が寄生的に形成されている。ここで、外部電源電圧ＶＣＣが立ち下げられ、第２の内部電源電圧ＶＰＬが外部電源電圧ＶＣＣより一定以上高くなると、ＰチャネルＭＯＳトランジスタ１１が駆動される（図６中のＰ１）とともに、Ｎウェル２２とＰ＋のドレイン層２３とからなるＮウェルＰ＋ダイオード２５が順バイアス状態となる（図６中のＰ２）。この結果、これらの二つのパスを通じて、第２の内部電源電圧ＶＰＬから外部電源電圧ＶＣＣへと放電がなされ、第２の内部電源電圧ＶＰＬが、ＰチャネルＭＯＳトランジスタ１１の閾値またはＰチャネルＭＯＳトランジスタ１１内のＮウェルＰ＋ダイオード２５の閾値のうち、どちらか低い方の電位近くまで放電される。
【００６０】
外部電源電圧ＶＣＣの再投入時の際には、短絡回路８により、負の内部基板電位ＶＢＢの短絡がなされ、負の内部基板電位ＶＢＢと寄生容量Ｃｐ１を形成している第２の内部電源電圧ＶＰＬがカップリングにより上昇する。しかし、この場合においても、外部電源電圧ＶＣＣの立ち下げの際に内部電源放電回路１０により第２の内部電源電圧ＶＰＬが放電されていることから、第２の内部電源発生回路２、および、第２の内部電源電圧ＶＰＬが供給されているトランスファーゲート回路５などのレイアウトパターンにおいて、ラッチアップ現象の発生が起こりにくく、外部電源電圧ＶＣＣの再投入時に、安定的に半導体集積回路を動作させることができる。
【００６１】
また、本実施の形態においては、内部電源放電回路１０をＭＯＳトランジスタにより構成している。そのため、例えば、製品の試作段階で、初めて、内部電源電圧の上下関係の逆転に起因したラッチアップ現象などの不具合の発生が確認された場合、回路構成に使用されていない予備のＭＯＳトランジスタへの配線の追加のみで、本実施の形態に係る内部電源放電回路１０を容易に設けることができ、その不具合を解消することができる。これは、マスクパターンを作り直す場合に比較して簡便であり、内部電源放電回路１０にＭＯＳトランジスタを用いている利点の一つである。
【００６２】
なお、本実施の形態においては、第２の内部電源発生回路２の出力端に内部電源放電回路１０が設けられたものを示したが、この内部電源発生回路１０は第１の内部電源発生回路１の出力端に設けられてもよい。また、本実施の形態のように第１の内部電源発生回路１と第２の内部電源発生回路２とを直列に接続した場合ではなく、内部電源発生回路が第１の内部電源発生回路１のみにより構成され、この第１の内部電源発生回路１の出力端に内部電源放電回路１０が設けられた場合でもよい。この場合、外部電源電圧ＶＣＣが立ち下げられ、第１の内部電源電圧ＶＩＮＴが外部電源電圧ＶＣＣより一定以上高くなると、内部電源放電回路１０により第１の内部電源発生回路１の出力端と外部電源の入力端とが短絡され、第１の内部電源電圧ＶＩＮＴが放電により降圧される。これにより、外部電源電圧と第１の内部電源電圧ＶＩＮＴとの上下関係の逆転により発生する外部電源再投入時のラッチアップ現象の発生を未然に防止することができる。
【００６３】
また、本実施の形態において得られる効果は、第１もしくは第２の内部電源発生回路の構成を問わず、得ることが可能である。
【００６４】
更に、本実施の形態においては、２つの内部電源発生回路を直列に接続したものを示したが、この直列に接続される内部電源発生回路の数も２つに限られず、より多数でも構わない。その際、第１の内部電源発生回路１に直列に接続された他の内部電源発生回路の出力端に、各々、内部電源放電回路１０を接続すれば、同様の効果が得られる。
（第２の実施の形態）
以下に、本発明に係る半導体集積回路についての第２の実施の形態を図７を参照しながら説明する。なお、本実施の形態に係る半導体集積回路は、第２の内部電源電圧ＶＰＬを放電する内部電源放電回路１０の構成が第１の実施の形態における構成とは異なる点以外は、第１の実施の形態において図１を参照しながら説明したものと同一であるので、ここでは、その説明を省略する。
【００６５】
本実施形態における半導体集積回路の構成を図７に示す。図１の第１の実施の形態に係る半導体集積回路の各部と同一部分は同一符号で示している。
【００６６】
第２の内部電源発生回路２の出力側に接続されている内部電源放電回路１０が、ソース、ドレインおよびゲートが第２の内部電源発生回路２の出力端に接続され、外部電源電圧ＶＣＣを基板電位としたＰチャネルＭＯＳトランジスタ２７により構成されている。
【００６７】
図８は、本実施の形態における内部電源放電回路１０であるＰチャネルＭＯＳトランジスタ２７内に存在する寄生素子を図示したものである。Ｐ型基板２８内のＮウェル２９内にＰ型のドレイン層３０およびソース層３１が設けられており、これらＮウェルとＰ＋の拡散層（ドレイン層３０およびソース層３１）によりＮウェルＰ＋ダイオード３２および３３が寄生的に形成されている。ここで、外部電源電圧ＶＣＣが立ち下げられ、第２の内部電源電圧ＶＰＬが外部電源電圧ＶＣＣより一定以上高くなると、２つのＮウェルＰ＋ダイオード３２、３３が順バイアス状態となる（図８中のＰ３およびＰ４）。この結果、これらの二つのパスを通じて、第２の内部電源電圧ＶＰＬから外部電源電圧ＶＣＣへと放電がなされ、第２の内部電源電圧ＶＰＬが、ＮウェルＰ＋ダイオード３２、３３の閾値程度まで放電される。この結果、第１の実施の形態同様、内部電源電圧間の上下関係の逆転が緩和され、ラッチアップ現象の発生を未然に防止することができる。
【００６８】
また、本実施の形態においても、第１の実施の形態同様、内部電源放電回路１０をＭＯＳトランジスタにより構成しているため、ラッチアップ現象などの不具合が確認された時点で、予備のＭＯＳトランジスタに配線を施すことで、内部電源放電回路１０を容易に設けることができる。
【００６９】
なお、本実施の形態においては、第２の内部電源発生回路２の出力端に内部電源放電回路１０が設けられたものを示したが、第１の実施の形態同様、この内部電源発生回路１０は第１の内部電源発生回路１の出力端に設けられてもよい。また、本実施の形態のように第１の内部電源発生回路１と第２の内部電源発生回路２とを直列に接続した場合ではなく、内部電源発生回路が第１の内部電源発生回路１のみにより構成され、この第１の内部電源発生回路１の出力端に内部電源発生回路１０が設けられた場合でもよい。
【００７０】
また、本実施の形態においては、ＰチャネルＭＯＳトランジスタ２７のゲート電位を第２の内部電源電圧ＶＰＬに接続したものを例示したが、このゲートの接続は、必ずしも必要なものではない。放電により第２の内部電源電圧ＶＰＬが放電されるには、ＰチャネルＭＯＳトランジスタ２７内のＮウェルＰ＋ダイオード３２、３３のうちのどちらか一方が順バイアス状態になれば良く、そのためには、ソースもしくはドレインの少なくとも一方の電位が第２の内部電源電圧ＶＰＬに接続され、基板電位が外部電源電圧ＶＣＣに接続されていれば足りる。
【００７１】
更に、本実施の形態において得られる効果は、第１の実施の形態同様、第１もしくは第２の内部電源発生回路の構成を問わず、得ることが可能である。
【００７２】
更にまた、本実施の形態においても、第１の実施の形態同様、直列に接続された内部電源発生回路の数は２つに限られず、より多数でも構わない。その際、第１の内部電源発生回路１に直列に接続された他の内部電源発生回路の出力端に、各々、内部電源放電回路１０を接続すれば、同様の効果が得られる。
（第３の実施の形態）
以下に、本発明に係る半導体集積回路についての第３の実施の形態を説明する。なお、本実施の形態に係る半導体集積回路は、第２の実施の形態同様、内部電源放電回路１０の構成が第１の実施の形態における構成とは異なる点以外は、第１の実施の形態において図１を参照しながら説明したものと同一であるので、ここでは、その説明を省略する。
【００７３】
本実施形態における半導体集積回路の構成を図９に示す。図１の第１の実施の形態に係る半導体集積回路の各部と同一部分は同一符号で示している。
【００７４】
第２の内部電源発生回路２の出力側に接続されている内部電源放電回路１０が、Ｐ型拡散層が第２の内部電源発生回路２の出力端に接続され、Ｎ型拡散層が外部電源の入力端に接続されたＰＮダイオード３４により構成されている。
【００７５】
外部電源電圧ＶＣＣ立ち下げ後、第２の内部電源電圧ＶＰＬが外部電源電圧ＶＣＣより一定以上高くなると、このＰＮダイオード３４が順バイアス状態となる。すると、第２の内部電源電圧ＶＰＬから外部電源電圧ＶＣＣへとキャリアが拡散し、第２の内部電源電圧ＶＰＬがＰＮダイオード３４の閾値程度まで放電される。この結果、第１および第２の実施の形態同様、本実施の形態の半導体集積回路では、内部電源電圧間の上下関係の逆転が緩和され、ラッチアップ現象の発生を未然に防止することができる。
【００７６】
なお、本実施の形態においては、第２の内部電源発生回路２の出力端に内部電源放電回路１０が設けられたものを示したが、第１および第２の実施の形態同様、この内部電源発生回路１０は第１の内部電源発生回路１の出力端に設けられてもよい。また、本実施の形態のように第１の内部電源発生回路１と第２の内部電源発生回路２とを直列に接続した場合ではなく、内部電源発生回路が第１の内部電源発生回路１のみにより構成され、この第１の内部電源発生回路１の出力端に内部電源発生回路１０が設けられた場合でもよい。
【００７７】
また、以上の本実施の形態において得られる効果は、第１および第２の実施の形態同様、第１もしくは第２の内部電源発生回路の構成を問わず、得ることが可能である。
【００７８】
更に、本実施の形態においても、第１および第２の実施の形態同様、直列に接続された内部電源発生回路の数は２つに限られず、より多数でも構わない。その際、第１の内部電源発生回路１に直列に接続された他の内部電源発生回路の出力端に、各々、内部電源放電回路１０を接続すれば、同様の効果が得られる。
（第４の実施の形態）
以下に、本発明に係る半導体集積回路についての第４の実施の形態を説明する。なお、本実施の形態に係る半導体集積回路は、第２および第３の実施の形態同様、内部電源放電回路１０の構成が第１の実施の形態における構成とは異なる点以外は、第１の実施の形態において図１を参照しながら説明したものと同一であるので、ここでは、その説明を省略する。
【００７９】
本実施形態における半導体集積回路の構成を図１０に示す。図１の第１の実施の形態に係る半導体集積回路の各部と同一部分は同一符号で示している。
【００８０】
第２の内部電源発生回路２の出力側に接続されている内部電源放電回路１０が、ソースおよび基板電位が接地電位ＶＳＳに接続され、ドレインが第２の内部電源発生回路２の出力端に接続されたＮチャネルＭＯＳトランジスタ３５により構成されている。ここで、ＮチャネルＭＯＳトランジスタ３５のゲートにはゲート電圧ＩＮが印加されている。このゲート電圧ＩＮは、外部電源の投入時（図１１中の時刻Ｔ３）から第２の内部電源発生回路２の動作開始時（図１１中の時刻Ｔ４）までの間で外部電源電圧ＶＣＣと同電位となり、それ以外の時間においては接地電位ＶＳＳとなる信号である。
【００８１】
図１１は、本実施の形態に係る半導体集積回路における、外部電源電圧立ち下げ後の各内部電源電圧の推移を示したものである。
【００８２】
外部電源の立ち下げに伴い、第１の内部電源電圧ＶＩＮＴと第２の内部電源電圧ＶＰＬとの上下関係が逆転する。しかし、時刻Ｔ３に外部電源が再投入されると、時刻Ｔ５にゲート電圧ＩＮが外部電源電圧ＶＣＣとなりＮチャネルＭＯＳトランジスタ３５が動作し、このＮチャネルＭＯＳトランジスタ３５を介して第２の内部電源電圧ＶＰＬが接地電位ＶＳＳへと短絡される。これにより、時刻Ｔ５以降、第２の内部電源電圧ＶＰＬが放電により接地電位ＶＳＳまで低下することで、内部電源電圧間の上下関係の逆転が解消され、ラッチアップ現象の発生を未然に防止することができる。
【００８３】
また、本実施の形態においても、第１の実施の形態同様、内部電源放電回路１０をＭＯＳトランジスタにより構成しているため、ラッチアップ現象などの不具合が確認された時点で、予備のＭＯＳトランジスタに配線を施すことで、内部電源放電回路１０を容易に設けることができる。
【００８４】
なお、ゲート電圧ＩＮは、外部電源の投入時（図１１中の時刻Ｔ３）から第２の内部電源発生回路２の動作開始時（図１１中の時刻Ｔ４）までの間、常に外部電源電圧ＶＣＣとなっている必要はない。少なくとも、ＮチャネルＭＯＳトランジスタ３５が駆動し、第２内部電源電圧ＶＰＬが接地電位ＶＳＳへの短絡によりラッチアップ現象が発生しない程度に低下するまでの時間、ゲート電圧ＩＮは外部電源電圧ＶＣＣとなっていればよい。
【００８５】
また、本実施の形態においては、第２の内部電源発生回路２の出力端に内部電源放電回路１０が設けられたものを示したが、第１乃至３の実施の形態同様、この内部電源発生回路１０は第１の内部電源発生回路１の出力端に設けられてもよい。また、本実施の形態のように第１の内部電源発生回路１と第２の内部電源発生回路２とを直列に接続した場合ではなく、内部電源発生回路が第１の内部電源発生回路１のみにより構成され、この第１の内部電源発生回路１の出力端に内部電源発生回路１０が設けられた場合でもよい。
【００８６】
更に、以上の本実施の形態において得られる効果は、第１乃至３の実施の形態同様、第１もしくは第２の内部電源発生回路の構成を問わず、得ることが可能である。
【００８７】
更にまた、本実施の形態においても、第１乃至３の実施の形態同様、直列に接続された内部電源発生回路の数は２つに限られず、より多数でも構わない。その際、第１の内部電源発生回路１に直列に接続された他の内部電源発生回路の出力端に、各々、内部電源放電回路１０を接続すれば、同様の効果が得られる。
【００８８】
本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。例えば、第１乃至４の実施の形態においては、内部電源回路の出力端と外部電源の入力端とを短絡することにより、内部電源電圧を放電により降圧しているが、他の手段により内部電源電圧を放電しても構わない。外部電源の立ち下げから後の再投入時までの間において内部電源電圧をラッチアップ現象が発生しない程度まで放電により降圧すればよい。
【００８９】
以上、詳述したように、本発明に係る半導体集積回路の特徴をまとめると以下の通りになる。
【００９０】
本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、前記第２の内部電源発生回路に接続され、かつ、前記外部電源電圧が供給され、前記外部電源電圧の立ち下げに伴い、前記第２の内部電源電圧を放電により降圧する内部電源放電回路とを具備することを特徴としている。
【００９１】
また、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、ドレインに前記第２の内部電源電圧が供給され、基板、ゲートおよびソースに前記外部電源電圧が供給されるＰチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴としている。
【００９２】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、ソース、ドレインおよびゲートに前記第２の内部電源電圧が供給され、基板電位として前記外部電源電圧が供給されるＰチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴としている。
【００９３】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、Ｐ型拡散層に前記第２の内部電源電圧が供給され、Ｎ型拡散層に前記外部電源電圧が供給されるＰＮダイオードを有する内部電源放電回路とを具備することを特徴としている。
【００９４】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い第１の内部電源電圧を生成する第１の内部電源発生回路と、この第１の内部電源発生回路から前記第１の内部電源電圧が供給される第１の内部回路と、前記第１の内部電源発生回路から前記第１の内部電源電圧が供給され、前記第１の内部電源電圧よりも低い第２の内部電源電圧を生成する第２の内部電源発生回路と、この第２の内部電源発生回路から前記第２の内部電源電圧が供給される第２の内部回路と、ドレインに前記第２の内部電源電圧が供給され、基板およびソースの電位が接地電位とされ、前記外部電源電圧の供給開始時から前記第２の内部電源発生回路の動作開始時までの間で前記外部電源電圧がゲートに供給されるＮチャネルＭＯＳトランジスタを有する内部電源放電回路とを具備することを特徴としている。
【００９５】
更に、本発明に係る半導体集積回路は、前記第１および第２の内部電源発生回路のうち、少なくとも一方が、ＮＭＯＳジャイアントトランジスタ型内部電源発生回路であることを特徴としている。
【００９６】
更に、本発明に係る半導体集積回路は、前記第１および第２の内部電源発生回路のうち、少なくとも一方が、ＰＭＯＳフィードバック型内部電源発生回路であることを特徴としている。
【００９７】
更に、本発明に係る半導体集積回路は、前記第１および第２の内部電源発生回路のうち、少なくとも一方が、ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路であることを特徴としている。
【００９８】
更に、本発明に係る半導体集積回路は、前記内部電源放電回路が、前記外部電源電圧の立ち下げに伴い、前記第２の内部電源発生回路の出力端と前記外部電源の入力端とを短絡し、前記第２の内部電源電圧を放電により降圧することを特徴としている。
【００９９】
更に、本発明に係る半導体集積回路は、外部電源電圧が供給され、この外部電源電圧よりも低い内部電源電圧を生成する内部電源発生回路と、この内部電源発生回路から前記内部電源電圧が供給される内部回路と、前記内部電源発生回路に接続され、前記外部電源電圧の立ち下げに伴い、前記内部電源電圧を放電により降圧する内部電源放電回路とを具備することを特徴としている。
【０１００】
更に、本発明に係る半導体集積回路は、前記内部電源放電回路が、前記外部電源電圧の立ち下げに伴い、前記内部電源発生回路の出力端と前記外部電源の入力端とを短絡し、前記出力電源電圧を放電により降圧することを特徴としている。
【０１０１】
【発明の効果】
以上述べたように、本発明によれば、外部電源電圧の立ち下げに伴い、第１の内部電源電圧より生成される第２の内部電源電圧を放電により降圧し、その後の外部電源電圧の再投入時に安定的に動作する半導体集積回路を提供することができる。
【０１０２】
また、本発明によれば、外部電源電圧の立ち下げに伴い、外部電源電圧により生成される内部電源電圧を放電により降圧し、その後の外部電源電圧の再投入時に安定的に動作する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の構成を示す回路図。
【図２】ＰＭＯＳフィードバック型内部電源発生回路の構成を示す回路図。
【図３】ＰＭＯＳ・ＮＭＯＳプッシュプル型内部電源発生回路の構成を示す回路図。
【図４】ＮＭＯＳジャイアントトランジスタ型内部電源発生回路の構成を示す回路図。
【図５】本発明の第１の実施の形態に係る半導体集積回路における、外部電源電圧立ち下げ後の各内部電源電圧の推移を示す概略図。
【図６】本発明の第１の実施の形態に係る半導体集積回路における、内部電源放電回路であるＰチャネルＭＯＳトランジスタ内の寄生素子を示す断面図。
【図７】本発明の第２の実施の形態に係る半導体集積回路の構成を示す回路図。
【図８】本発明の第２の実施の形態に係る半導体集積回路における、内部電源放電回路であるＰチャネルＭＯＳトランジスタ内の寄生素子を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体集積回路の構成を示す回路図。
【図１０】本発明の第４の実施の形態に係る半導体集積回路の構成を示す回路図。
【図１１】本発明の第４の実施の形態に係る半導体集積回路における、外部電源電圧立ち下げ後の各内部電源電圧の推移を示す概略図。
【図１２】従来の半導体集積回路の構成を示した回路図。
【図１３】従来の半導体集積回路における、外部電源立ち下げ後の各内部電源電圧の推移を示す概略図。
【図１４】従来の半導体集積回路における、外部電源再投入時の各内部電源電圧の推移を示す概略図。
【図１５】従来の半導体集積回路において生じるラッチアップ現象の説明図。
【符号の説明】
１…第１の内部電源発生回路
２…第２の内部電源発生回路
３…第１の内部回路
４…第２の内部回路
５…トランスファーゲート回路
６、１１、１２、１６、２７…ＰチャネルＭＯＳトランジスタ
７、９、１７、３５…ＮチャネルＭＯＳトランジスタ
８…短絡回路
１０…内部電源放電回路
１３、１８、１９…差動増幅回路
１４、１５…抵抗
２０…ＮＭＯＳジャイアントトランジスタ
２１、２８…Ｐ型基板
２２、２９…Ｎウェル
２３、３０…ドレイン層
２４、３１…ソース層
２５、２６、３２、３３…ＮウェルＰ＋ダイオード
３４…ＰＮダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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