(57)【要約】【課題】回路面積を増大させることなく、半導体素子の熱暴走の防止や寄生インダクタンスの低減ができる半導体装置を提供する。【解決手段】ＧａＡｓ基板１の表面側の金属層６とＧａＡｓ基板１の裏面側の金属層２０とを接続しているビアホール４７におけるＧａＡｓ基板１１の裏面側の金属層２０側に設けられたＭＩＭキャパシタ（１４，１９，２０）と、ビアホール４７における金属層２０側の端部の側面に設けられた抵抗層１８とを、ビアホール４７と金属層２０との間に並列配置する。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板上に、各ユニット毎に半導体素子が形成されると共に、上記ユニット間にビアホールが配置され、かつ、上記半導体素子と接続された上記基板の表面側の第１の金属配線と、上記基板の裏面側の第２の金属配線とが上記ビアホールを介して接続されたマルチユニットの半導体装置において、
上記ビアホールの内部またはその上記ビアホールと上記第２の金属配線との間の少なくとも一方に、受動素子を形成したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、上記受動素子は、抵抗またはキャパシタの少なくとも一方である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、上記受動素子は、ＭＩＭキャパシタである半導体装置。
【請求項４】
請求項１に記載の半導体装置において、上記受動素子として抵抗およびＭＩＭキャパシタの両方を用いたことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、互いに隣接する上記ユニットの間の全てに上記ビアホールを少なくとも一つ設けたことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、内部または上記第２金属配線との間の少なくとも一方に受動素子が形成されている上記ビアホールと、内部および上記第２金属配線との間に上記受動素子が形成されていない上記ビアホールとを上記第１の金属配線と上記第２の金属配線との間に並列に配置したことを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置において、上記ＭＩＭキャパシタの電極を上記ビアホールの上記第２の金属配線側に形成し、このＭＩＭキャパシタの電極面積を上記ビアホールの断面積よりも大きくしたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
近年、通信方式としてパーソナルデジタルセルラー（ＰＤＣ　：　Ｐｅｒｓｏｎａｌ　ＤｉｇｉｔａｌＣｅｌｌｕｌａｒ）方式やワイヤレスＬＡＮ（Ｗｉｒｅｌｅｓｓ　Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）方式を用いる通信システムが実用化されている。これらの通信システムでは、周波数リソースを有効に利用するために四位相偏移変調（ＱＰＳＫ　：　Ｑｕａｄｒａｔｕｒｅ　Ｐｈａｓｅ　Ｓｈｉｆｔ　Ｋｅｙｉｎｇ）や直交振幅変調（ＱＡＭ　：　Ｑｕａｄｒａｔｕｒｅ　Ａｍｐｌｉｔｕｄｅ　Ｍｏｄｕｌａｔｉｏｎ）などの線形変調を用いており、使用するパワーアンプは、上記通信システムの仕様を満足する線形性を有することが必要となっている。このような線形性を有するパワーアンプの能動素子として、バイポーラトランジスタ（Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、特に、ＧａＡｓなどの化合物半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ　：　Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）を良く使用している。
【０００３】
また、上記通信システムで使用するパワーアンプの出力段は、複数のバイポーラトランジスタを並列に接続している。こうすることによって、バイポーラトランジスタのオン抵抗を低減して、バイポーラトランジスタで形成するパワーアンプの高い効率を実現して、十分な連続通話時間を実現している。
【０００４】
更に、バイポーラトランジスタを使用するパワーアンプにビアホール技術を適用することにより、接地インダクタンスを大幅に低減して、高周波特性特有の利得の劣化を回避することできる。例えば、近年では特開平８−２７９５６２号広報に記載されているように、ドライエッチング技術を用いて微細なビアホールを形成する技術が確立されている。すなわち、図１０に示すように、ＧａＡｓ基板１００上に並列接続された複数のヘテロ接合バイポーラトランジスタ（以下、ＨＢＴとする）５５間にビアホール７７を形成し、各ＨＢＴ５５の電極４４をビアホール７７を介して接地金属配線８８に接続し、より低い接地インダクタンスを実現している。
【０００５】
ところで、ＨＢＴを含むバイポーラトランジスタには、自己発熱によって熱暴走状態になるという問題がある。すなわち、複数のバイポーラトランジスタを並列接続した場合に特定のバイポーラトランジスタで熱暴走が発生すると、熱暴走したバイポーラトランジスタのコレクタ電流が増加し、このコレクタ電流が増加したバイポーラトランジスタの温度が上昇し、更に、この温度が上昇したバイポーラトランジスタのコレクタ電流が増加するという悪循環におちいる。その結果、並列接続されたバイポーラトランジスタの中の特定のバイポーラトランジスタに、電流が集中して流れる電流集中という現象が発生して、上記特定のバイポーラトランジスタが熱暴走状態になるという問題がある。そして、一度このような電流集中が発生すると、バイポーラトランジスタを並列接続しているにもかかわらず、特定のバイポーラトランジスタのみが動作するため、バイポーラトランジスタのオン抵抗が増加して効率が低下するという問題があり、許容範囲を超えた電流の流れによって熱暴走を起こしたバイポーラトランジスタが劣化するという問題がある。
【０００６】
従来は、バイポーラトランジスタ等の半導体素子の間にビアホール構造を用いれば、ビアホールを埋めている金属の熱伝導によって、バイポーラトランジスタの熱抵抗を低減でき、上記電流集中に起因する熱暴走を抑制できると考えていた。しかしながら、バイポーラトランジスタの間にビアホールを形成したときの方が、バイポーラトランジスタの間にビアホールがないときよりも熱暴走を起こし易いという現象が発生する場合があることがわかった。
【０００７】
例えば、近年では、携帯電話用パワーアンプの低コスト化のため、より小さなＨＢＴを用いてＨＢＴを複数個搭載したチップのチップサイズを縮小することが試みられており、この場合、ＨＢＴの単位エミッタ面積を通過する電流の電流密度が非常に高くなっている。そして、ＨＢＴの面積が小さくなることに起因して、放熱を行うＨＢＴの熱伝導面積が小さくなるため、ＨＢＴの熱抵抗が高くなり、ＨＢＴの間にビアホールがないときよりも熱暴走を起こし易いという現象が発生することがわかった。
【０００８】
これは、ＨＢＴの間にビアホールがない場合は、隣接するＨＢＴ間で熱のやり取りを行うことができるのに対し、ＨＢＴの間にビアホールがあるＨＢＴは、このＨＢＴの間に存在するビアホールにより隣接するＨＢＴ間が熱的に遮断されるためだと考えられている。すなわち、並列接続されたＨＢＴのひとつの温度が他のＨＢＴより高くなった場合、そのＨＢＴのみの温度が上昇し、そのＨＢＴが熱暴走状態になるためだと考えられている。このように、ＨＢＴの間にビアホールがあるときでも、熱暴走が生じる場合があることから、熱抵抗が低く熱暴走の危険が少ないと考えられてきた半導体素子間にビアホールを形成した半導体チップ、例えば、複数のＨＢＴと、互いに隣接するＨＢＴ間に形成されたビアホールとを備える通常約１ｍｍ２から１００ｍｍ２（一辺の長さが約１ｍｍから１０ｍｍ）の半導体チップに熱暴走対策が必要となっている。
【０００９】
現在、このようなＨＢＴを含むバイポーラトランジスタの熱暴走を回避する方法としては、並列接続したバイポーラトランジスタの各々のベースとバイアス電源の間に抵抗（ベースバラスト抵抗）を挿入するベースバラスト法と、バイポーラトランジスタの各々のエミッタと接地の間に抵抗（エミッタバラスト抵抗）を挿入するエミッタバラスト法の２つの方法があり、上記エミッタバラスト法として、エミッタにエピ構造としての抵抗層を挿入するという方法を一般に採用している。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記ベースバラスト法は、ベースバラスト抵抗による高周波電力の損失を防ぐため、ベースバラスト抵抗をバイパスして高周波信号をベースに与えるための容量を必要とするという問題があり、高周波信号を十分に通すために比較的大きな容量を必要とし、複数の素子を形成しているＧａＡｓ基板の大きさが倍近くになってしまうという問題がある。したがって、このベースバラスト法では、チップサイズの縮小が困難になるという問題がある。
【００１１】
また、上記エミッタバラスト法は、バイポーラトランジスタのエミッタにエピ構造としての抵抗を介在させるため、全てのバイポーラトランジスタに抵抗が介在し、熱暴走の防止を必要としないバイポーラトランジスタの利得を低下させるという問題がある。上記エミッタバラスト法では、ＧａＡｓ基板の表面側に形成した抵抗を、バイポーラトランジスタのエミッタに配線を通して接続するという方法も可能ではあるが、この場合でも、配線の寄生インダクタンスが、利得低下などの特性劣化を引き起こすという問題があり、更に、抵抗をＧａＡｓ基板の表面側に形成するため、チップ面積が増大するという問題もある。
【００１２】
尚、近年では、ＨＢＴの性能の向上によって、６０ＧＨｚなどのミリ波への応用がなされるようになってきている。この場合、配線による寄生インダクタンスを大幅に低減したビアホール自体のインダクタンスが、利得を低下させる等の高周波特性特有の劣化を引き起こすという問題がある。そして、このビアホールのインダクタンスによる利得の低下を回避する方法の一つとして、エミッタにオープンスタブをつけ、エミッタ−接地間を高周波的に短絡して接地インダクタンスの悪影響をなくす方法がある。しかしながら、この方法でも、オープンスタブをＧａＡｓ基板の表面側に形成するため、チップ面積が増大するという問題がある。
【００１３】
そこで、本発明の目的は、回路面積を増大させることなく、半導体素子の熱暴走の防止や寄生インダクタンスの低減ができる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、基板上に、各ユニット毎に半導体素子が形成されると共に、上記ユニット間にビアホールが配置され、かつ、上記半導体素子と接続された上記基板の表面側の第１の金属配線と、上記基板の裏面側の第２の金属配線とが上記ビアホールを介して接続されたマルチユニットの半導体装置において、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に、受動素子を形成したことを特徴としている。
【００１５】
尚、この明細書においては、内部または上記第２金属配線との間の少なくとも一方に受動素子を形成した上記ビアホールは、半導体装置が有するビアホールのうちに少なくとも一つあれば良い。
【００１６】
また、この明細書において、ビアホールの定義とは、上記基板の表面側の第１の金属配線と、上記基板の裏面側の第２の金属配線とを接続している金属体部分のことをいう。すなわち、この明細書では、ビアホールとして、基板に空けられた接続孔をビアホールというのではなく、基板に空けられた接続孔に埋め込まれた金属体を含む上記基板の表面側の第１の金属配線から上記基板の裏面側の第２の金属配線まで延びる金属体部分全体をビアホールという。
【００１７】
また、この明細書では、例えば受動素子がキャパシタである場合、「ビアホールと第２の金属配線との間に受動素子を形成する」は、ビアホールの第２の配線側の端部がキャパシタの電極等のキャパシタの一部を構成している場合や、または、ビアホールの端面と結合している結合面を含んだ上記第２の金属配線の内部にキャパシタを形成する場合等を記述しているものとする。
【００１８】
本発明の半導体装置によれば、上記受動素子として例えば抵抗を、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成することにより、不純物拡散層の分布抵抗を大きくすることができる。したがって、上記半導体素子に流れる電流を均一化して半導体素子の熱暴走を抑制できるので、半導体素子の劣化を回避することができる。また、上記受動素子として例えばキャパシタを、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成することにより、ビアホールの寄生インダクタンスの影響をなくすようにビアホールのインピーダンスを小さくすることができる。したがって、半導体装置の利得を向上させることができる。また、上記受動素子として例えば抵抗とキャパシタの両方を、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成することにより、上記半導体素子に流れる電流を均一化して半導体素子の熱暴走を防止し、かつ、ビアホールの寄生インダクタンスを低減することができる。したがって、半導体素子の熱暴走の防止や寄生インダクタンスの低減ができる。
【００１９】
また、本発明の半導体装置によれば、上記受動素子が、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成されるので、従来の受動素子を半導体装置の基板表面に形成する場合と比較して、半導体装置の回路面積を小さくすることができる。
【００２０】
また、１実施形態の半導体装置は、上記受動素子として、抵抗またはキャパシタの少なくとも一方を用いている。
【００２１】
上記実施形態によれば、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成される受動素子として抵抗を用いた場合、不純物拡散層の分布抵抗を大きくする役割を果たす。したがって、上記半導体素子に流れる電流を均一化して、上記半導体素子の熱暴走を抑制することができる。また、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成される受動素子としてキャパシタを用いた場合、所定の周波数で上記ビアホールの寄生インダクタンスと直列共振を起こして、上記ビアホールのインピーダンスを小さくする。したがって、この周波数近傍で半導体装置の利得を大きく向上させることができる。また、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成される受動素子として抵抗とキャパシタの両方を用いた場合、上記半導体素子に流れる電流を均一化して上記半導体素子の熱暴走を抑制すると共に、所定の周波数で上記ビアホールのインピーダンスを小さくして、この周波数近傍で半導体装置の利得を大きく向上させることができる。
【００２２】
また、１実施形態の半導体装置は、上記受動素子として、ＭＩＭキャパシタを用いている。
【００２３】
上記実施形態によれば、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成される受動素子としてＭＩＭキャパシタを用いた場合、所定の周波数で上記ビアホールの寄生インダクタンスと直列共振を起こして、上記ビアホールのインピーダンスを小さくする。したがって、この周波数近傍で半導体装置の利得を大きく向上させることができる。さらに、ＭＩＭキャパシタは、上記ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成し易いので、簡単安価に半導体装置の利得を向上できる。
【００２４】
また、１実施形態の半導体装置は、上記受動素子として抵抗およびＭＩＭキャパシタの両方を用いたことを特徴としている。
【００２５】
上記実施形態では、上記受動素子として抵抗およびＭＩＭキャパシタの両方を用いるので、上記半導体素子に流れる電流を均一化して上記半導体素子の熱暴走を抑制すると共に、所定の周波数で上記ビアホールのインピーダンスを小さくして、この周波数近傍で半導体装置の利得を大きく向上させることができる。
【００２６】
また、１実施形態の半導体装置は、互いに隣接する上記ユニットの間の全てに上記ビアホールを少なくとも一つ設けたことを特徴としている。
【００２７】
上記実施形態によれば、互いに隣接する上記ユニットの間の全てに上記ビアホールを少なくとも一つ設けているので、ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成される受動素子が抵抗の場合、半導体素子の熱暴走を確実に防止することができ、また、ビアホールの内部またはそのビアホールと上記第２の金属配線との間の少なくとも一方に形成される受動素子がキャパシタの場合、所定の周波数で寄生インダクタンスの低減を効率よく行って、半導体装置の利得を確実に向上させることができる。
【００２８】
また、１実施形態の半導体装置は、内部または上記第２金属配線との間の少なくとも一方に受動素子が形成されている上記ビアホールと、内部および上記第２金属配線との間に上記受動素子が形成されていない上記ビアホールとを上記第１の金属配線と上記第２の金属配線との間に並列に配置したことを特徴としている。
【００２９】
上記実施形態によれば、内部または上記第２金属配線との間の少なくとも一方に上記受動素子が形成されている上記ビアホールと、内部または上記第２金属配線との間に上記受動素子が形成されていない上記ビアホールとを並列に配置するので、広帯域に低インピーダンスを形成することができて、寄生発振を抑制することができる。
【００３０】
また、１実施形態の半導体装置は、上記ＭＩＭキャパシタの電極を上記ビアホールの上記第２の金属配線側に形成し、このＭＩＭキャパシタの電極面積を上記ビアホールの断面積よりも大きくしたことを特徴としている。
【００３１】
上記実施形態によれば、上記ＭＩＭキャパシタの電極を上記ビアホールの上記第２の金属配線側に形成し、このＭＩＭキャパシタの電極面積を、上記ビアホールの断面積よりも大きくしたので、上記ビアホールの断面積および半導体装置の回路面積を増大させることなしに、上記ＭＩＭキャパシタの容量を大きくすることができる。したがって、半導体装置の応用上重要な例えば６０ＧＨｚ等のミリ波の高周波を使用したときにも、半導体装置の回路面積を大きくせずにＭＩＭキャパシタの容量を大きくして、半導体装置の利得を大きく向上させることができる。
【００３２】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３３】
（第１実施形態）
図１は、本発明の第１実施形態の半導体装置の断面図である。この半導体装置は、厚さ７０μｍのＧａＡｓ基板１上に形成された複数個（例えば８個）のヘテロ接合バイポーラトランジスタ（以下、ＨＢＴという）１５と、この複数個のＨＢＴ１５と接続されたＧａＡｓ基板１の表面側の第１の金属配線の一例としての金属層６と、ＧａＡｓ基板１の裏面に形成された接地導体である第２の金属配線の一例としての金属層１０と、金属層６と金属層１０との間を接続するビアホ−ル７とを備えている。上記ＧａＡｓ基板１、金属層６および金属層１０は、略平行な状態となっている。
【００３４】
尚、ここでは、ビアホール７は、ＧａＡｓ基板１に空けられた接続孔に埋め込まれた金属体を含む金属層６と金属層１０の間の金属体部分全体である（以下の第２〜第６実施形態も同様）。
【００３５】
上記複数個のＨＢＴ１５の夫々は、ＧａＡｓ基板１上に形成されたコレクタ２、ベース３およびエミッタ４から構成され、エミッタ４は、金属層６に接続されている。上記エミッタ４のサイズは、２０μｍ×６μｍ（＝１２０μｍ２）となっている。
【００３６】
上記ビアホール７は、互いに隣接するＨＢＴ１５の間の全てとこの半導体装置の両端に形成されている。ビアホール７を埋め込むために形成されるＧａＡｓ基板１の穴は、その穴の開口面積の増大を防止するために異方性の強いＣｌ系高密度プラズマ（ＩＣＰ）のエッチングによって形成されており、１５μｍ×４０μｍ（＝６００μｍ２）程度の略一定の開口面積を有している。ビアホール７の断面積は、略一定となっており、上記開口面積と一致している。また、上記ビアホール７は、ＷＳｉによって形成された受動素子としての抵抗層８を、ビアホール７の内部に有しており、この抵抗層８の両端面は、ＧａＡｓ基板１の平面に略平行となっている。上記抵抗層８は、ＧａＡｓ基板１の表面と平行な方向でビアホール７の断面積と同等の断面積を有し、抵抗層８の下側端面を、金属層１０の表面に接続した状態になっている。
【００３７】
上記第１実施形態の半導体装置によれば、ビアホール７の内部に形成された抵抗層８は、ＨＢＴ１５のエミッタ４側の不純物拡散層の分布抵抗を大きくするエミッタバラスト抵抗の役割を果たしているので、ＨＢＴ１５に流れる電流を均一化して、ＨＢＴ１５の熱暴走を回路的に抑制することができる。また、抵抗層８を、ビアホール７の内部に形成したので、従来の半導体表面に形成した抵抗にエミッタを配線で接続する方法と比べて、半導体装置の回路面積の増大を防ぐことができる。
【００３８】
また、互いに隣接するＨＢＴ１５の間の全てにビアホール７を設けているので、ＨＢＴ１５の熱暴走を確実に防止することができる。
【００３９】
また、抵抗層を、特定のビアホールのみに形成することもできて、この場合、全てのバイポーラトランジスタのエミッタにエピ構造としての抵抗を介在させるエミッタバラスト法とは異なり、熱暴走の防止を必要としない半導体素子の利得の低下を防止することができる。
【００４０】
尚、上記第１実施形態の半導体装置では、実験結果に基づきビアホール１個につき２〜１０Ω程度の抵抗を形成して効果的にＨＢＴ１５の熱暴走を防止している。
【００４１】
また、第１実施形態の半導体装置では、抵抗層８をＷＳｉによって形成したが、抵抗層をＴａＮやＴｉＮなどの窒化メタルやＮｉＣｒなどで形成することもできる。
（第２実施形態）
図２は、本発明の第２実施形態の半導体装置の断面図である。この第２実施形態の半導体装置は、ビアホール１７の内部に第１実施形態の半導体装置の抵抗層８の代わりに絶縁層９を挿入することによって受動素子としてのＭＩＭ（ＭｅｔａｌＩｓｏｌａｔｏｒ　Ｍｅｔａｌ）キャパシタを形成している。尚、第２実施形態の半導体装置で、第１実施形態の半導体装置の構成部と同一の構成部については同一参照番号を付して説明を省略する。
【００４２】
上記第２実施形態の半導体装置の絶縁層９は、図２に示すように、第１実施形態の半導体装置の抵抗層８と同様にビアホール１７の内部に形成されており、この絶縁層９とビアホール１７の接合部を形成する端面は、ＧａＡｓ基板１の平面に略平行となっている。上記絶縁層９は、ＧａＡｓ基板１の表面方向と平行な方向で、ビアホール１７と同等の断面積を有しており、絶縁層９の金属層１０側の端面が、金属層１０の表面に接続された状態になっている。上記絶縁層９は、厚さ１２０ｎｍのＳｉＮで形成されている。
【００４３】
上記ビアホール１７の断面積は、第１実施形態の半導体装置が有するビアホール７の断面積と同等で６００μｍ２（＝１５μｍ×４０μｍ）となっている。したがって、ＳｉＮの比誘電率を７にすると、ＭＩＭキャパシタの容量Ｃは、
Ｃ＝ε０εｒＳ／ｄ
＝（８．８５４×１０−１２×７×６００×１０−１２）／（１２０×１０−９）
＝０．３１　［ｐＦ］
ここでε０：真空の誘電率　［Ｆ／ｍ］
εｒ：比誘電率
Ｓ：ＭＩＭキャパシタの極板面積　［ｍ２］
ｄ：ＭＩＭキャパシタの極板距離　［ｍ］
となる。
【００４４】
したがって、ビアホール１７の寄生インダクタンスは２５ｐＨ程度なので、ビアホール１７のインピーダンスを最小にする直列共振の周波数ｆは、１／（２πｆ・Ｃ）−２πｆ・Ｌ＝０より、
ｆ＝１／（２π（Ｃ・Ｌ）１／２）
＝１／（２×３．１４×（０．３１・１０−１２×２５・１０−１２）１／２）
＝５７．２　［ＧＨｚ］
ここでＣ：ＭＩＭキャパシタの容量　［Ｆ］
Ｌ：ビアホールの寄生インダクタンス　［Ｈ］
となる。
【００４５】
このことから、６０ＧＨｚ付近のミリ波帯では、図２のビアホール１７は、直列共振に近い状態となって、見かけ上、ショートに近くなっている。
【００４６】
上記第２実施形態の半導体装置によれば、近年、ＨＢＴのような半導体素子の性能の向上に重要となってきた６０ＧＨｚ付近のミリ波帯の高周波の電流をビアホール１７に流したとき、ビアホール１７の内部に形成されたＭＩＭキャパシタと、ビアホール１７の寄生インダクタンスとが、直列共振を起こして、６０ＧＨｚ付近のミリ波帯の高周波におけるビアホール１７のインピーダンスが小さくなる。したがって、６０ＧＨｚ付近のミリ波帯の高周波の電流は、ほとんど損失を発生することなくビアホール１７をバイパスすることになり、６０ＧＨｚ付近のミリ波帯の高周波の電流を使用したとき、従来の導体材料のみで埋められたビアホールを使用したＨＢＴに比べ、半導体素子の利得を大きく向上することができる。
【００４７】
尚、上記第２実施形態の半導体装置では、ＭＩＭキャパシタの絶縁層９をＳｉＮで形成したが、絶縁層をＳｉＯ２等の他の絶縁層で形成しても良い。また、絶縁層の代わりにＳｒＴｉＯ３やＴａ２Ｏ３等の誘電膜を用いて形成しても良い。
【００４８】
また、第２実施形態の半導体装置では、エミッタとグランドとを図示しない配線で接続するか、あるいは、図３に示すように、ＭＩＭキャパシタが内部に形成された図２に示すビアホール１７と並列配置された接地用のビアホール６７をＨＢＴ１５の間近に設けるなどして、エミッタの直流電流パスを形成している。
【００４９】
尚、図３に示すように、受動素子としてのＭＩＭキャパシタを内部に形成したビアホール１７と、受動素子を内部に形成しない接地用のビアホール６７とを並列配置した場合には、広帯域に低インピーダンスを形成することができて、寄生発振を抑制することができる。
【００５０】
（第３実施形態）
図４は、本発明の第３実施形態の半導体装置の平面図である。この第３実施形態の半導体装置は、第１実施形態の半導体装置が有する抵抗層が内部に形成されたビアホール７と、第２実施形態の半導体装置が有するＭＩＭキャパシタが内部に形成されたビアホール１７とを並列配置している。第３実施形態の半導体装置では、ビアホール７およびビアホール１７は、導体金属によってエミッタ４と繋がれているが、図を明瞭にするため図４では導体金属を省略している。尚、この第３実施形態の半導体装置では、第１実施形態の半導体装置の構成部と同一の構成部については同一参照番号を付して説明を省略する。
【００５１】
図５に、図４におけるビアホール７、ビアホール１７および一つのＨＢＴ１５によって構成される回路の等価回路図を示す。図５において、Ｒは、ビアホール７の抵抗層を示し、Ｃは、ビアホール１７のＭＩＭキャパシタを示し、Ｌは、ビアホール１７の寄生インダクタンスを示している。
【００５２】
上記第３実施形態の半導体装置によれば、内部に抵抗を形成したビアホール７と、内部にＭＩＭキャパシタを形成したビアホール１７とを並列配置して、受動素子として抵抗およびＭＩＭキャパシタの両方を用いているので、第１および第２実施形態の半導体装置の両方の効果を持たせることができる。すなわち、半導体装置の回路面積を増大させることなく、ＨＢＴ１５に流れる電流を均一化してＨＢＴ１５の熱暴走を抑制できると共に、所定の周波数でビアホール１７のインピーダンスを小さくして、この周波数近傍で半導体装置の利得を大きく向上させることができる。
【００５３】
（第４実施形態）
図６は、本発明の第４実施形態の半導体装置の断面図である。この第４実施形態の半導体装置においても、第１実施形態の半導体装置の構成部と同一の構成部については同一参照番号を付して説明を省略する。
【００５４】
上記第２実施形態の半導体装置をマイクロ波帯で使用するには、１０ｐＦ程度の容量を有するキャパシタをビアホールの内部に形成することが必要である。しかしながら、図２のような構造ではＭＩＭキャパシタの極板面積はビアホールの断面積で略決まってしまうので、大きい容量を得るにはビアホールの断面積を大きくしなければならず、ビアホールの断面積を大きくすると半導体装置の回路面積もその分増大してしまう。そこで、図６のように、ビアホール２７におけるＧａＡｓ基板１の裏面側の第２の金属配線の一例としての金属層２０側にＭＩＭキャパシタを形成する。
【００５５】
具体的には、この第４実施形態の半導体装置では、電極１４と、絶縁層１９および金属層２０から成るＭＩＭキャパシタをビアホールの第２の金属配線側の一例である金属層２０の内部に形成する。このとき電極１４は、一端面がビアホールの端面と接触するように配置されている。また、電極１４は、ビアホールの断面積よりも大きな面積を有しており、金属層２０のＭＩＭキャパシタを形成している部分の厚さは、金属層２０のＭＩＭキャパシタを形成していない部分の厚さよりも小さくなっている。
【００５６】
上記第４実施形態の半導体装置によれば、ＭＩＭキャパシタの電極を金属層２０の内部に形成し、このＭＩＭキャパシタの電極面積を、ＧａＡｓ基板１に設けられたビアホール２７の断面積よりも大きくしたので、上記ビアホールの断面積および半導体装置の回路面積を増大させることなしに、上記ＭＩＭキャパシタの容量を大きくすることができる。したがって、半導体装置の応用上重要な例えば２ＧＨｚ等のマイクロ波の高周波を使用したときにも、半導体装置の回路面積を大きくせずにＭＩＭキャパシタの容量を大きくして、半導体装置の利得を大きく向上させることができる。
【００５７】
尚、上記第４実施形態の半導体装置においても、第２実施形態の半導体装置の場合と同様にエミッタの直流電流パスを別に設けている。
【００５８】
また、第４実施形態の半導体装置では、受動素子であるＭＩＭキャパシタを、ビアホールの第２の金属配線側の一例としての金属層２０の内部に形成したが、ビアホールと基板の裏面側の第２の金属配線との間に受動素子を形成する例として、ビアホールの基板の裏面側の端部の側面と、基板の裏面側の金属配線との間を抵抗で接続する例がある。この例を図７に示す半導体装置によって説明する。図７に示した半導体装置では、抵抗層１８が、ビアホール３７の金属層３０側の端部側面から、金属層６と略平行に半導体ＧａＡｓ基板１１の裏面に延びるような状態で、抵抗層１８をビアホール３７の端部側面にイオン注入によって形成している。詳しくは、図７に示した半導体装置は、間隔をあけて設けた接地導体である基板の裏面側の第２の金属配線の一例としての複数の金属層３０とビアホール３７との間を、抵抗層１８で接続するようにして、エミッタバラスト抵抗をビアホール３７の端部に形成している。図７に示した半導体装置は、第１実施形態の半導体装置と同様の効果を有している。
【００５９】
（第５実施形態）
図８は、本発明の第５実施形態の半導体装置の断面図である。この第５実施形態の半導体装置においても、第１実施形態の半導体装置の構成部と同一の構成部については同一参照番号を付して説明を省略する。
【００６０】
この半導体装置は、電極１４とＧａＡｓ基板１１の裏面側の第２の金属配線の一例としての金属層２０との間に絶縁層１９を挿入した構造を有するＭＩＭキャパシタを、ビアホールの第２の金属配線側の一例としての金属層の内部に図６と同様に設け、抵抗層１８を、ビアホールと基板の裏面側の第２の金属配線との間の一例としてのビアホール４７の金属層２０側の端部の側面に図７と同様に設けている。ＭＩＭキャパシタと抵抗層１８は、ビアホール４７と金属層２０との間に並列配置されている。
【００６１】
上記第５実施形態の半導体装置によれば、ＭＩＭキャパシタと抵抗層１８を、ビアホール４７と金属層２０との間に並列配置しているので、抵抗層が内部に形成されたビアホールと、ＭＩＭキャパシタが内部に形成されたビアホールとを並列配置した第３実施形態の半導体装置と同様の効果を得ることができる。
【００６２】
また、上記第５実施形態の半導体装置によれば、ＭＩＭキャパシタを、ビアホールの第２の金属配線側の一例として金属層２０の内部に図６と同様に設けたので、第４実施形態の半導体装置と同様の効果を得ることができる。
【００６３】
（第６実施形態）
図９は、本発明の第６実施形態の半導体装置の平面図である。この第６実施形態の半導体装置においても、第１実施形態の半導体装置の構成部と同一の構成部については同一参照番号を付して説明を省略する。
【００６４】
第６実施形態の半導体装置は、半導体装置の回路面積を縮小するために、ビアホール５７をＨＢＴ１５間のひとつおきに形成して、内部または基板の裏面側の金属配線との間の少なくとも一方に受動素子が形成されているビアホールの数を約半分にしたことを特徴としている。例えば、８個のＨＢＴが並列配置されている半導体装置の場合、ビアホール５７の数を、９個から４個に低減して、ビアホール５個分の面積を縮小できる。尚、図９に点線で示す参照番号１６の領域は、ＨＢＴ１５のエミッタ−ビアホール５７間の金属配線を示している。
【００６５】
ビアホールの数を半分にすると半導体素子の放熱が悪くなり、熱的安定性が悪化する恐れがあるが、第１、第３、第４および第５実施形態の半導体装置のように、ビアホールの内部またはビアホールと基板の裏面側の金属配線との間にエミッタバラスト抵抗を形成することで、半導体装置の回路面積を増大させることなく、半導体素子の電流集中を防ぎ、熱的に安定な半導体素子を得ることができる。また、上記第３および第５実施形態の半導体装置のように、ビアホールと、基板の裏面側の金属配線との間に抵抗とＭＩＭキャパシタを並列配置することで、半導体装置の回路面積を増大させることなく、半導体素子の熱暴走の防止と寄生インダクタンスの低減を行うことができる。
【００６６】
尚、上記第１，第２，第４および第５実施形態では、基板としてＧａＡｓ基板が用いられたが、基板としてＧａＡｓ基板以外の基板、例えば、ＧａＰ基板や、ＩｎＰ基板等を用途に応じて用いても良いことは勿論である。
【００６７】
また、上記第２，第３，第４，第５および第６実施形態では、ビアホールの内部またはその上記ビアホールと上記第２の金属配線との間の少なくとも一方にＭＩＭキャパシタを形成したが、ＭＩＭキャパシタ以外の構成のキャパシタを用いても良く、この場合も同様の効果を得ることができる。
【００６８】
【発明の効果】
以上より明らかなように、本発明の半導体装置によれば、各ユニットに形成された半導体素子と接続された基板の表面側の第１の金属配線と、基板の裏面側の第２の金属配線とを接続するビアホールの少なくとも一つに例えば抵抗を形成することで、半導体素子の熱暴走を防止することができる。また、ビアホールの内部またはその上記ビアホールと上記第２の金属配線との間の少なくとも一方に例えばキャパシタを形成することによって、ミリ波付近の周波数でキャパシタを形成したビアホールの寄生インダクタンスを低減して、半導体装置の利得を向上させることができる。また、キャパシタをビアホールの上記第２の金属配線側に形成することによって、半導体装置の回路面積を大きくすることなしに、大きな容量を有するキャパシタを形成することができる。また、例えば、抵抗を有するビアホールとキャパシタを有するビアホールを、第１の金属配線と第２の金属配線との間に並列配置したり、抵抗とキャパシタを一つのビアホールと第２の金属配線との間に並列に形成することによって、半導体素子の熱暴走を防止し、かつ、半導体装置の利得を上げることができる。また、ビアホールへ抵抗を形成したりビアホールにキャパシタを形成することによって、半導体素子の熱暴走の防止や寄生インダクタンスの低減を大幅に行うことができるので、ビアホールの数を半分にすることができて、この場合、半導体装置の回路面積の更なる極小化を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の断面図である
【図２】本発明の第２実施形態の半導体装置の断面図である。
【図３】本発明の第２実施形態の半導体装置の平面図である。
【図４】本発明の第３実施形態の半導体装置の平面図である。
【図５】図４のビアホール、ＭＩＭキャパシタおよびＨＢＴにより形成された回路の等価回路図である。
【図６】本発明の第４実施形態の半導体装置の断面図である。
【図７】本発明の第４実施形態の半導体装置の変形例の断面図である。
【図８】本発明の第５実施形態の半導体装置の断面図である。
【図９】本発明の第６実施形態の半導体装置の平面図である。
【図１０】従来の半導体装置の断面図である。
【符号の説明】
１，１１　ＧａＡｓ基板
６　ＧａＡｓ基板の表面側の金属層
７，１７，２７，３７，４７，５７，６７　ビアホール
８，１８　抵抗層
９，１９　絶縁層
１０，２０，３０　ＧａＡｓ基板の裏面側の金属層
１５　ヘテロ接合バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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