(57)【要約】【課題】低精度の水晶振動子を使用可能であり、かつ消費電力の小さい標準電波受信時刻装置を提供する。【解決手段】標準電波を受信する受信部と、水晶発振回路を用いた時計部と、標準電波に重畳された標準時刻信号を用いて時計部がカウントする内部時刻信号を校正する時刻制御部とを含み、時刻制御部は、内部時刻信号と標準時刻信号との偏差を求めこれを記憶して標準電波が受信できない際に記憶された偏差を用いて内部時刻信号の校正を行う。また、標準電波の搬送波から抽出したクロックパルスを所定期間カウントして、同一期間内にカウントした内部クロックのカウント数を判定することにより内部クロックの周波数偏差の校正を行うようにしても良い。更に、標準電波の搬送波をＰＬＬ回路の基準クロックとして利用して内部クロックの校正を行うようにしても良い。【選択図】  図２
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【特許請求の範囲】
【請求項１】
標準電波を受信する電波受信部と、水晶発振回路を用いて内部時刻信号を生成する内部時刻生成部と、前記標準電波に重畳された標準時刻信号に基づいて前記内部時刻信号を校正する時刻制御部とを含む標準電波受信時刻装置であって、
前記時刻制御部は、前記内部時刻信号と前記標準時刻信号との時刻偏差を検出してこれを記憶する時刻偏差記憶手段と、
前記標準電波を受信できない際に、前記時刻偏差記憶手段に記憶された時刻偏差を用いて前記内部時刻信号の校正を行う自己校正手段と、を含むことを特徴とする標準電波受信時刻装置。
【請求項２】
前記時刻制御部は、環境温度変化による時刻偏差を各々の標準時刻毎に日単位にて記憶する第２の時刻偏差記憶手段を更に含み、
前記自己校正手段は、前記内部時刻信号の校正を行う際に該校正を行う時刻の環境温度変化による時刻偏差を前記第２の時刻偏差記憶手段から読み出して、該時刻偏差に基づいて前記内部時刻信号の校正を行うことを特徴とする請求項１に記載の標準電波受信時刻装置。
【請求項３】
前記時刻制御部は、環境温度変化による時刻偏差の傾向データを年単位にて記憶する第３の時刻偏差記憶手段を更に含み、
前記自己校正手段は、前記内部時刻信号の校正を行う際に該校正を行う時期の環境温度変化による時刻偏差を前記第３の時刻偏差記憶手段から読み出して、該時刻偏差に基づいて前記内部時刻信号の校正を行うことを特徴とする請求項２に記載の標準電波受信時刻装置。
【請求項４】
前記時刻制御部は、前記第３の時刻偏差記憶手段に記憶されたデータを、前記第２の時刻偏差記憶手段に記憶された時刻偏差データの傾向に基づいて補正することを特徴とする請求項３に記載の標準電波受信時刻装置。
【請求項５】
標準電波を受信して時刻の校正を行う標準電波受信時刻装置であって、
前記標準電波の搬送波成分を抽出してこれをクロック信号に変換する搬送波クロック生成手段と、
前記クロック信号を用いて所定の初期設定カウント値をダウンカウントする第１のカウンタ手段と、
水晶発振回路からのクロック信号を所定の分周比に基づいて分周して内部クロック信号を生成する内部クロック生成手段と、
カウント開始指令により前記水晶発振回路からのクロック信号のカウントを開始して、前記第１のカウンタ手段のダウンカウント終了によってそのカウントを停止する第２のカウンタ手段と、
前記第１のカウンタ手段に前記初期設定カウント値を設定し、前記第２のカウンタ手段に前記カウント開始指令を出力し、前記第２のカウンタのカウント停止時におけるカウント値を前記内部クロック発生手段に前記所定の分周比として設定する制御手段と、を含むことを特徴とする標準電波受信時刻装置。
【請求項６】
標準電波を受信して時刻の校正を行う標準電波受信時刻装置であって、
前記標準電波の受信信号と内部クロック信号との乗算を行う乗算手段と、
前記乗算手段からの出力信号と前記内部クロック信号との位相偏差に基づく制御電圧を生成する制御電圧生成手段と、
前記制御電圧に応じてその発振周波数を調整し得る水晶発振回路を含み前記内部クロック信号を生成するクロック信号生成手段と、を含むことを特徴とする標準電波受信時刻装置。
【請求項７】
前記制御電圧をデジタル信号に変換するアナログ／デジタル変換手段と、
所定のデジタル信号を前記制御電圧信号に変換するデジタル／アナログ変換手段と、
接続切替指令信号に応じて、前記クロック信号生成手段を前記制御電圧生成手段若しくはデジタル／アナログ変換手段の各々に切り替えて接続する切替接続手段と、
所定のタイミングにおいて、前記アナログ／デジタル変換手段からのデジタル信号を読込み、前記デジタル／アナログ変換手段に所定のデジタル信号を書込み、前記切替接続手段に前記接続切替指令信号を出力する制御手段と、を更に含むことを特徴とする請求項６に記載の標準電波受信時刻装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、標準電波を受信して時刻の校正を行う標準電波受信時刻装置に関する。
【０００２】
【従来の技術】
日本標準時は、独立法人通信総合研究所の管理運営する国内２カ所の送信所から長波電波によって常時送信されている。以下、かかる日本標準時を送信する長波電波のことを“標準電波”と称する。現在、標準電波としては、その搬送波の周波数が４０ｋＨｚと６０ｋＨｚの２波があり、上記送信所の各々から異なる搬送波周波数の標準電波が送信されている。
【０００３】
標準電波の搬送波は、所定フォーマットのデジタル信号に変換された日本標準時の時刻データパルス列によって振幅パルス幅変調が施されている。因みに、この場合の時刻データパルス列は、６０ビット／分の１フレームによって構成されており、かかる１フレーム内に年月日及び時分秒などの時刻データが含まれている。また、時刻データパルス列のビットレートは、１ビット／秒となっている。
【０００４】
一方、標準電波を受信して時刻の校正及び表示を行う標準電波受信時刻装置がいわゆる電波時計として広く普及している（特許文献１を参照のこと）。かかる電波時計の概要を説明すれば以下の通りである。
先ず、電波時計の電波受信部は、標準電波を受信するとこれを所定レベルまで増幅した後、所定の帯域幅を有する帯域通過フィルタを用いて搬送波周波数近傍の信号を抽出する。その後、抽出した信号を検波・復調して、標準電波に重畳されている日本標準時の時刻データパルス列を復調する。電波時計のデジタル処理部は、復調された時刻データパルス列から時刻データを示すデジタル信号を再生してこれを電波時計の時計部に供給する。時計部は、かかるデジタル信号を基に自己の内蔵する水晶発振回路がカウントしている内部時刻を校正して、かつその時々の時刻の表示を行う。電波時計は、かかる構成を有するが故に、日本標準時に同期した極めて正確な時刻を表示することができる。
【０００５】
ところで、電波時計における標準電波の受信状態は、その設置される場所や環境条件によって大きく変化する。例えば、電波時計が鉄筋住宅の内部や建物の地階に置かれた場合、到達電波の減衰によってその受信状態は著しく劣化する。また、電波時計の周囲に電波雑音の発生源が多く存在する場合も、その影響によって電波時計の受信状態は劣化する。前述の如く、電波時計は時刻カウント用の水晶発振回路を内蔵しているので、受信状態が劣化して電波時計が標準電波を正常に受信できない受信不能状態に陥った場合でも、直ちに電波時計における表示時刻が不正確になることはない。
【０００６】
しかしながら、受信不能状態が長時間連続すると、電波時計が内蔵する水晶発振回路に使用されている水晶振動子の精度によって表示時刻に誤差を生ずる恐れがある。従って、かかる表示時刻の誤差を減少させるためには、高精度の水晶振動子を用いる必要があり、当然に製品コストの上昇を招くという問題がある。
また、電波時計は、その消費電力を軽減すべく、一般に電波受信部を間歇的に動作させている。従って、かかる間歇動作の時間間隔を伸ばすと消費電力の低減は図れるが、受信状態が劣化した場合に受信不能状態が長時間連続して表示時刻の誤差が発生し易くなる。一方、時間間隔を縮めると受信状態が劣化した場合でも表示時刻の誤差は低減し得るが消費電力が増加すると言う問題がある。
【０００７】
【特許文献１】
特開２００２−１３１４５６号公報
【０００８】
【発明が解決しようとする課題】
本発明は、このような問題を解決すべく為されたものであり、本発明が解決しようとする課題は、低精度の水晶振動子を使用することが可能であり、かつ消費電力を低減することができる標準電波受信時刻装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明による標準電波受信時刻装置は、標準電波を受信してこれに含まれる時刻情報及び周波数情報を抽出して、装置内部における計測時刻偏差及び水晶発振回路の発振周波数偏差の校正を行うことを特徴とする。
【００１０】
【発明の実施の形態】
本発明による標準電波受信時刻装置の第１の実施例について、図１のブロック図に基づいて説明を行う。
図１に示される如く、本実施例に基づく装置は、主に電波受信部１０、制御部２０、及び時計部３０から構成されている。
【００１１】
電波受信部１０は、主に受信アンテナ、高周波増幅回路、帯域通過フィルタ、及び検波回路等の回路部分から構成されており、標準電波の受信および検波・復調処理を担う部分である。なお、図１には明示されていないが、電波受信部１０は、例えば、通常の長波受信機が具備すべきＡＧＣ回路やＡＦＣ回路等の各種付属回路を備えていることは言うまでもない。
【００１２】
制御部２０は、主にマイクロコンピュータ、ＲＯＭやＲＡＭ等のメモリ回路、及びこれらの周辺回路等の各種回路（何れも図示せず）から構成されている。かかるメモリ回路には、装置各部の動作を規定するメインプログラムや各種のサブプログラム（何れも図示せず）が記憶されている。マイクロコンピュータは、これらのプログラムを所定のクロックに同期して実行することによって装置全体の動作を制御する。
【００１３】
時計部３０は、主に時刻カウント用の水晶発振回路、時刻表示パネル、表示パネル駆動回路等の各種回路（何れも図示せず）から構成されている。時刻表示パネルには、その時々の時刻やその他の期日暦データが表示される。なお、時計部３０における表示時刻は、制御部２０によって適宜制御されるものであることは言うまでもない。
【００１４】
なお、図１に示される装置のブロック図は、本発明の１つの実施の形態を表すものに過ぎず、各構成部分の区分は同図に示される構成に限定されるものではない。例えば、制御部２０と時計部３０とをまとめて１つの回路として構成しても良いし、更には、電波受信部１０をも含めて、全体を１つの回路として構成しても良い。
【００１５】
なお、特許請求の範囲における内部時刻生成部が時計部３０に、時刻制御部が制御部２０にそれぞれ相当する。同様に、特許請求の範囲における時刻偏差記憶手段と自己校正手段が、制御部２０内のマイクロコンピュータにおいて実行される処理動作手段に相当する。
次に、本発明による第１の実施例の動作について、図２に示すタイムチャートを参照しつつ説明を行う。なお、同図に示されるタイムチャートにおいて、電波受信部１０は、Ｔなる時間間隔で間歇的に動作しているものと仮定する。また、以降の説明においては、標準電波から受信した日本標準時を標準時刻信号と称し、時計部３０内の水晶発振回路がカウントする時刻を内部時刻信号と称するものとする。
【００１６】
先ず、制御部２０は、装置動作開始後の最初（１回目）の標準電波受信動作により受信した標準時刻信号を用いて、内部時刻信号を日本標準時に合わせる初期時刻校正を実施する。因みに、かかる初期時刻校正は、例えば、装置の電源投入直後の標準電波受信によって行うようにしてもよいし、装置のユーザが所定のリセット指令入力直後の標準電波受信によって為されるようにしても良い。或いは、これらの条件を組み合わせて行うようにしても良い。
【００１７】
初期時刻校正後、時計部３０の水晶発振回路は、内部時刻信号のカウントを継続して実行する。ところで、同回路に内蔵されている水晶振動子には、一般に、製造時における周波数偏差が存在する。この周波数偏差が正の場合、かかる水晶振動子を用いた水晶発振回路は、無偏差の発振回路が単位時間にカウントするカウント数に単位時間よりも早く到達してしまう。これを負の時刻偏差と定義し、また、逆の場合、即ち水晶振動子が負の周波数偏差を有する場合を正の時刻偏差と定義する。
【００１８】
いま、図１の装置において、水晶発振回路に用いられている水晶振動子が正の周波数偏差を有しているものと仮定すると、上記の如く、内部時刻信号には負の時刻偏差が発生する。かかる時刻偏差は、図２に示される如く、時間の経過と共に徐々に増加し、その結果、内部時刻信号と標準時刻信号との間に時間ズレが生じてくる。
【００１９】
図２のタイムチャートにおいて、１回目の標準電波の受信から時間Ｔが経過して、２回目の標準電波の受信動作が正常に為されると、制御部２０は、２回目に受信した標準時刻信号を用いて内部時刻信号を校正する受信時刻校正を実施する。
かかる受信時刻校正において、制御部２０は、２回目に受信した標準時刻信号と、そのときの内部時刻信号との時刻偏差Δｔを求める。そして、内部時刻信号をΔｔだけ歩進させることにより内部時刻信号を標準時刻信号に同期させる。これによって、図２に示される如く、時間の経過と共に徐々に増加していた負の時刻偏差も一旦０にクリアされる。
【００２０】
本実施例は、この時刻偏差Δｔを制御部２０内のメモリ回路に一旦記憶して、３回目以降の標準電波の受信動作が正常に行われなかった場合、かかるΔｔを用いて内部時刻信号を校正する、いわゆる自己時刻校正を実施することを特徴とする。
すなわち、従来の電波時計においては、図３のタイムチャートに示される如く、３回目以降の受信動作が受信状態の劣化により正常に行われなかったとき、当然に内部時刻信号の校正が不可能になる。これによって、同図に示される如く、２回目の標準時刻信号の受信によって一旦０にクリアされた時刻偏差は、その後、負の方向に増加の一途をたどり、かかる時刻偏差の増加に伴って内部時刻信号と標準時刻信号とのズレはますます増加する。
【００２１】
これに対して、本実施例は、図２に示される如く、３回目の標準電波の受信が不成功で標準時刻信号を得られない場合でも、かかる受信タイミングにおいて、制御部２０内のメモリ回路に記憶されている時刻偏差Δｔを用いて内部時刻信号を校正する自己時刻校正を実施する。これによって、標準時刻信号と内部時刻信号との間に生じていた時刻偏差は再び０にクリアされる。更に、４回目以降の標準電波の受信動作が不成功の場合においても、上記と同様の処理手順によって自己時刻校正が実行されるので、内部時刻信号と標準時刻信号との同期は常に保持されることになる。
【００２２】
なお、４回目以降の標準電波受信タイミングにおいて標準電波の受信に成功し、標準電波からの標準時刻信号が得られた場合は、そのタイミングにおける内部時刻信号に対して受信時刻信号による校正が施される。そして、更に次の標準電波受信タイミングで正しい標準時刻信号が得られると、その差分から新たな時刻偏差Δｔが求められ、かかる値が新たに制御部２０のメモリ回路に記憶される。
【００２３】
以上説明した如く、本実施例によれば、内部時刻信号の自己時刻校正を実行することにより時刻精度の向上を図ることができる。これによって、周波数偏差の大きな、即ち安価な水晶振動子を装置内の水晶発振回路に用いることが可能となる。
また、自己時刻校正による時刻偏差の低減により標準電波の間歇受信動作の時間間隔を拡張することができるので、電波受信部１０における消費電力を抑えることも可能となる。
【００２４】
なお、以上の実施例においては、連続する２回の標準電波受信によって標準時刻信号と内部時刻信号との時刻偏差を求めていたが、例えば、複数回の標準電波の受信から時刻偏差を統計的な手法を利用して求めるようにしても良い。また、複数の時刻偏差を記憶しておき、これらの値を用いて統計的な手法により最適な時刻偏差を求めるようにしても良い。
【００２５】
次に、本発明による標準電波受信時刻装置の第２の実施例について説明する。
なお、本実施例における装置のハードウェアの構成は、第１の実施例と同一であるので、以下の説明においては図１に示されたブロック図を用いるものとする。また、本実施例は、第１の実施例において標準電波が受信できずに、内部時刻信号の自己時刻校正を実施する際に併せて用いられるものである。
【００２６】
一般に、標準電波受信時刻装置が設置される環境温度は、一日を通して周期的に変化する。一方、水晶振動子の周波数偏差は、その環境温度により変動する温度特性を有している。それ故、標準電波受信時刻装置の水晶発振回路に内蔵される水晶振動子の周波数偏差も１日を通して周期的に変動する。第１の実施例で説明した如く、かかる水晶振動子の周波数偏差の変動は、水晶発振回路がカウントする内部時刻信号と、標準電波から受信する標準時刻信号とのズレ、即ち時刻偏差として現れる。
【００２７】
いま、図１の装置において１日の環境温度変化により、１日（２４時間）の各標準時刻に対応して図４に示されるような時刻偏差が生じるものと仮定する。因みに、かかる時刻偏差の諸値は、それぞれの標準時刻において受信した標準時刻信号を用いた校正によって求めることができる。例えば、標準時刻が２時のタイミングで受信した標準時刻信号とそのときの内部時刻信号との時刻偏差がΔｔ２となり、標準時刻が４時のタイミングで受信した標準時刻信号とそのときの内部時刻信号との時刻偏差がΔｔ４となる。
【００２８】
本実施例においては、このような１日（２４時間）の各標準時刻における時刻偏差を求め、かつ、それらの値を制御部２０内のメモリ回路に記憶する構成となっている。なお、図４では２時間毎に時刻偏差を求めるようになっているが、本実施例は、かかる事例に限定されるものではなく、時刻偏差を求めてこれを記憶する時間間隔は任意に設定し得るものとする。
【００２９】
制御部２０は、先ず、予め定めた１日の所定の時刻における時刻偏差をメモリ回路に記憶する。所定の時刻における時刻偏差が全て記憶されると、制御部２０は、当該メモリ回路に記憶された時刻偏差を用いて内部時刻の自己時刻校正を行うものとする。例えば、標準時刻４時のタイミングで標準電波が受信できず、内部時刻信号の校正ができない場合、制御部２０は、メモリ回路に記憶されている時刻偏差Δｔ４を、第１の実施例における時刻偏差補正値Δｔに加えて内部時刻信号の自己時刻校正を行うのである。
【００３０】
それ故、本実施例によれば、時刻精度を更に向上させることが可能となり、周波数偏差の大きい安価な水晶振動子を水晶発振回路に用いることができる。また、標準電波の間歇受信動作の間隔拡張によって電波受信部１０における消費電力を抑えることも可能となる。
なお、以上の説明では、２４時間に亘る時刻偏差を１回だけ記憶して、内部時刻信号の自己時刻校正を行う構成を示したが、本実施例は、かかる事例に限定されるものではない。例えば、２４時間に亘る時刻偏差を反復して記憶し、かかる記憶データに移動平均等の統計的処理を施すことによって、より最適な時刻偏差を求める構成としても良い。
【００３１】
次に、本発明による標準電波受信時刻装置の第３の実施例について説明する。
なお、本実施例における装置のハードウェア構成は、第１の実施例と同一であるので、以下の説明においては図１に示したブロック図を用いるものとする。また、本実施例は、第１の実施例において標準電波が受信できず内部時刻信号の自己時刻校正を実行する際に併せて実施されるものであるが、第２の実施例と併せて実施する構成としても良い。
【００３２】
一般に、１日の環境温度変化が一定の周期性を持つように、１年間の環境温度変化も周期性を有する。一方、標準電波の標準時刻信号には年月日に関するデータも含まれているので、標準電波受信時刻装置は標準電波受信時点の年月日を認識することができる。それ故、１年間の環境温度変化に伴う時刻偏差を制御部２０のメモリ回路内に記憶しておけば、第２の実施例と同様の手法によって年間の環境温度変化に伴う時刻偏差の校正を行うことも不可能ではない。
【００３３】
しかしながら、１年間の環境温度変化に伴う時刻偏差の全てをメモリ回路に記憶することはメモリ容量の点から見ても不経済であり、また、装置の設置される環境条件が様々であることに鑑みても、かかる方式は現実的ではない。
ところで、１日の環境温度変化と１年間の環境温度変化は、一般に相関性を有する場合が多い。例えば、温度調節が為された空調環境下では、１日の温度変化が小さく、同時に１年間の温度変化もまた小さくなる。それ故、１日の環境温度変化に伴う時刻偏差の実測データを基に、年間の環境温度変化に伴う時刻偏差を予測することは十分に可能である。
【００３４】
本実施例では、先ず、制御部２０のメモリ回路に、標準的な環境温度変化に伴う時刻偏差の年間周期性に関するデータをＲＯＭテーブルの形で記憶しておく。そして、前述した第２の実施例で収集した１日の環境温度変化に伴う時刻偏差データの周期性を考慮して年間の各月毎或いは各季節毎における時刻偏差の補正値を決定する。
【００３５】
例えば、制御部２０は、予め、１日（２４時間）の標準的な環境温度変化による時刻偏差データを準備しておき、これを上記第２の実施例で求めた１日の時刻偏差の実測データとを比較して時刻偏差校正用の比例定数を求める。なお、データのバラツキによる誤差を低減すべく、複数日に亘る実測データを準備しておき、統計的手法を用いてかかる比例定数を求めるようにしても良い。
【００３６】
次に、制御部２０は、ＲＯＭテーブルに記憶された時刻偏差の年間周期性に関するデータから、標準的な年間予測補正値を算出しておき、かかる算出値に上記で求めた比例定数を掛け合わせて、１年間の各月毎或いは各季節毎の時刻偏差補正値を求める。
そして、制御部２０は、内部時刻信号の自己時刻校正を行う際に、以上求めた年間の時刻偏差補正値をさらに加えて自己時刻校正を実行するのである。
【００３７】
本実施例によれば、年間の環境温度変化を予測した自己時刻校正が可能となり時刻精度を更に向上させることが可能となる。それ故、周波数偏差の大きい安価な水晶振動子を水晶発振回路に用いることができ、また、標準電波の間歇受信動作の時間間隔の拡張によって、電波受信部１０における消費電力を抑えることも可能となる。
【００３８】
次に、本発明による標準電波受信時刻装置の第４の実施例について説明する。
本実施例における装置の構成を図５のブロック図に示す。なお、同ブロック図は、本発明の実施の形態に関連する部分のみを示すものであり、例えば、時刻の表示部やその駆動回路など、本発明の実施の形態に直接に関連しない部分についての記載は省略されている。
【００３９】
先ず、同図に基づいて本実施例の構成を説明する。
図５においてアンテナ１０１は、例えば、ループアンテナやフェライトアンテナなどの長波受信アンテナである。標準電波送信所より送信された長波標準電波は、アンテナ１０１によって同調され、微弱な信号として本装置に受信される。
高周波アンプ１０２は、アンテナ１０１からの微弱な受信信号を所定のレベルまで増幅する高周波増幅器であり、同アンプで増幅された信号は、帯域通過フィルタ１０３に出力される。帯域通過フィルタ１０３は、例えば、水晶振動子を用いた高選択度（高Ｑ）の帯域通過フィルタであり、受信電波に含まれる標準電波のメインローブ帯域以外の周波数成分を減衰させるものである。
【００４０】
受信信号検波回路１０４は、帯域通過フィルタ１０３で抽出された受信信号を所定のレベルまで増幅してこれを検波する回路である。なお、受信信号の包絡線波形を忠実に再現すべく、受信信号検波回路１０４には、同回路に内蔵されるアンプの増幅度をその検波出力によって適宜制御するＡＧＣ機能が備わっている。
受信信号検波回路１０４からの検波出力信号は、低域通過フィルタ１０５に供給され、同フィルタによって検波出力信号に含まれる標準電波のキャリア周波数成分が除去されて受信信号の包絡線波形が再生される。
【００４１】
低域通過フィルタ１０５の出力は、さらに電圧コンパレータ１０６によって所定の閾値電圧Ｖｒｅｆ１と比較判断され、その振幅がハイレベル若しくは、ロウレベルの２値を有するデジタル信号のパルス列に変換される。そして、かかるパルス列が標準時刻の１フレームを表す標準時刻信号となる。
なお、電圧コンパレータ１０６の出力である標準時刻信号は、標準電波受信時刻装置の制御部２０等に供給されて、受信時刻校正や時刻表示などの処理に用いられるが、本実施例の構成には直接の関係がないのでかかる信号や処理に関する説明は省略する。
【００４２】
一方、帯域通過フィルタ１０３で抽出された受信信号は、キャリア信号検波回路１０７にも供給される。同回路は、上記の受信信号検波回路１０４と同様の構成であるが、受信信号の包絡線波形ではなく、そのキャリア周波数成分を抽出することを目的とするものであるので、同回路内におけるＡＧＣ機能等の設定値が受信信号検波回路１０４とは異なるものとなる。
【００４３】
受信信号に含まれるキャリア周波数成分は、キャリア信号波検波回路１０７によって検波・抽出されて電圧コンパレータ１０８に供給される。電圧コンパレータ１０８は、かかる検波出力を所定の閾値電圧Ｖｒｅｆ２と比較して、デジタル信号のクロックパルスに変換する。なお、このクロックパルスは、受信した標準電波のキャリアと同期しており、かつキャリア周波数と同一の周期を有するものである。以降の説明では、このクロックパルスをキャリアクロック信号と称するものとする。
【００４４】
キャリアカウンタ１０９は、いわゆるプリセットダウンカウンタであり、後述する制御部２０からセットされたカウンタ初期設定値を、上記のキャリアクロック信号を用いてダウンカウントするものである。なお、カウント動作の開始等の制御は、制御部２０から為されることは言うまでもない。
クロックカウンタ１１０は、後述するクロックジェネレータ１２０に内蔵される水晶発振回路１２１から出力される源発振クロック信号をカウントするアップカウンタである。クロックカウンタ１１０のカウント開始は、制御部２０から指令されるが、カウントの停止は、キャリアカウンタ１０９においてカウンタ初期設定値が０となった時に生ずるオーバーフロー信号によって為されるものとする。また、クロックカウンタ１１０のカウント値は、所定のタイミングで制御部２０に通知されるものとする。
【００４５】
制御部２０は、主にマイクロコンピュータ、ＲＯＭやＲＡＭ等のメモリ回路、及びこれらの周辺回路等の各種回路（何れも図示せず）から構成されている。かかるメモリ回路には、装置各部の動作を規定するメインプログラムや各種のサブプログラム（何れも図示せず）が記憶されている。マイクロコンピュータは、これらのプログラムを所定のクロックに同期して実行することによって装置全体の動作を制御するのである。
【００４６】
クロックジェネレータ１２０は、主に水晶発振回路１２１、及び分周回路１２２から構成されている。水晶発振回路１２１は、水晶振動子を用いた発振回路であり、その出力である源発振クロック信号を、分周回路１２１と上記のクロックカウンタ１１０に供給する。また、分周回路１２２は、かかる源発振クロック信号を所定の分周比に基づいて分周する分周回路であり、その分周比は、制御部２０によって設定されるものとする。この分周されたクロックは、内部クロック信号として制御部２０を始め装置内の各部に供給される。なお、クロックジェネレータ１２０（水晶発振回路１２１）は、常に発振状態にあるものとする。
【００４７】
本装置における内部時刻信号のカウントは、この内部クロック信号を用いて行われる。本実施例は、精度の確定している標準電波のキャリア周波数を利用して内部クロック信号の精度の校正を図るものであり、これによって本装置における時刻精度を向上させることができる。
次に、本実施例の動作について具体的な数値例を挙げて説明する。但し、本発明の実施の形態がかかる数値例に限定されるものでないことは言うまでもない。
【００４８】
先ず、制御部２０は、初期設定においてキャリアカウンタ１０９にダウンカウント用の初期設定値として“５，１２０，０００”なる値をセットする。この数値は、キャリア周波数４０ｋＨｚで、カウンタの計測時間を１２８秒と想定したものである。即ち、計測時間（１２８秒）内におけるキャリアクロック信号（４０ｋＨｚ）のカウントパルス数
４０，０００  ×  １２８  ＝５，１２０，０００
がキャリアカウンタ１０９のダウンカウント用の初期設定値となる。
【００４９】
また、クロックジェネレータ１２０内の分周回路１２２には、分周比として“３２，７６８”なる数値が、制御部２０によってセットされているものと仮定する。
以上の初期設定が終了すると、制御部２０は、キャリアカウンタ１０９とクロックカウンタ１１０にリセット・スタート指令を通知する。これによって、キャリアカウンタ１０９は、初期設定値のダウンカウントを開始し、同時にクロックカウンタ１１０は、水晶発振回路１２１からの源発振クロック信号のカウントアップを開始する。
【００５０】
キャリアカウンタ１０９において、初期設定値のダウンカウントが継続されてそのカウント値が０に達すると、それを通知するオーバーフロー信号がクロックカウンタ１１０と制御部２０の各々に出力される。クロックカウンタ１１０は、かかる信号を受信するとそのカウントアップ動作を停止する。一方、制御部２０は、所定のタイミングでクロックカウンタ１１０が源発振クロック信号をカウントアップしたカウント値を取り込む。
【００５１】
いま、このカウント値が“４，１９４，１７６”であると仮定すると、制御部２０は、これをカウント動作に要した時間１２８秒で割って、１秒当たりのカウント値
４，１９４，１７６  ／  １２８  ＝３２，７６７
を算出する。
【００５２】
かかる算出値が、キャリアクロック信号と等しい周期の内部クロック信号を得る為の源発振クロック信号に対する分周比となる。
前述の如く、分周回路１２２に初期設定された分周比は“３２，７６８”であるから、この場合の周波数偏差は、
（３２，７６８−３２，７６７）／３２，７６８＝３０．５ｐｐｍ
となる。
【００５３】
御回部２０は、かかる算出値“３２，７６７”を新たな分周比として、クロックジェネレータ１２０内の分周回路１２２に設定する。
本実施例においては、以上説明した動作を常時繰り返して行うことによって、内部クロック信号の周波数偏差を常に校正することが可能となる。これによって前述した第１から第３の実施例と同様の効果が得られる。
【００５４】
なお、本実施例による標準電波受信時刻装置の内部クロック信号の校正は、前述した第１乃至第３の実施例に示された時刻偏差の校正と併用して実施し得ることは言うまでもない。
次に、本発明による標準電波受信時刻装置の第５の実施例について説明する。
本実施例における装置の構成を図６のブロック図に示す。なお、同ブロック図は、本発明の実施の形態に関連する部分のみを示すものであり、例えば、時刻の表示部やその駆動回路など、本発明の実施の形態に直接に関連しない部分についての記載は省略されている。
【００５５】
先ず、同図に基づいて本実施例の構成を説明する。
図６においてアンテナ２０１は、例えば、ループアンテナやフェライトアンテナなどの長波受信アンテナである。標準電波送信所より送信された長波標準電波は、アンテナ２０１によって同調され、微弱な信号として本装置に受信される。
高周波アンプ２０２は、アンテナ２０１からの微弱な受信信号を所定のレベルまで増幅する高周波増幅器であり、同アンプで増幅された信号は、アナログ乗算器２０３に出力される。アナログ乗算器２０３は、例えば、平衡変調器やリング変調器などの変調回路を利用したミクサであり、高周波アンプ２０２からの出力信号と、後述する電圧制御水晶発振器２２１からの出力信号との乗算処理を行うものである。
【００５６】
受信信号検波回路２０４は、アナログ乗算器２０３からの出力信号を所定のレベルまで増幅してこれを検波する回路である。なお、アナログ乗算器２０３からの出力信号の包絡線波形を忠実に再現すべく、受信信号検波回路２０４には、同回路に内蔵されるアンプの増幅度をその検波出力によって適宜制御するＡＧＣ機能が備わっている。
【００５７】
受信信号検波回路２０４からの検波出力信号は、低域通過フィルタ２０５に供給され、同フィルタによって検波出力信号に含まれる標準電波のキャリア周波数成分が除去されて検波出力信号の包絡線波形が再生される。
低域通過フィルタ２０５の出力は、さらに電圧コンパレータ２０６によって所定の閾値電圧Ｖｒｅｆ１と比較されて、その振幅がハイレベル若しくは、ロウレベルの２値であるデジタル信号のパルス列に変換される。そして、かかるパルス列が標準時刻信号の１フレームを表す標準時刻信号となる。なお、電圧コンパレータ２０６の出力である標準時刻信号は、制御部２０等に供給されて受信時刻校正や受信時刻表示などの処理に用いられるが、本実施例の構成には直接の関係がないのでこれに関連する説明は省略する。
【００５８】
一方、アナログ乗算器２０３の出力信号は、キャリア検出アンプ２０７にも供給され、同アンプからの出力信号は、位相比較器２０８の一方の入力に印加される。位相比較器２０８は、例えば、排他的論理和回路を利用して２つの入力信号の周波数及び位相偏差に応じた信号を出力する回路である。位相比較器２０８の他方の入力には、後述する電圧制御水晶発振器２２１からの出力信号が供給されている。
【００５９】
位相比較器２０８の出力信号は、低域通過フィルタ（ループフィルタ）２０９に供給されて高周波成分を除去された後、サンプル・ホールド回路２１０を経て電圧制御水晶発振器２２１に供給される。なお、サンプル・ホールド回路２１０のゲート制御は、後述の制御回路２０によってなされるものとする。
電圧制御水晶発振器２２１は、例えば、バラクタダイオード等の可変容量素子と水晶発振回路を組み合わせた電圧制御型の発振器であり、サンプル・ホールド回路２１０を通して印加される直流電圧に応じてその発振周波数が調整される。なお、電圧制御水晶発振器２２１の発振周波数は、標準電波のキャリア周波数（４０ｋＨｚ又は６０ｋＨｚの）の近傍に設定されているものとする。
【００６０】
因みに、以上説明した位相比較器２０８、ループフィルタ２０９、及び電圧制御水晶発振器２２１が、いわゆるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を構成していることは言うまでもない。
制御部２０は、主にマイクロコンピュータ、ＲＯＭやＲＡＭ等のメモリ回路、及びこれらの周辺回路等の各種回路（何れも図示せず）から構成されている。かかるメモリ回路には、装置各部の動作を規定するメインプログラムや各種のサブプログラム（何れも図示せず）が記憶されている。マイクロコンピュータは、これらのプログラムを所定のクロックに同期して実行することによって装置全体の動作を制御するのである。
【００６１】
なお、電圧制御水晶発振器２２１からの出力信号は、本装置の内部クロック信号に相当するものであり装置内における内部時刻信号のカウントは、この内部クロック信号を用いて行われる。本実施例は、精度の確定している標準電波のキャリア周波数をＰＬＬ回路の基準クロックとして利用することにより、内部クロック周波数をキャリア周波数に同期させて内部クロック信号の校正を図るものである。
【００６２】
次に、本実施例の動作を具体的に説明する。
先ず、高周波アンプ２０２を経た受信信号は、アナログ乗算器２０３において、電圧制御水晶発振器２２１からの出力信号との乗積変調処理が施されてキャリア周波数の選択性が高められる。因みに、かかる変調処理は、上記２つの信号の乗算処理に他ならない。それ故、アナログ乗算器２０３からの出力信号の包絡線波形は、標準電波のキャリアに振幅変調により重畳されていた標準時刻信号のパルス周波数の波形となる。
【００６３】
第４の実施例で説明した如く、アナログ乗算器２０３からの出力信号は、受信信号検波回路２０４に印加されて所定の処理が施された後に標準時刻信号として再生される。
一方、アナログ乗算器２０３の出力信号は、キャリア検出アンプ２０７を経て、位相比較器２０８、ループフィルタ２０９、及び電圧制御水晶発振器２２１から成るＰＬＬ回路にも基準クロックとして入力される。そして、かかるＰＬＬ回路を構成する位相比較器２０８の他の入力は、電圧制御水晶発振器２２１からの出力信号である内部クロック信号である。
【００６４】
位相比較器２０８は、アナログ乗算器２０３の出力信号、即ちキャリアクロック信号と、内部クロック信号との位相比較信号を生成して、これをループフィルタ２０９に出力する。ループフィルタ２０９は、この位相比較信号に含まれる高周波成分を除去して同信号の直流成分を抽出する。それ故、ループフィルタ２０９の出力には、キャリアクロック信号と、内部クロック信号との位相周波数ズレの大きさに比例した直流電圧が生ずることになる。
【００６５】
かかる直流電圧は、サンプル・ホールド回路２１０に入力される。上述の如く、サンプル・ホールド回路２１０のゲートは、制御部２０からの制御信号によって制御されている。内部クロック信号と、キャリアクロック信号との同期が確立される以前において、制御部２０は、サンプル・ホールド回路２１０をスルーとする制御を為す。これによって、ループフィルタ２０９からの直流出力電圧が電圧制御水晶発振器２２１の制御入力に印加され、電圧制御水晶発振器２２１は、かかる電圧に応じた周波数の内部クロック信号を発振する。
【００６６】
標準電波の受信が安定して、ＰＬＬ回路の同期引き込み（ＰＬＬ回路のロック）が完了すると、制御部２０は、サンプル・ホールド回路２１０をロックする制御を為し、これによって電圧制御水晶発振器２２１の制御電圧が固定され、その発振周波数も固定される。その後、標準電波の受信が途絶えた場合であっても、電圧制御水晶発振器２２１は、安定した周波数の内部クロック信号の発振を継続する。
【００６７】
以上説明した如く、本実施例においては、ＰＬＬ回路を用いて内部クロック信号をキャリアクロック信号に同期させて、その精度を校正することができるので、第１から第３の実施例と同様の効果を得ることができる。
なお、本実施例による標準電波受信時刻装置の内部クロック信号の校正は、第１乃至第３の実施例に示された時刻偏差の校正と併用して実施し得ることは言うまでもない。
【００６８】
さらに、標準電波のキャリア周波数の選択度をアナログ乗算器を用いて高めているので、検波回路の前段における高選択度（高Ｑ）の帯域通過フィルタが不要となり、装置内に必要とされる水晶振動子の数を低減させることができる。
次に、本発明による標準電波受信時刻装置の第６の実施例について説明する。
本実施例における装置の構成を図７のブロック図に示す。なお、同ブロック図は、本発明の実施の形態に関連する部分のみを示すものであり、例えば、時刻の表示部やその駆動回路など、本発明の実施形態に直接に関連しない部分についての記載は省略されている。
【００６９】
先ず、同図に基づいて本実施例の構成を説明する。なお、本実施例は、第５の実施例を基本とするものであり、標準電波のキャリア周波数をＰＬＬ回路の基準クロックに利用して内部クロック周波数の校正を図るものである。それ故、第５の実施例の構成に追加される部分のみを以下に説明する。
図７において、接続切替回路３１０は、例えば、アナログスイッチや水銀リレー等のアナログ信号切替素子を用いた信号切替回路であり、その切替指令は、制御部２０からの制御信号によって為されるものとする。なお、第５の実施例におけるサンプル・ホールド回路２１０は、本実施例では使用されない。
【００７０】
アナログ／デジタル変換回路３１３は、電圧制御水晶発振器３２１に印加されている制御電圧をデジタル信号に変換する回路であり、同回路からのデジタル信号出力は所定のタイミングで制御部２０に読み込まれる。また、デジタル／アナログ変換回路３１４は、所定のタイミングで制御部２０から出力されるデジタル信号をアナログ信号に変換する回路である。
【００７１】
次に、本実施例の具体的な動作について説明を行う。なお、以下の動作説明においても、主に、前述した第５の実施例と異なる部分についてのみ説明を行う。
先ず、本装置が標準電波の受信を開始した初期時において、接続切替回路３１０は、制御部２０からの制御信号によって、その切替接点を図７に示されるＡ側に切り替える。これによって、ループフィルタ３０９の出力が電圧制御水晶発振器３２１の制御電圧入力に接続されて、第５の実施例と同様のＰＬＬ回路の動作が行われる。
【００７２】
ＰＬＬ回路の動作中は、アナログ／デジタル変換回路３１３が動作して、電圧制御水晶発振器３２１に印加されている制御電圧の値を逐次デジタル信号に変換してこれを制御部２０に通知する。それ故、制御部２０は、ＰＬＬ回路の動作中における制御電圧の変化を常に監視することができる。
制御部２０は、かかる制御電圧の変化から電圧制御水晶発振器３２１の動作状態を記憶して、ＰＬＬ回路における揺らぎ等の安定動作に関する情報を判断する。そして、ＰＬＬ回路の動作が安定したものと判断すると、電圧制御水晶発振器３２１の制御をＰＬＬ制御から制御部２０による直接制御に切り替える。
【００７３】
ここで、制御部２０による直接制御とは、制御部２０が直接に電圧制御水晶発振器３２１に適切な制御電圧を供給して、その発振周波数を制御する制御方式を言う。
即ち、制御部２０は、所定のデジタル信号をデジタル／アナログ変換回路３１４に出力して適切な制御電圧を発生させる。次に、接続切替回路３１０に切替制御信号を出力して、その切替接点を図７に示されるＢ側に切り替えさせる。これによって、電圧制御水晶発振器３２１の制御電圧入力は、デジタル／アナログ変換回路３１４の出力に接続され、同回路から出力される制御電圧によって、その発振周波数が制御されることになる。
【００７４】
制御部２０は、かかる切替処理を行った後、再び、アナログ／デジタル変換回路３１３を動作させて電圧制御水晶発振器３２１の制御電圧を読み込んでその値が正常であるか否かを判断する。
本実施例によれば、制御部２０から直接に電圧制御水晶発振器３２１の発振周波数を制御することができるので、例えば、第２、第３の実施例で言及した環境温度変化による時刻偏差の補正を考慮して発振周波数を調整することも可能となる。この場合、時刻偏差ではなく、内部クロック周波数そのものを補正することになるので、安定したクロック信号を装置の外部に出力することも可能となる。
【００７５】
また、本実施例によれば、制御部２０は、電圧制御水晶発振器３２１の制御電圧を随時監視することができる。それ故、標準電波の受信状態が劣化してＰＬＬ回路の位相ロックが外れてしまう状態やロックが困難な状態を、制御部２０が速やかに把握することができ、ＰＬＬ回路による制御と制御部２０による制御とを適宜切り替えて、安定した内部クロック信号を得ることが可能となる。
【００７６】
以上説明した如く、本実施例においては、ＰＬＬ回路及び制御部２０からの出力を用いて内部クロック信号をキャリアクロック信号に同期させて、その精度を校正することができるので、前述した第１から第３の実施例と同様の効果を得ることができる。
なお、本実施例による標準電波受信時刻装置の内部クロックの校正は、第１乃至第３の実施例に示された時刻偏差の校正と併用して実施し得ることは言うまでもない。
【００７７】
さらに、標準電波のキャリア周波数の選択度をアナログ乗算器を用いて高めているので、検波回路の前段における高選択度（高Ｑ）の帯域通過フィルタが不要となり、装置内に必要とされる水晶振動子の数を低減させることができる。
【図面の簡単な説明】
【図１】図１は、本発明による標準電波受信時刻装置の第１の実施例を示すブロック図である。
【図２】図２は、図１の実施例おける動作を表すタイムチャートである。
【図３】図３は、従来の電波時計における動作を表すタイムチャートである。
【図４】図４は、１日の環境温度変化に伴う時刻偏差の変動例を表す図である。
【図５】図５は、本発明による標準電波受信時刻装置の第４の実施例を示すブロック図である。
【図６】図６は、本発明による標準電波受信時刻装置の第５の実施例を示すブロック図である。
【図７】図７は、本発明による標準電波受信時刻装置の第６の実施例を示すブロック図である。
【符号の説明】
１０  …  電波受信部
２０  …  制御部
３０  …  時計部
１０１，２０１，３０１  …  アンテナ
１０２，２０２，３０２  …  高周波アンプ
１０３  …  帯域通過フィルタ
１０４，２０４，３０４  …  受信信号検波回路
１０５，２０５，３０５  …  低域通過フィルタ
１０６，１０８，２０６，３０６  …  電圧コンパレータ
１０７  …  キャリア信号検波回路
１０９  …  キャリアカウンタ
１１０  …  クロックカウンタ
１２０  …  クロックジェネレータ
１２１  …  水晶発振回路
１２２  …  分周回路
２０３，３０３  …  アナログ乗算器
２０７，３０７  …  キャリア検出アンプ
２０８，３０８  …  位相比較器
２０９，３０９  …  低域通過フィルタ（ループフィルタ）
２１０  …  サンプル・ホールド回路
２２１，３２１  …  電圧制御水晶発振器
３１０  …  接続切替回路
３１３  …  アナログ／デジタル変換回路
３１４  …  デジタル／アナログ変換回路
【図１】
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【図２】
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【図３】
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【図４】
2004340749.tif 000006
【図５】
2004340749.tif 000007
【図６】
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【図７】
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