(57)【要約】【課題】単電子トランジスタの電流周期位相の制御を簡単な構成で容易に行い、制御後の状態が保持されるようにする。【解決手段】単電子島１Ａとそれぞれトンネル接合を介して接続されたソース電極Ｓおよびドレイン電極Ｄと，単電子島１Ａに容量接合されたゲート電極Ｇとを有する単電子トランジスタ１と、単電子トランジスタ１のドレイン電極Ｄに一端が接続された負荷素子６と、単電子トランジスタのソース電極Ｓと負荷素子６の他端との間に電圧を印加するための端子２，３と、単電子トランジスタ１の単電子島１Ａにチャネルが容量接合された電界効果トランジスタＳＧと、電界効果トランジスタＳＧのゲート電極ＣＧと負荷素子６の一端との間に接続されたスイッチ素子８とを備えている。【選択図】        図５
2004281465.tif 000002
【特許請求の範囲】
【請求項１】
単電子島とそれぞれトンネル接合を介して接続されたソース電極およびドレイン電極と、前記単電子島に容量接合されたゲート電極とを有する単電子トランジスタと、
この単電子トランジスタのソース電極およびドレイン電極の一方に一端が接続された負荷素子と、
前記単電子トランジスタのソース電極およびドレイン電極の他方と前記負荷素子の他端との間に電圧を印加する電源と、
前記単電子トランジスタの単電子島にチャネルが容量接合された第１の電界効果トランジスタと、
この第１の電界効果トランジスタのゲート電極と前記負荷素子の一端との間に接続されたスイッチ素子と
を備えたことを特徴とする自動位相制御単電子トランジスタ素子。
【請求項２】
請求項１に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタのソース電極およびドレイン電極の一方と前記負荷素子の一端とは、第２の電界効果トランジスタを介して接続されていることを特徴とする自動位相制御単電子トランジスタ素子。
【請求項３】
請求項１または２に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタのゲート電極と前記第１の電界効果トランジスタのチャネルとは、第３の電界効果トランジスタのチャネルを介して接続され、
この第３の電界効果トランジスタのゲート電極は、定電圧源に接続されることを特徴とする自動位相制御単電子トランジスタ素子。
【請求項４】
請求項１〜３のいずれか１項に記載された自動位相制御単電子トランジスタ素子において、
前記第１の電界効果トランジスタは、少なくとも１つの正孔キャリアの電界効果トランジスタと、少なくとも１つの電子キャリアの電界効果トランジスタとからなり、
前記正孔キャリアの電界効果トランジスタおよび前記電子キャリアの電界効果トランジスタのゲート電極のそれぞれと前記負荷素子の一端との間にスイッチ素子が設けられていることを特徴とする自動位相制御単電子トランジスタ素子。
【請求項５】
請求項１または２に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタが複数並列に接続され、
前記単電子トランジスタのそれぞれに対し、前記単電子島にチャネルが容量接合された第１の電界効果トランジスタと、この第１の電界効果トランジスタのゲート電極と前記負荷素子の一端との間に接続されたスイッチ素子とが設けられていることを特徴とする自動位相制御単電子トランジスタ素子。
【請求項６】
請求項１または２に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタが複数直列に接続され、
前記単電子トランジスタのそれぞれに対し、前記単電子島にチャネルが容量接合された第１の電界効果トランジスタと、この第１の電界効果トランジスタのゲート電極と前記負荷素子の一端との間に接続されたスイッチ素子とが設けられていることを特徴とする自動位相制御単電子トランジスタ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単電子トランジスタの電流周期位相を自己制御する自動位相制御単電子トランジスタ素子に関する。
【０００２】
【従来の技術】
単電子トランジスタは、２つのトンネル接合に挟まれた単電子島と呼ばれる微小な導電性の島の電位をゲートキャパシタを介して制御することにより、クーロンブロッケイド状態（島の帯電エネルギーが大きいため、電子のトンネリングが禁止された状態）の発現・非発現を制御して、ソース・ドレイン間の電流を制御するトランジスタである。
図２６は、一般的な単電子トランジスタの等価回路を示す図である。単電子トランジスタ１は、単電子島１Ａとそれぞれトンネル接合を介して接続されたソース電極Ｓおよびドレイン電極Ｄと、単電子島１Ａに絶縁膜を介して接続されることにより容量接合されたゲート電極Ｇとを有している。
【０００３】
単電子島１Ａはトンネル接合に挟まれているために、電子１個が単電子島１Ａに入ることによるエネルギー増加分に相当するエネルギー準位ができる（以下、エネルギー準位はすべて電子に対するものとする）。ゲート・ソース間電圧Ｖｇｓを変化させると、ゲート電極Ｇと単電子島１Ａとの容量的な結合によって、このエネルギー準位が一定のギャップを保ったまま上下する。
ソース・ドレイン間電圧Ｖｄｓがこのギャップよりも小さい場合、ギャップ内にソースとドレインの両方の伝導可能な準位がないと、ソース・ドレイン間に電流Ｉｄが流れないクーロンブロッケード状態となる。一方、ソースとドレインの準位の間に単電子島１Ａの準位のいずれかが入ると、単電子島１Ａの準位を介してソース・ドレイン間に電流Ｉｄが流れる状態になる。
【０００４】
よって、あるゲート・ソース間電圧Ｖｇｓではブロッケードの効果で単電子島１Ａ内の電子個数がｎ個（ｎは整数）で安定となり、電流Ｉｄは流れないが、ゲート・ソース間電圧Ｖｇｓが増加するとブロッケードが破れ、もう１個電子が増えることが可能となる。後者の領域にゲート・ソース間電圧Ｖｇｓが入ると、単電子島１Ａの電子数がｎとｎ＋１の両方の値を取れるので、電子が１個島内に入り、次に出て行く（島内の電子数はｎとｎ＋１との間を往復する）ことで電流Ｉｄが流れるようになる。したがって、図２７に示すように、ゲート・ソース間電圧Ｖｇｓを変化させると、ソース・ドレイン間の電流Ｉｄが振動することになる。その振動の周期はｅ／Ｃｇとなる。ここに、ｅは電気素量であり、Ｃｇはゲートキャパシタの容量である。
【０００５】
この単電子トランジスタ１は、低電圧・微小電流で動作するので、消費電力が極めて小さいこと、また素子面積が極めて小さいことなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。
単電子トランジスタ１の従来の論理回路応用の例は、非特許文献１などに見られる。図２８は、単電子トランジスタ１を用いた抵抗負荷型のインバータの構成を示す回路図である。単電子トランジスタ１のドレイン電極Ｄは負荷抵抗６を介して電源端子２に接続され、ソース電極Ｓは接地端子３に接続されている。また、ゲート電極Ｇに入力端子４が接続され、ドレイン電極Ｄと負荷抵抗６との接続点に出力端子５が接続されている。
【０００６】
この回路構成は、従来より用いられてきた電界効果トランジスタやバイポーラトランジスタを単電子トランジスタ１に置き換えたものであり、以下の条件の下で、従来のインバータと同じ機能を実現できる。すなわち、単電子トランジスタ１のソース・ドレイン間電圧Ｖｄｓが、ｅ／Ｃｔｏｔａｌよりも小さい場合に、クーロンブロッケード状態が発現し、ソース・ドレイン間が非導通状態となる。ここに、ｅは電気素量であり、Ｃｔｏｔａｌは単電子トランジスタ１の全容量（ゲートキャパシタの容量Ｃｇ、ソース電極Ｓおよびドレイン電極Ｄのトンネル接合の容量Ｃｓ，Ｃｄの総和）である。したがって、インバータ回路として動作するためには、クーロンブロッケード状態が発現するように、電源電圧Ｖｄｄをｅ／Ｃｔｏｔａｌより十分に小さくする必要がある。
【０００７】
また、単電子トランジスタ１のドレイン電流Ｉｄは図２７に示したようにゲート・ソース間電圧Ｖｇｓに対して周期的に増減するので、一般的な２値のインバータとして使用するためには、ドレイン電流Ｉｄが単調に増加する範囲にゲート・ソース間電圧Ｖｇｓすなわち入力電圧Ｖｉｎを設定する必要がある。
また、単電子トランジスタ１を集積化して論理回路に用いる場合には、個々の単電子トランジスタ１の周期的に変化するドレイン電流Ｉｄが最適となる入力電圧Ｖｉｎが異なる確率が高く、個別に入力電圧Ｖｉｎの設定を行うか、ドレイン電流Ｉｄの周期的な振動の位相設定を行う必要がある。
また、単電子トランジスタ１はこれまで半導体や金属をべ一スに作製されてきたため、加工技術の問題や単電子トランジスタ１の周りにランダムに蓄えられた電荷の存在によって、単電子トランジスタ１の電流周期の位相にもばらつきが生じる。したがって、この理由によっても単電子トランジスタ１の電流周期位相を制御する必要がある。
【０００８】
【非特許文献１】
ＩＢＭ  Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．Ｖｏｌ．３２，ｐ．１４４．１９８８（Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ）
【０００９】
【発明が解決しようとする課題】
電流周期位相を制御するには、図２９に示すような単電子トランジスタ１０１を用いる方法が考えられる。この単電子トランジスタ１０１には、ゲート電極Ｇの他に、単電子島１Ａと容量的に結合している制御ゲート電極ＣＧが設けられている。
単電子トランジスタ１０１において、ゲート電圧Ｖｇを変えたときのドレイン電流Ｉｄは、図３０（ａ）に示すように周期的に変化する。ここで、制御ゲート電極ＣＧに電圧Ｖｃｇを印加すると、図３０（ｂ）に示すようにドレイン電流Ｉｄの周期位相がＣｃｇＶｃｇ／Ｃｇだけシフトする。ここに、Ｃｃｇは単電子島１Ａと制御ゲート電極ＣＧとの接合容量である。したがって、ゲート電圧Ｖｇを変えたときのドレイン電流Ｉｄの位相を、制御ゲート電極ＣＧによって任意に制御することが可能となる。
【００１０】
しかし、この方法では、制御ゲート電極ＣＧによって位相を制御する前に、どの程度、位相をシフトする必要があるのか知るために、すべての単電子トランジスタ１０１の位相を把握しておく必要がある。これは、論理回路を構成する単電子トランジスタ１０１の数が増えるほど困難になるという問題があった。
また、制御ゲート電極ＣＧによって位相制御を行った後、通常の動作を行うときにも、制御ゲート電極ＣＧにそれぞれの単電子トランジスタ１０１の位相制御量に応じた位相制御電圧Ｖｃｇを印加し続けなければならないという問題があった。
また、位相制御を行うための電圧Ｖｃｇが単電子トランジスタ１０１毎に異なるため、位相制御用に出力電圧が異なる電圧源が複数必要となり、回路が複雑になるという問題があった。
以上のような単電子トランジスタの電流周期位相制御の困難さから、単電子トランジスタを集積化することができなかった。
【００１１】
本発明はこのような課題を解決するためになされたものであり、その目的は、単電子トランジスタの電流周期位相の制御を簡単な構成で容易に行い、制御後の状態が保持されるようにすることにある。
【００１２】
【課題を解決するための手段】
このような目的を達成するために、本発明の自動位相制御単電子トランジスタ素子は、単電子島とそれぞれトンネル接合を介して接続されたソース電極およびドレイン電極と，単電子島に容量接合されたゲート電極とを有する単電子トランジスタと、この単電子トランジスタのソース電極およびドレイン電極の一方に一端が接続された負荷素子と、単電子トランジスタのソース電極およびドレイン電極の他方と負荷素子の他端との間に電圧を印加する電源と、単電子トランジスタの単電子島にチャネルが容量接合された第１の電界効果トランジスタと、この第１の電界効果トランジスタのゲート電極と負荷素子の一端との間に接続されたスイッチ素子とを備えたことを特徴とする。
【００１３】
この自動位相制御単電子トランジスタ素子に対して次のような操作を行う。
まず、第１の電界効果トランジスタのゲート電極に所定の電圧を印加し、エネルギーバンドにポテンシャルの壁を形成する。この状態で第１の電界効果トランジスタの一端に電圧を印加し、ポテンシャルの壁を相対的に低くすることによって、第１の電界効果トランジスタの他端（すなわち、単電子島に容量接合されたチャネル端部）にキャリアを誘起させる。第１の電界効果トランジスタの一端の電圧を元に戻すと、ポテンシャルの壁が再び高くなり、第１の電界効果トランジスタの他端にキャリアが蓄積される。この蓄積されたキャリアによって単電子島に電荷が誘起され、単電子トランジスタのゲート・ソース間電圧に対するドレイン電流の周期位相がシフトする。
【００１４】
一方、単電子トランジスタと負荷素子との接続点は、単電子トランジスタのソース・ドレイン間の導通・非導通によって２つの電圧レベルを示す。この接続点をスイッチ手段によって第１の電界効果トランジスタのゲート電極に接続したときに、第１の電圧レベルではポテンシャルの壁が十分に低くなり、第２の電圧レベルではあまり変わらないように設定する。これにより、第１の電圧レベルの接続点を第１の電界効果トランジスタのゲート電極に接続すると、ポテンシャルの壁が低くなり、第１の電界効果トランジスタの他端に蓄積されたキャリアの一部が一端の側に放出され、その結果、単電子トランジスタのドレイン電流の周期位相が再びシフトする。そして、単電子トランジスタの導通状態が変化し、単電子トランジスタと負荷素子との接続点の電圧レベルが第２の電圧レベルになると、第１の電界効果トランジスタのポテンシャルの壁が高くなるので、蓄積されたキャリアの放出が停止し、シフトした周期位相もその状態で保持される。なお、当初から第２の電圧レベルの接続点を第１の電界効果トランジスタのゲート電極に接続しても、蓄積されたキャリアの放出は起こらず、周期位相は変化しない。よって、単電子トランジスタと負荷素子との接続点の当初の電圧レベルがいずれの場合でも、最終的には第２の電圧レベルとなる。
【００１５】
このように、本発明によれば、周期位相制御の際に単電子トランジスタの位相状態を予め把握する必要がない。また、位相シフト量が単電子トランジスタ毎に異なっていたとしても、第１の電界効果トランジスタに蓄積されたキャリアによる位相のシフト量は、ゲート電極によるその第１の電界効果トランジスタのＯＮ／ＯＦＦで調整されるので、位相制御時の電圧は一定の値でよく、その電源を共通化することが可能となる。
【００１６】
また、上述した自動位相制御単電子トランジスタ素子では、単電子トランジスタのソース電極およびドレイン電極の一方と負荷素子の一端とが、第２の電界効果トランジスタを介して接続された構成としてもよい。これにより、負荷素子の一端における電圧振幅を大きくすることができる。負荷素子の一端の電圧が第１の電界効果トランジスタに印加されるので、第１の電界効果トランジスタの駆動条件を満たすことが容易になる。
また、単電子トランジスタのゲート電極と第１の電界効果トランジスタのチャネルとが、第３の電界効果トランジスタのチャネルを介して接続され、この第３の電界効果トランジスタのゲート電極が、定電圧源に接続される構成としてもよい。これにより、第１の電界効果トランジスタのゲート電極と単電子トランジスタの単電子島との電気的な容量接合が小さくなる。また、第１の電界効果トランジスタに蓄積されるキャリア数を、より任意にコントロールできる。
【００１７】
また、第１の電界効果トランジスタが、少なくとも１つの正孔キャリアの電界効果トランジスタと、少なくとも１つの電子キャリアの電界効果トランジスタとからなり、正孔キャリアの電界効果トランジスタおよび電子キャリアの電界効果トランジスタのゲート電極のそれぞれと負荷素子の一端との間にスイッチ素子が設けられている構成としてもよい。電界効果トランジスタのキャリアが正孔か電子かによって、単電子トランジスタの位相制御後に負荷素子との接続点で最終的に得られる電圧レベルが異なる。したがって、いずれの電界効果トランジスタを用いて位相制御を行うかによって、単電子トランジスタと負荷素子との接続点における電圧レベルが選択的に設定される。
【００１８】
また、単電子トランジスタが複数並列に接続され、単電子トランジスタのそれぞれに対し、単電子島にチャネルが容量接合された第１の電界効果トランジスタと、この第１の電界効果トランジスタのゲート電極と負荷素子の一端との間に接続されたスイッチ素子とが設けられている構成としてもよい。
また、単電子トランジスタが複数直列に接続され、単電子トランジスタのそれぞれに対し、単電子島にチャネルが容量接合された第１の電界効果トランジスタと、この第１の電界効果トランジスタのゲート電極と負荷素子の一端との間に接続されたスイッチ素子とが設けられている構成としてもよい。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る自動位相制御単電子トランジスタ素子の要部構成を示す回路図である。この図では、図２６と同一の構成要素を、図２６と同一の符号で示している。
本実施の形態は、単電子トランジスタ１の単電子島１Ａに、第１の電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）のチャネルが容量的に接合された構成を有している。ここでは、このＦＥＴのことをサイドゲート素子ＳＧと呼ぶ。
【００２０】
単電子トランジスタ１およびサイドゲート素子ＳＧは、図２に示すようなデバイス構造をしている。このデバイス構造は、例えば次のようにして形成することができる。
まず、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板２１の上に絶縁膜２２を形成し、この絶縁膜２２の上に単電子トランジスタ１の細線チャネル２３を形成するとともに、この細線チャネル２３の単電子島１Ａとなる部分に先端部が近接するようにサイドゲート素子ＳＧを形成する。
【００２１】
Ｙ．Ｔａｋａｈａｓｈｉ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｎｏ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ，Ｖｏｌ．４３，（１９９６）ｐ．１２１３に記載されているパターン依存酸化法（ＰＡＤＯＸ（Ｐａｔｔｅｒｎ−Ｄｅｐｅｃｄｅｎｔ  Ｏｘｉｄａｔｉｏｎ）法）を用いることによって、細線チャネル２３が単電子トランジスタ１のチャネルとなる。
サイドゲート素子ＳＧの上部に、絶縁膜２５を挟んでゲート電極を形成する。このゲート電極はサイドゲート素子ＳＧをスイッチングするためのものであり、コントロールゲート電極ＣＧと呼ぶ。
さらに、細線チャネル２３、サイドゲート素子ＳＧおよびコントロールゲート電極ＣＧの上部に、絶縁膜２５を挟んで上部電極２６を形成する。この上部電極２６と細線チャネル２３とから単電子トランジスタ１が構成される。
【００２２】
コントロールゲート電極ＣＧは、図２（ｃ）に示すようにサイドゲート素子ＳＧを囲むように形成してもよい。このように形成することによって、サイドゲート素子ＳＧのスイッチングの制御性がよくなる。
単電子トランジスタ１の各部のサイズは、細線チャネル２３の図２（ｂ）における断面の縦横を数十ｎｍ、図２（ａ）における縦方向（細線チャネル２３の長め方向）の長さを数十ｎｍ〜数百ｎｍ、細線チャネル２３の上部の絶縁膜２５の厚さを数十ｎｍとすることが望ましい。また、サイドゲート素子ＳＧの図２（ｃ）における断面の縦横を数十ｎｍ、コントロールゲート電極ＣＧの図２（ｂ）における断面の縦横を数十ｎｍとする。
【００２３】
図３に図２（ｂ）での電子に対するエネルギーバンドダイアグラムを示す。図３（ａ）は、サイドゲート素子ＳＧの一端にサイドゲート電圧ＶｓｇとしてＶｓｇ０を印加し、コントロールゲート電極ＣＧにコントロールゲート電圧ＶｃｇとしてＶｃｇ０を印加した初期状態を示している。サイドゲート素子ＳＧのエネルギーバンドにはコントロールゲート電極ＣＧによるポテンシャルの壁が形成され、サイドゲート素子ＳＧの他端部分（単電子トランジスタ１側の部分）が電気的に浮いた状態になっている。
サイドゲート電圧Ｖｓｇを負の方向に加えていくと、サイドゲート素子ＳＧの伝導帯が上昇し、コントロールゲート電極ＣＧによるポテンシャルの壁が相対的に下がる。そして、サイドゲート電圧ＶｓｇをＶｓｇ１（＜Ｖｓｇ０）より小さくすると、図３（ｂ）に示すようにポテンシャルの壁がなくなり、サイドゲート素子ＳＧの他端部分と絶縁膜２５Ａとの界面に電子が誘起される。
【００２４】
今度はサイドゲート電圧Ｖｓｇを正の方向に加えていくと、サイドゲート素子ＳＧの伝導帯が下がり、コントロールゲート電極ＣＧによるポテンシャルの壁が再び生じ、サイドゲート素子ＳＧが電気的に分離される。このとき、図３（ｂ）において誘起された電子の一部が、図３（ｃ）に示すようにサイドゲート素子ＳＧの電気的に浮いた他端部分に蓄えられる。蓄えられる電荷量をＱ１、これによって単電子島１Ａに誘起される電荷量をｄＱ１とすると、単電子トランジスタ１のゲート・ソース間電圧Ｖｇｓに対するドレイン電流Ｉｄの周期位相は、図４（ａ）に示す初期状態と比較して、図４（ｂ）に示すようにｄＱ１／Ｃｇずれることとなる。ここに、Ｃｇは単電子島１Ａとゲート電極Ｇ（上部電極２６）との接合容量である。Ｑ１はサイドゲート電圧Ｖｓｇとコントロールゲート電極ＣＧによるポテンシャルの壁の高さ（コントロールゲート電圧Ｖｃｇ０と、サイドゲート素子ＳＧとコントロールゲート電極ＣＧとの容量とで決まる）とで決まり、ｄＱ１はコントロールゲート電極ＣＧと単電子島１Ａとの接合容量の全容量に対する比で決まる。
【００２５】
続いて、コントロールゲート電圧Ｖｃｇを正の方向に増加してＶｃｇ１（＞Ｖｃｇ０）にし、ポテンシャルの壁を下げると、サイドゲート素子ＳＧの浮いた他端部分に蓄えられた電子の一部が、電気的に接続されている一端の側に放出され、電荷量がＱ２（＜Ｑ１）に減少する。これにより、単電子トランジスタ１のドレイン電流Ｉｄの周期位相も図４（ｃ）に示すように変化する。
コントロールゲート電圧Ｖｃｇを初期の値Ｖｃｇ０に戻すと、ポテンシャルの壁が再度上昇するので、サイドゲート素子ＳＧの他端部分に蓄えられた電子はそのまま残り、シフトした位相もその状態のまま保たれる。
これらの操作により、単電子トランジスタ１のドレイン電流Ｉｄの周期位相をコントロールすることができ、位相をシフトした状態を初期の電圧条件（Ｖｓｇ０，Ｖｃｇ０）で保持することができる。また、最終的な位相のシフト量はｄＱ２で決まるので、ＶｓｇおよびＶｃｇで任意に制御することができる。
【００２６】
次に、本実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成について説明する。図５は、その回路図である。この図では、図２６および図２８と同一の構成要素を、図２６および図２８と同一の符号で示している。
本実施の形態に係る自動位相制御単電子トランジスタ素子では、図１に示した要部構成における単電子トランジスタ１のドレイン電極Ｄが負荷抵抗６を介して電源端子２に接続され、ソース電極Ｓが接地端子３に接続されている。また、ゲート電極Ｇが入力端子４となり、ドレイン電極Ｄと負荷抵抗６との接続点が出力端子５となる。さらに、図１に示した要部構成におけるサイドゲート素子ＳＧのコントロールゲート電極ＣＧを、電源端子７と出力端子５とに選択的に接続するスイッチ８が設けられている。なお、電源端子２は電圧Ｖｄｄの電源に接続され、接地端子３は接地され、電源端子７はコントロールゲート電圧Ｖｃｇ０を印加する電源に接続されている。
【００２７】
本実施の形態は単電子トランジスタ１と負荷抵抗６とが直列接続された構成を有しており、インバータ回路として動作する。図６は、その特性図である。すなわち、入力電圧Ｖｉｎをゲート電極Ｇに印加したとき、単電子トランジスタ１がクーロンブロッケード状態でドレイン電流Ｉｄが流れなければ（図６（ａ）に示す入力電圧Ｖｉｎが「Ａ」のとき）、出力電圧ＶｏｕｔがＶｄｄという大きい値をとる（以下では信号Ｈと呼ぶ）。一方、単電子トランジスタ１がクーロンブロッケードの条件を満たさなければ（図６（ａ）に示す入力電圧Ｖｉｎが「Ｂ」のとき）、ドレイン電流Ｉｄが流れるので、出力電圧Ｖｏｕｔが負荷抵抗値Ｒと単電子トランジスタ１の抵抗ＲＳＥＴに起因したＶｄｄＲＳＥＴ／（Ｒ＋ＲＳＥＴ）という小さい値となる（以下では信号Ｌと呼ぶ）。単電子トランジスタ１は入力電圧Ｖｉｎに対して図６（ａ）のようにｅ／Ｃｇの周期でクーロンブロッケード状態となるので、出力信号も図６（ｂ）のようにｅ／Ｃｇの周期で信号Ｈと信号Ｌを繰り返すこととなる。
【００２８】
また、単電子トランジスタ１と負荷抵抗６とからなる構成に、上述したサイドゲート素子ＳＧおよびスイッチ８を付加することによって、単電子トランジスタ１の位相制御を行うことが可能となる。ただし、信号Ｈとなる電圧Ｖｄｄは、サイドゲート素子ＳＧのコントロールゲート電極ＣＧによるポテンシャルの壁を十分に下げることができる程度に設定し、信号ＬとなるＶｄｄＲＳＥＴ／（Ｒ＋ＲＳＥＴ）は逆に、コントロールゲート電極ＣＧによるポテンシャルの壁が十分に高くなるように設定する必要がある。
以下、図７および図８を参照し、単電子トランジスタ１の位相制御の方法について説明する。図７には、サイドゲート素子ＳＧのコントロールゲート電圧Ｖｃｇ、サイドゲート電圧Ｖｓｇ、サイドゲート素子ＳＧに蓄積される電子数ｎ、出力電圧Ｖｏｕｔの時間変化を示す。また図８には、入力電圧Ｖｉｎに対する単電子トランジスタ１のドレイン電流Ｉｄおよび出力電圧Ｖｏｕｔの特性を示す。
【００２９】
▲１▼（ｔ：ｔ０〜ｔ１）初期設定。コントロールゲート電極ＣＧにコントロールゲート電圧ＶｃｇとしてＶｃｇ０、サイドゲート素子ＳＧの一端にサイドゲート電圧ＶｓｇとしてＶｓｇ０を印加する。この状態ではコントロールゲート電極ＣＧによってサイドゲート素子ＳＧにポテンシャルの壁が生じている。サイドゲート素子ＳＧには電子が存在しないのでｎ＝０である。
【００３０】
▲２▼（ｔ：ｔ１〜ｔ２）サイドゲート電圧ＶｓｇとしてＶｓｇ１（＜Ｖｓｇ０）を印加し、サイドゲート素子ＳＧに電子を発生させることでｎ＝ｎ０となる。これにより、単電子トランジスタ１のドレイン電流Ｉｄの周期位相が図８（ａ）に示すようにｄｎ０×ｅ／Ｃｇずれる。ｄｎ０×ｅはｎ０個の電子によって単電子島１Ａに誘起される電荷量、Ｃｇは単電子トランジスタ１のゲート容量である。
【００３１】
▲３▼（ｔ：ｔ２〜ｔ３）サイドゲート電圧Ｖｓｇとして再びＶｓｇ０を印加し、コントロールゲート電極ＣＧによるポテンシャルの壁を形成する。これにより、サイドゲート素子ＳＧにｎ１個の電子が蓄積される。その結果、単電子トランジスタ１のドレイン電流Ｉｄの周期位相が図８（ｂ）に示すようにｄｎ１×ｅ／Ｃｇずれる。ｄｎ１×ｅはｎ１個の電子によって単電子島１Ａに誘起される電荷量、Ｃｇは単電子トランジスタ１のゲート容量である。
【００３２】
▲４▼（ｔ：ｔ３〜ｔ４）スイッチ８によって出力端子５をコントロールゲート電極ＣＧに接続しＶｃｇ＝Ｖｏｕｔとする。
入力電圧Ｖｉｎが図８（ｂ）に示す「Ａ」をとるとき、出力電圧Ｖｏｕｔは信号Ｈとなり、コントロールゲート電極ＣＧによるポテンシャルの壁が下がり、サイドゲート素子ＳＧに蓄えられた電子が一部放出され、単電子トランジスタ１のドレイン電流Ｉｄの周期位相がずれる。その結果、出力電圧Ｖｏｕｔが信号Ｌとなると、コントロールゲート電極ＣＧによるポテンシャルの壁が上昇し、電子の放出が止まってｎ＝ｎ２となり、周期位相のシフトも止まる。このときの単電子トランジスタ１のドレイン電流Ｉｄの特性は図８（ｃ）に示すように位相がｄｎ２×ｅ／Ｃｇシフトしており、入力電圧Ｖｉｎが「Ａ」のときに出力がＬをとるようになる。ここで、ｄｎ２×ｅはｎ２個の電子によって単電子島１Ａに誘起される電荷量、Ｃｇは単電子トランジスタ１のゲート容量である。
【００３３】
一方、入力電圧Ｖｉｎが図８（ｂ）に示す「Ｂ」をとるとき、出力電圧Ｖｏｕｔは信号Ｌとなり低い値をとるので、コントロールゲート電極ＣＧによるポテンシャルの壁が形成されたままになる。このため、サイドゲート素子ＳＧに蓄積された電子は変化せず、ドレイン電流Ｉｄの周期位相も変化しない。よって、出力はＬで一定である。
【００３４】
▲５▼（ｔ：ｔ４〜ｔ５）初期設定（コントロールゲート電圧Ｖｃｇ＝Ｖｃｇ０、サイドゲート電圧Ｖｓｇ＝Ｖｓｇ０）に戻す。しかし、サイドゲート素子ＳＧに蓄積された電子はコントロールゲート電極ＣＧによるポテンシャルの壁によって変化しないので、▲４▼での周期位相はそのまま保持される。
【００３５】
これらの操作により、どのような入力電圧Ｖｉｎに対しても、フィードバックを行った瞬間に、出力電圧ＶｏｕｔがＬとなるように単電子トランジスタ１のドレイン電流Ｉｄの周期位相が制御される。この制御にあたって、位相シフト量が単電子トランジスタ１毎に異なっていたとしても、サイドゲート素子ＳＧに蓄積された電子による位相のシフト量は、コントロールゲート電極ＣＧによるサイドゲート素子ＳＧのＯＮ／ＯＦＦで調整されるので、位相制御時の電圧Ｖｓｇ０，Ｖｓｇ１，Ｖｃｇ０，Ｖｏｕｔはそれぞれ一定の値でよい。このため、電圧Ｖｓｇ０，Ｖｓｇ１，Ｖｃｇ０のそれぞれを各単電子トランジスタ１の間で共通にできるので、回路構成を簡素化することが可能となる。
また、サイドゲート素子ＳＧは、エンハンスメント形またはディプレッション形のいずれであってもよい。エンハンスメント形の場合、初期設定において、コントロールゲート電圧Ｖｃｇ０をゼロとすることができる。上述したように位相制御後は初期設定に戻すので、コントロールゲート電極ＣＧを接地端子に接続しておけばよく、従来のように特別な電圧を印加し続けなくても、制御後の周期位相が保持される。
【００３６】
なお、図５に示したコントロールゲート電極ＣＧに接続されるスイッチ８はＦＥＴなどで構成することができ、一例として図９に示すようなＣＭＯＳ−ＦＥＴを加えた回路構成で可能となる。この場合、ＣＭＯＳの入力電圧Ｖｓｗｉｔｃｈでコントロールゲート電極ＣＧに接続される端子が選択される。
また、単電子トランジスタ１と負荷抵抗６とからなる直列接続体への電圧の印加は図５に示したものには限定されず、例えば単電子トランジスタ１のドレイン電極Ｄが負荷抵抗６を介して接地端子３に接続され、ソース電極Ｓが電源端子２に接続される構成としてもよい。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態に係る自動位相制御単電子トランジスタ素子は、出力振幅と入力振幅との比によって決まる電圧利得が制限されることなく、出力振幅を大きくできるようにしたものである。図１０はその全体構成を示す回路図、また図１１はその一部の構成を示す回路図である。これらの図では、図５と同一の構成要素を、図５と同一の符号で示している。
本実施の形態は、第１の実施の形態において、負荷抵抗６に代えて負荷素子として定電流源１６を用い、この定電流源１６の一端と単電子トランジスタ１のドレイン電極Ｄとの間に第２の電界効果トランジスタを直列に接続したものであり、図１１に示すような構成を有している。ここでは第２の電界効果トランジスタの一例として、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いた回路を考える。
【００３８】
すなわち、単電子トランジスタ１のドレイン電極ＤがＭＯＳ−ＦＥＴ９のソース電極（ＭＯＳ−Ｓ）に接続され、ＭＯＳ−ＦＥＴ９のドレイン電極（ＭＯＳ−Ｄ）が定電流源１６の一端に接続されている。ＭＯＳ−ＦＥＴ９のゲート電極（ＭＯＳ−Ｇ）に、バイアス電圧端子１０が接続され、定電流源１６の他端に、電圧Ｖｄｄを印加する電源端子２が接続され、単電子トランジスタ１のソース電極Ｓに、接地端子３が接続されている。単電子トランジスタ１のゲートＧが入力端子４となり、ＭＯＳ−ＦＥＴ９と定電流源１６との接続点が出力端子５となる。なお、バイアス電圧端子１０は電圧Ｖｇｇを印加する定電圧源に接続されている。この構成は、Ｈ．Ｉｎｏｋａｗａ  ｅｔ  ａｌ．，Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ４１（２００２）２５６６に記載されている。
【００３９】
ＭＯＳ−ＦＥＴ９をオン状態にする閾値電圧をＶｔｈとすると、ＭＯＳ−ＦＥＴ９のゲート電圧Ｖｇｇに対し、ＭＯＳ−ＦＥＴ９のソース電圧はＶｇｇ−Ｖｔｈとなる。ＭＯＳ−ＦＥＴ９のソース電圧はドレイン電圧（出力電圧Ｖｏｕｔ）の影響をほとんど受けないので、ソース電圧はＶｇｇ−Ｖｔｈにほぼ固定される。単電子トランジスタ１のドレイン電圧はＭＯＳ−ＦＥＴ９のソース電圧Ｖｇｇ−Ｖｔｈに等しく、単電子トランジスタ１のソース電圧はゼロであるから、単電子トランジスタ１のソース・ドレイン間電圧ＶｄｓもＶｇｇ−Ｖｔｈにほぼ固定される。したがって、Ｖｇｇ−Ｖｔｈがｅ／Ｃｔｏｔａｌ以下となるように設定することにより、単電子トランジスタ１においてクーロンブロッケイド状態を維持することができる。
【００４０】
図１２（ａ）に単電子トランジスタ１のＩｄ−Ｖｇｓ特性を示し、図１２（ｂ）に図１１に示した論理回路の入出力特性（Ｖｏｕｔ−Ｖｉｎ特性）を示す。
単電子トランジスタ１のドレイン電流Ｉｄは、図１２（ａ）に示すように周期的に増減する。図１１における定電流源１６の電流Ｉ０は、単電子トランジスタ１のドレイン電流Ｉｄの最大値より小さく、最小値より大きい値に設定される。図１２（ａ）では、電流Ｉ０はドレイン電流Ｉｄの最大値と最小値の中間の値に設定されている。
【００４１】
図１２（ａ）において、単電子トランジスタ１のゲート・ソース間電圧Ｖｇｓ（＝入力電圧Ｖｉｎ）がＶ１より小さい場合、単電子トランジスタ１のドレイン電流Ｉｄは定電流源の電流Ｉ０よりも小さいため、図１２（ｂ）に示すようにＭＯＳ−ＦＥＴ９のドレイン電圧（＝出力電圧Ｖｏｕｔ）は電源電圧Ｖｄｄとほぼ等しくなる。このとき、単電子トランジスタ１のソース・ドレイン間電圧Ｖｄｓは出力電圧Ｖｏｕｔ＝Ｖｄｄの影響をほとんど受けず、ほぼＶｇｇ−Ｖｔｈ（＜ｅ／Ｃｔｏｔａｌ）のままであるので、ドレイン電流Ｉｄの少ない状態（クーロンブロッケイド状態）は維持される。
また、図１２（ａ）において、Ｖｇｓ（＝Ｖｉｎ）がＶ１より大きくなると、ＩｄはＩ０よりも大きくなりうるため、図１２（ｂ）に示すようにＭＯＳ−ＦＥＴ９のドレイン電圧（＝Ｖｏｕｔ）はソース電圧Ｖｇｇ−Ｖｔｈとほぼ等しくなる。したがって、Ｖ１の前後で出力電圧Ｖｏｕｔはハイレベルからローレベルに切り替わる。
【００４２】
また、図１２（ａ）において、Ｖｇｓ（＝Ｖｉｎ）がＶ２より大きくなると、図１２（ｂ）に示すように、再びＭＯＳ−ＦＥＴ９のドレイン電圧（＝Ｖｏｕｔ）は電源電圧Ｖｄｄとほぼ等しくなる。したがって、Ｖ２の前後で出力電圧Ｖｏｕｔはローレベルからハイレベルに切り替わる。
以後これを繰り返し、Ｖ３，・・・，Ｖ１１の前後で出力電圧Ｖｏｕｔがハイレベルからローレベルに切り替わり、Ｖ４，・・・，Ｖ１２の前後で出力電圧Ｖｏｕｔがローレベルからハイレベルに切り替わる。
したがって、図１１に示した論理回路は、入力電圧ＶｉｎとしてゼロからＶ２までの間を利用すれば、２値のインバータとして機能する。
【００４３】
また、この論理回路では、出力電圧Ｖｏｕｔが電源電圧Ｖｄｄに等しいハイレベルの状態でも、単電子トランジスタ１のソース・ドレイン間電圧ＶｄｓはほぼＶｇｇ−Ｖｔｈのままであり、ドレイン電流Ｉｄの少ない状態（クーロンブロッケイド状態）が維持される。よって、電源電圧Ｖｄｄを大きくして、ハイレベルの電圧Ｖｄｄとローレベルの電圧Ｖｇｇ−Ｖｔｈとの差である出力振幅を大きくすることができる。このように出力振幅を大きくするために電源電圧Ｖｄｄを大きくしても、単電子トランジスタ１のドレイン電圧はＶｇｇ−Ｖｔｈにほぼ固定される。このため、出力振幅と入力振幅との比によって決まる電圧利得は、単電子島１Ａの電位に対する負帰還作用によってＣｇ／Ｃｄに制限されることはない。ここに、Ｃｇはゲートキャパシタの容量であり、Ｃｄはドレイン電極Ｄのトンネル接合の容量である。
【００４４】
なお、ＭＯＳ−ＦＥＴ９はエンハンスメント形またはディプレッション形のいずれであってもよい。エンハンスメント形の場合、ＭＯＳ−ＦＥＴ９のゲート電極は、ＭＯＳ−ＦＥＴ９をオン状態にする閾値電圧Ｖｔｈだけソース電極の電圧より高い電圧を印加するバイアス電圧端子１０に接続される構成となる。一方、ディプレッション形では、ゲート電極に接続されるバイアス電圧端子１０が接地端子であってもよい。この場合、独自にバイアス電圧端子１０を設ける必要がなくなる。
【００４５】
また、本実施の形態では、負荷素子として定電流源１６を用いている。定電流源１６は、内部抵抗が高く、ゼロ近傍から電源端子２の電圧までの広い電圧範囲を出力できるので、出力振幅および電圧利得を大きくすることができる。また、負荷素子として、ゲート電極・ソース電極間を短絡して一端とし、ドレイン電極を他端としたディプレッション形ＭＯＳ−ＦＥＴを用いてもよい。このディプレッション形ＭＯＳ−ＦＥＴ９は擬似的な定電流源として動作するので、定電流源を用いた場合と同様に、電圧利得などを大きくすることができる。
【００４６】
図１０に示すように、本実施の形態は、上述した図１１に示した構成に加え、単電子トランジスタ１の単電子島１Ａに容量的に接合されたサイドゲート素子ＳＧと、このサイドゲート素子ＳＧのコントロールゲート電極ＣＧに電源端子７と出力端子５とを選択的に接続するスイッチ８とからなる構成を有している。この構成により、第１の実施の形態と同様にして、単電子トランジスタ１の位相制御を行うことができる。ただし、出力電圧Ｖｏｕｔとなる電源電圧Ｖｄｄは、サイドゲート素子ＳＧのコントロールゲート電極ＣＧによるポテンシャルの壁を十分に下げることができる程度に設定し、Ｖｇｇ−Ｖｔｈは逆に、コントロールゲート電極ＣＧによるポテンシャルの壁が十分に高くなるように設定する必要がある。
【００４７】
以下、図１３および図１４を参照し、単電子トランジスタ１の位相制御の方法について説明する。図１３には、サイドゲート素子ＳＧのコントロールゲート電圧Ｖｃｇ、サイドゲート電圧Ｖｓｇ、サイドゲート素子ＳＧに蓄積される電子数ｎ、出力電圧Ｖｏｕｔの時間変化を示す。また図１４には、入力電圧Ｖｉｎに対する単電子トランジスタ１のドレイン電流Ｉｄおよび出力電圧Ｖｏｕｔの特性を示す。
【００４８】
▲１▼（ｔ：ｔ０〜ｔ１）初期設定。コントロールゲート電極ＣＧにコントロールゲート電圧ＶｃｇとしてＶｃｇ０、サイドゲート素子ＳＧの一端にサイドゲート電圧ＶｓｇとしてＶｓｇ０を印加する。この状態ではコントロールゲート電極ＣＧによってサイドゲート素子ＳＧにポテンシャルの壁が生じている。サイドゲート素子ＳＧには電子が存在しないのでｎ＝０である。
【００４９】
▲２▼（ｔ：ｔ１〜ｔ２）サイドゲート電圧ＶｓｇとしてＶｓｇ１（＜Ｖｓｇ０）を印加し、サイドゲート素子ＳＧに電子を発生させることでｎ＝ｎ０となる。これにより、単電子トランジスタ１のドレイン電流Ｉｄの周期位相が図１４（ａ）に示すようにｄｎ０×ｅ／Ｃｇずれる。ｄｎ０×ｅはｎ０個の電子によって単電子島１Ａに誘起される電荷量、Ｃｇは単電子トランジスタ１のゲート容量である。
【００５０】
▲３▼（ｔ：ｔ２〜ｔ３）サイドゲート電圧Ｖｓｇとして再びＶｓｇ０を印加し、コントロールゲート電極ＣＧによるポテンシャルの壁を形成する。これにより、サイドゲート素子ＳＧにｎ１個の電子が蓄積される。その結果、単電子トランジスタ１のドレイン電流Ｉｄの周期位相が図１４（ｂ）に示すようにｄｎ１×ｅ／Ｃｇずれる。ｄｎ１×ｅはｎ１個の電子によって単電子島１Ａに誘起される電荷量、Ｃｇは単電子トランジスタ１のゲート容量である。
【００５１】
▲４▼（ｔ：ｔ３〜ｔ４）スイッチ８によって出力端子５をコントロールゲート電極ＣＧに接続しＶｃｇ＝Ｖｏｕｔとする。
入力電圧Ｖｉｎが図１４（ｂ）に示す「Ａ」をとるとき、出力電圧ＶｏｕｔがＶｄｄという高い電圧（信号Ｈと表現する）となり、コントロールゲート電極ＣＧによるポテンシャルの壁が下がり、サイドゲート素子ＳＧに蓄えられた電子が一部放出され、単電子トランジスタ１のドレイン電流Ｉｄの周期位相がずれる。その結果、出力電圧ＶｏｕｔがＶｄｄ−Ｖｔｈという低い電圧（信号Ｌと表現する）となると、コントロールゲート電極ＣＧによるポテンシャルの壁が上昇し、電子の放出が止まってｎ＝ｎ２となり、周期位相のシフトも止まる。このときの単電子トランジスタ１のドレイン電流Ｉｄの特性は図１４（ｃ）に示すように位相がｄｎ２×ｅ／Ｃｇシフトしており、入力電圧Ｖｉｎが「Ａ」のときに出力がＬをとるようになる。ここで、ｄｎ２×ｅはｎ２個の電子によって単電子島１Ａに誘起される電荷量、Ｃｇは単電子トランジスタ１のゲート容量である。
【００５２】
一方、入力電圧Ｖｉｎが図１４（ｂ）に示す「Ｂ」をとるとき、出力電圧ＶｏｕｔはＬとなり低い値をとるので、コントロールゲート電極ＣＧによるポテンシャルの壁が形成されたままになる。このため、サイドゲート素子ＳＧに蓄積された電子は変化せず、ドレイン電流Ｉｄの周期位相も変化しない。よって、出力はＬで一定である。
【００５３】
▲５▼（ｔ：ｔ４〜ｔ５）初期設定（コントロールゲート電圧Ｖｃｇ＝Ｖｃｇ０、サイドゲート電圧Ｖｓｇ＝Ｖｓｇ０）に戻す。しかし、サイドゲート素子ＳＧに蓄積された電子はコントロールゲート電極ＣＧによるポテンシャルの壁によって変化しないので、▲４▼での周期位相はそのまま保持される。
【００５４】
これらの操作により、どのような入力電圧Ｖｉｎに対しても、フィードバックを行った瞬間に、出力電圧ＶｏｕｔがＬとなるように単電子トランジスタ１のドレイン電流Ｉｄの周期位相が制御される。この制御にあたって、位相シフト量が単電子トランジスタ１毎に異なっていたとしても、サイドゲート素子ＳＧに蓄積された電子による位相のシフト量は、コントロールゲート電極ＣＧによるサイドゲート素子ＳＧのＯＮ／ＯＦＦで調整されるので、位相制御時の電圧Ｖｓｇ０，Ｖｓｇ１，Ｖｃｇ０，Ｖｏｕｔはそれぞれ一定の値でよい。このため、電圧Ｖｓｇ０，Ｖｓｇ１，Ｖｃｇ０のそれぞれを各単電子トランジスタ１の間で共通にできるので、回路構成を簡素化することが可能となる。
また、サイドゲート素子ＳＧは、エンハンスメント形またはディプレッション形のいずれであってもよい。エンハンスメント形の場合、初期設定において、コントロールゲート電圧Ｖｃｇ０をゼロとすることができる。上述したように位相制御後は初期設定に戻すので、コントロールゲート電極ＣＧを接地端子に接続しておけばよく、従来のように特別な電圧を印加し続けなくても、制御後の周期位相が保持される。
【００５５】
また、本実施の形態では、ＭＯＳ−ＦＥＴ９を単電子トランジスタ１に接続することによって、上述した理由から単電子トランジスタ１の動作条件とは別に出力電圧Ｖｏｕｔを任意に設定できるので、サイドゲート素子ＳＧを駆動するための条件を満たすことが容易になるという効果も得られる。
なお、図１０に示したコントロールゲート電極ＣＧに接続されるスイッチ８はＦＥＴなどで構成することができ、一例として図１５に示すようなＣＭＯＳ−ＦＥＴを加えた回路構成で可能となる。この場合、ＣＭＯＳの入力電圧Ｖｓｗｉｔｃｈでコントロールゲート電極ＣＧに接続される端子が選択される。
また、単電子トランジスタ１とＭＯＳ−ＦＥＴ９と定電流源１６とからなる直列接続体への電圧の印加は図１０に示したものには限定されず、例えば定電流源１６の他端が接地端子３に接続され、単電子トランジスタ１のソース電極Ｓが電源端子２に接続される構成としてもよい。
【００５６】
（第３の実施の形態）
本発明の第３の実施の形態に係る自動位相制御単電子トランジスタ素子は、単電子トランジスタ１の位相制御をより正確に行えるようにしたものである。図１６はその全体構成を示す回路図である。この図では、図１０と同一の構成要素を、図１０と同一の符号で示している。
【００５７】
本実施の形態では、チャネルが直列に接続された２つのＦＥＴによってサイドゲート素子ＳＧＡが構成されている。このサイドゲート素子ＳＧＡのチャネルは、単電子トランジスタ１の単電子島１Ａに容量的に接合されている。単電子トランジスタ１から離れた方のＦＥＴ（第１の電界効果トランジスタ）のコントロールゲート電極ＣＧ１には、スイッチ８によって、コントロールゲート電圧Ｖｃｇ０を印加する電源端子７と出力端子５とに選択的に接続される。また、単電子トランジスタ１から近い方のＦＥＴ（第３の電界効果トランジスタ）のコントロールゲート電極ＣＧ２には、電源端子７Ａを介して一定電圧を印加する定電圧源が接続されている。
【００５８】
単電子トランジスタ１およびサイドゲート素子ＳＧＡのデバイス構造の一例を図１７に示す。サイドゲート素子ＳＧＡの上部に、絶縁膜２５を挟んで、２つのコントロールゲート電極ＣＧ１，ＣＧ２が並んで形成されている。このようにサイドゲート素子ＳＧＡを２つのゲート電極をもつＦＥＴによって構成してもよい。
【００５９】
コントロールゲート電極ＣＧ１と単電子島１Ａとには多少なりとも電気的な容量接合があり、コントロールゲート電極ＣＧ１も単電子トランジスタ１から見てゲート電極として働く。このため、スイッチ８によって出力端子５をコントロールゲート電極ＣＧ１に接続したとき、出力電圧Ｖｏｕｔの変化が単電子トランジスタ１のドレイン電極Ｉｄを変化させるので、ドレイン電極Ｉｄの周期位相のフィードバック制御が正確に行われなくなる可能性がある。そこで、コントロールゲート電極ＣＧ２に一定電圧を印加することによって、コントロールゲート電極ＣＧ１と単電子島１Ａとの電気的な容量接合を弱める。これにより、出力電圧Ｖｏｕｔの影響をなくし、位相制御を正確に行うことができる。
【００６０】
また、サイドゲート素子ＳＧにおける電子の蓄積は、サイドゲート電圧Ｖｓｇ、コントロールゲート電圧Ｖｃｇおよび単電子トランジスタ１のゲート電極Ｇに印加される入力電圧Ｖｉｎによって決まる。ここで、電圧ＶｓｇおよびＶｃｇはゲート電極Ｇに印加される入力電圧Ｖｉｎを基準にして相対的に決める必要がある。しかし、入力電圧Ｖｉｎは単電子トランジスタ１が適切に動作するように設定されるので、この入力電圧ｉｎを基準にして決めなければならない電圧Ｖｓｇ，Ｖｃｇの自由度は小さい。そこで、コントロールゲート電極ＣＧ２に一定電圧を印加すると、コントロールゲート電極ＣＧ２に印加される電圧を基準にして電圧Ｖｓｇ，Ｖｃｇを決めることができるので、電圧Ｖｓｇ，Ｖｃｇの自由度が大きくなる。よって、サイドゲート素子ＳＧに蓄積される電子数を、より任意にコントロールできるようになる。なお、図１６には第２の実施の形態のように単電子トランジスタ１と定電流源１６との間にＭＯＳ−ＦＥＴ９を直列に接続した構成を示したが、第１の実施の形態のようにＭＯＳ−ＦＥＴ９を含まない構成であってもよい。また、後述する第４〜第７の実施の形態に、２つのＦＥＴを含むサイドゲート素子ＳＧＡを適用してもよい。
【００６１】
（第４の実施の形態）
第１〜第３の実施の形態では、サイドゲート素子ＳＧのキャリアとして電子を用いる例を説明したが、キャリアとして正孔を用いることもできる。この場合、サイドゲート素子ＳＧおよびコントロールゲート電極ＣＧへの印加電圧Ｖｓｇ，Ｖｃｇ，Ｖｏｕｔは、キャリアが電子の場合と逆符合になる。図１８および図１９に、正孔がサイドゲートＳＧに蓄積されて位相が変化する原理を示す。コントロールゲート電極ＣＧに印加する電圧Ｖｃｇ，Ｖｏｕｔが逆符号となるので、フィードバック動作により出力電圧ＶｏｕｔがＬのとき、Ｈとなるように単電子トランジスタ１のドレイン電流Ｉｄの周期位相が制御されることになる。
【００６２】
（第５の実施の形態）
本発明の第５の実施の形態に係る自動位相制御単電子トランジスタ素子は、所定の入力電圧Ｖｉｎに対する出力電圧ＶｏｕｔのＬまたはＨの状態を選択的に設定できるようにしたものである。図２０は、その全体構成を示す回路図である。この図では、図１０と同一の構成要素を、図１０と同一の符号で示している。
本実施の形態では、単電子トランジスタ１の単電子島１Ａに、電子がキャリアのサイドゲート素子ＳＧ１と、正孔がキャリアのサイドゲート素子ＳＧ２とが容量的に接合されている。電子がキャリアのサイドゲート素子ＳＧ１はＮチャネルＦＥＴで、また正孔がキャリアのサイドゲート素子ＳＧ２はＰチャネルＦＥＴで構成される。なお、単電子トランジスタ１およびサイドゲート素子ＳＧ１，ＳＧ２のデバイス構造の一例を図２１に示す。
【００６３】
また、図２０に示すように、サイドゲート素子ＳＧ１，ＳＧ２のコントロールゲート電極ＣＧ１，ＣＧ２は、それぞれスイッチ８１，８２によって、コントロールゲート電圧Ｖｃｇ０を印加する電源端子７と出力端子５とに選択的に接続される。
所定の入力電圧Ｖｉｎに対して出力電圧ＶｏｕｔとしてＬが望ましいときには、スイッチ８１によって出力端子５をコントロールゲート電極ＣＧ１に接続し、出力を電子キャリアのサイドゲート素子ＳＧ１にフィードバックする。逆にＨが望ましいときには、スイッチ８２によって出力端子５をコントロールゲート電極ＣＧ２に接続し、出力を正孔キャリアのサイドゲート素子ＳＧ２にフィードバックする。これにより、ＬまたはＨの状態を選択的に設定することができる。
なお、図２０には第２の実施の形態のように単電子トランジスタ１と定電流源１６との間にＭＯＳ−ＦＥＴ９を直列に接続した構成を示したが、第１の実施の形態のようにＭＯＳ−ＦＥＴ９を含まない構成であってもよい。
【００６４】
（第６の実施の形態）
本発明の第６の実施の形態に係る自動位相制御単電子トランジスタ素子は、単電子トランジスタ１とサイドゲート素子ＳＧとからなるＳＧ−ＳＥＴを複数並列に接続したものであり、出力電圧ＶｏｕｔがＨとなるようにすべてのＳＧ−ＳＥＴをフィードバック制御することができる。
【００６５】
図２２は、その一構成例を示す回路図である。この図では、図１０と同一の構成要素を、図１０と同一の符号で示している。
単電子トランジスタ１１とサイドゲート素子ＳＧ１とからＳＧ−ＳＥＴ１が構成され、サイドゲート素子ＳＧ１のコントロールゲート電極ＣＧ１がスイッチ８１を介して出力端子５に接続される。また、単電子トランジスタ１１に対して並列に接続された単電子トランジスタ１２とサイドゲート素子ＳＧ２とからＳＧ−ＳＥＴ２が構成され、サイドゲート素子ＳＧ２のコントロールゲート電極ＣＧ２がスイッチ８２を介して出力端子５に接続される。なお、サイドゲート素子ＳＧ１，ＳＧ２のキャリアが共に正孔であるものとする。
【００６６】
この構成例の場合、２つのＳＧ−ＳＥＴ１，２の相対的な位相状態によって論理関数が変わる。基準の位相状態として図２３（ａ），（ｂ）となるような状態をそれぞれ位相が０°，１８０°として考えると、２つのＳＧ−ＳＥＴ１，２は合計４つの位相状態を取り得る。そして、それぞれの位相状態での論理関数は図２４（ａ）〜（ｄ）に示すようになる。演算表上部の括弧内は（ＳＧ−ＳＥＴ１の位相、ＳＧ−ＳＥＴ２の位相）を示している。
この構成例では、いずれの位相状態でも、２つの入力電圧Ｖｉｎ１，Ｖｉｎ２に対し、ある１つの組み合わせのときのみ出力電圧ＶｏｕｔがＨとなる。例えば、２つのＳＧ−ＳＥＴ１，２の位相状態が（０°、０°）のときには、入力電圧Ｖｉｎ１，Ｖｉｎ２が共にＬのときのみ出力電圧ＶｏｕｔがＨとなる。
【００６７】
よって、入力電圧Ｖｉｎ１，Ｖｉｎ２を共にＬとし、正孔キャリアの各サイドゲート素子ＳＧ１，ＳＧ２に出力電圧Ｖｏｕｔをフィードバックすると、出力電圧ＶｏｕｔがＨとなるように、２つのＳＧ−ＳＥＴ１，２の位相関係が（０°、０°）にコントロールされる。これは、単電子トランジスタ１１，１２の単電子島１Ａとサイドゲート素子ＳＧ１，ＳＧ２との接合容量をそれぞれ構造的に変えておくと、サイドゲート素子ＳＧ１，ＳＧ２に蓄積される電荷量が同じでもフィードバックによる位相シフトが２つのＳＧ−ＳＥＴ１，２で異なるので、すべての位相パターンが得られるという特徴を利用することで可能となる。
【００６８】
つまり、出力電圧ＶｏｕｔがＨとなる入力電圧Ｖｉｎ１，Ｖｉｎ２を印加し、出力電圧Ｖｏｕｔをフィードバックすることにより、同じ回路構成で４つの論理関数を任意に変えることができる。
また、ある特定の２つの入力に対し出力がＨとなるように回路を構成することができるので、特定の入力情報を記憶する回路であるとも言える。これは素子数が増えても、特定の入力信号の組み合わせに対してのみ出力がＨとなるという任意の論理関数に対して有効な方法である。
図２２には第２の実施の形態のように単電子トランジスタ１１，１２と定電流源１６との間にＭＯＳ−ＦＥＴ９を直列に接続した構成を示したが、第１の実施の形態のようにＭＯＳ−ＦＥＴ９を含まない構成であってもよい。
なお、図２２において、キャリアが電子のサイドゲート素子ＳＧ１，ＳＧ２を用いてＳＧ−ＳＥＴ１，２を構成した場合、ＳＧ−ＳＥＴ１，２の単電子トランジスタ１１，１２の位相状態の指定について考慮しなければ、ある特定の入力信号では必ず出力がＬとなるような制御は可能である。
【００６９】
（第７の実施の形態）
本発明の第７の実施の形態に係る自動位相制御単電子トランジスタ素子は、単電子トランジスタ１とサイドゲート素子ＳＧとからなるＳＧ−ＳＥＴを複数直列に接続したものであり、出力電圧ＶｏｕｔがＬとなるようにすべてのＳＧ−ＳＥＴをフィードバック制御することができる。
【００７０】
図２５は、その一構成例を示す回路図である。この図では、図１０と同一の構成要素を、図１０と同一の符号で示している。
単電子トランジスタ１１とサイドゲート素子ＳＧ１とからＳＧ−ＳＥＴ１が構成され、サイドゲート素子ＳＧ１のコントロールゲート電極ＣＧ１がスイッチ８１を介して出力端子５に接続される。また、単電子トランジスタ１１に対して直列に接続された単電子トランジスタ１２とサイドゲート素子ＳＧ２とからＳＧ−ＳＥＴ２が構成され、サイドゲート素子ＳＧ２のコントロールゲート電極ＣＧ２がスイッチ８２を介して出力端子５に接続される。
【００７１】
サイドゲート素子ＳＧ１，ＳＧ２のキャリアが共に正孔であるとき、図２４に示した入力電圧Ｖｉｎ１，Ｖｉｎ２の組み合わせに対してのみ、出力電圧ＶｏｕｔがＬとなるように位相が制御される。
図２５には第２の実施の形態のように単電子トランジスタ１１と定電流源１６との間にＭＯＳ−ＦＥＴ９を直列に接続した構成を示したが、第１の実施の形態のようにＭＯＳ−ＦＥＴ９を含まない構成であってもよい。
なお、図２５において、キャリアが電子のサイドゲート素子ＳＧ１，ＳＧ２を用いてＳＧ−ＳＥＴ１，２を構成した場合、ＳＧ−ＳＥＴ１，２の単電子トランジスタ１１，１２の位相状態の指定について考慮しなければ、ある特定の入力信号では必ず出力がＨとなるような制御は可能である。
【００７２】
（その他）
上述した第１〜第７の実施の形態においては、図２、図１７および図２１に示したように、単電子トランジスタ１とサイドゲート素子ＳＧとなるＭＯＳ−ＦＥＴのチャネルとが同一平面（同一シリコン層）となる構成としている。この構成では、単電子トランジスタ１とサイドゲート素子ＳＧとなるＭＯＳ−ＦＥＴの双方を単結晶シリコンで作製できるので、デバイスとしての特性の制御性と再現性が高い。しかし、この構成は必須ではない。例えば、サイドゲート素子ＳＧとなるＭＯＳ−ＦＥＴを多結晶シリコンやアモルファスシリコン等からなる所謂ＴＦＴで代用することも可能である。この場合は、単電子トランジスタ１と同時にＴＦＴを作製する必要がないので、これらの相対的な位置関係も自由度が高まり、同一平面上にある必要性もない。例えば、サイドゲート素子ＳＧの端を単電子トランジスタ１となるシリコン細線上に重なる様に作製することもできる。
【００７３】
また、ここではシリコンを材料として構成する例を示したが、ＧａＡｓやカーボンナノチューブその他の半導体を用いて単電子トランジスタ１やＦＥＴを形成してよいことは言うまでもない。また、単電子トランジスタ１は金属などで形成してもよいことは言うまでもない。
【００７４】
【発明の効果】
以上説明したように、本発明によれば、単電子トランジスタのドレイン電流の周期位相のばらつきを一律に制御することができる。この際、各単電子トランジスタの位相状態を予め知る必要がない。また、単電子トランジスタの位相は制御後も保持され、余計な電源が不要となる。よって、単電子トランジスタの位相制御を簡単な構成で容易に行えるので、多数の単電子トランジスタが使用される集積回路が実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る自動位相制御単電子トランジスタ素子の要部構成を示す回路図である。
【図２】単電子トランジスタおよびサイドゲート素子の構造の一例を示す図であり、（ａ）は平面透視図、（ｂ）はＩＩｂ−ＩＩｂ′線方向断面図、（ｃ）はＩＩｃ−ＩＩｃ′線方向断面図である。
【図３】図２（ｂ）での電子に対するエネルギーバンドダイアグラムである。
【図４】サイドゲート素子での電荷蓄積によって起こる単電子トランジスタのゲート・ソース間電圧に対するドレイン電流の周期位相の変化を示す図である。
【図５】本発明の第１の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図６】図５に示した自動位相制御単電子トランジスタ素子の特性を示す図である。
【図７】図５に示した自動位相制御単電子トランジスタ素子の位相制御時の特性を示す図である。ここで、（ａ）にはサイドゲート素子のコントロールゲート電圧、（ｂ）にはサイドゲート電圧、（ｃ）にはサイドゲート素子に蓄積される電子数、（ｄ）には出力電圧を示している。
【図８】入力電圧に対する単電子トランジスタのドレイン電流および出力電圧の特性を示す図である。
【図９】図５におけるスイッチの一構成例を示す回路図である。
【図１０】本発明の第２の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図１１】図１０に示した自動位相制御単電子トランジスタ素子の一部の構成を示す回路図である。
【図１２】（ａ）は単電子トランジスタのＩｄ−Ｖｇｓ特性を示す図であり、（ｂ）は図１１に示した論理回路の入出力特性（Ｖｏｕｔ−Ｖｉｎ特性）を示す図である。
【図１３】図１０に示した自動位相制御単電子トランジスタ素子の位相制御時の特性を示す図である。ここで、（ａ）にはサイドゲート素子のコントロールゲート電圧、（ｂ）にはサイドゲート電圧、（ｃ）にはサイドゲート素子に蓄積される電子数、（ｄ）には出力電圧を示している。
【図１４】入力電圧に対する単電子トランジスタのドレイン電流および出力電圧の特性を示す図である。
【図１５】図１０におけるスイッチの一構成例を示す回路図である。
【図１６】本発明の第３の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図１７】単電子トランジスタおよびサイドゲート素子の構造の一例を示す図であり、（ａ）は平面透視図、（ｂ）はＸＶＩＩｂ−ＸＶＩＩｂ′線方向断面図である。
【図１８】正孔に対するエネルギーバンドダイアグラムである。
【図１９】サイドゲート素子での正孔蓄積によって起こる単電子トランジスタのゲート・ソース間電圧に対するドレイン電流の周期位相の変化を示す図である。
【図２０】本発明の第５の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図２１】単電子トランジスタおよびサイドゲート素子の構造の一例を示す平面透視図である。
【図２２】本発明の第６の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図２３】単電子トランジスタのドレイン電流の周期位相の定義を示す図である。
【図２４】図２２に示した自動位相制御単電子トランジスタ素子の論理値表を示す図である。
【図２５】本発明の第７の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図２６】一般的な単電子トランジスタの等価回路を示す図である。
【図２７】単電子トランジスタのドレイン電流のゲート・ソース間電圧依存性を示す図である。
【図２８】単電子トランジスタを用いた抵抗負荷型のインバータの構成を示す回路図である。
【図２９】ドレイン電流の位相制御が可能な従来の単電子トランジスタの構成を示す回路図である。
【図３０】位相制御前後のドレイン電流のゲート・ソース間電圧依存性を示す図である。
【符号の説明】
１，１１，１２…単電子トランジスタ、１Ａ…単電子島、２，７，７Ａ…電源端子、３…接地端子、４，４１，４２…入力端子、５…出力端子、６…負荷抵抗、８，８１，８２…スイッチ、９…ＭＯＳ−ＦＥＴ、１０…バイアス電圧端子、１６…定電流源、２１…基板、２２，２５，２５Ａ，２５Ｂ…絶縁膜、２３…細線チャネル、２６…上部電極、Ｄ…ドレイン電極、Ｇ…ゲート電極、Ｓ…ソース電極、Ｃｄ，ＣＳ…トンネル接合の容量、Ｃｇ…ゲートキャパシタの容量、Ｃｓｇ，Ｃｓｇ１，Ｃｓｇ２，…サイドゲートキャパシタの容量、ＣＧ，ＣＧ１，ＣＧ２…ゲートコントロール電極、Ｉｄ…ドレイン電流、ＳＧ，ＳＧ１，ＳＧ２，ＳＧＡ…サイドゲート素子、Ｖｃｇ…コントロールゲート電圧、Ｖｄｄ…電源電圧、Ｖｇｇ…バイアス電圧、Ｖｇｓ…ゲート・ソース間電圧、Ｖｉｎ，Ｖｉｎ１，Ｖｉｎ２，…入力電圧、Ｖｏｕｔ…出力電圧、Ｖｓｇ…サイドゲート電圧、Ｖｔｈ…閾値電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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