(57)【要約】【課題】半球形シリコン形成技術を用いて電子島を効果的に形成し、従来のトランジスタ製造工程との互換性を有する単電子素子及びその製造方法並びに単電子素子とＭＯＳトランジスタとを同時に形成する製造方法を提供すること。【解決手段】基板３１０上に、所定の間隔で隔離したソース領域及びドレイン領域が形成された半導体層３３０と、この半導体層３３０の間に形成された活性層であって、多数の電子島を有する半球形シリコン層３６０と、全体構造上に形成されたゲート絶縁層３７０ａ，３７０ｂと、このゲート絶縁層３７０ａ，３７０ｂ上に形成され、活性層に電圧を印加するためのゲート電極３８０で構成されている。【選択図】        図１１Ａ
2004193542.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、所定の間隔で隔離したソース領域とドレイン領域が形成された半導体層と、
該半導体層の間に形成された活性層であって、多数のシリコン電子島を有する半球形シリコン層と、
前記全体構造上に形成されたゲート絶縁層と、
該ゲート絶縁層上に形成され、前記活性層に電圧を印加するためのゲート電極と
を備えたことを特徴とする単電子素子。
【請求項２】
前記所定の間隔は１００ｎｍ以下であることを特徴とする請求項１に記載の単電子素子。
【請求項３】
前記半球形シリコン層の厚さは３〜５ｎｍであり、前記シリコン電子島の大きさは３〜５ｎｍであることを特徴とする請求項１に記載の単電子素子。
【請求項４】
基板上に、所定の間隔で隔離するようにソース／ドレイン電極用半導体層を形成する段階と、
前記半導体層上に非晶質シリコン層を蒸着して前記半導体層の間に活性領域を形成する段階と、
前記非晶質シリコン層を、多数のシリコン電子島を有する半球形シリコン層に形成する段階と、
前記全体構造上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記活性領域に電圧を印加するためのゲート電極を形成する段階と、
前記半導体層にソース/ドレイン領域を形成する段階と
を有することを特徴とする単電子素子の製造方法。
【請求項５】
前記半球形シリコン層を形成する段階は、
前記非晶質シリコン層を５００℃〜７００℃の温度で１〜３Ｘ１０Ｅ-７ｔｏｒｒ以下に高真空を維持した状態で、第１の所定時間にシリコン含有ガスを噴射する段階と、
５００℃〜７００℃の温度で第２の所定時間に熱処理を行う段階と
を有することを特徴とする請求項４に記載の単電子素子の製造方法。
【請求項６】
前記シリコン含有ガスはＳｉＨ４又はＳｉ２Ｈ６であることを 特徴とする請求項５に記載の単電子素子の製造方法。
【請求項７】
前記第１の所定時間は１０〜１７０秒であり、前記第２の所定時間は１０〜９０秒であることを特徴とする請求項５に記載の単電子素子の製造方法。
【請求項８】
前記所定の間隔は１００ｎｍ以下であり、前記半球形シリコン層の厚さは３〜５ｎｍであり、前記シリコン電子島の大きさは３〜５ｎｍであることを特徴とする請求項４に記載の単電子素子の製造方法。
【請求項９】
前記所定の間隔は１００ｎｍ以下であることを特徴とする請求項４に記載の単電子素子の製造方法。
【請求項１０】
前記基板はＳＯＩ基板であり、前記半導体層は前記ＳＯＩ基板の最上層であることを特徴とする請求項４に記載の単電子素子の製造方法。
【請求項１１】
単電子素子部位とＭＯＳトランジスタ部位とを形成する段階と、
前記単電子素子部位の基板上には所定の間隔で隔離するようにソース／ドレイン電極用半導体層を形成し、前記ＭＯＳトランジスタ部位の基板上には隔離部位なしで半導体層を形成する段階と、
前記半導体層上に非晶質シリコン層を蒸着して単電子素子部位にのみ半導体層間の活性領域を形成する段階と、
前記単電子素子部位の前記非晶質シリコン層を、多数のシリコン電子島を有する半球形シリコン層に形成する段階と、
前記全体構造上にゲート絶縁膜を形成する段階と、
該ゲート絶縁膜上にゲート電極を形成する段階と、
前記半導体層にソース/ドレイン領域を形成する段階と
を有することを特徴とする単電子素子とＭＯＳトランジスタとを同時に形成する製造方法。
【請求項１２】
前記ゲート絶縁膜を形成する段階は、
フォトレジストを用いてＭＯＳトランジスタ部位を覆い被せた状態で単電子素子部位にのみ第１ゲート絶縁膜を形成する段階と、
前記全体構造上に第２ゲート絶縁膜を形成する段階とを有し、
前記単電子素子部位のゲート絶縁膜が、前記ＭＯＳトランジスタ部位のゲート絶縁膜より厚いことを特徴とする請求項１１に記載の単電子素子とＭＯＳトランジスタとを同時に形成する製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単電子素子及びその製造方法並びに単電子素子とＭＯＳトランジスタを同時に形成する製造方法に関し、より詳細には、半球形シリコン形成技術を用いて電子島を効果的に形成した単電子素子及びその製造方法並びに単電子素子とＭＯＳトランジスタとを同時に形成する製造方法に関する。
【０００２】
【従来の技術】
単電子素子(Single electron device)は、１つの電子で電流を制御することが可能な、電子素子の究極的な最終構造である。電界効果トランジスタ（ＦＥＴ）と類似構造のトランジスタ概念の単電子素子が既に提案され、超高集積メモリ又は超低電力演算回路の実現のために研究されており、その他にも同じ原理を用いた新しい概念の様々な素子構造と回路が研究されている。
【０００３】
以下、図１及び図２を参照して単電子素子の動作原理等の概念について説明する。図１は、ＦＥＴと類似の構造を有する単電子トランジスタの概略図である。
【０００４】
電子島１２０が２つのトンネル接合(Tunnel Junction)１１５、１２５とキャパシタ１３５に取り囲まれており、トンネル接合１１５、１２５はそれぞれ（Ｒ１、Ｃ１）と（Ｒ２、Ｃ２）の抵抗及び電荷容量の特性を持っており、キャパシタの電荷容量はＣｇである。電子島１２０の前端Ａと後端Ｃの間には一定の電圧Ｖ０が印加されており、キャパシタの前端Ｂには電子島１２０の電気的特性を制御することが可能な電圧Ｖｇが印加されている。
【０００５】
この構造は、ＭＯＳＦＥＴと非常に類似の構造であって、２つの端子ＡとＣはそれぞれソースとドレインの相当し、入力端子Ｂはゲートに相当する。一定の電圧Ｖ０をＡとＣの端子に印加し、Ｖｇを入力端子Ｂに印加した際に流れる電流ｉは、図２に示した通りである。
【０００６】
すなわち、図２に示すように、ｅ／Ｃｇの周期を有する電流のピークパターンを有する。図２は、Ｖ０の印加電圧に対するトンネル接合を介して電子島を流れる電流ｉと電子島１２０の特性を制御する制御電圧Ｖｇとの関係を示す図であるが、ピークに該当する付近は、クーロンブロックケードが解除された伝導状態(conducting state)であり、最低値の電流が流れる部分は、クーロンブロックケードによる絶縁状態である。
【０００７】
また、周期は、キャパシタ１３５に誘導された電荷がｅだけ変化することを感知することが可能な感度を示すものであり、これは１つの電子がもつ電荷量以下の誘導電荷によってソース／ドレイン電流が変調され得ることを意味する。従って、これを単電子トランジスタという。
【０００８】
トンネル接合１１５及び１２５の特性が抵抗とキャパシタンス（Ｒ１、Ｃ１）、（Ｒ２、Ｃ２）で与えられ、キャパシタ１３５のキャパシタンスをＣｇで表わすと、図２の特性が示すような、すなわち単電子貫通現象が起こる条件は、以下の通りである。
Ｒｉ＞＞ｈ／ｅ２〜２６ｋΩ  ・・・（１）
ｅ２／Ｃｔ＞＞ｋＢＴ（ここで、Ｃｔ＝Ｃ１＋Ｃ２＋Ｃｇ）  ・・・（２）
【０００９】
式（１）は、電子が一つずつ貫通する事件を区分することが可能な単電子貫通の要求条件であり、式（２）は、電子島１２０に貫通して入り込んだ電子が、クーロン法則によって他の電子が熱的揺動によって入らないようにブロックケードすることが可能な条件を示す。式（１）から分かるように、単電子素子自体の抵抗は数百ｋΩにならなければならず、式（２）において、素子の大きさが数十ｎｍ程度であり、電子島１２０のキャパシタンスがａＦ単位程度に小さくならなければならないことを意味する。
【００１０】
このような条件を満足させるために多くの研究が行われてきた。特に、従来のＭＯＳトランジスタ技術との互換性を有する単電子トランジスタを製作するためには、シリコンを用いて数ｎｍサイズの電子島を均一に形成させる技術の開発が必須的である。ｎｍサイズの電子島を現在のフォトリソグラフィ及びエッチング工程を用いて実現する場合、電子線描画方法を使用しなければならないが、この方法は非常に長い時間がかかるため、量産には不適当である。
【００１１】
【発明が解決しようとする課題】
このように従来の単電子素子は、単電子輸送動作のための、製作上非常に難しい条件を必要とする。すなわち、常温動作のための１０ｎｍ水準のパターニング技術と、電子を隔離することが可能な数ａＦ程度の電荷容量及び数１０ｋΩの抵抗を有するトンネル接合を要求するためである。現在の技術では個別素子製作が可能であってアナログ素子、すなわちセンサ、検出器、又は電流標準などに用いられているが、より実用的で高需要のデジタル集積回路の製作は、既存の材料／工程ではほぼ不可能であり、新しい概念の工程開発が必要である。
【００１２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、半球形シリコン形成技術を用い、電子島を効果的に形成するようにした単電子素子及びその製造方法並びに単電子素子とＭＯＳトランジスタを同時に形成する製造方法を提供することにある。
【００１３】
また、本発明の他の目的は、量産が容易で、従来のＭＯＳトランジスタ製作工程との互換性を有する単電子素子及びその製造方法並びに単電子素子とＭＯＳトランジスタを同時に形成する製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、基板上に、所定の間隔で隔離したソース領域とドレイン領域が形成された半導体層と、該半導体層の間に形成された活性層であって、多数のシリコン電子島を有する半球形シリコン層と、前記全体構造上に形成されたゲート絶縁層と、該ゲート絶縁層上に形成され、前記活性層に電圧を印加するためのゲート電極とを備えたことを特徴とする。
【００１５】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記所定の間隔は１００ｎｍ以下であることを特徴とする。
【００１６】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記半球形シリコン層の厚さは３〜５ｎｍであり、前記シリコン電子島の大きさは３〜５ｎｍであることを特徴とする。
【００１７】
また、請求項４に記載の発明は、基板上に、所定の間隔で隔離するようにソース／ドレイン電極用半導体層を形成する段階と、前記半導体層上に非晶質シリコン層を蒸着して前記半導体層の間に活性領域を形成する段階と、前記非晶質シリコン層を、多数のシリコン電子島を有する半球形シリコン層に形成する段階と、前記全体構造上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に、前記活性領域に電圧を印加するためのゲート電極を形成する段階と、前記半導体層にソース/ドレイン領域を形成する段階とを有することを特徴とする。
【００１８】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記半球形シリコン層を形成する段階は、前記非晶質シリコン層を５００℃〜７００℃の温度で１〜３Ｘ１０Ｅ-７ｔｏｒｒ以下に高真空を維持した状態で、第１の所定時間にシリコン含有ガスを噴射する段階と、５００℃〜７００℃の温度で第２の所定時間に熱処理を行う段階とを有することを特徴とする。
【００１９】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記シリコン含有ガスはＳｉＨ４又はＳｉ２Ｈ６であることを 特徴とする。
【００２０】
また、請求項７に記載の発明は、請求項５に記載の発明において、前記第１の所定時間は１０〜１７０秒であり、前記第２の所定時間は１０〜９０秒であることを特徴とする。
【００２１】
また、請求項８に記載の発明は、請求項４に記載の発明において、前記所定の間隔は１００ｎｍ以下であり、前記半球形シリコン層の厚さは３〜５ｎｍであり、前記シリコン電子島の大きさは３〜５ｎｍであることを特徴とする。
【００２２】
また、請求項９に記載の発明は、請求項４に記載の発明において、前記所定の間隔は１００ｎｍ以下であることを特徴とする。
【００２３】
また、請求項１０に記載の発明は、請求項４に記載の発明において、前記基板はＳＯＩ基板であり、前記半導体層は前記ＳＯＩ基板の最上層であることを特徴とする。
【００２４】
また、請求項１１に記載の発明は、単電子素子部位とＭＯＳトランジスタ部位とを形成する段階と、前記単電子素子部位の基板上には所定の間隔で隔離するようにソース／ドレイン電極用半導体層を形成し、前記ＭＯＳトランジスタ部位の基板上には隔離部位なしで半導体層を形成する段階と、前記半導体層上に非晶質シリコン層を蒸着して単電子素子部位にのみ半導体層間の活性領域を形成する段階と、前記単電子素子部位の前記非晶質シリコン層を、多数のシリコン電子島を有する半球形シリコン層に形成する段階と、前記全体構造上にゲート絶縁膜を形成する段階と、該ゲート絶縁膜上にゲート電極を形成する段階と、前記半導体層にソース/ドレイン領域を形成する段階とを有することを特徴とする。
【００２５】
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記ゲート絶縁膜を形成する段階は、フォトレジストを用いてＭＯＳトランジスタ部位を覆い被せた状態で単電子素子部位にのみ第１ゲート絶縁膜を形成する段階と、前記全体構造上に第２ゲート絶縁膜を形成する段階とを有し、前記単電子素子部位のゲート絶縁膜が、前記ＭＯＳトランジスタ部位のゲート絶縁膜より厚いことを特徴とする。
【００２６】
「半球形シリコン形成技術」は、現在ＤＲＡＭでキャパシタ形成技術として多くの研究が行われており、大口径ウェーハの適用にも問題がなく、量産にも有利である。従来の半球形シリコン形成技術は、表面積を広めるのに主に注目したため、形成されたシリコンの大きさが主に数百ｎｍ程度で単電子トランジスタが要求する電子島の大きさよりはるかに大きい。ところが、いろいろの条件を変えながら実験した結果、数ｎｍサイズの電子島を均一に形成することができることが分かった。これについては詳細に後述する。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
以下、図３（ａ）,（ｂ）乃至図１１Ｂ（ａ）,（ｂ）を参照して半球形シリコンを用いた単電子素子（トランジスタ）とＭＯＳトランジスタとを同時に形成する製造方法について以下に説明する。但し、本発明に係る単電子素子は、必ずしもＭＯＳトランジスタと同時に製造しなければならないものではなく、独立的に製造することが可能であることは明らかである。
【００２８】
図３（ａ）,（ｂ）は、半導体基板の一例であるＳＯＩ(Silicon On Insulator)基板を示す図で、図３（ａ）は平面図、図３（ｂ）は断面図である。なお、（ａ）,（ｂ）の識別を必要としない場合には、以下、単に図３のように記載する。
【００２９】
通常のＳＯＩ基板は、シリコン基板からなる支持基板３１０上に絶縁膜３２０及び単結晶半導体層３３０で形成されている。但し、本実施例ではＳＯＩ基板を例として示しているが、一般的なシリコンウェーハや各種化合物半導体等の単結晶半導体基板を用いることができる。
【００３０】
次に、上述したＳＯＩ基板において、単電子トランジスタが形成される部位（以下、単電子素子部位という）は、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ及び図１１Ａに示し、ＭＯＳトランジスタが形成される部位（以下、ＭＯＳトランジスタ部位という）は、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ及び図１１Ｂに示し、同一基板上のそれぞれ異なる部位に形成される単電子素子とＭＯＳトランジスタそれぞれの形成過程について以下に詳細に説明する。
【００３１】
図４Ａ及び図４Ｂは、図示の便宜上、単電子素子部位とＭＯＳトランジスタ部位を別々に示しているが、実際の実現においては同一基板上のそれぞれ異なる部位に該当することは当然である。図４Ａ及び図４Ｂは、単電子素子部位とＭＯＳトランジスタ部位それぞれの単結晶半導体層３３０に活性化領域を形成するために、フォトリソグラフィ及びエッチング方法を用いてパターニングした工程を示している。
【００３２】
一方、図５Ａは、単電子素子部位のチャネル部分をさらにエッチングした後を示している。フォトリソグラフィ技術の程度によっては、図４Ａの工程を省略し、図３で直ちに図５Ａの工程を使用することもできる。ところが、図５Ａで形成される単電子トランジスタのチャネル領域は、活性化領域に比べて非常に微小なサイズ（例えば、約１００ｎｍ以下）であるため、図４Ａの工程を省略し、直ちに図５Ａの工程を行うことは、技術的な難易度が相当高い場合に可能である。この際、単電子チャネルの間隔が広い場合、電荷輸送の多い電子島を通過して行われるため、チャネルの抵抗が非常に大きくなる。したがって、チャネルの間隔は適切に制御しなければならず、約１００ｎｍ以下が好ましい。
【００３３】
次に、図６Ａ及び図６Ｂを参照すると、全体構造上に非晶質シリコン層３４０を蒸着する。この場合、非晶質シリコン層３４０は２０ｎｍ以下に形成することが好ましい。さらに好ましくは、量子効果を効果的に誘導するために５ｎｍ以下の厚さに蒸着する。また、後続工程で半球体を形成することが可能な層として、多結晶シリコン層、非晶質シリコン層、ドープされた非晶質シリコン層などが全て可能であるが、ドープされたシリコン又は多結晶シリコンを蒸着するときには、半球形シリコンが均一に形成されない場合、最終単電子トランジスタの特性が不均一になる可能性もあるので、ドープされていない非晶質シリコンを用いる。非晶質シリコン層は、ＬＰＣＶＤ法を用いて５３０℃以下で蒸着可能である。通常、５７０℃以上で蒸着すると多結晶シリコン層になる。
【００３４】
次に、図７Ａ及び図７Ｂを参照すると、単結晶シリコン層３３０を単電子トランジスタのチャネルが形成される部分のみを残し、他の領域の非晶質シリコン層３４０をフォトリソグラフィ技術及びエッチング技術を用いて除去する。但し、便宜上、活性化領域を含んでフォトレジスト３５０で保護膜を形成したが、工程の余裕度を考慮し、他の素子の特性に影響を与えない範囲内で、チャネルが形成される部分の非晶質シリコン層のみを残すことも可能である。
【００３５】
この場合、非晶質シリコン層３４０をエッチングする技術は、非常に重要である。プラズマを用いたドライエッチングは、非晶質シリコン層３４０と単結晶シリコン層３３０の選択的エッチングが容易でなく、ＭＯＳトランジスタ部位の単結晶シリコンがプラズマに露出される場合、プラズマによる損傷を受けることになり、今後、素子特性に悪影響を及ぼす。
【００３６】
このような観点から、ドライエッチングよりは、非晶質シリコン層と単結晶シリコン層のエッチング選択比が大きいウェットエッチング法が有利である。ウェットエッチング溶液としては、例えば、硝酸＋水＋ＨＦを１００：４０：ｘで混合して使用する。この場合、普通ｘの値は３程度であるが、値が大きいほど非晶質シリコンと結晶シリコンとのエッチング選択比が小さく、値が小さくなると、選択比が大きくなるという傾向がある。
【００３７】
また、図８Ａ及び図８Ｂは、非晶質シリコン層３４０が存在する部分に半球形シリコン層（ＨＳＧ−Ｓｉ）３６０を形成させたものである。半球形シリコン層３６０を形成するための工程条件を例として詳細に説明する。まず、５００℃〜７００℃の一定の温度で１〜３Ｘ１０Ｅ-７ｔｏｒｒ以下に高真空を保持した状態でシリコン含有ガス（ＳｉＨ４、Ｓｉ２Ｈ６等）を噴射させる。この際、噴射時間を核形成時間Ｔ１という。次に、５００℃〜７００℃の一定の温度で（例えば、開始から終了まで工程温度を一定にすることができる。）、ウェーハ温度基準では約６００±３０℃の温度で熱処理工程を行う（この温度のために装備でセットする温度は約６０℃〜１３０℃以上高い）。この際、加熱時間を成長(growth)時間Ｔ２という。従って、非晶質シリコン層３４０上にはシリコン核が形成され、この核を中心としてシリコン原子が移動して半球状のシリコングレーンが形成される。
【００３８】
この場合、好ましい工程条件を考察すると、後述する実験例によれば、非晶質シリコン層は、約５ｎｍ〜７ｎｍ程度のグレーンサイズを有する。一方、単電子素子としてさらに効果的に活用するためには、グレーンサイズは約３〜５ｎｍであることが好ましく、この際、非晶質シリコン層の厚さが２〜３ｎｍであれば、形成された半球形シリコン層３６０の厚さが約３〜５ｎｍである。但し、これは工程温度、核形成時間及び成長時間などによって変化することができる。例えば、核形成時間は、約１０〜１７０秒の範囲内で変化可能であり、成長時間は、約１０〜９０秒の範囲内で変化可能である。
【００３９】
次に、図９Ａ及び図９Ｂを参照すると、ゲート酸化膜３７０ａ、３７０ｂを形成する。図８Ａで形成された半球形シリコンは完璧に分離されてはおらず、非常に薄いシリコン層でつながっている可能性が高い。従って、酸化工程を行うと、グレーンサイズの薄いシリコン層が酸化し、各シリコングレーンは電気的に完璧に分離されることになる。分離されたグレーンは電子島として作用し、電子が流れるとクーロンブロックケードの効果を起こすことにより、単電子トランジスタとして作動する。ゲート酸化膜の形成において最も重要な点は、単電子トランジスタの酸化膜厚とＭＯＳトランジスタの酸化膜厚を異なるようにすることである。
【００４０】
単電子トランジスタでの電子の輸送は、ソースとドレイン間の電子島を電子がトンネリングして移動することにより可能になる。従って、各電子島の間にはトンネリングが可能な非常に薄い厚さ、例えば、約１０〜１５Å程度の酸化膜がある。一方、ゲート電極がソースとドレインにオーバーラップしているため、オーバーラップ部分にもトンネリングが可能な非常に薄い厚さの酸化膜のみがある場合、電子は電子島を介して移動するのではなく、ゲート電極を介して移動する確率が非常に高くなる。従って、これを防ぐために、単電子トランジスタのゲート酸化膜は酸化工程だけでなく、さらに酸化膜を蒸着してゲート、ソース、ドレイン間のトンネリングを防止しなければならない。一方、ＭＯＳトランジスタの場合には素子の特性のために適正厚さの酸化膜を形成しなければならない。
【００４１】
ＭＯＳトランジスタの酸化膜は、主に８５０℃以下の酸化炉でシリコンを酸化させて普通５０Å以下にすることが可能であり、高速で動作するＭＯＳトランジスタの場合、１５Åの酸化膜厚を採用することができる。一方、単電子トランジスタの場合、酸化膜を蒸着した後、更に酸化炉で酸化させる方法を利用し、酸化膜の厚さを約５０Å程度に制御することが好ましく、代表的な方法は、ＬＰＣＶＤ装置でＳｉＨ４＋Ｏ２ガスで蒸着するか、或いはＴＥＯＳ又はＴＥＯＳ＋Ｏ２を用いた蒸着方法がある。
【００４２】
これを総合的に考慮し、ゲート酸化膜の形成は次のような順で行うことが好ましい。まず、ゲート電極とソース／ドレイン電極のトンネリングを防ぐためにＬＰＣＶＤ等を用いて全体的に酸化膜を蒸着した後、フォトリソグラフィとエッチング方法を用いてＭＯＳトランジスタ部位の酸化膜を除去し、フォトレジストも除去する。その後、全体構造上に洗浄及び酸化工程を行うと、単電子素子部位は、トランジスタ部分のゲート絶縁膜よりさらに厚い絶縁膜を形成することができる。すなわち、シリコン電子島を有する単電子素子部位の場合、酸化工程を加え、電子島間の薄いシリコン層を酸化させて電気的に分離させることが好ましい。但し、このような具体的な方式は、ＭＯＳトランジスタ部位と単電子素子部位のゲート絶縁膜厚が異なるようにすることが可能な工程の場合によって変形可能であるのは明らかである。
【００４３】
次に、図１０Ａ及び図１０Ｂを参照すると、ゲート電極３８０を形成した後、ソースとドレイン領域を形成するためにドーピング工程を行う。その後、素子の安定性のためにゲート電極の側面をやや酸化させるか、或いはスペーサなどの側壁を形成した後、ＬＤＤ(Lightly Doped Drain)工程をさらに追加することもできる。
【００４４】
次に、図１１Ａ及び図１１Ｂでは、金属膜４００、４１０でソース/ドレインとゲート電極を接続して最終的に単電子トランジスタとＭＯＳトランジスタを同時に完成させる。勿論、パッドを形成する前に多層の金属配線を形成して集積回路を完成することもできる。
【００４５】
（実験例）
以下、非晶質シリコン層３４０が存在する部分に半球形シリコン（ＨＳＧ−Ｓｉ）３６０を形成させるための実験を詳細に説明する。
【００４６】
まず、無酸素非晶質シリコンウェーハを次のように準備する。８インチｐ型シリコン(１００)ウェーハ上に１００ｎｍ厚さに熱的にシリコン酸化膜を成長させる。次に、ドープされていない非晶質シリコン層がＬＰＣＶＤ法によって約５３０℃で蒸着される。非晶質シリコン層の厚さは５〜２０ｎｍの範囲内で変化する。次に、試料は自然酸化膜を除去するために６０秒間１％のＨＦ溶液に浸漬する。その後、半球形シリコン層の形成工程を行う。工程の実験ではバッチ式装備が使用された。
【００４７】
半球形シリコン層の形成工程の具体的な条件は、チャンバーの圧力は約１０-７Ｔｏｒｒであり、工程温度は５８０〜６００℃の範囲で変化させた。工程チャンバーの温度は工程の間に一定に維持される。
【００４８】
半球形シリコン層の形成工程は３つの段階からなる。まず、第１段階では、試料の温度を安定化する。核サイトが形成できるように試料を十分加熱するが、工程チャンバーの内部にサンプルをローディングした後、高い真空条件の下で加熱する。安定化温度は６０秒程度が好ましい。第２段階では、ＳｉＨ４又はＳｉ２Ｈ６のようなシリコン含有ガスを注入することにより、シリコンの表面に核サイトを形成する。次に、第２段階の工程時間は、核形成時間と定義し、Ｓｉ２Ｈ６ガスの注入量は３０ｓｃｃｍであり、チャンバーの温度は１０-３Ｔｏｒｒである。さらに、第３段階では、高真空条件の下で試料をアニーリングすることにより、シリコン結晶を成長させる。第３段階工程の時間は成長時間と定義する。一方、上述した核形成時間と成長時間はシリコンナノ結晶の密度と大きさに影響を及ぼす。核形成時間は１０〜１７０秒、成長時間は１０〜９０秒にそれぞれ変化させながら実験を行った。
【００４９】
（１）まず、２０ｎｍの非晶質シリコン層を利用し、成長温度を５９０〜６００℃、核形成時間を９０〜１５０秒、成長時間を９０秒とした際、工程条件によっては、ナノポイントの大きさはあまり差がなく、密度は差があった。成長温度が低くて核形成時間が長いほど、シリコンポイントの密度がさらに高くなるという現象があった。核は核形成時間に形成されるので、ナノポイントの密度は主に核形成時間に左右される。核形成時間の増加は核数の増加を意味し、よって、これはナノポイント数の増加をもたらす。
【００５０】
（２）次に、１０ｎｍの非晶質シリコン層を利用し、工程温度を５９０℃、成長時間を９０秒、核形成時間を９０秒〜１３０秒にした。図１２Ａ〜図１２Ｃは、このような条件の下で施した実験により得られたシリコンナノポイントの大きさ分布を示している。図１２Ａは核形成時間が９０秒、図１２Ｂは核形成時間が１１０秒、図１２Ｃは核形成時間が１３０秒の場合である。
【００５１】
同図より、核形成時間の増加はグレーンサイズを大きくし、分布を広くすることが分かる。核形成時間の増加は核をさらに多く生成し、核同士の距離が徐々に近くなって互いに合体されることもできる。図１２Ｃのサイドローブがこれを示している。シリコンナノポイントが互いに合体されることは好ましくないので、成長温度を低くすることにより、これを防止することができる。これを確認するために、１３０秒の核形成時間と５９０℃の工程温度で成長時間を９０〜３０秒の範囲で変化させながら実験を行った。その結果によるシリコンナノポイントの大きさ分布を、図１３Ａ〜図１３Ｃに示している。図１３Ａは成長時間が９０秒、図１３Ｂは成長時間が７０秒、図１３Ｃは成長時間が３０秒の場合である。成長時間が減少するにつれて、分布は集中度が増加し、サイドローブも減った。但し、シリコンナノポイントの密度が低くなるという傾向があった。
【００５２】
次に、工程の温度を下げ、核形成時間を増加させた。核形成時間を１３０〜１７０秒の範囲で変化させ、工程温度を５８４℃、成長時間を３０秒として実験した。ところが、シリコンナノポイントの密度が減った。
【００５３】
このような実験によって成長時間を短くし、且つ工程温度を下げることは、シリコンナノポイントの密度を増加させる。しかし、温度と工程時間の変化のみでは密度を著しく増加させることはできなかった。従って、非晶質シリコン層の厚さを減少させる方法を講ずることができる。
【００５４】
（３）５ｎｍの非晶質シリコン層を利用し、工程温度は５８４℃とし、成長時間及び核形成時間はそれぞれ１０秒〜５０秒の範囲で変化させた。このような条件の下でシリコンナノポイントの密度は著しく増加する現象を示した。大略的な密度は約２.６×１０１１／ｃｍ２であり、ＳＥＭ写真同士の間に若干の誤差はあった。グレーンサイズは約７ｎｍ程度であった。従って、薄い厚さの非晶質シリコ層を用いると、密度が高くてより均一なシリコンナノポイントを形成することができた。図１４は、成長時間と核形成時間をそれぞれ１０秒及び５０秒にした場合のシリコンナノポイントのＳＥＭイメージの一例を示す図である。
【００５５】
【発明の効果】
以上説明したように本発明によれば、半球形シリコン形成技術を用いて電子島を効果的に形成し、これにより従来のトランジスタ製造工程との互換性を持たせた。これにより、量産性のある電子島製造工程を確保したうえ、既存のＭＯＳトランジスタと混合された集積回路の製作を可能にすることにより、単一チップ内で単電子素子の特性とＭＯＳトランジスタの利点とが結合された非常に有用な集積回路の製作が可能である。
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴと類似の構造を有する従来の技術による単電子トランジスタの概略図である。
【図２】単電子トランジスタの動作原理を説明するための概念図である。
【図３】本発明の好適な一実施例を適用するための半導体基板としてのＳＯＩ基板を示す図で、（ａ）は平面図、（ｂ）は断面図である。
【図４Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その１）で、（ａ）は平面図、（ｂ）は断面図である。
【図４Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その１）で、（ａ）は平面図、（ｂ）は断面図である。
【図５Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その２）で、（ａ）は平面図、（ｂ）は断面図である。
【図５Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その２）で、（ａ）は平面図、（ｂ）は断面図である。
【図６Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その３）で、（ａ）は平面図、（ｂ）は断面図である。
【図６Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その３）で、（ａ）は平面図、（ｂ）は断面図である。
【図７Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その４）で、（ａ）は平面図、（ｂ）は断面図である。
【図７Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その４）で、（ａ）は平面図、（ｂ）は断面図である。
【図８Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その５）で、（ａ）は平面図、（ｂ）は断面図である。
【図８Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その５）で、（ａ）は平面図、（ｂ）は断面図である。
【図９Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その６）で、（ａ）は平面図、（ｂ）は断面図である。
【図９Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その６）で、（ａ）は平面図、（ｂ）は断面図である。
【図１０Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その７）で、（ａ）は平面図、（ｂ）は断面図である。
【図１０Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その７）で、（ａ）は平面図、（ｂ）は断面図である。
【図１１Ａ】本発明の好適な実施例に係る単電子トランジスタの製造方法の工程図（その８）で、（ａ）は平面図、（ｂ）は断面図である。
【図１１Ｂ】本発明の好適な実施例に係るＭＯＳトランジスタの製造方法の工程図（その８）で、（ａ）は平面図、（ｂ）は断面図である。
【図１２Ａ】本発明の実験例によって得られたシリコンナノポイントの大きさ分布を示す図で、核形成時間が９０秒の場合を示す図である。
【図１２Ｂ】本発明の実験例によって得られたシリコンナノポイントの大きさ分布を示す図で、核形成時間が１１０秒の場合を示す図である。
【図１２Ｃ】本発明の実験例によって得られたシリコンナノポイントの大きさ分布を示す図で、核形成時間が１３０秒の場合を示す図である。
【図１３Ａ】本発明の実験例によって得られたシリコンナノポイントの大きさ分布を示す図で、成長時間が９０秒の場合を示す図である。
【図１３Ｂ】本発明の実験例によって得られたシリコンナノポイントの大きさ分布を示す図で、成長時間が７０秒の場合を示す図である。
【図１３Ｃ】本発明の実験例によって得られたシリコンナノポイントの大きさ分布を示す図で、成長時間が３０秒の場合を示す図である。
【図１４】本発明の実施例に係るシリコンナノポイントのＳＥＭイメージの一例を示す図である。
【符号の説明】
３１０  支持基板
３２０  絶縁膜
３３０  単結晶半導体層
３４０  非晶質シリコン層
３５０  フォトレジスト
３６０  半球形シリコン層
３７０ａ，３７０ｂ  ゲート酸化膜
３８０  ゲート電極
４００，４１０  金属膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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