(57)【要約】【課題】ジャンクションリークの発生を抑制してリーク電流の低減を図る。【解決手段】一方導電型の不純物が導入された半導体領域１０３と、前記半導体領域１０３上に形成されるゲート絶縁膜１０５と、前記ゲート絶縁膜１０５上に形成されるゲート電極１０６と、前記半導体領域１０３内に第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、前記半導体領域１０３の主面から第１の深さまでの領域に形成される低濃度層１０９ａと、前記半導体領域１０３内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、前記半導体領域１０３の主面から前記第１の深さより浅い第２の深さまでの領域に形成される高濃度層１０９ｂとを具備したことを特徴とする。【選択図】      図１
2004281693.tif 000002
【特許請求の範囲】
【請求項１】
一方導電型の不純物が導入された半導体領域と、
前記半導体領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、前記半導体領域の主面から第１の深さまでの領域に形成される低濃度層と、
前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、前記半導体領域の主面から前記第１の深さより浅い第２の深さまでの領域に形成される高濃度層とを具備したことを特徴とする半導体装置。
【請求項２】
一方導電型の不純物が導入された半導体領域と、
前記半導体領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、前記半導体領域の主面から第１の深さまでの領域に形成される低濃度層と、
前記半導体領域内に第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に形成される高濃度層とを具備したことを特徴とする半導体装置。
【請求項３】
一方導電型の不純物が導入された半導体領域と、
前記半導体領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、前記半導体領域の主面から第１の深さまでの領域に形成される低濃度層と、
前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に形成される高濃度層とを具備したことを特徴とする半導体装置。
【請求項４】
前記一方導電型は、Ｎ型で、
他方導電型は、Ｐ型であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２の不純物は、ヒ素であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体領域を素子分離するトレンチ構造を有することを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
一方導電型の不純物が導入して半導体領域を形成する工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物を打ち込み、前記半導体領域の主面から第１の深さまでの領域に低濃度層を形成する工程と、、
前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を打ち込み、前記半導体領域の主面から前記第１の深さより浅い第２の深さまでの領域に高濃度層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項８】
一方導電型の不純物が導入して半導体領域を形成する工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物を打ち込み、前記半導体領域の主面から第１の深さまでの領域に低濃度層を形成する工程と、、
前記半導体領域内に第２のドーズ量で他方導電型の第２の不純物を打ち込み、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に高濃度層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項９】
一方導電型の不純物が導入して半導体領域を形成する工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物を打ち込み、前記半導体領域の主面から第１の深さまでの領域に低濃度層を形成する工程と、
前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を打ち込み、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に高濃度層を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
【請求項１０】
一方導電型の不純物が導入された半導体領域と、
前記半導体領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体領域内に１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて形成される高濃度層とを具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタに好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタとしては、以下に示す製造方法が知られている。ＮチャネルＭＯＳトランジスタを例にとり、その構造及び製造方法を図１３を参照して簡単に説明する。
【０００３】
キャリア密度２×１０１５／ｃｍ３のｎ型のシリコン基板３０１に、キャリア密度３×１０１６／ｃｍ３のＰ−ＷＥＬＬ領域３０２を形成する。次に、チャネルドープとしてボロンイオンを打ち込み、２０ｎｍのゲート酸化膜３０３を熱酸化法により形成する。次に４００ｎｍの燐ドープされたポリシリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、通常のフォトリソグラフ行程とドライエッチング行程によりゲート領域３０４を形成する。次に、Ｎｃｈ用には燐イオン注入工程を行い、自己整合的にＬＤＤ領域３０５を形成する（図１３（ａ））。
【０００４】
次に、ＣＶＤ法により酸化膜を形成した後、異方性の高いドライエッチング工程を行う。ＣＶＤ法を用いることで等方性の高い酸化膜を形成し、異方性の高いドライエッチング法を用いることでポリシリコンの両脇にのみ酸化膜を残存させて、サイドウォール領域３０６を形成する（図１３（ｂ））。
【０００５】
そして、次に燐をドーズ量５×１０Ｅ１５個／ｃｍ２程度打ち込み、ソース／ドレイン領域３０７を形成する。また、この領域は、不純物を高濃度に含有するため比抵抗が低くなっているため、各素子間を結ぶ配線としても使用されている。
【０００６】
最後に、打ち込んだ不純物を活性化するためのランプアニール処理を行い、ＮチャネルＭＯＳトランジスタが形成される（図１３（ｃ））。
【０００７】
以上ＮチャネルＭＯＳトランジスタの製造工程を説明したが、これはイオン打ち込み工程でイオン種を変えることでそのままＰチャネルＭＯＳトランジスタの製造工程となる。
【０００８】
ところで、ＭＯＳトランジスタの微細化及び高速動作化の要求から、ゲート領域及びソース／ドレイン領域を低抵抗化するために、ゲート領域及びソース／ドレイン領域表面を一括して自己整合的にシリサイド化するサリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ−ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）技術が一般的となっている。この技術を採用すると、各電極表面がチタンシリサイド（ＴｉＳｉ２）やコバルトシリサイド（ＣｏＳｉ２）等の低抵抗シリサイドに被われてシート抵抗が低減される。
【０００９】
しかしながら、Ｃｏ膜を被着したＳｉ基板に対して熱処理工程を実施した場合には、ＣｏがＳｉ基板中に拡散し、ＣｏＳｉという化合物が形成される。この場合には、ＣｏはＳｉ基板中に残留する線状の残留欠陥を辿ることで容易に基板深くまで拡散する。また、Ｃｏは欠陥の周辺に凝集する傾向があり、結果的には欠陥部でＣｏ２ＳｉがＳｉ基板深くまで異常成長するという現象が発生する。異常成長したＣｏ２Ｓｉがウェルと拡散層とのＰ／Ｎジャンクション近傍まで到達すると、そこからジャンクションリークが発生する。
【００１０】
この問題を解決するために、特許文献１においては、ソース、ドレインへの不純物打ち込みを２回に分けて行う手法を採用している。即ち、この提案においては、１回目の不純物打ち込みで、ソース、ドレインに深さが深く、濃度が薄い打ち込みを行う。これにより、ソース、ドレイン領域を低濃度化して残留欠陥を低減し、Ｃｏ２Ｓｉの異常成長を抑制して、この異常成長に起因したジャンクションリークを抑えている。
【００１１】
しかし、単純にソース、ドレイン領域を低濃度化しただけては、上に形成されるＣｏＳｉ２層との接触抵抗が高くなってしまう。そこで、特許文献１の発明では、ソース、ドレインへの２回目の不純物打ち込みで、深さが浅く、濃度がなるべく濃い打ち込みを行う。即ち、ＣｏＳｉ２層の下に、残留欠陥を多く含む高濃度層を形成するのである。即ち、高濃度層中の全面に渡って多数の欠陥を発生させ、Ｃｏ２Ｓｉの異常成長を高濃度層中の全面に渡って一様に発生させて終了させることで、一部のＣｏ２Ｓｉが際立って深く成長することを防止している。これにより、より効果的にジャンクションリークを抑制するようになっている。
【００１２】
なお、特許文献１においては、個々のＣｏ２Ｓｉの異常成長を小さくするためには、２回目の高濃度層形成のためのイオン打ち込みは、最低でも１×１０Ｅ１５個／ｃｍ２以上のドーズ量で実施する必要があることが、開示されている。
【００１３】
【特許文献１】
再公表特許ＷＯ９９／１６１１６
【００１４】
【発明が解決しようとする課題】
ところで、濃い濃度の不純物の打ち込みによって、Ｓｉはアモルファス化してしまう。そこで、アモルファス化したＳｉの修復のため、また、注入した不純物の活性化のために、例えば１０２０℃のＲＴＡ（ラピッドサーマルアニール）が実施される。このアニールによって、固相エピタキシャル成長が生じて欠陥が修復される。しかし、固相エピタキシャル成長は面方位を有し、面方位＜１１１＞に沿って、微小な欠陥が残留する。
【００１５】
一方、近年、シャロー・トレンチ・アイソレーション（以下、ＳＴＩという）を用いた素子分離技術が採用されることがある。ＳＴＩでは、素子の境界にトレンチ溝を形成しトレンチ溝内にＳｉＯ２を埋め込んで、素子同士を分離する。
【００１６】
ところが、高耐圧デバイスの製造のために、ゲート酸化工程において比較的厚膜なゲート領域を形成することがある。このようなゲート酸化工程では、ＳＴＩのトレンチ溝内の酸化成長も促進され、シリコン基板内に大きなストレスを内在させてしまう。
【００１７】
そうすると、ソース、ドレイン領域内の微小な残留欠陥を起点として、トレンチ溝の下端エッジ部との間で巨大転移ループが発生することがある。この巨大転移ループはＰ／Ｎジャンクションを横切って、リーク電流を発生させてしまうという問題点があった。
【００１８】
本発明はかかる問題点に鑑みてなされたものであって、拡散層の濃度をなるべく低く形成するか又は拡散層を濃度が異なる２回の不純物打ち込みに分けて形成し、高濃度層の濃度をなるべく低く且つ高濃度層の深さを浅くすることより、ジャンクションリークの発生を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係る半導体装置は、一方導電型の不純物が導入された半導体領域と、前記半導体領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、前記半導体領域の主面から第１の深さまでの領域に形成される低濃度層と、前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、前記半導体領域の主面から前記第１の深さより浅い第２の深さまでの領域に形成される高濃度層とを具備したことを特徴とする。
【００２０】
このような構成によれば、一方導電型の不純物が導入された半導体領域上に、ゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成される。拡散層は、低濃度層及び高濃度層を有する。低濃度層は、第１のドーズ量で他方導電型の第１の不純物を半導体領域内に打ち込み、主面から第１の深さまでの領域に形成される。一方、高濃度層は第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を半導体領域に打ち込んで、主面から前記第１の深さより浅い第２の深さまでの領域に形成される。高濃度層が１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量でイオン注入されていることから、拡散層の活性化のためのアニール処理において残留欠陥が生じることを防止することができる。これにより、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生が抑制され、ジャンクションリークの発生確率が低減される。
【００２１】
また、本発明に係る半導体装置は、一方導電型の不純物が導入された半導体領域と、前記半導体領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、前記半導体領域の主面から第１の深さまでの領域に形成される低濃度層と、前記半導体領域内に第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に形成される高濃度層とを具備したことを特徴とする。
【００２２】
このような構成によれば、一方導電型の不純物が導入された半導体領域上に、ゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成される。拡散層は、低濃度層及び高濃度層を有し、低濃度層は、第１のドーズ量で他方導電型の第１の不純物を半導体領域内に打ち込み、主面から第１の深さまでの領域に形成される。一方、高濃度層は第２のドーズ量で他方導電型の第２の不純物を半導体領域に打ち込んで、濃度のピーク位置が第１の深さより０．１５μｍ以上浅い第２の深さとなるように形成される。第１の深さ、即ち、Ｐ／Ｎジャンクションの位置と高濃度層の濃度のピーク位置とが０．１５μｍ以上離れていることから、例え高濃度層に残留欠陥が生じている場合でも、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生確率は極めて低く、ジャンクションリークを抑制することができる。
【００２３】
また、本発明に係る半導体装置は、一方導電型の不純物が導入された半導体領域と、前記半導体領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、前記半導体領域の主面から第１の深さまでの領域に形成される低濃度層と、前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に形成される高濃度層とを具備したことを特徴とする。
【００２４】
このような構成によれば、半導体領域には、ゲート絶縁膜上及びゲート電極が形成される。拡散層は低濃度層と高濃度層とを有し、低濃度層は第１のドーズ量で他方導電型の第１の不純物が打ち込まれて、主面から第１の深さまでの領域に形成される。一方、高濃度層は、第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて、濃度のピーク位置が第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように形成される。即ち、高濃度層は、残留欠陥の発生が抑制されており、また、例え発生したとしても残留欠陥からＰ／Ｎジャンクションまでの距離は０．１５μｍ以上と十分に大きい。従って、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生が抑制され、ジャンクションリークの発生確率を低減させることができる。
【００２５】
また、前記一方導電型は、Ｎ型で、他方導電型は、Ｐ型であることを特徴とする。
【００２６】
このような構成によれば、ジャンクションリークを低減したＮ型トランジスタが得られる。
【００２７】
また、前記第２の不純物は、ヒ素であることを特徴とする。
【００２８】
このような構成によれば、イオン打ち込みによって欠陥を生じやすいヒ素を不純物とする高濃度層であっても、残留欠陥の発生を抑制し、また、Ｐ／Ｎジャンクションから十分に離れた位置に残留欠陥が生じるので、ジャンクションリークを十分に低減することができる。
【００２９】
また、前記半導体領域を素子分離するトレンチ構造を有することを特徴とする。
【００３０】
このような構成によれば、高濃度層の残留欠陥を基点としてトレンチ構造のエッジ部との間で生じる巨大転移ループの発生を抑制することができ、ジャンクションリークを低減することができる。
【００３１】
また、本発明に係る半導体装置の製造方法は、一方導電型の不純物が導入して半導体領域を形成する工程と、前記半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物を打ち込み、前記半導体領域の主面から第１の深さまでの領域に低濃度層を形成する工程と、、前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を打ち込み、前記半導体領域の主面から前記第１の深さより浅い第２の深さまでの領域に高濃度層を形成する工程とを具備したことを特徴とする。
【００３２】
このような構成によれば、半導体領域上に、ゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成される。低濃度層及び高濃度層を有する格納層のうち。先ず低濃度層が形成される。高濃度層は、第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を半導体領域に打ち込むことで、主面から前記第１の深さより浅い第２の深さまでの領域に形成される。高濃度層が１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量でイオン注入されていることから、拡散層の活性化のためのアニール処理において残留欠陥が生じることを防止することができる。これにより、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生が抑制され、ジャンクションリークの発生確率が低減される。
【００３３】
また、本発明に係る半導体装置の製造方法は、一方導電型の不純物が導入して半導体領域を形成する工程と、前記半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物を打ち込み、前記半導体領域の主面から第１の深さまでの領域に低濃度層を形成する工程と、、前記半導体領域内に第２のドーズ量で他方導電型の第２の不純物を打ち込み、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に高濃度層を形成する工程とを具備したことを特徴とする。
【００３４】
このような構成によれば、半導体領域上に、ゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成される。低濃度層及び高濃度層を有する拡散層のうち、先ず低濃度層が形成される。次に、第２のドーズ量で他方導電型の第２の不純物を半導体領域に打ち込んで高濃度層が形成される。この場合には、高濃度層は、濃度のピーク位置が第１の深さより０．１５μｍ以上浅い第２の深さとなるように形成される。従って、高濃度層に生じる残留欠陥とＰ／Ｎジャンクションとの距離は十分に大きく、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生確率は極めて低く、ジャンクションリークを抑制することができる。
【００３５】
また、本発明に係る半導体装置の製造方法は、一方導電型の不純物が導入して半導体領域を形成する工程と、前記半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域内に第１のドーズ量で他方導電型の第１の不純物を打ち込み、前記半導体領域の主面から第１の深さまでの領域に低濃度層を形成する工程と、前記半導体領域内に前記第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を打ち込み、濃度のピーク位置が前記第１の深さより０．１５μｍ以上浅い第２の深さの位置となるように、前記半導体領域の主面から深さ方向に高濃度層を形成する工程とを具備したことを特徴とする。
【００３６】
このような構成によれば、半導体領域上に、ゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成される。低濃度層及び高濃度層を有する格納層のうち。先ず低濃度層が形成される。高濃度層は、第１のドーズ量以上１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を半導体領域に打ち込むことで形成される。この場合には、高濃度層は、濃度のピーク位置が第１の深さより０．１５μｍ以上浅い第２の深さとなるように形成される。従って、高濃度層に残留欠陥が生じることが抑制され、また、残留欠陥が生じた場合でも、残留欠陥とＰ／Ｎジャンクションとの距離は十分に大きく、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生確率は極めて低く、ジャンクションリークを抑制することができる。
【００３７】
また、本発明に係る半導体装置は、一方導電型の不純物が導入された半導体領域と、前記半導体領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体領域内に１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物が打ち込まれて形成される高濃度層とを具備したことを特徴とする。
【００３８】
このような構成によれば、一方導電型の不純物が導入された半導体領域上に、ゲート絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成される。拡散層となる高濃度層は、１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量で他方導電型の第２の不純物を半導体領域に打ち込んで、第２の深さまでの領域に形成される。高濃度層が１×１０Ｅ１５個／ｃｍ２以下の第２のドーズ量でイオン注入されていることから、拡散層の活性化のためのアニール処理において残留欠陥が生じることを防止することができる。これにより、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生が抑制され、ジャンクションリークの発生確率が低減される。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る半導体装置を模式的に示す断面図である。本実施の形態はＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）に適用したものである。
【００４０】
図１の半導体装置はオフセット領域を有するＮＭＯＳトランジスタ１００を含んでいる。ＮＭＯＳトランジスタ１００はトレンチ１０２によって素子分離されている。ｎ型シリコン半導体基板１０１上にはｐウエル領域１０３が形成されている。ｐウェル領域１０３上にはゲート酸化膜１０５を介してゲート電極１０６が形成されている。ゲート電極１０６の側壁にはサイドウォール領域１０８が形成されており、サイドウォール領域１０８の下方のｐウェル領域１０３表面近傍には、Ｎ−オフセット領域１０７ａが形成されている。そして、ゲート電極１０６及びサイドウォール領域１０８を除く領域の下方のｐウェル領域１０３には、Ｐ＋ソース／ドレイン領域１０９が形成されている。ゲート電極１０６上及びソース／ドレイン領域１０９上には、チタンシリサイド層１１１が形成されており、チタンシリサイド層１１１及びサイドウォール領域１０８上には保護膜１１２が形成されている。
【００４１】
本実施の形態においては、Ｐ＋ソース／ドレイン領域１０９は、半導体基板の主面からの深さ（以下、単に深さという）が深く不純物濃度が低い低濃度層１０９ａと、深さが浅く不純物濃度が高い高濃度層１０９ｂとによって構成されている。そして、本実施の形態においては、高濃度層１０９ｂを形成するための不純物打ち込み工程（以下、浅い打ち込み工程という）におけるドーズ量は１×１０Ｅ１５個／ｃｍ２以下に設定されている。なお、浅い打ち込み工程におけるドーズ量は、低濃度層１０９ａを形成するための不純物打ち込み工程（以下、深い打ち込み工程という）におけるドーズ量以上に設定する。
【００４２】
また、低濃度層１０９ａの深さによって規定されるＰ／Ｎジャンクションまでの深さと高濃度層１０９ｂにおける不純物濃度のピーク位置の深さとの差、即ち、高濃度層１０９ｂにおける不純物濃度のピーク位置とＰ／Ｎジャンクションとの間の長さが０．１５μｍ以上となるように設定されている。
【００４３】
このように構成された実施の形態においては、低濃度層１０９ａによってＰ／Ｎジャンクションの深さが規定され、高濃度層１０９ｂの濃度によって、拡散抵抗値が規定される。また、低濃度層１０９ａは十分に低い不純物濃度に設定されており、Ｓｉのアモルファス化及び不純物注入のためのアニール処理において残留欠陥が発生することは殆ど無い。
【００４４】
本実施の形態においては、高濃度層１０９ｂは、浅い打ち込み工程におけるドーズ量が１×１０Ｅ１５個／ｃｍ２以下に設定されており、Ｓｉのアモルファス化及び不純物注入のためのアニール処理において残留欠陥の発生を十分に抑制することができる。これにより、ゲート酸化膜１０５の膜厚を比較的厚く形成してトレンチ１０２の酸化成長が促進された場合でも、高濃度層１０９ｂに発生する残留欠陥を起点とする巨大転移ループの発生が抑制され、ジャンクションリークの発生確率を著しく低減することができる。
【００４５】
また、高濃度層１０９ｂにおける不純物濃度のピーク位置とＰ／Ｎジャンクションとの間の長さは０．１５μｍ以上に設定されている。従って、例え高濃度層１０９ｂに残留欠陥が存在していても、この残留欠陥からＰ／Ｎジャンクションまでの長さが十分に長いので、Ｐ／Ｎジャンクションを横切る巨大転移ループの発生が阻止されて、ジャンクションリークの発生確率は更に低減される。
【００４６】
従って、本実施の形態におけるＮＭＯＳトランジスタ１００を用いてＩＣを構成した場合には、ＩＣの待機時リーク電流を十分に抑制することができ、低消費電力化に極めて有効である。
【００４７】
なお、上記実施の形態においては、ＮＭＯＳトランジスタを例に説明したが、ＰＭＯＳトランジスタについても同様に構成することができることは明らかである。
【００４８】
次に、図１の半導体装置のＮＭＯＳトランジスタ１００の部分の製造方法について図２乃至図９を参照して説明する。図２乃至図９は製造方法を断面構造によって工程順に示す工程図である。
【００４９】
先ず、比抵抗率１０Ω・ｃｍのｎ形シリコン半導体基板１０１の表面を９５％水蒸気雰囲気中で９００℃、３０分間の熱処理により膜厚５０ｎｍの図示しない酸化膜を形成する。この酸化膜はイオン打ち込み工程で打ち込んだイオンが、異常な分布を示す現象を防ぐために必要な酸化膜である。次に、イオン打ち込み法により硼素（Ｂ）を注入する。硼素（Ｂ）原子の加速エネルギーは７０ｋｅＶ、イオン打ち込み量はイオン数にして１×１０Ｅ１３個／ｃｍ２である。
【００５０】
次に、窒素雰囲気中で熱拡散を行う。拡散温度は１１００℃、拡散時間は７時間である。この熱処理により、深さ２．５μｍのｐウェル領域１０３が形成される。
【００５１】
次に、ｎ型シリコン半導体基板１０１の表面上に形成した酸化膜をエッチング除去し、再度熱酸化処理により酸化膜（図示せず）を形成する。この酸化膜は、イオン打ち込み工程で打ち込んだイオンが異常な分布を示す現象を防ぐために必要な酸化膜である。
【００５２】
次に、ＭＯＳデバイスの閾値電圧を調整するための硼素（Ｂ）イオンの打ち込みを行う。硼素（Ｂ）原子の加速エネルギーは７０ｋｅＶ、イオン打ち込み量はイオン数にして３×１０Ｅ１２個／ｃｍ２である。
【００５３】
次に、ｎ型シリコン半導体基板１０１の表面に形成した酸化膜を緩衝弗酸でエッチング除去した後、９５％水蒸気雰囲気中で８２０℃、１５分間の熱処理により膜厚１５ｎｍのゲート酸化膜層１０５ａを形成する。図２はこの状態を示している。
【００５４】
次に、ＣＶＤ法により、燐（Ｐ）ドープポリシリコンを４００ｎｍ堆積してゲート電極層１０ａを形成する（図３）。次に、通常のフォトリソグラフ・エッチング工程により、０．７μｍ幅のゲート電極１０６を形成する（図４）。
【００５５】
次に、図４に示すように、燐（Ｐ）イオン打ち込み工程により、ＬＤＤ領域１０７を形成する。なお、加速エネルギーは３０ｋｅＶ、イオン打ち込み量はイオン数にして１×１０Ｅ１３個／ｃｍ２である。
【００５６】
次に、シランと笑気を原料ガスとしたＣＶＤ法によって、酸化シリコン（ＳｉＯ２）を全面に堆積させる。次いで、この酸化シリコン及びゲート絶縁膜層１０５ａの一部を異方性のドライエッチングによってエッチング除去し、図５に示すように、幅０．３μｍのサイドウォール領域１０８を形成する。
【００５７】
次に、ソース／ドレイン領域１０９を形成する。本実施の形態においては、ソース／ドレイン領域の形成工程は、２回のイオン打ち込み工程に分けて行われる。即ち、先ず、低濃度層１０９ａを形成するための不純物打ち込み工程（深い打ち込み工程）を実施する。この工程では、例えば、燐（Ｐ）イオンを６５ｋｅｖの加速エネルギーで、ドーズ量を３．５×１０Ｅ１３個／ｃｍ２に設定してイオン打ち込みを行う。これにより、図６に示すように、深さが深い低濃度層１０９ａが形成される。
【００５８】
次に、高濃度層１０９ｂを形成するための浅い打ち込み工程を実施する。この工程では、例えば、ヒ素（Ａｓ）イオンを４０ｋｅｖの加速エネルギーで、ドーズ量を１×１０Ｅ１５個／ｃｍ２に設定してイオン打ち込みを行う。これにより、図７に示すように、深さが浅い高濃度層１０９ｂが形成される。
【００５９】
次に、高融点金属のチタン膜をスパッタ法を用いて形成する。続けて、熱処理を行うと、チタンと下地のポリシリコンとが反応し、チタンシリサイド層１１１が形成される。そして、チタンの選択エッチングを行うと、酸化膜上でのチタンは除去される（図８）。
【００６０】
次に、アニール処理を行い、不純物を活性化させ、ＮＭＯＳトランジスタ１００が形成される。最後に、保護膜又は層間絶縁膜として、窒化シリコン（Ｓｉ３Ｎ４）の膜１１２を全面に亘って堆積させる（図９）。なお、膜１１２としては、ＮＭＯＳトランジスタ１００の上に、まず酸化シリコン（ＳｉＯ２）の層を形成し、その上に積層するように、窒化シリコンの膜を形成するようにしてもよい。
【００６１】
図１０はソース／ドレイン領域１０９近傍を拡大して示す説明図であり、図１１は横軸に深さをとり縦軸に不純物濃度をとって、ソース／ドレイン領域１０９における濃度分布を示すグラフである。
【００６２】
拡散層形成工程における最初の深い打ち込み工程による不純物の濃度分布を、図１１の曲線Ｃ１  にて示す。濃度ＴＨ  はｐウェル領域１０３の不純物濃度である。曲線Ｃ１  の濃度が濃度ＴＨ  に到達した位置の深さｘ１  がＰ／Ｎジャンクションの深さに相当する。図１０において、深さｘ１  は、深い打ち込み工程において形成された低濃度層１０９ａとｐウェル領域１０３との境界（Ｐ／Ｎジャンクション）位置を示している。
【００６３】
一方、浅い打ち込み工程による不純物の濃度分布を、図１１の曲線Ｃ２  にて示す。図１１の深さｘ２  は、高濃度層１０９ｂにおける濃度のピーク位置を示している。浅い打ち込みは、ドーズ量が１×１０Ｅ１５個／ｃｍ２に設定されており、拡散層の活性化のためにアニール処理が行われた場合でも、残留欠陥の発生は著しく少ない。
【００６４】
深さｘ１  と深さｘ２  との差（ｘ１  −ｘ２  ）＝Ｒ２  は、Ｐ／Ｎジャンクションから高濃度層１０９ｂにおける不純物濃度のピーク位置までの間の長さであり、上述した深い打ち込み工程及び浅い打ち込み工程におけるイオン加速エネルギー及びドーズ量の設定によって、０．１５μｍ以上の長さに制御されている。図１０はＰ／Ｎジャンクションから高濃度層１０９ｂにおける不純物濃度のピーク位置までの間の長さを示している。高濃度層１０９ｂに生じる残留欠陥は、図１０の破線よりも半導体基板主面側に生じる。即ち、たとえ高濃度層１０９ｂに残留欠陥が生じている場合でも、残留欠陥はＰ／Ｎジャンクションから十分に離間した位置に生じるので、ジャンクションリークの発生確率は極めて小さい。
【００６５】
このように本実施の形態においては、トランジスタのソース／ドレイン領域形成のための不純物打ち込み工程を、深さが深く不純物濃度が低い打ち込み工程と深さが浅く不純物濃度が高い打ち込み工程との２工程に分け、浅い打ち込み工程のドーズ量を１×１０Ｅ１５個／ｃｍ２以下に制御すると共に、深い打ち込みによって形成されたＰ／Ｎジヤンクションと浅い打ち込みによって形成された高濃度層の不純物濃度のピーク位置との間の長さを０．１５μｍ以上となるように制御している。これにより、拡散層の活性化のためにアニール処理が行われた場合でも、高濃度層に残留欠陥が発生することを防止し、また、たとえ残留欠陥が発生したとしても、Ｐ／Ｎジャンクションから残留欠陥までの距離が十分大きいので、巨大転移ループの発生を抑制してジャンクションリークが生じる確率を著しく低減することができる。
【００６６】
なお、上記実施の形態においては、ソース／ドレイン領域を形成するための２回のイオン打ち込み工程では、先に深さが深く不純物濃度が低い打ち込み工程を実施し、次に深さが浅く不純物濃度が高い打ち込み工程を実施したが、浅い打ち込み工程を先に実施し、深い打ち込み工程を後から実施してもよい。
【００６７】
更に、ドーズ量が１×１０Ｅ１５個／ｃｍ２以下の１回のイオン打ち込み工程によって、ソース／ドレイン領域を形成するようにしてもよい。
【００６８】
また、上記実施の形態においては、ＮＭＯＳトランジスタを例に説明したが、添加する不純物等を変えてＰチャネルＭＯＳトランジスタにも同様に適用することができることは明らかである。
【００６９】
例えば、ＰチャネルＭＯＳトランジスタに適用する場合には、深さが深く不純物濃度が低い打ち込み工程では、硼素（Ｂ）イオンを８ｋｅｖの加速エネルギーで、ドーズ量を１．５×１０Ｅ１５個／ｃｍ２に設定してイオン打ち込みを行う。そして、次いで、深さが浅く不純物濃度が高い打ち込み工程では、フッ化硼素（ＢＦ２）イオンを２５ｋｅｖの加速エネルギーで、ドーズ量を５×１０Ｅ１４個／ｃｍ２に設定してイオン打ち込みを行う。
【００７０】
本発明は、浅く濃い打ち込み工程において、ドーズ量を１×１０Ｅ１５個／ｃｍ２以下に制御する点、及び、Ｐ／Ｎジャンクションから高濃度層における不純物濃度のピーク位置までの長さを０．１５μｍ以上に制御する点を除けば、添加する不純物、加速エネルギー及びドーズ量等のイオン打ち込み条件は適宜変更可能である。
【００７１】
（実施例）
上記実施の形態におけるＮＭＯＳトランジスタを採用して１Ｍビット程度のＳＲＡＭを混載したロジックＩＣ製品を構成して、リーク電流のメジアン値を求めた。図１２はこの実験結果を示すものである。
【００７２】
ソース／ドレイン領域形成工程の条件として、浅い打ち込み工程におけるヒ素（Ａｓ）の注入量を変化させ、各注入量毎に、深い打ち込み工程の燐（Ｐ）の加速エネルギー及び浅い打ち込み工程のヒ素（Ａｓ）の加速エネルギーを変化させて、浅い打ち込み工程における不純物のドーズ量とＩＣの待機時リーク電流のメジアン値との関係を求めた。
【００７３】
図１２はこの実験結果に基づいてヒ素（Ａｓ）のドーズ量とＩＣの待機時リーク電流のメジアン値との関係を示すグラフである。また、図１２ではヒ素Ａｓの深さ（注入エネルギー）と深い打ち込みとしてのリン（Ｐ）の注入条件との組み合わせの例も示している。なお、図中、Ｒ２  はＰ／Ｎジャンクションとヒ素（Ａｓ）の打ち込み工程で形成された高濃度層の濃度ピーク位置との間の距離を示す。
【００７４】
図１２から明らかなように、リーク電流は浅い打ち込み工程によるヒ素（Ａｓ）の注入量に依存しており、ドーズ量が１×１０Ｅ１５個／ｃｍ２以下になると急激にリーク電流か低下していることが分かる。また、浅い打ち込み工程と、燐（Ｐ）を用いた深い打ち込み工程とを組み合わせた場合には、破線の条件に対して、高濃度層の濃度ピーク位置をより浅い位置に制御することにより、点線に示すように、リーク電流を改善することができる。更に燐（Ｐ）を用いた深い打ち込み工程の加速エネルギーを増加させて、Ｐ／Ｎジャンクションを深くすることにより、実線に示すように、リーク電流の更なる改善効果が得られた。即ち、これは、浅い打ち込み工程による高濃度層の不純物濃度のピーク位置とＰ／Ｎジヤンクションとの間の距離を０．１５μｍ以上とすることによる効果であることを示している。
【００７５】
本実施例によって、実験に用いたロジック製品のリーク電流を、安定して１μＡ以下に低下させることができた。
【００７６】
従って、本発明を用いて製品を構成すれば、リーク電流を抑制して低消費電力化を実現することができる。つまり、本発明のＮＭＯＳトランジスタを利用した製品においてスタンバイ電流を低減させることができ、携帯機器等のバッテリーを利用する製品において極めて有用である。
【００７７】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置を模式的に示す断面図。
【図２】製造方法を断面構造によって工程順に示す工程図。
【図３】製造方法を断面構造によって工程順に示す工程図。
【図４】製造方法を断面構造によって工程順に示す工程図。
【図５】製造方法を断面構造によって工程順に示す工程図。
【図６】製造方法を断面構造によって工程順に示す工程図。
【図７】製造方法を断面構造によって工程順に示す工程図。
【図８】製造方法を断面構造によって工程順に示す工程図。
【図９】製造方法を断面構造によって工程順に示す工程図。
【図１０】ソース／ドレイン領域１０９近傍を拡大して示す説明図。
【図１１】ソース／ドレイン領域１０９における濃度分布を示すグラフ。
【図１２】実験結果を示すグラフ
【図１３】従来例を示す工程図。
【符号の説明】
１００…ＮＭＯＳトランジスタ、１０１…ｎ型シリコン半導体基板、１０３…ｐウエル領域、１０５…ゲート酸化膜、１０６…ゲート電極、１０９…ソース／ドレイン領域、１０９ａ…低濃度層、１０９ｂ…高濃度層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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