(57)【要約】【課題】半導体装置の配線間の短絡不良の発生を抑制または防止する。【解決手段】半導体装置を構成する各配線層Ｍ１〜Ｍ５の絶縁部７を絶縁膜７ａ，７ｂで構成する。絶縁膜７ｂは、通常の酸化シリコン膜からなる絶縁膜７ａよりも導電率の高い材料からなり、配線６ａに接するように設ける。そして、半導体装置の製造工程で発生し配線６ａに蓄積された電荷を、この絶縁膜７ｂを通じて配線６ａでの帯電量が低い段階で放電させる。これにより、放電により生じる発熱量を低く抑えることができるので、互いに隣接する配線６ａ同士の短絡不良を抑制または防止できる。【選択図】    図３
2004193491.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に配線を形成する工程、
（ｂ）前記配線に接するように第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程を有し、
前記第１絶縁膜の導電率は前記第２絶縁膜の導電率よりも高くなるように形成されており、前記半導体装置の製造工程中に前記配線に蓄積した電荷を前記第１絶縁膜を通じて逃がすことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記電荷を逃がす際に、前記配線は、前記半導体基板に電気的に接続された配線と、フローティング状態の配線とを有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記配線を形成した後、その配線を覆うように前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜を形成した後、その上に前記配線を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜を全ての配線層に形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜を全ての配線層のうちの選択された１または複数の配線層のみに形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程は、前記配線を形成するための導体膜を堆積した後、これをエッチング法によりパターニングする工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記配線は、アルミニウムまたはアルミニウム合金を主配線材料とすることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程は、配線開口部を形成した後、その配線開口部内に導体膜を埋め込むことで配線を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記配線は、銅を主配線材料とすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程、
（ｅ）前記第３絶縁膜に開口部を形成する工程、
を有し、前記第２絶縁膜は前記開口部を形成する際のエッチングストッパ膜として機能することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
（ｆ）前記半導体基板の主面を洗浄する工程、
を有し、
前記（ｆ）工程によって前記配線に電荷が蓄積されることを特徴とした半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｃ）前記ゲート電極および半導体基板に接するように第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に第２絶縁膜を形成する工程を有し、
前記第１絶縁膜の導電率は前記第２絶縁膜の導電率よりも高くなるように形成されており、前記半導体装置の製造工程中に前記ゲート電極に流れてきた電荷を前記第１絶縁膜を通じて半導体基板に逃がす工程を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記（ｃ）工程は、前記ゲート電極形成後の半導体基板上に前記第１絶縁膜を堆積した後、その第１絶縁膜が前記ゲート電極の側面に残されるようにその第１絶縁膜をエッチバックする工程を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記（ｃ）工程は、前記ゲート電極の側面に側壁絶縁膜を形成した後、前記半導体基板上に前記ゲート電極および側壁絶縁膜を覆うように前記第１絶縁膜を堆積する工程を有することを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）半導体基板上に外部端子を形成する工程、
（ｂ）前記外部端子に接するように第１絶縁膜を堆積した後、これを半導体チップの周辺回路領域に残されるようにパターニングする工程、
（ｃ）前記第１絶縁膜のパターニング工程後の半導体基板上に第２絶縁膜を形成する工程を有し、前記外部端子に帯電した電荷が前記第１絶縁膜を通じて分散されるように、前記第１絶縁膜の導電率が前記第２絶縁膜の導電率よりも高いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１記載の半導体装置の製造方法において、
前記第１、第２絶縁膜をシラン系のガスを用いた化学気相成長法で形成し、
前記第１絶縁膜の成膜処理のシラン系ガス流量が、前記第２絶縁膜の成膜処理のシラン系ガス流量よりも多いことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、前記第１絶縁膜のシリコンの含有量が、前記第２絶縁膜のシリコンの含有量よりも多いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記第１絶縁膜はシリコンリッチな酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜は、少なくともシリコン、酸素および窒素を有することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、前記第１絶縁膜は、酸窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項２２】
（ａ）半導体基板上に形成された配線、
（ｂ）前記配線に接するように設けられた第１絶縁膜、
（ｃ）前記第１絶縁膜上に設けられた第２絶縁膜を有し、
前記第１絶縁膜の導電率は前記第２絶縁膜の導電率よりも高いことを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、前記第１絶縁膜は前記配線を覆うように設けられていることを特徴とする半導体装置。
【請求項２４】
請求項２２記載の半導体装置において、前記配線は第１絶縁膜上に設けられていることを特徴とする半導体装置。
【請求項２５】
請求項２２記載の半導体装置において、前記第１絶縁膜は全ての配線層に設けられていることを特徴とする半導体装置。
【請求項２６】
請求項２２記載の半導体装置において、前記第１絶縁膜は全ての配線層のうちの選択された１または複数の配線層のみに設けられていることを特徴とする半導体装置。
【請求項２７】
請求項２２記載の半導体装置において、前記配線は、アルミニウムまたはアルミニウム合金を主配線材料とすることを特徴とする半導体装置。
【請求項２８】
請求項２２項記載の半導体装置において、前記配線は配線開口部に埋め込まれていることを特徴とする半導体装置。
【請求項２９】
請求項２８記載の半導体装置において、前記配線は銅を主配線材料とすることを特徴とする半導体装置。
【請求項３０】
請求項２２記載の半導体装置において、
（ｄ）前記第２絶縁膜上に形成された第３絶縁膜、
を有し、前記第２絶縁膜はエッチングストッパ膜であることを特徴とする半導体装置。
【請求項３１】
請求項２２記載の半導体装置において、前記第１絶縁膜のシリコンの含有量が、前記第２絶縁膜のシリコンの含有量よりも多いことを特徴とする半導体装置。
【請求項３２】
請求項３１記載の半導体装置において、前記第１絶縁膜はシリコンリッチな酸化シリコン膜からなることを特徴とする半導体装置。
【請求項３３】
請求項２２記載の半導体装置において、前記第１絶縁膜は、少なくともシリコン、酸素および窒素を有することを特徴とする半導体装置。
【請求項３４】
請求項３３記載の半導体装置において、前記第１絶縁膜は、酸窒化シリコン膜からなることを特徴とする半導体装置。
【請求項３５】
（ａ）半導体基板上に設けられたゲート絶縁膜、
（ｂ）前記ゲート絶縁膜上に設けられたゲート電極、
（ｃ）前記ゲート電極および半導体基板に接するように設けられた第１絶縁膜、（ｄ）前記第１絶縁膜上に設けられた第２絶縁膜を有し、
前記第１絶縁膜の導電率は前記第２絶縁膜の導電率よりも高いことを特徴とする半導体装置。
【請求項３６】
請求項３５記載の半導体装置において、前記第１絶縁膜が前記ゲート電極の側面に設けられた側壁絶縁膜であることを特徴とする半導体装置。
【請求項３７】
請求項３５記載の半導体装置において、前記ゲート電極の側面には側壁絶縁膜が設けられており、前記第１絶縁膜は前記ゲート電極の上面に接した状態で前記ゲート電極および側壁絶縁膜を覆うように設けられていることを特徴とする半導体装置。
【請求項３８】
（ａ）半導体チップ上に設けられた外部端子、
（ｂ）前記半導体チップの周辺回路領域の少なくとも一部に前記外部端子に接するように設けられた第１絶縁膜、
（ｃ）前記第１絶縁膜を覆うように前記半導体チップ上に設けられた第２絶縁膜を有し、前記外部端子に帯電した電荷が前記第１絶縁膜を通じて分散されるように、前記第１絶縁膜の導電率が前記第２絶縁膜の導電率よりも高いことを特徴とする半導体装置。
【請求項３９】
（ａ）半導体基板上の配線開口部に埋め込まれ、銅を主配線材料とする配線、
（ｂ）前記配線上に設けられた第１絶縁膜、
（ｃ）前記第１絶縁膜上に設けられた第２絶縁膜、
（ｄ）前記配線と前記第１絶縁膜との間に前記配線に接するように介在された第３絶縁膜を有し、
前記第１絶縁膜の導電率は前記第２絶縁膜の導電率よりも高いことを特徴とする半導体装置。
【請求項４０】
請求項３９記載の半導体装置において、前記第３絶縁膜は、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜からなることを特徴とする半導体装置。
【請求項４１】
（ａ）半導体基板上に形成された配線、
（ｂ）前記配線に接するように設けられた第１絶縁膜、
（ｃ）前記第１絶縁膜上に設けられた第２絶縁膜を有し、
前記第１絶縁膜は、半導体装置の動作電圧よりも高い過電圧において、前記第２絶縁膜よりも高い導電率を有し、隣接する配線間で微小電流が流れるような機能を有していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、半導体装置の配線技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置を構成する配線構造は、信号や電源を流す配線と、配線間を絶縁する絶縁膜とを有している。半導体装置の配線には抵抗の低下が目標にされ、絶縁膜には完全な絶縁性が目標とされている。
【０００３】
半導体装置の配線構造については、例えば特開平８−２０４００６号公報に記載があり、配線をエッチストッパ膜で覆う技術やエッチストッパ膜上に配線を設ける技術が開示されている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開平８−２０４００６号公報
【０００５】
【発明が解決しようとする課題】
ところが、上記配線技術においては、以下の課題があることを本発明者が初めて見出した。
【０００６】
すなわち、半導体装置の製造工程中の配線に帯電した電荷が所定量を超えると、これに隣接する配線との間で放電が起き、その隣接配線間に瞬間的に高い熱エネルギーが発生して配線材料が変形する結果、隣接配線間が短絡してしまう問題がある。特にこの問題は、対象配線の少なくとも一方に電荷を溜め易い長い配線が存在する場合や電位差のある配線同士が隣接する部分で生じ易い。また、配線の高集積化に伴い、隣接配線間が狭くなることで顕在化される。
【０００７】
本発明の目的は、半導体装置の配線間の短絡不良の発生を抑制または防止することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、半導体装置の配線構造を構成する絶縁膜に、配線に帯電した電荷を逃がすための機能を付加したものである。
【００１１】
【発明の実施の形態】
本実施の形態において、例えば銅からなる、または銅を主配線材料とするあるいは銅を主体とする材料と表現した場合、主成分として銅が用いられていることを意図する。すなわち、一般に高純度な銅であっても、不純物が含まれることは当然であり、添加物や不純物も銅からなる部材に含まれることを排除するものではない。また、上記の表現には、銅からなる部材の表面に他の材料からなる金属膜が形成された積層構造も含むものである。これは銅に限らず、その他の金属、例えばアルミニウム、窒化チタン等でも同様である。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１２】
（実施の形態１）
まず、本発明者が初めて見出した問題を図１により説明する。図１は、半導体装置の製造工程中の要部断面を示している。ウエハ５０Ｗの半導体基板（以下、基板という）５０Ｓは、例えばシリコン（Ｓｉ）単結晶からなり、その裏面は接地電位Ｇと電気的に接続されている。ここには、基板５０Ｓの主面（デバイス形成面）上に、４層配線構造が形成されている状態が例示されている。この４層配線構造は、配線５１と絶縁膜５２とを有している。配線５１は、例えばアルミニウムを主体とした金属膜からなる。配線５１のうち、配線５１Ａは、基板５０Ｓと電気的に接続されている。一方、配線長の長い（例えば約５００μｍ以上）配線５１Ｂは、半導体装置の製造工程途中の段階なのでフローティング状態とされている。そして、これら配線５１Ａ，５１Ｂは、第２配線層で近接した状態で配置されている。絶縁膜５２は、例えば酸化シリコン（ＳｉＯ2等）からなり、配線５１間を絶縁する機能を有している。現状の絶縁膜５２は完全絶縁を目標にしている。
【００１３】
このような状況下で、例えば絶縁膜５２の上面をブラシＢＲを用いて洗浄すると静電作用により絶縁膜５２の上面に電荷が発生し、配線５１が帯電する。このような帯電現象は、ブラシＢＲによる洗浄処理に限らず、例えば純水によるスピン洗浄処理、配線自体のドライエッチング加工処理あるいはフォトレジスト膜をアッシングにより除去するためのプラズマ処理等、種々の処理で生じる。この配線５１での帯電量が一定量を超えると配線５１Ａ，５１Ｂ間で放電が生じる。すなわち、フローティング状態の配線５１Ｂに蓄積された電荷が図１の矢印で示すように絶縁膜５２を介して接地電位Ｇに接続され電位の低い配線５１Ａに流れる。この時、配線５１Ｂに蓄積された電荷により配線５１Ａ−５１Ｂ間において非常に高い電位差が生じるため、配線５１Ａ，５１Ｂの隣接部で瞬間的に百〜数千Ｖ程度の高電圧が印加され千数百℃に及ぶ高熱が発生することにより配線５１Ａ，５１Ｂがその隣接部で変形し、配線５１Ａ，５１Ｂの隣接部で配線５１Ａ，５１Ｂが短絡してしまう問題がある。特にこの問題は、配線が長いと電荷を溜め易いので対象配線の少なくとも一方に長い配線がある場合に発生し易い。また、接地電位Ｇに接続された配線５１Ａとフローティング状態の配線５１Ｂとの隣接部のように電位差のある配線同士の隣接部で発生し易い。さらに、配線５１の高集積化に伴い配線５１の隣接間隔が狭くなることで顕在化される（本発明者の検討では０．８μｍピッチ以下程度になると顕著に発生した）。上記のような問題は本発明者が初めて見出した問題であり、現状は、長い配線の存在や半導体装置の製造工程中の上記配線接続状態（一方が接地電位に接続され、他方がフローティングとされた接続状態）についても考慮されていない。
【００１４】
そこで、本実施の形態では配線間の絶縁膜を微少電流が流れる膜にする。これにより、配線での帯電量が低い段階で放電させることができ、発熱量を低く抑えることができるので、配線間の短絡不良を抑制または防止することができる。このため、半導体装置の歩留まりおよび信頼性を向上させることができる。また、半導体装置の歩留まり向上により半導体装置のコスト低減を見込むことができる。以下、具体例を説明する。
【００１５】
図２は本実施の形態１の半導体装置の要部断面図の一例を示し、図３は図２の領域Ａの拡大断面図を示している。基板１Ｓは、例えばシリコン（Ｓｉ）単結晶からなる。基板１Ｓの主面（デバイス形成面）には、ＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）等のような溝型の分離部２が形成されている。この分離部２は、基板１Ｓの主面に形成された溝内に、例えば酸化シリコン膜が埋め込まれることで形成されている。また、基板１Ｓの主面側には、ｐウエルＰＷＬおよびｎウエルＮＷＬが形成されている。ｐウエルＰＷＬには、例えばホウ素が導入され、ｎウエルＮＷＬには、例えばリンが導入されている。そして、分離部２で規定されたｐウエルＰＷＬおよびｎウエルＮＷＬの活性領域には、ｎＭＩＳＱｎおよびｐＭＩＳＱｐ等のようなデバイスが形成されている。ｎＭＩＳＱｎは、ソースおよびドレイン用のｎ型の半導体領域３Ｎ、ゲート絶縁膜４およびゲート電極５を有している。また、ｐＭＩＳＱｐは、ソースおよびドレイン用のｐ型の半導体領域３Ｐ、ゲート絶縁膜４およびゲート電極５を有している。ゲート絶縁膜４は、例えば酸化シリコン膜からなる。また、ゲート電極５は、例えば多結晶シリコン膜の単体構成、多結晶シリコン膜上にコバルトシリサイド等のようなシリサイド膜を形成した構成または多結晶シリコン膜上に窒化タングステン等のようなバリア膜を介してタングステン等のような金属膜を積み重ねた構成とされている。
【００１６】
基板１Ｓの主面上には、例えば５層配線構造が形成されている。５層配線構造は、配線部６と絶縁部７とを有している。配線部６は、各配線層Ｍ１〜Ｍ５に形成された配線６ａと、配線層間または配線−基板間に設けられたプラグ６ｂとを有している。配線６ａは、例えばアルミニウム（Ａｌ）、アルミニウム−シリコン−銅（Ｃｕ）合金、アルミニウム−シリコン合金またはアルミニウム−銅合金等からなる導体膜の単体膜で形成しても良いが、ここでは、導体膜６ａ１，６ａ２，６ａ３の積層膜で形成されている場合が例示されている。最下層の相対的に薄い導体膜６ａ１は、例えば配線６ａや基板１Ｓの構成原子が拡散するのを抑制または防止する機能や配線６ａと絶縁部７との密着性を向上させる機能を有する機能膜であり、例えば窒化チタン（ＴｉＮ）の単体膜または窒化チタン上にチタン（Ｔｉ）を積み重ねた積層膜からなる。その上の相対的に厚い導体膜６ａ２は、主配線材料であり、例えばアルミニウム（Ａｌ）またはアルミニウム−シリコン−銅（Ｃｕ）合金等からなる導体膜の単体膜で形成されている。さらにその上の相対的に薄い導体膜６ａ３は、上記導体膜６ａ１の機能の他、配線形成のための露光処理時にハレージョンを低減または防止する機能を有する機能膜であり、例えば窒化チタンの単体膜またはチタン上に窒化チタンを積み重ねた積層膜からなる。上記プラグ６ｂは、配線層Ｍ１〜Ｍ５の配線６ａ間または配線層Ｍ１の配線６ａと基板１Ｓとを電気的に接続する配線部であり、絶縁部７に形成されたコンタクトホールＣＨまたはスルーホールＴＨ等のような孔内に、例えばタングステン等のような金属膜が埋め込まれて形成されている。また、プラグ６ｂは、タングステン等のような金属膜と、その外周（側面および底面）に相対的に薄く形成された窒化チタン等のような導体膜とを有する構成としても良い。特に限定されるものではないが、配線層Ｍ１〜Ｍ３の配線６ａの隣接ピッチは、例えば０．５２μｍ程度である。また、配線層Ｍ４，Ｍ５の配線６ａの隣接ピッチは、例えば１．０４μｍ程度である。
【００１７】
上記絶縁部７は、例えば酸化シリコン膜等のような絶縁膜（第２絶縁膜）７ａ（７ａ１〜７ａ６）で基本的に構成されているが、各配線層Ｍ１〜Ｍ５の各絶縁部７には、絶縁膜７ａの他に、絶縁膜７ａよりも導電率の高い絶縁膜（第１絶縁膜）７ｂ（７ｂ１〜７ｂ５）が各配線層Ｍ１〜Ｍ５の配線６ａやプラグ６ｂに直接接するように設けられている。ここでは、絶縁膜７ｂが配線６ａの表面（側面および上面）を覆うように堆積されている構造が例示されている。また、ここでは図示していないが、絶縁膜７ｂは、半導体チップの外周近傍にその外周に沿って延在形成されたガードリングを覆いガードリングに接するように設けられている。絶縁膜７ｂは、半導体装置の通常動作時には配線部６間を絶縁するように機能するが、半導体装置の動作電圧よりも高い過電圧が印加されると隣接する配線部６間で微小電流が流れるような機能を有している。すなわち、後述するように絶縁膜７ｂは、半導体装置の通常動作時の電圧範囲（例えば２０Ｖ程度またはそれよりも低い電圧）において、絶縁膜７ａと同様に配線部６間を絶縁するのに十分低い導電率を有し、絶縁膜７ａと同様に配線部６間を絶縁するように機能するが、半導体装置の動作電圧よりも高い過電圧において、絶縁膜７ａよりも高い導電率を有し、隣接する配線部６間で微小電流が流れ、配線部６間を導通するような機能を有している。このような絶縁膜７ｂを設けることにより、半導体装置の製造工程中に配線部６に蓄積された電荷をその蓄積量が低い段階で絶縁膜７ｂを通じて隣接する配線部６や基板１Ｓに逃がすことができる。すなわち、配線部６での帯電量が低い段階で放電させることができるので、隣接する配線部６間での放電時に発生する発熱量を低く抑えることができる。したがって、隣接する配線部６間の短絡不良を抑制または防止することができる。絶縁膜７ｂの厚さは、例えば３０ｎｍ程度である。図３の構造の場合、絶縁膜７ｂをあまり厚くしてしまうと、図３の左右方向に隣接する配線６ａ，６ａ間を絶縁膜７ａで埋めることができなくなってしまう場合がある。絶縁膜７ｂの厚さが３０ｎｍ程度であれば、そのような埋め込み不良が発生しないようにすることができる。また、本発明者の実験では、絶縁膜７ｂを３０ｎｍ以下の厚さで形成するのは成膜上難しかった。絶縁膜７ｂの材料としては、例えばシリコンリッチな酸化シリコン膜または酸窒化シリコン（ＳｉＯＮ）膜を挙げることができる。シリコンリッチな酸化シリコン膜は、酸化シリコン膜の組成をＳｉｘＯｙで表すとｙ／ｘ＜２とされる膜である。シリコンリッチな酸化シリコン膜の導電率は、通常の酸化シリコン膜（ＳｉＯ2）のそれよりも１０倍以上とされている。一般的に、絶縁膜（酸化シリコン膜）にシリコンを導入することで、絶縁膜の導電性は高くなり、且つ、絶縁膜の屈折率も高くなることが知られている。したがって絶縁膜の電気特性を測定する際に、その絶縁膜の屈折率による比較測定することにより、絶縁膜中のシリコン含有率別の電気特性を測定することができる。すなわち、本実施の形態においては、屈折率の高い絶縁膜というのはシリコン含有率の高い絶縁膜、または、導電率の高い絶縁膜ということを意味する。
【００１８】
図４〜図７に酸化シリコン膜の電流Ｉ−電圧Ｖ特性の測定結果を示す。図４は通常の酸化シリコン（ＳｉＯ2）膜のＩ−Ｖ特性を示し、図５〜図７はシリコンリッチな酸化シリコン膜の屈折率ｎおよび膜厚ｔを変えた場合のＩ−Ｖ特性を示している。これら図中のグラフに曲線が数本あるのは、同条件下での実験を行ったウエハ内の複数チップを測定したものを示している。また、図８は図４〜図７の結果から厚さ３０ｎｍ程度の酸化シリコン膜の屈折率と電流との関係を比較して示している。さらに、図９は屈折率１．５５のシリコンリッチな酸化シリコン膜の膜厚と電流との関係を示している。これら図４〜図９によれば、シリコンリッチな酸化シリコン膜は通常の酸化シリコン膜に比べて電流が流れ易いことが分かる。また、シリコンリッチな酸化シリコン膜の膜厚ｔを厚くすることで電流が流れ易くなることが分かる。また、屈折率ｎが高いほど、すなわち、酸化シリコン膜中のシリコンの含有率が高くなるほど、電流が流れ易いことが分かる。本発明者の検討によれば、屈折率ｎを１．５５以上のシリコンリッチな酸化シリコン膜を絶縁膜７ｂの材料とした場合に、上記配線間短絡不良の問題を回避する上で良好な効果が得られた。
【００１９】
また、図１０は、酸窒化シリコン膜（ＳｉＯＮ）のＩ−Ｖ特性の測定結果を示す。この場合、通常の酸化シリコン膜（図４）およびシリコンリッチな酸化シリコン膜（図５〜７）に比べて電流が流れ易いことが分かる。本実施の形態において、絶縁膜７ｂの材料としてこのような酸窒化シリコン（ＳｉＯＮ）膜を用いることも可能であり、その場合、図１０に示されるように、シリコンリッチな酸化シリコン膜よりも更に電流が流れやすく高い導電率を示しているので、上記配線間短絡不良の問題を回避する上で良好な効果が得ることができる。
【００２０】
次に、本実施の形態１の半導体装置の製造方法の一例を説明する。
【００２１】
まず、本実施の形態１の半導体装置の製造工程中に用いる洗浄処理装置の一例を図１１に示す。洗浄処理装置１０は、所望の処理後のウエハ１Ｗの洗浄面の異物Ｐを除去する装置であり、ステージ１０ａ、ノズル１０ｂ、ブラシＢＲおよびブラシ保持部１０ｃを有している。洗浄処理は、例えば次のようにする。まず、ウエハ１Ｗの洗浄面がブラシＢＲ側に向くようにウエハ１Ｗをステージ１０ａ上に仮固定させた状態で載置する。続いて、ステージ１０ａを回転させた状態で、ノズル１０ｂからウエハ１Ｗの洗浄面に純水等のような洗浄液を供給する。そして、その状態でブラシＢＲをブラシ保持部１０ｃの回転により自転させながらウエハ１Ｗの洗浄面に擦りつけ、ブラシＢＲを図１１の矢印Ｂの方向に沿ってウエハ１Ｗの端から端まで移動させることにより、ウエハ１Ｗの洗浄面上の異物Ｐを除去する。
【００２２】
次に、本実施の形態１の半導体装置の製造工程の一例を、半導体装置の製造工程中のウエハの要部断面図を示した図１２〜図１６により説明する。図１２は、半導体装置の製造工程中のウエハ１Ｗにおける配線層Ｍ２，Ｍ３の要部断面図を示している。配線層Ｍ２には配線６ａを覆うように上記絶縁膜７ｂ２が後述のＣＶＤ（Chemical Vapor Deposition）法で形成されている。この絶縁膜７ｂ２上には絶縁膜７ａ３が後述のＣＶＤ法で堆積されている。配線層Ｍ２の絶縁膜７ａ３の上面は化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦にされており、その上には、配線層Ｍ３の配線形成用の導体膜６ａ１，６ａ２，６ａ３がスパッタリング法等により堆積されている。まず、この導体膜６ａ１，６ａ２，６ａ３を通常のフォトリソグラフィ技術（以下、単にリソグラフィという）およびドライエッチング技術（以下、単にドライエッチングという）によりパターニングすることにより、図１３に示すように、配線層Ｍ３に配線６ａを形成する。その後、図１４に示すように、配線層Ｍ３に上記絶縁膜７ｂ３，７ａ４を下層から順にＣＶＤ法で堆積し、絶縁膜７ａ４の上面をＣＭＰ法により平坦にした後、絶縁膜７ａ４の上面（洗浄面）を上記ブラシＢＲを用いた洗浄処理装置１０（図１１参照）により洗浄して、絶縁膜７ａ４上の異物を除去する。この時、上記したように絶縁膜７ａの上面に静電作用により発生した電荷が各配線層Ｍ１〜Ｍ３の配線６ａに蓄積され、フローティングの配線６ａから基板１Ｓに接続された配線６ａに電荷が流れることになるが、本実施の形態１では絶縁膜７ａ（７ａ１〜７ａ４）よりも導電率の高い絶縁膜７ｂ（７ｂ１〜７ｂ３）を設けたことにより、配線６ａに蓄積された電荷を絶縁膜７ｂ（７ｂ１〜７ｂ３）を通じて接地電位Ｇに逃がすことができ、配線６ａでの帯電量が低い段階で放電させることができるので、放電により生じる発熱量を低く抑えることができる。このため、配線６ａ，６ａ間での短絡不良を抑制または防止することができる。したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。また、半導体装置の歩留まり向上により半導体装置のコスト低減を見込むことができる。次いで、図１５に示すように、絶縁膜７ａ４，７ｂ３にリソグラフィおよびドライエッチングにより、スルーホールＴＨを形成した後、ウエハ１Ｗの主面上に、例えばタングステン等のような高融点金属膜を堆積し、さらにその高融点金属膜を、スルーホールＴＨ内のみに残されるように化学機械研磨（Chemical Mechanical Polishing）法により研磨してスルーホールＴＨ内にプラグ６ｂを形成する。続いて、上記洗浄処理装置により研磨面を洗浄して異物を除去する。この時も上記と同様の作用により上記配線間の短絡不良を抑制または防止できる。その後、図１６に示すように、上記配線層Ｍ３の配線６ａと同様にして、配線層Ｍ４の配線６ａを形成した後、配線層Ｍ４の配線６ａを覆うように絶縁膜７ｂ４をウエハ１Ｗの主面上全面に後述のＣＶＤ法で堆積する。これ以降は、上記と同様にして最上の配線層Ｍ５を形成し、通常の半導体装置の製造方法を経て半導体装置を完成させる。
【００２３】
次に、上記絶縁膜７ｂ（７ｂ１〜７ｂ５）の成膜方法の一例を説明する。まず、上記絶縁膜７ｂをシリコンリッチな酸化シリコン膜で成膜する場合について説明する。図１７は、上記絶縁膜７ｂをシリコンリッチな酸化シリコン膜で形成する場合における上記絶縁膜７ａ，７ｂの成膜シーケンスの一例を示している。なお、図１７のガスのシーケンス中の数字はガスの供給量（単位はｓｃｃｍ＝ｃｍ3／ｍｉｎ）を示し、上部電極ＨＦパワーおよび下部電極ＬＦパワーのシーケンス中の数字は高周波電力（単位はＷ）を示している。
【００２４】
ここでは絶縁膜７ｂを、例えばシラン系のガスを用いたプラズマＣＶＤ法で形成した。プラズマＣＶＤ装置は、例えば平行平板型を用いた。処理ガスとしては、例えばモノシラン（ＳｉＨ4）等のようなシラン系ガスと、酸素（Ｏ2）と、アルゴン（Ａｒ）等のような希釈ガスとの混合ガスを用いている。上記モノシランに代えてジシラン（Ｓｉ2Ｈ6）またはＴＥＯＳ（Tetraethoxysilane）等のようなシラン系ガスを用いても良い。また、上記酸素に代えて亜酸化窒素（Ｎ2Ｏ）やオゾン（Ｏ3）等のような酸素を含むガスを用いても良い。時刻ｔ０〜ｔ１はアイドリング時間、時刻ｔ２〜ｔ５は絶縁膜７ｂの成膜処理時間、時刻ｔ５〜ｔ８は絶縁膜７ａの成膜処理時間を示している。時刻ｔ１からウエハ１Ｗを加熱し始めるとともに、アルゴンおよび酸素を処理室内に供給し始める。時刻ｔ２からモノシランを処理室内に供給し始める。ここでは絶縁膜７ｂをシリコンリッチにするために絶縁膜７ｂの成膜処理中のモノシランの流量の方が、絶縁膜７ａのそれよりも多くなっている。絶縁膜７ｂの成膜時のモノシランの流量は、例えば７７ｓｃｃｍ（＝７７ｃｍ3／ｍｉｎ）程度、酸素の流量は、例えば９７ｓｃｃｍ程度、アルゴンの流量は、例えば９０ｓｃｃｍ程度である。絶縁膜７ａの成膜時のモノシランの流量は、例えば７０ｓｃｃｍ程度、酸素の流量は、例えば９０ｓｃｃｍ程度、アルゴンの流量は、例えば９０ｓｃｃｍ程度である。このように絶縁膜７ｂをシリコンリッチな酸化シリコン膜で形成する場合は、絶縁膜７ａ，７ｂを同一のプラズマＣＶＤ装置の処理室内で成膜できる。このため、成膜時間を短縮できる。また、絶縁膜７ａ，７ｂを連続的に安定した状態で成膜することができ、また、異物等が混入する機会も低減できるので、成膜処理の信頼性を向上できる。
【００２５】
また、絶縁膜７ｂを酸窒化シリコン（ＳｉＯＮ）で形成する場合も、例えばシラン系のガスを用いたプラズマＣＶＤ法で形成する。処理ガスとしては、例えばモノシラン（ＳｉＨ4）等のようなシラン系ガスと、亜酸化窒素（Ｎ2Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いる。上記モノシランに代えてジシラン（Ｓｉ2Ｈ6）またはＴＥＯＳ（Tetraethoxysilane）等のようなシラン系ガスを用いても良い。また、上記混合ガスにアンモニアまたはアンモニアおよび窒素を加えても良い。アンモニアまたは窒素を加えた場合は、上記亜酸化窒素に代えて酸素（Ｏ2）やオゾン（Ｏ3）を用いても良い。成膜処理時のモノシランの流量は、例えば５０ｓｃｃｍ程度、亜酸化窒素の流量は、例えば６６ｓｃｃｍ程度、ヘリウムの流量は、例えば１５００ｓｃｃｍ程度である。また、成膜処理時のウエハ１Ｗの温度は、例えば３５０℃程度、処理室内の圧力は、例えば５Ｔｏｒｒ（＝６６６．６１２Ｐａ）程度である。
【００２６】
（実施の形態２）
本実施の形態２では、配線構造の変形例を説明する。図１８は、本実施の形態２の半導体装置の前記図３の領域Ａと同一箇所の要部断面図を示している。本実施の形態２では、各配線層Ｍ１〜Ｍ５の絶縁膜７ｂ（７ｂ１〜７ｂ５）が配線６ａの下地になるように形成されている。すなわち、各配線層Ｍ１〜Ｍ５において絶縁膜７ｂ（７ｂ１〜７ｂ５）上に配線６ａが形成されている。本実施の形態２では、配線６ａの下面およびプラグ６ｂの側面上部が絶縁膜７ｂ（７ｂ１〜７ｂ５）に接した状態とされている。このため、本実施の形態２でも前記実施の形態１と同様の効果を得ることができる。この構造の場合は、同一配線層の隣接する配線６ａ，６ａ間を絶縁膜で埋め込む時の埋め込み性をそれほど考慮しなくて済むので、絶縁膜７ｂの厚さを前記実施の形態１の場合よりも厚くすることができる。これにより、絶縁膜７ｂの導電率を上げることができるので、電荷の除去能力を向上させることができる。
【００２７】
次に、本実施の形態２の半導体装置の製造工程の一例を、半導体装置の製造工程中のウエハの要部断面図を示した図１９〜図２３により説明する。図１９は、上記図１８の半導体装置の製造工程中のウエハ１Ｗにおける配線層Ｍ１の要部断面図を示している。配線層Ｍ１の上記絶縁膜７ｂ１上には、第１層目の配線６ａが形成されている。この配線６ａは絶縁膜７ａ２に覆われている。まず、この配線層Ｍ１の絶縁膜７ａ２上に、図２０に示すように、絶縁膜７ｂ２を前記実施の形態１と同様に堆積する。続いて、図２１に示すように、絶縁膜７ｂ２，７ａ２にスルーホールＴＨをリソグラフィおよびドライエッチングにより形成した後、前記実施の形態１と同様にスルーホールＴＨ内にプラグ６ｂを形成する。その後、図２２に示すように、絶縁膜７ｂ２上に配線層Ｍ２用の配線６ａを前記実施の形態１と同様に形成した後、その配線６ａを覆うように絶縁膜７ａ３を同様に堆積し、さらにその上に、図２３に示すように、絶縁膜７ｂ３を同様に堆積する。以下、配線層Ｍ４，Ｍ５でも同様の処理を繰り返し、通常の半導体装置の製造方法を経て半導体装置を完成させる。この構造の場合もプラグ６ｂの形成工程後や絶縁膜７ａ，７ｂの堆積処理後に上記ブラシＢＲを用いた洗浄処理装置１０（図１１参照）により洗浄処理を施す。この時、上記したように、静電作用により各配線層Ｍ１〜Ｍ３の配線６ａに電荷が蓄積され、フローティングの配線６ａから基板１Ｓに接続された配線６ａに電荷が流れることになるが、本実施の形態２では絶縁膜７ｂを設けたことにより、配線６ａに蓄積された電荷を絶縁膜７ｂを通じて接地電位Ｇに逃がすことができ、配線６ａでの帯電量が低い段階で放電させることができるので、放電により生じる発熱量を低く抑えることができる。このため、配線６ａ，６ａ間での短絡不良を抑制または防止することができる。したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。また、半導体装置の歩留まり向上により半導体装置のコスト低減を見込むことができる。
【００２８】
（実施の形態３）
前記実施の形態１，２では、絶縁膜７ｂを全ての配線層Ｍ１〜Ｍ５に設けた場合について説明したが、これに限定されるものではなく、選択された配線層のみに設けても良い。例えば上記配線短絡不良は長い配線（約５００μｍ以上）が存在する場合に生じ易いので、長い配線が比較的多く存在する最上の配線層およびその直下の配線層（ここでは、例えば配線層Ｍ４，Ｍ５の全てまたは選択された層）のみに絶縁膜７ｂを設けても良い。また、例えば上記配線短絡不良は隣接配線間隔が狭い箇所（隣接配線ピッチが、例えば０．８μｍ以下の箇所）で生じ易いので、隣接配線間隔が狭い部分を多く有する配線層（例えば配線層Ｍ１，Ｍ２，Ｍ３の全てまたは選択された層）のみに絶縁膜７ｂを設けても良い。また、例えば奇数または偶数のいずれかの配線層のみに絶縁膜７ｂを設けても良い。例えば長い配線と隣接間隔との両方を考慮して配線層Ｍ２，Ｍ４のみに絶縁膜７ｂを設けても良い。また、配線層の中にアルミニウム主体の配線層とタングステン等のような高融点金属主体の配線層とが存在する場合は、高融点金属主体の配線層には絶縁膜７ｂを設けず、アルミニウム主体の配線層に絶縁膜７ｂを設ける。この場合も、アルミニウム主体の配線層の全層に絶縁膜７ｂを設けても良いし、上記と同様にアルミニウム主体の複数の配線層のうちの選択された配線層のみに絶縁膜７ｂを設けても良い。
【００２９】
本実施の形態３によれば、絶縁膜７ｂの堆積工程を減らすことができるので少ないプロセスで上記配線短絡不良の発生を抑制または防止できる。
【００３０】
（実施の形態４）
本実施の形態４は、配線構造の変形例を説明する。図２４は配線層Ｍ２，Ｍ３の配線６ａの要部平面図、図２５は図２４のＸ１−Ｘ１線の断面図をそれぞれ示している。ここでは配線層Ｍ２の配線６ａにおいて、配線層Ｍ３の配線６ａが接続される部分では、スルーホールＴＨの合わせずれを考慮して配線６ａの幅が他の部分よりも広く形成されている（ドックボーン形状）。従来の配線形成技術においては、合わせずれを考慮して配線を覆うようにエッチングストッパ用の絶縁膜を設ける場合もあるが、このようなドックボーン形状の場合は、合わせずれは生じないので、エッチングストッパ用の絶縁膜を設ける必要はない。本実施の形態において、図２５に示すように配線層Ｍ２の配線６ａを覆うように設けられている絶縁膜７ｂは、専ら上記放電用として設けられている。
【００３１】
一方、図２６の断面図に示すように、配線６ａの幅がスルーホールＴＨとほぼ同じ程度に狭い場合は、スルーホールＴＨの位置が配線６ａに対してずれて形成されると、スルーホールＴＨの底面から露出される絶縁膜７ｂおよびその下層の絶縁膜７ａをもエッチングしてしまう場合が生じる。そこで、その場合には、図２７に示すように、エッチングストッパ用の絶縁膜７ｃを絶縁膜７ｂ上に重ねて設ける。絶縁膜７ｂは配線６ａに蓄積した電荷を逃がすことを目的としているので配線６ａに接していることが好ましい。この場合のスルーホールの形成方法を図２８〜図３０により説明する。まず、図２８に示すように、フォトレジストパターン（以下、単じレジストパターンという）Ｒ１をエッチングマスクとしてスルーホールＴＨ１を形成する。この時は、絶縁膜７ａ，７ｃのエッチング選択比が大きくなるようにして絶縁膜７ａの方がエッチングされ易い条件で絶縁膜７ａを除去する。続いて、図２９に示すように、絶縁膜７ｃが露出されたら今度は絶縁膜７ｃの方が絶縁膜７ａよりもエッチングされ易い条件で絶縁膜７ｃを除去し、スルーホールＴＨ２を形成する。最後に、スルーホールＴＨ２の底部から露出する絶縁膜７ｂをエッチングすることで、図３０に示すように配線６ａの一部が露出されるスルーホールＴＨを形成する。この場合、スルーホールＴＨと配線６ａとの合わせずれ部分で絶縁膜７ｂが配線６ａ上面よりも若干深くエッチングされてしまう場合もあるが、前記図２６に示したほどの過剰なエッチングは生じない。
【００３２】
次に、図３１は、本実施の形態４を前記実施の形態２の配線構造で適用した場合の一例を示している。この場合は、配線６ａを覆うようにエッチングストッパ用の絶縁膜７ｃが堆積され、その上に絶縁膜７ａが堆積されている。この場合もスルーホールＴＨと配線６ａとの合わせずれが生じても過剰なエッチングは生じない。次に、図３２は、本実施の形態４の配線構造の変形例を示している。この場合は、配線６ａの下地にエッチングストッパ用の絶縁膜７ｃが形成されている。すなわち、絶縁膜７ａ上には薄いエッチングストッパ用の絶縁膜７ｃが形成され、その上に配線６ａが形成され、さらにその配線６ａを覆うように放電用の絶縁膜７ｂが堆積されている。この場合、スルーホールＴＨと配線６ａとの合わせずれが生じると、そのずれた部分の絶縁膜７ｂはエッチングされてしまう場合があるが、下地に絶縁膜７ｃがあるので、下層の絶縁膜７ａをもエッチングしてしまうようなことはない。
【００３３】
（実施の形態５）
本実施の形態５では、素子層に適用した場合について説明する。図３３は、本発明者が検討した問題を説明するための半導体装置の製造工程中の要部断面図である。符号５２ａは絶縁膜を、符号Ｑ５０はＭＩＳを、符号５３はゲート絶縁膜を、符号５４はゲート電極をそれぞれ示している。上記のような配線の帯電および放電現象は、配線間の短絡不良の問題の他に、長い配線５１Ｂに接続されたゲート電極５４直下のゲート絶縁膜５３の破壊を誘発する問題がある。このため、ゲート電極５４に接続される配線を短くするように設計しなければならないが、そのようにすると、繋ぎ用の配線を多く配置せざるを得なくなり、その結果、配線面積の増大に繋がり、チップサイズの増大を招くという問題が生じている。なお、図３３中の矢印は電荷の逃げ道を示している。
【００３４】
このような場合でも、前記実施の形態１〜４で説明した構成を採用することにより、ゲート絶縁膜が破壊してしまう前に配線間で放電を起こさせることができるので、ゲート絶縁膜の破壊を低減または防止できるが、次のような構成としても良い。すなわち、ゲート電極から基板に電荷を逃がせるような構造としても良い。
【００３５】
図３４は、その具体例を示している。ゲート電極５の側面には、サイドウォール１１ａが形成されている。サイドウォール１１ａの側面はゲート電極５に直接接しており、サイドウォール１１ａの底面は基板１Ｓに直接接している。このサイドウォール１１ａは、前記絶縁膜７ｂと同様の絶縁膜で形成されている。このため、本実施の形態５では、配線を通じてゲート電極５に流れてきた電荷を、矢印Ｃで示すように、ゲート電極５の側面からサイドウォール１１ａを通じて基板１Ｓに逃がすことができる。したがって、上記配線の帯電現象に起因するゲート絶縁膜４の破壊を抑制または防止できる。また、その結果、ゲート電極５に接続される配線を長くすることができ、繋ぎ配線を低減できるで、チップサイズの縮小を推進することが可能となる。このサイドウォール１１ａは、ゲート電極５を形成した後、ウエハ上にサイドウォール１１ａを形成するための絶縁膜を堆積し、さらにこれを異方性のドライエッチング法によりエッチバックすることにより形成されている。
【００３６】
図３５は、図３４の変形例を示している。ここでは、ゲート電極５およびサイドウォール１１ａを覆うように、エッチストッパ用の絶縁膜７ｄが基板１Ｓの主面上に堆積されている。絶縁膜７ｄは、例えば窒化シリコン膜からなる。この場合、図３４と同様の効果が得られる他、コンタクトホールＣＨの合わせずれに起因する問題を低減または防止できる。すなわち、コンタクトホールＣＨの位置がずれてもそこからゲート電極５が露出されてしまわないようにできる。このため、半導体装置の歩留りを向上させることができる。
【００３７】
図３６および図３７は、図３４の他の変形例を示している。図３７は図３６にコンタクトホールＣＨおよびプラグ６ｂを形成した場合を示している。ここでは、ゲート電極５の側面のサイドウォール１１ｂが、例えば窒化シリコン膜または酸化シリコン膜からなる。放電用の絶縁膜７ｂは、ゲート電極５およびサイドウォール１１ｂを覆うように基板１Ｓの主面上に堆積されている。この場合は、配線を通じてゲート電極５に流れてきた電荷を、矢印Ｄで示すように、ゲート電極５の上面から絶縁膜７ｂを通じて基板１Ｓに逃がすことができる。サイドウォール１１ｂを窒化シリコン膜で形成することにより、上記したコンタクトホールＣＨの合わせずれに起因する問題も低減または防止できる。この場合はサイドウォール１１ｂを上記のようにエッチバックで形成した後に絶縁膜７ｂを前記のように堆積する。
【００３８】
図３８および図３９は、図３４の他の変形例を示している。図３９は図３８の断面に対して垂直な断面を示している。ここでは、ゲート電極５上に、例えば酸化シリコン膜または窒化シリコン膜からなるキャップ絶縁膜１２ａが形成されている。放電用の絶縁膜７ｂは、サイドウォール１１ｂおよびキャップ絶縁膜１２ａを覆うように基板１Ｓの主面上に堆積されている。この場合は、配線を通じてゲート電極５に流れてきた電荷を、矢印Ｅで示すように、コンタクトホールＣＨ内のプラグ６ｂの絶縁膜７ｂと接する部分から絶縁膜７ｂを通じて基板１Ｓに逃がすことができる。サイドウォール１１ｂおよびキャップ絶縁膜１２ａを窒化シリコン膜で形成するか、または、上記図３５のようにエッチストッパ用の絶縁膜７ｄを設けることにより、上記したコンタクトホールＣＨの合わせずれに起因する問題も低減または防止できる。
【００３９】
図４０は、図３４のさらに他の変形例を示している。ここでは、ゲート電極５の側面および上面を覆うように放電用の絶縁膜７ｂが形成されている。この絶縁膜７ｂはゲート電極５の側面および上面に接しているとともに、基板１Ｓの主面にも接している。そして、ゲート電極５の側面には、絶縁膜７ｂを介してサイドウォール１１ｂが形成されている。この場合は、配線を通じてゲート電極５に流れてきた電荷を、矢印Ｆで示すように、ゲート電極５の側面および上面から絶縁膜７ｂを通じて基板１Ｓに逃がすことができる。サイドウォール１１ｂを窒化シリコン膜で形成するか、または、上記図３５のようにエッチストッパ用の絶縁膜７ｄを設けることにより、上記したコンタクトホールＣＨの合わせずれに起因する問題も低減または防止できる。この構成を形成するには、ゲート電極５を形成した後、ウエハ上に絶縁膜７ｂを堆積し、さらにその上にサイドウォール１１ｂを形成するための絶縁膜を堆積し、さらにサイドウォール１１ｂを形成するための絶縁膜を異方性のドライエッチング法によりエッチバックすることにより形成されている。
【００４０】
なお、本実施の形態５では、ｎＭＩＳＱｎに適用した場合を例示しているが、ｐＭＩＳＱｐに適用しても良い。また、本実施の形態５の構成は、この構成のみでも効果があるが、前記実施の形態１〜４と組み合わせることで、配線間の短絡不良およびゲート絶縁破壊を抑制および防止する上で効果が得られる。
【００４１】
（実施の形態６）
本実施の形態６では、ダマシン配線構造に適用した場合について説明する。図４１は本実施の形態６の半導体装置の要部断面図、図４２は図４１の領域Ｇの拡大断面図をそれぞれ示している。
【００４２】
本実施の形態６の半導体装置における配線構造の配線部６は、最下の配線層Ｍ０の配線６ｃと、中間の配線層Ｍ１〜Ｍ４の各々に設けられた配線６ｄと、最上の配線層Ｍ５に設けられた配線６ａと、配線層間または配線層−基板間に設けられたプラグ６ｂ（６ｂ１〜６ｂ４）とを有している。配線層Ｍ０〜Ｍ４はダマシン配線構造とされ、最上の配線層Ｍ５は前記実施の形態１，２で説明した通常の配線構造とされている。最下の配線層Ｍ０の配線６ｃは、配線溝（配線開口部）１３内に埋め込まれるように形成されており、例えばタングステン等のような主配線材料用の導体膜６ｃ１と、例えば主配線材料用の導体膜の側面および底面に設けられた窒化チタン（ＴｉＮ）等のようなバリア用の導体膜６ｃ２と有している。中間の配線層Ｍ１〜Ｍ４の配線６ｄは、配線溝１３内に埋め込まれるように形成されており、例えば銅（Ｃｕ）等からなる主配線材料用の導体膜６ｄ１と、例えば主配線材料用の導体膜の側面および底面に設けられた窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）の単体膜あるいはそれらの積層膜等からなるバリア用の導体膜６ｄ２と有している。上記プラグ６ｂ１，６ｂ４は、前記実施の形態１〜５で説明したのと同様である。プラグ６ｂ２は、例えば銅等からなる主配線材料用の導体膜と、例えば主配線材料用の導体膜の側面および底面に形成された窒化チタン、タンタルまたは窒化タンタルの単体膜あるいはそれらの積層膜等のようなバリア用の導体膜と有している。プラグ６ｂ３は、その直上の配線６ｄと一体的に形成されている。
【００４３】
また、絶縁部７は、絶縁膜７ａ（７ａ１〜７ａ１２）と、絶縁膜７ｂ（７ｂ１〜７ｂ１０）と、絶縁膜７ｄ，７ｅ，７ｆ１，７ｆ２とを有している。絶縁膜７ａ１〜７ａ１１は、前記実施の形態１で例示した材料の他に、例えばＳｉＯＦ等のような低誘電率な絶縁膜（Ｌｏｗ−Ｋ絶縁膜）の単体膜またはその上に酸化シリコン膜等を堆積した積層構造としても良い。Ｌｏｗ−Ｋ絶縁膜は、酸化シリコン膜の誘電率よりも低い誘電率を有する絶縁膜であり、一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下の誘電率を持つ絶縁膜を低誘電率な絶縁膜と言う。Ｌｏｗ−Ｋ絶縁膜を有する構成としたことにより、絶縁膜７ａを酸化シリコン膜で形成した場合に比べて絶縁膜７ａの誘電率を下げることができる。Ｌｏｗ−Ｋ絶縁膜として、例えばＳｉＬＫ（米The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）等のような有機ポリマー系の材料や、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米Applied Materials，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）等のような有機シリカガラス（ＳｉＯＣ）系材料を用いても良い。これらの場合も上記同様に誘電率を下げる効果を得ることができる。
【００４４】
上記絶縁膜７ｅは、主としてエッチストッパとしての機能を有する膜であり、例えば窒化シリコン（Ｓｉ3Ｎ4等）、炭化シリコン（ＳｉＣ）または炭窒化シリコン（ＳｉＣＮ）等からなる。配線層Ｍ０に絶縁膜７ｅを用い、放電用の絶縁膜７ｂを用いていないのは、この配線層Ｍ０の配線６ｃの主配線材料がタングステン等のような高融点金属からなり、前記放電に起因する隣接配線間の短絡不良の問題が生じないからである。この観点から絶縁膜７ｂ１を絶縁膜７ｅで形成しても良いが、絶縁膜７ｂ１はプラグ６ｂ２を通じて、配線層Ｍ１の銅を主配線材料とする配線６ｄと接続されるので、放電用の絶縁膜７ｂで形成している。上記絶縁膜７ｂ（７ｂ１〜７ｂ１０）は、配線６ｄ，６ａやプラグ６ｂ２〜６ｂ４と接するように設けられている。これにより、本実施の形態６でも前記実施の形態１，２と同様の効果を得ることができる。上記絶縁膜７ａ１２，７ｆ１，７ｆ２は、表面保護膜を形成する膜で、絶縁膜７ａ１２は、例えば酸化シリコン膜等からなり、絶縁膜７ｆ１は、例えば窒化シリコン膜等からなり、絶縁膜７ｆ２は、例えばポリイミド樹脂膜等からなる。この絶縁膜７ａ１２，７ｆ１，７ｆ２の一部には、第５層目の配線６ａの一部が露出されるような開口部１４が形成されている。この開口部１４から露出された配線６ａ部分（ボンディングパッド、以下、パッドという）にはボンディングワイヤＢＷが接合されている。本実施の形態６の場合も、前記実施の形態３のように、銅を主配線材料とする配線層Ｍ１〜Ｍ４において絶縁膜７ｂを選択的に設けても良い。これにより、前記実施の形態３と同様の効果を得ることができる。
【００４５】
次に、本実施の形態６の半導体装置の製造方法の一例を説明する。図４３は、本実施の形態６の半導体装置の製造工程中のウエハ１Ｗの要部断面図を示している。ここでは第１層目の配線層Ｍ１の配線６ｄがシングルダマシン法により既に形成されている場合が示されている。絶縁膜７ｂは、例えば酸窒化シリコン（ＳｉＯＮ）等からなる。絶縁膜７ａ６上には、例えば酸窒化シリコン膜からなる絶縁膜１５ａが堆積されている。この場合も絶縁膜１５ａの堆積処理後に上記ブラシＢＲを用いた洗浄処理装置１０（図１１参照）により洗浄処理を施した時に静電作用により配線層Ｍ１の配線６ｄに電荷が蓄積されたとしても、その電荷を配線６ｄの上面側から絶縁膜７ｂ２，７ｂ１を通じて接地電位に逃がし、配線６ｄでの帯電量が低い段階で放電させることができるので、放電により生じる発熱量を低く抑えることができる。したがって、銅を主配線材料とする配線６ｄ，６ｄ間での短絡不良を抑制または防止することができる。
【００４６】
続いて、絶縁膜１５ａをリソグラフィおよびドライエッチングにより図４４に示すようにパターニングした後、ウエハ１Ｗの主面上に反射防止膜１６ａを堆積し、さらにその上に、スルーホール形成用のレジストパターンＲ２を形成する。その後、レジストパターンＲ２をエッチングマスクとして、反射防止膜１６ａ、絶縁膜７ａ６，７ｂ４，７ａ５をエッチングして、図４５に示すように、平面略円形状のスルーホールＴＨを形成する。この段階のスルーホールＴＨは完全に開口されたものではなく、その底面は絶縁膜７ａ５の途中の厚さ位置で止まっている。その後、レジストパターンＲ２および反射防止膜１６ａを図４６に示すように除去した後、絶縁膜１５ａをマスクとし、かつ、絶縁膜７ｂ４，７ｂ３をエッチストッパとして機能させた状態で、絶縁膜７ａ６，７ａ５を選択的にエッチングすることにより、図４７に示すように、配線溝１３およびスルーホールＴＨを形成する。この段階のスルーホールＴＨも完全に開口されたものではなく、その底面は絶縁膜７ｂ３で止まっている。その後、絶縁膜１５ａ，７ｂ３，７ｂ４を選択的にエッチングすることにより、図４８に示すように、配線溝１３およびスルーホール（配線開口部）ＴＨを完全に形成する。スルーホールＴＨの底面からは配線層Ｍ１の配線６ｄの上面一部が露出されている。次いで、ウエハ１Ｗの主面上に、図４９に示すように、例えば窒化チタン、または窒化タンタルの単体膜あるいはそれらの積層膜等からなるバリア用の導体膜６ｄ２をスパッタリング法によって堆積した後、その上に、例えば銅等からなる導体膜６ｄ１をメッキ法またはＣＶＤ法等で形成する。その後、導体膜６ｄ１，６ｄ２をＣＭＰ法によって研磨することにより、図５０に示すように、第２層目の配線層Ｍ２に埋込構造の配線６ｄを形成する。ＣＭＰ処理後、上記ブラシＢＲを用いた洗浄処理装置１０（図１１参照）により洗浄処理を施す。この時に静電作用により各配線層Ｍ１，Ｍ２の配線６ｄに電荷が蓄積されたとしても、その電荷を絶縁膜７ｂ１〜７ｂ４を通じて接地電位に逃がすことができ、配線６ｄでの帯電量が低い段階で放電させることができるので、放電により生じる発熱量を低く抑えることができる。このため、配線層Ｍ１，Ｍ２の銅を主配線材料とする配線６ｄ，６ｄ間での短絡不良を抑制または防止することができる。その後、銅の拡散の抑制および防止を主目的として、アンモニアまたは水素ガス雰囲気中においてＣＭＰ面に対してプラズマ処理を施した後、絶縁膜７ｂ５を配線層Ｍ２の配線６ｄの上面に接するようにウエハ１Ｗの主面上に堆積する。この後、絶縁膜７ｂ５の洗浄処理を施すが、その場合も上記と同様に上記配線間の放電現象に起因する配線短絡不良の抑制および防止の効果を得ることができる。
【００４７】
（実施の形態７）
本実施の形態７では、ダマシン配線構造に適用した場合の変形例について説明する。図５１は、本実施の形態７の半導体装置の前記図４１の領域Ｇと同一箇所の要部断面図を示している。
【００４８】
本実施の形態７では、配線構造の絶縁部７中に複数層の絶縁膜７ｅ（７ｅ１〜７ｅ１０）を有している。ここでの絶縁膜７ｅは、前記のようにエッチングストッパとしての機能を有する他に、銅の拡散を抑制または防止する機能を有しており、前記同様に、例えば窒化シリコン、炭化シリコンまたは炭窒化シリコン等からなる。まず、絶縁膜７ｅ２，７ｅ４，７ｅ６，７ｅ８，７ｅ１０は、各配線層Ｍ０〜Ｍ４の配線６ｃ，６ｄに接するように設けられている。これにより、各配線層Ｍ１〜Ｍ４の配線６ｄ中の銅の拡散を抑制または防止する能力を向上させることが可能となっている。そして、この絶縁膜７ｅ２，７ｅ４，７ｅ６，７ｅ８，７ｅ１０の各々の上には、それに接するように実施の形態１で示したような放電用の絶縁膜７ｂ１，７ｂ３，７ｂ５，７ｂ７，７ｂ９が設けられ、例えばシリコンリッチ酸化シリコン膜または酸窒化シリコン（ＳｉＯＮ）膜で形成されている。この絶縁膜７ｂ１，７ｂ３，７ｂ５，７ｂ７，７ｂ９は、プラグ６ｂ２，６ｂ３の側面と接している。一方、上記絶縁膜７ｅ３，７ｅ５，７ｅ７，７ｅ９は、絶縁膜７ａ３，７ａ５，７ａ７，７ａ９上に設けられている。そして、この絶縁膜７ｅ３，７ｅ５，７ｅ７，７ｅ９上には、それに接するように実施の形態１で示したような放電用の絶縁膜７ｂ２，７ｂ４，７ｂ６，７ｂ８が設けられ、例えばシリコンリッチ酸化シリコン膜または酸窒化シリコン（ＳｉＯＮ）膜で形成されている。この絶縁膜７ｂ２，７ｂ４，７ｂ６，７ｂ８は、各配線層Ｍ１〜Ｍ４の配線６ｄの側面と接している。本実施の形態７においても絶縁膜７ｂを設けることにより、前記実施の形態１，２と同様の効果を得ることができる。また、本実施の形態７でも、前記実施の形態３と同様に、銅を主配線材料とする配線層Ｍ１〜Ｍ４において絶縁膜７ｂを選択的に設けることにより、前記実施の形態３と同様の効果を得ることができる。なお、素子層および配線層Ｍ５は、前記実施の形態６と同じなので説明を省略する。
【００４９】
次に、本実施の形態７の半導体装置の製造方法の一例を説明する。図５２は、前記実施の形態６の図４３〜図４６で説明したのと同様の工程を経た後のウエハ１Ｗの要部断面図を示している。絶縁膜１５ｂは、例えば絶縁膜７ｅ（７ｅ２〜７ｅ５）と同一の材料が選択されており、例えば窒化シリコン、炭化シリコンまたは炭窒化シリコン等からなる。この段階のスルーホールＴＨは、絶縁膜７ｂ４，７ｅ５を貫通しているが、完全に開口されたものではなく、スルーホールＴＨの底面は絶縁膜７ａ５の途中の厚さ位置で止まっている。続いて、絶縁膜１５ｂをマスクとし、かつ、絶縁膜７ｅ４，７ｅ５をエッチストッパとして機能させた状態で、絶縁膜７ａ６，７ａ５を選択的にエッチングすることにより、図５３に示すように、配線溝１３およびスルーホールＴＨを形成する。この段階のスルーホールＴＨも完全に開口されたものではなく、その底面は絶縁膜７ｅ４で止まっている。その後、絶縁膜１５ｂ，７ｅ５，７ｅ４を選択的にエッチングすることにより、図５４に示すように、配線溝（配線開口部）１３およびスルーホール（配線開口部）ＴＨを完全に形成する。スルーホールＴＨの底面からは配線層Ｍ１の配線６ｄの上面一部が露出されている。次いで、前記実施の形態６と同様にして図５５に示すように配線層Ｍ２に埋込構造の配線６ｄを形成する。その後、銅の拡散の抑制および防止を主目的として、アンモニアまたは水素ガス雰囲気中においてＣＭＰ面に対してプラズマ処理を施した後、絶縁膜７ｅ６を配線層Ｍ２の配線６ｄの上面に接するようにウエハ１Ｗの主面上にＣＶＤ法で堆積した後、その上に絶縁膜７ｂ５をＣＶＤ法により堆積する。
【００５０】
本実施の形態７の場合も製造工程中の各種の処理（例えば洗浄処理、プラズマ処理等）により配線６ｄ等に電荷が蓄積されたとしても、その電荷を配線６ｄの側面またはこれに接続されたプラグ６ｂの側面から絶縁膜７ｂを通じて接地電位に逃がすことができ、配線６ｄでの帯電量が低い段階で放電させることができるので、放電により生じる発熱量を低く抑えることができる。したがって、配線層Ｍ１，Ｍ２の銅を主配線材料とする配線６ｄ，６ｄ間での短絡不良を抑制または防止することができる。
【００５１】
（実施の形態８）
本実施の形態８では、静電破壊対策に適用した場合の一例について説明する。図５６は本実施の形態８の半導体装置の半導体チップ１Ｃの全体平面図、図５７は図５６の領域Ｊの拡大平面図、図５８は図５７のＸ２−Ｘ２線の断面図、図５９は図５７のＹ１−Ｙ１線の断面図をそれぞれ示している。
【００５２】
平面四角形状の半導体チップ１Ｃの中央には、平面四角形状の内部回路領域ＣＡ１が配置されている（図５６の中央および図５７の左上部のハッチングを付していない領域）。内部回路領域ＣＡ１には、例えばＤＳＰ（Digital Signal Processor）等のような複数のプロセッサが配置されており、その各々のプロセッサが同時に種々の処理を分担しながら並列処理することが可能な構成となっている。このような多数の命令やデータを同時に並列処理をすることで処理性能を上げることにより、映像処理等のような所望の処理をリアルタイムに高速処理することが可能となっている。この内部回路領域ＣＡ１の外周から半導体チップ１Ｃの外周までの間（図５６および図５７のハッチングを付した領域）には周辺回路領域ＣＡ２が配置されている。
【００５３】
周辺回路領域ＣＡ２には、複数の入出力回路セルと、複数のパッド（外部端子）ＰＤと、さらにその外周のガードリングＧＲとが配置されている。各入出力回路セルには、例えば入力回路、出力回路または入出力双方向回路の他、静電破壊防止用の保護回路等のような種々のインターフェイス回路が形成されている。上記パッドＰＤは、半導体チップ１Ｃの外周に沿って所定の間隔毎に並んで配置されている。パッドＰＤには、信号用のパッドと電源用のパッドとがある。信号用のパッドＰＤは、上記した入出力回路セル毎に配置されている。また、信号用のパッドＰＤは、プラグ６ｂおよび各配線層Ｍ１〜Ｍ４の配線６ａを通じて静電破壊防止用の保護回路を形成するＭＩＳＱESDのソースおよびドレイン用の半導体領域２０と電気的に接続されている。上記ガードリングＧＲ（ＧＲ１〜ＧＲ５）は、外部から不純物や水分が侵入するのを抑制または阻止したり、外周からの絶縁膜のクラックをここで終端させたりする他、本実施の形態８では配線６ａに蓄積した電荷を基板１Ｓに逃がす経路としての機能等を有している。ガードリングＧＲは、配線６ａと同一構成とされており、平面的には半導体チップ１Ｃの外周に沿うように平面枠状に形成され、断面的には全配線層Ｍ１〜Ｍ５に形成され、スルーホールＴＨ内の導体膜２１を通じて互いに接続されているとともに、コンタクトホールＣＨ内の導体膜２２を通じて基板１Ｓとも接続されている。周辺回路領域ＣＡ２の最上の配線層Ｍ５の配線６ａｖ１〜６ａｖ４，６ａｇ１〜６ａｇ４（６ａ，６）は周回電源配線を示している。配線６ａｖ１〜６ａｖ３は、例えば３．３Ｖ程度の高電位の電源電圧用の配線を示し、配線６ａｖ４は、例えば１．２Ｖ程度の高電位の電源電圧用の配線を示している。配線６ａｇ１〜６ａｇ４は、例えば０（零）Ｖの基準電位の電源電圧用の配線を示している。この配線６ａｖ１〜６ａｖ４，６ａｇ１〜６ａｇ４（６ａ，６）は半導体チップ１Ｃの外周に沿って内部回路領域ＣＡ１を取り囲むように枠状に配置されている。
【００５４】
本実施の形態８では、図５６および図５７のハッチングで示すように周辺回路領域ＣＡ２のみを覆うように前記放電用の絶縁膜７ｂがリソグラフィおよびドライエッチングによりパターニングされている。絶縁膜７ｂは、最上の配線層Ｍ５のみに設けられ、最上の配線層Ｍ５の周辺回路領域ＣＡ２の複数の配線６ａ、複数のパッドＰＤおよびガードリングＧＲ５に接した状態でこれらを覆うように堆積されている。このように絶縁膜７ｂを設けることにより、半導体チップ１Ｃの外部から所定のパッドＰＤに流れてきた電荷（静電気）を、絶縁膜７ｂを通じて他のパッドＰＤ、ガードリングＧＲ５および配線６ａに分散させ、基板１Ｓに逃がすことができる。これにより、基板１Ｓに形成された素子の静電破壊を抑制または防止できる。また、入出力回路セルに配置された静電破壊防止用の保護回路の数の低減や占有面積の縮小が可能となる。あるいは保護回路自体を無くすことも可能となる。現状は、充分な保護効果を得るために各入出力回路セル毎に静電破壊防止用の保護回路を多段にしたり各々の面積を増大したりしているのでチップサイズの増大を招いているが、本実施の形態８によれば保護回路面積を縮小または無くすことができるのでチップサイズを縮小することができる。したがって、本実施の形態８の半導体装置を用いることにより、益々、電子機器の小型化、携帯化を推進することが可能となる。ここで最上の配線層Ｍ５のみに絶縁膜７ｂを設けているのは、最上の配線層Ｍ５は半導体チップ１Ｃの外部から電荷が流れるのに最も近く、電荷を排除する上で最も効果的だからである。ただし、絶縁膜７ｂの形成位置はこれに限定されるものではなく種々変更可能であり、例えば全ての配線層Ｍ１〜Ｍ５に絶縁膜７ｂを設けても良いし、選択された２以上の層に絶縁膜７ｂを設けても良い。また、絶縁膜７ｂを周辺回路領域ＣＡ２のみに設けているのは、内部回路領域ＣＡ１の素子が静電気の影響を受けないようにするためである。また、絶縁膜７ｂをパッドＰＤのみ、または、パッドＰＤおよびガードリングＧＲのみに接した状態で覆うようにパターニングしても良い。
【００５５】
図６０は、本実施の形態８の半導体装置の周辺回路領域の回路構成の一例を示している。パッドＰＤは、静電破壊防止用の保護回路ＥＳＤおよび入力回路用のインバータ回路ＩＮＶと電気的に接続されている。保護回路ＥＳＤは内部回路を静電気等に起因する過電圧から保護するための回路であり、ここでは保護回路ＥＳＤとしてダイオードＤESDとＭＩＳＱESDとが例示されている。ＭＩＳＱESDはダイオード接続されダイオードと同じように機能するようになっている。インバータ回路ＩＮＶは、ｐＭＩＳＱｐｉとｎＭＩＳＱｎｉとを有しており、その出力は内部回路と電気的に接続されている。本実施の形態８では、上記のように絶縁膜７ｂを設けたことにより、隣接するパッドＰＤ間に静電気等により高電圧（半導体装置の動作電圧よりも高い電圧）が印加されると隣接するパッドＰＤ間が絶縁膜７ｂで電気的に接続されるようになっている。
【００５６】
図６１は上記入出力回路セルＩ／Ｏのデバイスレイアウトの一例を示し、図６２は図６１に周回電源配線を付加した平面図をそれぞれ示している。図６１および図６２の符号ＮＷＬはｎウエル、符号ＰＷＬはｐウエルを示している。ｎウエルＮＷＬおよびｐウエルＰＷＬは周回電源配線に沿って枠状に配置されている。入出力回路セルＩ／Ｏは、入出力バッファ等のように、内部回路と外部とのインターフェイスに必要な一連の回路をまとめて有するものである。外部からの信号（例えば３．３Ｖ）と内部信号（例えば１．２Ｖ）とのインターフェイスは、入出力回路セルＩ／Ｏを介して行われる。このため、入出力回路セルＩ／ＯはパッドＰＤの近傍に配置する必要がある。また、入出力回路セルＩ／Ｏには少なくとも２種類の電源電圧を供給する必要がある。パッドＰＤに最も近い保護回路領域ＥＳＤＡには、上記保護回路ＥＳＤが配置されている。その後段の出力バッファ回路領域ＯＢＡには出力回路が配置され、入力バッファ回路領域ＩＢＡには上記インバータ回路ＩＮＶ等のような入力回路が配置されており、それぞれ、例えば３．３Ｖ程度の電源電圧で動作する。さらにその後段のレベルシフタ回路領域ＬＳＡは、入出力信号の電圧レベルを変換する回路が配置された領域であり、例えば１．２Ｖ程度の電源電圧で動作する。各周辺回路領域の回路を構成するｐＭＩＳはｎウエルＮＷＬに配置され、ｎＭＩＳはｐウエルＰＷＬに配置されている。周辺回路領域ＣＡ２の各回路への電源電圧は、上記配線６ａｖ１〜６ａｖ４，６ａｇ１〜６ａｇ４から供給される。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
例えば前記実施の形態２の構造の絶縁膜７ｂの形成方法として次のようにしても良い。例えばシラン系のガスを含む雰囲気中でプラズマを形成し、そのプラズマ雰囲気に絶縁膜７ａの表面を曝すことにより、絶縁膜７ａの表層にシリコンリッチな絶縁膜を形成しても良い。また、窒素を含む雰囲気中でプラズマを形成し、そのプラズマ雰囲気に絶縁膜７ａの表面を曝すことにより、絶縁膜の表層に酸窒化シリコン膜を形成しても良い。
【００５９】
また、前記実施の形態１〜８ではパッドにボンディングワイヤが接続される接続構造の場合について説明したが、これに限定されるものではなく、パッドにバンプ電極が接合される接続構造の半導体装置にも適用できる。
【００６０】
また、前記実施の形態８では周辺回路領域のみに絶縁膜７ｂを設けた場合について説明したが、例えば内部回路領域にも製造工程中に配線に帯電した電荷を放電させるために絶縁膜７ｂを設けても良い。この場合、周辺回路領域の絶縁膜７ｂと内部回路領域の絶縁膜７ｂとを同一層であっても分離する。これにより、半導体装置の製造工程中に配線に帯電した電荷を逃がすことができる上、半導体チップ外部の静電気で生じた電荷の分散が可能になる。周辺回路領域と内部回路領域とでは絶縁膜７ｂが分離されているので、半導体チップ外部の静電気で生じた電荷が絶縁膜７ｂを通じて内部回路に伝わるのを阻止できる。
【００６１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＭＩＳを有する半導体装置または論理回路を有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electrically Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置や上記メモリ回路と論理回路とを同一基板に設けている混載型の半導体装置にも適用できる。また、例えばバイポーラトランジスタを有する半導体装置にも本発明を適用できる。
【００６２】
本願によって開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６３】
すなわち、前記半導体基板に電気的に接続された配線とフローティング状態の配線との間に導電性の高い絶縁膜を形成することで、半導体装置の製造中にフローティング状態の配線に帯電した電荷が電気的に接続された配線へ放電されることにより、配線間の短絡不良の発生を抑制または防止することが可能となる。
【００６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６５】
すなわち、半導体装置の配線構造を構成する絶縁膜に、配線に帯電した電荷を逃がすための機能を付加したことにより、配線に帯電した電荷の放電に起因する配線間の短絡不良の発生を抑制または防止することが可能となる。
【図面の簡単な説明】
【図１】本発明者が初めて見出した問題を説明するための半導体装置の製造工程中の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の一例の要部断面図である。
【図３】図２の領域Ａの拡大断面図である。
【図４】通常の酸化シリコン膜の電流Ｉ−電圧Ｖ特性のグラフ図である。
【図５】シリコンリッチな酸化シリコン膜の電流Ｉ−電圧Ｖ特性のグラフ図である。
【図６】シリコンリッチな酸化シリコン膜の電流Ｉ−電圧Ｖ特性のグラフ図である。
【図７】シリコンリッチな酸化シリコン膜の電流Ｉ−電圧Ｖ特性のグラフ図である。
【図８】厚さ３０ｎｍ程度の酸化シリコン膜の屈折率と電流との関係を比較して示すグラフ図である。
【図９】屈折率１．５５のシリコンリッチな酸化シリコン膜の膜厚と電流との関係を示すグラフ図である。
【図１０】酸窒化シリコン膜の電流Ｉ−電圧Ｖ特性のグラフ図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程で用いる洗浄処理装置の一例の説明図である。
【図１２】図２および図３の半導体装置の製造工程中のウエハの要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中のウエハの要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中のウエハの要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中のウエハの要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中のウエハの要部断面図である。
【図１７】図２および図３の半導体装置の絶縁膜の成膜シーケンスを示す説明図である。
【図１８】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１９】図１８の半導体装置の製造工程中のウエハの要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中のウエハの要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中のウエハの要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中のウエハの要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中のウエハの要部断面図である。
【図２４】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２５】図２４のＸ１−Ｘ１線の断面図である。
【図２６】本発明者が検討した不具合の説明図である。
【図２７】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２８】本発明者が検討した問題を説明するための半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中のウエハの要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中のウエハの要部断面図である。
【図３１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３２】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【図３３】本発明者が検討した問題を説明するための半導体装置の製造工程中の要部断面図である。
【図３４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３５】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【図３６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３７】図３６の半導体装置にコンタクトホールおよびプラグを設けた状態を示した要部断面図である。
【図３８】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【図３９】図３８の断面に垂直な面の要部断面図である。
【図４０】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４１】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【図４２】図４０の領域Ｇの拡大断面図である。
【図４３】図４１の半導体装置の製造工程中のウエハの要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中のウエハの要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中のウエハの要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中のウエハの要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中のウエハの要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中のウエハの要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中のウエハの要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中のウエハの要部断面図である。
【図５１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５２】図５１の半導体装置の製造工程中のウエハの要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中のウエハの要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中のウエハの要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中のウエハの要部断面図である。
【図５６】本発明の他の実施の形態である半導体装置の半導体チップの平面図である。
【図５７】図５６の領域Ｊの拡大平面図である。
【図５８】図５７のＸ２−Ｘ２線の断面図である。
【図５９】図５７のＹ１−Ｙ１線の断面図である。
【図６０】本発明の他の実施の形態である半導体装置の入出力回路の一例の回路図である。
【図６１】本発明の他の実施の形態である半導体装置の入出力回路セルのデバイスレイアウトを示す要部平面図である。
【図６２】図６１に周回電源配置をレイアウトして示した要部平面図である。
【符号の説明】
１Ｗ  ウエハ
１Ｓ  半導体基板
２  分離部
３Ｎ，３Ｐ  半導体領域
４  ゲート絶縁膜
５  ゲート電極
６  配線部
６ａ  配線
６ａ１〜６ａ３  導体膜
６ｂ，６ｂ１〜６ｂ３  プラグ
６ｃ  配線
６ｃ１，６ｃ２  導体膜
６ｄ  配線
６ｄ１，６ｄ２  導体膜
７  絶縁部
７ａ，７ａ１〜７ａ１２  絶縁膜（第２絶縁膜）
７ｂ，７ｂ１〜７ｂ１０  絶縁膜（第１絶縁膜）
７ｃ  絶縁膜
７ｄ  絶縁膜
７ｅ，７ｅ１〜７ｅ１０  絶縁膜（第３絶縁膜）
７ｆ１，７ｆ２  絶縁膜
１０  洗浄処理装置
１０ａ  ステージ
１０ｂ  ノズル
１０ｃ  ブラシ保持部
１１ａ  サイドウォール
１１ｂ  サイドウォール
１２ａ  キャップ絶縁膜
１３  配線溝
１４  開口部
１５ａ，１５ｂ  絶縁膜
１６ａ  反射防止膜
２０  半導体領域
２１，２２  導体膜
５０Ｗ  ウエハ
５０Ｓ  半導体基板
５１，５１Ａ，５１Ｂ  配線
５２，５２ａ，５２ｂ  絶縁膜
ＢＲ  ブラシ
Ｐ  異物
ＰＷＬ  ｐウエル
ＮＷＬ  ｎウエル
Ｑｐ，Ｑｐｉ  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ，Ｑｎｉ  ｎチャネル型のＭＩＳ・ＦＥＴ
ＴＨ  スルーホール
ＣＨ  コンタクトホール
ＱESD  ＭＩＳ
Ｒ１，Ｒ２  フォトレジストパターン
ＢＷ  ボンディングワイヤ
ＣＡ１  内部回路領域
ＣＡ２  周辺回路領域
ＰＤ  ボンディングパッド
ＥＳＤ  保護回路
ＩＮＶ  インバータ回路
Ｉ／Ｏ  入出力回路セル
ＥＳＤＡ  保護回路領域
ＯＢＡ  出力バッファ回路領域
ＩＢＡ  入力バッファ回路領域
ＬＳＡ  レベルシフタ回路領域
【図１】
2004193491.tif 000003
【図２】
2004193491.tif 000004
【図３】
2004193491.tif 000005
【図４】
2004193491.tif 000006
【図５】
2004193491.tif 000007
【図６】
2004193491.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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