(57)【要約】【課題】簡便なプロセスで製造できる構造で、かつ高耐圧の炭化珪素半導体装置を提供する。【解決手段】ｎ＋型の炭化珪素基板１１の第１主面側にｎ−型の炭化珪素エピタキシャル層１２が形成されてなる炭化珪素基体１３と、炭化珪素基体１３の第１主面側に形成されたｎ−型のポリシリコンからなるソース領域１４と、ソース領域１４に接するようにｐ＋型のポリシリコンからなるゲート領域１５と、ソース領域１４に接するように形成されたソース電極１６と、ゲート領域１５に接するように形成されたゲート電極１７と、炭化珪素基体１３の第２主面側に形成されたドレイン電極１８とを備え、高耐圧な炭化珪素半導体装置を実現した。【選択図】      図１
2004193494.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型で且つ高不純物濃度の炭化珪素基板の第１主面側に第１導電型の炭化珪素エピタキシャル層が形成されてなる炭化珪素基体と、
前記炭化珪素基体の第１主面側に形成された、炭化珪素とバンドギャップの異なる半導体からなるソース領域と、
前記ソース領域に接するように、第２導電型の半導体でなるゲート領域と、
前記ソース領域に接するように形成されたソース電極と、
前記ゲート領域に接するように形成されたゲート電極と、
前記炭化珪素基体の第２主面側に形成されたドレイン電極と、
を備えることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ソース領域の直下近傍において前記炭化珪素エピタキシャル層の第１主面側の所定の位置に電界緩和領域を有し、前記電界緩和領域の電位が前記ソース領域と同等の電位に設定されていることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記ソース電極と接する前記ソース領域の不純物濃度は、この部分以外の前記ソース領域部分における不純物濃度よりも高く設定され、前記ソース電極が前記ソース領域にオーム性接触していることを特徴とする請求項１又は請求項２に記載された炭化珪素半導体装置。
【請求項４】
前記ゲート領域の不純物濃度は、前記炭化珪素エピタキシャル層と接している前記ソース領域の不純物濃度より高く設定されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載された炭化珪素半導体装置。
【請求項５】
前記ソース領域は、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかでなることを特徴とする請求項１乃至請求項４のいずれか一項に記載された炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）は、バンドギャップが広く、最大絶縁破壊電界がシリコンと比較して一桁も大きい半導体材料である。なお、炭化珪素の自然酸化物はＳｉＯ２であり、シリコン表面へ熱酸化膜を作る方法と同様の方法を用いて、容易に炭化珪素の表面上に熱酸化膜を形成できる。このような観点から、炭化珪素は、電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待される。従来の炭化珪素プレーナ型ＭＯＳＦＥＴとしては図４の概略断面図に示されるものが知られている（例えば、特許文献１参照。）。
【０００３】
図４に示すように、この炭化珪素プレーナ型ＭＯＳＦＥＴ１００においては、高濃度ｎ＋型の炭化珪素基板１０１上にｎ−型の炭化珪素エピタキシャル層１０２が形成されている。そして、エピタキシャル層１０２の表層部における所定領域には、ｐ型のベース領域１０３ａ、１０３ｂおよびｎ＋型のソース領域１０４ａ、１０４ｂが形成されている。なお、ｐ型のベース領域１０３ａ、１０３ｂの表層部は、デバイス動作時にチャネル領域１０５ａ、１０５ｂとして機能する。また、ｎ−型の炭化珪素エピタキシャル層１０２の上には、ゲート絶縁膜１０６を介してポリシリコンゲート１０７が配置されている。このポリシリコンゲート１０７は、絶縁膜１０９で覆われている。そして、ｎ＋型のソース領域１０４ａ、１０４ｂには、ソース電極１１０ａ、１１０ｂが接するように形成されている。また、ポリシリコンゲート１０７には、ゲート電極１０８が接するように形成されている。さらに、ｎ＋型の炭化珪素基板１０１の裏面には、ドレイン電極１１１が形成されている。なお、ｐ型のベース領域１０３ａ、１０３ｂは、図示されないところでソース電極１１０ａ、１１０ｂと同電位となるように接続されている。
【０００４】
次に、このような構成のプレーナ型ＭＯＳＦＥＴ１００の動作を説明する。まず、ソース電極１１０ａ、１１０ｂが接地し、ドレイン電極１１１に正の電圧が印加された状態で、ゲート電極１０８に正の電圧が印加されると、ポリシリコンゲート１０７に対向したｐ型のベース領域１０３ａ、１０３ｂの表層部のチャネル領域１０５ａ、１０５ｂに反転型チャネルが形成され、ソース電極１１０ａ、１１０ｂからドレイン電極１１１へと電子を流すことが可能となる。また、この状態で、ゲート電極１０８に印加している電圧をゼロにすると、ソース電極１１０ａ、１１０ｂとドレイン電極１１１は電気的に絶縁され、遮断状態となる。このように、ゲート電極１０８への正の電圧の印加の有無に応じて、ソース電極１１０ａ、１１０ｂとドレイン電極１１１との間が電気的に導通状態と遮断状態とに切り替わるようになっている。
【０００５】
【特許文献１】
特開平１０−２３３５０３号公報  （第１頁、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、図４に示したような炭化珪素プレーナ型ＭＯＳＦＥＴ１００では、炭化珪素エピタキシャル層１０２の所定の位置に、炭化珪素エピタキシャル層１０２と異なる導電型、あるいは異なる不純物濃度の領域を持つ構造であるため、製造時に炭化珪素エピタキシャル層１０２への局所的不純物ドーピングが必要になる。このような局所的不純物ドーピングには、主にイオン注入法が用いられる。イオン注入法で不純物ドーピングを行った場合、炭化珪素エピタキシャル層１０２内の結晶にダメージが生じる。特に、結晶構造の回復が困難な炭化珪素では、炭化珪素基板を高温に加熱しながら注入を行う高温イオン注入が必要になる。また、ドーピングした不純物の活性化には１５００℃前後の高温での熱処理（活性化アニール）を要する。この高温の熱処理では、炭化珪素エピタキシャル層１０２の表面が劣化するとう問題点があり、素子特性に悪影響が及ぶ。具体的には、チャネル移動度の低下やゲート絶縁膜１０６の信頼性の低下を招く。このような高温熱プロセスは炭化珪素特有のものであり、前述の弊害に加えて、プロセスが複雑になるという問題があった。ここでは、従来例としてＭＯＳＦＥＴを用いて説明しているが、接合型ＦＥＴやバイポーラトランジスタなどの素子も、炭化珪素エピタキシャル層１０２の所定の位置に局所的に炭化珪素エピタキシャル層１０２と異なる導電型、あるいは異なる不純物濃度の領域を持つ構造であるため、上記の問題は避けられない。
【０００７】
また、ゲート絶縁膜１０６は主に熱酸化によりＳｉＯ２で形成されているが、ドレイン電極１１１に高電圧が印加されて、炭化珪素エピタキシャル層１０２に高電界が広がると、ゲート絶縁膜１０６は炭化珪素エピタキシャル層１０２に接しているため、炭化珪素エピタキシャル層１０２が臨界電界に達する前に、ゲート絶縁膜１０６が絶縁破壊電界に達する場合があった。このことから、ゲート絶縁膜１０６の絶縁破壊電圧で素子の耐圧が制限されてしまい、素子耐圧を向上するにも限界があった。
【０００８】
本発明は、上記のような従来技術の問題を解決するためになされたものであり、簡便なプロセスで製造できる構造で、かつ高耐圧の炭化珪素半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の特徴は、第１導電型で且つ高不純物濃度の炭化珪素基板の第１主面側に第１導電型の炭化珪素エピタキシャル層が形成されてなる炭化珪素基体と、前記炭化珪素基体の第１主面側に形成された、炭化珪素とバンドギャップの異なる半導体からなるソース領域と、前記ソース領域に接するように、第２導電型の半導体でなるゲート領域と、前記ソース領域に接するように形成されたソース電極と、前記ゲート領域に接するように形成されたゲート電極と、前記炭化珪素基体の第２主面側に形成されたドレイン電極と、を備えることを要旨とする。
【００１０】
【発明の効果】
本発明によれば、炭化珪素エピタキシャル層中に局所的なドーピング領域を持たない構造であるため、高温イオン注入や、それに伴う高温熱処理などの炭化珪素特有のプロセスが不要であり、炭化珪素エピタキシャル層の表面が劣化することがなく、簡便に良好なスイッチング素子を実現できる。
【００１１】
また、本発明に係る炭化珪素半導体装置おいて、ソース電極を接地し、ドレイン電極に高電圧を印加し、ゲート電極をソース電極と同電位にして、遮断状態とした場合、ソース領域と炭化珪素エピタキシャル層との界面（以下、ヘテロ接合界面と記す。）のソース領域側に蓄積した電子が電界をシールドするため、ソース領域には電界が及ばない。したがって、本発明によれば、炭化珪素半導体装置の耐圧を高くすることができる。
【００１２】
【発明の実施の形態】
以下、本発明に係る炭化珪素半導体装置の詳細を図面に示す実施の形態に基づいて説明する。但し、図面は模式的なものであり、各層の厚みや厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００１３】
（第１の実施の形態）
本発明に係る炭化珪素半導体装置の第１の実施の形態を図１に基づいて説明する。図１は、第１の実施の形態に係る炭化珪素半導体装置の断面図である。
【００１４】
本実施の形態の炭化珪素半導体装置１０Ａは、高不純物濃度の第１導電型としてのｎ＋型の炭化珪素基板１１の第１主面側にｎ−型の炭化珪素エピタキシャル層１２が形成されてなる炭化珪素基体１３と、この炭化珪素基体１３上面側（第１主面側）に形成された、ｎ−型のポリシリコンからなるソース領域１４と、このソース領域１４に接するように、第２導電型としてのｐ＋型のポリシリコンからなるゲート領域１５と、ソース領域１４に接するように形成されたソース電極１６と、ゲート領域１５に接するように形成されたゲート電極１７と、炭化珪素基体１３の下面側（第２主面側）に形成されたドレイン電極１８とで大略構成されている。
【００１５】
ゲート領域１５と炭化珪素エピタキシャル層１２とは、ｎ−型のソース領域１４と層間絶縁膜１９Ａにて電気的に絶縁されている。また、ソース電極１６と接するソース領域１４は、オーミック接触を得るべくｎ＋型のソースコンタクト領域１４Ａとなっている。このソースコンタクト領域１４Ａは、炭化珪素エピタキシャル層１２とは直接、接しないように層間絶縁膜１９Ｂ上に形成されている。さらに、ソース電極１６およびゲート電極１７は、絶縁膜２０に形成されたコンタクトホール２０Ａ、２０Ｂを介して、ソースコンタクト領域１４Ａやゲート領域１５に接続されている。
【００１６】
なお、本実施の形態においては、ゲート領域１５と炭化珪素エピタキシャル層１２とが電気的に絶縁されている構造になっているが、ゲート領域１５と炭化珪素エピタキシャル層１２が接する構造としても構わない。
【００１７】
次に、本実施の形態に係る炭化珪素半導体装置１０Ａの具体的な動作について説明する。
【００１８】
まず、ソース電極１６、ドレイン電極１８およびゲート電極１７のいずれにも電圧を印加しない状態、すなわち熱平衡状態における、ヘテロ接合界面（炭化珪素エピタキシャル層とポリシリコンとの接合界面）におけるバンド構造は図２（ａ）のようになっている。
【００１９】
次に、ソース電極１６を接地し、ドレイン電極１８に高電圧を印加し、ゲート電極１７をソース電位と同電位、すなわち接地にした場合、ヘテロ接合界面におけるバンド構造は図２（ｂ）のように変化する。この場合、ヘテロ接合界面に生じた障壁５１により電子５０は遮られ、遮断状態を保持する。また、ヘテロ接合界面のソース領域１４側に蓄積された電子５０によって電界がシールドされるため、ソース領域１４側には電界が及ばず、炭化珪素エピタキシャル層１２のみに高電圧が掛かることになる。そのため、ソース領域１４の厚さが数十ｎｍと薄い場合でも、遮断状態においてソース領域４は絶縁破壊を生じることなく、高い耐圧を保持することができる。なお、この耐圧は炭化珪素エピタキシャル層１２とソース領域１４、すなわちポリシリコンの不純物濃度とを制御することで所望の耐圧を得ることができる。
【００２０】
次に、遮断状態から導通状態に転じるべく、ゲート電極１７にソース電位より高い電圧を印加して、ゲート電極１７からソース領域１４へ、然るべき定電流を流した場合、図２（ｃ）に示すようにゲート領域１５から注入された正孔５２が、ヘテロ接合界面のソース領域１４側に蓄積された電子５０と再結合し、消滅する。そのため、ヘテロ接合界面のソース領域１４側に蓄積した電子５０によってシールドされていた電界がソース領域１４にも及ぶようになり、ソース領域１４からドレイン電極１８側へと電子５０が流れて導通状態となる。
【００２１】
その後、ゲート電極１７をソース電位と同電位にし、ゲート領域１５からソース領域１４へと流していた定電流をゼロにすると、ゲート領域１５からソース領域１４への正孔５２の注入がなくなるため、再び電子５０がヘテロ接合界面のソース領域１４側に蓄積される。蓄積した電子５０はソース領域１４に掛かっていた電界をシールドするため、ソース領域１４には電界が及ばなくなり、遮断状態になる。
【００２２】
上記の説明にもあるように、本実施の形態に係る炭化珪素半導体装置１０Ａのスイッチング動作において、ゲート領域１５からの正孔５２注入は、ヘテロ接合界面のソース領域１４側に蓄積した電子５０による電界シールド効果を低減させることが目的である。したがって、オン状態でヘテロ接合界面における電荷のやり取りは電子のみであり、本実施の形態に係る炭化珪素半導体装置１０Ａは多数キャリアデバイスとして取り扱うことができる。
【００２３】
また、本実施の形態に係る炭化珪素半導体装置１０Ａでは、図１に示すように、ソース電極１６と接するソースコンタクト領域１４Ａの導電型はｎ＋型になっており、ソース電極１６とソースコンタクト領域１４Ａとの接触はオーミック接触になっており、接触抵抗が低くなっている。このため、本実施の形態の炭化珪素半導体装置１０Ａでは、オン抵抗をより下げることができる。
【００２４】
さらに、本実施例の形態の炭化珪素半導体装置１０Ａでは、図１に示すように、ゲート領域１５の導電型はｐ＋型になっているため、ゲート領域１５からの正孔５２の注入効率が良くなり、ヘテロ接合界面のソース領域１４側に蓄積した電子５０と効率良く再結合し、より導通状態になり易くなる。すなわち、より低いゲート駆動電力で導通状態にすることができる。
【００２５】
また、本実施の形態における炭化珪素半導体装置１０Ａの構造は、図１に示すように、炭化珪素エピタキシャル層１２中に局所的なドーピング領域を持たない構造であるため、高温イオン注入や、それに伴う高温熱処理などの炭化珪素特有のプロセスが不要であり、炭化珪素エピタキシャル層１２の表面を劣化させることなく、簡便なプロセスで高耐圧なスイッチング素子を実現できる。
【００２６】
さらに、本実施の形態の炭化珪素半導体装置１０Ａでは、炭化珪素とバンドギャップの異なる半導体としてポリシリコンを用いているため、半導体層の伝導度制御やエッチングを容易に行うことができ、プロセスをより簡便にすることができる。
【００２７】
（第２の実施の形態）
次に、本発明に係る炭化珪素半導体装置の第２の実施の形態を図３に基づいて説明する。なお、図３は、第２の実施の形態に係る炭化珪素半導体装置１０Ｂの断面図を示している。なお、本実施の形態の炭化珪素半導体装置１０Ｂにおいて、上記した第１の実施の形態に係る炭化珪素半導体装置１０Ａと同一部分には同一の符号を付してその説明を省略する。
【００２８】
本実施の形態に係る炭化珪素半導体装置１０Ｂは、炭化珪素エピタキシャル層１２の第１主面側より所定深さの電界緩和層２１が形成されている。この電界緩和層２１は、炭化珪素エピタキシャル層１２の第１主面側における、ゲート領域１５および層間絶縁膜１９Ａの下方と、ソースコンタクト領域１４Ａおよび層間絶縁膜１９Ｂの下方に形成されている。この電界緩和層２１は、導電型がｐ型となるように炭化珪素エピタキシャル層１２の主面側に局所的な不純物ドーピングを行うことにより形成されている。本実施の形態における他の構成は、上記した第１の実施の形態に係る炭化珪素半導体装置１０Ａの構成と同様である。
【００２９】
この第２の実施の形態に係る炭化珪素半導体装置１０Ｂは、上記した第１の実施の形態に係る炭化珪素半導体装置１０Ａの動作に加えて、ソース電極１６を接地し、ドレイン電極１８に高電圧を印加し、ゲート電極１７をソース電位と同電位とした場合、ソース電極１６と同電位に固定された電界緩和層２１と炭化珪素エピタキシャル層１２との間にも逆バイアスが印加され、その接合界面から空乏層が伸び、ヘテロ接合界面に掛かる電界を緩和するため、遮断状態を実現することが容易となる。つまり、炭化珪素半導体装置１０Ｂにおいて、オフ特性を向上することができる。なお、電界緩和層２１は、誘電体による埋め込み層、或いはｐ−型の炭化珪素層のいずれでも良い。
【００３０】
ここで、図３に示すように、電界緩和層２１をｐ−型の炭化珪素層で形成した場合、上記したように局所的不純物ドーピング（高温イオン注入など）を用いることが必要になり、それに伴う炭化珪素エピタキシャル層１２表面の劣化が懸念されるが、層間絶縁膜１９ａ、１９ｂは電界緩和層２１上に形成されており、炭化珪素エピタキシャル層１２には接していない。したがって、本実施の形態では、ソース電極１６を接地し、ドレイン電極１８に高電圧を印加し、ゲート電極１７をソース電位と同電位とした場合においても、層間絶縁膜１９Ａ、１９Ｂが絶縁破壊することはない。
【００３１】
また、第２の実施の形態に係る炭化珪素半導体装置１０Ｂは、従来の炭化珪素プレーナ型ＭＯＳＦＥＴのようにチャネル領域を炭化珪素エピタキシャル層１２中に持たない構造であるため、仮に高温熱プロセスにおいて、炭化珪素エピタキシャル層１２の表面が劣化したとしても、チャネル移動度の低下という問題は発生しないという利点がある。
【００３２】
（その他の実施の形態）
以上、本発明の実施の形態について説明したが、上記した実施の形態の開示の一部をなす論述および図面がこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００３３】
例えば、上記した第１および第２の実施の形態では、ソース領域となる半導体層をポリシリコンで形成したが、炭化珪素よりバンドギャップの狭い半導体材料であれば、これに限定されるものではない。
【００３４】
また、上記した第１および第２の実施の形態においては、第１導電型をｎ型としているが、ｐ型にした場合でも同様の効果が得られる。そして、ソース領域をｎ型、ゲート領域をｐ型として説明しているが、ソース領域をｎ型、ゲート領域をｎ型としてもよい。
【００３５】
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【図１】本発明に係る炭化珪素半導体装置の第１の実施の形態を示す断面図である。
【図２】（ａ）〜（ｃ）はポリシリコンと炭化珪素とのヘテロ接合界面におけるバンド構造を示す図である。
【図３】本発明に係る炭化珪素半導体装置の第２の実施の形態を示す断面図である。
【図４】従来の炭化珪素プレーナ型ＭＯＳＦＥＴを示す断面図である。
【符号の説明】
１０Ａ、１０Ｂ  炭化珪素半導体装置
１１  炭化珪素基板
１２  炭化珪素エピタキシャル層
１３  炭化珪素基体
１４  ソース領域
１４Ａ  ソースコンタクト領域
１５  ゲート領域
１６  ソース電極
１７  ゲート電極
１８  ドレイン電極
【図１】
2004193494.tif 000003
【図２】
2004193494.tif 000004
【図３】
2004193494.tif 000005
【図４】
2004193494.tif 000006