(57)【要約】【課題】人工衛星に搭載するデータ処理装置に要求される機能が多様化するに連れて、搭載計算機に取込んで処理するデータが増えている。従来のデータ処理装置では、ＣＰＵに受渡しする入出力データ毎に専用のバッファを有していたため、入出力データの数が増えればそれだけ専用のバッファが必要になり、回路規模が増大するという課題があった。【解決手段】ＣＰＵ７と周辺回路２３の入出力データの受渡しを１つのインタフェースメモリ２４の領域を分け、周辺回路２３からインタフェースメモリ２４へのアクセスを予め設定されたスロット割当てに従い、各入出力データ毎に時分割で管理し、ＣＰＵ７と周辺回路２３のアクセスが競合した場合には、ＣＰＵバスサイクルをホールドすることにより周辺回路２３からのアクセスを優先処理するものである。【選択図】                図１
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【特許請求の範囲】
【請求項１】
地上局から送信されるコマンド信号を受信し、Ｈ／Ｗ（ＨａｒｄＷａｒｅ）で生成するＨＫ（Ｈｏｕｓｅ  Ｋｅｅｐｉｎｇ）テレメトリを出力し、衛星内の各機器の動作状態や各部の温度を示すユーザＨＫテレメトリ及び各ユーザ機器から入力されるパケットテレメトリを受信し、各ユーザ機器にパケットコマンドを出力するユーザコマンド出力し、搭載Ｓ／Ｗ（ＳｏｆｔＷａｒｅ）の動作状態を示すＣＰＵ  ＨＫテレメトリとＣＰＵメモリダンプテレメトリ及び各ユーザ機器からのパケットテレメトリを多重化し地上局に出力する周辺回路と、
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）と、ＣＰＵメモリと、前記周辺回路と前記ＣＰＵとの間で入出力データを受渡しするインタフェースメモリと、
前記ＣＰＵと前記周辺回路の入出力データの受渡しを１つのインタフェースメモリの領域を分け、
入出力データ毎に予め設定されたスロットで時分割にアクセスする手段を具備することを特徴とする人工衛星搭載データ処理装置。
【請求項２】
地上局から送信されるコマンド信号を受信し、Ｈ／Ｗ（ＨａｒｄＷａｒｅ）で生成するＨＫ（Ｈｏｕｓｅ  Ｋｅｅｐｉｎｇ）テレメトリを出力し、衛星内の各機器の動作状態や各部の温度を示すユーザＨＫテレメトリ及び各ユーザ機器から入力されるパケットテレメトリを受信し、各ユーザ機器にパケットコマンドを出力するユーザコマンド出力し、搭載Ｓ／Ｗ（ＳｏｆｔＷａｒｅ）の動作状態を示すＣＰＵ  ＨＫテレメトリとＣＰＵメモリダンプテレメトリ及び各ユーザ機器からのパケットテレメトリを多重化し地上局に出力する周辺回路と、
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）と、ＣＰＵメモリと、前記周辺回路と前記ＣＰＵとの間で入出力データを受渡しするインタフェースメモリと、
前記ＣＰＵと前記周辺回路の入出力データの受渡しを１つのインタフェースメモリの領域を分け、
入出力データ毎に予め設定された優先順位に基づきアクセスする手段を具備することを特徴とする人工衛星搭載データ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、人工衛星に搭載するデータ処理装置に関するものである。
【０００２】
【従来の技術】
人工衛星には種々の機能を持った機器が搭載される。これらの機器は、人工衛星の姿勢制御や熱制御などの人工衛星としての機能を維持する目的を持つバス機器と、通信放送衛星であれば高出力の送信機、観測衛星であればリモートセンサなどの、衛星としての本来の使命を達成するためのミッション機器とに二分される。バス機器には、地上から送信されるコマンド信号を受信して解読し、各機器にコマンド信号を送信するコマンド処理機能と、衛星内の各機器から出力されるテレメトリ信号を多重化し、地上への送信を行うテレメトリ処理機能を有するデータ処理装置と呼ばれる機器が含まれる。ここでコマンド信号とは、地上から、人工衛星の各機器の動作状態を指示するために送信される信号であり、これとは逆に、衛星内の各機器の動作状態を通知するために人工衛星から地上に送信される信号は、テレメトリ信号と呼ばれる。
【０００３】
人工衛星に搭載されるデータ処理装置が扱うコマンド信号には、地上から衛星上の搭載機器への即時の配信が要求されるリアルタイムコマンドと、一旦コマンドをデータ処理装置に蓄積し、コマンド中のデータとして予め指定された時刻になった時点で配信されるストアードコマンドの２種類がある。また、コマンドの出力形式としては、衛星内の各機器のＯＮ／ＯＦＦ等を制御するためのパルスコマンドと、各機器に対しパケット形式のまま出力されるパケットコマンドがある。通常、コマンドの種類、出力形式及びパケットコマンドの配信先は、パケットヘッダ部にあるＡＰＩＤ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓ−ＩＤ）によって、各衛星システム毎に規定されるものであり、その識別処理は主に搭載計算機が行っている。また、ストアードコマンドテーブルの管理（コマンド登録／削除）や衛星時刻とコマンド実行時刻の照合などのストアードコマンドの処理についても、通常搭載計算機が行っている。
【０００４】
また、データ処理装置の動作モードや異常発生時の状況などのハウスキーピング管理上に必要なＨＫテレメトリの処理、及び自分自身のＣＰＵメモリの内容をダンプするダンプテレメトリの処理も、データ処理装置に要求される機能である。また、衛星内の各機器の動作状態や各部の温度を示すテレメトリデータ（アナログテレメトリ、バイレベルテレメトリ）については、通常ユーザインタフェース装置により収集し、パケット形式にフォーマットされたユーザＨＫテレメトリとしてデータ処理装置に取込まれる。
【０００５】
観測衛星や複数機を軌道上に配置した商用通信衛星のような低軌道の周回衛星の場合には、地上局を衛星の軌道に合わせて配置できないため地上局における衛星の可視時間に制約が生じるため静止衛星のように常にモニタすることができない。そのため異常発生時の即時対応ができず、時には地上局における可視時間帯に入るまでに修復不可能な状態に推移してしまう最悪の事態を招くこともあった。そのため、近年の衛星設計では人工衛星の情報を集中管理し、自律的に人工衛星を最適の状態に制御するためのシステムが必要になってきている。
【０００６】
このような複雑で多様な機能をＨ／Ｗロジックだけで実現するのは困難であり、衛星内の各機器の動作状態や各部の温度を示すユーザＨＫテレメトリを、データ処理装置の搭載計算機に取込んで処理する必要がある。
【０００７】
このようにデータ処理装置に要求される機能が多様化してくるに連れて、搭載ＣＰＵと周辺回路の入出力データのインタフェースを最適化する事が重要になっている。
【０００８】
図５は人工衛星に搭載するデータ処理装置の構成例を示す図である。（例えば、特許文献１をさらに詳細に記述したものである。）。１は地上コマンド受信回路、２はＨ／Ｗ  ＨＫテレメトリ出力回路、３はユーザＨＫテレメトリ受信回路、４はユーザパケットテレメトリ受信回路、５はユーザコマンド出力回路、６はテレメトリ多重化／出力回路、７はＣＰＵ、８はＣＰＵメモリ、９はＣＰＵアドレスバス、１０はＣＰＵデータバス、１１は地上局から送信されるコマンド信号、１２はパケットコマンド、１３はＨ／Ｗ  ＨＫテレメトリ、１４はユーザＨＫテレメトリ、１５はリタイミングしたユーザＨＫテレメトリ、１６は各機器から入力されるユーザパケットテレメトリ、１７はリタイミングしたユーザパケットテレメトリ、１８はＣＰＵメモリダンプテレメトリ、１９はＣＰＵ  ＨＫテレメトリ、２０は地上局にダウンリンクするテレメトリ信号、２１はユーザパケットコマンド、２２は各機器に配信されるユーザパケットコマンド、２３は周辺回路、３３はＣＰＵバスサイクル完了信号、３４はインタフェースメモリデータ入出力回路に対するデータ制御信号、３５はＣＰＵ入力データ用バッファＡ、３６はＣＰＵ入力データ用バッファＢ、３７はＣＰＵ入力データ用バッファＣ、３８はＣＰＵ入力データ処理回路、３９はＣＰＵ出力データ用バッファＡ、４０はＣＰＵ出力データ用バッファＢ、４１はＣＰＵ出力データ用バッファＣ、４２はＣＰＵ出力データ処理回路、４３はＣＰＵ入出力バッファ制御回路、４４はＣＰＵ入力データの処理要求信号、４５はＣＰＵ出力データの処理要求信号、４６はＣＰＵ入力データ用バッファＡのリード／ライト制御信号、４７はパケットコマンドのパラレルデータ、４８はＣＰＵ入力データ用バッファＢのリード／ライト制御信号、４９はＨ／Ｗ  ＨＫテレメトリのパラレルデータ、５０はＣＰＵ入力データ用バッファＣのリード／ライト制御信号、５１はユーザＨＫテレメトリのパラレルデータ、５２はＣＰＵ出力データ用バッファＡのリード／ライト制御信号、５３はＣＰＵ出力データ用バッファＢのリード／ライト制御信号、５４はＣＰＵ出力データ用バッファＣのリード／ライト制御信号、５５はユーザパケットコマンドのパラレルデータ、５６はＣＰＵ  ＨＫテレメトリのパラレルデータ、５７はＣＰＵメモリダンプテレメトリのパラレルデータ、５８はＣＰＵバスサイクル開始信号である。
【０００９】
地上コマンド受信回路１は地上局から送信されるコマンド信号１１を受信し、パケットコマンド１２を抽出、出力する。
Ｈ／Ｗ  ＨＫテレメトリ出力回路２はデータ処理装置のＨ／Ｗで生成するＨ／ＷＨＫテレメトリ１３を出力し、ユーザＨＫテレメトリ受信回路３は衛星内の各機器の動作状態や各部の温度を示すユーザＨＫテレメトリ１４を受信し、リタイミングしたユーザＨＫテレメトリ１５を出力し、ユーザパケットテレメトリ受信回路４は各機器から入力されるユーザパケットテレメトリ１６を受信し、リタイミングしたユーザパケットテレメトリ１７を出力する。
ユーザコマンド出力回路５は各機器にパケットコマンド２２を出力し、テレメトリ多重化／出力回路６はＣＰＵ  ＨＫテレメトリ１９とＣＰＵメモリダンプテレメトリ１８と前記リタイミングしたユーザパケットテレメトリ信号１７と前記Ｈ／Ｗ  ＨＫテレメトリ１３と前記ユーザＨＫテレメトリ１５を多重化し地上局にダウンリンクするテレメトリ信号２０を生成する。
周辺回路２３は前記地上コマンド受信回路１と前記Ｈ／Ｗ  ＨＫテレメトリ出力回路２と前記ユーザＨＫテレメトリ受信回路３と前記ユーザパケットテレメトリ受信回路４と前記ユーザコマンド出力回路５と前記テレメトリ多重化／出力回路６から成る。
ＣＰＵ７、ＣＰＵメモリ８、ＣＰＵ入力データ処理回路３８は前記周辺回路２３から出力されるＣＰＵ入力データをシリアル／パラレル変換し、ＣＰＵ入出力バッファ制御回路４３に対しＣＰＵ入力データの処理要求信号４４を通知する。
ＣＰＵ入力データ用バッファＡ３５は、ＣＰＵ入力データ用バッファＢ３６は、ＣＰＵ入力データ用バッファＣ３７は、ＣＰＵ出力データ用バッファＡ３９は、ＣＰＵ出力データ用バッファＢ４０は、ＣＰＵ出力データ用バッファＣ４１は、前記ＣＰＵ出力データ用バッファＡ、Ｂ、ＣＣＰＵ出力データ処理回路４２はから出力されるＣＰＵ出力データを、前記ＣＰＵ入出力バッファ制御回路４３からのＣＰＵ出力データの処理要求信号４５に基づき、パラレル／シリアル変換し、前記周辺回路２３に出力し、リード／ライト制御信号４６は前記ＣＰＵ入出力バッファ制御回路４３から出力される前記ＣＰＵ入力データ用バッファＡ３５の、前記ＣＰＵ入力データ処理回路３８はパケットコマンド４７のパラレルデータから出力され、前記リード／ライト制御信号３６のＣＰＵ入力データ用バッファＢ４８は前記ＣＰＵ入出力バッファ制御回路４３から出力され、ユーザＨＫテレメトリのパラレルデータ４９は前記ＣＰＵ入力データ処理回路３８から出力されるＨ／Ｗ  ＨＫテレメトリのパラレルデータ、前記ＣＰＵ入力データ用バッファＣ３７のリード／ライト制御信号５０は前記ＣＰＵ入出力バッファ制御回路４３から出力され、ユーザパケットコマンドのパラレルデータ５１は前記ＣＰＵ入力データ処理回路３８から出力される。
前記ＣＰＵ出力データ用バッファＡ３９のリード／ライト制御信号５２は前記ＣＰＵ入出力バッファ制御回路４３から出力され、５５は前記ＣＰＵ出力データ用バッファＡ３９から出力される、前記ＣＰＵ出力データ用バッファＢ  ４０のリード／ライト制御信号５３は前記ＣＰＵ入出力バッファ制御回路４３から出力され、ＣＰＵ  ＨＫテレメトリのパラレルデータ５６は前記ＣＰＵ出力データ用バッファＢ４０から出力され、前記ＣＰＵ出力データ用バッファＣ４１のリード／ライト制御信号５４は前記ＣＰＵ入出力バッファ制御回路４３から出力され、ＣＰＵメモリダンプテレメトリのパラレルデータ５７は前記ＣＰＵ出力データ用バッファＣ４１から出力され、ＣＰＵバスサイクル開始信号５８は前記ＣＰＵから出力される。
ＣＰＵバスサイクル完了信号３３はＣＰＵ入出力バッファ制御回路４３から前記ＣＰＵ７に通知され、ＣＰＵアドレスバス９、ＣＰＵのデータバス１０はＣＰＵ７とＣＰＵ入出力バッファ制御回路４３とＣＰＵメモリ８の間を接続するバスラインである。
【００１０】
前記周辺回路２３から出力されるＣＰＵ入力データ（前記パケットコマンド１２、前記Ｈ／Ｗ  ＨＫテレメトリ１３、前記ユーザＨＫテレメトリ１５）は、前記ＣＰＵ入力データ処理回路３８でシリアル／パラレル変換され、各々ＣＰＵ入力データ用バッファＡ、Ｂ、Ｃに書込まれる。最後のパラレルデータが書込まれた時点で、前記ＣＰＵ入出力バッファ制御回路４３から前記ＣＰＵ７に対して、該当のＣＰＵ入力データ用バッファからデータの読み出しが可能であることを通知する。
【００１１】
前記周辺回路２３に入力されるＣＰＵ出力データ（ユーザパケットコマンド２１、前記ＣＰＵ  ＨＫテレメトリ１９、ＣＰＵメモリダンプテレメトリ１８）は、前記ＣＰＵ７から各ＣＰＵ出力データ用バッファＡ、Ｂ、Ｃへのデータ書込み完了通知を受けた前記ＣＰＵ入出力バッファ制御回路４３からの処理要求により、前記ＣＰＵ出力データ処理回路４２でパラレル／シリアル変換される。前記ＣＰＵ出力データ処理回路４２においては、読み出したＣＰＵ出力データのパケットヘッダ部にあるパケット長情報に基づき、シリアルデータを出力する。
【００１２】
【特許文献１】
特開２０００−６９０５４号公報（第２図、第３図）
【００１３】
【発明が解決しようとする課題】
人工衛星に搭載するデータ処理装置に要求される機能が多様化するに連れて、搭載計算機に取込んで処理するデータが増えている。従来のデータ処理装置では、ＣＰＵに受渡しする入出力データ毎に専用のバッファを有していたため、入出力データの数が増えればそれだけ専用のバッファが必要になり、回路規模が増大するという課題があった。
【００１４】
この発明は上記のような問題を解決するためになされたもので、ＣＰＵと周辺回路の入出力データの受渡しを１つのインタフェースメモリの領域を分けて使用し、ＣＰＵと周辺回路のインタフェースメモリへのアクセスタイミングを制御することにより、入出力バッファを増やさずに処理できる装置を得ることを目的とする。
【００１５】
【課題を解決するための手段】
第１の発明の人工衛星搭載データ処理装置は地上局から送信されるコマンド信号を受信し、Ｈ／Ｗ（ＨａｒｄＷａｒｅ）で生成するＨＫ（Ｈｏｕｓｅ  Ｋｅｅｐｉｎｇ）テレメトリを出力し、衛星内の各機器の動作状態や各部の温度を示すユーザＨＫテレメトリ及び各ユーザ機器から入力されるパケットテレメトリを受信し、各ユーザ機器にパケットコマンドを出力するユーザコマンド出力し、搭載Ｓ／Ｗ（ＳｏｆｔＷａｒｅ）の動作状態を示すＣＰＵ  ＨＫテレメトリとＣＰＵメモリダンプテレメトリ及び各ユーザ機器からのパケットテレメトリを多重化し地上局に出力する周辺回路と、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）と、ＣＰＵメモリと、前記周辺回路と前記ＣＰＵとの間で入出力データを受渡しするインタフェースメモリと、前記ＣＰＵと前記周辺回路の入出力データの受渡しを１つのインタフェースメモリの領域を分け、入出力データ毎に予め設定されたスロットで時分割にアクセスする手段を具備するものである。
【００１６】
第２の発明の人工衛星搭載データ処理装置は地上局から送信されるコマンド信号を受信し、Ｈ／Ｗ（ＨａｒｄＷａｒｅ）で生成するＨＫ（Ｈｏｕｓｅ  Ｋｅｅｐｉｎｇ）テレメトリを出力し、衛星内の各機器の動作状態や各部の温度を示すユーザＨＫテレメトリ及び各ユーザ機器から入力されるパケットテレメトリを受信し、各ユーザ機器にパケットコマンドを出力するユーザコマンド出力し、搭載Ｓ／Ｗ（ＳｏｆｔＷａｒｅ）の動作状態を示すＣＰＵ  ＨＫテレメトリとＣＰＵメモリダンプテレメトリ及び各ユーザ機器からのパケットテレメトリを多重化し地上局に出力する周辺回路と、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）と、ＣＰＵメモリと、前記周辺回路と前記ＣＰＵとの間で入出力データを受渡しするインタフェースメモリと、前記ＣＰＵと前記周辺回路の入出力データの受渡しを１つのインタフェースメモリの領域を分け、入出力データ毎に予め設定された優先順位に基づきアクセスする手段を具備するものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１にこの発明におけるデータ処理装置の実施の形態１を示す図であり、２４はインタフェースメモリ、２５はインタフェースメモリデータ入出力回路、２６ａはインタフェースメモリ制御回路、２７はアクセスタイミング管理部、２８はインタフェースメモリ制御信号、２９はインタフェースメモリアドレスバス、３０はインタフェースメモリデータバス、３１はＨ／Ｗアクセス要求、３２はアクセス可能スロット割当である。なお、１〜２３は従来システムと同一のものである。
【００１８】
ＣＰＵ７と周辺回路２３の入出力データの受渡しを１つのインタフェースメモリ２４の領域を分け、周辺回路２３からインタフェースメモリ２４へのアクセスを予め設定されたスロット割当てに従い、各入出力データ毎に時分割で管理し、ＣＰＵ７と周辺回路２３のアクセスが競合した場合には、ＣＰＵバスサイクルをホールドすることにより周辺回路２３からのアクセスを優先処理するものである。
【００１９】
図１のデータ処理装置では、前記周辺回路２３から前記ＣＰＵ７への入出力データの受渡しを１つのインタフェースメモリ２４のデータ領域を図２に示すように分割し、各入出力データ毎に割当てて使用することにより実現する。前記周辺回路２３からの入出力データ（シリアル）は、インタフェースメモリデータ入出力回路２５において、前記インタフェースメモリ２４に読み書きできるパラレルデータに変換される。
【００２０】
前記インタフェースメモリデータ入出力回路２５では、前記周辺回路２３からの入力データ（前記パケットコマンド１２、前記Ｈ／Ｗ  ＨＫテレメトリ１３、前記ユーザＨＫテレメトリ１５）を受信した場合、インタフェースメモリ制御回路２６ａに対して、Ｈ／Ｗアクセス要求３１を通知する。
【００２１】
前記インタフェースメモリ制御回路２６ａでは、前記インタフェースメモリデータ入出力回路２５からのＨ／Ｗアクセス要求３１を受信した場合、前記アクセスタイミング管理部２７からのアクセス可能スロット割当３２に従って、アクセス要求があった入力データがアクセス可能なスロットにおいて、前記インタフェースメモリ２４に対してアクセス要求があった入力データに対応するライト制御信号２８及びアクセス要求があった入力データが割当てられたメモリ領域に対応するアドレス２９の出力と、前記インタフェースメモリデータ入出力回路に対してアクセス要求があった入力データをインタフェースメモリに受渡しするためのデータ制御信号３４を出力する。同様に前記ＣＰＵ７が前記インタフェースメモリ２４に書込んだデータを読み出す場合にも、前記アクセス可能スロット割当３２に基づき、前記インタフェースメモリ制御回路２６ａが前記インタフェースメモリ２４に対してアクセス要求があった出力データに対応するリード制御信号２８及びアクセス要求があった出力データが割当てられたメモリ領域に対応するアドレス２９の出力と、前記インタフェースメモリデータ入出力回路に対してアクセス要求があった出力データをインタフェースメモリから受取るためのデータ制御信号３４を出力する。前記アクセスタイミング管理部２７が出力するアクセス可能スロット割当は、例えば図３に示すような各入出力データの書込みと読み出しのスロットが交互に繰返されるものである。各入出力データの輻輳を考慮して、各スロットの繰返し周期は、各入出力データのビットレートよりも十分小さい値に設定する必要がある。
【００２２】
前記インタフェースメモリ制御回路２６ａでは、前記インタフェースメモリデータ入出力回路２５からのＨ／Ｗアクセス要求３１と前記ＣＰＵ７からのアクセス要求５８が競合した場合、ＣＰＵバスサイクルの終了を通知する制御信号３３をインタフェースメモリデータ入出力回路側のアクセスが完了するまで遅延させることにより、競合制御を行っている。
【００２３】
以上によれば、ＣＰＵ７と周辺回路２３の入出力データの受渡しを１つのインタフェースメモリの領域を分け、周辺回路からインタフェースメモリへのアクセスを予め設定されたスロット割当てに従い、各入出力データ毎に時分割で管理し、ＣＰＵと周辺回路のアクセスが競合した場合には、ＣＰＵバスサイクルをホールドし、周辺回路からのアクセスを優先処理することにより、入出力バッファを増やさずに処理できる効果がある。
【００２４】
実施の形態２．
図４にこの発明におけるデータ処理装置の実施の形態２を示す図であり、２６ｂはインタフェースメモリ制御回路、３３はＣＰＵバスサイクル完了信号、５９は優先度制御部、６０は第１の情報伝送路である。なお、１〜２３、３３、５８は従来技術の説明の図５と同一であり、２４、２５、２７〜３２は実施の形態１の説明の図１と同じものである。
【００２５】
ＣＰＵ７と周辺回路２３のデータの受渡しを１つのインタフェースメモリ２４の領域を分け、周辺回路２３からインタフェースメモリ２４へのアクセスを予め設定された優先順位に従って制御し、ＣＰＵ７と周辺回路２３のアクセスが競合した場合には、ＣＰＵバスサイクルをホールドすることにより周辺回路２３からのアクセスを優先処理するものである。
【００２６】
前記インタフェースメモリデータ入出力回路２５から出力される複数のＨ／Ｗアクセス要求３１（前記パケットコマンド１２、前記Ｈ／Ｗ  ＨＫテレメトリ１３、前記ユーザＨＫテレメトリ１５に基くもの）と第１の情報伝送路６０を通してインタフェースメモリ制御回路２６ｂから通知される前記周辺回路２３への出力データのアクセス要求を優先度制御部５９で受け、インタフェースメモリ制御回路２６ｂに対し、予め設定された優先順位に基づきインタフェースメモリ２４に対するアクセス制御を行う部分である。
【００２７】
優先度制御部５９は、インタフェースメモリにアクセスする各入出力データ（前記パケットコマンド１２、前記Ｈ／Ｗ  ＨＫテレメトリ１３、前記ユーザＨＫテレメトリ１５、前記ＣＰＵメモリダンプテレメトリ１８、前記ＣＰＵ  ＨＫテレメトリ１９、前記ユーザパケットコマンド２１）の優先順位を記したテーブルを持っており、前記インタフェースメモリデータ入出力回路２５からの各入力データに関するＨ／Ｗアクセス要求及び前記インタフェースメモリ制御回路２６ｂから通知される前記周辺回路２３への出力データのアクセス要求が輻輳した場合には、予め設定された優先順位に基づき、優先度の高いデータから順番に、前記インタフェースメモリ制御回路２６ｂに対し、前記第１の情報伝送路６０を介してアクセス処理要求信号を出力する。
【００２８】
以上によれば、ＣＰＵ７と周辺回路２３のデータの受渡しを１つのインタフェースメモリ２４の領域を分け、周辺回路２３からインタフェースメモリ２４へのアクセスを予め設定された優先順位に従って制御し、ＣＰＵ７と周辺回路２３のアクセスが競合した場合には、ＣＰＵバスサイクルをホールドし、周辺回路２３からのアクセスを優先処理することにより、入出力バッファを増やさずに処理できる効果がある。
【００２９】
【発明の効果】
この発明の人工衛星搭載データ処理装置は、以上で述べたように、ＣＰＵと周辺回路の入出力データの受渡しを１つのインタフェースメモリの領域を分け、周辺回路からインタフェースメモリへのアクセスを、ＣＰＵバスサイクルをホールドし、周辺回路からのアクセスを優先処理することにより、入出力バッファを増やさずに処理できる効果がある。
【図面の簡単な説明】
【図１】この発明によるデータ処理装置の実施の形態１を示す図である。
【図２】実施の形態１のインタフェースメモリのデータ領域を示す図である。
【図３】実施の形態１のインタフェースメモリアクセススロット割当を示す図である。
【図４】この発明によるデータ処理装置の実施の形態２を示す図である。
【図５】従来のデータ処理装置を示す図である。
【符号の説明】
１  地上コマンド受信回路、  ２  Ｈ／Ｗ  ＨＫテレメトリ出力回路  ３  ユーザＨＫテレメトリ受信回路、  ４  ユーザパケットテレメトリ受信回路、  ５ユーザコマンド出力回路、  ６  テレメトリ多重化／出力回路、  ７  ＣＰＵ、  ８  ＣＰＵメモリ、  ９  ＣＰＵアドレスバス、  １０  ＣＰＵデータバス、  １１  地上局から送信されるコマンド信号、  １２  パケットコマンド、  １３  Ｈ／Ｗ  ＨＫテレメトリ、  １４  ユーザＨＫテレメトリ、  １５  リタイミングしたユーザＨＫテレメトリ、  １６  各機器から入力されるユーザパケットテレメトリ、  １７  リタイミングしたユーザパケットテレメトリ、  １８ＣＰＵメモリダンプテレメトリ、  １９  ＣＰＵ  ＨＫテレメトリ、  ２０  地上局にダウンリンクするテレメトリ信号、  ２１  ユーザパケットコマンド、２２  各機器に配信されるユーザパケットコマンド、  ２３  周辺回路、  ２４  インタフェースメモリ、  ２５  インタフェースメモリデータ入出力回路、２６  インタフェースメモリ制御回路、  ２７  アクセスタイミング管理部、２８  インタフェースメモリ制御信号、  ２９  インタフェースメモリアドレスバス、  ３０  インタフェースメモリデータバス、  ３１  Ｈ／Ｗアクセス要求、  ３２  アクセス可能スロット割当、  ３３  ＣＰＵバスサイクル完了信号、  ３４  インタフェースメモリデータ入出力回路に対するデータ制御信号、  ３５  ＣＰＵ入力データ用バッファＡ、  ３６  ＣＰＵ入力データ用バッファＢ、  ３７  ＣＰＵ入力データ用バッファＣ、  ３８  ＣＰＵ入力データ処理回路、  ３９  ＣＰＵ出力データ用バッファＡ、  ４０  ＣＰＵ出力データ用バッファＢ、  ４１  ＣＰＵ出力データ用バッファＣ、  ４２  ＣＰＵ出力データ処理回路、  ４３  ＣＰＵ入出力バッファ制御回路、  ４４  ＣＰＵ入力データの処理要求信号、  ４５  ＣＰＵ出力データの処理要求信号、  ４６  ＣＰＵ入力データ用バッファＡのリード／ライト制御信号、  ４７  パケットコマンドのパラレルデータ、  ４８  ＣＰＵ入力データ用バッファＢのリード／ライト制御信号、  ４９  Ｈ／Ｗ  ＨＫテレメトリのパラレルデータ、  ５０  ＣＰＵ入力データ用バッファＣのリード／ライト制御信号、  ５１  ユーザＨＫテレメトリのパラレルデータ、  ５２  ＣＰＵ出力データ用バッファＡのリード／ライト制御信号、  ５３  ＣＰＵ出力データ用バッファＢのリード／ライト制御信号、  ５４ＣＰＵ出力データ用バッファＣのリード／ライト制御信号、  ５５  ユーザパケットコマンドのパラレルデータ、  ５６  ＣＰＵ  ＨＫテレメトリのパラレルデータ、  ５７  ＣＰＵメモリダンプテレメトリのパラレルデータ、  ５８  ＣＰＵバスサイクル開始信号、  ５９  優先度制御部、  ６０  第１の情報伝送路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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