(57)【要約】【課題】半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現する。【解決手段】各半導体チップ１ａ〜１ｃの側壁に溝８ａ〜８ｃをそれぞれ形成し、各溝８ａ〜８ｃには、絶縁膜６ａ〜６ｃをそれぞれ介し、電極パッド２ａ〜２ｃに接続された導電膜７ａ〜７ｃをそれぞれ形成し、各半導体チップ１ａ〜１ｃの溝８ａ〜８ｃにワイヤボンドを行うことにより、インターポーザ基板１１のランド１２および各導電膜７ａ〜７ｃをワイヤ１３ａ〜１３ｃでそれぞれ接続する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体チップ上に形成された配線層と、
前記配線層に接続され、前記半導体チップの側壁に形成された導電層と、
前記導電層に接続されたワイヤとを備えることを特徴とする半導体装置。
【請求項２】
半導体チップ上に形成された配線層と、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面に形成された溝と、
前記溝に形成された導電層と、
前記導電層に接続されたワイヤとを備えることを特徴とする半導体装置。
【請求項３】
第１半導体チップ上に形成された第１配線層と、
前記第１配線層に接続され、前記第１半導体チップの側壁に形成された第１導電層と、
前記第１半導体チップ上に積層された第２半導体チップと、
前記第２半導体チップ上に形成された第２配線層と、
前記第２配線層に接続され、前記第２半導体チップの側壁に形成された第２導電層と、
前記第１導電層と前記第２導電層とを接続する第１ワイヤとを備えることを特徴とする半導体装置。
【請求項４】
第１半導体チップ上に形成された第１配線層と、
前記第１半導体チップを厚み方向に横切るようにして、前記第１半導体チップの切断面に形成された第１溝と、
前記第１溝に形成された第１導電層と、
前記第１半導体チップ上に積層された第２半導体チップと、
前記第２半導体チップ上に形成された第２配線層と、
前記第２半導体チップを厚み方向に横切るようにして、前記第２半導体チップの切断面に形成された第２溝と、
前記第２溝に形成された第２導電層と、
前記第１導電層と前記第２導電層とを接続する第１ワイヤとを備えることを特徴とする半導体装置。
【請求項５】
前記第２半導体チップが積層された前記第１半導体チップを搭載するインターポーザ基板と、
前記インターポーザ基板に設けられたランドと、
前記ランドと前記第１導電層とを接続する第２ワイヤとを備えることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記第１半導体チップと前記第２半導体チップとは、サイズ、厚みまたは種類の少なくともいずれか１つが異なっていることを特徴とする請求項３〜５のいずれか１項記載の半導体装置。
【請求項７】
第１電子部品上に形成された第１配線層と、
前記第１配線層に接続され、前記第１電子部品の側壁に形成された第１導電層と、
前記第１電子部品上に積層された第２電子部品と、
前記第２電子部品上に形成された第２配線層と、
前記第２配線層に接続され、前記第２電子部品の側壁に形成された第２導電層と、
前記第１導電層と前記第２導電層とを接続するワイヤとを備えることを特徴とする電子デバイス。
【請求項８】
第１半導体チップ上に形成された第１配線層と、
前記第１配線層に接続され、前記第１半導体チップの側壁に形成された第１導電層と、
前記第１半導体チップ上に積層された第２半導体チップと、
前記第２半導体チップ上に形成された第２配線層と、
前記第２配線層に接続され、前記第２半導体チップの側壁に形成された第２導電層と、
前記第１導電層と前記第２導電層とを接続する第１ワイヤと、
前記第２半導体チップが積層された前記第１半導体チップを搭載するインターポーザ基板と、
前記インターポーザ基板に設けられたランドと、
前記ランドと前記第１導電層とを接続する第２ワイヤとを備えることを特徴とする電子機器。
【請求項９】
第１半導体チップ上に形成された第１配線層に接続された第１導電層を前記第１半導体チップの側壁に形成する工程と、
第２半導体チップ上に形成された第２配線層に接続された第２導電層を前記第２半導体チップの側壁に形成する工程と、
前記第１半導体チップ上に前記第２半導体チップを積層する工程と、
前記側壁に形成された前記第１導電層と前記第２導電層とをワイヤボンド接続する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
電極パッドが形成された半導体ウェハの切断線上に貫通孔を形成する工程と、
前記電極パッドの表面が露出されるようにして、前記貫通孔の表面に絶縁膜を形成する工程と、
前記電極パッドに接続された導電膜を前記貫通孔内に形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記チップ状に切断された半導体チップを積層する工程と、
前記切断線に沿って分割された貫通孔内の導電層にワイヤボンドを行うことにより、前記積層された半導体チップを接続する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
第１電子部品上に形成された第１配線層に接続された第１導電層を前記第１電子部品の側壁に形成する工程と、
第２電子部品上に形成された第２配線層に接続された第２導電層を前記第２電子部品プの側壁に形成する工程と、
前記第１電子部品上に前記第２電子部品を積層する工程と、
前記側壁に形成された前記第１導電層と前記第２導電層とをワイヤボンド接続する工程とを備えることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体チップの積層構造における層間接続方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップの３次元実装構造を実現するため、積層された半導体チップをワイヤボンド接続する方法があった。
図６は、従来の半導体装置の構成を示す断面図である。
図６において、半導体チップ４１ａ〜４１ｃが接着層４２ｂ、４２ｃをそれぞれ介して積層され、半導体チップ４１ｂ、４１ｃが積層された半導体チップ４１ａは、接着層４２ａを介してインターポーザ基板４４上に実装されている。そして、半導体チップ４１ａ〜４１ｃは、ワイヤ４３ａ〜４３ｃをそれぞれ介してインターポーザ基板４４上に設けられたランド４５に接続されている。
【０００３】
ここで、半導体チップ４１ａ〜４１ｃは、上層ほどサイズが小さくなっている。そして、半導体チップ４１ａのワイヤ４３ａの接続領域を避けるように、半導体チップ４１ｂが半導体チップ４１ａ上に積層され、半導体チップ４１ｂのワイヤ４３ｂの接続領域を避けるように、半導体チップ４１ｃが半導体チップ４１ｂ上に積層されている。
【０００４】
図７は、従来の半導体装置の構成を示す断面図である。
図７において、半導体チップ５１ａ〜５１ｃの間には、ミラーチップ５３ａ、５３ｂがそれぞれ設けられ、ミラーチップ５３ａ、５３ｂの両面には、接着層５２ｂ、５２ｃ、５２ｄ、５２ｅがそれぞれ設けられている。そして、半導体チップ５１ａ〜５１ｃは、接着層５２ｂ、５２ｃ、５２ｄ、５２ｅがそれぞれ設けられたミラーチップ５３ａ、５３ｂそれぞれ介して積層され、半導体チップ５１ｂ、５１ｃが積層された半導体チップ５１ａは、接着層５２ａを介してインターポーザ基板５５上に実装されている。そして、半導体チップ５１ａ〜５１ｃは、ワイヤ５４ａ〜５４ｃをそれぞれ介してインターポーザ基板５５上に設けられたランド５６に接続されている。
【０００５】
ここで、ミラーチップ５３ａ、５３ｂを半導体チップ５１ａ〜５１ｃの間に設けることにより、半導体チップ５１ａ〜５１ｃ間の間隔を増加させることができる。このため、半導体チップ５１ａ〜５１ｃのサイズが等しい場合においても、下層の半導体チップ５１ａ〜５１ｃに接続されるワイヤ５４ａ〜５４ｃが上層の半導体チップ５１ａ〜５１ｃに接触することを防止することができ、半導体チップ５１ａ〜５１ｃのサイズを上層ほど小さくする必要がなくなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、図６の半導体装置では、半導体チップ４１ａ〜４１ｃをワイヤボンド接続するために、上層ほどサイズを小さくする必要があり、半導体チップ４１ａ〜４１ｃのサイズに制約がかかるとともに、ワイヤ４３ａ〜４３ｃが半導体チップ４１ａ〜４１ｃの上方に張り出すため、半導体チップの３次元実装構造の高さが大きくなるという問題があった。
【０００７】
また、図７の半導体装置では、半導体チップ５１ａ〜５１ｃのサイズを上層ほど小さくする必要がなくなるものの、半導体チップ５１ａ〜５１ｃの間にミラーチップ５３ａ、５３ｂを挿入する必要があり、半導体チップの３次元実装構造の高さが大きくなるという問題があった。
そこで、本発明の目的は、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップ上に形成された配線層と、前記配線層に接続され、前記半導体チップの側壁に形成された導電層と、前記導電層に接続されたワイヤとを備えることを特徴とする。
【０００９】
これにより、半導体チップの側方からワイヤを引き出すことが可能となり、ワイヤが上方に張り出すことを防止することが可能となることから、高さの増大を抑制しつつ、半導体チップを実装することが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体チップ上に形成された配線層と、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面に形成された溝と、前記溝に形成された導電層と、前記導電層に接続されたワイヤとを備えることを特徴とする。
【００１０】
これにより、半導体チップの側壁に導電層を安定して形成することが可能となり、半導体チップの側方からワイヤを容易に引き出すことが可能となる。このため、ワイヤが上方に張り出すことを防止することが可能となり、高さの増大を抑制しつつ、半導体チップを実装することが可能となる。
また、本発明の一態様に係る半導体装置によれば、第１半導体チップ上に形成された第１配線層と、前記第１配線層に接続され、前記第１半導体チップの側壁に形成された第１導電層と、前記第１半導体チップ上に積層された第２半導体チップと、前記第２半導体チップ上に形成された第２配線層と、前記第２配線層に接続され、前記第２半導体チップの側壁に形成された第２導電層と、前記第１導電層と前記第２導電層とを接続する第１ワイヤとを備えることを特徴とする。
【００１１】
これにより、半導体チップの側方からワイヤを引き出すことが可能となり、ワイヤが上方に張り出すことを防止することが可能となるとともに、ワイヤを接合させる領域を半導体チップの表面に確保する必要がなくなる。このため、上層ほど半導体チップのサイズを小さくする必要がなくなり、積層される半導体チップのサイズの制約をなくすことが可能となるとともに、半導体チップの上下の間隔を減少させることを可能として、半導体チップの３次元実装構造の薄型化を実現することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、第１半導体チップ上に形成された第１配線層と、前記第１半導体チップを厚み方向に横切るようにして、前記第１半導体チップの切断面に形成された第１溝と、前記第１溝に形成された第１導電層と、前記第１半導体チップ上に積層された第２半導体チップと、前記第２半導体チップ上に形成された第２配線層と、前記第２半導体チップを厚み方向に横切るようにして、前記第２半導体チップの切断面に形成された第２溝と、前記第２溝に形成された第２導電層と、前記第１導電層と前記第２導電層とを接続する第１ワイヤとを備えることを特徴とする。
【００１３】
これにより、半導体チップの側壁に導電層を安定して形成することが可能となり、半導体チップの側方からワイヤを容易に引き出すことが可能となる。このため、ワイヤが上方に張り出すことを防止することが可能となるとともに、ワイヤを接合させる領域を半導体チップの表面に確保する必要がなくなり、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記第２半導体チップが積層された前記第１半導体チップを搭載するインターポーザ基板と、前記インターポーザ基板に設けられたランドと、前記ランドと前記第１導電層とを接続する第２ワイヤとを備えることを特徴とする。
これにより、ワイヤボンドを連続して行うことで、積層された半導体チップ同士を接続することが可能となるとともに、積層された半導体チップをインターポーザ基板に接続することが可能となり、実装工程の煩雑化を抑制しつつ、半導体チップを３次元実装することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体チップと前記第２半導体チップとは、サイズ、厚みまたは種類の少なくともいずれか１つが異なっていることを特徴とする。
これにより、半導体チップのワイヤボンド接続を行うことで、様々な機能を持たせることを可能としつつ、半導体チップの３次元実装構造の薄型化を図ることが可能となる。
【００１６】
また、本発明の一態様に係る電子デバイスによれば、第１電子部品上に形成された第１配線層と、前記第１配線層に接続され、前記第１電子部品の側壁に形成された第１導電層と、前記第１電子部品上に積層された第２電子部品と、前記第２電子部品上に形成された第２配線層と、前記第２配線層に接続され、前記第２電子部品の側壁に形成された第２導電層と、前記第１導電層と前記第２導電層とを接続するワイヤとを備えることを特徴とする。
【００１７】
これにより、電子部品の側方からワイヤを引き出すことが可能となり、ワイヤが上方に張り出すことを防止することが可能となるとともに、ワイヤを接合させる領域を電子部品の表面に確保する必要がなくなる。このため、上層ほど電子部品のサイズを小さくする必要がなくなり、積層される電子部品のサイズの制約をなくすことが可能となるとともに、電子部品の上下の間隔を減少させることを可能として、電子部品の３次元実装構造の薄型化を実現することが可能となる。
【００１８】
また、本発明の一態様に係る電子機器によれば、第１半導体チップ上に形成された第１配線層と、前記第１配線層に接続され、前記第１半導体チップの側壁に形成された第１導電層と、前記第１半導体チップ上に積層された第２半導体チップと、前記第２半導体チップ上に形成された第２配線層と、前記第２配線層に接続され、前記第２半導体チップの側壁に形成された第２導電層と、前記第１導電層と前記第２導電層とを接続する第１ワイヤと、前記第２半導体チップが積層された前記第１半導体チップを搭載するインターポーザ基板と、前記インターポーザ基板に設けられたランドと、前記ランドと前記第１導電層とを接続する第２ワイヤとを備えることを特徴とする。
【００１９】
これにより、半導体チップの側方からワイヤを引き出すことが可能となり、ワイヤが上方に張り出すことを防止することが可能となるとともに、ワイヤを接合させる領域を半導体チップの表面に確保する必要がなくなることから、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体チップ上に形成された第１配線層に接続された第１導電層を前記第１半導体チップの側壁に形成する工程と、第２半導体チップ上に形成された第２配線層に接続された第２導電層を前記第２半導体チップの側壁に形成する工程と、前記第１半導体チップ上に前記第２半導体チップを積層する工程と、前記側壁に形成された前記第１導電層と前記第２導電層とをワイヤボンド接続する工程とを備えることを特徴とする。
【００２１】
これにより、半導体チップの側方からワイヤを引き出すことが可能となり、半導体チップのワイヤボンド接続を行うことで、半導体チップのサイズに制約されることなく、半導体チップの３次元実装構造の薄型化を実現することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、電極パッドが形成された半導体ウェハの切断線上に貫通孔を形成する工程と、前記電極パッドの表面が露出されるようにして、前記貫通孔の表面に絶縁膜を形成する工程と、前記電極パッドに接続された導電膜を前記貫通孔内に形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記チップ状に切断された半導体チップを積層する工程と、前記切断線に沿って分割された貫通孔内の導電層にワイヤボンドを行うことにより、前記積層された半導体チップを接続する工程とを備えることを特徴とする。
【００２２】
これにより、フォトリソグラフィー技術およびエッチング技術を用いることで、複数の半導体チップの側壁に導電膜を一括形成することが可能となるとともに、半導体チップの側方からワイヤを引き出すことが可能となる。このため、半導体チップのサイズに制約されることなく、半導体チップのワイヤボンド接続を行うことが可能となり、製造工程の煩雑化を抑制しつつ、半導体チップの３次元実装構造の薄型化を実現することが可能となる。
【００２３】
また、本発明の一態様に係る電子デバイスの製造方法によれば、第１電子部品上に形成された第１配線層に接続された第１導電層を前記第１電子部品の側壁に形成する工程と、第２電子部品上に形成された第２配線層に接続された第２導電層を前記第２電子部品プの側壁に形成する工程と、前記第１電子部品上に前記第２電子部品を積層する工程と、前記側壁に形成された前記第１導電層と前記第２導電層とをワイヤボンド接続する工程とを備えることを特徴とする。
【００２４】
これにより、電子部品の側方からワイヤを引き出すことが可能となり、電子部品のサイズに制約されることなく、電子部品の３次元実装構造の薄型化を実現することが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１、３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図、図２、４は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図である。
【００２６】
図１（ａ）および図２（ａ）において、半導体ウェハＷはスクライブラインＳＬで区画され、各区画領域には素子形成領域９が設けられている。そして、図１（ａ）に示すように、半導体ウェハＷには電極パッド２が形成されるとともに、電極パッド２上には絶縁膜３が形成され、絶縁膜３には電極パッド２の表面を露出させる開口部４が形成されている。
【００２７】
次に、図１（ｂ）に示すように、例えば、フォトリソグラフィー技術およびエッチング技術を用いることにより、スクライブラインＳＬ上に配置された貫通孔５を半導体ウェハＷに形成する。なお、貫通孔５を形成する場合、例えば、レーザ加工などを用いるようにしてもよい。
次に、図１（ｃ）に示すように、例えば、ＣＶＤなどの方法により、貫通孔５内を含む半導体ウェハＷの全面に絶縁膜６を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜６をパターニングすることにより、電極パッド２の表面を露出させる。なお、絶縁膜６としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
【００２８】
次に、図１（ｄ）および図２（ａ）に示すように、例えば、スパッタ、蒸着あるいはＣＶＤなどの方法により、貫通孔５内を含む半導体ウェハＷの全面に導電膜７を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電膜７をパターニングすることにより、電極パッド２と貫通孔５とが各区画領域ごとに１対１に接続されるようにする。なお、導電膜７としては、例えば、Ａｌ、Ｃｕ、Ａｕ、Ｗなどを用いることができる。
【００２９】
次に、図１（ｅ）および図２（ｂ）に示すように、スクライブラインＳＬに沿って半導体ウェハＷをチップ状に切断することにより、半導体ウェハＷから半導体チップ１を切り出すとともに、貫通孔５を縦方向に２分割し、半導体チップ１の側壁に溝８を形成する。
次に、図２（ａ）および図４（ａ）に示すように、同様の方法で形成された半導体チップ１ａ〜１ｃを、接着層１０ｂ、１０ｃをそれぞれ介して積層するとともに、半導体チップ１ｂ、１ｃが積層された半導体チップ１ａを、接着層１０ａを介してインターポーザ基板１１に実装する。なお、各半導体チップ１ａ〜１ｃには、電極パッド２ａ〜２ｃがそれぞれ形成されるとともに、電極パッド２ａ〜２ｃの表面が露出されるようにパターニングされた絶縁膜３ａ〜３ｃがそれぞれ形成されている。そして、各半導体チップ１ａ〜１ｃの側壁には溝８ａ〜８ｃがそれぞれ形成され、各溝８ａ〜８ｃには、絶縁膜６ａ〜６ｃをそれぞれ介し、電極パッド２ａ〜２ｃに接続された導電膜７ａ〜７ｃがそれぞれ形成されている。
【００３０】
次に、図２（ｂ）および図４（ｂ）に示すように、各半導体チップ１ａ〜１ｃの溝８ａ〜８ｃにワイヤボンドを行うことにより、インターポーザ基板１１のランド１２および各導電膜７ａ〜７ｃをワイヤ１３ａ〜１３ｃでそれぞれ接続する。
これにより、半導体チップ１ａ〜１ｃの側方からワイヤ１３ａ〜１３ｃをそれぞれ引き出すことが可能となり、ワイヤ１３ａ〜１３ｃが上方に張り出すことを防止することが可能となるとともに、ワイヤ１３ａ〜１３ｃを接合させる領域を半導体チップ１ａ〜１ｃの表面に確保する必要がなくなる。このため、上層ほど半導体チップ１ａ〜１ｃのサイズを小さくする必要がなくなり、積層される半導体チップ１ａ〜１ｃのサイズの制約をなくすことが可能となるとともに、半導体チップ１ａ〜１ｃの上下の間隔を減少させることを可能として、半導体チップ１ａ〜１ｃの３次元実装構造の薄型化を実現することが可能となる。
【００３１】
なお、上述した実施形態では、３層分の半導体チップ１ａ〜１ｃを積層する方法について説明したが、半導体チップは３層分に限られることなく、１層または２層でもよいし、４層以上でもよい。
図５は、本発明の第２実施形態に係る半導体装置の構成を示す断面図である。図５において、各半導体チップ２１ａ〜２１ｃには、電極パッド２２ａ〜２２ｃがそれぞれ形成されるとともに、電極パッド２２ａ〜２２ｃ上には絶縁膜２３ａ〜２３ｃが形成され、絶縁膜２３ａ〜２３ｃには電極パッド２２ａ〜２２ｃの表面を露出させる開口部２４ａ〜２４ｃが形成されている。そして、各半導体チップ２１ａ〜２１ｃの側壁には溝２８ａ〜２８ｃがそれぞれ形成され、各溝２８ａ〜２８ｃには、絶縁膜２６ａ〜２６ｃをそれぞれ介し、電極パッド２２ａ〜２２ｃに接続された導電膜２７ａ〜２７ｃがそれぞれ形成されている。そして、半導体チップ２１ａ〜２１ｃが、接着層３０ｂ、３０ｃをそれぞれ介して積層されるとともに、半導体チップ３１ｂ、３１ｃが積層された半導体チップ３１ａは、接着層３０ａを介してインターポーザ基板３１に実装されている。なお、半導体チップ２１ａ〜２１ｃのサイズは必ずしも一致している必要はなく、例えば、上層ほどサイズを小さくすることができる。ここで、サイズの異なる半導体チップ２１ａ〜２１ｃを積層する場合、電極パッド２２ａ〜２２ｃの配置領域を避けるように、半導体チップ２１ａ〜２１ｃを必ずしも配置する必要はなく、電極パッド２２ａ〜２２ｃ上に半導体チップ２１ａ〜２１ｃが配置されていてもよい。
【００３２】
そして、各半導体チップ２１ａ〜２１ｃの溝２８ａ〜２８ｃにワイヤボンドを行うことにより、インターポーザ基板３１のランド３２および各導電膜２７ａ〜２７ｃをワイヤ３３ａ〜３３ｃでそれぞれ接続する。
これにより、半導体チップ２１ａ〜２１ｃのサイズが異なる場合においても、ワイヤ３３ａ〜３３ｃが上方に張り出すことを防止しつつ、半導体チップ２１ａ〜２１ｃをワイヤボンド接続することが可能となり、様々な機能を持たせることを可能としつつ、半導体チップ２１ａ〜２１ｃの３次元実装構造の薄型化を図ることが可能となる。
【００３３】
なお、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の小型・軽量化を図ることが可能となる。
また、上述した実施形態では、半導体チップを積層する方法を例にとって説明したが、本発明は、必ずしも半導体チップを積層する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを積層するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図３】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図５】第２実施形態に係る半導体装置の構成を示す断面図。
【図６】従来の半導体装置の構成を示す断面図。
【図７】従来の半導体装置の構成を示す断面図。
【符号の説明】
Ｗ  半導体ウェハ  １、２１ａ〜２１ｃ  半導体チップ、２、２２ａ〜２２ｃ電極パッド、３、６、２３ａ〜２３ｃ、２６ａ〜２６ｃ  絶縁膜、４、２４ａ〜２４ｃ  開口部、５  貫通孔、７、２７ａ〜２７ｃ  再配置配線  ８、２８ａ〜２８ｃ  溝、９  素子形成領域  １０ａ〜１０ｃ、３０ａ〜３０ｃ  接着層、１１、３１  インターポーザ基板、１２、３２  ランド、１３ａ〜１３ｃ、３３ａ〜３３ｃ  ワイヤ、ＳＬ  スクライブライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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