(57)【要約】【課題】可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を小さくすることができる容量可変の静電容量素子を有する半導体装置とその製造方法を提供する。【解決手段】基板に形成され、表面近傍に第１導電型の導電性不純物の濃度が第１の濃度Ｉ１  である第１の領域Ｘ１  と第１の濃度Ｉ１  と異なる第２の濃度Ｉ２  である第２の領域Ｘ２  とを有する不均一不純物領域１４が形成された第１導電型の半導体領域１０と、半導体領域１０の第１の領域Ｘ１  と第２の領域Ｘ２  を被覆して形成された絶縁膜１１と、絶縁膜１１上に形成された導電層１２とを有し、第１の領域Ｘ１  と第２の領域Ｘ２  を含む領域において半導体領域１０と導電層１２の間に印加される電圧に応じて反転層が形成される領域が変化して可変の静電容量を有する構成とする容量可変の静電容量素子を有する半導体装置とする。【選択図】    図１
2004281568.tif 000002
【特許請求の範囲】
【請求項１】
容量可変の静電容量素子を有する半導体装置であって、
前記静電容量素子は、
基板に形成され、表面近傍における第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域とを有する第１導電型の半導体領域と、
前記半導体領域の前記第１の領域と前記第２の領域を被覆して形成された絶縁膜と、
前記絶縁膜上に形成された導電層とを有し、
前記第１の領域と前記第２の領域を含む領域において前記半導体領域と前記導電層の間に印加される電圧に応じて反転層が形成される領域が変化して可変の静電容量を有する
半導体装置。
【請求項２】
前記導電層の両側部における前記半導体領域の表層部分に、前記第１の濃度および前記第２の濃度よりも高い濃度で前記第１導電型不純物を含有する第１導電型の半導体である取り出し領域が形成されている
請求項１に記載の半導体装置。
【請求項３】
前記半導体領域において、前記第１の領域から前記第２の領域にかけて前記第１導電型不純物の濃度が滑らかに変化する
請求項１に記載の半導体装置。
【請求項４】
前記半導体領域において、前記第１の領域から前記第２の領域にかけて前記第１導電型不純物の濃度がステップ状に変化する
請求項１に記載の半導体装置。
【請求項５】
前記導電層が多結晶シリコン、非晶質シリコンおよびシリコンと高融点金属との積層膜のいずれかである
請求項１に記載の半導体装置。
【請求項６】
容量可変の静電容量素子と電界効果トランジスタを有する半導体装置であって、
前記静電容量素子は、基板に形成され、表面近傍における第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域とを有する第１導電型の第１半導体領域と、前記第１半導体領域の前記第１の領域と前記第２の領域を被覆して形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電層とを有し、前記第１の領域と前記第２の領域を含む領域において前記第１半導体領域と前記第１導電層の間に印加される電圧に応じて反転層が形成される領域が変化して可変の静電容量を有し、
前記電界効果トランジスタは、前記基板に形成され、チャネル形成領域を有する第１導電型の第２半導体領域と、前記第２半導体領域の前記チャネル形成領域を被覆して形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２導電層と、前記第２導電層の両側部における前記第２半導体領域の表層部分に形成された第２導電型のソースドレイン領域を有し、
前記第１導電層と前記第２導電層は同一の材料で形成されている
半導体装置。
【請求項７】
前記静電容量素子において、前記第１導電層の両側部における前記第１半導体領域の表層部分に、前記第１の濃度および前記第２の濃度よりも高い濃度で前記第１導電型不純物を含有する第１導電型の半導体である取り出し領域が形成されており、
前記電界効果トランジスタとして、さらに、前記基板に形成され、チャネル形成領域を有する第２導電型の第３半導体領域と、前記第３半導体領域の前記チャネル形成領域を被覆して形成された第３絶縁膜と、前記第３絶縁膜上に形成された第３導電層と、前記第３導電層の両側部における前記第３半導体領域の表層部分に形成された第１導電型のソースドレイン領域を有し、
前記取り出し領域と前記第１導電型のソースドレイン領域は同一の工程で形成されたものである
請求項６に記載の半導体装置。
【請求項８】
容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域上にマスク層を形成する工程と、
前記マスク層に開口部を形成する工程と、
前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と、
前記半導体領域の前記第１の領域と前記第２の領域を被覆して絶縁膜を形成する工程と、
前記絶縁膜上に導電層を形成する工程と
を有する半導体装置の製造方法。
【請求項９】
前記開口部を前記マスク層に形成する工程において、開口部の縁部が前記半導体領域の表面に対して滑らかな順テーパー形状となるように形成し、
前記半導体領域の表面近傍に第１の領域と第２の領域を形成する工程において、前記第１の領域と前記第２の領域にかけて前記第１導電型不純物の濃度が滑らかに変化するように形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記開口部を前記マスク層に形成する工程において、開口部の縁部がステップ状の形状となるように形成し、
前記半導体領域の表面近傍に第１の領域と第２の領域を形成する工程において、前記第１の領域と前記第２の領域にかけて前記第１導電型不純物の濃度がステップ状に変化するように形成する
請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記開口部を前記マスク層に形成する工程において、ウェットエッチングにより形成する
請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記導電層を形成する工程において、多結晶シリコン、非晶質シリコンおよびシリコンと高融点金属との積層膜のいずれかから形成する
請求項８に記載の半導体装置の製造方法。
【請求項１３】
容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域上にマスク層を形成する工程と、
前記マスク層に開口部を形成する工程と、
前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と、
前記半導体領域の前記第１の領域と前記第２の領域を被覆して絶縁膜を形成する工程と、
前記絶縁膜上に導電層を形成する工程と、
前記導電層をマスクとして第１導電型不純物を導入し、前記導電層の両側部における前記半導体領域の表層部分に、前記第１の濃度および前記第２の濃度よりも高い濃度で前記第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成する工程と
を有する半導体装置の製造方法。
【請求項１４】
静電容量素子形成領域において容量可変の静電容量素子を形成し、トランジスタ形成領域において電界効果トランジスタを形成する半導体装置の製造方法であって、
静電容量素子形成領域において基板に第１導電型の半導体領域を形成し、トランジスタ形成領域において前記基板にチャネル形成領域を有する第１導電型の第２半導体領域を形成する工程と、
前記静電容量素子形成領域および前記トランジスタ形成領域において前記第１半導体領域および前記第２半導体領域上にマスク層を形成する工程と、
前記静電容量素子形成領域において前記マスク層に開口部を形成する工程と、
前記静電容量素子形成領域において前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記第１半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と、
前記静電容量素子形成領域において前記第１半導体領域の前記第１の領域と前記第２の領域を被覆して第１絶縁膜を形成し、前記トランジスタ形成領域において前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を形成する工程と、
前記静電容量素子形成領域において前記第１絶縁膜上に第１導電層を形成し、前記トランジスタ形成領域において前記第２絶縁膜上に第２導電層を前記第１導電層と同一の材料で形成する工程と、
前記トランジスタ形成領域において前記第２導電層の両側部における前記第２半導体領域の表層部分に第２導電型のソースドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【請求項１５】
前記トランジスタ形成領域において第２半導体領域を形成する工程において、前記基板にチャネル形成領域を有する第２導電型の第３半導体領域を形成する工程をさらに有し、
前記トランジスタ形成領域において第２絶縁膜を形成する工程おいて、前記第３半導体領域の前記チャネル形成領域を被覆して第３絶縁膜を形成する工程をさらに有し、
前記トランジスタ形成領域において第２導電層を形成する工程において、前記第３絶縁膜上に第３導電層を形成する工程をさらに有し、
前記第１導電層および前記第２導電層を形成する工程の後に、前記静電容量素子形成領域において、前記第１導電層の両側部における前記第１半導体領域の表層部分に前記第１の濃度および前記第２の濃度よりも高い濃度で前記第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成し、同時に、前記トランジスタ形成領域において、前記第３導電層の両側部における前記第３半導体領域の表層部分に第１導電型のソースドレイン領域を形成する工程をさらに有する
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域上に絶縁膜を形成する工程と、
前記絶縁膜上に導電層を形成する工程と、
前記導電層を被覆してマスク層を形成する工程と、
前記マスク層に開口部を前記開口部の縁部が前記導電層の部分と重なるように形成する工程と、
前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記導電層の下方における前記半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と
を有する半導体装置の製造方法。
【請求項１７】
前記開口部を前記マスク層に形成する工程において、開口部の縁部が前記半導体領域の表面に対して滑らかな順テーパー形状となるように形成し、
前記半導体領域の表面近傍に第１の領域と第２の領域を形成する工程において、前記第１の領域から前記第２の領域にかけて前記第１導電型不純物の濃度が滑らかに変化するように形成する
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記開口部を前記マスク層に形成する工程において、開口部の縁部がステップ状の形状となるように形成し、
前記半導体領域に表面近傍に第１の領域と第２の領域を形成する工程において、前記第１の領域から前記第２の領域にかけて前記第１導電型不純物の濃度がステップ状に変化するように形成する
請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記開口部を前記マスク層に形成する工程において、ウェットエッチングにより形成する
請求項１６に記載の半導体装置の製造方法。
【請求項２０】
前記導電層を形成する工程において、多結晶シリコン、非晶質シリコンおよびシリコンと高融点金属との積層膜のいずれかから形成する
請求項１６に記載の半導体装置の製造方法。
【請求項２１】
容量可変の静電容量素子を有する半導体装置の製造方法であって、
基板に第１導電型の半導体領域を形成する工程と、
前記半導体領域上に絶縁膜を形成する工程と、
前記絶縁膜上に導電層を形成する工程と、
前記導電層をマスクとして第１導電型不純物を導入し、前記導電層の両側部における前記半導体領域の表層部分に、第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成する工程と、
前記導電層を被覆してマスク層を形成する工程と、
前記マスク層に開口部を前記開口部の縁部が前記導電層の部分と重なるように形成する工程と、
前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記導電層の下方における前記半導体領域の表面近傍において前記取り出し領域の濃度よりも低い濃度であって第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と
を有する半導体装置の製造方法。
【請求項２２】
静電容量素子形成領域において容量可変の静電容量素子を形成し、トランジスタ形成領域において電界効果トランジスタを形成する半導体装置の製造方法であって、
静電容量素子形成領域において基板に第１導電型の第１半導体領域を形成し、トランジスタ形成領域において前記基板にチャネル形成領域を有する第１導電型の第２半導体領域を形成する工程と、
前記静電容量素子形成領域において前記第１半導体領域上に第１絶縁膜を形成し、前記トランジスタ形成領域において前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を形成する工程と、
前記静電容量素子形成領域において前記第１絶縁膜上に第１導電層を形成し、前記トランジスタ形成領域において前記第２絶縁膜上に第２導電層を前記第１導電層と同一の材料で形成する工程と、
前記トランジスタ形成領域において前記第２導電層の両側部における前記第２半導体領域の表層部分に第２導電型のソースドレイン領域を形成する工程と、
前記静電容量素子形成領域および前記トランジスタ形成領域において前記第１導電層および第２導電層を被覆してマスク層を形成する工程と、
前記静電容量素子形成領域において前記マスク層に開口部を前記開口部の縁部が前記第１導電層の部分と重なるように形成する工程と、
前記静電容量素子形成領域において前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記第１導電層の下方における前記第１半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と
を有する半導体装置の製造方法。
【請求項２３】
前記トランジスタ形成領域において第２半導体領域を形成する工程において、前記基板にチャネル形成領域を有する第２導電型の第３半導体領域を形成する工程をさらに有し、
前記トランジスタ形成領域において第２絶縁膜を形成する工程おいて、前記第３半導体領域の前記チャネル形成領域を被覆して第３絶縁膜を形成する工程をさらに有し、
前記トランジスタ形成領域において第２導電層を形成する工程において、前記第３絶縁膜上に第３導電層を形成する工程をさらに有し、
前記第１導電層および前記第２導電層を形成する工程の後に、前記静電容量素子形成領域において、前記第１導電層の両側部における前記第１半導体領域の表層部分に前記第１の濃度および前記第２の濃度よりも高い濃度で前記第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成し、同時に、前記トランジスタ形成領域において、前記第３導電層の両側部における前記第３半導体領域の表層部分に第１導電型のソースドレイン領域を形成する工程をさらに有する
請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびの製造方法に関し、特にバラクタ素子を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
印加する電圧に応じて容量を変化させることができる静電容量素子であるバラクター（ｖａｒａｃｔｏｒ）は半導体装置を構成する基本的な素子であり、例えばインダクタとの組合せで、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ）などの回路を形成するのに用いられている。この際、発振周波数は、インダクタ素子のインダクタンスとバラクターのキャパシタンスによって主に決められる。
【０００３】
ウェーハ製造工程でのばらつきなどを考えると、所望の周波数を得るためには、一般にインダクタンスを可変にすることが難しいため、バラクターを用いキャパシタンスを可変とし、ばらつきに応じてキャパシタンスを変えることにより、所望の発振周波数を得る必要がある。
従って、バラクターに対しては、可変幅が大きいことが特性の一つとして望まれる。
また、実際には、素子の特性の一つとして上げられるＱ値（Ｑｕａｒｉｔｙ
Ｆａｃｔｏｒ）も重要な成分となる。これを向上させるためには、素子につく寄生抵抗をできるだけ下げることが望ましい。
【０００４】
シリコン基板上にバラクターを形成する場合、ｐｎ接合で形成される構造や、ＭＯＳ型の構造が広く知られている。
【０００５】
図１４は、ｐｎ接合を用いたバラクターの断面図である。
例えば、基板に形成されたｐ型の半導体領域１００の上層に、ｐ型の半導体領域１０１が形成されており、その表層部分にｎ型の導電性不純物が高濃度に拡散されたｎ＋  型の半導体領域１０２が形成されている。その上層に酸化シリコンなどの絶縁膜１０３が形成されており、半導体領域１０２を露出させる開口部が形成されており、半導体領域１０２に接続するようにｎ＋  型ポリシリコンなどからなる導電層１０４が形成されている。
上記の構成のバラクターにおいては、ｐ型の半導体領域１０１とｎ＋  型の半導体領域１０２間のｐｎ接合に形成される空乏層の幅を、印加する逆バイアスによりコントロールして可変の容量を実現している。
【０００６】
図１５（ａ）は、ＭＯＳ型の構造を有するバラクターの断面図である。
例えば、基板に形成されたｐ型の半導体領域１１０の表面に酸化シリコンからなる絶縁膜（ゲート絶縁膜）１１１が形成されており、その上層に導電層（ゲート）１１２がパターン形成されている。導電層１１２の両側部における半導体領域１１０の表層部分に、ｐ型の導電性不純物を高濃度に含有し、ｐ型の半導体領域１１０に接続するｐ＋  型の半導体である取り出し領域１１３が形成されている。
また、図１５（ｂ）は図１５（ａ）中のＸ０  −Ｘ３  におけるｐ型不純物の濃度プロファイルであり、縦軸はｐ型不純物濃度Ｉ、横軸は位置Ｘであり、ｐ型の半導体領域１１０から取り出し領域１１３にかけての表面近傍部分の濃度を示している。
表面近傍部分におけるｐ型の導電性不純物の濃度は、ｐ＋  型の半導体領域１１３で高いが、導電層１１２の直下の領域Ｒ０  であって取り出し領域１１３の領域Ｒ２  で挟まれたｐ型の半導体領域１１０の領域Ｒ１  で低く、一定の値Ｉ０  となっている。
【０００７】
上記のＭＯＳ型のバラクターは、標準的なＣＭＯＳプロセスと同工程で形成される。ＣＭＯＳトランジスタのゲート直下である半導体領域の表面近傍（チャネル形成領域）の不純物プロファイルは、形成するＣＭＯＳトランジスタの設計の閾値Ｖｔｈに応じて、半導体領域の表面に平行な方向に一定で均一の不純物濃度となるように形成される。従って、それに対応して形成される上記のＭＯＳ型構造のバラクターにおいても、導電層（ゲート）直下における半導体領域の表面近傍の不純物プロファイルは半導体領域の表面に平行な方向に均一な一定の濃度を持つことになる。
【０００８】
上記の構成のバラクターにおいては、導電層１１２にバイアスを印加することにより絶縁膜１１１下におけるｐ型の半導体領域１１０の表面近傍部分に反転層を形成することにより容量を形成し、導電層１１２の印加バイアスによって容量値をコントロールしている。
一般に、容量の可変幅という点で考えれば、図１４のｐｎ接合を用いたバラクターよりも図１５に示すＭＯＳ型の構造のバラクターの方が大きくとることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＭＯＳ型の構造のバラクターは、わずかなバイアスの差で容量が大きく変化してしまうため、所望の容量値を得るためのコントロールが難しいという問題がある。
これは、上述のようにＭＯＳ型のバラクターにおいては導電層（ゲート）直下における半導体領域の表面近傍の不純物プロファイルは半導体領域の表面に平行な方向に均一な一定の濃度を持つため、容量値は反転層が形成されるＣＭＯＳの閾値Ｖｔｈの近傍で大きく変化することになるためである。
【００１０】
図１４のｐｎ接合を用いた構造の方がＭＯＳ型の構造に比べ印加バイアスに対する容量の変化量が小さく、バイアスによるコントロールのしやすさという点からｐｎ接合を用いた構造が採用される場合もあるが、ＭＯＳ型の構造よりも可変幅が小さくなってしまうという問題がある。
このように、従来のバラクターに関しては、構造的に不利な点があり、高性能の集積回路を作る上では不利な要素も多かった。
【００１１】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を小さくすることができる容量可変の静電容量素子を有する半導体装置とその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子を有する半導体装置であって、前記静電容量素子は、基板に形成され、表面近傍における第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域とを有する第１導電型の半導体領域と、前記半導体領域の前記第１の領域と前記第２の領域を被覆して形成された絶縁膜と、前記絶縁膜上に形成された導電層とを有し、前記第１の領域と前記第２の領域を含む領域において前記半導体領域と前記導電層の間に印加される電圧に応じて反転層が形成される領域が変化して可変の静電容量を有する。
【００１３】
上記の本発明の半導体装置は、半導体領域の表面近傍において、第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域とを有しており、第１の領域と前記第２の領域を含む領域において半導体領域と導電層の間に印加される電圧に応じて反転層が形成される領域が変化して可変の静電容量を持つ静電容量素子を構成する。
【００１４】
また、上述の目的を達成するため、本発明の半導体装置は、容量可変の静電容量素子と電界効果トランジスタを有する半導体装置であって、前記静電容量素子は、基板に形成され、表面近傍における第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域とを有する第１導電型の第１半導体領域と、前記第１半導体領域の前記第１の領域と前記第２の領域を被覆して形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電層とを有し、前記第１の領域と前記第２の領域を含む領域において前記半導体領域と前記導電層の間に印加される電圧に応じて反転層が形成される領域が変化して可変の静電容量を有し、前記電界効果トランジスタは、前記基板に形成され、チャネル形成領域を有する第１導電型の第２半導体領域と、前記第２半導体領域の前記チャネル形成領域を被覆して形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２導電層と、前記第２導電層の両側部における前記第２半導体領域の表層部分に形成された第２導電型のソースドレイン領域を有し、前記第１導電層と前記第２導電層は同一の材料で形成されている。
【００１５】
上記の本発明の半導体装置は、第１半導体領域の表面近傍において、第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域とを有しており、第１の領域と前記第２の領域を含む領域において第１半導体領域と第１導電層の間に印加される電圧に応じて反転層が形成される領域が変化して可変の静電容量を持つ静電容量素子を構成する。
【００１６】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域上にマスク層を形成する工程と、前記マスク層に開口部を形成する工程と、前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と、前記半導体領域の前記第１の領域と前記第２の領域を被覆して絶縁膜を形成する工程と、前記絶縁膜上に導電層を形成する工程とを有する。
【００１７】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域上にマスク層を形成し、マスク層に開口部を形成する。
次に、開口部の縁部を含む領域において第１導電型不純物を導入し、半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域を形成する。
次に、半導体領域の前記第１の領域と第２の領域を被覆して絶縁膜を形成し、絶縁膜上に導電層を形成する。
【００１８】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域上にマスク層を形成する工程と、前記マスク層に開口部を形成する工程と、前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と、前記半導体領域の前記第１の領域と前記第２の領域を被覆して絶縁膜を形成する工程と、前記絶縁膜上に導電層を形成する工程と、前記導電層をマスクとして第１導電型不純物を導入し、前記導電層の両側部における前記半導体領域の表層部分に、前記第１の濃度および前記第２の濃度よりも高い濃度で前記第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成する工程とを有する。
【００１９】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域上にマスク層を形成し、マスク層に開口部を形成する。
次に、開口部の縁部を含む領域において第１導電型不純物を導入し、半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域を形成する。
次に、半導体領域の第１の領域と第２の領域を被覆して絶縁膜を形成し、絶縁膜上に導電層を形成し、導電層をマスクとして第１導電型不純物を導入し、導電層の両側部における半導体領域の表層部分に、第１の濃度および第２の濃度よりも高い濃度で第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成する。
【００２０】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、静電容量素子形成領域において容量可変の静電容量素子を形成し、トランジスタ形成領域において電界効果トランジスタを形成する半導体装置の製造方法であって、静電容量素子形成領域において基板に第１導電型の半導体領域を形成し、トランジスタ形成領域において前記基板にチャネル形成領域を有する第１導電型の第２半導体領域を形成する工程と、前記静電容量素子形成領域および前記トランジスタ形成領域において前記第１半導体領域および前記第２半導体領域上にマスク層を形成する工程と、前記静電容量素子形成領域において前記マスク層に開口部を形成する工程と、前記静電容量素子形成領域において前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記第１半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程と、前記静電容量素子形成領域において前記第１半導体領域の前記第１の領域と前記第２の領域を被覆して第１絶縁膜を形成し、前記トランジスタ形成領域において前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を形成する工程と、前記静電容量素子形成領域において前記第１絶縁膜上に第１導電層を形成し、前記トランジスタ形成領域において前記第２絶縁膜上に第２導電層を前記第１導電層と同一の材料で形成する工程と、前記トランジスタ形成領域において前記第２導電層の両側部における前記第２半導体領域の表層部分に第２導電型のソースドレイン領域を形成する工程とを有する。
【００２１】
上記の本発明の半導体装置の製造方法は、静電容量素子形成領域において基板に第１導電型の半導体領域を形成し、トランジスタ形成領域において基板にチャネル形成領域を有する第１導電型の第２半導体領域を形成する。
次に、静電容量素子形成領域およびトランジスタ形成領域において第１半導体領域および第２半導体領域上にマスク層を形成し、静電容量素子形成領域においてマスク層に開口部を形成する。
次に、静電容量素子形成領域において開口部の縁部を含む領域において第１導電型不純物を導入し、第１半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域を形成する。
次に、静電容量素子形成領域において第１半導体領域の第１の領域と第２の領域を被覆して第１絶縁膜を形成し、トランジスタ形成領域において第２半導体領域のチャネル形成領域を被覆して第２絶縁膜を形成する。
次に、静電容量素子形成領域において第１絶縁膜上に第１導電層を形成し、トランジスタ形成領域において第２絶縁膜上に第２導電層を第１導電層と同一の材料で形成する。
次に、トランジスタ形成領域において第２導電層の両側部における第２半導体領域の表層部分に第２導電型のソースドレイン領域を形成する。
【００２２】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域上に絶縁膜を形成する工程と、前記絶縁膜上に導電層を形成する工程と、前記導電層を被覆してマスク層を形成する工程と、前記マスク層に開口部を前記開口部の縁部が前記導電層の部分と重なるように形成する工程と、前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記導電層の下方における前記半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程とを有する。
【００２３】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域上に絶縁膜を形成し、絶縁膜上に導電層を形成し、導電層を被覆してマスク層を形成する。
次に、開口部の縁部が導電層の部分と重なるようにマスク層に開口部を形成し、開口部の縁部を含む領域において第１導電型不純物を導入し、導電層の下方における半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域を形成する。
【００２４】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、容量可変の静電容量素子を有する半導体装置の製造方法であって、基板に第１導電型の半導体領域を形成する工程と、前記半導体領域上に絶縁膜を形成する工程と、前記絶縁膜上に導電層を形成する工程と、前記導電層をマスクとして第１導電型不純物を導入し、前記導電層の両側部における前記半導体領域の表層部分に、第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成する工程と、前記導電層を被覆してマスク層を形成する工程と、前記マスク層に開口部を前記開口部の縁部が前記導電層の部分と重なるように形成する工程と、前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記導電層の下方における前記半導体領域の表面近傍において前記取り出し領域の濃度よりも低い濃度であって第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程とを有する。
【００２５】
上記の本発明の半導体装置の製造方法は、基板に第１導電型の半導体領域を形成し、半導体領域上に絶縁膜を形成し、絶縁膜上に導電層を形成し、導電層をマスクとして第１導電型不純物を導入し、導電層の両側部における半導体領域の表層部分に、第１導電型不純物を含有する第１導電型の半導体である取り出し領域を形成する。
次に、導電層を被覆してマスク層を形成し、開口部の縁部が導電層の部分と重なるようにマスク層に開口部を形成する。
次に、開口部の縁部を含む領域において第１導電型不純物を導入し、導電層の下方における半導体領域の表面近傍において取り出し領域の濃度よりも低い濃度であって第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域を形成する。
【００２６】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、静電容量素子形成領域において容量可変の静電容量素子を形成し、トランジスタ形成領域において電界効果トランジスタを形成する半導体装置の製造方法であって、静電容量素子形成領域において基板に第１導電型の第１半導体領域を形成し、トランジスタ形成領域において前記基板にチャネル形成領域を有する第１導電型の第２半導体領域を形成する工程と、前記静電容量素子形成領域において前記第１半導体領域上に第１絶縁膜を形成し、前記トランジスタ形成領域において前記第２半導体領域の前記チャネル形成領域を被覆して第２絶縁膜を形成する工程と、前記静電容量素子形成領域において前記第１絶縁膜上に第１導電層を形成し、前記トランジスタ形成領域において前記第２絶縁膜上に第２導電層を前記第１導電層と同一の材料で形成する工程と、前記トランジスタ形成領域において前記第２導電層の両側部における前記第２半導体領域の表層部分に第２導電型のソースドレイン領域を形成する工程と、前記静電容量素子形成領域および前記トランジスタ形成領域において前記第１導電層および第２導電層を被覆してマスク層を形成する工程と、前記静電容量素子形成領域において前記マスク層に開口部を前記開口部の縁部が前記第１導電層の部分と重なるように形成する工程と、前記静電容量素子形成領域において前記開口部の縁部を含む領域において第１導電型不純物を導入し、前記第１導電層の下方における前記第１半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と前記第１の濃度と異なる第２の濃度である第２の領域を形成する工程とを有する。
【００２７】
上記の本発明の半導体装置の製造方法は、静電容量素子形成領域において基板に第１導電型の第１半導体領域を形成し、トランジスタ形成領域において基板にチャネル形成領域を有する第１導電型の第２半導体領域を形成する。
次に、静電容量素子形成領域において第１半導体領域上に第１絶縁膜を形成し、トランジスタ形成領域において第２半導体領域のチャネル形成領域を被覆して第２絶縁膜を形成する。
次に、静電容量素子形成領域において第１絶縁膜上に第１導電層を形成し、トランジスタ形成領域において第２絶縁膜上に第２導電層を第１導電層と同一の材料で形成する。
次に、トランジスタ形成領域において第２導電層の両側部における第２半導体領域の表層部分に第２導電型のソースドレイン領域を形成する。
次に、静電容量素子形成領域およびトランジスタ形成領域において第１導電層および第２導電層を被覆してマスク層を形成し、静電容量素子形成領域において開口部の縁部が第１導電層の部分と重なるようにマスク層に開口部を形成する。
次に、静電容量素子形成領域において開口部の縁部を含む領域において第１導電型不純物を導入し、第１導電層の下方における第１半導体領域の表面近傍において第１導電型の導電性不純物の濃度が第１の濃度である第１の領域と第１の濃度と異なる第２の濃度である第２の領域を形成する。
【００２８】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２９】
第１実施形態
図１（ａ）は本実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
例えば、基板に形成されたｐ型（第１導電型）の半導体領域１０の表面に酸化シリコンからなる絶縁膜（ゲート絶縁膜）１１が形成されており、その上層に導電層（ゲート）１２がパターン形成されている。導電層１２の両側部における半導体領域１０の表層部分に、ｐ型の導電性不純物を高濃度に含有し、ｐ型の半導体領域１０に接続するｐ＋  型の半導体である取り出し領域１３が形成されている。
さらに、導電層１２の直下であって、取り出し領域１３で挟まれた領域であるｐ型の半導体領域１０の表面近傍に、半導体領域１０の表面に平行な方向に対してｐ型の導電性不純物を不均一に含有する不均一不純物領域１４が形成されている。
【００３０】
また、図１（ｂ）は図１（ａ）中のＸ０  −Ｘ３  におけるｐ型不純物の濃度プロファイルであり、縦軸はｐ型不純物濃度Ｉ、横軸は位置Ｘであり、ｐ型の半導体領域１０の表面近傍に形成された不均一不純物領域１４から取り出し領域１３にかけての表面近傍部分の濃度を示している。
表面近傍部分におけるｐ型の導電性不純物の濃度は、取り出し領域１３で高いが、導電層１２の直下の領域Ｒ０  であって取り出し領域１３の領域Ｒ２  で挟まれた不均一不純物領域１４の領域Ｒ１  において、ｐ型の導電性不純物の濃度が第１の濃度（Ｉ１  ）である第１の領域（Ｘ１  ）と第１の濃度と異なる第２の濃度（Ｉ２  ）である第２の領域（Ｘ２  ）とを有しており、第１の領域（Ｘ１  ）から第２の領域（Ｘ２  ）にかけてｐ型の導電性不純物の濃度が滑らかに変化する濃度の勾配ＩＮを有するプロファイルである。
【００３１】
上記の構成のバラクターにおいては、半導体領域１０と導電層１２の間にバイアスを印加することにより、絶縁膜１１下におけるｐ型の半導体領域１０の表面近傍部分に反転層が形成され、この反転層の電荷による容量と、絶縁膜（ゲート絶縁膜）１１に起因する容量とから容量素子が構成される。
ここで、不均一不純物領域１４の領域Ｒ１  にｐ型不純物の濃度勾配が存在することから、導電層１２の下方の半導体領域１０の表面近傍に反転層を形成するための電圧が導電層１２の各部で違ってくる。従って、第１の領域と第２の領域を含む領域において半導体領域１０と導電層１２の間に印加されるバイアスに応じて反転層が形成される領域が連続的に変化するため、印加バイアスに対する容量の変化量を小さくすることが可能な容量可変の静電容量素子を構成することができる。
【００３２】
図２は、本実施形態に係るバラクターの容量（Ｃ）と電圧（Ｖ）の特性を示すＣＶ特性曲線（ＣＶ１  ）と、図１５に示す従来のバラクターのＣＶ特性曲線（ＣＶ２  ）を示すグラフである。
本実施形態に係るバラクターでは、変化しうる容量値の幅は図１５に示す従来のバラクターと同等に大きいものでありながら、電圧を変化させたときの容量の変化する部分における傾きについては本実施形態に係るバラクターの方が緩やかであり、本実施形態に係るバラクターにおける容量値を変化させることができる電圧幅ＶＲ１  は従来のバラクターの電圧幅ＶＲ０  よりも広い。
【００３３】
このように、本実施形態に係る半導体装置のバラクターは、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができ、所望の容量値を得るためのコントロールが容易となっている。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００３４】
第２実施形態
本実施形態に係る半導体装置は、バラクターとＣＭＯＳトランジスタを有する半導体装置である。
図３は本実施形態に係る半導体装置の断面図であり、図面上、バラクター（ＶＡ）とＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタ（ＮＭＯＳ）を示している。
【００３５】
例えば、ｎ型のシリコン半導体基板２０に形成されたＬＯＣＯＳ法による素子分離絶縁膜２１で区分された活性領域において、ｐ型の半導体領域（ウェル）２３が形成され、ｐ型の半導体領域２３の表面に酸化シリコンからなる絶縁膜（ゲート絶縁膜）２７が形成されており、その上層に導電層（ゲート）２８がパターン形成されている。導電層２８の両側面には、サイドウォール絶縁膜３２が形成されている。
また、導電層２８の両側部における半導体領域２３の表層部分に、ｐ型の導電性不純物を高濃度に含有し、ｐ型の半導体領域２３に接続するｐ＋  型の半導体である取り出し領域３４が形成されている。
さらに、導電層２８の直下であって、取り出し領域３４で挟まれた領域であるｐ型の半導体領域２３の表面近傍に、半導体領域２３の表面に平行な方向に対してｐ型の導電性不純物を不均一に含有する不均一不純物領域２６が形成されている。
以上のようにバラクター（ＶＡ）が構成されている。
【００３６】
一方、ｎ型のシリコン半導体基板２０の他の活性領域に形成されたチャネル形成領域を有するｐ型の半導体領域（ウェル）２４の表面に酸化シリコンからなるゲート絶縁膜２９が形成されており、その上層にゲート電極３０がパターン形成されている。ゲート電極３０の両側面には、サイドウォール絶縁膜３３が形成されている。
また、ゲート電極３０の両側部における半導体領域２４の表層部分に、ｎ型の導電性不純物を含有するｎ型のソースドレイン領域３５と、そのチャネル形成領域側に形成されたｎ型のエクステンション領域３１が形成されている。
以上のようにＮＭＯＳトランジスタ（ＮＭＯＳ）が構成されている。
ＰＭＯＳトランジスタは、基本的にＮＭＯＳトランジスタ（ＮＭＯＳ）においてｐ型不純物とｎ型不純物を入れ替えた構成であり、図面上には示していないが、本実施形態に係る半導体装置にはＰＭＯＳトランジスタも有している構成とすることができる。
【００３７】
上記のバラクター（ＶＡ）およびＮＭＯＳトランジスタ（ＮＭＯＳ）を被覆して、全面に酸化シリコンの層間絶縁膜３６が形成されており、バラクター（ＶＡ）の取り出し領域３４に達するコンタクトが開口され、埋め込み電極３７が形成され、上層配線３８に接続されている。
一方、ＮＭＯＳトランジスタ（ＮＭＯＳ）においては、層間絶縁膜３６に対してソースドレイン領域３５に達するコンタクトが開口され、埋め込み電極３９が形成され、上層配線４０に接続されている。
【００３８】
上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図４（ａ）に示すように、ｎ型のシリコン半導体基板２０に対して、活性領域をバラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳに区分するように、ＬＯＣＯＳ法により素子分離絶縁膜２１を形成し、例えば熱酸化法などにより酸化シリコン膜２２を全面に形成する。
【００３９】
次に、図４（ｂ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにｐ型の半導体領域（ウェル）２３を形成し、一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてもｐ型の半導体領域（ウェル）２４を形成する。なお、この際、ＮＭＯＳトランジスタの閾値Ｖｔｈを決めるための表面濃度をコントロールするイオン注入も同時に行う。
【００４０】
次に、図５（ａ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりバラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳに全面に１００〜３００ｎｍの膜厚で酸化シリコンを堆積させ、マスク層２５を形成する。
次に、フォトレジスト（不図示）を用いたパターニング処理とフッ酸などを用いたウェットエッチング処理により、バラクター形成領域ＲＶＡにおけるマスク層２５に開口部を形成する。ここで、ウェットエッチングを用いることにより、開口部の縁部には、半導体領域２３の表面に対して順テーパーな形状Ｔを形成し、テーパー角度は例えば４５度以下とする。
順テーパーな形状を形成するには、異方性ではないエッチングでないならば、ウェットエッチング以外の方法で行ってもよい。
【００４１】
次に、図５（ｂ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡの半導体領域２３の表面近傍に、酸化シリコン膜２２とマスク層２５を介して、開口部の縁部を含む領域にｐ型の導電性不純物をイオン注入することにより、不均一不純物領域２６を形成する。
不均一不純物領域２６は、マスク層２５の開口部の順テーパーな形状Ｔの縁部の下方における半導体領域２３の表面近傍において、ｐ型の導電性不純物の濃度が滑らかに変化するプロファイルを有する。
【００４２】
上記のｐ型の導電性不純物の濃度が滑らかに変化するプロファイルとなる理由について説明する。
図６（ａ）の模式断面図に示すように、マスク層２５の開口部の順テーパーな形状Ｔの縁部を含む領域で半導体領域２３に導電性不純物ＤＰをイオン注入した場合、導電性不純物ＤＰの平均投影飛程ＲＰ  はマスク層２５の開口部以外では浅く、開口部内では深く、順テーパーな形状Ｔの縁部の領域ではそれらを滑らかに接続するプロファイルとなる。
即ち、図６（ｂ）の模式図に示すように、順テーパーな形状Ｔの一方の端部（Ｙ＝ｙ１）における半導体領域２３の表面Ｓ２３からの深さ方向の濃度分布と他方の端部（Ｙ＝ｙ２）における深さ方向の濃度分布に、ピーク位置にずれが生じ、順テーパーな形状Ｔの縁部の領域では、そのピーク位置が連続的に滑らかに変化する領域となっている。
従って、縦軸に半導体領域２３の表面近傍の不純物濃度Ｉを取り、横軸に半導体領域２３の表面と平行な位置Ｙを取ると、図６（ｃ）に示すように、順テーパーな形状Ｔの下方において、導電性不純物の濃度が滑らかに変化するプロファイルとなる。
【００４３】
上記のように不均一不純物領域２６を形成した後、図７（ａ）に示すように、酸化シリコン膜２２とマスク層２５をフッ酸などのウェットエッチングなどにより除去し、バラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて、例えば熱酸化法により酸化シリコン膜を形成し、その上層にＣＶＤ法により例えば１×１０２０ｃｍ−３の濃度でリンがドープされたポリシリコンとタングステンを全面に成膜し、フォトレジスト（不図示）を用いたパターニング処理とＲＩＥ（反応性イオンエッチング）などのエッチング処理によりパターン加工する。
これにより、バラクター形成領域ＲＶＡにおいて酸化シリコンの絶縁膜２７とポリシリコンとタングステンからなる導電層２８を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて酸化シリコンのゲート絶縁膜２９とポリシリコンとタングステンからなるゲート電極３０を形成する。
このように、バラクター形成領域ＲＶＡの導電層２８とＮＭＯＳトランジスタ形成領域ＲＮＭＯＳのゲート電極３０は同じ材料で同一の工程で形成することができる。
ここで、導電層２８は、不均一不純物領域２６における導電性不純物の濃度が滑らかに変化する領域上に形成する。
【００４４】
次に、図７（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳを開口するフォトレジスト（不図示）を形成し、ｎ型の導電性不純物をイオン注入してエクステンション領域３１を形成する。
【００４５】
次に、図８（ａ）に示すように、例えばＣＶＤ法により酸化シリコンを全面に堆積させ、ＲＩＥなどのエッチングにより全面にエッチバックすることで、バラクター形成領域ＲＶＡにおいて導電層２８の両側面にサイドウォール絶縁膜３２を形成し、一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてゲート電極３０の両側面にサイドウォール絶縁膜３３を形成する。
【００４６】
次に、図８（ｂ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡにおいて高濃度のｐ型の導電性不純物をイオン注入し、取り出し領域３４を形成する。
一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて、高濃度のｎ型の導電性不純物をイオン注入し、ソースドレイン領域３５を形成する。
尚、ＰＭＯＳトランジスタについては、上記のＮＭＯＳトランジスタの形成方法においてｐ型不純物をｎ型不純物を入れ替えることで形成でき、特に上記のバラクターの取り出し領域３４を形成する工程では、ＰＭＯＳトランジスタのソースドレイン領域を形成する工程と同時に行うことができる。
以上で、バラクター形成領域ＲＶＡにバラクター（ＶＡ）を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにＮＭＯＳＳトランジスタ（ＮＭＯＳ）を形成することができる。
【００４７】
以降の工程としては、例えば、ＣＶＤ法によりのバラクター（ＶＡ）およびＮＭＯＳトランジスタ（ＮＭＯＳ）を被覆して、全面に酸化シリコンの層間絶縁膜３６を形成し、バラクター（ＶＡ）の取り出し領域３４に達するコンタクトおよびＮＭＯＳトランジスタ（ＮＭＯＳ）のソースドレイン領域３５に達するコンタクトを開口し、埋め込み電極（３７，３９）を形成し、上層配線（３８，４０）を形成して、図３に示す半導体装置とすることができる。
【００４８】
本実施形態に係る半導体装置の製造方法によれば、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができ、所望の容量値を得るためのコントロールが容易なバラクターを形成することができる。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００４９】
第３実施形態
本実施形態に係る半導体装置は、実質的に第２実施形態と同様であり、バラクターとＣＭＯＳトランジスタを有する半導体装置である。
図９は本実施形態に係る半導体装置の断面図であり、図面上、バラクター（ＶＡ）とＣＭＯＳトランジスタのうちのＮＭＯＳトランジスタ（ＮＭＯＳ）を示している。
【００５０】
例えば、ｎ型のシリコン半導体基板５０に形成された素子分離絶縁膜５１で区分された活性領域にｐ型の半導体領域（ウェル）５３が形成され、その表面に酸化シリコンからなる絶縁膜（ゲート絶縁膜）５５が形成され、その上層に導電層（ゲート）５６がパターン形成されている。導電層５６の両側面には、サイドウォール絶縁膜６０が形成されている。
また、導電層５６の両側部における半導体領域５３の表層部分に、ｐ型の導電性不純物を高濃度に含有するｐ＋  型の半導体である取り出し領域６２が形成されており、導電層５６の直下であって、取り出し領域６２で挟まれた領域であるｐ型の半導体領域５３の表面近傍にはｐ型の導電性不純物を不均一に含有する不均一不純物領域６５が形成されている。
以上のようにバラクター（ＶＡ）が構成されている。
【００５１】
一方、ｎ型のシリコン半導体基板５０の他の活性領域に形成されたチャネル形成領域を有するｐ型の半導体領域（ウェル）５４の表面に酸化シリコンからなるゲート絶縁膜５７が形成されており、その上層にゲート電極５８が形成され、ゲート電極５８の両側面にはサイドウォール絶縁膜６１が形成されている。
ゲート電極５８の両側部における半導体領域５４の表層部分にｎ型のソースドレイン領域６３とエクステンション領域５９がそれぞれ形成されている。
以上のようにＮＭＯＳトランジスタ（ＮＭＯＳ）が構成されている。
ＰＭＯＳトランジスタは、基本的にＮＭＯＳトランジスタ（ＮＭＯＳ）においてｐ型不純物とｎ型不純物を入れ替えた構成であり、図面上には示していないが、本実施形態に係る半導体装置にはＰＭＯＳトランジスタも有している構成とすることができる。
【００５２】
上記のバラクター（ＶＡ）およびＮＭＯＳトランジスタ（ＮＭＯＳ）を被覆して、全面に酸化シリコンの層間絶縁膜６６が形成されており、バラクター（ＶＡ）の取り出し領域６２とＮＭＯＳトランジスタ（ＮＭＯＳ）のソースドレイン領域６３に達するコンタクトが開口され、埋め込み電極（６７，６９）が形成され、上層配線（６８，７０）に接続されている。
【００５３】
本実施形態に係る半導体装置の製造方法について以下に説明する。
まず、図１０（ａ）に示すように、第２実施形態と同様にして、ｎ型のシリコン半導体基板５０に対して活性領域をバラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳに区分する素子分離絶縁膜５１を形成し、全面に酸化シリコン膜５２を全面に形成する。
次に、バラクター形成領域ＲＶＡにｐ型の半導体領域（ウェル）５３を形成し、一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてもｐ型の半導体領域（ウェル）５４を形成する。
【００５４】
次に、図１０（ｂ）に示すように、酸化シリコン膜５２を除去した後、改めて熱酸化法などにより酸化シリコン膜を形成し、その上層にＣＶＤ法により例えば１×１０２０ｃｍ−３の濃度でリンがドープされたポリシリコンとタングステンを全面に成膜し、フォトレジスト（不図示）を用いたパターニング処理とＲＩＥ（反応性イオンエッチング）などのエッチング処理によりパターン加工する。
これにより、バラクター形成領域ＲＶＡにおいて酸化シリコンの絶縁膜５５とポリシリコンとタングステンからなる導電層５６を形成し、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて酸化シリコンのゲート絶縁膜５７とポリシリコンとタングステンからなるゲート電極５８を形成する。
このように、バラクター形成領域ＲＶＡの導電層５６とＮＭＯＳトランジスタ形成領域ＲＮＭＯＳのゲート電極５８は同じ材料で同一の工程で形成することができる。
【００５５】
次に、図１１（ａ）に示すように、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳを開口するフォトレジスト（不図示）を形成し、ｎ型の導電性不純物をイオン注入してエクステンション領域５９を形成する。
【００５６】
次に、図１１（ｂ）に示すように、例えば全面に酸化シリコンを堆積させ、全面にエッチバックすることで、バラクター形成領域ＲＶＡにおいて導電層５６の両側面にサイドウォール絶縁膜６０を形成し、一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいてゲート電極５８の両側面にサイドウォール絶縁膜６１を形成する。
さらに、バラクター形成領域ＲＶＡにおいて高濃度のｐ型の導電性不純物をイオン注入し、取り出し領域６２を形成する。
一方、ＮＭＯＳトランジスタ形成領域ＲＮＭＯＳにおいて、高濃度のｎ型の導電性不純物をイオン注入し、ソースドレイン領域６３を形成する。
以上で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタ（ＮＭＯＳ）を形成することができる。
尚、ＰＭＯＳトランジスタについては、上記のＮＭＯＳトランジスタの形成方法においてｐ型不純物をｎ型不純物を入れ替えることで形成でき、特に上記のバラクターの取り出し領域６２を形成する工程では、ＰＭＯＳトランジスタのソースドレイン領域を形成する工程と同時に行うことができる。
【００５７】
次に、図１２（ａ）に示すように、例えばＣＶＤ法によりバラクター形成領域ＲＶＡとＮＭＯＳトランジスタ形成領域ＲＮＭＯＳに全面に１００〜３００ｎｍの膜厚で酸化シリコンを堆積させ、マスク層６４を形成する。
次に、フォトレジスト（不図示）を用いたパターニング処理とフッ酸などを用いたウェットエッチング処理により、バラクター形成領域ＲＶＡにおけるマスク層６４に開口部を形成する。ここで、ウェットエッチングを用いることにより、開口部の縁部には、半導体領域５３の表面に対して順テーパーな形状Ｔを形成し、テーパー角度は例えば４５度以下とする。また、この順テーパーな形状Ｔの縁部が導電層５６の部分と重なるように形成する。
順テーパーな形状を形成するには、異方性ではないエッチングでないならば、ウェットエッチング以外の方法で行ってもよい。
【００５８】
次に、図１２（ｂ）に示すように、フォトレジスト（不図示）を用いたパターニング処理とイオン注入法により、バラクター形成領域ＲＶＡの半導体領域５３の表面近傍に、マスク層６４、導電層５６および絶縁膜５５を介して、開口部の縁部を含む領域にｐ型の導電性不純物をイオン注入することにより、不均一不純物領域６５を形成する。
不均一不純物領域６５は、マスク層２５の開口部の順テーパーな形状Ｔの縁部の下方における半導体領域２３の表面近傍において、ｐ型の導電性不純物の濃度が滑らかに変化するプロファイルを有する。
不均一不純物領域６５において導電性不純物の濃度が滑らかに変化するプロファイルとなる理由は、第２実施形態において説明したのと同様である。
以上で、バラクター形成領域ＲＶＡにバラクター（ＶＡ）を形成することができる。
【００５９】
以降の工程としては、第２実施形態と同様にして、層間絶縁膜６６を形成し、バラクター（ＶＡ）の取り出し領域６２とＮＭＯＳトランジスタ（ＮＭＯＳ）のソースドレイン領域６３に達するコンタクトを開口し、埋め込み電極（６７，６９）および上層配線（６８，７０）を形成して、図９に示す構成の半導体装置とすることができる。
【００６０】
本実施形態に係る半導体装置の製造方法によれば、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができ、所望の容量値を得るためのコントロールが容易なバラクターを形成することができる。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００６１】
第４実施形態
図１３（ａ）は本実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図である。
実質的に第１実施形態に係るバラクターと同様であるが、導電層１２の直下であって、取り出し領域１３で挟まれた領域であるｐ型の半導体領域１０の表面近傍に形成された不均一不純物領域１４ａが、半導体領域１０の表面に平行な方向に対してｐ型の導電性不純物をステップ状に不均一に含有していることが異なる。
【００６２】
また、図１３（ｂ）は図１３（ａ）中のＸ０  −Ｘ３  におけるｐ型不純物の濃度プロファイルであり、縦軸はｐ型不純物濃度Ｉ、横軸は位置Ｘであり、ｐ型の半導体領域１０の表面近傍に形成された不均一不純物領域１４ａから取り出し領域１３にかけての表面近傍部分の濃度を示している。
表面近傍部分におけるｐ型の導電性不純物の濃度は、取り出し領域１３で高いが、導電層１２の直下の領域Ｒ０  であって取り出し領域１３の領域Ｒ２  で挟まれた不均一不純物領域１４の領域Ｒ１  において、ｐ型の導電性不純物の濃度が第１の濃度（Ｉ１  ）と第２の濃度（Ｉ２  ）の２段階のステップ状に変化する部分ＳＴを有するプロファイルであり、例えば第１の領域（Ｘ１  ）においては第１の濃度（Ｉ１  ）、第２の領域（Ｘ２  ）においては第２の濃度（Ｉ２  ）である。
【００６３】
上記の構成のバラクターにおいては、半導体領域１０と導電層１２の間にバイアスを印加することにより、絶縁膜１１下におけるｐ型の半導体領域１０の表面近傍部分に反転層が形成され、この反転層の電荷による容量と、絶縁膜（ゲート絶縁膜）１１に起因する容量とから容量素子が構成される。
ここで、不均一不純物領域１４ａの領域Ｒ１  においてｐ型不純物の濃度が２段階にステップ状に変化しており、第１の濃度（Ｉ１  ）の部分と第２の濃度（Ｉ２）の部分で半導体領域１０の表面近傍に反転層を形成するために必要な導電層１２の電圧が違ってくる。従って、第１の領域と第２の領域を含む領域において半導体領域１０と導電層１２の間に印加されるバイアスに応じて反転層が形成される領域がステップ状に変化するため、印加バイアスに対する容量の変化量を小さくすることが可能な容量可変の静電容量素子を構成することができる。
【００６４】
本実施形態に係る半導体装置のバラクターは、第１実施形態と同様に、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができ、所望の容量値を得るためのコントロールが容易となっている。
これにより、より高性能の集積回路を作成することが可能となり、例えばＶＣＯなどでは、周波数の可変領域を広げることができるようになり、余分な補正回路などの必要がなくなる。
【００６５】
本発明の半導体装置の製造方法は、上記の実施形態に限定されない。
例えば、上記の第１〜第４各実施形態において、バラクターの下部電極となる半導体領域をｐ型の不純物領域としているが、ｎ型の不純物領域とすることも可能であり、この場合には導電層に負のバイアスを印加してｐ型の反転層を形成することで容量値を得ることができる。このような容量素子は、上記の実施形態と同様にして形成することができる。
第４実施形態における不均一不純物領域は２段階のステップ状に変化するプロファイルとしているが、３段階以上のステップ状に変化するプロファイルとすることもでき、これを無段階にまで微細化すると第１〜第３実施形態の不均一不純物領域の相当することになる。
さらに、第１〜第４実施形態において、不均一不純物領域のプロファイルは一方向に対して一様に増加あるいは減少するプロファイルだけでなく、増加および減少を組み合わせたプロファイルなどとすることも可能であり、少なくとも濃度の異なる２つの領域を有していればよい。
また、バラクターとともに搭載されるトランジスタは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのどちらでもよく、さらに両方を搭載するＣＭＯＳトランジスタとすることもできる。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００６６】
【発明の効果】
本発明の半導体装置は、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができる容量可変の静電容量素子を有する半導体装置である。
【００６７】
また、本発明の半導体装置の製造方法によれば、可変幅を大きく取ることができるＭＯＳ型の構造であって、印加バイアスに対する容量の変化量を従来より小さくすることができ、所望の容量値を得るためのコントロールが容易な容量可変の静電容量素子を形成することができる。
【図面の簡単な説明】
【図１】図１（ａ）は第１実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図であり、図１（ｂ）は図１（ａ）中のＸ０  −Ｘ３  におけるｐ型不純物の濃度プロファイルである。
【図２】図２は、第１実施形態に係るバラクターと第２従来例に係るバラクターの容量（Ｃ）と電圧（Ｖ）の特性を示すＣＶ特性曲線を示すグラフである。
【図３】図３は第２実施形態に係る半導体装置の断面図である。
【図４】図４（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は第２実施形態に係る半導体装置の製造方法において不均一不純物領域のｐ型の導電性不純物の濃度が滑らかに変化するプロファイルとなることを説明する説明図である。
【図７】図７（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）および（ｂ）は第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９は第３実施形態に係る半導体装置の断面図である。
【図１０】図１０（ａ）および（ｂ）は第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）および（ｂ）は第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）および（ｂ）は第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３（ａ）は第４実施形態に係る容量可変の静電容量素子であるバラクターを有する半導体装置の断面図であり、図１３（ｂ）は図１３（ａ）中のＸ０  −Ｘ３  におけるｐ型不純物の濃度プロファイルである。
【図１４】図１４は第１従来例に係るｐｎ接合を用いたバラクターの断面図である。
【図１５】図１５（ａ）は第２従来例に係るＭＯＳ型の構造を有するバラクターの断面図であり、図１５（ｂ）は図１５（ａ）中のＸ０  −Ｘ３  におけるｐ型不純物の濃度プロファイルである。
【符号の説明】
１０，２３，２４，５３，５４…ｐ型の半導体領域、１１，２７，５５…絶縁膜、１２，２８，５６…導電層、１３，３４，６２…取り出し領域、１４，１４ａ，２６，６５…不均一不純物領域、２０，５０…シリコン半導体基板、２１，５１…素子分離絶縁膜、２２，５２…酸化シリコン膜、２５，６４…マスク層、２９，５７…ゲート絶縁膜、３０，５８…ゲート電極、３１，５９…エクステンション領域、３２，３３，６０，６１…サイドウォール絶縁膜、３５，６３…ソースドレイン領域、３６，６６…層間絶縁膜、３７，３９，６７，６９…埋め込み電極、３８，４０，６８，７０…上層配線、Ｘ１  …第１の領域、Ｘ２  …、第２の領域、Ｉ１  …第１の濃度、Ｉ２  …第２の濃度、ＩＮ…濃度の勾配、ＳＴ…ステップ状に変化する部分、ＶＡ…バラクター、ＮＭＯＳ…ＮＭＯＳトランジスタ、ＲＶＡ…バラクター形成領域、ＲＮＭＯＳ…ＮＭＯＳトランジスタ形成領域、Ｔ…テーパーな形状，ＤＰ…導電性不純物。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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