(57)【要約】【課題】電荷蓄積膜に不要な電荷が蓄積されるのを回避して、閾値電圧を安定させる半導体記憶装置及びその製造方法を実現することができるようにする。【解決手段】半導体基板１上にトンネル酸化膜１４を介して電荷の蓄積を行なうシリコン窒化膜１５を形成した後、当該シリコン窒化膜１５に対して水素プラズマ処理を行なってシリコン窒化膜１５に蓄積された電荷を除去するようにして、半導体記憶装置の製造工程を通じてシリコン窒化膜１５に蓄積された不要な電荷を効率的に除去することができるようにする。これにより、半導体記憶装置の閾値電圧（Ｖｔｈ）を安定化させることができる。【選択図】        図５
2004193178.tif 000002
【特許請求の範囲】
【請求項１】
電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素プラズマ処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。
【請求項２】
前記プラズマ処理を４０秒〜９０秒間で行なうことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素プラズマ処理を行なうことを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
【請求項４】
前記コンタクトホールの内壁に沿ってバリアメタルを形成前、形成中または形成後に、前記水素プラズマ処理を行なうことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記水素プラズマ処理を３５０℃〜４５０℃で行なうことを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項６】
電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素アニール処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。
【請求項７】
前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素アニール処理を行なうことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記水素アニール処理を４００℃以上で行なうことを特徴とする請求項６または７に記載の半導体記憶装置の製造方法。
【請求項９】
前記電荷蓄積膜が窒化膜、酸化膜と窒化膜とからなる２層膜、酸化膜と窒化膜と酸化膜とからなる３層膜のいずれかであることを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１０】
電荷を蓄積するための電荷蓄積膜を有する半導体記憶装置であって、
配線を接続するための第１のコンタクトホールに加えて、配線の接続を行なわず、前記電荷蓄積膜に対して水素ラジカルまたは水素が拡散しやすくするための第２のコンタクトホールを設けることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、電荷を蓄積する電荷蓄積部を有するものに適用して好適なものである。
【０００２】
【従来の技術】
電荷を蓄積することでデータの保持を行なう半導体記憶装置は、この電荷を蓄積するための電荷蓄積膜を有しており、この電荷蓄積膜に蓄積された電荷量によってメモリセルトランジスタの閾値電圧（Ｖｔｈ）を変化させて、データの書き込みやデータの消去を行なっている。
【０００３】
上述したデータの書き込みや消去は、例えばＳＯＮＯＳ（半導体−酸化膜−窒化膜−酸化膜−半導体）型半導体記憶装置の場合には、選択されたメモリセルのゲート電極（ワードライン）と半導体基板（ビットライン）との間に特定の電位差を設けることによって、電荷蓄積膜に対してホットエレクトロンの注入やｂａｎｄｔｏ  ｂａｎｄ  ｔｕｎｎｅｌｉｎｇによる正孔の注入によって行われる。
【０００４】
【特許文献１】
特表平８−５０７４１１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置の製造において、各製造工程を通じて上述した電荷蓄積膜に不要な電荷が蓄積されてしまうという問題があった。これにより、半導体記憶装置の書き込みや消去等の動作を行なうときに、電荷蓄積膜に蓄積される電荷の誤差やばらつきが生じて閾値電圧を変化させ、安定した動作を行なう上での障害となっていた。
【０００６】
本発明は上述の問題点に鑑みてなされたものであり、電荷蓄積膜に不要な電荷が蓄積されるのを回避して、閾値電圧を安定させる半導体記憶装置及びその製造方法を実現することを目的とする。
【０００７】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００８】
本発明の半導体記憶装置の製造方法は、電荷を蓄積するための電荷蓄積膜を形成する工程と、前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素プラズマ処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程とを有することを特徴とするものである。
【０００９】
また、本発明の半導体記憶装置の製造方法の他の態様は、電荷を蓄積するための電荷蓄積膜を形成する工程と、前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素アニール処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程とを有すること特徴とするものである。
【００１０】
本発明の半導体記憶装置は、電荷を蓄積するための電荷蓄積膜を有する半導体記憶装置であって、配線を接続するための第１のコンタクトホールに加えて、配線の接続を行なわず、前記電荷蓄積膜に対して水素ラジカルまたは水素が拡散しやすくするための第２のコンタクトホールを設けることを特徴とするものである。
【００１１】
【発明の実施の形態】
−本発明の骨子−
半導体記憶装置の製造において、水素プラズマ処理を行なう技術としては、例えば、配線を接続するためのコンタクトホールを形成した後に、ＴＤＭＡＴを原材料とするＣＶＤ法によりバリア層を形成した場合に、そのＴＤＭＡＴに含まれるカーボン等の異物を除去する目的で使用するものがある。このカーボン等の異物の除去は、水素プラズマ処理を３５秒間程度で行なうことで達成されている。
【００１２】
その一方で半導体記憶装置の製造においては、電荷を蓄積するための電荷蓄積膜を形成し、その後の各製造工程を通じて、当該電荷蓄積膜に不要な電荷が蓄積され、閾値電圧の誤差やばらつきを生じてしまうという問題があった。製造工程においては、この不要な電荷の電荷蓄積膜への蓄積を回避することは困難であり、電荷蓄積膜から蓄積された不要な電荷を取り除くしか方法はない。そこで、本発明者は、この問題を解決するため、思料の末に以下の発明を想到した。
【００１３】
本発明は、電荷蓄積膜を形成した後に、当該電荷蓄積膜に対して水素プラズマ処理を所定時間で行なうことによって、水素ラジカルを電荷蓄積膜内に拡散させ、蓄積された不要な電荷（負電荷）を電荷蓄積膜から除去するようにしたものである。また、この水素プラズマ処理を上述したコンタクトホールを形成した後に行なえば、工程を増やすことなく、電荷蓄積膜の不要な電荷を除去することができる。
【００１４】
この電荷蓄積膜の不要な電荷を除去するための水素プラズマ処理は、電荷蓄積膜に蓄積された不要な電荷を除去するという特殊性から、上述したカーボン等の不純物の除去を目的に行なう短時間での水素プラズマ処理では到底達成することができない。後述する閾値電圧の特性結果より、５ｎｍのチタンナイトライド膜（ＣＶＤ−ＴｉＮ膜）に対しては、少なくとも４０秒以上の水素プラズマ処理を行なわなければ、電荷蓄積膜に蓄積された不要な電荷を除去するという目的を達成することはできない。その一方で、半導体記憶装置の製造におけるスループットにより、９０秒以下で行なうのが妥当であるという結論に至った。以上より、電荷蓄積膜に蓄積された不要な電荷を除去するという目的と、製造におけるスループットの確保とを考慮すると、水素プラズマ処理を４０秒〜９０秒間で行なうのが最適であると判断した。
【００１５】
また、水素プラズマ処理の替わりに水素アニール処理を行なって電荷蓄積膜に蓄積された不要な電荷を除去するためには、上述した電荷蓄積膜に蓄積された不要な電荷を除去するという目的と、製造におけるスループットの確保とを考慮すると、３０分〜９０分間で行なうのが最適であると判断した。
【００１６】
このように、本発明は、製造工程を増やすことなく、水素プラズマ処理（または水素アニール処理）を利用し、その諸条件を調整することで本発明の目的である電荷蓄積膜に不要な電荷が蓄積されるのを回避し、閾値電圧を安定させることを実現するものである。
【００１７】
−本発明を適用した具体的な実施形態−
次に、添付図面を参照しながら、本発明における半導体記憶装置及びその製造方法の骨子を踏まえた実施形態について説明する。本実施形態では、半導体記憶装置の一例として、埋め込みビットライン型のＳＯＮＯＳ構造の半導体記憶装置を開示する。この半導体記憶装置は、メモリセル領域（コア領域）のＳＯＮＯＳトランジスタがプレーナ型とされており、周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
【００１８】
図１〜図６は、本実施形態における埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示した概略断面図である。ここで、各図の左側がコア領域のゲート電極（ワードライン）に平行な断面図、右側が周辺回路領域の断面図を示している。
【００１９】
まず、図１（ａ）に示すように、熱酸化処理により、Ｐ型シリコン（Ｓｉ）からなる半導体基板１上にシリコン酸化膜（ＳｉＯ２膜）１１を膜厚２０ｎｍ程度で形成する。その後、フォトリソグラフィーにより、周辺回路領域のトランジスタ形成領域を開口するようにレジストパターン３１を形成して、全面にリン（Ｐ）をイオン注入した後、アニール処理により不純物を熱拡散させ、Ｎウエル２を形成する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３１を除去する。
【００２０】
続いて、図１（ｂ）に示すように、フォトリソグラフィーにより、周辺回路領域のＮＭＯＳトランジスタ形成領域を開口するようにレジストパターン３２を形成して、全面にホウ素（Ｂ）をイオン注入した後、アニール処理により不純物を熱拡散させ、ＮＭＯＳトランジスタ形成領域でトリプルウエル構造構造となるように、Ｐウエル３を形成する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３２を除去する。
【００２１】
続いて、図１（ｃ）に示すように、ＣＶＤ法により、シリコン酸化膜１１上にシリコン窒化膜１２を膜厚１００ｎｍ程度で堆積する。そして、フォトリソグラフィーにより、周辺回路領域の素子分離領域を開口するようにレジストパターン３３を形成し、ドライエッチングにより、素子分離領域のシリコン窒化膜１２を開口する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３３を除去する。
【００２２】
続いて、図１（ｄ）に示すように、いわゆるＬＯＣＯＳ法により、シリコン窒化膜１２で覆われていない部分にのみ、厚い素子分離用のシリコン酸化膜１３を形成し、素子活性領域を画定する。その後、ドライエッチングにより、シリコン窒化膜１２を除去する。
【００２３】
続いて、図２（ａ）に示すように、フォトリソグラフィーにより、ビットライン形状のレジストパターン３４を形成し、これをマスクとして全面に砒素（Ａｓ）をイオン注入した後、アニール処理により不純物を熱拡散させる。これにより、コア領域にソース／ドレインと兼用のビットライン拡散層４が形成される。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３４を除去する。
【００２４】
続いて、図２（ｂ）に示すように、フッ酸（ＨＦ）によるウエットエッチングにより、シリコン酸化膜１１を除去し、コア領域及び周辺回路領域の各素子活性領域における半導体基板１の表面を露出させる。
【００２５】
続いて、図２（ｃ）に示すように、熱酸化処理により、半導体基板１上にトンネル酸化膜（シリコン酸化膜）１４を膜厚７ｎｍ程度で形成する。次に、ＣＶＤ法により、トンネル酸化膜１４上にシリコン窒化膜１５を膜厚１０ｎｍ程度で堆積する。さらに、ＣＶＤ法により、シリコン窒化膜１５上にシリコン酸化膜１６を膜厚７ｎｍ程度で堆積する。これにより、トンネル酸化膜１４、シリコン窒化膜１５、シリコン酸化膜１６の３つの膜からなるＯＮＯ膜１００が形成される。また、シリコン窒化膜１５は、半導体記憶装置において、電荷を蓄積する電荷蓄積膜として機能する。
【００２６】
続いて、図２（ｄ）に示すように、フォトリソグラフィーにより、周辺回路領域を開口するようにレジストパターン３５を形成し、ドライエッチングにより、周辺回路領域のＯＮＯ膜１００を除去する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３５を除去する。
【００２７】
続いて、図３（ａ）に示すように、半導体基板１の表面を温度１０００℃程度の温度条件で高温加熱して、シリコン酸化膜（ＳｉＯ２膜）を膜厚８ｎｍ程度で形成した後、フォトリソグラフィーにより、周辺回路領域のＰＭＯＳトランジスタ形成領域を開口するように不図示のレジストパターンを形成して、フッ酸（ＨＦ）によるウエットエッチングにより、ＰＭＯＳトランジスタ形成領域のシリコン酸化膜を除去する。さらに、Ｏ２プラズマを用いた灰化処理等によりこの不図示のレジストパターンを除去した後、再度、半導体基板１の表面を温度１０００℃程度の温度条件で高温加熱して、シリコン酸化膜を膜厚１０ｎｍ程度で形成して、ＰＭＯＳトランジスタ形成領域に膜厚１０ｎｍ程度のゲート絶縁膜１７ａと、ＮＭＯＳトランジスタ形成領域に膜厚１３ｎｍ程度のゲート絶縁膜１７ｂとの異なる２種類のゲート絶縁膜を形成する。
【００２８】
続いて、図３（ｂ）に示すように、ＣＶＤ法により、コア領域及び周辺回路領域に多結晶シリコン膜１８を膜厚１００ｎｍ程度で堆積する。さらに、ＣＶＤ法により、多結晶シリコン膜１８上にタングステンシリサイド１９を膜厚１５０ｎｍ程度で堆積する。
【００２９】
続いて、図３（ｃ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、タングステンシリサイド１９及び多結晶シリコン膜１８をパターニングし、コア領域及び周辺回路領域のＰＭＯＳトランジスタ形成領域とＮＭＯＳトランジスタ形成領域に、タングステンシリサイド１９及び多結晶シリコン膜１８からなるゲート電極をそれぞれ形成する。このとき、コア領域には、このゲート電極をビットライン拡散層４と略直交するように形成する。
【００３０】
さらに、周辺回路領域にのみ、ＬＤＤ構造からなるソース／ドレイン２０，２１を形成する。
具体的に、ＰＭＯＳトランジスタ形成領域には、ゲート電極の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２２を形成する。他方、ＮＭＯＳトランジスタ形成領域には、ゲート電極の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２３を形成する。
【００３１】
次に、ＣＶＤ法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、各ゲート電極の両側面にのみシリコン酸化膜を残し、サイドウォール２４を形成する。
【００３２】
そして、ＰＭＯＳトランジスタ形成領域には、ゲート電極及びサイドウォール２４の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２２と一部重畳されてなる深いソース／ドレイン２０を形成する。他方、ＮＭＯＳトランジスタ形成領域には、ゲート電極及びサイドウォール２４の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２３と一部重畳されてなる深いソース／ドレイン２１を形成する。
【００３３】
その後、ＣＶＤ法により、全面にＢＰＳＧ膜または高密度プラズマによるシリコン酸化膜からなる絶縁膜２５を堆積した後、さらに、ＣＭＰ法により、堆積した絶縁膜２５を平坦化する。ここで、コア領域の概略図を図４（ａ）に示し、また、図４（ｂ）に図４（ａ）におけるＩ−Ｉ断面図と、ＩＩ−ＩＩ断面図を示す。
【００３４】
続いて、図５（ａ）及び図５（ｂ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、絶縁膜２５中に引出し電極用のコンタクトホール２６を形成する。ここで、コア領域の概略図を図５（ａ）に示し、また、図５（ｂ）に図５（ａ）におけるＩ−Ｉ断面図と、ＩＩＩ−ＩＩＩ断面図を示す。図５（ａ）に示すように、本実施形態においては、ビットライン拡散層４には、配線で裏打ちするためのコンタクトホール２６がワード線１９の１６本につき１本の割合で所定箇所に形成されている。さらに、ビットライン拡散層４に対して、実質的に配線接続を行なわないダミーコンタクトホール２６ａの形成も行なう。
【００３５】
続いて、フッ酸（ＨＦ）を含む洗浄液を用いて半導体基板表面を清浄化する処理（フッ酸前処理）あるいはプラズマを用いて半導体基板表面を清浄化する処理（プラズマ前処理）を行なった後、図６（ａ）に示すように、ＩＭＰ法により、高融点金属であるチタン膜（Ｔｉ膜）２７を膜厚５ｎｍ〜８０ｎｍで形成する。さらに、例えばＴＤＭＡＴを原材料とするＣＶＤ法により、チタン膜２７上にチタンナイトライド膜（ＴｉＮ膜）２８を膜厚５〜５０ｎｍで形成する。ここで、図６（ａ）には、図５（ａ）に示したコア領域におけるＩ−Ｉ断面図と、ＩＩＩ−ＩＩＩ断面図を示している。
【００３６】
本実施形態では、チタンナイトライド膜２８をＣＶＤ法により成膜するときに、例えばその成膜を膜厚５ｎｍで行なった後、水素プラズマ処理を温度３５０℃〜４５０℃、時間４０秒〜９０秒間行なう。このときのチタンナイトライド膜２８の成膜温度は３５０℃〜４５０℃程度である。このチタンナイトライド膜２８の成膜を膜厚５ｎｍで行なって、その後に水素プラズマ処理を例えば７０秒間行なう工程を複数回繰り返してもよい。また、水素プラズマ処理の条件としては、例えば、水素（Ｈ２）流量３００ｓｃｃｍ，窒素（Ｎ２）流量２００ｓｃｃｍ、高周波（ＲＦ）電力７５０Ｗ，高周波周波数３５０ｋＨｚにて行なう。この水素プラズマ処理を行なうことにより、製造工程を通じてシリコン窒化膜１５に蓄積された不要な電荷を除去することができる。また、電力を例えば８５０Ｗにすることにより、水素ラジカルの密度を向上させ効果を高めることができる。さらに、水素プラズマ処理をチタンナイトライド膜２８成膜前に実施することにより、ＴＤＭＡＴを原材料とするチタンナイトライドの副生成物であるメチルアミン（ＨＮＣＨ３）系の生成に消費されることなく、コンタクトホールを介して水素ラジカルを効率的に拡散させることが可能となる。または、この水素プラズマ処理をチタン膜２７成膜前に実施することにより、チタンに水素がゲッタリングされることなくコンタクトホールを介して効率的に拡散させることが可能となる。
【００３７】
また、チタンナイトライド膜２８の成膜をＴＤＭＡＴを原材料とするＣＶＤ法により行なった場合には、その後に水素プラズマ処理を３５秒間以上で行なっているため、ＴＤＭＡＴに含まれるカーボン等による異物も除去することができる。
【００３８】
ここで、上述した水素プラズマ処理は、いわゆるＩＣＰ法による２周波法等を用いた水素プラズマ処理を行なってもよい。また、水素プラズマ処理の替わりに、水素アニールを温度４００℃〜４５０℃程度、時間３０分〜９０分程度を行なっても上述の効果を奏することができる。
【００３９】
続いて、図６（ｂ）に示すように、ＣＶＤ法により、全面にタングステン（Ｗ）を堆積した後、さらに、ＣＭＰ法により、堆積したタングステンを平坦化して、コンタクトホール２６に埋め込まれたタングステン・プラグ２９を形成する。
【００４０】
しかる後に、アルミ配線などの各種配線層を形成し、最上層に保護絶縁膜（ともに不図示）を形成することにより、半導体基板１上に、コア領域にはＳＯＮＯＳ型のメモリセルのアレイが形成され、周辺回路領域にはＣＭＯＳ型のトランジスタが形成される。このとき、コア領域のビットライン拡散層４は、配線で裏打ちされる。また、図５（ａ）に示すダミーコンタクトホール２６ａに対しては、上述の各種配線層の形成において、配線の接続は行なわない。
以上の工程を経ることで、本実施形態の半導体記憶装置が完成する。
【００４１】
本実施形態では、チタンナイトライド膜２８をＣＶＤ法により成膜するときに、水素プラズマ処理を行なっているが、本発明はこれに限定されるわけではなく、電荷蓄積膜であるシリコン窒化膜１５の形成後に、当該シリコン窒化膜１５に対して水素プラズマ処理を行なうようにしたものであれば、適用することが可能であり、例えば、コンタクトホール２６の形成後の上述したプラズマ前処理にて行なうことや、チタン膜２７を形成した後に当該水素プラズマ処理を行なってもよい。
【００４２】
また、素子分離法として、ＬＯＣＯＳ法を用いたが、ＳＴＩ（Ｓｈａｌｌｏｗ  ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法を用いてもよい。また、ゲート電極は、多結晶シリコン膜上にタングステンシリサイドを形成したが、コバルトなどを用いて、サリサイド化してもよい。また、ＳＯＮＯＳ構造を有する半導体記憶装置のコア領域は、プレーナ型で形成されているが、いわゆるビットライン酸化方式で形成されていてもよい。また、半導体基板はＮ型でもよく、結晶面方位は（１００）でも（１１１）でもよい。また、ビットラインの裏打ちはワードライン８本につき１本でも、３２本につき１本でも、２０本につき１本でもよい。また、本実施形態におけるコア領域のメモリセルアレイの構造は仮想接地型であるが、ＮＯＲ型でも、ＮＡＮＤ型でも、その他の構造でもよい。
【００４３】
本実施形態によれば、電荷蓄積膜であるシリコン窒化膜１５の形成後に、シリコン窒化膜１５に対して水素プラズマ処理を行なってこのシリコン窒化膜１５に蓄積された電荷を除去するようにしたので、半導体記憶装置の製造工程を通じてシリコン窒化膜１５に蓄積された不要な電荷を効率的に除去することができる。これにより、半導体記憶装置の閾値電圧（Ｖｔｈ）を安定化させることができる。また、水素プラズマ処理を９０秒以下で行なうことにより、製造におけるスループットを確保することができる。
【００４４】
また、配線で裏打ちするためのコンタクトホール２６以外に、実質的に配線接続を行なわないダミーコンタクトホール２６ａを形成するようにしたので、水素プラズマ処理による水素ラジカル（Ｈ＊）、あるいは水素アニール処理による水素（Ｈ２）をコンタクトホール２６のみならずダミーコンタクトホール２６ａからも半導体基板内部に拡散させることができるため、より効果的にシリコン窒化膜１５に蓄積された不要な電荷を除去することができる。
【００４５】
−半導体記憶装置の特性検証結果−
図７は、本実施形態におけるＳＯＮＯＳ型半導体記憶装置の閾値電圧（Ｖｔｈ）の初期特性を示した図である。
本実施形態においては、電荷蓄積膜１５の形成後に行なう水素プラズマ処理を４０秒〜９０秒間で行なうこととしたが、本特性図では、比較例として水素プラズマ処理を３５秒間行なったものを挙げ、水素プラズマ処理を７０秒間行なったものと比較したものを示す。
【００４６】
図７において、横軸は閾値電圧の相対値（Ｖ）、縦軸は測定した半導体記憶装置の個数（頻度）であり、特性図中の太線は水素プラズマ処理を７０秒間行なった半導体記憶装置、特性図中の細線は水素プラズマ処理を３５秒間行なった半導体記憶装置の特性である。
【００４７】
この特性図より、水素プラズマ処理を７０秒間行なった半導体記憶装置の特性は、閾値電圧のばらつきが少なく、かつ閾値電圧が低電圧側に分布していることがわかる。これは、水素プラズマ処理を７０秒間行なったものは、電荷蓄積膜１５に蓄積された不要なマイナス電荷（電子）を効果的に除去することができるために、閾値電圧のばらつきが少なく、かつ閾値電圧の低い特性が得られたものと考えられる。
【００４８】
一方、水素プラズマ処理を３５秒間行なった半導体記憶装置の特性は、閾値電圧のばらつきが大変大きく、かつ閾値電圧が高電圧側に分布していることがわかる。これは、水素プラズマ処理を３５秒間行なったものは、電荷蓄積膜１５に蓄積された不要なマイナス電荷（電子）を効果的に除去することができずに、閾値電圧のばらつきが少なく、かつ電荷蓄積膜１５に不要な電荷が蓄積されているために閾値電圧の高い特性となってしまうと考えられる。
【００４９】
図７に示した検証結果により、水素プラズマ処理を所定時間（４０秒以上）行なうことで、閾値電圧の安定した半導体記憶装置とすることができることを実証できた。
【００５０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５１】
（付記１）  電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素プラズマ処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。
【００５２】
（付記２）  前記プラズマ処理を４０秒〜９０秒間で行なうことを特徴とする付記１に記載の半導体記憶装置の製造方法。
【００５３】
（付記３）  前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素プラズマ処理を行なうことを特徴とする付記１または２に記載の半導体記憶装置の製造方法。
【００５４】
（付記４）  前記コンタクトホールの内壁に沿ってバリアメタルを形成前、形成中または形成後に、前記水素プラズマ処理を行なうことを特徴とする付記３に記載の半導体記憶装置の製造方法。
【００５５】
（付記５）  前記バリアメタルの膜厚が５ｎｍ以下であることを特徴とする付記４に記載の半導体記憶装置の製造方法。
【００５６】
（付記６）  前記水素プラズマ処理を３５０℃〜４５０℃で行なうことを特徴とする付記１〜５のいずれか１項に記載の半導体記憶装置の製造方法。
【００５７】
（付記７）  電荷を蓄積するための電荷蓄積膜を形成する工程と、
前記電荷蓄積膜を形成した後、前記電荷蓄積膜に対して水素アニール処理を行なって前記電荷蓄積膜に蓄積された電荷を除去する工程と
を有すること特徴とする半導体記憶装置の製造方法。
【００５８】
（付記８）  前記水素アニール処理を３０分〜９０分間で行なうことを特徴とする付記７に記載の半導体記憶装置の製造方法。
【００５９】
（付記９）  前記電荷蓄積膜を形成した後に、配線を接続するためのコンタクトホールを形成し、当該コンタクトホールを介して前記水素アニール処理を行なうことを特徴とする付記７または８に記載の半導体記憶装置の製造方法。
【００６０】
（付記１０）  前記水素アニール処理を４００℃以上で行なうことを特徴とする付記７〜９のいずれか１項に記載の半導体記憶装置の製造方法。
【００６１】
（付記１１）  前記電荷蓄積膜が窒化膜、酸化膜と窒化膜とからなる２層膜、酸化膜と窒化膜と酸化膜とからなる３層膜のいずれかであることを特徴とする付記１〜１０のいずれか１項に記載の半導体記憶装置の製造方法。
【００６２】
（付記１２）  電荷を蓄積するための電荷蓄積膜を有する半導体記憶装置であって、
配線を接続するための第１のコンタクトホールに加えて、配線の接続を行なわず、前記電荷蓄積膜に対して水素ラジカルまたは水素が拡散しやすくするための第２のコンタクトホールを設けることを特徴とする半導体記憶装置。
【００６３】
（付記１３）  前記電荷蓄積膜が窒化膜、酸化膜と窒化膜とからなる２層膜、酸化膜と窒化膜と酸化膜とからなる３層膜のいずれかであることを特徴とする付記１２に記載の半導体記憶装置。
【００６４】
【発明の効果】
本発明によれば、半導体記憶装置の閾値電圧（Ｖｔｈ）を安定化させることができ、信頼性の高い半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図２】図１に引き続き、本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図３】図２に引き続き、本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図４】図３（ｅ）におけるＳＯＮＯＳ型半導体記憶装置のコア領域の概略図である。
【図５】図４に引き続き、本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法により形成されたＳＯＮＯＳ型半導体記憶装置のコア領域の概略図である。
【図６】図５に引き続き、本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置のコア領域の製造方法を工程順に示した概略断面図である。
【図７】コア領域のＳＯＮＯＳトランジスタにおける閾値電圧（Ｖｔｈ）の特性図である。
【符号の説明】
１  半導体基板
２  Ｎウエル
３  Ｐウエル
４  ビットライン拡散層
１１  シリコン酸化膜
１２  シリコン窒化膜
１３  素子分離用のシリコン酸化膜
１４  トンネル酸化膜
１５  シリコン窒化膜（電荷蓄積膜）
１６  シリコン酸化膜
１７ａ，１７ｂ  ゲート絶縁膜
１８  多結晶シリコン膜
１９  タングステンシリサイド（ワード線）
２０，２１  ソース／ドレイン
２２，２３  エクステンション領域
２４  サイドウォール
２５  絶縁膜
２６  コンタクトホール
２６ａ  ダミーコンタクトホール
２７  チタン膜
２８  チタンナイトライド膜
２９  タングステン・プラグ
３１〜３５  レジストパターン
１００  ＯＮＯ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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