(57)【要約】【課題】接合容量を増大させることなく基板バイアス効果の大きな半導体装置を提供する。【解決手段】素子分離領域１０２、１０３上には多結晶半導体膜のソース・ドレイン領域１１４，１１５が、浅いウェル領域１０６，１０７上には単結晶半導体膜のチャネル領域１０８，１０８’が、素子分離領域に対して自己整合的に形成されている。浅いウェル領域１０６，１０７の不純物濃度はチャネル領域１０８，１０８’のそれより濃い。また、ソース・ドレイン領域１１４、１１５に形成されたゲート絶縁膜１１６の部分は、チャネル領域１０８、１０８’上に形成されたゲート絶縁膜１１６の部分よりも厚く形成されている。さらに、ゲート電極１１７と浅いウェル領域１０６，１０７を接続してＤＴＭＯＳとしている。【選択図】　図４
2004087671.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板内に形成された第２導電型のウェル領域と、
素子分離領域と、
上記素子分離領域上に形成された第１導電型のソース領域およびドレイン領域と、
上記ソース領域と上記ドレイン領域との間にあって、上記第２導電型のウェル領域上に形成された第２導電型のチャネル領域と、
上記チャネル領域、ソース領域およびドレイン領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ウェル領域中の第２導電型を与える不純物濃度は、上記チャネル領域中の第２導電型を与える不純物濃度よりも濃く、かつ、
上記ソース領域およびドレイン領域上に形成された上記ゲート絶縁膜の部分は、上記チャネル領域上に形成された上記ゲート絶縁膜の部分よりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記半導体基板内に形成された第１導電型の深いウェル領域を備え、
上記第２導電型のウェル領域は、上記第１導電型の深いウェル領域上に形成された第２導電型の浅いウェル領域であり、
上記ゲート電極と上記第２導電型の浅いウェル領域とは電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記素子分離領域は、
上記第１導電型の深いウェル領域と上記第２導電型の浅いウェル領域との接合の深さより深い深さを有する深い素子分離領域と、
上記第１導電型の深いウェル領域と上記第２導電型の浅いウェル領域との接合の深さより浅い深さを有する絶縁層である浅い素子分離領域と
からなり、
上記浅い素子分離領域は、上記ソース領域およびドレイン領域と、上記第２導電型の浅いウェル領域との間に位置することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記チャネル領域は単結晶半導体からなり、上記ソース領域およびドレイン領域は多結晶半導体からなることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記ソース領域およびドレイン領域の一部をシリサイド化したことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
上記多結晶半導体の粒径が５０ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
上記第２導電型のウェル領域中の第２導電型を与える不純物濃度は、上記チャネル領域中の第２導電型を与える不純物濃度よりも１０倍以上濃いことを特徴とする半導体装置。
【請求項８】
半導体基板に第２導電型のウェル領域および素子分離領域を、上記第２導電型のウェル領域および素子分離領域が表面に露出した状態で形成する工程と、
上記第２導電型の浅いウェル領域が露出した領域では選択的に単結晶半導体膜がエピタキシャル成長する一方、上記素子分離領域上では選択的に多結晶半導体膜が成長する条件下で、上記表面に半導体膜を堆積する工程と、
上記多結晶半導体膜中に第１導電型の不純物を導入する工程と、
上記第１導電型の不純物を拡散させてソース領域およびドレイン領域を形成する工程と、
上記単結晶半導体膜からなるチャネル領域、上記ソース領域および上記ドレイン領域上にゲート絶縁膜を熱酸化法により形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記半導体膜を表面に堆積する工程は、化学気相成長法により６５０℃以上の成長温度により上記半導体膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
上記第１導電型の不純物を拡散させて上記ソース領域およびドレイン領域を形成する工程は酸素雰囲気にて行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。より具体的には、例えば、ゲート電極とウェル領域が接続された動的閾値トランジスタ等の基板バイアス効果を利用する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ウェル領域のバイアスを変化させることにより生じる基板バイアス効果を利用した、低電圧駆動、低消費電力、かつ高速動作が可能なＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）技術として、バルク基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭＯＳ）が提案されている。
【０００３】
ここで、ＤＴＭＯＳの効果について考察する。ここでは、Ｎチャネル型ＤＴＭＯＳに関して考察するが、Ｐチャネル型ＤＴＭＯＳについても、符号が異なる以外は同様である。
【０００４】
上記ＤＴＭＯＳは、ゲート電極とウェル領域とが電気的に接続されている。そのため、ゲート電極にハイレベルの電位が与えられた時のみウェル領域のポテンシャルが上昇し、基板バイアス効果により実効的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力なＭＯＳＦＥＴが実現される。
【０００５】
ここで、ＤＴＭＯＳの基板バイアス効果について説明する。基板バイアス効果とは、ウェル領域にバイアスを印加すると、トランジスタの閾値が変化し、ドレイン電流が増減する効果のことである。基板バイアス効果の大きさをあらわす量として基板バイアス効果因子γを用いるのが便利である。以下、ＤＴＭＯＳで実現される基板バイアスとして順方向バイアスが印可される場合（ソース・ドレイン接合にとっては順方向となるバイアス）について説明する。
【０００６】
γ＝｜ΔＶｔ／Ｖｂ｜　…（１）
ここで、Ｖｂはソース領域の電位を基準として浅いウェル領域に印加された電圧であり、ΔＶｔは浅いウェル領域に電圧Ｖｂが印加されたことによる閾値のシフト量（負の値）である。ここでの閾値とは、浅いウェル領域に電圧Ｖｂが常にかかった状態での閾値であり、ウェル領域の電圧が変動するＤＴＭＯＳの実効的な閾値とは異なることに注意されたい。ＤＴＭＯＳにおいては、Ｖｂが電源電圧ＶｄｄのときのΔＶｔからγを求めることとする。
【０００７】
（１）式から、浅いウェル領域に一定の電圧Ｖｂをかけた時、γが大きいほど閾値のシフト量ΔＶｔが増加し、ドライブ電流が多く流れることが分かる。
【０００８】
ところで、閾値のシフト量ΔＶｔはゲート酸化膜から基板側に伸びる空乏層の幅Ｘｄと以下の関係を持つことが知られている。
【０００９】
ΔＶｔ∝ＴｏｘＶｄｄ／Ｘｄ　…（２）
ここで、Ｔｏｘはゲート絶縁膜厚である。したがって、（２）式から基板バイアス効果を増大するためには、ゲート絶縁膜から基板側に伸びる空乏層の幅Ｘｄを抑制するのが効果的であることが分かる。
【００１０】
ゲート絶縁膜から基板側に伸びる空乏層の幅Ｘｄを抑制することにより基板バイアス効果因子γを増大させる方法が提案されている（Ｃｈａｎｎｅｌ　Ｐｒｏｆｉｌｅ　Ｏｐｔｉｍｉｚａｔｉｏｎ　ａｎｄ　Ｄｅｖｉｃｅ　Ｄｅｓｉｇｎ　ｆｏｒ　Ｌｏｗ−Ｐｏｗｅｒ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｄｙｎａｍｉｃ　Ｔｈｒｅｓｈｏｌｄ　ＭＯＳＦＥＴ，Ｃ．Ｗａｎｎ　ｅｔ　ａｌ．，ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．，ｐ１１３，１９９６）。上記文献で示された構造について図１０を用いて説明する。図１０中、３１はＰチャネル型ＤＴＭＯＳ、３２はＮチャネル型ＤＴＭＯＳ、３０１はＰ型基板、３０２はＮ型の深いウェル領域、３０３はＮ型の浅いウェル領域、３０４はＰ型の浅いウェル領域、３０５はＮ型不純物濃度が濃い領域、３０６はＰ型不純物濃度が濃い領域、３０７はＰチャネル型ＤＴＭＯＳのチャネル領域、３０８はＮチャネル型ＤＴＭＯＳのチャネル領域、３０９はＰ＋拡散領域、３１０はＮ＋拡散領域、３１１はゲート絶縁膜、３１２はゲート電極、３１３は素子分離領域である。なお、図示していないが、各ＤＴＭＯＳにおいては、ゲート電極３１２と浅いウェル領域３０３，３０４とは夫々電気的に接続されている。
【００１１】
上記不純物濃度が濃い領域３０５，３０６で電界が急峻に減衰し、該領域３０５，３０６がグランドプレートの役割を果たすため、空乏層の伸びは該領域３０５，３０６表面近傍に留まる。したがって、上記ゲート酸化膜３１１からチャネル領域３０７，３０８側に伸びる空乏層幅Ｘｄは、チャネル領域３０７，３０８が十分に薄ければ、不純物濃度が濃い領域３０５，３０６がストッパーとなって制限される。それゆえ、（１），（２）式より基板バイアス効果因子γが大きくなる。したがって、上記動的閾値トランジスタ３１，３２の駆動電流をより大きくすることができる。
【００１２】
【非特許文献１】
シー．ワン他（Ｃ．Ｗａｎｎ　ｅｔ　ａｌ．）著，「チャネル・プロファイル・オプティマイゼーション・アンド・デバイス・デザイン・フォー・ローパワー・ハイ・パーフォーマンス・ダイナミック・スレッショルド・ＭＯＳＦＥＴ（Ｃｈａｎｎｅｌ　Ｐｒｏｆｉｌｅ　Ｏｐｔｉｍｉｚａｔｉｏｎ　ａｎｄ　Ｄｅｖｉｃｅ　Ｄｅｓｉｇｎ　ｆｏｒ　Ｌｏｗ−Ｐｏｗｅｒ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｄｙｎａｍｉｃ　Ｔｈｒｅｓｈｏｌｄ　ＭＯＳＦＥＴ）」，アイデエム・テク・ダイジェスト（ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．），１９９６年，ｐ１１３
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来技術によれば、Ｐ＋拡散領域３０９（Ｎ＋拡散領域３１０）と、Ｎ型の浅いウェル領域３０３（Ｐ型の浅いウェル領域３０４）との接合容量が大きいという問題があった。特に、Ｎ型不純物濃度が濃い領域３０５（Ｐ型不純物濃度が濃い領域３０６）とＰ＋拡散領域３０９（Ｎ＋拡散領域３１０）とが接しており、接合容量をさらに大きくしていた。このことがＤＴＭＯＳの消費電力を増加させ、動作速度を遅くする要因となっていた。
【００１４】
本発明は、上記問題を解決するべくなされたものであり、その主たる目的は、ゲート空乏層の伸びを抑制して駆動電流を大きくしたＤＴＭＯＳ等において、拡散層領域と浅いウェル領域との接合容量を低減し、より低消費電力で高速動作を可能にすることである。また、ＤＴＭＯＳには限らず、（１），（２）式に示すとおり基板バイアス効果因子γが大きくなる構造の半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、
半導体基板と、
上記半導体基板内に形成された第２導電型のウェル領域と、
素子分離領域と、
上記素子分離領域上に形成された第１導電型のソース領域およびドレイン領域と、
上記ソース領域と上記ドレイン領域との間にあって、上記第２導電型のウェル領域上に形成された第２導電型のチャネル領域と、
上記チャネル領域、ソース領域およびドレイン領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備える。
【００１６】
上記ウェル領域中の第２導電型を与える不純物濃度は、上記チャネル領域中の第２導電型を与える不純物濃度よりも濃く、かつ、上記ソース領域およびドレイン領域上に形成された上記ゲート絶縁膜の部分は、上記チャネル領域上に形成された上記ゲート絶縁膜の部分よりも厚い。
【００１７】
本明細書において、第１導電型とは、Ｐ型又はＮ型を意味する。また、第２導電型とは、第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。
【００１８】
上記構成によれば、不純物濃度が薄い上記第２導電型のチャネル領域下に不純物濃度が濃い上記第２導電型の浅いウェル領域が形成されている。そのため、上記ゲート電極から上記チャネル領域に伸びる空乏層は、上記第２導電型のウェル領域によってその幅が抑制されるので、基板バイアス効果を大きくすることができる。したがって、半導体装置（素子）の駆動電流を大きくすることができる。
【００１９】
また、上記ソース領域およびドレイン領域は上記素子分離領域上に形成されているので、上記ソース領域およびドレイン領域に纏わる接合容量を非常に小さくすることができると共に、上記ソース領域およびドレイン領域上に形成されたゲート絶縁膜の部分は、チャネル領域上に形成されたゲート絶縁膜の部分よりも厚く形成されているので、上記ゲート電極と、上記ソース領域およびドレイン領域とに纏わる容量を小さくすることができる。したがって、半導体装置を低消費電力化し、高速化することができる。
【００２０】
また、１実施の形態の半導体装置は、
上記半導体基板内に形成された第１導電型の深いウェル領域を備え、
上記第２導電型のウェル領域は、上記第１導電型の深いウェル領域上に形成された第２導電型の浅いウェル領域であり、
上記ゲート電極と上記第２導電型の浅いウェル領域とは電気的に接続されている。
【００２１】
上記構成によれば、上記ゲート電極から上記チャネル領域に伸びる空乏層は、上記第２導電型の浅いウェル領域によってその幅が抑制されるので、基板バイアス効果を大きくすることができるという上記効果が得られる上に、さらに、上記ゲート電極と上記第２導電型の浅いウェル領域とが電気的に接続されて、ＤＴＭＯＳ構造になっているため、一層大きな基板バイアス効果が得られて、駆動電流を極めて大きくすることができる。したがって、駆動電流が極めて大きくて、低消費電力で、高速化されたＤＴＭＯＳを実現することができる。
【００２２】
１実施の形態では、
上記素子分離領域は、
上記第１導電型の深いウェル領域と上記第２導電型の浅いウェル領域との接合の深さより深い深さを有する深い素子分離領域と、
上記第１導電型の深いウェル領域と上記第２導電型の浅いウェル領域との接合の深さより浅い深さを有する絶縁層である浅い素子分離領域と
からなり、
上記浅い素子分離領域は、上記ソース領域およびドレイン領域と、上記第２導電型の浅いウェル領域との間に位置する。
【００２３】
上記実施の形態によれば、上記素子分離領域は、上記第２導電型の浅いウェル領域を素子毎に分離するための上記深い素子分離領域と、上記ソース領域およびドレイン領域と、上記第２導電型の浅いウェル領域とを分離する上記絶縁層である浅い素子分離領域とからなっている。したがって、上記浅い素子分離領域である絶縁層下には上記第２導電型の浅いウェル領域が存在することとなるので、上記第２導電型の浅いウェル領域の抵抗を低減することができる。したがって、上記ゲート電極に与えられた電位が上記第２導電型の浅いウェル領域に伝達する際の遅延時間を短くすることができるので、ＤＴＭＯＳの基板バイアス効果を有効に利用することができる。
【００２４】
また、１実施の形態では、
上記チャネル領域は単結晶半導体からなり、上記ソース領域およびドレイン領域は多結晶半導体からなる。
【００２５】
上記実施の形態によれば、上記ソース領域およびドレイン領域は多結晶半導体からなるから、不純物拡散の制御が容易になる。すなわち、多結晶半導体は単結晶半導体に比べて極めて（１００倍以上）拡散係数が大きいので、不純物は上記ソース領域および上記ドレイン領域となるべき領域（多結晶半導体からなる領域）には速やかに拡散し、上記チャネル領域となるべき領域（単結晶半導体からなる領域）にはほとんど拡散しない。したがって、チャネル幅が再現性良く制御されるので半導体装置の素子毎およびロット毎のばらつきを小さくすることができる。
【００２６】
また、１実施の形態では、
上記ソース領域およびドレイン領域の一部をシリサイド化している。
【００２７】
上記実施の形態によれば、上記ソース領域およびドレイン領域の一部がシリサイド化され、低抵抗化されている。したがって、半導体装置の駆動電流を更に大きくすることができる。
【００２８】
また、１実施の形態では、
上記多結晶半導体の粒径が５０ｎｍ以下である。
【００２９】
上記実施の形態によれば、上記多結晶半導体の粒径が５０ｎｍ以下であるので、上記多結晶半導体と単結晶半導体との拡散係数の差が極めて大きくなる。したがって、ソース領域およびドレイン領域となる拡散層領域の活性化アニールの温度を８００℃以下に低温化できて、半導体装置の素子毎およびロット毎のばらつきをさらに小さくすることができる。多結晶半導体の粒径が５０ｎｍを越えると、拡散係数の差がそれ程大きくならなくて、ソース領域およびドレイン領域となる拡散層領域の活性化アニールの温度を８００℃以下に低温化することができなくなるのである。
【００３０】
また、１実施の形態では、
上記第２導電型のウェル領域中の第２導電型を与える不純物濃度は、上記チャネル領域中の第２導電型を与える不純物濃度よりも１０倍以上濃くしている。
【００３１】
上記実施の形態によれば、不純物濃度が薄い上記チャネル領域下に不純物濃度が十分（１０倍以上）濃い上記第２導電型の浅いウェル領域が形成されている。このように、上記第２導電型の浅いウェル領域の不純物濃度が濃いため、電界の減衰が急峻になって、上記ゲート電極から上記チャネル領域に伸びる空乏層の幅がより有効に抑制されるので、制御性良く基板バイアス効果を大きくすることができる。したがって、半導体装置の駆動電流を極めて大きくすることができる。
【００３２】
また、この発明の半導体装置の製造方法は、
半導体基板に第２導電型のウェル領域および素子分離領域を、上記第２導電型のウェル領域および素子分離領域が表面に露出した状態で形成する工程と、
上記第２導電型の浅いウェル領域が露出した領域では選択的に単結晶半導体膜がエピタキシャル成長する一方、上記素子分離領域上では選択的に多結晶半導体膜が成長する条件下で、上記表面に半導体膜を堆積する工程と、
上記多結晶半導体膜中に第１導電型の不純物を導入する工程と、
上記第１導電型の不純物を拡散させてソース領域およびドレイン領域を形成する工程と、
上記単結晶半導体膜からなるチャネル領域、上記ソース領域および上記ドレイン領域上にゲート絶縁膜を熱酸化法により形成する工程と
を備えることを特徴としている。
【００３３】
上記発明によれば、上記素子分離領域および不純物濃度が濃い上記第２導電型のウェル領域を形成した後に、上記チャネル領域となる半導体膜を成膜するので、チャネル領域とウェル領域との界面付近で、不純物濃度分布の急峻なプロファイルを持たせることができる。したがって、ＭＯＳトランジスタやＤＴＭＯＳ等の半導体装置に所望の閾値を与え、かつ、上記第２導電型のウェル領域により空乏層幅を制限することが容易となる。
【００３４】
また、上記発明によれば、上記第２導電型のウェル領域が露出した領域上では単結晶半導体膜を、上記素子分離領域上には多結晶半導体膜を自己整合的に形成し、上記第１導電型の不純物を上記多結晶半導体膜中に導入して拡散させることにより、上記ソース領域および上記ドレイン領域を形成している。そのため、特殊な装置、プロセスを用いることなく、上記ソース領域およびドレイン領域と、上記第２導電型のウェル領域とを接触しないようにすることができ、上記ソース領域および上記ドレイン領域に纏わる接合容量を非常に小さくすることができる。
【００３５】
更にまた、上記ゲート絶縁膜を形成する前に、上記第１導電型の不純物を拡散させて上記ソース領域およびドレイン領域を形成するため、上記ソース領域およびドレイン領域上に形成された上記ゲート絶縁膜の部分は、チャネル領域上に形成された上記ゲート絶縁膜の部分の厚さよりも厚く形成される。このため、上記ゲート電極と、上記ソース領域およびドレイン領域とに纏わる容量を小さくすることができる。
【００３６】
また、１実施の形態では、
上記半導体膜を表面に堆積する工程は、化学気相成長法により６５０℃以上の成長温度により上記半導体膜を形成する。
【００３７】
上記実施の形態によれば、制御性良く５０ｎｍ以下の上記多結晶半導体膜を形成することができる。
【００３８】
また、１実施の形態では、
上記第１導電型の不純物を拡散させて上記ソース領域および上記ドレイン領域を形成する工程は酸素雰囲気にて行う。
【００３９】
上記実施の形態によれば、酸素雰囲気中でアニールするので増速拡散現象が起こり、例えば窒素雰囲気中でのアニールと比べて多結晶シリコン膜中の不純物速度を大きくすることができる。これにより、アニール時間の短縮やアニール温度のさらなる低減が可能となる。
【００４０】
また、１実施の形態では、
上記第１導電型の不純物を拡散させて上記ソース領域およびドレイン領域を形成する工程と上記ゲート絶縁膜を熱酸化法により形成する工程とは同時に行われる。
【００４１】
上記実施の形態によれば、工程を簡略化することができる。
【００４２】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００４３】
本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００４４】
（実施の形態１）
本実施の形態１の半導体装置は、半導体基板上の活性領域上にチャネル領域を、素子分離領域上に拡散領域を、夫々自己整合的に形成することにより、拡散領域に纏わる接合容量を著しく小さくしたものである。本実施の形態１の半導体装置を、図１および図２を用いて説明する。図１は本実施の形態１の半導体装置のゲート電極長手方向に垂直な方向の断面図である。なお、図１においては、層間絶縁膜および上部配線を省略している。図２は、図１のＮチャネル型ＭＯＳトランジスタ１１のゲート電極１１７端を拡大した図で、ゲート電極１１７と、ソース領域１１４およびドレイン領域１１４とのオーバーラップ容量を詳細に説明するものである。
【００４５】
まず、図１により本実施の形態１の半導体装置の構成を説明する。
【００４６】
シリコン半導体基板１０１内には、Ｎ型の深いウェル領域１０４およびＰ型の深いウェル領域１０５が形成されている。上記Ｎ型の深いウェル領域１０４上には、Ｎ型の深いウェル領域１０４よりも濃度の濃いＮ型の浅いウェル領域１０７が形成されている。また、上記Ｐ型の深いウェル領域１０５上には、Ｐ型の深いウェル領域１０５よりも濃度の濃いＰ型の浅いウェル領域１０６が形成されている。上記浅いウェル領域１０６，１０７は、絶縁層の一例としてのシリコン酸化膜からなる素子分離領域１０３により素子毎に電気的に分離されている。Ｐ型の浅いウェル領域１０６とＮ型の浅いウェル領域１０７とが直接接続されることは、リーク電流および容量の増大という問題を引き起こすため避けるべきで、浅いウェル領域１０６，１０７の深さは素子分離領域１０３の深さよりも浅いのが好ましい。もっとも、素子間の距離に十分余裕がある場合は、浅いウェル領域１０６，１０７の深さは両者が直接接続されない限り、素子分離領域１０３より深くても構わない。
【００４７】
上記Ｐ型の浅いウェル領域１０６の上面および素子分離領域１０３の上面の一部は半導体薄膜で覆われている。上記半導体薄膜は、Ｐ型の浅いウェル領域１０６上ではＰ型不純物を含む単結晶半導体薄膜のチャネル領域１０８となり、素子分離領域１０３上では多結晶半導体薄膜のＮ＋拡散層領域１１４となっている。チャネル領域１０８上およびＰ型の浅いウェル領域１０６上にはゲート絶縁膜１１６を介してゲート電極１１７が形成されている。
【００４８】
一方、上記Ｎ型の浅いウェル領域１０７の上面および素子分離領域１０３の上面の一部は半導体薄膜で覆われている。上記半導体薄膜は、Ｎ型の浅いウェル領域１０７上ではＮ型不純物を含む単結晶半導体薄膜のチャネル領域１０８’となり、素子分離領域１０３上では多結晶半導体薄膜のＰ＋拡散層領域１１５となっている。チャネル領域１０８’上およびＮ型の浅いウェル領域１０７上にはゲート絶縁膜１１６を介してゲート電極１１７が形成されている。
【００４９】
上記単結晶半導体薄膜のチャネル領域１０８，１０８’は、浅いウェル領域１０６，１０７の上面よりも少し幅が広がって、一部が素子分離領域１０３の上に在る。
【００５０】
本半導体薄膜は、一般的なシリコンが用いられるが、ゲルマニウムやシリコンゲルマニウム（ＳｉＧｅ）、またはこれらからなる積層膜でも良い。
【００５１】
上記ゲート絶縁膜１１６は、チャネル領域１０８，１０８’上に形成された部分１１６ａの膜厚よりも拡散層領域１１４，１１５上に形成された部分１１６ｂの膜厚のほうが２〜５倍厚い。
【００５２】
したがって、上記ゲート電極１１７と拡散層領域（ソース・ドレイン領域）１１４，１１５とのオーバーラップ容量を小さくすることができる。図２を用いてこれを説明する。上記ゲート電極１１７はチャネル幅のバラツキによる素子特性のバラツキを抑制するためにチャネル領域１０８に対してデザインマージン（ＤＭ：素子分離に対するゲート電極の位置決め合わせ寸法）を持ってオーバーラップするように形成する必要がある。そのため、上記ゲート電極１１７は素子分離領域１０３（またはソース・ドレイン領域１１４）に対して自己整合的に形成できないため、ゲート電極１１７とソース・ドレイン領域１１４との間のオーバーラップ容量の増大が懸念される。しかしながら、本実施の形態１においては、図１，２に示すように、拡散層領域１１４，１１５上には、チャネル領域１０８，１０８’上のゲート絶縁膜（シリコン酸化膜）１１６の部分１１６ａに対して２〜５倍の膜厚のゲート絶縁膜１１６の部分１１６ｂが形成されるため、ゲート電極１１７とソース・ドレイン領域１１４，１１５との間のオーバーラップ容量を小さくすることができる。
【００５３】
上記チャネル領域１０８，１０８’の不純物濃度は、ＭＯＳトランジスタ１１，１２が所望の閾値を持つように決定すればよい。上記チャネル領域１０８，１０８’の最上層部には、ＭＯＳトランジスタ１１，１２がオン状態の時にはチャネル（反転層）が形成される。また、チャネル領域１０８，１０８’の厚さは、ＭＯＳトランジスタ１１，１２がオフ状態の時であっても完全に空乏化するように、チャネルが均一濃度の時の最大空乏層幅より小さく決定するのが好ましい。この場合、ＭＯＳトランジスタ１１，１２の基板バイアス効果を十分に引き出すことができる。具体的には、ＭＯＳトランジスタ１１，１２がオフ状態にあるとき、ゲート絶縁膜１１６側からチャネル領域１０８，１０８’中に伸びる空乏層の幅は、例えば、チャネル領域１０８，１０８’の不純物濃度が均一で１×１０１７ｃｍ−３のときの最大空乏層幅は約１００ｎｍである。したがって、チャネル領域１０８，１０８’の厚さは１００ｎｍ以下であることが好ましい。チャネル領域１０８，１０８’の厚さと駆動電流との関係については実施の形態２において詳しく説明する。
【００５４】
上記不純物濃度が濃い浅いウェル領域１０６，１０７で電界が急峻に減衰し、該ウェル領域１０６，１０７がグランドプレートの役割を果たすため、空乏層の伸びは該ウェル領域１０６，１０７表面近傍に留まる。したがって、上記浅いウェル領域１０６，１０７の濃度が濃いほど電界の減衰が急峻になり、より有効にチャネル領域１０８，１０８’から伸びる空乏層の伸びを抑制することができる。上記浅いウェル領域１０６，１０７の不純物濃度は、例えば、チャネル領域１０８，１０８’より１０倍以上濃い１０１８ｃｍ−３〜１０２０ｃｍ−３とすることで、この空乏層の伸びを抑制する効果が大きくなるのでより望ましい。このように、上記ゲート電極１１７からチャネル領域１０８，１０８’に伸びる空乏層は、浅いウェル領域１０６，１０７によってその幅が抑制されるので、式（２）により、基板バイアス効果因子γを大きくすることができるのである。なお、上記チャネル領域１０８，１０８’と浅いウェル領域１０６，１０７との境界ではできるだけ急峻な不純物プロファイルを持つことが好ましい。なぜなら、プロファイルが緩慢に変化すると空乏層の伸びを阻止する能力が低下するからである。
【００５５】
本実施の形態１の半導体装置は、チャネル領の不純物濃度が均一な従来の素子と比較して、ソース・ドレイン領域１１４，１１５間の電界強度に対して半導体基板表面とは垂直な方向の電界強度が大きいため、短チャネル効果を抑制する効果がある。
【００５６】
ところで、図１から明らかなように、上記拡散層領域１１４，１１５は、チャネル領域１０８，１０８’とごく小さな面積の接合を持つのみであり、浅いウェル領域１０６，１０７とは接合を持たない。また、多結晶半導体の粒径が５０ｎｍ以下で、多結晶半導体の拡散係数を単結晶半導体のそれに比べて極めて大きくすることができるので、不純物は上記ソース・ドレイン領域（ソース領域およびドレイン領域）１１４，１１５となるべき領域（多結晶半導体からなる領域）には速やかに拡散し、上記チャネル領域１０８，１０８’となるべき領域（単結晶半導体からなる領域）にはほとんど拡散しない。また、上記拡散層領域（ソース・ドレイン領域）１１４，１１５は素子分離領域１０３上に、かつ、その素子分離領域１０３に対して自己整合的に形成されている。したがって、上記拡散層領域１１４，１１５に纏わる接合容量を非常に小さくすることができると共に、チャネル幅が再現性良く制御されるので半導体装置の素子毎およびロット毎のばらつきを小さくすることができる。
【００５７】
なお、本実施の形態１の半導体装置の製造手順は、後述する実施の形態２の半導体装置の製造手順に対して、後述する深い素子分離領域１０２が存在しないこと、浅いウェル領域１０６，１０７の形成領域が異なること、および、ゲート電極１１７と浅いウェル領域１０６，１０７とが接続されていないこと以外は同じなので、ここでは省略する。
【００５８】
（実施の形態２）
本実施の形態２の半導体装置は、実施の形態１の半導体装置において、ゲート電極と浅いウェル領域が接続されたＤＴＭＯＳにして基板バイアス効果を一層高めて、より大きな駆動力を得るものである。本実施の形態２の半導体装置を、図３〜図８を用いて説明する。図３は本実施の形態２の半導体装置の平面図であり、図４は図３の切断面線Ａ−Ａ’からみた断面図であり、図５は図３の切断面線Ｂ−Ｂ’からみた断面図である。なお、図３〜図５においては、層間絶縁膜および上部配線を省略している。図６および図７は、本実施の形態２の半導体装置を製造する手順を説明するものである。図８は、チャネル領域の厚さと駆動電流との関係を説明するものである。
【００５９】
まず、図３〜図５により本実施の形態２の半導体装置の構成を説明する。
【００６０】
図４に示すように、半導体基板１０１内には、Ｎ型の深いウェル領域１０４およびＰ型の深いウェル領域１０５が形成されている。このＮ型の深いウェル領域１０４上には、Ｐ型の浅いウェル領域１０６が形成されている。上記Ｐ型の深いウェル領域１０５上には、Ｎ型の浅いウェル領域１０７が形成されている。上記浅いウェル領域１０６，１０７は、絶縁層の一例としてのシリコン酸化膜からなる深い素子分離領域１０２により素子毎に電気的に分離されている。
【００６１】
上記Ｐ型の浅いウェル領域１０６内には、絶縁層の一例としてのシリコン酸化膜からなる浅い素子分離領域１０３が形成されている。図３，４に示すように、上記Ｐ型の浅いウェル領域１０６の上面および素子分離領域１０２，１０３の上面の一部は半導体薄膜で覆われている。上記半導体薄膜は、Ｐ型の浅いウェル領域１０６上ではＰ型不純物を含む単結晶半導体薄膜からなるチャネル領域１０８となり、素子分離領域１０２，１０３上では多結晶半導体薄膜からなるＮ＋拡散層領域１１４となっている。上記拡散層領域１１４とＰ型の浅いウェル領域１０６との間に上記浅い素子分離領域１０３が位置している。上記チャネル領域１０８上およびＰ型の浅いウェル領域１０６上にはゲート絶縁膜１１６を介してゲート電極１１７が形成されている。図３，５に示すように、ゲート電極１１７の一部は除去されてＰ型の浅いウェル領域１０６が露出し（図３中の領域１３１を参照）、Ｐ型の浅いウェル領域１０６が露出した領域にはＰ＋拡散層１３２（図５参照）が形成されている。図示しないが、ゲート電極１１７とＰ＋拡散層１３２にまたがってコンタクトが形成されており、ゲート電極１１７とＰ型の浅いウェル領域１０６とがオーミック接続されている。かくして、Ｎチャネル型ＤＴＭＯＳ２１が構成されている。
【００６２】
一方、上記Ｎ型の浅いウェル領域１０７内には、絶縁層の一例としてのシリコン酸化膜からなる浅い素子分離領域１０３が形成されている。上記Ｎ型の浅いウェル領域１０７の上面および素子分離領域１０２，１０３の上面の一部は半導体薄膜で覆われている。上記半導体薄膜は、Ｎ型の浅いウェル領域１０７上ではＮ型不純物を含む単結晶半導体薄膜からなるチャネル領域１０８’となり、素子分離領域１０２，１０３上では多結晶半導体薄膜からなるＰ＋拡散層領域１１５となっている。上記拡散層領域１１５とＮ型の浅いウェル領域１０７との間に上記浅い素子分離領域１０３が位置している。上記チャネル領域１０８’上およびＮ型の浅いウェル領域１０７上にはゲート絶縁膜１１６を介してゲート電極１１７が形成されている。図示しないが、ゲート電極１１７の一部は除去されてＮ型の浅いウェル領域１０７が露出し（図３中の領域１３１を参照）、Ｎ型の浅いウェル領域１０７が露出した領域にはＮ＋拡散層が形成されている。図示しないが、ゲート電極１１７とＮ＋拡散層にまたがってコンタクトが形成されており、ゲート電極１１７とＮ型の浅いウェル領域１０７とがオーミック接続されている。かくして、Ｐチャネル型ＤＴＭＯＳ２２が構成されている。
【００６３】
上記浅いウェル領域１０６，１０７の不純物濃度は、実施の形態１の半導体装置と同様に、ゲート電極１１７からチャネル領域１０８，１０８に伸びる空乏層の幅を抑制して、基板バイアス効果因子γを大きくするために、チャネル領域１０８，１０８’の不純物濃度に比べて濃く形成されている。また、図示していないが、上記浅いウェル領域１０６，１０７と深いウェル領域１０４，１０５とに纏わる容量を低減するために、両者の間に浅いウェル領域１０６，１０７よりも不純物濃度が薄い浅いウェル領域と同じ導電型のウェル領域を形成しても良い。
【００６４】
本半導体薄膜には、シリコンが用いられているが、ゲルマニウムやシリコンゲルマニウム（ＳｉＧｅ）、またはこれらからなる積層膜を用いても良い。
【００６５】
素子分離領域は、深い素子分離領域１０２のみの単一の深さを持っていてもよいが、上述のように、深い素子分離領域１０２と浅い素子分離領域１０３とからなることが望ましい。上記浅い素子分離領域１０３を併用することにより、上記浅い素子分離領域１０３下に浅いウェル領域１０６，１０７が存することとなる。そのため、上記浅い素子分離領域１０３下の浅いウェル領域１０６，１０７の抵抗を低減することができる。上記ゲート電極１１７に印加された電位が浅いウェル１０６，１０７に伝達される際、浅いウェル領域１０６，１０７の抵抗と浅いウェル領域１０６，１０７に纏わる接合容量の積で表される遅延が発生し、この遅延が素子のスイッチング時間と比べて無視できない時は、基板バイアス効果が有効に得られない。
【００６６】
したがって、上記浅い素子分離領域１０３を併用すれば上記遅延が短くなり、ＤＴＭＯＳの基板バイアス効果を有効に利用することができる。
【００６７】
また、上記浅い素子分離領域１０３は、ソース・ドレイン領域つまり拡散層領域１１４，１１５と浅いウェル領域１０６，１０７との接触を防止する目的で形成されているので、これらを分離可能な絶縁層であれば良い。したがって、図示はしていないが、本実施の形態２の後述する製造方法には限るものではなく、例えば、シリコン膜を浅いウェル領域全面に形成した後、チャネル領域になる領域のシリコン酸化膜のみを除去して形成しても良い。また、その膜厚は、ソース・ドレイン領域への不純物注入時にその不純物が絶縁層を突き抜けて浅いウェル領域にドープされない膜厚に設定されれば良い。
【００６８】
上記チャネル領域１０８，１０８’の不純物濃度は、ＤＴＭＯＳ２１，２２が所望の閾値を持つように決定すればよい。上記チャネル領域１０８，１０８’の最上層部には、ＤＴＭＯＳ２１，２２がオン状態のときにはチャネル（反転層）が形成される。また、上記チャネル領域１０８，１０８’の厚さは、ＤＴＭＯＳ２１，２２がオフ状態のときであっても完全に空乏化するように、チャネル領域１０８，１０８’が均一濃度のときの最大空乏層幅より小さく決定するのが好ましい。この場合、ＤＴＭＯＳ２１，２２の基板バイアス効果を十分に引き出すことができる。具体的には、ＤＴＭＯＳ２１，２２がオフ状態にあるとき、ゲート絶縁膜１１６側からチャネル領域１０８，１０８’中に伸びる空乏層の幅は、例えば、チャネル領域１０８，１０８’の不純物濃度が均一で１×１０１７ｃｍ−３のときの最大空乏層幅は約１００ｎｍである。したがって、チャネル領域１０８，１０８’の厚さは１００ｎｍ以下であることが好ましい。
【００６９】
さらに、上記チャネル領域１０８，１０８’の厚さと駆動電流との関係について、より詳しく説明する。図８は、本発明によるＤＴＭＯＳのオフリーク電流Ｉｏｆｆが１×１０−１１Ａ／μｍのときの駆動電流（μＡ／μｍ）と、チャネル領域１０８，１０８’の厚さＤ（ｎｍ）との関係を示している。実効チャネル長Ｌｅｆｆは、２００ｎｍ、ゲート酸化膜厚Ｔｏｘは２ｎｍである。従来構造のＤＴＭＯＳの駆動電流も合わせて点線で示している。本実施の形態２によるＤＴＭＯＳは従来のＤＴＭＯＳと比べて大きな駆動電流を実現することができる。また、Ｄ＝１２ｎｍのとき駆動電流は極大値を示し最適な膜厚であることがわかる。以上のように、本実施の形態２によるＤＴＭＯＳは最大で約８０％の駆動力の向上が実現できる。ここで、この結果は、Ｉｏｆｆが１×１０−１１Ａ／μｍになる様に閾値電圧を設定したＬｅｆｆ＝２００ｎｍにおける一例であって、Ｌｅｆｆ、Ｔｏｘ、チャネル濃度、閾値電圧により最適なＤの値も変化する。
【００７０】
本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様に、チャネル濃度が均一な従来構造の素子と比較して、ソース・ドレイン間の電界強度に対して半導体基板表面とは垂直な方向の電界強度が大きいため、短チャネル効果を抑制する効果がある。また、ＤＴＭＯＳ２１，２２においては、ゲート電極１１７の電位（順方向バイアス）がチャネル領域１０８，１０８’からウェル領域１０６，１０７に伝わって、ドレイン１１４，１１５から伸びる空乏層の幅を小さくできるので、実施の形態１と比して、より一層、基板バイアス効果を大きくできると共に短チャネル効果を抑制する効果がある。
【００７１】
次に、本実施の形態２の半導体装置を製造する手順を、図６および図７を用いて説明する。図６および図７は、作成途中の素子の断面図で、図３の切断面線Ａ−Ａ’からみた断面に相当する。
【００７２】
まず、図６（ａ）に示すように、半導体基板１０１中に公知の方法で素子分離領域１０２，１０３、深いウェル領域１０４，１０５、および、浅いウェル領域１０６，１０７を形成する。このとき、上記浅いウェル領域１０６，１０７の露出した表面付近の不純物濃度はチャネル領域と比較して十分濃くしておく（例えば、チャネル領域の不純物濃度が１０１７ｃｍ−３の場合、上記露出した表面付近の不純物濃度は１０倍以上の１０１８ｃｍ−３〜１０２０ｃｍ−３にしておく。）。
【００７３】
次に、図６（ｂ）に示すように、活性領域である浅いウェル領域１０６，１０７が露出した領域上には単結晶半導体膜１０８，１０８’をエピタキシャル成長させ、素子分離領域１０２，１０３上には多結晶半導体膜１０９を堆積させる。上記浅いウェル領域１０６，１０７が露出した活性領域上の単結晶半導体膜１０８，１０８’は、エピタキシャル成長しているため、図６（ｂ）に示すように、上記活性領域よりも広がって、一部が浅い素子分離領域１０３上に在る。例として、シリコン基板を用いてシリコン膜を形成する場合には、ＨＦ（弗化水素）処理により活性領域の表面を清浄化した後、ＬＰＣＶＤ（減圧化学的気相成長）法により、例えば、５８０〜７００℃（より好ましくは６５０〜７００℃）、Ｓｉ２Ｈ６もしくはＳｉＨ４ガスが２０〜１００Ｐａの条件でシリコン膜を堆積すれば、上記活性領域上にはシリコン単結晶膜１０８，１０８’を、素子分離領域１０２，１０３上には多結晶シリコン膜１０９を自己整合的に形成することができる。６５０℃以上の成長温度により形成した場合、制御性良く粒径が５０ｎｍ以下の多結晶半導体膜１０９を形成することができる。したがって、後の工程であるソース・ドレイン領域すなわち拡散層領域の不純物活性化およびチャネル領域１０８，１０８’付近までの拡散のためのアニール温度を８００℃以下に低温化することができるので、不純物濃度の濃い浅いウェル領域１０６，１０７からチャネル領域１０８，１０８’へのオートドーピングを抑制して界面を急峻に保つことができる。
【００７４】
次に、図６（ｃ）に示すように、単結晶半導体膜１０８，１０８’および多結晶半導体膜１０９の一部をエッチングにより除去し、パターン加工する。次に、Ｐチャネル型ＤＴＭＯＳおよびＮチャネル型ＤＴＭＯＳのチャネル領域１０８’，１０８はレジスト１１０により覆い、Ｎチャネル型ＤＴＭＯＳのソース・ドレイン領域となる領域１０９にＮ型の不純物１１１（ＰやＡｓなど）を２×１０１５〜１×１０１６ｃｍ−２注入する。
【００７５】
次に、図７（ａ）に示すように、レジスト１１０を除去後、図６（ｃ）と同様にして、Ｎチャネル型ＤＴＭＯＳおよびＰチャネル型ＤＴＭＯＳのチャネル領域１０８，１０８’はレジスト１１２により覆い、Ｐチャネル型ＤＴＭＯＳのソース・ドレイン領域となる領域１０９にＰ型の不純物１１３（Ｂ（ボロン）やＢＦ３など）を２×１０１５〜１×１０１６ｃｍ−２注入する。
【００７６】
このとき、上記単結晶半導体膜１０８，１０８’および多結晶半導体膜１０９の一部をエッチングによりパターン加工した後に、５〜２０ｎｍのシリコン酸化膜を形成して、注入時のスクリーン酸化膜として使用しても良い。また、チャネル領域１０８，１０８’上のレジストは、チャネル領域１０８，１０８’に不純物が直接注入されないようにチャネル領域１０８，１０８’に対してデザインマージン（ＤＭ）ほど余裕を持たせてチャネル領域１０８，１０８’を完全に覆うように形成されている。
【００７７】
次に、図７（ｂ）に示すように、上記レジスト１１２を除去後、アニール処理を施すことにより、Ｎチャネル型ＤＴＭＯＳにはＮ＋拡散層領域１１４が、Ｐチャネル型ＤＴＭＯＳにはＰ＋拡散層領域１１５がそれぞれ形成される。アニール処理は、例えば、７００〜８００℃の温度が好ましい。不純物はチャネル領域１０８，１０８’に直接注入されるのを防ぐために、チャネル領域１０８，１０８’からデザインマージンほど離れた位置に注入されるが、多結晶半導体膜１０９は拡散係数が非常に大きいため、本アニール処理により不純物は速やかに拡散する。一方、単結晶半導体膜１０８，１０８’中では不純物はゆっくりと拡散する。このため、アニール条件を適切に定めることにより、不純物が多結晶半導体膜１０９から単結晶半導体膜１０８，１０８’中にわずかに染み出した状態にすることができる。したがって、素子分離領域１０２，１０３に対して拡散層領域１１４，１１５つまりソース・ドレイン領域１１４，１１５を自己整合的に形成することができると共に、チャネル幅が再現性良く制御されるので半導体装置の素子毎およびロット毎のばらつきを小さくすることができる。また、上記拡散層領域１１４，１１５と浅いウェル領域１０６，１０７とをほとんど接触しないようにすることができるので、接合容量を小さくすることができる。ここで、本アニール処理は、酸素雰囲気中で行っても良い。酸素雰囲気中でアニールすると増速拡散現象により、例えば窒素雰囲気中と比べて多結晶シリコン膜１０９中の不純物拡散速度を大きくすることができる。これにより、アニール時間の短縮やアニール温度のさらなる低減が可能となる。また、この後に形成するゲート絶縁膜１１６を熱酸化法によるシリコン酸化膜で形成した場合、このシリコン酸化膜１１６の形成工程は、ソース・ドレイン領域つまり拡散層領域１１４，１１５の活性化のためのアニール工程と兼ねることができるので工程を簡略化することができる。
【００７８】
次に、図７（ｃ）に示すように、ゲート絶縁膜１１６ａ、１１６ｂおよびゲート電極１１７を形成する。ゲート絶縁膜は熱酸化法を用いてシリコン酸化膜を形成することにより得られる。そうすると、チャネル領域１０８、１０８’上にはゲート酸化膜１１６ａが、ソース、ドレイン拡散層上にはチャネル領域１０８、１０８’上に形成されるゲート酸化膜１１６ａよりも膜厚が２〜５倍程厚いゲート酸化膜１１６ｂがそれぞれ形成される。これは、不純物が高濃度にドープされたソース、ドレイン拡散層１１４、１１５のような領域上の熱酸化膜の成長速度は、不純物が低濃度しかドープされていないチャネル領域１０８、１０８’のような領域上よりも大きいからである。このように、ゲート酸化工程の前に不純物が高濃度にドープされたソース、ドレイン拡散層１１４、１１５を形成しているので、ソース、ドレイン拡散層領域１１４、１１５上にチャネル領域１０８、１０８’上よりも厚いゲート酸化膜を形成することができる。したがって、ゲート電極とソース、ドレイン電極とに纏わる容量を低減することができる。また、これを新たなプロセスステップを追加することなく、ゲート酸化工程のみで行うことができるので、生産コストを低減することができる。なお、図示していないが、ゲート電極１１７の一部（図３の領域１３１）が除去されてゲート電極１１７と浅いウェル領域１０６，１０７とを接続する領域が形成される。
【００７９】
その後、公知の方法で上部配線等を形成して半導体装置が完成する。
【００８０】
上記製造手順によれば、不純物濃度が濃い浅いウェル領域１０６，１０７を形成した後に、チャネル領域１０８，１０８’となる半導体膜を成膜するので、浅いウェル領域１０６，１０７とチャネル領域１０８，１０８’との界面付近で不純物濃度分布の急峻なプロファイルを持たせることができる。したがって、ＤＴＭＯＳに所望の閾値を与え、かつ、浅いウェル領域１０６，１０７により空乏層幅を制限することが容易にできる。
【００８１】
また、上記製造手順によれば、実施の形態２の半導体装置の拡散層領域（ソース・ドレイン領域）１１４，１１５を自己整合的に形成することができる。すなわち、活性領域上では単結晶半導体膜１０８，１０８’を、素子分離領域１０２，１０３上には多結晶半導体膜１０９を自己整合的に形成し、その多結晶半導体膜１０９中に不純物を導入して拡散させることにより、拡散層領域１１４，１１５を形成している。そのため、上記拡散層領域１１４，１１５と浅いウェル領域１０６，１０７とはほとんど接触しないので、拡散層領域１１４，１１５に纏わる接合容量を非常に小さくすることができる。また、特殊なプロセス装置を用いること無く、所望の構造の半導体装置を得ることができる。
【００８２】
（実施の形態３）
本実施の形態３の半導体装置は、本実施の形態２の半導体装置において、拡散層領域の一部およびゲート電極の上部をシリサイド化して抵抗を低減したものである。図９は、本実施の形態３の半導体装置の断面図である。
【００８３】
図９中、既出の符号は、図４に示す実施の形態２で説明した構成部と同一構成部を指すので、詳しい説明は省略する。
【００８４】
ゲート電極１１７の側壁にはゲート側壁絶縁膜１１８が形成されている。また、拡散層領域１１４，１１５のうち、ゲート側壁絶縁膜１１８で覆われていない部分はシリサイド化されると共に、ゲート電極１１７の上部もシリサイド化されて、それぞれ高融点のシリサイド層１１９が形成されている。上記ゲート側壁絶縁膜１１８は、ゲート電極１１７と拡散層領域１１４，１１５との短絡を防止する機能と、シリサイド層１１９が拡散層領域１１４，１１５とチャネル領域１０８，１０８’との接合に達するのを防止する機能とを持つ。
【００８５】
本実施の形態３の半導体装置においては、拡散層領域１１４，１１５の一部およびゲート電極１１７の上部がシリサイド化されているので、これらの抵抗を低減することができる。特に、拡散層領域１１４，１１５は薄膜であり、もともと抵抗が大きいのでシリサイド化による低抵抗化の効果は大きい。したがって、ＤＴＭＯＳの駆動電流を更に大きくすることができる。
【００８６】
なお、図示しないが、本実施の形態３の半導体装置のゲート側壁絶縁膜１１８およびシリサイド層１１９を用いる構成は、実施の形態１の半導体装置にも適用可能である。
【００８７】
【発明の効果】
以上より明らかなように、この発明の半導体装置によれば、不純物濃度が薄い第２導電型のチャネル領域下に、不純物濃度が濃い第２導電型の浅いウェル領域を形成して、ゲート電極から上記チャネル領域に伸びる空乏層を、上記第２導電型のウェル領域によってその幅を抑制するので、基板バイアス効果を大きくして、半導体装置の駆動電流を大きくすることができる。
【００８８】
また、ソース領域およびドレイン領域を、素子分離領域上に形成しているので、上記ソース領域およびドレイン領域に纏わる接合容量を非常に小さくすることができると共に、上記ソース領域およびドレイン領域上に形成されたゲート絶縁膜の部分は、チャネル領域上に形成されたゲート絶縁膜の部分よりも厚く形成されているので、上記ゲート電極と、上記ソース領域およびドレイン領域とに纏わる容量を小さくすることができる。したがって、半導体装置を低消費電力化し、高速化することができる。
【００８９】
また、１実施の形態の半導体装置は、上記ゲート電極と上記第２導電型の浅いウェル領域とを電気的に接続して、ＤＴＭＯＳ構造にしているため、一層大きな基板バイアス効果を得ることができて、駆動電流を更に大きくすることができて、低消費電力で、高速化されたＤＴＭＯＳを実現することができる。
【００９０】
また、この発明の半導体装置の製造方法によれば、素子分離領域および不純物濃度が濃い第２導電型のウェル領域を形成した後に、チャネル領域となる半導体膜を成膜するので、上記チャネル領域と浅いウェル領域との界面付近で、不純物濃度分布の急峻なプロファイルを持たせることができる。したがって、ＭＯＳトランジスタやＤＴＭＯＳ等の半導体装置に所望の閾値を与え、かつ、上記第２導電型のウェル領域により空乏層幅を制限することが容易となる。
【００９１】
また、上記第２導電型のウェル領域が露出した領域上では単結晶半導体膜を、上記素子分離領域上には多結晶半導体膜を自己整合的に形成し、上記第１導電型の不純物を上記多結晶半導体膜中に導入して拡散させることにより、ソース領域およびドレイン領域を形成しているので、特殊な装置、プロセスを用いることなく、上記ソース領域およびドレイン領域と、上記第２導電型の浅いウェル領域とを接触しないようにすることができ、上記ソース領域およびドレイン領域に纏わる接合容量を非常に小さくすることができる。
【００９２】
更にまた、上記ゲート絶縁膜を形成する前に、第１導電型の不純物を拡散させて上記ソース領域およびドレイン領域を形成するため、上記ソース領域およびドレイン領域上に形成された上記ゲート絶縁膜の部分は、チャネル領域上に形成された上記ゲート絶縁膜の部分の厚さよりも厚く形成して、上記ゲート電極と、上記ソース領域およびドレイン領域とに纏わる容量を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の断面図である。
【図２】本発明のゲート電極と、ソース領域およびドレイン領域とのオーバーラップ容量を詳細に説明する図である。
【図３】本発明の実施の形態２の半導体装置の平面図である。
【図４】図３の切断面線Ａ−Ａ’からみた断面図である。
【図５】図３の切断面線Ｂ−Ｂ’からみた断面図である。
【図６】図６（ａ）、（ｂ）、（ｃ）は本発明の実施の形態２の半導体装置の製造手順を説明する図である。
【図７】図７（ａ）、（ｂ）、（ｃ）は本発明の実施の形態２の半導体装置の製造手順を説明する図である。
【図８】本発明の実施の形態２の半導体装置における駆動電流とチャネル厚さの関係を説明する図である。
【図９】本発明の実施の形態３の半導体装置の断面図である。
【図１０】従来の半導体装置の断面図である。
【符号の説明】
１０１　半導体基板
１０２、１０３　素子分離領域
１０４　Ｎ型の深いウェル領域
１０５　Ｐ型の深いウェル領域
１０６　Ｐ型の浅いウェル領域
１０７　Ｎ型の浅いウェル領域
１０８、１０８’　単結晶半導体膜
１０９　多結晶半導体膜
１１０、１１２　レジスト
１１１　Ｎ型不純物
１１３　Ｐ型不純物
１１４　Ｎ＋拡散層領域
１１５、１３２　Ｐ＋拡散層領域
１１６　ゲート絶縁膜
１１７　ゲート電極
１１８　ゲート側壁絶縁膜
１１９　シリサイド層
１３１　Ｐ型の浅いウェルが露出している領域
１１　Ｎチャネル型ＭＯＳ
１２　Ｐチャネル型ＭＯＳ
２１　Ｎチャネル型ＤＴＭＯＳ
２２　Ｐチャネル型ＤＴＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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