(57)【要約】【課題】ＤＡ変換回路の後段のバッファを省くと、所望の電位を書き込むには基準電圧線を低インピーダンス化する必要があり、なるべく太く配線する必要があるため、額縁の大半を基準電圧線のレイアウトで占めることになる。【解決手段】基準電圧選択型ＤＡ変換回路１３４を用いた駆動回路一体型液晶表示装置において、当該ＤＡ変換回路１３４の後段のバッファを省略して画素部１２の信号線２５−１〜２５−ｘに対して直接表示信号を書き込むようにすることによって低消費電力化を図り、さらに画素部１２を挟んで垂直駆動回路１４と反対側の額縁に基準電圧発生回路１８を配置するとともに、インターフェース回路１５およびタイミング発生回路１７を垂直駆動回路１４側に配置したことで、バッファの省略に伴って基準電圧線３１−１〜３１−６４のレイアウト面積が増大しても、表示パネルの額縁が大きくなるのを最小限に抑える。【選択図】        図１
2004226435.tif 000002
【特許請求の範囲】
【請求項１】
画素が行列状に配置されてなる画素部と、
前記画素部の各画素を行単位で選択する垂直駆動回路と、
複数の基準電圧を発生する基準電圧発生回路と、
前記複数の基準電圧の中からデジタル表示データに対応した基準電圧を選択するＤＡ変換回路を含み、当該ＤＡ変換回路で選択した基準電圧を前記垂直駆動回路によって選択された行の各画素に対してアナログ表示信号として供給する水平駆動回路と、
前記透明絶縁基板の外部から入力される信号のレベル変換を行うインターフェース回路と、
前記インターフェース回路でレベル変換された信号に基づいて各種のタイミング信号を発生して各回路部に与えるタイミング発生回路とを備え、
前記垂直駆動回路、前記基準電圧発生回路および前記水平駆動回路が前記画素部と共に同じ透明絶縁基板上に形成されるとともに、前記垂直駆動回路と前記基準電圧発生回路とが前記画素部を挟んで反対側に配置され、かつ前記インターフェース回路および前記タイミング発生回路が前記垂直駆動回路側に配置されたことを特徴とする表示装置。
【請求項２】
前記画素部、前記垂直駆動回路、前記基準電圧発生回路、前記水平駆動回路、前記インターフェース回路および前記タイミング発生回路が、前記透明絶縁基板上に低温ポリシリコンあるいは連続粒界結晶シリコンを用いて形成されていることを特徴とする請求項１記載の表示装置。
【請求項３】
前記画素の表示素子が液晶セルであることを特徴とする請求項１記載の表示装置。
【請求項４】
画素が行列状に配置されてなる画素部と、
前記画素部の各画素を行単位で選択する垂直駆動回路と、
複数の基準電圧を発生する基準電圧発生回路と、
前記複数の基準電圧の中からデジタル表示データに対応した基準電圧を選択するＤＡ変換回路を含み、当該ＤＡ変換回路で選択した基準電圧を前記垂直駆動回路によって選択された行の各画素に対してアナログ表示信号として供給する水平駆動回路と、
前記透明絶縁基板の外部から入力される信号のレベル変換を行うインターフェース回路と、
前記インターフェース回路でレベル変換された信号に基づいて各種のタイミング信号を発生して各回路部に与えるタイミング発生回路とを備え、
前記垂直駆動回路、前記基準電圧発生回路および前記水平駆動回路が前記画素部と共に同じ透明絶縁基板上に形成されるとともに、前記垂直駆動回路と前記基準電圧発生回路とが前記画素部を挟んで反対側に配置され、かつ前記インターフェース回路および前記タイミング発生回路が前記垂直駆動回路側に配置されてなる表示装置を画面表示部として具備することを特徴とする携帯端末。
【請求項５】
前記表示装置は、前記画素の表示素子として液晶セルを用いた液晶表示装置であることを特徴とする請求項４記載の携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置やＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）  表示装置に代表されるフラットパネル型の表示装置および当該表示装置を画面表示部として具備する携帯端末に関し、特に画素部と共にその周辺の駆動回路を同じ透明絶縁基板上に一体的に形成してなるいわゆる駆動回路一体型表示装置および当該表示装置を画面表示部として具備する携帯端末に関する。
【０００２】
【従来の技術】
液晶表示装置やＥＬ表示装置に代表されるフラットパネル型表示装置の分野では、近年、表示装置の小型化、薄型化を図るために、画素が行列状に配置されてなる画素部と同じ透明絶縁基板、例えばガラス基板（表示パネル）上に、当該画素部を駆動する周辺の駆動回路、具体的には画素部の各画素を行単位で選択走査する垂直駆動回路や、当該垂直駆動回路によって選択された行の画素に表示信号を書き込む水平駆動回路などを一体的に形成してなる駆動回路一体型表示装置の開発が進められている。
【０００３】
この駆動回路一体型表示装置の構成の一例を図１０に示す。同図から明らかなように、同じ透明絶縁基板、例えばガラス基板１０１上に、画素を行列状に配置して画素部１０２を形成するとともに、当該画素部１０２の周辺の領域（以下、この領域を「額縁」と記す）に、一対の水平駆動回路１０３Ａ，１０３Ｂ、垂直駆動回路１０４、インターフェース回路１０５、タイミング発生（ＴＧ）回路１０６、基準電圧発生回路１０７およびＶｃｏｍ／ＣＳドライバ１０８等の駆動回路を配置して画素部１０２と一体的に形成した構成となっている。
【０００４】
そして、この駆動回路一体型表示装置では、画素部１０２に対してその上下の額縁に一対の水平駆動回路１０３Ａ，１０３Ｂを配置するとともに、例えばその右側の額縁に垂直駆動回路１０４を配置し、さらにその左側の額縁、即ち画素部１０２を挟んで垂直駆動回路１０４と反対側の額縁にインターフェース回路１０５、タイミング発生（ＴＧ）回路１０６、基準電圧発生回路１０７およびＶｃｏｍ／ＣＳドライバ１０８を配置している（例えば、特許公報１参照）。
【０００５】
また、水平駆動回路１０３Ａ，１０３Ｂとして、デジタルインターフェース駆動回路構成のものを用いている。この水平駆動回路１０３Ａ，１０３Ｂの構成の一例を図１１に示す。
【０００６】
これら水平駆動回路１０３Ａ，１０３Ｂは、画素部１０２の水平方向画素数に相当する段数の水平シフトレジスタ２０１と、この水平シフトレジスタ２０１から順次出力されるサンプリングパルスに同期して表示データをサンプリングし、ラッチするサンプリングラッチ回路２０２と、そのサンプリングデータを１水平期間だけ保持することによって線順次化する線順次化ラッチ回路２０３と、図１０の基準電圧発生回路１０７から与えられる複数の基準電圧の中から、線順次化ラッチ回路２０３のラッチデータに対応した基準電圧を選択することによってアナログ表示信号に変換する基準電圧選択型ＤＡ変換回路２０４とを有する構成となっている。
【０００７】
そして、かかる構成の水平駆動回路１０３Ａ，１０３Ｂにおいては、通常、画素部１０２の画素配列に対して画素列単位で配線されている信号線の各々に所望の電位を書き込めるようにするために、基準電圧選択型ＤＡ変換回路２０４の後段、即ち画素部１０２の信号線の各々との間に、例えばソースフォロア回路からなるバッファ２０５を設けるようにしている（例えば、特許文献２参照）。
【０００８】
【特許文献１】
特開２００２−１７５０２６号公報（特に、第６欄、図１、図３）
【特許文献２】
特開平１１−０７３１６５号公報（特に、第６欄、図４）
【０００９】
ところで、液晶表示装置やＥＬ表示装置に代表されるフラットパネル型表示装置の用途としては、例えば、携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ；携帯情報端末）に代表される携帯端末（機器）が挙げられる。この種の携帯端末では、バッテリを電源としているため、１回のバッテリ充電によってできるだけ長時間使用できることが望ましい。したがって、携帯端末に搭載されるフラットパネル型表示装置に対する低消費電力化の要望が強い。
【００１０】
そのため、上述した駆動回路一体型表示装置においても、低消費電力化のために様々な対策が採られている。その対策の一つとして、水平駆動回路１０３Ａ，１０３Ｂにおいて、バッファ２０５を省略することが考えられる。すなわち、ＤＡ変換回路２０４から出力されるアナログ表示信号を、バッファ２０５を介さずに直接画素部１０２の信号線の各々に書き込むことで、従来、バッファ２０５で消費されていた電力分を低減する方策である。
【００１１】
このように、低消費電力化を図るために、画素部１０２の信号線の各々に対してバッファ２０５を介さずに所望の電位を書き込むようにするには、基準電圧発生回路１０７で発生した基準電圧をＤＡ変換回路２０４へ伝送する基準電圧線を低インピーダンス化する必要がある。そのためには、基準電圧線をなるべく太いパターンで配線する必要がある。
【００１２】
【発明が解決しようとする課題】
しかしながら、ＤＡ変換回路２０４に入力されるデジタル表示データが例えば６ビットの場合を考えると、基準電圧発生回路１０７とＤＡ変換回路２０４との間に配線される基準電圧線が、６４（＝２６  ）階調分の基準電圧に対応して６４本分必要となるため、基準電圧線を太いパターンで配線すると、額縁の大半を基準電圧線のレイアウトで占めることになる。したがって、先述したように、インターフェース回路１０５、タイミング発生回路１０６およびＶｃｏｍ／ＣＳドライバ１０８と同じ側に基準電圧発生回路１０７を配置する構成を採ると、そのレイアウト面積が非常に大きくなるため、表示パネルの狭額縁化、ひいてはフラットパネル型表示装置そのものの小型化の妨げとなる。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、バッファを省略することによって低消費電力化を図った上で、バッファの省略に伴って基準電圧線のレイアウト面積が増大しても、表示パネルの額縁が大きくなるのを最小限に抑えることが可能な表示装置および当該表示装置を画面表示部として具備する携帯端末を提供することにある。
【００１４】
【課題を解決するための手段】
本発明による表示装置は、画素が行列状に配置されてなる画素部と、この画素部の各画素を行単位で選択する垂直駆動回路と、複数の基準電圧を発生する基準電圧発生回路と、複数の基準電圧の中からデジタル表示データに対応した基準電圧を選択するＤＡ変換回路を含み、当該ＤＡ変換回路で選択した基準電圧を前記垂直駆動回路によって選択された行の各画素に対してアナログ表示信号として供給する水平駆動回路と、前記透明絶縁基板の外部から入力される信号のレベル変換を行うインターフェース回路と、前記インターフェース回路でレベル変換された信号に基づいて各種のタイミング信号を発生して各回路部に与えるタイミング発生回路とを備え、前記垂直駆動回路、前記基準電圧発生回路および前記水平駆動回路が前記画素部と共に同じ透明絶縁基板上に形成されるとともに、前記垂直駆動回路と前記基準電圧発生回路とが前記画素部を挟んで反対側に配置され、かつ前記インターフェース回路および前記タイミング発生回路が前記垂直駆動回路側に配置された構成となっている。かかる構成の表示装置は、ＰＤＡや携帯電話機に代表される携帯端末に、その画面表示部として搭載されて用いられる。
【００１５】
上記構成の表示装置または当該表示装置を画面表示部として具備する携帯端末において、基準電圧選択型のＤＡ変換回路の後段にバッファを設けずに、当該ＤＡ変換回路でアナログ信号に変換された表示信号を画素部の信号線の各々に対して直接書き込むことで、従来バッファで消費していた電力分だけ低消費電力化を図ることができる。その反面、信号線に所望の電位を書き込むには、基準電圧発生回路とＤＡ変換回路との間に配線される基準電圧線を低インピーダンス化する必要があることから、基準電圧線のレイアウト面積が大きくなる。しかし、画素部を挟んで垂直駆動回路と反対側の額縁に基準電圧発生回路を配置し、さらにインターフェース回路およびタイミング発生回路を垂直駆動回路側に配置したことで、基準電圧発生回路側の額縁を主に基準電圧線のレイアウトに使うことができるため、基準電圧線の本数が多くても表示パネルの額縁が大きくなるのを最小限に抑えることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
図１は、本発明の一実施形態に係る駆動回路一体型表示装置、例えば液晶表示装置の構成例を示すブロック図である。図１において、透明絶縁基板、例えばガラス基板１１上には、多数の画素が行列状（マトリクス状）に配置されて画素部１２を形成している。ガラス基板１１は、もう一枚のガラス基板（図示せず）と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネルを構成している。
【００１８】
画素部１２における画素回路の構成の一例を図２に示す。行列状に配置された画素２０の各々は、画素トランジスタであるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、この液晶セル２２の画素電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００１９】
この画素構造において、ＴＦＴ２１はゲート電極が走査線（ゲート線）２４に接続され、ソース電極が信号線（ソース線）２５に接続されている。液晶セル２２は対向電極がコモン線２６に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモン線２６を介してコモン電位Ｖｃｏｍが各画素共通に与えられる。保持容量２３は他方の電極がＣＳ線２７に対して各画素共通に接続されている。
【００２０】
ところで、液晶表示装置では、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化するのを防ぐために、表示信号の極性を一定周期、例えば１Ｈ（Ｈは水平期間）または１Ｆ（Ｆはフィールド期間）の周期で反転させて駆動する交流反転駆動が採られている。この交流反転駆動を行う場合は、各画素に書き込まれる表示信号は、コモン電位Ｖｃｏｍを基準として極性反転を行うことになる。
【００２１】
また、コモン電位Ｖｃｏｍの極性を一定周期、例えば１Ｈ周期または１Ｆ周期で反転させるコモン反転駆動を１Ｈ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７の電位（以下、「ＣＳ電位」と記す）の極性もコモン電位Ｖｃｏｍに同期して交流反転する。なお、ＣＳ電位は、コモン電位Ｖｃｏｍとほぼ同振幅、同位相の電位である。
【００２２】
再び図１において、画素部１２と同一のガラス基板１１上には、例えば、画素部１２の上下両側の額縁に水平駆動回路１３Ａ，１３Ｂが、画素部１２の右側の額縁に垂直駆動回路１４、インターフェース（ＩＦ）回路１５、水平（Ｈ）／垂直（Ｖ）同期検出回路１６およびタイミング発生（ＴＧ）回路１７が、画素部１２の左側の額縁に基準電圧発生回路１８およびＶｃｏｍ／ＣＳドライバ１９がそれぞれ周辺の駆動回路として搭載されている。ただし、ここでは、周辺の駆動回路として一部を例示したに過ぎず、これらに限られるものではない。これら周辺の駆動回路は、画素部１２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ；連続粒界結晶）シリコンを用いて作製される。
【００２３】
上記構成の駆動回路一体型液晶表示装置において、水平駆動回路１３Ａは、デジタルインターフェース駆動回路構成を採っており、例えば、水平シフトレジスタ１３１、サンプリングラッチ回路１３２、線順次化ラッチ回路１３３およびＤＡ変換回路１３４を有し、画素部１２の画素配列の例えば奇数列の画素の駆動を担う。水平駆動回路１３Ｂについても、水平駆動回路１３Ａと全く同じ構成となっており、水平駆動回路１３Ａが奇数列の画素の駆動を担うのに対して、偶数列の画素の駆動を担う。
【００２４】
水平シフトレジスタ１３１は、タイミング発生回路１７から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該タイミング発生回路１７から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。サンプリングラッチ回路１３２は、水平シフトレジスタ１３１で生成されたサンプリングパルスに同期して、基板外部から入力され、インターフェース回路１５でレベルシフトされて供給される表示データＤａｔａを１水平期間で順次サンプリングしラッチする。
【００２５】
このラッチされた１ライン分のデジタル表示データは、線順次化ラッチ回路１３３にラッチされることによって線順次化される。線順次化ラッチ回路１３３からは、線順次化された１ライン分のデジタル表示データが一斉に出力される。この出力された１ライン分のデジタル表示データは、基準電圧選択型ＤＡ変換回路１３４に与えられ、ここでアナログ表示信号に変換される。ＤＡ変換回路１３４から出力される１ライン分のアナログ表示信号は、画素部１２の水平方向画素数ｘに対応して配線された信号線２５−１〜２５−ｘに対してバッファを介することなく直接出力される。
【００２６】
垂直駆動回路１４は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直駆動回路１４において、垂直シフトレジスタは、タイミング発生回路１７から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、当該タイミング発生回路１７から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、画素部１２の垂直方向画素数ｍに対応して配線された走査線２４−１〜２４−ｙにゲートバッファを通して順次出力される。
【００２７】
この垂直駆動回路１４による垂直走査により、走査パルスが走査線２４−１〜２４−ｙに順次出力されると、画素部１２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対して、ＤＡ変換回路１３４から出力される１ライン分のアナログ表示信号が直接信号線２５−１〜２５−ｘを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、１画面分の画表示が行われる。
【００２８】
インターフェース回路１５は、ガラス基板１１の外部から入力パッド２８を介して入力される低電圧振幅（例えば、３．３Ｖ振幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃ、Ｒ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａ、データイネーブル信号ＤＥＮＢ、その他のコントロールパルスを、高電圧振幅（例えば、６．０Ｖ）の信号レベルにレベルシフト（レベル変換）する。
【００２９】
レベルシフトされたマスタークロックＭＣＫは直接タイミング発生回路１７に供給され、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびデータイネーブル信号ＤＥＮＢはＨ／Ｖ同期検出回路１６を経由してタイミング発生回路１７に供給される。タイミング発生回路１７は、マスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃに基づいて、水平駆動回路１３Ａ，１３Ｂ、垂直駆動回路１４、基準電圧発生回路１８およびＶｃｏｍ／ＣＳドライバ１９の駆動に必要な各種のタイミングパルスを生成する。レベルシフトされた表示データＤａｔａは、水平駆動回路１３Ａ，１３Ｂにそれぞれ供給される。
【００３０】
ところで、タイミング発生回路１７において、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃからそれぞれ水平同期タイミングおよび垂直同期タイミングを検出する駆動モードの場合、水平ブランキング期間および垂直ブランキング期間内におけるフロントポーチ、バックポーチはメーカーや機種によって変えなければならない。特に，水平同期タイミングおよび垂直同期タイミングは水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃの立ち下がりのタイミングで検出することから、ガラス基板１１上に周辺駆動回路を形成する場合には、バックポーチは固定した上で設計しなければならない。
【００３１】
そのため、図３のタイミングチャートに示すように、データイネーブル信号ＤＥＮＢを用いてメーカーや機種ごとにブランキング期間の設定を変えないようにする方式がある。図３のタイミングチャートでは、データドットが水平２４０ドット、垂直２４０ライン、水平ブランキング期間が３２ドット、垂直ブランキング期間が１６ラインの場合を例に挙げて示している。
【００３２】
本実施形態に係る駆動回路一体型液晶表示装置では、駆動モードとして、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃから直接水平同期タイミングおよび垂直同期タイミングを検出するＳＹＮＣモードと、データイネーブル信号ＤＥＮＢからＨ／Ｖ検出回路１６で水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃを検出し、その検出した水平同期パルスＤＥＮＢ＿Ｈおよび垂直同期パルスＤＥＮＢ＿Ｖから直接水平同期タイミングおよび垂直同期タイミングを検出するＤＥＮＢモードとを選択的に採り得るようにしている。
【００３３】
ＳＹＮＣモードでのタイミング例を図４に示す。水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃは、有効データ期間終了後から立ち下がりまでをフロントポーチ、立ち下がりから有効データ期間開始までをバックポーチとし、両者をあわせてブランキング期間とする。このＳＹＮＣモードでは、Ｈ／Ｖ検出回路１６は水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃをそのまま通過させてタイミング発生回路１７に供給することになる。
【００３４】
ＤＥＮＢモードでの垂直タイミング例を図５に、水平タイミング例を図６にそれぞれ示す。データイネーブル信号ＤＥＮＢは水平ブランキング期間および垂直ブランキング期間のとき低レベルとなり，有効データを取り込む期間のみ高レベルとなる信号である。このデータイネーブル信号ＤＥＮＢは、Ｈ／Ｖ検出回路１６において水平同期パルスＤＥＮＢ＿Ｈと垂直同期パルスＤＥＮＢ＿Ｖとに分離されてタイミング発生回路１７に供給される。すると、タイミング発生回路１７は、これら水平同期パルスＤＥＮＢ＿Ｈおよび垂直同期パルスＤＥＮＢ＿Ｖから水平同期タイミングおよび垂直同期タイミングを検出し、これら検出タイミングに基づいて各種のタイミング信号を生成してそれぞれの回路部に与える。
【００３５】
このように、データイネーブル信号ＤＥＮＢからＨ／Ｖ検出回路１６で水平同期パルスＤＥＮＢ＿Ｈと垂直同期パルスＤＥＮＢ＿Ｖとに分離し、これら水平同期パルスＤＥＮＢ＿Ｈおよび垂直同期パルスＤＥＮＢ＿Ｖから水平同期および垂直同期の各タイミングを検出することにより、ブランキング期間内バックポーチを固定せずに、周辺駆動回路の設計を行うことができる。
【００３６】
基準電圧発生回路１８は、ＤＡ変換回路１３４が基準電圧選択型を採用していることに伴って設けられたものであり、ＤＡ変換回路１３４に入力されるデジタル表示データのビット数に対応した階調数分の基準電圧を発生してＤＡ変換回路１３４に与える。Ｖｃｏｍ／ＣＳドライバ１６は、コモン電位ＶｃｏｍおよびＣＳ電位を生成し、これら各電位を画素部１２の各画素に共通に与える。なお、先述したように、コモン反転駆動を採る場合には、Ｖｃｏｍ／ＣＳドライバ１６において、コモン電位ＶｃｏｍおよびＣＳ電位の極性を一定周期で反転させる駆動が行われる。
【００３７】
ここで、基準電圧発生回路１８およびＤＡ変換回路１３４についてさらに詳細に説明する。
【００３８】
図７は、基準電圧発生回路１８の具体的な構成の一例を示す回路図である。図７から明らかなように、基準電圧発生回路１８は、抵抗分割（抵抗分圧）回路からなる構成となっている。すなわち、一例として、階調数を６４とすると、第１基準電位ＶＡと第２基準電位ＶＢとの間の電圧を、直列に接続された６３個の抵抗Ｒ１〜Ｒ６３によって分圧する。これにより、各分圧点から６２個の基準電圧Ｖ１〜Ｖ６２が得られる。そして、基準電位ＶＡを基準電圧Ｖ０、基準電位ＶＢを基準電圧Ｖ６３とすることにより、基準電圧発生回路１８からはデジタル表示データのビット数“６”に対応した６４階調分の基準電圧Ｖ０〜Ｖ６３が発生される。これら基準電圧Ｖ０〜Ｖ６３は、図１に示すように、基準電圧線３１−１〜３１−６４によってＤＡ変換回路１３４に伝送される。
【００３９】
本実施形態に係る液晶表示装置では、先述したように、表示信号の極性をある周期で反転させる交流反転駆動（１Ｈ反転駆動または１Ｆ反転駆動）が採られている。そのため、基準電圧発生回路１８においては、その交流反転に同期して交互に発生するタイミングパルスφ１，φ２によってスイッチＳＷ１〜ＳＷ４をオン（閉）／オフ（開）させる構成が採られている。
【００４０】
この基準電圧発生回路１８においては、交流反転のある反転タイミングでタイミングパルスφ１が発生すると、スイッチＳＷ１，ＳＷ４がオンするため、第１基準電位ＶＡとして正側電源電圧ＶＣＣが、第２基準電位ＶＢとして負側電源電圧ＶＳＳがそれぞれ与えられる。次の反転タイミングでタイミングパルスφ２が発生すると、スイッチＳＷ２，ＳＷ３がオンするため、第１基準電位ＶＡとして負側電源電圧ＶＳＳが、第２基準電位ＶＢとして正側電源電圧ＶＣＣがそれぞれ与えられる。
【００４１】
図８は、ＤＡ変換回路１３４の具体的な構成の一例を示す回路図である。ここでは、ＤＡ変換回路１３４の単位回路を示している。すなわち、この単位回路が画素部１２の信号線２５−１〜２５−ｘの各々に対応して設けられることで、ＤＡ変換回路１３４を構成することになる。以下では、この単位回路の構成について説明する。
【００４２】
図８から明らかなように、ＤＡ変換回路１３４の単位回路は、基準電圧発生回路１８で発生される６４個の基準電圧Ｖ０〜Ｖ６３に対応して設けられた６４個の階調選択ユニット３２−０〜３２−６３によって構成されている。階調選択ユニット３２−０〜３２−６３の各々は、６４個の基準電圧Ｖ０〜Ｖ６３をそれぞれ伝送する６４本の基準電圧線３１−１〜３１−６４（図１を参照）の各々と、信号線２５−１〜２５−ｘにそれぞれ接続される出力線３３（３３−１〜３３−ｘ）との間に、デジタル表示データｄ５〜ｄ０のビット数分（本例では、６個）のトランジスタスイッチ、例えばＭＯＳスイッチがシリーズに接続された構成となっている。
【００４３】
上記構成のＤＡ変換回路１３４の単位回路において、階調選択ユニット３２−０〜３２−６３の各ＭＯＳスイッチは、デジタル表示データの各ビットｄ５〜ｄ０の論理状態に応じてオン／オフ動作を行う。そして、階調選択ユニット３２−０〜３２−６３のうち、ビットｄ５〜ｄ０の論理の組み合わせにしたがって、いずか１つの階調選択ユニットの全てのＭＯＳスイッチがオン状態になることで、６４個の基準電圧Ｖ０〜Ｖ６３の中から１つを選択し、アナログ表示信号として出力線３３（３３−１〜３３−ｘ）を介して対応する信号線２５（２５−１〜２５−ｘ）に対して直接出力する。
【００４４】
上述したように、本実施形態に係る駆動回路一体型液晶表示装置では、水平駆動回路１３Ａ，１３Ｂにおいて、ＤＡ変換回路１３４から出力されるアナログ表示信号を、バッファを介さずに直接画素部１２の信号線２５−１〜２５−ｘに書き込む構成を採っている。このように、ＤＡ変換回路１３４の後段にバッファを設けない構成を採ることで、当該バッファで消費する電力分だけ低消費電力化を図ることができ、しかもバッファを省略した分だけ水平駆動回路１３Ａ，１３Ｂの回路規模を縮小できるため、画素部１２の上下側の額縁サイズを狭くすることができる。
【００４５】
ところで、画素部１２の信号線２５−１〜２５−ｘの各々に対してバッファを介さずに所望の電位を書き込むには、基準電圧発生回路１８からＤＡ変換回路１３４へ基準電圧Ｖ０〜Ｖ６３を伝送する基準電圧線３１−１〜３１−６４を低インピーダンス化する必要があるため、なるべく太いパターンで基準電圧線３１−１〜３１−６４を配線することになる。その結果、６４本の基準電圧線３１−１〜３１−６４のレイアウト面積が大きくなる。
【００４６】
ところが、本実施形態に係る駆動回路一体型液晶表示装置では、従来基準電圧発生回路１８側の額縁に配置されていたインターフェース回路１５およびタイミング発生回路１７を、画素部１２を挟んで基準電圧発生回路１８と反対側、即ち垂直駆動回路１４側の額縁に配置し、基準電圧線３１−１〜３１−６４のレイアウトスペースを十分に確保した構成を採っているので、６４本もの基準電圧線３１−１〜３１−６４の配線に伴って基準電圧発生回路１８側の額縁サイズが大きくなるのを最小限に抑えることができる。
【００４７】
垂直駆動回路１４側の額縁におけるインターフェース回路１５およびタイミング発生回路１７のレイアウトについては、インターフェース回路１５をタイミング発生回路１７よりも入力パッド２８側、好ましくは入力パッド２８の近傍に配置する。これによれば、ガラス基板１１の外部からインターフェース回路１５に入力されるマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃ、表示データＤａｔａ、データイネーブル信号ＤＥＮＢ、その他コントロールパルスの波形のなまり等を避けることができる。
【００４８】
また、Ｈ／Ｖ同期検出回路１６およびタイミング発生回路１７については、インターフェース回路１５の近傍に配置するのが好ましい。Ｈ／Ｖ同期検出回路１６およびタイミング発生回路１７をインターフェース回路１５の近傍に配置することで、配線引き回しに伴う容量分や抵抗分を抑えることができるため、それらに起因する波形のなまり等を発生させことなく、インターフェース回路１５でレベルシフトされたマスタークロックＭＣＫをタイミング発生回路１７に、また水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびデータイネーブル信号ＤＥＮＢをＨ／Ｖ同期検出回路１６にそれぞれ供給できる。
【００４９】
Ｖｃｏｍ／ＣＳドライバ１９については、本実施形態に係る駆動回路一体型液晶表示装置では、基準電圧発生回路１８側の額縁に配置する構成を採っている。
ただし、Ｖｃｏｍ／ＣＳドライバ１９のレイアウトについては、基準電圧発生回路１８側に限られるものではなく、各駆動回路のレイアウトに伴う画素部１２の左右の額縁サイズがほぼ等しくなるように、基準電圧発生回路１８側に配置するか、垂直駆動回路１４側に配置するかを選定すれば良い。
【００５０】
以上説明した本実施形態に係る液晶表示装置は、携帯電話機やＰＤＡに代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００５１】
なお、本実施形態では、画素の表示素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明は液晶表示装置への適用に限られるものではなく、画素の表示素子としてエレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置など、水平駆動回路として、基準電圧選択型ＤＡ変換回路を含むデジタルインターフェース駆動回路を用いたフラットパネル型表示装置全般に適用可能である。
【００５２】
図９は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００５３】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した実施形態に係る駆動回路一体型液晶表示装置が用いられる。
【００５４】
当該実施形態に係る駆動回路一体型液晶表示装置は、先述したように、基準電圧選択型ＤＡ変換回路の後段のバッファを省略したことで、表示パネルの額縁サイズの拡大を抑えつつ当該バッファで消費する電力分だけ消費電力を低減できるため、当該液晶表示装置を画面表示部６４として搭載することにより、画面表示部６４の低消費電力化により、バッテリ電源による連続使用可能時間の長時間化を図ることができる。
【００５５】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置に代表される表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、基準電圧選択型ＤＡ変換回路を用いた表示装置において、当該ＤＡ変換回路の後段のバッファを省略して画素部の信号線に対して直接表示信号を書き込むようにし、さらに画素部を挟んで垂直駆動回路と反対側の額縁に基準電圧発生回路を配置するとともに、インターフェース回路およびタイミング発生回路を垂直駆動回路側に配置したことで、バッファを省くことによって低消費電力化を図った上で、バッファの省略に伴って基準電圧線のレイアウト面積が増大しても、表示パネルの額縁が大きくなるのを最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【図２】画素回路の構成の一例を示す回路図である。
【図３】データイネーブル信号ＤＥＮＢを用いてブランキング期間の設定を変えない場合のタイミング関係を示すタイミングチャートである。
【図４】ＳＹＮＣモードでのタイミング例を示すタイミングチャートである。
【図５】ＤＥＮＢモードでの垂直タイミング例を示すタイミングチャートである。
【図６】ＤＥＮＢモードでの水平タイミング例を示すタイミングチャートである。
【図７】基準電圧発生回路の具体的な構成の一例を示す回路図である。
【図８】ＤＡ変換回路の単位回路の具体的な構成の一例を示す回路図である。
【図９】本発明に係るＰＤＡの構成の概略を示す外観図である。
【図１０】従来例に係る駆動回路一体型表示装置の構成例を示すブロック図である。
【図１１】従来例に係る駆動回路一体型表示装置における水平駆動回路の構成の一例を示すブロック図である。
【符号の説明】
１１…ガラス基板、１２画素部、１３Ａ，１３Ｂ…水平駆動回路、１４…垂直駆動回路、１５…インターフェース回路、１６…Ｈ／Ｖ同期検出回路、１７…タイミング発生回路、１８…基準電圧発生回路、１９…Ｖｃｏｍ／ＣＳドライバ、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２３…保持容量、２４，２４−１〜２４−ｙ…走査線（ゲート線）、２５，２５−１〜２５−ｘ…信号線（ソース線）、３１−１〜３１−６４…基準電圧線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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