(57)【要約】【課題】ＣＭＰ工程において、被研磨材の表面に生ずるマイクロスクラッチや異物を低減することのできる技術を提供する。【解決手段】フッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムによってＣＭＰ装置に備わる研磨パッドを構成して、研磨パッドの表面エネルギーを低下させる。これにより、スラリーの凝集粒子やパッド・リテーナリングの削れ屑などの加工屑を速やかに系外へ排出させ、研磨パッドの表面における加工屑の堆積を防止して、被研磨材の表面に生ずるマイクロスクラッチや異物を低減する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
フッ素系の炭化水素基をポリマー側鎖に導入したゴム組成物により構成されることを特徴とする研磨パッド。
【請求項２】
フッ素系の炭化水素基をポリマー側鎖に導入したゴム組成物により構成され、同心円状に複数の溝が形成されていることを特徴とする研磨パッド。
【請求項３】
フッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムにより構成されることを特徴とする研磨パッド。
【請求項４】
フッ素系の炭化水素基をポリマー側鎖に導入したゴム組成物により構成される研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨することを特徴とする半導体装置の製造方法。
【請求項５】
フッ素系の炭化水素基をポリマー側鎖に導入したゴム組成物により構成され、同心円状に複数の溝が形成された研磨パッドにウエハ上の被研磨材を押し付けて、前記被研磨材を研磨することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工する化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰと略す）法を用いた半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＣＭＰ装置は、上側にウエハを保持しながら回転と加圧とを与えるポリシングヘッド部およびその駆動機構、それに対向する形式で下側に研磨パッドが貼付されるプラテン（定盤）およびその駆動機構があって、その他研磨パッドのドレッシング機構、ウエハまたはチャック面などの洗浄機構、スラリー（研磨液）供給機構などで構成される（例えば、非特許文献１参照）。
【０００３】
ところで、ＣＭＰによるウエハの研磨処理枚数が増加するに伴い、被研磨材（例えば絶縁膜、あるいはアルミニウムまたは銅などの相対的に柔らかい金属膜）の表面に生ずるスクラッチやダメージなどの増加、異物の増加、研磨レートの低下、研磨均一性の劣化などの問題が生ずる。これらは研磨パッドの表面の目潰れ、または研磨パッドの表面に堆積するスラリーの凝集粒子やパッド・リテーナリングの削れ屑などが原因と考えられる。そこで、上記問題を解決するために、例えば研磨パッドの材料またはその構造などについて様々な検討がなされている（例えば特許文献１〜１０参照）。
【０００４】
【非特許文献１】
土肥俊郎編著「半導体ＣＭＰ技術」工業調査会発行、２００１年１月１０日、Ｐ５２、図３．７
【０００５】
【特許文献１】
特開２００２−２６１０５４号公報
【０００６】
【特許文献２】
特開２００２−１７６０１７号公報
【０００７】
【特許文献３】
特開２００２−１６６３５４号公報
【０００８】
【特許文献４】
特開２００２−１５１４４７号公報
【０００９】
【特許文献５】
特開２００１−３５４７４１号公報
【００１０】
【特許文献６】
特開２００１−３０３０２７号公報
【００１１】
【特許文献７】
特開２００１−２９１６８５号公報
【００１２】
【特許文献８】
特開２００１−２０５５２号公報
【００１３】
【特許文献９】
特開平１０−１９９８３９号公報
【００１４】
【特許文献１０】
特表２００１−５１８８５２号公報
【００１５】
【発明が解決しようとする課題】
ＣＭＰで用いられる研磨パッドの材質の１つに独立発泡ポリウレタンがある。この独立発泡ポリウレタンからなる研磨パッドを用いた場合、ポリウレタン中の微小な空洞の中にスラリーが保持されることから、研磨効率を上げることができる。さらに研磨パッドを、上層に硬質の独立発泡ポリウレタン、下層に柔らかいウレタンフォームを配置した２層構造とすることにより、研磨効率の向上に加えて、ウエハ面内均一性と段差平坦性との向上を図ることができる。
【００１６】
しかしながら、本発明者らが検討したところ、上記独立発泡ポリウレタンからなる研磨パッドでは、研磨パッドの表面の目潰れ、または研磨パッドの表面に堆積するスラリーの凝集粒子やパッド・リテーナリングの削れ屑などの加工屑に起因した研磨パッドの表層での目詰まりが比較的短い加工時間で起こり、特に上記加工屑によって生ずる被研磨材の表面のマイクロスクラッチや異物に起因した半導体装置の配線のショートや断線が起きやすいことが明らかとなった。
【００１７】
本発明の目的は、ＣＭＰ工程において、被研磨材の表面に生ずるマイクロスクラッチや異物を低減することのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明は、研磨パッドをフッ素系の炭化水素基をポリマー側鎖に導入したゴム組成物によって構成するものである。
【００２１】
本発明は、フッ素系の炭化水素基をポリマー側鎖に導入したゴム組成物により構成される研磨パッドにウエハ上の被研磨材を押し付けて、被研磨材を研磨する工程を有するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１に、本発明の一実施の形態である研磨パッドを構成するポリウレタンゴムの分子構造を示す。
【００２４】
研磨パッドは、フッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムからなる。研磨パッドをフッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムで構成することにより、研磨パッドの表面の撥水性や撥油性が向上して研磨パッドの表面エネルギーが低下するので、スラリーの凝集粒子やパッド・リテーナリングの削れ屑などの加工屑が研磨パッドの表面に堆積するのを抑制することができる。また、研磨パッドの目潰れは、ダイヤモンドドレッサで研磨パッドの表面を削ることによって回復させているが、本発明の研磨パッドを用いた場合、加工屑が速やかに系外へ排出されるので、目潰れの回復能力を向上することができる。
【００２５】
なお、ここでは原料ゴムとしてポリウレタンゴムを例示したが、例えば天然ゴム、アクリルゴムなど、他の原料ゴムも研磨パッドの材質として用いられることは言うまでもない。
【００２６】
図２に、本発明の一実施の形態である研磨パッドを備えたＣＭＰ装置の模式図の一例を示す。１は半導体ウエハ、２は加圧ヘッド、３はプラテン、４は研磨パッド、５は供給ノズル、６はスラリー、７はドレッサ、８は回転軸、９はモータ、１０は揺動軸であり、研磨パッド４はフッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムからなる。
【００２７】
被研磨材料である半導体ウエハ１は加圧ヘッド２に装着され、回転するプラテン３上に貼り付けられた研磨パッド４の表面に加圧ヘッド２を介して押さえ付けられて、その表面は研磨される。上記加圧ヘッド２は半導体ウエハ１の加圧が可能であり、さらに自転機能を有する。研磨中は、研磨パッド４の上方に設置された供給ノズル５からスラリー６が供給される。
【００２８】
研磨パッド４の表面は、その機能を再生させるためにドレッサ７を用いて切削される。ドレッサ７にはダイヤモンド砥石が電着されており、さらにドレッサ７を回転させる回転軸８、この回転軸８を回転させるためのモータ９およびドレッサ７を揺動させるための揺動軸１０などが装備されている。
【００２９】
図３に、本発明の一実施の形態である研磨パッドの他の例の概略図を示す。図３（ａ）は研磨パッドの平面図、図３（ｂ）は同図（ａ）のＡ−Ａ線における断面図である。
【００３０】
研磨パッド１１は、前記図２に示した研磨パッド４と同様に、フッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムからなるが、研磨パッド１１の表面には、２ｍｍ程度の間隔で同心円状に複数の溝１２が形成されている。溝１２の幅は０．５〜０．８ｍｍ程度、深さは１．８ｍｍ程度である。研磨パッド１１の表面に溝加工を施すことによって溝１２の内部にスラリーが溜まり、研磨レートを向上させることができる。
【００３１】
次に、本発明の一実施の形態である研磨パッドを備えたＣＭＰ装置を用いてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを製造する方法の一例を図４〜図９を用いて工程順に説明する。
【００３２】
まず、図４（ａ）に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）２１を用意する。次に、この半導体基板２１の表面にシリコン酸化膜２２およびシリコン窒化膜（図示せず）を順次形成した後、レジストパターンをマスクとしてシリコン窒化膜、シリコン酸化膜２２および半導体基板２１を順次エッチングすることにより、素子分離領域の半導体基板２１に素子分離溝２３ａを形成する。
【００３３】
次に、熱リン酸を用いたウェットエッチングで上記シリコン窒化膜を除去した後、半導体基板２１上にシリコン酸化膜２３ｂを堆積する。シリコン酸化膜２３ｂは、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ  ：  Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積されたＴＥＯＳ酸化膜で構成される。
【００３４】
次に、同図（ｂ）に示すように、本発明である研磨パッドを備えたＣＭＰ装置を用いて、シリコン酸化膜２３ｂを研磨し、素子分離溝２３ａの内部にシリコン酸化膜２３ｂを残すことにより素子分離部２３を形成する。
【００３５】
続いて、レジストパターンをマスクとして半導体基板２１に不純物をイオン注入し、ｐウェル２４およびｎウェル２５を形成する。ｐウェル２４にはｐ型不純物、例えばボロンをイオン注入し、ｎウェル２５にはｎ型不純物、例えばリンをイオン注入する。この後、各ウェルにＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のしきい値を制御するための不純物をイオン注入してもよい。
【００３６】
次に、図５（ａ）に示すように、ゲート絶縁膜となるシリコン酸化膜、ゲート電極となるシリコン多結晶膜およびキャップ絶縁膜となるシリコン酸化膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜２６、ゲート電極２７およびキャップ絶縁膜２８を形成する。次いで半導体基板２１上にＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極２７の側壁にサイドウォールスペーサ２９を形成する。
【００３７】
その後、レジストパターンをマスクとしてｐウェル２４にｎ型不純物、例えばヒ素をイオン注入し、ゲート電極２７の両側のｐウェル２４にｎ型半導体領域３０を形成する。ｎ型半導体領域３０は、ゲート電極２７およびサイドウォールスペーサ２９に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００３８】
同様に、レジストパターンをマスクとしてｎウェル２５にｐ型不純物、例えばフッ化ボロンをイオン注入し、ゲート電極２７の両側のｎウェル２５にｐ型半導体領域３１を形成する。ｐ型半導体領域３１は、ゲート電極２７およびサイドウォールスペーサ２９に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。
【００３９】
次に、半導体基板２１上にシリコン酸化膜３２を堆積した後、同図（ｂ）に示すように、そのシリコン酸化膜３２を、例えばＣＭＰ法で研磨することにより表面を平坦化する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００４０】
次に、図６（ａ）に示すように、レジストパターンをマスクとしたエッチングによってシリコン酸化膜３２に接続孔３３を形成する。この接続孔３３は、ｎ型半導体領域３０またはｐ型半導体領域３１上などの必要部分に形成する。続いて接続孔３３の内部を含む半導体基板２１の全面にチタン窒化膜３４ａを、例えばＣＶＤ法で形成し、さらに接続孔３３を埋め込むタングステン膜３４ｂを、例えばＣＶＤ法で形成する。
【００４１】
その後、同図（ｂ）に示すように、接続孔３３以外の領域のチタン窒化膜３４ａおよびタングステン膜３４ｂを、例えばＣＭＰ法で除去して接続孔３３の内部にプラグ３４を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００４２】
次に、図７（ａ）に示すように、半導体基板２１上に、例えばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線３５を形成する。タングステン膜は、例えばＣＶＤ法またはスパッタ法により形成できる。次いで配線３５を覆う絶縁膜、例えばシリコン酸化膜３６ａを堆積する。
【００４３】
その後、同図（ｂ）に示すように、シリコン酸化膜３６ａを、例えばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜３６を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００４４】
次に、図８（ａ）に示すように、レジストパターンをマスクとしたエッチングによって層間絶縁膜３６の所定の部分に接続孔３７を形成する。
【００４５】
次に、接続孔３７の内部を含む半導体基板２１の全面にバリアメタル層３８ａを形成し、さらに接続孔３７を埋め込む銅膜３８ｂを形成する。バリアメタル層３８ａは、例えばチタン窒化膜、タンタル膜、タンタル窒化膜などであり、例えばＣＶＤ法またはスパッタ法により形成できる。銅膜３８ｂは主導体層として機能し、例えばメッキ法により形成できる。メッキ法による銅膜の形成前に、例えばＣＶＤまたはスパッタ法によりシード層として薄い銅膜を形成できる。
【００４６】
その後、同図（ｂ）に示すように、接続孔３７以外の領域の銅膜３８ｂおよびバリアメタル層３８ａを、例えばＣＭＰ法により除去して接続孔３７の内部にプラグ３８を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００４７】
次に、図９（ａ）に示すように、半導体基板２１上にストッパ絶縁膜３９を形成し、さらに配線形成用の絶縁膜４０を形成する。ストッパ絶縁膜３９は、例えばシリコン窒化膜、絶縁膜４０は、例えばシリコン酸化膜とすることができる。次いでレジストパターンをマスクとしたエッチングによってストッパ絶縁膜３９および絶縁膜４０の所定の領域に配線溝４１を形成する。次いで配線溝４１の内部を含む半導体基板２１の全面にバリアメタル層４２ａを形成し、さらに配線溝４１を埋め込む銅膜４２ｂを形成する。
【００４８】
その後、同図（ｂ）に示すように、配線溝４１以外の領域の銅膜４２ｂおよびバリアメタル層４２ａを、例えばＣＭＰ法により除去して配線溝４１の内部に銅膜を主導体層とする第２配線層の配線４２を形成する。このＣＭＰ工程に、本発明である研磨パッドを備えたＣＭＰ装置を用いることができる。
【００４９】
この後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板２１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００５０】
なお、本実施の形態では、本発明をＣＭＯＳデバイスの製造過程であるＣＭＰ工程に適用した場合について説明したが、被研磨材の材質に限定されることなく、いかなる半導体装置の製造過程のＣＭＰ工程にも適用可能である。
【００５１】
このように、本実施の形態によれば、研磨パッドをフッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムで構成することにより、研磨パッドの表面エネルギーが低下するので、スラリーの凝集粒子やパッド・リテーナリングの削れ屑などの加工屑が速やかに排出されて、被研磨材の表面に生ずるマイクロスクラッチや異物の発生を抑えることができる。これにより、マイクロスクラッチまたは異物を起因とした半導体装置の配線のショートや断線を防いで、製品の歩留まりを向上させることができる。
【００５２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５３】
例えば、前記実施の形態では、ＣＭＰ用の研磨パッドに適用した場合について説明したが、シリコン結晶研磨用パッドまたは光学レンズ研磨用パッドなどにも適用することが可能である。
【００５４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５５】
研磨パッドをフッ素系の炭化水素基をポリマー側鎖に導入したポリウレタンゴムで構成することにより、スラリーの凝集粒子やパッド・リテーナリングの削れ屑などの加工屑が速やかに排出されて、被研磨材の表面に生ずるマイクロスクラッチや異物を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である研磨パッドを構成するポリウレタンゴムの分子構造である。
【図２】本発明の一実施の形態である研磨パッドを備えたＣＭＰ装置の模式図の一例である。
【図３】（ａ）は、本発明の一実施の形態である研磨パッドの他の例の概略図、（ｂ）は、（ａ）のＡ−Ａ線における断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体ウエハ
２  加圧ヘッド
３  プラテン
４  研磨パッド
５  供給ノズル
６  スラリー
７  ドレッサ
８  回転軸
９  モータ
１０  揺動軸
１１  研磨パッド
１２  溝
２１  半導体基板
２２  シリコン酸化膜
２３  素子分離部
２３ａ  素子分離溝
２３ｂ  シリコン酸化膜
２４  ｐウェル
２５  ｎウェル
２６  ゲート絶縁膜
２７  ゲート電極
２８  キャップ絶縁膜
２９  サイドウォールスペーサ
３０  ｎ型半導体領域
３１  ｐ型半導体領域
３２  シリコン酸化膜
３３  接続孔
３４  プラグ
３４ａ  チタン窒化膜
３４ｂ  タングステン膜
３５  配線
３６  層間絶縁膜
３６ａ  シリコン酸化膜
３７  接続孔
３８  プラグ
３８ａ  バリアメタル層
３８ｂ  銅膜
３９  ストッパ絶縁膜
４０  絶縁膜
４１  配線溝
４２  配線
４２ａ  バリアメタル層
４２ｂ  銅膜
Ｑｎ  ｎチャネルＭＩＳＦＥＴ
Ｑｐ  ｐチャネルＭＩＳＦＥＴ
【図１】
2004281812.tif 000003
【図２】
2004281812.tif 000004
【図３】
2004281812.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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