(57)【要約】【課題】同時測定可能な被試験デバイス数を倍増させると同時にテスト時間を短縮することができる半導体試験装置及び半導体試験方法を提供する。【解決手段】被試験デバイスが配置される複数のデバイス配置領域（ＤＵＴ部）Ｄ１、Ｄ２、・・・と、被試験デバイスの試験に必要な電力をＤＵＴ部毎に供給する複数のＤＵＴ電源ＶＳ１、ＶＳ２、・・・と、被試験デバイスの試験に必要な電力の供給をＤＵＴ部毎に制御するテスタＯＳ制御回路１と、被試験デバイスの試験に必要な電力の供給をＤＵＴ部内の被試験デバイス毎に制御する外部制御回路２とを備える。【選択図】      図１
2004340742.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスが配置される複数のデバイス配置領域（ＤＵＴ部）と、
前記被試験デバイスの試験に必要な電力を前記ＤＵＴ部毎に供給する複数のＤＵＴ電源と、
前記被試験デバイスの試験に必要な電力の供給を前記ＤＵＴ部毎に制御するテスタＯＳ制御回路と、
前記電力の供給を前記ＤＵＴ部内の前記被試験デバイス毎に制御する外部制御回路とを備えることを特徴とする半導体試験装置。
【請求項２】
前記外部制御回路は、
前記ＤＵＴ部内の前記被試験デバイスを個別に選択するデコーダ部と、
前記デコーダ部によって選択された前記被試験デバイスへ前記電力を供給するか否か及び前記ＤＵＴ部内の総ての前記被試験デバイスへ前記電力を供給するか否かを制御するコマンド部と、
前記被試験デバイス毎の制御データを取り込み及び保持するラッチ回路部とを有することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記外部制御回路は、前記テスタＯＳ制御回路に並列に接続された複数のリレーを更に有することを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記ＤＵＴ部内には複数個の被試験デバイスを配置することができ、前記被試験デバイスのそれぞれに対応して前記外部制御回路から複数の電源ラインが接続されており、前記外部制御回路が電源ラインの接続を制御することを特徴とする請求項１乃至３何れか１項記載の半導体試験装置。
【請求項５】
前記ＤＵＴ部には、テストパターンが入力される入力ピン部と、試験結果を出力する出力ピン部とが接続されていることを特徴とする請求項１乃至４何れか１項記載の半導体試験装置。
【請求項６】
前記出力ピン部から出力される前記試験結果は、論理比較器を介して前記出力ピン部に接続される不良解析メモリに記憶されることを特徴とする請求項５記載の半導体試験装置。
【請求項７】
前記ラッチ回路部からのラッチ出力信号により前記リレーの開閉が制御されることを特徴とする請求項３記載の半導体試験装置。
【請求項８】
前記外部制御回路はテスタ制御部に接続され、前記テスタ制御部からの制御信号で制御されることを特徴とする請求項１乃至７何れか１項記載の半導体試験装置。
【請求項９】
半導体試験装置内の１つのデバイス配置領域（ＤＵＴ部）に配置された複数の被試験デバイスの中から第１の被試験デバイスを試験の対象として選択する段階と、
前記第１の被試験デバイスへ前記試験に必要な電力を供給する段階と、
前記第１の被試験デバイスに対して前記試験を実施する段階と、
前記複数の被試験デバイスの中から前記第１の被試験デバイスとは異なる第２の被試験デバイスを前記試験の対象として選択する段階と、
前記第２の被試験デバイスへ前記試験に必要な電力を供給する段階と、
前記第２の被試験デバイスに対して前記試験を実施する段階と、
前記第１及び第２の被試験デバイスに対する前記試験の結果について論理積を取る段階と、
前記論理積から前記第１及び第２の被試験デバイスの良否を判定する段階とを有することを特徴とする半導体試験方法。
【請求項１０】
前記第１の被試験デバイスに対して前記試験を実施する段階の後であって、前記第２の被試験デバイスを前記試験の対象として選択する段階の前に、総ての前記被試験デバイスへの電力の供給を停止する段階を更に有することを特徴とする請求項９記載の半導体試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体試験装置及び半導体試験方法に関わり、特に、複数の被試験デバイスの同時測定が可能な半導体試験装置及び半導体試験方法に関する。
【０００２】
【従来の技術】
図８は、複数の被試験デバイスの同時測定が可能な一般的なメモリテスタの概略を示す。メモリテスタは、試験対象となるメモリチップが配置されるデバイス配置領域（ＤＵＴ部）Ｄ１、Ｄ２、・・・Ｄ３１、Ｄ３２と、試験に必要な電力を供給するＤＵＴ電源ＶＳ１、ＶＳ２、・・・ＶＳ３１、ＶＳ３２と、電力の供給をＤＵＴ部Ｄ１、Ｄ２、・・・Ｄ３１、Ｄ３２毎に制御するテスタＯＳ制御回路１と、試験で使用するテストパターンを生成するパターン発生器３と、入力ピン部４と、出力ピン部５と、論理比較器６と、データ圧縮回路７と、不良解析メモリ８と、テスタＣＰＵ９とを有する。テスタＯＳ制御回路１、パターン発生器３、論理比較器６及び不良解析メモリ８は、テスタＣＰＵ９が送信するテスタＯＳ制御信号により制御される。また、複数のメモリチップの同時測定を可能とするため、ＤＵＴ電源ＶＳ１、ＶＳ２、・・・ＶＳ３１、ＶＳ３２は、最大同時測定時に最低１つのＤＵＴ電源が割り付けられる様、複数装備されている。
【０００３】
テスタＯＳ制御回路１は、ＤＵＴ電源ＶＳ１、ＶＳ２、・・・ＶＳ３１、ＶＳ３２にそれぞれ接続されたリレー１Ｒ１、１Ｒ２、・・・１Ｒ３１、１Ｒ３２を有する。リレー１Ｒ１、１Ｒ２、・・・１Ｒ３１、１Ｒ３２は、テスタＣＰＵ９から送信されるテスタＯＳ制御信号によりその開閉が制御される。入力ピン部４は、パターン発生器３に並列に接続され、ＤＵＴ部Ｄ１、Ｄ２、・・・Ｄ３１、Ｄ３２に接続された複数のドライバ部４Ｐ１、４Ｐ２、・・・４Ｐ３１、４Ｐ３２を有し、出力ピン部５は、ＤＵＴ部Ｄ１、Ｄ２、・・・Ｄ３１、Ｄ３２及び論理比較器６にそれぞれ接続された複数のコンパレータ部５Ｐ１、５Ｐ２、・・・５Ｐ３１、５Ｐ３２を有する。論理比較器６は、コンパレータ部５Ｐ１、５Ｐ２、・・・５Ｐ３１、５Ｐ３２にそれぞれ接続された複数の比較ブロック６Ｃ１、６Ｃ２、・・・６Ｃ３１、６Ｃ３２を有する。リレー１Ｒ１、１Ｒ２、・・・１Ｒ３１、１Ｒ３２のオン／オフを個別に制御することによって、ＤＵＴ部Ｄ１、Ｄ２、・・・Ｄ３１、Ｄ３２へ供給される電力がＤＵＴ部Ｄ１、Ｄ２、・・・Ｄ３１、Ｄ３２毎に個別に制御される。
【０００４】
図９に示すように、各ドライバ部４Ｐ１、４Ｐ２、・・・は、複数のドライバ群４Ｐ１ａ、４Ｐ１ｂ、４Ｐ２ａ、４Ｐ２ｂ、・・・をそれぞれ有する。ドライバ群４Ｐ１ａ、４Ｐ２ａ、・・・のドライバは、ＤＵＴ部Ｄ１、Ｄ２、・・・内のチップＣｈ１ａ、Ｃｈ２ａ、・・・に接続されている。各コンパレータ部５Ｐ１、５Ｐ２、・・・は、複数のコンパレータ群５Ｐ１ａ、５Ｐ１ｂ、５Ｐ２ａ、５Ｐ２ｂ、・・・をそれぞれ有する。コンパレータ群５Ｐ１ａ、５Ｐ２ａ、・・・のコンパレータは、ＤＵＴ部Ｄ１、Ｄ２、・・・内のチップＣｈ１ａ、Ｃｈ２ａ、・・・及び論理比較器６に接続されている。一方、ドライバ群４Ｐ１ｂ、４Ｐ２ｂ、・・・及びコンパレータ群５Ｐ１ｂ、５Ｐ２ｂ、・・・は、ＤＵＴ部Ｄ１、Ｄ２、・・・内のチップＣｈ１ａ、Ｃｈ２ａ、・・・に接続されていない。
【０００５】
パターン発生器３は、ドライバ群４Ｐ１ａ、４Ｐ２ａ、・・・を介してＤＵＴ部Ｄ１、Ｄ２、・・・に配置されたチップＣｈ１ａ、Ｃｈ２ａ、・・・にテストパターンを送信する。チップＣｈ１ａ、Ｃｈ２ａ、・・・における試験結果は、コンパレータ群５Ｐ１ａ、５Ｐ２ａ、・・・を介して論理比較器６へ送信される。論理比較器６は、期待値パターンと試験結果とを比較する。データ圧縮回路７は、４つのピンを圧縮単位として論理比較器６から送信された比較結果を圧縮する。圧縮結果は、各ピンに割り当てられたチップＣｈ１ａ、Ｃｈ２ａ、・・・の機能別に、不良解析メモリ８内のメモリブロック８Ｍ１、８Ｍ２に格納される。一方、不良解析メモリ８内のメモリブロック８Ｍ３、８Ｍ４に圧縮結果は格納されない。
【０００６】
次に、図８及び図９に示したメモリテスタを用いたテストプログラムシーケンスを図１０を参照して説明する。
【０００７】
（イ）先ずＳ５１段階において、エリア外のＤＵＴ部Ｄ１、Ｄ２、・・・をリジェクトする。Ｓ５２段階において、総てのチップＣｈ１ａ、Ｃｈ２ａ、・・・に対して、第１の直流テスト（第１のＤＣテスト）として、コンタクトリークの有無をテストする（Ｓ５２段階）。
【０００８】
（ロ）次にＳ５３段階において、テスタＤＵＴ結果に基いてＤＵＴリジェクト処理を行う。総てのＤＵＴ部Ｄ１、Ｄ２、・・・内のチップがフェイルしている場合（Ｓ５３段階でＹＥＳ）、テストシーケンスは終了する。少なくとも１つのＤＵＴ部Ｄ１、Ｄ２、・・・内のチップがフェイルしていない場合（Ｓ５３段階においてＮＯ）、テストシーケンスは継続する。即ち、Ｓ５４段階へ進む。
【０００９】
（ハ）次に、Ｓ５４段階において、第１のＤＣテストにてフェイルしていないチップＣｈ１ａ、Ｃｈ２ａ、・・・に対して、第２の直流テスト（第２のＤＣテスト）として、電源電位−接地電位間のリークの有無をテストする。
【００１０】
（ニ）次に、Ｓ５５段階において、テスタＤＵＴ結果によりＤＵＴリジェクト処理を行う。総てのＤＵＴ部Ｄ１、Ｄ２、・・・内のチップがフェイルしている場合（Ｓ５５段階でＹＥＳ）、テストシーケンスは終了する。少なくとも１つのＤＵＴ部Ｄ１、Ｄ２、・・・内のチップがフェイルしていない場合（Ｓ５５段階においてＮＯ）、テストシーケンスは継続する。即ち、Ｓ５６段階へ進む。
【００１１】
（ホ）次に、Ｓ５６段階において、第１及び第２のＤＣテストにてフェイルしていない総てのチップＣｈ１ａ、Ｃｈ２ａ、・・・に対して、ファンクションテストを行う。そしてＳ５７段階において、ファンクションテストの結果に基いて救済が可能な総てのチップＣｈ１ａ、Ｃｈ２ａ、・・・に対して救済解析処理を施す。
【００１２】
（へ）次にＳ５８段階において、救済解析処理後のテスタＤＵＴ結果によりＤＵＴリジェクト処理を行う。具体的には、総てのＤＵＴ部Ｄ１、Ｄ２、・・・内のチップがフェイルしている場合（Ｓ５８段階でＹＥＳ）、テストシーケンスは終了する。少なくとも１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内のチップがフェイルしていない場合も（Ｓ５８段階においてＮＯ）、テストシーケンスは終了する。
【００１３】
なお、従来、デバイス試験に使用されないテスタチャンネルへの電源供給を随時停止可能とする半導体試験装置の電源供給装置が知られている（例えば、特許文献１参照。）。
【００１４】
【特許文献１】
特開２００１−４７１１号公報（段落［００１１］、第１図）
【００１５】
【発明が解決しようとする課題】
近年の微細化技術の進歩により、比較的少容量のメモリチップでは、１ウェーハあたりに約２０００以上のチップが構成されている。よって、ダイソート（Ｄ／Ｓ）テストをする場合、比較的大容量のメモリチップのテストに比べて、同時測定数とテスト時間が重要な項目となる。一般的なＤ／Ｓテストで使用するメモリテスタの最大同時測定数（ＤＵＴ部の数）は１ステーションあたり３２ＤＵＴである。また、図１１（ａ）に示すように、大容量のメモリチップのテストを考慮して１つのＤＵＴ部に割りつく入力ピン数、出力ピン数、不良解析メモリ容量は比較的多く設定されている。このようなＤ／Ｓテスタで小容量のメモリチップを測定する場合、図９に示したように、１つのＤＵＴ部Ｄ１、Ｄ２、・・・に割り振られている入力ピンの数（１６個）、出力ピンの数（１６個）に対してドライバ群４Ｐ１ｂ、４Ｐ２ｂ、・・・及びコンパレータ群５Ｐ１ｂ、５Ｐ２ｂ、・・・のようにＤ／Ｓテストに使用されないＩ／Ｏピンが多く発生していた。
【００１６】
また不良解析メモリ８に必要とされるデータ容量は、メモリチップＣｈ１ａ、Ｃｈ２ａ、・・・の冗長回路の置き換えルールにより、圧縮できることが一般的であるが、不良解析メモリ８のうちメモリブロック８Ｍ３、８Ｍ４のように使用されないメモリ部分が発生していた。
【００１７】
上記のように小容量のメモリチップを最近のＤ／Ｓメモリテスタで測定するにはテスタ能力を生かしきれない部分が多いため、テスト効率が悪く結果的にテストコストをあげる原因にもなってしまう。また図１１（ｂ）に示すように、１世代、２世代或いは３世代前のＤ／Ｓメモリテスタを使用する場合には、同時測定数（ＤＵＴ数）が１／２、１／４或いは１／８となってしまい、１ウェーハあたり約２０００以上のチップが構成されるメモリチップでは１つのロットの測定時間がかかりすぎてしまい実用的ではなく、テスタを効率よく使用し、スループットも落とさずに測定できる手法がなかった。
【００１８】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、同時測定可能な被試験デバイス数を倍増させると同時にテスト時間を短縮することができる半導体試験装置及び半導体試験方法を提供することである。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、被試験デバイスが配置される複数のデバイス配置領域（ＤＵＴ部）と、被試験デバイスの試験に必要な電力をＤＵＴ部毎に供給する複数のＤＵＴ電源と、被試験デバイスの試験に必要な電力の供給をＤＵＴ部毎に制御するテスタＯＳ制御回路と、被試験デバイスの試験に必要な電力の供給をＤＵＴ部内の被試験デバイス毎に制御する外部制御回路とを備える半導体試験装置であることを要旨とする。
【００２０】
本発明の第２の特徴は、半導体試験装置内の１つのＤＵＴ部に配置された複数の被試験デバイスの中から第１の被試験デバイスを試験の対象として選択する段階と、第１の被試験デバイスへ試験に必要な電力を供給する段階と、第１の被試験デバイスに対して試験を実施する段階と、複数の被試験デバイスの中から第１の被試験デバイスとは異なる第２の被試験デバイスを試験の対象として選択する段階と、第２の被試験デバイスへ試験に必要な電力を供給する段階と、第２の被試験デバイスに対して試験を実施する段階と、第１及び第２の被試験デバイスに対する試験の結果について論理積を取る段階と、論理積から第１及び第２の被試験デバイスの良否を判定する段階とを備える半導体試験方法であることを要旨とする。
【００２１】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。
【００２２】
図１に示すように、本発明の実施の形態に係る半導体試験装置は、被試験デバイスが配置される複数のデバイス配置領域（以後、「ＤＵＴ部」と呼ぶ）Ｄ１、Ｄ２、Ｄ３、・・・と、被試験デバイスの試験に必要な電力をＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎に供給する複数のＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・と、被試験デバイスの試験に必要な電力の供給をＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎に制御するテスタＯＳ制御回路１と、被試験デバイスの試験に必要な電力の供給をＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内の被試験デバイス毎に制御する外部制御回路２と、パターン発生器３と、入力ピン部４と、出力ピン部５と、論理比較器６と、データ圧縮回路７と、不良解析メモリ８と、テスタ制御部（テスタＣＰＵ）９とを備える。ここでは、「被試験デバイス」として、ウェハ上に形成された複数の半導体集積回路であって、半導体集積回路のそれぞれがチップ状に切断されていないもの（チップ）を例に取り説明を続ける。以後「被試験デバイス」を「チップ」と呼ぶ。各ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・には、複数のチップがそれぞれ配置することができる。
【００２３】
テスタＯＳ制御回路１、パターン発生器３、論理比較器６及び不良解析メモリ８は、テスタＣＰＵ９から送信されるテスタＯＳ制御信号Ｔｏｓによりそれぞれ制御される。外部制御回路２は、テスタＣＰＵ９から送信されるコントロールワード信号ＣＷにより制御される。パターン発生器３は、論理比較器６及び不良解析メモリ８に対して、チップに対する試験結果から得られるであろう期待値パターンＡｎｔを送信する。ＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・は、テスタＯＳ制御回路１及び外部制御回路２を介して、ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・にそれぞれ接続されている。１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・に１つのＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・が割り当てられている。入力ピン部４及び出力ピン部５は、ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・にそれぞれ接続されている。入力ピン部４及び出力ピン部５には、１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・あたり複数のピンが割り付けられている。
【００２４】
パターン発生器３は、チップの試験に使用するテストパターンを生成し、入力ピン部４を介してＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・に配置されたチップにテストパターンを送信する。ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・における試験結果は、出力ピン部５を介して論理比較器６へ送信され、論理比較器６は、期待値パターンと試験結果とを比較する。論理比較器６における比較結果は、データ圧縮回路７へ送信され、データ圧縮回路７は、比較結果を圧縮する。不良解析メモリは、データ圧縮回路７において圧縮された比較結果を格納する。
【００２５】
テスタＯＳ制御回路１は、テスタＯＳ制御信号Ｔｏｓに従って、ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・へ供給する電力を、ＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・毎にオン／オフ制御する。一方、外部制御回路２は、テスタＯＳ制御回路１とＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・との間に接続されている。外部制御回路２は、１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内に配置された複数のチップにそれぞれ電力を供給できるようにＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・を分岐させ、分岐されたＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・の電源ラインをコントロールワード信号ＣＷに従ってチップ毎にオン／オフ制御する。
ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・の数は、半導体試験装置が同時に測定することができる「最大同時測定数」を示す。最大同時測定時において、ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・のそれぞれに最低１つのＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・が割り付けられている。すなわち、ＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・とＤＵＴ電源ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、・・・は、１対１に対応している。
したがって、半導体試験装置は、複数のＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・に配置されている複数のチップを同時に試験することができる。
【００２６】
図２に示すように、半導体試験装置は、複数のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂがそれぞれ配置されるＤＵＴ部Ｄ１、・・・Ｄ３２と、チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂの試験に必要な電力をＤＵＴ部Ｄ１、・・・Ｄ３２に供給するＤＵＴ電源ＶＳ１、・・・ＶＳ３２と、ＤＵＴ電源ＶＳ１、・・・ＶＳ３２からＤＵＴ部Ｄ１、・・・Ｄ３２へ電力を供給するか否かをＤＵＴ部Ｄ１、・・・Ｄ３２毎に制御するテスタＯＳ制御回路１と、ＤＵＴ電源ＶＳ１、・・・ＶＳ３２からチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂへ試験に必要な電力を供給するか否かをチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂ毎に制御する外部制御回路２と、試験に使用するテストパターンをテスタＯＳ制御信号Ｔｏｓに従って生成するパターン発生器３と、パターン発生器３及びＤＵＴ部Ｄ１、・・・Ｄ３２内のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂにそれぞれ接続された入力ピン部４と、チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂに接続された出力ピン部５と、出力ピン部５に接続された論理比較器６とを備える。実施の形態において、半導体試験装置は、１ステーションあたり最大同時測定数として３２個のＤＵＴ部Ｄ１、・・・Ｄ３２を有し、各ＤＵＴ部Ｄ１、・・・Ｄ３２にそれぞれ２つのチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂが配置されている場合を例にとり説明する。したがって、半導体試験装置は、１ステーションあたり最大６４個のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂが配置されている。
【００２７】
テスタＯＳ制御回路１は、ＤＵＴ電源ＶＳ１、・・・ＶＳ３２にそれぞれ接続されたリレー１Ｒ１、・・・１Ｒ３２を有する。リレー１Ｒ１、・・・１Ｒ３２は、テスタＣＰＵ９から送信されるテスタＯＳ制御信号Ｔｏｓによりその開閉が制御される。外部制御回路２は、リレー１Ｒ１、・・・１Ｒ３２にそれぞれ並列に接続されたリレー２Ｒ１ａ、２Ｒ１ｂ、・・・２Ｒ３２ａ、２Ｒ３２ｂを有する。リレー２Ｒ１ａ、２Ｒ１ｂ、・・・２Ｒ３２ａ、２Ｒ３２ｂは、テスタＣＰＵ９から送信されるコントロールワード信号ＣＷによりその開閉が制御される。なお、コントロールワード信号ＣＷは、既存のメモリテスタなどの半導体試験装置に装備されているコントロールワード信号を外部制御回路２用の制御信号として用いることによって、外部制御回路２へ送信される。
【００２８】
入力ピン部４は、パターン発生回路３に並列に接続された複数のドライバ群４Ｐ１ａ、４Ｐ１ｂ、・・・４Ｐ３２ａ、４Ｐ３２ｂを有する。ドライバ群４Ｐ１ａ、４Ｐ１ｂ、・・・４Ｐ３２ａ、４Ｐ３２ｂは、ＤＵＴ部Ｄ１、・・・Ｄ３２内のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂにそれぞれ接続されている。出力ピン部５は、チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂにそれぞれ接続された複数のコンパレータ群５Ｐ１ａ、５Ｐ１ｂ、・・・５Ｐ３２ａ、５Ｐ３２ｂを有する。論理比較器６は、コンパレータ群５Ｐ１ａ、５Ｐ１ｂ、・・・５Ｐ３２ａ、５Ｐ３２ｂにそれぞれ接続された比較ブロック６Ｃ１ａ、６Ｃ１ｂ、・・・６Ｃ３２ａ、６Ｃ３２ｂを有する。
【００２９】
パターン発生器３は、ドライバ群４Ｐ１ａ、４Ｐ１ｂ、・・・４Ｐ３２ａ、４Ｐ３２ｂを介してＤＵＴ部Ｄ１、・・・Ｄ３２に配置されたチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂにテストパターンを送信する。チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂにおける試験結果は、コンパレータ群５Ｐ１ａ、５Ｐ１ｂ、・・・５Ｐ３２ａ、５Ｐ３２ｂを介して比較ブロック６Ｃ１ａ、６Ｃ１ｂ、・・・６Ｃ３２ａ、６Ｃ３２ｂへ送信される。比較ブロック６Ｃ１ａ、６Ｃ１ｂ、・・・６Ｃ３２ａ、６Ｃ３２ｂは、期待値パターンと試験結果とを比較する。
【００３０】
リレー１Ｒ１、・・・１Ｒ３２のオン／オフを個別に制御することによって、チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂへ供給される電力がＤＵＴ部Ｄ１、・・・Ｄ３２毎に個別に制御される。一方、リレー２Ｒ１ａ、２Ｒ１ｂ、・・・２Ｒ３２ａ、２Ｒ３２ｂのオン／オフを個別に制御することによって、チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂへ供給される電力がチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂ毎に個別に制御される。
【００３１】
図３に示すように、入力ピン部４は、パターン発生回路３に接続された複数のドライバ群４Ｐ１ａ、４Ｐ１ｂ、４Ｐ２ａ、４Ｐ２ｂ、・・・を有し、各ドライバ群４Ｐ１ａ、４Ｐ１ｂ、４Ｐ２ａ、４Ｐ２ｂ、・・・は、８つのドライバをそれぞれ有する。総てのドライバは、ＤＵＴ部Ｄ１、Ｄ２、・・・内のチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・に接続されている。同様にして、出力ピン部５は、複数のコンパレータ群５Ｐ１ａ、５Ｐ１ｂ、５Ｐ２ａ、５Ｐ２ｂ、・・・を有し、各コンパレータ群５Ｐ１ａ、５Ｐ１ｂ、５Ｐ２ａ、５Ｐ２ｂ、・・・は、８つのコンパレータをそれぞれ有する。総てのコンパレータは、ＤＵＴ部Ｄ１、Ｄ２、・・・内のチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・及び論理比較器６に接続されている。
【００３２】
論理比較器６における比較結果は、出力ピン部５のピン毎、即ちコンパレータ毎に出力される。データ圧縮回路７は、４つのピンを圧縮単位として論理比較器６から送信された比較結果を圧縮する。圧縮結果は、各ピンに割り当てられたチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・の機能別に、不良解析メモリ８内のメモリブロック８Ｍ１、８Ｍ２、８Ｍ３、８Ｍ４、・・・に格納される。
【００３３】
図４に示すように、図１及び図２に示した外部制御回路２は、テスタＯＳ制御回路１に並列に接続された複数のリレー２Ｒ１ａ、・・・２Ｒ３２ｂと、ＤＵＴ部Ｄ１、・・・Ｄ３２内の複数のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂを個別に選択するデコーダ部１０と、デコーダ部１０によって選択されたチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂへ試験に必要な電力を供給するか否か及びＤＵＴ部Ｄ１、・・・Ｄ３２内の総てのチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂへ試験に必要な電力を供給するか否かを制御するコマンド部１１と、チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂ毎の制御データを取り込み及び保持するラッチ回路部Ｌａ１ａ、・・・Ｌａ３２ｂと、バッファ１２ａ、１２ｂ、１２ｃ、１２ｄ、Ｂｕ１ａ、・・・Ｂｕ３２ｂとを有する。
【００３４】
ＤＵＴ電源ＶＳ１、・・・ＶＳ３２は、テスタＯＳ制御回路１内のリレー１Ｒ１、・・・１Ｒ３２にそれぞれ接続されている。リレー２Ｒ１ａ、・・・２Ｒ３２ｂは、テスタＯＳ制御回路１内のリレー１Ｒ１、・・・１Ｒ３２に並列に接続され、ＤＵＴ部Ｄ１、・・・Ｄ３２内の複数のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂに接続されている。
【００３５】
コントロールワード信号ＣＷには、チップ選択信号ＣＥ［ＣＥ０〜ＣＥ５］と、ラッチ有効信号ＬＥと、一括制御信号ＣＴＲＬと、リレー開閉信号ＥＸＣＬＤとが含まれる。チップ選択信号ＣＥ［ＣＥ０〜ＣＥ５］は、６４個のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂを個別に選択する為に、６ビットのデータ量を有する。チップ選択信号ＣＥ［ＣＥ０〜ＣＥ５］は、バッファ１２ａを介してデコーダ部１０に送信される。ラッチ有効信号ＬＥは、バッファ１２ｂを介して各ラッチ回路部Ｌａ１ａ、・・・Ｌａ３２ｂへ送信される。一括制御信号ＣＴＲＬ及びリレー開閉信号ＥＸＣＬＤは、バッファ１２ｃ、１２ｄを介してコマンド部１１へそれぞれ送信される。デコーダ部１０及びコマンド部１１は、各ラッチ回路部Ｌａ１ａ、・・・Ｌａ３２ｂに接続されている。ラッチ回路部Ｌａ１ａ、・・・Ｌａ３２ｂの出力にはバッファＢｕ１ａ、・・・Ｂｕ３２ｂが接続されている。
【００３６】
図５を参照して図４に示した外部回路２の動作を説明する。ラッチ有効信号ＬＥ＝Ｈ、一括制御信号ＣＴＲＬ＝Ｈ、リレー開閉信号ＥＸＣＬＤ＝Ｈを入力することで、チップ選択信号ＣＥは無効となり、総てのラッチ出力信号ＯＵＴ１ａ、・・・ＯＵＴ３２ｂは、Ｈ（オフ信号）が出力される。この場合、総てのリレー２Ｒ１ａ、・・・２Ｒ３２ｂが開き、総てのチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂに接続された電源ラインがオフ状態となる。即ち、総てのチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂに電力が供給されない。一方、ラッチ有効信号ＬＥ＝Ｈ、一括制御信号ＣＴＲＬ＝Ｈ、リレー開閉信号ＥＸＣＬＤ＝Ｌを入力することで、チップ選択信号ＣＥは無効となり、総てのラッチ出力信号ＯＵＴ１ａ、・・・ＯＵＴ３２ｂは、Ｌ（オン信号）が出力される。この場合、総てのリレー２Ｒ１ａ、・・・２Ｒ３２ｂが閉じ、総てのチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂに接続された電源ラインがオン状態となる。即ち、総てのチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂに電力が供給される。
【００３７】
一括制御信号ＣＴＲＬ＝Ｌとすることで、チップ選択信号ＣＥ［ＣＥ０〜ＣＥ５］が有効に機能し、任意のチップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂの電源ラインを個別にオン／オフ制御することができる。具体的には、ラッチ有効信号ＬＥ＝Ｈ、一括制御信号ＣＴＲＬ＝Ｌ、リレー開閉信号ＥＸＣＬＤ＝Ｌを入力する。そして、チップＣｈ１ｂａを選択する場合は、チップ選択信号ＣＥ０＝１、ＣＥ１＝０、ＣＥ２＝０、ＣＥ３＝０、ＣＥ４＝０、ＣＥ５＝０を入力する。
ラッチ回路部Ｌａ１ａのラッチ出力信号ＯＵＴ１ａは、Ｌ（オン信号）が出力され、他のラッチ回路部Ｌａ１ｂ、・・・Ｌａ３２ｂのラッチ出力信号ＯＵＴ１ｂ、・・・ＯＵＴ３２ｂは、Ｈ（オフ信号）が出力される。また、ラッチ有効信号ＬＥ＝Ｌとすることにより、一括制御信号ＣＴＲＬ、リレー開閉信号ＥＸＣＬＤ及びチップ選択信号ＣＥは無効となり、各ラッチ回路部Ｌａ１ｂ、・・・Ｌａ３２ｂに設定されているオン／オフ状態を保持することができる。即ち、総てのラッチ出力信号ＯＵＴ１ａ、・・・ＯＵＴ３２ｂは、固定される。
【００３８】
このように、外部制御回路２は、一括制御信号ＣＴＲＬ及びリレー開閉信号ＥＸＣＬＤを、各チップＣｈ１ａ、Ｃｈ１ｂ、・・・Ｃｈ３２ａ、Ｃｈ３２ｂへの電源ラインのオン／オフ状態を設定する「セット信号」及び既に設定されているオン／オフ状態を解除する「リセット信号」として機能させる。また、外部制御回路２は、チップ選択信号ＣＥを用いて各チップの電源ラインのオン／オフ状態を個別に制御し、ラッチ有効信号ＬＥを用いて各ラッチ回路部Ｌａ１ｂ、・・・Ｌａ３２ｂのデータ更新及び保持を制御している。
【００３９】
次に、図１に示した半導体試験装置を用いたテストプログラムシーケンスを図６及び図７を参照して説明する。先ず図６を参照して直流テストのシーケンスを説明する。
【００４０】
（イ）先ず、エリア外のチップデータを読み込み（Ｓ０１段階）、エリア外のチップに電力を供給しないように外部制御回路２で対象チップの電源ラインのみをオンさせる（Ｓ０２段階）。ここでは先ずチップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の電源ラインをオンさせ、チップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の電源ラインをオフさせる。
【００４１】
（ロ）次に、Ｓ０３段階において、第１の被試験デバイス（チップ）Ｃｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・に対して、第１の直流テスト（第１のＤＣテスト）として、コンタクトリークの有無をテストする。Ｓ０４段階において、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の試験結果を、ＤＣテストユニットを用いてＬｉｍｉｔ値と比較し、測定値が、Ｌｉｍｉｔ値外である場合は、そのチップは、ＤＣ不良とし、そのテスト結果を配列Ａに格納する。
【００４２】
（ハ）次に、Ｓ０５段階において、第２の被試験デバイス（チップ）Ｃｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・に対して、第１のＤＣテストとして、コンタクトリークの有無をテストする。Ｓ０６段階において、チップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の試験結果を、ＤＣテストユニットを用いてＬｉｍｉｔ値と比較し、測定値がＬｉｍｉｔ値外である場合は、そのチップはＤＣ不良としてそのテスト結果を配列Ｂに格納する。
【００４３】
（ニ）次に、Ｓ０７段階において、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の試験結果（配列Ａ）とチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の試験結果（配列Ｂ）とをテスタＣＰＵ９内のＤＣジャッジ部でＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎に論理積（ＡＮＤ）処理を行い、これらをＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎のテスタＤＵＴ結果とする。ＡＮＤ処理したテスタＤＵＴ結果に基いてＤＵＴリジェクト処理を行う。具体的には、１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内の２つのチップが共にフェイルしている場合（Ｓ０７段階でＹＥＳ）、そのＤＵＴ部のテストシーケンスは終了する。１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内の２つのチップが共にフェイルしていない場合或いは何れか一方のチップのみがフェイルしている場合（Ｓ０７段階においてＮＯ）、そのＤＵＴ部のテストシーケンスは継続する。即ち、Ｓ０８段階へ進む。
【００４４】
（ホ）次に、Ｓ０８段階において、外部制御回路２を用いて総てのチップの電源ラインをリセットして、総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・への電力供給を一旦停止する。そして、Ｓ０９段階において、外部制御回路２は、第１のＤＣテストにてフェイルしていない第１の被試験デバイス（チップ）Ｃｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の電源ラインをオンさせ、チップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の電源ラインをオフさせる。
【００４５】
（へ）次に、Ｓ１０段階において、第１のＤＣテストにてフェイルしていないチップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・に対して、第２の直流テスト（第２のＤＣテスト）として、電源電位−接地電位間のリークの有無をテストする。Ｓ１１段階において、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の試験結果を、ＤＣテストユニットを用いてＬｉｍｉｔ値と比較し、測定値がＬｉｍｉｔ値外である場合は、そのチップはＤＣ不良とし、そのテスト結果を配列Ａに格納する。
【００４６】
（ト）次に、Ｓ１２段階において、外部制御回路２を用いて総てのチップの電源ラインをリセットして、総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・への電力供給を一旦停止する。そして、Ｓ１３段階において、外部制御回路２は、第１のＤＣテストにてフェイルしていない第２の被試験デバイス（チップ）Ｃｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の電源ラインをオンさせ、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の電源ラインをオフさせる。
【００４７】
（チ）次に、Ｓ１４段階において、第１のＤＣテストにてフェイルしていないチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・に対して、第２のＤＣテストとして、電源電位−接地電位間のリークの有無をテストする。Ｓ１５段階において、チップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の試験結果を、ＤＣテストユニットを用いてＬｉｍｉｔ値と比較し、測定値がＬｉｍｉｔ値外である場合は、そのチップはＤＣ不良とし、そのテスト結果を配列Ｂに格納する。
【００４８】
（リ）次に、Ｓ１６段階において、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の試験結果（配列Ａ）とチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の試験結果（配列Ｂ）とをテスタＣＰＵ９内のＤＣジャッジ部でＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎にＡＮＤ処理を行い、これらをＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎のテスタＤＵＴ結果とする。ＡＮＤ処理したテスタＤＵＴ結果によりＤＵＴリジェクト処理を行う。具体的には、１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内の２つのチップが共にフェイルしている場合（Ｓ１６段階でＹＥＳ）、そのＤＵＴ部のテストシーケンスは終了する。１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内の２つのチップが共にフェイルしていない場合或いは何れか一方のチップのみがフェイルしている場合（Ｓ１６段階においてＮＯ）、そのＤＵＴ部のテストシーケンスは継続する。即ち、図７のＳ１７段階へ進む。
【００４９】
以上説明したように、外部制御回路２を設けることにより、最大同時即定数は２倍となるが、半導体試験装置の電流・電圧測定回路は２倍となっていないため、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・とチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・とを別々に測定する。それぞれのテスト結果はＤＣジャッジ部でＡＮＤ処理され、テスタＤＵＴ結果となる。また第２のＤＣテストのような電源電流を測定する場合には、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の測定前に総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・をリセットして電力供給を一旦遮断し、その後、対象チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の電源ラインのみをオンさせる。
【００５０】
次に、図７を参照して機能テスト（ファンクションテスト）のシーケンスを説明する。なお、ＤＣテストでテスタＤＵＴとして不良になっている部分は既にリジェクトされているものとする。またＤＣテストでのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・のそれぞれの最新結果はファンクションテストに引き継がれているものとする。
【００５１】
（１）先ずＳ１７段階において、外部制御回路２を用いて総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・の電源ラインをリセットしてイニシャル処理を行う。そして、Ｓ１８段階において、外部制御回路２は、第１及び第２のＤＣテストでフェイルしていない総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・の電源ラインをオンさせる。
【００５２】
（２）次にＳ１９段階において、第１及び第２のＤＣテストにてフェイルしていない総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・に対して、第１のファンクションテストを行う。そしてＳ２０段階において、試験結果を、論理比較器６を用いて期待値パターンと比較し、データ圧縮回路７を用いて比較結果を圧縮し、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の試験結果を不良解析メモリ８内に格納する。そしてＳ２１段階において、第１のファンクションテストの結果（不良解析メモリ８の内容）に基いて総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・に対して救済解析処理を施す。そして、Ｓ２１段階では、チップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・の救済結果から各Ｂａｎｋ毎のパス／フェイルが判断でき、それによってチップＣｈ１ａ、Ｃｈ２ａ、・・・とチップＣｈ１ｂ、Ｃｈ２ｂ、・・・の救済結果が判別できる。
【００５３】
（３）次に、Ｓ２２段階において、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・の試験結果とチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の試験結果とをテスタＣＰＵ９内のファンクションジャッジ部でＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎にＡＮＤ処理を行い、これらをＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・毎のテスタＤＵＴ結果とする。ＡＮＤ処理したテスタＤＵＴ結果によりＤＵＴリジェクト処理を行う。具体的には、１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内の２つのチップが共にフェイルしている場合（Ｓ２２段階でＹＥＳ）、そのＤＵＴ部のテストシーケンスは終了する。１つのＤＵＴ部Ｄ１、Ｄ２、Ｄ３、・・・内の２つのチップが共にフェイルしていない場合或いは何れか一方のチップのみがフェイルしている場合（Ｓ２２段階においてＮＯ）、そのＤＵＴ部のテストシーケンスは継続する。即ち、Ｓ２３段階へ進む。
【００５４】
（４）以後同様にして、外部制御回路２を用いて総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・の電源ラインをリセットしてイニシャル処理を行い（Ｓ２３段階）、外部制御回路２は、第１及び第２のＤＣテスト及び第１のファンクションテストでフェイルしていない総てのチップＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・の電源ラインをオンさせる（Ｓ２４段階）。そして、Ｓ２５段階において、第１及び第２のＤＣテスト及び第１のファンクションテストにてフェイルしていないチップ総てのＣｈ１ａ、Ｃｈ１ｂ、Ｃｈ２ａ、Ｃｈ２ｂ、・・・に対して、第２のファンクションテストを行う。
【００５５】
図３のドライバから入力されるチップのアドレス、書き込み（ライト）信号、読み出し（ライト）信号等はテストプログラム上、同じニーモニック割り当てが可能である。また、例えば、図３のコンパレータ出力と各不良解析メモリ８のメモリブロック８Ｍ１が異なるＤＵＴ部Ｄ１、Ｄ２に属するチップＣｈ１ａ、チップＣｈ２ａに割り付けられている。したがって、ファンクションテストにおいて、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・とチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・とをテスト分割することはなく、各不良解析メモリ８のメモリブロック８Ｍ１に格納された情報で救済解析が別々に処理可能である。救済処理結果からチップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・とチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の試験結果を格納することにより、テスト一括処理が可能である。またその後のファンクションジャッジ部は、チップＣｈ１ａ、Ｃｈ２ａ、Ｃｈ３ａ、・・・とチップＣｈ１ｂ、Ｃｈ２ｂ、Ｃｈ３ｂ、・・・の救済結果からテストＤＵＴ結果作成及びリジェクト処理を実施する。以上のようにファンクションテストはテスト開始と終了に外部制御回路２による総てのチップをリセットし、対象チップをセットすることで正確なダイソート（Ｄ／Ｓ）テストが可能となる。
【００５６】
以上説明したように、本発明の実施の形態に係る半導体試験装置は、従来のテスタに備わっているコントロールワード信号ＣＷを制御信号として使用し、テスタＯＳ制御信号Ｔｏｓとは別にそれぞれのチップに供給する電源ラインの切り離しを可能とする外部制御回路２を備える。そして、外部制御回路２は、制御するチップを選択するデコーダ部１０と、チップの電源ラインのリレーのオン／オフを制御するコマンド部１１と、それぞれのセット内容を記憶して保持するラッチ回路部Ｌａ１ａ、Ｌａ１ｂ、・・・とで構成され、ラッチ回路部Ｌａ１ａ、Ｌａ１ｂ、・・・のラッチ出力信号ＯＵＴ１ａ、ＯＵＴ１ｂ、・・・によって電源ラインのオン／オフが可能となる。即ち、最大同時測定数で割り当てられているＤＵＴ電源ＶＳ１、ＶＳ２、・・・をテスタＣＰＵ９によって電源リレーオン／オフを実施し、テスト不良となったチップのＤＵＴ電源ＶＳ１、ＶＳ２、・・・をテスタＣＰＵ９によって切り離しながら随時テストを実行する。また、図９において使用していなかったドライバ群４Ｐ１ｂ、４Ｐ２ｂ、・・・及びコンパレータ群５Ｐ１ｂ、５Ｐ２ｂ、・・・に、図３に示すようにチップＣｈ１ｂ、４Ｐ２ｂ、・・・を割り当てることができる。
【００５７】
したがって、従来からのテスタのシステムを変更することなしに、安価な投資を行うだけで、同時測定数を２倍以上にすることができかつ正確にＤ／Ｓテストが可能で、テストのスループットが大幅に向上できる。その結果コストダウンが図れる。また現有の高価なテスタ設備をチップの容量に関係なく効率良く使用可能となる。特に、最近の微細化により１ウエ−ハあたりの搭載チップ数が多大な比較的容量が小さいメモリチップを同時測定する際に顕著な効果を奏する。
【００５８】
また本発明の実施の形態に係る半導体試験装置及び半導体試験方法は、外部制御回路２をテスタに標準的に設置されている機能を使用して制御するため、多種のテスタへの適用が容易となる。
【００５９】
上記のように、本発明は、１つの実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６０】
実施の形態では、１つのＤＵＴ部内に２つのチップを配置する場合について説明したが、１つのＤＵＴ部内に３つ以上のチップを配置しても構わない。この場合、最大同時測定数は３倍以上となる。なお、１つのＤＵＴ部に配置することが可能なチップ数は、原則として、ＤＵＴ部に割り付けられたピン数（ドライバ数及びコンパレータ数）と１つのチップが有するピン数とによって定まる。例えば、図３に示したＤＵＴ部Ｄ１、Ｄ２、・・・は、合計３２個のドライバ及びコンパレータを有する。この場合、１つのチップが有する入出力ピン数が１６個以下であれば２つのチップを１つのＤＵＴ部に同時に配置でき、入出力ピン数が１０個以下であれば３つのチップを同時に配置可能である。但し、チップ内の複数のピン間でテスタからの信号を共有できる場合、入出力ピン数が１７個以上であっても１つのＤＵＴ部内に同時に２つのチップを配置することができる場合がある。
【００６１】
また、実施の形態では、「被試験デバイス」としてウェーハ上に形成された複数の半導体集積回路であって、半導体集積回路のそれぞれがチップ状に切断されていないもの（チップ）を例に取り説明をしたが、本発明における「被試験デバイス」はこれに限定されるものではない。半導体集積回路が形成されたチップごとにウェーハを切断（ダイシング）した後のベアチップの状態或いはパッケージング処理後の半導体デバイスを、被試験デバイスとすることも可能である。即ち、実施の形態における半導体試験装置はウェーハ処理後のダイソートテストで使用される試験装置について示したが、本発明はこれに限定されるものでなく、セラミックパッケージ或いはプラスティックパッケージにより実装された半導体デバイスの出荷試験に使用される試験装置としても適用可能である。
【００６２】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、同時測定可能な被試験デバイス数を倍増させると同時にテスト時間を短縮することができる半導体試験装置及び半導体試験方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体試験装置を示すブロック図である。
【図２】図１に示した半導体試験装置の具体的な構成を示すブロック図である。
【図３】図１に示した半導体試験装置の更に詳細な構成を示すブロック図である。
【図４】図１及び図２に示した外部制御回路の詳細な構成を示すブロック図である。
【図５】図４に示した外部制御回路に係る真理値表を示す。
【図６】図１に示した半導体試験装置を用いたテストプログラムシーケンスのうちＤＣテスト部分を示すフローチャートである。
【図７】図１に示した半導体試験装置を用いたテストプログラムシーケンスのうちファンクションテスト部分を示すフローチャートである。
【図８】従来技術に係るＤ／Ｓメモリテスタの具体的な構成を示すブロック図である。
【図９】図８に示したＤ／Ｓメモリテスタの更に詳細な構成を示すブロック図である。
【図１０】図８に示したＤ／Ｓメモリテスタを用いたテストプログラムシーケンスを示すフローチャートである。
【図１１】図１１（ａ）は従来の代表的なＤ／Ｓメモリテスタにおける１ＤＵＴ部に割り付くドライバ数、コンパレータ数、ＤＵＴ電源数及び不良解析メモリ容量を示す表である。図１１（ｂ）はＤ／Ｓメモリテスタの１ステーション当たりの最大同時測定数（ＤＵＴ部の数）を示すグラフである。
【符号の説明】
１    テスタＯＳ制御回路
１Ｒ１、１Ｒ２、・・・、２Ｒ１ａ、２Ｒ１ｂ、・・・、    リレー
２    外部制御回路
３    パターン発生器
４    入力ピン部
４Ｐ１ａ、４Ｐ１ｂ、・・・    ドライバ群
５    出力ピン部
５Ｐ１ａ、５Ｐ１ｂ、・・・    コンパレータ群
６    論理比較器
６Ｃ１ａ、６Ｃ１ｂ、・・・    比較ブロック
７    データ圧縮回路
８    不良解析メモリ
８Ｍ１、８Ｍ２、・・・    メモリブロック
９    テスタＣＰＵ
１０    デコーダ部
１１    コマンド部
１２ａ〜１２ｄ、Ｂｕ１ａ、Ｂｕ１ｂ、・・・    バッファ
Ｌａ１ａ、Ｌａ１ｂ、・・・    ラッチ回路部
ＣＷ    コントロールワード信号
ＣＥ    チップ選択信号
ＬＥ    ラッチ有効信号
ＣＴＲＬ    一括制御信号
ＥＸＣＬＤ    リレー開閉信号
ＯＵＴ１ａ、ＯＵＴ１ｂ、・・・    ラッチ出力信号
Ｃｈ１ａ、Ｃｈ１ｂ、・・・    被試験デバイス（チップ）
Ｄ１、Ｄ２、・・・    デバイス配置領域（ＤＵＴ部）
Ｔｏｓ    テスタＯＳ制御信号
ＶＳ１、ＶＳ２、・・・    ＤＵＴ電源
【図１】
2004340742.tif 000003
【図２】
2004340742.tif 000004
【図３】
2004340742.tif 000005
【図４】
2004340742.tif 000006
【図５】
2004340742.tif 000007
【図６】
2004340742.tif 000008
【図７】
2004340742.tif 000009
【図８】
2004340742.tif 000010
【図９】
2004340742.tif 000011
【図１０】
2004340742.tif 000012
【図１１】
2004340742.tif 000013