(57)【要約】【課題】半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置において、抵抗体の抵抗値の安定性の向上及びチップ面積の縮小化を図る。【解決手段】抵抗体形成領域のＬＯＣＯＳ酸化膜３上に複数の抵抗体９が形成されている。半導体基板１上全面にＮＳＧ膜２３及びＢＰＳＧ膜２５が形成され、抵抗体９の形成領域を含む領域のＢＰＳＧ膜２５上に電極パッド３１が形成されている。抵抗体９は電極パッド３１下に配置されているので、電極パッド３１よりも上層側からの抵抗体９への不純物イオンや電荷、水分、水素などの侵入を防止することができ、抵抗体９の抵抗値の安定性を向上させることができる。さらに、抵抗体９のためだけのレイアウト面積をなくすことができるので、チップ面積の縮小化を図ることができる。【選択図】      図１
2004281966.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置において、
前記抵抗体は金属層からなる電極パッド下に配置されていることを特徴とする半導体装置。
【請求項２】
前記半導体材料はポリシリコン、シリコンゲルマニウム又はシリコンクロムである請求項１に記載の半導体装置。
【請求項３】
前記電極パッド下に複数本数の抵抗体が配置されている請求項１又は２に記載の半導体装置。
【請求項４】
ＭＯＳトランジスタのゲート電極は前記抵抗体と同じ半導体材料により形成されている請求項１、２又は３に記載の半導体装置。
【請求項５】
前記電極パッドの近傍領域の半導体基板上に形成された絶縁膜上にヒューズ素子を備えている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ヒューズ素子は前記抵抗体と同じ半導体材料により形成されている請求項５に記載の半導体装置。
【請求項７】
前記電極パッドよりも上層側に再配線層を備え、前記電極パッドの形成領域とは異なる領域で前記再配線層上に外部接続端子を備えている請求項１から６のいずれかに記載の半導体装置。
【請求項８】
２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる電圧設定回路を備えた半導体装置において、
前記抵抗は、請求項１から７のいずれかに記載の抵抗体により構成されていることを特徴とする半導体装置。
【請求項９】
入力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗として請求項８に記載の電圧設定回路を備えていることを特徴とする半導体装置。
【請求項１０】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗として請求項８に記載の電圧設定回路を備えていることを特徴とする半導体装置。
【請求項１１】
同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板上に絶縁膜を形成した後、前記絶縁膜の形成領域を含む半導体基板上全面に半導体材料膜を形成し、前記半導体材料膜に所定の抵抗値を得るための不純物を導入する工程、
（Ｂ）前記半導体材料膜をパターニングして前記絶縁膜上に抵抗体を形成する工程、
（Ｃ）前記抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程、
（Ｄ）前記抵抗体の形成領域を含む領域の前記絶縁層上に金属層からなる電極パッドを形成する工程。
【請求項１２】
前記半導体材料としてポリシリコン、シリコンゲルマニウム又はシリコンクロムを用いる請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（Ｂ）において、電極パッド形成予定領域に複数本数の抵抗体を形成する請求項１０又は１１に記載の半導体装置。
【請求項１４】
前記工程（Ｄ）において前記電極パッドを形成した後、前記電極パッドの形成領域に対応して開口部をもつ第２絶縁層を形成し、前記電極パッド上及び前記第２絶縁層上に再配線層を形成し、前記電極パッドの形成領域とは異なる領域で前記再配線層上に外部接続端子を形成する工程を含む請求項１１、１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（Ｂ）において、前記半導体材料膜を用いてＭＯＳトランジスタの形成領域にゲート電極を形成する請求項１０から１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
半導体基板上にヒューズ素子も形成する場合、前記工程（Ｂ）において、前記半導体材料膜を用いて前記抵抗体の形成領域とは異なる領域の前記絶縁膜上にヒューズ素子を形成する請求項１１から１５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置及びその製造方法に関するものである。本発明が適用される半導体装置としては、例えば電圧検出回路や定電圧発生回路などのアナログＩＣ（集積回路）を備えた半導体装置を挙げることができる。
【０００２】
【従来の技術】
図１９は従来の半導体装置の電極パッド近傍領域を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。
シリコン基板からなる半導体基板１上に素子分離用のＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）酸化膜３が形成されている。半導体基板１上及びＬＯＣＯＳ酸化膜３上に層間絶縁層８９が形成されている。電極パッド形成領域の層間絶縁層８９上に電極パッド９１が形成されている。電極パッド９１上を含む層間絶縁層８９上に最終保護膜９３が形成されている。最終保護膜９３には電極パッド９１に対応してパッド開口部９５が形成されている。
図１９に示すように、従来の半導体装置において、電極パッド９１下の領域には何もデバイスを配置しないのが普通であった。
【０００３】
図１９では１層メタル配線の場合を示しているが、多層メタル配線構造の場合でも同様に考えることができる。つまり、多層メタル配線構造の場合は最上層のメタル配線層により電極パッドが形成される。
【０００４】
従来の半導体装置の製造工程では、電極パッドにワイヤーボンディングによるアセンブリを行なう。アセンブリ工程ではパッケージのリードフレームと電極パッドをボンディングワイヤーにより接続する。
【０００５】
図２０はパッケージング後の半導体装置を示す断面図である。図２１はワイヤーボンディング後の半導体装置の電極パッド部分を示す図であり（Ａ）は断面図、（Ｂ）は電子顕微鏡写真である。
【０００６】
図２０を参照して半導体装置全体を説明すると、ダイパッド９７上にチップ９９が搭載されている。ダイパッド９７の周囲にリードフレーム１０１が設けられている。チップ９９に設けられた電極パッド（図２０での図示は省略）と、その電極パッドに対応するリードフレーム１０１はボンディングワイヤー１０３により電気的に接続されている。ダイパッド９７、チップ９９、リードフレーム１０１及びボンディングワイヤー１０３はモールド樹脂１０５により封止されている。リードフレーム１０１のチップ９９とは反対側の端部はモールド樹脂１０５の外部に設けられている。
【０００７】
電極パッド９１へのボンディングワイヤー１０３の接続（ワイヤーボンディング）には強い衝撃が伴うことが知られている。この衝撃はそのまま半導体チップに伝わるので、電極パッド９１の下方には安全のため敢えてデバイスを配置しないのが一般的であった。
【０００８】
また、近年のメタル配線の多層化技術の実現で、電極パッドと半導体基板との間に多層のメタル配線や絶縁膜が介在することになったため、ワイヤーボンディングの衝撃が半導体基板に伝わりにくくなっている。
【０００９】
例えば５層メタル配線構造の場合には、図２２に示すように、第５層目のメタル配線層により構成される電極パッド９１と半導体基板１との間には、層間絶縁層８９、第１層目のメタル配線層２９−１、第２層目のメタル配線層２９−２、第３層目のメタル配線層２９−３及び第４層目のメタル配線層２９−４が設けられている。
【００１０】
多層メタル配線構造では、電極パッドへのワイヤーボンディングの衝撃が半導体基板に伝わりにくくなっていることにより、電極パッドの下方にデバイスを配置する試みが行われつつある。
【００１１】
電極パッド下にデバイスを配置した半導体装置の例として、電極パッド下に入力保護素子を配置したものがある。
例えば、電極パッドの下部領域に、抵抗からなるか、又は抵抗及びダイオードからなる静電気破壊防止層を設けた半導体回路がある。その静電気破壊防止層の一端を電極パッドに接続し、静電気防止破壊層の他端を内部回路に電気的に接続して、電極パッドと内部回路との電気的接続を、静電気破壊防止層を通して行なっている（例えば、特許文献１参照。）。
【００１２】
また、Ｐ型半導体基板のＰウェル領域上に形成された上層メタル配線と下層メタル配線からなる正八角形の電極パッドの下層メタル配線の各辺周縁部領域下にパンチスルー素子とトランジスタの保護素子を交互に配置するとともに、下層メタル配線の周りにリング状の下層メタル配線放電線を設け、保護素子の２つのＮ型拡散層を、それぞれコンタクトを介してそれぞれ下層メタル配線及び下層メタル配線放電線に接続した半導体装置がある（例えば、特許文献２参照。）。
【００１３】
以上のように、電極パッドの下方にデバイスを配置するアイデアは既にいくつか発案されているものの、配置するデバイスは入力保護を目的としたものであって、実際の集積回路の動作の上で必要とされるものではなく、電極パッドの下方に集積回路を構成する素子を配置している従来技術はないのが実状であった。
【００１４】
また、ポリシリコンなどの半導体材料からなる抵抗体を備えた従来の半導体装置では、製造工程中や長時間の放置によって、抵抗体上の絶縁層を介して大気中の水分が浸入したり、上層の膜に含有されている不純物イオン等が抵抗体に侵入したりすることにより、抵抗体の抵抗値がばらつくという問題があった。特に、ＰＳＧ膜やＳｉＮ膜等の絶縁膜をプラズマＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で成膜する場合には、ＰＳＧ（ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜やＳｉＮ（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）膜に含有される水素イオンの抵抗体への拡散が問題となっていた。
【００１５】
【特許文献１】
特開平６−１８８３６９号公報
【特許文献２】
特開２００１−３５８３０２号公報
【００１６】
【発明が解決しようとする課題】
本発明は、同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置及びその製造方法において、抵抗体の抵抗値の安定性の向上及びチップ面積の縮小化を図ることを目的とするものである。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置であって、上記抵抗体は金属層からなる電極パッド下に配置されているものである。
【００１８】
本発明の半導体装置の製造方法は、同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）半導体基板上に絶縁膜を形成した後、上記絶縁膜の形成領域を含む半導体基板上全面に半導体材料膜を形成し、上記半導体材料膜に所定の抵抗値を得るための不純物を導入する工程、
（Ｂ）上記半導体材料膜をパターニングして上記絶縁膜上に抵抗体を形成する工程、
（Ｃ）上記抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程、
（Ｄ）上記抵抗体の形成領域を含む領域の上記絶縁層上に金属層からなる電極パッドを形成する工程。
【００１９】
本発明の半導体装置では、アナログ回路を構成する抵抗体が電極パッド下に配置されている。本発明の半導体装置の製造方法では抵抗体の形成領域を含む領域の絶縁層上に電極パッドを形成する。したがって、電極パッドにより、電極パッドよりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができるので、抵抗体の抵抗値の安定性を向上させることができる。
さらに、電極パッド下に抵抗体を配置することにより、抵抗体のためだけのレイアウト面積をなくすことができるので、電極パッドの形成領域とは異なる領域に抵抗体が配置されている従来の半導体装置に比べて、チップ面積の縮小化を図ることができる。さらに、チップ面積の縮小化によってウェハ１枚当たりのチップの取れ数を増加させることができるので、製造コストを低減することができる。
【００２０】
【発明の実施の形態】
本発明の半導体装置及びその製造方法において、抵抗体を構成する上記半導体材料の一例として、ポリシリコン、シリコンゲルマニウム又はシリコンクロムを挙げることができる。
【００２１】
本発明の半導体装置において、上記電極パッド下に複数本数の抵抗体が配置されていることが好ましい。
本発明の半導体装置の製造方法の上記工程（Ｂ）において、電極パッド形成予定領域に複数本数の抵抗体を形成することが好ましい。
その結果、チップ面積をさらに縮小することができる。
【００２２】
本発明の半導体装置において、同一基板上に形成されるＭＯＳトランジスタのゲート電極は上記抵抗体と同じ半導体材料により形成されているようにしてもよい。本明細書において、同じ半導体材料とは、半導体材料の種類が同じであることを意味し、ゲート電極を構成する半導体材料と抵抗体を構成する半導体材料について不純物濃度は互いに異なっている。
本発明の半導体装置の製造方法の上記工程（Ｂ）において、上記半導体材料膜を用いてＭＯＳトランジスタの形成領域にゲート電極を形成するようにしてもよい。
これにより、ゲート電極を形成するための半導体材料膜を抵抗体用の半導体材料膜とは別途形成する場合に比べて、製造工程の短縮及び製造コストの低減を図ることができる。
【００２３】
本発明の半導体装置において、上記電極パッドの近傍領域の半導体基板上に形成された絶縁膜上にヒューズ素子を備えていることが好ましい。
例えば、ヒューズ素子の切断により抵抗値を調整できる電圧設定回路を備えた半導体装置では、抵抗体群の近傍にヒューズ素子を備えている。そのような半導体装置において、電極パッドの近傍領域にヒューズ素子を備えることにより、ヒューズ素子と抵抗体群を接続する配線の引き回しが容易になり、回路設計を容易にすることができる。ただし、ヒューズ素子の使用の目的は抵抗値調整に限定されるものではない。
また、電極パッドはチップの外周部分に配列されるのが一般的であるが、隣り合う電極パッド間の領域には何もデバイスを配置していない。したがって、隣り合う電極パッド間の領域にヒューズ素子を配置するようにすれば、チップ面積の縮小化を図ることができる。
【００２４】
本発明の半導体装置において、上記ヒューズ素子は上記抵抗体と同じ半導体材料により形成されているようにしてもよい。ここで、ヒューズ素子を構成する半導体材料と抵抗体を構成する半導体材料について不純物濃度は互いに異なっている。
本発明の半導体装置の製造方法において、半導体基板上にヒューズ素子も形成する場合、上記工程（Ｂ）で、上記半導体材料膜を用いて上記抵抗体の形成領域とは異なる領域の上記絶縁膜上にヒューズ素子を形成するようにしてもよい。
これにより、ヒューズ素子を形成するための半導体材料膜を抵抗体用の半導体材料膜とは別途形成する場合に比べて、製造工程の短縮及び製造コストの低減を図ることができる。
【００２５】
本発明の半導体装置において、上記電極パッドよりも上層側に再配線層を備え、上記電極パッドの形成領域とは異なる領域で上記再配線層上に外部接続端子を備えているようにしてもよい。
本発明の半導体装置の製造方法において、上記工程（Ｄ）において上記電極パッドを形成した後、上記電極パッドの形成領域に対応して開口部をもつ第２絶縁層を形成し、上記電極パッド上及び上記第２絶縁層上に再配線層を形成し、上記電極パッドの形成領域とは異なる領域で上記再配線層上に外部接続端子を形成する工程を含むようにしてもよい。
ＷＬ−ＣＳＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  −  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）など、電極パッドよりも上層側に再配線層が形成される半導体装置に本発明の半導体装置及びその製造方法を適用すれば、電極パッドには例えばワイヤーボンディングなどの外部接続端子の接続処理は施されないので、電極パッドへの強い機械的衝撃をなくすことができ、電極パッド下に配置した抵抗体について、電極パッドへの衝撃に起因する特性ズレや信頼性の低下などの悪影響を排除することができる。
ここで、ＣＳＰとは、チップサイズと同等か、わずかに大きいパッケージの総称であり、高密度実装を目的としたパッケージである。また、ＷＬ−ＣＳＰは、個々のチップに分割するためのダイシング前にアレイ状のパッドを作り込むＣＳＰである。
【００２６】
本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる電圧設定回路を備えた半導体装置を挙げることができる。その電圧設定回路を構成する抵抗は、本発明の半導体装置を構成する抵抗体により構成される。
本発明の半導体装置を構成する抵抗体によれば、抵抗の抵抗値の安定性を向上させることができるので、電圧設定回路の出力電圧の精度を向上させることができる。さらに、本発明の半導体装置ではチップ面積の縮小化を図ることができるので、電圧設定回路を備えた半導体装置のチップ面積の縮小化を図ることができる。
【００２７】
本発明の半導体装置が適用される半導体装置の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗は、本発明の半導体装置を構成する抵抗体が適用された電圧設定回路により構成される。
本発明の半導体装置を構成する抵抗体が適用された電圧設定回路によれば出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。さらに、本発明の半導体装置ではチップ面積の縮小化を図ることができるので、電圧検出回路を備えた半導体装置のチップ面積の縮小化を図ることができる。
【００２８】
本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗は、本発明の半導体装置を構成する抵抗体が適用された電圧設定回路により構成される。
本発明の半導体装置を構成する抵抗体が適用された電圧設定回路によれば出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。さらに、本発明の半導体装置ではチップ面積の縮小化を図ることができるので、定電圧発生回路を備えた半導体装置のチップ面積の縮小化を図ることができる。
【００２９】
【実施例】
図１は、半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。図２は図１（Ａ）のＢ−Ｂ’位置での断面図である。図１では、抵抗体、ヒューズ素子及びＭＯＳトランジスタについて、それぞれ１つずつ図示している。また、図１（Ａ）では層間絶縁層の図示は省略している。なお、本発明の半導体装置は、抵抗体に対するヒューズ素子及びＭＯＳトランジスタの配置方向に関して図１に示した配置に限定されるものではない。
【００３０】
シリコン基板からなる半導体基板１上に、ＬＯＣＯＳ法により形成された素子分離用のＬＯＣＯＳ酸化膜３が形成されている。
抵抗体形成領域のＬＯＣＯＳ酸化膜３上に帯状のポリシリコン膜からなる複数の抵抗体９が配列されている。抵抗体９を構成するポリシリコンには所定の抵抗値を得るための不純物、例えばリンが導入されている。各抵抗体９の両端に、ポリシリコン膜にＮ型不純物、例えばリンが高濃度に導入されて形成された低抵抗ポリシリコン領域１１がそれぞれ形成されている。低抵抗ポリシリコン領域１１は抵抗体９の電位をとるためのものである。
【００３１】
ヒューズ素子形成領域のＬＯＣＯＳ酸化膜３上に、ポリシリコン膜からなるヒューズ素子１３が形成されている。ヒューズ素子を構成するポリシリコン膜には、Ｎ型不純物、例えばリンが高濃度に導入されて低抵抗化されている。
【００３２】
ＬＯＣＯＳ酸化膜３で囲まれたＭＯＳトランジスタ形成領域の半導体基板１上に、ゲート酸化膜１５を介して、ポリシリコンからなる帯状のゲート電極１７が形成されている。ゲート電極１７はＬＯＣＯＳ酸化膜３上に延伸して形成されている。ゲート電極１７には、Ｎ型不純物、例えばリンが高濃度に導入されて低抵抗化されている。
ＭＯＳトランジスタ形成領域の半導体基板１に、ゲート電極１７の形成領域を挟んで、Ｎ型不純物、例えばリン又はヒ素が注入されてなるソース拡散層１９及びドレイン拡散層２１が形成されている。
【００３３】
抵抗体９上、ヒューズ素子１３上及びゲート電極１７上を含む半導体基板１上全面に下層がＮＳＧ（ｎｏｎ−ｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜２３、上層がＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜２５からなる層間絶縁層が形成されている。
【００３４】
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域１１，１１、ヒューズ素子１３、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１に対応して接続孔２７が形成されている。ただし、抵抗体９の配列の両端に配置された抵抗体９はダミーパターンとして用いられるので、ダミーパターンの抵抗体９の両端に設けられた低抵抗ポリシリコン領域１１，１１上には接続孔２７は形成されていない。ここで、ダミーパターンは外部からの水素などの侵入や、応力の集中による特性の変化を防止する目的で設けられている。
【００３５】
ＢＰＳＧ膜２５上及び接続孔２７内に例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％（質量パーセント））からなるメタル配線層２９が形成されている。
ＢＰＳＧ膜２５上には、抵抗体９の形成領域を含む電極パッド形成領域に、メタル配線層２９と同じ材料からなる電極パッド３１が形成されている。
【００３６】
メタル配線層２９上及び電極パッド３１上を含むＢＰＳＧ膜２５上に、例えば下層がＰＳＧ膜３３、上層がＳｉＮ膜３５からなるパッシベーション膜が形成されている。
ＮＳＧ膜２３、ＢＰＳＧ膜２５、ＰＳＧ膜３３及びＳｉＮ膜３５には、ヒューズ素子１３に対応してトリミング窓開口部３７が形成され、電極パッド３１に対応してパッド開口部３９が形成されている。
【００３７】
この実施例では、抵抗体９が電極パッド３１下に配置されているので、電極パッド３１により、電極パッド３１よりも上層側からの抵抗体９への不純物イオンや電荷、水分、水素などの侵入を防止することができ、抵抗体の抵抗値の安定性を向上させることができる。
【００３８】
図３は、抵抗体、ヒューズ素子及びＭＯＳトランジスタを備えた半導体装置のレイアウト例を示す図であり、（Ａ）は実施例、（Ｂ）は従来例、（Ｃ）は実施例の電極パッド近傍領域の拡大図を示す。
【００３９】
従来例（Ｂ）では、ＭＯＳトランジスタを含む内部回路４１と、複数の抵抗体９、複数のヒューズ素子１３、複数の電極パッド３１はそれぞれ異なる領域に配置されている。さらに、従来例では、隣り合う電極パッド３１，３１間の領域には何も配置されていない。
例えば、複数の抵抗体９が配列されている領域の寸法は縦６０μｍ×横２４０μｍ（マイクロメートル）、複数のヒューズ素子１３が配置されている領域の寸法は縦３０μｍ×横２４０μｍ、電極パッド３１の寸法は縦１００μｍ×横１００μｍ、隣り合う電極パッド３１，３１の間隔は６０μｍである。
【００４０】
実施例（Ａ）では、抵抗体９は電極パッド３１下の領域に配置されている。例えば、（Ｂ）に示した複数の抵抗体９の配置領域（縦６０μｍ×横２４０μｍ）を、縦６０μｍ×横８０μｍの３つの領域に分割すれば、分割した抵抗体領域をそれぞれ電極パッド３１（縦１００μｍ×横１００μｍ）の下に配置することができる。これにより、抵抗体９のためだけのレイアウト面積をなくすことができるので、電極パッド３１とは異なる領域に抵抗体９が配置されている従来例（Ｂ）に比べて、チップ面積の縮小化を図ることができる。
【００４１】
さらに、実施例（Ａ）では、ヒューズ素子１３は、隣り合う電極パッド３１，３１間の領域に配置されている。例えば（Ｂ）に示した複数のヒューズ素子１３の配置領域（縦３０μｍ×横２４０μｍ）を３つのヒューズ素子領域に分割すれば、分割したヒューズ素子領域をそれぞれ電極パッド３１，３１間の領域（縦１００μｍ×横６０μｍ）に配置することができる。これにより、従来例（Ｂ）に比べて、さらにチップ面積の縮小化を図ることができる。
【００４２】
したがって、上記の寸法例では、実施例（Ａ）は従来例（Ｂ）に比べて縦方向で９０μｍだけチップ面積を縮小することができる。
チップ面積の縮小化によりウェハ１枚当たりのチップの取れ数を増加させることができるので、製造コストを低減することができる。
【００４３】
図４及び図５は、図１及び図２に示した半導体装置の実施例を製造するための製造方法の一実施例を示す工程断面図である。図６は、この実施例において低抵抗ポリシリコン膜形成時に用いるマスク用酸化膜を形成した状態での抵抗体形成領域近傍の平面図である。
【００４４】
（１）ウェハ状態の半導体基板１上に、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜３を形成する。半導体基板１に対して熱酸化処理を施して、ＭＯＳトランジスタ形成領域の半導体基板１の表面にゲート酸化膜１５を形成する。
例えば減圧ＣＶＤ法により、半導体基板１上全面にポリシリコン膜４３を例えば３５０ｎｍ（ナノメートル）の膜厚に形成する。減圧ＣＶＤの条件として、例えば温度は６２０〜６３５℃、成膜ガスはＳｉＨ４／Ｈ２＝３００／４５０ｓｃｃｍ、圧力は０．５Ｔｏｒｒの条件を挙げることができる。
【００４５】
ポリシリコン膜４３全面にＮ型不純物、例えばリンをイオン注入してポリシリコン膜４３の抵抗値を制御する（図４（ａ）参照）。イオン注入条件は、例えばイオンエネルギーは３０ｋｅＶ、ドーズ量は４．３×１０１４ａｔｏｍｓ／ｃｍ２で行なった。ここでドーズ量は、抵抗体において目的とする抵抗値に合わせて、通常１×１０１３〜１×１０１５ａｔｏｍｓ／ｃｍ２で制御する。
【００４６】
（２）例えば減圧ＣＶＤ法により、ポリシリコン膜４３上に酸化膜を２００ｎｍの膜厚に形成した後、写真製版技術により、酸化膜をパターニングして、抵抗体形成領域で少なくとも抵抗体となる領域を覆うマスク用酸化膜４５を形成する。
【００４７】
図６を参照してマスク用酸化膜４５の形成領域について説明すると、マスク用酸化膜４５は、抵抗体用パターン形成予定領域４９のうち、中央側の抵抗体となる領域のポリシリコン膜４３を覆い、両端側の低抵抗ポリシリコン領域となる領域のポリシリコン膜４３を覆わないように配置されている。
【００４８】
ポリシリコン膜４３に対してリンガラスの堆積及びドライブ拡散を行なって、抵抗体のコンタクト用の低抵抗ポリシリコン領域、ヒューズ素子及びＭＯＳトランジスタのゲート電極の形成予定領域を含む領域のポリシリコン膜４３にリンを高濃度に導入して低抵抗ポリシリコン膜４７を形成する。このとき、抵抗体用パターン形成領域４９のポリシリコン膜４３のうち、抵抗体となる中央側の領域はマスク用酸化膜４５により覆われているのでリンは導入されず、両端側のポリシリコン膜４３にはリンが導入されて低抵抗ポリシリコン膜４７が形成される（図４（ｂ）参照）。
【００４９】
（３）マスク用酸化膜４５を除去した後、写真製版技術及びドライエッチング技術により、ポリシリコン膜４３及び低抵抗ポリシリコン膜４７をパターニングして、抵抗体形成領域のＬＯＣＯＳ酸化膜３上にポリシリコン膜４３から抵抗体９を形成し、抵抗体９の両端側に低抵抗ポリシリコン膜４７から低抵抗ポリシリコン領域１１を形成し、ヒューズ素子形成領域のＬＯＣＯＳ酸化膜３上に低抵抗ポリシリコン膜４７からヒューズ素子１３を形成し、ＭＯＳトランジスタ形成領域のゲート酸化膜１５上及びＬＯＣＯＳ酸化膜３上に低抵抗ポリシリコン膜４７からゲート電極１７を形成する（図４（ｃ）参照）。
【００５０】
（４）写真製版技術により、少なくとも抵抗体９の形成領域を覆い、ＭＯＳトランジスタの形成領域に開口部をもつ、高濃度拡散層形成用のレジストパターンを形成する。イオン注入法により、高濃度拡散層形成用のレジストパターンをマスクにして、例えばリン又はヒ素をイオンエネルギーは３０ｋｅＶ程度、ドーズ量は５．０×１０１５ａｔｏｍｓ／ｃｍ２程度の条件で注入して、ＭＯＳトランジスタの形成領域の半導体基板１にソース拡散層１９及びドレイン拡散層２１を形成する。
【００５１】
高濃度拡散層形成用のレジストパターンを除去する。例えばＣＶＤ法により、半導体基板１上全面にＮＳＧ膜２３を形成し、さらにその上にＢＰＳＧ膜２５を形成した後、ＢＰＳＧ膜２５に対して高温熱処理によるリフローを施して平坦化する。
【００５２】
写真製版技術及びドライエッチング技術により、抵抗体９の両端側の低抵抗ポリシリコン領域１１，１１、ヒューズ素子１３、ゲート電極１７、ソース拡散層１９及びドレイン拡散層２１の形成領域に対応して、接続孔２７を形成する（図５（ｄ））。
【００５３】
（５）例えば、スパッタ法により、ＢＰＳＧ膜２５上及び接続孔２７内にアルミニウム合金からなる金属層を形成し、写真製版技術及びドライエッチング技術により、金属層をパターニングしてメタル配線層２９を形成し、抵抗体９の形成領域を覆うように電極パッド３１を形成する（図５（ｅ）参照）。
【００５４】
（６）例えばプラズマＣＶＤ法により、メタル配線層２９上及び電極パッド３１上を含むＢＰＳＧ膜２５上にＰＳＧ膜３３を形成し、さらにその上にＳｉＮ膜３５を形成する。このとき、抵抗体９上に電極パッド３１が形成されているので、ＰＳＧ膜３３及びＳｉＮ膜３５の成膜時に周辺雰囲気に存在する水素、並びにＰＳＧ膜３３及びＳｉＮ膜３５に含まれる水素は電極パッド３１により遮断されるので、抵抗体９に水素が侵入して抵抗値が変動するのを防止することができる。
【００５５】
その後、写真製版技術及びドライエッチング技術により、ヒューズ素子１３の形成領域に対応して、ＳｉＮ膜３５、ＰＳＧ膜３３、ＢＰＳＧ膜２５及びＮＳＧ膜２３にトリミング窓開口部３７を形成し、電極パッド３１の形成領域に対応してパッド開口部３９を形成する（図１及び図２参照）。
【００５６】
この製造方法の実施例によれば、上記工程（１）から（３）において、抵抗体９を形成するためのポリシリコン膜４３を用いて、ヒューズ素子１３及びゲート電極１７を形成しているので、抵抗体９、ヒューズ素子１３及びゲート電極１７を別々の工程で形成したポリシリコン膜を用いて形成する場合に比べて、製造工程の短縮を図ることができる。
【００５７】
上記の実施例では、抵抗体の抵抗値を制御するための不純物としてリンを用いているが、本発明の半導体装置及びその製造方法はこれに限定されるものではない。例えば、同一半導体基板上に抵抗体とＰチャネルＭＯＳトランジスタを形成する場合、ＰチャネルＭＯＳトランジスタのゲート電極にはＰ型不純物を導入したポリシリコン膜を用いるが、そのゲート電極用のポリシリコン膜を用いて抵抗体を形成するようにしてもよい。例えばボロンなどのＰ型不純物はＮ型不純物に比べて原子の移動度が小さいので、抵抗体としてＰ型不純物を抵抗値制御用に導入したポリシリコン膜を用いることによって、熱処理による抵抗値の変動を抑制することができる。
【００５８】
また、上記の実施例では抵抗体９の材料としてポリシリコンを用いているが、本発明の半導体装置及びその製造方法はこれに限定されるものではなく、抵抗体の材料として例えばシリコンゲルマニウムやシリコンクロムなど、他の半導体材料を用いてもよい。
【００５９】
また、上記の実施例では、上記工程（２）において、低抵抗ポリシリコン領域１１の形成予定領域のポリシリコン膜４３に対してリンを高濃度に導入して低抵抗化しているが、本発明の半導体装置の製造方法はこれに限定されるものではない。例えば上記工程（２）において抵抗体用パターン形成予定領域４９全体をマスク用酸化膜４５により覆った状態でポリシリコン膜４３にリン導入を行ない、上記工程（３）において、ポリシリコン膜４３から抵抗体９及び低抵抗ポリシリコン領域１１用のポリシリコン膜パターンを形成し、上記工程（４）において、そのポリシリコン膜パターンの両端側に、ソース拡散層１９及びドレイン拡散層２１を形成するためのイオン注入時に不純物を導入して、抵抗体９の長さの画定及び低抵抗ポリシリコン領域１１の形成を行なうようにしてもよい。
【００６０】
また、図１及び図２、並びに図４から図６に示した実施例では、本発明を単層メタル配線構造に適用しているので、抵抗体９の電位をとるための低抵抗ポリシリコン領域１１を電極パッド３１の形成領域外に設けているが、本発明はこれに限定されるものではなく、本発明を多層メタル配線構造の半導体装置に適用する場合には、抵抗体の電位をとるための低抵抗ポリシリコン領域を電極パッドの形成領域内に設け、電極パッドよりも下層のメタル配線層を用いて低抵抗ポリシリコン膜の電位をとるようにしてもよい。
【００６１】
図７に、５層メタル配線構造を備えた実施例の抵抗体形成領域及び電極パッド形成領域の断面図を示す。図８において図１及び図２に示した実施例と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６２】
半導体基板１表面に形成されたＬＯＣＯＳ酸化膜３上に複数の抵抗体９が形成されている。抵抗体９上を含む半導体基板１上全面に下層がＮＳＧ膜２３、上層がＢＰＳＧ膜２５からなる層間絶縁層が形成されている。抵抗体９の形成領域を覆うように、ＢＰＳＧ膜２５上に第１メタル配線層２９−１が形成されている。ＢＰＳＧ膜２５上及び第１メタル配線層２９−１上に第１層間絶縁層５１−１が形成されている。第１層間絶縁層５１−１には抵抗体９上に配置された第１メタル配線層２９−１に対応して接続孔２７−１が形成されている。
【００６３】
接続孔２７−１内及び第１層間絶縁層５１−１上に、第１メタル配線層２９−１に対応して第２メタル配線層２９−２が形成されている。
第２メタル配線層２９−２上及び第１層間絶縁層５１−１上には、順次、第２層間絶縁層５１−２、第３層間絶縁層５１−３、第４層間絶縁層５１−４が形成されている。
【００６４】
抵抗体９の形成領域において、第２層間絶縁層５１−２上に第３メタル配線層２９−３、第３層間絶縁層５１−３上に第４メタル配線層２９−４、第４層間絶縁層５１−４上に第５メタル配線層からなる電極パッド３１が形成されている。
メタル配線層２９−１，２９−２，２９−３，２９−４及び電極パッド３１は、接続孔２７−１，２７−２，２７−３，２７−４を介して電気的に接続されている。
【００６５】
このように、本発明の半導体装置を例えば５層メタル配線構造に適用することができる。５層目のメタル配線層により構成される電極パッド３１と抵抗体９との間には、ＮＳＧ膜２３、ＢＰＳＧ膜２５、層間絶縁層５１−１，５１−２，５１−３，５１−４、及び、メタル配線層２９−１，２９−２，２９−３，２９−４が設けられているので、例えばワイヤーボンディング時などにおける電極パッド３１への機械的衝撃に起因する抵抗体９の特性変化などを防止することができる。
ただし、本発明が適用される半導体装置は５層メタル配線構造のものに限定されるものではなく、１層又は２層以上のメタル配線構造の半導体装置のいずれにも適用することができる。
【００６６】
図８は、半導体装置のさらに他の実施例を示す断面図である。この実施例は本発明をＷＬ−ＣＳＰに適用したものである。この実施例の抵抗体形成領域の平面図は図１（Ａ）と同じである。図８において図１及び図２に示した実施例と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６７】
半導体基板１表面にＬＯＣＯＳ酸化膜３が形成されており、抵抗体形成領域のＬＯＣＯＳ酸化膜３上に複数の抵抗体９及び低抵抗ポリシリコン領域（図１及び図２の符号１１参照）が形成されている。
抵抗体９の形成領域を含む半導体基板１上全面にＮＳＧ膜２３が形成され、さらにその上にＢＰＳＧ膜２５が形成されている。
ＮＳＧ膜２３及びＢＰＳＧ膜２５には、抵抗体９の両端に設けられた低抵抗ポリシリコン領域に対応して接続孔（図１及び図２の符号２７参照）が形成されている。
【００６８】
接続孔２７内及びＢＰＳＧ膜２５上にメタル配線層（図１（Ａ）参照）が形成され、ＢＰＳＧ膜２５上に、抵抗体９の形成領域を覆うように電極パッド３１が形成されている。ＢＰＳＧ膜２５上全面にＰＳＧ膜３３が形成され、さらにその上にＳｉＮ膜３５が形成されている。ＰＳＧ膜３３及びＳｉＮ膜３５はパッシベーション膜を構成する。ＰＳＧ膜３３及びＳｉＮ膜３５には、電極パッド３１に対応してパッド開口部３９が形成されている。
【００６９】
ＳｉＮ膜３５上及びパッド開口部３９内に、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなる第２メタル配線層５３及び第２電極パッド５５が形成されている。第２メタル配線層５３及び第２電極パッド５５は再配線層を構成する。第２メタル配線層５３上及び第２電極パッド５５上に、例えば下層から順にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０．１μｍ／０．４μｍ／０．１μｍ）からなるバリヤメタル層５７が形成されている。
【００７０】
第２メタル配線層５３上を含むＳｉＮ膜３５上に、例えばポリイミド膜５９が形成されている。ポリイミド膜５９は最終保護膜を構成する。最終保護膜は、ポリイミド膜５９に替えて、例えばポリベンゾオキサゾール膜により形成されていてもよい。
【００７１】
ポリイミド膜５９には第２電極パッド５５に対応して第２パッド開口部６１が形成されている。第２電極パッド５５上にバリヤメタル層５７を介して、例えば半田からなる外部接続端子６３が形成されている。外部接続端子６３はその先端部分がポリイミド膜５９の表面から突出して設けられている。
【００７２】
この実施例では、抵抗体９を電極パッド３１下の領域に配置することによりチップ面積の縮小化を図ることができるのに加えて、外部接続端子６３を電極パッド３１の形成領域とは異なる領域に設けているので、電極パッド３１への機械的衝撃をなくすことができ、電極パッド３１下に配置された抵抗体９へのダメージを防ぎ、抵抗体９の抵抗値の変動などを防止することができる。
【００７３】
図９は、図８に示した半導体装置を製造するための製造方法の一実施例を示す工程断面図である。図８及び図９を参照してこの製造方法の実施例を説明する。
【００７４】
（１）図４（ａ）から図４（ｃ）を参照して説明した上記工程（１）から工程（３）と同様にして、半導体基板１表面にＬＯＣＯＳ酸化膜３を形成し、ＬＯＣＯＳ酸化膜３上に抵抗体９及び抵抗体９の電位をとるための低抵抗ポリシリコン膜（図示は省略）を形成する。
図５（ｄ）を参照して説明した上記工程（４）と同様にして、半導体基板１上全面にＮＳＧ膜２３を形成し、さらにその上にＢＰＳＧ膜２５を形成し、ＮＳＧ膜２３及びＢＰＳＧ膜２５の所定の領域に接続孔（図示は省略）を形成する。
【００７５】
図５（ｅ）を参照して説明した上記工程（５）と同様にして、ＢＰＳＧ膜２５上及び接続孔内に電極パッド３１及びメタル配線層（図示は省略）を形成する。
図１及び図２を参照して説明した上記工程（６）と同様にして、電極パッド３１及びメタル配線層の形成領域を含むＢＰＳＧ膜２５上に、ＰＳＧ膜３３及びＳｉＮ膜３５を順次形成してパッシベーション膜を形成し、ＳｉＮ膜３５及びＰＳＧ膜３３にパッド開口部３９を形成する（図９（ａ）参照）。
【００７６】
（２）ＳｉＮ膜３５上及びパッド開口部３９内に第２メタル配線層５３及び第２電極パッド５５を形成する。第２メタル配線層５３上面及び第２電極パッド５５上面にバリヤメタル層５７を形成する（図９（ｂ）参照）。
【００７７】
第２メタル配線層５３及び第２電極パッド５５の材料は、例えばアルミニウム合金層（Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）、Ａｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０．５ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）など）や、Ｃｕ（銅）などを挙げることができる。
【００７８】
第２メタル配線層５３及び第２電極パッド５５の材料にＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を使用する場合、スパッタリング法によってＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなるアルミニウム合金層を３μｍの厚みに成膜し、さらにその上にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０．１μｍ／０．４μｍ／０．１μｍ）からなるバリヤメタル層５７をスパッタリング法又は蒸着法によって成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。ウェットエッチング技術によりバリヤメタル層５７を選択的に除去し、さらにドライエッチング技術によりアルミニウム合金層を選択的に除去して第２メタル配線層５３及び第２電極パッド５５を完成させる。エッチング後、レジストパターンをプラズマアッシャーで除去する。バリヤメタル層５７は他の金属材料であってもよく、例えばＴｉ層／Ｎｉ層／Ａｕ層や、Ｎｉ層／Ｐｄ層／Ａｕ層などを挙げることができる。
【００７９】
第２メタル配線層５３及び第２電極パッド５５の材料にＣｕを使用する場合、スパッタリング法により、Ｃｕのマイグレーション防止と密着力向上のためのクロムを０．１μｍの膜厚で、Ｃｕを０．５μｍの膜厚で順次成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。電解メッキ法により、Ｃｕ配線を５μｍの膜厚に成膜し、さらにその上にニッケルを３μｍ、パラジウムを０．５μｍ、金を１μｍの膜厚で順次成膜してバリヤメタル層５７を形成する。アッシャーでレジストパターンを除去した後、Ｃｕ配線が形成されていない部分のクロム及びＣｕをウェットエッチングで除去し、第２メタル配線層５３及び第２電極パッド５５を完成させる。
【００８０】
（５）スピンコート法により、例えばネガ型感光性ポリイミド材料（ＨＤ４０１２（日立化成デュポンマイクロシステムズ株式会社製））を４５μｍの膜厚に塗布形成した後、第２パッド開口部形成領域に対応して遮光部をもつレチクルを用いて露光処理を施して、第２パッド開口部形成領域及び分離領域を除くネガ型感光性ポリイミド材料層に光照射する。現像処理を施して、ネガ型感光性ポリイミド材料層に第２電極パッド５５の形成領域に対応して第２パッド開口部６１を形成する。その後、３２０℃の硬化処理を施して、膜厚が２５μｍ程度のポリイミド膜５９を形成する（図９（ｃ）参照）。
【００８１】
（６）スクリーン印刷法により、第２パッド開口部６１の位置に対応して、クリーム半田を成膜した後、赤外線リフロー炉を用いた加熱溶融法により温度２６０℃で１０秒間加熱して外部接続端子６３を形成する。その後、スクリーン印刷法で用いたフラックスを専用洗浄液で除去し、水洗、乾燥させる。その後、チップを切り出す（図８参照）。
【００８２】
図８及び図９を参照して説明した上記実施例では、ＷＬ−ＣＳＰとして、再配線層により形成された第２電極パッド５５上にバリヤメタル層５７を介して半田からなる外部接続端子６３を形成する構造の半導体装置に本発明を適用しているが、本発明が適用される、再配線層を備えた半導体装置はこれに限定されるものではなく、例えば再配線層の所定の領域にメタルポストを設け、封止層表面に露出させたメタルポストの上面に半田などの外部接続端子を設ける構造のＷＬ−ＣＳＰなど、再配線層を備えている半導体装置であれば、本発明の半導体装置及びその製造方法を適用することができる。
【００８３】
図１０は、アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源６５からの電源を負荷６７に安定して供給すべく、定電圧発生回路６９が設けられている。定電圧発生回路６９は、直流電源６５が接続される入力端子（Ｖｂａｔ）７１、基準電圧発生回路（Ｖｒｅｆ）７３、演算増幅器（比較回路）７５、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）７７、分割抵抗Ｒａ，Ｒｂ及び出力端子（Ｖｏｕｔ）７９を備えている。
【００８４】
定電圧発生回路６９の演算増幅器７５では、出力端子がＰＭＯＳ７７のゲート電極に接続され、反転入力端子に基準電圧発生回路７３から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを分割抵抗ＲａとＲ２で分割した電圧が印加され、分割抵抗Ｒａ，Ｒｂの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００８５】
図１１は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路８１において、７５は演算増幅器で、その反転入力端子に基準電圧発生回路７３が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）８３から入力される測定すべき端子の電圧が分割抵抗ＲａとＲｂによって分割されて演算増幅器７５の非反転入力端子に入力される。演算増幅器７５の出力は出力端子（Ｖｏｕｔ）８５を介して外部に出力される。
【００８６】
電圧検出回路８１では、測定すべき端子の電圧が高く、分割抵抗ＲａとＲｂにより分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器７５の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗ＲａとＲｂにより分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器７５の出力がＬレベルになる。
【００８７】
一般に、図１０に示した定電圧発生回路や図１１に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖｒｅｆが変動するので、その変動に対応すべく、分割抵抗としてヒューズ素子の切断により抵抗値を調整可能な電圧設定回路を用いて、分割抵抗の抵抗値を調整している。
【００８８】
図１２は、アナログ回路である電圧設定回路を備えた半導体装置の一実施例を示す回路図である。図１３及び図１４は、その電圧設定回路のレイアウト例を示す図であり、図１３はヒューズ素子部分のレイアウト例を示し、図１４は抵抗部分のレイアウト例を示す。
【００８９】
図１２に示すように、抵抗Ｒｂｏｔｔｏｍ、ｍ＋１個（ｍは正の整数）の抵抗ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗Ｒｔｏｐが直列に接続されている。抵抗ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。
【００９０】
図１３に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコン膜により形成されている。これらのヒューズ素子として図１に示したヒューズ素子１３を用いることができる。図１３での図示は省略しているが、各ヒューズ素子の形成領域に対応して、半導体基板にトリミング窓開口部（図１の符号３７参照）が形成されている。
【００９１】
抵抗ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗Ｒｂｏｔｔｏｍ側から順に二進数的に増加するよう設定されている。すなわち、抵抗ＲＴｎの抵抗値は、抵抗ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。
例えば、図１４に示すように、ポリシリコンパターンからなる抵抗体９を用い、抵抗ＲＴ０を１本の抵抗体９を単位抵抗値とし、抵抗ＲＴｎを２ｎ本の抵抗体９により構成する。抵抗体９は、例えば図１及び図２に示したものが用いられる。図１４では、抵抗体９の電位をとるための低抵抗ポリシリコン領域及び抵抗体９上に配置される電極パッドの図示は省略している。
【００９２】
図１３及び図１４において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれメタル配線層２９により電気的に接続されている。
【００９３】
このように、抵抗の比の精度が重視される電圧設定回路では、製造工程での作り込み精度を上げるために、一対の抵抗及びヒューズ素子からなる単位抵抗が直列に接続されて梯子状に配置されている。
このような電圧設定回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
本発明の半導体装置を構成する抵抗体によれば、抵抗値を安定させることができるので、図１２に示した電圧設定回路の出力電圧の精度を向上させることができる。
【００９４】
図１２に示した電圧設定回路を図１０に示した定電圧発生回路の分割抵抗Ｒａ，Ｒｂに適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端をＰＭＯＳ７１のドレインに接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器７５の非反転入力端子に接続する。本発明を構成する抵抗体を適用した電圧設定回路によれば、分割抵抗Ｒａ，Ｒｂの出力電圧の精度を向上させることができるので、定電圧発生回路６９の出力電圧の安定性を向上させることができる。
【００９５】
また、図１２に示した電圧設定回路を図１１に示した電圧検出回路の分割抵抗Ｒａ，Ｒｂに適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端を入力端子７７に接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器７５の非反転入力端子に接続する。本発明を構成する抵抗体を適用した電圧設定回路によれば、分割抵抗Ｒａ，Ｒｂの出力電圧の精度を向上させることができるので、電圧検出回路８１の電圧検出能力の精度を向上させることができる。
【００９６】
図１５から図１８を参照して、電圧設定回路における出力電圧の設定の具体例を説明する。
図１５、図１６及び図１７において、接地電位（ＧＮＤ）と直流電源６５の間に、抵抗Ｒ５（５Ω（オーム）），Ｒ１（１Ω），Ｒ２（２Ω），Ｒ３（４Ω），Ｒ４（８Ω），Ｒ６（１６Ω）が直列に接続されている。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４には、各抵抗に対応してヒューズ素子ａ，ｂ，ｃ，ｄが並列に接続されている。抵抗Ｒ４、Ｒ６間に出力端子８７が接続されている。
【００９７】
ここで、直流電源６５をＶｄｄ＝１０Ｖ（ボルト）、ＧＮＤ＝０Ｖとしたとき、出力端子８７の電圧が何Ｖになるかを計算する。
図１５では、ヒューズ素子ａ，ｂ，ｃ，ｄが１箇所も切断されていないので、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の４つの抵抗は無効となる。この結果、
出力−ＧＮＤ間の抵抗値はＲ５＝５（Ω）
出力−Ｖｄｄ間の抵抗値はＲ６＝１６（Ω）
であるので、全体の抵抗値は５＋１６＝２１（Ω）である。よって、
出力電圧＝１０×５÷２１≒２．４（Ｖ）
が得られる。
【００９８】
次に、図１６に示したように、ヒューズ素子ａのみを切断した場合を考えると、出力−ＧＮＤ間に抵抗Ｒ１の抵抗が挿入されることになるので、
出力−ＧＮＤ間の抵抗値はＲ１＋Ｒ５＝６（Ω）
出力−Ｖｄｄ間の抵抗値はＲ６＝１６（Ω）
である。したがって、
出力電圧＝１０×６÷（１６＋６）≒２．７（Ｖ）
となる。
これにより、図１５の場合と比べて約０．３Ｖの出力電圧の違いを生み出すことができる。
【００９９】
次に、図１７に示したように、すべてのヒューズ素子ａ，ｂ，ｃ，ｄを切断した場合を考えると、
出力−ＧＮＤ間の抵抗値はＲ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＝２０（Ω）
出力−Ｖｄｄ間の抵抗値はＲ６＝１６（Ω）
である。したがって、
出力電圧＝１０×２０÷（１６＋２０）≒５．６（Ｖ）
となる。この値は、図１５の接続状態の場合と比べて、約３．２Ｖも大きい値である。
【０１００】
つまり、ヒューズ素子ａ，ｂ，ｃ，ｄに対して、それぞれ切断又は非切断を選択することにより、２×２×２×２＝１６通りの組み合わせを設定することができる。このすべての組み合わせに対する出力電圧値を計算したものを表１に示し、それをグラフ化したものを図１８に示す。
【０１０１】
【表１】
2004281966.tif 000003
【０１０２】
表１及び図１８から、電圧設定回路の出力電圧を最小２．４Ｖから最大５．６Ｖまで段階的に設定できることがわかる。
ここではヒューズ素子が４個の場合について説明したが、ヒューズ素子の数を増やすことで、より微調整ができるようになる。例えばヒューズ素子を１０個備えた電圧設定回路であれば１０２４（２の１０乗）通りもの出力電圧設定が実現できる。
【０１０３】
以上、本発明の実施例を説明したが、本発明を構成する抵抗体を適用した電圧設定回路が適用される半導体装置は、定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、電圧設定回路を備えた半導体装置であれば適用することができる。
【０１０４】
また、本発明を構成する抵抗体が適用される半導体装置は電圧設定回路を備えた半導体装置に限定されるものではなく、半導体材料からなる抵抗体を備えた半導体装置であれば、本発明を適用することができる。
【０１０５】
また、上記実施例で説明した寸法、数値、形状、配置などは一例であり、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１０６】
【発明の効果】
請求項１及び２に記載された半導体装置では、同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置において、抵抗体は金属層からなる電極パッド下に配置されているようにしたので、電極パッドにより、電極パッドよりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができるので、抵抗体の抵抗値の安定性を向上させることができる。さらに、抵抗体のためだけのレイアウト面積をなくすことができるので、チップ面積の縮小化を図ることができる。さらに、チップ面積の縮小化によってウェハ１枚当たりのチップの取れ数を増加させることができるので、製造コストを低減することができる。
【０１０７】
請求項３に記載された半導体装置では、電極パッド下に複数本数の抵抗体が配置されているようにしたので、チップ面積をさらに縮小することができる。
【０１０８】
請求項４に記載された半導体装置では、ＭＯＳトランジスタのゲート電極は抵抗体と同じ半導体材料により形成されているようにしたので、ゲート電極を形成するための半導体材料膜を抵抗体用の半導体材料膜とは別途形成する場合に比べて、製造工程の短縮及び製造コストの低減を図ることができる。
【０１０９】
請求項５に記載された半導体装置では、電極パッドの近傍領域の半導体基板上に形成された絶縁膜上にヒューズ素子を備えているようにしたので、例えばヒューズ素子の切断により抵抗値を調整できる電圧設定回路を備えた半導体装置において、電極パッド下に配置された抵抗体群とヒューズ素子を接続する配線の引き回しが容易になり、回路設計を容易にすることができる。さらに、隣り合う電極パッド間の領域にヒューズ素子を配置するようにすれば、チップ面積の縮小化を図ることができる。
【０１１０】
請求項６に記載された半導体装置では、ヒューズ素子は抵抗体と同じ半導体材料により形成されているようにしたので、ヒューズ素子を形成するための半導体材料膜を抵抗体用の半導体材料膜とは別途形成する場合に比べて、製造工程の短縮及び製造コストの低減を図ることができる。
【０１１１】
請求項７に記載された半導体装置では、電極パッドよりも上層側に再配線層を備え、電極パッドの形成領域とは異なる領域で再配線層上に外部接続端子を備えているようにしたので、電極パッドには例えばワイヤーボンディングなどに起因する電極パッドへの強い機械的衝撃をなくすことができ、電極パッド下に配置した抵抗体について、電極パッドへの衝撃に起因する特性ズレや信頼性の低下などの悪影響を排除することができる。
【０１１２】
請求項８に記載された半導体装置では、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる電圧設定回路を備えた半導体装置において、上記抵抗は、本発明の半導体装置を構成する抵抗体により構成されているようにしたので、本発明の半導体装置を構成する抵抗体によって抵抗の抵抗値の安定性を向上させることができ、電圧設定回路の出力電圧の精度を向上させることができる。さらに、本発明の半導体装置ではチップ面積の縮小化を図ることができるので、電圧設定回路を備えた半導体装置のチップ面積の縮小化を図ることができる。
【０１１３】
請求項９に記載された半導体装置では、分割抵抗と、基準電圧発生回路と、比較回路とをもつ電圧検出回路を備えた半導体装置において、分割抵抗として本発明の半導体装置を構成する電圧設定回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された電圧設定回路によって電圧設定回路の出力電圧の精度を向上させることができ、電圧検出回路の電圧検出能力の精度を向上させることができる。さらに、本発明の半導体装置ではチップ面積の縮小化を図ることができるので、電圧検出回路を備えた半導体装置のチップ面積の縮小化を図ることができる。
【０１１４】
請求項１０に記載された半導体装置では、出力ドライバと、分割抵抗と、基準電圧発生回路と、出力ドライバの動作を制御するための比較回路とをもつ定電圧発生回路を備えた半導体装置において、分割抵抗として本発明の半導体装置を構成する電圧設定回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された電圧設定回路によって電圧設定回路の出力電圧の精度を向上させることができ、定電圧発生回路の出力電圧の安定性を向上させることができる。さらに、本発明の半導体装置ではチップ面積の縮小化を図ることができるので、定電圧発生回路を備えた半導体装置のチップ面積の縮小化を図ることができる。
【０１１５】
請求項１１及び１２に記載された半導体装置の製造方法では、同一半導体基板上に形成されたＭＯＳトランジスタと半導体材料からなる抵抗体をもつアナログ回路を備えた半導体装置の製造方法において、半導体基板上に絶縁膜を形成した後、絶縁膜の形成領域を含む半導体基板上全面に半導体材料膜を形成し、半導体材料膜に所定の抵抗値を得るための不純物を導入する工程（Ａ）、半導体材料膜をパターニングして絶縁膜上に抵抗体を形成する工程（Ｂ）、抵抗体の形成領域を含む半導体基板上全面に絶縁層を形成する工程（Ｃ）、抵抗体の形成領域を含む領域の絶縁層上に電極パッドを形成する工程（Ｄ）を含み、抵抗体を電極パッド下に配置するようにしたので、電極パッドにより、電極パッドよりも上層側からの抵抗体への不純物イオンや電荷、水分、水素などの侵入を防止することができるので、抵抗体の抵抗値の安定性を向上させることができる。さらに、抵抗体のためだけのレイアウト面積をなくすことができるので、チップ面積の縮小化を図ることができる。さらに、チップ面積の縮小化によってウェハ１枚当たりのチップの取れ数を増加させることができるので、製造コストを低減することができる。
【０１１６】
請求項１３に記載された半導体装置の製造方法では、工程（Ｂ）において、電極パッド形成予定領域に複数本数の抵抗体を形成するようにしたので、チップ面積をさらに縮小することができる。
【０１１７】
請求項１４に記載された半導体装置の製造方法では、工程（Ｄ）において電極パッドを形成した後、電極パッドの形成領域に対応して開口部をもつ第２絶縁層を形成し、電極パッド上及び第２絶縁層上に再配線層を形成し、電極パッドの形成領域とは異なる領域で再配線層上に外部接続端子を形成する工程を含むようにしたので、例えばワイヤーボンディングなどに起因する電極パッドへの強い機械的衝撃をなくすことができ、電極パッド下に配置した抵抗体について、電極パッドへの衝撃に起因する特性ズレや信頼性の低下などの悪影響を排除することができる。
【０１１８】
請求項１５に記載された半導体装置の製造方法では、工程（Ｂ）において、半導体材料膜を用いてＭＯＳトランジスタの形成領域にゲート電極を形成するようにしたので、ゲート電極を形成するための半導体材料膜を抵抗体用の半導体材料膜とは別途形成する場合に比べて、製造工程の短縮及び製造コストの低減を図ることができる。
【０１１９】
請求項１６に記載された半導体装置の製造方法では、半導体基板上にヒューズ素子も形成する場合、工程（Ｂ）において、半導体材料膜を用いて抵抗体の形成領域とは異なる領域の絶縁膜上にヒューズ素子を形成するようにしたので、ヒューズ素子を形成するための半導体材料膜を抵抗体用の半導体材料膜とは別途形成する場合に比べて、製造工程の短縮及び製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図である。
【図２】同実施例を示す図であり、図１（Ａ）のＢ−Ｂ’位置での断面図である。
【図３】抵抗体、ヒューズ素子及びＭＯＳトランジスタを備えた半導体装置のレイアウト例を示す図であり、（Ａ）は実施例、（Ｂ）は従来例、（Ｃ）は実施例の電極パッド近傍領域の拡大図である。
【図４】図１及び図２に示した半導体装置の実施例を製造するための製造方法の一実施例の前半を示す工程断面図である。
【図５】同実施例の後半を示す工程断面図である。
【図６】同実施例において低抵抗ポリシリコン膜形成時に用いるマスク用酸化膜を形成した状態での抵抗体形成領域近傍の平面図である。
【図７】５層メタル配線構造を備えた半導体装置の実施例の抵抗体形成領域及び電極パッド形成領域を示す断面図である。
【図８】半導体装置のさらに他の実施例を示す断面図である。
【図９】図８に示した半導体装置を製造するための製造方法の実施例を示す工程断面図である。
【図１０】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図１１】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図１２】アナログ回路である電圧設定回路を備えた半導体装置の一実施例を示す回路図である。
【図１３】電圧設定回路のヒューズ素子部分のレイアウト例を示す図である。
【図１４】電圧設定回路の抵抗体部分のレイアウト例を示す図である。
【図１５】４つのヒューズ素子をもつ電圧設定回路を備えた半導体装置の他の実施例を示す回路図である。
【図１６】同実施例において図１５とは異なる接続状態を示す回路図である。
【図１７】同実施例において図１５及び図１６とは異なる接続状態を示す回路図である。
【図１８】同実施例における、４つのヒューズ素子の切断又は非切断の選択による設定出力電圧を示すグラフであり、縦軸は出力電圧、横軸はトリミング番号を示す。
【図１９】従来の半導体装置の電極パッド近傍領域を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ’位置での断面図である。
【図２０】パッケージング後の半導体装置を示す断面図である。
【図２１】ワイヤーボンディング後の半導体装置の電極パッド部分を示す図であり（Ａ）は断面図、（Ｂ）は電子顕微鏡写真である。
【図２２】従来の多層メタル配線構造の半導体装置の電極パッド部分を示す断面図である。
【符号の説明】
１      半導体基板
３      ＬＯＣＯＳ酸化膜
９      抵抗体
１１      低抵抗ポリシリコン領域
１３      ヒューズ素子
１５      ゲート酸化膜
１７      ゲート電極
１９      ソース拡散層
２１      ドレイン拡散層
２３      ＮＳＧ膜
２５      ＢＰＳＧ膜
２７      接続孔
２９，２９−１，２９−２，２９−３，２９−４    メタル配線層
３１      電極パッド
３３      ＰＳＧ膜
３５      ＳｉＮ膜
３７      トリミング窓開口部
３９      パッド開口部
４１      内部回路
４３      ポリシリコン膜
４５      マスク用酸化膜
４７      低抵抗ポリシリコン膜
４９      抵抗体用パターン形成予定領域
５１−１，５１−２，５１−３，５１−４    層間絶縁層
５３      第２メタル配線層
５５      第２電極パッド
５７      バリヤメタル層
５９      ポリイミド膜
６１      第２パッド開口部
６３      外部接続端子
６５      直流電源
６７      負荷
６９      定電圧発生回路
７１      入力端子
７３      基準電圧発生回路
７５      演算増幅器
７７      ＰチャネルＭＯＳトランジスタ
７９      出力端子
８１      電圧検出回路
８３      入力端子
８５，８７    出力端子
Ｒａ，Ｒｂ    分割抵抗
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６    抵抗
Ｒｂｏｔｔｏｍ，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒｔｏｐ    抵抗
ＲＬ０，ＲＬ１，…，ＲＬｍ    ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ    端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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