(57)【要約】【課題】ＤＲＡＭの周辺回路のＰＭＯＳの性能を改善すること、ワード線抵抗を低減すること、及びメモリセルの接合電界を緩和することの３点を同時に達成するためのＤＲＡＭ特有のトランジスタを提供する。【解決手段】３水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置であって、最もフェルミレベルの低いＰ型ポリシリコンを第１のＮ型表面チャネルＭＯＳトランジスタ１３に、最もフェルミレベルの高いＮ型ポリシリコンを第２のＮ型表面チャネルＭＯＳトランジスタ１２に、上記の中間のフェルミレベルを有し、かつＮ型不純物とＰ型不純物との両方をドープしたＮ型ポリシリコンをＰチャネルＭＯＳトランジスタ１１にそれぞれ配置した。【選択図】　図１
2004087757.tif 000002
【特許請求の範囲】
【請求項１】
３水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置において、
最もフェルミレベルの低いＰ型ポリシリコンを第１のＮ型表面チャネルＭＯＳトランジスタに、最もフェルミレベルの高いＮ型ポリシリコンを第２のＮ型表面チャネルＭＯＳトランジスタに、上記の中間のフェルミレベルを有し、かつＮ型不純物とＰ型不純物との両方をドープしたＮ型ポリシリコンをＰチャネルＭＯＳトランジスタにそれぞれ配置したことを特徴とした半導体装置。
【請求項２】
前記ゲート電極構造と基板の導電型との組み合わせで、周辺回路に前記ＰチャネルＭＯＳトランジスタと前記第２のＮ型表面チャネルＭＯＳトランジスタとを配置すると共に、メモリセルに前記第１のＮ型表面チャネルＭＯＳトランジスタを配置したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｐ型不純物とＮ型不純物の両方を含むＮ＋ゲートポリシリコンの不純物濃度分布において、少なくともＮ型不純物のポリシリコン上面の濃度がポリシリコン中の平均濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
Ｐ不純物とＮ型不純物の両方を含むＮ＋ゲートを形成する際、少なくともＮ型不純物をイオン注入によってドープすることを特徴とする請求項１に記載の半導体装置。
【請求項５】
請求項１に記載の半導体装置を、３種類の所望のゲート不純物濃度の領域を２枚のマスク工程で分割することにより製造することを特徴とする半導体装置の製造方法。
【請求項６】
前記Ｎ型不純物とＰ型不純物との両方をドープしたＮ型ポリシリコンを、リンとボロンを同時に活性化することによって形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記リンとボロンを同時に活性化することによって、ボロンの基板方向への拡散を抑制することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
ポリメタル構造のゲート電極のＤＲＡＭを搭載した半導体装置において、
周辺回路にＰ不純物とＮ型不純物の両方を含むＮ＋ゲートのＰＭＯＳとＮ＋ゲートＮＭＯＳを配置すると共に、メモリセルにＰ型不純物だけを含むＰ＋ゲートのＮＭＯＳを配置したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置（ＭＯＳ集積回路）に関し、特に、ポリメタル構造のゲート電極のＤＲＡＭを搭載した半導体装置（ＭＯＳ集積回路）に関する。
【０００２】
【従来の技術】
まず、第１の従来技術による半導体装置（ＭＯＳ集積回路）の構成を図１２に示す。
【０００３】
第１の従来技術によれば、ゲートの作り分けにマスクを要しない。しかし、ＮゲートＰＭＯＳが埋め込みチャネルとなるので、短チャネル特性が悪く駆動力が低い。
【０００４】
次に、第２の従来技術による半導体装置（ＭＯＳ集積回路）の構成を図１３に示す。
【０００５】
第２の従来技術によれば、上記第１の従来技術の最大の欠点であるＰＭＯＳの短チャネル特性を改善することによって、大きな駆動能力を得ることができる。また、メモリセルの接合電界を低減できる。しかし、以下の問題がある。
【０００６】
Ｐ＋ゲートのＰ型不純物濃度は、周辺ＰＭＯＳの空乏化を小さくすることを中心に決めなくてはならないため、結果的にＰ＋ゲートのＰ型不純物濃度を高めに設定しなければならない。この結果、メモリセル、周辺ＰＭＯＳ共にボロン漏れに対するマージンが小さくなる。さらに、高い能力を得るには、２種類のゲートを作るのに２枚のマスクを要する。
【０００７】
以下に、従来技術の欠点について詳細に説明する。
【０００８】
（従来技術の欠点１）
ゲート空乏化とボロン突き抜けによるしきい値（Ｖｔｈ）ばらつきとを同時に抑えることができない。
【０００９】
図４には、ｐ＋ゲートに注入されたボロンの活性化率の熱処理依存性が示されている。長時間の熱負荷の加わる炉アニールと炉ＣＶＤでは、６００℃以上でゲートポリシリコン中のボロンの不活性化（ｄｅａｃｔｉｖａｔｉｏｎ）が顕著になる。この不活性化は、ゲート空乏化をもたらす。
【００１０】
図５には、反転側の電気的酸化膜厚とゲート不純物の濃度との関係を示している。ゲート不純物濃度が高いほど、ゲート空乏化が抑制されていることが分かる。
【００１１】
図６には、しきい値（Ｖｔｈ）ばらつきとゲート不純物濃度との関係が示されている。リンを注入されたｎ＋ゲートでは、リン濃度が高いほど、Ｖｔｈばらつきが小さくなっている。ゲート中のリンの濃度が高いほど、キャリアの縮退の程度が強まることによって、ゲートフェルミレベルが安定しているためである。
【００１２】
一方、ボロンを注入されたｐ＋ゲートでは、ボロン濃度が高いほど、Ｖｔｈばらつきが増加している。この原因は、キャリアの縮退が強まる効果よりも、ゲート中のボロンが基板に突き抜ける影響の方が大きいためである。
【００１３】
（従来技術の欠点２）
デュアルポリメタル構造ゲート電極におけるＷ／ｐ＋（ｎ）ポリシリコン接触抵抗が大きい。
【００１４】
図７には、ゲートシリコンへの不純物注入量と接触抵抗率との関係が示されている。ｎ＋ゲートについては、リンだけを注入した仕様と、リンとボロンの両方を注入した仕様との接触抵抗率の差は小さい。一方、ｐ＋ゲートについては、ボロンだけを注入した仕様と、ボロンとリンの両方を注入した仕様との接触抵抗率の差は極めて大きい。ボロンとリンの両方を注入した仕様の接触抵抗率は、ボロンだけを注入した仕様の１０倍以上である。
【００１５】
（従来技術の欠点３）
ｎ−ｗｅｌｌに対するボロン突き抜けの影響が大きい。
【００１６】
図８には、Ｖｔｈばらつきのゲートの導電型と基板の導電型との組み合わせに対する依存性が示されている。ＮＭＯＳでは、ｐ＋ゲートとｎ＋ゲートとのＶｔｈばらつきの差は４ｍＶである。一方、ＰＭＯＳにおいては、ｐ＋ゲートとｎ＋ゲートとのＶｔｈばらつきの差は１０ｍＶである。つまり、ボロン突き抜けがトランジスタ特性に与える影響は、ｐ−ｗｅｌｌに対してよりもｎ−ｗｅｌｌに対して大きく現れる。
【００１７】
図９には、ＰＭＯＳについて、Ｖｔｈばらつきとゲートポリシリコン中の不純物の組み合わせに対する依存性が示されている。ｎ＋（ｐ）ゲートの場合、ｎ＋ゲートと同等のＶｔｈばらつきであることから、ボロン突き抜けの影響は無視できる。
【００１８】
【発明が解決しようとする課題】
（１）「Ｐ＋ゲ−トＰＭＯＳの空乏化」
電源電圧を低下させれば、消費電力を低減することができる。しかしながら、電源電圧を下げれば、ＭＯＳトランジスタの駆動能力は低下する。このＭＯＳトランジスタの性能低下を補うために、これまでプロセスの低温化を進めることによって、基板不純物プロファイルの制御性を向上させてきた。
【００１９】
しかし、電源電圧が１．８Ｖ以下になると、特に、ＰＭＯＳの駆動能力が不足してくる。その原因は、Ｎ＋ゲートを採用しているため、ＰＭＯＳのチャネルが埋め込みチャネルであることに起因したパンチスルー耐性確保のために、ゲート長を縮められないことである。
【００２０】
さらに、駆動能力を高めるためにしきい電圧を低くしようとすれば、ボロンの濃度を高めなければならない。空乏層内の不純物濃度が高くなると、しきい電圧ばらつきが増加することが知られている。そこで、上記の問題のないＰ＋ゲートＰＭＯＳの適用を検討した。ところが、下記に述べる問題のあることが分かった。
【００２１】
０．２ｕｍルール以降のＤＲＡＭでは、ワード線及びビット線ピッチが０．４ｕｍ以下となるので、メモリセルコンタクト穴はゲートに対してセルフアライン形成する必要がある。ゲート電極及びビット線とショートすることなくメモリセルコンタクト穴を形成するためには、メモリセルコンタクト穴エッチの際のエッチレートが、層間絶縁膜のエッチレートよりも小さい膜がゲート電極及びビット線上部及び側面になくてはならない。
【００２２】
発明者らの試作においては、層間絶縁膜にはシリコン酸化膜を、ゲート電極及びビット線上部及び側面の膜にはシリコン窒化膜を用いた。隣り合ったゲート電極間のスペースが０．２ｕｍ程度以下の場合、ゲート電極またはビット線の側壁に用いるシリコン窒化膜には、良好なカバレッジが求められる。良好なカバレッジを得るには、低圧ＣＶＤを用いなければならない。低圧ＣＶＤのシリコン窒化膜の形成には、６００℃から８００℃の温度で３時間から５時間を要する。
【００２３】
発明者らの実験によれば、６００℃から８００℃の長時間の熱処理を行うと、ポリシリコン中で活性化したＮ型及びＰ型の不純物の不活性化（ｄｅａｃｔｉｖａｔｉｏｎ）が顕著であることが分かっている。ポリシリコンゲート電極を用いた場合には、ポリシリコン中に導入した不純物の不活性化が起こる。ゲート電極の不活性化は、ゲートに反転電位を与えたときに、ゲート酸化膜近傍のゲート電極側のキャリアが空乏化する厚さが増加する。このゲート空乏化は、実効的にゲート酸化膜厚が厚くなったのと等価であるので、ＭＯＳトランジスタの駆動能力を低下させ、かつ、短チャネル特性を劣化させる。
【００２４】
ゲートポリシリコンの空乏化は、ゲート不純物濃度を高めれば改善できる。Ｎ＋ゲ−トでは、たとえば、Ｎ型不純物としてリンを用いた場合、リンの固溶度は通常用いられる１０００℃程度のＲＴＡで約１Ｅ２１ｃｍ−３である。前述の６００℃から８００℃の長時間の熱処理によって、仮に５０％が不活性化したとしても、５Ｅ２０ｃｍ−３のキャリア濃度が確保される。また、リンはゲート酸化膜を突き抜けて拡散する確率が低いので、ＭＯＳトランジスタのしきい値を変動させることは無視できる。
【００２５】
一方、Ｐ＋ゲートにおいてＰ型不純物としてボロンを用いた場合、ボロンの固溶度は前述の条件で約１Ｅ２０ｃｍ−３である。ボロンは、ゲート酸化膜中の拡散係数が大きいので、比較的低温の熱処理でも基板にまで到達する（ボロン突き抜け）ことによって、ＭＯＳトランジスタのしきい電圧が変動すると同時に、そのばらつきをも増加させる。
【００２６】
低圧ＣＶＤでシリコン窒化膜を形成する６００℃から８００℃の長時間の熱処理中には、不活性化だけでなく、ボロン突き抜けも同時に発生することになる。ボロン突き抜けと空乏化とはトレードオフの関係にあるので、ボロン突き抜けを低減しようとしてボロン濃度を低下させれば、空乏化は顕著になる。
【００２７】
以上から、ＤＲＡＭ向けデュアルゲートトランジスタにおいては、Ｐ＋ゲートＰＭＯＳの空乏化の対策が困難であることが分かる。
【００２８】
そこで、Ｎ＋ゲートにボロンをドープすることによって、フェルミレベルの比較的低いＮ＋ゲート（Ｎ＋（Ｐ）ゲート）を形成することを検討した。Ｎ＋（Ｐ）ゲートＰＭＯＳでは、ゲート空乏化の問題はなくなるだけでなく、チャネルの埋め込みの度合いを小さくできるので、当初の課題であった短チャネル特性を改善することができる。
【００２９】
特に、Ｎ＋（Ｐ）ゲートのフェルミレベルが基板のフェルミレベルよりも低くした場合には、表面チャネルにできる。また、発明者らは、リンとボロンが混在する場合には、ボロンの拡散係数がボロン単独の場合よりも小さくなることを実験で確認している。この原因は、リン−ボロン対が形成されるためであると考えられている。
【００３０】
この結果、ボロンが酸化膜を突き抜ける確率が低くなり、ボロン単独のときよりもしきい電圧ばらつきを減少できることも、発明者らは確認している。同時に、基板空乏層内の不純物濃度が低いので、しきい電圧ばらつきもＮ＋ＰＭＯＳより小さくすることができる。
【００３１】
（２）「メモリセルのリフレッシュサイクル延長」
ＤＲＡＭのメモリセルでは、キャパシタに蓄えた電荷が消失する前に、情報の再書き込みを行う。この再書き込みに要する電力は、携帯機器等に今後普及することが予想される超低消費電力ＤＲＡＭのセルフリフレッシュ（ｓｅｌｆ−ｒｅｆｒｅｓｈ）モ−ドでは支配的な要因になる。このリフレッシュサイクルを延長することができれば、消費電力を効果的に低減することができる。
【００３２】
キャパシタに蓄えられた電荷は、トンネル電流としてキャパシタの絶縁膜を通って対向電極に流れる成分と、基板との接合電界によってバンド間トンネリングで基板に流れる成分とに分けられる。対向電極に書き込み電位の二分の一を印加しておく一般的な構成のＤＲＡＭの１００℃におけるリーク電流成分は、対向電極に流れる成分は、およそ１Ｅ−１５Ａ／ｂｉｔ、基板に流れる成分は、およそ１Ｅ−１４Ａ／ｂｉｔであるので、後者が支配的である。
【００３３】
基板に流れる成分は、キャパシタ下部電極電位のＮ型拡散層と負電位に逆バイアスされたＰ型拡散層との接合電界を小さくすれば低減できる。不純物濃度を下げれば、接合電界を低減できるが、Ｎ型拡散層濃度を下げれば寄生抵抗が増し、基板濃度を下げればオフ電流を増加させることになる。
【００３４】
そこで、基板濃度を下げても高いしきい電圧を確保するために、ゲート電極とＰ型基板とのフェルミレベル差の小さいＰ＋ゲートＮＭＯＳを適用することを検討した。Ｐ＋ゲートＮＭＯＳのゲート電極は空乏化することはないので、ボロン突き抜けに注意して、ゲートに導入するボロンの濃度を比較的少なめに設定することができる。
【００３５】
Ｐ＋ゲートＮＭＯＳの場合、ゲート電極下部のＰウェルの空乏層幅がＮ＋ゲートの場合よりも狭くなるので、ＧＩＤＬ　（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ）は、Ｎ＋ゲートＮＭＯＳに比べて大きくなるというデメリットもあるが、ゲートのフェルミレベルの調整などによって接合電界緩和との最適化ができる範囲内である。
【００３６】
（３）「ワード線抵抗の低減」
ＤＲＡＭでは、チップ面積を小さくするために、ワード線駆動回路等の周辺回路の面積を減らす目的で、ワード線はできるだけ長くしたい。ワード線長さは、主にＲＣ時定数で制限される。つまり、ワード線抵抗とワード線寄生容量は小さいことが好ましい。そこで、従来から、ワード線はポリサイド構造にすることが多かった。
【００３７】
ところが、ポリサイド構造のデュアルゲートを考えた場合、Ｐ型ポリシリコン中のボロンがシリサイド内を拡散することによってＰ型ポリシリコン中のボロン濃度が低下しやすいという問題と、Ｐ型ポリシリコンに接続されたＮ型ポリシリコン中のＮ型不純物の濃度を変動させるという問題がある。
【００３８】
そこで、不純物拡散を抑えると同時に低抵抗を実現するため、ポリメタル構造を検討した。ポリメタル構造においては、上部金属とポリシリコンとのシリサイド反応を抑えるために、間に窒化タングステンなどのバリア層を形成する必要がある。９００℃程度のソース・ドレインの活性化アニール後には、バリア層が窒化タングステンの場合には、タングステン、シリコン、窒素からなるアモルファス層が形成されることが知られている。発明者らは、このアモルファス層を介したタングステンとポリシリコンの接触抵抗が、ポリシリコンのキャリア濃度に依存することを確認している。
【００３９】
Ｎ＋ポリシリコンとタングステンとの接触抵抗のキャリア濃度依存性は、図７に示すように、Ｎ型不純物単独の場合と、Ｐ型不純物を混在させた場合とで同じ傾向を示すことを発明者らは確認している。タングステンとポリシリコンの接触抵抗を下げるためには、Ｎ＋（Ｐ）ポリシリコンを形成する際、Ｎ型不純物、たとえば、リンをイオン注入することによって、Ｎ＋（Ｐ）ポリシリコンの表面キャリア濃度をバルク中の平均濃度よりも高めることが有効である。
【００４０】
一方、Ｐ＋ポリシリコンの場合、Ｎ型不純物を混在させると、Ｐ型不純物単独の場合と比較して、タングステンとの接触抵抗のキャリア濃度依存性が顕著になることも発明者らは実験で確認している。従って、ポリメタル構造の場合は、Ｐ＋ポリシリコンは、Ｐ型不純物単独、または、Ｎ型不純物濃度を十分低く抑えたＰ型ポリシリコンであった方が好ましい。
【００４１】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的とするところは、ＤＲＡＭの周辺回路のＰＭＯＳの性能を改善すること、ワード線抵抗を低減すること、及びメモリセルの接合電界を緩和することの３点を同時に達成するためのＤＲＡＭ特有のトランジスタを提供することにある。
【００４２】
【課題を解決するための手段】
本発明では、３水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置において、最もフェルミレベルの低いＰ型ポリシリコンを第１のＮ型表面チャネルＭＯＳトランジスタに、最もフェルミレベルの高いＮ型ポリシリコンを第２のＮ型表面チャネルＭＯＳトランジスタに、上記の中間のフェルミレベルを有し、かつＮ型不純物とＰ型不純物との両方をドープしたＮ型ポリシリコンをＰチャネルＭＯＳトランジスタにそれぞれ配置したことを特徴とする。
【００４３】
上記構成の下、前記ゲート電極構造と基板の導電型との組み合わせで、周辺回路に前記ＰチャネルＭＯＳトランジスタと前記第２のＮ型表面チャネルＭＯＳトランジスタとを配置すると共に、メモリセルに前記第１のＮ型表面チャネルＭＯＳトランジスタを配置した。
【００４４】
この場合、Ｐ型不純物とＮ型不純物の両方を含むＮ＋ゲートポリシリコンの不純物濃度分布において、少なくともＮ型不純物のポリシリコン上面の濃度がポリシリコン中の平均濃度よりも高い。
【００４５】
また、Ｐ不純物とＮ型不純物の両方を含むＮ＋ゲートを形成する際、少なくともＮ型不純物をイオン注入によってドープする。
【００４６】
また、本発明では、前記半導体装置を、３種類の所望のゲート不純物濃度の領域を２枚のマスク工程で分割することにより製造することを特徴とする。
【００４７】
この際、前記Ｎ型不純物とＰ型不純物との両方をドープしたＮ型ポリシリコンを、リンとボロンを同時に活性化することによって形成する。前記リンとボロンを同時に活性化することによって、ボロンの基板方向への拡散を抑制する。
【００４８】
また、本発明では、ポリメタル構造のゲート電極のＤＲＡＭを搭載した半導体装置において、周辺回路にＰ型不純物とＮ型不純物の両方を含むＮ＋ゲートのＰＭＯＳとＮ＋ゲートＮＭＯＳを配置すると共に、メモリセルにＰ型不純物だけを含むＰ＋ゲートのＮＭＯＳを配置したことを特徴とする。
【００４９】
【発明の実施の形態】
図１を参照すると、本発明の実施の形態として、ゲート電極中の不純物の導電型と基板中の不純物の伝導型との組み合わせの断面が示されている。この際、ゲートポリシリコンへの不純物は２枚のマスクを用いて、イオン注入によって導入する。
【００５０】
ポリメタル構造のゲート電極のＤＲＡＭまたはＤＲＡＭを搭載したＬＳＩ１０において、周辺回路にＮ＋（Ｐ）ゲートＰＭＯＳ１１とＮ＋ゲートＮＭＯＳ１２を、メモリセルにＰ＋ゲートＮＭＯＳ１３をそれぞれ配置する。
【００５１】
具体的には、Ｎ＋（Ｐ）ゲートＰＭＯＳ１１はｎ−ｗｅｌｌ１４中に形成され、Ｎ＋ゲートＮＭＯＳ１２はｐ−ｗｅｌｌ１５中に形成され、Ｐ＋ゲートＮＭＯＳ１３はｐ−ｗｅｌｌ１６中に形成されている。
【００５２】
Ｎ＋（Ｐ）ゲートＰＭＯＳ１１、Ｎ＋ゲートＮＭＯＳ１２及びＰ＋ゲートＮＭＯＳ１３上には、ポリシリコン１７が形成され、ポリシリコン１７上には、窒化タングステン（ＷＮ）１８が形成されている。さらに、窒化タングステン（ＷＮ）１８上には、タングステン（Ｗ）１９が形成され、タングステン（Ｗ）１９上には、Ｐ−ＳｉＮ２０が形成されている。ここでバリアメタルの材料は、ＷＮに限定されず、窒化モリブデン（Ｍｏ）などの別の材料であっても良い。また、積層構造についても、Ｗ／ＷＮ／ポリシリコンに限定されず、Ｍｏ／ＭｏＮ／ポリシリコン、Ｗ／ＷＮ／ＷＳｉ／ポリシリコン、Ｍｏ／ＭｏＮ／ＭｏＳｉ／ポリシリコンなどであっても良い。
【００５３】
図２には、図１に示されたＤＲＡＭを製造するための製造工程が示されている。
【００５４】
図２（ａ）に示すように、アモルファスシリコン２１を低圧ＣＶＤ法を用いて、ゲート絶縁膜上に堆積する。ここで、アモルファスシリコン２１の膜厚は、例えば１００ｎｍであり、不純物はドープされていない。
【００５５】
次に、レジスト２２でメモリセル以外のｐ−ｗｅｌｌ１５上を覆うことによって、メモリセルのｐ−ｗｅｌｌ１６及び周辺回路のｎ−ｗｅｌｌ１４上のアモルファスシリコン２１にボロンをイオン注入する。ボロンのイオン注入の条件は、例えば、エネルギー５ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２である。
【００５６】
図２（ｂ）に示すように、レジスト２３でメモリセルのｐ−ｗｅｌｌ１６上を覆うことによって、メモリセル以外の周辺回路のｐ−ｗｅｌｌ１５及びｎ−ｗｅｌｌ１４上のアモルファスシリコン２１にリンをイオン注入する。リンのイオン注入の条件は、例えば、エネルギー１０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２である。
【００５７】
レジスト２２，２３の剥離後、ＮＨ４ＯＨとＨ２Ｏ２の混合液を用いて、アモルファスシリコン２１の表面を清浄にすると同時に、ケミカルオキサイドを形成する。アモルファスシリコン２１にイオン注入されたボロン及びリンを活性化するためにアニールを行う。アニールの条件は、例えば、９５０℃、１０秒、Ｎ２雰囲気である。
【００５８】
Ｎ２中にＯ２を微量混入することが好ましい。例えばＯ２の比率は１％である。アニールの際、上記ケミカルオキサイドがボロン及びリンの外方拡散を抑制する。また、微量のＯ２が、ポリシリコン上面が窒化されることを防ぐ。Ｈ２Ｏで希釈されたＨＦを用いて、ポリシリコン上面のシリコン酸化膜を除去する。
【００５９】
図２（ｃ）に示すように、ポリシリコン１７上に窒化タングステン（ＷＮ）１８、タングステン（Ｗ）１９をスパッタ法を用いて堆積する。それぞれの膜厚は、例えば、ＷＮ１８が５ｎｍ、Ｗ１９が６０ｎｍである。Ｗ１９上にプラズマＣＶＤ法を用いて、ＳｉＮ２０を堆積する。ＳｉＮ２０の膜厚は、例えば、１２０ｎｍである。
【００６０】
次に、図２（ｄ）に示すように、レジストマスク（図示せず）を用いて、ゲート電極をパターニングする。レジストを除去した後、ＮＭＯＳ２４には、リンまたはヒ素をイオン注入する。リンのイオン注入の条件は、例えば、エネルギー１０ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−２である。ヒ素のイオン注入条件は、例えば、エネルギー１０ｋｅＶ、ドーズ量１Ｅ１４ｃｍ−２である。
【００６１】
一方、ＰＭＯＳ２５にはＢＦ２をイオン注入する。ＢＦ２のイオン注入条件は、例えば、エネルギー１０ｋｅＶ、ドーズ量１Ｅ１４ｃｍ−２である。イオン注入されたリン、ヒ素、及びＢＦ２を活性化するために、アニールを行う。アニールの条件は、例えば、９５０℃、１０秒、Ｎ２雰囲気である。ゲート電極側面に露出したＷを酸化させないために、Ｎ２中にＯ２を混入することは好ましくない。
【００６２】
図２（ｅ）に示すように、トランジスタの高濃度のソース・ドレインを形成する前に、ゲート側面にスペーサ２６を形成する。スペーサ２６を形成する膜には良好なカバレッジが要求されるので、例えば、低圧ＣＶＤ法を用いたＳｉＮ膜であり、膜厚は３０ｎｍである。ソース・ドレイン形成以降の手順は、よく知られたＤＲＡＭの製法と同じである。
【００６３】
本発明の実施の形態によれば、電源電圧１．８Ｖ以下の世代のＤＲＡＭまたはＤＲＡＭを搭載したＬＳＩにおいて、周辺ＰＭＯＳの能力を改善すると同時に、リフレッシュサイクルを長くすることができる。この結果、ＤＲＡＭの消費電力を低減することができる。
【００６４】
ここで、下記（１）の理由によって電源電圧を低下させることができ、下記（２）の理由によってリフレッシュサイクルを延長させることができる。この二つの効果によって、ＤＲＡＭの消費電力を小さくすることが可能になる。
【００６５】
（１）ｎ＋ゲートＰＭＯＳのゲートポリシリコンのフェルミレベルを低く設定することができるので、チャネルに注入するｐ型不純物量を低減することができる。この結果、チャネルの埋め込みの程度が改善され、短チャネル特性が改善する。従来構造のトランジスタとオフ電流（Ｉｏｆｆ）を同じにすれば、ゲート長Ｌを小さくすることができるので、オン電流（Ｉｏｎ）を大きくすることができる。
【００６６】
図１１には、Ｎ＋（Ｐ）ポリシリコンゲートのＰＭＯＳにおける、チャネルへのボロン注入量低減効果が示されている。
【００６７】
本発明のトランジスタにおいては、ＰＭＯＳのゲートポリシリコンのゲート酸化膜近傍のフェルミレベルを０．１ｅＶ下げれば、ｎ−ｗｅｌｌに注入するボロンの量を約１０％低減できる。図１１の例では、ゲート酸化膜近傍のＮ＋ゲートのフェルミレベルを０．１ｅＶ下げるには、ゲート酸化膜近傍のポリシリコン中のドナー濃度とアクセプター濃度との差を７．０Ｅ１９ｃｍ−３から２．５Ｅ１７ｃｍ−３に減少させることによって実現できる。リンのイオン注入ドーズ量に換算すると、４．０Ｅ１５ｃｍ−２から１．０Ｅ１４ｃｍ−２に減少させることに相当する。ｎ−ｗｅｌｌに注入したボロン濃度を低減する効果は、Ｐ型チャネルの埋め込みの程度を低減することができる。埋め込みの程度を低減すれば、ｓ係数を小さくすることができる。
【００６８】
さらに、図１０に示すように、リンとボロンの両方をイオン注入されたアモルファスシリコンをアニールすることによって、リンとボロンの拡散と活性化を同時に行うと、リンがボロンの拡散を抑制するので、ボロンがゲート酸化膜を突き抜ける確率を小さくできる。
【００６９】
この現象をトランジスタ特性によって確認した結果が図９に示されている。
【００７０】
Ｎ＋（Ｐ）ポリシリコンゲートのＰＭＯＳのしきい値（Ｖｔｈ）ばらつきは、ｎ＋ポリシリコンゲートのＰＭＯＳのＶｔｈばらつきと同等であるので、ボロン突き抜けの影響は無視することができる。
【００７１】
（２）メモリセルにｐ＋ゲートＮＭＯＳを用いれば、Ｖｔｈを高くするためのチャネルに注入するｐ型不純物の濃度を下げることができる。この結果、ソース・ドレイン（ＳＤ）の低濃度ｎ型拡散層と基板との間の接合電界を小さくすることができる。メモリセルのリーク電流の支配的要因であるｐｎ接合リークを低減できるので、リフレッシュサイクルを延長することができる。
【００７２】
本発明のトランジスタにおいて、ｐ＋ゲートＮＭＯＳを採用することによって、ｎ＋ゲートＮＭＯＳに比べて、ボロンドーズ量を約１Ｅ１３ｃｍ−２減少させることができた。この結果、メモリセルのｎ−層とｐ−ｗｅｌｌ間の接合電界を著しく低減することが可能であり、ｐ−ｎ接合リーク電流を低減することができる。
【００７３】
さらに、図８に示されているように、ｐ−ｗｅｌｌに対するボロン突き抜けの影響は、ｎ−ｗｅｌｌに対するボロン突き抜けの影響に比べて軽微である。
【００７４】
図３には、図１に示されたＤＲＡＭを製造するための他の製造工程が示されている。
【００７５】
まず、図３（ａ）に示すように、アモルファスシリコン２１を低圧ＣＶＤ法を用いて、ゲート絶縁膜上に堆積する。ここで、アモルファスシリコン２１の膜厚は、例えば１００ｎｍであり、ボロンがドープされている。ボロンの濃度は、例えば、１Ｅ２０ｃｍ−３である。
【００７６】
次に、レジスト３０でメモリセルのｐ−ｗｅｌｌ１６上と周辺回路のｎ−ｗｅｌｌ１４上を覆うことによって、メモリセル以外のｐ−ｗｅｌｌ１５上のアモルファスシリコン２１にリン１をイオン注入する。リン１のイオン注入の条件は、例えば、エネルギー１０ｋｅＶ、ドーズ量６Ｅ１５ｃｍ−２である。
【００７７】
図３（ｂ）に示すように、レジスト３１でｐ−ｗｅｌｌ１５，１６上を覆うことによって、周辺回路のｎ−ｗｅｌｌ１４上のアモルファスシリコン２１にリン２をイオン注入する。リン２のイオン注入の条件は、例えば、エネルギー１０ｋｅＶ、ドーズ量２Ｅ１５ｃｍ−２である。
【００７８】
以降の手順（図３（ｃ）〜（ｅ））は、図２に示された製造方法と同じであるので、その説明は省略する。
【００７９】
【発明の効果】
本発明によれば、電源電圧１．８Ｖ以下の世代のＤＲＡＭまたはＤＲＡＭを搭載したＬＳＩにおいて、周辺ＰＭＯＳの能力を改善すると同時に、リフレッシュサイクルを長くすることができる。この結果、ＤＲＡＭの消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の構成を示す図である。
【図２】図１に示された半導体装置の製造方法を示す図である。
【図３】図１に示された半導体装置の他の製造方法を示す図である。
【図４】Ｐ＋ゲートキャリア濃度の熱処理依存性を示す図である。
【図５】反転側の電気的酸化膜厚とゲート不純物の濃度との関係を示す図である。
【図６】Ｖｔｈばらつきとゲート不純物濃度との関係を示す図である。
【図７】ゲートシリコンへの不純物注入量と接触抵抗率との関係を示す図である。
【図８】Ｖｔｈばらつきのゲートの導電型と基板の導電型との組み合わせに対する依存性を示す図である。
【図９】ＰＭＯＳについて、Ｖｔｈばらつきとゲートポリシリコン中の不純物の組み合わせに対する依存性を示す図である。
【図１０】ボロンがゲート酸化膜を突き抜ける確率に関するデータを示す図である。
【図１１】Ｎ＋（Ｐ）ポリシリコンゲートのＰＭＯＳにおけるチャネルへのボロン注入量低減効果を示す図である。
【図１２】第１の従来技術による半導体装置（ＭＯＳ集積回路）の構成を示す図である。
【図１３】第２の従来技術による半導体装置（ＭＯＳ集積回路）の構成を示す図である。
【符号の説明】
１０　ＬＳＩ
１１　ｎ＋（Ｐ）ＰＭＯＳ
１２　ｎ＋ＮＭＯＳ
１３　ｐ＋ＮＭＯＳ
１４　ｎ−ｗｅｌｌ
１５　ｐ−ｗｅｌｌ
１６　ｐ−ｗｅｌｌ
１７　ポリシリコン
１８　ＷＮ
１９　Ｗ
２０　Ｐ−ＳｉＮ
２１　アモルファスシリコン
２２　レジスト
２３　レジスト
【図１】
2004087757.tif 000003
【図２】
2004087757.tif 000004
【図３】
2004087757.tif 000005
【図４】
2004087757.tif 000006
【図５】
2004087757.tif 000007
【図６】
2004087757.tif 000008
【図７】
2004087757.tif 000009
【図８】
2004087757.tif 000010
【図９】
2004087757.tif 000011
【図１０】
2004087757.tif 000012
【図１１】
2004087757.tif 000013
【図１２】
2004087757.tif 000014
【図１３】
2004087757.tif 000015