(57)【要約】【課題】素子分離能力の低下なく、ＳＴＩ用トレンチの深さを浅くすることで、素子の高密度化を実現する。【解決手段】低電圧素子領域内の素子分離のためのトレンチ１６Ａの深さは、素子間リークを防ぐために必要な値Ａ４又はそれ以上に設定される。高電圧素子領域内の素子分離のためのトレンチ１６Ｂの深さは、Ａ４に依存した値Ａ３に設定される。高電圧素子領域内で素子間リークを防ぐために必要な深さがＡ０である場合に、高電圧素子領域内のＳＴＩ１８上に、厚さＡ５＝Ａ０−Ａ３の絶縁層１８Ａを積み増しする。その結果、低電圧素子領域内のトレンチ１６Ａは、必要以上に深くなることがなく、高電圧素子領域内の絶縁層１８，１８Ａの厚さは、素子間リークを防ぐために必要な値Ａ０又はそれ以上となる。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
低電圧で動作する素子が配置される低電圧素子領域内に設けられるＳＴＩ構造の第１素子分離層と、前記低電圧よりも高い高電圧で動作する素子が配置される高電圧素子領域内に設けられるＳＴＩ構造の第２素子分離層とを具備し、前記第２素子分離層の上面は、前記第１素子分離層の上面よりも高い位置にあることを特徴とする半導体装置。
【請求項２】
前記第１素子分離層の半導体基板の表面からの深さは、前記第２素子分離層の前記半導体基板の表面からの深さよりも深いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２素子分離層は、トレンチ内に満たされる第１絶縁層と、前記第１絶縁層上に積み重ねられる第２絶縁層とから構成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１絶縁層と前記第２絶縁層は、同一の材料から構成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１絶縁層と前記第２絶縁層は、共に、酸化シリコンから構成されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１絶縁層と前記第２絶縁層は、異なる材料から構成されることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記第１絶縁層は、酸化シリコンから構成され、前記第２絶縁層は、窒化シリコンから構成されることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２絶縁層の幅は、前記第１絶縁層の幅よりも狭いことを特徴とする請求項３記載の半導体装置。
【請求項９】
前記第２絶縁層の幅は、前記第１絶縁層の幅に略等しいことを特徴とする請求項３記載の半導体装置。
【請求項１０】
前記第２絶縁層の幅は、前記第１絶縁層の幅よりも広いことを特徴とする請求項３記載の半導体装置。
【請求項１１】
前記第２素子分離層は、トレンチ内に満たされる第１部分と、前記トレンチから突出する第２部分とを持つ絶縁層から構成されることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記絶縁層は、酸化シリコン又は窒化シリコンから構成されることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第２部分の幅は、前記第１部分の幅よりも狭いことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第２部分の幅は、前記第１部分の幅に略等しいことを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記第２部分の幅は、前記第１部分の幅よりも広いことを特徴とする請求項１１記載の半導体装置。
【請求項１６】
前記低電圧素子領域は、メモリセルアレイ領域であり、前記高電圧素子領域は、前記メモリセルアレイ領域の周辺に設けられる周辺回路領域であることを特徴とする請求項１記載の半導体装置。
【請求項１７】
前記第１素子分離層の上面は、前記メモリセルアレイ領域内のフローティングゲート電極の上面に実質的に一致していることを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１素子分離層の上面は、前記メモリセルアレイ領域内のフローティングゲート電極の上面よりも低い位置にあることを特徴とする請求項１６記載の半導体装置。
【請求項１９】
前記第１素子分離層上には、前記低電圧が印加される配線が配置され、前記第２素子分離層上には、前記高電圧が印加される配線が配置されることを特徴とする請求項１記載の半導体装置。
【請求項２０】
前記第２素子分離層の直下に導電型の反転を防止する反転防止層が配置されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するもので、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（電気的消去、書き込み可能な半導体メモリ）に適用される。
【０００２】
【従来の技術】
図２６及び図２７は、ＮＡＮＤ型フラッシュメモリのセルアレイ構造の一例を示している。
【０００３】
メモリセルアレイは、ＮＡＮＤセルユニットを有し、ＮＡＮＤセルユニットは、メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４及びセレクトゲートトランジスタＳＴ１，ＳＴ２から構成される。メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４及びセレクトゲートトランジスタＳＴ１，ＳＴ２は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域３２の間に配置される。
【０００４】
メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４は、例えば、フローティングゲート電極とコントロールゲート電極を有するｎチャネルＭＯＳＦＥＴから構成される。メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４は、互いに直列接続され、ＮＡＮＤ列を構成している。ＮＡＮＤ列の一端は、セレクトゲートトランジスタＳＴ１を経由してビット線コンタクト部３１に接続され、その他端は、セレクトゲートトランジスタＳＴ２を経由してソース線Ｓに接続される。
【０００５】
メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４及びセレクトゲートトランジスタＳＴ１，ＳＴ２は、例えば、同一のウェル領域内に配置される。メモリセルＭＣ１，ＭＣ２，・・・ＭＣ３，ＭＣ４のコントロールゲート電極ＣＧ１，ＣＧ２，・・・ＣＧ３，ＣＧ４は、ロウ方向に延び、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ３，ＷＬ４として機能している。セレクトゲートトランジスタＳＴ１，ＳＴ２のゲート電極ＳＧ１，ＳＧ２は、ロウ方向に延び、セレクトゲート線ＳＧＬ１，ＳＧＬ２として機能している。
【０００６】
ＮＡＮＤ型フラッシュメモリでは、一般に、メモリセルアレイ部は、半導体素子に比較的低電圧が印加される低電圧素子領域となっており、周辺回路部は、半導体素子に比較的高電圧が印加される高電圧素子領域となっている。いずれの素子領域においても、素子分離領域は、素子間のリークを防止するために必要な厚さを有していなければならない。
【０００７】
図２８乃至図３４は、ＮＡＮＤ型フラッシュメモリの製造方法の一例を示している。
【０００８】
まず、図２８に示すように、熱酸化法を用いて、高電圧素子領域内のシリコン基板（例えば、ｐ型シリコン基板）１１上に、厚さ３０ｎｍ程度の酸化シリコン膜１２を形成する。また、熱酸化法を用いて、低電圧素子領域内及び高電圧素子領域内のシリコン基板１１上に、それぞれ厚さ１０ｎｍ程度の酸化シリコン膜１３を形成する。結果として、高電圧素子領域内には、厚さ約４０ｎｍの酸化シリコン膜１２，１３が形成され、低電圧素子領域内には、厚さ約１０ｎｍの酸化シリコン膜１３が形成される。
【０００９】
この後、ＬＰＣＶＤ法を用いて、高電圧素子領域内の酸化シリコン膜１２，１３上及び低電圧素子領域内の酸化シリコン膜１３上に、不純物としてリンが添加された厚さ４０ｎｍ程度の多結晶シリコン膜１４を形成する。
【００１０】
次に、図２９に示すように、多結晶シリコン膜１４上に、レジスト膜１５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜１５をパターニングする。
【００１１】
次に、図３０に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜１５をマスクに、多結晶シリコン膜１４、酸化シリコン膜１２，１３及びシリコン基板１１を、順次、エッチングする。その結果、多結晶シリコン膜１４には、フローティングゲート電極を形成するために必要なスリットが形成される。
【００１２】
また、このエッチングにより、シリコン基板１１内には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａは、低電圧素子領域（メモリセルアレイ領域）内に形成され、その深さは、Ａ１となっており、トレンチ１６Ｂは、高電圧素子領域（周辺回路領域）内に形成され、その深さは、Ａ０となっている。これらトレンチ１６Ａ，１６Ｂの深さの差は、酸化シリコン膜１２の厚さにほぼ等しくなっている。
【００１３】
トレンチ１６Ａ，１６Ｂの深さＡ１，Ａ０は、共に、素子間のリークを防ぐために十分な深さでなければならない。この深さは、トレンチ１６Ａ側とトレンチ１６Ｂ側とで当然に異なる。つまり、高電圧が印加されるトレンチ１６Ｂ側に必要な深さは、低電圧が印加されるトレンチ１６Ａ側に必要な深さよりも深くなる。
【００１４】
本例では、トレンチ１６Ａ，１６Ｂが同時に形成されるため、上記条件を満たすためには、トレンチ１６Ａ，１６Ｂの深さＡ１，Ａ０は、共に、素子間のリークを防ぐために必要なトレンチ１６Ｂの最低の深さ又はそれ以上でなければならない。また、この場合、トレンチ１６Ａの深さＡ１は、トレンチ１６Ｂの深さＡ０に依存することになる。その結果、低電圧素子領域内のトレンチ１６Ａの深さＡ１は、必要以上に深くなる。
【００１５】
この後、イオン注入法を用いて、レジスト膜１５をマスクに、トレンチ１６Ａ，１６Ｂの底部のシリコン基板１１内に、反転防止層（例えば、ｐ型不純物領域）１７を形成する。また、アッシャー及びレジスト剥離液を用いて、レジスト膜１５を剥離する。
【００１６】
次に、図３１に示すように、プラズマＣＶＤ法を用いて、トレンチ１６Ａ，１６Ｂを完全に満たす酸化シリコン膜１８を形成する。この後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて、酸化シリコン膜１８を研磨する。酸化シリコン膜１８の研磨は、酸化シリコン膜１８の表面が、フローティングゲート電極としての多結晶シリコン膜１４の表面に一致する程度まで行う。
【００１７】
次に、図３２に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上及び酸化シリコン膜１８上に、厚さ１５ｎｍ程度の絶縁膜（例えば、ＯＮＯ膜）１９を形成する。続けて、ＬＰＣＶＤ法を用いて、絶縁膜１９上に、不純物としてリンが添加された多結晶シリコン膜２０を形成する。この多結晶シリコン膜２０は、後述するパターニングステップにより、コントロールゲート電極となる。また、ＬＰＣＶＤ法を用いて、多結晶シリコン膜２０上に、酸化シリコン膜２１を形成する。
【００１８】
次に、図３３に示すように、酸化シリコン膜２１上に、レジスト膜２２を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２２をパターニングする。
【００１９】
次に、図３４に示すように、ＲＩＥ法などのドライエッチング法を用いて、レジスト膜２２（図３３参照）をマスクに、酸化シリコン膜２１、多結晶シリコン膜２０、絶縁膜１９及び多結晶シリコン膜１４を、順次、エッチングする。その結果、多結晶シリコン膜２０は、コントロールゲート電極としての第二電極となり、多結晶シリコン膜１４は、フローティングゲート電極としての第一電極となる。この後、レジスト膜２２（図３３参照）は、剥離される。
【００２０】
最後に、イオン注入法を用いて、酸化シリコン膜２１をマスクに、シリコン基板１１内に自己整合的にｎ型不純物を注入し、さらに、熱アニールを行って、ＭＯＳＦＥＴのソース・ドレインを形成する。
【００２１】
以上のステップにより、ＮＡＮＤ型フラッシュメモリのセルトランジスタが形成される。ここで、本例の製造方法では、上述のように、トレンチ１６Ａ，１６Ｂの深さは、共に、高電圧素子領域（周辺回路領域）内において要求される深さで定義される。これは、トレンチ１６Ａ，１６Ｂを同時に形成することにより製造ステップ数の削減を実現すると共に、低電圧素子領域及び高電圧素子領域の双方において、フィールド反転や、素子間耐圧の劣化などを防ぐためである。
【００２２】
しかし、一般的に、高電圧素子領域において要求されるトレンチの深さは、低電圧素子領域において要求されるトレンチの深さよりも深くなる。つまり、低電圧素子領域内のトレンチ１６Ａの深さが必要以上に深くなる。しかも、トレンチ１６Ａの深さＡ１は、酸化シリコン膜１２の厚さ分だけ、トレンチ１６Ｂの深さＡ０よりも深くなる。
【００２３】
従って、低電圧素子領域内のトレンチ１６Ａの埋め込みアスペクトが増大し、酸化シリコン膜１８の埋め込みが困難になる。酸化シリコン膜１８の埋め込み不良が発生すると、コントロールゲート電極とシリコン基板のショート、ゲート耐圧劣化などの問題を引き起こす。また、このような問題を回避するためには、埋め込みアスペクト比の増大を抑える必要があるが、この場合、素子分離領域の幅が広くなり、素子の高密度化に不利となる。
【００２４】
【発明が解決しようとする課題】
このように、従来では、低電圧素子領域内の素子分離のためのトレンチの深さが、高電圧素子領域内の素子分離のためのトレンチの深さと同じ又はそれ以上となるため、低電圧素子領域内の素子分離のためのトレンチのアスペクト比が増大する問題があった。
【００２５】
本発明の目的は、低電圧素子領域内の素子分離のためのトレンチの深さを必要以上に深くすることなく、低電圧素子領域及び高電圧素子領域の素子分離能力の向上を実現することにある。
【００２６】
【課題を解決するための手段】
本発明の半導体装置は、低電圧で動作する素子が配置される低電圧素子領域内に設けられるＳＴＩ構造の第１素子分離層と、前記低電圧よりも高い高電圧で動作する素子が配置される高電圧素子領域内に設けられるＳＴＩ構造の第２素子分離層とを備え、前記第２素子分離層の上面は、前記第１素子分離層の上面よりも高い位置にある。
【００２７】
前記第１素子分離層の半導体基板の表面からの深さは、前記第２素子分離層の前記半導体基板の表面からの深さよりも深い。
【００２８】
前記第２素子分離層は、トレンチ内に満たされる第１絶縁層と、前記第１絶縁層上に積み重ねられる第２絶縁層とから構成される。
【００２９】
前記第１絶縁層と前記第２絶縁層は、同一の材料から構成される。前記第１絶縁層と前記第２絶縁層は、共に、酸化シリコンから構成される。
【００３０】
前記第１絶縁層と前記第２絶縁層は、異なる材料から構成される。前記第１絶縁層は、酸化シリコンから構成され、前記第２絶縁層は、窒化シリコンから構成される。
【００３１】
前記第２絶縁層の幅は、前記第１絶縁層の幅よりも狭い。前記第２絶縁層の幅は、前記第１絶縁層の幅に等しい。前記第２絶縁層の幅は、前記第１絶縁層の幅よりも広い。
【００３２】
前記第２素子分離層は、トレンチ内に満たされる第１部分と、前記トレンチから突出する第２部分とを持つ絶縁層から構成される。前記絶縁層は、酸化シリコン又は窒化シリコンから構成される。
【００３３】
前記第２部分の幅は、前記第１部分の幅よりも狭い。前記第２部分の幅は、前記第１部分の幅に等しい。前記第２部分の幅は、前記第１部分の幅よりも広い。
【００３４】
前記低電圧素子領域は、メモリセルアレイ領域であり、前記高電圧素子領域は、前記メモリセルアレイ領域の周辺に設けられる周辺回路領域である。
【００３５】
前記第１素子分離層の上面は、前記メモリセルアレイ領域内のフローティングゲート電極の上面に実質的に一致している。前記第１素子分離層の上面は、前記メモリセルアレイ領域内のフローティングゲート電極の上面よりも低い位置にある。
【００３６】
前記第１素子分離層上には、前記低電圧が印加される配線が配置され、前記第２素子分離層上には、前記高電圧が印加される配線が配置される。前記第２素子分離層の直下に導電型の反転を防止する反転防止層が配置される。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態に関わる半導体装置及びその製造方法について詳細に説明する。
【００３８】
（１）　　第１実施の形態
▲１▼　デバイス構造
図１は、本発明の第１実施の形態に関わるＮＡＮＤ型フラッシュメモリのデバイス構造を示している。
【００３９】
シリコン基板（例えば、ｐ型シリコン基板。ウェルでもよい。）１１上には、酸化シリコン膜１２，１３が配置される。酸化シリコン膜１２，１３上には、不純物を含む多結晶シリコン膜１４が配置される。低電圧素子領域においては、多結晶シリコン膜１４は、フローティングゲート電極として機能している。
【００４０】
シリコン基板１１、酸化シリコン膜１２，１３及び多結晶シリコン膜１４には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａ，１６Ｂの最上部は、多結晶シリコン膜１４の表面にほぼ一致し、その底部は、シリコン基板１１内に存在する。低電圧素子領域におけるトレンチ１６Ａのシリコン基板１１の表面からの深さＡ４は、高電圧素子領域におけるトレンチ１６Ｂのシリコン基板１１の表面からの深さＡ３よりも、ほぼ酸化シリコン膜１２の厚さｔ分だけ、深くなっている。
【００４１】
トレンチ１６Ａ，１６Ｂ内には、酸化シリコン膜１８が満たされており、低電圧素子領域及び高電圧素子領域の双方で、ＳＴＩ構造の素子分離層が実現されている。
【００４２】
ここで、トレンチ１６Ａ，１６Ｂの深さは、共に、素子間のリークを防ぐために十分な深さでなければならない。この深さは、トレンチ１６Ａ側とトレンチ１６Ｂ側とで当然に異なる。つまり、低電圧が印加されるトレンチ１６Ａ側に必要な深さは、高電圧が印加されるトレンチ１６Ｂ側に必要な深さよりも浅くなる。本例では、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さをＡ４とし、素子間のリークを防ぐために必要なトレンチ１６Ｂの最低の深さをＡ０（＞Ａ４）とする。
【００４３】
本例では、第一に、トレンチ１６Ａの深さは、Ａ４に設定し、トレンチ１６Ｂの深さは、Ａ４に依存した値、Ａ３（＝Ａ４−ｔ）に設定する。即ち、トレンチ１６Ａ，１６Ｂの深さは、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。その結果、低電圧素子領域内のトレンチ１６Ａの深さは、最適な値（必要以上に深くならない値）Ａ４に設定される。
【００４４】
しかし、この場合、高電圧素子領域内のトレンチ１６Ｂの深さは、Ａ３となり、この深さＡ３は、高電圧素子領域内において素子間のリークを防ぐために十分な値Ａ０に達していない。
【００４５】
そこで、本例では、第二に、高電圧素子領域内の素子分離のための酸化シリコン膜１８上に、さらに、素子分離のための絶縁層（例えば、酸化シリコン。ＳＴＩを構成する絶縁層の種類と異なっていてもよい。）１８Ａを積み増しする。絶縁層１８Ａの厚さは、Ａ０からトレンチ１６Ｂの深さＡ３を引いた値Ａ５（＝Ａ０−Ａ３）と同じ又はそれ以上の値に設定される。
【００４６】
これにより、高電圧素子領域内の素子分離のための絶縁層の厚さの合計は、トレンチ１６Ｂの深さＡ３に、絶縁層１８Ａの厚さＡ５を足した値、即ち、Ａ０、又は、それ以上の値となるため、高電圧素子領域内においても、素子間のリークを十分に防ぐことができる。
【００４７】
多結晶シリコン膜１４上、素子分離のための酸化シリコン膜１８上、及び、ＳＴＩ構造の厚さの積み増しのための絶縁層１８Ａ上には、絶縁膜１９が配置される。絶縁膜１９上には、ワード線（コントロールゲート電極）として機能する不純物を含む多結晶シリコン膜２０が配置される。この多結晶シリコン膜２０に代えて、多結晶シリコンと金属とを積み重ねた膜、又は、多結晶シリコンと金属シリサイドとを積み重ねた膜を、ワード線として使用してもよい。多結晶シリコン膜２０上には、酸化シリコン膜２１が配置される。
【００４８】
以上のような半導体装置によれば、低電圧素子領域及び高電圧素子領域の双方において、素子分離のためのトレンチ１６Ａ，１６Ｂの深さは、低電圧素子領域で素子間のリークを防ぐために必要な値に基づいて決定される。また、この場合、高電圧素子領域においては、素子分離のためのトレンチ１６Ｂの深さが十分に深くなく、素子間のリークを防げなくなるため、酸化シリコン膜１８上に、さらに、絶縁層１８Ａを積み増している。
【００４９】
そして、本例の半導体装置のデバイス構造上の特徴は、高電圧素子領域内における素子分離のための絶縁層１８Ａの上面が、低電圧素子領域内における素子分離のための絶縁層（酸化シリコン膜）１８の上面よりも高い位置にある点となる。このような構造により、低電圧素子領域内の素子分離のためのトレンチの深さを必要以上に深くすることなく、低電圧素子領域及び高電圧素子領域の素子分離能力の向上を実現することができる。
【００５０】
▲２▼　プロセス
次に、本例の半導体装置の製造方法、即ち、ＳＴＩ（素子分離領域）を形成した後に、高電圧素子領域内のＳＴＩを構成する絶縁層の厚さを選択的に積み増しする方法について、ＮＡＮＤ型フラッシュメモリを例に説明する。
【００５１】
図２乃至図１０は、本発明の第１実施の形態に関わるＮＡＮＤ型フラッシュメモリの製造方法の一例を示している。
【００５２】
まず、図２に示すように、熱酸化法を用いて、高電圧素子領域内のシリコン基板（例えば、ｐ型シリコン基板）１１上に、厚さ３０ｎｍ程度の酸化シリコン膜１２を形成する。また、熱酸化法を用いて、低電圧素子領域内及び高電圧素子領域内のシリコン基板１１上に、それぞれ厚さ１０ｎｍ程度の酸化シリコン膜１３を形成する。結果として、高電圧素子領域内には、厚さ約４０ｎｍの酸化シリコン膜１２，１３が形成され、低電圧素子領域内には、厚さ約１０ｎｍの酸化シリコン膜１３が形成される。
【００５３】
この後、ＬＰＣＶＤ法を用いて、高電圧素子領域内の酸化シリコン膜１２，１３上及び低電圧素子領域内の酸化シリコン膜１３上に、不純物としてリンが添加された厚さ４０ｎｍ程度の多結晶シリコン膜１４を形成する。
【００５４】
次に、図３に示すように、多結晶シリコン膜１４上に、レジスト膜１５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜１５をパターニングする。
【００５５】
次に、図４に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜１５をマスクに、多結晶シリコン膜１４、酸化シリコン膜１２，１３及びシリコン基板１１を、順次、エッチングする。その結果、多結晶シリコン膜１４には、フローティングゲート電極を形成するために必要なスリットが形成される。
【００５６】
また、このエッチングにより、シリコン基板１１内には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａは、低電圧素子領域（メモリセルアレイ領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ４となっており、トレンチ１６Ｂは、高電圧素子領域（周辺回路領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ３となっている。これらトレンチ１６Ａ，１６Ｂの深さの差は、酸化シリコン膜１２の厚さｔにほぼ等しくなっている（Ａ４＝Ａ３＋ｔ・・・（１））。
【００５７】
本例では、低電圧素子領域内のトレンチ１６Ａのアスペクト比が必要以上に大きくなることを防止するため、トレンチ１６Ａ，１６Ｂの深さＡ４，Ａ３は、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。つまり、トレンチ１６Ａの深さは、例えば、素子間のリークを防ぐために必要な最低の深さＡ４に設定し、トレンチ１６Ｂの深さＡ３は、トレンチ１６Ａの深さＡ４に依存した値（上記（１）式）にする。
【００５８】
この場合、高電圧素子領域内のトレンチ１６Ｂの深さＡ３は、素子間のリークを防ぐために必要な最低の深さＡ０に達していない（Ａ３＜Ａ０）。
【００５９】
そこで、高電圧素子領域内のトレンチ１６Ｂにより構成されるＳＴＩ（素子分離層）に対しては、後述する工程により、絶縁層を、最低、Ａ５（＝Ａ０−Ａ３）の厚さ分だけ積み増し、素子分離能力の向上を実現する。
【００６０】
この後、イオン注入法を用いて、レジスト膜１５をマスクに、トレンチ１６Ａ，１６Ｂの底部のシリコン基板１１内に、反転防止層（例えば、ｐ型不純物領域）１７を形成する。また、アッシャー及びレジスト剥離液を用いて、レジスト膜１５を剥離する。
【００６１】
次に、図５に示すように、プラズマＣＶＤ法を用いて、トレンチ１６Ａ，１６Ｂを完全に満たす酸化シリコン膜１８を形成する。この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて、酸化シリコン膜１８を研磨する。酸化シリコン膜１８の研磨は、フローティングゲート電極としての多結晶シリコン膜１４をストッパとして用いることにより、酸化シリコン膜１８の表面が、多結晶シリコン膜１４の表面に実質的に一致する程度まで行う。
【００６２】
なお、このＣＭＰにおいては、フローティングゲート電極とコントロールゲート電極とのカップリング比を向上させるために、酸化シリコン膜１８の表面が、多結晶シリコン膜１４の表面よりも低くなるまで、研磨を行ってもよい。
【００６３】
次に、図６に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上及び酸化シリコン膜１８上に、厚さＡ５（＝Ａ０−Ａ３）又はそれ以上の絶縁膜１８Ａを形成する。絶縁層１８Ａの厚さは、絶縁層１８Ａ上の配線に印加される電圧により、高電圧素子領域内のＳＴＩ（素子分離層）の直下のシリコン基板１１にチャネルが形成されない厚さに設定される。
【００６４】
なお、絶縁層１８Ａは、トレンチ１６Ｂ内の絶縁層と同じ、即ち、酸化シリコンであっても、又は、トレンチ１６Ｂ内の絶縁層と異なっていてもよい。また、絶縁層１８Ａ上に、レジスト膜２３を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２３をパターニングする。
【００６５】
この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜２３をマスクに、絶縁層１８Ａをエッチングする。その結果、絶縁層１８Ａは、高電圧素子領域内の酸化シリコン膜１８上に積み増しされる。この後、アッシャー及びレジスト剥離液を用いて、レジスト膜２３を剥離する。
【００６６】
ここで、本例では、絶縁層１８Ａの幅は、ＳＴＩ（素子分離層）の幅よりも狭くなっているが、例えば、図７に示すように、絶縁層１８Ａの幅は、ＳＴＩの幅と略同じであってもよく、また、図８に示すように、絶縁層１８Ａの幅は、ＳＴＩの幅よりも広くなっていてもよい。
【００６７】
次に、図９に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上、酸化シリコン膜１８上及び絶縁層１８Ａ上に、厚さ１５ｎｍ程度の絶縁膜（例えば、ＯＮＯ膜）１９を形成する。続けて、ＬＰＣＶＤ法を用いて、絶縁膜１９上に、不純物としてリンが添加された多結晶シリコン膜２０を形成する。この多結晶シリコン膜２０は、後述するパターニングステップにより、コントロールゲート電極となる。また、ＬＰＣＶＤ法を用いて、多結晶シリコン膜２０上に、酸化シリコン膜２１を形成する。
【００６８】
この後、酸化シリコン膜２１上に、レジスト膜２２を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２２をパターニングする。
【００６９】
次に、図１０に示すように、ＲＩＥ法などのドライエッチング法を用いて、レジスト膜２２（図９参照）をマスクに、酸化シリコン膜２１、多結晶シリコン膜２０、絶縁膜１９及び多結晶シリコン膜１４を、順次、エッチングする。その結果、多結晶シリコン膜２０は、コントロールゲート電極としての第二電極となり、多結晶シリコン膜１４は、フローティングゲート電極としての第一電極となる。
【００７０】
また、特に、図示しないが、例えば、絶縁膜１９の形成後に、絶縁膜１９の一部を除去することにより、多結晶シリコン膜１４，２０を互いに接触させることができる。このように、互いに電気的に接続された多結晶シリコン膜１４，２０は、高電圧素子領域内におけるセレクトゲート電極や、低電圧素子領域内におけるゲート電極として機能する。
【００７１】
この後、レジスト膜２２（図９参照）は、剥離される。
【００７２】
最後に、イオン注入法を用いて、酸化シリコン膜２１をマスクに、シリコン基板１１内に自己整合的にｎ型不純物を注入し、さらに、熱アニールを行って、ＭＯＳＦＥＴのソース・ドレインを形成する。
【００７３】
以上のステップにより、本発明の第１実施の形態に関わるＮＡＮＤ型フラッシュメモリのセルトランジスタが形成される。
【００７４】
ここで、本例の製造方法では、第一に、低電圧素子領域内において要求される素子分離のためのトレンチの深さに基づいて、低電圧素子領域内及び高電圧素子領域内の素子分離のためのトレンチの深さを決定している。このため、低電圧素子領域内のトレンチの埋め込みアスペクトが不必要に増大することがない。
【００７５】
また、第二に、高電圧素子領域内の素子分離のためのトレンチの深さは、高電圧素子領域において要求される深さよりも浅くなるが、その足りない分は、トレンチ内に満たされる絶縁層上に、さらに、絶縁層を積み増しすることで、充足させている。このため、高電圧素子領域内において、素子分離能力が低下することもない。
【００７６】
なお、素子分離層の積み増しに使用する絶縁層１８Ａの材質については、例えば、酸化シリコン、窒化シリコン、塗布型の絶縁材料などを用いることができる。絶縁層１８Ａを酸化シリコンから構成する場合、例えば、図８に示すように、絶縁層１８Ａの幅をトレンチ１６Ｂの幅よりも広くすることで、絶縁層１８Ａの選択的エッチングが可能になる。なぜなら、絶縁層１８Ａの下地が多結晶シリコン膜１４となるからである。
【００７７】
また、例えば、図６に示すように、絶縁層１８Ａの幅をトレンチ１６Ｂの幅よりも狭くする場合には、絶縁層１８Ａは、絶縁層１８の材質と異なる材質からなるものを採用するのがよい。
【００７８】
本例では、積み増しのための絶縁層のパターニングに際して、ドライエッチング法を用いたが、例えば、多結晶シリコン膜１４に対して絶縁層１８Ａを選択的にエッチングできる希弗酸や弗化アンモニウムなどによるウェットエッチング法や、弗酸蒸気を利用する方法などを用いてもよい。
【００７９】
また、積み増しのための絶縁層のパターニングのマスクとなるレジストの加工に用いるレチクルのパターンを、反転防止層を形成するためのイオン注入のマスクとなるレジストの加工に使用してもよい。
【００８０】
この場合、積み増しのための絶縁層のパターニングに用いるレチクルのパターンと、イオン注入のマスクとなるレジストの加工に用いるレチクルのパターンとは、互いに反転パターンとなる。このため、容易に、これらのレチクルを作成できると共に、高電圧素子領域内のＳＴＩ直下の領域についてのみ、イオン注入により、選択的に、反転防止層を形成することができる。
【００８１】
本例では、低電圧素子領域内の素子分離のためのトレンチの深さは、高電圧素子領域内において素子間リークを防ぐために必要なトレンチの深さに関係なく、低電圧素子領域内におけるトレンチ埋め込み技術に基づいて独立に決定できる。このため、低電圧素子領域における素子の微細化を実現できる。一方、高電圧素子領域内のＳＴＩについては、そのＳＴＩ上に絶縁層を積み増すことで、フィールド反転問題などを防止できる。
【００８２】
▲３▼　変形例
図１１及び図１２は、本発明の第１実施の形態に関わる半導体装置及びその製造方法の変形例を示している。
【００８３】
図１１のデバイス構造は、フローティングゲート電極としての多結晶シリコン膜１４と絶縁膜１９との間に、窒化シリコン膜２４が設けられている点に特徴を有する。窒化シリコン膜２４は、トレンチ１６Ａ，１６Ｂを形成するときのマスク材、トレンチ１６Ａ，１６Ｂ内に酸化シリコン膜１８を満たすときのストッパとして使用できる。
【００８４】
窒化シリコン膜２４は、図１１に示すように、最終工程まで、残存させておいてもよいし、途中の工程で、剥離してしまってもよい。
【００８５】
図１２のデバイス構造は、トレンチ内に満たされる絶縁層（酸化シリコン膜１８）の表面を、フローティングゲート電極としての多結晶シリコン膜１４の表面よりも低くした点に特徴を有する。このような構造にすることで、フローティングゲート電極（多結晶シリコン膜１４）とコントロールゲート電極（多結晶シリコン膜２０）とが対向する部分の面積を増やすことができ、カップリング比の向上に貢献できる。
【００８６】
（２）　　第２実施の形態
▲１▼　デバイス構造
図１３は、本発明の第２実施の形態に関わるＮＡＮＤ型フラッシュメモリのデバイス構造を示している。
【００８７】
シリコン基板（例えば、ｐ型シリコン基板。ウェルでもよい。）１１上には、酸化シリコン膜１２，１３が配置される。酸化シリコン膜１２，１３上には、不純物を含む多結晶シリコン膜１４が配置される。低電圧素子領域においては、多結晶シリコン膜１４は、フローティングゲート電極として機能している。
【００８８】
シリコン基板１１、酸化シリコン膜１２，１３及び多結晶シリコン膜１４には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａ，１６Ｂの最上部は、多結晶シリコン膜１４の表面にほぼ一致し、その底部は、シリコン基板１１内に存在する。低電圧素子領域におけるトレンチ１６Ａのシリコン基板１１の表面からの深さＡ４は、高電圧素子領域におけるトレンチ１６Ｂのシリコン基板１１の表面からの深さＡ３よりも、ほぼ酸化シリコン膜１２の厚さｔ分だけ、深くなる。
【００８９】
トレンチ１６Ａ，１６Ｂ内には、酸化シリコン膜１８が満たされており、低電圧素子領域及び高電圧素子領域の双方で、ＳＴＩ構造の素子分離層が実現されている。また、本例のデバイス構造では、高電圧素子領域内のＳＴＩ構造の素子分離層は、トレンチ１６Ｂから突出している。その突出した部分の厚さＡ５は、Ａ０−Ａ３又はそれ以上となっている。
【００９０】
ここで、Ａ０は、高電圧素子領域内で素子分離機能を十分に発揮するために必要なトレンチの最低の深さであり、Ａ３は、高電圧素子領域内の素子分離のためのトレンチ１６Ｂの深さを表している。
【００９１】
本例のデバイス構造では、高電圧素子領域内の素子分離層の上面は、低電圧素子領域内の素子分離層の上面よりも高い位置にある。
【００９２】
本例では、トレンチ１６Ａの深さは、Ａ４に設定し、トレンチ１６Ｂの深さは、Ａ４に依存した値、Ａ３（＝Ａ４−ｔ）に設定する。即ち、トレンチ１６Ａ，１６Ｂの深さは、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。その結果、低電圧素子領域内のトレンチ１６Ａの深さは、最適な値（必要以上に深くならない値）Ａ４に設定される。
【００９３】
しかし、この場合、高電圧素子領域内のトレンチ１６Ｂの深さは、Ａ３となり、この深さＡ３は、高電圧素子領域内において素子間のリークを防ぐために十分な値Ａ０に達していない。
【００９４】
そこで、本例では、高電圧素子領域内の素子分離のための酸化シリコン膜１８をトレンチ１６Ｂから突出させ、さらに、その突出量を、素子間のリークを防ぐために十分な値Ａ０からトレンチ１６Ｂの深さＡ３を引いた値Ａ５（＝Ａ０−Ａ３）と同じ値又はそれ以上の値に設定する。
【００９５】
これにより、高電圧素子領域内のＳＴＩ（素子分離層）の厚さの合計は、トレンチ１６Ｂの深さＡ３に、酸化シリコン膜１８の突出量Ａ５を足した値、即ち、Ａ０、又は、それ以上の値となるため、高電圧素子領域内においても、素子間のリークを十分に防ぐことができる。
【００９６】
多結晶シリコン膜１４上、及び、素子分離のための酸化シリコン膜１８上には、絶縁膜１９が配置される。絶縁膜１９上には、ワード線（コントロールゲート電極）として機能する不純物を含む多結晶シリコン膜２０が配置される。この多結晶シリコン膜２０に代えて、多結晶シリコンと金属とを積み重ねた膜、又は、多結晶シリコンと金属シリサイドとを積み重ねた膜を、ワード線として使用してもよい。多結晶シリコン膜２０上には、酸化シリコン膜２１が配置される。
【００９７】
以上のような半導体装置によれば、低電圧素子領域及び高電圧素子領域の双方において、素子分離のためのトレンチ１６Ａ，１６Ｂの深さは、低電圧素子領域で素子間のリークを防ぐために必要な値に基づいて決定される。また、この場合、高電圧素子領域においては、素子分離のためのトレンチ１６Ｂの深さが十分に深くなく、素子間のリークを防げなくなるため、ＳＴＩを、トレンチ１６Ｂから突出させる。
【００９８】
そして、本例の半導体装置のデバイス構造上の特徴は、高電圧素子領域内における素子分離のための絶縁層１８の上面が、低電圧素子領域内における素子分離のための絶縁層１８の上面よりも高い位置にある点となる。このような構造により、低電圧素子領域内の素子分離のためのトレンチの深さを必要以上に深くすることなく、低電圧素子領域及び高電圧素子領域の素子分離能力の向上を実現することができる。
【００９９】
▲２▼　プロセス
次に、本例の半導体装置の製造方法、即ち、ＳＴＩ構造の素子分離層を形成するに当たって、高電圧素子領域内の素子分離層をトレンチから突出させる方法について、ＮＡＮＤ型フラッシュメモリを例に説明する。
【０１００】
図１４乃至図２３は、本発明の第２実施の形態に関わるＮＡＮＤ型フラッシュメモリの製造方法の一例を示している。
【０１０１】
まず、図１４に示すように、熱酸化法を用いて、高電圧素子領域内のシリコン基板（例えば、ｐ型シリコン基板）１１上に、厚さ３０ｎｍ程度の酸化シリコン膜１２を形成する。また、熱酸化法を用いて、低電圧素子領域内及び高電圧素子領域内のシリコン基板１１上に、それぞれ厚さ１０ｎｍ程度の酸化シリコン膜１３を形成する。結果として、高電圧素子領域内には、厚さ約４０ｎｍの酸化シリコン膜１２，１３が形成され、低電圧素子領域内には、厚さ約１０ｎｍの酸化シリコン膜１３が形成される。
【０１０２】
この後、ＬＰＣＶＤ法を用いて、高電圧素子領域内の酸化シリコン膜１２，１３上及び低電圧素子領域内の酸化シリコン膜１３上に、不純物としてリンが添加された厚さ４０ｎｍ程度の多結晶シリコン膜１４を形成する。
【０１０３】
次に、図１５に示すように、多結晶シリコン膜１４上に、レジスト膜１５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜１５をパターニングする。
【０１０４】
次に、図１６に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜１５をマスクに、多結晶シリコン膜１４、酸化シリコン膜１２，１３及びシリコン基板１１を、順次、エッチングする。その結果、多結晶シリコン膜１４には、フローティングゲート電極を形成するために必要なスリットが形成される。
【０１０５】
また、このエッチングにより、シリコン基板１１内には、トレンチ１６Ａ，１６Ｂが形成される。トレンチ１６Ａは、低電圧素子領域（メモリセルアレイ領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ４となっており、トレンチ１６Ｂは、高電圧素子領域（周辺回路領域）内に形成され、シリコン基板１１の表面からの深さは、Ａ３となっている。これらトレンチ１６Ａ，１６Ｂの深さの差は、酸化シリコン膜１２の厚さｔにほぼ等しくなっている（Ａ４＝Ａ３＋ｔ・・・（２））。
【０１０６】
本例では、低電圧素子領域内のトレンチ１６Ａのアスペクト比が必要以上に大きくなることを防止するため、トレンチ１６Ａ，１６Ｂの深さＡ４，Ａ３は、共に、素子間のリークを防ぐために必要なトレンチ１６Ａの最低の深さに基づいて決定する。つまり、トレンチ１６Ａの深さは、例えば、素子間のリークを防ぐために必要な最低の深さＡ４に設定し、トレンチ１６Ｂの深さＡ３は、トレンチ１６Ａの深さＡ４に依存した値（上記（２）式）にする。
【０１０７】
この場合、高電圧素子領域内のトレンチ１６Ｂの深さＡ３は、素子間のリークを防ぐために必要な最低の深さＡ０に達していない（Ａ３＜Ａ０）。
【０１０８】
そこで、高電圧素子領域内のトレンチ１６Ｂにより構成されるＳＴＩ（素子分離層）に対しては、後述する工程により、ＳＴＩを、最低、Ａ５（＝Ａ０−Ａ３）だけ、トレンチ１６Ｂから突出させ、素子分離能力の向上を実現する。
【０１０９】
この後、イオン注入法を用いて、レジスト膜１５をマスクに、トレンチ１６Ａ，１６Ｂの底部のシリコン基板１１内に、反転防止層（例えば、ｐ型不純物領域）１７を形成する。また、アッシャー及びレジスト剥離液を用いて、レジスト膜１５を剥離する。
【０１１０】
次に、図１７に示すように、プラズマＣＶＤ法を用いて、トレンチ１６Ａ，１６Ｂを完全に満たす酸化シリコン膜１８を形成する。この後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて、酸化シリコン膜１８を研磨する。酸化シリコン膜１８の研磨は、フローティングゲート電極としての多結晶シリコン膜１４より上の酸化シリコン膜１８の厚さが、Ａ５、又は、それ以上になる程度にまで行う。
【０１１１】
また、本例では、酸化シリコン膜１８は、塗布法により形成することもできる。塗布法を用いる場合には、酸化シリコン膜１８の表面は、ＣＭＰを行わなくても、平坦になるため、ここでのＣＭＰを省略できる。この場合、多結晶シリコン膜１４より上の酸化シリコン膜１８の厚さが、Ａ５、又は、それ以上になるような量の酸化シリコン膜１８を塗布する。
【０１１２】
次に、図１８に示すように、酸化シリコン膜１８上に、レジスト膜２５を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２５をパターニングする。この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて、レジスト膜２５をマスクに、酸化シリコン膜１８をエッチングする。
【０１１３】
その結果、図１９に示すように、高電圧素子領域内のＳＴＩ（酸化シリコン膜１８）は、トレンチ１６Ｂから、Ａ５又はそれ以上、突出した構造を有するようになる。この後、アッシャー及びレジスト剥離液を用いて、レジスト膜２５（図１８参照）を剥離する。
【０１１４】
ここで、本例では、レジスト膜２５の幅は、ＳＴＩ（酸化シリコン膜１８）の幅よりも狭くなっているが、例えば、図２０に示すように、レジスト膜２５の幅は、ＳＴＩの幅と略同じであってもよく、また、図２１に示すように、レジスト膜２５の幅は、ＳＴＩの幅よりも広くなっていてもよい。
【０１１５】
次に、図２２に示すように、ＬＰＣＶＤ法を用いて、多結晶シリコン膜１４上及び酸化シリコン膜１８上に、厚さ１５ｎｍ程度の絶縁膜（例えば、ＯＮＯ膜）１９を形成する。続けて、ＬＰＣＶＤ法を用いて、絶縁膜１９上に、不純物としてリンが添加された多結晶シリコン膜２０を形成する。この多結晶シリコン膜２０は、後述するパターニングステップにより、コントロールゲート電極となる。また、ＬＰＣＶＤ法を用いて、多結晶シリコン膜２０上に、酸化シリコン膜２１を形成する。
【０１１６】
この後、酸化シリコン膜２１上に、レジスト膜２２を塗布し、さらに、フォトリソグラフィー法を用いて、このレジスト膜２２をパターニングする。
【０１１７】
次に、図２３に示すように、ＲＩＥ法などのドライエッチング法を用いて、レジスト膜２２（図２２参照）をマスクに、酸化シリコン膜２１、多結晶シリコン膜２０、絶縁膜１９及び多結晶シリコン膜１４を、順次、エッチングする。その結果、多結晶シリコン膜２０は、コントロールゲート電極としての第二電極となり、多結晶シリコン膜１４は、フローティングゲート電極としての第一電極となる。
【０１１８】
また、特に、図示しないが、例えば、絶縁膜１９の形成後に、絶縁膜１９の一部を除去することにより、多結晶シリコン膜１４，２０を互いに接触させることができる。このように、互いに電気的に接続された多結晶シリコン膜１４，２０は、高電圧素子領域内におけるセレクトゲート電極や、低電圧素子領域内におけるゲート電極として機能する。
【０１１９】
この後、レジスト膜２２（図２２参照）は、剥離される。
【０１２０】
最後に、イオン注入法を用いて、酸化シリコン膜２１をマスクに、シリコン基板１１内に自己整合的にｎ型不純物を注入し、さらに、熱アニールを行って、ＭＯＳＦＥＴのソース・ドレインを形成する。
【０１２１】
以上のステップにより、本発明の第２実施の形態に関わるＮＡＮＤ型フラッシュメモリのセルトランジスタが形成される。
【０１２２】
ここで、本例の製造方法では、第一に、低電圧素子領域において要求される深さに基づいて、低電圧素子領域及び高電圧素子領域のトレンチの深さを決定している。このため、低電圧素子領域内のトレンチの埋め込みアスペクトが不必要に増大することがない。
【０１２３】
また、第二に、高電圧素子領域のトレンチの深さは、高電圧素子領域において要求されるトレンチの深さよりも浅くなるが、その足りない分は、ＳＴＩをトレンチから突出させることで、充足させている。このため、高電圧素子領域の素子分離能力が低下することもない。
【０１２４】
なお、本例によれば、上述の第１実施の形態に関わる製造方法に比べて、ＳＴＩ上に、さらに、絶縁層を積み増しする必要がないため、製造プロセスを簡略化することができる。
【０１２５】
また、トレンチ内に満たす絶縁層の材質については、例えば、酸化シリコン、窒化シリコン、塗布型の絶縁材料などを用いることができる。特に、トレンチ内に、塗布型の絶縁材料を満たせば、平坦化のためのＣＭＰ工程が不要となる。
【０１２６】
本例では、酸化シリコン膜をトレンチ内に満たすに当たって、ドライエッチング法を用いたが、例えば、多結晶シリコン膜１４に対して酸化シリコン膜１８を選択的にエッチングできる希弗酸や弗化アンモニウムなどによるウェットエッチング法や、弗酸蒸気を利用する方法などを用いてもよい。
【０１２７】
また、ＳＴＩの突出部を形成するためのマスクとなるレジスト膜２５の加工に用いるレチクルのパターンを、反転防止層を形成するためのイオン注入のマスクとなるレジスト膜の加工に使用してもよい。
【０１２８】
この場合、突出部を形成するためのレジストの加工に用いるレチクルのパターンと、イオン注入のマスクとなるレジストの加工に用いるレチクルのパターンとは、互いに反転パターンとなる。このため、容易に、これらのレチクルを作成できると共に、高電圧素子領域内のＳＴＩ直下の領域についてのみ、イオン注入により、選択的に、反転防止層を形成することができる。
【０１２９】
本例においても、低電圧素子領域内の素子分離のためのトレンチの深さは、高電圧素子領域内において素子間リークを防ぐために必要なトレンチの深さに関係なく、低電圧素子領域内におけるトレンチ埋め込み技術に基づいて独立に決定できる。このため、低電圧素子領域における素子の微細化を実現できる。一方、高電圧素子領域内のＳＴＩについては、そのＳＴＩをトレンチから突出させることで、フィールド反転問題などを防止できる。
【０１３０】
▲３▼　変形例
図２４及び図２５は、本発明の第２実施の形態に関わる半導体装置及びその製造方法の変形例を示している。
【０１３１】
図２４のデバイス構造は、フローティングゲート電極としての多結晶シリコン膜１４と絶縁膜１９との間に、窒化シリコン膜２４が設けられている点に特徴を有する。窒化シリコン膜２４は、トレンチ１６Ａ，１６Ｂを形成するときのマスク材、トレンチ１６Ａ，１６Ｂ内に酸化シリコン膜１８を満たすときのストッパとして使用できる。
【０１３２】
窒化シリコン膜２４は、図２４に示すように、最終工程まで、残存させておいてもよいし、途中の工程で、剥離してしまってもよい。
【０１３３】
図２５のデバイス構造は、低電圧素子領域内で、ＳＴＩ構造の素子分離層（酸化シリコン膜１８）の表面を、フローティングゲート電極としての多結晶シリコン膜１４の表面よりも低くした点に特徴を有する。このような構造にすることで、フローティングゲート電極（多結晶シリコン膜１４）とコントロールゲート電極（多結晶シリコン膜２０）とが対向する部分の面積を増やすことができ、カップリング比の向上に貢献できる。
【０１３４】
（３）　　その他
本発明に関わる以上の説明は、ＮＡＮＤ型フラッシュメモリを例として説明したが、本発明は、このようなフラッシュメモリを含む半導体メモリの他、高電圧素子領域と低電圧素子領域とを有し、ＳＴＩ構造の素子分離層を採用する半導体装置全般に適用できる。
【０１３５】
【発明の効果】
以上、説明したように、本発明によれば、低電圧素子領域内の素子分離のためのトレンチの深さを不必要に大きくすることなく、高電圧素子領域内の素子分離のためのＳＴＩに関しては、ＳＴＩ上に絶縁層を積み増したり、又は、ＳＴＩをトレンチから突出させることで、素子分離耐圧の向上を実現している。このように、本発明では、低電圧素子領域内のＳＴＩのアスペクト比を独自に設定し、素子の高密度化を実現すると同時に、高電圧素子領域の素子分離能力の向上も実現する。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる半導体装置を示す斜視図。
【図２】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図３】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図４】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図５】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図６】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図７】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図８】本発明の第１実施の形態に関わる製造方法の一工程を示す断面図。
【図９】本発明の第１実施の形態に関わる製造方法の一工程を示す斜視図。
【図１０】本発明の第１実施の形態に関わる製造方法の一工程を示す斜視図。
【図１１】本発明の第１実施の形態に関わる製造方法の変形例を示す斜視図。
【図１２】本発明の第１実施の形態に関わる製造方法の変形例を示す斜視図。
【図１３】本発明の第２実施の形態に関わる半導体装置を示す斜視図。
【図１４】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１５】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１６】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１７】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１８】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図１９】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図２０】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図２１】本発明の第２実施の形態に関わる製造方法の一工程を示す断面図。
【図２２】本発明の第２実施の形態に関わる製造方法の一工程を示す斜視図。
【図２３】本発明の第２実施の形態に関わる製造方法の一工程を示す斜視図。
【図２４】本発明の第２実施の形態に関わる製造方法の変形例を示す斜視図。
【図２５】本発明の第２実施の形態に関わる製造方法の変形例を示す斜視図。
【図２６】ＮＡＮＤ型ＥＥＰＲＯＭのセルユニットのレイアウトを示す平面図。
【図２７】ＮＡＮＤ型ＥＥＰＲＯＭのセルユニットを示す回路図。
【図２８】従来の製造方法の一工程を示す断面図。
【図２９】従来の製造方法の一工程を示す断面図。
【図３０】従来の製造方法の一工程を示す断面図。
【図３１】従来の製造方法の一工程を示す断面図。
【図３２】従来の製造方法の一工程を示す断面図。
【図３３】従来の製造方法の一工程を示す斜視図。
【図３４】従来の製造方法の一工程を示す斜視図。
【符号の説明】
１１　　　　　　　　　　　　　　　　：シリコン基板、
１２，１３，１８，１８Ａ，２１　　　：酸化シリコン膜、
１４，２０　　　　　　　　　　　　　：多結晶シリコン膜、
１５，２２，２３，２５　　　　　　　：レジスト膜、
１６Ａ，１６Ｂ　　　　　　　　　　　：トレンチ、
１７　　　　　　　　　　　　　　　　：反転防止層、
１９　　　　　　　　　　　　　　　　：絶縁膜、
２４　　　　　　　　　　　　　　　　：窒化シリコン膜、
３１　　　　　　　　　　　　　　　　：ビット線コンタクト部、
３２　　　　　　　　　　　　　　　　：素子分離層。
【図１】
2004087843.tif 000003
【図２】
2004087843.tif 000004
【図３】
2004087843.tif 000005
【図４】
2004087843.tif 000006
【図５】
2004087843.tif 000007
【図６】
2004087843.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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