(57)【要約】【課題】新たな問題点を招来することなしに、しかも安価に、ＥＭＩに関連する雑音の広範囲にわたる分散の防止や、ＥＭＩの低減を実現することができるようにする。【解決手段】複数の端子を有する集積回路パッケージにおいて、少なくとも１本以上の電源ピンと少なくともの１本以上のグランドピンとを、上記電源ピンと上記グランドピンとの総数が少なくとも３本以上となるようにして隣接して配列する。また、総数が少なくとも３本以上となるようにして隣接して配列された上記電源ピンならびに上記グランドピンのうち、２本以上の上記電源ピンあるいは上記グランドピンは互いに隣接して配列されるようにする。【選択図】　　　　図２
2004087646.tif 000002
【特許請求の範囲】
【請求項１】
複数の端子を有する集積回路パッケージにおいて、
少なくとも１本以上の電源ピンと少なくともの１本以上のグランドピンとを、前記電源ピンと前記グランドピンとの総数が少なくとも３本以上となるようにして隣接して配列する
ものである集積回路パッケージ。
【請求項２】
請求項１に記載の集積回路パッケージにおいて、
総数が少なくとも３本以上となるようにして隣接して配列された前記電源ピンならびに前記グランドピンのうち、２本以上の前記電源ピンあるいは前記グランドピンは互いに隣接して配列される
ものである集積回路パッケージ。
【請求項３】
請求項１または請求項２のいずれか１項に記載の集積回路パッケージにおいて、
集積回路パッケージは、クワッド・フラット・パッケージ、デュアル・インライン・パッケージ、ピン・グリッド・アレイ・パッケージまたはボール・グリッド・アレイ・パッケージのいずれかである
集積回路パッケージ。
【請求項４】
請求項１または請求項２のいずれか１項に記載の集積回路パッケージの実装方法であって、
集積回路パッケージが実装されるプリント回路基板の前記集積回路パッケージの近傍に、前記集積回路パッケージの総数が少なくとも３本以上となるようにして隣接して配列された前記電源ピンと前記グランドピンとのいずれか一方と接続するコンデンサを配設する
ものである集積回路パッケージの実装方法。
【請求項５】
請求項１または請求項２のいずれか１項に記載の集積回路パッケージの実装方法であって、
集積回路パッケージが実装されるプリント回路基板の前記集積回路パッケージの近傍に、前記集積回路パッケージの総数が少なくとも３本以上となるようにして隣接して配列された前記電源ピンと前記グランドピンとのそれぞれと接続するコンデンサを配設する
ものである集積回路パッケージの実装方法。
【請求項６】
請求項４または請求項５のいずれか１項に記載の集積回路パッケージの実装方法において、
前記集積回路パッケージの総数が少なくとも３本以上となるようにして隣接して配列された前記電源ピンならびに前記グランドピンの幅に比べて、前記コンデンサの全長が短い
ものである集積回路パッケージの実装方法。
【請求項７】
請求項４、請求項５または請求項６のいずれか１項に記載の集積回路パッケージの実装方法において、
集積回路パッケージは、クワッド・フラット・パッケージ、デュアル・インライン・パッケージ、ピン・グリッド・アレイ・パッケージまたはボール・グリッド・アレイ・パッケージのいずれかである
集積回路パッケージの実装方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路パッケージおよびその実装方法、特に、ＥＭＩ（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ　ｉｎｔｅｒｆｅｒｅｎｃｅ：電波雑音干渉）を低減するＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ：大規模集積回路）パッケージに用いて好適な集積回路パッケージおよびその実装方法に関する。
【０００２】
【従来の技術】
従来より、電子部品たるＬＳＩチップをプリント回路基板に実装するための集積回路パッケージとして、各種ＬＳＩパッケージが知られている。
【０００３】
こうしたＬＳＩパッケージには外部入出力用の端子（ピン）が、パッケージの外部に配列されている。この端子は導伝性であって、ＬＳＩパッケージの種類に応じてピン状やボール状など様々な形状を有している。また、ＬＳＩパッケージの複数の端子のうちいずれかは、プリント回路基板の電源パターンに接続される電源ピン、あるいは、プリント回路基板のグランド（ＧＮＤ）パターンに接続されるグランド（ＧＮＤ）ピンとして予め設定されて、それぞれＬＳＩパッケージに所定の順序で配列されている。
【０００４】
そして、これら導電性接触子たるＬＳＩパッケージの端子が、プリント回路基板上の端子と接続されることにより、ＬＳＩパッケージ内に配置されたＬＳＩチップに形成されている回路とプリント回路基板上の配線とが電気的に接続され、ＬＳＩパッケージとプリント回路基板との間に電気接続が形成されるものである。
【０００５】
ここで、図１には、ＬＳＩパッケージの一例として、クワッド・フラット・パッケージ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ：ＱＦＰ）を示す概略構成説明図が示されている。このＱＦＰ１００は複数の端子１０２を有しており、予め所定の端子１０２が電源ピン１０４（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ）ならびにグランドピン１０６（１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，１０６ｅ）として設定されている。
【０００６】
なお、図１においては、電源ピン１０４（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ，１０４ｅ）ならびにグランドピン１０６（１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，１０６ｅ）をその他の端子１０２と区別するために、電源ピン１０４をハッチングで示し、グランドピン１０６を網掛けで示している。
【０００７】
このようなＱＦＰ１００などのＬＳＩパッケージをプリント回路基板に配設する際には、従来より、ＥＭＩを低減するために、ＬＳＩパッケージを配設するプリント回路基板上にコンデンサを配設するようになされている。
【０００８】
例えば、図１に示すＱＦＰ１００の電源ピン１０４ａならびにグランドピン１０６ａのように（図１に示すエリアＡ参照）、電源ピン１０４ａとグランドピン１０６ａとが互いに離れて配列されていると、ＥＭＩを低減するためにプリント回路基板２００に配設されるコンデンサ３００ａと電源ピン１０４ａならびにグランドピン１０６ａとを接続するリード線４００ａは長くなる。
【０００９】
このようにＬＳＩパッケージにおいて、電源ピン１０４ａとグランドピン１０６ａとが互いに離れて配列している場合には、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされた集積回路からコンデンサ３００ａが遠く離れて位置してしまい、コンデンサ３００ａによってＥＭＩが抑制される前に、ＥＭＩに関連する雑音が広範囲に分散してしまうという問題点があった。
【００１０】
また、図１に示すＱＦＰ１００の電源ピン１０４ｂならびにグランドピン１０６ｂは（図１に示すエリアＢ参照）、互いの間隔が電源ピン１０４ａとグランドピン１０６ａとの間隔に比べて短くなっているが、電源ピン１０４ｂとグランドピン１０６ｂとの間に少なくとも１本以上の端子１０２が配列されいる。こうした場合においても、コンデンサ３００ｂによってＥＭＩが抑制される前に、ＥＭＩに関連する雑音が広範囲に分散してしまうという問題点があった。
【００１１】
また、図１に示すＱＦＰ１００の電源ピン１０４ｃならびにグランドピン１０６ｃは（図１に示すエリアＣ参照）、互いの間に少なくとも１本以上の端子１０２が配列されており、電源ピン１０４ｃのみに、ビアを通りプリント回路基板２００の内層を経由するリード線４００ｃを介してコンデンサ３００ｃが配設されている。なお、図示は省略するが、電源ピン１０４ｃとグランドピン１０６ｃとのそれぞれに、ビアを通りプリント回路基板２００の内層を経由するリード線を介してコンデンサが配設される場合もある。
【００１２】
このようにリード線４００ｃがビアを通りプリント回路基板２００の内層を経由するような場合においても、リード線４００ｃは長くなってしまい、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされた集積回路からコンデンサ３００ｃが遠く離れて位置することになるので、コンデンサ３００ｃによってＥＭＩが抑制される前に、ＥＭＩに関連する雑音が広範囲に分散してしまうという問題点があった。
【００１３】
さらにまた、図１に示すＱＦＰ１００の電源ピン１０４ｄならびにグランドピン１０６ｄは（図１に示すエリアＤ参照）、互いの間に端子１０２は配列されず、電源ピン１０４ｄとグランドピン１０６ｄとが１本ずつ隣接して配列されている。こうした場合には、比較的短いリード線４００ｄを介してコンデンサ３００ｄを配設することができる。
【００１４】
しかしながら、１本の電源ピン１０４ｄと１本のグランドピン１０６ｄとが隣接して配列されているために、ＱＦＰ１００の電源ピン１０４ｄならびにグランドピン１０６ｄとコンデンサ３００ｄとを接続するために形成されるプリント回路基板２００上のパターンが細くなってしまい、インピーダンスが高くなってＥＭＩが増加してしまうという問題点があった。
【００１５】
また、図１に示すＱＦＰ１００の電源ピン１０４ｅならびにグランドピン１０６ｅは（図１に示すエリアＥ参照）、互いの間に端子１０２は配列されず、電源ピン１０４ｅとグランドピン１０６ｅとは１本ずつ隣接して配列され、さらに、電源ピン１０４ｅとグランドピン１０６ｅとの間隔に比べて大きなコンデンサ３００ｅが配設されている。こうした場合には、電源ピン１０４ｅやグランドピン１０６ｅに隣接する端子１０２から引き出される信号パターンは、コンデンサ３００ｅを迂回するようにしなけれならないので引き難く、高周波になるほど新たな問題点を招来することになっていた。
【００１６】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の有する種々の問題点に鑑みてなされたものであり、その目的とするところは、新たな問題点を招来することなしに、しかも安価に、ＥＭＩに関連する雑音の広範囲にわたる分散の防止や、ＥＭＩの低減を実現することができるようにした集積回路パッケージおよびその実装方法を提供しようとするものである。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明のうち請求項１に記載の発明は、複数の端子を有する集積回路パッケージにおいて、少なくとも１本以上の電源ピンと少なくともの１本以上のグランドピンとを、上記電源ピンと上記グランドピンとの総数が少なくとも３本以上となるようにして隣接して配列するようにしたものである。
【００１８】
また、本発明のうち請求項２に記載の発明は、請求項１に記載の発明において、総数が少なくとも３本以上となるようにして隣接して配列された上記電源ピンならびに上記グランドピンのうち、２本以上の上記電源ピンあるいは上記グランドピンは互いに隣接して配列されるようにしたものである。
【００１９】
また、本発明のうち請求項３に記載の発明は、請求項１または請求項２のいずれか１項に記載の発明において、集積回路パッケージは、クワッド・フラット・パッケージ、デュアル・インライン・パッケージ、ピン・グリッド・アレイ・パッケージまたはボール・グリッド・アレイ・パッケージのいずれかであるようにしたものである。
【００２０】
また、本発明のうち請求項４に記載の発明は、請求項１または請求項２のいずれか１項に記載の集積回路パッケージの実装方法であって、集積回路パッケージが実装されるプリント回路基板の上記集積回路パッケージの近傍に、上記集積回路パッケージの総数が少なくとも３本以上となるようにして隣接して配列された上記電源ピンと上記グランドピンとのいずれか一方と接続するコンデンサを配設するようにしたものである。
【００２１】
また、本発明のうち請求項５に記載の発明は、請求項１または請求項２のいずれか１項に記載の集積回路パッケージの実装方法であって、集積回路パッケージが実装されるプリント回路基板の上記集積回路パッケージの近傍に、上記集積回路パッケージの総数が少なくとも３本以上となるようにして隣接して配列された上記電源ピンと上記グランドピンとのそれぞれと接続するコンデンサを配設するようにしたものである。
【００２２】
また、本発明のうち請求項６に記載の発明は、請求項４または請求項５のいずれか１項に記載の発明において、上記集積回路パッケージの総数が少なくとも３本以上となるようにして隣接して配列された上記電源ピンならびに上記グランドピンの幅に比べて、上記コンデンサの全長が短いようにしたものである。
【００２３】
また、本発明のうち請求項７に記載の発明は、請求項４、請求項５または請求項６のいずれか１項に記載の発明において、集積回路パッケージは、クワッド・フラット・パッケージ、デュアル・インライン・パッケージ、ピン・グリッド・アレイ・パッケージまたはボール・グリッド・アレイ・パッケージのいずれかであるようにしたものである。
【００２４】
【発明の実施の形態】
以下、添付の図面を参照しながら、本発明による集積回路パッケージおよびその実装方法の実施の形態の一例を詳細に説明する。
【００２５】
図２には、本発明による集積回路パッケージの第１の実施の形態として、ＬＳＩパッケージであるクワッド・フラット・パッケージ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ：ＱＦＰ）が、プリント回路基板に実装された状態を示す概略構成説明図（上面図）が示されており、図３には、図２に示すＡ矢視図に対応する概略構成説明図（側面図）が示されている。
【００２６】
本発明によるＱＦＰ（クワッド・フラット・パッケージ）１０は、外部入出力用の端子（ピン）であってパッケージの四辺に配列されたピン状の複数の端子１２と、複数の端子１２のうちプリント回路基板２００の電源パターン４０２に接続される端子として設定された少なくとも１本以上の電源ピン１４（１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ）と、複数の端子１２のうちプリント回路基板２００のグランド（ＧＮＤ）パターン４０４に接続される端子として設定された少なくとも１本以上のグランド（ＧＮＤ）ピン１６（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍ）とを有して構成されている。
【００２７】
なお、図２ならびに図３においては、電源ピン１４（１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ）ならびにグランドピン１６（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍ）をその他の端子１２と区別するために、電源ピン１４（１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ）をハッチングで示し、グランドピン１６（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍ）を網掛けで示している。
【００２８】
そして、ＱＦＰ１０においては、少なくとも１本以上の電源ピン１４（１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ）と、少なくとも１本以上のグランドピン１６（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍ）とが、電源ピン１４とグランドピン１６との総数が少なくとも３本以上となるようにして隣接して配列されている。
【００２９】
より詳細には、ＱＦＰ１０において順次隣接して配列された電源ピン１４ａと電源ピン１４ｂとグランドピン１６ａとグランドピン１６ｂとは、電源ピン１４ａと電源ピン１４ｂとが隣接し、グランドピン１６ａとグランドピン１６ｂとが隣接した状態で、電源ピン１４ａ，１４ｂとグランドピン１６ａ，１６ｂとの互いの間に端子１２は配列されていない。つまり、２本以上の電源ピン１４ａ，１４ｂと２本以上のグランドピン１６ａ，１６ｂとのそれぞれが互いに隣接した状態で、総数４本の電源ピン１４とグランドピン１６とが隣接して配列されている。
【００３０】
また、ＱＦＰ１０において順次隣接して配列された電源ピン１４ｃと電源ピン１４ｄとグランドピン１６ｃとグランドピン１６ｄとは、電源ピン１４ｃと電源ピン１４ｄとが隣接し、グランドピン１６ｃとグランドピン１６ｄとが隣接した状態で、電源ピン１４ｃ，１４ｄとグランドピン１６ｃ，１６ｄとの互いの間に端子１２は配列されていない。つまり、２本以上の電源ピン１４ｃ，１４ｄと２本以上のグランドピン１６ｃ，１６ｄとのそれぞれが互いに隣接した状態で、総数４本の電源ピン１４とグランドピン１６とが隣接して配列されている。
【００３１】
また、ＱＦＰ１０において順次隣接して配列された電源ピン１４ｅとグランドピン１６ｅとグランドピン１６ｆとは、グランドピン１６ｅとグランドピン１６ｆとが隣接した状態で、電源ピン１４ｅとグランドピン１６ｅ，１６ｆとの互いの間に端子１２は配列されていない。つまり、２本の以上のグランドピン１６ｅ，１６ｆが互いに隣接した状態で、総数３本の電源ピン１４とグランドピン１６とが隣接して配列されている。
【００３２】
また、ＱＦＰ１０において順次隣接して配列されたグランドピン１６ｇとグランドピン１６ｈと電源ピン１４ｆとグランドピン１６ｉとグランドピン１６ｊとは、グランドピン１６ｇとグランドピン１６ｈとが隣接し、グランドピン１６ｉとグランドピン１６ｊとが隣接した状態で、電源ピン１４ｆとグランドピン１６ｇ，１６ｈならびに電源ピン１４ｆとグランドピン１６ｉ，１６ｊとの互いの間に端子１２は配列されていない。つまり、電源ピン１４ｆの両側それぞれに２本ずつのグランドピン１６ｇ，１６ｈ，１６ｉ，１６ｊが隣接しており、２本の以上のグランドピン１６ｇ，１６ｈとグランドピン１６ｉ，１６ｊとが互いに隣接した状態で、総数５本の電源ピン１４とグランドピン１６とが隣接して配列されている。
【００３３】
また、ＱＦＰ１０において順次隣接して配列された電源ピン１４ｇとグランドピン１６ｋと電源ピン１４ｈとグランドピン１６ｍとは、電源ピン１４ｇとグランドピン１６ｋとが隣接し、電源ピン１４ｈとグランドピン１６ｍとが隣接した状態で、電源ピン１４ｇ，１４ｈならびにグランドピン１６ｋ，１６ｍの間に端子１２は配列されていない。つまり、総数４本の電源ピン１４とグランドピン１６とが交互に隣接して配列されている。
【００３４】
以上の構成において、本発明によるＱＦＰ１０のプリント回路基板２００への実装について説明を行うものとする。
【００３５】
上記したＱＦＰ１０をプリント回路基板２００の表面２００ａに実装する際には、ＱＦＰ１０近傍のプリント回路基板２００の表面２００ａにコンデンサ３０（３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ）を配設する。
【００３６】
なお、コンデンサ３０（３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ）としては、例えば、容量がおよそ０．１μＦ〜０．００１μＦの範囲のものを用いることができる。また、コンデンサ３０（３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ）の全長（端子１２、電源ピン１４ならびにグランドピン１６の配列方向に沿う方向の長さである。）Ｌ（Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ）は、後述する幅（電源ピン１４ならびにグランドピン１６の配列方向における最外側に位置する範囲の長さである。）Ｗ（Ｗａ，Ｗｂ，Ｗｃ，Ｗｄ，Ｗｅ）に比べて短くなるようになされている。
【００３７】
より詳細には、ＱＦＰ１０の２本ずつ隣接して配列された電源ピン１４ａ，１４ｂとグランドピン１６ａ，１６ｂとの近傍には、プリント回路基板２００の表面２００ａにコンデンサ３０ａが配設されている。なお、コンデンサ３０ａの全長Ｌａは、電源ピン１４ａとグランドピン１６ｂとの幅Ｗａに比べて短いものである。
【００３８】
そして、コンデンサ３０ａは、電源パターン４０２ａを介して電源ピン１４ａならびに電源ピン１４ｂと接続されており、グランドパターン４０４ａを介してグランドピン１６ａならびにグランドピン１６ｂと接続されている。
【００３９】
また、２本ずつ隣接して配列された電源ピン１４ｃ，１４ｄとグランドピン１６ｃ，１６ｄとの近傍には、プリント回路基板２００の表面２００ａにコンデンサ３０ｂが配設されている。なお、コンデンサ３０ｂの全長Ｌｂは、電源ピン１４ｃとグランドピン１６ｄとの幅Ｗｂに比べて短いものである。
【００４０】
そして、コンデンサ３０ｂは、電源パターン４０２ｂを介して電源ピン１４ｃならびに電源ピン１４ｄと接続されている。
【００４１】
また、隣接して配列された１本の電源ピン１４ｅと２本のグランドピン１６ｅ，１６ｆとの近傍には、プリント回路基板２００の表面２００ａにコンデンサ３０ｃが配設されている。なお、コンデンサ３０ｃの全長Ｌｃは、電源ピン１４ｅとグランドピン１６ｆとの幅Ｗｃに比べて短いものである。
【００４２】
そして、コンデンサ３０ｃは、電源パターン４０２ｃを介して電源ピン１４ｅと接続されており、グランドパターン４０４ｃを介してグランドピン１６ｅならびにグランドピン１６ｆと接続されている。
【００４３】
また、隣接して配列された１本の電源ピン１４ｆと４本のグランドピン１６ｇ，１６ｈ，１６ｉ，１６ｊとの近傍には、プリント回路基板２００の表面２００ａにコンデンサ３０ｄが配設されている。なお、コンデンサ３０ｄの全長Ｌｄは、グランドピン１６ｇとグランドピン１６ｊとの幅Ｗｄに比べて短いものである。
【００４４】
そして、コンデンサ３０ｄは、電源パターン４０２ｄを介して電源ピン１４ｆと接続されており、グランドパターン４０４ｄを介してグランドピン１６ｉならびにグランドピン１６ｊと接続されている。
【００４５】
また、総数４本で隣接して配列された電源ピン１４ｇ，１４ｈとグランドピン１６ｋ，１６ｍとの近傍には、プリント回路基板２００の表面２００ａにコンデンサ３０ｅが配設されている。なお、コンデンサ３０ｅの全長Ｌｅは、電源ピン１４ｇとグランドピン１６ｍとの幅Ｗｅに比べて短いものである。
【００４６】
そして、コンデンサ３０ｅは、グランドパターン４０４ｅを介してグランドピン１６ｋならびにグランドピン１６ｍと接続されている。
【００４７】
このように、本発明によるＱＦＰ１０が実装されたプリント回路基板２００の表面２００ａにおいては、コンデンサ３０（３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ）と、の電源ピン１４（１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ）ならびにグランドピン１６（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍ）との間隔は短く、互いに近接して配設されている。
【００４８】
こうして本発明によるＱＦＰ１０によれば、ＱＦＰ１０において電源ピン１４とグランドピン１６との総数が少なくとも３本以上となるようにして隣接して配列されているので、ＱＦＰ１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ３０をＱＦＰ１０の近傍に配設することができる。
【００４９】
なお、プリント回路基板２００の表面２００ａに実装されたＱＦＰ１０の近傍において、プリント回路基板２００の表面２００ａにコンデンサ３０を配設することは、公知の表面実装方法を用いることができるので、容易にしかも安価に行うことができる。しかも、ＱＦＰ１０自体は、電源ピン１４とグランドピン１６との総数が少なくとも３本以上となるようにして隣接して配列するという簡単な構成なので、パッケージ内部には何ら複雑な構成を必要とせず、安価に製造することができる。
【００５０】
このため、本発明によるＱＦＰ１０によれば、ＱＦＰ１０のすぐ近くで、即ち、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされた集積回路のすぐ近くで、コンデンサ３０によるフィルタリングが実現され（図４参照）、安価にＥＭＩに関連する雑音の広範囲にわたる分散を防止することができる。
【００５１】
さらに、本発明によるＱＦＰ１０をプリント回路基板２００の表面２００ａに実装すると、ＥＭＩ発生源のきわめて近くでＥＭＩを低減することができるようになるので、雑音を含む信号が他の部品に伝わるのを低減でき、雑音の寄生効果を低減する点からも良好な状態を維持することができる。
【００５２】
また、本発明によるＱＦＰ１０によれば、コンデンサ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅと電源ピン１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈとを接続する電源パターン４０２ａ，４０２ｂ，４０２ｃ，４０２ｄと、コンデンサ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅとグランドピン１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍとを接続するグランドパターン４０４ａ，４０４ｃ，４０４ｄ，４０４ｅとを短くすることができる。
【００５３】
一方で、本発明によるＱＦＰ１０によれば、電源ピン１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈと、グランドピン１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍとが、電源ピン１４とグランドピン１６との総数が少なくとも３本以上となるようにして隣接して配列されているので、これら隣接して配列されている電源ピン１４ならびにグランドピン１６の幅Ｗ（Ｗａ，Ｗｂ，Ｗｃ，Ｗｄ，Ｗｅ）が比較的長くなる。
【００５４】
このため、本発明によるＱＦＰ１０によれば、コンデンサ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅと電源ピン１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈとを接続する電源パターン４０２ａ，４０２ｂ，４０２ｃ，４０２ｄと、コンデンサ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅとグランドピン１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ，１６ｉ，１６ｊ，１６ｋ，１６ｍとを接続するグランドパターン４０４ａ，４０４ｃ，４０４ｄ，４０４ｅとを太くすることができる。
【００５５】
このように本発明によるＱＦＰ１０によれば、ＱＦＰ１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅに接続する電源パターン４０２ａ，４０２ｂ，４０２ｃ，４０２ｄやグランドパターン４０４ａ，４０４ｃ，４０４ｄ，４０４ｅを短く、しかも、太くすることができるので、インピーダンスを低く抑えることができ、ＥＭＩを低減することができる。
【００５６】
例えば、上記した「従来の技術」の項で記載したＱＦＰ１００（図１参照）の電源ピン１０４ｄならびにグランドピン１０６ｄのように、１本の電源ピン１０４ｄと１本のグランドピン１０６ｄとが隣接して配列されている場合に比べて、本発明によるＱＦＰ１０（図２参照）の電源ピン１４ａ，１４ｂならびにグランドピン１６ａ，１６ｂのように２本ずつ隣接して配列されている場合には、インダクタンスが１／２になり、新たな問題を招来することなしにＥＭＩを低減することができる。
【００５７】
また、本発明によるＱＦＰ１０によれば、ＱＦＰ１０の電源ピン１４ならびにグランドピン１６の幅Ｗを比較的長くすることができる。従って、ＱＦＰ１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ３０（３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ）として、その全長Ｌ（Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ，Ｌｅ）が幅Ｗ（Ｗａ，Ｗｂ，Ｗｃ，Ｗｄ，Ｗｅ）より短いものを選択することが可能となる。
【００５８】
このため、電源ピン１４やグランドピン１６に隣接する端子１２からの信号パターンを直線上に引き出すことができるようになり、信号パターンを引き出す際にコンデンサを迂回させるような必要はなくなり、引き出し易くなる。
【００５９】
次に、図５乃至図６を参照しながら、本発明による集積回路パッケージの第２の実施の形態について説明する。
【００６０】
なお、図２乃至図３に示す構成と同一あるいは相当する構成には、図２乃至図３と同一の符号を付して示すことにより、その構成ならびに作用の詳細な説明は省略する。
【００６１】
図５には、本発明による集積回路パッケージの第２の実施の形態として、ＬＳＩパッケージであるデュアル・インライン・パッケージ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｐａｃｋａｇｅ：ＤＩＰ）が、プリント回路基板に実装された状態を示す概略構成説明図（上面図）が示されており、図６には、図５に示すＢ矢視図に対応する概略構成説明図（側面図）が示されている。
【００６２】
本発明によるＤＩＰ（デュアル・インライン・パッケージ）１０１０は、外部入出力用の端子（ピン）であってパッケージの二辺に配列されたピン状の複数の端子１０１２と、複数の端子１０１２のうちプリント回路基板２００の電源パターン１４０２に接続される端子として設定された少なくとも１本以上の電源ピン１０１４（１０１４ａ，１０１４ｂ，１０１４ｃ）と、複数の端子１０１２のうちプリント回路基板２００のグランドパターン１４０４に接続される端子として設定された少なくとも１本以上のグランドピン１０１６（１０１６ａ，１０１６ｂ，１０１６ｃ，１０１６ｄ）とを有して構成されている。
【００６３】
なお、図５ならびに図６においては、電源ピン１０１４（１０１４ａ，１０１４ｂ，１０１４ｃ）ならびにグランドピン１０１６（１０１６ａ，１０１６ｂ，１０１６ｃ，１０１６ｄ）をその他の端子１０１２と区別するために、電源ピン１０１４（１０１４ａ，１０１４ｂ，１０１４ｃ）をハッチングで示し、グランドピン１０１６（１０１６ａ，１０１６ｂ，１０１６ｃ，１０１６ｄ）を網掛けで示している。
【００６４】
そして、ＤＩＰ１０１０においては、少なくとも１本以上の電源ピン１０１４（１０１４ａ，１０１４ｂ，１０１４ｃ）と、少なくとも１本以上のグランドピン１０１６（１０１６ａ，１０１６ｂ，１０１６ｃ，１０１６ｄ）とが、電源ピン１０１４とグランドピン１０１６との総数が少なくとも３本以上となるようにして隣接して配列されている。
【００６５】
より詳細には、ＤＩＰ１０１０において順次隣接して配列された電源ピン１０１４ａと電源ピン１０１４ｂとグランドピン１０１６ａとグランドピン１０１６ｂとは、電源ピン１０１４ａと電源ピン１０１４ｂとが隣接し、グランドピン１０１６ａとグランドピン１０１６ｂとが隣接した状態で、電源ピン１０１４ａ，１０１４ｂとグランドピン１０１６ａ，１０１６ｂとの互いの間に端子１０１２は配列されていない。つまり、２本以上の電源ピン１０１４ａ，１０１４ｂと２本以上のグランドピン１０１６ａ，１０１６ｂとのそれぞれが互いに隣接した状態で、総数４本の電源ピン１０１４とグランドピン１０１６とが隣接して配列されている。
【００６６】
また、ＤＩＰ１０１０において順次隣接して配列された電源ピン１０１４ｃとグランドピン１０１６ｃとグランドピン１０１６ｄとは、グランドピン１０１６ｃとグランドピン１０１６ｄとが隣接した状態で、電源ピン１０１４ｃとグランドピン１０１６ｃ，１０１６ｄとの互いの間に端子１０１２は配列されていない。つまり、２本の以上のグランドピン１０１６ｃ，１０１６ｄが互いに隣接した状態で、総数３本の電源ピン１０１４とグランドピン１０１６とが隣接して配列されている。
【００６７】
以上の構成において、本発明によるＤＩＰ１０１０のプリント回路基板２００への実装について説明を行うものとする。
【００６８】
上記したＤＩＰ１０１０をプリント回路基板２００の表面２００ａに実装する際には、ＤＩＰ１０１０近傍のプリント回路基板２００の裏面２００ｂにコンデンサ１０３０（１０３０ａ，１０３０ｂ）を配設する。
【００６９】
なお、コンデンサ１０３０（１０３０ａ，１０３０ｂ）としては、例えば、容量がおよそ０．１μＦ〜０．００１μＦの範囲のものを用いることができる。また、コンデンサ１０３０（１０３０ａ，１０３０ｂ）の全長（端子１０１２、電源ピン１０１４ならびにグランドピン１０１６の配列方向に沿う方向の長さである。）Ｌ（Ｌａ，Ｌｂ）は、後述する幅（電源ピン１０１４ならびにグランドピン１０１６の配列方向における最外側に位置する範囲の長さである。）Ｗ（Ｗａ，Ｗｂ）に比べて短くなるようになされている。
【００７０】
より詳細には、ＤＩＰ１０１０の２本ずつ隣接して配列された電源ピン１０１４ａ，１０１４ｂとグランドピン１０１６ａ，１０１６ｂとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ１０３０ａが配設されている。なお、コンデンサ１０３０ａの全長Ｌａは、電源ピン１０１４ａとグランドピン１０１６ｂとの幅Ｗａに比べて短いものである。
【００７１】
そして、コンデンサ１０３０ａは、電源パターン１４０２ａを介して電源ピン１０１４ａならびに電源ピン１０１４ｂと接続されており、グランドパターン１４０４ａを介してグランドピン１０１６ａならびにグランドピン１０１６ｂと接続されている。
【００７２】
また、隣接して配列された１本の電源ピン１０１４ｃと２本のグランドピン１０１６ｃ，１０１６ｄとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ１０３０ｂが配設されている。なお、コンデンサ１０３０ｂの全長Ｌｂは、電源ピン１０１４ｃとグランドピン１０１６ｄとの幅Ｗｂに比べて短いものである。
【００７３】
そして、コンデンサ１０３０ｂは、電源パターン１４０２ｂを介して電源ピン１０１４ｃと接続されており、グランドパターン１４０４ｂを介してグランドピン１０１６ｃならびにグランドピン１０１６ｄと接続されている。
【００７４】
こうした本発明によるＤＩＰ１０１０によれば、ＤＩＰ１０１０において電源ピン１０１４とグランドピン１０１６との総数が少なくとも３本以上となるようにして隣接して配列されているので、ＤＩＰ１０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ１０３０をＤＩＰ１０１０の近傍に配設することができる。
【００７５】
なお、プリント回路基板２００の表面２００ａに実装されたＤＩＰ１０１０の近傍において、プリント回路基板２００の裏面２００ｂにコンデンサ１０３０を配設することは、公知の表面実装方法を用いることができるので、容易にしかも安価に行うことができる。しかも、ＤＩＰ１０１０自体は、電源ピン１０１４とグランドピン１０１６との総数が少なくとも３本以上となるようにして隣接して配列するという簡単な構成なので、パッケージ内部には何ら複雑な構成を必要とせず、安価に製造することができる。
【００７６】
このため、本発明によるＤＩＰ１０１０によれば、ＤＩＰ１０１０のすぐ近くで、即ち、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされた集積回路のすぐ近くで、コンデンサ１０３０によるフィルタリングが実現され（図４参照）、安価にＥＭＩに関連する雑音の広範囲にわたる分散を防止することができる。
【００７７】
さらに、本発明によるＤＩＰ１０１０をプリント回路基板２００の表面２００ａに実装すると、ＥＭＩ発生源のきわめて近くでＥＭＩを低減することができるようになるので、雑音を含む信号が他の部品に伝わるのを低減でき、雑音の寄生効果を低減する点からも良好な状態を維持することができる。
【００７８】
また、上記した本発明による第１の実施の形態のＱＦＰ１０（図２ならびに図３参照）と同様に、本発明によるＤＩＰ１０１０によれば、ＤＩＰ１０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ１０３０ａ，１０３０ｂに接続する電源パターン１４０２ａ，１４０２ｂやグランドパターン１４０４ａ，１４０４ｂを短く、しかも、太くすることができるので、インピーダンスを低く抑えることができ、新たな問題を招来することなしにＥＭＩを低減することができる。
【００７９】
また、本発明によるＤＩＰ１０１０によれば、ＤＩＰ１０１０の電源ピン１０１４ならびにグランドピン１０１６の幅Ｗを比較的長くすることができる。従って、ＤＩＰ１０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ１０３０（１０３０ａ，１０３０ｂ）として、その全長Ｌ（Ｌａ，Ｌｂ）が幅Ｗ（Ｗａ，Ｗｂ）より短いのを選択することが可能となる。
【００８０】
このため、電源ピン１０１４やグランドピン１０１６に隣接する端子１０１２からの信号パターンを直線上に引き出すことができるようになり、信号パターンを引き出す際にコンデンサを迂回させるような必要はなくなり、引き出し易くなる。
【００８１】
次に、図７乃至図８を参照しながら、本発明による集積回路パッケージの第３の実施の形態について説明する。
【００８２】
なお、図２乃至図３に示す構成と同一あるいは相当する構成には、図２乃至図３と同一の符号を付して示すことにより、その構成ならびに作用の詳細な説明は省略する。
【００８３】
図７には、本発明による集積回路パッケージの第３の実施の形態として、ＬＳＩパッケージであるピン・グリッド・アレイ・パッケージ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ：ＰＧＡ）が、プリント回路基板に実装された状態を示す概略構成説明図（下面図）が示されており、図８には、図７に示すＣ矢視図に対応する概略構成説明図（側面図）が示されている。なお、図７は、プリント回路基板を透明なものとして示した下面透過図として図示している。
【００８４】
本発明によるＰＧＡ（ピン・グリッド・アレイ）２０１０は、外部入出力用の端子（ピン）であってパッケージの下面に配列されたピン状の複数の端子２０１２と、複数の端子２０１２のうちプリント回路基板２００の電源パターン２４０２に接続される端子として設定された少なくとも１本以上の電源ピン２０１４（２０１４ａ，２０１４ｂ，２０１４ｃ，２０１４ｄ，２０１４ｅ，２０１４ｆ，２０１４ｇ）と、複数の端子２０１２のうちプリント回路基板２００のグランドパターン２４０４に接続される端子として設定された少なくとも１本以上のグランドピン２０１６（２０１６ａ，２０１６ｂ，２０１６ｃ，２０１６ｄ，２０１６ｅ，２０１６ｆ，２０１６ｇ）とを有して構成されている。
【００８５】
なお、図７ならびに図８においては、電源ピン２０１４（２０１４ａ，２０１４ｂ，２０１４ｃ，２０１４ｄ，２０１４ｅ，２０１４ｆ，２０１４ｇ）ならびにグランドピン２０１６（２０１６ａ，２０１６ｂ，２０１６ｃ，２０１６ｄ，２０１６ｅ，２０１６ｆ，２０１６ｇ）をその他の端子２０１２と区別するために、電源ピン２０１４（２０１４ａ，２０１４ｂ，２０１４ｃ，２０１４ｄ，２０１４ｅ，２０１４ｆ，２０１４ｇ）をハッチングで示し、グランドピン２０１６（２０１６ａ，２０１６ｂ，２０１６ｃ，２０１６ｄ，２０１６ｅ，２０１６ｆ，２０１６ｇ）を網掛けで示している。
【００８６】
そして、ＰＧＡ２０１０においては、少なくとも１本以上の電源ピン２０１４（２０１４ａ，２０１４ｂ，２０１４ｃ，２０１４ｄ，２０１４ｅ，２０１４ｆ，２０１４ｇ）と、少なくとも１本以上のグランドピン２０１６（２０１６ａ，２０１６ｂ，２０１６ｃ，２０１６ｄ，２０１６ｅ，２０１６ｆ，２０１６ｇ）とが、電源ピン２０１４とグランドピン２０１６との総数が少なくとも３本以上となるようにして隣接して配列されている。
【００８７】
より詳細には、ＰＧＡ２０１０において順次隣接して配列された電源ピン２０１４ａと電源ピン２０１４ｂとグランドピン２０１６ａとグランドピン２０１６ｂとは、電源ピン２０１４ａと電源ピン２０１４ｂとが隣接し、グランドピン２０１６ａとグランドピン２０１６ｂとが隣接した状態で、電源ピン２０１４ａ，２０１４ｂとグランドピン２０１６ａ，２０１６ｂとの互いの間に端子２０１２は配列されていない。つまり、２本以上の電源ピン２０１４ａ，２０１４ｂと２本以上のグランドピン２０１６ａ，２０１６ｂとのそれぞれが互いに隣接した状態で、総数４本の電源ピン２０１４とグランドピン２０１６とが隣接して配列されている。
【００８８】
また、ＰＧＡ２０１０において順次隣接して配列された電源ピン２０１４ｃとグランドピン２０１６ｃとグランドピン２０１６ｄとは、グランドピン２０１６ｃとグランドピン２０１６ｄとが隣接した状態で、電源ピン２０１４ｃとグランドピン２０１６ｃ，２０１６ｄとの互いの間に端子２０１２は配列されていない。つまり、２本の以上のグランドピン２０１６ｃ，２０１６ｄが互いに隣接した状態で、総数３本の電源ピン２０１４とグランドピン２０１６とが隣接して配列されている。
【００８９】
また、ＰＧＡ２０１０において順次隣接して配列された電源ピン２０１４ｄと電源ピン２０１４ｅとグランドピン２０１６ｅとグランドピン２０１６ｆとは、電源ピン２０１４ｄと電源ピン２０１４ｅとが隣接し、グランドピン２０１６ｅとグランドピン２０１６ｆとが隣接した状態で、電源ピン２０１４ｄ，２０１４ｅとグランドピン２０１６ｅ，２０１６ｆとの互いの間に端子２０１２は配列されていない。つまり、２本以上の電源ピン２０１４ｄ，２０１４ｅと２本以上のグランドピン２０１６ｅ，２０１６ｆとのそれぞれが互いに隣接した状態で、総数４本の電源ピン２０１４とグランドピン２０１６とが隣接して配列されている。
【００９０】
また、ＰＧＡ２０１０において順次隣接して配列された電源ピン２０１４ｆと電源ピン２０１４ｇとグランドピン２０１６ｇとは、電源ピン２０１４ｆと電源ピン２０１４ｇとが隣接した状態で、電源ピン２０１４ｆ，２０１４ｇとグランドピン２０１６ｇとの互いの間に端子２０１２は配列されていない。つまり、２本以上の電源ピン２０１４ｆ，２０１４ｇが互いに隣接した状態で、総数３本の電源ピン２０１４とグランドピン２０１６とが隣接して配列されている。
【００９１】
以上の構成において、本発明によるＰＧＡ２０１０のプリント回路基板２００への実装について説明を行うものとする。
【００９２】
上記したＰＧＡ２０１０をプリント回路基板２００の表面２００ａに実装する際には、ＰＧＡ２０１０近傍のプリント回路基板２００の裏面２００ｂにコンデンサ２０３０（２０３０ａ，２０３０ｂ，２０３０ｃ，２０３０ｄ）を配設する。
【００９３】
なお、コンデンサ２０３０（２０３０ａ，２０３０ｂ，２０３０ｃ，２０３０ｄ）としては、例えば、容量がおよそ０．１μＦ〜０．００１μＦの範囲のものを用いることができる。また、コンデンサ２０３０（２０３０ａ，２０３０ｂ，２０３０ｃ，２０３０ｄ）の全長（端子２０１２、電源ピン２０１４ならびにグランドピン２０１６の配列方向に沿う方向の長さである。）Ｌ（Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ）は、後述する幅（電源ピン２０１４ならびにグランドピン２０１６の配列方向における最外側に位置する範囲の長さである。）Ｗ（Ｗａ，Ｗｂ，Ｗｃ，Ｗｄ）に比べて短くなるようになされている。
【００９４】
より詳細には、ＰＧＡ２０１０の２本ずつ隣接して配列された電源ピン２０１４ａ，２０１４ｂとグランドピン２０１６ａ，２０１６ｂとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ２０３０ａが配設されている。なお、コンデンサ２０３０ａの全長Ｌａは、電源ピン２０１４ａとグランドピン２０１６ｂとの幅Ｗａに比べて短いものである。
【００９５】
そして、コンデンサ２０３０ａは、電源パターン２４０２ａを介して電源ピン２０１４ａならびに電源ピン２０１４ｂと接続されており、グランドパターン２４０４ａを介してグランドピン２０１６ａならびにグランドピン２０１６ｂと接続されている。
【００９６】
また、隣接して配列された１本の電源ピン２０１４ｃと２本のグランドピン２０１６ｃ，２０１６ｄとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ２０３０ｂが配設されている。なお、コンデンサ２０３０ｂの全長Ｌｂは、電源ピン２０１４ｃとグランドピン２０１６ｄとの幅Ｗｂに比べて短いものである。
【００９７】
そして、コンデンサ２０３０ｂは、電源パターン２４０２ｂを介して電源ピン２０１４ｃと接続されており、グランドパターン２４０４ｂを介してグランドピン２０１６ｃならびにグランドピン２０１６ｄと接続されている。
【００９８】
また、ＰＧＡ２０１０の２本ずつ隣接して配列された電源ピン２０１４ｄ，２０１４ｅとグランドピン２０１６ｅ，２０１６ｆとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ２０３０ｃが配設されている。なお、コンデンサ２０３０ｃの全長Ｌｃは、電源ピン２０１４ｄとグランドピン２０１６ｆとの幅Ｗｃに比べて短いものである。
【００９９】
そして、コンデンサ２０３０ｃは、電源パターン２４０２ｃを介して電源ピン２０１４ｄならびに電源ピン２０１４ｅと接続されており、グランドパターン２４０４ｃを介してグランドピン２０１６ｅならびにグランドピン２０１６ｆと接続されている。
【０１００】
また、隣接して配列された２本の電源ピン２０１４ｆ，２０１４ｇと１本のグランドピン２０１６ｇとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ２０３０ｄが配設されている。なお、コンデンサ２０３０ｄの全長Ｌｄは、電源ピン２０１４ｆとグランドピン２０１６ｇとの幅Ｗｄに比べて短いものである。
【０１０１】
そして、コンデンサ２０３０ｄは、電源パターン２４０２ｄを介して電源ピン２０１４ｆならびに２０１４ｇと接続されており、グランドパターン２４０４ｄを介してグランドピン２０１６ｇと接続されている。
【０１０２】
こうした本発明によるＰＧＡ２０１０によれば、ＰＧＡ２０１０において電源ピン２０１４とグランドピン２０１６との総数が少なくとも３本以上となるようにして隣接して配列されているので、ＰＧＡ２０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ２０３０をＰＧＡ２０１０の近傍に配設することができる。
【０１０３】
なお、プリント回路基板２００の表面２００ａに実装されたＰＧＡ２０１０の近傍において、プリント回路基板２００の裏面２００ｂにコンデンサ２０３０を配設することは、公知の表面実装方法を用いることができるので、容易にしかも安価に行うことができる。しかも、ＰＧＡ２０１０自体は、電源ピン２０１４とグランドピン２０１６との総数が少なくとも３本以上となるようにして隣接して配列するという簡単な構成なので、パッケージ内部には何ら複雑な構成を必要とせず、安価に製造することができる。
【０１０４】
このため、本発明によるＰＧＡ２０１０によれば、ＰＧＡ２０１０のすぐ近くで、即ち、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされた集積回路のすぐ近くで、コンデンサ２０３０によるフィルタリングが実現され（図４参照）、安価にＥＭＩに関連する雑音の広範囲にわたる分散を防止することができる。
【０１０５】
さらに、本発明によるＰＧＡ２０１０をプリント回路基板２００の表面２００ａに実装すると、ＥＭＩ発生源のきわめて近くでＥＭＩを低減することができるようになるので、雑音を含む信号が他の部品に伝わるのを低減でき、雑音の寄生効果を低減する点からも良好な状態を維持することができる。
【０１０６】
また、上記した本発明による第１の実施の形態のＱＦＰ１０（図２ならびに図３参照）と同様に、本発明によるＰＧＡ２０１０によれば、ＰＧＡ２０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ２０３０ａ，２０３０ｂ，２０３０ｃ，２０３０ｄに接続する電源パターン２４０２ａ，２４０２ｂ，２４０２ｃ，２４０２ｄやグランドパターン２４０４ａ，２４０４ｂ，２４０４ｃ，２４０４０ｄを短く、しかも、太くすることができるので、インピーダンスを低く抑えることができ、新たな問題を招来することなしにＥＭＩを低減することができる。
【０１０７】
また、本発明によるＰＧＡ２０１０によれば、ＰＧＡ２０１０の電源ピン２０１４ならびにグランドピン２０１６の幅Ｗを比較的長くすることができる。従って、ＰＧＡ２０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ２０３０（２０３０ａ，２０３０ｂ，２０３０ｃ，２０３０ｄ）として、その全長Ｌ（Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ）が幅Ｗ（Ｗａ，Ｗｂ，Ｗｃ，Ｗｄ）より短いものを選択することが可能となる。
【０１０８】
このため、電源ピン２０１４やグランドピン２０１６に隣接する端子２０１２からの信号パターンを直線上に引き出すことができるようになり、信号パターンを引き出す際にコンデンサを迂回させるような必要はなくなり、引き出し易くなる。
【０１０９】
次に、図９乃至図１０を参照しながら、本発明による集積回路パッケージの第４の実施の形態について説明する。
【０１１０】
なお、図２乃至図３に示す構成と同一あるいは相当する構成には、図２乃至図３と同一の符号を付して示すことにより、その構成ならびに作用の詳細な説明は省略する。
【０１１１】
図９には、本発明による集積回路パッケージの第４の実施の形態として、ＬＳＩパッケージであるボール・グリッド・アレイ・パッケージ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ：ＢＧＡ）が、プリント回路基板に実装された状態を示す概略構成説明図（下面図）が示されており、図１０には、図９に示すＤ矢視図に対応する概略構成説明図（側面図）が示されている。なお、図９は、プリント回路基板を透明なものとして示した下面透過図として図示している。
【０１１２】
本発明によるＢＧＡ（ボール・グリッド・アレイ）３０１０は、外部入出力用の端子（ピン）であってパッケージの下面に配列されたボール状の複数の端子３０１２と、複数の端子３０１２のうちプリント回路基板２００の電源パターン３４０２に接続される端子として設定された少なくとも１本以上の電源ピン３０１４（３０１４ａ，３０１４ｂ，３０１４ｃ，３０１４ｄ，３０１４ｅ，３０１４ｆ，３０１４ｇ）と、複数の端子３０１２のうちプリント回路基板２００のグランドパターン３４０４に接続される端子として設定された少なくとも１本以上のグランドピン３０１６（３０１６ａ，３０１６ｂ，３０１６ｃ，３０１６ｄ，３０１６ｅ，３０１６ｆ，３０１６ｇ）とを有して構成されている。
【０１１３】
なお、図９ならびに図１０においては、電源ピン３０１４（３０１４ａ，３０１４ｂ，３０１４ｃ，３０１４ｄ，３０１４ｅ，３０１４ｆ，３０１４ｇ）ならびにグランドピン３０１６（３０１６ａ，３０１６ｂ，３０１６ｃ，３０１６ｄ，３０１６ｅ，３０１６ｆ，３０１６ｇ）をその他の端子３０１２と区別するために、電源ピン３０１４（３０１４ａ，３０１４ｂ，３０１４ｃ，３０１４ｄ，３０１４ｅ，３０１４ｆ，３０１４ｇ）をハッチングで示し、グランドピン３０１６（３０１６ａ，３０１６ｂ，３０１６ｃ，３０１６ｄ，３０１６ｅ，３０１６ｆ，３０１６ｇ）を網掛けで示している。
【０１１４】
そして、ＢＧＡ３０１０においては、少なくとも１本以上の電源ピン３０１４（３０１４ａ，３０１４ｂ，３０１４ｃ，３０１４ｄ，３０１４ｅ，３０１４ｆ，３０１４ｇ）と、少なくとも１本以上のグランドピン３０１６（３０１６ａ，３０１６ｂ，３０１６ｃ，３０１６ｄ，３０１６ｅ，３０１６ｆ，３０１６ｇ）とが、電源ピン３０１４とグランドピン３０１６との総数が少なくとも３本以上となるようにして隣接して配列されている。
【０１１５】
より詳細には、ＢＧＡ３０１０において順次隣接して配列された電源ピン３０１４ａと電源ピン３０１４ｂとグランドピン３０１６ａとグランドピン３０１６ｂとは、電源ピン３０１４ａと電源ピン３０１４ｂとが隣接し、グランドピン３０１６ａとグランドピン３０１６ｂとが隣接した状態で、電源ピン３０１４ａ，３０１４ｂとグランドピン３０１６ａ，３０１６ｂとの互いの間に端子３０１２は配列されていない。つまり、２本以上の電源ピン３０１４ａ，３０１４ｂと２本以上のグランドピン３０１６ａ，３０１６ｂとのそれぞれが互いに隣接した状態で、総数４本の電源ピン３０１４とグランドピン３０１６とが隣接して配列されている。
【０１１６】
また、ＢＧＡ３０１０において順次隣接して配列された電源ピン３０１４ｃとグランドピン３０１６ｃとグランドピン３０１６ｄとは、グランドピン３０１６ｃとグランドピン３０１６ｄとが隣接した状態で、電源ピン３０１４ｃとグランドピン３０１６ｃ，３０１６ｄとの互いの間に端子３０１２は配列されていない。つまり、２本以上のグランドピン３０１６ｃ，３０１６ｄが互いに隣接した状態で、総数３本の電源ピン２０１４とグランドピン２０１６とが隣接して配列されている。
【０１１７】
また、ＢＧＡ３０１０において順次隣接して配列された電源ピン３０１４ｄと電源ピン３０１４ｅとグランドピン３０１６ｅとグランドピン３０１６ｆとは、電源ピン３０１４ｄと電源ピン３０１４ｅとが隣接し、グランドピン３０１６ｅとグランドピン３０１６ｆとが隣接した状態で、電源ピン３０１４ｄ，３０１４ｂｅとグランドピン３０１６ｅ，３０１６ｆとの互いの間に端子３０１２は配列されていない。つまり、２本以上の電源ピン３０１４ｄ，３０１４ｅと２本以上のグランドピン３０１６ｅ，３０１６ｆとのそれぞれが互いに隣接した状態で、総数４本の電源ピン２０１４とグランドピン２０１６とが隣接して配列されている。
【０１１８】
また、ＢＧＡ３０１０において順次隣接して配列された電源ピン３０１４ｆと電源ピン３０１４ｇとグランドピン３０１６ｇとは、電源ピン３０１４ｆと電源ピン３０１４ｇとが隣接した状態で、電源ピン３０１４ｆ，３０１４ｇとグランドピン３０１６ｇとの互いの間に端子３０１２は配列されていない。つまり、２本以上の電源ピン３０１４ｆ，３０１４ｇが互いに隣接した状態で、総数３本の電源ピン２０１４とグランドピン２０１６とが隣接して配列されている。
【０１１９】
以上の構成において、本発明によるＢＧＡ３０１０のプリント回路基板２００への実装について説明を行うものとする。
【０１２０】
上記したＢＧＡ３０１０をプリント回路基板２００の表面２００ａに実装する際には、ＢＧＡ３０１０近傍のプリント回路基板２００の裏面２００ｂにコンデンサ３０３０（３０３０ａ，３０３０ｂ，３０３０ｃ，３０３０ｄ）を配設する。
【０１２１】
なお、コンデンサ３０３０（３０３０ａ，３０３０ｂ，３０３０ｃ，３０３０ｄ）としては、例えば、容量がおよそ０．１μＦ〜０．００１μＦの範囲のものを用いることができる。また、コンデンサ３０３０（３０３０ａ，３０３０ｂ，３０３０ｃ，３０３０ｄ）の全長（端子３０１２、電源ピン３０１４ならびにグランドピン３０１６の配列方向に沿う方向の長さである。）Ｌ（Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ）は、後述する幅（電源ピン３０１４ならびにグランドピン３０１６の配列方向における最外側に位置する範囲の長さである。）Ｗ（Ｗａ，Ｗｂ，Ｗｃ，Ｗｄ）に比べて短くなるようになされている。
【０１２２】
より詳細には、ＢＧＡ３０１０の２本ずつ隣接して配列された電源ピン３０１４ａ，３０１４ｂとグランドピン３０１６ａ，３０１６ｂとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ３０３０ａが配設されている。なお、コンデンサ３０３０ａの全長Ｌａは、電源ピン３０１４ａとグランドピン３０１６ｂとの幅Ｗａに比べて短いものである。
【０１２３】
そして、コンデンサ３０３０ａはビアを通り、電源パターン３４０２ａを介して電源ピン３０１４ａならびに電源ピン３０１４ｂと接続されており、グランドパターン３４０４ａを介してグランドピン３０１６ａならびにグランドピン３０１６ｂと接続されている。
【０１２４】
また、隣接して配列された１本の電源ピン３０１４ｃと２本のグランドピン３０１６ｃ，３０１６ｄとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ３０３０ｂが配設されている。なお、コンデンサ３０３０ｂの全長Ｌｂは、電源ピン３０１４ｃとグランドピン３０１６ｄとの幅Ｗｂに比べて短いものである。
【０１２５】
そして、コンデンサ３０３０ｂはビアを通り、電源パターン３４０２ｂを介して電源ピン３０１４ｃと接続されており、グランドパターン３４０４ｂを介してグランドピン３０１６ｃならびにグランドピン３０１６ｄと接続されている。
【０１２６】
また、ＢＧＡ３０１０の２本ずつ隣接して配列された電源ピン３０１４ｄ，３０１４ｅとグランドピン３０１６ｅ，３０１６ｆとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ３０３０ｃが配設されている。なお、コンデンサ３０３０ｃの全長Ｌｃは、電源ピン３０１４ｄとグランドピン３０１６ｆとの幅Ｗｃに比べて短いものである。
【０１２７】
そして、コンデンサ３０３０ｃはビアを通り、電源パターン３４０２ｃを介して電源ピン３０１４ｄならびに電源ピン３０１４ｅと接続されており、グランドパターン３４０４ｃを介してグランドピン３０１６ｅならびにグランドピン３０１６ｆと接続されている。
【０１２８】
また、隣接して配列された２本の電源ピン３０１４ｆ，３０１４ｇと１本のグランドピン３０１６ｇとの近傍には、プリント回路基板２００の裏面２００ｂにコンデンサ３０３０ｄが配設されている。なお、コンデンサ３０３０ｄの全長Ｌｄは、電源ピン３０１４ｆとグランドピン３０１６ｇとの幅Ｗｄに比べて短いものである。
【０１２９】
そして、コンデンサ３０３０ｄはビアを通り、電源パターン３４０２ｄを介して電源ピン３０１４ｆならびに３０１４ｇと接続されており、グランドパターン３４０４ｄを介してグランドピン３０１６ｇと接続されている。
【０１３０】
こうした本発明によるＢＧＡ３０１０によれば、ＢＧＡ３０１０において電源ピン３０１４とグランドピン３０１６との総数が少なくとも３本以上となるようにして隣接して配列されているので、ＢＧＡ３０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ３０３０をＢＧＡ３０１０の近傍に配設することができる。
【０１３１】
なお、プリント回路基板２００の表面２００ａに実装されたＢＧＡ３０１０の近傍において、プリント回路基板２００の裏面２００ｂにコンデンサ３０３０を配設することは、公知の表面実装方法を用いることができるので、容易にしかも安価に行うことができる。しかも、ＢＧＡ３０１０自体は、電源ピン３０１４とグランドピン３０１６との総数が少なくとも３本以上となるようにして隣接して配列するという簡単な構成なので、パッケージ内部には何ら複雑な構成を必要とせず、安価に製造することができる。
【０１３２】
このため、本発明によるＢＧＡ３０１０によれば、ＢＧＡ３０１０のすぐ近くで、即ち、ＥＭＩ発生源であるＬＳＩパッケージにパッケージングされた集積回路のすぐ近くで、コンデンサ３０３０によるフィルタリングが実現され（図４参照）、安価にＥＭＩに関連する雑音の広範囲にわたる分散を防止することができる。
【０１３３】
さらに、本発明によるＢＧＡ３０１０をプリント回路基板２００の表面２００ａに実装すると、ＥＭＩ発生源のきわめて近くでＥＭＩを低減することができるようになるので、雑音を含む信号が他の部品に伝わるのを低減でき、雑音の寄生効果を低減する点からも良好な状態を維持することができる。
【０１３４】
また、上記した本発明による第１の実施の形態のＱＦＰ１０（図２ならびに図３参照）と同様に、本発明によるＢＧＡ３０１０によれば、ＢＧＡ３０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ３０３０ａ，３０３０ｂ，３０３０ｃ，３０３０ｄに接続する電源パターン３４０２ａ，３４０２ｂ，３４０２ｃ，３４０２ｄやグランドパターン３４０４ａ，３４０４ｂ，３４０４ｃ，３４０４０ｄを短く、しかも、太くすることができるので、インピーダンスを低く抑えることができ、新たな問題を招来することなしにＥＭＩを低減することができる。
【０１３５】
また、本発明によるＢＧＡ３０１０によれば、ＢＧＡ３０１０の電源ピン３０１４ならびにグランドピン３０１６の幅Ｗを比較的長くすることができる。従って、ＢＧＡ３０１０をプリント回路基板２００の表面２００ａに実装するときに、コンデンサ３０３０（３０３０ａ，３０３０ｂ，３０３０ｃ，３０３０ｄ）として、その全長Ｌ（Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ）が幅Ｗ（Ｗａ，Ｗｂ，Ｗｃ，Ｗｄ）より短いものを選択することが可能となる。
【０１３６】
このため、電源ピン３０１４やグランドピン３０１６に隣接する端子３０１２からの信号パターンを直線上に引き出すことができるようになり、信号パターンを引き出す際にコンデンサを迂回するような必要はなくなり、引き出し易くなる。
【０１３７】
なお、上記した実施の形態のＱＦＰ１０（図２ならびに図３参照），ＤＩＰ１０１０（図５ならびに図６参照），ＰＧＡ２０１０（図７ならびに図８参照）ならびにＢＧＡ３０１０（図９ならびに図１０参照）として図示したものは一例であって、これに限られるものではないことは勿論である。
【０１３８】
つまり、各種ＬＳＩパッケージを本発明による集積回路パッケージとして構成する場合に、電源ピンとグランドピンとの総数が少なくとも３本以上となるようにして隣接して配列する際、隣接して配列される電源ピンならびにグランドピンそれぞれの本数や配列順序、あるいは、単一のパッケージ内において隣接して配列する箇所の総数やその位置などは適宜変更してもよい。
【０１３９】
また、上記した実施の形態においては、本発明による集積回路パッケージの一例としてＱＦＰ１０，ＤＩＰ１０１０，ＰＧＡ２０１０ならびにＢＧＡ３０１０について説明したが、これに限られるものではないことは勿論であり、この他のＬＳＩパッケージなどの各種集積回路パッケージを、本発明による集積回路パッケージとして構成するようにしてもよい。
【０１４０】
つまり、本発明による集積回路パッケージは、特定の種類の集積回路パッケージに限定されず、各種集積回路パッケージに用いることができるものである。
【０１４１】
【発明の効果】
本発明は、以上説明したように構成されているので、新たな問題点を招来することなしに、しかも安価に、ＥＭＩに関連する雑音の広範囲にわたる分散の防止や、ＥＭＩの低減を実現することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】従来のＬＳＩパッケージの一例たるＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を示す概略構成説明図である。
【図２】本発明による集積回路パッケージの第１の実施の形態たるＬＳＩパッケージのＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）が、プリント回路基板に実装された状態を示す概略構成説明図（上面図）である。
【図３】図２に示すＡ矢視図に対応する概略構成説明図（側面図）である。
【図４】コンデンサによるＥＭＩの低減を示す説明図である。
【図５】本発明による集積回路パッケージの第２の実施の形態たるＬＳＩパッケージのＤＩＰ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｐａｃｋａｇｅ）が、プリント回路基板に実装された状態を示す概略構成説明図（上面図）である。
【図６】図５に示すＢ矢視図に対応する概略構成説明図（側面図）である。
【図７】本発明による集積回路パッケージの第３の実施の形態たるＬＳＩパッケージのＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）が、プリント回路基板に実装された状態を示す概略構成説明図（下面図）である。
【図８】図７に示すＣ矢視図に対応する概略構成説明図（側面図）である。
【図９】本発明による集積回路パッケージの第４の実施の形態たるＬＳＩパッケージのＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）が、プリント回路基板に実装された状態を示す概略構成説明図（下面図）である。
【図１０】図９に示すＤ矢視図に対応する概略構成説明図（側面図）である。
【符号の説明】
１０，１００　　　クワッド・フラット・パッケージ（ＱＦＰ）
１２，１０２，１０１２，２０１２，３０１２　　端子
１４，１０４，１０１４，２０１４，３０１４　　電源ピン
１６，１０６，１０１６，２０１６，３０１６　　グランド（ＧＮＤ）ピン
３０，３００，１０３０，２０３０，３０３０　　コンデンサ
４０２，１４０２，２４０２，３４０２　　　　　　電源パターン
４０４，１４０４，２４０４，３４０４　　　　グランド（ＧＮＤ）パターン
２００　　　　　　　プリント回路基板
２００ａ　　　　　　表面
２００ｂ　　　　　　裏面
４００　　　　　　　リード線
１０１０　　　　　　　デュアル・インライン・パッケージ（ＤＩＰ）
２０１０　　　　　　　ピン・グリッド・アレイ・パッケージ（ＰＧＡ）
３０１０　　　　　　　ボール・グリッド・アレイ・パッケージ（ＢＧＡ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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