(57)【要約】【課題】環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、環流ダイオードの発振現象の抑制を実現する電力用半導体装置を提供する。【解決手段】本発明に係る電力用半導体装置は、環流ダイオードに並列接続され、上記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタを備えているものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
環流ダイオードに並列接続され、前記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタを備えていることを特徴とする電力用半導体装置。
【請求項２】
前記環流ダイオードは、スイッチング素子に逆並列接続されていることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記スイッチング素子は、ＩＧＢＴであることを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】
前記キャパシタは、前記環流ダイオードが形成されている環流ダイオードチップ内に形成されていることを特徴とする請求項１乃至３のいずれかに記載の電力用半導体装置。
【請求項５】
前記キャパシタは、前記環流ダイオードのｐｎ接合終端部近傍に形成されていることを特徴とする請求項４に記載の電力用半導体装置。
【請求項６】
前記キャパシタは、前記スイッチング素子が形成されているスイッチング素子チップ内に形成されていることを特徴とする請求項２に記載の電力用半導体装置。
【請求項７】
前記キャパシタは、前記ＩＧＢＴが形成されているＩＧＢＴチップ内に形成されていることを特徴とする請求項３に記載の電力用半導体装置。
【請求項８】
前記キャパシタは、トレンチキャパシタであることを特徴とする請求項１乃至７のいずれかに記載の電力用半導体装置。
【請求項９】
前記トレンチキャパシタは、複数備えられていることを特徴とする請求項８に記載の電力用半導体装置。
【請求項１０】
前記トレンチキャパシタが形成されているトレンチは、ストライプ状であることを特徴とする請求項８又は９に記載の電力用半導体装置。
【請求項１１】
前記トレンチキャパシタが形成されているトレンチは、突起状であることを特徴とする請求項８又は９に記載の電力用半導体装置。
【請求項１２】
前記キャパシタはトレンチキャパシタであり、前記ＩＧＢＴはトレンチゲート構造であることを特徴とする請求項３又は７に記載の電力用半導体装置。
【請求項１３】
前記トレンチキャパシタは、複数備えられていることを特徴とする請求項１２に記載の電力用半導体装置。
【請求項１４】
前記トレンチキャパシタ同士の間隔は、前記トレンチゲート同士の間隔より狭いことを特徴とする請求項１３に記載の電力用半導体装置。
【請求項１５】
前記ＩＧＢＴのベース層は、チャネルが形成される領域にのみ形成されていることを特徴とする請求項３，７，１２，１３，１４のいずれかに記載の電力用半導体装置。
【請求項１６】
装置全体の物理的基礎を形成する絶縁基板と、
前記絶縁基板上に形成された第１の主電極と、
前記絶縁基板上に形成された第２の主電極と、
前記第１の主電極上に配設され、カソードが前記第１の主電極に接続された環流ダイオードが搭載された環流ダイオードチップと、
前記環流ダイオードのアノードと前記第２の主電極とを接続する金属配線と、
前記第１の主電極に一方側電極が、前記第２の主電極に他方側電極が接続されるように前記絶縁基板上に配設され、前記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタと、
を備えていることを特徴とする電力用半導体装置。
【請求項１７】
装置の主要部の物理的基礎を形成する第１の絶縁基板と、
前記第１の絶縁基板上に形成された第１の主電極と、
前記第１の絶縁基板上に形成された第２の主電極と、
前記第１の主電極上に配設され、カソードが前記第１の主電極に接続された環流ダイオードが搭載された環流ダイオードチップと、
前記環流ダイオードのアノードと前記第２の主電極とを接続する金属配線と、
装置のキャパシタ部の物理的基礎を形成する第２の絶縁基板と、
前記第２の絶縁基板上に形成された第３の主電極と、
前記第２の絶縁基板上に形成された第４の主電極と、
前記第３の主電極に一方側電極が、前記第４の主電極に他方側電極が接続されるように前記第２の絶縁基板上に配設され、前記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタと、
前記第１の主電極及び前記第３の主電極、並びに、前記第２の主電極及び前記第４の主電極をそれぞれ相互に接続する基板間接続配線と、
を備えていることを特徴とする電力用半導体装置。
【請求項１８】
装置全体の物理的基礎を形成する絶縁基板と、
前記絶縁基板上に形成された第１の主電極と、
前記絶縁基板上に形成された第２の主電極と、
前記第１の主電極上に配設され、カソードが前記第１の主電極に接続された環流ダイオードが搭載された環流ダイオードチップと、
前記絶縁基板表面に対し垂直方向上下に一方側電極及び他方側電極が積層され、前記第１の主電極に一方側電極が接続されるように前記第１の主電極上に配設され、前記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタと、
前記キャパシタの他方側電極及び前記環流ダイオードのアノードと前記第２の主電極とを接続する金属配線と、
を備えていることを特徴とする電力用半導体装置。
【請求項１９】
前記キャパシタは、セラミックキャパシタであることを特徴とする請求項１６乃至１８のいずれかに記載の電力用半導体装置。
【請求項２０】
前記キャパシタの容量値は、負の温度係数を有することを特徴とする請求項１乃至１９のいずれかに記載の電力用半導体装置。
【請求項２１】
前記キャパシタの容量値は、前記環流ダイオードのカソード及びアノード間の容量値よりも大きいことを特徴とする請求項１乃至２０のいずれかに記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インバータ等の電力変換装置において使用される環流ダイオードを含む電力用半導体装置に関する。
【０００２】
【従来の技術】
電力エネルギの有効利用のために、電力用半導体装置を用いたインバータ等の電力変換装置が広く使用されている。これらには、ＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の主スイッチング素子とともに、環流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）が使用されている。そして、環流ダイオードも主スイッチング素子と同様に低損失化が求められている。
【０００３】
環流ダイオードが発生する損失には二つある。一つは、通電時のオン電圧Ｖｆによる損失であり、もう一つは、オン状態から阻止状態に移行するリバースリカバリ動作時に発生するリバースリカバリ損失Ｅｒｒである。これら二つの損失間にはトレードオフの関係があることが知られているが、両方の損失を可能な限り低減するためには、環流ダイオードが形成されているウェーハの厚さを低減することが効果的であるとされていた。
【０００４】
尚、従来、上記トレードオフの改善と共に、後述するリバースリカバリ動作時の発振現象の抑制を目的として、環流ダイオードのドリフト層中に埋込ストッパ層を形成した半導体装置が提案されている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００２−１４１５１５号公報
【０００６】
【発明が解決しようとする課題】
しかし、ウェーハの厚さの低減によって環流ダイオードの二つの損失を低減しようとすると、リバースリカバリ動作において発振現象を生ずるという問題があることが明らかになった。この発振現象の問題について具体的に説明する。
【０００７】
図１４は、電力変換回路の一例である電圧型インバータ回路の一組の上下アーム部を示す回路図である。
【０００８】
図１４の回路においては、直列接続された第１のスイッチング素子ＩＧＢＴ１，第２のスイッチング素子ＩＧＢＴ２にそれぞれ第１の環流ダイオードＦＷＤ１，第２の環流ダイオードＦＷＤ２が逆並列接続されている。即ち、第１，第２のスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のコレクタと第１，第２の環流ダイオードＦＷＤ１，ＦＷＤ２のカソードとがそれぞれ接続され、第１，第２のスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のエミッタと第１，第２の環流ダイオードＦＷＤ１，ＦＷＤ２のアノードとがそれぞれ接続されている。第１のスイッチング素子ＩＧＢＴ１のゲート・エミッタ間には、駆動回路ＸがインピーダンスＺ１を介して接続されている。第２のスイッチング素子ＩＧＢＴ２のゲート・エミッタ間には、駆動回路ＹがインピーダンスＺ２を介して接続されている。また、第１のスイッチング素子ＩＧＢＴ１と第２のスイッチング素子ＩＧＢＴ２との接続ノードには、負荷Ｚ０が接続されている。尚、第１のスイッチング素子ＩＧＢＴ１のコレクタに接続された状態で示されているインダクタンスＬｓは、回路の浮遊インダクタンスＬｓである。
【０００９】
ここで、第１，第２のスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２がともにオフ状態であり、第１の環流ダイオードＦＷＤ１が負荷Ｚ０に流れる負荷電流ＩＬを環流している状態で、第２のスイッチング素子ＩＧＢＴ２をターンオンさせる場合について考察する。第２のスイッチング素子ＩＧＢＴ２をターンオンさせると、第２のスイッチング素子ＩＧＢＴ２の電流増加とともに第１の環流ダイオードＦＷＤ１の環流電流が小さくなる。
【００１０】
第１の環流ダイオードＦＷＤ１の環流電流がさらに小さくなりゼロになると、その後、第１の環流ダイオードＦＷＤ１の残留キャリアによって逆方向にリバースリカバリ電流が流れる。また、第２のスイッチング素子ＩＧＢＴ２の電圧低下とともに第１の環流ダイオードＦＷＤ１の電圧が上昇する。
【００１１】
このとき、第１の環流ダイオードＦＷＤ１の素子内部には空乏層が伸張していくが、回路の印加電圧Ｖｃｃが大きければ、空乏層の伸張中に残留キャリアが消滅し、リバースリカバリ電流も大きな電流変化率ｄＩ／ｄｔで消滅する。
【００１２】
図１５は、リバースリカバリ電流が消滅した時点での図１４の回路の等価回路を示す回路図である。
【００１３】
等価回路は、回路の浮遊インダクタンスＬｓと、第１の環流ダイオードＦＷＤ１及び第１のスイッチング素子ＩＧＢＴ１の並列体の寄生キャパシタＣ１と、主として第２のスイッチング素子ＩＧＢＴ２の抵抗からなる負荷抵抗Ｒ１とが環状に直列接続された構成となっている。この回路において電流変化率ｄＩ／ｄｔが大きくなると、上述のように、その電流変化率ｄＩ／ｄｔと回路の浮遊インダクタンスＬｓとの相互作用によりサージ電圧Ｌｓ・（ｄＩ／ｄｔ）が発生し、これをトリガとして周波数ｆ＝１／２π（Ｌｓ・Ｃ１）１／２のＬＣ共振が発生する。
【００１４】
この共振の周波数は非常に高く、それによって生ずる大きな電流変化率ｄＩ／ｄｔ及び大きな電圧変化率ｄＶ／ｄｔに起因する放射ノイズが問題となっている。この発振現象は、環流電流が小さいときや、低温時等の蓄積キャリア密度が小さいときに発生しやすい。
【００１５】
この発振現象を回避するために、環流ダイオードのリバースリカバリ電流の大きな電流変化率ｄＩ／ｄｔを緩和する「ソフトリカバリ化」が行われてきた。あるいは、図１４におけるインピーダンスＺ１，Ｚ２を大きくすること等により、スイッチング速度を意図的に遅くして、見かけ上ソフトリカバリ化することも行われてきた。
【００１６】
しかしながら、これらの手法では、環流ダイオードのリバースリカバリ損失Ｅｒｒやスイッチング素子ＩＧＢＴのターンオン損失Ｅｏｎが大幅に増加するという逆効果が発生し、ウェーハを薄くしたことによる効果が失われ、根本的な問題の解決にはなっていなかった。
【００１７】
以上のように、従来の電力用半導体装置においては、環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、環流ダイオードのソフトリカバリ化を実現するのは困難であった。
【００１８】
本発明は上記問題点に鑑みてなされたものであり、その目的は、環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、環流ダイオードのリバースリカバリ動作における発振現象の抑制を実現する電力用半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の実施の一形態に係る電力用半導体装置によれば、環流ダイオードに並列接続され、上記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタを備えていることを特徴とする。
【００２０】
本発明の具体的な実施の一形態に係る電力用半導体装置によれば、
装置全体の物理的基礎を形成する絶縁基板と、
上記絶縁基板上に形成された第１の主電極と、
上記絶縁基板上に形成された第２の主電極と、
上記第１の主電極上に配設され、カソードが上記第１の主電極に接続された環流ダイオードが搭載された環流ダイオードチップと、
上記環流ダイオードのアノードと上記第２の主電極とを接続する金属配線と、
上記第１の主電極に一方側電極が、上記第２の主電極に他方側電極が接続されるように上記絶縁基板上に配設され、上記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタと、
を備えていることを特徴とする。
【００２１】
本発明の具体的な他の実施の一形態に係る電力用半導体装置によれば、
装置の主要部の物理的基礎を形成する第１の絶縁基板と、
上記第１の絶縁基板上に形成された第１の主電極と、
上記第１の絶縁基板上に形成された第２の主電極と、
上記第１の主電極上に配設され、カソードが上記第１の主電極に接続された環流ダイオードが搭載された環流ダイオードチップと、
上記環流ダイオードのアノードと上記第２の主電極とを接続する金属配線と、
装置のキャパシタ部の物理的基礎を形成する第２の絶縁基板と、
上記第２の絶縁基板上に形成された第３の主電極と、
上記第２の絶縁基板上に形成された第４の主電極と、
上記第３の主電極に一方側電極が、上記第４の主電極に他方側電極が接続されるように上記第２の絶縁基板上に配設され、上記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタと、
上記第１の主電極及び上記第３の主電極、並びに、上記第２の主電極及び上記第４の主電極をそれぞれ相互に接続する基板間接続配線と、
を備えていることを特徴とする。
【００２２】
本発明の具体的な更に他の実施の一形態に係る電力用半導体装置によれば、
装置全体の物理的基礎を形成する絶縁基板と、
上記絶縁基板上に形成された第１の主電極と、
上記絶縁基板上に形成された第２の主電極と、
上記第１の主電極上に配設され、カソードが上記第１の主電極に接続された環流ダイオードが搭載された環流ダイオードチップと、
上記絶縁基板表面に対し垂直方向上下に一方側電極及び他方側電極が積層され、上記第１の主電極に一方側電極が接続されるように上記第１の主電極上に配設され、上記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタと、
上記キャパシタの他方側電極及び上記環流ダイオードのアノードと上記第２の主電極とを接続する金属配線と、
を備えていることを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明に係る電力用半導体装置の実施の形態について、図面を参照しながら説明する。
【００２４】
図１は、本発明の第１の実施の形態に係る電力用半導体装置の回路図である。
【００２５】
本発明の第１の実施の形態に係る電力用半導体装置は、環流ダイオードＦＷＤに並列接続され、下記不等式を満たす容量Ｃを有するキャパシタＣを備えているものであり、本発明の基本構成である。
【００２６】
ここで、キャパシタＣの容量Ｃは、環流ダイオードＦＷＤの定格電流Ｉに対し、不等式Ｃ／Ｉ＜１０ｐＦ／Ａを満たすものとする。
【００２７】
従来より、大電流遮断の際にもスイッチング素子を安全に動作させることを目的としたスナバ回路においても、スイッチング素子に並列接続されるキャパシタが用いられることがある。これは、ターンオフ時の素子電流をキャパシタに転流するとともに、電圧変化率ｄＶ／ｄｔを抑制するものである。
【００２８】
しかし、本発明に係る電力用半導体装置において用いられるキャパシタＣの容量は、従来のスナバ回路において用いられるキャパシタの容量よりもかなり小さいものであり、従って、通常のスイッチングにおいて電流を転流したり、電圧変化率ｄＶ／ｄｔを抑制したりする作用も有さないので、その機能及び性質は全く異なったものである。
【００２９】
例えば、１０ｋＶ／μｓという大きな電圧変化率ｄＶ／ｄｔでスイッチング動作を行ったとしても、並列接続した上記不等式を満たすキャパシタＣに生ずる変位電流Ｃ・ｄＶ／ｄｔは、定格電流の１０％に満たない。このため、本発明に係る電力用半導体装置において用いられるキャパシタＣは、定格電流程度の電流でのスイッチングにおいて、電圧変化率ｄＶ／ｄｔを抑制する作用を有さない。また、この変位電流は、ダイオードのリバースリカバリ電流に比しても小さいため、リバースリカバリ損失Ｅｒｒを大きく増大させることはない。
【００３０】
一方、前述したように、スイッチング素子に逆並列接続された環流ダイオードを例にとると、そのリバースリカバリ動作において発生する発振現象は、回路の浮遊インダクタンスＬｓと環流ダイオード部の寄生キャパシタＣ１との間のＬＣ共振に起因するものであるが、この電流変化率ｄＩ／ｄｔ及び電圧変化率ｄＶ／ｄｔは共振周波数ｆ＝１／２π（Ｌｓ・Ｃ１）１／２に比例する。即ち、（Ｃ１）１／２に反比例する。
【００３１】
従って、ダイオード自体の寄生キャパシタと同程度又はそれ以上の容量を有するキャパシタを並列に接続することは、電流変化率ｄＩ／ｄｔ及び電圧変化率ｄＶ／ｄｔを低減し、ひいては、放射ノイズを抑制する効果を有する。
【００３２】
ダイオード自体の寄生キャパシタンスは、半導体層の誘電率及び厚さに依存する。ここで、厚さ３００ｕｍのシリコン層であるｎ型ベース層を含む半導体基板に形成されているｐ−ｉ−ｎ構造の環流ダイオードを想定すると、高電圧による空乏層が形成されたときのダイオード自体の寄生キャパシタンスは約３５ｐＦ／ｃｍ２である。
【００３３】
環流ダイオードの場合、電流密度は、素子耐圧によって幅があるが、通常、３０乃至２００Ａ／ｃｍ２程度であるので、上記不等式の条件は、キャパシタＣの容量が０．３乃至２ｎＦ／ｃｍ２より小さいことと言い換えることができる。これらの値は、環流ダイオード自体の寄生キャパシタンスと比して十分に大きいものである。
【００３４】
以上に述べたように、本発明の第１の実施の形態に係る電力用半導体装置のように、上記不等式を満たす容量を有するキャパシタＣを環流ダイオードＦＷＤに並列接続することにより、通常のスイッチング時の電圧変化率ｄＶ／ｄｔに影響を与えることなく、ＬＣ共振時の電圧変化率ｄＶ／ｄｔを抑制することができる。従って、環流ダイオードのリバースリカバリ損失Ｅｒｒを大きく増大させることなく、環流ダイオードのリバースリカバリ動作における発振現象を抑制することができる。
【００３５】
特に、このキャパシタＣを備えた電力用半導体装置では、ハードリカバリ特性を有する低損失ダイオードを使用することが可能となる。
【００３６】
尚、上記不等式の右辺の値は、１０ｋＶ／μｓという大きな電圧変化率ｄＶ／ｄｔでスイッチング動作を行う場合においてリバースリカバリ損失Ｅｒｒを増大させないために好ましい値であり、より小さい電圧変化率ｄＶ／ｄｔでスイッチング動作を行う場合、又は、リバースリカバリ損失Ｅｒｒの増大が許容される場合は、より大きい値とすることができる。
【００３７】
図２は、本発明の第２の実施の形態に係る電力用半導体装置の回路図である。
【００３８】
本発明の第２の実施の形態に係る電力用半導体装置は、スイッチング素子ＩＧＢＴに逆並列接続された環流ダイオードＦＷＤに並列接続され、上記不等式を満たす容量Ｃを有するキャパシタＣを備えており、これらは一つの装置を構成している。スイッチング素子は、ＩＧＢＴに限らず、他の素子であってもよい。
【００３９】
本発明の第２の実施の形態に係る電力用半導体装置においても同様の効果を得ることができると共に、同一装置内にキャパシタＣを搭載することによって、環流ダイオードＦＷＤとキャパシタＣとの間の、及び、スイッチング素子ＩＧＢＴとキャパシタＣとの間の浮遊インダクタンスが小さく抑制され、新たな発振現象の発生を未然に防止することができる。
【００４０】
図３は、本発明の第３の実施の形態に係る電力用半導体装置の平面図であり、図４は、本発明の第３の実施の形態に係る電力用半導体装置の側面図である。
【００４１】
本発明の第３の実施の形態に係る電力用半導体装置は、図１，図２に示した本発明の第１，第２の実施の形態に係る電力用半導体装置を、具体的にどのような形態で装置に搭載するかについての第１の例を示したものである。
【００４２】
本発明の第３の実施の形態に係る電力用半導体装置は、装置全体の物理的基礎を形成するセラミック板等の絶縁基板２０と、絶縁基板２０上に形成され、環流ダイオードのカソード電極となる第１の主電極２１と、絶縁基板２０上に形成され、環流ダイオードのアノード電極となる第２の主電極２２と、第１の主電極２１上に配設された環流ダイオードチップ２３と、環流ダイオードチップ２３上の環流ダイオードのアノードと第２の主電極２２とを接続するボンディングワイヤ等の金属配線２４と、第１の主電極２１に一方側電極が、第２の主電極２２に他方側電極が接続されるように絶縁基板２０上に配設されたキャパシタ２５とを備えている。
【００４３】
環流ダイオードチップ２３のカソードは、第１の主電極２１のパターン上に半田付け等により接着されている。また、環流ダイオードチップ２３のアノードは、ボンディングワイヤ等の金属配線２４により第２の主電極２２のパターン上に接続されている。
【００４４】
キャパシタ２５として用いるチップキャパシタは、例えば、セラミック等の絶縁性誘導体の両主面に金属膜を形成したセラミックキャパシタを使用し、第１の主電極２１上に一方側電極が、第２の主電極２２上に他方側電極が接続されるように配設する。キャパシタ２５は、複数個のダイオードチップを備える半導体装置においては、環流ダイオードチップごとにその近傍に接続されるのが好ましい。また、キャパシタ２５として、その容量値が負の温度係数を有するものを選定することにより、環流ダイオードのリバースリカバリ動作における発振現象が発生し易い低温時に、キャパシタを付加したことによる効果を最大限に発揮させることができる。
【００４５】
図５は、本発明の第４の実施の形態に係る電力用半導体装置の側面図である。
【００４６】
本発明の第４の実施の形態に係る電力用半導体装置も、図１，図２に示した本発明の第１，第２の実施の形態に係る電力用半導体装置を、具体的にどのような形態で装置に搭載するかについての第２の例を示したものである。
【００４７】
本発明の第４の実施の形態に係る電力用半導体装置は、装置の主要部の物理的基礎を形成するセラミック板等の第１の絶縁基板２０と、第１の絶縁基板２０上に形成され、環流ダイオードのカソード電極となる第１の主電極２１と、第１の絶縁基板２０上に形成され、環流ダイオードのアノード電極となる第２の主電極２２と、第１の主電極２１上に配設された環流ダイオードチップ２３と、環流ダイオードチップ２３上の環流ダイオードのアノードと第２の主電極２２とを接続するボンディングワイヤ等の金属配線２４と、装置のキャパシタ部の物理的基礎を形成する樹脂基板やセラミック板等の第２の絶縁基板２６と、第２の絶縁基板２６上に形成された第３の主電極２７と、第２の絶縁基板２６上に形成された第４の主電極２８と、第３の主電極２７に一方側電極が、第４の主電極２８に他方側電極が接続されるように第２の絶縁基板２６上に配設されたキャパシタ２５と、第１の主電極２１及び第３の主電極２７、並びに、第２の主電極２２及び第４の主電極２８をそれぞれ相互に接続する基板間接続配線２９とを備えている。
【００４８】
本発明の第４の実施の形態に係る電力用半導体装置は、環流ダイオードチップ２３が搭載されている第１の絶縁基板２０とは分離した別個の第２の絶縁基板２６上にキャパシタ２５を搭載した点が、上記本発明の第３の実施の形態に係る電力用半導体装置と異なっている。
【００４９】
本発明の第４の実施の形態に係る電力用半導体装置のように、キャパシタ２５が搭載される絶縁基板を装置の主要部から分離することによりキャパシタ２５の温度変化が小さくなるため、並列に設けられた複数の環流ダイオードチップ間に温度不均一がある場合でも、キャパシタ２５はその温度不均一の影響をほとんど受けることが無く、安定した効果を得ることができる。
【００５０】
尚、キャパシタ２５を搭載するための第２の絶縁基板２６としては、ＩＧＢＴ等の主スイッチング素子に駆動信号を供給するためのゲート基板を利用することができる。その場合、製造プロセス及び製造コストを増加させたり、パッケージを大型化したりすることなく実施することができる。
【００５１】
図６は、本発明の第５の実施の形態に係る電力用半導体装置の平面図である。
【００５２】
本発明の第５の実施の形態に係る電力用半導体装置も、図１，図２に示した本発明の第１，第２の実施の形態に係る電力用半導体装置を、具体的にどのような形態で装置に搭載するかについての第３の例を示したものである。
【００５３】
本発明の第５の実施の形態に係る電力用半導体装置は、装置全体の物理的基礎を形成するセラミック板等の絶縁基板２０と、絶縁基板２０上に形成され、環流ダイオードのカソード電極となる第１の主電極２１と、絶縁基板２０上に形成され、環流ダイオードのアノード電極となる第２の主電極２２と、第１の主電極２１上に配設された環流ダイオードチップ２３と、絶縁基板２０表面に対し垂直方向上下に一方側電極及び他方側電極が積層され、第１の主電極２１に一方側電極が接続されるように第１の主電極２１上に配設されたキャパシタ２５と、キャパシタ２５の他方側電極及び環流ダイオードチップ２３上の環流ダイオードのアノードと第２の主電極２２とを接続するボンディングワイヤ等の金属配線２４とを備えている。
【００５４】
本発明の第３の実施の形態に係る電力用半導体装置が、絶縁基板２０表面に対し水平方向左右に一方側電極及び他方側電極が配置されたキャパシタ２５を第１，第２の主電極に架設するように配置しているのに対し、本発明の第５の実施の形態に係る電力用半導体装置は、絶縁基板２０表面に対し垂直方向上下に一方側電極及び他方側電極が積層されたキャパシタ２５を第１の主電極２１上に配設している点が異なっている。
【００５５】
キャパシタ２５の上面側に形成された他方側電極は、環流ダイオードチップ２３上の環流ダイオードのアノードと同様に、ボンディングワイヤ等の金属配線２４により第２の主電極２２のパターン上に接続されている。
【００５６】
キャパシタ２５として用いるチップキャパシタは、例えば、セラミック等の絶縁性誘導体の両主面に金属膜を形成したセラミックキャパシタ、又は、半導体層の主面に絶縁層と金属膜とを形成したＭＩＳキャパシタを使用する。あるいは、環流ダイオードチップ２３のチップ面積を拡張して、半導体ダイオードの空乏層を利用してキャパシタ２５を形成してもよい。後者の場合、シリコン（Ｓｉ）からなるダイオードの他、シリコンカーバイド（ＳｉＣ）又は窒化ガリウム（ＧａＮ）からなるダイオードを利用してキャパシタ２５を形成することができる。これらのワイドバンドギャップ半導体は、誘電率はシリコンよりやや小さいが、絶縁破壊耐量が一桁程度高く、ウェーハ厚を大幅に薄くすることができるので、小面積のダイオードで大きな容量を実現することができ、装置の小型化が可能となる。
【００５７】
図７は、本発明の第６の実施の形態に係る電力用半導体装置の断面図である。
【００５８】
本発明の第６の実施の形態に係る電力用半導体装置は、図２に示した本発明の第２の実施の形態に係る電力用半導体装置のキャパシタを、断面構造においてどのような形態で半導体装置内に形成するかについての第１の例を示したものである。
【００５９】
本発明の第６の実施の形態に係る電力用半導体装置は、ｐ型エミッタ層１と、ｐ型エミッタ層１上に形成されたｎ型ベース層２と、ｎ型ベース層２上に形成されたｐ型ベース層３と、ｐ型ベース層３表面からｎ型ベース層２中までの深さに、１個のスイッチング素子に対し所定間隔ごとに形成された複数個のトレンチ５と、複数個のトレンチ５のうち両端のトレンチ５内に絶縁膜６を介してそれぞれ形成されたトレンチゲート電極７と、複数個のトレンチ５のうち両端のトレンチ５に挟まれた残余のトレンチ５内に絶縁膜６を介してそれぞれ形成されたトレンチエミッタ電極８と、トレンチゲート電極７が形成されたトレンチ５の素子外部側側面に接してｐ型ベース層３表面に形成されたｎ型ソース層４と、各トレンチ５の上面を被覆して形成された絶縁膜９と、所定のコンタクト領域においてｎ型ソース層４及びｐ型ベース層３に接続されるように形成された上部エミッタ電極１０と、ｐ型エミッタ層１裏面上に形成されたコレクタ電極１１とを備えている。
【００６０】
本発明の第６の実施の形態に係る電力用半導体装置は、環流ダイオードが並列接続されるスイッチング素子ＩＧＢＴチップ内にキャパシタを形成する第１の例である。
【００６１】
具体的には、１個のスイッチング素子に対し所定間隔ごとに形成された３個以上のトレンチ５のうち両端のトレンチ５内にはトレンチゲート電極７が、両端のトレンチ５に挟まれた残余のトレンチ５内にはトレンチエミッタ電極８がそれぞれ形成されている。
【００６２】
図７に示された構成においては、１個のスイッチング素子に対し４個のトレンチ５が形成されており、両端のトレンチ５に挟まれた２個のトレンチ５内にトレンチエミッタ電極８が形成されている。
【００６３】
尚、１個のスイッチング素子に対し形成するトレンチの個数を３個とし、両端のトレンチ５に挟まれた１個のトレンチ５内にトレンチエミッタ電極８を形成することとしてもよい。逆に、後述する実施の形態のように、１個のスイッチング素子に対し形成するトレンチの個数を５個以上とし、両端のトレンチ５に挟まれた３個以上のトレンチ５内にトレンチエミッタ電極８を形成することとしてもよい。
【００６４】
トレンチエミッタ電極８とコレクタ電極１１との間のキャパシタンスは、環流ダイオードの主電極間のキャパシタンスよりも大きくすることが好ましい。
【００６５】
本発明の第６の実施の形態に係る電力用半導体装置のように、トレンチゲート電極７を形成するためのトレンチ５と全く同様のトレンチ５内にトレンチエミッタ電極８を形成し、且つ、トレンチエミッタ電極８とコレクタ電極１１とによりキャパシタが構成されるようにすると、電力用半導体装置の部品点数を増加させることなく、環流ダイオードに並列接続するキャパシタを形成することができるので、環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、環流ダイオードの発振現象の抑制を実現する電力用半導体装置の信頼性を向上させることができる。
【００６６】
図８は、本発明の第７の実施の形態に係る電力用半導体装置の断面図である。
【００６７】
本発明の第７の実施の形態に係る電力用半導体装置は、図２に示した本発明の第２の実施の形態に係る電力用半導体装置のキャパシタを、断面構造においてどのような形態で半導体装置内に形成するかについての第２の例を示したものである。
【００６８】
本発明の第７の実施の形態に係る電力用半導体装置は、環流ダイオードが並列接続されるスイッチング素子ＩＧＢＴチップ内にキャパシタを形成する第２の例である。
【００６９】
上記本発明の第６の実施の形態に係る電力用半導体装置においては、１個のスイッチング素子に対し４個のトレンチ５が形成され、両端のトレンチ５に挟まれた２個のトレンチ５内にトレンチエミッタ電極８が形成されていたが、本発明の第７の実施の形態に係る電力用半導体装置においては、１個のスイッチング素子に対し５個のトレンチ５が形成され、両端のトレンチ５に挟まれた３個のトレンチ５内にトレンチエミッタ電極８が形成されている。尚、両端の２個のトレンチ５内にトレンチゲート電極７が形成されている点は、第６，第７の実施の形態のいずれにおいても同様である。
【００７０】
本発明の第７の実施の形態に係る電力用半導体装置は、トレンチエミッタ電極８が形成されるトレンチ５の個数を増加させたので、環流ダイオードに並列接続するキャパシタをより大きい容量を有するものとして形成することができる。従って、環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、環流ダイオードの発振現象の抑制を実現する電力用半導体装置の信頼性を向上させる効果をより大きく確実に得ることができる。
【００７１】
尚、トレンチ５の個数を増加させるためには、トレンチエミッタ電極８が形成されるトレンチ同士の間隔を小さくしてもよいし、各トレンチ５の幅を小さくしてもよい。また、トレンチ５の個数を増加させる代わりに、各トレンチ５の深さを増加させても、同様の効果を得ることができる。
【００７２】
図９は、本発明の第８の実施の形態に係る電力用半導体装置の断面図である。
【００７３】
本発明の第８の実施の形態に係る電力用半導体装置は、図２に示した本発明の第２の実施の形態に係る電力用半導体装置のキャパシタを、断面構造においてどのような形態で半導体装置内に形成するかについての第３の例を示したものである。
【００７４】
本発明の第８の実施の形態に係る電力用半導体装置は、環流ダイオードが並列接続されるスイッチング素子ＩＧＢＴチップ内にキャパシタを形成する第３の例である。
【００７５】
本発明の第８の実施の形態に係る電力用半導体装置は、上記本発明の第７の実施の形態に係る電力用半導体装置とほぼ同様の構造を有しているが、ｐ型ベース層３が、ｎ型ベース層２表層部全体には形成されておらず、トレンチゲート電極７が形成されたトレンチ５の素子外部側側面に接してｎ型ベース層２表層部に形成されている点が異なっている。即ち、チャネルが形成される領域以外には、ｐ型ベース層３が形成されていない。換言すると、トレンチエミッタ電極８が形成されているトレンチ５に接する領域には、ｐ型ベース層３が形成されていない。
【００７６】
本発明の第８の実施の形態に係る電力用半導体装置の上記構成においても、本発明の第７の実施の形態に係る電力用半導体装置と同様に、環流ダイオードに並列接続するキャパシタをより大きい容量を有するものとして形成することができる。従って、環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、環流ダイオードの発振現象の抑制を実現する電力用半導体装置の信頼性を向上させる効果をより大きく確実に得ることができる。
【００７７】
図１０は、本発明の第９の実施の形態に係る電力用半導体装置の立断面図であり、図１１は、本発明の第９の実施の形態に係る電力用半導体装置の平断面図である。尚、図１０は、図１１における線ＢＢ’に沿った立断面図であり、図１１は、図１０における線ＡＡ’に沿った平断面図である。
【００７８】
本発明の第９の実施の形態に係る電力用半導体装置は、図１及び図２に示した本発明の第１，第２の実施の形態に係る電力用半導体装置のキャパシタを、断面構造においてどのような形態で半導体装置内に形成するかについての第４の例を示したものである。
【００７９】
但し、本発明の第９の実施の形態に係る電力用半導体装置は、環流ダイオードチップ内にキャパシタを形成する第１の例である。
【００８０】
本発明の第９の実施の形態に係る電力用半導体装置は、ｎ型カソード層３１と、ｎ型カソード層３１上に形成され、ｎ型カソード層３１より低い不純物濃度を有するｎ−型半導体層３２と、ｎ−型半導体層３２上に形成されたｐ型アノード層３３と、ｐ型アノード層３３表面からｎ−型半導体層３２中までの深さに所定間隔ごとに形成された複数個のトレンチ５と、各トレンチ５内に絶縁膜６を介してそれぞれ形成されたトレンチアノード電極３４と、ｐ型アノード層３３上に形成され、トレンチアノード電極３４に接続されたアノード電極３５と、ｎ型カソード層３１裏面上に形成されたコレクタ電極３６とを備えている。
【００８１】
尚、本発明の第９の実施の形態に係る電力用半導体装置におけるトレンチ５の形態は、図１１の平断面図から分かるように、ストライプ状である。
【００８２】
本発明の第９の実施の形態に係る電力用半導体装置のように、環流ダイオードチップ内にキャパシタを形成した場合においても、環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、通常のスイッチング時の電圧変化率ｄＶ／ｄｔに影響を与えることなく、環流ダイオードのリバースリカバリ動作において発生するＬＣ共振の共振周波数ｆを低下させて電圧変化率ｄＶ／ｄｔを低減させ、発振現象を抑制することができる。
【００８３】
図１２は、本発明の第１０の実施の形態に係る電力用半導体装置の平断面図である。
【００８４】
本発明の第１０の実施の形態に係る電力用半導体装置は、図１及び図２に示した本発明の第１，第２の実施の形態に係る電力用半導体装置のキャパシタを、断面構造においてどのような形態で半導体装置内に形成するかについての第５の例を示したものである。また、本発明の第１０の実施の形態に係る電力用半導体装置は、環流ダイオードチップ内にキャパシタを形成する第２の例である。
【００８５】
本発明の第１０の実施の形態に係る電力用半導体装置におけるトレンチ５の形態は、図１２の平断面図から分かるように、突起状である。尚、本発明の第１０の実施の形態に係る電力用半導体装置の立断面構造は、図１０に示す本発明の第９の実施の形態に係る電力用半導体装置の立断面構造とほぼ同様のものとなる。
【００８６】
本発明の第１０の実施の形態に係る電力用半導体装置のように、環流ダイオードチップ内に突起状のキャパシタを形成した場合においても、同様の効果を得ることができる。
【００８７】
尚、図７，図８，図９に示す本発明の第６，第７，第８の実施の形態に係る電力用半導体装置においても、トレンチはストライプ状又は突起状とするとよい。
【００８８】
図１３は、本発明の第１１の実施の形態に係る電力用半導体装置の断面図である。
【００８９】
本発明の第１１の実施の形態に係る電力用半導体装置は、図１及び図２に示した本発明の第１，第２の実施の形態に係る電力用半導体装置のキャパシタを、断面構造においてどのような形態で半導体装置内に形成するかについての第６の例を示したものである。また、本発明の第１１の実施の形態に係る電力用半導体装置は、環流ダイオードチップ内にキャパシタを形成する第３の例である。
【００９０】
本発明の第１１の実施の形態に係る電力用半導体装置は、ｎ型カソード層３１と、ｎ型カソード層３１上に形成され、ｎ型カソード層３１より低い不純物濃度を有するｎ−型半導体層３２と、ｎ−型半導体層３２上に形成されたｐ型アノード層３３と、ｐ型アノード層３３の周縁領域におけるｐ型アノード層３３表面からｎ−型半導体層３２中までの深さに所定間隔ごとに形成された複数個のトレンチ５と、各トレンチ５内に絶縁膜６を介してそれぞれ形成されたトレンチアノード電極３４と、ｐ型アノード層３３上に形成され、トレンチアノード電極３４に接続されたアノード電極３５と、ｎ−型半導体層３２とｐ型アノード層３３とにより形成されるｐｎ接合の終端部を被覆する絶縁膜等の保護膜３７と、ｎ型カソード層３１裏面上に形成されたコレクタ電極３６とを備えている。
【００９１】
本発明の第１１の実施の形態に係る電力用半導体装置は、図１０に示す本発明の第９の実施の形態に係る電力用半導体装置とほぼ同様の構造を有しているが、ｐ型アノード層３３の周縁領域、即ち、ｐｎ接合終端部近傍にのみトレンチキャパシタを形成している点が異なっている。
【００９２】
本発明の第１１の実施の形態に係る電力用半導体装置のように、トレンチキャパシタをｐ型アノード層３３の周縁領域に形成すると、ｐ型アノード層３３の周縁領域における注入効率を低減することができるので、ｐ型アノード層３３の周縁領域への電流集中を抑制することができ、環流ダイオードの破壊現象を抑制することができる。
【００９３】
尚、本発明の第１１の実施の形態に係る電力用半導体装置においても、トレンチはストライプ状又は突起状とするとよい。また、図１３には示していないが、ｐ型アノード層３３の周縁領域における接合終端部には、リサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）構造やガードリング構造を形成するとよい。
【００９４】
【発明の効果】
本発明の実施の一形態に係る電力用半導体装置によれば、環流ダイオードに並列接続され、上記環流ダイオードの定格電流Ｉに対し不等式Ｃ／Ｉ＜１０（ｐＦ／Ａ）を満たす容量Ｃを有するキャパシタを備えていることとしたので、環流ダイオードのリバースリカバリ損失Ｅｒｒを低減しつつ、環流ダイオードの発振現象の抑制を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電力用半導体装置の回路図である。
【図２】本発明の第２の実施の形態に係る電力用半導体装置の回路図である。
【図３】本発明の第３の実施の形態に係る電力用半導体装置の平面図である。
【図４】本発明の第３の実施の形態に係る電力用半導体装置の側面図である。
【図５】本発明の第４の実施の形態に係る電力用半導体装置の側面図である。
【図６】本発明の第５の実施の形態に係る電力用半導体装置の平面図である。
【図７】本発明の第６の実施の形態に係る電力用半導体装置の断面図である。
【図８】本発明の第７の実施の形態に係る電力用半導体装置の断面図である。
【図９】本発明の第８の実施の形態に係る電力用半導体装置の断面図である。
【図１０】本発明の第９の実施の形態に係る電力用半導体装置の立断面図である。
【図１１】本発明の第９の実施の形態に係る電力用半導体装置の平断面図である。
【図１２】本発明の第１０の実施の形態に係る電力用半導体装置の平断面図である。
【図１３】本発明の第１１の実施の形態に係る電力用半導体装置の断面図である。
【図１４】電力変換回路の一例である電圧型インバータ回路の一組の上下アーム部を示す回路図である。
【図１５】リバースリカバリ電流が消滅した時点での図１４の回路の等価回路を示す回路図である。
【符号の説明】
Ｃ  キャパシタ
ＦＷＤ  環流ダイオード
ＩＧＢＴ  スイッチング素子
Ｚ０  負荷
Ｚ１，Ｚ２  インピーダンス（ゲート抵抗）
Ｌｓ  回路の浮遊インダクタンス
Ｌｓ・（ｄＩ／ｄｔ）  サージ電圧
１  ｐ型エミッタ層
２  ｎ型ベース層
３  ｐ型ベース層
４  ｎ型ソース層
５  トレンチ
６  絶縁膜
７  トレンチゲート電極
８  トレンチエミッタ電極
９  絶縁膜
１０  上部エミッタ電極
１１  コレクタ電極
２０  絶縁基板
２１  第１の主電極（カソード電極）
２２  第２の主電極（アノード電極）
２３  環流ダイオードチップ
２４  金属配線（ボンディングワイヤ）
２５  キャパシタ
２６  絶縁基板
２７  第３の主電極
２８  第４の主電極
２９  基板間接続配線
３１  ｎ型カソード層
３２  ｎ−型半導体層
３３  ｐ型アノード層
３４  トレンチアノード電極
３５  アノード電極
３６  コレクタ電極
３７  保護膜（絶縁膜）
【図１】
2004281462.tif 000003
【図２】
2004281462.tif 000004
【図３】
2004281462.tif 000005
【図４】
2004281462.tif 000006
【図５】
2004281462.tif 000007
【図６】
2004281462.tif 000008
【図７】
2004281462.tif 000009
【図８】
2004281462.tif 000010
【図９】
2004281462.tif 000011
【図１０】
2004281462.tif 000012
【図１１】
2004281462.tif 000013
【図１２】
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【図１３】
2004281462.tif 000015
【図１４】
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【図１５】
2004281462.tif 000017