(57)【要約】【課題】レーザ特性の劣化や電流注入効率の低下を抑制しながら、素子を製造する際に、基板が割れるのを防止することが可能な半導体レーザ素子の製造方法を提供する。【解決手段】この半導体レーザ素子の製造方法は、ｎ型ＧａＡｓ基板１上に、リッジ部１０ａを含む第１半導体レーザ層１０およびリッジ部２０ａを含む第２半導体レーザ層２０を形成する工程と、リッジ部１０ａおよび２０ａの上面および側面を覆うように、ノンドープＧａＡｓ層３を形成する工程と、その後、ノンドープＧａＡｓ層３のリッジ部１０ａおよび２０ａに対応する領域に、亜鉛（Ｚｎ）をイオン注入することによって、リッジ部１０ａおよび２０ａの上面に達するイオン注入層３ａを形成する工程と、ノンドープＧａＡｓ層３のイオン注入層３ａ上にｐ側オーミック電極４を形成する工程とを備えている。【選択図】図１
2004193303.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部を形成する工程と、
前記第１リッジ部および前記第２リッジ部を覆うように、半導体層を形成する工程と、
その後、前記半導体層の前記第１リッジ部および前記第２リッジ部に対応する領域に、不純物をイオン注入することによって、前記リッジ部の上面に達する電流通路領域を形成する工程と、
前記半導体層の電流通路領域上に電極層を形成する工程とを備えた、半導体レーザ素子の製造方法。
【請求項２】
前記電流通路領域を形成する工程は、
前記不純物をイオン注入した後、前記不純物のイオン注入領域の表面に位置する低キャリア濃度領域を除去することによって、高キャリア濃度領域を露出させる工程を含み、
前記電極層を形成する工程は、
前記高キャリア濃度領域の表面上に前記電極層を形成する工程を含む、請求項１に記載の半導体レーザ素子の製造方法。
【請求項３】
前記電流通路領域を形成した後、前記第１半導体レーザ素子部を構成する半導体層の成長温度および前記第２半導体レーザ素子部を構成する半導体層の成長温度の少なくとも一方よりも低い温度で、前記イオン注入した不純物を活性化する工程をさらに備える、請求項１または２に記載の半導体レーザ素子の製造方法。
【請求項４】
基板上に形成され、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部と、
前記第１リッジ部および前記第２リッジ部を覆うように形成された半導体層と、
前記半導体層の前記第１リッジ部および前記第２リッジ部に対応する領域に、不純物を導入することにより形成され、前記リッジ部の上面に達する電流通路領域と、
前記電流通路領域上に形成された電極層とを備えた、半導体レーザ素子。
【請求項５】
前記半導体層は、ノンドープの半導体層を含む、請求項４に記載の半導体レーザ素子。
【請求項６】
少なくとも前記第１リッジ部の側面および前記第２リッジ部の側面を覆うように形成され、ノンドープの半導体からなる電流ブロック層をさらに備える、請求項４または５に記載の半導体レーザ素子。
【請求項７】
前記電流通路領域は、
前記第１リッジ部の上面および前記第２リッジ部の上面の幅よりも大きい幅の電流通路領域を含む、請求項４〜６のいずれか１項に記載の半導体レーザ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体レーザ素子およびその製造方法に関し、特に、複数の半導体レーザ素子部を有する半導体レーザ素子およびその製造方法に関する。
【０００２】
【従来の技術】
従来、１チップ内に複数の半導体レーザ素子部をモノリシックに集積した集積型半導体レーザ素子が知られている。
【０００３】
図２０は、従来の集積型半導体レーザ素子の一例を示した断面図である。図２０を参照して、この従来の一例による集積型半導体レーザ素子では、赤外光を発振する第１半導体レーザ素子部と、赤色光を発振する第２半導体レーザ素子部とがモノリシックに集積されている。
【０００４】
すなわち、従来の一例による集積型半導体レーザ素子では、図２０に示すように、ｎ型ＧａＡｓ基板１０１上に、赤外光を発振するための第１半導体レーザ層１１０が形成されている。また、第１半導体レーザ層１１０と素子分離溝１４０を挟むように所定の間隔を隔てて、赤色光を発振するための第２半導体レーザ層１２０が形成されている。また、第１半導体レーザ層１１０および第２半導体レーザ層１２０には、それぞれ、電流通路領域であるメサ形状（台形形状）の凸部（リッジ部１１０ａおよび１２０ａ）が形成されている。
【０００５】
また、第１半導体レーザ層１１０は、ｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１１２と、メサ形状（台形形状）の凸部を有するとともに、ｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１１３と、ｐ型ＧａＡｓからなるｐ型コンタクト層１１４とを含んでいる。そして、ｐ型クラッド層１１３の凸部とｐ型コンタクト層１１４とによって、リッジ部１１０ａが構成されている。
【０００６】
また、第２半導体レーザ層１２０は、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層１２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層１２２と、メサ形状（台形形状）の凸部を有するとともに、ｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層１２３とを含んでいる。そして、ｐ型クラッド層１２３の凸部によって、リッジ部１２０ａが構成されている。
【０００７】
そして、第１半導体レーザ層１１０のリッジ部１１０ａおよび第２半導体レーザ層１２０のリッジ部１２０ａの側面を覆うように、ｎ型ＧａＡｓからなるｎ型電流ブロック層１０２が形成されている。ｎ型電流ブロック層１０２上には、リッジ部１１０ａおよび１２０ａの上面上にそれぞれ接触するように、ｐ型ＧａＡｓからなる２つのｐ型コンタクト層１０３が形成されている。２つのｐ型コンタクト層１０３の上面上には、それぞれ、下層から上層に向かって、ＡｕＺｎ層と、Ａｕ層とからなるｐ側オーミック電極１０４が形成されている。また、ｎ型ＧａＡｓ基板１０１の裏面上には、ｎ型ＧａＡｓ基板１０１の裏面に近い方から順に、ＡｕＧｅ層と、Ａｕ層とからなるｎ側オーミック電極１０５が形成されている。
【０００８】
図２１〜図３２は、図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２０〜図３２を参照して、従来の一例による集積型半導体レーザ素子の製造プロセスについて説明する。
【０００９】
まず、図２１に示すように、ｎ型ＧａＡｓ基板１０１上の全面に、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法を用いて、赤外光を発振するための第１半導体レーザ層１１０を形成する。
【００１０】
具体的には、ｎ型ＧａＡｓ基板１０１を、約８００℃の成長温度に保持した状態で、ｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１１２と、ｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１１３と、ｐ型ＧａＡｓからなるｐ型コンタクト層１１４とを順次形成する。この後、ｐ型コンタクト層１１４上の所定領域に、レジスト１５１を形成する。
【００１１】
次に、図２２に示すように、レジスト１５１をマスクとして、第１半導体レーザ層１１０の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。この後、レジスト１５１を除去する。
【００１２】
次に、図２３に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１０１および第１半導体レーザ層１１０の全面上に、赤色光を発振するための第２半導体レーザ層１２０を形成する。
【００１３】
具体的には、ｎ型ＧａＡｓ基板１０１を、約７７０℃の成長温度に保持した状態で、ｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層１２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層１２２と、ｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層１２３とを順次形成する。続いて、チャンバ（図示せず）内に残留しているリン（Ｐ）を除去するために、ｐ型クラッド層１２３上に、ＧａＡｓ層１２４を形成する。この後、ＧａＡｓ層１２４を、リン酸と過酸化水素水との混合液によりウェットエッチングすることにより除去する。
【００１４】
次に、図２４に示すように、ｐ型クラッド層１２３上の所定領域に、レジスト１５２を形成する。
【００１５】
次に、図２５に示すように、レジスト１５２をマスクとして、第２半導体レーザ層１２０の所定領域を、臭化水素酸と塩酸と水との混合液によりウェットエッチングする。これにより、素子分離領域１４０ａを隔てて、第１半導体レーザ層１１０と第２半導体レーザ層１２０とが形成された構造が得られる。この後、レジスト１５２を除去する。
【００１６】
次に、図２６に示すように、プラズマＣＶＤ法を用いて、第１半導体レーザ層１１０および第２半導体レーザ層１２０上のリッジ部形成領域に、それぞれ、ＳｉＯ２膜１５３ａおよび１５３ｂを形成する。
【００１７】
次に、図２７に示すように、ＳｉＯ２膜１５３ａをマスクとして、まず、第１半導体レーザ層１１０を構成するｐ型クラッド層１１３およびｐ型コンタクト層１１４の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。これにより、第１半導体レーザ層１１０にメサ形状（台形形状）のリッジ部１１０ａが形成される。続いて、ＳｉＯ２膜１５３ｂをマスクとして、第２半導体レーザ層１２０を構成するｐ型クラッド層１２３の所定領域を、臭化水素酸と塩酸との混合液によりウェットエッチングする。これにより、第２半導体レーザ層１２０にメサ形状（台形形状）のリッジ部１２０ａが形成される。
【００１８】
次に、図２８に示すように、ＭＯＣＶＤ法を用いて、基板温度を約６３０℃に保持した状態で、ＳｉＯ２膜１５３ａおよび１５３ｂをマスクとして、ｎ型ＧａＡｓからなるｎ型電流ブロック層１０２を選択的に成長させる。この後、ＳｉＯ２膜１５３ａおよび１５３ｂを除去する。
【００１９】
次に、図２９に示すように、ＭＯＣＶＤ法を用いて、ｎ型電流ブロック層１０２上に、リッジ部１１０ａおよび１２０ａの上面を覆うように、ｐ型ＧａＡｓからなるｐ型コンタクト層１０３を形成する。
【００２０】
次に、図３０に示すように、蒸着法を用いて、ｐ型コンタクト層１０３上のリッジ部１１０ａおよび１２０ａに対応する領域に、それぞれ、下層から上層に向かって、ＡｕＺｎ層と、Ａｕ層とからなるｐ側オーミック電極１０４を形成する。
【００２１】
次に、図３１に示すように、ｐ型コンタクト層１０３上の所定領域に、レジスト１５６を形成する。
【００２２】
次に、図３２に示すように、レジスト１５６をマスクとして、ｎ型電流ブロック層１０２、ｐ型コンタクト層１０３、第１半導体レーザ層１１０および第２半導体レーザ層１２０の所定領域を、臭化水素酸と過酸化水素水との混合液によりウェットエッチングする。これにより、ｎ型ＧａＡｓ基板１０１の上面にまで達する素子分離溝１４０が形成される。そして、この素子分離溝１４０によって、第１半導体レーザ層１１０と第２半導体レーザ層１２０とが電気的に分離される。
【００２３】
最後に、図２０に示したように、ｎ型ＧａＡｓ基板１０１の裏面を硫酸と過酸化水素水との混合液によりエッチングして所望の厚みにした後、蒸着法を用いて、ｎ型ＧａＡｓ基板１０１の裏面上に、ｎ型ＧａＡｓ基板１０１の裏面に近い方から順に、ＡｕＧｅ層と、Ａｕ層とからなるｎ側オーミック電極１０５を形成する。このようにして、従来の一例による集積型半導体レーザ素子が製造される。
【００２４】
しかしながら、図２０に示した従来の一例による集積型半導体レーザ素子では、ｎ型ＧａＡｓ基板１０１の上面にまで達する素子分離溝１４０を形成しているために、ｎ型ＧａＡｓ基板１０１の裏面上にｎ側オーミック電極１０５を形成する際の電極形成工程やチップ化する際のへき開工程で、ｎ型ＧａＡｓ基板１０１が素子分離溝１４０に沿って割れてしまう場合があるという不都合があった。
【００２５】
そこで、従来、集積型半導体レーザ素子において、リッジ部上に設けられたｎ型半導体層に、拡散法を用いて選択的にｐ型不純物拡散領域を形成することにより、素子分離溝を設けることなく素子間の分離を行う構造が提案されている（たとえば、特許文献１参照）。
【００２６】
すなわち、上記特許文献１には、リッジ部上に順次形成されたｐ型半導体層およびｎ型半導体層のリッジ部に対応する領域に、ｎ型半導体層の上面からｐ型半導体層の途中にまで達するｐ型のＺｎ拡散領域が形成された集積型半導体レーザ素子が開示されている。この特許文献１に開示された構造では、ｎ型半導体層のリッジ部に対応する領域にｐ型のＺｎ拡散領域を形成することによって、ｎ型半導体層のリッジ部に対応する領域のみをｐ型の電流通路領域として機能させる。これにより、素子分離溝を設けることなく、素子間を分離することが可能になるので、素子分離溝に起因する基板の割れなどが抑制される。
【００２７】
【特許文献１】
特開昭５６−１５８４９５号公報
【発明が解決しようとする課題】
しかしながら、上記特許文献１では、Ｚｎ拡散領域を形成する場合、エピタキシャル成長法を用いてｐ型半導体層およびｎ型半導体層を形成した後に、ｐ型半導体層およびｎ型半導体層の成長温度よりも高い温度で拡散熱処理を行う必要があった。このため、高温で行われる拡散熱処理が、エピタキシャル成長法により形成されたｐ型半導体層およびｎ型半導体層に悪影響を及ぼすという不都合がある。その結果、レーザ特性が劣化するという問題点がある。
【００２８】
また、上記特許文献１では、Ｚｎ拡散領域がリッジ部の上面にまで達していないので、Ｚｎ拡散領域とリッジ部の上面との間で電流が横方向に分散するという不都合がある。その結果、電流注入効率が低下するという問題点もある。
【００２９】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、レーザ特性の劣化や電流注入効率の低下を抑制しながら、素子を製造する際に、基板が割れるのを防止することが可能な半導体レーザ素子を提供することである。
【００３０】
この発明のもう１つの目的は、レーザ特性の劣化や電流注入効率の低下を抑制しながら、素子を製造する際に、基板が割れるのを防止することが可能な半導体レーザ素子の製造方法を提供することである。
【００３１】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による半導体レーザ素子の製造方法は、基板上に、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部を形成する工程と、第１リッジ部および第２リッジ部を覆うように、半導体層を形成する工程と、その後、半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物をイオン注入することによって、リッジ部の上面に達する電流通路領域を形成する工程と、電流通路領域上に電極層を形成する工程とを備えている。
【００３２】
この第１の局面による半導体レーザ素子の製造方法では、上記のように、第１リッジ部および第２リッジ部を覆うように半導体層を形成した後、半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物をイオン注入することにより、リッジ部の上面に達する電流通路領域を形成することによって、第１リッジ部および第２リッジ部の上方にのみ電流通路領域を設けることができるので、第１半導体レーザ素子部と第２半導体レーザ素子部とを電気的に分離するための素子分離溝を形成する必要がない。これにより、基板の裏面上に電極を形成する際の電極工程やチップ化する際のへき開工程で、基板が素子分離溝に沿って割れるなどの不都合が生じない。また、電流通路領域をリッジ部の上面に達するように設けることによって、リッジ部と電極層との間で電流が横方向に分散するのを抑制することができるので、電流注入効率が低下するのを抑制することができる。また、電流通路領域をイオン注入により形成することによって、イオン注入後に注入した不純物を活性化させるための熱処理は、通常、第１半導体レーザ素子部を構成する半導体層の成長温度および第２半導体レーザ素子部を構成する半導体層の成長温度の少なくとも一方よりも低い温度で行うことができるので、高温の熱処理による半導体層への影響を低減することができる。その結果、レーザ特性が劣化するのを抑制することができる。また、イオン注入は、拡散に比べて制御性が高いので、電流通路領域を制御性よく形成することができる。
【００３３】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、電流通路領域を形成する工程は、不純物をイオン注入した後、不純物のイオン注入領域の表面に位置する低キャリア濃度領域を除去することによって、高キャリア濃度領域を露出させる工程を含み、電極層を形成する工程は、高キャリア濃度領域の表面に接触するように電極層を形成する工程を含む。このように構成すれば、イオン注入により電流通路領域を形成する場合に、電極層と電流通路領域とのコンタクト抵抗が大きくなるのを抑制することができるので、電極層と電流通路領域との良好なコンタクトを得ることができる。
【００３４】
上記第１の局面による半導体レーザ素子の製造方法において、好ましくは、電流通路領域を形成した後、第１半導体レーザ素子部を構成する半導体層の成長温度および第２半導体レーザ素子部を構成する半導体層の成長温度の少なくとも一方よりも低い温度で、イオン注入した不純物を活性化する工程をさらに備える。このように構成すれば、容易に、熱処理がレーザ特性に及ぼす影響を低減することができる。
【００３５】
この発明の第２の局面による半導体レーザ素子は、基板上に形成され、第１リッジ部を含む第１半導体レーザ素子部および第２リッジ部を含む第２半導体レーザ素子部と、第１リッジ部および第２リッジ部を覆うように形成された半導体層と、半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物を導入することにより形成され、リッジ部の上面に達する電流通路領域と、電流通路領域上に形成された電極層とを備えている。
【００３６】
この第２の局面による半導体レーザ素子では、上記のように、第１リッジ部および第２リッジ部を覆うように形成された半導体層の第１リッジ部および第２リッジ部に対応する領域に、不純物を導入することによりリッジ部の上面に達する電流通路領域を形成することによって、第１リッジ部および第２リッジ部の上方にのみ電流通路領域を設けることができるので、第１半導体レーザ素子部と第２半導体レーザ素子部とを電気的に分離するための素子分離溝を形成する必要がない。これにより、基板の裏面上に電極を形成する際の電極工程やチップ化する際のへき開工程で、基板が素子分離溝に沿って割れるなどの不都合が生じない。また、電流通路領域をリッジ部の上面に達するように設けることによって、リッジ部と電極層との間で電流が横方向に分散するのを抑制することができるので、電流注入効率が低下するのを抑制することができる。
【００３７】
上記第２の局面による半導体レーザ素子において、好ましくは、半導体層は、ノンドープの半導体層を含む。このように構成すれば、容易に、不純物が導入された領域のみに導電性を持たせることができるので、不純物が導入された領域のみを電流通路領域とすることができる。
【００３８】
上記第２の局面による半導体レーザ素子において、好ましくは、少なくとも第１リッジ部の側面および第２リッジ部の側面を覆うように形成され、ノンドープの半導体からなる電流ブロック層をさらに備える。このように構成すれば、容易に、第１半導体レーザ素子部と第２半導体レーザ素子部との間を電気的に絶縁することができる。
【００３９】
上記第２の局面による半導体レーザ素子において、好ましくは、電流通路領域は、第１リッジ部の上面および第２リッジ部の上面の幅よりも大きい幅の電流通路領域を含む。このように構成すれば、電流通路領域の上面と電極層との接触面積が増加されるので、電流通路領域の上面と電極層とのコンタクト抵抗をより小さくすることができる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００４１】
（第１実施形態）
図１は、本発明の第１実施形態による集積型半導体レーザ素子の構造を示した断面図である。図２および図３は、図１に示した第１実施形態による集積型半導体レーザ素子の２つの発光層の拡大断面図である。まず、図１〜図３を参照して、第１実施形態による集積型半導体レーザ素子の構造について説明する。
【００４２】
第１実施形態による集積型半導体レーザ素子では、図１に示すように、赤外光を発振する第１半導体レーザ素子部と、赤色光を発振する第２半導体レーザ素子部とがモノリシックに集積されている。具体的には、ｎ型ＧａＡｓ基板１上に、赤外光を発振するための第１半導体レーザ層１０が形成されている。また、第１半導体レーザ層１０と素子分離領域４０を挟むように所定の間隔を隔てて、赤色光を発振するための第２半導体レーザ層２０が形成されている。また、第１半導体レーザ層１０および第２半導体レーザ層２０には、それぞれ、電流通路領域であるメサ形状（台形形状）の凸部（リッジ部１０ａおよび２０ａ）が形成されている。
【００４３】
なお、ｎ型ＧａＡｓ基板１は、本発明の「基板」の一例である。また、第１半導体レーザ層１０は、本発明の「第１半導体レーザ素子部」の一例であり、第２半導体レーザ層２０は、本発明の「第２半導体レーザ素子部」の一例である。また、リッジ部１０ａは、本発明の「第１リッジ部」の一例であり、リッジ部２０ａは、本発明の「第２リッジ部」の一例である。
【００４４】
具体的には、赤外光を発振するための第１半導体レーザ層１０は、約１．５μｍの厚みを有するｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１２と、メサ形状（台形形状）の凸部を有するとともに、約１μｍの厚みを有するｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１３と、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１４とを含んでいる。そして、ｐ型クラッド層１３の凸部とｐ型コンタクト層１４とによって、リッジ部１０ａが構成されている。
【００４５】
また、発光層１２は、図２に示すように、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｎ側光ガイド層１２ａと、約７ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなる４つの障壁層１２ｂおよび約７ｎｍの厚みを有するＡｌ０．１Ｇａ０．９Ａｓからなる５つの井戸層１２ｃが交互に積層されたＭＱＷ活性層１２ｅと、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｐ側光ガイド層１２ｄとから構成されている。
【００４６】
また、赤色光を発振するための第２半導体レーザ層２０は、約１．５μｍの厚みを有するｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層２２と、メサ形状（台形形状）の凸部を有するとともに、約１μｍの厚みを有するｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層２３とを含んでいる。そして、ｐ型クラッド層２３の凸部によって、リッジ部２０ａが構成されている。
【００４７】
また、発光層２２は、図３に示すように、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ側光ガイド層２２ａと、約６ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなる２つの障壁層２２ｂおよび約６ｎｍの厚みを有するＩｎ０．５Ｇａ０．５Ｐからなる３つの井戸層２２ｃが交互に積層されたＭＱＷ活性層２２ｅと、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｐ側光ガイド層２２ｄとから構成されている。
【００４８】
ここで、第１実施形態では、図１に示すように、第１半導体レーザ層１０のリッジ部１０ａおよび第２半導体レーザ層２０のリッジ部２０ａの側面を覆うように、かつ、第１半導体レーザ層１０と第２半導体レーザ層２０との間の素子分離領域４０を埋めるように、約１μｍの厚みを有するノンドープＧａＡｓからなるノンドープ電流ブロック層２が形成されている。なお、このノンドープ電流ブロック層２は、本発明の「電流ブロック層」の一例である。
【００４９】
また、第１実施形態では、ノンドープ電流ブロック層２上に、約２μｍの厚みを有するノンドープＧａＡｓ層３が形成されている。なお、このノンドープＧａＡｓ層３は、本発明の「半導体層」の一例である。そして、リッジ部１０ａおよび２０ａ上には、それぞれ、ノンドープＧａＡｓ層３に亜鉛（Ｚｎ）がイオン注入されることにより形成されたｐ型のイオン注入層３ａが、リッジ部１０ａおよび２０ａの上面に達するように設けられている。このイオン注入層３ａは、リッジ部１０ａおよび２０ａの幅と実質的に同じ幅を有するとともに、約１μｍの厚みを有している。なお、このイオン注入層３ａは、本発明の「電流通路領域」の一例であり、亜鉛（Ｚｎ）は、本発明の「不純物」の一例である。
【００５０】
この２つのｐ型のイオン注入層３ａの不純物濃度のピーク深さは、イオン注入層３ａの上面から約０．５μｍの領域に位置する。また、後述する製造プロセスにおいて、イオン注入後に２つのイオン注入層３ａの上面の低キャリア濃度領域が除去されることによって、イオン注入層３ａの上面には、高キャリア濃度領域が露出されている。また、ノンドープＧａＡｓ層３の上面上には、２つのイオン注入層３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極４が形成されている。なお、ｐ側オーミック電極４は、本発明の「電極層」の一例である。
【００５１】
また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ型ＧａＡｓ基板１の裏面に近い方から順に、約１５０ｎｍの厚みを有するＡｕＧｅ層と、約５００ｎｍの厚みを有するＡｕ層とからなるｎ側オーミック電極５が形成されている。
【００５２】
第１実施形態では、上記のように、リッジ部１０ａおよび２０ａの上面を覆うように、ノンドープＧａＡｓ層３を形成するとともに、ノンドープＧａＡｓ層３のリッジ部１０ａおよび２０ａに対応する領域に、それぞれ、亜鉛（Ｚｎ）をイオン注入することにより、リッジ部１０ａおよび２０ａの上面に達するｐ型のイオン注入層３ａを形成することによって、リッジ部１０ａおよび２０ａの上方にのみｐ型の電流通路領域（イオン注入層３ａ）を設けることができるので、第１半導体レーザ層１０と第２半導体レーザ層２０とを電気的に分離するための素子分離溝を形成する必要がない。これにより、ｎ型ＧａＡｓ基板１の裏面上にｎ側電極５を形成する際の電極形成工程やチップ化する際のへき開工程で、ｎ型ＧａＡｓ基板１が素子分離溝に沿って割れるなどの不都合が生じない。また、電流通路領域（イオン注入層３ａ）をリッジ部１０ａおよび２０ａの上面に達するように設けることによって、リッジ部１０ａおよび２０ａとｐ側電極４との間で電流が横方向に分散するのを抑制することができるので、電流注入効率が低下するのを抑制することができる。
【００５３】
また、２つのイオン注入層３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、２つのｐ側オーミック電極４を形成することによって、ｐ側電極４と電流通路領域としてのイオン注入層３ａとのコンタクト抵抗が大きくなるのを抑制することができるので、ｐ側電極４とイオン注入層３ａとの良好なコンタクトを得ることができる。
【００５４】
図４〜図１６は、図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１〜図１６を参照して、第１実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００５５】
まず、図４に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上の全面に、赤外光を発振するための第１半導体レーザ層１０を形成する。
【００５６】
具体的には、ｎ型ＧａＡｓ基板１を、約８００℃の成長温度に保持した状態で、約１．５μｍの厚みを有するｎ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｎ型クラッド層１１と、ＡｌＧａＡｓ系の半導体層を含む発光層１２と、約１μｍの厚みを有するｐ型Ａｌ０．４５Ｇａ０．５５Ａｓからなるｐ型クラッド層１３と、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１４とを順次形成する。この後、ｐ型コンタクト層１４上の所定領域に、レジスト５１を形成する。
【００５７】
なお、発光層１２を形成する際には、図２に示すように、ｎ型クラッド層１１（図４参照）上に、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｎ側光ガイド層１２ａと、約７ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなる４つの障壁層１２ｂおよび約７ｎｍの厚みを有するＡｌ０．１Ｇａ０．９Ａｓからなる５つの井戸層１２ｃが交互に積層されたＭＱＷ活性層１２ｅと、約５０ｎｍの厚みを有するＡｌ０．３５Ｇａ０．６５Ａｓからなるｐ側光ガイド層１２ｄとを順次形成する。
【００５８】
次に、図５に示すように、レジスト５１をマスクとして、第１半導体レーザ層１０の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。この後、レジスト５１を除去する。
【００５９】
次に、図６に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１および第１半導体レーザ層１０の全面上に、赤色光を発振するための第２半導体レーザ層２０を形成する。
【００６０】
具体的には、ｎ型ＧａＡｓ基板１を、約７７０℃の成長温度に保持した状態で、約１．５μｍの厚みを有するｎ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｎ型クラッド層２１と、ＡｌＧａＩｎＰ系の半導体層を含む発光層２２と、約１μｍの厚みを有するｐ型（Ａｌ０．７Ｇａ０．３）０．５Ｉｎ０．５Ｐからなるｐ型クラッド層２３とを順次形成する。続いて、チャンバ（図示せず）内に残留しているリン（Ｐ）を除去するために、ｐ型クラッド層２３上に、ＧａＡｓ層２４を形成する。
【００６１】
なお、発光層２２を形成する際には、図３に示すように、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｎ側光ガイド層２２ａと、約６ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなる２つの障壁層２２ｂおよび約６ｎｍの厚みを有するＩｎ０．５Ｇａ０．５Ｐからなる３つの井戸層２２ｃが交互に積層されたＭＱＷ活性層２２ｅと、約５０ｎｍの厚みを有する（Ａｌ０．５Ｇａ０．５）０．５Ｉｎ０．５Ｐからなるｐ側光ガイド層２２ｄとを順次形成する。
【００６２】
この後、ＧａＡｓ層２４を、リン酸と過酸化水素水との混合液によりウェットエッチングすることにより除去する。そして、図７に示すように、ｐ型クラッド層２３上の所定領域に、レジスト５２を形成する。
【００６３】
次に、図８に示すように、レジスト５２をマスクとして、第２半導体レーザ層２０の所定領域を、臭化水素酸と塩酸と水との混合液によりウェットエッチングする。これにより、素子分離領域４０を隔てて、第１半導体レーザ層１０と第２半導体レーザ層２０とが形成された構造が得られる。この後、レジスト５２を除去する。
【００６４】
次に、図９に示すように、プラズマＣＶＤ法を用いて、第１半導体レーザ層１０および第２半導体レーザ層２０上のリッジ部形成領域に、それぞれ、ＳｉＯ２膜５３ａおよび５３ｂを形成する。
【００６５】
次に、図１０に示すように、ＳｉＯ２膜５３ａをマスクとして、まず、第１半導体レーザ層１０を構成するｐ型クラッド層１３およびｐ型コンタクト層１４の所定領域を、リン酸と過酸化水素水との混合液によりウェットエッチングする。これにより、第１半導体レーザ層１０に、メサ形状（台形形状）のリッジ部１０ａが形成される。続いて、ＳｉＯ２膜５３ｂをマスクとして、第２半導体レーザ層２０を構成するｐ型クラッド層２３の所定領域を、臭化水素酸と塩酸との混合液によりウェットエッチングする。これにより、第２半導体レーザ層２０にメサ形状（台形形状）のリッジ部２０ａが形成される。
【００６６】
次に、第１実施形態では、図１１に示すように、ＭＯＣＶＤ法を用いて、基板温度を約６３０℃に保持した状態で、ＳｉＯ２膜５３ａおよび５３ｂをマスクとして、第１半導体レーザ層１０のリッジ部１０ａおよび第２半導体レーザ層２０のリッジ部２０ａの側面を覆うように、かつ、第１半導体レーザ層１０と第２半導体レーザ層２０との間の素子分離領域４０を埋めるように、約１μｍの厚みを有するノンドープＧａＡｓからなるノンドープ電流ブロック層２を選択的に成長させる。この後、ＳｉＯ２膜５３ａおよび５３ｂを除去する。
【００６７】
次に、図１２に示すように、ＭＯＣＶＤ法を用いて、ノンドープ電流ブロック層２上に、リッジ部１０ａおよび２０ａの上面を覆うように、約２μｍの厚みを有するノンドープＧａＡｓ層３を形成する。そして、プラズマＣＶＤ法を用いて、ノンドープＧａＡｓ層３上の全面に、ＳｉＯ２膜５４を形成した後、バッファードフッ酸によるウェットエッチングにより、ＳｉＯ２膜５４のリッジ部１０ａおよび２０ａに対応する領域を除去する。この際、ＳｉＯ２膜５４の除去される領域の幅を、リッジ部１０ａおよび２０ａの上面の幅と実質的に同じ幅にする。
【００６８】
次に、第１実施形態では、図１３に示すように、ＳｉＯ２膜５４をマスクとして、亜鉛（Ｚｎ）をイオン注入する。これにより、ノンドープＧａＡｓ層３のリッジ部１０ａおよび２０ａに対応する領域に、それぞれ、約２μｍの注入深さ（厚み）を有するとともに、リッジ部１０ａおよび２０ａの上面の幅と実質的に同じ幅を有するイオン注入層３ａが形成される。この場合、２つのイオン注入層３ａの不純物濃度のピーク深さが、イオン注入層３ａの上面から約１．５μｍの領域に位置するように、イオン注入条件を設定する。具体的には、イオン注入条件は、注入エネルギ：約４５０ｋｅＶ、ドーズ量：約２×１０１９ｃｍ−２に設定する。この後、ＳｉＯ２膜５４を除去する。
【００６９】
次に、図１４に示すように、プラズマＣＶＤ法を用いて、全面に、ＳｉＯ２膜５５を形成した後、２つのイオン注入層３ａの注入された不純物を活性化させるために、熱処理を行う。この際、第１実施形態では、第１半導体レーザ層１０の成長温度（約８００℃）および第２半導体レーザ層２０の成長温度（約７７０℃）よりも低い温度で、活性化率が約７０％〜約８０％になるように熱処理を行う。具体的な熱処理条件は、温度：約７５０℃、時間：約１５分である。
【００７０】
次に、図１５に示すように、バッファードフッ酸によるウェットエッチングにより、ＳｉＯ２膜５５の２つのイオン注入層３ａに対応する領域を除去することによって、イオン注入層３ａの表面を露出させる。この際、ＳｉＯ２膜５５の除去される領域の幅を、イオン注入層３ａの幅と実質的に同じ幅にする。
【００７１】
次に、第１実施形態では、図１６に示すように、ＳｉＯ２膜５５をマスクとして、リン酸と過酸化水素水との混合液によるウェットエッチングにより、ＧａＡｓからなる２つのイオン注入層３ａの上面から約１μｍの深さまでを除去することによって、２つのイオン注入層３ａの表面に位置する低キャリア濃度領域を除去する。これにより、２つのイオン注入層３ａの表面に、高キャリア濃度領域が露出される。また、２つのイオン注入層３ａの不純物濃度のピーク深さが、イオン注入層３ａの上面から約０．５μｍの深さに位置することになる。
【００７２】
最後に、第１実施形態では、図１に示したように、蒸着法を用いて、ノンドープＧａＡｓ層３の上面上に、２つのイオン注入層３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極４を形成する。また、ｎ型ＧａＡｓ基板１の裏面を硫酸と過酸化水素水との混合液によりエッチングして所望の厚みにした後、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面上に、ｎ型ＧａＡｓ基板１の裏面に近い方から順に、約１５０ｎｍの厚みを有するＡｕＧｅ層と、約５００ｎｍの厚みを有するＡｕ層とからなるｎ側オーミック電極５を形成する。このようにして、第１実施形態による集積型半導体レーザ素子が製造される。
【００７３】
第１実施形態による集積型半導体レーザ素子の製造プロセスでは、上記のように、電流通路領域としてのイオン注入層３ａを、ノンドープＧａＡｓ層３に亜鉛（Ｚｎ）をイオン注入することにより形成することによって、亜鉛（Ｚｎ）をイオン注入した後に注入した不純物を活性化させるための熱処理は、通常、第１半導体レーザ層１０を構成する半導体各層（１１〜１４）の成長温度（約８００℃）、および、第２半導体レーザ層２０を構成する半導体各層（２１〜２３）の成長温度（約７７０℃）よりも低い温度（約７５０℃）で行うことができるので、高温の熱処理による半導体各層への影響を低減することができる。その結果、レーザ特性が劣化するのを抑制することができる。また、イオン注入は、拡散に比べて制御性が高いので、電流通路領域としてのイオン注入層３ａを制御性よく形成することができる。
【００７４】
（第２実施形態）
図１７は、本発明の第２実施形態による集積型半導体レーザ素子の構造を示した断面図である。この第２実施形態では、上記第１実施形態と異なり、リッジ部の上面の幅よりも大きい幅を有する電流通路領域としてのイオン注入層を形成する場合の例について説明する。第２実施形態のその他の構成は、第１実施形態と同様である。
【００７５】
図１７を参照して、この第２実施形態では、上記第１実施形態と同様、ｎ型ＧａＡｓ基板１上に、赤外光を発振するための第１半導体レーザ層１０（ｎ型クラッド層１１、発光層１２、ｐ型クラッド層１３およびｐ型コンタクト層１４）が形成されている。また、第１半導体レーザ層１０と素子分離領域４０を挟むように所定の間隔を隔てて、赤色光を発振するための第２半導体レーザ層２０（ｎ型クラッド層２１、発光層２２およびｐ型クラッド層２３）が形成されている。また、第１半導体レーザ層１０および第２半導体レーザ層２０には、それぞれ、電流通路領域であるメサ形状（台形形状）の凸部（リッジ部１０ａおよび２０ａ）が形成されている。また、第２実施形態では、第１実施形態と同様、第１半導体レーザ層１０のリッジ部１０ａおよび第２半導体レーザ層２０のリッジ部２０ａの側面を覆うように、かつ、第１半導体レーザ層１０と第２半導体レーザ層２０との間の素子分離領域４０を埋めるように、ノンドープ電流ブロック層２が形成されている。
【００７６】
ここで、第２実施形態では、ノンドープ電流ブロック層２上に、約２μｍの厚みを有するノンドープＧａＡｓ層３３が形成されている。なお、このノンドープＧａＡｓ層３３は、本発明の「半導体層」の一例である。そして、リッジ部１０ａおよび２０ａ上には、それぞれ、ノンドープＧａＡｓ層３に亜鉛（Ｚｎ）がイオン注入されることにより形成されたｐ型のイオン注入層３３ａが、リッジ部１０ａおよび２０ａの上面に達するように形成されている。このイオン注入層３３ａは、約１μｍの厚みを有するとともに、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅を有している。なお、このイオン注入層３３ａは、本発明の「電流通路領域」の一例である。
【００７７】
この２つのｐ型のイオン注入層３３ａの不純物濃度のピーク深さは、イオン注入層３３ａの上面から、約０．５μｍの領域に位置する。また、後述するプロセスにおいて、イオン注入後に２つのイオン注入層３３ａの上面の低キャリア濃度領域が除去されることによって、イオン注入層３３ａの上面には、高キャリア濃度領域が露出されている。また、ノンドープＧａＡｓ層３３の上面上には、２つのイオン注入層３３ａの高キャリア濃度領域を有する表面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極３４が形成されている。なお、ｐ側オーミック電極３４は、本発明の「電極層」の一例である。
【００７８】
なお、ｎ型ＧａＡｓ基板１の裏面上には、上記第１実施形態と同様、ｎ側オーミック電極５が形成されている。
【００７９】
第２実施形態では、上記のように、電流通路領域としての２つのイオン注入層３３ａの幅を、それぞれ、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅にすることによって、イオン注入層３３ａの上面とｐ側オーミック電極３４との接触面積が増加されるので、イオン注入層３３ａの上面とｐ側オーミック電極３４とのコンタクト抵抗をより小さくすることができる。
【００８０】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００８１】
図１８および図１９は、図１７に示した第２実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１７〜図１９を参照して、第２実施形態による集積型半導体レーザ素子の製造プロセスについて説明する。
【００８２】
まず、図４〜図１１に示した第１実施形態と同様の製造プロセスを用いて、図１８に示すように、ノンドープ電流ブロック層２までを形成する。次に、ＭＯＣＶＤ法を用いて、ノンドープ電流ブロック層２上に、リッジ部１０ａおよび２０ａの上面を覆うように、約２μｍの厚みを有するノンドープＧａＡｓ層３３を形成する。そして、プラズマＣＶＤ法を用いて、ノンドープＧａＡｓ層３３上に、ＳｉＯ２膜６４を形成した後、バッファードフッ酸によるウェットエッチングにより、ＳｉＯ２膜６４のリッジ部１０ａおよび２０ａに対応する領域を除去する。この際、ＳｉＯ２膜６４の除去される領域の幅を、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅にする。
【００８３】
次に、図１９に示すように、ＳｉＯ２膜６４をマスクとして、上記第１実施形態と同様の条件で、亜鉛（Ｚｎ）をイオン注入する。これにより、ノンドープＧａＡｓ層３３のリッジ部１０ａおよび２０ａに対応する領域に、それぞれ、約２μｍの注入深さ（厚み）を有するとともに、リッジ部１０ａの上面およびリッジ部２０ａの上面の幅よりも大きい幅を有するイオン注入層３３ａが形成される。この２つのイオン注入層３３ａの不純物濃度のピーク深さは、イオン注入層３３ａの上面から約１．５μｍの領域に位置する。この後、ＳｉＯ２膜６４を除去する。
【００８４】
この後、図１４〜図１６に示した第１実施形態と同様の製造プロセスを用いて、イオン注入層３３ａの表面に、高キャリア濃度領域を露出させる工程までを行う。
【００８５】
最後に、第２実施形態では、図１７に示したように、蒸着法を用いて、ノンドープＧａＡｓ層３３の上面上に、リッジ部１０ａおよび２０ａの上面の幅よりも大きい幅を有する２つのイオン注入層３３ａ上の全面にそれぞれ接触するように、下層から上層に向かって、約１５０ｎｍの厚みを有するＡｕＺｎ層と、約５００ｎｍの厚みを有するＡｕ層とからなる２つのｐ側オーミック電極３４を形成する。また、蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面上に、ｎ側オーミック電極５を形成する。このようにして、第２実施形態による集積型半導体レーザ素子が製造される。
【００８６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８７】
たとえば、上記第１および第２実施形態では、赤外光を発振する第１半導体レーザ素子部と、赤色光を発振する第２半導体レーザ素子部とがモノリシックに集積された半導体レーザ素子の例について説明したが、本発明はこれに限らず、他の異なる波長のレーザ光を発振する素子部がモノリシックに集積された半導体レーザ素子にも適用可能である。また、同じ波長のレーザ光を発振する素子部がモノリシックに集積された半導体レーザ素子にも適用可能である。具体的には、活性層がＡｌＧａＩｎＮからなる窒化物系半導体レーザ素子（たとえば、発振波長３５０〜５００ｎｍ）や、活性層がＺｎＯやＭｇＺｎＳＳｅＴｅからなるＩＩ−ＶＩ族半導体レーザ素子や、ＧａＩｎＡｓからなる半導体レーザ素子（たとえば、発振波長９８０ｎｍや１．３μｍ帯や１．５５μｍ帯）、ＧａＩｎＡｓＮＰからなる半導体レーザ素子（たとえば、１．３μｍ帯や１．５５μｍ帯）などの同一または異なる半導体レーザがモノリシックに集積された半導体レーザ素子にも適用可能である。
【００８８】
また、上記第１および第２実施形態では、ノンドープＧａＡｓ層に亜鉛（Ｚｎ）をイオン注入することにより、電流通路領域としてのｐ型のイオン注入層を形成するようにしたが、本発明はこれに限らず、マグネシウム（Ｍｇ）をイオン注入することにより、電流通路領域としてのｐ型のイオン注入層を形成するようにしてもよい。
【００８９】
また、上記第１および第２実施形態では、イオン注入層の表面に位置する低キャリア濃度領域を除去することにより、高キャリア濃度領域を露出させた後に、イオン注入層の高キャリア濃度領域を有する表面に接触するように、ｐ側オーミック電極を形成するようにしたが、本発明はこれに限らず、イオン注入層の高キャリア濃度領域を露出させずに、ｐ側オーミック電極を、イオン注入層の低キャリア濃度領域の表面に接触するように形成してもよい。
【００９０】
また、上記第１および第２実施形態では、第１半導体レーザ層１０の成長温度（約８００℃）および第２半導体レーザ層２０の成長温度（約７７０℃）よりも低い温度（約７５０℃）で、不純物を活性化させるための熱処理を行うようにしたが、本発明はこれに限らず、熱処理の温度が、第１半導体レーザ層の成長温度および第２半導体レーザ層の成長温度の少なくとも一方の成長温度よりも低い温度であればよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による集積型半導体レーザ素子の構造を示した断面図である。
【図２】図１に示した第１実施形態による集積型半導体レーザ素子の発光層の拡大断面図である。
【図３】図１に示した第１実施形態による集積型半導体レーザ素子の発光層の拡大断面図である。
【図４】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図５】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図８】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図９】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１０】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１１】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１２】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１３】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１４】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１５】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１６】図１に示した第１実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１７】本発明の第２実施形態による集積型半導体レーザ素子の構造を示した断面図である。
【図１８】図１７に示した第２実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１９】図１７に示した第２実施形態による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２０】従来の集積型半導体レーザ素子の一例を示した断面図である。
【図２１】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２２】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２３】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２４】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２５】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２６】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２７】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２８】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２９】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３０】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３１】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３２】図２０に示した従来の一例による集積型半導体レーザ素子の製造プロセスを説明するための断面図である。
【符号の説明】
１  ｎ型ＧａＡｓ基板（基板）
２  ノンドープ電流ブロック層（電流ブロック層）
３、３３  ノンドープＧａＡｓ層（半導体層）
３ａ、３３ａ  イオン注入層（電流通路領域）
４、３４  ｐ側オーミック電極（電極層）
１０  第１半導体レーザ層（第１半導体レーザ素子部）
１０ａ  リッジ部（第１リッジ部）
２０  第２半導体レーザ層（第２半導体レーザ素子部）
２０ａ  リッジ部（第２リッジ部）
【図１】
2004193303.tif 000003
【図２】
2004193303.tif 000004
【図３】
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【図４】
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【図５】
2004193303.tif 000007
【図６】
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【図７】
2004193303.tif 000009
【図８】
2004193303.tif 000010
【図９】
2004193303.tif 000011
【図１０】
2004193303.tif 000012
【図１１】
2004193303.tif 000013
【図１２】
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【図１３】
2004193303.tif 000015
【図１４】
2004193303.tif 000016
【図１５】
2004193303.tif 000017
【図１６】
2004193303.tif 000018
【図１７】
2004193303.tif 000019
【図１８】
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【図１９】
2004193303.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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