(57)【要約】【課題】特性を向上した液晶表示装置の製造方法を提供する。【解決手段】薄膜トランジスタ７の半導体層８と補助容量９の一方の電極１０を形成する。半導体層８および一方の電極１０上に、容量領域１２を含むゲート絶縁膜１１を形成する。ゲート絶縁膜１１を介して半導体層８および補助容量９の一方の電極１０に不純物を注入し、一方の電極１０をメタルライクにする。不純物を注入した後にゲート絶縁膜１１の表面を除去する。ゲート絶縁膜１１を介してゲート電極１９および他方の電極２０を形成する。ゲート絶縁膜１１の表面のダメージを除去するため、バイアス電圧の変化によるゲート、ソース間の電圧の鈍りが小さくなり立ちあがりが急峻になるとともに、ゲート絶縁膜１１で確実に絶縁できるので効率良く動作するため電力消費量も抑制できる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に半導体膜を形成する半導体膜形成工程と、
この半導体膜上に絶縁膜を形成する絶縁膜形成工程と、
この絶縁膜を介して前記半導体膜に不純物を注入する不純物注入工程と、
半導体膜に不純物を注入した後に絶縁膜の表面を除去する除去工程と、
前記絶縁膜を介して半導体膜に対向して電極を形成する電極形成工程と
を具備したことを特徴とする半導体素子の製造方法。
【請求項２】
絶縁基板上に薄膜スイッチング素子の半導体層および容量素子の一方の電極となる半導体膜を形成する半導体膜形成工程と、
薄膜スイッチング素子の半導体層上に形成され、かつ容量素子の一方の電極上に形成される容量領域となる絶縁膜を形成する絶縁膜形成工程と、
この絶縁膜を介して薄膜スイッチング素子の半導体層および容量素子の一方の電極となる半導体膜に不純物を注入する不純物注入工程と、
薄膜スイッチング素子の半導体層および容量素子の一方の電極となる半導体膜に不純物を注入した後絶縁膜の表面を除去する除去工程と、
絶縁膜を介して薄膜スイッチング素子の半導体層に対向して電極を形成するとともに容量領域を介して容量素子の一方の電極に対向した他方の電極を形成する電極形成工程と
を具備したことを特徴とする半導体素子の製造方法。
【請求項３】
絶縁膜は、酸化膜である
ことを特徴とする請求項１または２記載の半導体素子の製造方法。
【請求項４】
除去工程では、２ｎｍ以上絶縁膜の表面を除去する
ことを特徴とする請求項１または２記載の半導体素子の製造方法。
【請求項５】
請求項１または２記載の半導体素子の製造方法を用いてアレイ基板を形成するアレイ基板形成工程と、
このアレイ基板に対向する対向基板を形成する対向基板形成工程と、
アレイ基板および対向基板を対向させアレイ基板および対向基板間に液晶層を形成する液晶層形成工程と
を具備したことを特徴とする液晶表示装置の製造方法。
【請求項６】
請求項１または２記載の半導体素子の製造方法を用いて形成されたアレイ基板と、
このアレイ基板に対向して配設される対向基板と、
前記アレイ基板および対向基板間に挟持される液晶層と
を具備したことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特性を向上した半導体素子および液晶表示装置の製造方法、および、液晶表示装置に関する。
【０００２】
【従来の技術】
従来、多結晶シリコン（ｐ−Ｓｉ）の半導体素子を用いて駆動回路内蔵型の液晶表示装置が製造されている。
【０００３】
そして、液晶表示装置で内蔵する駆動回路の高機能化および高性能化を図りながら消費電力の増加を抑制させるためには、半導体素子の高性能化ならびに高品質化を図らなければならない。
【０００４】
このため、回路構成上で液晶表示装置を安定して駆動するために容量素子となる補助容量が形成されこの補助容量はＭＯＳ構造が採用されていたが、近年は両極性の容量保証が要求されるため、ＭＩＭ構造の補助容量が要求されている。
【０００５】
そして、ＭＩＭ構造の補助容量を製造工程を増加することなく形成する場合には、この補助容量を薄膜スイッチング素子となる薄膜トランジスタと同じ工程で製造する必要がある。この場合、補助容量は、電極間に容量領域の絶縁膜を挟持した構成で、補助容量の一方の電極に半導体を用い、この半導体にｎ＋またはｐ＋の高濃度の不純物を注入させてメタルライクの特性を持たせて形成している。すなわち、薄膜トランジスタは、たとえば半導体層およびゲート電極間にゲート絶縁膜が形成されているが、補助容量の一方の電極を薄膜トランジスタの半導体層と同時に形成し、補助容量の容量領域を薄膜トランジスタのゲート絶縁膜と同時に形成し、補助容量の他方の電極を薄膜トランジスタのゲート電極と同時に形成し、薄膜トランジスタの半導体層のコンタクト領域に高濃度の不純物を注入させる際に、補助容量の一方の電極にも高濃度の不純物を注入している。
【０００６】
【発明が解決しようとする課題】
しかしながら、他方の電極を形成する前にｎ＋またはｐ＋の高濃度不純物領域を他方の電極に含有する必要があり、絶縁膜上にレジストマスクのみを用いた状態で不純物を注入処理すると、不純物注入処理後にレジストマスクを除去するためには、レジストマスクの表面の変質層をプラズマ処理で除去しなければならず、このプラズマ処理により薄膜トランジスタのゲート絶縁膜などへのダメージが信頼性を損なうおそれがある。
【０００７】
本発明は、上記問題点に鑑みなされたもので、特性を向上した半導体素子および液晶表示装置の製造方法、および、液晶表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、絶縁基板上に半導体膜を形成する半導体膜形成工程と、この半導体膜上に絶縁膜を形成する絶縁膜形成工程と、この絶縁膜を介して前記半導体膜に不純物を注入する不純物注入工程と、半導体膜に不純物を注入した後に絶縁膜の表面を除去する除去工程と、前記絶縁膜を介して半導体膜に対向して電極を形成する電極形成工程とを具備したり、あるいは、絶縁基板上に薄膜スイッチング素子の半導体層および容量素子の一方の電極となる半導体膜を形成する半導体膜形成工程と、薄膜スイッチング素子の半導体層上に形成され、かつ容量素子の一方の電極上に形成される容量領域となる絶縁膜を形成する絶縁膜形成工程と、この絶縁膜を介して薄膜スイッチング素子の半導体層および容量素子の一方の電極となる半導体膜に不純物を注入する不純物注入工程と、薄膜スイッチング素子の半導体層および容量素子の一方の電極となる半導体膜に不純物を注入した後絶縁膜の表面を除去する除去工程と、絶縁膜を介して薄膜スイッチング素子の半導体層に対向して電極を形成するとともに容量領域を介して容量素子の一方の電極に対向した他方の電極を形成する電極形成工程とを具備したもので、不純物注入工程の際に絶縁膜の表面にダメージが生じても、不純物注入工程の後に、絶縁膜の表面を除去することにより、絶縁膜の表面のダメージを受けた部分が除去できるため、薄膜スイッチング素子の特性に悪影響を与えることを防止して、特性を向上する。
【０００９】
【発明の実施の形態】
以下、本発明の液晶表示装置の一実施の形態を製造方法に従い図面を参照して説明する。
【００１０】
まず、図２に示すように、絶縁基板であるガラス基板１上にガラス基板１からのナトリウム（Ｎａ）などのイオンをブロッキングするパッシベーション膜２およびアモルファスシリコン（ａ−Ｓｉ）のアモルファスシリコン層を順次積層して成膜する。そして、このアモルファスシリコン層にエキシマレーザを照射してアニールして溶融させた後に再結晶化させてアモルファスシリコン層を多結晶化してポリシリコン（ｐ−Ｓｉ）として半導体膜であるポリシリコン層とし、フォトリソグラフィ工程でマスクを形成し、ポリシリコン層を島状にエッチングする半導体膜形成工程をする。一方、ほぼ中央に位置する矩形状の表示領域３を有し、この表示領域３の周囲にはいわゆる額縁領域４が形成され、この額縁領域４には駆動用の薄膜スイッチング素子であるｐチャネルの薄膜トランジスタ５の半導体層６、同様の薄膜スイッチング素子であるｎチャネルの薄膜トランジスタ７の半導体層８、および、容量素子である補助容量９の一方の電極１０を形成する。なお、半導体層６，８および一方の電極１０には必要に応じて低濃度の不純物を注入する。
【００１１】
また、図３に示すように、絶縁膜形成工程では、これら半導体層６，８および一方の電極１０を含むパッシベーション膜２上に、ＣＶＤ法を用いてたとえばテトラエトキシシラン（ＴＥＯＳ：ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）を原料ガスとして、膜厚８０ｎｍのＴＥＯＳ膜であるゲート絶縁膜１１を成膜し、一方の電極１０上のゲート絶縁膜１１は容量領域１２となる。なお、ゲート絶縁膜１１としては酸化膜であるＴＥＯＳ膜を用いているが、他の絶縁膜を用いてもよく、膜厚に関しては特性に応じて設定する。
【００１２】
そして、ゲート絶縁膜１１上にレジスト層を形成し、図４に示すように、ｎチャネルの薄膜トランジスタ７の半導体層８上の一部および補助容量９の一方の電極１０上を除き、ｐチャネルの薄膜トランジスタ５の半導体層６を含むゲート絶縁膜１１上を覆うレジストマスク１５をフォトリソグラフィを用いて形成する。
【００１３】
続いて、図５に示すように、不純物注入工程では、イオンの質量分離機能を装荷しないイオンドーピング装置を用いてたとえば加速電圧５０ｋｅＶで１．３×１０１５ａｔｏｍ／ｃｍ２　のドーズ量でリン（Ｐ）イオンを、ｎチャネルの薄膜トランジスタ７の半導体層８のコンタクト領域であるソース領域１６およびドレイン領域１７、および、補助容量９の一方の電極１０に高濃度にｎ＋の不純物を注入し、メタルライク化する。なお、不純物の注入の条件は、ｎチャネルの薄膜トランジスタ７の特性および膜構成によって設定可能であり、不純物注入方法としてイオンの質量分離機能を装荷しないイオンドーピング装置を用いたが、イオンの質量分離機能装荷したイオン注入装置を用いてもよい。
【００１４】
次に、レジストマスク１５を、図６に示すように、酸素プラズマ処理を用いてドライ剥離処理し、ドライ剥離処理後にアルカリ溶液を用いてウエット剥離処理する。なお、レジストマスク１５の剥離を段階で処理しているが、１段階目のプラズマ処理のみでレジストマスク１５を除去してもよい。
【００１５】
次に、除去工程では、ゲート絶縁膜１１をエッチング量は最低でも２ｎｍ以上になるように条件を設定し、たとえばスピン型のウエット処理装置を用いて、フッ酸濃度を１．０質量％（１．０ｗｔ％）、エッチング時間を１０秒として、エッチング量が平均値で５ｎｍ、最小エッチング量が２ｎｍ以上で図７に示すようにエッチングする。なお、エッチング量の上限は、必要とされるｐチャネルの薄膜トランジスタ５およびｎチャネルの薄膜トランジスタ７の特性に合わせて設定する。このように、最小エッチング量が２ｎｍ以上であれば、ゲート絶縁膜１１に生じたダメージをほとんどの場合除去できるとともに、平均値で５ｎｍ程度の除去であればゲート絶縁膜１１が薄くなって絶縁破壊することも防止できる。
【００１６】
また、このエッチングされたゲート絶縁膜１１上に金属層を形成し、この金属層をエッチングして、図８に示すように、ｐチャネルの薄膜トランジスタ５の半導体層６の中央の上方のゲート絶縁膜１１上に配線を兼ねたゲート電極１８、ｎチャネルの薄膜トランジスタ７の半導体層８のソース領域１６およびドレイン領域１７を除くほぼ中央の上方のゲート絶縁膜１１上に配線を兼ねたゲート電極１９、および、補助容量９の一方の電極１０の上方のゲート絶縁膜１１上に他方の電極２０を形成する。
【００１７】
そして、電極形成工程では、ｐチャネルの薄膜トランジスタ５のゲート電極１８、ｎチャネルの薄膜トランジスタ７のゲート電極１９および補助容量９の他方の電極２０を含むゲート絶縁膜１１上にレジスト層を形成し、図９に示すように、ｐチャネル用の薄膜トランジスタ５以外の部分とｐチャネルの薄膜トランジスタ５のゲート電極１８のみを覆うレジストマスク２１をフォトリソグラフィを用いて形成する。
【００１８】
続いて、図１０に示すように、ボロン（Ｂ）イオンを高濃度に注入し、ゲート電極１８に自己整合させてゲート電極１８により自己整合されていない部分には高濃度で不純物イオンが注入されたコンタクト領域となるソース領域２２およびドレイン領域２３が形成され、これらソース領域２２およびドレイン領域２３の間にはチャネル領域２４が形成される。
【００１９】
次に、レジストマスク２１を、図１１に示すように、剥離処理する。
【００２０】
そして、ｐチャネルの薄膜トランジスタ５のゲート電極１８、ｎチャネルの薄膜トランジスタ７のゲート電極１９および補助容量９の他方の電極２０を含むゲート絶縁膜１１上に再びレジスト層を形成し、図１２に示すように、ｎチャネル用の薄膜トランジスタ７以外の部分とｎチャネルの薄膜トランジスタ７のゲート電極１９のみを覆うレジストマスク２６をフォトリソグラフィを用いて形成する。
【００２１】
続いて、図１３に示すように、リン（Ｐ）イオンを低濃度に注入し、ゲート電極１９に自己整合させてゲート電極１９により自己整合されていないソース領域２２およびドレイン領域２３以外の部分に中濃度の不純物イオンが注入されて活性化されたＬＤＤ（Ｌｉｇｈｔ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域２７，２８が形成され、これらＬＤＤ領域２７，２８間にはチャネル領域２９が形成される。
【００２２】
次に、レジストマスク２６を、図１４に示すように、剥離処理する。
【００２３】
また、図１５に示すように、ｐチャネルの薄膜トランジスタ５のゲート電極１８、ｎチャネルの薄膜トランジスタ７のゲート電極１９および補助容量９の他方の電極２０を含むゲート絶縁膜１１上に、層間絶縁膜３１を形成する。
【００２４】
さらに、図１６に示すように、層間絶縁膜３１およびゲート絶縁膜１１の、ｐチャネルの薄膜トランジスタ５のソース領域２２およびドレイン領域２３、および、ｎチャネルの薄膜トランジスタ７のソース領域１６およびドレイン領域１７に対応する部分に、エッチングによりそれぞれコンタクトホール３２，３３，３４，３５を形成する。
【００２５】
そして、図１７に示すように、コンタクトホール３２にはｐチャネルの薄膜トランジスタ５のソース領域２２と電気的に接続され配線を兼ねたソース電極４１、コンタクトホール３３にはｐチャネルの薄膜トランジスタ５のドレイン領域２３と電気的に接続され配線を兼ねたドレイン電極４２、コンタクトホール３４にはｎチャネルの薄膜トランジスタ７のソース領域１６と電気的に接続され配線を兼ねたソース電極４３、および、コンタクトホール３５にはｎチャネルの薄膜トランジスタ７のドレイン領域１７と電気的に接続され配線を兼ねたドレイン電極４４が、それぞれ金属にて形成されている。さらに、表示領域３には、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）の画素電極４５が形成される。
【００２６】
また、これらの表面には、図１８に示すように、保護用のパッシベーション膜４６が形成されて、マトリクスアレイ基板４７となる。
【００２７】
一方、絶縁基板であるガラス基板５１上に、カラーフィルタ５２およびたとえばＩＴＯの透明電極の対向電極５３を積層形成し、この対向電極５３上にポリイミド膜５４を成膜して対向基板５５を形成する。
【００２８】
そして、マトリクスアレイ基板４７および対向基板５５を対向させて、これらマトリクスアレイ基板４７および対向基板５５間に液晶層５６を挟持させ、マトリクスアレイ基板４７および対向基板５５のそれぞれの背面に偏光板６１，６２が設けられて、液晶表示装置６３を形成する。
【００２９】
ここで、ｎチャネルの薄膜トランジスタ７の半導体層８および補助容量９の一方の電極１０に不純物イオンを注入した後に、レジストマスク１５を剥離し、ゲート絶縁膜１１の表面を除去した上述の実施の形態とゲート絶縁膜１１の表面を除去しない比較例との実験結果について説明する。
【００３０】
また、Ｉ−Ｖ初期特性とバイアスおよび温度のストレス条件として９０℃、２０００秒で、ゲート、ソース間電圧Ｖｇｓを１２Ｖとした試験後のＩ−Ｖ特性は、比較例のものではゲート絶縁膜１１の表面にダメージが生じていることがあり、図２０に示すように、破線に示すバイアスおよび温度のストレスを掛けた後は、実線に示す初期特性に比べＶｔｈが大きくシフトしてしまい特性が変化してしまうのに対し、上述の実施の形態によれば、図１９に示すように、破線に示すバイアスおよび温度のストレスを掛けた後でも、実線に示す初期特性と大きな変化がなく特性を維持できる。
【００３１】
さらに、図１９に示す実施の形態のものでは、図２０に示す比較例に比べてバイアス電圧の変化によるゲート、ソース間の電圧Ｖｇｓの鈍りが小さくなり立ちあがりが急峻になるとともに、ゲート絶縁膜１１で確実に絶縁できるので効率良く動作するため電力消費量も抑えることができる。
【００３２】
また、補助容量９の一方の電極１０をメタルライク化した半導体で形成し、容量領域１２をゲート絶縁膜１１で形成し、他方の電極２０を金属で形成することにより、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｉｏｎ　Ｍｅｔａｌ）構造となり、ＭＯＳ構造に比べて立ち上がり特性が向上するとともに消費電力も減少する。さらに、補助容量９の一方の電極１０は、ｎチャネルの薄膜トランジスタ７の半導体層８と同一の工程でメタルライク化させて形成し、容量領域１２はゲート絶縁膜１１を用い、他方の電極２０はゲート絶縁膜１１とともに形成するため、補助容量９をｎチャネルの薄膜トランジスタ７の製造工程と同一で製造できるので、製造工程が複雑化することもない。
【００３３】
なお、上記実施の形態では、一方の電極１０をｎ＋の不純物で形成しているが、ｐ＋の不純物で形成しても同様の効果を得ることができる。
【００３４】
【発明の効果】
本発明によれば、不純物注入工程の際に絶縁膜の表面にダメージが生じても、不純物注入工程の後に、絶縁膜の表面を除去することにより、絶縁膜の表面のダメージを受けた部分が除去できるため、薄膜スイッチング素子の特性に悪影響を与えることを防止して、特性を向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の液晶表示装置を示す断面図である。
【図２】同上液晶表示装置の一製造工程を示す断面図である。
【図３】同上液晶表示装置の図２の次の製造工程を示す断面図である。
【図４】同上液晶表示装置の図３の次の製造工程を示す断面図である。
【図５】同上液晶表示装置の図４の次の製造工程を示す断面図である。
【図６】同上液晶表示装置の図５の次の製造工程を示す断面図である。
【図７】同上液晶表示装置の図６の次の製造工程を示す断面図である。
【図８】同上液晶表示装置の図７の次の製造工程を示す断面図である。
【図９】同上液晶表示装置の図８の次の製造工程を示す断面図である。
【図１０】同上液晶表示装置の図９の次の製造工程を示す断面図である。
【図１１】同上液晶表示装置の図１０の次の製造工程を示す断面図である。
【図１２】同上液晶表示装置の図１１の次の製造工程を示す断面図である。
【図１３】同上液晶表示装置の図１２の次の製造工程を示す断面図である。
【図１４】同上液晶表示装置の図１３の次の製造工程を示す断面図である。
【図１５】同上液晶表示装置の図１４の次の製造工程を示す断面図である。
【図１６】同上液晶表示装置の図１５の次の製造工程を示す断面図である。
【図１７】同上液晶表示装置の図１６の次の製造工程を示す断面図である。
【図１８】同上液晶表示装置の図１７の次の製造工程を示す断面図である。
【図１９】同上薄膜トランジスタの初期のＩ−Ｖ初期特性とバイアスおよび温度のストレス後の特性を示したグラフである。
【図２０】比較例の薄膜トランジスタの初期のＩ−Ｖ初期特性とバイアスおよび温度のストレス後の特性を示したグラフである。
【符号の説明】
１　　絶縁基板としてのガラス基板
５，７　　薄膜スイッチング素子としての薄膜トランジスタ
６，８　　半導体層
９　　容量素子としての補助容量
１０　　一方の電極
１１　　ゲート絶縁膜
１２　　容量領域
２０　　他方の電極
４７　　マトリクスアレイ基板
５５　　対向基板
５６　　液晶層
６３　　液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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