(57)【要約】【課題】映像データの変更があっても、表示信号の表示期間とブランキング・データの表示期間の比率が予め設定した比率と異なるようなことをなくす。【解決手段】動画を映像させる際にその画像を鮮明化させるため、表示信号を順次供給するデータ駆動回路から該表示信号の供給開始から所定時間後にいわゆるブランキング・データをも順次供給するようにしたものであって、１フレーム期間当りのブランキング・データによる表示の比率を設定する手段を備えるとともに、前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記ブランキング・データによる表示開始時を決定する手段を備えることを特徴とする表示装置。【選択図】        図１２
2004264481.tif 000002
【特許請求の範囲】
【請求項１】
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えたものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とが交互に繰り返され、
前記走査駆動回路は、前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、
１フレーム期間当りの前記第２の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とする表示装置。
【請求項２】
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えたものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とが交互に繰り返され、
前記走査駆動回路は、前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、
１フレーム期間当りの前記第１の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とする表示装置。
【請求項３】
前記第１の工程における前記表示信号の１回の出力に呼応して前記第１選択工程で選択される前記画素行の行数：Ｙは１であり、該第１の工程での表示信号の出力回数：Ｎは４以上であり、前記第２の工程における前記表示信号の１回の出力に呼応して前記第２選択工程で選択される前記画素行の行数：Ｚは４以上であり、且つ該第２の工程での表示信号の出力回数：Ｍは１である請求項１、２のうちいずれかに記載の表示装置。
【請求項４】
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備え、
前記画素アレイは前記第１の方向に沿う仮想の線を境界に区分され、これら区分された各アレイは前記走査駆動回路およびデータ駆動回路によって独立に駆動されるものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を前記画素アレイのうち一方のアレイに少なくとも１回出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を前記画素アレイのうち他方のアレイに少なくとも１回出力する第２の工程とが並行してなされ、
前記走査駆動回路は、前記第１の工程において少なくとも１ライン毎に前記一方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において少なくとも１ライン毎に前記他方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが並行してなされ、
１フレーム期間当りの前記第２の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とする表示装置。
【請求項５】
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備え、
前記画素アレイは前記第１の方向に沿う仮想の線を境界に区分され、これら区分された各アレイは前記走査駆動回路およびデータ駆動回路によって独立に駆動されるものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を前記画素アレイのうち一方のアレイに少なくとも１回出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を前記画素アレイのうち他方のアレイに少なくとも１回出力する第２の工程とが並行してなされ、
前記走査駆動回路は、前記第１の工程において少なくとも１ライン毎に前記一方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において少なくとも１ライン毎に前記他方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが並行してなされ、
１フレーム期間当りの前記第１の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とする表示装置。
【請求項６】
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段は前記表示制御回路に組み込まれていることを特徴とする請求項１、２、４、５のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえばアクティブ・マトリクス型の液晶表示装置あるいはエレクトロルミネセンス・アレイ等の表示装置に関する。
【０００２】
【従来の技術】
アクティブ・マトリクス型の表示装置は、たとえばｘ方向沿いに並ぶ複数の画素を夫々含む複数の画素行がｙ方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路を備えて構成される。
【０００３】
そして、このような構成において、それに動画を映像させる際にその画像を鮮明化させるため、表示信号を順次供給するデータ駆動回路から該表示信号の供給開始から所定時間後にいわゆるブランキング・データをも順次供給するようにし、画面の全域を複数のフレームに亘って黒表示させることが試みられている。
【０００４】
この場合、画素アレイへの表示信号の書込みの進行とブランキング・データの書込みの進行は時間経過に対して略同様に進行することから、前記表示信号の供給開始からブランキング・データの供給開始に至る時間を設定することにより、表示信号の表示期間とブランキング・データの表示期間の比率を任意に設定できるようになっている。
【０００５】
【発明が解決しようとする課題】
しかし、上述した表示装置において、表示信号の供給開始からブランキング・データの供給開始に至る時間は該表示装置に入力される映像データに含まれる水平同期信号のパルス数に対応させたものであり、表示信号の表示期間とブランキング・データの表示期間の比率を設定した後において、映像データをたとえばテレビジョン受像機等からのそれに変更させた場合にその水平同期信号の周期が変更されることになる。
【０００６】
このため、表示信号の表示期間とブランキング・データの表示期間の比率が予め設定した比率と異なってくるという不都合が生じた。
【０００７】
本発明は、このような事情に基づいてなされたものであり、その目的は映像データの変更があっても、表示信号の表示期間とブランキング・データの表示期間の比率が予め設定した比率と異なるようなことのない表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００９】
手段１．
本発明による表示装置は、たとえば、第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えたものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とが交互に繰り返され、
前記走査駆動回路は、前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、
１フレーム期間当りの前記第２の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とするものである。
【００１０】
手段２．
本発明による表示装置は、たとえば、第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えたものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とが交互に繰り返され、
前記走査駆動回路は、前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、
１フレーム期間当りの前記第１の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とするものである。
【００１１】
手段３．
本発明による表示装置は、たとえば、手段１、２のいずれかの構成を前提とし、前記第１の工程における前記表示信号の１回の出力に呼応して前記第１選択工程で選択される前記画素行の行数：Ｙは１であり、該第１の工程での表示信号の出力回数：Ｎは４以上であり、前記第２の工程における前記表示信号の１回の出力に呼応して前記第２選択工程で選択される前記画素行の行数：Ｚは４以上であり、且つ該第２の工程での表示信号の出力回数：Ｍは１であることを特徴とするものである。
【００１２】
手段４．
本発明による表示装置は、たとえば、第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備え、
前記画素アレイは前記第１の方向に沿う仮想の線を境界に区分され、これら区分された各アレイは前記走査駆動回路およびデータ駆動回路によって独立に駆動されるものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を前記画素アレイのうち一方のアレイに少なくとも１回出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を前記画素アレイのうち他方のアレイに少なくとも１回出力する第２の工程とが並行してなされ、
前記走査駆動回路は、前記第１の工程において少なくとも１ライン毎に前記一方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において少なくとも１ライン毎に前記他方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが並行してなされ、
１フレーム期間当りの前記第２の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とするものである。
【００１３】
手段５．
本発明による表示装置は、たとえば、第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備え、
前記画素アレイは前記第１の方向に沿う仮想の線を境界に区分され、これら区分された各アレイは前記走査駆動回路およびデータ駆動回路によって独立に駆動されるものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次一定期間毎に生成し且つ該表示信号を前記画素アレイのうち一方のアレイに少なくとも１回出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を前記一定期間に生成し且つ該表示信号を前記画素アレイのうち他方のアレイに少なくとも１回出力する第２の工程とが並行してなされ、
前記走査駆動回路は、前記第１の工程において少なくとも１ライン毎に前記一方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において少なくとも１ライン毎に前記他方のアレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが並行してなされ、
１フレーム期間当りの前記第１の工程による表示の比率を設定する手段を備えるとともに、
前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段を備えることを特徴とするものである。
【００１４】
手段６．
本発明による表示装置は、たとえば、手段１、２、４、５のいずれかの構成を前提とし、前記映像データに含まれる１フレーム期間の水平同期信号のパルス数を計測し、この計測値に基づく前記比率に対応する前記水平同期信号のパルスによって前記第２の工程による表示開始時を決定する手段は前記表示制御回路に組み込まれていることを特徴とするものである。
【００１５】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００１６】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【００１７】
≪第１の実施例≫
本発明による表示装置及びその駆動方法の第１の実施例を図１乃至図７を参照して説明する。本実施例では、アクティブ・マトリクス型の液晶表示パネル（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ−ｔｙｐｅ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）を画素アレイ（Ｐｉｘｅｌｓ−Ａｒｒａｙ）に用いた表示装置（液晶表示装置）を引き合いに出すが、その基本的な構造や駆動方法はエレクトロルミネセンス・アレイ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  Ａｒｒａｙ）や発光ダイオード・アレイ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ  Ａｒｒａｙ）を画素アレイとして用いた表示装置にも適用され得る。
【００１８】
図１は、本発明による表示装置の画素アレイへの表示信号出力（データ・ドライバ出力電圧）とその各々に呼応した画素アレイ内の走査信号線Ｇ１の選択タイミングを示すタイミング・チャートである。図２は、表示装置に備えられた表示制御回路（タイミング・コントローラ）への映像データの入力（入力データ）とこれからの映像データの出力（ドライバ・データ）のタイミングを示すタイミング・チャートである。図３は、本発明による表示装置の本実施例における概要を示す構成図（ブロック図）であり、これに示された画素アレイ１０１とその周辺の詳細の一例は図９に示される。先述の図１及び図２のタイミング・チャートは、図３に示された表示装置（液晶表示装置）の構成に基づいて描かれている。図４は、本実施例における表示装置の画素アレイへの表示信号出力（データ・ドライバ出力電圧）とその各々に呼応した走査信号線選択タイミングの別の例を示すタイミング・チャートであり、表示信号の出力期間にシフトレジスタ型走査ドライバ（Ｓｈｉｆｔ−ｒｅｇｉｓｔｅｒ  ｔｙｐｅ  Ｓｃａｎｎｉｎｇ  Ｄｒｉｖｅｒ）から出力される走査信号線で走査信号線の４本を選択し、これらの走査信号線の夫々に対応する画素行に表示信号を供給する。図５は、表示制御回路１０４（図３参照）に備えられたライン・メモリ回路（Ｌｉｎｅ−Ｍｅｍｏｒｙ  Ｃｉｒｃｕｉｔ）１０５に含まれる４つのライン・メモリ毎に４ライン分の映像データを１ラインずつ書込み（Ｗｒｉｔｅ）し、且つ夫々のライン・メモリから読み出して（Ｒｅａｄ−Ｏｕｔ）、データ・ドライバ（映像信号駆動回路）に転送するタイミングを示すタイミング・チャートである。図６は、本発明による表示装置の駆動方法に係り、その画素アレイでの本実施例による映像データ及びブランキング・データの表示タイミングを示し、これに則り本実施例における表示装置（液晶表示装置）を駆動したときの画素の輝度応答（画素に対応する液晶層の光透過率の変動）を図７に示す。
【００１９】
はじめに、図３を参照して本実施例における表示装置１００の概要を説明する。この表示装置１００は、画素アレイ１０１としてＷＸＧＡクラスの解像度を有する液晶表示パネル（以下、液晶パネルと記す）を備える。ＷＸＧＡクラスの解像度を有する画素アレイ１０１は、液晶パネルに限らず、その画面内に水平方向に１２８０ドットの画素を並べてなる画素行が垂直方向に７６８ライン並設されていることに特徴づけられる。本実施例における表示装置の画素アレイ１０１は、既に図９を参照して説明されたそれと概ね同じであるが、その解像度ゆえ、画素アレイ１０１の面内には７６８ラインのゲート線１０と１２８０ラインのデータ線１２とが夫々並設される。また、画素アレイ１０１には、その各々が前者のいずれか一つで伝送される走査信号で選択されて後者のいずれか一つから表示信号を受ける９８３０４０個の画素ＰＩＸが二次元的に配置され、これらにより画像が生成される。画素アレイがカラー画像を表示する場合は、各画素はカラー表示に用いられる原色の数に応じて水平方向に分割される。例えば、光の三原色（赤，緑，青）に応じたカラー・フィルタを備える液晶パネルでは、上述のデータ線１２の数は３８４０ラインに増やされ、その表示画面に含まれる画素ＰＩＸの総数も上述の値の３倍となる。
【００２０】
本実施例で画素アレイ１０１として用いられる前記液晶パネルを更に詳細に説明すれば、これに含まれる画素ＰＩＸの各々はスイッチング素子ＳＷとして薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴと略される）を備える。また、各画素はこれに供給される表示信号が増大するほど高い輝度を示す所謂ノーマリ黒表示モード（Ｎｏｒｍａｌｌｙ  Ｂｌａｃｋ−ｄｉｓｐｌａｙｉｎｇ  Ｍｏｄｅ）で動作する。本実施例の液晶パネルのみならず、上述のエレクトロルミネセンス・アレイや発光ダイオード・アレイの画素もノーマリ黒表示モードで動作する。ノーマリ黒表示モードで動作する液晶パネルにおいては、図９の画素ＰＩＸに設けられた画素電極ＰＸにデータ線１２からスイッチング素子ＳＷを通して印加される階調電圧と、液晶層ＬＣを挟んで画素電極ＰＸと対向する対向電極ＣＴに印加される対向電圧（基準電圧、コモン電圧ともよばれる）との電位差が大きくなるほど、この液晶層ＬＣの光透過率が上昇し、画素ＰＩＸの輝度を高める。換言すれば、この液晶パネルの表示信号である階調電圧は、その値が対向電圧の値から離れるほど、表示信号を増大させる。
【００２１】
図３に示された画素アレイ（ＴＦＴ型の液晶パネル）１０１には、図９に示される画素アレイ１０１と同様に、これに設けられたデータ線（信号線）１２に表示データに応じた表示信号（階調電圧，Ｇｒａｙ  Ｓｃａｌｅ  Ｖｏｌｔａｇｅ，ｏｒ  Ｔｏｎｅ  Ｖｏｌｔａｇｅ）を与えるデータ・ドライバ（表示信号駆動回路）１０２と、これに設けられたゲート線（走査線）１０に走査信号（電圧信号）を与える走査ドライバ（走査信号駆動回路）１０３−１，１０３−２，１０３−３とが夫々設けられる。本実施例では、走査ドライバを画素アレイ１０１の所謂垂直方向沿いに３つに分割したが、その個数はこれに限定されず、またこれらの機能を集約させた一つの走査ドライバに置き換えてもよい。
【００２２】
表示制御回路（タイミング・コントローラ，Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）１０４は、データ・ドライバ１０２に上述の表示データ（ドライバ・データ，Ｄｒｉｖｅｒ  Ｄａｔａ）１０６及びこれに応じた表示信号出力を制御するタイミング信号（データ・ドライバ制御信号，Ｄａｔａ  Ｄｒｉｖｅｒ  Ｃｏｎｔｒｏｌ  Ｓｉｇｎａｌ）１０７を、走査ドライバ１０３−１，１０３−２，１０３−３の夫々に走査クロック信号（Ｓｃａｎｎｉｎｇ  Ｃｌｏｃｋ  Ｓｉｇｎａｌ）１１２及び走査開始信号（Ｓｃａｎｎｉｎｇ  Ｓｔａｒｔ  Ｓｉｇｎａｌ）１１３を夫々転送する。表示制御回路１０４は、走査ドライバ１０３−１，１０３−２，１０３−３に、その夫々に応じた走査状態選択信号（Ｓｃａｎ−Ｃｏｎｄｉｔｉｏｎ  Ｓｅｌｅｃｔｉｎｇ  Ｓｉｇｎａｌ）１１４−１，１１４−２，１１４−３をも転送するが、その機能については後述する。走査状態選択信号は、その機能からして表示動作選択信号（Ｄｉｓｐｌａｙ−Ｏｐｅｒａｔｉｏｎ  Ｓｅｌｅｃｔｉｎｇ  Ｓｉｇｎａｌ）とも記される。
【００２３】
表示制御回路１０４は、テレビジョン受像機、パーソナル・コンピュータ、ＤＶＤプレーヤ等、表示装置１００の外部の映像信号源からこれに入力される映像データ（映像信号）１２０及び映像制御信号１２１を受ける。表示制御回路１０４の内部又はその周辺には映像データ１２０を一時的に格納するメモリ回路が設けられるが、本実施例ではライン・メモリ回路１０５が表示制御回路１０４に内蔵される。映像制御信号１２１は、映像データの伝送状態を制御する垂直同期信号（Ｖｅｒｔｉｃａｌ  Ｓｙｎｃｈｒｏｎｉｚｉｎｇ  Ｓｉｇｎａｌ）ＶＳＹＮＣ，水平同期信号（Ｖｅｒｔｉｃａｌ  Ｓｙｎｃｈｒｏｎｉｚｉｎｇ  Ｓｉｇｎａｌ）ＨＳＹＮＣ，ドット・クロック信号（Ｄｏｔ  Ｃｌｏｃｋ  Ｓｉｇｎａｌ）ＤＯＴＣＬＫ，及びディスプレイ・タイミング信号（Ｄｉｓｐｌａｙ  Ｔｉｍｉｎｇ  Ｓｉｇｎａｌ）ＤＴＭＧを含む。表示装置１００に１画面の映像を生成させる映像データは、垂直同期信号ＶＳＹＮＣに呼応して（同期して）表示制御回路１０４に入力される。換言すれば、映像データは垂直同期信号ＶＳＹＮＣにより規定される周期（垂直走査期間、フレーム期間とも呼ばれる）毎に上記映像信号源から表示装置１００（表示制御回路１０４）に逐次入力され、このフレーム期間毎に１画面の映像が入れ代わり立ち代わり画素アレイ１０１に表示される。１フレーム期間における映像データは、これに含まれる複数のライン・データ（Ｌｉｎｅ  Ｄａｔａ）を上述の水平同期信号ＨＳＹＮＣで規定される周期（水平走査期間とも呼ばれる）で分けて表示装置に順次入力される。換言すれば、フレーム期間毎に表示装置に入力される映像データの各々は複数のライン・データを含み、これにより生成される１画面の映像はライン・データ毎に拠る水平方向の映像を水平走査期間毎に垂直方向に順次並べて生成される。１画面の水平方向に並ぶ画素の各々に対応したデータは、上記ライン・データの各々を上記ドット・クロック信号で規定される周期で識別される。
【００２４】
映像データ１２０及び映像制御信号１２１は陰極線管（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）を用いた表示装置にも入力されるため、その電子線を水平走査期間毎及びフレーム期間毎に走査終了位置から走査開始位置に掃引する時間を要する。この時間は映像情報の伝送においてデッド・タイム（Ｄｅａｄ  Ｔｉｍｅ）となるため、これに対応する映像情報の伝送に寄与しない帰線期間（Ｒｅｔｒａｃｉｎｇ  Ｐｅｒｉｏｄ）と呼ばれる領域が映像データ１２０にも設けられる。映像データ１２０において、この帰線期間に対応する領域は、上述のディスプレイ・タイミング信号ＤＴＭＧにより映像情報の伝送に寄与する他の領域と識別される。
【００２５】
一方、本実施例にて記されるアクティブ・マトリクス型の表示装置１００は、そのデータ・ドライバ１０２で１ラインの映像データ（上述のライン・データ）分の表示信号を生成し、これらを走査ドライバ１０３によるゲート線１０の選択に呼応させて画素アレイ１０１に並設された複数のデータ線（信号線）１２へ一斉に出力する。このため、理論的には帰線期間を挟むことなく水平走査期間から次の水平走査期間へライン・データの画素行への入力が続けられ、フレーム期間から次のフレーム期間へ映像データの画素アレイへの入力も続けられる。このため、本実施例の表示装置１００では、表示制御回路１０４によるメモリ回路（ライン・メモリ）１０５からの１ライン分の映像データ（ライン・データ）毎の読み出しを、上述の水平走査期間（１ライン分の映像データのメモリ回路１０５への格納に宛がわれる）に含まれる帰線期間を縮めて生成された周期に則り行う。この周期は、後述する画素アレイ１０１への表示信号の出力間隔にも反映されるため、以降、画素アレイ動作の水平期間又は単に水平期間と記す。表示制御回路１０４は、この水平期間を規定する水平クロックＣＬ１を生成し、上述のデータ・ドライバ制御信号１０７の一つとしてデータ・ドライバ１０２に転送する。本実施例では、１ライン分の映像データをメモリ回路１０５に格納する時間（上述の水平走査期間）に対して、これをメモリ回路１０５から読み出す時間（上述の水平期間）を縮めることで、１フレーム期間毎に画素アレイ１０１にブランキング信号を入力する時間を捻出する。
【００２６】
図２は、表示制御回路１０４によるメモリ回路１０５への映像データ入力（格納）とこれからの出力（読み出し）の一例を示すタイミング・チャートである。垂直同期信号ＶＳＹＮＣのパルス間隔で規定されるフレーム期間毎に表示装置に入力される映像データは、入力データの波形に示される如く、これに含まれる複数のライン・データ（１ラインの映像データ）Ｌ１，Ｌ２，Ｌ３，…毎に帰線期間を夫々含めて、水平同期信号ＨＳＹＮＣに呼応して（同期して）表示制御回路１０４によりメモリ回路１０５に順次入力される。表示制御回路１０４は、上述の水平クロックＣＬ１又はこれに類似するタイミング信号に則りメモリ回路１０５に格納されたライン・データＬ１，Ｌ２，Ｌ３，…を出力データの波形に示される如く、順次読み出す。このとき、メモリ回路１０５から出力されるライン・データＬ１，Ｌ２，Ｌ３，…の夫々を時間軸沿いに隔てる帰線期間は、メモリ回路１０５に入力されるライン・データＬ１，Ｌ２，Ｌ３，…の夫々を隔てるそれより、時間軸沿いに縮められる。このため、Ｎ回（Ｎは２以上の自然数）のライン・データのメモリ回路１０５への入力に要する期間とこれらのライン・データのメモリ回路１０５からの出力に要する期間（Ｎ回のライン・データ出力期間）との間には、メモリ回路１０５からライン・データをＭ回（ＭはＮより小さい自然数）出力し得る時間が生じる。本実施例では、このＭライン分の映像データをメモリ回路１０５から出力せしめる言わば余剰時間で画素アレイ１０１に別の表示動作を行わせる。
【００２７】
なお、映像データ（図２では、これに含まれるライン・データ）は、データ・ドライバ１０２に転送される前に一旦メモリ回路１０５に格納されるため、その格納される期間に応じた遅延時間をおいて表示制御回路１０４により読み出される。メモリ回路１０５としてフレーム・メモリを用いた場合、この遅延時間は１フレーム期間に相当する。映像データが３０Ｈｚの周波数で表示装置に入力されるとき、その１フレーム期間は約３３ｍｓ（ミリ秒）であるため、表示装置のユーザは映像データの表示装置への入力時刻に対するその画像の表示時刻の遅れを知覚し得ない。しかしながら、上述のメモリ回路１０５として、フレーム・メモリに代えて複数のライン・メモリを表示装置１００に設けることにより、この遅延時間を縮め且つ表示制御回路１０４又はその周辺の回路構造を簡素にし又はその寸法の増大を抑えることができる。
【００２８】
メモリ回路１０５として、複数のライン・データを格納するライン・メモリを用いた表示装置１００の駆動方法の一例を図５を参照して説明する。この一例による表示装置１００の駆動では、表示制御回路１０４へのＮライン分の映像データ入力期間とこれからのＮライン分の映像データ出力期間（Ｎラインの映像データに夫々応じた表示信号をデータ・ドライバ１０２から逐次出力する期間）との間に生じる上記余剰時間にて、既に画素アレイに保持された表示信号（一つ前のフレーム期間に画素アレイに入力された映像データ）をマスクする表示信号（以下、これをブランキング信号と記す）をＭ回書込む。この表示装置１００の駆動方法では、データ・ドライバ１０２によりＮラインの映像データの各々から表示信号を逐次生成し且つこれを水平クロックＣＬ１に呼応させて順次（合計Ｎ回）画素アレイ１０１に出力する第１の工程と、上述のブランキング信号を水平クロックＣＬ１に呼応させて画素アレイ１０１にＭ回出力する第２の工程とが繰り返される。この表示装置の駆動方法の更なる説明は図１を参照して後述されるが、図５においては上記Ｎの値を４とし、Ｍの値を１とする。
【００２９】
図５に示すように、メモリ回路１０５はデータの書込みと読み出しとを互いに独立して行える４つのライン・メモリ１〜４を備え、水平同期信号ＨＳＹＮＣに同期して表示装置１００に順次入力される１ライン毎の映像データ１２０はこれらのライン・メモリ１〜４の一つに順繰りに格納される。換言すれば、メモリ回路１０５は４ライン分のメモリ容量を有する。例えば、メモリ回路１０５による４ライン分の映像データ１２０の取得期間（Ａｃｑｕｉｓｉｔｉｏｎ  Ｐｅｒｉｏｄ）Ｔｉｎでは、４ライン分の映像データＷ１，Ｗ２，Ｗ３，Ｗ４がライン・メモリ１からライン・メモリ４に順次入力される。この映像データの取得期間Ｔｉｎは、映像制御信号１２１に含まれる水平同期信号ＨＳＹＮＣのパルス間隔で規定される水平走査期間の４倍に相当する時間に亘る。しかしながら、この映像データの取得期間Ｔｉｎがライン・メモリ４への映像データの格納により終了する前に、この期間にライン・メモリ１、ライン・メモリ２、及びライン・メモリ３に格納された映像データは表示制御回路１０４により映像データＲ１，Ｒ２，Ｒ３として順次読み出される。これにより、４ライン分の映像データＷ１，Ｗ２，Ｗ３，Ｗ４の取得期間Ｔｉｎが終了するや否や、次の４ライン分の映像データＷ５，Ｗ６，Ｗ７，Ｗ８のライン・メモリ１〜４への格納が開始できる。
【００３０】
上述の説明では、映像データの１ライン毎に付された参照符号をライン・メモリへの入力時とこれからの出力時にて、例えば前者のＷ１に対して後者のＲ１というように変えている。これは、１ライン毎の映像データが上述の帰線期間を含み、これがライン・メモリ１〜４のいずれかから上記水平同期信号ＨＳＹＮＣより周波数の高い水平クロックＣＬ１に呼応して（同期して）読み出されるとき、これに含まれる帰線期間が縮められることを反映する。従って、例えばライン・メモリ１に入力される１ライン分の映像データ（以下、ライン・データ）Ｗ１の時間軸に沿う長さに比べて、これがライン・メモリ１から出力されるときのライン・データＲ１の時間軸に沿う長さは図５に示される如く短い。ライン・データのライン・メモリへの入力からこれよりの出力に到る期間にて、このライン・データに含まれる映像情報（例えば、画面の水平方向沿いに１ラインの映像を生成する）を加工しなくとも、その時間軸沿いの長さは上述の如く圧縮される。従って、ライン・メモリ１〜４からの４ラインの映像データＲ１，Ｒ２，Ｒ３，Ｒ４の出力の終了時刻とライン・メモリ１〜４からの４ラインの映像データＲ５，Ｒ６，Ｒ７，Ｒ８の出力の開始時刻との間には上述の余剰時間Ｔｅｘが生じる。
【００３１】
ライン・メモリ１〜４から読み出された４ラインの映像データＲ１，Ｒ２，Ｒ３，Ｒ４は、ドライバ・データ１０６としてデータ・ドライバ１０２に転送され、夫々に応じた表示信号Ｌ１，Ｌ２，Ｌ３，Ｌ４が生成される（次に読み出される４ラインの映像データＲ５，Ｒ６，Ｒ７，Ｒ８についても同様に表示信号Ｌ５，Ｌ６，Ｌ７，Ｌ８が生成される）。これらの表示信号は、図５の表示信号出力のアイ・ダイヤグラム（Ｅｙｅ  Ｄｉａｇｒａｍ）に示される順序で、上述の水平クロックＣＬ１に呼応して画素アレイ１０１に夫々出力される。従って、メモリ回路１０５に少なくとも上記Ｎラインの容量を有するライン・メモリ（又はその集合体）を含ませることにより、或るフレーム期間に表示装置に入力される映像データの１ラインを、このフレーム期間内で画素アレイに入力することが可能となり、表示装置の映像データ入力に対する応答速度も高まる。
【００３２】
一方、図５から明らかなように、上述の余剰時間Ｔｅｘはライン・メモリから１ラインの映像データを上述の水平クロックＣＬ１に呼応して出力させる時間に相当する。本実施例では、この余剰時間Ｔｅｘを利用して画素アレイに別の表示信号を１回出力する。本実施例による別の表示信号は、これが供給される画素の輝度をその供給前の輝度以下に落とす所謂ブランキング信号Ｂである。例えば、１フレーム期間前に比較的高い階調（モノクロ画像表示の場合、白又はこれに近い明るい灰色）で表示された画素の輝度は、ブランキング信号Ｂによりこれより低くなる。一方、１フレーム期間前に比較的低い階調（モノクロ画像表示の場合、黒又はこれに近いＣｈａｒｃｏａｌ  Ｇｒａｙのような暗い灰色）で表示された画素の輝度は、ブランキング信号Ｂの入力後も殆ど変らない。このブランキング信号Ｂは、フレーム期間毎に画素アレイに生成された画像を一旦暗い画像（ブランキング画像）に置き換える。このような画素アレイの表示動作により、ホールド型の表示装置においても、フレーム期間毎にこれに入力される映像データに応じた画像表示をインパルス型表示装置におけるそれのように行える。
【００３３】
先述のＮラインの映像データを画素アレイに順次出力する第１の工程とブランキング信号Ｂを画素アレイにＭ回出力する第２の工程とを繰り返す表示装置の駆動方法をホールド型の表示装置に適用することにより、このホールド型表示装置による画像表示をインパルス型の表示装置のように行うことができる。この表示装置の駆動方法は、図５を参照して説明した少なくともＮライン分の容量を備えたライン・メモリをメモリ回路１０５として備えた表示装置のみならず、例えば、このメモリ回路１０５をフレーム・メモリに置き換えた表示装置にも適用できる。
【００３４】
このような表示装置の駆動方法について、更に図１を参照して説明する。上述した第１及び第２の工程による表示装置の動作は、図３の表示装置１００におけるデータ・ドライバ１０２による表示信号の出力を規定するが、これに呼応する走査ドライバ１０３による走査信号の出力（画素行の選択）は次のように記される。以下の説明にて、ゲート線（走査信号線）１０に印加され且つこのゲート線に対応する画素行（ゲート線沿いに並ぶ複数の画素ＰＩＸ）を選択する「走査信号」は、図１に示すゲート線Ｇ１，Ｇ２，Ｇ３，…の夫々に印加される走査信号がＨｉｇｈ状態となる走査信号のパルス（ゲート・パルス）を指す。図９に示されるような画素アレイにおいては、画素ＰＩＸに設けられたスイッチング素子ＳＷは、これに接続されたゲート線１０を通してゲート・パルスを受けることにより、データ線１２から供給される表示信号をこの画素ＰＩＸに入力させる。
【００３５】
上述の第１の工程に対応する期間では、Ｎラインの映像データに対応する表示信号の出力毎に、ゲート線のＹラインにこれに対応する画素行を選択する走査信号が印加される。従って、走査ドライバ１０３から走査信号がＮ回出力される。このような走査信号の印加は、上記表示信号の出力毎にゲート線のＹライン置きに画素アレイ１０１の一端（例えば、図３における上端）からその他端（例えば、図３における下端）に向けて順次行われる。このため、第１の工程では（Ｙ×Ｎ）ラインのゲート線に相当する画素行が選択され、その各々に映像データから生成された表示信号が供給される。図１は、Ｎの値を４とし、Ｙの値を１としたときの表示信号の出力タイミング（データ・ドライバ出力電圧のアイ・ダイヤグラム参照）とこれに呼応するゲート線（走査線）の夫々に印加される走査信号の波形を示し、この第１工程の期間は、データ・ドライバ出力電圧１〜４，５〜８，９〜１２，…，５１３〜５１６，…の各々に対応する。データ・ドライバ出力電圧１〜４に対してＧ１からＧ４のゲート線に走査信号が順次印加され、次のデータ・ドライバ出力電圧５〜８に対してＧ５からＧ８のゲート線に走査信号が順次印加され、更なる時間経過の後のデータ・ドライバ出力電圧５１３〜５１６に対してＧ５１３からＧ５１６のゲート線に走査信号が順次印加される。即ち、走査ドライバ１０３から走査信号出力は、画素アレイ１０１におけるゲート線１０のアドレス番号（Ｇ１，Ｇ２，Ｇ３，…，Ｇ２５７，Ｇ２５８，Ｇ２５９，…，Ｇ５１３，Ｇ５１４，Ｇ５１５，…）が増える方向に向けて順次行われる。
【００３６】
一方、上述の第２の工程に対応する期間では、ブランキング信号として上述した表示信号のＭ回の出力毎に、ゲート線のＺラインにこれに対応する画素行を選択する走査信号が印加される。従って、走査ドライバ１０３から走査信号がＭ回出力される。走査ドライバ１０３からの走査信号の１回の出力に対し、この走査信号が印加されるゲート線（走査線）の組み合わせは特に限定されないが、第１の工程で画素行に供給された表示信号をこれに長く保持させることや、データ・ドライバ１０２に掛かる負荷を軽減することを鑑みれば、表示信号の出力毎に走査信号をゲート線のＺライン置きに順次印加するとよい。第２工程におけるゲート線への走査信号の印加は、第１工程のそれと同様に画素アレイ１０１の一端からその他端に向けて順次行われる。このため、第２の工程では（Ｚ×Ｍ）ラインのゲート線に相当する画素行が選択され、その各々にブランキング信号が供給される。図１は、Ｍの値を１とし、Ｚの値を４としたときの上記第１の工程の夫々に続く第２の工程の各々におけるブランキング信号Ｂの出力タイミングとこれに呼応するゲート線（走査線）の夫々に印加される走査信号の波形を示す。Ｇ１からＧ４のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では１回のブランキング信号Ｂ出力に対してＧ２５７からＧ２６０に到る４本のゲート線に走査信号が、Ｇ５からＧ８のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してＧ２６１からＧ２６４に到る４本のゲート線に走査信号が、Ｇ５１３からＧ５１６のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してＧ１からＧ４に到る４本のゲート線に走査信号が、夫々印加される。
【００３７】
上述のように第１の工程では４本のゲート線の各々に走査信号を順次印加し、第２の工程では４本のゲート線に一斉に走査信号を印加するため、例えばデータ・ドライバ１０２からの表示信号出力に呼応して、走査ドライバ１０３の動作を夫々の工程に合わせる必要がある。先述したように本実施例で用いられる画素アレイはＷＸＧＡクラスの解像度を有し、７６８ラインのゲート線がこれに並設される。一方、第１の工程で順次選択される４本のゲート線群（例えば、Ｇ１からＧ４）とこれに続く第２の工程で選択される４本のゲート線群（例えばＧ２５７からＧ２６０）とは、画素アレイ１０１におけるゲート線１０のアドレス番号が増える方向に沿い２５２本のゲート線にて離間される。従って、画素アレイに並設された７６８ラインのゲート線をその垂直方向（又は、データ線の延伸方向）に沿い、２５６ライン毎に３つの群に分割し、夫々の群毎に走査ドライバ１０３からの走査信号の出力動作を独立して制御する。このため、図３に示す表示装置では、画素アレイ１０１沿いに３つの走査ドライバ１０３−１，１０３−２，１０３−３を配置し、夫々からの走査信号の出力動作を走査状態選択信号１１４−１，１１４−２，１１４−３で制御する。例えば、第１の工程でゲート線Ｇ１〜Ｇ４を、これに続く第２の工程でゲート線Ｇ２５７〜Ｇ２６０を夫々選択する場合、走査状態選択信号１１４−１は走査ドライバ１０３−１に、走査クロックＣＬ３の連続する４パルスに対するゲート線を１ラインずつ順次選択する走査信号出力と、これに続く走査クロックＣＬ３の１パルスに対する走査信号の出力休止とを繰り返す走査状態を指示する。一方、走査状態選択信号１１４−２は走査ドライバ１０３−２に、走査クロックＣＬ３の連続する４パルスに対する走査信号の出力休止と、これに続く走査クロックＣＬ３の１パルスに対する４ラインのゲート線への走査信号出力とを繰り返す走査状態を指示する。また、走査状態選択信号１１４−３は走査ドライバ１０３−３に入力される走査クロックＣＬ３を無効にし、これによるに走査信号出力を休止させる。夫々の走査ドライバ１０３−１，１０３−２，１０３−３には、走査状態選択信号１１４−１，１１４−２，１１４−３による上述の２つの指示に対応する２つの制御信号伝達網が備えられる。
【００３８】
一方、図１に示される走査開始信号ＦＬＭの波形は、時刻ｔ１とｔ２とで夫々立ち上がる２つのパルスを含む。上記第１の工程による一連のゲート線選択動作は時刻ｔ１に生じる走査開始信号ＦＬＭのパルス（Ｐｕｌｓｅ  １と記す、以下、第１パルス）に呼応して、上記第２の工程による一連のゲート線選択動作は時刻ｔ２に生じる走査開始信号ＦＬＭのパルス（Ｐｕｌｓｅ  ２と記す、以下、第２パルス）に呼応して、夫々開始される。走査開始信号ＦＬＭの第１パルスは、１フレーム期間の映像データの表示装置への入力開始（上記垂直同期信号ＶＳＹＮＣのパルスで規定される）にも呼応する。従って、走査開始信号ＦＬＭの第１パルス及び第２パルスは、フレーム期間毎に繰り返して生じる。さらに、走査開始信号ＦＬＭの第１パルスとこれに続く第２パルスの間隔と、この第２パルスとこれに続く（例えば、次のフレーム期間の）第１パルス）との間隔とを調整することにより、１フレーム期間にて画素アレイに映像データに基づく表示信号を保持する時間を調整できる。換言すれば、走査開始信号ＦＬＭに生じる第１パルスと第２パルスとを含めたパルス間隔は、２つの異なる値（時間幅）を交互に取りえる。一方、この走査開始信号ＦＬＭは、表示制御回路（タイミング・コントローラ）１０４で発生される。以上のことから、上記走査状態選択信号１１４−１，１１４−２，１１４−３は表示制御回路１０４において走査開始信号ＦＬＭを参照して生成できる。
【００３９】
図１に示される映像データを１ライン毎に画素アレイへ４回書込む毎にブランキング信号を画素アレイへ１回書込む動作は、図５を参照して説明したように４ライン分の映像データを表示装置に入力する時間内に完結する。また、これに呼応して、走査信号を画素アレイへ５回出力する。このため、画素アレイの動作に要する水平期間は映像制御信号１２１の水平走査期間の４／５となる。このようにして、１フレーム期間に表示装置に入力される映像データ（これに基づく表示信号）とブランキング信号との画素アレイ内の全画素への入力は、この１フレーム期間にて完結する。
【００４０】
図１に示したブランキング信号は、表示制御回路１０４又はその周辺回路で擬似的な映像データ（以下、ブランキング・データ）を生成し、これをデータ・ドライバ１０２に転送して、データ・ドライバ１０２内で生成させても、予めデータ・ドライバ１０２にブランキング信号を生成させる回路を設け、表示制御回路１０４から転送される水平クロックＣＬ１の特定のパルスに応じてブランキング信号を画素アレイ１０１に出力させてもよい。前者の場合、表示制御回路１０４又はその周辺にフレーム・メモリを設け、これに格納されるフレーム期間毎の映像データからブランキング信号を強めるべき画素（この映像データにより高い輝度で表示される画素）を表示制御回路１０４により特定させ、画素に応じて暗さの異なるブランキング信号をデータ・ドライバ１０２に生成させるブランキング・データを生成させてもよい。後者の場合は、データ・ドライバ１０２にて水平クロックＣＬ１のパルス数をカウントさせ、そのカウント数に応じて画素を黒又はこれに近い暗い色（例えば、Ｃｈａｒｃｏａｌ  Ｇｒａｙのような色）に表示させる表示信号を出力させる。液晶表示装置の一部は、画素の輝度を決める複数の階調電圧を表示制御回路（タイミング・コンバータ）１０４にて生成する。このような液晶表示装置においては、複数の階調電圧をデータ・ドライバ１０２にて転送し、データ・ドライバ１０２により映像データに応じた階調電圧を選択させ且つ画素アレイに出力させるが、同様にして、データ・ドライバ１０２による水平クロックＣＬ１のパルスに応じた階調電圧の選択でブランキング信号を発生させてもよい。
【００４１】
図１に示された本発明による画素アレイへの表示信号の出力方法（Ｏｕｔｐｕｔｔｉｎｇ  Ｍａｎｎｅｒ）及びこれに呼応する夫々のゲート線（走査線）への走査信号の出力方法は、入力される走査状態選択信号１１４に応じて複数のゲート線に同時に走査信号を出力する機能を有する走査ドライバ１０３を備えた表示装置を駆動するに好適である。一方、走査ドライバ１０３−１，１０３−２，１０３−３の夫々に上述の如く複数の走査線へ同時に走査信号を出力させることなく、走査クロックＣＬ３のパルス毎にゲート線（走査線）の１ライン毎に走査信号を順次出力させても本実施例による画像表示動作を行うことができる。このような走査ドライバ１０３の動作により、４ラインの映像データを１ラインずつ画素行の１つに順次入力する（映像データが４回出力される上記第１工程）毎にブランキング・データを別の画素行の４つに入力する（ブランキング・データが１回出力される上記第１工程）ことを繰り返す本実施例の画像表示動作は、図４に示される表示信号と走査信号との夫々の出力波形で説明される。
【００４２】
図４を参照して説明される表示装置の駆動方法は、図１と同様に図３に示された表示装置が参照される。走査ドライバ１０３−１，１０３−２，１０３−３の各々は、走査信号を出力する端子を２５６個備える。換言すれば、各走査ドライバ１０３は最大２５６ラインのゲート線に走査信号を出力できる。一方、画素アレイ１０１（例えば、液晶表示パネル）には７６８ラインのゲート線１０とその夫々に対応する画素行が設けられる。このため、３つの走査ドライバ１０３−１，１０３−２，１０３−３は画素アレイ１０１の垂直方向（これに設けられたデータ線１２の延伸方向）に沿う一辺に順次並ぶ。走査ドライバ１０３−１はゲート線群Ｇ１〜Ｇ２５６に、走査ドライバ１０３−２はゲート線群Ｇ２５７〜Ｇ５１２に、走査ドライバ１０３−３はゲート線群Ｇ５１３〜Ｇ７６８に走査信号を夫々出力し、表示装置１００の全画面（画素アレイ１０１の全域）における画像表示を制御する。図１を参照して説明された駆動方法が適用される表示装置と図４を参照して以下に説明される駆動方法が適用される表示装置とは、以上の走査ドライバ配置を有することで共通する。また、走査開始信号ＦＬＭの波形が映像データを画素アレイに入力する一連の走査信号出力を開始させる第１パルスとブランキング・データを画素アレイに入力する一連の走査信号出力を開始させる第２パルスとフレーム期間毎に含むことで、図１を参照して説明された表示装置の駆動方法と図４を参照して説明されるそれとは共通する。さらに、走査ドライバ１０３が上記走査開始信号ＦＬＭの第１パルス及び第２パルスの夫々を走査クロックＣＬ３で取り込み、その後、走査クロックＣＬ３に呼応して走査信号を出力すべき端子（又は端子群）を映像データ又はブランキング・データの画素アレイへの取り込み（Ａｃｑｕｉｓｉｔｉｏｎ）に応じて順次シフトすることでも、図１の信号波形に拠る表示装置の駆動方法と図４の信号波形に拠るそれとは共通する。
【００４３】
しかし、図４を参照して説明される本実施例の表示装置の駆動方法では、走査状態選択信号１１４−１，１１４−２，１１４−３の役割が図１を参照して説明されたそれらと相違する。図４には、走査状態選択信号１１４−１，１１４−２，１１４−３の夫々の波形がＤＩＳＰ１，ＤＩＳＰ２，ＤＩＳＰ３として示される。走査状態選択信号１１４は、まず、その各々が制御する領域（例えば、ＤＩＳＰ２の場合、ゲート線群Ｇ２５７〜Ｇ５１２に対応する画素群）に適用される動作条件に応じて、この領域における走査信号の出力動作を決める。図４において、データ・ドライバ出力電圧が４ラインの映像データに応じた表示信号Ｌ５１３〜Ｌ５１６の出力を示す期間（表示信号Ｌ５１３〜Ｌ５１６が出力される上記第１工程）では、これらの表示信号が入力される画素行に対応したゲート線Ｇ５１３〜Ｇ５１６に走査ドライバ１０３−３から走査信号が印加される。このため、走査ドライバ１０３−３に転送される走査状態選択信号１１４−３は、走査クロックＣＬ３に呼応して（１回のゲート・パルス出力毎に）ゲート線Ｇ５１３〜Ｇ５１６の１ライン毎に順次走査信号を出力する所謂１ライン毎のゲート線選択を行う。これによりゲート線Ｇ５１３に対応する画素行に表示信号Ｌ５１３が、次いでゲート線Ｇ５１４に対応する画素行に表示信号Ｌ５１４が、さらにゲート線Ｇ５１５に対応する画素行に表示信号Ｌ５１５が、最後にゲート線Ｇ５１６に対応する画素行に表示信号Ｌ５１６が夫々１水平期間（水平クロックＣＬ１のパルス間隔で規定される）に亘り供給される。
【００４４】
一方、この表示信号Ｌ５１３〜Ｌ５１６が水平期間毎に（水平クロックＣＬ１のパルスに呼応して）順次出力される第１工程に続く上記第２工程では、この第１工程に対応する４水平期間に続く１水平期間にブランキング信号Ｂが出力される。本実施例では、表示信号Ｌ５１６出力と表示信号Ｌ５１７出力との間に出力されるブランキング信号Ｂをゲート線群Ｇ５〜Ｇ８に対応する画素行の夫々に供給する。このため、走査ドライバ１０３−１は、このブランキング信号Ｂの出力期間にゲート線Ｇ５〜Ｇ８の４ライン全てに走査信号を印加する所謂４ライン同時のゲート線選択を行わねばならない。しかしながら、図４に拠る画素アレイの表示動作では、上述の如く、走査ドライバ１０３は走査クロックＣＬ３に呼応して（その１回のパルスに対して）１本のゲート線のみへの走査信号印加を開始するが、複数のゲート線には走査信号印加開始しない。換言すれば、走査ドライバ１０３は複数のゲート線の走査信号パルスを同時に立ち上げない。
【００４５】
このため、走査ドライバ１０３−１に転送される走査状態選択信号１１４−１は、走査信号を印加すべきゲート線のＺラインの少なくとも（Ｚ−１）ラインにブランキング信号Ｂの出力前に走査信号を印加し、且つ走査信号の印加時間（走査信号のパルス幅）を水平期間の少なくともＮ倍の期間に延ばすように走査ドライバ１０３−１を制御する。この変数Ｚ，Ｎは、上述の映像データを画素アレイに書き込む第１工程及びブランキング・データを画素アレイに書き込む第２工程の説明で記した第２工程におけるゲート線の選択数：Ｚ、及び第１工程における表示信号の出力回数：Ｎである。例えば、ゲート線Ｇ５には表示信号Ｌ５１４の出力開始時刻から、ゲート線Ｇ６には表示信号Ｌ５１５の出力開始時刻から、ゲート線Ｇ７には表示信号Ｌ５１６の出力開始時刻から、ゲート線Ｇ８には表示信号Ｌ５１６の出力終了時刻（これに続くブランキング信号Ｂ出力開始時刻）から水平期間の５倍の期間に亘って走査信号が夫々印加される。換言すれば、走査ドライバ１０３によるゲート線群Ｇ５〜Ｇ８のゲート・パルスの夫々の立ち上がり時刻は、走査クロックＣＬ３に呼応させて１水平期間毎に順次ずらされるも、夫々のゲート・パルスの夫々の立ち下がり時刻を立ち上がり時刻のＮ水平期間以降に遅らせることで、上記ブランキング信号出力期間にゲート線群Ｇ５〜Ｇ８のゲート・パルスの全てを立ち上がった（図４ではＨｉｇｈの）状態にする。このようにゲート・パルスの出力を制御する上で、走査ドライバ１０３にシフトレジスタ動作機能を含ませることが望ましい。なお、対応する画素行にブランキング信号が供給されるゲート線Ｇ１〜Ｇ１２のゲート・パルスに示されたハッチング領域については後述する。
【００４６】
これに対し、この期間（表示信号Ｌ５１３〜Ｌ５１６が出力される上記第１工程）及びこれに続く第２工程の間に、走査ドライバ１０３−２から走査信号を受けるゲート線群Ｇ２５７〜Ｇ５１２の夫々に対応する画素行には表示信号が供給されない。このため、走査ドライバ１０３−２に転送される走査状態選択信号１１４−２は、この第１工程及び第２工程に亘る期間にて走査クロックＣＬ３を走査ドライバ１０３−２に対して無効（Ｉｎｅｆｆｅｃｔｉｖｅ  ｆｏｒ  ｔｈｅ  Ｓｃａｎｎｉｎｇ  Ｄｒｉｖｅｒ  １０３−２）にする。このような走査状態選択信号１１４による走査クロックＣＬ３の無効化は、これが転送される走査ドライバ１０３から走査信号が出力される領域内の画素群に表示信号やブランキング信号を供給する場合においても所定のタイミングで適用してもよい。図４には、走査ドライバ１０３−１での走査信号出力に応じた走査クロックＣＬ３の波形が示される。この走査クロックＣＬ３のパルスは、表示信号やブランキング信号の出力間隔を規定する水平クロックＣＬ１のパルスに呼応して生じるものの、表示信号Ｌ５１３，Ｌ５１７，…の出力開始時刻にはパルスが生じない。このように表示制御回路１０４から走査ドライバ１０３に転送される走査クロックＣＬ３を特定の時刻にて無効にする動作を、走査状態選択信号１１４で行うことができる。走査ドライバ１０３に対する走査クロックＣＬ３の部分的な無効化は、これに応じた信号処理経路を走査ドライバ１０３に組み込み、この信号処理経路の動作を走査ドライバ１０３に転送される走査状態選択信号１１４で開始させてもよい。なお、図４には示されないが、映像データの画素アレイへの書込みを制御する走査ドライバ１０３−３もブランキング信号Ｂの出力開始時刻にて走査クロックＣＬ３に対して不感となる。これにより、ブランキング信号Ｂの出力による第２工程に続く第１工程で映像データに拠る表示信号が供給される画素行に走査ドライバ１０３−３がブランキング信号を誤って供給することが防げる。
【００４７】
次に、走査状態選択信号１１４は、夫々が制御する領域にて順次生成される走査信号のパルス（ゲート・パルス）を、これがゲート線に出力される段階で無効にする。この機能は、図４による表示装置の駆動方法にて、ブランキング信号を画素アレイに供給する走査ドライバ１０３内での信号処理に、これに転送された走査状態選択信号１１４を関与させる。図４に示される３つの波形ＤＩＳＰ１，ＤＩＳＰ２，ＤＩＳＰ３は、走査ドライバ１０３−１，１０３−２，１０３−３の夫々の内部における信号処理に関与する走査状態選択信号１１４−１，１１４−２，１１４−３を示し、これがＬｏｗ−ｌｅｖｅｌにあるときゲート・パルスの出力を有効にする。また、走査状態選択信号１１４−１の波形ＤＩＳＰ１は、上述の第１工程による画素アレイへの表示信号出力期間中にてＨｉｇｈ−ｌｅｖｅｌとなり、この期間内に走査ドライバ１０３−１で生じるゲート・パルスの出力を無効にする。
【００４８】
例えば、表示信号Ｌ５１３〜Ｌ５１６が画素アレイに供給される４水平期間にてゲート線Ｇ１〜Ｇ７に夫々応じた走査信号に生じるゲート・パルスは、この期間にＨｉｇｈ−ｌｅｖｅｌとなる走査状態選択信号ＤＩＳＰ１により、夫々の出力をハッチングされたように無効にされる。これにより、或る期間にてブランキング信号を供給すべき画素行に映像データに拠る表示信号が誤って供給されることを防ぎ、これらの画素行によるブランキング表示（これらの画素行に表示されていた映像の消去）を確実に行い、また、映像データに拠る表示信号自体の強度の損失を防ぐ。また、表示信号Ｌ５１３〜Ｌ５１６を出力する４水平期間と表示信号Ｌ５１７〜Ｌ５２０を出力する次の４水平期間との間のブランキング信号Ｂを出力する１水平期間にて、走査状態選択信号ＤＩＳＰ１はＬｏｗ−ｌｅｖｅｌとなる。これにより、この期間にゲート線Ｇ５〜Ｇ８に夫々応じた走査信号に生じるゲート・パルスは、一斉に画素アレイに出力され、この４ラインのゲート線に応じた画素行を同時に選択して、その各々にブランキング信号Ｂを供給する。
【００４９】
以上のように、図４による表示装置の表示動作では、走査状態選択信号１１４により、これが転送される走査ドライバ１０３の動作状態（上記第１工程及び上記第２工程のいずれかによる動作状態、又は、これらのいずれにも拠らない非動作状態）のみならず、その動作状態に応じて走査ドライバ１０３で生成されたゲート・パルスの出力の有効性も決められる。なお、これらの走査状態選択信号１１４による走査ドライバ１０３（これからの走査信号出力）の一連の制御は、画素アレイへの映像データに拠る表示信号書込み及びブランキング信号書込みのいずれに対しても走査開始信号ＦＬＭに呼応してゲート線Ｇ１に対する走査信号出力から開始される。図４には、走査開始信号ＦＬＭの上記第２パルスに呼応して、走査状態選択信号ＤＩＳＰ１により順次シフトする走査ドライバ１０３によるゲート線のライン選択動作（４ライン同時選択動作）を主に示す。図４には示されないものの、これによる表示装置の動作にて、走査ドライバ１０３によるゲート線の１ライン毎選択動作も走査開始信号ＦＬＭの第１パルスに呼応させて順次シフトする。このため、図４における表示装置の動作でもフレーム期間毎に走査開始信号ＦＬＭで２種類の画素アレイの走査を１度ずつ開始させる必要があり、走査開始信号ＦＬＭの波形には第１パルスとこれに続く第２パルスとが現われる。
【００５０】
以上に述べた図１及び図４による表示装置の駆動方法のいずれにおいても、画素アレイ１０１の一辺沿いに並ぶ走査ドライバ１０３及びこれに送られる走査状態選択信号１１４の数は図３や図９を参照して説明した画素アレイ１０１の構造を変えることなく変更可能であり、３つの走査ドライバ１０３に分担させた夫々の機能を一つの走査ドライバ１０３にまとめてもよい（例えば、走査ドライバ１０３内部を上記３つの走査ドライバ１０３−１，１０３−２，１０３−３の夫々に応じた回路セクションに分ける）。
【００５１】
図６は、本実施例の表示装置による画像表示タイミングを連続する３つのフレーム期間に亘り示すタイミング・チャートである。各フレーム期間の冒頭にて、１番目の走査線（上記ゲート線Ｇ１に相当）からの画素アレイへの映像データ書込みが走査開始信号ＦＬＭの第１パルスにより開始され、この時刻から時間：Δｔ１が経過した後、この１番目の走査線からの画素アレイへのブランキング・データ書込みが走査開始信号ＦＬＭの第２パルスにより開始される。さらに、走査開始信号ＦＬＭの第２パルスの発生時刻から時間：Δｔ２が経過した後、次のフレーム期間に表示装置に入力される映像データの画素アレイへの書込みが走査開始信号ＦＬＭの第１パルスにより開始される。なお、本実施例においては、図６に示された時間：Δｔ１’は時間：Δｔ１と同じであり、時間：Δｔ２’は時間：Δｔ２と同じである。画素アレイへの映像データ書込みの進行とブランキング・データ書込みのそれとは、双方が１水平期間にて選択するゲート線のライン数（前者１ライン、後者４ライン）が相違するも、時間経過に対して略同様に進行する。このため、画素アレイにおける走査線の位置に依らず、その夫々に対応する画素行が映像データに拠る表示信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ１に亘る）とこの画素行がブランキング信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ２に亘る）とは画素アレイの垂直方向に亘り概ね一様となる。換言すれば、画素アレイにおける画素行間（垂直方向沿い）の表示輝度のばらつきが抑えられる。本実施例では、図６に示すように画素アレイにおける映像データの表示期間とブランキング・データの表示期間とに、１フレーム期間の６７％と３３％とを夫々割り当て、これに応じた走査開始信号ＦＬＭのタイミング調整した（上記時間Δｔ１とΔｔ２とを調整した）が、この走査開始信号ＦＬＭのタイミングの変更により、映像データの表示期間とブランキング・データの表示期間とは適宜変更され得る。
【００５２】
このような、図６に拠る画像表示タイミングで表示装置を動作させたときの、画素行の輝度応答の一例を図７に示す。この輝度応答は、図３の画素アレイ１０１としてＷＸＧＡクラスの解像度を有し且つノーマリ黒表示モードで動作する液晶表示パネルを用い、映像データとして画素行を白く表示する表示オンデータを、ブランキング・データとして画素行を黒く表示する表示オフデータを夫々書き込む。従って、図７の輝度応答は、この液晶表示パネルの画素行に対応する液晶層の光透過率の変動を示す。図７に示すように画素行（これに含まれる各画素）は１フレーム期間にて、まず映像データに応じた輝度に応答し、その後、黒輝度に応答する。液晶層の光透過率はこれに印加される電界の変動に対して比較的緩く応答するも、その値は図７から明らかなようにフレーム期間毎に映像データに対応する電界及びブランキング・データに対応する電界のいずれにも十分に応答する。従って、フレーム期間に画面（画素行）に生成された映像データによる画像は、この画像がフレーム期間内に画面（画素行）から十分に消去されて、インパルス型の表示装置と同様な状態で表示される。このような映像データによる画像のインパルス型の応答により、これに生じる動画ぼやけを低減することが可能となる。このような効果は、画素アレイの解像度を変更しても、図２に示すドライバ・データの水平期間における帰線期間の割合を変更しても同様に得られる。
【００５３】
以上に述べた本実施例では、上述の第１工程で映像データの１ライン毎に生成される表示信号を画素アレイに４回順次出力し且つその夫々をゲート線の１ラインに相当する画素行に順次供給し、これに続く第２工程でブランキング信号を画素アレイに１回順次出力し且つこれをゲート線の４ラインに相当する画素行に供給した。しかし、第１工程における表示信号の出力回数：Ｎ（この値は、画素アレイに書き込まれるライン・データの数にも相当する）は４に限られず、第２工程におけるブランキング信号の出力回数：Ｍは１に限られない。また、第１工程にて１回の表示信号出力に対して走査信号（選択パルス）が印加されるゲート線のライン数：Ｙは１に限られず、第２工程にて１回のブランキング信号出力に対して走査信号が印加されるゲート線のライン数：Ｚは４に限られない。これらの因子Ｎ，Ｍは、Ｍ＜Ｎなる条件を満たす自然数であり且つＮは２以上である条件を満たすことが要請される。また、因子ＹはＮ／Ｍより小さい自然数であること、因子ＺはＮ／Ｍ以上の自然数であることが夫々要請される。また、Ｎ回の表示信号出力とＭ回のブランキング信号出力とを行う１周期をＮラインの映像データが表示装置に入力される期間内に完結させる。換言すれば、画素アレイの動作における水平期間の（Ｎ＋Ｍ）倍の値を、映像データの表示装置への入力における水平走査期間のＮ倍の値以下にする。前者の水平期間は水平クロックＣＬ１のパルス間隔で、後者の水平走査期間は映像制御信号の一つである水平同期信号ＨＳＹＮＣのパルス間隔で夫々規定される。
【００５４】
このような画素アレイの動作条件によれば、Ｎラインの映像データが表示装置に入力される期間Ｔｉｎにデータ・ドライバ１０２から（Ｎ＋Ｍ）回の信号出力、即ち上述の第１工程及びこれに続く第２工程からなる１周期の画素アレイ動作を行う。このため、この１周期にて表示信号出力及びブランキング信号出力の各々に割り当てられる時間（以下、Ｔｉｎｖｅｎｔｉｏｎ）は、期間ＴｉｎにＮラインの映像データに応じた表示信号を順次出力するときの１回の信号出力に要する時間（以下、Ｔｐｒｉｏｒ）の（Ｎ／（Ｎ＋Ｍ））倍に減少する。しかしながら、上述のように因子ＭはＮより小さい自然数であるため、本発明による上記１周期での各信号を出力期間Ｔｉｎｖｅｎｔｉｏｎは上記Ｔｐｒｉｏｒの１／２以上の長さを確保できる。即ち、画素アレイへの映像データへの書込みの観点では、上述の特開２００１−１６６２８０号公報に記載された技法に対する上述のＳＩＤ  ０１  Ｄｉｇｅｓｔ，ｐａｇｅｓ  ９９４−９９７に記載された技法の利点が得られる。
【００５５】
さらに、本発明では、上記期間Ｔｉｎｖｅｎｔｉｏｎにて画素にブランキング信号を供給することにより、この画素の輝度を素早く低下させる。このため、ＳＩＤ  ０１  Ｄｉｇｅｓｔ，ｐａｇｅｓ  ９９４−９９７に記載された技法に比べて、本発明に依れば１フレーム期間における各画素行の映像表示期間とブランキング表示期間とが明瞭に分かれ、動画ぼやけも効率的に低減される。また、本発明ではブランキング信号の画素への供給を（Ｎ＋Ｍ）回毎に間欠的に行うものの、１回のブランキング信号出力に対してＺラインのゲート線に対応する画素行にこれを供給することにより、画素行間に生じる映像表示期間とブランキング表示期間との比率のばらつきを抑える。さらに、ブランキング信号出力毎に対して走査信号をゲート線のＺライン置きに順次印加すれば、データ・ドライバ１０２からのブランキング信号の１回の出力に対する負荷も、このブランキング信号が供給される画素行数の制限により軽減される。
【００５６】
従って、本発明による表示装置の駆動は、図１乃至７を参照して説明した上述のＮを４、Ｍを１、Ｙを１、及びＺを４にした例に限られず、上述の条件を満たす限りにおいて、ホールド型の表示装置の駆動全般に汎く適用し得る。例えば、インタレース方式で映像データをフレーム期間毎に奇数ライン又は偶数ラインのいずれか一方を表示装置に入力する場合、奇数ライン又は偶数ラインの映像データを１ライン毎に走査信号をゲート線の２ライン毎に順次印加し、これらに対応する画素行に表示信号を供給してもよい（この場合、少なくとも上記因子Ｙは２となる）。また、本発明による表示装置の駆動では、その水平クロックＣＬ１の周波数を水平同期信号ＨＳＹＮＣのそれの（（Ｎ＋Ｍ）／Ｎ）倍（上述の図１や図４の例では１．２５倍）にしたが、水平クロックＣＬ１の周波数をこれ以上に高め、そのパルス間隔を詰めて画素アレイの動作マージンを確保してもよい。この場合、表示制御回路１０４やその周辺にパルス発振回路を設け、これにより発生される映像制御信号に含まれるドット・クロックＤＯＴＣＬＫより周波数の高い基準信号を参照して水平クロックＣＬ１の周波数を高めてもよい。
【００５７】
以上のべた夫々の因子は、Ｎを４以上の自然数にするとよく、また、因子Ｍを１にするとよい。また、因子ＹをＭと同じ値にするとよく、因子ＺをＮと同じ値にするとよい。
【００５８】
≪第２の実施例≫
本実施例においても、上述の第１の実施例と同様に図３の表示装置に図２のタイミングで入力された映像データを、図１又は図４に示す波形で表示信号及び走査信号をデータ・ドライバ１０２から出力し且つ図６に示す表示タイミングに則り表示するが、図１や図４に示す映像データに拠る表示信号の出力に対するブランキング信号の出力タイミングを図８に示す如く、フレーム期間毎に変える。
【００５９】
画素アレイとして液晶表示パネルを用いる表示装置において、図８に示す本実施例のブランキング信号の出力タイミングは、このブランキング信号が供給された液晶表示パネルのデータ線に生じる信号の波形鈍りの影響を分散する効果を奏し、これにより画像の表示品質を高める。図８には、水平クロックＣＬ１のパルスの夫々に対応する期間Ｔｈ１，Ｔｈ２，Ｔｈ３，…が横方向に順次並び、これらの期間のいずれかでデータ・ドライバ１０２から出力される映像データの１ライン毎の表示信号ｍ，ｍ＋１，ｍ＋２，ｍ＋３，…及びブランキング信号Ｂを含むアイ・ダイヤグラムが連続するフレーム期間ｎ，ｎ＋１，ｎ＋２，ｎ＋３，…毎に縦方向に順次並ぶ。ここで示す表示信号ｍ，ｍ＋１，ｍ＋２，ｍ＋３は特定のラインの映像データに限定させず、例えば図１の表示信号Ｌ１，Ｌ２，Ｌ３，Ｌ４にも、表示信号Ｌ５１１，Ｌ５１２，Ｌ５１３，Ｌ５１４にも対応し得る。
【００６０】
第１の実施例にて述べた要領で画素アレイに映像データを４回書込むごとにブランキング・データを１回書込む場合、図８に示す画素アレイへのブランキング・データの印加を上記期間Ｔｈ１，Ｔｈ２，Ｔｈ３，Ｔｈ４，Ｔｈ５，Ｔｈ６，…における４期間置きに並ぶ期間のいずれかの群（例えば、期間Ｔｈ１，Ｔｈ６，Ｔｈ１２，…の群）から別の群（例えば、期間Ｔｈ２，Ｔｈ７，Ｔｈ１３，…の群）へフレーム毎に順次変化させる。例えば、フレーム期間ｎではｍ番目のライン・データを画素アレイに入力する（これに拠る表示信号をｍ番目の画素行に印加する）前にブランキング・データを画素アレイに入力し（ゲート線の所定の４ラインに相当する画素行に印加し）、フレーム期間ｎ＋１ではｍ番目のライン・データの画素アレイへの入力後且つ（ｍ＋１）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。（ｍ＋１）番目のライン・データの画素アレイへの入力は、ｍ番目のライン・データのそれに倣い、（ｍ＋１）番目のライン・データに拠る表示信号を（ｍ＋１）番目の画素行に印加する。以降の各ライン・データの画素アレイへの入力も、このライン・データに拠る表示信号をこれと同じアドレス（順番）を持つ画素行に印加する。
【００６１】
フレーム期間ｎ＋２では、（ｍ＋１）番目のライン・データの画素アレイへの入力後且つ（ｍ＋２）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。続くフレーム期間ｎ＋３では、（ｍ＋２）番目のライン・データの画素アレイへの入力後且つ（ｍ＋３）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。以下、このようなライン・データとブランキング・データとの画素アレイへの入力を、ブランキング・データのそれのタイミングを１水平期間毎にずらしながら繰り返し、フレーム期間ｎ＋４にてフレーム期間ｎによるライン・データとブランキング・データとの画素アレイへの入力パターンに戻る。これら一連の動作の繰り返しで、ブランキング信号のみならずライン・データに拠る表示信号が画素アレイのデータ線の夫々に出力されたときの、データ線の延伸方向沿いに生じるこれらの信号波形の鈍りの影響を一様に分散して、画素アレイに表示される画像の品質を高める。
【００６２】
一方、本実施例でも、第１の実施例と同様に図６に拠る画像表示タイミングで表示装置を動作させることができるが、上述のように画素アレイへのブランキング信号の印加タイミングがフレーム期間毎にシフトされるため、ブランキング信号による画素アレイの走査を開始させる走査開始信号ＦＬＭの第２パルスの発生時刻もフレーム期間に応じて変位する。このような走査開始信号ＦＬＭの第２パルス発生タイミングの変動に応じて、図６のフレーム期間１に示される時間：Δｔ１がこれに続くフレーム期間２にて時間：Δｔ１より短い（又は長い）時間：Δｔ１’となり、フレーム期間１に示される時間：Δｔ２がこれに続くフレーム期間２にて時間：Δｔ２より長い（又は短い）時間：Δｔ２’となる。図８に示される一対のフレーム期間ｎとｎ＋１や別の一対のフレーム期間ｎ＋３とｎ＋４に見られるライン・データｍに拠る表示信号での画素アレイの走査開始時刻の「ずれ」を考慮すれば、本実施例において、走査開始信号ＦＬＭのパルス間隔に応じた２つの時間間隔：Δｔ１，Δｔ２の少なくとも一方がフレーム期間に応じて変動する。
【００６３】
以上のように、フレーム期間毎にブランキング信号の出力期間を時間軸方向沿いにシフトさせる本実施例による表示装置の駆動方法に則り、図６に示す画像表示タイミングに倣う表示動作を行う場合、その走査開始信号の設定に若干の変更を要するが、これに依り得られる効果は図７に示した第１の実施例におけるそれと何ら遜色がない。従って、本実施例においても映像データに応じた画像をインパルス型の表示装置におけるそれと略同様にしてホールド型の表示装置に表示できる。また、ホールド型の画素アレイより、動画像をその輝度は損なうことなく且つこれに生じる動画ぼやけを低減して表示することも可能となる。本実施例においても、１フレーム期間における映像データの表示期間とブランキング・データの表示期間との比率を、走査開始信号ＦＬＭのタイミングの調整（例えば、上述のパルス間隔：Δｔ１，Δｔ２の配分）により適宜変更できる。また、本実施例による駆動方法の表示装置への適用範囲も、第１の実施例のそれと同様に、画素アレイ（例えば、液晶表示パネル）の解像度により制限されない。さらに、本実施例による表示装置は第１の実施例によるそれと同様に、水平クロックＣＬ１に規定される水平期間に含まれる帰線期間の比率を適宜変更することで、上記第１工程における表示信号の出力回数：Ｎや第２工程にて選択されるゲート線のライン数：Ｚを増やせ又は減らせる。
【００６４】
≪第３の実施例≫
上述の第１の実施例にて説明したように、映像データ書込みおよびブランキング・データ書込みは、それぞれ、走査開始信号ＦＬＭの第１パルスおよび第２パルスによって開始される（図６参照）。
【００６５】
すなわち、各フレーム期間の冒頭にて、１番目の走査線（ゲート線ＧＬに相当）からの画素アレイへの映像データ書込みは走査開始信号ＦＬＭの第１パルスより開始され、この時刻から時間：Δｔ１が経過した後、この１番目の走査線から画素アレイへのブランキング・データ書込みは走査開始信号ＦＬＭの第２パルスより開始される。さらに、走査開始信号ＦＬＭの第２パルスの発生時刻から時間：Δｔ２が経過した後、次のフレーム期間に表示装置に入力される映像データの画素アレイへの書込みが走査開始信号ＦＬＭの第１パルスにより開始される。
【００６６】
そして、前記開始走査信号ＦＬＭのタイミングを調整（上記時間Δｔ１とΔｔ２との調整）でき、これにより、映像データの表示期間とブランキング・データの表示期間を変更できることも上述した通りである。
【００６７】
この場合、各フレーム期間の冒頭に走査開始信号ＦＬＭの第１パルスを生成し、またフレーム期間（時間）は特定されることから、上記時間Δｔ１とΔｔ２との調整において、Δｔ１に相当する情報を入力させれば足りる。
【００６８】
すなわち、各フレーム期間の冒頭から映像データに含まれる水平同期信号ＨＳＹＮＣのパルスをカウントし、Δｔ１に対応するカウント値を得た場合に走査開始信号ＦＬＭの第２パルスを生成させればよい。その後、次のフレーム期間の冒頭には走査開始信号ＦＬＭの第１パルスが生成され、この第１パルスはその手前で生成された走査開始信号ＦＬＭの第２パルスの生成時からΔｔ２後に生成されているからである。
【００６９】
しかし、外部の映像信号源からの映像データとしては、たとえばテレビジョン受像機、パーソナル・コンピュータ、ＤＶＤプレーヤ等があり、この映像データが変更された場合に、それに含まれる水平同期信号ＨＳＹＮＣの周期も変化し、たとえばその周期が小さくなる場合、予め設定されているΔｔ１に相当する情報に基づいて、フレーム期間の冒頭から水平同期信号ＨＳＹＮＣのパルス該Δｔ１に対応するカウント値をカウントしても、該カウント値は実際の時間に対応したものでなく、走査開始信号ＦＬＭの第２パルスは予め設定されているΔｔ１に相当する情報よりも速めに生成されることになる。このため、フレーム期間中のブランキング・データの表示期間が長くなってしまうという不都合が生じることになる。
【００７０】
この実施例では、このような不都合を解消する表示装置を提供するもので、映像データの変更があっても、映像データの表示期間とブランキング・データの表示期間の比率が変更されないものを提供することにある。
【００７１】
まず、図１０は、この実施例で適用されるたとえば液晶表示装置の構成を概念的に示したブロック図である。
【００７２】
本実施例の液晶表示装置は、液晶表示モジュール（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｍｏｄｕｌｅ）とも呼ばれ、図１０に示す如く、液晶表示パネル（表示パネル）１００’を含む表示素子部、タイミング・コントローラ（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）１１０’と呼ばれる回路を含む表示制御部、及びバックライト・システム（又はフロントライト・システム）１１８’を含む光源部という３つのセクションに分けられる。
【００７３】
表示素子部は、表示パネルの面に複数の画素を２次元的に配置してなる画素アレイを備え、この画素アレイに表示装置（表示モジュール）に入力された画像情報を表示する。液晶表示装置に代表されるフラット・パネル・ディスプレイ（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ）の多くでは、表示パネル１００’が画素アレイと等価であるとみなされる。表示装置の雰囲気から画素アレイに入射する光を各画素で反射させて画像表示する反射型の液晶表示装置や、画素アレイ内の各画素に発光領域を設け、その発光現象により画像表示するエレクトロルミネセンス・アレイ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  Ｄｉｓｐｌａｙ  Ａｒｒａｙ）や電界放射型表示素子（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ−ｔｙｐｅ  Ｄｉｓｐｌａｙ  Ｅｌｅｍｅｎｔ）では、この表示素子部（画素アレイ）で表示装置に入力された画像情報をそのユーザに見せる（可視化する）ことができる。しかし、本実施例の液晶表示装置は所謂「透過型」であるため、上記光源部からの光で画素アレイを照射しない限り、表示装置のユーザは画素アレイに表示される画像を見れない。
【００７４】
本実施例による液晶表示装置では、その表示パネル１００’（ユーザから見た「画面」）が画素アレイＡ（画面の上側）１０１’と画素アレイＢ（画面の下側）１０２’とを含む。それぞれの画素アレイ１０１’，１０２’には、図１０の横方向（第１の方向）沿いに延び且つ縦方向（第１の方向に交差する第２の方向）沿いに並ぶ複数の走査信号線と、縦方向沿いに延び且つ横方向沿いに並ぶ複数の映像信号線とが設けられている。これらの信号線の具体的な配置及び機能は、図１１を参照して後述し、図１０での表示は省略する。
【００７５】
表示パネル１００’の画面（画像表示領域）は、２つの画素アレイ１０１’，１０２’を縦方向（走査信号線の並設方向、又は映像信号線の延伸方向）沿いに並べて形成される。例えば、画面の垂直解像度：Ｍ（Ｍは自然数）の表示パネル１００’では、画素アレイＡ（上側画素アレイ）１０１’の画像表示領域に１番目からＮ番目（Ｎは上記のＭより小さい自然数）までのＮ本の走査信号線が、画素アレイＢ（下側画素アレイ）１０２’の画像表示領域に（Ｎ＋１）番目からＭ番目までの（Ｍ−Ｎ）本の走査信号線が、夫々並設される。例えば、ＸＧＡ級の精細度の表示パネル１００’（Ｍ＝７６８）にて、１番目から４００番目までの４００本の走査信号線（画素行）を画素アレイ１０１’の画像表示領域に、４０１番目から７６８番目までの３６８本の走査信号線（画素行）を画素アレイ１０２’の画像表示領域に設ける。なお、ここに記した走査信号線の数は、夫々の画素アレイの画像表示領域周縁に配置した所謂ダミー走査信号線を含まない。
【００７６】
画素アレイ１０１’，１０２’の夫々の画像表示領域には、映像信号線が例えば同じ本数で並設されるが、用途に応じてはいずれかの画素アレイの映像信号線数を他のそれより少なくしても、多くしてもよい。双方の画素アレイの画像表示領域に同数の映像信号線を設けた場合、画素アレイＡの映像信号線と画素アレイＢの映像信号線とは、譬え同じ番地（例えば、図１０の左端を基準として）に位置しても電気的に分離されている。
【００７７】
上述のように、本実施例の表示パネル１００’は、言わば個別に表示パネルの機能を備えた２つの画素アレイ１０１’，１０２’を備えるため、画素アレイ１０１’，１０２’の各々には上記映像信号線に画像信号を出力する映像信号駆動回路と、この画像信号が入力される画素行をこれに対応した上記走査信号線に走査信号を出力して選択する走査信号駆動回路とが個別に設けられる。画素アレイＡ（上側画素アレイ）１０１’には、上記１番目からＮ番目の走査信号線に対応するＮ本の画素行を選択する（走査信号線に選択信号を入力する）走査信号駆動回路１０３’と、これにより選択された画素行に含まれる画素の夫々に画像信号を供給する映像信号駆動回路１０５’，１０６’が設けられている。画素アレイＢ（下側画素アレイ）１０２’には、上記（Ｎ＋１）番目からＭ番目の走査信号線に対応する（Ｍ−Ｎ）本の画素行を選択する走査信号駆動回路１０４’と、これにより選択された画素行に含まれる画素の夫々に画像信号を供給する映像信号駆動回路１０７’，１０８’が設けられている。
【００７８】
表示制御部は、タイミング制御回路（タイミング・コンバータ）１１０’とこれから上記走査信号駆動回路１０３’，１０４’及び上記映像信号駆動回路１０５’〜１０８’に到る信号供給バス（Ｓｉｇｎａｌ  Ｓｕｐｐｌｙ  Ｂｕｓ  Ｌｉｎｅ）１１１’〜１１６’とを含む。本実施例の液晶表示装置では、例えばコンピュータのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、テレビジョン装置の受信機、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）のデコーダ（Ｄｅｃｏｄｅｒ）等から転送される画像情報（映像情報）をタイミング制御回路１１０’で受信し、これをタイミング制御回路１１０’（又はその周辺回路）にて表示パネル１００’での画像表示に適した画像データ（映像データ）に変換して信号供給バス１１３’〜１１６’に通し、映像信号駆動回路１０５’〜１０８’へ転送する。タイミング制御回路１１０’が液晶表示装置の外部から受ける上記画像情報には、画像データやこれを伝送するタイミング信号（表示装置から見て「外部クロック」とも呼ぶ）が含まれる。
【００７９】
タイミング制御回路１１０’は、これから出力される画像データを上記映像信号駆動回路１０５’〜１０８’の各々に設けられたラッチ回路にラッチするタイミングを制御するクロック（ラッチクロック）、映像信号駆動回路１０５’〜１０８’にてラッチされた画像データを画素アレイＡや画素アレイＢの画素（画素行）に供給するタイミングを制御するクロック（走査クロック）、及び画素アレイＡ及び画素アレイＢにおける表示画像を更新するタイミングを制御するクロック（フレーム開始信号）というような表示制御信号も生成する。このため、タイミング制御回路１１０’は、表示制御回路とも呼ばれる。上記走査クロック及び上記フレーム開始信号は信号供給バス１１１’，１１２’を通して走査信号駆動回路１０３’，１０４’へ転送され、上記ラッチクロックは信号供給バス１１３’〜１１６’を通して映像信号駆動回路１０５’〜１０８’へ転送される。走査クロックやフレーム開始信号は、必要に応じて映像信号駆動回路１０５’〜１０８’にも転送するとよい。
【００８０】
本実施例では、画素アレイＡ（上側画素アレイ）１０１’に設けた２つの映像信号駆動回路（Ａ１，Ａ２）１０５’，１０６’とタイミング制御回路１１０’とを信号供給バス１１３’，１１４’で個別に接続し、画素アレイＢ（下側画素アレイ）１０２’に設けた２つの映像信号駆動回路（Ｂ１，Ｂ２）１０７’，１０８’とタイミング制御回路１１０’とを信号供給バス１１５’，１１６’で個別に接続する。このため、表示パネルに入力すべき画像データは、タイミング制御回路１１０’から、その画像表示領域に含まれる全画素数の１／４毎に信号供給バス１１３’〜１１６’の夫々を通して、映像信号駆動回路１０５’〜１０８’の夫々に並行して転送される。また、上述のようにラッチクロックも信号供給バス１１３’〜１１６’を通して映像信号駆動回路１０５’〜１０８’に夫々転送される。従って、本実施例の表示装置では、表示パネル１００’の画面（画像表示領域）全体での画像形成に必要な画像データが、例えば１フレーム期間の１／４ほどの時間で表示制御部から表示素子部へ高速で転送できる。
【００８１】
このようにして本実施例の画素アレイＡに設けた２つの映像信号駆動回路Ａ１，Ａ２及び画素アレイＢに設けた２つの映像信号駆動回路Ｂ１，Ｂ２に並行して取り込まれた画像データは、走査信号駆動回路Ａ，Ｂ（１０３’，１０４’）から画素アレイＡ，Ｂ（１０１’，１０２’）への並行した走査信号入力に呼応して、それぞれの画素行に画像信号として順次供給される。走査信号の画素アレイＡ，Ｂ（１０１’，１０２’）への入力に応じて、画素アレイＡに配置された画素行の少なくとも１本と画素アレイＢに配置された画素行の少なくとも１本とが選択されるため、表示パネル１００’には４つの映像信号駆動回路Ａ１，Ａ２，Ｂ１，Ｂ２（１０５’，１０６’，１０７’，１０８’）から同時に画像信号が入力される。このため、表示制御部から表示素子部へ高速転送された画像データは、表示素子部にて即座に表示画像に変換される。従って、本実施例の液晶表示装置では、これに１フレーム期間で入力される画像情報を、その１／４の時間で液晶表示パネル１００’の全域に表示することもできる。
【００８２】
光源部は、例えば冷陰極蛍光ランプ（Ｃｏｌｄ  Ｃａｔｈｏｄｅ  Ｆｌｕｏｒｅｓｃｅｎｔ  Ｌａｍｐ）を光源として備えた光源ユニット１１８’、この光源を駆動する（点灯電力を生成する）インバータ回路１０９’、及びこのインバータ回路１０９’から光源ユニット１１８’に駆動電力を供給する電源線１１９’を含む。上記冷陰極蛍光ランプの如き光源は、表示パネル１００’に対向させて配置しても、導光板（図示せず）を通して表示パネル１００’に光を照射するように配置してもよい。
【００８３】
本実施例では、この光源部における光源（例えば、冷陰極蛍光ランプ）を上記タイミング制御回路１１０’にて生成される表示制御信号に応じて間欠的に駆動し、又はその点灯輝度を変調する。そのため、光源の点灯輝度を調整するインバータ回路１０９’とタイミング制御回路１１０’とは信号供給バス１１７’にて接続され、タイミング制御回路１１０’から供給される制御信号に応じて光源の輝度を制御する。タイミング制御回路１１０’からインバータ回路１０９’に送られる制御信号は、このインバータ回路１０９’の制御のためにタイミング制御回路１１０’で生成しても、又は既にタイミング制御回路１１０’で生成された上述の走査クロックやフレーム開始信号に置き換えてもよい。従って、光源部の点灯タイミング又は点灯輝度の変調も表示制御部により制御される。
【００８４】
図１１は、本実施例のアクティブ・マトリクス型の液晶表示装置の画像表示領域をなす画素アレイ１０１’、１０２’の内部等価回路を示す。画素アレイ１０１’，１０２’のいずれにも、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，以後ＴＦＴとも称する）２０１、液晶容量２０３、並びにこれに印加される電界を保持する容量成分（保持容量）２０２を備えた複数の画素が２次元的に配列される。
【００８５】
画素アレイＡ，Ｂ（１０１’，１０２’）の夫々には、本実施例の表示装置における表示素子部の説明にて述べたように、表示画面の横方向（第１方向）沿いに延び且つ縦方向（第１の方向に交差する第２の方向）沿いに複数本の走査信号線２０５が並設される。本実施例では、図１０に示す表示パネル１００’の画像表示領域にｍ本（ｍは２以上の偶数）の走査信号線が配置され、図１１に示す如く、これらの走査信号線の（ｍ／２）本が表示パネル１００’の画面上側の画像表示を担う画素アレイＡ（１０１’）に、その残りの（ｍ／２）本が表示パネル１００’の画面下側の画像表示を担う画素アレイＢ（１０２’）に夫々設けられる。よって、表示パネル１００’の画像表示領域の上端に位置する１番目の走査信号線からその下端に位置するｍ番目の走査信号線２０５のうち、１番目から（ｍ／２）番目に到る（ｍ／２）本は画素アレイＡ（１０１’）に並設され、その夫々はＡＧ（１）からＡＧ（ｍ／２）に到るアドレスが順次付されて識別される。また、表示パネル１００’の画像表示領域の下半分に配置される（ｍ／２＋１）番目から画面下端のｍ番目は画素アレイＢ（１０２’）に並設され、その夫々はＢＧ（ｍ／２）からＢＧ（１）に到るアドレスが順次付されて識別される。画素アレイＡ（１０１’）の走査信号線：ＡＧ（１）乃至ＡＧ（ｍ／２）には図１０の走査信号駆動回路Ａ（１０３’）から走査信号（電圧信号）が印加され、画素アレイＢ（１０２’）の走査信号線：ＢＧ（ｍ／２）乃至ＢＧ（１）には図１０の走査信号駆動回路Ｂ（１０４’）から走査信号（電圧信号）が印加される。
【００８６】
一方、画素アレイＡ，Ｂ（１０１’，１０２’）の夫々には、本実施例の表示装置における表示素子部の説明にて述べたように、表示画面の縦方向（上記第２の方向）沿いに延び且つ横方向（上記第１の方向）沿いに複数本の映像信号線２０４が並設される。本実施例では、図１０に示す表示パネル１００’の画像表示領域にｎ本（ｎは２以上の自然数）の映像信号線が配置され、図１１に示す如く、これらの映像信号線は、画素アレイＡ（１０１’）及び画素アレイＢ（１０２’）に個別に設けられる。画素アレイＡ（１０１’）に並設されるｎ本の映像信号線２０４には、図１０に示す表示パネル１００’の画像表示領域左端からＡＤ（１）からＡＤ（ｎ）に到るアドレスが順次付され、画素アレイＢ（１０２’）に並設されるｎ本の映像信号線２０４にもこの画像表示領域左端からＢＤ（１）からＢＤ（ｎ）に到るアドレスが順次付される。画素アレイＡに設けられた映像信号線ＡＤ（ｘ）（ｘは、１乃至ｎの範囲にある任意の自然数）と画素アレイＢに設けられた映像信号線ＢＤ（ｘ）とは、ともに表示パネルの画像表示領域の左端からｘ番目の映像信号線として機能するが、互いに電気的に分離される。従って、映像信号線ＡＤ（ｘ）と映像信号線ＢＤ（ｘ）とに異なる電圧を同時に印加することができる。画素アレイＡ（１０１’）の映像信号線ＡＤ（１）乃至ＡＤ（ｎ）のうち、本実施例では図示せざるも映像信号線ＡＤ（１）乃至ＡＤ（ｎ／２）には図１０の映像信号駆動回路Ａ１（１０５’）から、映像信号線ＡＤ（ｎ／２＋１）乃至ＡＤ（ｎ）には図１０の映像信号駆動回路Ａ２（１０６’）から、映像信号が夫々供給される。また、画素アレイＢ（１０１’）の映像信号線ＢＤ（１）乃至ＢＤ（ｎ）のうち、本実施例では図示せざるも映像信号線ＢＤ（１）乃至ＢＤ（ｎ／２）には図１０の映像信号駆動回路Ｂ１（１０７’）から、映像信号線ＢＤ（ｎ／２＋１）乃至ＢＤ（ｎ）には図１０の映像信号駆動回路Ｂ２（１０８’）から、画像信号が夫々供給される。
【００８７】
図１１にて、画素アレイ１０１’，１０２’に二次元的に設けられた画素は、映像信号線２０４を通して供給される画像信号を各々に設けられた上記薄膜トランジスタ２０１のドレイン領域で受け、この薄膜トランジスタ２０１のゲート電極に走査信号線２０５から選択電圧（例えば、ゲート選択パルスとも呼ばれる電圧パルス）が印加されることにより、この画像信号に応じた電圧を液晶容量２０３に印加する。このため、画素アレイ１０１’，１０２’にそれぞれ配置された画素群は、これに画像信号を供給する映像信号線２０４毎にｎ本の画素列（Ｐｉｘｅｌｓ  Ｃｏｌｕｍｎ）を形成し、また、これを走査信号にて選択する走査信号線２０５毎に（ｍ／２）本の画素行（Ｐｉｘｅｌｓ  Ｒｏｗ）を形成する。従って、図１０に示す表示パネル１００’には、その縦方向（上記第２の方向）沿いにｍ本の画素行が並び、その横方向（上記第１の方向）沿いにｎ本の画素列が並ぶ、言わば「ｍ×ｎのマトリクス・アレイ」が形成される。これらの画素行及び画素列に応じて各画素に設けられた液晶容量２０３は表示パネル１００’の面内に二次元的に配置され、表示パネル１００’面内の光透過率は液晶容量２０３のそれぞれへの印加電圧（画像信号）により画素毎に所定の値に設定される。
【００８８】
薄膜トランジスタ２０１は、それぞれの画素の液晶容量２０３（換言すれば、この画素に対応する液晶層）が示す光透過率を制御する能動素子（Ａｃｔｉｖｅ  Ｅｌｅｍｅｎｔ）であり、この能動素子は表示パネル１００’に応じてダイオード等にも置き換えられる。この能動素子は、画素行の選択に関ることから、スイッチング素子とも呼ばれる。薄膜トランジスタ２０１は、そのソース領域とドレイン領域との間に設けられたチャネル（Ｃｈａｎｎｅｌ）の電荷の移動を、ゲートからチャネルに電界を印加して制御する電界効果型トランジスタの構造を持つ。従って、薄膜トランジスタ２０１を備えた画素を二次元的に配置してなる表示装置において、そのドレイン領域に画素信号を供給する映像信号線をドレイン線、この映像信号線へ画像信号を出力する映像信号駆動回路をドレイン駆動回路、そのゲート（ゲート電極）に走査信号を印加する走査信号線をゲート線、この走査信号線へ走査信号を出力する走査信号駆動回路をゲート駆動回路とも呼ぶ。なお、図１０において、映像信号駆動回路１０５’，１０６’，１０７’，１０８’はドレイン駆動回路Ａ１，Ａ２，Ｂ１，Ｂ２としても記され、走査信号駆動回路１０３’，１０４’はゲート駆動回路Ａ，Ｂとしても記される。
【００８９】
画像信号は、図１０に示す映像信号駆動回路１０５’〜１０８’の各々において、これに転送された画像データに基づき、画素の各々の表示輝度に応じた階調電圧（Ｇｒａｙ  Ｓｃａｌｅ  Ｖｏｌｔａｇｅ）を選択して各画素に対応した映像信号線に出力される。図１１に示される液晶容量２０３の薄膜トランジスタ２０１とは反対側には、コモン線（Ｃｏｍｍｏｎ  Ｌｉｎｅ）２０６が接続され、液晶容量２０３の一端に印加される階調電圧に対して基準電圧（Ｒｅｆｅｒｅｎｃｅ  Ｖｏｌｔａｇｅ）をその他端に印加する。
【００９０】
本実施例において、図１１に示す等価回路を備えた画素アレイ１０１’，１０２’は、表示パネル１００’に備えられた一つの液晶層内に並設される。図１１には、画素アレイ１０１’の等価回路と画素アレイ１０２’の等価回路とが個別に示されるが、これに応じて液晶層を画素アレイ毎に分割する必要はない。表示パネル１００’の製造工程を簡略にし、また表示パネルによる表示画像の品質を確保する上では、一つの液晶表示パネル内に画素アレイ１０１’，１０２’の夫々の等価回路に応じた２つの電極及び配線群を形成することが推奨される。本実施例にて、以下に述べる表示パネル１００’は、特に断わりのない限り画素アレイ１０１’，１０２’の夫々の等価回路が形成された一つの液晶表示パネルとして形成される。
【００９１】
なお、図１１に示す等価回路は、電界効果型トランジスタを能動素子として有する液晶表示装置であれば、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）などのスイッチング・モードに関係なく適用され得る。また、図１１に示す薄膜トランジスタ２０１は、そのチャネル層をａ−Ｓｉ（非晶質シリコン）、ｐ−Ｓｉ（多結晶シリコン）、及びシリコンの擬似単結晶（Ｐｓｅｕｄｏ  Ｓｉｎｇｌｅ  Ｃｒｙｓｔａｌ）のいずれで形成してもよい。
【００９２】
図１２は、このような構成からなる液晶表示装置において、その画像表示タイミングを連続する２つのフレーム期間に亘り示すタイミング・チャートで、図６に対応した図となっている。図１２の場合、画素アレイへの映像データ書込みの進行とブランキング・データ書込みの進行とをライン毎に示したデータによって示している。
【００９３】
そして、適用された液晶表示装置は、前述したように、その表示パネル１００’の画面がそれぞれ独立に書込みを行なうことのできる画素アレイＡ（上側画素アレイ）と画素アレイＢ（下側画素アレイ）から構成されているために、ある時点における映像データ書込みとブランキング・データ書込みが同時に行なわれるようになっている。
【００９４】
すなわち、図１２（ａ）において、映像データの変更前であって、映像データの表示期間とブランキング・データの表示期間との調整が適切になされている場合に、おいて、まず、各フレーム期間の冒頭にて、画素アレイＡ側の１番目の走査線（１ｓｔ  Ｒｏｗ）からの画素アレイへの映像データ書込みが図示しない走査開始信号ＦＬＭの第１パルスにより開始される。この際に、予め設定されている次のブランキング・データの書込みまでの時間（図６に示すΔｔ１）に相当する水平同期信号ＨＳＹＮＣのパルスがカウントされる。なお、１番目の走査線（１ｓｔ  Ｒｏｗ）からの画素アレイへの映像データ書込みがなされる時点で、画素アレイＢ側におけるあるラインへのブランキング・データの書込みが前のフレーム期間から引き続きなされるようになっている。
【００９５】
１番目の走査線（１ｓｔ  Ｒｏｗ）からの画素アレイへの映像データ書込みから、予め設定されている次のブランキング・データの書込みまでの時間（図６に示すΔｔ１）に相当する水平同期信号ＨＳＹＮＣのパルス数は図１２（ａ）の場合、便宜上たとえば２４となっており、それまで映像データ書込みは２４番目の走査線（２４ｔｈ  Ｒｏｗ）に至るまで順次なされる。そして、水平同期信号ＨＳＹＮＣのパルスのカウント値が２４となった次の時点でブランキング・データの書込みが開始される。そして、このブランキング・データの書込みはそのまま続行されるが当該フレーム期間においては水平同期信号ＨＳＹＮＣのパルス数が前記の２４からさらにカウントされた値３５（説明の便宜上設定された値）に至るまでなされることになる。
【００９６】
このことから、図１２（ａ）に示す画像表示タイミングにおいて、映像データの表示期間とブランキング・データの表示期間の比は２４：（３５−２４）となっており、ブランキング・データの表示期間は１フレーム期間において約３５％に割り当てられていることになる。
【００９７】
図１２（ｂ）は、入力される映像データの変更があって、図１２（ａ）の場合よりも該映像データに含まれる水平同期信号ＨＳＹＮＣの周期が短くなってしまった場合を示している。同様に、フレーム期間の冒頭にて、画素アレイＡ側の１番目の走査線（１ｓｔ  Ｒｏｗ）からの画素アレイへの映像データ書込みは、次のブランキング・データの書込みまでの時間（図６に示すΔｔ１）に相当する水平同期信号ＨＳＹＮＣのパルスのカウント値（２４）まで続行され、それに続く次の時点からブランキング・データの書込みが開始され、このブランキング・データの書込みは当該フレーム期間において、水平同期信号ＨＳＹＮＣのパルス数が前記の２４からさらにカウントされた値４４（説明の便宜上設定された値）までなされることになる。このことは、映像データの表示期間とブランキング・データの表示期間の比は２４：（４４−２４）となってしまい、１フレーム期間においてブランキング・データの表示期間は増加することになる。
【００９８】
本実施例では、このような不都合に鑑み、たとえ映像データの水平同期信号ＨＳＹＮＣの周期が変更されても、ブランキング・データの書込みの開始時期を的確に定めるようにし、これにより映像データの表示期間とブランキング・データの表示期間の比を設定された値どおりにするようにするものである。
【００９９】
すなわち、入力される映像データの１フレーム期間の水平同期信号ＨＳＹＮＣのパルス数を計測し、その計測数から予め設定された１フレーム期間当りのブランキング・データの表示期間の比率に前記計測数を乗算した値を引いて得られる値を、映像データ書込みからブランキング・データ書込みまでの前記水平同期信号ＨＳＹＮＣのパルス数とするようにしている。この値は、図６に示す時間Δｔ１に対応する値となっている。
【０１００】
図１２（ｃ）は、水平同期信号ＨＳＹＣが図１２（ｂ）と同様な周期をもって入力されている場合を示す画像表示タイミングのタイミング・チャートである。該水平同期信号ＨＳＹＣの１フレーム期間におけるパルス数は図１２（ｂ）の場合と同様に４４である。そして、予め設定された１フレーム期間当りのブランキング・データの表示期間の比率は、図１２（ａ）にて示したように（３５−２４）／３５である。
【０１０１】
これから、次式（１）を得ることができ、この値は映像データ書込みからブランキング・データ書込みまでの前記水平同期信号ＨＳＹＮＣのパルス数であり、３０となる。
【０１０２】
【数１】４４−４４×｛（３５−２４）／３５｝  ……（１）
このように映像データ書込みから前記水平同期信号ＨＳＹＮＣのパルス数が３０になった時点以降からブランキング・データ書込みを行なうことにより、１フレーム期間当りのブランキング・データの表示期間の比率は、たとえ水平同期信号ＨＳＹＮＣの周期が変わっても不変とすることができる。
【０１０３】
上述ように、１フレーム期間当りの水平同期信号ＨＳＹＮＣのパルス数と予め設定された１フレーム期間当りのブランキング・データの表示期間の比率に基づいて、ブランキング・データの書込み開始時点を演算する手段は電子回路で構成することができ、この電子回路はたとえば前記表示制御回路１０４に組み込まれて形成される。
【０１０４】
なお、上述した実施例では、ブランキング・データの書込み開始時点は予め設定された１フレーム期間当りのブランキング・データの表示期間の比率に基づいて算出したものであるが、必ずしもこれに限定されることはなく、予め設定された１フレーム期間当りの映像データの表示期間の比率に基づいて算出するようにしてもよいことはいうまでもない。
【０１０５】
≪第４の実施例≫
第３の実施例で示した表示装置は、その表示パネル１００’の画面がそれぞれ独立に書込みを行なうことのできる画素アレイＡ（上側画素アレイ）と画素アレイＢ（下側画素アレイ）から構成されたものである。
【０１０６】
しかし、このような構成でなくても、たとえば第１の実施例で示した表示装置においても、第３の実施例に示した構成を適用できることはいうまでもない。図１３（ａ）、（ｂ）、（ｃ）はこのような表示装置に適用させた場合の画像表示タイミングのタイミング・チャートで、それぞれ図１２（ａ）、（ｂ）、（ｃ）に対応した図となっている。
【０１０７】
第１の実施例に示した表示装置は、ブランキング・データ書込みにおいて１水平期間にて選択するゲート線のライン数が複数（たとえば４個）であり、この場合には映像データ書込みがなされないように構成されている。図１３（ａ）、（ｂ）、（ｃ）において図１２（ａ）、（ｂ）、（ｃ）と異なる部分はこの部分のみで他は全く同様となっている。
【０１０８】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１０９】
【発明の効果】
以上説明したことから明らかとなるように、本発明による表示装置によれば、映像データの変更があっても、表示信号の表示期間とブランキング・データの表示期間の比率が予め設定した比率と異なるようなことがなくなる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の駆動方法の第１実施例として説明される表示信号の出力タイミングとこれに呼応する走査線の駆動波形を示す図。
【図２】本発明による液晶表示装置の駆動方法の第１実施例として説明される表示制御回路（タイミング・コントローラ）への映像データの入力波形（入力データ）とこれからの出力波形（ドライバ・データ）とのタイミングを示す図。
【図３】本発明による液晶表示装置の概要を示す構成図。
【図４】本発明による液晶表示装置の駆動方法の第１実施例として説明される表示信号の出力期間に走査線の４ラインを同時に選択する駆動波形を示す図。
【図５】本発明による液晶表示装置に備えられた複数個（例えば、４個）のライン・メモリの夫々への映像データの書込み（Ｗｒｉｔｅ）とこれからの読出し（Ｒｅａｄ  Ｏｕｔ）との夫々のタイミングを示す図。
【図６】本発明による液晶表示装置の駆動方法の第１実施例におけるフレーム期間毎（連続する３つのフレーム期間の各々）の画素表示タイミングを示す図。
【図７】本発明による液晶表示装置を図６に示す画素表示タイミングに則り駆動したときの、表示信号への輝度応答（画素に対応する液晶層の光透過率変動）を示す図。
【図８】本発明による液晶表示装置の駆動方法の第２実施例として説明されるゲート線Ｇ１、Ｇ２、Ｇ３、……に対応する画素行の夫々へ供給される表示信号（映像データによるｍ、ｍ＋１、ｍ＋２、……とブランキング・データによるＢ）の連続する複数のフレーム期間ｍ、ｍ＋１、ｍ＋２、……に亘る変化を示す図。
【図９】アクティブ・マトリクス型の表示装置に備えられる画素アレイの一例の概略図。
【図１０】本発明による他の液晶表示装置の概要を示す構成図。
【図１１】アクティブ・マトリクス型の表示装置に備えられる画素アレイの他の例の概略図。
【図１２】図１０に示す表示装置における画像表示タイミングを連続する２つのフレーム期間に亘り示すタイミング・チャート。
【図１３】図３に示す表示装置における画像表示タイミングを連続する２つのフレーム期間に亘り示すタイミング・チャート。
【符号の説明】
１００…表示装置（液晶表示装置）、１０１…画素アレイ（ＴＦＴ型液晶表示パネル）、１０２…データ・ドライバ、１０３…走査ドライバ、１０４…表示制御回路（タイミング・コントローラ）、１０５…ライン・メモリ回路、１０６…ドライバ・データ、１０７…データ・ドライバ制御信号群、１０３’，１０４’…走査信号駆動回路、１０５’，１０６’，１０７’，１０８’…映像信号駆動回路、１０９’…インバータ回路、１２０…映像データ、１２１…映像制御信号群（垂直同期信号、水平同期信号、ドット・クロック等）、ＣＬ３…走査クロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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