(57)【要約】【課題】より簡易な工程により歪みシリコン層を有する半導体装置を形成する。【解決手段】本発明の半導体装置の製造方法は、絶縁層１２と該絶縁層１２の上に設けられた単結晶シリコン層１４ａとを有する基板を準備する工程と、前記単結晶シリコン層１４ａの上に、該単結晶シリコン層１４ａとは格子定数が異なる歪み促進半導体層１６を形成する工程と、前記単結晶シリコン層１４ａの格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層１４を形成する工程と、前記歪み促進半導体層１６を除去する工程と、を含む。【選択図】        図４
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【特許請求の範囲】
【請求項１】
絶縁層と該絶縁層の上に設けられた単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上に、該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記歪みシリコン層を形成する工程は、熱処理を施すことにより行なわれる、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記単結晶シリコン層は、前記歪み促進半導体層の上に単結晶シリコン層を形成したときに欠陥を発生することなく該単結晶シリコン層を形成することができる膜厚より小さい膜厚を有する、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記歪み促進半導体層として、ゲルマニウムを含む層を形成する、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記歪み促進半導体層の除去は、沸硝酸を用いたウェットエッチングにより行なわれる、半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかにおいて、
前記歪み促進半導体層を形成する工程は、有機金属気相成長法、分子線成長法および超高真空気相成長法のいずれかの方法により行なわれる、半導体装置の製造方法。
【請求項７】
請求項２〜６のいずれかにおいて、
前記熱処理は、昇温過程、定温過程、降温過程を経て行なわれる、半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれかに記載の半導体装置の製造方法により製造された半導体基板を含む、半導体装置。
【請求項９】
絶縁層と該絶縁層の上に設けられた歪みシリコン層と、を含む半導体基板と、
前記半導体基板に設けられた電界効果型トランジスタと、を含む、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、歪みシリコン層を有する半導体素子を備えた半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年の半導体装置の微細化および高速化に伴い、高速かつ低消費電力の半導体装置（デバイス）を形成するための基板として、歪みシリコン層（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ  ｌａｙｅｒ）を有する基板が注目されている。歪みシリコン層は、たとえば、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）からなる層（ＳｉＧｅ層）をシリコン基板上に成長させ、その上にシリコン単結晶層を成長させることにより得られる。このような歪みシリコン層は、そのバンド構造が変化し、その結果、縮退が解けて電子散乱が抑制されるので、電子移動度を高めることが可能となる。
【０００３】
また、シリコン基板中に埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）を有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板もまた、高速かつ低消費電力の半導体装置を形成するための基板として注目されており、実用化が進んでいる。そして、近年では、半導体装置のさらなる微細化および高速化の要請に応えるために、歪みシリコン層を含むＳＯＩ構造を形成する技術が提案されている（特許文献１参照）。
【０００４】
【特許文献１】
特開平９−３２１３０７号公報
【０００５】
【発明が解決しようとする課題】
上述したように歪みシリコン層を有するＳＯＩ基板を形成する場合、まず、ＳＯＩ基板の半導体層の上にシリコンゲルマニウム混晶層が形成される。ついで、シリコンゲルマニウム混晶層の上に単結晶シリコン層を形成することで、歪みシリコン層が得られる。この方法では、ＳＯＩ基板の半導体層とシリコンゲルマニウム混晶層との格子整合によりミスフィット転移や、貫通転移が発生したシリコンゲルマニウム層が形成されることがある。このような転移欠陥を含むシリコンゲルマニウム混晶層の上に歪みシリコン層を形成すると、歪みシリコン層中に欠陥が引き継がれてしまい、良好な電界効果型トランジスタを形成することができない。そのため、膜厚の大きいシリコンゲルマニウム混晶層を形成する必要があり、シリコンゲルマニウム混晶層の結晶成長に長時間を要することとなってしまう。
【０００６】
また、寄生容量の低減などのＳＯＩ基板の効果を得るためには、ＳＯＩ基板のＳＯＩ層の厚みは、電界効果型トランジスタのソース／ドレイン領域の拡散深さ以下である必要があるが、上述したような厚いシリコンゲルマニウム混晶層を形成した後に、歪みシリコン層を形成したのでは、ＳＯＩ基板の効果を享受できないという問題が生じる。また、酸素イオンを高濃度に注入する工程を用いた場合、歪みシリコン層に少なからずダメージを与えてしまうことがある。
【０００７】
本発明の目的は、より簡易な工程でダメージの少ない歪みシリコン層を含むＳＯＩ構造を有する半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（１）本発明の半導体装置の製造方法は、絶縁層と該絶縁層の上に設けられた単結晶シリコン層とを有する基板を準備する工程と、
前記単結晶シリコン層の上に、該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、
前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、
前記歪み促進半導体層を除去する工程と、を含む。
【０００９】
本発明の半導体装置の製造方法によれば、単結晶シリコン層の上に、歪み促進半導体層を形成した後に、単結晶シリコン層の格子が歪み促進半導体層の格子に整合するように格子緩和を促すことで、歪みシリコン層を形成することができる。すなわち、単結晶シリコン層の上に歪み促進半導体層を形成した後に、格子緩和を促す処理を行なうことで、歪み促進半導体層の格子定数と整合するように単結晶シリコン層が格子緩和され、歪みシリコン層が得られる。背景技術の欄において説明した技術では、厚い膜厚のシリコンゲルマニウム混晶層（歪み促進半導体層）の上に、シリコン層を形成し歪みシリコン層を得ている。しかし、本発明によれば、そのような膜厚の大きい歪み促進半導体層を形成する必要がなく、より簡易な工程で歪みシリコン層を有するＳＯＩ基板を形成することができる。さらに、薄膜の歪みシリコン層を得ることができるため、寄生容量の低減などのＳＯＩ基板特有の効果を発揮することができ、特性の良好な半導体装置を製造することができる。
【００１０】
本発明は、さらに、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置の製造方法において、前記歪みシリコン層を形成する工程は、熱処理を施すことにより行なうことができる。
【００１２】
（Ｂ）本発明の半導体装置の製造方法において、前記単結晶シリコン層は、前記歪み促進半導体層の上に単結晶シリコン層を形成したときに欠陥を発生することなく該単結晶シリコン層を形成することができる膜厚より小さい膜厚を有することができる。この態様によれば、良好に格子緩和がされた歪みシリコン層を形成することができる。
【００１３】
（Ｃ）本発明の半導体装置の製造方法において、前記歪み促進半導体層としてゲルマニウムを含む層をエピタキシャル成長法により形成することができる。この態様によれば、良好な歪み促進半導体層を形成することができる。
【００１４】
（Ｄ）本発明の半導体装置の製造方法において、前記歪み促進半導体層の除去は、沸硝酸を用いたウェットエッチングにより行なわれることができる。この態様によれば、ドライエッチング等によりゲルマニウムを選択的にエッチングする場合と比して、プラズマなどによるダメージを与えることを防ぐことができる。
【００１５】
（Ｅ）本発明の半導体装置の製造方法において、前記歪み促進半導体層を形成する工程は、有機金属気相成長法、分子線成長法および超高真空気相成長法のいずれかの方法により行なわれることができる。
【００１６】
（Ｆ）本発明の半導体装置の製造方法において、前記熱処理は、昇温過程、定温過程、降温過程を経て行なわれることができる。
【００１７】
（２）本発明の半導体装置は、上述の半導体装置の製造方法により製造された半導体基板を含む。本発明の半導体装置によれば、歪みシリコン層をチャネル半導体層として用いる場合などに高速化が実現された半導体装置を提供することができる。
【００１８】
（３）本発明の半導体装置は、絶縁層と前記絶縁層の上に設けられた歪みシリコン層と、を含む半導体基板と、
前記半導体基板の上に設けられた電界効果型トランジスタと、を含む。本発明の半導体装置によれば、高速化および微細化が実現された半導体装置を提供することができる。
【００１９】
【発明の実施の形態】
１．半導体装置
本発明の実施の形態にかかる半導体装置について、図１を参照しながら説明する。
【００２０】
本実施の形態にかかる半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｉｌａｔｅ）構造を有し、ＭＯＳトランジスタ２０がＳＯＩ基板１００に形成されている。ＳＯＩ基板１００は、支持基板１０上に、絶縁層（酸化シリコン層）１２および歪みシリコン層１４が積層されて構成されている。歪みシリコン層１４は、格子緩和された層であり、その膜厚は、１〜１０ｎｍである。
【００２１】
歪みシリコン層１４には、ＭＯＳトランジスタ２０のゲート絶縁層２２およびゲート電極２４が形成されている。ゲート絶縁層２２およびゲート電極２４の側方には、サイドウォール絶縁層２６が設けられている。サイドウォール絶縁層２６の側方の半導体層１０ｃには、不純物層からなるソース・ドレイン領域２８が形成されている。そして、サイドウォール絶縁層２６の下方の半導体層には、イクステンション領域３０が設けられている。
【００２２】
２．半導体装置の製造方法
本発明の実施の形態にかかる半導体装置の製造方法について、図２〜４を参照しながら説明する。
【００２３】
（１）図２に示すように、支持基板１０の上に、絶縁層１２と半導体層とが積層されたＳＯＩ基板を準備する。半導体層としては、単結晶シリコン層１４ａを用いる。単結晶シリコン層１４ａの膜厚は、後述の工程で、単結晶シリコン層１４ａの上に形成される歪み促進半導体層１６を欠陥のない状態で形成できる膜厚であればよい。たとえば、歪み促進半導体層１６として、シリコンゲルマニウム混晶層を用いる場合、単結晶シリコン層１４ａの膜厚は、１〜１０ｎｍとすることができる。単結晶シリコン層１４ａの膜厚が１ｎｍより小さい場合、後に形成される歪みシリコン層をチャネル半導体層として用いる半導体素子の形成が困難となる。また、単結晶シリコン層１４ａの膜厚が１０ｎｍより大きい場合、後の工程にて単結晶シリコン層１４ａを歪み促進半導体層１６に無欠陥の状態で格子整合することができない。
【００２４】
ついで、単結晶シリコン層１４ａの上に、歪み促進半導体層１６をエピタキシャル成長法により形成する。歪み促進半導体層１６としては、単結晶シリコン層１４ａと格子定数が異なる半導体層を用いることができ、たとえば、ゲルマニウム層、シリコンゲルマニウム混晶層およびそれらの積層膜などを挙げることができる。
【００２５】
歪み促進半導体層１６の形成方法としては、▲１▼有機金属気相成長法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＭＯ−ＣＶＤ法）、▲２▼分子線成長法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ；ＭＢＥ法）、▲３▼超高真空気相成長法（Ｕｌｔｒａ  Ｈｉｇｈ  ＶａｃｕｕｍＣｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＵＨＶ−ＣＶＤ法）あるいは▲４▼ＬＰＥ（Ｌｉｑｕｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法等の液相成長法などによるエピタキシャル成長方法を例示することができる。
【００２６】
Ｓｉ原料としてはＳｉＨ４  、Ｓｉ２  Ｈ６  、Ｓｉ２  Ｈ４  Ｃｌ２  等、Ｇｅ原料としてはＧｅＨ４  、ＧｅＦ４  、Ｇｅ２  Ｈ８  等が適している。
【００２７】
（２）次に、単結晶シリコン層１４ａの格子緩和を促すために熱処理を施し、歪みシリコン層１４を得る。この単結晶シリコン層１４ａの格子緩和の様子を図３（Ａ），（Ｂ）を参照しながら説明する。歪み促進半導体層１６を構成するゲルマニウムの格子定数（５．６４Å）と単結晶シリコン薄膜の格子定数（５．４３Å）とは異なるため、単結晶シリコン層１４ａの上に歪み促進半導体層１６が堆積された後は、図３（Ａ）に示すように、単結晶シリコン層１４ａと歪み促進半導体層１６とで格子不整合が生じそれぞれの膜に応力が生じている。この後、熱処理を施すと、図３（Ｂ）に示すように、単結晶シリコン層１４ａのＳｉ−Ｓｉ結合あるいはＳｉ−Ｏ結合が切断され、図３（Ｂ）に示すように、歪み促進半導体層１６に格子整合した歪みシリコン層１４が形成される。この熱処理の温度は、１０００℃以上で行なわれ、処理時間は、単結晶シリコン層１４ａが格子整合され歪みシリコン層１４が得られるまで行なえばよく、単結晶シリコン層１４ａの膜厚により適宜変更される。また、熱処理は、昇温過程、定温過程、降温過程を経て行なわれ、この一連の加熱工程を複数回繰り返して行なってもよい。
【００２８】
（３）次に、図４に示すように、歪み促進半導体層１６を除去する。歪み促進半導体層１６の除去は、ウェットエッチング、ドライエッチングなどの一般的なエッチング技術により行なうことができる。中でも、沸硝酸によるウェットエッチングにより歪み歪み促進半導体層１６を除去することが好ましい。この場合は、ドライエッチングを行なう場合と比して半導体層１４に与えるダメージを少なくすることができるという利点がある。以上の工程により、歪みシリコン層１４を有するＳＯＩ基板１００を形成することができる。
【００２９】
（４）次に、図１に参照されるように、本実施の形態かかるＳＯＩ基板１００にＭＯＳトランジスタ２０を形成する。ＭＯＳトランジスタ２０の形成は、一般的なＭＯＳトランジスタ２０の形成プロセスにより行なうことができ、以下にその一例について説明する。
【００３０】
まず、ＭＯＳトランジスタ２０の形成領域を画定するために、公知の技術により素子分離（図示せず）を形成する。次に、素子分離により画定された歪みシリコン層１４の上にゲート絶縁層２２を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成される。次に、しきい値電圧調整用の不純物イオンをゲート絶縁層２２を介してチャネル領域に注入し、チャネル領域を形成する。
【００３１】
次に、ゲート絶縁層２２上にゲート電極２４となる多結晶シリコン膜を減圧ＣＶＤ法により形成した後、上記多結晶シリコン膜を反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりパターニングして、ゲート電極２４を形成する。
【００３２】
次に、ゲート電極２４をマスクにして、所定の導電型の不純物イオンを選択的に注入した後、低濃度不純物層からなるイクステンション領域３０を自己整合的に形成する。この工程では、必要に応じて、アニール処理を施してもよい。
【００３３】
次に全面にシリコン酸化膜またはシリコン窒化膜などの絶縁層（図示せず）をＣＶＤ法により形成した後、絶縁層をエッチバックすることによりゲート絶縁層２２およびゲート電極２４の側面にサイドウォール絶縁層２６が形成される。ついで、サイドウォール絶縁層２６をマスクとして、所定の導電型の不純物イオンを注入することにより、ソース・ドレイン領域２８を自己整合的に形成する。このようにして、ＭＯＳトランジスタ２０が形成され、本実施の形態にかかる半導体装置が製造される。
【００３４】
本発明の半導体装置の製造方法によれば、単結晶シリコン層の上に、歪み促進半導体層を形成した後に、単結晶シリコン層の格子緩和を促すことで、歪みシリコン層を形成することができる。すなわち、単結晶シリコン層は、上方に形成された歪み促進半導体層の格子定数と整合するように格子緩和されることとなり、その結果、歪みシリコン層が得られる。背景技術の欄において説明した技術では、厚い膜厚のシリコンゲルマニウム混晶層（歪み促進半導体層）の上に、シリコン層を形成した後に格子緩和を促し歪みシリコン層を得ている。しかし、本発明によれば、そのような膜厚の大きい歪み促進半導体層を形成する必要がなく、より簡易な工程で、歪みシリコン層を有するＳＯＩ基板を形成することができる。さらに、薄膜の歪みシリコン層を得ることができるため、寄生容量の低減などのＳＯＩ基板特有の効果を発揮をすることができ、特性の良好な半導体装置を製造することができる。これにより、微細化を進めても期待通りの素子特性を有する電界効果型トランジスタの実現が可能となる。
【００３５】
なお、本発明は上述した実施の形態に限定されるものではない。例えば、上記実施の形態では、歪み促進半導体層として、シリコンゲルマニウム混晶層を用いた場合について説明したが、シリコンゲルマニウム混晶層の代わりに、ＳｉＣやＳｉＮ等のようにＳｉと他の元素との混晶層、ＺｎＳｅ層等の  ＩＩ‐ＶＩ族混晶層もしくはＧａＡｓやＩｎＰ等の  ＩＩＩ‐Ｖ族混晶層などの互いに格子定数の異なる材料からなる混晶層でも良い。
【００３６】
また、上記実施の形態では、ＭＯＳトランジスタを形成する場合について説明したが、歪みシリコン層をチャネル半導体層として有する半導体装置であれば適用できる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【図３】（Ａ），（Ｂ）は、単結晶シリコン層と歪み促進半導体層との格子整合の様子を示す図。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図。
【符号の説明】
１０…支持基板、  １２…絶縁層、  １４…歪みシリコン層、  １４ａ…単結晶シリコン層、  １６…歪み促進半導体層、  ２０…ＭＯＳトランジスタ、  ２２…ゲート絶縁層、  ２４…ゲート電極、  ２６…サイドウォール絶縁層、  ２８…ソース・ドレイン領域、  ３０…イクステンション領域、  １００…ＳＯＩ基板
【図１】
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【図２】
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【図３】
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【図４】
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