(57)【要約】【課題】ゲート長の短縮化並びにゲート抵抗の低減化を同時に実現するＴ型ゲート構造を有するＦＥＴを含む半導体装置の製造方法において、上層の金属膜に損傷を与えることのない半導体装置の製造方法を提供する。【解決手段】半導体基板１０１に第１の金属膜１０２、第２の金属膜１０３及び第３の金属膜１０４を積層した後、選択的に除去し、パターニングする。次に、積層した金属膜１０２乃至１０４をマスクに不純物を導入し、ソース領域１０５並びにドレーン領域１０６を形成する。次に、第３の金属膜１０４をエッチングにより除去しながら、第３の金属膜１０４を第２の金属膜１０３が損傷を受けないようにマスクにして、第１の金属膜１０２を側面からエッチングし、Ｔ型ゲート電極を形成する。更に、第１の金属膜１０２をマスクにして前記半導体基体表面に不純物を導入する。【選択図】　図２
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【特許請求の範囲】
【請求項１】
半導体基体上に第１の金属膜、第２の金属膜及び第３の金属膜を積層して形成する工程と、
前記積層された３層の金属膜を選択的に除去してパターニングする工程と、
パターニングされた前記３層の金属膜をマスクにして、前記半導体基体内に不純物を導入し、ソース及びドレーン領域を形成する工程と、
前記第３の金属膜をエッチングにより除去しながら、前記第１の金属膜を側面からエッチングし、少なくとも前記第２の金属膜及び残存する前記第１の金属膜からなるゲート電極を形成する工程と、
前記第１の金属膜をマスクにして、前記半導体基体の表面層に不純物を導入する工程とを有することを特徴とする電界効果トランジスタを含む半導体装置の製造方法。
【請求項２】
前記第１の金属膜と、前記第３の金属膜とを同一の材料で形成することを特徴とする請求項１に記載した電界効果トランジスタを含む半導体装置の製造方法。
【請求項３】
前記第２の金属膜を金、銀、プラチナ、パラジウムの少なくとも一種からなる材料により形成することを特徴とする請求項１又は２に記載した電界効果トランジスタを含む半導体装置の製造方法。
【請求項４】
前記第１の金属膜の側面をエッチングする時間と前記第３の金属膜を除去するエッチング時間とが同一であることを特徴とする請求項１乃至３のいずれか１項に記載した電界効果トランジスタを含む半導体装置の製造方法。
【請求項５】
前記第１の金属膜をマスクにして、前記半導体基体の表面層に不純物を導入する工程において、少なくとも前記第２の金属膜を通して、不純物を前記半導体基体の表面層にイオン注入することを特徴とする請求項１乃至４のいずれか１項に記載した電界効果トランジスタを含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細ゲート電極を有する電界効果トランジスタ（以下、ＦＥＴと称す。）を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓに代表される化合物半導体はキャリア移動度がシリコンよりも高い等の理由により、マイクロ波増幅器、高速デジタル回路等の高周波領域で主として用いられている。近年、これらの化合物半導体を用いたＦＥＴにおいては、シリコン基板を用いたＦＥＴと同様に高性能化への要求が高い。
【０００３】
高周波領域等に用いられるＦＥＴの高性能化を実現していくうえで、ゲート長の短縮化を図りながら、ゲート電極の抵抗を低減化することが課題となっている。このゲート長の短縮化並びにゲート電極抵抗の低減化を実現する構造としてＴ型ゲートが提案されている。ここでＴ型ゲートとは、半導体基体表面のチャネル領域となる層に接するゲート電極部分のチャネル方向の長さを短くすることによって、ＦＥＴの動作速度を上げる一方、ゲート電極の上部に相当する部分のチャネル方向の長さを長くし、ゲート電極の電気抵抗を少なくしたゲート構造のことである。
【０００４】
Ｔ型ゲートの形成方法一例として、ゲート電極として２層膜の金属膜を形成し、その上層金属膜をマスクとして半導体基体と接する下層金属膜を側面からエッチングする方法が用いられている。この方法によれば半導体基体と接する下層金属膜はチャネル方向の長さを短くする効果をもたらし、上層金属膜は電極の電気抵抗を低減化する働きをする。また、Ｔ型ゲート構造を形成した後、下層の金属膜をマスクにして、イオン注入法で上層金属膜を通して半導体基体表面層に不純物を導入することにより、Ｔ型ゲート構造を持ったＦＥＴを製造することが可能になっている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平２−７１５３１号公報（第７頁、図１）
【０００６】
【発明が解決しようとする課題】
上述したＦＥＴを含む半導体装置の製造方法においては、下層金属膜の側面だけをエッチングすることと、その後の工程で半導体基体へ精度良く不純物を導入する工程とが必要となる。しかし、このような従来方法を用いてＦＥＴを製造した場合、次のような問題点があった。
【０００７】
上層金属膜をマスクに下層金属膜をエッチングする場合、下層金属膜のエッチング速度と比較し、上層金属膜のエッチング速度が遅いエッチング種が選ばれる。しかし、その工程において、上層金属膜がガスあるいは薬液そのものに曝されているため、巨視的なレベルではゲート電極を構成する上層金属膜のエッチングは遅く、膜の厚さが多少薄くなる程度であるが、微視的なレベルではゲート電極を構成する上層金属膜に損傷を与え、その電気特性の均一性を劣化させる問題が発生する。
【０００８】
例えば、上層金属膜においてやや不完全な結晶構造部分を中心にピンホールが形成される場合がある。この場合、半導体基体全体のなかに多数形成されている素子の電気特性に不均一性を生じさせる。また、製造段階の電気的特性が比較的良好であっても、長時間電界がかかるうちに、経時的に変化し、その信頼性を劣化させる。
【０００９】
これらのことを避けるため、上層金属膜を比較的厚くすると、ゲート電極をパターニングするときの微細加工において、その加工精度が落ちてしまう。また、イオン注入法を用いた不純物導入を行う場合には、イオンが上層金属膜を通過し難く、半導体基体表面層の不純物濃度の制御が難しくなる等の障害が発生する。
【００１０】
本発明はこのような事情に鑑みてなされたもので、Ｔ型ゲートの上層部を構成する金属膜の損傷を防止したＦＥＴを含む半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、半導体基体上に第１の金属膜、第２の金属膜及び第３の金属膜を積層して形成する工程と、前記積層された３層の金属膜を選択的に除去してパターニングする工程と、パターニングされた前記３層の金属膜をマスクにして、前記半導体基体内に不純物を導入し、ソース及びドレーン領域を形成する工程と、前記第３の金属膜をエッチングにより除去しながら、前記第１の金属膜を側面からエッチングし、少なくとも前記第２の金属膜及び残存する前記第１の金属膜からなるゲート電極を形成する工程と、前記第１の金属膜をマスクにして、前記半導体基体の表面層に不純物を導入する工程とを有していることを特徴とする。
【００１２】
本発明によれば、Ｔ型ゲートを有するＦＥＴを含む半導体装置の製造方法において、第３の金属膜を第２の金属膜のマスクとして使用することにより、第２の金属膜に対する損傷を防止することが出来る。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
（第１の実施の形態）
図１（ａ）〜図２（ｆ）は本発明による電界効果トランジスタを含む半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。本実施の形態は本発明をショットキー型ＦＥＴに適用したものである。
【００１５】
先ず、図１（ａ）に示すように半導体基体として半絶縁性ＧａＡｓ基板１０１を用意する。この半導体基体は、活性層として例えばＭＢＥ法でその表面にＧａＡｓ層を形成したものであっても良い。次に、スパッタ法あるいは蒸着法を用いて、ＧａＡｓ基板上に、第１の金属膜１０２としてＴｉを１００ｎｍ、第２の金属膜１０３としてＡｕを１００ｎｍ、第３の金属膜１０４としてＴｉを１００ｎｍ、それぞれ形成する。
【００１６】
次に図１（ｂ）に示すように、リソグラフィ法を用いてレジスト膜１０５をマスクにし、上述の３層に積層化された金属膜１０２乃至１０４を選択的にエッチングしてパターニングする。ここで、第１の金属膜１０２及び第３の金属膜１０３であるＴｉにはケミカルドライエッチング法を用い、第２の金属膜１０２であるＡｕにはイオンミリング法を用いてそれぞれエッチングする。
【００１７】
次に、レジスト膜１０５を除去した後、図１（ｃ）に示すように、イオン注入法を用いてソース領域１０６及びドレーン領域１０７を形成する。この時のイオン注入は例えば、Ｓｉイオンをドーズ量１Ｅ１４／ｃｍ２程度で行う。
【００１８】
次に、第３の金属膜１０４を第２の金属膜１０３の保護用マスクとして第１の金属膜１０２の側面をケミカルドライエッチング法でエッチングする。第３の金属膜１０４は第１の金属膜１０２と同じＴｉのため、第３の金属膜１０４も第１の金属膜１０２同じ速度でエッチングされる。これにより、図２（ｄ）に示すようにＴ型ゲート電極１０１ａが形成される。
【００１９】
次に、図２（ｅ）に示すように、第１の金属膜１０２をマスクにして、少なくとも第２の金属膜１０３をイオンが通過する条件下で、ＧａＡｓ基板１０１の表面にイオン注入を施し、エクステンション領域１０８並びに１０９を形成する。イオン種は先のソース領域１０６及びドレーン領域１０７のイオン注入と同じようにＳｉイオンを用い、ドーズ量はほぼ１桁程度少ない、１Ｅ１３／ｃｍ２程度に設定する。
【００２０】
最後に、イオン注入した不純物を活性化するため、熱処理を行い、図２（ｆ）に示すように、ソース領域１０６及びドレーン領域１０７にそれぞれ金属電極層１１０及び１１１を形成してＦＥＴを完成させる。
【００２１】
上述した実施の形態では、同じ金属種によって第１の金属膜と第３の金属膜とを同じ金属種によって構成しているので、エッチングのコントロールも非常に容易である。
【００２２】
また、本実施の形態では、第１の金属膜及び第３の金属膜としてＴｉを、第２の金属膜としてＡｕを用いている。第１の金属膜及び第３の金属膜としてはＷ、Ｔａ、Ｍｏ、等の金属あるいはそれらのシリサイドを使用することが出来る。第２の金属膜としてはＡｇ、Ｐｔ、Ｐｄ等を使用することが出来る。
【００２３】
さらに、本実施の形態では、第３の金属膜１０４の膜厚は１００ｎｍであるが、素子設計上必要とされる寸法に、その形成条件を容易に合わせることが可能である。この場合、予め第１の金属膜１０２の側面におけるエッチング量に合わせて、第３の金属膜１０４の膜厚を決めておくと、第３の金属膜１０４が完全に除去された時に第１の金属膜１０２の側面エッチングも終了し、第２の金属膜１０３に対し、殆ど損傷を与えることなく工程を実施できる。
【００２４】
一方、第２の金属膜１０３をエッチングする前に、レジスト膜１０５を除去する工程を挿入し、次に第３の金属膜１０４をマスクとして第２の金属膜１０３をエッチングする工程に移っても良く、第３の金属膜１０４の膜厚を適切にコントロールすることは容易である。
【００２５】
本発明は、上述した実施の形態に何ら限定されるものではなく、基板材料は他の半導体でも良く、また、上層金属膜、下層金属膜はそれぞれ複数層を有していても良く、更に、ソース領域及びドレーン領域に注入される不純物の種類や導電型を変更しても良く、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【００２６】
本実施の形態によれば、２層ゲート電極を構成する、上層金属膜に損傷を与えることなく、下層金属膜の側面を所望の通りの寸法が得られるようにエッチングしてＴ型ゲート電極を形成できる。即ち、ＧａＡｓ基板１０１の表面半導体層と接する下層の第１の金属膜１０２はゲート長を短くする効果をもたらし、上層の第２の金属膜１０３は抵抗低減化の働きをする。この方法によって、損傷による素子特性の不均一性の発生を防止しながら、ショットキー型ＦＥＴを、製造することが可能になった。
【００２７】
【発明の効果】
以上詳述したように、本発明によれば、Ｔ型ゲートを有するＦＥＴを含む半導体装置の製造方法において、第３の金属膜をマスクとして使用することにより、ゲート電極の上層を構成する、第２の金属膜に損傷を与えることなく、ゲート電極の下層を構成する第１の金属膜の側面をエッチングすることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体装置の製造方法を工程順に示す断面図。
【図２】本発明の第１の実施の形態に係わる半導体装置の製造方法を工程順に示す断面図。
【符号の説明】
１０１　半絶縁性ＧａＡｓ基板
１０２　第１の金属膜
１０３　第２の金属膜
１０４　第３の金属膜
１０５　レジスト膜
１０６　ソース領域
１０７　ドレーン領域
１０８、１０９　エクステンション領域
１１０、１１１　金属電極層
１０１ａ　Ｔ型ゲート電極
【図１】
2004087554.tif 000003
【図２】
2004087554.tif 000004