(57)【要約】【課題】半導体集積装置をテストモードに設定する専用端子を不要とし、また誤ってテストモードに設定されないようにする。【解決手段】クロックΦ１の周波数または電源電圧が制御され遅延回路１から遅延信号が出力されなくなると、ｎビットシフトレジスタ２がシフトクロックΦ２に基づくビット出力Ｑ１〜Ｑｎを出力し、ＮＡＮＤ回路３がビット出力Ｑ１〜Ｑｎの論理演算を行い、その結果がテストモード設定状態を示すときカウンタ４がテストモード設定信号を出力する。【選択図】        図１
2004264211.tif 000002
【特許請求の範囲】
【請求項１】
第一クロック信号を遅延させる遅延手段と、
前記遅延手段から出力された遅延信号と前記第一クロック信号と同期する第二クロック信号とを入力し、前記遅延信号によって動作状態を示す信号を生成する計数手段と、
前記計数手段から有意を示す信号を入力するとテストモード設定信号を出力する出力手段とを備え
前記計数手段は、外部から入力される前記第一クロック信号の周波数または電源電圧の変化によって前記遅延手段から遅延信号が出力されなくなると前記第二クロック信号からテストモード設定が可能な状態となったことを示す信号を生成することを特徴とするテストモード設定回路。
【請求項２】
計数手段は、遅延信号を初期化信号として入力し複数のビット出力をシフトしながら出力するシフトレジスタから成り、前記遅延信号が遅延手段から出力されなくなると第二クロック信号をシフトクロックとして有意を示すビット出力信号を生成することを特徴とする請求項１記載のテストモード設定回路。
【請求項３】
計数手段は、遅延信号を初期化信号として入力すると共に外部から入力される第二クロック信号をカウントするカウンタから成り、前記遅延信号が遅延手段から出力されなくなったときにカウントした前記第二クロックが所定値になると有意を示す信号を生成することを特徴とする請求項１記載のテストモード設定回路。
【請求項４】
出力手段は、外部から入力されるシステムリセット信号が有意になった回数をカウントするカウンタから成り、計数手段の出力信号がテストモード設定状態を示すと共に前記システムリセット信号が所定のカウント値になったときテストモード設定信号を出力することを特徴とする請求項１記載のテストモード設定回路。
【請求項５】
出力手段は、計数手段の出力信号によって示される動作状態の遷移回数をカウントするカウンタから成り、前記遷移回数を示すカウント値が所定値になったときテストモード設定信号を出力することを特徴とする請求項１記載のテストモード設定回路。
【請求項６】
出力手段は、計数手段の出力信号が示すテストモード設定状態と通常動作状態との間の遷移回数をカウントすることを特徴とする請求項５記載のテストモード設定回路。
【請求項７】
出力手段は、半導体集積装置の既存端子から入力された既存端子信号及び計数手段の出力信号を入力するシフトレジスタと、前記シフトレジスタから出力されたコードを所定のコードと比較する比較手段とを備え、
前記シフトレジスタは、前記計数手段の出力信号と前記既存端子信号とを対応させてコードを生成し、
前記比較手段は前記シフトレジスタから出力されたコードを予め記憶しているコードと比較し、これらコードを構成する全ビットの値が一致したときテストモード設定信号を出力することを特徴とする請求項１記載のテストモード設定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、テスト専用の動作モードと通常の動作モードとを有する半導体集積装置に備えられ、テスト専用の動作モードを設定するテストモード設定回路に関するものである。
【０００２】
【従来の技術】
一般に半導体集積装置は、テスト専用の動作モード（以下、テストモードと記載する）に設定するテスト設定専用の端子が設けられている。例えば、テストモード設定専用端子へ論理値“Ｈ”に相当する電圧レベルが印加されるとテストモードに設定され、論理値“Ｌ”に相当する電圧レベルが印加されると通常動作モードに設定される。また、テストモードにはテスト目的に応じた複数のモードが存在し、各テストモードの設定はテストモード設定端子と通常動作モードで使用される複数の端子とを組み合わせ、これらの端子へ所定の電圧レベルを印加して行う。例えば、２本の機能端子がテストモードにおけるモード選択に割り当てられる場合は、４種類のテストモード設定が可能となる。
【０００３】
従来のテストモード設定回路は、テストモード関連回路，ＯＲゲート，テストモードカウンタ，及びディコーダによって構成され、また基本ＣＬＫ及びリセット信号をそれぞれ入力する端子を備え、これらの端子から基本ＣＬＫとリセット信号とをＯＲゲートへ入力し、これらの信号の論理和をテストモードカウンタがカウントしてディコーダを制御するように構成されている。
【０００４】
次に、動作について説明する。
半導体集積装置が通常動作を行っているときは、基本ＣＬＫが所定の周期を刻み、この周期に同期して内部回路が動作する。半導体集積装置がテストモードになると、基本ＣＬＫは、例えば論理値“Ｈ”の電圧レベルに固定され、内部回路の動作が停止し、またＯＲゲートからテストモードカウンタへ出力される論理和がリセット信号に依存するものとなる。テストモードにおいて、テストモードカウンタはリセット信号の上昇エッジ、または下降エッジをカウントして、このカウント値をディコーダへ出力する。ディコーダは、入力したカウント値が既設定の値になるとテストモードフラグをアクティブにし、テストモード関連回路を動作させ、半導体集積装置をテストモードで動作させる。（特許文献１参照）
【０００５】
【特許文献１】
特開２０００−１０９５５公報（第２頁〜第３頁、図１〜図２）
【０００６】
【発明が解決しようとする課題】
従来のテストモード設定回路は以上のように構成されていたので、テストモードへ設定する複数の端子を設ける必要があり、限られた端子数、及びチップ面積でより多くの機能を実現しようとする半導体集積装置の機能及び集積度を低下させるという課題があった。
【０００７】
この発明は、上記のような課題を解決するためになされたもので、半導体集積装置をテストモードに設定するテストモード設定専用端子を設ける必要がなく、且つ通常動作モードで使用しているときに誤ってテストモードに設定されることのないテストモード設定回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るテストモード設定回路は、第一クロック信号を遅延させる遅延手段と、遅延手段から出力された遅延信号と第一クロック信号と同期する第二クロック信号とを入力し、遅延信号によって動作状態を示す信号を生成する計数手段と、計数手段から有意を示す信号を入力するとテストモード設定信号を出力する出力手段とを備え、計数手段が外部から入力される第一クロック信号の周波数または電源電圧の変化によって遅延手段から遅延信号が出力されなくなると第二クロック信号からテストモード設定が可能な状態となったことを示す信号を生成するものである。
【０００９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるテストモード設定回路の構成を示すブロック図である。遅延回路（遅延手段）１は、外部から入力したクロック（第一クロック信号）Φ１の立ち上りエッジを遅延させ、信号線５を介してｎビットシフトレジスタ（計数手段）２へ出力する。ｎビットシフトレジスタ２は、遅延回路１から出力された遅延信号を初期化信号として自ら備えるリセットポートＲへ入力し、外部から自ら備えるクロックポートＣＬＫへ入力したシフトクロック（第二クロック信号）Φ２に基づいてビット出力Ｑ１〜Ｑｎから成るコードを生成する。ＮＡＮＤ回路３は、ｎビットシフトレジスタ２によって生成されたコードを入力し、各ビット出力Ｑ１〜ＱｎのＮＡＮＤ論理演算値をカウンタ（出力手段）４へ出力する。カウンタ４は、ＮＡＮＤ回路３から出力された論理演算値を初期化信号として自ら備えるリセットポートＲへ入力し、また外部からシステムリセット信号を動作クロックとして自ら備えるクロックポートＣＬＫへ入力し、このシステムリセット信号をカウントすることによりテストモード設定信号を生成する。このようなテストモード設定回路が例えばＭＰＵなどの半導体集積装置に備えられる。
【００１０】
次に、動作について説明する。
図２は、実施の形態１によるテストモード設定回路の動作を示すタイミングチャートである。このタイミングチャートには、半導体集積装置が通常動作モード（通常動作状態）で動作しているときを示す通常動作領域と、テストモード（テストモード設定状態）で動作しているときを示すテストモード設定領域とを示している。
【００１１】
通常動作領域において、遅延回路１は、図示したように入力されたクロックΦ１に対して小さな遅延時間ｔを有する遅延信号を生成して信号線５へ出力する。ｎビットシフトレジスタ２は、例えばポートＤへ印加されている論理値“Ｈ”の電圧を、当該テストモード設定回路の外部から入力しているシフトクロックΦ２に同期させてシフトしながら各ビット出力Ｑ１〜Ｑｎを順次出力する。図２に示したようにクロックΦ１とシフトクロックΦ２が同期するものであれば、ｎビットシフトレジスタ２のリセットポートＲにクロックΦ１を遅延させた遅延信号を入力させているので、シフトクロックΦ２に基づくビット出力Ｑ１〜Ｑｎは、論理値“Ｈ”の出力タイミングに同期して繰り返し初期化が行われ、全てのビット出力Ｑ１〜Ｑｎが抑制されて論理値“Ｌ”となる。このときＮＡＮＤ回路３から出力される論理値、即ち信号線６の論理値レベルは“Ｈ”に固定される。カウンタ４は、この信号線６の論理値レベル“Ｈ”によって初期化状態が維持されカウント動作を行わない。このときカウンタ４のポートＯＦから出力されるオーバーフロー信号、即ちテストモード設定信号は論理値“Ｌ”に固定され、このテストモード設定回路を備えた半導体集積装置はテストモードに設定されない。
【００１２】
テストモード設定回路は、通常動作状態に比べて高周波数の入力信号、即ち高周波数のクロックΦ１が入力され、または低い電源電圧が供給されると、通常動作状態からテストモード設定状態に遷移する。図２に示したテストモード設定領域のようにクロックΦ１の周波数が高くなると、遅延回路１は、入力したクロックΦ１の論理値“Ｈ”のパルス幅が予め当該遅延回路１に設定されている遅延時間ｔに比べて小さくなることから、遅延時間ｔを有するパルス信号の生成が不可能になる。また遅延回路１は電源電圧が所定の値より低くなった場合も遅延時間ｔを有するパルス信号が生成できなくなる。このように遅延信号が生成されなくなると信号線５の信号レベルは論理値“Ｌ”に固定される。するとシフトレジスタ２は初期化されなくなり、シフトクロックΦ２に同期させながら各ビット出力Ｑ１〜Ｑｎの値を順次論理値“Ｈ”として出力する。
【００１３】
このようにｎビットシフトレジスタ２から出力された全ビット出力Ｑ１〜Ｑｎ、即ち出力コードが論理値“Ｈ”になると、これらのビット出力Ｑ１〜Ｑｎを入力したＮＡＮＤ回路３は論理値“Ｌ”の信号を出力し、信号線６の信号レベルが論理値“Ｌ”が一定になる。すると、カウンタ４のリセットポートＲへ論理値“Ｌ”が入力され、カウンタ４はカウント動作が可能になる。なお、ｎビットシフトレジスタ２の出力ビット数は１ビットでもよいが、複数のビット出力Ｑ１〜Ｑｎが全て論理値“Ｈ”となったときカウンタ４を動作可能とすることでノイズなどに起因する誤動作を防ぐことができる。
【００１４】
また、ｎビットシフトレジスタ２の代りにカウンタを備え、当該カウンタが遅延信号を初期化信号として入力し、遅延回路１から遅延信号が出力されなくなるとテストモード設定回路の外部から入力されるクロックΦ２をカウントして、このカウント値が所定の値に達したとき出力するオーバーフロー等の信号によってカウンタ４の初期化を解除するように構成しても同様な作用効果が得られる。
【００１５】
カウント動作が可能になったカウンタ４は、半導体集積装置の外部から入力されたシステムリセット信号あるいは半導体集積装置内部で生成されたシステムリセット信号がクロックポートＣＬＫへ入力されると、このシステムリセット信号が有意になった回数をカウントする。動作を開始したカウンタ４は、例えばＮ回カウントを行った時点でオーバーフローし、カウンタ４のポートＯＦが例えば論理値レベル“Ｈ”となり、論理値レベル“Ｈ”のテストモード設定信号が図示を省略した半導体集積装置の各回路へ出力され、当該半導体集積装置がテストモードに設定される。
【００１６】
図３は、実施の形態１によるテストモード設定回路の遅延回路の構成を示す回路図である。図１に示したものと同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図示したものは、実施の形態１によるテストモード設定回路に備えられる遅延回路１の一例で、入出力ポートが直列に接続された複数のインバータ１１と、当該各インバータ１１をバイパスした入力信号と各インバータ１１を介した入力信号との論理積を求めるＡＮＤ回路１３とを備え、入出力ポートを直列に接続させた各インバータ１１の接続部分に、他端が接地されたコンデンサ１２をそれぞれ接続させたものである。
【００１７】
図３に示した遅延回路１回路の動作は、入力信号のクロックΦ１にインバータ１１とコンデンサ１２とを用いて遅延処理を行い、クロックΦ１の立ち上りエッジを所定の時間ｔだけ遅延させる。高周波数のクロックΦ１が遅延回路１へ入力され、当該クロックΦ１が論理値“Ｈ”を維持する時間、即ちクロックΦ１のパルス幅に比べて遅延時間ｔが長い場合には、クロックΦ１及び遅延処理が行われた信号が入力されたＡＮＤ回路１３から論理値“Ｌ”が出力され、信号線５の信号レベルは論理値“Ｌ”に固定される。
【００１８】
図４は、実施の形態１によるテストモード設定回路の限界特性と遅延回路の特性を示す説明図である。図示したグラフの縦軸は電源電圧Ｖｄ、横軸は動作周波数ｆの逆数１／ｆ、即ち動作周期である。遅延回路１の動作周波数ｆ−電源電圧Ｖｄ特性は、図示した当該遅延回路１を備えたテストモード設定回路または半導体集積装置の動作限界特性よりも動作可能領域側であり、且つ通常動作領域を除いた動作可能領域に入るように設定される。このように遅延回路１へ入力されるクロックΦ１の周波数即ち動作周波数ｆと遅延回路１等の電源電圧Ｖｄとを設定すると、通常動作状態でカウンタ４からテストモード設定信号が出力されることがなくなる。従って、テストモード設定は動作可能領域で行われることから半導体集積装置が動作不良を起こすことがなく、且つ通常動作領域以外でテストモード設定が行われることから通常使用時に誤ってテストモードに設定されることもない。
【００１９】
このように半導体集積装置をテストモードで動作させるとき、遅延回路１へ入力されるクロックΦ１、即ち動作周波数ｆまたは電源電圧Ｖｄのいずれか一方、あるいは動作周波数ｆ及び電源電圧Ｖｄの両方の設定を調整して、テストモード設定回路の動作状態を動作不能領域と動作可能領域の狭間の状態に遷移させ、さらにＮ回システムリセットを行うという通常ではありえない状態を作り出すことでテストモード設定を行うようにしたので、通常使用時における安全性が確保できる。
【００２０】
なお、Ｎ回のシステムリセットをカウントするカウンタ４は、Ｎビットのカウント手段を有する回路構成であればよく、例えばＮビットシフトレジスタなどを用いた構成でも同様な作用効果が得られる。
【００２１】
以上のように、実施の形態１によれば、入力信号のクロックΦ１を所定時間遅延させる遅延回路１と、遅延回路１によって生成された遅延信号により初期化されるｎビットシフトレジスタ２と、ｎビットシフトレジスタ２によって生成されたｎビット出力Ｑ１〜Ｑｎの論理積を求め、当該論理積によって初期化されるカウンタ４とを備え、外部から入力したクロックΦ１の周波数ｆまたは電源電圧Ｖｄが変化したとき、外部から複数回のシステムリセット信号が入力されると、カウンタ４からテストモード設定信号が出力されるようにしたので、半導体集積装置にテストモード設定専用端子を設けることなくテストモードに設定することができ、また半導体集積装置が通常動作の最中に誤ってテストモードに設定されることがないという効果がある。
【００２２】
実施の形態２．
図５は、この発明の実施の形態２によるテストモード設定回路の構成を示すブロック図である。図１に示したテストモード設定回路と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。図５に示したカウンタ（出力手段）４ａはＮＡＮＤ回路３の論理演算値を動作クロックとしてクロックポートＣＬＫへ入力し、また外部からシステムリセット信号を初期化信号としてリセットポートＲへ入力する。
【００２３】
次に、動作について説明する。
図６は、実施の形態２によるテストモード設定回路の動作を示すタイミングチャートである。ここでは実施の形態１によるテストモード設定回路と同様な動作について説明を省略し、実施の形態２によるテストモード設定回路の特徴となる動作を説明する。図５に示した遅延回路１は、入力したクロックΦ１に対して遅延時間ｔを有する遅延信号をｎビットシフトレジスタ２のリセットポートＲへ入力する。また、ｎビットシフトレジスタ２は、ポートＤへ印加されている論理値“Ｈ”の電圧をシフトクロックΦ２に同期させてシフトさせながら各ビット出力Ｑ１〜Ｑｎから順次出力する。このように遅延回路１及びｎビットシフトレジスタ２は実施の形態１で説明したものと同様に動作し、クロックΦ１の周波数、即ち動作周波数ｆまたは電源電圧Ｖｄの設定が変化することによって動作状態が遷移する。
【００２４】
実施の形態１で説明したようにクロックΦ１が所定の周波数より高い場合などには、遅延回路１から論理値“Ｌ”の信号レベルが出力され、ｎビットシフトレジスタ２から論理値“Ｌ”のビット出力Ｑ１〜Ｑｎが出力されてＮＡＮＤゲート３から論理値“Ｈ”が信号線６へ出力される。また、クロックΦ１が所定の周波数より低い場合などには、遅延回路１はクロックΦ１に対して遅延時間ｔを有する遅延信号をｎビットシフトレジスタ２へ入力し、ｎビットシフトレジスタ２はシフトクロックΦ２に同期した初期化動作を繰り返し、ＮＡＮＤ回路３は論理値“Ｌ”の信号レベルを信号線６へ出力・維持する。
【００２５】
実施の形態２によるテストモード設定回路の信号線６は、半導体集積装置が通常動作領域において動作するとき論理値“Ｈ”の信号レベルに固定され、テストモード設定領域において動作するとき論理値“Ｌ”の信号レベルに固定される。このように変化する信号線６の信号レベルがカウンタ４ａのクロックポートＣＬＫへ入力される。またカウンタ４ａは、外部からリセットポートＲへ入力されるシステムリセット信号によって初期化される。
【００２６】
図７は、実施の形態２によるテストモード設定回路の限界特性と遅延回路の特性を示す説明図である。実施の形態２によるテストモード設定回路または当該テストモード設定回路を備えた半導体集積装置は、図７に示した動作周波数ｆ−電源電圧Ｖｄ特性のグラフに示した通常動作領域とテストモード設定領域との間を状態遷移する。即ち通常動作領域となる動作周波数ｆ，電源電圧Ｖｄとテストモード設定領域となる動作周波数ｆ，電源電圧Ｖｄとの間でこれらクロックΦ１の周波数，電源電圧Ｖｄを変化されることによってテストモード設定回路の動作状態が遷移する。
【００２７】
実施の形態２によるテストモード設定回路または当該テストモード設定回路を備えた半導体集積装置が、通常動作領域とテストモード設定領域との間を、例えばＮ回状態遷移すると、カウンタ４ａは信号線６の信号レベルの変化を動作クロックとしてカウントする。カウンタ４ａは信号線６の信号レベルの例えば立ち上りエッジ、即ち通常動作領域とテストモード設定領域との間で発生した状態遷移をＮ回カウントした時点でオーバーフローし、ポートＯＦから例えば論理値“Ｈ”のテストモード設定信号を出力し、当該テストモード設定回路を備えた半導体集積装置がテストモードの動作状態となる。
【００２８】
このように、遅延回路１の動作周波数ｆ−電源電圧Ｖｄの特性を間に挟んで、当該遅延回路１を備えたテストモード設定回路または半導体集積装置の動作状態をテストモード設定領域と通常動作領域との間でＮ回遷移させてからテストモードで動作させるという通常ではありえない動作によってテストモード設定を行うようにしたので、通常使用時における安全性が確保できる。
【００２９】
なお、Ｎ回の状態遷移をカウントするカウンタ４ａは、Ｎビットのカウント手段を有する回路構成であればよく、例えばＮビットシフトレジスタなどを用いて構成しても同様な作用効果が得られる。
【００３０】
以上のように、実施の形態２によれば、入力信号のクロックΦ１を遅延させる遅延回路１と、遅延回路１によって生成された遅延信号により初期化されるｎビットシフトレジスタ２と、ｎビットシフトレジスタ２によって生成されたｎビット出力Ｑ１〜Ｑｎの論理積を求め、当該論理積の変化をカウントするカウンタ４ａとを備え、クロックΦ１の周波数ｆまたは電源電圧Ｖｄが変化し、複数回のシステムリセット信号が入力されたときカウンタ４ａからテストモード設定信号が出力されるようにしたので、半導体集積装置にテストモード設定専用端子を設けることなくテストモードへ設定することができ、また半導体集積装置が通常動作の最中に誤ってテストモードに設定されることがないという効果がある。
【００３１】
実施の形態３．
図８は、この発明の実施の形態３によるテストモード設定回路の構成を示すブロック図である。図１及び図５に示したテストモード設定回路と同一あるいは相当する部分に同じ符号を付し、その説明を省略する。シフトレジスタ７は、ＮＡＮＤ回路３の論理演算値を信号線６を介して自ら備えるポートＤへ入力し、また外部からシステムリセット信号を初期化信号としてリセットポートＲへ入力し、また半導体集積装置の既存端子から入力された既存端子信号をシフトクロックとして自ら備えるクロックポートＣＬＫへ入力する。コード比較回路８は、シフトレジスタ７から出力されたビット出力Ｑ１１〜Ｑ１８を自ら記憶しているコードと比較し、その比較結果に基づいてテストモード設定信号を生成して出力する。
【００３２】
次に、動作について説明する。
実施の形態１，２によるテストモード設定回路と同様な動作の説明を省略し、実施の形態３によるテストモード設定回路の特徴となる動作について説明する。ここでは、シフトレジスタ７に８ビットレジスタを用いて構成したテストモード設定回路の動作を例示して説明する。
【００３３】
図９は、実施の形態３によるテストモード設定回路の動作を示すタイミングチャートである。図８に示した遅延回路１は、入力したクロックΦ１に対して遅延時間ｔを有するパルス信号をｎビットシフトレジスタ２のリセットポートＲへ入力する。また、ｎビットシフトレジスタ２は、ポートＤへ印加されている論理値“Ｈ”の電圧をシフトクロックΦ２に同期させてシフトさせながら各ビット出力Ｑ１〜Ｑｎから順次出力する。このように遅延回路１及びｎビットシフトレジスタ２は実施の形態１，２で説明したものと同様に動作し、クロックΦ１の周波数、即ち動作周波数ｆまたは電源電圧Ｖｄの設定が変化することによって動作状態が遷移する。
【００３４】
実施の形態３によるテストモード設定回路は、図１，図５に示したものと同様に動作周波数ｆ−電源電圧Ｖｄ特性による調整を行って、テストモード設定回路の動作状態を図７に示した通常動作領域とテストモード設定領域との間で遷移させると、この状態遷移に伴って図９に示したように信号線６の信号レベルが論理値“Ｈ”あるいは論理値“Ｌ”に変化する。前述のように動作周波数ｆはクロックΦ１の周波数なので、遅延回路１へ入力するクロックΦ１の周波数を制御し、この周波数制御と関連させて既存端子へ入力する既存端子信号を変化させると、シフトレジスタ７の各ビット出力Ｑ１１〜Ｑ１８が所定の論理値を示すものとなる。このようにクロックΦ１の周波数と既存端子信号の論理値レベルの制御によってシフトレジスタ７から所望の８ビットコードを出力させることができる。
【００３５】
シフトレジスタ７が８ビットコードを出力する動作を説明する。例えば図９に示したように既存端子信号が論理値“Ｌ”を有意とするパルス信号のとき、シフトレジスタ７は既存端子信号が有意となったときにポートＤへ入力されている信号線６の信号レベルを出力する。この出力は既存端子信号が有意となる度にシフトされ、各ビット出力Ｑ１１〜Ｑ１８として出力される。このビット出力Ｑ１１〜Ｑ１８は、既存端子信号が８回有意と成った後８ビットのコードを構成し、シフトレジスタ７自ら当該８ビットのコード、例えば図９に示した「１０１０１００１」を保持する。
【００３６】
シフトレジスタ７が、例えばコード「１０１０１００１」を生成する動作を説明する。実施の形態１，２で説明したものと同様ように、実施の形態３によるテストモード設定回路は信号線６が論理値“Ｈ”のときテストモード設定回路は通常動作領域において動作し、論理値“Ｌ”のときテストモード設定領域において動作する。これらの動作領域は図４，図７に示したように動作周波数ｆ即ちクロックΦ１の周波数と電源電圧Ｖｄによって決定され、前述のようにクロックΦ１の周波数または電源電圧Ｖｄを変化させることによってテストモード設定回路の動作状態が通常動作領域とテストモード設定領域との間で遷移する。
【００３７】
テストモード設定回路が通常動作領域において動作しているとき、即ち信号線６が論理値“Ｈ”のとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１１が既存端子信号の立ち上りに同期して論理値“Ｈ”となる。次にテストモード設定回路の動作状態がテストモード設定領域に遷移し、即ち信号線６が論理値“Ｌ”になったとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１２が既存端子信号の立ち上りに同期して論理値“Ｌ”となる。この後、信号線６が論理値“Ｈ”になったとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１３が既存端子信号の立ち上りに同期して論理値“Ｈ”となる。次に信号線６が論理値“Ｌ”になったとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１４が既存端子信号の立ち上りに同期して論理値“Ｌ”となる。
【００３８】
この後、信号線６が論理値“Ｈ”になったとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１５が既存端子信号の立ち上りに同期して論理値“Ｈ”となる。この後、信号線６が論理値“Ｌ”のとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１６が既存端子信号の立ち上りに同期して論理値“Ｌ”となる。次に信号線６が論理値“Ｌ”のとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１７が既存端子信号の立ち上りに同期して論理値“Ｌ”となる。次に信号線６が論理値“Ｈ”のとき論理値“Ｌ”の既存端子信号が入力されると、ビット出力Ｑ１８が既存端子信号の立ち上りに同期して論理値“Ｈ”となる。
【００３９】
このように８回既存端子信号が有意を示す論理値“Ｌ”となる度、ビット出力Ｑ１１〜Ｑ１８がシフトされ、既存端子信号が有意のときの信号線６の信号レベルがそれぞれビット出力Ｑ１１〜Ｑ１８から出力・保持される。このようにしてビット出力Ｑ１１〜Ｑ１８によって構成されたコード「１０１０１００１」が生成されシフトレジスタ７に保持される。なお、これらの動作は図９に示したようにシステムリセット信号が有意となっていないとき、即ちシフトレジスタ７が動作可能な状態を維持しているときに行われる。
【００４０】
コード比較回路８には、前述のように予めテストモード設定コード、例えば「１０１０１００１」を記憶させておく。コード比較回路８は、シフトレジスタ７に保持されたコード「１０１０１００１」と自ら記憶しているコードとを比較し、これらのコードを構成する全ビットが一致したとき、例えば図９に示した論理値“Ｈ”のテストモード設定信号を出力する。このようにして半導体集積装置がテストモードに設定される。
【００４１】
半導体集積装置をテストモードで動作させるとき、動作周波数ｆまたは電源電圧Ｖｄの設定を動作不能領域と遅延回路特性の狭間に遷移させ、さらに半導体集積装置の既存端子から入力された既存端子信号に基づいてシフトレジスタ７がＮビットのコードを生成し、コード比較回路８が予め自ら記憶しているコードとシフトレジスタ７が生成したコードとを比較し、これらのコードを構成する全ビットの値が一致した場合にのみテストモード設定を行うようにしたので、通常使用時における安全性が確保できる。
【００４２】
以上のように、実施の形態３によれば、入力信号のクロックΦ１を遅延させる遅延回路１と、遅延回路１によって生成された遅延信号により初期化されるｎビットシフトレジスタ２と、ｎビットシフトレジスタ２によって生成されたｎビット出力Ｑ１〜Ｑｎの論理積の変化を半導体集積回路の既存端子から入力された既存端子信号に基づいてコードを生成するシフトレジスタ７と、自ら記憶しているコードとシフトレジスタ７が生成したコードとを比較してコードを構成する全ビットが一致したときテストモード設定信号を出力するコード比較回路８とを備え、クロックΦ１の周波数ｆまたは電源電圧Ｖｄの変化によるテストモード設定回路の動作状態の遷移と、既存端子から入力された既存端子信号に基づいてテストモード設定信号が出力されるようにしたので、半導体集積装置にテストモード設定専用端子を設けることなく、また、半導体集積装置が通常動作中に誤ってテストモードに設定されることがないという効果がある。
【００４３】
【発明の効果】
以上のように、この発明によれば、第一クロック信号を遅延させる遅延手段と、遅延手段から出力された遅延信号と第一クロック信号と同期する第二クロック信号とを入力し、遅延信号によって動作状態を示す信号を生成する計数手段と、計数手段から有意を示す信号を入力するとテストモード設定信号を出力する出力手段とを備え、計数手段が外部から入力される第一クロック信号の周波数または電源電圧の変化によって遅延手段から遅延信号が出力されなくなると第二クロック信号からテストモード設定が可能な状態となったことを示す信号を生成するようにしたので、半導体集積装置にテストモード設定端子を設けることなくテストモードへ設定することができ、また半導体集積装置が通常動作状態において誤ってテストモードに設定されることがないという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるテストモード設定回路の構成を示すブロックである。
【図２】実施の形態１によるテストモード設定回路の動作を示すタイミングチャートである。
【図３】実施の形態１によるテストモード設定回路の遅延回路の構成を示す回路図である。
【図４】実施の形態１によるテストモード設定回路の限界特性と遅延回路の特性を示す説明図である。
【図５】この発明の実施の形態２によるテストモード設定回路の構成を示すブロック図である。
【図６】実施の形態２によるテストモード設定回路の動作を示すタイミングチャートである。
【図７】実施の形態２によるテストモード設定回路の限界特性と遅延回路の特性を示す説明図である。
【図８】この発明の実施の形態３によるテストモード設定回路の構成を示すブロック図である。
【図９】実施の形態３によるテストモード設定回路の動作を示すタイミングチャートである。
【符号の説明】
１  遅延回路（遅延手段）、２  ｎビットシフトレジスタ（計数手段）、３  ＮＡＮＤ回路、４  カウンタ（出力手段）、４ａ  カウンタ（出力手段）、５，６  信号線、７  シフトレジスタ（出力手段）、８  コード比較回路（出力手段）、１１  インバータ、１２  コンデンサ、１３  ＡＮＤ回路。
【図１】
2004264211.tif 000003
【図２】
2004264211.tif 000004
【図３】
2004264211.tif 000005
【図４】
2004264211.tif 000006
【図５】
2004264211.tif 000007
【図６】
2004264211.tif 000008
【図７】
2004264211.tif 000009
【図８】
2004264211.tif 000010
【図９】
2004264211.tif 000011