(57)【要約】【課題】高いキャリア移動度を有し、ゲート注入電流の抑制が可能な半導体装置及びその製造方法を提供する。【解決手段】基板１上に絶縁体膜２としての薄い酸化膜が形成され、その上に酸化膜２よりも誘電率が高い高誘電体膜３が形成される。高誘電体膜３上に少なくとも一層の導電膜からなるゲート電極４が形成される。基板１上層のチャネル領域１０の両側にソース領域８とドレイン領域９が形成される。ゲートエッジ部における酸化膜２の膜厚が、チャネル領域１０上の酸化膜２の膜厚よりも厚くなるように、ゲートエッジ部にバーズビーク７ａが形成されている。【選択図】        図６
2004281755.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁体膜と、
前記絶縁体膜上に形成され、該絶縁体膜よりも高い誘電率を有する高誘電体膜と、
前記高誘電体膜上に形成され、少なくとも一層の導電膜からなるゲート電極と、を備え、
前記ゲート電極の端部の下方に位置する前記絶縁体膜の膜厚が、前記ゲート電極の中央部の下方に位置する前記絶縁体膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板の上層にチャネル領域を挟むソース領域及びドレイン領域を更に備え、
前記ゲート電極の端部の下方、且つ前記ドレイン領域上に位置する前記絶縁体膜の膜厚が、前記チャネル領域上の前記絶縁体膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項３】
基板上に形成された高誘電体膜と、
前記高誘電体膜上に形成され、少なくとも一層の導電膜からなるゲート電極と、
前記高誘電体膜の端部と前記基板との間に形成され、前記高誘電体膜よりも低い誘電率を有する絶縁体膜と、を備えたことを特徴とする半導体装置。
【請求項４】
請求項１から３の何れかに記載の半導体装置において、
前記ゲート電極の幅が１００ｎｍ以下であり、
前記ゲート電極の端部の下方に位置する前記絶縁体膜の膜厚が０．８ｎｍ〜１．２ｎｍであることを特徴とする半導体装置。
【請求項５】
請求項１から４の何れかに記載の半導体装置において、
前記ゲート電極の端部の下方に前記絶縁体膜からなるバーズビークを有することを特徴とする半導体装置。
【請求項６】
基板上に絶縁体膜を形成する工程と、
前記絶縁体膜上に、該絶縁体膜よりも高い誘電率を有する高誘電体膜を形成する工程と、
前記高誘電体膜上に少なくとも一層の導電膜を形成する工程と、
前記導電膜及び前記高誘電体膜をパターニングする工程と、
前記基板内にイオン注入することによりソース／ドレイン領域を形成する工程と、
パターニングされた前記高誘電体膜の端部の下方に位置する前記絶縁体膜の膜厚を厚くする工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
基板上に高誘電体膜を形成する工程と、
前記高誘電体膜上に少なくとも一層の導電膜を形成する工程と、
前記導電膜及び前記高誘電体膜をパターニングする工程と、
前記基板内にイオン注入することによりソース／ドレイン領域を形成する工程と、
前記基板とパターニングされた前記高誘電体膜の端部との間に、該高誘電体膜よりも低い誘電率を有する前記絶縁体膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、高誘電体膜を用いた半導体装置に係り、特にトランジスタにおけるゲート注入電流の抑制に関する。
【０００２】
【従来の技術】
従来、高誘電体膜のゲート注入電流（「ゲートリーク電流」又は「トンネル電流」ともいう。）に関する評価が報告されている（例えば、非特許文献１参照）。
上記報告では、高誘電体膜をゲート絶縁膜として用いた場合、酸化膜又は酸窒化膜をゲート絶縁膜として用いた場合に比べて、単純にゲート注入電流が減少すると捉えられていた。この理由として、高誘電体膜の誘電率が高い分だけ物理的膜厚が厚くなることが挙げられている。また、上記報告では、高誘電体膜のシリコンに対するバリアハイト（エネルギー障壁）は、酸化膜（又は酸窒化膜）のシリコンに対するバリアハイトに比べて小さいことを認めているものの、それでもなお、ゲート注入電流が小さいと示されている。
【０００３】
【非特許文献１】
Ｊ．Ｃ．Ｌｅｅ（Ｔｅｘａｓ大学）、４ｔｈ  Ａｎｎｕａｌ  Ｔｏｐｉｃａｌ  Ｒｅｓｅａｒｃｈ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｒｅｌｉａｂｉｌｉｔｙ（Ｓｅｍａｔｅｃｈ）、平成１２年（２０００年）１０月３０日、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓｅｍａｔｅｃｈ．ｏｒｇ／ｐｕｂｌｉｃ／ｎｅｗｓ／ｃｏｎｆｅｒｅｎｃｅｓ／Ｒｅｌｉａｂｉｌｉｔｙ４／Ｄｏｃｕｍｅｎｔｓ／０４＿Ｇａｔｅ＿Ｓｔａｃｋ＿Ｔｒａｎｓｉｓｔｏｒ＿Ｌｅｅ．ｐｄｆ＞
【０００４】
【発明が解決しようとする課題】
しかしながら、上記報告では、ゲート長が１００ｎｍ以下の微細トランジスタにおけるゲート注入電流については未だ評価されていなかった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、高いキャリア移動度を有し、ゲート注入電流の抑制が可能な半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決する為の手段】
この発明に係る半導体装置は、基板上に形成された絶縁体膜と、
前記絶縁体膜上に形成され、該絶縁体膜よりも高い誘電率を有する高誘電体膜と、
前記高誘電体膜上に形成され、少なくとも一層の導電膜からなるゲート電極と、を備え、
前記ゲート電極の端部の下方に位置する前記絶縁体膜の膜厚が、前記ゲート電極の中央部の下方に位置する前記絶縁体膜の膜厚よりも厚いことを特徴とするものである。
【０００７】
この発明に係る半導体装置において、前記基板の上層にチャネル領域を挟むソース領域及びドレイン領域を更に備え、
前記ゲート電極の端部の下方、且つ前記ドレイン領域上に位置する前記絶縁体膜の膜厚が、前記チャネル領域上の前記絶縁体膜の膜厚よりも厚いことが好適である。
【０００８】
この発明に係る半導体装置は、基板上に形成された高誘電体膜と、
前記高誘電体膜上に形成され、少なくとも一層の導電膜からなるゲート電極と、
前記高誘電体膜の端部と前記基板との間に形成され、前記高誘電体膜よりも低い誘電率を有する絶縁体膜と、を備えたことを特徴とするものである。
【０００９】
この発明に係る半導体装置において、前記ゲート電極の幅が１００ｎｍ以下であり、
前記ゲート電極の端部の下方に位置する前記絶縁体膜の膜厚が０．８ｎｍ〜１．２ｎｍであることが好適である。
【００１０】
この発明に係る半導体装置において、前記ゲート電極の端部の下方に前記絶縁体膜からなるバーズビークを有することが好適である。
【００１１】
この発明に係る半導体装置の製造方法は、基板上に絶縁体膜を形成する工程と、
前記絶縁体膜上に、該絶縁体膜よりも高い誘電率を有する高誘電体膜を形成する工程と、
前記高誘電体膜上に少なくとも一層の導電膜を形成する工程と、
前記導電膜及び前記高誘電体膜をパターニングする工程と、
前記基板内にイオン注入することによりソース／ドレイン領域を形成する工程と、
パターニングされた前記高誘電体膜の端部の下方に位置する前記絶縁体膜の膜厚を厚くする工程と、を含むことを特徴とするものである。
【００１２】
この発明に係る半導体装置の製造方法は、基板上に高誘電体膜を形成する工程と、
前記高誘電体膜上に少なくとも一層の導電膜を形成する工程と、
前記導電膜及び前記高誘電体膜をパターニングする工程と、
前記基板内にイオン注入することによりソース／ドレイン領域を形成する工程と、
前記基板とパターニングされた前記高誘電体膜の端部との間に、該高誘電体膜よりも低い誘電率を有する前記絶縁体膜を形成する工程と、を含むことを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１４】
実施の形態１．
本発明者は、以下に説明するように、ゲート長が１００ｎｍ以下の微細トランジスタにおけるゲート注入電流について、複数のシミュレーションを行った。
【００１５】
先ず、シミュレーションの対象である微細トランジスタについて説明する。
図１は、典型的な微細トランジスタを説明するための断面図である。
図１に示すように、基板１１上に酸化膜１２と高誘電体膜１３とを積層したゲート絶縁膜が形成され、その上にゲート長が１００ｎｍ以下のゲート電極１４が形成されている。基板１１の上層には、ゲート電極１４の中央部の下方位置にチャネル領域１７が形成され、このチャネル領域１７を挟んでソース領域１５及びドレイン領域１６が形成されている。
ゲート電極１４に“ＯＮ”電圧を印加すると、ソース領域１５とドレイン領域１６とで挟まれたチャネル領域１７において反転層が生じ、ソース／ドレイン間をキャリアが移動する。通常ソース／ドレイン間に１Ｖ以上の電圧が印加されるが、微細トランジスタの場合にはそれよりも低い電圧（後述）が印加される場合がある。
【００１６】
次に、基板界面に沿ったキャリアのエネルギー分布のシミュレーション結果について説明する。この界面とは、上記微細トランジスタにおける基板１１の酸化膜１２との界面である。
図２は、典型的な微細トランジスタにおいて、モンテカルロ法によるデバイスシミュレーションにより計算された界面に沿ったキャリアのエネルギー分布を示す図である。
【００１７】
シミュレーションに際して、ゲート長を４５ｎｍと設定し、高誘電体膜１３の実効酸化膜厚（酸化膜換算膜厚）を１．２ｎｍとした。電圧条件については、ゲート電極１４とドレイン電極に、それぞれ０．９Ｖを印加することとした。
シミュレーションを実行した界面におけるポイントは、ソース領域内（図中の“−２０ｎｍ”に対応）、ソース端付近（−１２．５ｎｍ）、チャネル領域中央（ゲート中央）（０ｎｍ）、ドレイン端付近（１２．５ｎｍ）、ドレイン端から２０ｎｍドレイン寄り（３２．５ｎｍ）、ドレイン端から４０ｎｍドレイン寄り（５２．５ｎｍ）の６点とした。なお、カッコ内の数字は、チャネル領域中央からの距離を示している。
【００１８】
平衡状態では、キャリアのエネルギー分布は、ε２／３ｅｘｐ（−ε／ｋＴ）に比例する。このため、電子温度が３００Ｋの場合、対数のグラフのテイルの部分は６０ｍＶ／ｄｅｃａｄｅであった。実際、ソース領域内、ソース端付近においても、テイルの部分は６０ｍＶ／ｄｅｃａｄｅであった。
また、チャネル領域中央では、先ずポテンシャル変化に伴うエネルギー平均値の増加が起こり、次に散乱による運動量成分の再分配によるテイル部分の変化が起こる。このため、低エネルギー（０．１５ｅＶ付近）では傾きがゼロに近く、高エネルギーでは傾きが急崚な非平衡状態でキャリア移動が行われることが分かった。
また、ドレイン領域内では、運動量の緩和に比べてエネルギーの緩和が遅いため、平均エネルギーが高い状態で、その平均エネルギーに対応したテイルの傾きになっている。すなわち、ドレイン領域内では、電源電圧以上の高いエネルギーを有するキャリアが存在することがわかった。
【００１９】
上記シミュレーション結果より、ゲート長が１００ｎｍ以下の微細トランジスタにおいては、キャリアはほとんどエネルギーを損失せずにチャネル領域１７を移動し、そのキャリア同士が散乱することにより高いエネルギーの粒子が生じることが分かった。すなわち、ドレイン領域１６の端部（以下「ドレイン端」という。）において、ソース領域１５から移動してきたキャリアが様々な散乱（キャリア間散乱を含む。）により高いエネルギーを有し、電源電圧の数倍のエネルギーを有するキャリアが存在することが分かった。
微細トランジスタのゲート絶縁膜として、一般に、低い誘電率の酸化膜１２が最低限の膜厚で形成され、その上に高誘電体膜が形成されている。ところが、高誘電体膜１３はシリコンに対するバリアハイトが低いため、ドレイン領域１６の端部において、高いエネルギーを有するキャリアが高誘電体膜１３内に注入する可能性がある。
【００２０】
上述したように、電界が最も高いドレイン端付近でキャリアの平均エネルギーが最も高くなっているが、ドレイン端からドレイン領域に少し入り込んだところ（ドレイン端から２０ｎｍドレイン領域寄りの位置）で高エネルギーのテイルが伸びていることが分かった。
【００２１】
図３は、同じ実効酸化膜厚で誘電率を変えた場合のゲート注入電流密度の計算結果を示した図である。
パラメータは、図２のエネルギー分布を単純化した電子温度とし、この電子温度は１２００Ｋと２４００Ｋとした。
誘電率が低い場合には、誘電率の増加に比例して実効酸化膜厚（酸化膜換算膜厚）が厚くなるので、ゲート注入電流密度が激減する。ところが、さらに誘電率が増加すると、高誘電体膜のシリコンに対するバリアハイトが低くなるために、バリアハイトと同程度以上のエネルギーを有するキャリアの割合が大きくなり、ゲート注入電流密度が上がっていくことがわかった。さらに、この現象は、電子温度が高いほど、すなわち１２００Ｋよりも２４００Ｋの方がより顕著であることが分かった。
【００２２】
ところで、基板（シリコン基板）との界面の粗さが、トランジスタ性能（電流値）に直接影響するキャリア移動度に影響する。一般に、酸化膜（又は酸窒化膜）が基板と接する場合に、キャリア移動度が高くなる。このため、ゲート絶縁膜として酸化膜と高誘電体膜とを積層した積層膜（以下「スタック構造」という。）が用いられている。
スタック構造を流れるゲート注入電流に関しては、文献「ＳＩＳＰＡＤ２００２」に記載されている。酸化膜のバリアハイトは４．１ｅＶであり、トンネル電流が問題になるような薄膜デバイスでは通常印加電圧は１Ｖ以下なので、酸化膜のバリアハイトを越えるキャリア数は少なく、さらに酸化膜の膜厚が厚くなれば急速に少なくなる。
【００２３】
図４は、ゲート注入電流密度と、酸化膜厚及び高誘電体膜厚との関係を示した図である。図４（ａ）は酸化膜厚に対する依存性を示し、図４（ｂ）は高誘電体膜の酸化膜換算膜厚に対する依存性を示している。なお、図４に示すゲート注入電流の酸化膜厚依存性、また高誘電体膜の酸化膜換算膜厚依存性は、ゲート長が５０ｎｍ以下の微細トランジスタを想定している。かかるデバイスにおいては、ゲートエッジ部から拡散層端部までの距離はせいぜい１０ｎｍ以下と考えられる。
【００２４】
図４（ａ）に示すように、高いバリアハイトを有する酸化膜の膜厚が厚くなると、ゲート注入電流密度が減少する。
また、図４（ｂ）に示すように、電子温度が低い場合（例えば、６００℃の場合）には、高誘電体膜の酸化膜換算膜厚が厚くなると、ゲート注入電流密度が減少する。しかし、電子温度が高い場合（例えば、１２００℃以上の場合）には、バリアハイトを越えるエネルギーを有する電子の割合が高くなるため、膜厚依存性がなくなる。従って、電子温度が高い場合には、高誘電体膜の酸化膜換算膜厚を厚くしても、ゲート注入電流密度を低減することができないことが分かった。
【００２５】
図５は、ゲート注入電流密度とスタック構造における高誘電体膜厚の割合との関係を示した図である。
電子温度が低い場合（例えば、６００℃の場合）には、右下がりのグラフとなる。すなわち、高誘電体膜の膜厚の割合が高くなると、注入イオン電流密度が減少する。この主な原因は、高誘電体膜の割合が高くなるにつれて実際の物理的膜厚が厚くなるためであると考えられる。
一方、電子密度が高い場合（例えば、１２００℃以上の場合）には、最初は右下がりであるが、途中から僅かに右上がりのグラフとなる。これは、途中から高誘電体膜のバリアハイトよりも高いエネルギーを有する電子の割合が増加するためであると考えられる。また、ゲート注入電流密度が最小になる高誘電体膜厚の割合は、電子温度が高くなるほど低くなることが分かった。これより、電子温度が高くなるほど、ゲート注入電流密度を減少させるために必要な酸化膜厚が厚くなることが分かった。
【００２６】
本発明者は、上述したシミュレーション結果から、ゲート電極が１００ｎｍ以下の微細トランジスタにおけるゲート注入電流を抑制するために、ドレイン領域上に形成された酸化膜の膜厚を厚くする必要があることが分かった。さらに、キャリア移動度（トランジスタの駆動力）を確保するために、チャネル領域直上に形成されたゲート絶縁膜の実効酸化膜厚の増大を防止する必要があることが分かった。
【００２７】
図６は、本発明の実施の形態１による半導体装置を説明するための断面図である。詳細には、図６（ａ）は、ＭＯＳトランジスタの構造を説明するための断面図であり、図６（ｂ）はそのドレイン領域近傍を示す図である。
【００２８】
図６に示すように、基板１上に、シリコンに対して高いバリアハイトを有する絶縁体膜としての酸化膜（又は酸窒化膜）２が形成され、この酸化膜２上に高誘電体膜３が形成されている。ここで、基板１は、シリコン基板や石英基板等である。また、高誘電体膜３は、例えば、ＨｆＯ２膜やＨｆＡｌＯ膜等のように、酸化膜２よりも高い誘電率を有する膜である。
高誘電体膜３上には少なくとも１層以上の導電膜からなるゲート電極４が形成されている。ここで、導電膜は、例えば、ドープトポリシリコン膜や、タングステン等の金属膜、金属シリサイド膜、またはそれらの積層膜である。
基板１の上層には、ゲート電極４下方にチャネル領域１０が形成され、このチャネル領域１０を挟んでソース領域８及びドレイン領域９が形成されている。また、ソース領域８及びドレイン領域９の端部は、ゲート電極４の側壁よりも中心側に入り込んでいる。例えば、ゲート長が５０ｎｍ以下の場合、ゲート電極４側壁からソース・ドレイン領域８，９端部までの距離、すなわちオーバーラップしている長さは１０ｎｍ以下である。
【００２９】
ゲート電極４のエッジ部分（以下「ゲートエッジ部」という。）における酸化膜２の膜厚が、ゲート電極４の中央における酸化膜２の膜厚よりも厚くなっている。すなわち、ゲートエッジ部にバーズビーク７ａが形成されている。このバーズビーク７ａの形成に伴い、ゲート電極４と高誘電体膜３の側壁を覆うように酸化膜７が形成されている。
【００３０】
次に、上記半導体装置の製造方法について説明する。
図７は、図６に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図７（ａ）に示すように、基板１上に薄い酸化膜２を形成する。詳細には、酸化或いは蒸着により基板１表面に酸化膜を形成し、この酸化膜をＣＭＰやウェットエッチング等の方法を用いて薄膜化することにより薄い酸化膜２を形成する。次に、酸化膜２上に高誘電体膜３を形成する。
【００３１】
次に、図７（ｂ）に示すように、高誘電体膜３上にゲート材料としての導電膜４を形成する。そして、図７（ｃ）に示すように、導電膜４上に有機系の反射防止膜（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｃｏａｔｉｎｇ）５を形成する。さらに、反射防止膜５上にレジストを塗布した後、リソグラフィ技術によりレジストパターン６を形成する。
【００３２】
次に、図７（ｄ）に示すように、レジストパターン６をマスクとしたドライエッチングにより、反射防止膜５、導電膜４および高誘電体膜３を順次パターニングする。さらに、基板１内へのイオン注入により、ソース領域８及びドレイン領域９を形成する。
次に、図７（ｅ）に示すように、ゲート電極以外の基板１上に酸化膜２が露出した状態で、酸化を行う。ここで、高誘電体膜３は、一般に熱耐性が低いため、できるだけ低温で酸化を行うことが好適である。本実施の形態１では、８５０℃の温度で、１０分間だけドライ酸化を行う。この酸化により、ゲートエッジ部にバーズビーク７ａが形成されるとともに、ゲート電極４及び高誘電体膜３の側壁に酸化膜７が形成された。
【００３３】
そして、図７（ｆ）に示すように、レジストパターン６及び反射防止膜５を除去することにより、所望の半導体装置、すなわちゲート長が１００ｎｍ以下の微細トランジスタが得られる。この微細トランジスタは、チャネル領域１０上での膜厚が薄く且つゲートエッジ部での膜厚が厚い酸化膜２を有する。
【００３４】
図８は、図７に示した製造方法により製造された半導体装置のドレイン領域近傍のシミュレーション結果を示す図である。詳細には、図８（ａ）は、半導体装置の材料のシミュレーション結果を示す図であり、図８（ｂ）は半導体装置の不純物濃度のシミュレーション結果を示す図である。
図８（ｂ）において、色が大きく変化する部分が、ドレイン領域の端部（すなわち、チャネル領域１０とドレイン領域９との接合部）である。図８（ａ）に示すように、８５０℃で１０分間の酸化（図７（ｅ）参照）によりゲートエッジ部は約０．４ｎｍ程度広がっているが（すなわち約０．４ｎｍ程度の酸化膜７が形成されているが）、図８（ｂ）に示すように、ドレイン領域の端部は影響を受けないことがこのシミュレーション結果から分かった。
【００３５】
以上説明したように、本実施の形態１では、本発明者は、微細トランジスタについてのシミュレーションを行うことにより、ゲート注入電流の抑制とキャリア移動度を確保するための条件を見出し、チャネル領域１０上の酸化膜２の膜厚を薄く保ったまま、ゲートエッジ部の酸化膜２の膜厚を意図的に厚くしてバーズビーク７ａを形成した。
従って、高いキャリア移動度を有し、ゲート注入電流の抑制が可能な半導体装置及びその製造方法を提供することができる。
【００３６】
なお、本実施の形態１では、ライト酸化によりゲートエッジ部にバーズビーク７ａを形成したが、蒸着により形成してもよい。
【００３７】
次に、本実施の形態１の変形例について説明する。
図９は、本発明の実施の形態１の変形例を説明するための断面図である。
上述した本実施の形態１（図６（ａ）参照）では、ソース領域８側とドレイン領域９側の両方のゲートエッジ部にバーズビーク７ａを形成した。これに対して、本変形例は、ドレイン領域９側のゲートエッジ部にのみバーズビーク７ａを形成したものである。
これは、ドレイン領域９側ではゲート注入電流を抑制するためにバーズビーク７ａを形成する必要があるが、ソース領域８側ではその必要がないためである。
【００３８】
本変形例によっても上述した実施の形態１と同様の効果が得られる。また、本変形例は、ソース領域８側の酸化量の制御が不要であるため、ソース領域８とチャネル領域１０との接合位置が不明確な場合に特に好適である。但し、実施の形態１に比べて、酸化前にソース領域８をマスクする工程が増えるため、製造コスト面では不利である。
【００３９】
実施の形態２．
図１０は、本発明の実施の形態２による半導体装置を説明するための断面図である。詳細には、ＭＯＳトランジスタのドレイン領域近傍を示す図である。
図１０に示すように、本実施の形態２では、基板１上にゲート絶縁膜としての高誘電体膜３が酸化膜を介さずに直接形成されている。すなわち、上述した実施の形態１のようなスタック構造を採用していない。その他の構造は、実施の形態１と概略同じであるので、説明を省略する。ここで、高誘電体膜３は、単層膜であっても、複合膜であってもよい。
上述したように、キャリア移動度を考慮すれば、実施の形態１のようにチャネル領域１０上に酸化膜２を形成することが好ましい。しかし、このキャリア移動度の問題が解決する場合には、本実施の形態２のように酸化膜を必ずしも形成しなくてもよい。
【００４０】
本実施の形態２においても、ゲート電極４及び高誘電体膜３のパターニング後に行われる酸化によって、ゲートエッジ部にバーズビーク７ａが形成されている。すなわち、高誘電体膜３とドレイン領域とのオーバーラップ部分に酸化膜を形成させることにより、ゲート注入電流の抑制することができる。
【００４１】
【発明の効果】
本発明によれば、高いキャリア移動度を有し、ゲート注入電流の抑制が可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】典型的な微細トランジスタを説明するための断面図である。
【図２】典型的な微細トランジスタにおいて、モンテカルロ法によるデバイスシミュレーションにより計算された界面に沿ったキャリアのエネルギー分布を示す図である。
【図３】同じ実効酸化膜厚で誘電率を変えた場合のゲート注入電流密度の計算結果を示した図である。
【図４】ゲート注入電流密度と、酸化膜厚及び高誘電体膜厚との関係を示した図である。
【図５】ゲート注入電流密度とスタック構造における高誘電体膜厚の割合との関係を示した図である。
【図６】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図７】図６に示した半導体装置の製造方法を説明するための工程断面図である。
【図８】本実施の形態１による半導体装置のドレイン領域近傍のシミュレーション結果を示す図である。
【図９】本発明の実施の形態１の変形例を説明するための断面図である。
【図１０】本発明の実施の形態２による半導体装置を説明するための断面図である。
【符号の説明】
１  基板（シリコン基板）
２  絶縁体膜（酸化膜）
３  高誘電体膜
４  ゲート電極（導電膜）
５  反射防止膜
６  レジストパターン
７  酸化膜
７ａ  バーズビーク
８  ソース領域
９  ドレイン領域
１０  チャネル領域
【図１】
2004281755.tif 000003
【図２】
2004281755.tif 000004
【図３】
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【図４】
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【図５】
2004281755.tif 000007
【図６】
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【図７】
2004281755.tif 000009
【図８】
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【図９】
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【図１０】
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