(57)【要約】【課題】電流チャネル２２の応力によって電荷キャリア移動度が増大した電界効果トランジスタを提供する。【解決手段】この応力の方向は電流が流れる方向（縦方向）である。ＰＦＥＴデバイスではこの応力が圧縮応力であり、ＮＦＥＴデバイスではこの応力が引張り応力である。この応力は、チャネルの下の領域３２にある圧縮膜３４によって生み出される。この圧縮膜がチャネル２２を押し上げ、それによってチャネルが曲がる。ＰＦＥＴデバイスでは、圧縮膜がチャネルの端部３１の下（例えばソースおよびドレインの下）に配置され、それによってチャネルの上部２２Ａが圧縮される。ＮＦＥＴデバイスでは、圧縮膜がチャネルの中央部４０の下（例えばゲートの下）に配置され、それによってチャネルの上部２２Ａが引っ張られる。したがって、ＮＦＥＴデバイスとＰＦＥＴデバイスの両方を強化することができる。これらのデバイスを製造する方法が含まれている。【選択図】図１
2004193596.tif 000002
【特許請求の範囲】
【請求項１】
ａ）チャネルと、
ｂ）前記チャネルの下のアンダーカットされた領域と、
ｃ）前記チャネルの上に配置されたゲート電極と、
ｄ）前記アンダーカット領域にある圧縮膜と
を備え、
前記圧縮薄膜が、前記ゲート電極の下の前記チャネルの領域に縦方向の応力を生み出す
電界効果トランジスタ。
【請求項２】
ＰＦＥＴであり、前記チャネルの上部に縦方向の圧縮応力が加わっている、請求項１に記載の電界効果トランジスタ。
【請求項３】
ＮＦＥＴであり、前記チャネルの上部に縦方向の引張り応力が加わっている、請求項１に記載の電界効果トランジスタ。
【請求項４】
ＰＦＥＴであり、前記アンダーカット領域が前記チャネルの端部の下に配置されている、請求項１に記載の電界効果トランジスタ。
【請求項５】
ＮＦＥＴであり、前記アンダーカット領域が前記チャネルの中央部の下に配置されている、請求項１に記載の電界効果トランジスタ。
【請求項６】
ＰＦＥＴであり、ソースの下にアンダーカットされた領域を含み、ドレインの下にアンダーカットされた領域を含む、請求項１に記載の電界効果トランジスタ。
【請求項７】
前記圧縮膜が、酸化ポリシリコン、酸化アモルファス・シリコン、窒化シリコン、酸化ＳｉＧｅおよび熱二酸化シリコンからなるグループから選択された材料からできている、請求項１に記載の電界効果トランジスタ。
【請求項８】
縦方向の応力が加わった電流チャネルを有する電界効果トランジスタを製造するための方法であって、
ａ）前記チャネルの下にアンダーカットされた領域を形成する段階と、
ｂ）前記アンダーカット領域に圧縮膜を形成して、前記チャネルに縦方向の応力が生じるようにする段階と
を含む方法。
【請求項９】
前記アンダーカット領域が前記チャネルの端部に位置する、請求項８に記載の方法。
【請求項１０】
前記アンダーカット領域が前記チャネルの中央部の下に位置する、請求項８に記載の方法。
【請求項１１】
前記チャネルの前記中央部が浮いている、請求項１０に記載の方法。
【請求項１２】
前記アンダーカット領域が、前記チャネルの下の埋込み酸化層をエッチングすることによって生み出される、請求項８に記載の方法。
【請求項１３】
前記圧縮膜が、ポリシリコンを付着させ、次いで前記ポリシリコンを酸化することによって形成される、請求項８に記載の方法。
【請求項１４】
ａ）埋込み酸化層と、
ｂ）前記埋込み酸化層上に配置されたチャネルと、
ｃ）前記チャネルの下のアンダーカットされた領域と、
ｄ）前記チャネルの上に配置されたゲート電極と、
ｅ）前記アンダーカット領域にある圧縮膜と
を備え、
前記圧縮薄膜が、前記ゲート電極の下の前記チャネルの領域に縦方向の応力を生み出す
電界効果トランジスタ。
【請求項１５】
前記アンダーカット領域が、エッチングされた埋込み酸化物材料の領域である、請求項１４に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、ＣＭＯＳトランジスタなどの電界効果トランジスタに関する。詳細には本発明は、応力が加わった領域（応力チャネル（stressed channel）領域）を有する電界効果トランジスタを形成する方法に関する。応力チャネル領域は特に、高い駆動電流能力を提供する。
【背景技術】
【０００２】
ＣＭＯＳトランジスタなどの電界効果トランジスタはエレクトロニクス産業で広く使用されている。電界効果トランジスタ（ＦＥＴ）は、信号処理、計算、無線通信など、ほとんど全ての電子回路応用で使用されている。電界効果トランジスタの性能向上に対する要求は途絶えることがない。関心の対象となりうる性能基準には、スイッチング速度、オン状態電流能力、オン状態−オフ状態電流比などが含まれる。これらの基準は、ＦＥＴの電荷キャリア移動度（charge carrier mobility）を高めることによって向上する傾向がある。そのため、研究者は、ＦＥＴの電荷キャリア移動度を高める技法を捜し続けている。
【０００３】
ＦＥＴの電流チャネルに機械応力を加えることによって電荷キャリア移動度を増大させることができることが分かった。例えば、ハマダ（Hamada）他「A New Aspect of Mechanical Stress Effects in Scaled MOSDevices」、IEEE Transactions on Electron Devices、３８巻、４号、１９９１年４月には、Ｐ型ＦＥＴ（ＰＦＥＴ）およびＮ型ＦＥＴ（ＮＦＥＴ）ＭＯＳトランジスタの性能特性を機械応力の関数として測定した実験の結果が記載されている。ＰＦＥＴデバイスを縦方向（電流が流れる方向）に圧縮するとキャリア移動度が増大し、ＮＦＥＴデバイスを縦方向に引っ張るとキャリア移動度が増大したと報告されている。
【０００４】
しかし、微細なプロセスによって製造されるＦＥＴおよびＣＭＯＳデバイスに機械応力を組み込むことは困難であることが示された。過去において研究者は、トランジスタ基板を単純に撓曲させた。しかし、集積回路の大量生産に対してこの技法は実際的ではない。応力の使用にまつわる重大な問題は、ＰＦＥＴデバイスとＮＦＥＴデバイスで必要な応力の向きが逆であることである。さらに、デバイス内に応力を生じさせる技法は、現在のＦＥＴ製造の実際および実装技法と両立するものでなければならない。
【０００５】
応力チャネル領域を有するＦＥＴが提供されれば当技術分野の進歩となるだろう。逆向きの応力を有するＰＦＥＴとＮＦＥＴを同じ基板上に製造し、それによってＰＦＥＴとＮＦＥＴの両方を強化することができれば特に有益であろう。さらに、ひずんだチャネル領域を有するＦＥＴを従来のＦＥＴ製造プロセスで製造できれば前進であろう。
【非特許文献１】ハマダ（Hamada）他「A New Aspect ofMechanical Stress Effects in Scaled MOS Devices」、IEEE Transactions on ElectronDevices、３８巻、４号、１９９１年４月
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、応力が加わった領域（応力チャネル領域）を有する電界効果トランジスタを形成する方法に関する。
【課題を解決するための手段】
【０００７】
本発明は、電流チャネルと、チャネルの下のアンダーカットされた領域と、チャネルの上に配置されたゲート電極とを有する電界効果トランジスタを含む。アンダーカット領域には圧縮膜が配置され、この圧縮膜が、電流チャネル内に縦方向（電流が流れる方向）の応力を生み出す。
【０００８】
応力のタイプ（圧縮または引張り）は、そのトランジスタの電荷キャリア移動度が増大するように選択することが好ましい。具体的には、この応力が、ＰＦＥＴトランジスタでは圧縮応力、ＮＦＥＴトランジスタでは引張り応力でなければならない。ＰＦＥＴトランジスタで圧縮応力を生み出すためには、チャネルの端部の下に圧縮膜を配置しなければならない。ＮＦＥＴトランジスタで引張り応力を生み出すためには、チャネルの中央部の下に圧縮膜を配置しなければならない。
【０００９】
圧縮膜は、酸化ポリシリコン、酸化アモルファス・シリコン、窒化シリコン、酸化ＳｉＧｅ、他の圧縮膜など、多くの材料から製作することができる。
【００１０】
本発明は、縦方向の応力を有する電界効果トランジスタを製造する方法を含む。この方法は、チャネルの下にアンダーカットされた領域を形成し、次いでこのアンダーカット領域に圧縮膜を形成することを含む。アンダーカット領域の圧縮膜はチャネルを押し上げ、それによってチャネルに応力が生じる。チャネルの中央部分を浮かせることができる。アンダーカット領域は、チャネルの下の埋込み酸化層をエッチングすることによって形成することができる。
【００１１】
本発明はさらに、埋込み酸化層と、埋込み酸化層上に配置されたチャネルと、チャネルの下のアンダーカットされた領域と、チャネルの上に配置されたゲートとを有する電界効果トランジスタを含む。アンダーカット領域には圧縮膜が配置されており、この圧縮膜が、チャネル内に縦方向の応力を生み出す。アンダーカット領域は埋込み酸化層をエッチングすることによって形成することができる。
【発明を実施するための最良の形態】
【００１２】
本発明は、電荷キャリア移動度を強化する応力チャネル領域を有するＮＦＥＴ電界効果トランジスタおよびＰＦＥＴ電界効果トランジスタ（例えばＣＭＯＳデバイス）を提供する。本発明はさらに、応力チャネルを有するＦＥＴを製造する方法を提供する。本発明では、チャネル領域の縁を（例えば等方性エッチング剤によって）アンダーカットする。次いで、このアンダーカットされた領域（アンダーカット領域）に圧縮性の膜（圧縮膜）を付着させる。この圧縮膜は、アンダーカット領域からチャネルを押し上げ、それによってチャネルを曲げ、チャネル内に応力を生じさせる。この圧縮薄膜（compressive thin film）の配置に応じて、チャネル内の縦方向の応力は圧縮応力または引張り応力となる。応力のタイプ（すなわち圧縮または引張り）は、ＦＥＴに所望の性能変化が生じるように選択する。具体的には、電荷移動度を増大させるためには、ＰＦＥＴデバイスでは縦方向の圧縮応力が必要であり、ＮＦＥＴデバイスでは縦方向の引張り応力が必要である。
【００１３】
図１に、本発明に基づくＰＦＥＴの側面図を示す。基板２０上に埋込み酸化層（ＢＯＸ）が配置されている。基板２０はシリコンまたは他の材料から製作することができ、ＢＯＸは二酸化シリコンから製作することができる。ＢＯＸ上に電流チャネル２２が配置されている。ソース領域２４およびドレイン領域２６がチャネル２２に接続されている。チャネル２２の上にはゲート２８が配置されており、ゲートはゲート絶縁体３０によってチャネルから分離されている。ゲート絶縁体３０は例えば熱酸化物から製作することができる。ＢＯＸは、チャネル２２の端部３１Ａおよび３１Ｂにアンダーカット領域３２ができるようにエッチング（例えば等方性エッチング）されている。アンダーカット領域３２には圧縮薄膜３４が配置されている。圧縮薄膜３４は例えば、化学蒸着後に酸化させたポリシリコン、アモルファス・シリコンまたはシリコン−ゲルマニウム、あるいは窒化シリコン、二酸化シリコンなどを含むことができる。縦方向（すなわちチャネル２２を電流が流れる方向）が矢印３６によって指示されている。シリコン・チャネルの場合には、当技術分野では周知のとおり、縦方向３６は＜１１０＞方向でなければならず、ウェーハの表面は［１００］平面になければならない。本発明は、他の結晶方位を有するトランジスタにも適用することができる。図１は、必ずしも機能デバイス（functioning device）ではない。最終的な機能デバイスには、図１には示されていない追加の層（例えばパッシベーション層）、電気コンタクトおよび電気配線が存在することがある。
【００１４】
図１のデバイスでは、チャネル２２の上部２２Ａに縦方向の圧縮応力が加わっており、チャネル２２の下部２２Ｂに縦方向の引張り応力が加わっている。チャネルの上部および下部の応力は、アンダーカット領域３２にある圧縮薄膜３４によって生じたものである。具体的には、圧縮薄膜３４が、チャネル２２の端部３１Ａおよび３１Ｂを上方へ押し、それによってチャネル２２が図のように曲がる（すなわち上から見て凹形になるように曲がる）。図１のデバイスはＰＦＥＴなので、上部２２Ａのこの縦方向の圧縮は電荷キャリア移動度の増大に貢献する。電荷キャリア移動度が増大すると、オフ状態電流が増大することなくオン状態電流能力が高まることによって、スイッチング速度が高まる。電荷キャリア移動度の増大によるこの他の利益は、当技術分野では周知である。
【００１５】
図２に、デバイスがＮＦＥＴである本発明の一実施形態を示す。ＮＦＥＴでは、電荷キャリア移動度を増大させるのに縦方向の引張り応力が必要である。図２の実施形態は、ソース２４、ドレイン２６、ゲート２８、ＢＯＸおよびゲート絶縁体３０を有する。このＮＦＥＴでは、概ねゲート２８の下にあたるチャネルの中央部４０にアンダーカット領域３２が配置されている。チャネル２２の端部３１Ａおよび３１Ｂ（ソース２４およびドレイン２６の下）はアンダーカットされていない。アンダーカット領域３２には圧縮薄膜３４が配置されている。
【００１６】
図２のＮＦＥＴでは、圧縮薄膜３４がチャネルの中央部４０を上方へ押し、それによってチャネル２２の中央部４０が図のように上方へ曲がっている。チャネルは、上から見てチャネル２２が凸形になるように曲げられている。その結果、上部２２Ａには縦方向の引張り応力が加わり、下部２２Ｂには圧縮応力が加わっている。上部の縦方向の引張り応力は大きな電荷キャリア移動度を提供する。下部２２Ｂは、キャリア移動度の増大に必要なタイプとは反対のタイプの応力を有するので、下部２２Ｂの電荷キャリア移動度は一般に小さくなる。
【００１７】
ほとんどのＦＥＴでは、チャネルの一部分しか電流を運ばないことに留意されたい。具体的には電流は、ゲート２８の下の薄い層（例えば厚さ約２〜２０ｎｍの層）を流れる。本発明のデバイスでは、チャネル２２の電流を運ぶ体積全体またはその大部分が上部２２Ａに位置するように設計されていることが好ましい。ＰＦＥＴデバイスでは上部２２Ａが圧縮されており、ＮＦＥＴデバイスでは上部２２Ａが引っ張られている。電荷を運ぶ層が厚い場合、上部２２Ａも厚くなければならない。いくつかのデバイスでは、電荷を運ぶ層がＢＯＸまで完全に延びている。このケースでは上部２２ＡがＢＯＸまで完全に延びる。上部２２Ａが全ての電流を運ぶように設計されていると、強化された電荷キャリア移動度が保証される。
【００１８】
以下に、本発明に基づくＰＦＥＴ（図１のデバイス）を製造する方法を説明する。図３〜１４にこの方法の諸段階を示す。図４、６、８、１０、１２、１４はそれぞれ、点線４１に沿って切った図３、５、７、９、１１、１３の側断面図である。図３、５、７、９、１１、１３は上面図である。
【００１９】
図３、４：図３は、本発明のデバイスを製造するための出発構造の上面図、図４は側断面図である。図３および４の構造を製造する方法は当技術分野で周知である。図４は、図３の点線４１に沿って切った断面図である。当技術分野で周知の浅いトレンチ分離（ＳＴＩ）材料が、チャネルおよびパッドに隣接して付着されている。ＳＴＩ材料は一般に、高密度プラズマ・プロセスによって付着させたテトラオルトシリカート（ＴＥＯＳ）または二酸化シリコンである。チャネル２２はシリコンから、パッド４４は窒化シリコンからそれぞれ製作することができる。図３の上面図から分かるとおり、チャネルはパッドと同じ形状を有している（パッド４４をマスクとして使用することによってチャネルを形成することができる）。チャネルは、広い範囲の厚さを有することができ、例えば２〜２００ｎｍの厚さを有することができる。
【００２０】
図５、６：マスク層４６が付着され、パターニングされている。マスク４６は、パッド４４の端部およびＳＴＩ４２のＵ字形領域を露出させる開口４８を有している。マスク４６は例えば、フォトレジストまたはパターニングされたハード・マスク材料から製作することができる。開口４８は、圧縮膜３４を付着させるチャネル２２の端部の周囲に位置している。
【００２１】
図７、８：開口４８の中からＳＴＩが除かれＢＯＸが露出するように、エッチング（例えば異方性プラズマ・エッチング）が実施されている。
【００２２】
図９、１０：チャネル２２がアンダーカットされアンダーカット領域３２が生じるように、ＢＯＸがエッチングされている。図９の点線４５は、アンダーカット領域３２の境界を指示している。アンダーカット領域３２はチャネル２２の端部に位置する。これは、ＰＦＥＴデバイスの製造に対して適切である。このプロセスの最中にＳＴＩもエッチングされる可能性があり、その結果、ＳＴＩ層の下隅が丸くなる。代替実施形態では、ＳＴＩ４２の側壁をエッチングから保護するため、ＳＴＩの側壁に窒化シリコン・スペーサが形成される。他の代替実施形態では、ある位置のＢＯＸが完全に除去され、その結果、基板が露出する。
【００２３】
図１１、１２：アンダーカット領域３２に圧縮膜３４が付着されている。圧縮膜３４は、低圧化学蒸着プロセスによって生み出される膜などの共形の膜であることが好ましい。圧縮薄膜３４は矢印５０の方向に上方へチャネル２２を押し、これによってチャネルは上から見て凹形となる。圧縮膜３４の押上げにより、チャネルの上部２２Ａは圧縮され、下部２２Ｂは引っ張られる。圧縮膜が酸化シリコンまたは酸化ＳｉＧｅである場合、圧縮薄膜は、例えば約５〜１０００ｎｍの厚さを有することができる。この厚さは、チャネル内の所望の応力量と圧縮膜３４に本来備わっている圧縮量とによって決まる。
【００２４】
図１３、１４：穴に酸化物４９などの材料が充てんされ、次いで（例えば化学機械平坦化（ＣＭＰ）によって）デバイスが平坦化されている。次いで、パッド除去、ゲート酸化、ゲート・スタック・パターニング、スペーサ、ソース・ドレイン注入、活性化アニールおよびシリサイド化を実行して、マイクロエレクトロニクス製造の分野で周知の機能ＦＥＴを生み出す。一般に、パッシベーション層および配線パターンも追加される。
【００２５】
以下に、本発明に基づくＮＦＥＴ（図２のデバイス）を製造する方法を説明する。図１５〜２５にこの方法の諸段階を示す。図１６、１８、２０、２２、２４はそれぞれ、点線４３に沿って切った図１５、１７、１９、２１、２３の側断面図である。図１５、１７、１９、２１、２３は上面図である。分かりやすくするため図１６、１８、２０、２２、２４は２倍に拡大されている。
【００２６】
図１５、１６：図３および４の構造の上面にマスク４６が付着されている。マスク４６は、チャネル２２の中央部４０の上方に開口５２を有するようにパターニングされており、これはＮＦＥＴの製造に対して適切である。開口５２の幅はチャネル２２およびパッド４４の幅よりも広く、そのためＳＴＩ４２の一部が露出している。
【００２７】
図１７、１８：開口５２の中からＳＴＩが除かれＢＯＸが露出するように、エッチング（例えば異方性プラズマ・エッチング）が実施されている。パッド４４はエッチングされていない。
【００２８】
図１９、２０：チャネル２２の中央部４０がアンダーカットされアンダーカット領域３２が形成されるように、ＢＯＸが等方的にエッチングされている。点線５５はアンダーカット領域３２の縁を示す。アンダーカット領域３２はチャネル２２の中央部に位置している。代替実施形態では、ＳＴＩ４２の側壁をエッチングから保護するため、ＳＴＩの側壁に窒化シリコン・スペーサが形成される。代替実施形態では、アンダーカット領域３２どうしがつながり、中央部４０が基板から浮き上がるまで、ＢＯＸがエッチングされる。
【００２９】
図２１、２２：アンダーカット領域３２に圧縮膜３４が付着されている。圧縮膜３４は、チャネル２２の中央部４０を上方へ押す。
【００３０】
図２３、２４：穴に酸化物４９が充てんされ、次いでデバイスが平坦化されている。次いで、ソースおよびドレイン・コンタクトを形成し、ゲートを形成し、ドーパントを添加して、マイクロエレクトロニクス製造分野で周知の機能電界効果トランジスタを生み出す。
【００３１】
図２５は、点線５７沿って切った図２３のデバイスの側断面図である。圧縮膜３４が、チャネル２２の中央部４０を矢印５９の方向に上方へ押している。これによって、チャネルの電流を運ぶ部分であるチャネルの上部に縦方向の引張り応力が生じる。したがってＮＦＥＴデバイスのキャリア移動度は増大する。
【００３２】
ＰＦＥＴデバイスとＮＦＥＴデバイスは同時に製作することができる。例えば、ＰＦＥＴデバイスおよびＮＦＥＴデバイスに対してマスク４６を同じマスクとすることができ、同じ１回の段階で、ＰＦＥＴデバイスとＮＦＥＴデバイスの両方に圧縮膜３４を付着させることができる。これによって、本発明に基づくトランジスタを効率的に製造することができる。
【００３３】
本発明の好ましい実施形態では、圧縮薄膜が酸化ポリシリコンまたは酸化アモルファス・シリコンを含むが、適当な圧縮膜材料はほかにもある。
【００３４】
本発明で提供される縦方向の応力は、スイッチング速度およびオン電流能力を、縦方向の応力のない同等のトランジスタに比べて１０〜２０％増大させることができる。この性能の向上はかなりのものであり、コストの低減、電子回路の機能の向上に貢献するであろう。
【００３５】
本発明のトランジスタのチャネルは、ゲルマニウム、炭化ケイ素、ガリウム・ヒ素などのシリコン以外の材料を含む、多くの材料から製作することができる。これらの材料およびこの他の材料では、応力に対する移動度の依存関係が、シリコンでの関係とは異なる可能性があることに留意されたい。例えば、いくつかの材料系では、縦方向の引張り応力によってＰＦＥＴの移動度が増大し、縦方向の圧縮応力によってＮＦＥＴの移動度が増大する。この場合には、本明細書に例示したＰＦＥＴ構造とＮＦＥＴ構造を逆にすればよい。結晶方位もチャネルの応力依存性に影響しうることに留意されたい。さらに、異なる材料に対しては、加えた応力から利益を得るために、電流に対して異なる結晶方位が必要となる可能性もある。
【００３６】
本発明の範囲から逸脱することなく上記の実施形態に多くの方法で変更を加えうることは同業者には明白であろう。したがって、本発明の範囲は、請求項およびその法律上の等価物によって決定されなければならない。
【００３７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３８】
（１）ａ）チャネルと、
ｂ）前記チャネルの下のアンダーカットされた領域と、
ｃ）前記チャネルの上に配置されたゲート電極と、
ｄ）前記アンダーカット領域にある圧縮膜と
を備え、
前記圧縮薄膜が、前記ゲート電極の下の前記チャネルの領域に縦方向の応力を生み出す
電界効果トランジスタ。
（２）ＰＦＥＴであり、前記チャネルの上部に縦方向の圧縮応力が加わっている、上記（１）に記載の電界効果トランジスタ。
（３）ＮＦＥＴであり、前記チャネルの上部に縦方向の引張り応力が加わっている、上記（１）に記載の電界効果トランジスタ。
（４）ＰＦＥＴであり、前記アンダーカット領域が前記チャネルの端部の下に配置されている、上記（１）に記載の電界効果トランジスタ。
（５）ＮＦＥＴであり、前記アンダーカット領域が前記チャネルの中央部の下に配置されている、上記（１）に記載の電界効果トランジスタ。
（６）ＰＦＥＴであり、ソースの下にアンダーカットされた領域を含み、ドレインの下にアンダーカットされた領域を含む、上記（１）に記載の電界効果トランジスタ。
（７）前記圧縮膜が、酸化ポリシリコン、酸化アモルファス・シリコン、窒化シリコン、酸化ＳｉＧｅおよび熱二酸化シリコンからなるグループから選択された材料からできている、上記（１）に記載の電界効果トランジスタ。
（８）縦方向の応力が加わった電流チャネルを有する電界効果トランジスタを製造するための方法であって、
ａ）前記チャネルの下にアンダーカットされた領域を形成する段階と、
ｂ）前記アンダーカット領域に圧縮膜を形成して、前記チャネルに縦方向の応力が生じるようにする段階と
を含む方法。
（９）前記アンダーカット領域が前記チャネルの端部に位置する、上記（８）に記載の方法。
（１０）前記アンダーカット領域が前記チャネルの中央部の下に位置する、上記（８）に記載の方法。
（１１）前記チャネルの前記中央部が浮いている、上記（１０）に記載の方法。
（１２）前記アンダーカット領域が、前記チャネルの下の埋込み酸化層をエッチングすることによって生み出される、上記（８）に記載の方法。
（１３）前記圧縮膜が、ポリシリコンを付着させ、次いで前記ポリシリコンを酸化することによって形成される、上記（８）に記載の方法。
（１４）ａ）埋込み酸化層と、
ｂ）前記埋込み酸化層上に配置されたチャネルと、
ｃ）前記チャネルの下のアンダーカットされた領域と、
ｄ）前記チャネルの上に配置されたゲート電極と、
ｅ）前記アンダーカット領域にある圧縮膜と
を備え、
前記圧縮薄膜が、前記ゲート電極の下の前記チャネルの領域に縦方向の応力を生み出す
電界効果トランジスタ。
（１５）前記アンダーカット領域が、エッチングされた埋込み酸化物材料の領域である、上記（１４）に記載の電界効果トランジスタ。
【図面の簡単な説明】
【００３９】
【図１】本発明に基づくＰＦＥＴを示す図である。
【図２】本発明に基づくＮＦＥＴを示す図である。
【図３】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図４】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図５】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図６】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図７】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図８】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図９】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図１０】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図１１】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図１２】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図１３】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図１４】本発明に基づくＰＦＥＴを製造する方法を示す図である。
【図１５】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図１６】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図１７】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図１８】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図１９】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図２０】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図２１】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図２２】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図２３】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図２４】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【図２５】本発明に基づくＮＦＥＴを製造する方法を示す図である。
【符号の説明】
【００４０】
２０  基板
２２  チャネル
２２Ａ  チャネルの上部
２２Ｂ  チャネルの下部
２４  ソース
２６  ドレイン
２８  ゲート
３０  ゲート絶縁体
３１Ａ  チャネルの端部
３１Ｂ  チャネルの端部
３２  アンダーカット領域
３４  圧縮薄膜
４０  チャネルの中央部
４２  ＳＴＩ
４４  パッド
４６  マスク
４８  開口
４９  酸化物
５２  開口
【図１】
2004193596.tif 000003
【図２】
2004193596.tif 000004
【図３】
2004193596.tif 000005
【図４】
2004193596.tif 000006
【図５】
2004193596.tif 000007
【図６】
2004193596.tif 000008
【図７】
2004193596.tif 000009
【図８】
2004193596.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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