(57)【要約】【課題】双方向サイリスタの耐圧を従来に比べて向上できる半導体装置を提供する。【解決手段】第１のサイリスタ素子のｐ形ゲート領域２と第２のサイリスタ素子のｐ形アノード領域４’とはｐ形領域からなる抵抗Ｒを介して繋がっており、第２のサイリスタ素子のｐ形ゲート領域２’と第１のサイリスタ素子のｐ形アノード領域４とはｐ形領域からなる抵抗Ｒ’を介して繋がっている。ｐ形ゲート領域２，２’は外周形状が矩形状であって、１つの角を挟む２辺がｐ形アノード領域４’，４で囲まれ且つ残りの２辺が抵抗Ｒ，Ｒ’で囲まれている。一方、抵抗Ｒ，Ｒ’は一端がｐ形アノード領域４’，４の一端部に繋がれ、他端がｐ形アノード領域４’，４の他端部の近傍でｐ形ゲート領域２，２’に繋がれている。【選択図】　　　図１
2004087855.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ縦型トランジスタおよび横型トランジスタにより構成された２つのサイリスタ素子を逆並列接続した双方向サイリスタが半導体基板に形成されるとともに、各サイリスタ素子の縦型トランジスタおよび横型トランジスタは互いのコレクタ領域とベース領域とが共通領域であり、２つの縦型トランジスタそれぞれのコレクタ領域が前記半導体基板の一部からなり、一方の横型トランジスタのエミッタ領域が他方の横型トランジスタのエミッタ領域とコレクタ領域との間に配置され、各縦型トランジスタそれぞれのベース領域からなる各ｐ形ゲート領域と各縦型トランジスタそれぞれのエミッタ領域からなる各ｎ形カソード領域に電気的に接続された横型トランジスタのエミッタ領域からなるｐ形アノード領域との間を繋ぐｐ形領域からなる２つの抵抗が前記半導体基板に形成された半導体装置であって、各ｐ形ゲート領域はそれぞれ外周の一部がｐ形アノード領域で囲まれ且つ外周の残りの部分が抵抗で囲まれ、各抵抗はそれぞれ一端がｐ形アノード領域の一端部に繋がれ他端がｐ形アノード領域の他端部の近傍でｐ形ゲート領域に繋がれてなることを特徴とする半導体装置。
【請求項２】
前記抵抗の外周と前記ｐ形アノード領域の外周とが滑らかな１つの仮想線上に位置していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗の平面形状において弧状に形成された部分の曲率半径を、前記ｐ形アノード領域および前記ｐ形ゲート領域それぞれの外周形状において弧状に形成された部分の曲率半径よりも大きく設定してなることを特徴とする請求項１または請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流電源などに接続した負荷のスイッチングなどに用いる半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、この種の半導体装置として、図６および図７に示す構成のものが特公昭６１−２３６６６号公報に提案されている。図６および図７に示した半導体装置は、図８（ａ）に示すような模式図で表せ、図８（ｂ）に示した等価回路で表せるので、以下では図８について説明した後で、図６および図７について説明する。
【０００３】
図８（ａ）の半導体装置は、ｐ形アノード領域４、ｎ形ゲート領域（ｎ形半導体基板）１、ｐ形ゲート領域２、ｎ形カソード領域３のｐｎｐｎ４層構造からなるサイリスタ素子（以下、第１のサイリスタ素子と称す）２５と、ｐ形アノード領域４’、ｎ形ゲート領域（ｎ半導体基板）１、ｐ形ゲート領域２’、ｎ形カソード領域３’のｐｎｐｎ４層構造からなるサイリスタ素子（以下、第２のサイリスタ素子と称す）２５’とが逆並列的に接続されており、第１のサイリスタ素子２５のｐ形アノード領域４と第２のサイリスタ素子２５’のｎ形カソード領域３’とが一方の出力端子２４に接続され、第２のサイリスタ素子２５のｎ形カソード領域３と第２のサイリスタ素子２５’のｐ形アノード領域４’とが他方の出力端子２３に接続されている。
【０００４】
上記半導体装置は、第１のサイリスタ素子２５のｐ形ゲート領域２とｎ形カソード領域３との間に抵抗Ｒが接続され、第２のサイリスタ素子２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間に抵抗Ｒ’が接続されている。また、第１のサイリスタ素子２５のｐ形ゲート領域２とｎ形カソード領域３との間には絶縁ゲート電界効果トランジスタＦＴのドレイン・ソース間が接続され、第２のサイリスタ素子２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間には絶縁ゲート電界効果トランジスタＦＴ’のドレイン・ソース間が接続されている。また、図示していないが、各絶縁ゲート電界効果トランジスタＦＴ，ＦＴ’のゲートはそれぞれ出力端子２４，２３に接続されている。なお、上記半導体装置は、出力端子２４，２３間に例えば負荷と交流電源との直列回路を接続すれば、交流電源から負荷への給電経路をオンオフすることができる。
【０００５】
ところで、上述の半導体装置は、図６および図７に示す半導体チップＣ’を主構成とする。この半導体チップＣ’は、ｎ形半導体基板１の主表面側に２つのｐ形アノード領域４，４’が離間して形成され、各ｐ形アノード領域４，４’それぞれに離間してｎ形半導体基板１の主表面側にｐ形ゲート領域２，２’が形成され、各ｐ形ゲート領域２，２’内の主表面側にそれぞれｎ形カソード領域３，３’が形成されている。
【０００６】
また、この半導体チップＣ’は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’とｐ形ゲート領域２との間にｐ形領域（ｐ形拡散領域）からなる上記抵抗Ｒが形成され、ｐ形アノード領域４とｐ形ゲート領域２’との間にｐ形領域（ｐ形拡散領域）からなる抵抗Ｒ’が形成されている。さらに、半導体チップＣ’には、上記絶縁ゲート電界効果トランジスタＦＴ，ＦＴ’が形成されている。ここに、一方の絶縁ゲート電界効果トランジスタＦＴ（図６における右側の絶縁ゲート電界効果トランジスタＦＴ）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’の内側に形成したｐ形ウェル領域１２内に、ｎ形ドレイン領域１７とｎ形ソース領域１８とが離間して形成され、ｎ形ドレイン領域１７とｎ形ソース領域１８とに跨ってゲート電極１１が形成されている。また、他方の絶縁ゲート電界効果トランジスタＦＴ’（図６における左側の絶縁ゲート電界効果トランジスタＦＴ’）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４の内側に形成したｐ形ウェル領域１２’内に、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とが離間して形成され、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とに跨ってゲート電極１１’が形成されている。
【０００７】
ｎ形半導体基板１の主表面上にはシリコン酸化膜よりなる絶縁膜２９（図７参照）が形成されており、ｐ形アノード領域４とｎ形カソード領域３’とｎ形ソース領域１７’とは、各領域４，３’，１７’それぞれのコンタクト部１４，１５’，１０’を介して金属配線１９により接続されている。なお、各コンタクト部１４，１５’，１０’は絶縁膜２９に開孔したコンタクトホールに金属配線１９の一部を埋め込むことにより形成されている。
【０００８】
同様に、ｐ形アノード領域４’とｎ形カソード領域３とｎ形ソース領域１７とは、各領域４’，３，１７それぞれのコンタクト部１４’，１５，１０を介して金属配線１９’により接続されている。なお、各コンタクト部１４’，１５，１０は絶縁膜２９に開孔したコンタクトホールに金属配線１９’の一部を埋め込むことにより形成されている。
【０００９】
また、ｐ形ゲート領域２’とｎ形ドレイン領域１８’とは、それぞれのコンタクト部８’，９’を介して金属配線２１’により接続されている。なお、各コンタクト部８’，９’は絶縁膜２９に開孔したコンタクトホールに金属配線２１’の一部を埋め込むことにより形成されている。
【００１０】
同様に、ｐ形ゲート領域２とｎ形ドレイン領域１８とは、それぞれのコンタクト部８，９を介して金属配線２１により接続されている。なお、各コンタクト部８，９は絶縁膜２９に開孔したコンタクトホールに金属配線２１の一部を埋め込むことにより形成されている。
【００１１】
なお、半導体チップＣ’の主表面側には各金属配線１９，１９’，２１，２１’および絶縁膜２９を覆う保護膜３１（図７参照）が形成されている。
【００１２】
以下、上述の半導体装置の動作を図８（ａ）に示した等価回路を参照しながら説明する。なお、上述の半導体装置の動作を考える場合、出力端子２４を出力端子２３に対して高電位としたときには、ｐ形アノード領域４、ｎ形半導体基板１、ｐ形ゲート領域２、ｎ形カソード領域３のｐｎｐｎ４層構造について考えればよく、出力端子２３を出力端子２４に対して高電位としたときには、ｐ形アノード領域層４’、ｎ形半導体基板１、ｐ形ゲート領域２’、ｎ形カソード領域３’のｐｎｐｎ４層構造について考えればよい。
【００１３】
上述の半導体装置の等価回路は図８（ｂ）のように表される。すなわち、ｐ形アノード領域４、ｎ形半導体基板１、ｐ形ゲート領域２、ｎ形カソード領域３のｐｎｐｎ４層構造からなる第１のサイリスタ素子２５の等価回路は互いのコレクタとベースとが接続されたｐｎｐ形の横型トランジスタＬＴとｎｐｎ形の縦型トランジスタＶＴとで表され、ｐ形アノード領域４’、ｎ形半導体基板１、ｐ形ゲート領域２’、ｎ形カソード領域３’のｐｎｐｎ４層構造からなる第２のサイリスタ素子２５’の等価回路は互いのコレクタとベースとが接続されたｐｎｐ形の横型トランジスタＬＴ’とｎｐｎ形の縦型トランジスタＶＴ’とで表される。
【００１４】
つまり、第１のサイリスタ素子２５は、ｎ形半導体基板１とｐ形ゲート領域２とｎ形カソード領域３とでｎｐｎ形の縦型トランジスタＶＴを構成し、ｐ形アノード領域４とｎ形半導体基板１とｐ形ゲート領域２とでｐｎｐ形の横型トランジスタＬＴを構成している。ここに、縦型トランジスタＶＴは、ｎ形半導体基板１の一部がコレクタ領域、ｐ形ゲート領域２がベース領域、ｎ形カソード領域３がエミッタ領域を構成し、横型トランジスタＬＴは、ｐ形ゲート領域２がコレクタ領域、ｎ形半導体基板１の一部がベース領域、ｐ形アノード領域４がエミッタ領域を構成しており、縦型トランジスタＶＴのコレクタ領域と横型トランジスタＬＴのベース領域とが共通領域となっている。
【００１５】
一方、第２のサイリスタ素子２５’は、ｎ形半導体基板１とｐ形ゲート領域２’とｎ形カソード領域３’とでｎｐｎ形の縦型トランジスタＶＴ’を構成し、ｐ形アノード領域４’とｎ形半導体基板１とｐ形ゲート領域２’とでｐｎｐ形の横型トランジスタＬＴ’を構成している。ここに、縦型トランジスタＶＴ’は、ｎ形半導体基板１の一部がコレクタ領域、ｐ形ゲート領域２’がベース領域、ｎ形カソード領域３’がエミッタ領域を構成し、横型トランジスタＬＴは、ｐ形ゲート領域２’がコレクタ領域、ｎ形半導体基板１の一部がベース領域、ｐ形アノード領域４’がエミッタ領域を構成しており、縦型トランジスタＶＴ’のコレクタ領域と横型トランジスタＬＴ’のベース領域とが共通領域となっている。
【００１６】
また、各絶縁ゲート電界効果トランジスタＦＴ，ＦＴ’それぞれのドレイン電極は、それぞれ表面電極１９’，１９の一部により構成され、それぞれのソース電極は、それぞれ表面電極２１，２１’の一部により構成されている。
【００１７】
ところで、上記半導体装置では、第１のサイリスタ素子２５のｎ形カソード領域３が第２のサイリスタ素子２５’のｐ形アノード領域４’と金属配線１９’により電気的に接続されているので、第１のサイリスタ素子２５のｐ形ゲート領域２とｎ形カソード領域３との間に接続するｐ形領域からなる抵抗Ｒは図６および図９に示すように第１のサイリスタ素子２５のｐ形ゲート領域２から第２のサイリスタ素子２５’のｐ形アノード領域４’に達するように配置されている（つまり、第１のサイリスタ素子２５のｐ形ゲート領域２と第２のサイリスタ素子２５’のｐ形アノード領域４’とは抵抗Ｒを介して繋がっている）。ここに、第１のサイリスタ素子２５のｐ形ゲート領域２は外周形状（平面形状）が矩形状であって、１つの角（図９における左上の角）を挟む２辺がｐ形アノード領域４’で囲まれ且つ残りの２辺のうちの１辺が抵抗Ｒで囲まれている。一方、抵抗Ｒは一端がｐ形アノード領域４’の一端部に繋がれ、他端がｐ形ゲート領域２において上記１つの角の対角に位置する角部（図９における右下の角部）に繋がれている。
【００１８】
同様に、第２のサイリスタ素子２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間に接続するｐ形領域からなる抵抗Ｒ’は第２のサイリスタ素子２５’のｐ形ゲート領域２’から第１のサイリスタ素子２５のｐ形アノード領域４に達するように配置されている（つまり、第２のサイリスタ素子２５’のｐ形ゲート領域２’と第１のサイリスタ素子２５のｐ形アノード領域４とは抵抗Ｒ’を介して繋がっている）。ここに、ｐ形ゲート領域２’は外周形状（平面形状）が矩形状であって、１つの角（図６における右上の角）を挟む２辺がｐ形アノード領域４で囲まれ且つ残りの２辺のうちの１辺が抵抗Ｒ’で囲まれている。一方、抵抗Ｒ’は一端がｐ形アノード領域４の一端部に繋がれ、他端がｐ形ゲート領域２’において上記１つの角の対角に位置する角部（図６における左下の角部）に繋がれている。
【００１９】
【発明が解決しようとする課題】
ところで、上記半導体装置では、外周形状が矩形状に形成されたｐ形ゲート領域２，２’の４辺のうちの２辺がｐ形アノード領域４’、４で囲まれ他の１辺が抵抗Ｒ，Ｒ’で囲まれており、抵抗Ｒ，Ｒ’で囲まれている部分では、ｐ形ゲート領域２とｎ形半導体基板１とで構成される耐圧構造だけでなく抵抗Ｒ，Ｒ’とｎ形半導体基板１とで構成される耐圧構造を有しているので、ｐ形ゲート領域２とｎ形半導体基板１とのｐｎ接合近傍での電界集中による耐圧の低下を防止することができる。
【００２０】
しかしながら、上記半導体装置では、ｐ形ゲート領域２，２’の４辺のうちの１辺がｐ形アノード領域４’，４および抵抗Ｒ，Ｒ’のいずれにも囲まれておらず、ｐ形アノード領域４’，４および抵抗Ｒ，Ｒ’のいずれにも囲まれていない部分ではｐ形ゲート領域２，２’とｎ形半導体基板１との間のみで耐圧構造となっているので、抵抗Ｒ，Ｒ’で囲まれている部分よりも耐圧が低下しやすいという問題があった。つまり、ｐ形ゲート領域２，２’周辺での電界分布に偏りが生じて耐圧が低下してしまうという問題があった。
【００２１】
また、上記半導体装置では、抵抗Ｒ，Ｒ’の平面形状において角張った部分があるので、この角張った部分の周辺で電界集中が起こりやすく耐圧が低下してしまう懸念があった。
【００２２】
本発明は上記事由に鑑みて為されたものであり、その目的は、双方向サイリスタの耐圧を従来に比べて向上できる半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、それぞれ縦型トランジスタおよび横型トランジスタにより構成された２つのサイリスタ素子を逆並列接続した双方向サイリスタが半導体基板に形成されるとともに、各サイリスタ素子の縦型トランジスタおよび横型トランジスタは互いのコレクタ領域とベース領域とが共通領域であり、２つの縦型トランジスタそれぞれのコレクタ領域が前記半導体基板の一部からなり、一方の横型トランジスタのエミッタ領域が他方の横型トランジスタのエミッタ領域とコレクタ領域との間に配置され、各縦型トランジスタそれぞれのベース領域からなる各ｐ形ゲート領域と各縦型トランジスタそれぞれのエミッタ領域からなる各ｎ形カソード領域に電気的に接続された横型トランジスタのエミッタ領域からなるｐ形アノード領域との間を繋ぐｐ形領域からなる２つの抵抗が前記半導体基板に形成された半導体装置であって、各ｐ形ゲート領域はそれぞれ外周の一部がｐ形アノード領域で囲まれ且つ外周の残りの部分が抵抗で囲まれ、各抵抗はそれぞれ一端がｐ形アノード領域の一端部に繋がれ他端がｐ形アノード領域の他端部の近傍でｐ形ゲート領域に繋がれてなることを特徴とするものであり、ｐ形ゲート領域において他方のサイリスタ素子のｐ形アノード領域により囲まれていない部分はｐ形ゲート領域と他方のサイリスタ素子のｐ形アノード領域との間を繋ぐｐ形領域からなる抵抗により囲まれており、ｐ形ゲート領域と半導体基板との間にｐ形ゲート領域が低電位側となる逆電圧が印加された場合には、ｐ形ゲート領域の周辺だけでなくｐ形アノード領域および抵抗それぞれの周辺にも空乏層が広がるから、ｐ形ゲート領域と半導体基板との接合近傍での電界集中が起こりにくくなり、耐圧の低下を防止することができ、従来に比べて双方向サイリスタの耐圧を向上できる。
【００２４】
請求項２の発明は、請求項１の発明において、前記抵抗の外周と前記ｐ形アノード領域の外周とが滑らかな１つの仮想線上に位置しているので、前記抵抗の外周と前記ｐ形アノード領域の外周との不連続部分近傍での電界集中を抑制することができ、電界集中による耐圧の低下を防止することができる。
【００２５】
請求項３の発明は、請求項１または請求項２の発明において、前記抵抗の平面形状において弧状に形成された部分の曲率半径を、前記ｐ形アノード領域および前記ｐ形ゲート領域それぞれの外周形状において弧状に形成された部分の曲率半径よりも大きく設定してなるので、前記抵抗周辺での電界集中が起こりにくくなり、前記抵抗周辺での電界集中による耐圧低下を防止することができる。
【００２６】
【発明の実施の形態】
本実施形態の半導体装置の構成は図６ないし図８に示した従来例と同じであって、図１（ａ）に示すように半導体チップＣの表面レイアウトが従来例の半導体チップＣ’とは異なる。なお、従来例と同様の構成要素には同一の符号を付して適宜説明を省略する。
【００２７】
すなわち、本実施形態の半導体装置は、図１（ａ）に示す半導体チップＣを主構成とするが、基本となる構成要素は従来例で説明した半導体チップＣ’と同じであり一部の平面形状および表面レイアウトが相違するだけであり、従来例で説明した図８（ｂ）と同じ等価回路で表される。
【００２８】
半導体チップＣは、ｎ形半導体基板１の主表面側に２つのｐ形アノード領域４，４’が離間して形成され、各ｐ形アノード領域４，４’それぞれに離間してｎ形半導体基板１の主表面側にｐ形ゲート領域２，２’が形成され、各ｐ形ゲート領域２，２’内の主表面側にそれぞれｎ形カソード領域３，３’が形成されている。
【００２９】
また、半導体チップＣは、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’とｐ形ゲート領域２との間にｐ形領域からなる抵抗Ｒが形成され、ｐ形アノード領域４とｐ形ゲート領域２’との間にｐ形領域からなる抵抗Ｒ’が形成されている。さらに、半導体チップＣには、従来例と同様、絶縁ゲート電界効果トランジスタＦＴ，ＦＴ’が形成されている。ここに、一方の絶縁ゲート電界効果トランジスタＦＴ（図１（ａ）における右側の絶縁ゲート電界効果トランジスタＦＴ）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４’の内側に形成したｐ形ウェル領域１２内に、ｎ形ドレイン領域１７とｎ形ソース領域１８とが離間して形成され、ｎ形ドレイン領域１７とｎ形ソース領域１８とに跨ってゲート電極１１が形成されている。また、他方の絶縁ゲート電界効果トランジスタＦＴ’（図１（ａ）における左側の絶縁ゲート電界効果トランジスタＦＴ’）は、ｎ形半導体基板１の主表面側においてｐ形アノード領域４の内側に形成したｐ形ウェル領域１２’内に、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とが離間して形成され、ｎ形ドレイン領域１７’とｎ形ソース領域１８’とに跨ってゲート電極１１’が形成されている。
【００３０】
なお、図示していないがｎ形半導体基板１の主表面上には従来例と同様にシリコン酸化膜よりなる絶縁膜が形成されており、ｐ形アノード領域４とｎ形カソード領域３’とｎ形ソース領域１７’とは、各領域４，３’，１７’それぞれのコンタクト部１４，１５’，１０’を介して金属配線１９により接続されている。ここに、各コンタクト部１４，１５’，１０’は上記絶縁膜に開孔したコンタクトホールに金属配線１９の一部を埋め込むことにより形成されている。
【００３１】
同様に、ｐ形アノード領域４’とｎ形カソード領域３とｎ形ソース領域１７とは、各領域４’，３，１７それぞれのコンタクト部１４’，１５，１０を介して金属配線１９’により接続されている。なお、各コンタクト部１４’，１５，１０は上記絶縁膜に開孔したコンタクトホールに金属配線１９’の一部を埋め込むことにより形成されている。
【００３２】
また、ｐ形ゲート領域２’とｎ形ドレイン領域１８’とは、それぞれのコンタクト部８’，９’を介して金属配線２１’により接続されている。なお、各コンタクト部８’，９’は上記絶縁膜に開孔したコンタクトホールに金属配線２１’の一部を埋め込むことにより形成されている。
【００３３】
同様に、ｐ形ゲート領域２とｎ形ドレイン領域１８とは、それぞれのコンタクト部８，９を介して金属配線２１により接続されている。なお、各コンタクト部８，９は上記絶縁膜に開孔したコンタクトホールに金属配線２１の一部を埋め込むことにより形成されている。
【００３４】
なお、半導体チップＣの主表面側には従来例と同様に、各金属配線１９，１９’，２１，２１’および上記絶縁膜を覆う保護膜（図示せず）が形成されている。
【００３５】
以上説明した本実施形態の半導体装置の等価回路は従来例と同じであって、図８（ｂ）のように表される。すなわち、ｐ形アノード領域４、ｎ形半導体基板１、ｐ形ゲート領域２、ｎ形カソード領域３のｐｎｐｎ４層構造からなる第１のサイリスタ素子２５の等価回路は互いのコレクタとベースとが接続されたｐｎｐ形の横型トランジスタＬＴとｎｐｎ形の縦型トランジスタＶＴとで表され、ｐ形アノード領域４’、ｎ形半導体基板１、ｐ形ゲート領域２’、ｎ形カソード領域３’のｐｎｐｎ４層構造からなる第２のサイリスタ素子２５’の等価回路は互いのコレクタとベースとが接続されたｐｎｐ形の横型トランジスタＬＴ’とｎｐｎ形の縦型トランジスタＶＴ’とで表される。
【００３６】
つまり、第１のサイリスタ素子２５は、ｎ形半導体基板１とｐ形ゲート領域２とｎ形カソード領域３とでｎｐｎ形の縦型トランジスタＶＴを構成し、ｐ形アノード領域４とｎ形半導体基板１とｐ形ゲート領域２とでｐｎｐ形の横型トランジスタＬＴを構成している。ここに、縦型トランジスタＶＴは、ｎ形半導体基板１の一部がコレクタ領域、ｐ形ゲート領域２がベース領域、ｎ形カソード領域３がエミッタ領域を構成し、横型トランジスタＬＴは、ｐ形ゲート領域２がコレクタ領域、ｎ形半導体基板１の一部がベース領域、ｐ形アノード領域４がエミッタ領域を構成しており、縦型トランジスタＶＴのコレクタ領域と横型トランジスタＬＴのベース領域とが共通領域となっている。
【００３７】
一方、第２のサイリスタ素子２５’は、ｎ形半導体基板１とｐ形ゲート領域２’とｎ形カソード領域３’とでｎｐｎ形の縦型トランジスタＶＴ’を構成し、ｐ形アノード領域４’とｎ形半導体基板１とｐ形ゲート領域２’とでｐｎｐ形の横型トランジスタＬＴ’を構成している。ここに、縦型トランジスタＶＴ’は、ｎ形半導体基板１の一部がコレクタ領域、ｐ形ゲート領域２’がベース領域、ｎ形カソード領域３’がエミッタ領域を構成し、横型トランジスタＬＴは、ｐ形ゲート領域２’がコレクタ領域、ｎ形半導体基板１の一部がベース領域、ｐ形アノード領域４’がエミッタ領域を構成しており、縦型トランジスタＶＴ’のコレクタ領域と横型トランジスタＬＴ’のベース領域とが共通領域となっている。
【００３８】
また、各絶縁ゲート電界効果トランジスタＦＴ，ＦＴ’それぞれのドレイン電極は、それぞれ表面電極１９’，１９の一部により構成され、それぞれのソース電極は、それぞれ表面電極２１，２１’の一部により構成されている。
【００３９】
また、本実施形態の半導体装置においても、従来例と同様に第１のサイリスタ素子２５のｎ形カソード領域３が第２のサイリスタ素子２５’のｐ形アノード領域４’と金属配線１９’により電気的に接続されているので、第１のサイリスタ素子２５のｐ形ゲート領域２とｎ形カソード領域３との間に接続するｐ形領域（ｐ形拡散領域）からなる抵抗Ｒは図１（ａ），（ｂ）に示すように第１のサイリスタ素子２５のｐ形ゲート領域２から第２のサイリスタ素子２５’のｐ形アノード領域４’に達するように配置されている（つまり、第１のサイリスタ素子２５のｐ形ゲート領域２と第２のサイリスタ素子２５’のｐ形アノード領域４’とは抵抗Ｒを介して繋がっている）。
【００４０】
同様に、第２のサイリスタ素子２５’のｐ形ゲート領域２’とｎ形カソード領域３’との間に接続するｐ形領域（ｐ形拡散領域）からなる抵抗Ｒ’は図１（ａ）に示すように第２のサイリスタ素子２５’のｐ形ゲート領域２’から第１のサイリスタ素子２５のｐ形アノード領域４に達するように配置されている（つまり、第２のサイリスタ素子２５’のｐ形ゲート領域２’と第１のサイリスタ素子２５のｐ形アノード領域４とは抵抗Ｒ’を介して繋がっている）。
【００４１】
ここに、ｐ形ゲート領域２は、外周形状（平面形状）が矩形状であって、１つの角（図１（ｂ）における左上の角）を挟む２辺がｐ形アノード領域４’で囲まれ且つ残りの２辺が図２中に太線で示すように抵抗Ｒで囲まれている。一方、抵抗Ｒは、図１（ｂ）に示すように、一端がｐ形アノード領域４’の一端部４ａ’に繋がれ、他端がｐ形アノード領域４’の他端部４ｂ’の近傍でｐ形ゲート領域２に繋がれている。
【００４２】
同様に、ｐ形ゲート領域２’は、外周形状（平面形状）が矩形状であって、１つの角（図１（ａ）における右上の角）を挟む２辺がｐ形アノード領域４で囲まれ且つ残りの２辺が抵抗Ｒ’で囲まれている。一方、抵抗Ｒ’は、一端がｐ形アノード領域４の一端部に繋がれ、他端がｐ形アノード領域４の他端部の近傍でｐ形ゲート領域２’に繋がれている。
【００４３】
しかして、本実施形態の半導体装置では、各ｐ形ゲート領域２，２’はそれぞれ外周の一部がｐ形アノード領域４’，４で囲まれ且つ外周の残りの部分が抵抗Ｒ，Ｒ’で囲まれ、各抵抗Ｒ，Ｒ’はそれぞれ一端がｐ形アノード領域４’，４の一端部に繋がれ他端がｐ形アノード領域４’，４の他端部の近傍でｐ形ゲート領域２，２’に繋がれているので、ｐ形ゲート領域２，２’においてｐ形アノード領域４’，４により囲まれていない部分はｐ形ゲート領域２，２’とｐ形アノード領域４’，４との間を繋ぐｐ形領域（ｐ形拡散領域）からなる抵抗Ｒ，Ｒ’により囲まれており、ｐ形ゲート領域２，２’とｎ形半導体基板１との間にｐ形ゲート領域２，２’が低電位側となる逆電圧が印加された場合には、ｐ形ゲート領域２，２’の周辺だけでなくｐ形アノード領域４’，４および抵抗それぞれの周辺にも空乏層が広がるから、ｐ形ゲート領域２，２’とｎ形半導体基板１との接合近傍での電界集中が起こりにくくなり、耐圧付近の電圧が印加された時に耐圧の低下を防止することができ、従来に比べて双方向サイリスタの耐圧を向上できる。要するに、本実施形態では、各サイリスタ素子２５，２５’の感度を下げるために設けてある抵抗Ｒ，Ｒ’が接合周辺の空乏層内の電界集中を防ぐ所謂ガードリングの働きをすることになる。
【００４４】
ところで、本実施形態の半導体装置では、図３中に太線で示した抵抗Ｒの外周とｐ形アノード領域４’の外周とが滑らかな１つの仮想線上に位置しているので、耐圧付近の電圧が印加された時には上記仮想線の外側を囲むように図５中に一点鎖線で示した空乏層４０が広がり、抵抗Ｒの外周とｐ形アノード領域４’の外周との不連続部分近傍での電界集中を抑制することができ、電界集中による耐圧の低下を防止することができる。同様に、抵抗Ｒ’の外周とｐ形アノード領域４の外周とも滑らかな１つの仮想線上に位置しているので、抵抗Ｒ’の外周とｐ形アノード領域４の外周との不連続部分近傍での電界集中を抑制することができ、電界集中による耐圧の低下を防止することができる。
【００４５】
また、上述のｐ形ゲート領域２は矩形状に形成された平面形状における４つの角部のうち抵抗Ｒが繋がれる角部以外の３つの角部が平面視でアール形状に形成してある。つまり、３つの角部では角を挟む両辺の間が滑らかに連続する弧状に形成されている。ここに、３つの角部の外周の曲率半径は同じ値に設定してある。また、ｐ形アノード領域４’の平面形状における各角部も平面視でアール形状に形成してあり、各角部の外周の曲率半径はｐ形ゲート領域２の角部の外周の曲率半径と同じ値に設定してある。
【００４６】
一方、上述の抵抗Ｒは、図１（ｂ）に示すような平面形状であって、ｐ形ゲート領域２の４辺のうちの２辺それぞれに平行な直線状の直線領域５２，５４と、両直線領域５２，５４の一端部同士を繋ぐ弧状の弧状領域５３と、一方の直線領域５２の他端部とｐ形アノード領域４’の上記一端部４ａ’との間を繋ぐ弧状の弧状領域５１と、他方の直線領域５４の他端部とｐ形アノード領域４’の上記他端部４ｂ’との間を繋ぐ弧状の弧状領域５５とで構成されている。なお、抵抗Ｒは３つの弧状領域５１，５３，５５の曲率半径を同じ値に設定してある。
【００４７】
ここに、図４に示すように、抵抗Ｒの平面形状において弧状に形成された部分である弧状領域５３の内周の曲率半径をＲ１、ｐ形ゲート領域２の外周形状において弧状領域５３の近傍でアール形状に形成された部分の曲率半径をＲ２とすると、Ｒ１≧Ｒ２となるように設定してある。なお、以上の説明はｐ形ゲート領域２とｐ形アノード領域４’と抵抗Ｒとの関係についてのみ述べたがｐ形ゲート領域２’とｐ形アノード領域４と抵抗Ｒ’との関係についても同様である。
【００４８】
しかして、抵抗Ｒ，Ｒ’の平面形状において弧状に形成された部分の曲率半径を、ｐ形アノード領域４’，４およびｐ形ゲート領域２，２’それぞれの外周形状において弧状に形成された部分の曲率半径よりも大きく設定してあるので、抵抗Ｒ，Ｒ’周辺での電界集中が起こりにくくなり、抵抗Ｒ，Ｒ’周辺での電界集中による耐圧低下を防止することができる。
【００４９】
なお、本実施形態の半導体装置は、従来例と同様に、絶縁ゲート電界トランジスタＦＴ，ＦＴ’のゲートを出力端子２３，２４に接続して用いればよいが、絶縁ゲート電界トランジスタＦＴ，ＦＴ’のゲートをｎ形半導体基板１に接続するように変更してもよい。また、半導体基板であるｎ形半導体基板１としては例えばシリコン基板を用いればよいが、シリコン基板以外の半導体基板を用いてもよく、また、表面側にｎ形エピタキシャル層が形成された半導体基板を用いてもよい。
【００５０】
【発明の効果】
請求項１の発明は、それぞれ縦型トランジスタおよび横型トランジスタにより構成された２つのサイリスタ素子を逆並列接続した双方向サイリスタが半導体基板に形成されるとともに、各サイリスタ素子の縦型トランジスタおよび横型トランジスタは互いのコレクタ領域とベース領域とが共通領域であり、２つの縦型トランジスタそれぞれのコレクタ領域が前記半導体基板の一部からなり、一方の横型トランジスタのエミッタ領域が他方の横型トランジスタのエミッタ領域とコレクタ領域との間に配置され、各縦型トランジスタそれぞれのベース領域からなる各ｐ形ゲート領域と各縦型トランジスタそれぞれのエミッタ領域からなる各ｎ形カソード領域に電気的に接続された横型トランジスタのエミッタ領域からなるｐ形アノード領域との間を繋ぐｐ形領域からなる２つの抵抗が前記半導体基板に形成された半導体装置であって、各ｐ形ゲート領域はそれぞれ外周の一部がｐ形アノード領域で囲まれ且つ外周の残りの部分が抵抗で囲まれ、各抵抗はそれぞれ一端がｐ形アノード領域の一端部に繋がれ他端がｐ形アノード領域の他端部の近傍でｐ形ゲート領域に繋がれてなるものであり、ｐ形ゲート領域において他方のサイリスタ素子のｐ形アノード領域により囲まれていない部分はｐ形ゲート領域と他方のサイリスタ素子のｐ形アノード領域との間を繋ぐｐ形領域からなる抵抗により囲まれており、ｐ形ゲート領域と半導体基板との間にｐ形ゲート領域が低電位側となる逆電圧が印加された場合には、ｐ形ゲート領域の周辺だけでなくｐ形アノード領域および抵抗それぞれの周辺にも空乏層が広がるから、ｐ形ゲート領域と半導体基板との接合近傍での電界集中が起こりにくくなり、耐圧の低下を防止することができ、従来に比べて双方向サイリスタの耐圧を向上できるという効果がある。
【００５１】
請求項２の発明は、請求項１の発明において、前記抵抗の外周と前記ｐ形アノード領域の外周とが滑らかな１つの仮想線上に位置しているので、前記抵抗の外周と前記ｐ形アノード領域の外周との不連続部分近傍での電界集中を抑制することができ、電界集中による耐圧の低下を防止することができるという効果がある。
【００５２】
請求項３の発明は、請求項１または請求項２の発明において、前記抵抗の平面形状において弧状に形成された部分の曲率半径を、前記ｐ形アノード領域および前記ｐ形ゲート領域それぞれの外周形状において弧状に形成された部分の曲率半径よりも大きく設定してなるので、前記抵抗周辺での電界集中が起こりにくくなり、前記抵抗周辺での電界集中による耐圧低下を防止することができるという効果がある。
【図面の簡単な説明】
【図１】実施形態を示し、（ａ）は概略表面レイアウト図、（ｂ）は（ａ）における要部のレイアウト図である。
【図２】同上の要部説明図である。
【図３】同上の要部説明図である。
【図４】同上の要部拡大図である。
【図５】同上の動作説明図である。
【図６】従来例を示す概略表面レイアウト図である。
【図７】同上を示し、図６のＡ−Ａ’断面図である。
【図８】同上を示し、（ａ）は模式図、（ｂ）は等価回路図である。
【図９】同上を示し、要部のレイアウト図である。
【符号の説明】
１　ｎ形半導体基板
２，２’　ｐ形ゲート領域
３，３’　ｎ形カソード領域
４，４’　ｐ形アノード領域
１１，１１’　ゲート電極
１２，１２’　ｐ形ウェル領域
１７，１７’　ｎ形ドレイン領域
１８，１８’　ｎ形ソース領域
１９，１９’　表面電極
２１，２１’　表面電極
Ｒ，Ｒ’　抵抗
ＦＴ，ＦＴ’　絶縁ゲート電界効果トランジスタ
【図１】
2004087855.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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