(57)【要約】【課題】表示パネルに搭載された駆動回路の動作試験を行う際に、駆動回路ごとにテスト端子を用意すると、端子数が膨大になる。【解決手段】画素部１２と共にその周辺の駆動回路を同じガラス基板１１上に一体的に形成してなる駆動回路一体型液晶表示装置において、駆動回路の動作試験時に複数の動作結果信号を選択回路３１に入力して当該選択回路３１によってそのうちの１つを選択して単一のテスト端子３３を介して基板外部へ出力するようにして、表示パネルの端子数の大幅な削減を図る。【選択図】        図１
2004198671.tif 000002
【特許請求の範囲】
【請求項１】
透明絶縁基板上に画素が行列状に配置されてなる画素部と、
前記画素部と同じ透明絶縁基板上に形成され、当該画素部を駆動する駆動回路と、
前記駆動回路の動作試験時にその動作結果を示す複数の信号のうちの１つを指定するための制御信号を前記透明絶縁基板の外部から取り込む制御端子と、
前記制御端子を介して入力される前記制御信号に基づいて前記複数の信号のうちの１つを選択して出力する選択回路と、
前記選択回路で選択された信号を前記透明絶縁基板の外部に出力するテスト端子と
を備えたことを特徴とする表示装置。
【請求項２】
前記駆動回路が複数存在し、
前記選択回路は、当該複数の駆動回路の各動作結果を示す複数の信号のうちの１つを選択して出力する
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記画素の表示素子が液晶セルである
ことを特徴とする請求項１記載の表示装置。
【請求項４】
前記画素部、前記駆動回路および前記選択回路は、前記透明絶縁基板上に低温ポリシリコンあるいは連続粒界結晶シリコンを用いて形成されている
ことを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置やＥＬ(electroluminescence) 表示装置などの表示装置に関し、特に画素部と共にその周辺の駆動回路を同じ透明絶縁基板上に一体的に形成してなるいわゆる駆動回路一体型表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置やＥＬ表示装置に代表されるフラットパネル型表示装置の分野では、近年、表示装置の小型化、薄型化を図るために、画素が行列状に配置されてなる画素部と同じ透明絶縁基板、例えばガラス基板（表示パネル）上に、当該画素部を駆動する周辺の駆動回路、具体的には画素部の各画素を行単位で選択走査する垂直駆動回路や、当該垂直駆動回路によって選択された行の画素に表示信号を書き込む水平駆動回路などを一体的に形成してなる駆動回路一体型表示装置の開発が進められている。
【０００３】
駆動回路一体型表示装置では、製造工程の最終段階において、表示パネル上に搭載された駆動回路の各々の機能試験が行われる。例えば、水平駆動回路としてデジタルインターフェース駆動回路を搭載し、当該駆動回路におけるデジタルアナログ変換回路（以下、「ＤＡ変換回路」と記す）として基準電圧（階調電圧）選択型ＤＡ変換回路を用いてなる駆動回路一体型液晶表示装置において、動作試験時に複数の基準電圧線の少なくとも一部又は全部を基準電圧発生回路から電気的に切り離すことにより、基準電圧線を任意の電圧レベルに設定して試験することを可能とし、ＤＡ変換回路の動作試験を容易に確実に短時間に行えるようにしている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−３２０５３号公報
【０００５】
【発明が解決しようとする課題】
ところで、表示パネルに搭載された駆動回路の動作試験を行う際に、回路動作が正常であるか否かを判断するには、通常、その動作結果を示す信号をパネル外に取り出してテスト回路にてその信号を検証することになる。したがって、上述したＤＡ変換回路の場合を例に挙げると、ＤＡ変換回路の出力線数に対応した数だけテスト端子が必要になるため、膨大な数のテスト端子を表示パネルに設ける必要があった。
【０００６】
また、実際には、ＤＡ変換回路だけでなく、他にも種々の駆動回路を表示パネル上に搭載することになる訳であるから、駆動回路を多く搭載すれば搭載するほど、また検証したい信号の数が多くなれば多くなるほど、駆動回路の動作結果を示す信号をパネル外に取り出すテスト端子の数が多くなり、表示パネルのコンパクト化、ひいては表示装置全体の小型化の妨げになってしまう。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、画素部を駆動する周辺の駆動回路を当該画素部と同じ透明絶縁基板上に搭載した場合において、動作試験時により少ない端子数にて各駆動回路の動作結果を示す信号をパネル外へ取り出すことを可能にした表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による表示装置は、透明絶縁基板上に画素が行列状に配置されてなる画素部と、前記画素部と同じ透明絶縁基板上に形成され、当該画素部を駆動する駆動回路と、前記駆動回路の動作試験時にその動作結果を示す複数の信号のうちの１つを指定するための制御信号を前記透明絶縁基板の外部から取り込む制御端子と、前記制御端子を介して入力される前記制御信号に基づいて前記複数の信号のうちの１つを選択して出力する選択回路と、前記選択回路で選択された信号を前記透明絶縁基板の外部に出力するテスト端子とを備えた構成となっている。
【０００９】
上記構成の表示装置において、駆動回路の動作試験時に、基板外部から制御端子を介して制御信号が入力されると、選択回路は当該制御信号に基づいて、駆動回路の動作結果を示す複数の信号のうちの１つを選択して出力する。この選択された信号は、テスト端子を介して基板外部へ出力される。すると、基板外部ではテスト回路を用いて、基板外部へ出力される信号を基にある１つの回路動作が正常であるか否かの検証が行われる。そして、別の回路動作を検証する場合には、その旨を示す制御信号を制御端子を介して基板内部に入力することで、選択回路は別の回路動作を示す信号を選択して出力する。これら一連の動作を繰り返して実行することで、駆動回路の動作結果を示す複数の信号が順に選択回路によって選択され、単一のテスト端子を介して基板外部に出力される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１１】
図１は、本発明の一実施形態に係る駆動回路一体型表示装置、例えば液晶表示装置の構成例を示すブロック図である。図１において、透明絶縁基板、例えばガラス基板１１上には、多数の画素が行列状（マトリクス状）に配置されて画素部（有効画素領域）１２を形成している。ガラス基板１１は、もう一枚のガラス基板（図示せず）と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネルを構成している。
【００１２】
画素部１２における画素回路の構成の一例を図２に示す。行列状に配置された画素２０の各々は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極（第１電極）が接続された液晶セル２２と、この液晶セル２２の画素電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味している。
【００１３】
この画素構造において、ＴＦＴ２１はゲート電極が走査線（ゲート線）２４に接続され、ソース電極が信号線（ソース線）２５に接続されている。液晶セル２２は対向電極がコモン線２６に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモン線２６を介してコモン電位Ｖｃｏｍが各画素共通に与えられる。保持容量２３は他方の電極がＣＳ線２７に対して各画素共通に接続されている。
【００１４】
ここで、１Ｈ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合には、各画素に書き込まれる表示信号は、コモン電位Ｖｃｏｍを基準として極性反転を行うことになる。また、コモン電位Ｖｃｏｍの極性を一定周期、例えば１Ｈ周期または１Ｆ周期で反転させるコモン反転駆動を１Ｈ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７の電位（以下、「ＣＳ電位」と記す）の極性もコモン電位Ｖｃｏｍに同期して交流反転する。なお、ＣＳ電位は、コモン電位Ｖｃｏｍとほぼ同振幅、同位相の電位である。
【００１５】
再び図１において、画素部１２と同じガラス基板１１上には、例えば、画素部１２の左側にインターフェース（ＩＦ）回路１３、タイミングジェネレータ（ＴＧ）回路１４およびＣＳドライバ１５が、画素部１２の右側に垂直（Ｖ）ドライバ（垂直駆動回路）１６が、画素部１２の上下側に水平（Ｈ）ドライバ（水平駆動回路）１７Ａ，１７Ｂが、それぞれ周辺の駆動回路として搭載されている。ただし、ここでは、周辺の駆動回路として一部を例示したに過ぎず、これらに限られるものではない。これら周辺の駆動回路は、画素部１２の画素トランジスタと共に、ＣＧ(Continuous Grain;連続粒界結晶)シリコンあるいは低温ポリシリコンを活性層とするＴＦＴを用いて作製される。
【００１６】
上記構成の駆動回路一体型液晶表示装置において、ガラス基板１１に対して、低電圧振幅（例えば、３．３Ｖ振幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａが基板外部から入力される。インターフェース回路１３は、基板外部から入力された低電圧振幅の信号レベルを高電圧振幅（例えば、６．０Ｖ）の信号レベルにレベルシフト（レベル変換）する。
【００１７】
レベルシフトされたマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃはタイミングジェネレータ回路１４に供給される。タイミングジェネレータ回路１４は、マスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃに基づいてＣＳドライバ１５，垂直ドライバ１６および水平ドライバ１７Ａ，１７Ｂの駆動に必要な各種のタイミングパルスを生成する。レベルシフトされた表示データＤａｔａは、水平ドライバ１７Ａ，１７Ｂに供給される。
【００１８】
ＣＳドライバ１５は、画素２０の保持容量２３の対向電極側端子に与えるＣＳ電位を生成し、図２のＣＳ線２７を介して保持容量２３の他方の電極に対して各画素共通に与える。ここで、表示信号の振幅を例えば０−３．３Ｖとすると、先述したコモン反転駆動を採用する場合には、ＣＳ電位は低レベルを０Ｖ（グランドレベル）、高レベルを３．３Ｖ間として交流反転を繰り返すことになる。
【００１９】
垂直ドライバ１６は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ１６において、垂直シフトレジスタは、タイミングジェネレータ回路１４から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ回路１４から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、画素部１２の垂直方向画素数ｙに対応して配線された走査線２４−１〜２４−ｙにゲートバッファを通して順次出力される。この垂直ドライバ１３による垂直走査により、走査パルスが走査線２４−１〜２４−ｙに順次出力されると、画素部１２の各画素が行（ライン）単位で順に選択される。
【００２０】
水平ドライバ１７Ａ，１７Ｂは、タイミングジェネレータ回路１４から供給される水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫを基に動作を行い、垂直ドライバ１３による垂直走査によって順次選択される行の各画素に対して表示信号を、画素部１２の水平方向画素数ｘに対応して配線された信号線２５−１〜２５−ｘを経由して点順次（画素単位）に、あるいは線順次（行単位）に書き込む。水平ドライバ１７Ａ，１７Ｂの各々の役割としては、例えば、水平ドライバ１７Ａが奇数画素への書き込みを担い、水平ドライバ１７Ｂが偶数画素への書き込みを担う。
【００２１】
ガラス基板１１上には、以上説明した各駆動回路以外に、これら駆動回路の動作試験の際に用いるための選択回路３１が搭載されている。この選択回路３１には、インターフェース回路１３、タイミングジェネレータ回路１４、ＣＳドライバ１５、垂直ドライバおよび水平ドライバ１７Ａ，１７Ｂから、それらの動作試験時にその動作結果を示す信号（以下、「動作結果信号」と記す）がそれぞれ入力される。ここでは、図面の簡略化のために、一例として、動作結果信号がインターフェース回路１３およびタイミングジェネレータ回路１４からは２つずつ、ＣＳドライバ１５、垂直ドライバおよび水平ドライバ１７Ａ，１７Ｂからは１つずつ、計８つの動作結果信号が選択回路３１に対して入力されるものとする。
【００２２】
ここで、動作試験について、例えばインターフェース回路１３の場合を例に挙げて具体的に説明する。この動作試験においては、インターフェース回路１３に対して水平同期パルスＨｓｙｎｃを基板外部から与えたときに、インターフェース回路１３から所定のタイミングで水平同期パルスＨｓｙｎｃが正常に出力されるか否か、あるいはインターフェース回路１３に対して垂直同期パルスＶｓｙｎｃを基板外部から与えたときに、インターフェース回路１３から所定のタイミングで垂直同期パルスＶｓｙｎｃが正常に出力されるか否かの検証が行われる。
【００２３】
選択回路３１は、ガラス基板１１の外部から与えられる入力制御信号に基づいて複数の動作結果信号のうちの１つを選択して出力する。ここでは、選択回路３１に入力される動作結果信号の数を８個としているので、選択回路３１には３ビットの入力制御信号が制御端子３２−１，３２−２，３２−３を介して基板外部から与えられる。選択回路３１で選択された動作結果信号は、単一のテスト端子３３を介して基板外部へ出力される。
【００２４】
単一のテスト端子３３を介して基板外部へ出力される動作結果信号は、図示せぬテスト回路に供給され、当該テスト回路によって動作試験の検証が行われる。すなわち、上述したインターフェース回路１３の場合を例に挙げると、水平同期パルスＨｓｙｎｃを与えたときに、所定のタイミングで水平同期パルスＨｓｙｎｃが正常に出力されるか否か、あるいは垂直同期パルスＶｓｙｎｃを与えたときに、所定のタイミングで垂直同期パルスＶｓｙｎｃが正常に出力されるか否かの検証が上記テスト回路によって行われる。
【００２５】
このように、駆動回路の動作試験時に、基板外部から制御端子３２−１，３２−２，３２−３を介して入力制御信号Ｃ１，Ｃ２，Ｃ３が選択回路３１に与えられる。これを受けて、選択回路３１はこれら入力制御信号Ｃ１，Ｃ２，Ｃ３の論理の状態に応じて、複数の動作結果信号Ｓ１〜Ｓ８のうちの１つを選択する。この選択された動作結果信号は、単一のテスト端子３３を介して基板外部へ出力される。すると、基板外部ではテスト回路を用いて、基板外部へ出力される動作結果信号を基にある１つの回路動作が正常であるか否かの検証が行われる。
【００２６】
そして、別の回路動作を検証する場合には、その旨を示す論理状態の入力制御信号Ｃ１，Ｃ２，Ｃ３を制御端子３２−１，３２−２，３２−３を介して基板内部に入力することで、選択回路３１は別の回路動作を示す動作結果信号を選択して出力する。これら一連の動作を繰り返して実行することにより、駆動回路の動作結果を示す複数の動作結果信号、本例では動作結果信号Ｓ１〜Ｓ８が、入力制御信号Ｃ１，Ｃ２，Ｃ３の論理の状態に応じて選択回路３１で選択され、単一のテスト端子３３を介して基板外部に出力されることになる。
【００２７】
図３は、選択回路３１の構成の一例を示す等価回路図であり、ここでは、３ビットの入力制御信号Ｃ１〜Ｃ３によって８個の動作結果信号Ｓ１〜Ｓ８のうちの１つを選択する場合の構成例を示している。
【００２８】
図３に示すように、選択回路３１は、動作結果信号Ｓ１〜Ｓ８が入力される８個の入力端子３４−１〜３４−８の各々とテスト端子３３に接続される出力線３５との間に、入力制御信号Ｃ１〜Ｃ３のビット数に対応した３個ずつのスイッチＳＷ１−１，ＳＷ１−２，ＳＷ１−３〜ＳＷ８−１，ＳＷ８−２，ＳＷ８−３がシリーズに接続された構成となっている。これらスイッチは、例えば、入力制御信号Ｃ１〜Ｃ３の論理が“０”、即ち低（Ｌ）レベルのときにオン（閉）状態になり、論理が“１”、即ち高（Ｈ）レベルのときにオフ（開）状態になる。
【００２９】
なお、通常駆動時には、入力制御信号Ｃ１〜Ｃ３をＬレベル（ＧＮＤ入力）とし、このとき出力線３５にＬレベルを出力（ＧＮＧ出力）するように構成するのが好ましい。何故ならば、余計な信号を基板外部に出力しなくて済むため消費電力を抑えることができ、またＧＮＤレベルであるため選択回路３１を付加したことに起因して他の信号線にノイズが乗ることもない。
【００３０】
図４は、上記構成の選択回路３１の入力制御信号Ｃ１〜Ｃ３による状態図である。選択回路３１は、入力制御信号Ｃ１〜Ｃ３が全てＬレベルのときに動作結果信号Ｓ１を選択し、入力制御信号Ｃ１，Ｃ２がＬレベルで、入力制御信号Ｃ３がＨレベルのときに動作結果信号Ｓ２を選択し、入力制御信号Ｃ１，Ｃ３がＬレベルで、入力制御信号Ｃ２がＨレベルのときに動作結果信号Ｓ３を選択し、入力制御信号Ｃ１がＬレベルで、入力制御信号Ｃ２，Ｃ３がＨレベルのときに動作結果信号Ｓ４を選択し、入力制御信号Ｃ１がＨレベルで、入力制御信号Ｃ２，Ｃ３がＬレベルのときに動作結果信号Ｓ５を選択し、入力制御信号Ｃ１，Ｃ３がＨレベルで、入力制御信号Ｃ２がＬレベルのときに動作結果信号Ｓ６を選択し、入力制御信号Ｃ１，Ｃ２がＨレベルで、入力制御信号Ｃ３がＬレベルのときに動作結果信号Ｓ７を選択し、入力制御信号Ｃ１〜Ｃ３が全てＨレベルのときに動作結果信号Ｓ８を選択する。
【００３１】
図５および図６は、上記構成の選択回路３１の具体例を示す回路図である。図５には、スイッチＳＷ１−１，ＳＷ１−２，ＳＷ１−３〜ＳＷ８−１，ＳＷ８−２，ＳＷ８−３をＭＯＳスイッチで構成した回路例を示している。図６には、スイッチＳＷ１−１，ＳＷ１−２，ＳＷ１−３〜ＳＷ８−１，ＳＷ８−２，ＳＷ８−３をＣ−ＭＯＳトランスミッションゲートで構成した回路例を示している。
【００３２】
上述したように、画素部１２と共にその周辺の駆動回路を同じガラス基板１１上に一体的に形成してなる駆動回路一体型液晶表示装置において、駆動回路の動作試験時に複数の動作結果信号を選択回路３１に入力して当該選択回路３１によってそのうちの１つを選択して単一のテスト端子３３を介して基板外部へ出力する構成を採ることにより、複数の動作結果信号の各々に対応してテスト端子を設ける必要がなくなるため、表示パネルの端子数を最小限に抑えることができる。その結果、表示パネルのコンパクト化、ひいては表示装置全体の小型化を図ることが可能になる。
【００３３】
なお、上記実施形態では、選択回路３１を１つ搭載し、当該選択回路３１に対して複数の駆動回路から動作結果信号を入力する場合を例に挙げて説明したが、これに限られるものではない。例えば、端子の配置スペースに余裕がある場合には、複数の駆動回路から供給される多数の動作結果信号をグループ化し、各グループごとに選択回路を設ける構成を採ることも可能である。これによれば、テスト端子の数は選択回路の数だけ設ける必要があるために端子数が若干増えるものの、複数の選択回路で並行処理することによって１つの選択回路で多数の動作結果信号を処理する場合よりも動作試験に要する時間を短縮することができる。
【００３４】
また、１つの駆動回路に対して１つの選択回路を配置したり、１つの駆動回路から出力される動作結果信号が多い場合には、その１つの駆動回路から出力される動作結果信号をグループ化し、各グループごとに選択回路を設ける構成を採ることも可能である。この場合にも、複数の選択回路による並行処理によって動作試験に要する時間を短縮することができる。１つの駆動回路から出力される動作結果信号が多い場合としては、例えば後述するＤＡ変換回路の動作試験を行う場合などが考えられる。
【００３５】
図７は、水平ドライバ１７Ａ，１７Ｂの具体的な構成例を示すブロック図であり、ここでは、ＤＡ変換回路を含むデジタルインターフェース駆動回路構成の場合の構成を示している。図７から明らかなように、水平ドライバ１７Ａは、例えば、水平シフトレジスタ１７１、データサンプリングラッチ部１７２、第２ラッチ部１７３、レベルシフタ１７４およびＤＡ変換（ＤＡＣ）回路１７５を有するデジタルドライバ構成となっている。水平ドライバ１７Ｂについても、水平ドライバ１７Ａと全く同じ構成となっている。
【００３６】
水平シフトレジスタ１７１は、タイミングジェネレータ回路１４（図１参照）から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該タイミングジェネレータ回路１４から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。データサンプリングラッチ部１７２は、水平シフトレジスタ１７１で生成されたサンプリングパルスに同期して、基板外部から入力され、インターフェース回路１３（１参照）を介して表示データＤａｔａを１水平期間で順次サンプリングしラッチする。
【００３７】
このラッチされた１ライン分のデジタル表示データは、水平ブランキング期間に第２ラッチ部１７３に一括して移される。第２ラッチ部１７３からは、１ライン分のデジタル表示データが一斉に出力される。この出力された１ライン分のデジタル表示データは、レベルシフタ１７４でレベルアップされてＤＡ変換回路１７５に与えられ、ここでアナログ表示信号に変換される。ＤＡ変換回路１７５から出力される１ライン分のアナログ表示信号は、画素部１２の信号線２５−１〜２５−ｘに出力される。
【００３８】
ここでは、ＤＡ変換回路１７５として、複数の基準電圧の中からデジタル表示信号に対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型ＤＡ変換回路を用いている。この基準電圧選択型ＤＡ変換回路の構成の一例を図８に示す。
【００３９】
図８に示すように、基準電圧選択型ＤＡ変換回路は、画素部１２の信号線２５−１〜２５−ｘの各々に対応して設けられたｘ個のＤＡ変換回路１７５−１，１７５−２，１７５−３，……と、複数の基準電圧を発生する基準電圧発生回路１７６とを有する構成となっている。基準電圧発生回路１７６は、デジタル表示データのビット数、本例では３ビットｄ２（ＭＳＢ），ｄ１，ｄ０（ＬＳＢ）に対応した８個の基準電圧Ｖ０〜Ｖ７を発生し、ＤＡ変換回路１７５−１，１７５−２，１７５−３，……に共通に与える。ここで、基準電圧Ｖ０は黒信号用基準電圧であり、基準電圧Ｖ７は白信号用基準電圧である。
【００４０】
ＤＡ変換回路１７５−１，１７５−２，１７５−３，……は各々同じ回路構成となっており、各出力端が画素部１２の信号線２５−１〜２５−ｘにそれぞれ接続される。そして、基準電圧発生回路１７６から与えられる基準電圧Ｖ０〜Ｖ７の中から、デジタル表示データｄ２，ｄ１，ｄ０に対応した１つを選択してアナログ表示信号として画素部１２の信号線２５−１〜２５−ｘに供給する。
【００４１】
基準電圧発生回路１７６から初段のＤＡ変換回路１７５−１に基準電圧Ｖ０〜Ｖ７を伝送する伝送線のうち、例えば基準電圧Ｖ０を伝送する伝送線Ｌ１にはスイッチＳＷが挿入されている。また、スイッチＳＷのＤＡ変換回路側の端子とテスト端子３３Ａとの間にテスト線Ｌ２が配線されている。このスイッチＳＷおよびテスト線Ｌ２の作用については後述する。
【００４２】
次に、ＤＡ変換回路１７５（１７５−１，１７５−２，１７５−３，……）および基準電圧発生回路１７６の具体的な回路構成について説明する。
【００４３】
図９は、ＤＡ変換回路１７５の構成の一例を示す回路図である。図９から明らかなように、ＤＡ変換回路１７５は、基準電圧発生回路１７６で発生される例えば８階調分の基準電圧Ｖ０〜Ｖ７に対応して設けられた８個の階調選択ユニット４１−１〜４１−８によって構成されている。階調選択ユニット４１−１〜４１−８の各々は、８個の基準電圧Ｖ０〜Ｖ７がそれぞれ与えられる入力線４２−１〜４２−８の各々と、信号線２５−１〜２５−ｘにそれぞれ接続される出力線４３との間に、デジタル表示データｄ２，ｄ１，ｄ０に対応した３個のトランジスタスイッチ、例えばＭＯＳスイッチがシリーズに接続された構成となっている。
【００４４】
上記構成のＤＡ変換回路１７５において、階調選択ユニット４１−１〜４１−８の各ＭＯＳスイッチは、デジタル表示データｄ２，ｄ１，ｄ０の論理状態に応じてオン／オフ動作を行う。そして、階調選択ユニット４１−１〜４１−８のうち、デジタル表示データｄ２，ｄ１，ｄ０の論理の組み合わせにしたがって、いずか１つの階調選択ユニットの全てのＭＯＳスイッチがオン状態になることで、８個の基準電圧Ｖ０〜Ｖ８の中から１つを選択し、アナログ表示信号として出力線４３を介して対応する信号線２５（２５−１〜２５−ｘ）に出力する。
【００４５】
図１０は、基準電圧発生回路１７６の回路構成の一例を示す回路図である。図１０から明らかなように、基準電圧発生回路１７６は、抵抗分割（抵抗分圧）回路からなる構成となっている。すなわち、本例では階調数が８であるから、第１基準電位ＶＡと第２基準電位ＶＢとの間の電圧を、直列に接続された７個の抵抗Ｒ１〜Ｒ７によって分圧する。これにより、各分圧点から６個の基準電圧Ｖ１〜Ｖ６が得られる。そして、基準電位ＶＡを基準電圧Ｖ０、基準電位ＶＢを基準電圧Ｖ７とすることで、基準電圧発生回路１７６からは計８個の基準電圧Ｖ０〜Ｖ７が発生されることになる。
【００４６】
ところで、液晶表示装置では、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化するのを防ぐために、先述したように、表示信号の極性をある周期で反転させる交流反転駆動（１Ｈ反転駆動または１Ｆ反転駆動）が採られている。そのため、基準電圧発生回路１７６においては、その交流反転に同期して交互に発生するタイミングパルスφ１，φ２によってスイッチＳＷ１１〜ＳＷ１４をオン（閉）／オフ（開）させるようになっている。
【００４７】
この基準電圧発生回路１７６において、交流反転のある反転タイミングでタイミングパルスφ１が発生すると、スイッチＳＷ１１，ＳＷ１４がオンするため、第１基準電位ＶＡとして正側電源電圧ＶＣＣが、第２基準電位ＶＢとして負側電源電圧ＶＳＳ（例えば、グランドレベル）がそれぞれ与えられる。次の反転タイミングでタイミングパルスφ２が発生すると、スイッチＳＷ１２，ＳＷ１３がオンするため、第１基準電位ＶＡとして負側電源電圧ＶＳＳが、第２基準電位ＶＢとして正側電源電圧ＶＣＣがそれぞれ与えられる。
【００４８】
上記構成のＤＡ変換回路１７５および基準電圧発生回路１７６も、先述した動作試験の対象となる。例えばＤＡ変換回路１７５を動作試験の対象とした場合には、水平方向の画素数に対応して設けられたＤＡ変換回路１７５−１，１７５−２，１７５−３，……の各々について動作試験を行う必要があることから、ＤＡ変換回路１７５から水平方向の画素数分の動作結果信号が出力されることになるため、動作結果信号の数は極めて多くなる。
【００４９】
これら多くの動作結果信号に対して１つの選択回路３１を設けることも可能であるが、この場合、テスト端子が１個で済む利点はあるものの、動作試験に時間がかかることになる。したがって、表示パネルの端子数に余裕がある場合には、多くの動作結果信号をグループ化して各グループ毎に選択回路３１を１個ずつ設け、並行して動作試験を行うようにすれば良い。そうすることで、テスト端子の数は若干増えるものの、動作試験に要する時間を大幅に短縮できる。
【００５０】
ところで、液晶表示装置に代表される表示装置において、駆動回路の動作試験については、先述したようにして行うことができるが、画素部１２の信号線２５−１〜２５−ｘの出力試験（検査）についてはこれまで考慮されていなかった。そこで、本実施形態に係る液晶表示装置では、基準電圧選択型ＤＡ変換回路において、上述したように、基準電圧発生回路１７６から初段のＤＡ変換回路１７５−１へ例えば基準電圧Ｖ０を伝送する伝送線Ｌ１にスイッチＳＷを挿入するとともに、当該スイッチＳＷのＤＡ変換回路側の端子とテスト端子３３Ａとの間にテスト線Ｌ２を配線した構成を採ることにより、信号線２５−１〜２５−ｘの出力試験を可能にしている。
【００５１】
ここで、信号線２５−１〜２５−ｘの出力試験について具体的に説明する。先ず、通常動作では、スイッチＳＷはオン状態にあり、基準電圧発生回路１７６からＤＡ変換回路１７５−１，１７５−２，１７５−３，……へ基準電圧、本例では基準電圧Ｖ０が伝送線Ｌ１によって伝送される。
【００５２】
一方、出力試験時には、ガラス基板１１の外部から与える入力制御信号Ｃによる制御の下に、先ず、スイッチＳＷをオン状態にして、伝送線Ｌ１およびＤＡ変換回路１７５−１，１７５−２，１７５−３，……を経由して基準電圧Ｖ０を信号線２５−１〜２５−ｘに書き込む。次いで、スイッチＳＷをオフ状態にして、書き込んだ基準電圧Ｖ０をＤＡ変換回路１７５−１，１７５−２，１７５−３，……およびテスト線Ｌ２を経由してテスト端子３３Ａから読み出す。
【００５３】
このように、信号線２５−１〜２５−ｘに対して特定の電位（本例では、基準電圧Ｖ０）を書き込み、これを基板外部に取り出す構成を採ることにより、簡単な構成にて信号線２５−１〜２５−ｘの出力試験（検査）を行うことができる。スイッチＳＷを制御する入力制御信号Ｃとしては、先述した入力制御信号Ｃ１〜Ｃ３のいずれかを用いるようにすれば良い。また、スイッチＳＷのオン抵抗分を考えると、スイッチＳＷを挿入する伝送線としては、分割抵抗が介在する他の転送線よりもインピーダンスの低い黒信号用伝送線または白信号用伝送線を使用するのが良い。
【００５４】
なお、テスト端子３３Ａとしては、先述した駆動回路の動作試験時に用いるテスト端子３３とは別の端子を用いても良いし、また同じ端子を用いるとともに、テスト線Ｌ２を選択回路３１の入力線の１つとして配線し、駆動回路の動作試験の１つとして信号線２５−１〜２５−ｘの出力試験（検査）を行うようにすることも可能である。
【００５５】
本実施形態では、画素の表示素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明は液晶表示装置への適用に限られるものではなく、画素の表示素子としてエレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示装置など、駆動回路一体型表示装置全般に適用可能である。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、画素部と共にその周辺の駆動回路を同じ透明絶縁基板上に一体的に形成してなる駆動回路一体型表示装置において、駆動回路の動作試験時に複数の動作結果信号のうちの１つを選択回路によって選択して単一のテスト端子を介して基板外部へ出力する構成を採ることにより、複数の動作結果信号の各々に対応してテスト端子を設ける必要がなく、表示パネルの端子数を最小限に抑えることができるため、表示パネルのコンパクト化、ひいては表示装置全体の小型化が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る駆動回路一体型液晶表示装置の構成例を示すブロック図である。
【図２】画素回路の構成の一例を示す回路図である。
【図３】選択回路の構成の一例を示す等価回路図である。
【図４】選択回路の入力制御信号Ｃ１〜Ｃ３による状態図である。
【図５】選択回路の一具体例を示す回路図である。
【図６】選択回路の他の具体例を示す回路図である。
【図７】水平ドライバの構成の一例を示すブロック図である。
【図８】基準電圧選択型ＤＡ変換回路の構成の一例を示すブロック図である。
【図９】ＤＡ変換回路の具体的な回路構成の一例を示す回路図である。
【図１０】基準電圧発生回路の具体的な回路構成の一例を示す回路図である。
【符号の説明】
１１…ガラス基板、１２画素部、１３…インターフェース（ＩＦ）回路、１４…タイミングジェネレータ（ＴＧ）回路、１５…ＣＳドライバ、１６…垂直ドライバ、１７Ａ，１７Ｂ…水平ドライバ、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２３…保持容量、２４，２４−１〜２４−ｙ…走査線、２５，２５−１〜２５−ｘ…信号線、３１…選択回路、３３…テスト端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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