(57)【要約】【課題】ビット線同士の間に生じる寄生容量によるメモリ回路の誤作動を防ぐ【解決手段】データ記憶部を挟んでアドレスデコーダの反対側にダミービット線を設置する。そのダミービット線は、セルトランシズタを有しない中央の線をセルトランジスタを有する左右の線が挟むように配置する。【選択図】  図１
2004318987.tif 000002
【特許請求の範囲】
【請求項１】
アドレスデコーダと、
複数のワード線を以って前記アドレスデコーダと接続されたデータ記憶部と、
前記複数のワード線を以って前記アドレスデコーダと接続され、かつ、前記データ記憶部を介して前記アドレスデコーダと接続された電位安定検知部を有し、
前記電位安定検知部は、前記複数のワード線との各交差点に対応するセルトランジスタを有しない第１のダミービット線と、前記複数のワード線との全ての交差点に対応するセルトランジスタを有する第２のダミービット線からなることを特徴とするメモリ回路。
【請求項２】
前記セルトランジスタのゲート、ソース、ドレインは、対応する前記ワード線、対応する前記ビット線、グランドにそれぞれ接続されていることを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記データ記憶部及び前記電位安定検知部と接続されたプリチャージ回路と、
前記データ記憶部と接続されたレベル検出回路と、
前記レベル検出回路と接続されたラッチ回路とを備えた請求項１記載のメモリ回路。
【請求項４】
前記第１のダミービット線の両側面に、それぞれ前記第２のダミービット線を有することを特徴とする請求項１記載のメモリ回路。
【請求項５】
前記第１のダミービット線の両側面に、それぞれ複数の前記第２のダミービット線を有することを特徴とする請求項１記載のメモリ回路。
【請求項６】
前記電位安定検知部は、前記データ記憶部に対して前記アドレスデコーダの反対側に配置されていることを特徴とする請求項１記載のメモリ回路。
【請求項７】
複数のビット線及び複数のワード線からなるデータ記憶部の前記複数のビット線に電荷を供給する工程と、
前記複数のワード線を含み、前記複数のワード線との交差点に対応するセルトランジスタを有しない第１のダミービット線及び前記複数のワード線との各交点に対応するセルトランジスタを有する第２のダミービット線が並べて配置された電位安定検知部の、前記第１及び前記第２のダミービット線に電荷を供給する工程と、
前記データ記憶部の前記複数のワード線に電荷を供給し、続いて前記電位安定検知部の前記複数のワード線に電荷を供給する工程と、
前記電位安定検知部の前記複数のワード線に電荷を供給した後、前記第１及び前記第２のダミービット線の電位が安定した後、前記データ記憶部のデータを読み出す工程とを有することを特徴とするデータ読み出し方法。
【請求項８】
前記電位安定検知部には、前記第１のダミービット線の両側面に、それぞれ前記第２のダミービット線が配置された構造を有するものを選択することを特徴とする請求項７記載のデータ読み出し方法。
【請求項９】
前記電位安定検知部には、前記第１のダミービット線の両側面に、それぞれ複数の前記第２のダミービット線が配置された構造を有するものを選択することを特徴とする請求項７記載のデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はメモリ、メモリに記録された情報を読み出すための回路、メモリに記録された情報を読み出すための方法に関するものである。
【０００２】
【従来の技術】
従来のメモリ回路について説明する。
従来のメモリ回路は、格子状に配列された複数のワード線及び複数のビット線からなるデータ記憶部、各ビット線に電荷を供給するためのプリチャージ回路、選択された特定のワード線に電荷を供給するためのアドレスデコーダ、各ビット線の電位を検出するレベル検出回路、レベル検出回路で検出された電位としての情報を一時的に保持（ラッチ）するラッチ回路からなる。
【０００３】
データ記憶部における各ワード線と各ビット線は格子状に配列されてはいるが、格子状配列の交差点において電気的に直接接続されてはいない。ただし、この交差点は、対応するトランジスタを有する場合がある。このトランジスタの有無によって、データ記憶部内にデータが書きこまれている。そして、交差点に対応して配置されたトランジスタが存在する場合、そのトランジスタのゲートは対応する交差点のワード線に、ソースはその交差点のビット線に、ドレインはグランドにそれぞれ電気的に接続されている。
【０００４】
また、データ記憶部を介してアドレスデコーダの反対側にはダミービット線が設けられている。ダミービット線は、他のどのビット線よりもアドレスデコーダから離間した位置に配置されている。ダミービット線の構成や接続関係は他のビット線とほぼ同じである。ただし、ダミービット線については、ダミービット線と各ワード線との全ての交差点に、対応するトランジスタが存在する。
【０００５】
従来のメモリ及びメモリ読出し回路の動作を以下に説明する。
まず、外部から供給されるクロック信号に基づき、プリチャージ回路が各ビット線に電荷を供給する。当然、各ビット線は電荷を供給されて、電位が上昇する。
次に、外部からの信号を受けて、アドレスデコーダが特定のワード線を一つ指定し、そのワード線に電荷を供給する。すると、そのワード線の電位が上昇するので、そのワード線に接続されたトランジスタのゲートがＯＮする。
【０００６】
この時、あるビット線と指定されたワード線との交差点に対応するトランジスタが存在する場合は、ビット線に供給された電荷がそのトランジスタを通じてグランドに逃げる。したがって、そのビット線の電位は低下する。逆に、あるビット線と指定されたワード線との交差点に対応するトランジスタがない場合は、そのビット線の電位は高いままである。
アドレスデコーダがワード線に電荷を供給してからしばらく経った後、各ビット線の電位の高低をレベル検出回路が検出して、その電位の高低をデータとしてラッチ回路へ出力する。ラッチ回路はレベル検出回路から入力されたデータをラッチし、そのラッチされたデータが読み出されることになる。
ここで、データの読み出しにおいて、ビット線の電位の高低を検出するタイミングが問題になる。データを読み出すタイミングを指定するために、ダミービット線を利用する。
【０００７】
アドレスデコーダが特定のワード線を指定してそこに電荷を供給する時、ワード線自体の容量や抵抗により、ワード線の電位は、アドレスデコーダに近い方から先に上昇する。一方、先に説明した通り、ダミービット線は、他のどのビット線よりもアドレスデコーダから離間した位置に配置されている。したがって、指定されたワード線と他のビット線との交差点に対応する全てのトランジスタのゲートがＯＮした後、指定されたワード線とダミービット線との交差点に対応するトランジスタのゲートが一番最後にＯＮする。ビット線の電位の高低の検出には、この性質を利用する。
【０００８】
即ち、上記の理由により、ダミービット線は、他のビット線に比べて電位の低下が遅い。したがって、ダミービット線の電位が一定水準以下になった時に、レベル検出回路において他のビット線の電位の検出を行う。この時はすでに、他のビット線のうち、電位が下がるビット線の電位は十分に下がっているからである。
ビット線の電位の高低の検出に以上のような方法を用いることで、ビット線の電位の高低をすばやく検出でき、結果、データを高速で読み出すことができる。
【０００９】
【特許文献１】
特開平０９−１３９０６６
【００１０】
【特許文献２】
特開平０６−２５９９５５
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のメモリ回路においては、以下のような問題があった。即ち、データ記憶部内のビット線には、隣り合うビット線との間に寄生容量が発生する。そのために、ビット線と指定されたワード線との交差点に対応するトランジスタが存在しない場合でも、その寄生容量のためにビット線の電位が一時的に低下する。寄生容量の大きさによっては、この低下量はレベル検出回路の閾値を超えてしまう場合もある。そうなると、本来ビット線の電位を高電位と判定すべきところを、低電位と判定してしまう。結果、ラッチ回路からの出力が誤ったものになるという誤作動が生じる。
【００１２】
【課題を解決するための手段】
以上の問題を解決するために本発明では、複数のワード線を以ってアドレスデコーダと接続されたデータ記憶部と、複数のワード線を以ってアドレスデコーダと接続され、かつ、データ記憶部を介してアドレスデコーダと接続された電位安定検知部を有し、電位安定検知部は、複数のワード線との各交差点に対応するセルトランジスタを有しない第１のダミービット線と、複数のワード線との全ての交差点に対応するセルトランジスタを有する第２のダミービット線からなることを特徴とする。
【００１３】
【発明の実施の形態】
（第１の実施例）図１は、本発明の第１の実施例を示す回路図である。また、図２は図１に記載の回路の動作を示すタイミングチャートである。図２の各タイミングチャートを示す名称は、図１におけるワード線やビット線の各導線の名称に対応している。以下、図１及び図２を利用して本発明の第１の実施例を説明する。まず、図１を用いて本発明の第１の実施例の回路構成を説明する。
【００１４】
本発明の第１の実施例のメモリ回路は、格子状に配列された複数のワード線ＷＬ０〜ＷＬＮ及び複数のビット線ＢＬ０〜ＢＬＮからなるデータ記憶部１０、ＢＬ０〜ＢＬＮの各ビット線に電荷を供給するためのプリチャージ回路２０、ワード線ＷＬ０〜ＷＬＮのうち選択された特定のワード線に電荷を供給するためのアドレスデコーダ３０、ＢＬ０〜ＢＬＮの各ビット線の電位を読み取るレベル検出回路４０、レベル検出回路４０で読み取った電位としての情報を一時的に保持（ラッチ）するラッチ回路５０からなる。レベル検出回路４０とラッチ回路５０とは、ＢＬ０〜ＢＬＮの各ビット線に対応した出力用ビット線ＳＡＯ０〜ＳＡＯＮによって接続されている。また、プリチャージ回路２０にはクロック信号入力線ＣＬＫが接続されており、ラッチ回路５０には出力用ビット線ＳＡＯ０〜ＳＡＯＮに対応した外部出力線Ｄｏｕｔ０〜ＤｏｕｔＮが接続されている。
【００１５】
また、格子状に配列された複数のワード線ＷＬ０〜ＷＬＮと複数のビット線ＢＬ０〜ＢＬＮからなる複数の交差点の一部に対して、各交差点に対応したセルトランジスタ（以下トランジスタ１１）が配置されている。そして、データ記憶部１０におけるＷＬ０〜ＷＬＮの各ワード線とＢＬ０〜ＢＬＮの各ビット線は、格子状配列の交差点において電気的に直接接続されてはいない。しかし、その交差点に対応して配置されたトランジスタ１１が存在する場合、そのトランジスタ１１のゲートはＷＬ０〜ＷＬＮの対応するワード線に、ソースはＢＬ０〜ＢＬＮの対応するビット線に、ドレインはグランドにそれぞれ電気的に接続されている。
【００１６】
さらに、データ記憶部１０を挟んでアドレスデコーダ３０の反対側には、電位安定検出部として、３本のダミービット線ＢＬＤ０〜ＢＬＤ２が設けられている。ダミービット線ＢＬＤ０〜ＢＬＤ２は、データ記憶部１０に近い方からＢＬＤ０、ＢＬＤ１、ＢＬＤ２の順に並んで配置されている。ダミービット線ＢＬＤ０〜ＢＬＤ２の構成や接続関係は、他のビット線ＢＬ０〜ＢＬＮとほぼ同じである。ただし、ダミービット線ＢＬＤ０及びＢＬＤ２については、ＷＬ０〜ＷＬＮの各ワード線との全ての交差点に、対応するトランジスタ１１が存在する。また、ダミービット線ＢＬＤ０及びＢＬＤ２に挟まれて配置されたダミービット線ＢＬＤ１については、ＷＬ０〜ＷＬＮの各ワード線との全ての交差点において、一切トランジスタが接続されていない。さらに、ダミービット線ＢＬＤ０〜ＢＬＤ２は、他のビット線ＢＬ０〜ＢＬＮが接続されているレベル検出回路２０には接続されていない。ダミービット線ＢＬＤ０〜ＢＬＤ２は、タイミング検知用レベル検出回路２１に接続されている。
【００１７】
タイミング検知用レベル検出回路２１は、ダミービット線ＢＬＤ０〜ＢＬＤ２に対応した出力用ダミービット線ＳＡＯＤ０〜ＳＡＯＤ２を介して、演算器６０と接続されている。
演算器６０は、ＮＡＮＤ回路とフリップフロップ回路からなる。ＮＡＮＤ回路には出力用ダミービット線ＳＡＯＤ０〜ＳＡＯＤ２が接続されており、ダミービット線ＳＡＯＤ０及びＳＡＯＤ２はＮＡＮＤ回路の反転入力端子に、ダミービット線ＳＡＯＤ１は非反転入力端子にそれぞれ接続されている。ＮＡＮＤ回路の出力はフリップフロップ回路に接続されており、フリップフロップ回路からの出力は、制御線ＬＥＮによってレベル検出回路４０とラッチ回路５０に接続されている。また、演算器６０内のフリップフロップ回路には、立ち下がり検出回路７０を介して、クロック信号入力線ＣＬＫが接続されている。
【００１８】
続いて、図２を用いて本発明の第１の実施例の動作を説明する。
まず、外部から供給されるクロック信号によって、クロック信号供給線ＣＬＫの電位が上昇すると、プリチャージ回路２０がＢＬＤ０〜ＢＬＤ２を含むＢＬ０〜ＢＬＮの各ビット線に電荷を供給する。すると、ＢＬ０〜ＢＬＮの各ビット線及びＢＬＤ０〜ＢＬＤ２の各ダミービット線は電荷を供給されて、電位が上昇する。
【００１９】
次に、クロック信号供給線の電位が立ち下がると、アドレスデコーダ３０がワード線ＷＬ０〜ＷＬＮの中から特定のワード線を一つ指定し、そのワード線に電荷を供給する。本説明においては、ワード線ＷＬＮ−１に電荷が供給されるものとする。すると、ワード線ＷＬＮ−１の電位が上昇するので、ワード線ＷＬＮ−１に接続された全てのトランジスタ１１のゲートがＯＮする。一方、同時に、演算器６０に接続された立ち下がり検出回路７０も、クロック信号供給線ＣＬＫの電位の立ち下がりを検知する。すると、制御線ＬＥＮの電位が上がるので、レベル検出回路４０が作動し、ラッチ回路５０がスルー状態になる。
【００２０】
この時、ビット線と指定されたワード線との交差点に対応するトランジスタ１１が存在する場合は、そのビット線に供給された電荷がそのトランジスタ１１を通じてグランドに逃げる。図１を参照すると、ビット線ＢＬ０及びＢＬ２にはワード線ＷＬＮ−１との交差点にトランジスタ１１が接続されているので、ビット線ＢＬ０及びＢＬ２の電位は徐々に低下する。逆に、あるビット線と指定されたワード線との交差点に対応するトランジスタ１１がない場合は、そのビット線の電位は高いままである。図１を参照すると、ビット線ＢＬ１がこれに相当する。したがって、ビット線ＢＬ１の電位の変化は、本来は図２におけるＢＬ１の点線部のようになる。
【００２１】
ただし、その隣に配置されたビット線の電位が低下する場合、隣り合うビット線との間の寄生容量による電位の低下が生じる。図１によれば、ビット線ＢＬ１がこのような状況にあるので、実際にはＢＬ１の電位は一旦低下し、ビット線ＢＬ１の電位の変化は、図２におけるＢＬ１の実線部のようになる。したがって、ビット線ＢＬ１に対応する出力用ビット線ＳＡＯ１の電位も一旦低下する。すると、出力用ビット線ＳＡＯ１に対応する外部出力線Ｄｏｕｔ１も、出力用ビット線ＳＡＯ１につられて、一旦、電位が低下する。
【００２２】
しかしながら、３本のダミービット線ＢＬＤ０〜ＢＬＤ２も、上記のビット線ＢＬ０〜ＢＬ２と同様の構造を有している。ゆえに、上記と同様の理由によって、中央のダミービット線ＢＬＤ１の電位は、一旦低下する。さらに、３本のダミービット線ＢＬＤ０〜ＢＬＤ２は、アドレスデコーダ３０から最も離間して配置されている。アドレスデコーダ３０がワード線ＷＬ０〜ＷＬＮの中から特定のワード線を指定してそこに電荷を供給する時、ワード線自体の容量や抵抗により、ワード線の電位は、アドレスデコーダ３０に近い方から先に上昇する。したがって、中央のダミービット線ＢＬＤ１の電位の低下と再上昇は、他のビット線ＢＬ０〜ＢＬＮに比べて最も後で起きる。
【００２３】
以上の動作が順次起こり、ダミービット線ＢＬＤＯ及びＢＬＤ２の電位がタイミング検知用レベル検出回路２１の閾値以下になり、ダミービット線ＢＬＤ１の電位がタイミング検知用レベル検出回路２１の閾値以上に上昇すると、タイミング検知用レベル検出回路２１に接続された出力用ダミービット線ＳＡＯＤ０、ＳＡＯＤ１、ＳＡＯＤ２がそれぞれ低電位、高電位、低電位を演算器６０内のＡＮＤ回路に向かって出力する。すると、制御線ＬＥＮの電位が低下する。したがって、レベル検出回路４０の作動が停止し、ラッチ回路５０がラッチ状態になる。
【００２４】
この時すでに、ビット線ＢＬ０〜ＢＬ２を含む各ビット線ＢＬ０〜ＢＬＮの電位の高低をレベル検出回路４０が検出して、その電位の高低をデータとしてラッチ回路５０へ出力している。また、ラッチ回路５０は、レベル検出回路４０から入力されたデータをラッチしている状態にある。そして、レベル検出回路４０及びラッチ回路５０の作動の停止と共に、ラッチ回路５０でラッチされたデータが、外部出力線Ｄｏｕｔ０〜ＤｏｕｔＮを通じて読み出されることになる。
【００２５】
以上説明したように本発明の第１の実施例では、アドレスデコーダから最も離間して配置してあるダミービット線を３本並べて配置する。そして、中央のダミービット線には各ワード線との交差点に対応するトランジスタを配置しない。一方、左右のダミービット線には各ワード線との交差点に対応するトランジスタを配置しておく。このような構造を有するので、中央のダミービット線の電位が一旦低下する。さらに、３本のダミービット線は、アドレスデコーダから最も離間して配置されているため、中央のダミービット線の電位の低下と再上昇は、他のビット線に比べて最も後で起きる。そして、中央のダミービット線の電位の再上昇をタイミング検知用レベル検出回路で読みとって、ラッチ回路からデータを出力するタイミングを決定する。したがって、データ出力のタイミングを正確に図ることができるので、装置が誤作動することがない。
【００２６】
（第２の実施例）
図３は、本発明の第２の実施例の特徴となる部分を示す回路図である。以下、図３を利用して本発明の第２の実施例を説明する。本発明の第２の実施例は、第１の実施例と類似しているため、詳細な説明は省略する。
【００２７】
本発明の第２の実施例の特徴は、電位安定検出部として、ダミービット線を５本有することである。これらのダミービット線ＢＬＤ０〜ＢＬＤ４は、第１の実施例と同様の位置に配置されており、図３においては図示しないアドレスデコーダ３０に近い方からＢＬＤ０、ＢＬＤ１、ＢＬＤ２、ＢＬＤ３、ＢＬＤ４の順に並んで配置されている。ダミービット線ＢＬＤ０〜ＢＬＤ４の構成や接続関係は、他のビット線ＢＬ０〜ＢＬＮとほぼ同じである。ただし、中央に配置されたダミービット線ＢＬＤ２については、ＷＬ０〜ＷＬＮの各ワード線との全ての交差点において、一切トランジスタが接続されていない。また、他のダミービット線ＢＬＤ０、ＢＬＤ、ＢＬＤ３、ＢＬＤ４については、ＷＬ０〜ＷＬＮの各ワード線との全ての交差点に、対応するトランジスタ１１が存在する。さらに、ダミービット線ＢＬＤ０〜ＢＬＤ４は、タイミング検知用レベル検出回路２１に接続されている。ダミービット線ＢＬＤ２はタイミング検知用レベル検出回路２１内のＮＡＮＤ回路の非反転入力に、それ以外のダミービット線はＮＡＮＤ回路の反転入力に接続されている。
【００２８】
これ以外のプリチャージ回路２０、演算器６０、立ち下がり検出回路７０、制御線ＬＥＮ、クロック信号入力線ＣＬＫ、及び図３においては図示していない部分の配置と接続関係は第１の実施例と同じである。
あるビット線に生じる寄生容量は隣り合うビット線との間のみに発生するとは限らず、厳密には近隣のビット線との間全てに発生する。近隣のビット線との間に生じる寄生容量が大きいと、ビット線の電位の回復がより遅れる。第１の実施例の回路構成では、隣り合うビット線との間に生じる規制容量しか考慮していないため、電位の回復が不充分な状態でビット線の電位の高低を判別してしまう可能性がある。したがって、より正確な動作を期するためには、隣り合うビット線との間に生じる寄生容量だけでなく、近隣の他のビット線との間に生じる寄生容量についても考慮しなければならない。
本発明の第２の実施例では、隣り合う２本先のビット線との間に生じる寄生容量についても配慮した回路構成になっており、第１の実施例よりもさらに誤作動のない、正確な動作を期待できる。
【００２９】
【発明の効果】
以上説明したように本発明では、他のどのビット線よりもアドレスデコーダから最も離間して配置してあるダミービット線を複数本並べて配置する。そして、中央のダミービット線には各ワード線との交差点に対応するトランジスタを配置しない。一方、中央以外のダミービット線には各ワード線との交差点に対応するトランジスタを配置しておく。このような構造を有するので、中央のダミービット線の電位が一旦低下する。さらに、ダミービット線は、アドレスデコーダから最も離間して配置されているため、中央のダミービット線の電位の低下と再上昇は、他のビット線に比べて最も後で起きる。そして、中央のダミービット線の電位の再上昇をタイミング検知用レベル検出回路で読みとって、ラッチ回路からデータを出力するタイミングを決定する。したがって、データ出力のタイミングを正確に図ることができるので、装置が誤作動することがない。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第１の実施例のタイミングチャートである。
【図３】本発明の第２の実施例の特徴となる部分を示す回路図である。
【符号の説明】
１０：データ記憶部
１１：トランジスタ
２０：プリチャージ回路
３０：アドレスデコーダ
４０：レベル検出回路
５０：ラッチ回路
６０：演算器
７０：立ち下がり検出回路
ＷＬ０〜ＷＬＮ：ワード線
ＢＬ０〜ＢＬＮ：ビット線
ＳＡＯ０〜ＳＡＯＮ：出力用ビット線
Ｄｏｕｔ０〜ＤｏｕｔＮ：外部出力線
ＢＬＤ０〜ＢＬＤ２：ダミービット線
ＣＬＫ：クロック信号入力線
ＬＥＮ：制御線
【図１】
2004318987.tif 000003
【図２】
2004318987.tif 000004
【図３】
2004318987.tif 000005
【手続補正書】
【提出日】平成16年4月28日(2004.4.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アドレスデコーダと、
複数のワード線を以って前記アドレスデコーダと接続されたデータ記憶部と、
前記複数のワード線を以って前記アドレスデコーダと接続され、かつ、前記データ記憶部を介して前記アドレスデコーダと接続された電位安定検知部と、
前記データ記憶部及び前記電位安定検知部と接続されたプリチャージ回路と、
前記データ記憶部と接続されたレベル検出回路と、
前記電位安定検知部と接続されたタイミング検知用レベル検出回路と、
前記レベル検出回路と接続されたラッチ回路とを有し、
前記データ記憶部は所定の間隔で配置されたビット線を含み、
前記電位安定検知部は、前記複数のワード線との各交差点に対応するセルトランジスタを有しない第１のダミービット線と、前記複数のワード線との全ての交差点に対応するセルトランジスタを有する第２のダミービット線を含み、
前記第１のダミービット線の両側面に、前記所定の間隔を空けて前記第２のダミービット線が配置され、
前記電位安定検知部は、前記プリチャージ回路から前記第1のダミービット線及び前記第2のダミービット線に電荷が供給された後、前記第1のダミービット線の電位の安定を検知して信号を発する機能を備え、
前記レベル検出回路は、前記信号を受けて前記データ記憶部からデータを読み出す機能を備え、
前記ラッチ回路は、前記データをラッチする機能を備えることを特徴とするメモリ回路。
【請求項２】
前記セルトランジスタのゲート、ソース、ドレインは、対応する前記ワード線、対応する前記ビット線、グランドにそれぞれ接続されていることを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記第１のダミービット線の両側面に複数の前記第２のダミービット線を有し、前記第２のダミービット線同士は、前記所定の間隔で配置されていることを特徴とする請求項１記載のメモリ回路。
【請求項４】
前記電位安定検知部は、前記データ記憶部に対して前記アドレスデコーダの反対側に配置されていることを特徴とする請求項１記載のメモリ回路。
【請求項５】
複数のビット線及び複数のワード線からなるデータ記憶部であって、前記複数のビット線は所定の間隔で配置されている前記データ記憶部の前記複数のビット線に電荷を供給する工程と、
前記複数のワード線を含み、前記複数のワード線との交差点に対応するセルトランジスタを有しない第１のダミービット線及び前記複数のワード線との各交点に対応するセルトランジスタを有する第２のダミービット線が並べて配置された電位安定検知部であって、前記第１のダミービット線の両側面に前記第２のダミービット線が前記所定の間隔で配置されている前記電位安定検知部の、前記第１及び前記第２のダミービット線に電荷を供給する工程と、
前記データ記憶部の前記ワード線に電荷を供給し、続いて前記電位安定検知部の前記ワード線に電荷を供給する工程と、
前記電位安定検知部の前記ワード線に電荷を供給した後、前記電位安定検知部に接続されたタイミング検出用レベル検出回路によって前記第１のダミービット線の電位の安定を検知して信号を発する工程と、
前記信号を受けて、前記データ記憶部に接続されたレベル検出回路によって、前記データ記憶部からデータを読み出す工程と、
前記レベル検出回路に接続された前記ラッチ回路によって、前記データをラッチする工程とを有することを特徴とするデータ読み出し方法。
【請求項６】
前記電位安定検知部には、前記第１のダミービット線の両側面に、複数の前記第２のダミービット線が前記所定の間隔を空けて配置された構造を有するものを選択することを特徴とする請求項５記載のデータ読み出し方法。