(57)【要約】【課題】通常動作時における消費電流を抑えたまま、信頼性評価試験における加速試験の効果が高められた半導体集積回路を提供する。【解決手段】信頼性評価モード時には所定の試験電流が流される金属配線にゲートとドレインが接続された第１のＰチャネルトランジスタ１６２と、第１のＰチャネルトランジスタ１６２のソースにドレインが接続されるとともに電源ＶＣＣにソースが接続されている第２のＰチャネルトランジスタ１６１と、ゲートとドレインが上記金属配線に接続された第１のＮチャネルトランジスタ１６３と、第１のＮチャネルトランジスタ１６３のソースにドレインが接続されるとともにグラウンドＧＮＤにソースが接続されている第２のＮチャネルトランジスタ１６４とを備えた通電回路を備える。【選択図】        図２
2004198336.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードと信頼性評価モードとに切り替えられ、信頼性評価モードにおいて所定の試験電流が流れる金属配線を有し、通常動作モードにおいて所期の回路動作を行なう半導体集積回路において、
ゲートとドレインが前記金属配線に接続された第１のＰチャネルトランジスタと、
前記第１のＰチャネルトランジスタのソースにドレインが接続されるとともにソースが電源に接続され、ゲートに、通常動作モードにおいてハイレベル、信頼性評価モードにおいてローレベルの制御信号が入力される第２のＰチャネルトランジスタと、
ゲートとドレインが前記金属配線に接続された第１のＮチャネルトランジスタと、
前記第１のＮチャネルトランジスタのソースにドレインが接続されるとともにソースがグラウンドに接続され、ゲートに、通常動作モードにおいてローレベル、信頼性評価モードにおいてハイレベルの制御信号が入力される第２のＮチャネルトランジスタとを備えた通電回路を備えることを特徴とする半導体集積回路。
【請求項２】
前記第２のＰチャネルトランジスタおよび前記第２のＮチャネルトランジスタのうちの一方のトランジスタのゲートに直接に接続され、他方のトランジスタのゲートにインバータを介在させて接続されて、通常動作モードと信頼性評価モードとを切り替える制御信号を伝達する制御信号線を備えたことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通常動作モードと信頼性評価モードとに切り替えられ、信頼性評価モードにおいて所定の試験電流が流れる金属配線を有し、通常動作モードにおいて所期の回路動作を行なう半導体集積回路に関する。
【０００２】
【従来の技術】
微細な金属配線を有する半導体集積回路では、金属配線を流れる電流によってその金属配線を構成する金属原子が移動するエレクトロマイグレーションと呼ばれる現象に起因する断線不良がしばしば問題となる。特に、近年、大容量化の進む半導体メモリでは、内部のワード線やビット線などの金属配線はますます微細化の一途を辿り、これらの微細な金属配線のエレクトロマイグレーションに対する耐性評価が、出荷前の信頼性評価試験における重要な課題となっている。
【０００３】
ところが、半導体メモリのワード線やビット線は、通常の回路動作においてはほとんど電流が流れない。その結果、ワード線やビット線に、例えば製造不良などにより局所的に幅が狭くなりエレクトロマイグレーション耐性が低くなっている不具合箇所があったとしても、出荷前に通常の動作試験を行なうだけでは、良品と判定されてしまうおそれがある。このように潜在的な不具合箇所を有したまま出荷された半導体メモリでは、長期にわたって使用するうちに、ワード線やビット線において局所的にエレクトロマイグレーション耐性が低くなっている部分に通常動作時の該配線を充放電するための電流が長期にわたって繰り返し流されることにより、この部分の金属原子が徐々に移動し、やがて断線に至る可能性がある。
【０００４】
このような潜在的なエレクトロマイグレーション耐性不良を発見するために実施される評価試験として、半導体集積回路を高温雰囲気中におき、評価対象となる金属配線に所定の時間試験電流を流すことにより、一定時間この金属配線をエレクトロマイグレーションが発生しやすい環境におくという加速試験を実施し、しかる後にこの半導体集積回路を通常に動作させて良否を判定するという方法がとられている。
【０００５】
そこで、エレクトロマイグレーション耐性の評価対象となる金属配線に、積極的に試験電流を流すための回路を付加し、加速試験の実施を可能にした様々な半導体集積回路が、従来から提案されている。
【０００６】
例えば、内部のワード線やビット線の末端を抵抗を介して接地することにより、加速試験時にこれらのワード線やビット線に試験電流を流すことを可能にした半導体メモリが提案されている（例えば、特許文献１参照。）。
【０００７】
また、内部のワード線やビット線の末端をトランジスタを介して接地し、加速試験時には、このトランジスタをオンすることによりこれらのワード線やビット線に試験電流を流すことを可能にした半導体メモリが提案されている（例えば、特許文献２参照。）。
【０００８】
【特許文献１】
特開昭５９−２２５５５８号公報  （第２−３頁、第１図）
【特許文献２】
特開平０４−１４３９９６号公報  （第２−３頁、第１図）
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１に示されている半導体メモリでは、内部のワード線やビット線の末端に接続された抵抗を介して、通常動作時にもワード線やビット線に試験電流が流れてしまうため、通常動作時における半導体メモリの消費電流が増加するという問題がある。
【００１０】
また、特許文献２に示されている半導体メモリでは、加速試験時にワード線やビット線の末端に接続されたトランジスタをオンしたとしても、ワード線やビット線が選択されない限り試験電流は流れない。つまり、半導体メモリの全てのワード線やビット線について加速試験を実施するためには、例えば全てのワード線やビット線を順次選択するような試験用の印加パターンが必要となる。ここで、この試験用の印加パターンの品質が悪く、例えば、加速試験において選択されないワード線やビット線があるということになれば、この選択されなかったワード線やビット線については、試験電流が流れないため加速効果が得られない。つまり、特許文献２に示されている半導体メモリでは、加速試験の効果が試験用の印加パターンの品質に左右されるという問題がある。
【００１１】
本発明は、上記事情に鑑み、通常動作時における消費電流を抑えたまま、信頼性評価試験における加速試験の効果が高められた半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成する本発明の半導体集積回路は、ゲートとドレインが、信頼性評価試験時には所定の試験電流が流される金属配線に接続された第１のＰチャネルトランジスタと、この第１のＰチャネルトランジスタのソースにドレインが接続されるとともにソースが電源に接続され、ゲートに、通常動作モードにおいてハイレベル、信頼性評価モードにおいてローレベルの制御信号が入力される第２のＰチャネルトランジスタと、ゲートとドレインが上記金属配線に接続された第１のＮチャネルトランジスタと、この第１のＮチャネルトランジスタのソースにドレインが接続されるとともにソースがグラウンドに接続され、ゲートに、通常動作モードにおいてローレベル、信頼性評価モードにおいてハイレベルの制御信号が入力される第２のＮチャネルトランジスタとを備えた通電回路を備えることを特徴とする。
【００１３】
本発明の半導体集積回路は、信頼性評価モードにあるときに、電源に接続された第２のＰチャネルトランジスタ、あるいはグラウンドに接続された第２のＮチャネルトランジスタを通過して、評価対象となる金属配線に試験電流が流れるという回路構成を有している。通常動作時には、本発明の半導体集積回路を通常動作モードにすることにより、これらの２つのトランジスタがともにオフ状態になり試験電流が遮断される。従って、通常動作時の消費電流を抑えたまま、信頼性試験における加速試験の効果を高めることができる。
【００１４】
また、信頼性評価モード時に、評価対象となる金属配線の電位がローレベルにあるときには上記の第１のＰチャネルトランジスタを介して、金属配線の電位がハイレベルにあるときには上記の第１のＮチャネルトランジスタを介して、評価対象となる金属配線に試験電流が流れる。つまり、本発明の半導体集積回路が信頼性評価モードにある間は、評価対象となる金属配線が選択されているか否かに関わらずこの金属配線に試験電流が流れ続ける。従って、加速試験中は、本発明の半導体集積回路を信頼性評価モードにすることによって、評価対象となる金属配線に試験電流を流し続けることができる。つまり、本発明の半導体集積回路は、金属配線の選択状態を左右する試験用の印加パターンがどのようなものであっても信頼性試験における加速試験の効果を高めることができる。
【００１５】
ここで、本発明の半導体集積回路は、上記第２のＰチャネルトランジスタおよび上記第２のＮチャネルトランジスタのうちの一方のトランジスタのゲートに直接に接続され、他方のトランジスタのゲートにインバータを介在させて接続されて、通常動作モードと信頼性評価モードとを切り替える制御信号を伝達する制御信号線を備えたことが好ましい。
【００１６】
このような制御信号線を備えることにより、上記の第２のＰチャネルトランジスタおよび上記の第２のＮチャネルトランジスタを、同一の制御信号で制御することができる。
【００１７】
また、本発明の第１のＰチャネルトランジスタと第２のＮチャネルトランジスタのドレインは、評価対象となる金属配線の末端近傍に接続されることが望ましい。こうすることによって、金属配線の全長にわたってエレクトロマイグレーションに対する耐性評価を可能とすることができる。更に、評価対象となる金属配線は、半導体メモリのワード線やビット線であることが好ましく、この場合には本発明の通電回路が接続される末端近傍とは異なる他の末端にはワード線駆動回路又はビット線駆動回路が接続されており、評価対象となる金属配線に所定の試験電流を流すことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１９】
図１は、本発明の半導体集積回路の一実施形態である半導体メモリを示す図である。
【００２０】
図１に示す半導体メモリ１００は、メモリセルアレイ１１０と、ワード線選択回路１２０と、ビット線選択回路１３０とを備えている。メモリセルアレイ１１０のワード線１１１の一端は、１本毎に１つのワード線駆動回路１４０を介してワード線選択回路１２０に接続され、メモリセルアレイ１１０のビット線１１２の一端は、ビット線駆動回路１５０を介してビット線選択回路１３０に接続されている。また、ワード線１１１とビット線の交点にメモリセル１１３が設けられている。また、ワード線１１１の他端は、１本毎に１つの通電回路１６０に接続され、ビット線１１２の他端も、１本毎に１つの通電回路１６０に接続されている。さらに全ての通電回路１６０は１つの制御信号パッド１７０に接続されている。
【００２１】
ワード線選択回路１２０により複数のワード線１１１の中から１本のワード線１１１が選択されると、選択されたワード線１１１は、このワード線１１１に接続されているワード線駆動回路１４０によって駆動される。同様に、ビット線選択回路１３０によって１本のビット線１１２が選択され、ビット線駆動回路１５０によって駆動される。このとき、選択されたワード線１１１とビット線１１２との交点のメモリセル１１３が、データのアクセス対象となる。
【００２２】
ここで、出荷前の半導体メモリ１００に、ワード線１１１とビット線１１２のエレクトロマイグレーション耐性を評価するための加速試験を行う場合には、半導体メモリ１００を高温雰囲気中におき、外部から制御信号パッド１７０に入力している制御信号Ｓ１の信号レベルをハイレベルにして、半導体メモリ１００を信頼性評価モードにする。この制御信号Ｓ１に応じて全ての通電回路１６０が制御され、全てのワード線１１１とビット線１１２に所定の試験電流が流れる。この通電回路１６０の動作については、図２にて後述する。加速試験は、所定の時間、評価対象となるワード線１１１とビット線１１２に試験電流を流すことにより実施される。加速試験の終了後、制御信号Ｓ１の信号レベルをローレベルにすることによって半導体メモリ１００を試験電流が遮断された通常動作モードに切り替え、常温中で半導体メモリ１００の動作試験を実施する。この動作試験において、非動作となるワード線１１１あるいはビット線があった場合には、エレクトロマイグレーションに起因する断線が生じたと判断し、この半導体メモリ１００を不良品として廃棄する。
【００２３】
図２は、１本の金属配線に試験電流を流すための通電回路１６０を示す図である。
【００２４】
ここで、試験電流を流す金属配線が図１に示すワード線１１１であってもビット線１１２であっても、通電回路１６０の構成や動作は同じである。そこで、ここでは試験電流を流す金属配線として、ワード線駆動回路１４０によって駆動されるワード線１１１を例にあげ、通電回路１６０の構成や動作を説明する。
【００２５】
図２に示すワード線駆動回路１４０は、電源ＶＣＣとグラウンドＧＮＤの間に、電源ＶＣＣ側をＰチャネルトランジスタ１４１として、互いに直列に接続されたＰチャネルトランジスタ１４１とＮチャネルトランジスタ１４２とで構成されるインバータ回路である。２つのトランジスタの互いに接続されたゲートの接続点が、ワード線駆動回路１４０の入力部Ｅである。さらに、Ｐチャネルトランジスタ１４１のドレインとＮチャネルトランジスタ１４２のドレインの接続点には、ワード線１１１の一端である配線ノードＡが接続されている。
【００２６】
入力部Ｅには、図１に示すワード線選択回路１２０から選択信号Ｓ２が入力される。この選択信号Ｓ２の信号レベルがローレベルであるときには、配線ノードＡには電源電圧が印加され、選択信号Ｓ２の信号レベルがハイレベルであるときには配線ノードＡの電位はグラウンドレベルと等しくなる。
【００２７】
図２に示す通電回路１６０は、ワード線１１１の、配線ノードＡに接続されている一端とは反対の他端である配線ノードＢに接続されている。
【００２８】
ここで、通電回路１６０はゲートとドレインがワード線１１１の配線ノードＢに接続された第１のＰチャネルトランジスタ１６２と、この第１のＰチャネルトランジスタ１６２のソースにドレインが接続されるとともに電源ＶＣＣにソースが接続されている第２のＰチャネルトランジスタ１６１と、ゲートとドレインがワード線１１１の配線ノードＢに接続された第１のＮチャネルトランジスタ１６３と、この第１のＮチャネルトランジスタ１６３のソースにドレインが接続されるとともにグラウンドＧＮＤにソースが接続されている第２のＮチャネルトランジスタ１６４とを備えている。さらに、第２のＰチャネルトランジスタ１６１のゲートは、インバータ１６５の出力に接続され、このインバータ１６５の入力と第２のＮチャネルトランジスタ１６４のゲートが、制御信号パッド１７０に接続されている。
【００２９】
加速試験を行う場合には、制御信号パッド１７０に入力されている制御信号Ｓ１の信号レベルをハイレベルにし、第２のＰチャネルトランジスタ１６１と第２のＮチャネルトランジスタ１６４とをオンする。
【００３０】
このとき、ワード線駆動回路１４０によって、ワード線１１１の配線ノードＡに電源電圧が印加されている場合には、配線ノードＢの電位も電源電圧となり、第１のＰチャネルトランジスタ１６２がオフ状態、第１のＮチャネルトランジスタ１６３がオン状態であるので、ワード線１１１に、配線ノードＡから配線ノードＢに向かう試験電流Ｉ１が流れる。また、ワード線１１１の配線ノードＡの電位がグラウンドレベルと等しい場合には、第１のＰチャネルトランジスタ１６２がオン状態、第１のＮチャネルトランジスタ１６３がオフ状態であるので、ワード線１１１に、配線ノードＢから配線ノードＡに向かう試験電流Ｉ２が流れる。
【００３１】
このように、半導体メモリ１００（図１参照）では、制御信号Ｓ１の信号レベルをハイレベルにすることによって信頼性評価モードにある間、ワード線駆動回路１４０の動作によって向きが変わることはあっても、ワード線に試験電流が流れ続ける。つまり、半導体メモリ１００では、加速試験の間ワード線をエレクトロマイグレーションが起きやすい環境におき続けることによって、加速試験における加速効果が高められている。
【００３２】
また、半導体メモリ１００（図１参照）を通常動作させる場合には、制御信号Ｓ１の信号レベルをローレベルにして半導体メモリ１００を通常動作モードにすることにより、第２のＰチャネルトランジスタ１６１と第２のＮチャネルトランジスタ１６４とをともにオフしてワード線１１１を流れる試験電流を遮断する。
【００３３】
このように、制御信号Ｓ１によって、半導体メモリ１００（図１参照）の動作モードを切り替えることにより、加速試験時にのみ試験電流を流し、通常動作時には試験電流を遮断することができる。つまり、半導体メモリ１００では、通常動作時の消費電流を抑えたまま、加速試験における効果が高められている。
【００３４】
ここで、ワード線１１１に流す試験電流の大きさは、加速試験によってワード線１１１に与えるストレスが最小限となるような値であることが望ましい。ここで、試験電流の大きさは、図２に示す通電回路１６０を構成する４つのトランジスタのオン抵抗によって決定される。本実施形態の半導体メモリ１００（図１参照）では、設計時において、通電回路１６０を構成する４つのトランジスタの幅（Ｗ）と長さ（Ｌ）を適切な値（トランジスタ１４１，１４２よりＷを小、Ｌを大）に設定することにより、これらのトランジスタのオン抵抗を、ワード線１１１に適切な試験電流を流すことが可能な抵抗値に設定している。
【００３５】
また、図２に示す選択信号Ｓ２の信号レベルがローレベルにあるときには、ワード線１１１に試験電流が流れている状態であっても、ワード線１１１の配線ノードＡと配線ノードＢの電位が所定の電位以上となることによって、ワード線１１１が選択状態になることが望ましい。このようにすると、半導体メモリ１００（図１参照）が信頼性評価モードにあるときにも、半導体メモリ１００を通常動作させることが可能となる。ここで、選択信号Ｓ２の信号レベルがローレベルにあるときのワード線１１１の配線ノードＡと配線ノードＢの電位は、通電回路１６０を構成する２つのＮチャネルトランジスタのオン抵抗によって決定される。本実施形態の半導体メモリ１００では、これらのＮチャネルトランジスタのオン抵抗が、選択信号Ｓ２の信号レベルがローレベルにあるときのワード線１１１の配線ノードＡと配線ノードＢに適切な電位を生じさせる抵抗値に設定されている。
【００３６】
ここまでの説明では、半導体メモリ１００（図１参照）のワード線およびビット線のエレクトロマイグレーション耐性の評価方法として、高温雰囲気中でワード線およびビット線に所定の時間試験電流を流す加速試験を実施し、その後に通常の動作試験を行うという評価方法を挙げて説明してきた。ここで、本実施形態の半導体メモリ１００では、前述したように、ワード線およびビット線に試験電流を流した状態でも、通常の回路動作をさせることが可能である。従って、本実施形態の半導体メモリ１００では、半導体メモリ１００を高温雰囲気中におき、ワード線およびビット線に試験電流を流した状態で、半導体メモリ１００に通常の動作試験を行うという方法でも、ワード線およびビット線のエレクトロマイグレーション耐性を評価することができる。
【００３７】
なお、本発明の半導体集積回路の実施形態として、ここでは半導体メモリを例に挙げて説明したが、これに限定されるものではなく、本発明の半導体集積回路は、通常動作モードと信頼性評価モードとに切り替えられ、信頼性評価モードにおいて所定の試験電流が流れる金属配線を有し、通常動作モードにおいて所期の回路動作を行なう半導体集積回路であればよい。
【００３８】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、通常動作時における消費電流を抑えたまま、信頼性評価試験における加速試験の効果が高めることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態である半導体メモリを示す図である。
【図２】１本の金属配線に試験電流を流すための通電回路１６０を示す図である。
【符号の説明】
１００    半導体メモリ
１１０    メモリセルアレイ
１１１    ワード線
１１２    ビット線
１１３    メモリセル
１２０    ワード線選択回路
１３０    ビット線選択回路
１４０    ワード線駆動回路
１４１    Ｐチャネルトランジスタ
１４２    Ｎチャネルトランジスタ
１５０    ビット線駆動回路
１６０    通電回路
１６１    第２のＰチャネルトランジスタ
１６２    第１のＰチャネルトランジスタ
１６３    第１のＮチャネルトランジスタ
１６４    第２のＮチャネルトランジスタ
１６５    インバータ
１７０    制御信号パッド
【図１】
2004198336.tif 000003
【図２】
2004198336.tif 000004