(57)【要約】【課題】２Ｔ／２Ｃ型のメモリセルを有する強誘電体メモリに関し、データ読み出しの高速化を図る。【解決手段】データ読み出し時、セルキャパシタからの出力電荷量が定常状態となる前の遷移状態では、論理１を記憶するセルキャパシタ１７の出力電荷量よりも論理０を記憶するセルキャパシタ１８の出力電荷量の方が多くなる現象を利用し、この状態をセンシングし、直ちに再書き込みを行う。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１、第２のビット線に接続された２トランジスタ／２キャパシタ型のメモリセルと、データ読み出し時、前記第１、第２のビット線間に生じる電圧差を検出するセンスアンプを有する強誘電体メモリであって、
前記センスアンプは、前記第１、第２のビット線間に、論理０を記憶するセルキャパシタに接続されたビット線の電圧が論理１を記憶するセルキャパシタに接続されたビット線の電圧よりも高い電圧差が生じている時に、前記第１、第２のビット線間の電圧差を検出することを特徴とする強誘電体メモリ。
【請求項２】
前記第１、第２のビット線の配線容量が論理１を記憶するセルキャパシタの容量値以下であることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記メモリセルにプレート電圧を供給するプレート線のデータ読み出し時の電圧の立ち上がり時間が前記セルキャパシタの分極状態を反転する時間よりも短いことを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
前記メモリセルにプレート電圧を供給するプレート線のデータ読み出し時の電圧の立ち上がり時間が５ｎｓ以下であることを特徴とする請求項１記載の強誘電体メモリ。
【請求項５】
前記メモリセルの第１、第２の出力端間の電圧差を増幅するライトアンプと、
前記センスアンプが前記第１、第２のビット線間の電圧差を検出するまでは、前記第１、第２のビット線と前記センスアンプとを接続し、前記センスアンプが前記第１、第２のビット線間の電圧差を検出した後は、前記第１、第２のビット線間の電圧差を反転した方向に前記第１、第２のビット線間の電圧差が増幅されるように前記第１、第２のビット線と前記ライトアンプとを接続するスイッチ回路を有していることを特徴とする請求項１記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２Ｔ／２Ｃ型（２トランジスタ／２キャパシタ型）のメモリセルを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
図６は従来の強誘電体メモリの一例の要部を示す回路図である（例えば、特許文献１参照）。図６中、ＷＬはワード線、ＢＬ、／ＢＬは対をなすビット線、ＰＬはプレート線、１は２Ｔ／２Ｃ型のメモリセルであり、２、３は記憶媒体をなす強誘電体からなるセルキャパシタ、４、５はワード線ＷＬを介してＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタからなるセルトランジスタである。
【０００３】
本明細書においては、セルキャパシタ２、３は、分極方向がプレート線側からビット線に向かうものである場合には論理０を記憶し、分極方向がビット線側からプレート線に向かうものである場合には論理１を記憶するものとする。図６では、セルキャパシタ２が論理１を記憶し、セルキャパシタ３が論理０を記憶する状態を示している。
【０００４】
６はデータ読み出し時、ビット線間ＢＬ、／ＢＬ間の電圧差を増幅するセンスアンプであり、７はセンスアンプ・イネーブル信号ＳＡＥによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｐＭＯＳトランジスタ、８はセンスアンプ・イネーブル信号／ＳＡＥによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【０００５】
９はデータ読み出し時、ビット線間ＢＬ、／ＢＬ間の電圧差を増幅する増幅回路をなすフリップフロップ回路であり、１０、１１はプルアップ素子をなすｐＭＯＳトランジスタ、１２、１３はプルダウン素子をなすｎＭＯＳトランジスタである。
【０００６】
図７は図６に示す従来の強誘電体メモリにおける読み出し及び再書き込み動作をメモリセル１からデータを読み出す場合を例にして示す波形図であり、（Ａ）はワード線ＷＬの電圧変化、（Ｂ）はプレート線ＰＬの電圧変化、（Ｃ）はビット線ＢＬ、／ＢＬの電圧変化を示しており、セルキャパシタ２が論理１を記憶し、セルキャパシタ３が論理０を記憶する場合を例にしている。
【０００７】
例えば、メモリセル１からデータを読み出す場合には、ビット線ＢＬ、／ＢＬの電圧をＶＳＳ（接地電圧）にリセットした状態から、まず、ワード線ＷＬの電圧がＶＳＳからＶＤＤ（電源電圧）とされ、セルトランジスタ４、５がＯＮとされる。続いて、プレート線ＰＬの電圧がＶＳＳからＶＤＤとされる。この結果、ビット線ＢＬ、／ＢＬ間には、ビット線ＢＬの電圧＞ビット線／ＢＬの電圧となる電圧差が生じる。
【０００８】
そして、ビット線ＢＬ、／ＢＬ間の電圧差が定常状態になると、センスアンプ６が活性化され、ビット線ＢＬ、／ＢＬ間の電圧差が増幅され、ビット線ＢＬの電圧＝ＶＤＤ、ビット線／ＢＬの電圧差＝ＶＳＳとされ、セルキャパシタ３に論理０の再書き込みが行われると共に、出力バッファ（図示せず）を介してデータの外部への出力動作が行われる。
【０００９】
その後、プレート線ＰＬの電圧がＶＤＤからＶＳＳに戻され、セルキャパシタ２に論理１の再書き込みが行われる。更に、その後、ビット線ＢＬ、／ＢＬの電圧がＶＳＳにリセットされ、続いて、ワード線ＷＬの電圧がＶＤＤからＶＳＳに戻され、メモリセル１からのデータの読み出し及び再書き込みが終了する。
【００１０】
【特許文献１】再公表特許９９／００７９８号公報
【００１１】
【発明が解決しようとする課題】
図８はデータ読み出し時、論理１を記憶するセルキャパシタ（分極の反転動作を行うセルキャパシタ）２からビット線ＢＬへの出力電荷量の時間特性を示す図、図９はデータ読み出し時、論理０を記憶するセルキャパシタ（分極の反転動作を行わない強誘電体キャパシタ）３からビット線／ＢＬへの出力電荷量の時間特性を示す図である。なお、パラメータとしてプレート線ＰＬの電圧を変化させている。
【００１２】
図８及び図９から判るように、論理０を記憶するセルキャパシタ３においては、プレート線ＰＬの電圧の影響を殆ど受けず、出力電荷量が飽和まで達する時間は一定であるが、論理１を記憶するセルキャパシタ２においては、プレート線ＰＬの電圧が低いほど、出力電荷量の飽和までの時間が長くなっている。出力電荷量が一定となる定常状態では、論理０を記憶するセルキャパシタ３の出力電荷量より論理１を記憶するセルキャパシタ２の出力電荷量の方が多いが、出力電荷量が定常状態となる前の遷移状態では、これが逆転する。
【００１３】
図１０はデータ読み出し時のセルキャパシタとビット線との間の電圧分割の様子を示す図であり、セルキャパシタ２、３のヒステリシス特性を示している。図１０では、縦軸にセルキャパシタ２、３の保持電荷量Ｑ、横軸にプレート線ＰＬの電圧ＶＰＬとビット線ＢＬ又はビット線／ＢＬの電圧ＶＢＬとの電圧差ＶＰＬ−ＶＢＬを取っており、Ａ点は論理１を記憶する状態、Ｂ点は論理０を記憶する状態を示している。
【００１４】
ここで、ＶＦ１は論理１を記憶するセルキャパシタ２の電極間電圧、ＶＢ１は論理１を記憶するセルキャパシタ２と電荷を分割しているビット線ＢＬの電圧、ＶＦ０は論理０を記憶するセルキャパシタ３の電極間電圧、ＶＢ０は論理０を記憶するセルキャパシタ３と電荷を分割しているビット線／ＢＬの電圧である。
【００１５】
このように、データ読み出し時においては、電源電圧ＶＤＤがセルキャパシタとビット線の配線容量との直列回路に掛かるため、論理１を記憶するセルキャパシタ２の電極間に掛かる電圧と、論理０を記憶するセルキャパシタ３の電極間に掛かる電圧は異なることになる。
【００１６】
そして、論理１を記憶するセルキャパシタ２の電極間に掛かる電圧の方が論理０を記憶するセルキャパシタ３の電極間に掛かる電圧よりも低い。このため、出力電荷量が定常状態となる前の遷移状態では、論理１を記憶するセルキャパシタ２の出力電荷量より論理０を記憶するセルキャパシタ３の出力電荷量の方が多くなる。
【００１７】
図１１はデータ読み出し時のセルキャパシタからビット線への出力電荷量の時間特性を示す図であり、論理１を記憶するセルキャパシタ２の電極間電圧ＶＦ１を１．０Ｖ、論理０を記憶するセルキャパシタ３の電極間電圧ＶＦ０を１．８Ｖとした場合を示している。図１１中、１４は論理１を記憶するセルキャパシタ２からビット線への出力電荷量の時間特性、１５は論理０を記憶するセルキャパシタ３からビット線への出力電荷量の時間特性を示している。
【００１８】
このように、出力電荷量が定常状態となる前の遷移状態では、論理１を記憶するセルキャパシタ２の出力電荷量より論理０を記憶するセルキャパシタ３の出力電荷量の方が多くなるが、この状態をセンシングすることにより、データ読み出しの高速化を図ることが可能となる。
【００１９】
本発明は、かかる点に鑑み、メモリセルからのデータ読み出し時、セルキャパシタからの出力電荷量が定常状態となる前の遷移状態では、論理１を記憶するセルキャパシタの出力電荷量よりも論理０を記憶するセルキャパシタの出力電荷量の方が多くなる現象を利用し、データ読み出しの高速化を図ることができるようにした強誘電体メモリを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明は、第１、第２のビット線に接続された２トランジスタ／２キャパシタ型のメモリセルと、データ読み出し時、第１、第２のビット線間に生じる電圧差を検出するセンスアンプを有する強誘電体メモリであって、センスアンプは、第１、第２のビット線間に、論理０を記憶するセルキャパシタに接続されたビット線の電圧が論理１を記憶するセルキャパシタに接続されたビット線の電圧よりも高い電圧差が生じている時に、第１、第２のビット線間の電圧差を検出するというものである。
【００２１】
【発明の実施の形態】
図１は本発明の一実施形態の要部を示す回路図である。図１中、ＷＬはワード線、ＢＬ、／ＢＬは対をなすビット線、ＰＬはプレート線、１６は２Ｔ／２Ｃ型のメモリセルであり、１７、１８は記憶媒体をなす強誘電体からなるセルキャパシタ、１９、２０はワード線ＷＬを介してＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタからなるセルトランジスタである。
【００２２】
２１、２２は切替制御信号ＳＣにより切替動作を制御される切替スイッチ回路、２３は切替制御信号ＳＣを発生する切替制御信号発生回路である。切替制御信号ＳＣ＝ＶＳＳの時は、切替スイッチ回路２１はノード２１Ａ、２１Ｂ間を接続状態とし、切替スイッチ回路２２はノード２２Ａ、２２Ｂ間を接続状態とする。また、切替制御信号ＳＣ＝ＶＤＤのときは、切替スイッチ回路２１はノード２１Ａ、２１Ｃ間を接続状態とし、切替スイッチ回路２２はノード２２Ａ、２２Ｃ間を接続状態とする。
【００２３】
２４はデータ読み出し時、ビット線間ＢＬ、／ＢＬ間の電圧差を検出するセンスアンプである。このセンスアンプ２４は、図６に示すセンスアンプ６と同一構成とされており、センスアンプ・イネーブル信号ＳＡＥ＝ＶＤＤ、センスアンプ・イネーブル信号／ＳＡＥ＝ＶＳＳのときは非活性状態、センスアンプ・イネーブル信号ＳＡＥ＝ＶＳＳ、センスアンプ・イネーブル信号／ＳＡＥ＝ＶＤＤのときは活性状態とされる。
【００２４】
２５はセンスアンプ・イネーブル信号ＳＡＥ、／ＳＡＥを出力してセンスアンプ２４を駆動するセンスアンプ駆動回路である。このセンスアンプ駆動回路２５は、データ読み出し時、メモリセルからビット線ＢＬ、／ＢＬへの出力電荷量が定常状態となる前の遷移状態、即ち、論理１を記憶するセルキャパシタの出力電荷量より論理０を記憶するセルキャパシタの出力電荷量の方が多い状態のときにセンスアンプ２４を活性状態とする。２６はセンスアンプ２４により検出されたデータを外部に出力するための出力バッファ、２７はデータ入出力端子である。
【００２５】
２８はセンスアンプ２４の出力端間の電圧差を増幅して出力するライトアンプである。このライトアンプ２８は、センスアンプ２４がビット線ＢＬの電圧＞ビット線／ＢＬの電圧であることを検出したときは、出力端２８Ａの電圧＝ＶＳＳ、出力端２８Ｂの電圧＝ＶＤＤとなるように増幅動作を行い、センスアンプ２４がビット線ＢＬの電圧＜ビット線／ＢＬの電圧であることを検出したときは、出力端２８Ａの電圧＝ＶＤＤ、出力端２８Ｂの電圧＝ＶＳＳとなるように増幅動作を行う。
【００２６】
図２は本発明の一実施形態における読み出し及び再書き込み動作をメモリセル１６からデータを読み出す場合を例にして示す波形図であり、（Ａ）はワード線ＷＬの電圧変化、（Ｂ）はプレート線ＰＬの電圧変化、（Ｃ）はビット線ＢＬ、／ＢＬの電圧変化を示しており、セルキャパシタ１７が論理１を記憶し、セルキャパシタ１８が論理０を記憶する場合を例にしている。
【００２７】
例えば、メモリセル１６からデータを読み出す場合には、切替制御信号ＳＣ＝ＶＳＳとし、切替スイッチ回路２１ではノード２１Ａ、２１Ｂ間を接続、切替スイッチ回路２２ではノード２２Ａ、２２Ｂ間を接続としている状態で、ビット線ＢＬ、／ＢＬをＶＳＳにリセットしている状態から、ワード線ＷＬの電圧をＶＳＳからＶＤＤに立ち上げ、セルトランジスタ１９、２０をＯＮとする。
【００２８】
続いて、プレート線ＰＬの電圧をＶＳＳからＶＤＤに立ち上げる。このようにすると、本例では、セルキャパシタ１７は論理１を記憶し、セルキャパシタ１８は論理０を記憶しているので、出力電荷量が定常状態となる前の遷移状態では、ビット線ＢＬ、／ＢＬ間には、ビット線ＢＬの電圧＜ビット線／ＢＬの電圧となる電圧差が生じる。
【００２９】
そこで、ビット線ＢＬ、／ＢＬ間に、ビット線ＢＬの電圧＜ビット線／ＢＬの電圧となる電圧差が生じている時、例えば、時刻Ｔ１で、センスアンプ・イネーブル信号ＳＡＥ＝ＶＳＳ、センスアンプ・イネーブル信号／ＳＡＥ＝ＶＤＤとしてセンスアンプ２４を活性化し、センスアンプ２４にビット線ＢＬ、／ＢＬ間の電圧差を検出させると共に、切替制御信号ＳＣ＝ＶＤＤとし、切替スイッチ回路２１ではノード２１Ａ、２１Ｃ間を接続状態、切替スイッチ回路２２ではノード２２Ａ、２２Ｃ間を接続状態とする。
【００３０】
このようにすると、ライトアンプ２８は、センスアンプ２４がビット線ＢＬの電圧＜ビット線／ＢＬの電圧であることを検出しているので、センスアンプ２４の出力端間の電圧差を入力して、出力端２８Ａの電圧＝ＶＤＤ、出力端２８Ｂの電圧＝ＶＳＳとなるように増幅動作を行い、ビット線ＢＬの電圧をＶＤＤに引き上げ、ビット線／ＢＬの電圧をＶＳＳに引き下げることになる。
【００３１】
そして、ビット線／ＢＬの電圧がＶＳＳに引き下げられた時点では、プレート線ＰＬの電圧はＶＤＤに立ち上がっているので、ビット線／ＢＬの電圧がＶＳＳに引き下げられた時点で、セルキャパシタ１８に論理０の再書き込みが行われることになる。また、出力バッファ２６は、センスアンプ２４の出力端間の電圧差を入力して、メモリセル１６が記憶していたデータを外部に出力する。
【００３２】
その後、プレート線ＰＬの電圧をＶＤＤからＶＳＳに立ち下げる。このようにすると、ビット線ＢＬの電圧はＶＤＤとされているので、セルキャパシタ１７に対する論理１の再書き込みが行われる。更に、その後、ビット線ＢＬ、／ＢＬの電圧はＶＳＳにリセットされ、続いて、ワード線ＷＬの電圧がＶＤＤからＶＳＳに戻され、メモリセル１６からのデータの読み出し及び再書き込みが終了する。
【００３３】
図３はメモリセル１６からデータの読み出し及び再書き込みを行う場合のセルキャパシタ１７、１８の分極状態の変化を示す図であり、縦軸に分極Ｐ、横軸にプレート線ＰＬの電圧ＶＰＬとビット線ＢＬ又はビット線／ＢＬの電圧ＶＢＬとの電圧差ＶＰＬ−ＶＢＬを取っている。
【００３４】
図３中、２９はセルキャパシタ１７、１８のヒステリシス特性曲線であり、Ｃ点はセルキャパシタ１７のデータ読み出し前の分極状態、Ｄ点は時刻Ｔ１の時点でのセルキャパシタ１７の分極状態、Ｅ点はプレート線ＰＬの電圧をＶＤＤからＶＳＳに立ち下げた時点でのセルキャパシタ１７の分極状態を示している。また、Ｆ点はキャパシタ１８のデータ読み出し前の分極状態、Ｇ点は時刻Ｔ１の時点でのセルキャパシタ１８の分極状態、Ｈ点はプレート線ＰＬの電圧をＶＤＤからＶＳＳに立ち下げた時点でのセルキャパシタ１８の分極状態を示している。
【００３５】
本発明の一実施形態では、出力電荷量が定常状態となる前の遷移状態では、論理１を記憶するセルキャパシタの出力電荷量より論理０を記憶するセルキャパシタの出力電荷量の方が多くなる現象を利用しているが、このような逆転現象が起きるのは、前述したように、論理１を記憶するセルキャパシタに掛かる電圧が低電圧の場合である。
【００３６】
ここで、セルキャパシタに掛かる電圧はビット線容量で変化するので、論理１を記憶するセルキャパシタに掛かる電圧を小さくするためには、ビット線の配線容量を論理１を記憶するセルキャパシタのデータ読み出し時の容量値以下とすることが好適である。
【００３７】
なお、図４は本発明の一実施形態におけるビット線ＢＬ、／ＢＬの配線容量を図６に示す従来の強誘電体メモリにおけるビット線ＢＬ、／ＢＬの配線容量と比較して示しており、図４中、直線３０、３１の傾きが本発明の一実施形態におけるビット線ＢＬ、／ＢＬの配線容量を示し、直線３２、３３の傾きが従来の強誘電体メモリにおけるビット線ＢＬ、／ＢＬの配線容量を示している。
【００３８】
図５は本発明の一実施形態のデータ読み出し時におけるプレート線ＰＬの電圧の立ち上がり速度とビット線ＢＬ、／ＢＬの電圧変化との関係を示す図であり、（Ａ）はプレート線ＰＬの電圧の立ち上がり速度が遅い場合、（Ｂ）はプレート線ＰＬの電圧の立ち上がり速度が早い場合である。
【００３９】
図５に示すように、プレート線ＰＬの電圧の立ち上がりに対する論理０を記憶するセルキャパシタ１８に接続されるビット線／ＢＬの電圧変化の応答は速く、プレート線ＰＬの電圧の立ち上がりが速ければ速いほど、ビット線／ＢＬの電圧変化の応答も速くなる。しかし、論理１を記憶するセルキャパシタ１７に接続されるビット線ＢＬの電圧の応答速度はセルキャパシタ１７の分極反転の速度に制限される。
【００４０】
このため、プレート線ＰＬの電圧の立ち上がり速度がセルキャパシタ１８の分極反転の速度並みに遅いと、論理１を記憶するセルキャパシタ１７に接続されるビット線ＢＬの応答速度と、論理０を記憶するセルキャパシタ１８に接続されるビット線／ＢＬの応答速度との間に差がなくなり、誤動作を起こしてしまう。
【００４１】
逆に、プレート線ＰＬの立ち上がりが速ければ、論理１を記憶するセルキャパシタ１７に接続されるビット線ＢＬの応答速度と、論理０を記憶するセルキャパシタ１８に接続されるビット線／ＢＬの応答速度との差が大きくなり、動作が安定する。したがって、プレート線ＰＬのデータ読み出し時の電圧の立ち上がり時間がセルキャパシタの分極状態を反転する時間よりも短い（例えば、５ｎｓ以下である）ことが好適である。
【００４２】
以上のように、本発明の一実施形態によれば、データ読み出し時、セルキャパシタからの出力電荷量が定常状態となる前の遷移状態では、論理１を記憶するセルキャパシタの出力電荷量よりも論理０を記憶するセルキャパシタの出力電荷量の方が多くなる現象を利用して、この状態をセンシングし、直ちに再書き込みを行うとしているので、データの読み出しの高速化を図り、かつ、再書き込みまでの時間を短縮することができる。
【００４３】
また、本発明の一実施形態によれば、データ読み出し時、論理１を記憶するセルキャパシタの分極状態を図６に示す従来の強誘電体メモリのようには完全に反転状態にしていないので、セルキャパシタの疲労特性の改善を図り、信頼性の向上を図ることができる。
【００４４】
【発明の効果】
以上のように、本発明によれば、センスアンプは、データ読み出し時、第１、第２のビット線間に、論理０を記憶するセルキャパシタに接続されたビット線の電圧が論理１を記憶するセルキャパシタに接続されたビット線の電圧よりも高い電圧差が生じている時に、第１、第２のビット線間の電圧差を検出するとしているので、データ読み出しの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部を示す回路図である。
【図２】本発明の一実施形態における読み出し及び再書き込み動作を図１に示すメモリセルからデータを読み出す場合を例にして示す波形図である。
【図３】図１に示すメモリセルからデータの読み出し及び再書き込みを行う場合のセルキャパシタの分極状態の変化を示す図である。
【図４】本発明の一実施形態におけるビット線の配線容量を図６に示す従来の強誘電体メモリにおけるビット線の配線容量と比較して示す図である。
【図５】本発明の一実施形態のデータ読み出し時におけるプレート線の電圧の立ち上がり速度とビット線の電圧変化との関係を示す図である。
【図６】従来の強誘電体メモリの一例の要部を示す回路図である。
【図７】図６に示す従来の強誘電体メモリにおける読み出し及び再書き込み動作を図６に示すメモリセルからデータを読み出す場合を例にして示す波形図である。
【図８】データ読み出し時、論理１を記憶するセルキャパシタからビット線への出力電荷量の時間特性を示す図である。
【図９】データ読み出し時、論理０を記憶するセルキャパシタからビット線への出力電荷量の時間特性を示す図である。
【図１０】データ読み出し時のセルキャパシタとビット線との間の電圧分割の様子を示す図である。
【図１１】データ読み出し時のセルキャパシタからビット線への出力電荷量の時間特性を示す図である。
【符号の説明】
ＷＬ…ワード線
ＢＬ、／ＢＬ…ビット線
ＰＬ…プレート線
ＳＡＥ、／ＳＡＥ…センスアンプ・イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004281019.tif 000010
【図９】
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【図１０】
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【図１１】
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