(57)【要約】【課題】短チャネル効果を抑制し、かつ、寄生抵抗を低減させた半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置１００は、絶縁層１０ｂの上に半導体層１０ｃが設けられたＳＯＩ構造を有する半導体装置１００であって、所定の領域の絶縁層１０ｂは、他の領域の絶縁層１０ｂと比して大きい膜厚を有し、前記所定の領域の半導体層１０ｃは、前記他の領域の半導体層１０ｃと比して小さい膜厚を有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
絶縁層の上に半導体層が設けられたＳＯＩ構造を有する半導体装置であって、
所定の領域の絶縁層は、他の領域の絶縁層と比して大きい膜厚を有し、
前記所定の領域の半導体層は、前記他の領域の半導体層と比して小さい膜厚を有する、半導体装置。
【請求項２】
絶縁層上の半導体層と、該半導体層に形成されたチャネル領域と、該チャネル領域の側方に形成されたソース領域およびドレイン領域と、を含むＳＯＩ構造を有する半導体装置であって、
前記チャネル領域が形成された半導体層は、前記ソース領域またはドレイン領域が形成された半導体層と比して小さい膜厚を有する、半導体装置。
【請求項３】
請求項２において、
前記チャネル領域の下方に位置する絶縁層は、前記ソース領域またはドレイン領域の下方に位置する絶縁層と比して大きい膜厚を有している、半導体装置。
【請求項４】
第１絶縁層と第１半導体層とが積層されたＳＯＩ構造を有する半導体装置の製造方法であって、
前記第１半導体層の所定の領域に前記第１絶縁層に到達する開口部を形成する工程と、
少なくとも前記開口部の底部に第２絶縁層を形成する工程と、
少なくとも前記開口部に前記第１半導体層と比して小さい膜厚を有する第２半導体層を形成する工程と、を含む、半導体装置の製造方法。
【請求項５】
第１絶縁層上の第１半導体層と、該第１半導体層に形成されたゲート絶縁層およびゲート電極と、ソース領域およびドレイン領域と、を含むＳＯＩ構造を有する半導体装置の製造方法であって、
前記第１半導体層の所定の領域に前記第１絶縁層に到達する開口部を形成する工程と、
少なくとも前記開口部の底部に第２絶縁層を形成する工程と、
少なくとも前記開口部に第２半導体層を形成する工程と、
前記所定の領域に前記ゲート絶縁層および前記ゲート電極を形成する工程と、
他の領域に前記ソース領域またはドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項６】
請求項４または５において、
前記第２絶縁層を形成する工程は、
前記開口部を含む前記第１半導体層の全面に絶縁膜を形成した後に、前記第１半導体層が露出し、かつ前記開口部の底部に該絶縁膜が残存するように、該絶縁膜を除去すること、を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記絶縁膜の除去は、前記開口部にマスク層を形成した後に行なわれる、半導体装置の製造方法。
【請求項８】
請求項６または７において、
前記絶縁膜の形成は、熱酸化法により行なわれる、半導体装置の製造方法。
【請求項９】
請求項６または７において、
前記絶縁膜の形成は、ＣＶＤ法により行なわれる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年、バルクウエハ上に直接形成された従来の半導体装置（バルク型の半導体装置）に比べ、寄生容量を大幅に低減でき、低閾値電圧による低動作電圧化が可能であるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体装置が注目されている。ＳＯＩ構造の半導体装置において、寄生容量の低減は、低消費電力による動作や高速な動作を可能とし、低閾値電圧による低動作電圧化は消費電力が動作電圧（電源電圧）の２乗に比例することから低消費電力化に大きく貢献することができる。
【０００３】
このようなＳＯＩ構造の電界効果型トランジスタは、支持基板の上に埋め込み酸化膜などの絶縁層を形成し、絶縁層上の半導体層にソース領域およびドレイン領域が形成される。
【０００４】
【発明が解決しようとする課題】
近年の半導体装置のさらなる微細化に伴い、このようなＳＯＩ構造の電界効果型トランジスタにおいて、短チャネル効果の抑制のために半導体層の薄膜化が進められている。しかし、半導体層の薄膜化が進むとその一方で、薄い半導体層にソース領域およびドレイン領域を形成しなくてはならず、浅いソース領域およびドレイン領域が形成されることとなる。そのため、ソース領域およびドレイン領域の抵抗が高くなってしまうという問題がある。
【０００５】
本発明の目的は、短チャネル効果を抑制し、かつ、ソース領域またはドレイン領域の抵抗を低減させた半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明の半導体装置は、絶縁層の上に半導体層が設けられたＳＯＩ構造を有する半導体装置であって、所定の領域の絶縁層は、他の領域の絶縁層と比して大きい膜厚を有し、前記所定の領域の半導体層は、前記他の領域の半導体層と比して小さい膜厚を有する。
【０００７】
本発明の半導体装置によれば、所定の領域の絶縁層は、他の領域の絶縁層と比して厚い膜厚を有し、かつ、前記所定の領域の半導体層は、前記他の領域の半導体層と比して小さい膜厚を有している。そのため、このようなＳＯＩ構造を有する基板に電界効果型トランジスタを形成する場合、この所定の領域が電界効果型トランジスタのチャネル領域となるように形成することで、微細化が望まれる半導体装置において、チャネル領域の半導体層のみを薄膜化することができ、短チャネル効果が抑制された半導体装置を得ることができる。
【０００８】
（２）本発明の半導体装置は、絶縁層上の半導体層と、該半導体層に形成されたチャネル領域と、該チャネル領域の側方に形成されたソース領域およびドレイン領域と、を含むＳＯＩ構造を有する電界効果型トランジスタを含む、半導体装置であって、
前記チャネル領域が形成された半導体層は、前記ソース領域またはドレイン領域が形成された半導体層と比して小さい膜厚を有する。
【０００９】
本発明の半導体装置によれば、電界効果型トランジスタのチャネル領域が形成される半導体層は、ソース領域またはドレイン領域が形成される半導体層と比して小さい膜厚を有している。そのため、微細化が望まれる半導体装置においても、チャネル領域の半導体層の膜厚を小さくすることができ、短チャネル効果を抑制することができる。また、ソース領域またはドレイン領域の半導体層は、チャネル領域の半導体層と比して大きい膜厚を有する。そのため、微細化が望まれる半導体装置において、半導体層の薄膜化が行なわれても、所定の厚さの半導体層を確保することができる。よって、所望の深さのソース領域またはドレイン領域を形成することができる。その結果、ソース領域またはドレイン領域の抵抗の低下を図ることができる。
【００１０】
本発明の半導体装置において、前記チャネル領域の下方に位置する絶縁層は、前記ソース領域またはドレイン領域の下方に位置する絶縁層と比して大きい膜厚を有していることができる。
【００１１】
（３）本発明の半導体装置の製造方法は、第１絶縁層と第１半導体層とが積層されたＳＯＩ構造を有する半導体装置の製造方法であって、
前記半導体層の所定の領域に前記第１絶縁層に到達する開口部を形成する工程と、
少なくとも前記開口部の底部に第２絶縁層を形成する工程と、
少なくとも前記開口部に前記第１半導体層と比して小さい膜厚の第２半導体層を形成する工程と、を含む。
【００１２】
本発明の半導体装置の製造方法では、第１半導体層の所定の領域に開口部を形成し、その開口部に第２絶縁層および第２半導体層を形成する。これにより、所定の領域には、第１絶縁層と第２絶縁層が積層されることとなり他の領域と比して大きい膜厚を有する絶縁層を形成することができる。また、開口部には、前記第１半導体層と比して小さい膜厚の第２半導体層が形成されるため、所定の領域の半導体層が他の領域に比して小さい膜厚を有するＳＯＩ構造の半導体装置を製造することができる。
【００１３】
（４）本発明の半導体装置の製造方法は、第１絶縁層上の第１半導体層と、該第１半導体層に形成されたゲート絶縁層およびゲート電極と、ソース領域およびドレイン領域と、を含むＳＯＩ構造を有する半導体装置の製造方法であって、
前記第１半導体層の所定の領域に前記第１絶縁層に到達する開口部を形成する工程と、
少なくとも前記開口部の底部に第２絶縁層を形成する工程と、
少なくとも前記開口部に前記第１半導体層と比して小さい膜厚の第２半導体層を形成する工程と、
前記所定の領域に前記ゲート絶縁層および前記ゲート電極を形成する工程と、
他の領域に前記ソース領域またはドレイン領域を形成する工程と、を含む。
【００１４】
本発明の半導体装置の製造方法では、第１半導体層の所定の領域、すなわち、ゲート絶縁層およびゲート電極が形成される領域に開口部を形成し、その開口部に第２絶縁層および第２半導体層を形成する。これにより、前記所定の領域には、第１絶縁層と第２絶縁層が積層されることとなり他の領域、すなわち、ソース領域またはドレイン領域が形成される領域と比して大きい膜厚を有する絶縁層を形成することができる。また、ゲート絶縁層およびゲート電極が形成される領域には、前記第１半導体層と比して小さい膜厚の第２半導体層が形成されるため、ゲート絶縁層およびゲート電極の半導体層がソース領域またはドレイン領域の半導体層と比して小さい膜厚を有するＳＯＩ構造の半導体装置を製造することができる。
【００１５】
本発明は、さらに、下記の態様をとることができる。
【００１６】
（Ａ）前記第２絶縁層を形成する工程は、
前記開口部を含む第１半導体層の全面に絶縁膜を形成した後に、前記第１半導体層が露出し、かつ前記開口部の底部に該絶縁膜が残存するように、該絶縁膜を除去すること、を含むことができる。
【００１７】
（Ｂ）本発明の半導体装置の製造方法において、前記絶縁膜の除去は、前記開口部にマスク層を形成した後に行なわれることができる。この態様によれば、開口部に形成された絶縁層の膜厚が薄い場合においても、開口部をマスク層を覆った後に絶縁層の除去を行なうことにより、少なくとも開口部には確実に絶縁層を形成することができる。
【００１８】
（Ｃ）本発明の半導体装置の製造方法において、前記絶縁膜の形成は、熱酸化法により行なわれることができる。
【００１９】
（Ｄ）本発明の半導体装置の製造方法において、前記絶縁膜の形成は、ＣＶＤ法により行なわれることができる。
【００２０】
【発明の実施の形態】
１．半導体装置の構造
まず、本実施の形態にかかる半導体装置１００について、図１を参照しながら説明する。図１は、半導体装置１００を模式的に示す断面図である。
【００２１】
本実施の形態にかかる半導体装置１００は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｉｌａｔｅ）構造を有し、電界効果型トランジスタ２０がＳＯＩ基板１０に形成されている。ＳＯＩ基板１０は、支持基板１０ａ上に、絶縁層（酸化シリコン層）１０ｂおよび半導体層１０ｃが積層されて構成されている。半導体層１０ｃは、単結晶シリコン層であることができる。
【００２２】
まず、ＳＯＩ基板１０について説明する。本実施の形態にかかるＳＯＩ基板１０では、所定の領域の半導体層１０ｃは、他の領域の半導体層１０ｃと比して薄い膜厚を有しており、かつ、所定の領域の絶縁層１０ｂは、他の領域の絶縁層１０ｂと比して厚い膜厚を有している。すなわち、所定の領域では、他の領域と比して絶縁層１０ｂの膜厚が厚く、半導体層１０ｃの膜厚が小さい構造を有する。
【００２３】
次に、ＳＯＩ基板１０に形成されている電界効果型トランジスタ２０について説明する。ゲート絶縁層２２およびゲート電極２４は、上述したＳＯＩ基板１０の所定の領域に設けられている。ゲート絶縁層２２およびゲート電極２４の側方には、サイドウォール絶縁層２６が設けられている。サイドウォール絶縁層２６の側方の半導体層１０ｃには、不純物層からなるソース・ドレイン領域２８が形成されている。そして、サイドウォール絶縁層２６の下方の半導体層には、エクステンション領域３０が設けられている。すなわち、図１に示すように、ゲート絶縁層２２およびゲート電極２４は、ソース・ドレイン領域２８の下方の絶縁層１０ｂと比して大きい膜厚を有する絶縁層１０ｂの上方で、かつ、ソース・ドレイン領域２８の半導体層１０ｃと比して小さい膜厚を有する半導体層１０ｃに設けられている。
【００２４】
本実施の形態の半導体装置１００によれば、ゲート絶縁層２２の下方に位置する半導体層１０ｃは、ソース・ドレイン領域２８の半導体層と比して薄い膜厚の層であるため、短チャネル効果を抑制することができる。一方、ソース・ドレイン領域２８の半導体層１０ｃは、ゲート絶縁層２２の下方に位置する半導体層１０ｃと比して厚い膜厚であるため、所望の深さのソース・ドレイン領域２８を形成することができる。その結果、微細化が要求される半導体装置１００においても、短チャネル効果の抑制と、ソース・ドレイン領域２８の抵抗の低下が実現された素子特性の良好な半導体装置を提供することができる。
【００２５】
２．半導体装置の製造方法
次に、図１に示す半導体装置１００の製造方法について説明する。
【００２６】
（１）まず、図２に示すように、支持基板１０ａ、第１絶縁層である絶縁層１０ｂおよび第１半導体層である半導体層１０ｃからなるＳＯＩ基板１０を用意する。ついで、少なくともゲート絶縁層が形成される領域以外に覆うようにマスク層（図示せず）を形成する。マスク層としては、たとえば、レジスト層を用いることができる。このマスク層をマスクとして、半導体層１０ｃを絶縁層１０ｂが露出するまでエッチングする。これにより、後述するゲート絶縁層２２が形成される領域に開口部１２を有した半導体層１０ｃが形成される。
【００２７】
（２）次に、図３に示すように、開口部１２を含む半導体層１０ｃに第２絶縁層である絶縁層１４を形成する。この工程により、ゲート絶縁層が形成される領域の下方には、絶縁層１０ｂと絶縁層１４とが積層されることになり、他の領域と比して膜厚の厚い絶縁層を形成することができる。なお、図３では、開口部１２の底面において形成された絶縁層１４と絶縁層１０ｂとを区別して図示しない。絶縁層１４の材質としては、ＳＯＩ基板１０の絶縁層１０ｂと同様のものであることが好ましい。絶縁層１４の形成方法は、特に制限されず、熱酸化法、ＣＶＤ法などを用いることができる。図３に示す図では、熱酸化法により開口部１２を含む全面に酸化シリコン膜からなる絶縁層１４を形成する場合を例として図示している。絶縁層１４の膜厚は、形成するデバイスによって適宜変更することが可能である。
【００２８】
（３）次に、図４に示すように、少なくとも半導体層１０ｃの上方にある絶縁層１４を除去する。このとき、前述の工程（２）で、半導体層１０ｃの開口部１２を埋め込むように絶縁層１４を形成した場合は、半導体層１０ｃが露出し、開口部１２の底部で膜厚化が図られた絶縁層１０ｂの状態が維持されるように絶縁層１４の除去を行なう。絶縁層１４の除去は、異方性ドライエッチングなどにより行なうことができる。
【００２９】
半導体層１０ｃの開口部１２を完全に埋め込まないように絶縁層１４を形成した場合は、一般的なリソグラフィ技術により、開口部１２にマスク層を形成した後、絶縁層１４のエッチングを行なう。このような態様をとるこにより、絶縁層１４の膜厚が薄い場合でも、確実に開口部１２に形成された絶縁層１４を残存させることができ、絶縁層１０ｂの厚膜化を図ることができる。
【００３０】
（４）次に、図５に示すように、全面に第２半導体層であるシリコン層１６を形成する。シリコン層１６としては、アモルファスシリコン層、ポリシリコン層などを形成することができる。シリコン層１６は、エピタキシャル成長法またはＣＶＤ法などにより形成することができる。
【００３１】
（５）次に、図６に示すように、熱処理を施すことにより、シリコン層１６を結晶化し単結晶シリコン層を形成する。図６においては、半導体層１０ｃと単結晶シリコン層１６とを区別して図示しない。この熱処理は、固相エピタキシー法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＳＰＥ法）により行なうことができる。
【００３２】
次に、一般的な電界効果型トランジスタの形成プロセスによりＳＯＩ基板１０に電界効果型トランジスタを形成する。以下に、その一例を示す。
【００３３】
まず、ゲート絶縁層となる絶縁層（図示せず）と、ゲート電極となる導電層（図示せず）とを順次形成する。ついで、一般的なリソグラフィおよびエッチング技術により、チャネル領域の上方にゲート絶縁層２２およびゲート電極２４を形成する。
【００３４】
次に、エクステンション領域３０を形成するために、ゲート電極２４をマスクとして所望の不純物を半導体層１０ｃに導入し低濃度不純物層を形成する。次に、ＣＶＤ法などによって、絶縁層（図示しない）、たとえばシリコン窒化膜，シリコン酸化膜などを全面に形成する。次いで、たとえば、反応性イオンエッチングなどによって、絶縁層を異方性エッチングすることにより、サイドウォール絶縁層２６を形成する。
【００３５】
次に、ソース・ドレイン領域２８を形成するために、サイドウォール絶縁層２６をマスクとして、所望の不純物を半導体層１０ｃに導入する。以上の工程により、本実施の形態かかるＳＯＩ構造を有する半導体装置を製造することができる。
【００３６】
本実施の形態の製造方法によれば、ゲート絶縁層２２およびゲート電極２４が形成される領域の半導体層１０ｃに、絶縁層１０ｂが露出するまでエッチングして開口部１２を形成する。ついで、少なくとも開口部１２には絶縁層１４を形成し、その後、全面に半導体層（シリコン層１６）を形成する。そのため、所定の領域の絶縁層１０ｂの膜厚が厚く、かつ半導体層１０ｃの膜厚が薄いＳＯＩ基板１０を形成することができる。その結果、ＳＯＩ基板１０に形成される電界効果型トランジスタ２０のチャネル領域において、絶縁層１０ｂは厚く半導体層１０ｃは薄い構造をとることができ、ソース・ドレイン領域２８においては、所望の厚さの半導体層１０ｃが確保されたＳＯＩ構造を有する半導体装置を製造することができる。その結果、短チャネル効果が抑制され、ソース・ドレイン領域２８の抵抗の低下が実現されたりすることができる半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置を模式的に示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面図。
【図３】図１に示す半導体装置の製造工程を示す断面図。
【図４】図１に示す半導体装置の製造工程を示す断面図。
【図５】図１に示す半導体装置の製造工程を示す断面図。
【図６】図１に示す半導体装置の製造工程を示す断面図。
【符号の説明】
１０  ＳＯＩ基板、  １０ａ  支持基板、  １０ｂ  絶縁層、  １０ｃ  半導体層、  １２  開口部、  １４  酸化シリコン膜、  １６  シリコン層、  ２０電界効果型トランジスタ、  ２２  ゲート絶縁層、  ２４  ゲート電極、  ２６  サイドウォール絶縁層、  ２８  不純物層、  ３０  エクステンション領域、  １００  半導体装置
【図１】
2004281661.tif 000003
【図２】
2004281661.tif 000004
【図３】
2004281661.tif 000005
【図４】
2004281661.tif 000006
【図５】
2004281661.tif 000007
【図６】
2004281661.tif 000008