(57)【要約】【課題】半導体装置本体の外部リードと基板の電極部との接合が確実に行なわれる積層実装型半導体装置の製造方法を提供する。【解決手段】フラックス供給装置により各ランド３の表面にフラックス２０が供給される。ボール供給装置を用いて所定の大きさのはんだボール３０がランド３上に供給される。ロジックＩＣ２上にメモリＩＣ５が配置されて、複数の外部リード６のそれぞれが、対応する複数のランド３のそれぞれにおける所定の位置に接触される。所定の熱処理を施すことによって、はんだボール３０が溶解されて各外部リード６と各ランド３とが接合される。その後、溶解したはんだが冷却されて接合部が形成されて、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する。【選択図】        図６
2004281634.tif 000002
【特許請求の範囲】
【請求項１】
基板の主表面上にそれぞれ所定の機能を有する複数の半導体装置本体を積層させた積層実装型半導体装置の製造方法であって、
基板の主表面上に一の半導体装置本体を形成する工程と、
前記一の半導体装置本体の周囲に位置する前記基板の部分の表面に、前記一の半導体装置本体と電気的に接続される複数の電極部を形成する工程と、
複数の前記電極部のそれぞれに、所定の大きさのはんだボールを供給する工程と、
複数の前記電極部とそれぞれ接合される複数の外部リードを持つ他の半導体装置本体を用意する工程と、
前記他の半導体装置本体における複数の前記外部リードおよび複数の前記電極部のいずれかにフラックスを供給する工程と、
前記フラックスが供給された後、前記一の半導体装置本体上に前記他の半導体装置本体を配置させて、前記はんだボールが供給された複数の前記電極部のそれぞれに対応する複数の前記外部リードのそれぞれを接触する工程と、
複数の前記電極部と複数の前記外部リードとが接触した状態で、所定の熱処理を施すことにより、前記はんだボールを溶解させて複数の前記電極部のそれぞれと対応する複数の前記電極部のそれぞれとを接合する工程とを備えた、積層実装型半導体装置の製造方法。
【請求項２】
前記はんだボールを供給する工程では、一つの電極部に対して複数のはんだボールが供給される、請求項１記載の積層実装型半導体装置の製造方法。
【請求項３】
複数の前記電極部のそれぞれには、前記はんだボールが供給される位置に凹部があらかじめ形成された、請求項１または２に記載の積層実装型半導体装置の製造方法。
【請求項４】
前記フラックスを供給する工程では、複数の前記電極部のそれぞれにおいて、フラックスは前記はんだボールが供給される位置に選択的に供給される、請求項１記載の積層実装型半導体装置の製造方法。
【請求項５】
前記はんだボールを供給する工程では、あらかじめ前記はんだボールの前記電極部と接触する部分にフラックスが塗布されて、フラックスが塗布された状態で前記はんだボールが複数の前記電極部のそれぞれに供給される、請求項１記載の積層実装型半導体装置の製造方法。
【請求項６】
前記はんだボールを供給する工程では、一つの電極部に対して複数のはんだボールが供給される、請求項５記載の積層実装型半導体装置の製造方法。
【請求項７】
基板の主表面上にそれぞれ所定の機能を有する複数の半導体装置本体を積層させた積層実装型半導体装置の製造方法であって、
基板の主表面上に一の半導体装置本体を形成する工程と、
前記一の半導体装置本体の周囲に位置する前記基板の部分の表面に、前記一の半導体装置本体と電気的に接続された複数の電極部を形成する工程と、
複数の前記電極部とそれぞれ接合される複数の外部リードを持つ他の半導体装置本体を用意する工程と、
前記他の半導体装置本体における複数の前記外部リードのそれぞれに、所定の厚さを有し前記外部リードの寸法に対応した所定のマスク部材を介してその厚さに対応する所定量のはんだペーストを供給する工程と、
前記はんだペーストが供給された後、前記一の半導体装置本体上に前記他の半導体装置本体を配置させて、前記はんだペーストが供給された複数の前記外部リードのそれぞれを対応する複数の前記電極部のそれぞれに接触する工程と、
複数の前記電極部と複数の前記外部リードとが接触した状態で、所定の熱処理を施すことにより、前記はんだペーストを溶解させて複数の前記電極部のそれぞれと対応する複数の前記電極部のそれぞれとを接合する工程とを備えた、積層実装型半導体装置の製造方法。
【請求項８】
基板の主表面上にそれぞれ所定の機能を有する複数の半導体装置本体を積層させた積層実装型半導体装置の製造方法であって、
基板の主表面上に一の半導体装置本体を形成する工程と、
前記一の半導体装置本体の周囲に位置する前記基板の部分の表面に、前記一の半導体装置本体と電気的に接続された複数の電極部を形成する工程と、
複数の前記電極部のそれぞれに、所定の厚さのはんだメッキ層を形成する工程と、
複数の前記電極部とそれぞれ接合される複数の外部リードを持つ他の半導体装置本体を用意する工程と、
前記他の半導体装置本体における複数の前記外部リードおよび複数の前記電極部のいずれかにフラックスを供給する工程と、
前記フラックスが供給された後、前記一の半導体装置本体上に前記他の半導体装置本体を配置させて、前記はんだメッキ層が形成された複数の前記電極部のそれぞれに対応する複数の前記外部リードのそれぞれを接触する工程と、
複数の前記電極部と複数の前記外部リードとが接触した状態で、所定の熱処理を施すことにより、前記はんだメッキ層を溶解させて複数の前記電極部のそれぞれと対応する複数の前記電極部のそれぞれとを接合する工程とを備えた、積層実装型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は積層実装型半導体装置の製造方法に関し、特に、基板上にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体装置本体を積層させた積層実装型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
機能の異なる複数のＩＣ等の半導体装置本体を基板に積層して互いに接続することにより、１つの半導体装置として多機能化を図った積層実装型半導体装置が提案されている。
【０００３】
たとえば、１段目の半導体装置本体としてロジックＩＣが基板に実装され、そのロジックＩＣ上に２段目の半導体装置本体としてメモリＩＣが実装された積層実装型半導体装置がある。
【０００４】
このような積層実装型半導体装置では、２段目の半導体装置本体の外部リードは、１段目の半導体装置本体が載置された基板のランドにはんだ付けされることになる。
【０００５】
そこで、半導体装置本体の外部リードをランドにはんだ付けする従来の方法として、特開平５−２５８９８６号公報に記載されたはんだ付け方法について説明する。
【０００６】
まず、はんだチップが塗布される前の初期の半導体装置本体が収納されたはんだチップなしパレットが用意される。一方、はんだペーストの塗り込め溝を有するチップ付パレットが用意される。
【０００７】
そのチップ付パレット上にはんだペーストが塗布される。その塗布されたはんだペーストがスキージによって塗り込め溝に塗り付けられる。
【０００８】
次に、はんだチップのないパレットより半導体装置本体が取出される。取出された半導体装置本体は、半導体装置本体の外部リードがチップ付パレットの溝の上に位置するようにチップ付パレットに載置される。
【０００９】
次に、半導体装置本体がチップ付パレットに搭載された状態で、チップ付パレットが所定の温度に加熱される。半導体装置本体が押されて外部リードがはんだペーストの中に食い込む。
【００１０】
はんだペーストは加熱されることではんだ金属となって、外部リードに付着する。このようにして外部リードにはんだが供給された半導体装置本体は、所定の基板にはんだ付けされて実装されることになる。
【００１１】
【特許文献１】
特開平５−２５８９８６号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の方法では次のような問題点があった。上述したように、半導体装置本体の外部リードへのはんだの供給は、チップ付パレットの塗り込め溝に充填されたはんだに外部リードを押付けることによって行なわれる。
【００１３】
半導体装置本体を引き上げる際に、塗り込め溝に充填されたはんだは、外部リードとの付着力によって外部リードに付着することになる。このとき、外部リードのはんだへの押付け方によっては、はんだの外部リードへの付着力にばらつきが生じて、外部リードに付着するはんだの量が不均一になることがある。
【００１４】
そのため、たとえば２段目の半導体装置本体の外部リードをランドへ接合する際にはんだ付けが確実に行なわれずに、１段目の半導体装置と２段目の半導体装置との電気的な接続が良好に行なわれないことがある。その結果、半導体装置として所望の機能を確保することができないという問題が生じるおそれがある。
【００１５】
本発明は上記問題点を解決するためになされたものであり、その目的は、半導体装置本体の外部リードと基板のランドとの接合が確実に行なわれる積層実装型半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係る積層実装型半導体装置の製造方法は、基板の主表面上にそれぞれ所定の機能を有する複数の半導体装置本体を積層させた積層実装型半導体装置の製造方法であって、以下の工程を備えている。基板の主表面上に一の半導体装置本体を形成する。一の半導体装置本体の周囲に位置する基板の部分の表面に、一の半導体装置本体と電気的に接続される複数の電極部を形成する。複数の電極部のそれぞれに所定の大きさのはんだボールを供給する。複数の電極部とそれぞれ接合される複数の外部リードを持つ他の半導体装置本体を用意する。他の半導体装置本体における複数の外部リードおよび複数の電極部のいずれかにフラックスを供給する。フラックスが供給された後、一の半導体装置本体上に他の半導体装置本体を配置させて、はんだボールが供給された複数の電極部のそれぞれに対応する複数の外部リードのそれぞれを接触する。複数の電極部と複数の外部リードとが接触した状態で所定の熱処理を施すことにより、はんだボールを溶解させて複数の電極部のそれぞれと対応する複数の電極部のそれぞれとを接合する。
【００１７】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る積層実装型半導体装置の製造方法について説明する。
【００１８】
図１および図２に示すように、まず、所定の基板１の表面上に１段目の半導体装置本体として、たとえばロジックＩＣ２が形成される。そのロジックＩＣ２の周囲には、電極部として複数のランド３が規則的に形成される。
【００１９】
ロジックＩＣ２はそのランド３と電気的に接続されている。なお、この積層実装型半導体装置の一形態として、基板１の下面には複数のはんだボール（ボールグリッドアレイタイプ）４が形成されている。
【００２０】
次に、図３に示すように、フラックス供給装置２１により各ランド３の表面にフラックス２０が供給される。このとき、図４に示すように、フラックス供給装置２１の先端部２１ａからランド３の表面への転写によりフラックス２０が供給されることになる。
【００２１】
次に、図５に示すように、ボール供給装置３１を用いて所定の大きさのはんだボール３０がランド３上に供給される。はんだボール３０の直径はたとえば約０．２０〜０．５０ｍｍである。はんだとしては、たとえばＳｎ−Ｐｂ共晶（融点１８３℃）、あるいは、Ｐｂフリーはんだ（Ｓｎ・３Ａｇ・０．５Ｃｕ：融点２１８℃）などが用いられる。
【００２２】
はんだボール３０はボール供給装置３１の先端部分に真空吸着した状態でランド３上に接触する。その後、真空吸着が解除されて、はんだボール３０がランド３表面に載置される。ランド３上に載置されたはんだボール３０は、フラックス２０の粘性により容易に移動することはない。
【００２３】
次に、図６に示すように、２段目の半導体装置本体として、たとえばメモリＩＣ５が１段目のロジックＩＣ２上に配置される。このとき、メモリＩＣ５に設けられた複数の外部リード６のそれぞれが、対応する複数のランド３のそれぞれにおける所定の位置に接触する。
【００２４】
たとえばこの場合には、図７に示すように、メモリＩＣ５の外部リード６は、ランド３においてメモリＩＣ５の側に接触する。はんだボール３０はメモリＩＣが位置する側とは反対側に載置されている。
【００２５】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだボール３０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。
【００２６】
その後、溶解したはんだが冷却されて接合部７が形成されて、図８に示すように、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する。
【００２７】
上述した積層実装型半導体装置の製造方法では、複数のランド３のそれぞれに所定の大きさのはんだボール３０が供給される。これにより、複数のランド３のそれぞれには、一定量のはんだが確実に供給されることになる。
【００２８】
その結果、所定の熱処理を施してそれぞれのランド３上に位置するはんだボール３０を溶解させることによって、メモリＩＣ５の各外部リード６と各ランド３とを確実に接合することができる。
【００２９】
実施の形態２
前述した製造方法では、各ランド３に１つのはんだボール３０が供給される場合を例に挙げて説明した。ここでは、各ランドに２つのはんだボールが供給される場合を例に挙げて説明する。
【００３０】
まず、前述した図３に示すフラックスを塗布する工程の後、図９および図１０に示すように、ボール供給装置３１により１つのランド３に対して２つのはんだボール３０が供給される。
【００３１】
たとえばこの場合には、図１０に示すように、ランド３において一方のはんだボール３０はロジックＩＣ２の側に供給され、他方のはんだボール３０はロジックＩＣ２が位置する側とは反対側に供給される。ランド３上に載置された各はんだボール３０は、フラックス２０の粘性により容易に移動することはない。
【００３２】
次に、図１１に示すように、メモリＩＣ５が１段目のロジックＩＣ２上に配置される。このとき、メモリＩＣ５に設けられた複数の外部リード６のそれぞれが、対応する複数のランド３のそれぞれにおける所定の位置に接触する。
【００３３】
この場合には、各外部リード６は、各ランド３において一方のはんだボール３０と他方のはんだボール３０との間の位置に接触する。
【００３４】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだボール３０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。その後、溶解したはんだが冷却されて、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する（たとえば後述する図３４参照）。
【００３５】
上述した積層実装型半導体装置の製造方法では、複数のランド３のそれぞれに所定の大きさのはんだボール３０が２つ供給される。これにより、複数のランド３のそれぞれには、一定量のはんだが十分に供給されることになる。
【００３６】
その結果、所定の熱処理を施してそれぞれのランド３上に位置するはんだボール３０を溶解させることによって、メモリＩＣ５の各外部リード６と各ランド３とをより確実に接合することができる。
【００３７】
実施の形態３
ここでは、はんだボールを受け留める溝部が各ランドに設けられている場合を例に挙げて説明する。
【００３８】
まず、前述した図３に示すフラックスを塗布する工程の後、図１２に示すように、ボール供給装置によりランド３にはんだボール３０が供給される。図１３に示すように、そのランド３にはあらかじめ凹部８が形成されている。はんだボール３０はその凹部８に受け留められるように凹部８の上に載置される。
【００３９】
次に、図１４に示すように、対応する複数のランド３のそれぞれにおける所定の位置６ａに、２段目のメモリＩＣに設けられた複数の外部リードのそれぞれが接触する。
【００４０】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだボール３０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。その後、溶解したはんだが冷却されて、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する（たとえば図８参照）。
【００４１】
上述した積層実装型半導体装置の製造方法では、はんだボール３０が供給される複数のランド３のそれぞれには、はんだボール３０を受け留める凹部８が形成されている。
【００４２】
これにより、所定の熱処理を施してはんだボール３０を溶解させる際にフラックス２０が流動しても、それに伴ってはんだボール３０が所定のランド３から流されることがなくなる。
【００４３】
その結果、はんだボールが所定のランド３上において確実に溶解して、メモリＩＣ５の各外部リード６と各ランド３とをさらに確実に接合することができる。
【００４４】
実施の形態４
実施の形態３では、各ランド３に１つのはんだボール３０が供給される場合を例に挙げて説明した。ここでは、各ランドに２つのはんだボールが供給される場合を例に挙げて説明する。
【００４５】
まず、前述した図３に示すフラックスを塗布する工程の後、図１５に示すように、ボール供給装置により１つのランド３に対して２つのはんだボール３０が供給される。
【００４６】
図１６に示すように、そのランド３にはあらかじめ２つの凹部８が形成されており、一方の凹部８はメモリＩＣの側に形成され、他方の凹部８はメモリＩＣが位置する側とは反対側に形成されている。
【００４７】
一方のはんだボール３０は一方の凹部８の上に載置され、他方のはんだボール３０は他方の凹部８の上に載置される。
【００４８】
次に、図１７に示すように、対応する複数のランド３のそれぞれにおける所定の位置６ａに、２段目のメモリＩＣに設けられた複数の外部リードのそれぞれが接触する。
【００４９】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだボール３０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。その後、溶解したはんだが冷却され、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する（たとえば図３４参照）。
【００５０】
上述した積層実装型半導体装置の製造方法では、はんだボール３０が供給される複数のランド３のそれぞれには、はんだボール３０を受け留める２つの凹部８が形成されている。
【００５１】
これにより、所定の熱処理を施してはんだボール３０を溶解させる際にフラックス２０が流動しても、それに伴ってはんだボール３０が所定のランド３から流されることがなくなる。
【００５２】
また、複数のランド３のそれぞれに所定の大きさのはんだボール３０が２つ供給される。これにより、複数のランド３のそれぞれには、一定量のはんだが十分に供給されることになる。
【００５３】
その結果、はんだボールが所定のランド３上において確実に溶解して、メモリＩＣ５の各外部リード６と各ランド３とをさらに確実に接合することができる。
【００５４】
実施の形態５
ここでは、所定のパターンのフラックスを各ランドに供給する場合を例に挙げて説明する。
【００５５】
まず、フラックス供給装置により各ランドの表面にフラックスが供給される。このとき、図１８に示すように、フラックス供給装置の２つに分かれた先端部２１ｂからランド３の表面への転写によりフラックス２０が供給される。
【００５６】
これにより、図１９および図２０に示すように、ランド３においては、メモリＩＣの側に１つのフラックス２０が供給され、メモリＩＣが位置する側とは反対側に他のフラック２０が供給される。そして、ランド３の中央付近ではフラックスは供給されていない。
【００５７】
次に、図２１に示すように、ボール供給装置によりランド３の所定の位置にはんだボール３０が供給される。たとえばこの場合には、ランド３においてメモリＩＣが位置する側とは反対側に位置するフラックス２０の上にはんだボール３０が供給される。
【００５８】
次に、図２２に示すように、対応する複数のランド３のそれぞれにおける所定の位置６ａに、２段目のメモリＩＣに設けられた複数の外部リードのそれぞれが接触する。外部リードは、ランド３において一方のフラックス２０が供給された部分から他のフラックス２０が供給された部分を連続して覆うように接触することになる。
【００５９】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだボール３０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。その後、溶解したはんだが冷却されて、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する（たとえば図８参照）。
【００６０】
上述した積層実装型半導体装置の製造方法では、ランド３においてメモリＩＣの側の部分とその反対側の部分とにフラックス２０がそれぞれ供給されて、中央付近にはフラックス２０は供給されない。
【００６１】
これにより、フラックス２０がランド３の全面に供給される場合と比べて、次のような効果が得られることになる。
【００６２】
所定の熱処理を施してはんだボール３０を溶解させる際には、フラックス２０が流動することが想定される。
【００６３】
このとき、図２３に示すように、複数のランド３ａ〜３ｃのそれぞれの全面にフラックス２０が供給される場合には、たとえば図２４に示すように、一つのランド３ｂに供給されたフラックス２０が流れ出してしまい、隣合うランド３ａに供給されたフラックス２０と合流するおそれがある。
【００６４】
そのため、ランド３ｂ上に供給されたはんだボール３０ｂがフラックス２０の流れに乗ってランド３ａにまで移動してしまい、ランド３ｂにはんだボールが供給されない状態になるおそれが生じる。
【００６５】
その状態で各はんだボール３０ａ〜３０ｃが溶解されると、図２５に示すように、ランド３ａ，３ｃにだけはんだ３２が形成されて、ランド３ｂにははんだがほとんどない状態となる。その結果、ランド３ｂと対応する外部リードとの接合が不充分になるおそれがある。
【００６６】
一方、上述した方法では、ランド３においてランド３と外部リードとの接合に必要な部分にだけフラックス２０が供給されて、それ以外の部分にはフラックス２０は供給されない。
【００６７】
これにより、一つのランド３に供給されたフラックス２０が隣合うランド３にまで流れ出してしまうことが抑制されて、一つのランド３ｂ上に供給されたはんだボール３０ｂが隣合うランド３にまで移動して、一つのランド３にはんだボールが供給されない状態になることが阻止される。
【００６８】
その結果、一つのランド３と対応する外部リードとの接合が不充分になることがなくなって、両者を確実に接合することができる。
【００６９】
実施の形態６
ここでは、はんだボールにフラックスを供給するとともに、外部リードにフラックスを供給する場合を例に挙げて説明する。
【００７０】
まず、図２６に示すように、ボール供給装置３１によって供給される所定の大きさのはんだボール３０を槽１９のフラックス２０に接触させることにより、図２７に示すように、はんだボール３０の下部表面にフラックス２０ｂが供給される。次に、フラックス２０ｂが供給されたはんだボール３０が各ランド３上に供給される。
【００７１】
一方、図２８に示すように、２段目のメモリＩＣ５の外部リード６を槽１９のフラックス２０に接触させることにより、各外部リード６におけるランド３と接触する部分（接触面）にフラックス２０ｃが供給される。
【００７２】
次に、図２９に示すように、外部リード６にフラックス２０ｃが供給されたメモリＩＣ５が１段目のロジックＩＣ２上に配置されて、複数の外部リード６のそれぞれが、対応する複数のランド３のそれぞれにおける所定の位置に接触する。
【００７３】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだボール３０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。
【００７４】
その後、溶解したはんだが冷却されて接合部７が形成され、図３０に示すように、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する。
【００７５】
上述した積層実装型半導体装置の製造方法では、はんだボール３０およびメモリＩＣの外部リード６において、ランド３と接触する部分にだけフラックス２０ｂ，２０ａがそれぞれ供給される。
【００７６】
これにより、所定の熱処理を施してはんだボール３０を溶解させる際に、一つのランドから他のランドへ向かってフラックス２０が流動するようなことが抑制される。
【００７７】
その結果、一定量のはんだボールが各ランド３上において確実に溶解して、メモリＩＣ５の各外部リード６と各ランド３とをさらに確実に接合することができる。
【００７８】
実施の形態７
実施の形態６では、各ランド３に１つのはんだボール３０が供給される場合を例に挙げて説明した。ここでは、各ランドに２つのはんだボールが供給される場合を例に挙げて説明する。
【００７９】
まず、図３１に示すように、ボール供給装置３１によって供給される所定の大きさの各はんだボール３０を槽１９のフラックス２０に接触させることにより、図３２に示すように、各はんだボール３０の下部表面にフラックス２０ｂが供給される。次に、各ランド３に対してフラックス２０ｂが供給された２つのはんだボール３０が供給される。
【００８０】
一方、前述した図２８に示す工程と同様にして、２段目のメモリＩＣ５の外部リード６を槽１９のフラックス２０に接触させることにより、各外部リード６におけるランド３と接触する接触面にフラックス２０ｃが供給される。
【００８１】
次に、図３３に示すように、外部リード６にフラックス２０ｃが供給されたメモリＩＣ５が１段目のロジックＩＣ２上に配置されて、複数の外部リード６のそれぞれが、対応する複数のランド３のそれぞれにおける所定の位置に接触する。
【００８２】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだボール３０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。
【００８３】
その後、溶解したはんだが冷却されて接合部７が形成され、図３４に示すように、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する。
【００８４】
上述した積層実装型半導体装置の製造方法では、はんだボール３０およびメモリＩＣの外部リード６において、ランド３と接触する部分にフラックス２０ｂ，２０ｃがそれぞれ供給される。
【００８５】
これにより、所定の熱処理を施してはんだボール３０を溶解させる際に、一つのランドから他のランドへ向かってフラックス２０ｂ，２０ｃが流動するようなことが抑制される。
【００８６】
しかも、複数のランド３のそれぞれに所定の大きさのはんだボール３０が２つ供給される。これにより、複数のランド３のそれぞれには、一定量のはんだが十分に供給されることになる。
【００８７】
その結果、一定量の十分なはんだボールが各ランド３上において確実に溶解して、メモリＩＣ５の各外部リード６と各ランド３とをさらに確実に接合することができる。
【００８８】
実施の形態８
ここでは、はんだペーストを外部リードに転写により供給する場合を例に挙げて説明する。
【００８９】
まず、図３５に示すように、メモリＩＣ５の外部リード６におけるランド３と接触する接触面が上を向くように、メモリＩＣ５が所定の治具４３に載置される。そのメモリＩＣ５を覆うように所定の印刷用マスク４０が配設される。
【００９０】
印刷用マスク４０には、複数の外部リード６のそれぞれに対応する位置にマスク開口部４１が設けられている。
【００９１】
次に、印刷用のスキージ４２を用いてはんだペースト３３をならすことにより、マスク開口部４１を介してはんだペースト３３が外部リード６の接触面に供給される。
【００９２】
次に、図３６に示すように、はんだペースト３３ａが供給されたメモリＩＣ５が１段目のロジックＩＣ２上に配置されて、複数の外部リード６のそれぞれが、対応する複数のランド３のそれぞれに接触する。
【００９３】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだペースト３３ａが溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。その後、溶解したはんだが冷却されて接合部７が形成されて、図３７に示すように、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する。
【００９４】
上述した積層実装型半導体装置の製造方法では、平面状の印刷用マスク４０に形成されたマスク開口部４１を介して外部リード６の接触面にはんだペースト３３ａが供給される。
【００９５】
これにより、従来技術のように凹部あるいは溝部等に塗り込められたはんだペーストが転写によって外部リードに供給される場合と比べて、次のような効果が得られることになる。
【００９６】
図３８に示すように、たとえばマスク４４の凹部等に塗り込められたはんだペーストを外部リード６に供給する場合には、まず、凹部の底に設けられた開口部４４ａの部分が外部リード６と接触する。
【００９７】
次に、たとえばスキージ（図示せず）によってはんだペースト３３がならされ、凹部に塗り込められたはんだペースト３３が開口部４４ａを介して外部リード６の接触面に供給される。
【００９８】
次に、図３９に示すように、マスク４４が外部リード６から引き離される。このとき、外部リード６に供給されたはんだペーストに作用する力のうち、マスク４４の側に残ろうとする力４５ａの方が外部リード６の側に残ろうとする力（粘着力）４５ｂよりも大きい傾向にある。
【００９９】
そのため、マスク４４が外部リード６から引き離された後では、外部リード６の接触面には開口部４４ａを介して供給されるはんだペーストのうちの一部のはんだペーストしか残らないことになる。
【０１００】
その結果、外部リード６の接触面に供給されるはんだペーストの量が十分ではなくなり、各外部リード６と各ランド３との接合が確実に行なわれないことがある。
【０１０１】
一方、上述した方法では、図４０に示すように、平面状の印刷用マスク４０に形成されたマスク開口部４１に印刷用マスク４０の厚さに相当するはんだペースト３３ａが塗り込まれることになり、印刷用マスク４０の上に余分なはんだペーストは存在しない。
【０１０２】
これにより、印刷用マスク４０が外部リード６から引き離される際には、図４１に示すように、外部リード６に供給されたはんだペーストに作用する力のうち、外部リード６の側に残ろうとする力（粘着力）４６ｂの方が、印刷用マスク４０の側に残ろうとする力４６ａよりも大きくなる。
【０１０３】
そのため、印刷用マスク４０が外部リード６から引き離された後では、外部リード６の接触面にはマスク開口部４１の大きさと厚さに相当する量のはんだペースト３３ａが供給されることになる。
【０１０４】
その結果、外部リード６の接触面に所定量のはんだペーストが確実に供給されて、各外部リード６と各ランド３との接合を確実に行なうことができる。
【０１０５】
なお、上述した方法では、外部リード６の接触面が上方を向くように所定の治具４３に載置されたメモリＩＣ５に対して、マスク開口部４１を介してはんだペーストを外部リード６の接触面に供給する場合について説明した。
【０１０６】
この他に、上述したマスク開口部の大きさと印刷用マスクの厚さに相当するはんだペーストを外部リードの接触面に供給する機能を、たとえば図４２に示すはんだペースト供給装置４７にもたせて、このはんだペースト供給装置４７を用いて、外部リード６の接触面に所定量のはんだペースト３３ａを供給するようにしてもよい。
【０１０７】
実施の形態９
ここでは、各ランドに所定の厚さのはんだメッキ層が形成される場合を例に挙げて説明する。
【０１０８】
まず、図４３に示すように、２段目のメモリＩＣ５の外部リード６を槽１９のフラックス２０に接触させることにより、各外部リード６の接触面にフラックス２０ｃが供給される。
【０１０９】
一方、図４４に示すように、複数のランド３のそれぞれの表面には、たとえば電解メッキ法により厚さ約１００μｍ程度のはんだメッキ層５０が形成される。
【０１１０】
次に、図４５に示すように、外部リード６にフラックス２０ｃが供給されたメモリＩＣ５が１段目のロジックＩＣ２上に配置されて、複数の外部リード６のそれぞれが、対応する複数のランド３のそれぞれに接触する。
【０１１１】
次に、はんだの融点より高い温度による所定の熱処理を施すことによって、はんだメッキ層５０が溶解されてメモリＩＣ５の各外部リード６と各ランド３とが接合される。
【０１１２】
その後、溶解したはんだが冷却されて接合部７が形成され、図４６に示すように、ロジックＩＣ２上にメモリＩＣ５が積層実装された積層実装型半導体装置が完成する。
【０１１３】
上述した積層実装型半導体装置の製造方法では、複数のランド３のそれぞれに所定の厚さのはんだメッキ層５０が形成される。これにより、複数のランド３のそれぞれには、一定量のはんだが確実に供給されることになる。
【０１１４】
その結果、所定の熱処理を施してそれぞれのランド３上に位置するはんだを溶解させることによって、メモリＩＣ５の各外部リード６と各ランド３とを確実に接合することができる。
【０１１５】
なお、上述した各実施の形態における積層実装型半導体装置では、ロジックＩＣ２上にメモリＩＣ５を積層実装させた２層型（２段型）のものを例に挙げて説明した。
【０１１６】
本製造方法は２段型のものに限られず、たとえば図４７に示すように、２段目のメモリＩＣ５の上に３段目の半導体装置本体９を積層する場合にも適用することができる。
【０１１７】
また、１段目の半導体装置本体としてロジックＩＣ２を例に挙げ、２段目の半導体装置本体としてメモリＩＣ５を例に挙げたが、半導体装置本体としてはこれに限られるものではない。
【０１１８】
さらに、各実施の形態ではボールグリッドアレイタイプを例に挙げて説明したが、積層実装型半導体装置としてはこのタイプに限られるものではなく、本製造方法は、一つの基板上に半導体装置本体が積層され、そのうちの少なくとも一つの半導体装置本体と基板に設けられたランドとを接合させる構造のものに広く適用することができる。
【０１１９】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２０】
【発明の効果】
本発明に係る積層実装型半導体装置の製造方法によれば、複数の電極部のそれぞれに所定の大きさのはんだボールが供給される。これにより、複数の電極部のそれぞれには一定量のはんだが確実に供給されることになる。その結果、所定の熱処理を施してそれぞれの電極部上に位置するはんだボールを溶解させることによって、一の半導体装置本体と電気的に接続された各電極部と、他の半導体装置本体の各外部リードとを確実に接合することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程における平面図である。
【図３】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程における部分拡大断面図である。
【図５】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程における平面図である。
【図８】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程における平面図である。
【図１１】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程における枠Ａ内の部分拡大断面図である。
【図１４】同実施の形態において、図１２に示す工程における枠Ａ内の部分拡大平面図である。
【図１５】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程における枠Ａ内の部分拡大断面図である。
【図１７】同実施の形態において、図１５に示す工程における枠Ａ内の部分拡大平面図である。
【図１８】本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す部分拡大断面図である。
【図１９】同実施の形態において、図１８示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程における枠Ａ内の部分平面図である。
【図２１】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す平面図である。
【図２２】同実施の形態において、図２１に示す工程における枠Ａ内の部分拡大平面図である。
【図２３】同実施の形態において、効果を説明するための比較となる第１の部分拡大平面図である。
【図２４】同実施の形態において、効果を説明するための比較となる第２の部分拡大平面図である。
【図２５】同実施の形態において、効果を説明するための比較となる第３の部分拡大平面図である。
【図２６】本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】本発明の実施の形態８に係る半導体装置の製造方法の一工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、効果を説明するための比較となる第１の部分拡大平面図である。
【図３９】同実施の形態において、効果を説明するための比較となる第２の部分拡大平面図である。
【図４０】同実施の形態において、効果を説明するための第１の部分拡大平面図である。
【図４１】同実施の形態において、効果を説明するための第２の部分拡大平面図である。
【図４２】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す部分拡大断面図である。
【図４３】本発明の実施の形態９に係る半導体装置の製造方法の一工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行なわれる工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４７】本発明の各実施の形態に係る半導体装置の製造方法を用いることによって製造される積層実装型半導体装置の変形例を示す断面図である。
【符号の説明】
１  基板、２  ロジックＩＣ、３，３ａ〜３ｃ  ランド、４  はんだボール、５  メモリＩＣ、６  外部リード、６ａ  外部リードの位置、７  接合部、８  凹部、９  半導体装置本体、１９，２９  槽、２０，２０ａ，２０ｂ，２０ｃ  フラックス、２１  フラックス供給装置、２１ａ，２１ｂ  先端部、３０，３０ａ，３０ｂ，３０ｃ  はんだボール、３１  ボール供給装置、３２  はんだ、３３，３３ａ  はんだペースト、４０  印刷用マスク、４１  マスク開口部、４２スキージ、４３  治具、４４  マスク、５０  はんだメッキ層。
【図１】
2004281634.tif 000003
【図２】
2004281634.tif 000004
【図３】
2004281634.tif 000005
【図４】
2004281634.tif 000006
【図５】
2004281634.tif 000007
【図６】
2004281634.tif 000008
【図７】
2004281634.tif 000009
【図８】
2004281634.tif 000010
【図９】
2004281634.tif 000011
【図１０】
2004281634.tif 000012
【図１１】
2004281634.tif 000013
【図１２】
2004281634.tif 000014
【図１３】
2004281634.tif 000015
【図１４】
2004281634.tif 000016
【図１５】
2004281634.tif 000017
【図１６】
2004281634.tif 000018
【図１７】
2004281634.tif 000019
【図１８】
2004281634.tif 000020
【図１９】
2004281634.tif 000021
【図２０】
2004281634.tif 000022
【図２１】
2004281634.tif 000023
【図２２】
2004281634.tif 000024
【図２３】
2004281634.tif 000025
【図２４】
2004281634.tif 000026
【図２５】
2004281634.tif 000027
【図２６】
2004281634.tif 000028
【図２７】
2004281634.tif 000029
【図２８】
2004281634.tif 000030
【図２９】
2004281634.tif 000031
【図３０】
2004281634.tif 000032
【図３１】
2004281634.tif 000033
【図３２】
2004281634.tif 000034
【図３３】
2004281634.tif 000035
【図３４】
2004281634.tif 000036
【図３５】
2004281634.tif 000037
【図３６】
2004281634.tif 000038
【図３７】
2004281634.tif 000039
【図３８】
2004281634.tif 000040
【図３９】
2004281634.tif 000041
【図４０】
2004281634.tif 000042
【図４１】
2004281634.tif 000043
【図４２】
2004281634.tif 000044
【図４３】
2004281634.tif 000045
【図４４】
2004281634.tif 000046
【図４５】
2004281634.tif 000047
【図４６】
2004281634.tif 000048
【図４７】
2004281634.tif 000049