(57)【要約】【課題】マイクロ波プラズマエッチングにおける寸法変換差を抑制しつつ、レジスト選択比を向上させる【解決手段】マイクロ波発生器１により発生されるマイクロ波のＶｐ−ｐが極小になるようにマイクロ波パワーを設定し、ウェハＷ上に形成された多結晶シリコン層をエッチングする。【選択図】      図１
2004281442.tif 000002
【特許請求の範囲】
【請求項１】
マイクロ波を発生させるマイクロ波発生手段と、
前記マイクロ波の電圧振幅値が極小になるようにマイクロ波パワーを設定するマイクロ波パワー設定手段と、
前記マイクロ波に基づいてエッチングガスをプラズマ化するプラズマ化手段とを備えることを特徴とするエッチング装置。
【請求項２】
マイクロ波を発生させるマイクロ波発生手段と、
前記マイクロ波の電圧振幅値が安定する範囲内にマイクロ波パワーを設定するマイクロ波パワー設定手段と、
前記マイクロ波に基づいてエッチングガスをプラズマ化するプラズマ化手段とを備えることを特徴とするエッチング装置。
【請求項３】
マイクロ波を発生させるマイクロ波発生手段と、
エッチングガスを導入するチャンバと、
前記マイクロ波を前記チャンバ内に導く導波管と、
前記マイクロ波の閉じ込め制御を行なう電磁コイルと、
前記マイクロ波の電圧振幅値が極小になるようにマイクロ波パワーを設定するマイクロ波パワー設定手段とを備えることを特徴とするエッチング装置。
【請求項４】
マイクロ波を発生させるマイクロ波発生手段と、
エッチングガスを導入するチャンバと、
前記マイクロ波を前記チャンバ内に導く導波管と、
前記マイクロ波の閉じ込め制御を行なう電磁コイルと、
前記マイクロ波の電圧振幅値が安定する範囲内にマイクロ波パワーを設定するマイクロ波パワー設定手段とを備えることを特徴とするエッチング装置。
【請求項５】
マイクロ波を発生させるステップと、
前記マイクロ波の電圧振幅値が極小になるようにマイクロ波パワーを設定するステップと、
前記マイクロ波に基づいてエッチングガスをプラズマ化するステップと、
前記プラズマ化されたエッチングガスに晒すことにより、配線材料のエッチングを行うステップとを備えることを特徴とするエッチング方法。
【請求項６】
マイクロ波を発生させるステップと、
前記マイクロ波の電圧振幅値が安定する範囲にマイクロ波パワーを設定するステップと、
前記マイクロ波に基づいてエッチングガスをプラズマ化するステップと、
前記プラズマ化されたエッチングガスに晒すことにより、配線材料のエッチングを行うステップとを備えることを特徴とするエッチング方法。
【請求項７】
半導体基板上にトランスファーゲートを形成する工程と、
前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、
前記トランスファーゲート上に第１層間絶縁層を形成する工程と、
前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、
前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、
前記ビット配線上に第２層間絶縁層を形成する工程と、
前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、
前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、
電圧振幅値が極小になるようにマイクロ波パワーが設定されたプラズマエッチングを用いて前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、
前記ストレージノード上に絶縁膜を形成する工程と、
前記絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にトランスファーゲートを形成する工程と、
前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、
前記トランスファーゲート上に第１層間絶縁層を形成する工程と、
前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、
前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、
前記ビット配線上に第２層間絶縁層を形成する工程と、
前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、
前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、
電圧振幅値が安定する範囲内にマイクロ波パワーが設定されたプラズマエッチングを用いて前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、
前記ストレージノード上に絶縁膜を形成する工程と、
前記絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はエッチング装置、エッチング方法および半導体装置の製造方法に関し、特に、多結晶シリコン膜のエッチング方法に適用して好適なものである。
【０００２】
【従来の技術】
従来のアルミニウム合金膜のエッチング加工では、例えば、特許文献１に開示されているように、プラズマエッチングにおけるＲＦパワーとガス流量を定量化し、高周波電圧Ｖｐ−ｐ（ｐ−ｐ：ｐｅａｋ  ｔｏ  ｐｅａｋ）を調整することにより、サイドエッチのない異方性加工を達成する方法がある。
【０００３】
【特許文献１】
特開平７−１１５０８４号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の高周波電圧Ｖｐ−ｐの調整方法では、サイドエッチのない条件を選択すると、Ａｌ／レジスト選択比が劣化し、膜厚の厚い配線材料のエッチングが困難になるという問題があった。
そこで、本発明の目的は、マイクロ波プラズマエッチングにおける寸法変換差を抑制しつつ、レジスト選択比を向上させることが可能なエッチング装置、エッチング方法および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係るエッチング装置によれば、マイクロ波を発生させるマイクロ波発生手段と、前記マイクロ波の電圧振幅値が極小になるようにマイクロ波パワーを設定するマイクロ波パワー設定手段と、前記マイクロ波に基づいてエッチングガスをプラズマ化するプラズマ化手段とを備えることを特徴とする。
【０００６】
これにより、プラズマエッチング時のマイクロ波パワーを調整することで、レジスト選択比を向上させることが可能となる。このため、膜厚の厚い配線材料をエッチングする場合においても、レジスト抜けを防止することが可能となり、膜厚の厚い配線材料のパターニングを安定して行うことが可能となる。
また、本発明の一態様に係るエッチング装置によれば、マイクロ波を発生させるマイクロ波発生手段と、前記マイクロ波の電圧振幅値が安定する範囲内にマイクロ波パワーを設定するマイクロ波パワー設定手段と、前記マイクロ波に基づいてエッチングガスをプラズマ化するプラズマ化手段とを備えることを特徴とする。
【０００７】
これにより、プラズマエッチング時のマイクロ波パワーを調整することで、寸法変換差を調整することが可能となり、メンテナンスごとに寸法変換差が変動する場合においても、膜厚の厚い配線材料のパターニングを安定して行うことが可能となる。
また、本発明の一態様に係るエッチング装置によれば、マイクロ波を発生させるマイクロ波発生手段と、エッチングガスを導入するチャンバと、前記マイクロ波を前記チャンバ内に導く導波管と、前記マイクロ波の閉じ込め制御を行なう電磁コイルと、前記マイクロ波の電圧振幅値が極小になるようにマイクロ波パワーを設定するマイクロ波パワー設定手段とを備えることを特徴とする。
【０００８】
これにより、チャンバ内に導かれるマイクロ波パワーを容易に調整することが可能となり、レジスト選択比を容易に向上させることを可能として、膜厚の厚い配線材料のパターニングを安定して行うことが可能となる。
また、本発明の一態様に係るエッチング装置によれば、マイクロ波を発生させるマイクロ波発生手段と、エッチングガスを導入するチャンバと、前記マイクロ波を前記チャンバ内に導く導波管と、前記マイクロ波の閉じ込め制御を行なう電磁コイルと、前記マイクロ波の電圧振幅値が安定する範囲内にマイクロ波パワーを設定するマイクロ波パワー設定手段とを備えることを特徴とする。
【０００９】
これにより、チャンバ内に導かれるマイクロ波パワーを容易に調整することが可能となり、メンテナンスごとに寸法変換差が変動する場合においても、膜厚の厚い配線材料のパターニングを安定して行うことが可能となる。
また、本発明の一態様に係るエッチング方法によれば、マイクロ波を発生させるステップと、前記マイクロ波の電圧振幅値が極小になるようにマイクロ波パワーを設定するステップと、前記マイクロ波に基づいてエッチングガスをプラズマ化するステップと、前記プラズマ化されたエッチングガスに晒すことにより、配線材料のエッチングを行うステップとを備えることを特徴とする。
【００１０】
これにより、プラズマエッチング時のレジスト選択比を向上させることが可能となり、膜厚の厚い配線材料をエッチングする場合においても、安定したエッチング形状を得ることが可能となる。
また、本発明の一態様に係るエッチング方法によれば、マイクロ波を発生させるステップと、前記マイクロ波の電圧振幅値が安定する範囲にマイクロ波パワーを設定するステップと、前記マイクロ波に基づいてエッチングガスをプラズマ化するステップと、前記プラズマ化されたエッチングガスに晒すことにより、配線材料のエッチングを行うステップとを備えることを特徴とする。
【００１１】
これにより、プラズマエッチング時の寸法変換差を安定させることが可能となり、膜厚の厚い配線材料をエッチングする場合においても、安定したエッチング形状を得ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にトランスファーゲートを形成する工程と、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、前記トランスファーゲート上に第１層間絶縁層を形成する工程と、前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、前記ビット配線上に第２層間絶縁層を形成する工程と、前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、電圧振幅値が極小になるようにマイクロ波パワーが設定されたプラズマエッチングを用いて前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、前記ストレージノード上に絶縁膜を形成する工程と、前記絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする。
【００１２】
これにより、電圧振幅値が極小になるようにマイクロ波パワーを設定することで、多結晶シリコン層の膜厚が厚い場合においても、多結晶シリコン層を安定してパターニングすることが可能となる。このため、ストレージノードのエッチング形状の安定化を図りつつ、ストレージノードの厚みを厚くすることが可能となり、必要な記憶容量の確保を可能としつつ、スタック型メモリセルの微細化を図ることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にトランスファーゲートを形成する工程と、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、前記トランスファーゲート上に第１層間絶縁層を形成する工程と、前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、前記ビット配線上に第２層間絶縁層を形成する工程と、前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、電圧振幅値が安定する範囲内にマイクロ波パワーが設定されたプラズマエッチングを用いて前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、前記ストレージノード上に絶縁膜を形成する工程と、前記絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする。
【００１４】
これにより、電圧振幅値が安定する範囲内にマイクロ波パワーを設定することで、多結晶シリコン層の膜厚が厚い場合においても、多結晶シリコン層のプラズマエッチング時の寸法変換差を安定させることが可能となる。このため、ストレージノードのエッチング形状の安定化を図りつつ、ストレージノードの厚みを厚くすることが可能となり、必要な記憶容量の確保を可能としつつ、スタック型メモリセルの微細化を図ることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態に係るエッチング装置および半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係るエッチング装置の概略構成を示す断面図である。
【００１６】
図１において、マイクロ波発生器１は、導波管３を介して共振室５に連結され、導波管３には、マイクロ波の整合を取るためのオートチューナ２が設けられている。そして、共振室５は石英板６を介して石英筒８に連結され、石英筒８内には、ウェハＷを載置するステージ９が設けられるとともに、ステージ９の上方には、エッチングガスを石英筒８内に導入するシャワープレート７が設けられている。また、導波管３、共振室５および石英筒８の周囲には、導波管３、共振室５および石英筒８内に磁界を印加する電磁コイル４ａ〜４ｃがそれぞれ設置されている。
【００１７】
そして、ウェハＷ上に形成された多結晶シリコン層をエッチングする場合、エッチング装置のメンテナンス時にマイクロ波のＶｐ−ｐとマイクロ波パワーとの相関を確認する。そして、マイクロ波発生器１により発生されるマイクロ波のＶｐ−ｐが極小になるようにマイクロ波パワーを設定する。
そして、オートチューナ２にて、マイクロ波発生器１により発生されたマイクロ波の整合を取りつつ、導波管３を介して共振室５にマイクロ波を導入し、共振室５にてマイクロ波を共振させる。そして、シャワープレート７を介してエッチングガスを噴出させながら、石英板６を介してマイクロ波を石英筒８に導入し、エッチングガスを石英筒８内でプラズマ化することにより、ウェハＷ上に形成された多結晶シリコン層をエッチングする。
【００１８】
ここで、マイクロ波発生器１により発生されるマイクロ波のＶｐ−ｐが極小になるようにマイクロ波パワーを設定することにより、レジスト選択比を向上させることを可能としつつ、寸法変換差を低減させることが可能となる。このため、膜厚の厚い多結晶シリコン層をエッチングする場合においても、レジスト抜けを防止することが可能となり、膜厚の厚い多結晶シリコン層のパターニングを精度よく行うことが可能となる。
【００１９】
図２は、本発明の第１実施形態に係るエッチング装置のマイクロ波パワーとＶｐｐとの関係を示す図である。
図２において、マイクロ波発生器１により発生されるマイクロ波パワーを可変パラメータとし、８５０〜１１５０Ｗまで振った際のＶｐｐ（Ｖ）の変化を調べた。ここで、マイクロ波パワーが９７５Ｗ近辺でＶｐｐが極小となった。そして、Ｖｐｐが極小となるマイクロ波パワーでは、レジスト選択比が向上するとともに、多結晶シリコン層をエッチングした際の寸法変換差が低減した。
【００２０】
一方、マイクロ波パワーが９７５Ｗから低下してＶｐｐが極小点から増加すると、レジスト選択比が低下するとともに、多結晶シリコン層をエッチングした際のスペース間隔が広がった。逆に、マイクロ波パワーが９７５Ｗから増大してＶｐｐが極小点から増加すると、レジスト選択比が低下するとともに、多結晶シリコン層をエッチングした際のスペース間隔が狭くなった。
【００２１】
このため、マイクロ波発生器１により発生されるマイクロ波のＶｐ−ｐが極小になるようにマイクロ波パワーを設定することにより、レジスト選択比を向上させることが可能となるとともに、寸法変換差を低減させることが可能となり、例えば、９５０Ｗ〜１０００Ｗの範囲内にマイクロ波パワーを設定することが好ましい。
【００２２】
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板１１には、Ｎウェル１２が形成され、Ｎウェル１２には、Ｐウェル１３が形成されている。そして、ＬＯＣＯＳ法などの方法により、半導体基板１１に形成されたＰウェル１３に素子分離膜１４を形成する。なお、素子分離膜１４としては、例えば、熱酸化シリコン膜を用いることができる。
【００２３】
次に、図３（ｂ）に示すように、熱酸化などの方法により、Ｐウェル１３上に熱酸化膜を形成した後、ＣＶＤなどの方法により、多結晶シリコン層およびタングステンシリサイド層を順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層、多結晶シリコン層および熱酸化膜をパターニングすることにより、ゲート酸化膜１５ａ、多結晶シリコン配線１５ｂおよびタングステンシリサイド配線１５ｃから構成されるトランスファーゲート配線１５を形成する。
【００２４】
そして、トランスファーゲート配線１５および素子分離膜１４をマスクとして、Ｐウェル１３内にイオン注入を行うことにより、トランスファーゲート配線１５の両側に不純物拡散層１６ａ〜１６ｃを形成する。
次に、図３（ｃ）に示すように、ＣＶＤなどの方法により、トランスファーゲート配線１５が形成されたＰウェル１３上に層間絶縁膜１７を積層する。なお、層間絶縁膜１７としては、例えば、ＢＰ（ボロン・リン）ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜１７をパターニングすることにより、不純物拡散層１６ｂの表面を露出させる開口部１８を層間絶縁膜１７に形成する。
【００２５】
そして、ＣＶＤなどの方法により、開口部１８内が埋め込まれるようにして多結晶シリコン層およびタングステンシリサイド層を層間絶縁膜１７上に順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層および多結晶シリコン層をパターニングすることにより、不純物拡散層１６ｂに接続された多結晶シリコン配線１９ａおよびタングステンシリサイド配線１９ｂから構成されるポリビット配線１９を層間絶縁膜１７上に形成する。
【００２６】
次に、図４（ａ）に示すように、ＣＶＤなどの方法により、ポリビット配線１９が形成された層間絶縁膜１７上に層間絶縁膜２０を積層する。なお、層間絶縁膜２０としては、例えば、ＢＰ（ボロン・リン）ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜１７、２０をパターニングすることにより、不純物拡散層１６ａ、１６ｃの表面をそれぞれ露出させる開口部２１を層間絶縁膜１７、２０に形成する。
【００２７】
そして、ＣＶＤなどの方法により、開口部２１内が埋め込まれるようにして多結晶シリコン層を層間絶縁膜２０上に形成する。そして、層間絶縁膜２０上に形成された多結晶シリコン層上にフォトレジスト膜Ｒを塗布し、フォトリソグラフィー技術を用いることにより、フォトレジスト膜Ｒをパターニングする。そして、フォトレジスト膜Ｒが形成されたウェハＷを図１のステージ９上に載置する。そして、マイクロ波発生器１により発生されるマイクロ波のＶｐ−ｐが極小になるようにマイクロ波パワーを設定した後、フォトレジスト膜Ｒをマスクとして、層間絶縁膜２０上に形成された多結晶シリコン層をエッチングすることにより、不純物拡散層１６ａ、１６ｃにそれぞれ接続されたストレージノード２２を層間絶縁膜２０上に形成する。なお、ストレージノード２２の膜厚は、例えば、８０００Å程度とすることができる。
【００２８】
ここで、マイクロ波のＶｐ−ｐが極小になるようにマイクロ波パワーを設定することにより、多結晶シリコン層のプラズマエッチング時のレジスト選択比を向上させることを可能としつつ、寸法変換差を低減させることが可能となる。このため、多結晶シリコン層の膜厚が厚い場合においても、多結晶シリコン層を安定してパターニングすることが可能となり、ストレージノード２２のエッチング形状の安定化を図りつつ、ストレージノード２２の厚みを厚くすることが可能となることから、必要な記憶容量の確保を可能としつつ、スタック型メモリセルの微細化を図ることが可能となる。
【００２９】
なお、ストレージノード２２を形成した後、多結晶シリコン層の熱処理を行うことにより、ストレージノード２２上にポリグレイン構造を設け、ストレージノード２２の表面積を増加させるようにしてもよい。
次に、図４（ｂ）に示すように、ストレージノード２２に残ったフォトレジスト膜Ｒを除去する。そして、ＣＶＤなどの方法により、ストレージノード２２の表面全体を覆うように絶縁膜２３を積層する。なお、絶縁膜２３としては、例えば、シリコン窒化膜を用いることができる。また、絶縁膜２３として、例えば、チタン酸バリウム系などの高誘電率セラミックを用いるようにしてもよい。
【００３０】
そして、ＣＶＤなどの方法により、多結晶シリコン層を絶縁膜２３上に積層することにより、絶縁膜２３上にセルプレート２４を形成し、セルプレート２４とストレージノード２２との間でコンデンサを構成することができる。
【図面の簡単な説明】
【図１】第１実施形態に係るエッチング装置の構成を示す断面図。
【図２】マイクロ波パワーとＶｐｐとの関係を示す図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１  マイクロ波発生器、２  オートチューナ、３  導波管、４ａ〜４ｃ  電磁コイル、５  共振室、６  石英板、７  シャワープレート、８  石英筒、９  ステージ、Ｗ  ウェハ、１１  半導体基板、１２  Ｎウェル、１３  Ｐウェル、１４  素子分離膜、１５  トランスファーゲート配線、１５ａ  ゲート酸化膜、１５ｂ、１９ａ  多結晶シリコン配線、１５ｃ、１９ｂ  タングステンシリサイド配線、１６ａ〜１６ｃ  不純物拡散層、１７、２０  層間絶縁膜、１８、２１  開口部、１９  ポリビット配線、２２  ストレージノード、２３  絶縁膜、２４
セルプレート
【図１】
2004281442.tif 000003
【図２】
2004281442.tif 000004
【図３】
2004281442.tif 000005
【図４】
2004281442.tif 000006