(57)【要約】【課題】ヒステリシス電圧の調整可能な電圧検出回路の提供。【解決手段】Vin電圧立ち上がり時、ヒステリシス電圧を無くし、Vin電圧がVdet−を超えていれば、Vdet＋を超えていなくても、解除信号を出力する。【選択図】    図１
2004198335.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源の間に直列に接続された第１の抵抗、第２の抵抗及び第３の抵抗を有し、前記第１の抵抗と第２の抵抗の接続点である出力端子から前記第１の電源と前記第２の電源の間の電位差の分圧値を出力する電圧分割回路と、
基準電圧を発生させる基準電圧回路と、
前記電圧分割回路の出力と前記基準電圧回路の出力に基づいた信号を受けて、電圧検出回路の出力として信号を出力するコンパレータと、
前記第２の抵抗と前記第２の電源の間に、前記第３の抵抗と並列に接続されたスイッチと、
前記コンパレータの出力に基づいた信号を受けて、前記スイッチを制御する信号を出力するヒステリシス電圧制御回路と、を有し、
前記ヒステリシス電圧制御回路は、
前記コンパレータの出力がリセット状態から初めて反転した場合は、前記スイッチをＯＮする信号を出力し、
前記スイッチがＯＦＦの状態で前記コンパレータの出力が２回目以降で反転した場合は、前記スイッチをＯＮする信号を出力することを特徴とする電圧検出回路。
【請求項２】
前記電圧分割回路の出力は、前記コンパレータの非反転入力端子に入力されているものであり、
前記基準電圧回路の出力は、前記コンパレータの反転入力端子に入力されているものであり、
前記ヒステリシス電圧制御回路は、
前記コンパレータの出力が入力される入力端子と、
前記ヒステリシス電圧制御回路をリセット状態にするリセット信号が入力されるリセット入力端子と、
前記スイッチ回路を制御する信号を出力する出力端子と、を有することを特徴とする請求項１に記載の電圧検出回路。
【請求項３】
前記ヒステリシス制御回路は、前記リセット信号を受けて信号を出力する第１のインバータと、
前記コンパレータの出力と前記第１のインバータの出力が入力されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力がＳＸ端子に入力され、前記第１のインバータの出力がＲＸ端子に入力され、出力信号をＱＸ端子から出力するＲＸＳＸフリップフロップと、
前記コンパレータの出力に基づいた信号と前記ＲＸＳＸフリップフロップの出力信号を受けて、前記出力端子に信号を出力するＮＯＲ回路と、を有することを特徴とする請求項２に記載の電圧検出回路。
【請求項４】
第１の電源と第２の電源の間に直列に接続された第１の抵抗、第２の抵抗及び第３の抵抗を有し、前記第１の抵抗と第２の抵抗の接続点である出力端子から前記第１の電源と前記第２の電源の間の電位差の分圧値を出力する電圧分割回路と、
規定の遅延時間の後、基準電圧を発生させ前記基準電圧を出力する基準電圧回路と、
前記電圧分割回路の出力と前記基準電圧回路の出力に基づいた信号を受けて、電圧検出回路の出力として信号を出力するコンパレータと、
前記第２の抵抗と前記第２の電源の間に、前記第３の抵抗と並列に接続され、前記コンパレータの出力に基づいた信号を受けて制御されるスイッチと、を有することを特徴とする電圧検出回路。
【請求項５】
コンパレータと基準電圧回路と電圧分割回路とからなり、特定の電圧を検出する電圧検出回路において、入力電圧の立ち上がり時、ヒステリシス抵抗値を調節することにより、ヒステリシス電圧を無くすことを特徴とする電圧検出回路。
【請求項６】
入力電圧の立ち上がり時、基準電圧回路より出力される基準電圧の立ち上がり時間を遅らせる事により、ヒステリシス電圧を減少させることを特徴とする前記請求項５の電圧検出回路。
【請求項７】
請求項１または４に記載の前記電圧検出回路を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、コンパレータと基準電圧回路と電圧分割回路とからなり、特定の電圧を検出する電圧検出回路において、ヒステリシス電圧の調節が可能な電圧検出回路に関する。
【０００２】
【従来の技術】
従来の電圧検出回路としては、図６の回路図に示すような回路が知られていた。即ち、抵抗分割回路１、基準電圧回路２、コンパレータ３、及び出力フィードバックを受けるヒステリシス抵抗スイッチ２００で構成されている（例えば、特許文献１参照。）。
【０００３】
図４は、図６の電圧検出回路の各端子の動作を示している。
【０００４】
入力電圧Vinが徐々に上昇し、Vdet−よりヒステリシス電圧分高くなったVdet＋に達すると、出力電圧：VoutはLow→ Highに変化、解除信号が出力される。逆に、入力電圧Vinが徐々に降下し、Vdet−に達すると、出力電圧：VoutはHigh→Lowに変化、検出信号が出力される。
【０００５】
なお、このヒステリシス電圧は出力電圧の安定の為に不可欠であり、ヒステリシス抵抗スイッチ２００をON/OFFすることにより抵抗比が変化し、電圧調整されている。
【０００６】
ここで、基準電圧回路の出力をVref、ヒステリシス電圧をVhysとすると、
Vdet−＝  ((R101＋R102＋R103）／（R10 2＋R103）)×Vref
Vdet＋＝  ((R101＋R102）／（R102）)×Vref
Vhys＝  (Vdet＋)−(Vdet−)
＝  ((R101＋R103)／(R102×(R102＋R103)))×Vref  ＞０
で表される。
【０００７】
【特許文献１】
特開２０００−１１１５８９号公報（図４）
【０００８】
【発明が解決しようとする課題】
しかしながら、図５のように構成された従来の電圧検出回路においては、Vin立ち上がり時にVinがVdet−を超えていても、Vdet＋を超えていない場合、解除信号が出力されないという問題点があった。
【０００９】
そこで本発明の目的は、従来のこのような課題を解決するため、Vin立ち上がり時にヒステリシス電圧を減少させ、VinがVdet−を超えていて、Vdet＋を超えていない場合にも、解除信号を出力することである。
【００１０】
【課題を解決するための手段】
上記問題点を解決するために、本発明の電圧検出回路においては、Vin立ち上がり時の、コンパレータ2入力電圧である、Vin分圧電圧と、基準電圧との大小関係を調整し、ヒステリシス電圧を調整可能な回路構成とした。
【００１１】
【発明の実施の形態】
本願発明に係る電圧出回路は、第１の電源と第２の電源の間に直列に接続された第１の抵抗、第２の抵抗及び第３の抵抗を有し、前記第１の抵抗と第２の抵抗の接続点である出力端子から前記第１の電源と前記第２の電源の間の電位差の分圧値を出力する電圧分割回路を有する。さらに、基準電圧を発生させる基準電圧回路と、前記電圧分割回路の出力と前記基準電圧回路の出力に基づいた信号を受けて、電圧検出回路の出力として信号を出力するコンパレータと、を有する。さらに、前記第２の抵抗と前記第２の電源の間に、前記第３の抵抗と並列に接続されたスイッチと、前記コンパレータの出力に基づいた信号を受けて、前記スイッチを制御する信号を出力するヒステリシス電圧制御回路と、を有する。さらに、前記ヒステリシス電圧制御回路は、前記コンパレータの出力がリセット状態から初めて反転した場合は、前記スイッチをＯＮする信号を出力し、前記スイッチがＯＦＦの状態で前記コンパレータの出力が２回目以降で反転した場合は、前記スイッチをＯＮする信号を出力することを特徴とする。
【００１２】
さらに、本願発明にかかる電圧検出回路は、前記電圧分割回路の出力は、前記コンパレータの非反転入力端子に入力されているものであり、前記基準電圧回路の出力は、前記コンパレータの反転入力端子に入力されているものである。さらに、前記ヒステリシス電圧制御回路は、前記コンパレータの出力が入力される入力端子と、前記ヒステリシス電圧制御回路をリセット状態にするリセット信号が入力されるリセット入力端子と、前記スイッチ回路を制御する信号を出力する出力端子と、を有することを特徴とする。
【００１３】
本願発明にかかる電子機器は、前記電圧検出回路を有することを特徴とする。
【００１４】
以下に、本発明の実施の形態を図面に基づいて説明する。
【００１５】
【実施例】
図１は本発明の電圧検出回路の第１の実施例を示す回路図である。図１では、コンパレータ３出力と、ヒステリシス抵抗スイッチ２００制御信号入力との間に、ヒステリシス電圧制御回路５が挿入されている。
【００１６】
本実施例の電圧検出回路は、入力電圧と接地電位の間に直列に接続された第１の抵抗１０１、第２の抵抗１０２及び第３の抵抗１０３を有し、第１の抵抗１０１と第２の抵抗１０２の接続点である出力端子から入力電圧の分圧値を出力する電圧分割回路１を有している。さらに、基準電圧を発生させ前記基準電圧を出力する基準電圧回路７と、電圧分割回路１の出力と遅延付き基準電圧回路７の出力に基づいた信号を受けて、電圧検出回路の出力として信号を出力するコンパレータ３と、を有している。
【００１７】
さらに、第２の抵抗１０２と接地電位の間に、第３の抵抗１０３と並列に接続されたスイッチ２００と、コンパレータ３の出力に基づいた信号を受けて、スイッチ２００を制御する信号を出力するヒステリシス電圧制御回路５により電圧検出回路は構成されている。
【００１８】
この図１の回路の動作の様子を図５に示す。Vinが立ち上がり、まず▲１▼Vdet−に達したところで、VoutはLow→ Highに変化、解除信号が出力される。Vin がVdet＋を超えなくても、この解除信号は保持される。
【００１９】
次にVinが徐々に降下し、▲２▼Vdet−に達すると、VoutはHigh→Lowに変化、検出信号が出力される。
【００２０】
次にVinが徐々に上昇し、▲３▼Vdet−に達しても、今度はVdet＋に達していないので、Voutから解除信号は出力されず、検出信号のままである。
【００２１】
次にVinが再度上昇し、▲４▼Vdet＋に達すると、Voutから解除信号が出力される。
【００２２】
よって、Vin立ち上がり時、つまり初めの検出信号出力時のみ、Vdet−が解除電圧となり、一度解除信号が出力されると、その後は従来の電圧検出回路のように、Vdet＋が解除電圧となる。
【００２３】
また、図２は、図１中のヒステリシス電圧制御回路５及びヒステリシス抵抗スイッチ200の具体例である。６のRXSXフリップフロップ１０を用いた論理回路と、201のNchトランジスタにより構成されている。
【００２４】
ヒステリシス制御回路５は、リセット信号を受けて信号を出力する第１のインバータと、コンパレータ３の出力とインバータ８の出力が入力されるＮＡＮＤ回路９を有する。さらに、ＮＡＮＤ回路９の出力がＳＸ端子に入力され、インバータ８の出力がＲＸ端子に入力され、出力信号をＱＸ端子から出力するＲＸＳＸフリップフロップ１０と、コンパレータ３の出力がインバータ１２、１３を介して出力された信号とＲＸＳＸフリップフロップ１０の出力信号を受けて、出力端子に信号を出力するＮＯＲ回路１１と、により構成されている。この回路により図５の動作が実現できる。
【００２５】
図３は本発明の第２の実施例を示すＳＷレギュレータの制御回路図である。入力電圧と接地電位の間に直列に接続された第１の抵抗１０１、第２の抵抗１０２及び第３の抵抗１０３を有し、第１の抵抗１０１と第２の抵抗１０２の接続点である出力端子から入力電圧の分圧値を出力する電圧分割回路１を有している。さらに、規定の遅延時間の後、基準電圧を発生させ前記基準電圧を出力する遅延付き基準電圧回路７と、電圧分割回路１の出力と遅延付き基準電圧回路７の出力に基づいた信号を受けて、電圧検出回路の出力として信号を出力するコンパレータ３と、を有している。さらに、前記第２の抵抗と前記第２の電源の間に、前記第３の抵抗と並列に接続され、前記コンパレータの出力に基づいた信号を受けて制御されるスイッチと、により電圧検出回路は構成されている。
【００２６】
遅延付基準電圧回路７により、Vin立ち上がり時より遅れてVref電圧が立ち上がる。よってVin立ち上がり時、つまり初めの検出信号出力時のみ、解除電圧がVdet＋より低くなり、ヒステリシス電圧を減少させることができる。Vin立ち上がり後は、従来の電圧検出回路のように、Vdet＋が解除電圧となる。
【００２７】
以上の電圧検出回路を有する電子機器は、電圧検出がより正確にすることが可能となるため、より高い性能を発揮することができる。
【００２８】
【発明の効果】
本発明の電圧検出回路は、 Vin電圧立ち上がり時、ヒステリシス電圧を減少し、Vin電圧がVdet−を超えていて、Vdet＋を超えていない場合にも、解除信号を出力することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の電圧検出回路の説明図である。
【図２】本発明の第１の実施例のヒステリシス電圧制御回路の例である。
【図３】本発明の第２の実施例の電圧検出回路の説明図である。
【図４】従来の電圧検出回路の動作説明図である。
【図５】本発明の第１の実施例の電圧検出回路の動作説明図である。
【図６】従来の電圧検出回路の説明図である。
【符号の説明】
１      電圧分割回路
２      基準電圧回路
３      コンパレータ
５      ヒステリシス電圧制御回路
６      ヒステリシス電圧制御回路例
７      遅延付基準電圧回路
１０    RXSXフリップフロップ
５１、５２  入力端子
１０１、１０２、１０３  抵抗
２００  ヒステリシス抵抗スイッチ
２０１  Nchトランジス
【図１】
2004198335.tif 000003
【図２】
2004198335.tif 000004
【図３】
2004198335.tif 000005
【図４】
2004198335.tif 000006
【図５】
2004198335.tif 000007
【図６】
2004198335.tif 000008