(57)【要約】【課題】スタンバイモード時の消費電力の削減を図る。【解決手段】スタンバイモードでイベントが発生すると、そのイベントに対応するデータがシャドウレジスタ３５にセットされる。レジスタ３５は、低速のローカルクロックで動作する。レジスタ３５の内容がセレクタ３７を介してバスＩＦレジスタ３１にコピーされる。バスＩＦレジスタ３１は、システムＬＳＩバスを介してメイン回路に接続されており、高速のクロックｓ３と同期してリード／ライトがなされる。バスＩＦレジスタ３１の状態変化が発生すると、ＣＰＵに割り込みが通知される。ノーマルモードにおいては、シャドウレジスタ３５を介さずにイベントの状態変化に対応したデータバスＩＦレジスタ３１に対してセットされる。スタンバイモードでは、メイン回路の電源をオフとし、バスＩＦレジスタに対するクロックｓ３の供給を停止するので、消費電力の削減を達成できる。【選択図】  図３
2004318542.tif 000002
【特許請求の範囲】
【請求項１】
通常動作状態とスタンバイ状態とを有する第１の回路および第２の回路を内蔵する半導体集積回路を備えた電子機器であって、
通常動作状態において上記第１および第２の回路に対して電源を供給し、スタンバイ状態において上記第１の回路にのみ電源を供給するように電源供給を制御する電源制御手段と、
通常動作状態において第１および第２のクロックを発生し、スタンバイ状態において第１のクロックのみ発生するようにクロック発生を制御するクロック制御手段と、
上記第１の回路に内蔵され、上記第１のクロックによって動作する第１のレジスタと、
上記第１の回路に内蔵され、上記第２のクロックによって動作する第２のレジスタと、
スタンバイ状態から通常動作状態に変化する時に、上記第１のレジスタにセットされた内容を上記第２のレジスタにコピーする制御手段とを有することを特徴とする電子機器。
【請求項２】
請求項１の電子機器において、
上記第１のクロックの周波数が上記第２のクロックの周波数より低いものとされた電子機器。
【請求項３】
請求項１の電子機器において、
通常動作状態では、上記第１のレジスタを介さずにデータが上記第２のレジスタにセットされる電子機器。
【請求項４】
請求項１の電子機器において、
上記第２のレジスタの内容が上記第２の回路に含まれるＣＰＵによってリードされる電子機器。
【請求項５】
請求項１の電子機器において、
上記第１のレジスタには、半導体集積回路に対して外付けされた入力装置からのイベントの情報がセットされる電子機器。
【請求項６】
請求項１の電子機器において、
バッテリを電源とする電子機器。
【請求項７】
請求項１の電子機器において、
上記第１のレジスタにセットされた内容を、上記第１のクロックの１周期で並列的に上記第２のレジスタにコピーする電子機器。
【請求項８】
通常動作状態とスタンバイ状態とを有する第１の回路および第２の回路を内蔵する半導体集積回路の制御方法であって、
通常動作状態において上記第１および第２の回路に対して電源を供給し、スタンバイ状態において上記第１の回路にのみ電源を供給するように電源供給を制御する電源制御ステップと、
通常動作状態において第１および第２のクロックを発生し、スタンバイ状態において第１のクロックのみ発生するようにクロック発生を制御するクロック制御ステップと、
スタンバイ状態から通常動作状態に変化する時に、上記第１の回路に内蔵され、上記第１のクロックによって動作する第１のレジスタにセットされた内容を、上記第１の回路に内蔵され、上記第２のクロックによって動作する第２のレジスタにコピーするステップとを有することを特徴とする半導体集積回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばバッテリ電源で駆動される電子機器および半導体集積回路の制御方法、特に、消費電力の低減のための構成および方法に関する。
【０００２】
【従来の技術】
携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）  、可搬型コンピュータ等の携帯機器は、バッテリを電源としているのが普通である。バッテリ駆動型システムは、システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  ：大規模集積回路）  、バッテリ、電源制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  ：集積回路）  等で構成される。システムＬＳＩとは、ＣＰＵ、メモリ、各種周辺機能ブロックを１つのチップに集積化したＬＳＩである。最近では、携帯機器の機能として通話機能のみならず、マルチメディアの通信および処理機能等も備えられ、システムＬＳＩの微細化が進んでいる。例えば０．３μｍ以下の微細化がされるようになっている。
【０００３】
携帯電話等のバッテリ駆動型の可搬型電子機器では、消費電力が待ち受け時間の長さを規定するので、消費電力の低減が重要である。例えば下記の特許文献１には、電源電圧の降下を制御すると共に、システムＬＳＩを常時電源オンしたまま、内部回路例えばＣＰＵに対するクロックの供給を停止し、スタンバイ状態にしてスタンバイ時の消費電力を低減する方法が開示されている。
【０００４】
【特許文献１】
特開２００２−１７０９３３号公報
【０００５】
【発明が解決しようとする課題】
特許文献１に記載の方法は、ＣＰＵのようなスタンバイ時には不要な回路に対するクロックの供給を停止しているが、システムバスのクロックが動作状態にあるために、スタンバイ電流が多くなり、スタンバイ時の消費電力が多くなる問題があった。システムバスのクロックは、スタンバイ時に動作が必要な回路に対して供給される。例えば外部の操作部からのキーの操作のようなイベントが発生した時には、スタンバイ状態から起動（以下、ウェイクアップと適宜称する）する必要があり、周辺機器からのイベントを受け付けたり、イベントの種類を保持するようなレジスタに対しては、クロックの供給を停止することができない。例えばイベントを保持するレジスタに対するクロックの供給を停止すると，レジスタに対してのデータの書き込みができなくなり、ウェイクアップの要因をＣＰＵが分からなくなり、正常にウェイクアップができなくなる。
【０００６】
したがって、この発明の目的は、イベントの情報を保持するためのレジスタに対するシステムバスクロックの供給を停止することによって、スタンバイ時の消費電力を削減することが可能な電子機器および半導体集積回路の制御方法を提供することにある。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、通常動作状態とスタンバイ状態とを有する第１の回路および第２の回路を内蔵する半導体集積回路を備えた電子機器であって、
通常動作状態において第１および第２の回路に対して電源を供給し、スタンバイ状態において第１の回路にのみ電源を供給するように電源供給を制御する電源制御手段と、
通常動作状態において第１および第２のクロックを発生し、スタンバイ状態において第１のクロックのみ発生するようにクロック発生を制御するクロック制御手段と、
第１の回路に内蔵され、第１のクロックによって動作する第１のレジスタと、
第１の回路に内蔵され、第２のクロックによって動作する第２のレジスタと、
スタンバイ状態から通常動作状態に変化する時に、第１のレジスタにセットされた内容を第２のレジスタにコピーする制御手段とを有することを特徴とする電子機器である。
【０００８】
請求項８の発明は、通常動作状態とスタンバイ状態とを有する第１の回路および第２の回路を内蔵する半導体集積回路の制御方法であって、
通常動作状態において第１および第２の回路に対して電源を供給し、スタンバイ状態において第１の回路にのみ電源を供給するように電源供給を制御する電源制御ステップと、
通常動作状態において第１および第２のクロックを発生し、スタンバイ状態において第１のクロックのみ発生するようにクロック発生を制御するクロック制御ステップと、
スタンバイ状態から通常動作状態に変化する時に、第１の回路に内蔵され、第１のクロックによって動作する第１のレジスタにセットされた内容を、第１の回路に内蔵され、第２のクロックによって動作する第２のレジスタにコピーするステップとを有することを特徴とする半導体集積回路の制御方法である。
【０００９】
電源制御手段によって、スタンバイ状態では、集積回路の大きな領域を占めるメイン回路の電源をオフとするので、スタンバイ状態におけるサブスレッショルドリーク電流を削減でき、スタンバイ状態における消費電力を削減できる。また、スタンバイ状態では、第１のレジスタに保存した状態を第２のレジスタにコピーするので、ＣＰＵによってリードされるレジスタに対する第２のクロックの供給も停止することができ、消費電力をより削減できる。
【００１０】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照して説明する。図１は、一実施形態の全体の構成を示す。参照符号１は、ＰＤＡ、携帯電話等のバッテリ駆動型システムを全体として示す。参照符号２は、システム１を制御するシステムＬＳＩ（例えばＭＯＳＬＳＩ）を示す。参照符号３は、システムＬＳＩ２に対して電源を供給するレギュレータを有する電源制御回路を示し、参照符号４がバッテリを示す。
【００１１】
システムＬＳＩ２は、第１の回路としてのスタンバイ制御回路２１と、第２の回路としてのメイン回路２２と、ｅ（ｅｍｂｅｄｄｅｄ）ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２３とを有している。システムＬＳＩ２の各回路ブロックは、電源制御回路３から３つの独立した電源ラインＬ２１，Ｌ２２およびＬ２３を介して電源の供給を受けている。
【００１２】
バッテリ４から電源制御回路４に対する電源ラインＬ１１は、スタンバイ制御回路２１に対する電源供給ラインで、ラインＬ１１およびＬ２１の間の電源制御回路３内にレギュレータが接続されている。電源ラインＬ１２は、メイン回路２２に対する電源供給ラインで、ラインＬ１２およびＬ２２の間の電源制御回路３内にレギュレータが接続されている。電源ラインＬ１３は、ｅＤＲＡＭ２３に対する電源供給ラインで、ラインＬ１３およびＬ２３の間の電源制御回路３内にレギュレータが接続されている。さらに、バッテリ４からの電源供給ラインＬ０は、電源制御回路３内の制御回路に対する電源供給ラインである。電源制御回路３内の各レギュレータは、バッテリ４の出力電圧を各回路部分に適合した所定レベルの安定化した電圧を出力する。
【００１３】
スタンバイ制御回路２１は、電源制御回路３から常時電源を供給されるブロックである。メイン回路２２は、スタンバイ状態（以下、スタンバイモードと表記する）時に電源がオフするブロックである。データバックアップのためにｅＤＲＡＭ２３を使用する場合にのみ、ｅＤＲＡＭ２３に電源が供給される。例えばスタンバイモードに入る前のプログラムデータをｅＤＲＡＭ２３にバックアップすることができる。スタンバイモード時に、ｅＤＲＡＭ２３の電源がオフとされる場合には、システムＬＳＩ２のスタンバイ制御回路２１に対してのみ電源制御回路３から電源が供給される。
【００１４】
システムＬＳＩ２の各回路ブロックに対する電源供給の制御は、電源制御回路３内のレギュレータ制御回路が発生する制御信号によってなされる。制御信号に応じて電源ラインＬ２２およびＬ２３上に発生する電源がオン／オフされる。さらに、ラインＬ４を介して電源ＩＣ制御信号がスタンバイ制御回路２１から電源制御回路３に対して伝送される。
【００１５】
図１において、参照符号５は、システム１に内蔵され、プログラムが記憶されている不揮発性メモリを示し、参照符号６は、表示部としてのＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）  を示す。参照符号７は、ユーザが操作するキー等の操作部を示し、参照符号８が外部入力を示す。外部入力８は、複数のＩ／Ｏポートを含んでいる。メイン回路２２には、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）  が含まれている。
【００１６】
バッテリ駆動型システム１において、プログラム上でＣＰＵが処理するタスクがなくなると、通常動作状態（以下、ノーマルモードと表記する）からスタンバイモードに入る。そして、操作部７から操作入力が発生したり、外部入力８に入力が発生すると、スタンバイ制御回路２１がウェイクアップに必要な処理を行い、メイン回路２２およびデータバックアップ用のｅＤＲＡＭ２３に対して電源を供給するように指示する電源ＩＣ制御信号がラインＬ４を介して電源制御回路３に供給される。そして、メイン回路２２は、ラインＬ２２を通じて電源が供給されると、不揮発性メモリ５からプログラムを読み込み、初期化を実行する。
【００１７】
図２は、上述した図１に示す一実施形態のシステムＬＳＩ２のスタンバイ制御回路２１およびメイン回路２２の部分の概略的な構成を示す。実際には、スタンバイ制御回路２１に比してメイン回路２２の回路規模は、はるかに大きいが、メイン回路２２の内で、この発明の特徴と関連する構成部分のみが図２に示されている。図２では、ｅＤＲＡＭ２３および電源制御に関連する構成については、省略されている。
【００１８】
スタンバイ制御回路２１は、大きく２つに分かれており、周辺ブロック３０およびコントロールブロック４０から構成される。周辺ブロック３０は、システムＬＳＩ２に対して外付けされている外部回路９からのイベント信号ｓ０を処理するインターフェースとしての機能を有する。
【００１９】
図２において、上述した操作部７および外部入力８が外部回路９内に含まれる。周辺ブロック３０の第２のレジスタとしてのシステムＬＳＩバスインターフェースレジスタ（以下、バスＩＦレジスタと適宜表記する）３１とメイン回路２２のＣＰＵ６０との間にシステムＬＳＩバス（所定ビット幅）が設けられており、周辺ブロック３０がＣＰＵ６０がプログラムを実行しているノーマルモードにおいて、ＣＰＵ６０の周辺回路として動作する。
【００２０】
外部回路９は、例えば入力装置であり、入力装置の具体例は、ＪＯＧ／ＫＥＹインターフェース、ＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ：汎用入出力ポート）、リアルタイムクロック回路、ＳＰＩ（Ｓｅｒｉａｌ  Ｐａｒａｌｌｅｌ  Ｉｎｔｅｒｆａｃｅ）、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ−Ｔｒａｎｃｅｉｖｅｒ：非同期シリアル通信用送受信回路）、タッチパネル、無線インターフェース、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）等である。ＪＯＧは、回転するローラとローラを押し込むことが可能な入力装置である。ＪＯＧの場合では、ローラが回転したことを示す信号、回転方向および回転量をそれぞれ示す信号が発生する。ＫＥＹの場合にはキーが押されたことを示す信号と操作されたキーの種類の情報が発生する。タッチパネル場合では、タッチされたことを示す信号と座標データが発生する。外部回路９からは、入力装置の操作に対応したイベント信号ｓ０がスタンバイ制御回路２１に供給される。
【００２１】
スタンバイ制御回路２１は、クロック発振器１０および２０を有している。クロック発振器１０は、例えば３２．７６８ｋＨｚの第１のクロック（ローカルクロックと称する）ｓ１を生成し、クロック発振器２０は、例えば７．６８ＭＨｚのシステムクロックｓ２を生成する。周波数が比較的低いローカルクロックｓ１を生成するクロック発振器１０は、スタンバイモード時およびノーマルモード時の何れにおいても常に発振し、スタンバイ制御回路２１内の周辺ブロック３０およびシステムＬＳＩ制御用のコントロールブロック４０に対してシステムクロックｓ２を供給する。
【００２２】
クロック発振器２０からのシステムクロックｓ２がメイン回路２２内のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）５０に供給される。ＰＬＬ５０は、クロック発振器２０から供給されるシステムクロックｓ２を逓倍し、システムＬＳＩ２の動作に必要で、ローカルクロックｓ１より高い周波数例えば３２ＭＨｚの周波数の第２のクロック（システムバスクロックと称する）ｓ３を生成する。システムバスクロックｓ３は、システムＬＳＩバスのクロックであり、メイン回路２２および周辺ブロック３０に供給される。また、コントロールブロック４０のクロック制御により、スタンバイモードでは、ＰＬＬがディセーブルされ、システムバスクロックｓ３の生成が停止される。また、コントロールブロック４０のクロック制御により、メイン回路２２に対する電源がオフからオンする時に、ＰＬＬ５０がイネーブルされるようになっている。システムバスクロックｓ３がメイン回路２２内の各回路ブロックに供給されると共に、スタンバイ制御回路２１内の周辺ブロック３０に供給される。スタンバイモードにおいて、システムクロックｓ２が不要な場合では、クロック発振器２０のオン／オフを制御してシステムバスクロックｓ３の生成を制御しても良い。
【００２３】
周辺ブロック３０に対しては、ローカルクロックｓ１とシステムバスクロックｓ３の両方が供給されている。ＣＰＵ６０がシステムＬＳＩバスを介してリード／ライトするバスＩＦレジスタ３１は、システムバスクロックｓ３で動作し、周辺ブロック３０の他の回路（機能）は、ローカルクロックｓ１で動作するようになされている。
【００２４】
コントロールブロック４０は、ローカルクロックｓ１によって動作する。コントロールブロック４０は、システムＬＳＩ２の電源制御と、リセット制御と、クロック制御とを行い、スタンバイモード、ノーマルモードといったシステム１の状態を管理する。制御のためのコントロール信号の一部の経路の図示は、簡単のため省略されている。なお、ｅＤＲＡＭ２３に関連する構成は、クロックｓ２で動作するようになされている。
【００２５】
周辺ブロック３０からコントロールブロック４０に対してウェイクアップ要求ｓ２０が供給され、コントロールブロック４０からは、ウェイクアップ要求を受け付けたことを示すウェイクアップＡＣＫ（ａｃｋｎｏｗｋｅｄｇｅ）ｓ２１が送出される。さらに、コントロールブロック４０から周辺ブロック３０に対してシステムＬＳＩモード信号ｓ２２が供給される。
【００２６】
コントロールブロック４０がＰＬＬ５０を制御する。コントロールブロック４０によって、スタンバイモード時にＰＬＬ５０がディセーブルされ、また、スタンバイモード時にｅＤＲＡＭ２３にデータをバックアップしない場合には、クロック発振器２０を停止するようなクロック制御がなされる。また、システムＬＳＩ２がスタンバイモードになった場合に、コントロールブロック４０は、メイン回路２２の電源をオフする。
【００２７】
そして、コントロールブロック４０は、スタンバイモード中では、周辺ブロック３０からウェイクアップ要求が発生した場合に、まず、メイン回路２２の電源をオンし、リセットをアクティブにしてＰＬＬ５０をオンし、システムＬＳＩ２のシステムバスクロックｓ３をオンするような一連の動作を制御する。また、コントロールブロック４０は、メイン回路２２に電源が供給されたときに、メイン回路２２のリセットを行い、また、バッテリが無くなった状態からバッテリが挿入された時に、メイン回路２２、スタンバイ制御回路２１の周辺ブロック３０およびコントロールブロック４０内の制御回路等に対するリセットを行う。
【００２８】
バスＩＦレジスタ３１内には、ＣＰＵ６０がリードライト可能な複数のレジスタが設けられ、その一つのレジスタがイベントが発生したことによる状態の変化のデータを保持するためのレジスタとされている。このレジスタは、所定ビット長のものであり、スタンバイモード時においては、電源がオフされていないが、システムバスクロックｓ３がオフとされるために、データをリード／ライトすることができないものである。したがって、後述するように、一実施形態では、スタンバイモードでも低速のローカルクロックによってリード／ライト可能なシャドウレジスタが設けられ、ウェイクアップ時にシャドウレジスタの内容をレジスタ（バスＩＦレジスタと称する）にコピーするようになされている。
【００２９】
メイン回路２２は、ＰＬＬ５０、ＣＰＵ６０、割り込み制御回路７０等から構成される。メイン回路２２内には、ＬＣＤ６の制御回路等の多くの回路が含まれているが、この発明の特徴と関係が少ない回路ブロックの図示と説明が省略されている。ＣＰＵ６０は、不揮発性メモリ５に格納されているプログラムを実行し、ＬＣＤ６への表示、操作部７からの入力および外部入力８からの入力の処理を行う。また、ＣＰＵ６０は、割り込み制御回路７０からの割り込みを受付けて割り込み処理を行う。ＣＰＵ６０と接続されたシステムＬＳＩバスには、バスＩＦレジスタ３１以外に、不揮発性メモリ５、ＬＣＤ６、ｅＤＲＡＭ２３、割り込み制御回路７０等が接続されている。
【００３０】
また、ノーマルモードでは、周辺ブロック３０のバスＩＦレジスタ３１が高い周波数のシステムバスクロックｓ３で動作し、ＣＰＵ６０がバスＩＦレジスタ３１に対してリード／ライト動作を行うので、システムが速い速度で動作することができる。さらに、バスＩＦレジスタ３１からメイン回路２２の割り込み回路７０に対して割り込み信号を供給し、ＣＰＵ６０に対して割り込みを通知することが可能とされている。
【００３１】
さらに、システムバスクロックｓ３が停止したスタンバイモードにおいても、スタンバイ制御回路２１のバスＩＦレジスタ３１以外の回路が動作可能とされており、スタンバイモードでキーが操作される等のウェイクアップ要因が発生すると、周辺ブロック３０からコントロールブロック４０に対してウェイクアップ要求ｓ２０が供給される。
【００３２】
コントロールブロック４０は、電源制御回路を制御し、電源ＩＣ制御信号を電源制御回路３に供給することによって、メイン回路２２に電源を供給する。その後、クロック発振器２０を発振させ、ＰＬＬ５０をイネーブルにしてシステムバスクロックｓ３が安定すると、ウェイクアップＡＣＫを周辺ブロック３０に供給する。
【００３３】
図３を参照して、周辺ブロック３０についてより詳細に説明する。周辺ブロック３０は、ペリフェラルスペシフィックファンクション３２、ウェイクアップコントロールファンクション３３およびＬＳＩバスインターフェースファンクション（ＬＳＩバスＩＦファンクションと表記する）３４から構成されている。
【００３４】
ペリフェラルスペシフィックファンクション３２は、外部回路９からのイベント信号ｓ０を受け取るように、外部回路９に特化した回路構成とされ、ローカルクロックｓ１で動作する。ペリフェラルスペシフィックファンクション３２は、レジスタセットデータｓ１１０およびデータｓ１１０を取り込むタイミングを規定するレジスタ更新信号ｓ１１１を出力する。
【００３５】
ウェイクアップコントロールファンクション３３は、スタンバイモードからノーマルモードに変化する時に、シャドウレジスタ３５にセットされた内容をバスＩＦレジスタ３１にコピーする制御手段を構成する。ウェイクアップコントロールファンクション３３は、ローカルクロックｓ１で動作し、第１のレジスタとしてのシャドウレジスタ３５、ウェイクアップコントロールロジック３６、セレクタ３７およびオアゲート３８から構成されている。ペリフェラルスペシフィックファンクション３２からのレジスタセットデータｓ１１０がシャドウレジスタ３５およびセレクタ３７の一方の入力に供給される。ペリフェラルスペシフィックファンクション３０からのレジスタ更新信号ｓ１１１がオアゲート３８の一方の入力に供給される。レジスタ更新信号ｓ１１１がウェイクアップコントロールロジック３６に対してシャドウレジスタステートｓ１２０として供給される。スタンバイモードでイベントが発生すると、そのイベントに対応するデータがシャドウレジスタ３５にセットされる。
【００３６】
ウェイクアップコントロールロジック３６は、スタンバイモードでイベントが発生すると、ウェイクアップ要求ｓ２０をコントロールブロック４０に対して送出し、システムＬＳＩが起動すると、コントロールブロック４０からウェイクアップＡＣＫｓ２１を受け取り、レジスタウェイクアップステートｓ１２１をアクティブ（論理的１）とする。
【００３７】
ｓ１２１がアクティブとされると、シャドウレジスタ３５の内容がセレクタ３７を介してバスＩＦレジスタ３１にデータｓ１２２として供給される。すなわち、シャドウレジスタ３５の内容がバスＩＦレジスタ３１に対してコピーされる。コピー動作は、シャドウレジスタ３５とセレクタ３７とバスＩＦレジスタ３１の間のデータ経路が複数ビットのパラレルバスとされており、ローカルクロックｓ１の１クロックで完了される。コントロールブロック４０からシステムＬＳＩモード信号ｓ２２によって、システムＬＳＩがスタンバイモードにある時にのみシャドウレジスタ３５の内容が更新可能とされている。
【００３８】
シャドウレジスタ３５に対してウェイクアップコントロールロジック３６からシャドウレジスタ更新信号ｓ１２２が供給され、更新信号ｓ１２２のタイミングに同期してシャドウレジスタ３５に対してレジスタセットデータｓ１１０がセットされる。シャドウレジスタ３５の出力データがセレクタ３７の他方の入力に供給される。シャドウレジスタ３５は、ＬＳＩがスタンバイモード中にペリフェラルスペシフィックファンクション３２にイベント信号ｓ０によってイベントの発生が伝えられると、シャドウレジスタ更新信号ｓ１２２によってデータｓ１１０が格納される。また、バスＩＦレジスタ３０と共にクリア可能とされている。
【００３９】
セレクタ３７は、ウェイクアップコントロールロジック３６からのレジスタウェイクアップ更新信号ｓ１２１で制御される。セレクタ３７で選択されたレジスタセットデータｓ１２３がバスＩＦレジスタ３１に供給される。レジスタウェイクアップ更新信号ｓ１２１は、オアゲート３８の他方の入力に供給される。オアゲート３８の出力にレジスタ更新信号ｓ１２４が発生する。
【００４０】
ＬＳＩバスＩＦファンクション３４のバスＩＦレジスタ３１に対してレジスタセットデータｓ１２３およびレジスタ更新信号ｓ１２４が入力され、データｓ１２３が更新信号ｓ１２４のタイミングでバスＩＦレジスタ３１にセットされる。バスＩＦレジスタ３１は、システムＬＳＩバスを介してメイン回路２２に接続されており、システムバスクロックｓ３と同期してリード／ライト動作がなされる。バスＩＦレジスタ３１の状態変化が発生すると、割り込み制御信号ｓ１３０を使用してメイン回路２２の割り込み制御回路に対して割り込みが通知される。レジスタコントロールロジック３９は、システムＬＳＩバスと接続されており、メイン回路２２のＣＰＵ６０からの指示で、バスＩＦレジスタ３１とシャドウレジスタ３５とをクリアするレジスタクリア信号ｓ１３１が生成される。
【００４１】
上述した図３の構成において、ノーマルモードにおける動作について説明する。外部回路９でイベントが発生すると、イベント信号ｓ０によってイベントの発生がペリフェラルスペシフィックファンクション３２に対して伝えられる。
【００４２】
イベントの状態変化に対応したデータｓ１１０がセレクタ３７に供給されると共に、レジスタ更新信号ｓ１１１がオアゲート３８に供給される。セレクタ３７の出力データｓ１２３がオアゲート３８からのレジスタ更新信号ｓ１２４のタイミングでバスＩＦレジスタ３１に対してセットされる。
【００４３】
バスＩＦファンクション３４は、状態が変化したことによって、割り込み制御信号ｓ１３０を使用してメイン回路２２の割り込み制御回路７０に対して割り込みを通知し、ＣＰＵ６０に割り込みを知らせる。ＣＰＵ６０は、割り込みを検出すると、システムＬＳＩバスを介してバスＩＦレジスタ３１のデータをリードしてメインメモリに保存し、レジスタクリア命令を発行する。レジスタクリア命令がシステムＬＳＩバスを介してレジスタコントロールブロック３９に供給され、バスＩＦレジスタ３１およびシャドウレジスタ３５に対するクリア信号ｓ１３１が発生する。ノーマルモードでは、次に、イベントが発生すると、上述した動作と同様の動作が繰り返してなされる。
【００４４】
次に、スタンバイモードにおいてイベントが発生した場合の動作について説明する。外部回路９でイベントが発生すると、イベント信号ｓ０によってイベントの発生がペリフェラルスペシフィックファンクション３２に対して伝えられる。シャドウレジスタ更新信号ｓ１２２のタイミングで、イベントの状態変化に対応するデータがシャドウレジスタ３５にセットされる。但し、システムＬＳＩモード信号ｓ１２２によってシステムＬＳＩの動作がスタンバイモードの場合にのみ、ペリフェラルスペシフィックファンクション３２からのレジスタ更新信号ｓ１１１がシャドウレジスタ更新信号ｓ１２２に対して反映される。
【００４５】
シャドウレジスタ３５にセットされたデータは、セレクタ３７で選択されてデータｓ１２３としてバスＩＦレジスタ３１に対して供給される。シャドウレジスタ３５にセットされた情報は、ウェイクアップコントロールロジック３６に入力され、コントロールブロック４０に対してウェイクアップ要求ｓ２０として通知される。通知を受けたコントロールブロック４０は、メイン回路２２の電源をオンとし、リセットをアクティブにし、システムクロックｓ３の供給を開始し、一定時間後にリセットを解除する。
【００４６】
ここで、システムバスクロックｓ３が供給された直後にコントロールブロック４０は、ウェイクアップコントロールロジック３６に対してウェイクアップＡＣＫｓ２１を返し、システムバスクロックｓ３の供給が開始されたことが通知される。
【００４７】
ウェイクアップコントロールロジック３６は、レジスタウェイクアップ更新信号ｓ１２１を使用してシャドウレジスタ３５の内容をバスＩＦレジスタ３１にコピーする。例えばコピー動作は、ローカルクロックｓ１の１クロックの期間でなされる。
【００４８】
バスＩＦレジスタ３１にシャドウレジスタ３５の内容がコピーされたことによって、割り込み信号ｓ１３０をメイン回路２２の割り込み制御回路７０に対して供給し、ＣＰＵ６０に対して割り込みを通知する。ＣＰＵ６０は、割り込みを検出すると、システムＬＳＩバスを介してバスＩＦレジスタ３１の内容をリードし、メインメモリに保存する。また、システムＬＳＩバスを介してレジスタコントロールロジック３９にクリア命令を与え、レジスタクリア信号ｓ１３１を発生させ、バスＩＦレジスタ３１の内容をクリアする。
【００４９】
ここで、バスＩＦレジスタ３１からメイン回路２２に対する割り込みの通知、バスＩＦレジスタ３１の内容のリード、並びにクリア命令によるクリア信号の発生の一連の動作は、前述したノーマルモードと全く同一である。したがって、キーの操作等のイベントが発生した時に、スタンバイモードからノーマルモードに移行する場合の処理がノーマルモードと同じハードウェアと処理とでなされ、操作した場合の違和感が生じない利点がある。
【００５０】
次に、ＣＰＵ６０によってなされる、電源の制御を含めた状態の切り替え制御動作について説明する。最初に、図４のフローチャートを参照して、システムＬＳＩ２がノーマルモードからスタンバイモードに入る動作について説明する。
【００５１】
最初のステップＳＴ１において、割り込み回路７０内のレジスタの内容をリードし、割り込みが発生していないことを確認する。ＣＰＵ６０が現時点で処理すべきタスクがない場合で、且つ割り込みが発生していないことが確認されたら、ステップＳＴ２において、ＣＰＵ６０がパワーオフレジスタをセットし、それによってスタンバイモードとなる。
【００５２】
スタンバイモードにおいては、ＰＬＬ５０がディセーブルとされ、ｅＤＲＡＭ２３にデータバックアップしない場合には、クロック発振器２０を停止し、電源制御回路３が電源ＩＣ制御信号をラインＬ４に出力する。電源制御回路３が電源ＩＣ制御信号を受け取ってメイン回路２２に対する電源をオフとし、ｅＤＲＡＭ２３にデータバックアップしない場合には、ｅＤＲＡＭ２３に対する電源をオフとする。
【００５３】
次に図５に示すフローチャートを参照して、スタンバイモードからウェイクアップし、ウェイクアップ要求を出しているブロックを処理する動作について説明する。
【００５４】
ウェイクアップ要求が発生すると、リセット処理が開始され、ステップＳＴ１１においてシステムが初期化される。ウェイクアップ要求がスタンバイ制御回路２１に供給されることによって、電源ＩＣ制御信号が電源制御回路３に供給され、それによって、メイン回路２２およびｅＤＲＡＭ２３に対する電源がオンとされる。
【００５５】
また、メイン回路２２に電源が供給されたときに、メイン回路２２のＣＰＵ６０および割り込み制御回路７０がリセットされる。さらに、クロック発振器２０が停止している場合には、動作が開始され、ＰＬＬ５０がイネーブルとされ、システムバスクロックｓ３の生成が開始される。電源の供給とシステムバスクロックｓ３の供給が開始されることによって、メイン回路２２のＣＰＵ６０等が動作を開始する。上述したように、シャドウレジスタ３５の内容がバスＩＦレジスタ３１に対してコピーされる。
【００５６】
ステップＳＴ１２において、ＣＰＵ６０がバスＩＦレジスタ３１をリードする。ステップＳＴ１３において、スタンバイモードからのウェイクアップか否かが判定される。バスＩＦレジスタ３１の内容からこの判定が可能である。例えばバッテリ４が無くなった状態からバッテリ４が挿入された時には、ステップＳＴ１３の判定結果が否定とされ、処理がステップＳＴ１５に進む。ステップＳＴ１５は、バッテリ駆動型システム１が行うメイン処理である。メイン処理の中には、キー入力処理、ＧＰＩＯを介された入力に対する処理等が含まれている。
【００５７】
ステップＳＴ１３において、スタンバイモードからの起動と判定されると、スタンバイ起動処理ＳＴ１４がなされる。スタンバイ起動処理ＳＴ１４では、バスＩＦレジスタ３１の内容から起動の要因が判定され、起動の要因に応じた割り込み信号がイネーブルとされる。その後、ＣＰＵ６０に割り込みが通知されると、プログラム上で割り込み処理ルーチンが実行される。その後、ステップＳＴ１５のメイン処理がなされる。
【００５８】
図６は、この発明の効果の説明のためのブロック図である。すなわち、図６では、スタンバイモードにおいて電源がオンされたままの周辺ブロック１３０にシャドウレジスタを設けずに、ペリフェラルスペシフィックファンクション１３２からのレジスタセットデータをレジスタ更新信号のタイミングでバスＩＦレジスタ１３１にセットするものである。バスＩＦレジスタ１３１およびレジスタコントロールブロック１３９からなるバスＩＦファンクション１３４は、一実施形態と同様に、システムバスクロック（３２ＭＨｚ）によって動作している。
【００５９】
バスＩＦレジスタ１３１の内容は、メイン回路１２２のＣＰＵ１６０によってリードされる。メイン回路１２２には、割り込み制御回路１７０、システムＬＳＩコントロールブロック１８０、クロックイネーブルコントロールブロック１９０が設けられ、ＰＬＬ１５０で生成されたシステムバスクロック（例えば３２ＭＨｚ）がバスＩＦファンクション１３４および割り込み制御回路１７０に対して供給される。また、システムバスクロックがクロックイネーブルコントロールブロック１９０に供給され、ノーマルモードの場合にのみ、３２ＭＨｚのＣＰＵクロックがＣＰＵ１６０に供給される。
【００６０】
図６に示す構成例のように、シャドウレジスタを設けない場合では、スタンバイモードにおいても、バスＩＦレジスタ１３１にデータをライトする必要があるために、システムバスクロックをバスＩＦレジスタ１３１を含むバスＩＦファンクション１３４に対して供給する必要がある。したがって、周波数の高いシステムバスクロックを停止できず、スタンバイ時の消費電力が少なくならない問題があった。この発明では、バスＩＦレジスタ１３１に対するクロックを供給しないで良いので、スタンバイ時の消費電力をより少なくできる。
【００６１】
この発明は、上述した一実施形態等に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えばこの発明では、バッテリを電源としているが、バッテリに加えて商用電源を整流した電源を使用可能としても良い。
【００６２】
【発明の効果】
この発明によれば、電源制御手段によって、スタンバイ状態では、集積回路の大きな領域を占めるメイン回路の電源をオフとするので、スタンバイ状態におけるサブスレッショルドリーク電流を削減でき、スタンバイ状態における消費電力を削減できる。この発明によれば、スタンバイモードからノーマルモードに移る時に、シャドウレジスタに保存しておいた状態をシステムバスクロックで動作するバスＩＦレジスタに対してコピーすることができるので、バスＩＦレジスタに対するクロックの供給をスタンバイモードで停止することができ、スタンバイモードにおける消費電力をより低減することができる。また、この発明では、常にバスＩＦレジスタを低いローカルクロックで動作させるものではないので、システムの処理速度が低下することを防止できる。さらに、スタンバイモードからノーマルモードに移る時と、ノーマルモードの時とで、ＣＰＵがレジスタをリードする動作を同一とでき、処理が異なることにより操作性の相違が発生することがない利点がある。
【図面の簡単な説明】
【図１】この発明が適用されたバッテリ駆動型システムの一実施形態の全体の構成を示すブロック図である。
【図２】この発明の一実施形態の構成を示すブロック図である。
【図３】この発明の一実施形態のより詳細な構成を示すブロック図である。
【図４】この発明の一実施形態において、スタンバイモードに入る時の処理の流れを示すフローチャートである。
【図５】この発明の一実施形態において、スタンバイモードからウェイクアップする時の処理の流れを示すフローチャートである。
【図６】この発明の効果の説明の参考とした構成を示すブロック図である。
【符号の説明】
１・・・バッテリ駆動型システム、２・・・システムＬＳＩ、３・・・電源制御回路、４・・・バッテリ、１０・・・クロック発振器、２０・・・クロック発振器、２１・・・スタンバイ制御回路、２２・・・メイン回路、２３・・・ｅＤＲＡＭ、３０・・・周辺ブロック、３１・・・バスＩＦレジスタ、３５・・・シャドウレジスタ、４０・・・コントロールブロック、６０・・・ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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