(57)【要約】【課題】半導体チップを封止する樹脂の収縮による半導体チップの撓み及びクラックを防止し、高い充填率で封止樹脂を充填することができ、高信頼性を有する半導体装置を製造することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供する。【解決手段】接続電極４２が形成されたインターポーザ４０上に、積層する半導体チップＣ１との間隔と同程度の径であり電気的絶縁性を有する支持球４６を搭載し、この支持球４６が搭載された面上に半導体チップＣ１を積層する。半導体チップＣ１上に他の半導体チップを積層する場合も同様に、半導体チップＣ１と他の半導体チップとの間隔と同程度の径であり電気的絶縁性を有する支持球４８を搭載し、この支持球４８が搭載された面上に他の半導体チップを積層する。【選択図】  図１１
2004281880.tif 000002
【特許請求の範囲】
【請求項１】
周辺部に突起状の第１接続端子が配列形成された薄板状の第１半導体チップと周辺部に突起状の第２接続端子が配列形成された薄板状の第２半導体チップとを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、
前記第１半導体チップの前記第１接続端子が形成された面上に前記第１半導体チップ及び第２半導体チップを支持するための支持部材を配置する配置工程と、
前記第１半導体チップの前記支持部材が配置された面上に、前記第１接続端子と前記第２接続端子との位置を合わせて前記第２半導体チップを積層する積層工程と、
積層した前記第１半導体チップと前記第２半導体チップとの間に封止樹脂を充填する充填工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２半導体チップに形成された第２接続端子の先端部にはハンダが設けられており、
前記積層工程は、前記ハンダによるハンダ付けにより前記第１接続端子と前記第２接続端子とを接合する接合工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ハンダ上にフラックスを塗布する塗布工程と、
前記積層工程と前記充填工程との間に行われ、前記フラックスを洗浄する洗浄工程と
を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記支持部材は、積層された前記第１半導体チップと前記第２半導体チップとの間隔と同程度の大きさの電気的絶縁性を有する部材であり、
前記配置工程は、前記第１半導体チップの前記第１接続端子が形成された面上に複数の前記支持部材を一度に搭載する搭載工程を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記配置工程は、積層される前記第１半導体チップと前記第２半導体チップとの間隔と同程度の厚みに樹脂を塗布する樹脂塗布工程と、
前記樹脂を所定形状にパターニングして前記支持部材を形成する形成工程と
を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項６】
接続電極が配列形成された基板上に、周辺部に突起状の接続端子が配列形成された薄板状の半導体チップを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、
前記基板の前記接続電極が形成された面上に前記半導体チップを支持するための支持部材を配置する配置工程と、
前記基板の前記支持部材が配置された面上に、前記接続電極と前記接続端子との位置を合わせて前記半導体チップを積層する積層工程と、
積層した前記基板と前記半導体チップとの間に封止樹脂を充填する充填工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体チップに形成された接続端子の先端部にはハンダが設けられており、
前記積層工程は、前記ハンダによるハンダ付けにより前記接続電極と前記接続端子とを接合する接合工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ハンダ上にフラックスを塗布する塗布工程と、
前記積層工程と前記充填工程との間に行われ、前記フラックスを洗浄する洗浄工程と
を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記支持部材は、積層された前記基板と前記半導体チップとの間隔と同程度の大きさの電気的絶縁性を有する部材であり、
前記配置工程は、前記基板の前記接続電極が形成された面上に複数の前記支持部材を一度に搭載する搭載工程を含むことを特徴とする請求項６から請求項８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記配置工程は、積層される前記基板と前記半導体チップとの間隔と同程度の厚みに樹脂を塗布する樹脂塗布工程と、
前記樹脂を所定形状にパターニングして前記支持部材を形成する形成工程と
を含むことを特徴とする請求項６から請求項８の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
請求項１から請求項１０の何れか一項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項１２】
周辺部に突起状の第１接続端子が配列形成された薄板状の第１半導体チップと、
前記第１接続端子と接合された突起状の第２接続端子を有する薄板状の第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に設けられた前記第１半導体チップ及び第２半導体チップを支持する支持部材と、
少なくとも前記第１半導体チップと前記第２半導体チップとの間を封止する封止樹脂と
を備えることを特徴とする半導体装置。
【請求項１３】
接続電極が配列形成された基板と、
前記接続電極と接合された突起状の接続端子を有する薄板状の半導体チップと、
前記基板と前記半導体チップとの間に設けられた前記基板及び半導体チップを支持する支持部材と、
少なくとも前記基板と前記半導体チップとの間を封止する封止樹脂と
を備えることを特徴とする半導体装置。
【請求項１４】
請求項１１から請求項１３の何れか一項に記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、半導体装置、及び当該半導体装置を備える電子機器に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。
【０００３】
電子部品の小型化を図るための技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）技術及びＷ−ＣＳＰ（Ｗａｆｅｒ  ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）技術が有望視されている。ＣＳＰ技術はパッケージの面積がウェハ状態にある個々のチップと同程度である半導体チップ（半導体装置）を製造する技術である。また、Ｗ−ＣＳＰ技術とはＣＳＰ技術と同様なパッケージ面積を有する半導体チップを製造する技術であるが、ウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離する技術である。これらの技術においては、通常チップ又はウェハの薄板化が行われるため、パッケージング後の半導体チップの厚みも低減することができる。
【０００４】
また、更なる高集積化のために、同様の機能を有する薄板化した半導体チップ同士又は異なる機能を有する薄板化した半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。これらの技術においては薄板化された半導体チップを用いるため、半導体チップを封止した際に生ずる応力による半導体チップのクラックが生ずることがある。
【０００５】
この不具合を解消するために、半導体チップと基板（インターポーザ）との間に、中空のフィラーが混入された樹脂（アンダーフィル）を充填して半導体チップを基板に固定することで、発生する応力や外部からの応力を吸収する技術が以下の特許文献１に開示されている。また、粒子径が５μｍ程度のＳｉＯ２からなる無機フィラーを高含有率で含ませて熱膨張係数を低下させた樹脂（アンダーフィル）を半導体チップと基板との間に充填することで、半導体チップの熱膨張係数と樹脂との熱膨張係数の差を低減させる技術が以下の引用文献２に開示されている。
【０００６】
【特許文献１】
特開２００１−６８６０４号公報
【特許文献２】
特開２００２−１５１５５１号公報
【０００７】
【発明が解決しようとする課題】
ところで、上述した三次元実装技術においては、薄板化された半導体チップを積層した構造であるため、特に半導体チップの熱膨張係数と封止樹脂の熱膨張係数の差により半導体チップが撓みやすく、クラックが生じやすいという問題がある。これは、三次元実装技術において用いられる半導体チップは周辺部に突起状の電極が形成された構造であり、各半導体チップの電極同士を接合して多段構成とすると半導体チップ間の中央部に大きな空間が生じるためである。
【０００８】
また、半導体チップを積層した後、半導体チップ間に封止樹脂を充填するときに、半導体チップの周辺部には電極が形成されているため、封止樹脂は電極を伝って半導体チップの周辺部を取り囲むように広がってから半導体チップの間の中央部に向かって充填される傾向がある。このため、半導体チップ間の中央部において気泡又はボイドが生じやすく、製造された半導体装置の信頼性の低下を引き起こす虞があるという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、半導体チップを封止する樹脂の収縮による半導体チップの撓み及びクラックを防止し、高い充填率で封止樹脂を充填することができ、高信頼性を有する半導体装置を製造することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の観点による半導体装置の製造方法は、周辺部に突起状の第１接続端子が配列形成された薄板状の第１半導体チップと周辺部に突起状の第２接続端子が配列形成された薄板状の第２半導体チップとを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、前記第１半導体チップの前記第１接続端子が形成された面上に前記第１半導体チップ及び第２半導体チップを支持するための支持部材を配置する配置工程と、前記第１半導体チップの前記支持部材が配置された面上に、前記第１接続端子と前記第２接続端子との位置を合わせて前記第２半導体チップを積層する積層工程と、積層した前記第１半導体チップと前記第２半導体チップとの間に封止樹脂を充填する充填工程とを含むことを特徴としている。
この発明によれば、薄板化された第１半導体チップ上に支持部材を配置し、支持部材が配置された第１半導体チップ上に第２半導体チップを積層し、積層された第１半導体チップと第２半導体チップとの間に封止樹脂を充填しているため、第１半導体チップと第２半導体チップとの間が支持部材で支持され、封止樹脂の収縮による各々の半導体チップの撓み及びクラックを防止することができる。また、第１半導体チップと第２半導体チップとの間に封止樹脂を充填する際に、これらの半導体チップ間に配置された支持部材により封止樹脂が毛細管現象により半導体チップ間に充填されやすくなるため、残存気泡及びボイドの発生が抑えられ封止樹脂の充填率を高めることができる。この結果、半導体装置の信頼性を高めることができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記第２半導体チップに形成された第２接続端子の先端部にはハンダが設けられており、前記積層工程は、前記ハンダによるハンダ付けにより前記第１接続端子と前記第２接続端子とを接合する接合工程を含むことを特徴としている。
この発明によれば、第１半導体チップに形成された第１接続端子と第２半導体チップに形成された第２接続端子とをハンダ付けにより接合しているため、加圧により第１電極と第２電極とを接合する場合に比べて、半導体チップを損傷させずに接合することができる。この結果、高い歩留まりで高信頼性を有する半導体装置を製造することができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記ハンダ上にフラックスを塗布する塗布工程と、前記積層工程と前記充填工程との間に行われ、前記フラックスを洗浄する洗浄工程とを含むことを特徴としている。
この発明によれば、第２半導体チップに形成された第２接続端子の先端部に設けられたハンダにフラックスを塗布して第１半導体チップと第２半導体チップとを積層しているため、フラックスが有する洗浄作用により第１接続端子及び第２接続端子の表面の酸化物が遊離されて確実に第１半導体チップの第１接続端子と第２半導体チップの第２接続端子とを接合することができる。また、第１半導体チップと第２半導体チップとを積層する際に、フラックスの粘度により第１半導体チップと第２半導体チップとが保持された状態となるため、第１半導体チップと第２半導体チップとを積層した後、第１接続端子と第２接続端子とを接合するまでに、これらの半導体チップの位置ずれが生ずることがなく、製造効率を向上させることができる。更に、積層工程が終了した後で、塗布したフラックスを洗浄しているため、フラックスが残存した状態で封止樹脂が封止されることはなく半導体装置の信頼性を向上させることができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記支持部材が、積層された前記第１半導体チップと前記第２半導体チップとの間隔と同程度の大きさの電気的絶縁性を有する部材であり、前記配置工程は、前記第１半導体チップの前記第１接続端子が形成された面上に複数の前記支持部材を一度に搭載する搭載工程を含むことを特徴としている。
この発明によれば、第１半導体チップと第２半導体チップとの間に配置する支持部材は半導体チップ間の間隔と同程度の大きさであるため、第１半導体チップ及び第２半導体チップの撓みが殆ど生じることはない。また、支持部材は電気的絶縁性を有しているため、支持部材を介して接続端子が短絡されることはない。更に、複数の支持部材を一度に第１半導体チップ上に搭載しているため、大幅な製造効率の低下を招くとこなく効率的に支持部材を配置することができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記配置工程が、積層される前記第１半導体チップと前記第２半導体チップとの間隔と同程度の厚みに樹脂を塗布する樹脂塗布工程と、前記樹脂を所定形状にパターニングして前記支持部材を形成する形成工程とを含むことを特徴としている。
この発明によれば、積層される第１半導体チップと第２半導体チップとの間隔と同程度の厚みに樹脂を塗布し、樹脂をパターニングして支持部材を形成しているため、第１半導体チップ及び第２半導体チップの撓みが生じることは殆どなく、しかも支持部材の形状を任意に設定することができるため、支持部材の形状を例えば樹脂の粘性等に応じて充填率を高める形状にするといったことも可能になる。
上記課題を解決するため、本発明の第２の観点による半導体装置の製造方法は、接続電極が配列形成された基板上に、周辺部に突起状の接続端子が配列形成された薄板状の半導体チップを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、前記基板の前記接続電極が形成された面上に前記半導体チップを支持するための支持部材を配置する配置工程と、前記基板の前記支持部材が配置された面上に、前記接続電極と前記接続端子との位置を合わせて前記半導体チップを積層する積層工程と、積層した前記基板と前記半導体チップとの間に封止樹脂を充填する充填工程とを含むことを特徴としている。
この発明によれば、基板上に支持部材を配置し、支持部材が配置された基板上に半導体チップを積層し、積層された基板と半導体チップとの間に封止樹脂を充填しているため、基板と半導体チップとの間が支持部材で支持され、封止樹脂の収縮による各々の半導体チップの撓み及びクラックを防止することができる。また、基板と半導体チップとの間に封止樹脂を充填する際に、基板と半導体チップとの間に配置された支持部材により封止樹脂が毛細管現象により基板と半導体チップとの間に充填されやすくなるため、残存気泡及びボイドの発生が抑えられ封止樹脂の充填率を高めることができる。この結果、半導体装置の信頼性を高めることができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記半導体チップに形成された接続端子の先端部にはハンダが設けられており、前記積層工程は、前記ハンダによるハンダ付けにより前記接続電極と前記接続端子とを接合する接合工程を含むことを特徴としている。
この発明によれば、基板に形成された接続電極と半導体チップに形成された接続端子とをハンダ付けにより接合しているため、加圧により接続電極と接続端子とを接合する場合に比べて、半導体チップを損傷させずに接合することができる。この結果、高い歩留まりで高信頼性を有する半導体装置を製造することができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記ハンダ上にフラックスを塗布する塗布工程と、前記積層工程と前記充填工程との間に行われ、前記フラックスを洗浄する洗浄工程とを含むことを特徴としている。
この発明によれば、半導体チップに形成された接続端子の先端部に設けられたハンダにフラックスを塗布して基板と半導体チップとを積層しているため、フラックスが有する洗浄作用により接続電極及び接続端子の酸化物が遊離されて確実に基板の接続電極と半導体チップの接続端子とを接合することができる。また、基板上に半導体チップを積層する際に、フラックスの粘度により基板上に半導体チップが保持された状態となるため、基板上に半導体チップを積層した後、接続電極と接続端子とを接合するまでに、基板と半導体チップとの位置ずれが生ずることがなく、製造効率を向上させることができる。更に、積層工程が終了した後で、塗布したフラックスを洗浄しているため、フラックスが残存した状態で封止樹脂が封止されることはなく半導体装置の信頼性を向上させることができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記支持部材が、積層された前記基板と前記半導体チップとの間隔と同程度の大きさの電気的絶縁性を有する部材であり、前記配置工程は、前記基板の前記接続電極が形成された面上に複数の前記支持部材を一度に搭載する搭載工程を含むことを特徴としている。
この発明によれば、基板と半導体チップとの間に配置する支持部材は基板と半導体チップとの間隔と同程度の大きさであるため、半導体チップの撓みが生じることは殆ど無い。また、支持部材は電気的絶縁性を有しているため、支持部材を介して接続端子が短絡されることはない。更に、複数の支持部材を一度に基板上に搭載しているため、大幅な製造効率の低下を招くとこなく効率的に支持部材を配置することができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記配置工程が、積層される前記基板と前記半導体チップとの間隔と同程度の厚みに樹脂を塗布する樹脂塗布工程と、前記樹脂を所定形状にパターニングして前記支持部材を形成する形成工程とを含むことを特徴としている。
この発明によれば、積層される基板と半導体チップとの間隔と同程度の厚みに樹脂を塗布し、樹脂をパターニングして支持部材を形成しているため、半導体チップの撓みが生じることは殆どなく、しかも支持部材の形状を任意に設定することができるため、支持部材の形状を例えば樹脂の粘性等に応じて充填率を高める形状にするといったことも可能になる。
本発明の半導体装置は、上記の何れかに記載の半導体装置の製造方法により製造されたことを特徴とする。
上記課題を解決するために、本発明の半導体装置は、周辺部に突起状の第１接続端子が配列形成された薄板状の第１半導体チップと、前記第１接続端子と接合された突起状の第２接続端子を有する薄板状の第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間に設けられた前記第１半導体チップ及び第２半導体チップを支持する支持部材と、少なくとも前記第１半導体チップと前記第２半導体チップとの間を封止する封止樹脂とを備えることを特徴としている。
この発明によれば、第１半導体チップと第２半導体チップとの間に、第１半導体チップ及び第２半導体チップを支持する支持部材が配置された状態で第１半導体チップ及び第２半導体チップ間が封止樹脂で封止されているため、第１半導体チップ及び第２半導体チップの撓み及びクラックが生ずることはない。
上記課題を解決するために、本発明の半導体装置は、接続電極が配列形成された基板と、前記接続電極と接合された突起状の接続端子を有する薄板状の半導体チップと、前記基板と前記半導体チップとの間に設けられた前記基板及び半導体チップを支持する支持部材と、少なくとも前記基板と前記半導体チップとの間を封止する封止樹脂とを備えることを特徴としている。
この発明によれば、基板と半導体チップとの間に、基板及び半導体チップを支持する支持部材が配置された状態で基板と半導体チップとの間が封止樹脂で封止されているため、半導体チップの撓み及びクラックが生ずることはない。
本発明の電子機器は、上記の何れかに記載の半導体装置を有することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器について詳細に説明する。図１は、本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの外観斜視図であって、（ａ）は上面図であり、（ｂ）は底面図である。図１に示す通り、半導体チップ１は、例えばＳｉ（シリコン）からなる基板１０を有し、基板１０の周辺部には複数の接続端子１６が配列形成されている。
【００１２】
基板１０は、その能動面１０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド２６（図７参照）からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。各々の接続端子１６は基板１０を貫通して基板１０の能動面１０ａ及び基板１０の裏面１０ｂから突出した形状に形成されている。
【００１３】
接続端子１６の能動面１０ａ側への突出部分及び裏面１０ｂ側への突出部分は略円柱状に形成されており、その径は裏面１０ｂ側への突出部分よりも能動面１０ａ側への突出部分の方が大きくなるよう形成されている。接続端子１６は基板１０にＣｕ（銅）を埋め込むことにより形成されている。また、能動面１０ｂ側へ突出した接続端子１６の先端部には無鉛ハンダ（Ｓｎ／Ａｇ）１８が形成されている。この無鉛ハンダ１８は、半導体チップ１を後述する基板上に又は他の半導体チップ上に積層する際に、接続電極１６を基板上に形成された接続電極又は他の半導体チップに形成された接続電極と接合するために設けられる。
【００１４】
〔半導体チップ１の製造方法〕
ここで、図１に示す半導体チップ１の製造方法について説明する。図２は、本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップ１の製造方法の概略を示す工程図である。また、図３〜図６は、本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【００１５】
半導体チップ１は、ウェハ状態にある基板（例えば、Ｓｉ（シリコン）基板）を用いて製造される。図２（ａ）はウェハ状態にある基板１０の一部を示す断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、基板１０の能動面１０ａ側の構成の一部を詳細に示す断面図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜２２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜２４が順に形成されている。
【００１６】
また、層間絶縁膜２４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド２６が形成されている。この電極パッド２６は、Ｔｉ（チタン）からなる第１層２６ａ、ＴｉＮ（窒化チタン）からなる第２層２６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層２６ｃ、及びＴｉＮからなる第４層（キャップ層）２６ｄを順に積層して形成したものである。尚、電極パッド２６の下方には電子回路が形成されていない点に注意されたい。
【００１７】
電極パッド２６は、例えばスパッタリングにより第１層２６ａ〜第４層２６ｄからなる積層構造を層間絶縁膜２４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド２６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド２６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド２６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１８】
また、上記層間絶縁膜２４上には電極パッド２６を覆うように、パッシベーション膜２８が形成されている。このパッシベーション膜２８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜２８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１９】
この基板１０に対して、まず能動面１０ａ側に形成された電極パッドを開口するとともに基板１０を穿孔して孔部Ｈ３を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。ここで、孔部Ｈ３を形成するまでの工程を図３〜図４を参照して詳細に説明する。
【００２０】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜２８上の全面に塗布する。尚、このレジストは、電極パッド２６上を覆っているパッシベーション膜２８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２１】
パッシベーション膜２８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド２６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド２６を覆うパッシベーション膜２８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜２８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２２】
尚、パッシベーション膜２８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、パッシベーション膜２８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜２８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド２６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド２６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２３】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜２８上のレジストをマスクとして、ドライエッチングにより電極パッド２６を開口する。図３（ｃ）は、電極パッド２６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜２８に形成された開口部Ｈ１の径と電極パッド２６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２４】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜２４及び絶縁膜２２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜２４及び絶縁膜２２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜２８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２５】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド２６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド２６の最表面のＴｉＮをマスクにして、層間絶縁膜２４及び絶縁膜２２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２６】
以上の工程が終了すると、パッシベーション膜２８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２７】
図４（ｂ）に示す通り、パッシベーション膜２８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜２８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜２８に形成された開口部Ｈ１の径、電極パッド２６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２８】
また、図４（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜２８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜２８が除去されて、電極パッド２６又は層間絶縁膜２４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜２８の膜厚が２μｍ以上に設定される。
【００２９】
以上の工程が終了すると、次に、パッシベーション膜２８上並びに孔部Ｈ３の内壁及び底面に絶縁膜１２を形成する。図２（ｃ）及び図５（ａ）は、電極パッド２６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜１２を形成した状態を示す断面図である。この絶縁膜１２は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成した正珪酸四エチル（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜１２の厚みは、例えば１μｍである。
【００３０】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を絶縁膜１２上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド２６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３１】
絶縁膜１２上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド２６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド２６の一部を覆う絶縁膜１２及びパッシベーション膜２８を除去し、電極パッド２６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド２６を構成する第４層２６ｄも併せて除去する。
【００３２】
図５（ｂ）は、電極パッド２６を覆う絶縁膜１２及びパッシベーション膜２８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド２６の上方は開口部Ｈ４となり、電極パッド２６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）１６と電極パッド２６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３３】
本実施形態では、電極パッド２６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド２６の露出面積を大きくすることが電極パッド２６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド２６を覆う絶縁膜１２及びパッシベーション膜２８の一部を除去して、電極パッド２６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３４】
以上の工程が終了すると、次に下地膜を形成する工程が行われる。図６（ａ）は、孔部Ｈ３内に下地膜３０を形成した状態を示す断面図である。尚、図２においては下地膜３０の図示は省略している。下地膜３０は基板１０の上面全面に形成されるため、電極パッド２６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜３０が形成される。ここで、下地膜３０は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法いて形成される。
【００３５】
図６（ａ）に示すように、下地膜３０は、電極パッド２６と絶縁膜１２との段差ＳＴを十分にカバーして、電極パッド２６上と絶縁膜１２上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜３０を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。
【００３６】
下地膜３０の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子１６を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン１４を形成する。図２（ｄ）は、メッキレジストパターン１４を形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って図２（ｅ）に示す通り、基板１０の開口部Ｈ３及びメッキレジストパターン１４の開口部にＣｕ（銅）を埋め込み、接続端子１６を形成する。図２（ｅ）は、Ｃｕ電解メッキを行って接続端子１６を形成した状態を示す断面図である。
【００３７】
接続端子１６が形成されると、図２（ｆ）に示す通り、基板１０上に形成されているメッキレジストパターン１４を剥離する。図２（ｆ）は、接続端子１６を形成した後にメッキレジストパターン１４を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子１６の構成の詳細を示す断面図である。図６（ｂ）に示す通り、接続端子１６は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、符号Ｃを付した箇所において、接続端子１６は電極パッド２６と電気的に接続されている。
【００３８】
以上の工程が完了すると、図２（ｇ）に示す通り、形成した接続端子１６上に無鉛ハンダ（Ｓｎ／Ａｇ）１８を形成する。次に、基板１０の裏面１０ｂを研磨して基板１０の厚みを減ずる工程、及び基板１０を切断して個々の半導体チップ１に分離する工程が行われる。図２（ｇ）及び図７は、本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。基板１０の裏面を研磨すると、基板１０の厚みが５０μｍ程度に薄板化され、基板１０の能動面１０ａ及び裏面１０ｂから接続端子１６の一部が２０μｍ程度突出した形状となる。以上の工程を経て半導体チップ１が製造される。
【００３９】
〔半導体チップ１を用いた半導体装置の製造方法〕
次に、半導体チップ１を用いて半導体装置を製造する方法について説明する。図８〜図１０は、本発明の一実施形態による半導体装置の製造方法を示す工程図である。本実施形態においては、インターポーザ上に２つの半導体チップ１を積層した構造を有する半導体装置を製造する場合を例に挙げて説明する。尚、以下の説明においては、説明の便宜上、インターポーザ上に積層する２つの半導体チップ１を区別する場合には、半導体チップＣ１、半導体チップＣ２とする。
【００４０】
図８（ａ）は、本発明にいう基板としてのインターポーザ４０の一部の断面図である。インターポーザ上には、電気配線からなる電気回路が形成されており、この電気回路の外部電極となる接続電極４２が半導体チップ１の接続端子１６の配列と同様の配列で形成されている。この接続電極４２はインターポーザ４０上に２０μｍ程度突出した形状に形成されている。また、インターポーザ４０上であって半導体チップ１が積層されない箇所にはインターポーザ４０上に形成された電気配線を保護する部材４４が形成されている。
【００４１】
まず、図８（ｂ）に示す通り、インターポーザ４０上であって半導体チップＣ１を積層する箇所に支持部材としての支持球４６を搭載する（配置工程、搭載工程）。この支持球４６はガラス又はセラミックスにより形成された電気的絶縁性を有するものであり、その径はインターポーザ４０上に半導体チップＣ１（図８（ｃ）参照）を積層したときの、インターポーザ４０と半導体チップＣ１との間隔よりも僅かに（２〜３μｍ程度）小さな径に設定されている。
【００４２】
前述のように、半導体チップＣ１の接続端子１６が能動面１０ａ側及び裏面１０ｂ側にそれぞれ２０μｍ程度突出した状態に形成され、接続電極４２がインターポーザ４０上に２０μｍ程度突出した形状に形成された場合には、支持球４６の径は３８μｍ前後に設定される。図１１は、インターポーザ４０上又は半導体チップＣ１上に支持球４６を搭載した状態を示す斜視図である。
【００４３】
図１１（ａ）を参照すると、複数の支持球４６がインターポーザ４０の接続電極４２が形成された箇所以外の箇所（半導体チップＣ１が積層される箇所）にほぼ均一に配置されていることが分かる。インターポーザ４０上に複数の支持球４６を搭載するときには、搭載に要する時間を短縮するため、複数の支持球４６を吸着する吸着孔が形成されたマウンターを用いることが好ましい。このとき、搭載時の不具合（例えば、接続電極４２上に支持球４６が配置されること）を防止するため、マウンターが基板４０上に位置したときに接続電極４２の上方位置には吸着孔が形成されていないものを用いることが好適である。
【００４４】
インターポーザ４０上への支持球４６の配置が完了すると、インターポーザ４０上に積層する半導体チップＣ１の接続電極１６の一端に形成された無鉛ハンダ１８にフラックスを塗布する工程が行われる（塗布工程）。このフラックスは、インターポーザ４０上に半導体チップＣ１を積層するときに、積層した半導体チップＣ１の位置ずれが生じないように粘着力で保持するとともに、半導体チップＣ１に形成された接続端子１６及びインターポーザ４０に形成された接続電極４２の表面の酸化膜を遊離させるためのものである。
【００４５】
フラックスの塗布の塗布を終えると、半導体チップＣ１の能動面１０ａ側をインターポーザ４０に対面させて（フェースダウンの状態で）、インターポーザ４０に形成された接続電極４２各々の位置と半導体チップＣ１に形成された接続端子１６各々の位置とが合致するよう位置合わせを行い、半導体チップＣ１をインターポーザ４０上に積層する（積層工程）。このとき、インターポーザ４０上に形成された接続電極４２の直上には半導体チップＣ１に形成された接続端子１６の先端に設けられた無鉛ハンダ１８が位置し、この無鉛ハンダ１８にはフラックスが塗布されているため、フラックスの粘着力により半導体チップＣ１が位置ずれせずに保持される。
【００４６】
図８（ｃ）は、インターポーザ４０上に半導体チップＣ１を積層した状態を示す断面図である。図８（ｃ）を参照すると、支持球４６の径がインターポーザ４０と半導体チップＣ１との間隔にほぼ等しいため、支持球４６は半導体チップＣ１に対して僅かな間隔をもって半導体チップＣ１とインターポーザ４０との間に配置される。尚、インターポーザ４０は水平に保たれているため、搭載した支持球４６が大きく転がることはない。
【００４７】
以上の工程が終了すると、積層した半導体チップＣ１上に支持球４８を搭載する（配置工程、搭載工程）。この支持球４８はインターポーザ４０上に搭載した支持球４６と同様の材質により形成され、その径は第１半導体チップとしての半導体チップＣ１と、半導体チップＣ１上に積層される第２半導体チップとしての半導体チップＣ２（図９（ｂ）参照）を積層したときの、半導体チップＣ１と半導体チップＣ２との間隔よりも僅かに（２〜３μｍ程度）小さな径に設定されている。インターポーザ４０と半導体チップＣ１との間隔と半導体チップＣ１と半導体チップＣ２との間隔とが同一であれば、支持球４８は支持球４６と同じものを用いることができる。
【００４８】
図１１（ｂ）は、半導体チップＣ１に支持球４８を搭載した状態を示す斜視図である。図１１（ｂ）を参照すると、複数の支持球４８が半導体チップＣ１上にほぼ均一に配置されていることが分かる。半導体チップＣ１上に支持球４８を搭載するときも、搭載に要する時間を短縮するため、複数の支持球４８を吸着する吸着孔が形成されたマウンターを用いることが好ましい。マウンターは上述した支持球４６を搭載したときのものと同じものを用いれば、搭載時の不具合（例えば、接続端子１６上に支持球４８が配置されること）を防止することができる。
【００４９】
半導体チップＣ１上への支持球４８の配置が完了すると、半導体チップＣ１上に積層する第２半導体チップとしての半導体チップＣ２の接続電極１６の一端に形成された無鉛ハンダ１８にフラックスを塗布する工程が行われる（塗布工程）。フラックスの塗布の塗布を終えると、半導体チップＣ２の能動面１０ａ側を半導体チップＣ２に対面させて（フェースダウンの状態で）、半導体チップＣ１に形成された接続端子１６の各々の位置と半導体チップＣ２に形成された接続端子１６各々の位置とが合致するよう位置合わせを行い、半導体チップＣ２を半導体チップＣ１上に積層する（積層工程）。
【００５０】
このとき、半導体チップＣ１と半導体チップＣ２とは、半導体チップＣ２の先端に設けられた無鉛ハンダ１８に塗布されたフラックスの粘着力により保持され、位置ずれせずに保持される。図９（ｂ）は、半導体チップＣ１上に半導体チップＣ２を積層した状態を示す断面図である。以上の工程が終了すると、図９（ｂ）に示す積層したインターポーザ４０及び半導体チップＣ１，Ｃ２等をリフロー装置内に配置し、半導体チップＣ１，Ｃ２に形成された接続端子１６の先端に設けられた無鉛ハンダ１８を溶融させ、インターポーザ４０に形成された接続電極４２と半導体チップＣ１に形成された接続端子１６とを接合するとともに、半導体チップＣ１，Ｃ２に形成された接続端子１６を接合する（接合工程）。
【００５１】
以上の工程が終了すると、塗布したフラックスを洗浄する工程が行われる（洗浄工程）。製造された半導体装にフラックスが残存していると信頼性の低下を引き起こす虞があるため、洗浄によりフラックスを除去している。ここで、インターポーザ４０、半導体チップＣ１、及び半導体チップＣ２間の間隔は５０μｍ以下であるため、フラックスの洗浄には揮発性の高い有機溶剤を用いることが好ましい。
【００５２】
以上の工程が終了すると、インターポーザ４０と半導体チップＣ１との間、及び、半導体チップＣ１と半導体チップＣ２との間に封止樹脂（アンダーフィル）５０を注入して充填する（充填工程）。ここで、インターポーザ４０と半導体チップＣ１との間には多数の支持球４６が配置されており、半導体チップＣ１と半導体チップＣ２との間には多数の支持球４８が配置されている。
【００５３】
このため、注入された封止樹脂５０は毛細管現象によりインターポーザ４０と半導体チップＣ１との間、及び半導体チップＣ１と半導体チップＣ２との間に効率的に注入される。よって、気泡及びボイドの発生を抑えることができて封止樹脂５０の充填率を高めることができ、製造された半導体装置の信頼性を高めることができる。封止樹脂５０の充填が完了すると、封止樹脂５０を硬化させることで、半導体装置が製造される。図１０は、封止樹脂５０を充填して硬化させた状態を示す断面図である。
【００５４】
以上、説明した本発明の一実施形態による半導体装置の製造方法においては、ガラス又はセラミックス等の電気的絶縁性を有する材質から形成され、径がインターポーザ４０と半導体チップＣ１との間隔よりも僅かに（２〜３μｍ程度）小さい支持球４６をインターポーザ４０と半導体チップＣ１との間に配置し、また半導体チップＣ１，Ｃ２間にも同様の支持球４８を配置して、インターポーザ４０上に、半導体チップＣ１，Ｃ２を積層していた。本発明は、この実施形態以外にも以下に説明する他の実施形態を用いることができる。
【００５５】
〔他の半導体装置の製造方法〕
本発明は、インターポーザ４０上への支持球４６の配置及び半導体チップＣ１上への支持球４８の配置に代えて、インターポーザ４０及び半導体チップＣ１上に支持部材をパターニングして形成することもできる。図１２は、本発明の他の実施形態において、支持部材をパターニングにより形成した状態を示す斜視図である。尚、図１２においては、半導体チップＣ１上に支持部材としての支持柱５２，５４を形成した場合を例に挙げて図示しているが、同様の支持柱５２，５４をインターポーザ４０上に形成することもできる。
【００５６】
図１２（ａ）は半導体チップＣ１上に複数の支持柱５２を形成した状態を示す斜視図であり、図１２（ｂ）は半導体チップＣ１上に１つの支持柱を形成した状態を示す斜視図である。図１２（ａ）に示した例では、半導体チップＣ１の能動面１０ａ側であって接続端子１６が形成された領域の内側に、形状が円柱状であって、高さが半導体チップＣ１と積層される半導体チップＣ２との間隔よりも僅か（２〜３μｍ程度）に小さく設定された支持柱１６が複数個形成されている。
【００５７】
また、図１２（ｂ）に示した例では、半導体チップＣ１の能動面１０ａのほぼ中央部に、径が半導体チップＣ１の大きさの３分の１程度に設定された円柱状の支持柱５２が１つ形成されている。図１２（ａ）に示す支持柱５２の数及び断面形状、並びに、図１２（ｂ）に示す支持柱５２の径及び断面形状は使用する封止樹脂５０の粘度等に応じて適宜設定することができる。支持柱５２，５４は電気的絶縁性を有する樹脂、例えばポリイミドを用いて形成される。
【００５８】
これらの支持柱５２，５４は、半導体チップＣ１毎に形成するのは非効率であるため、ウェハ状態にある状態において形成されることが好ましい。つまり、前述した半導体チップ１の製造方法において、基板１０の能動面１０ａ側の全面にポリイミド等の樹脂を塗布し（樹脂塗布工程）、フォトマスク等を用いてパターニングし、現像処理を行うことで形成する（形成工程）。その後で、基板１０の裏面１０ｂを薄板化する。また、インターポーザ４０上に支持柱５２，５４を形成する場合には、半導体チップＣ１を積層する前、即ち図８（ａ）にある状態のときに形成しておくことが好ましい。
【００５９】
尚、前述した支持球４６，４８は、ガラス又はセラミックス以外にポリイミド等の樹脂で形成されたものを用いることができる。樹脂で形成された支持球４６，４８を用いる場合、及び、樹脂で形成された支持柱５２，５４を用いる場合には弾力性があるため、これらの高さをインターポーザ４０と半導体チップＣ１との間隔、又は、半導体チップＣ１，Ｃ２の間隔よりも僅かに高くなるように設定しても良い。このときは、支持球４６，４８、支持柱５２，５４はインターポーザ４０と半導体チップＣ１との間、又は、半導体チップＣ１，Ｃ２間において変形保持されることになる。
【００６０】
また、上記実施形態においては、インターポーザ４０上に半導体チップＣ１，Ｃ２を積層する場合を例に挙げて説明したが、インターポーザ４０上に積層する半導体チップは１つ以上であれば良い。また、図１０に示す形態においては、半導体チップＣ２について、半導体チップＣ１との間及び側面を封止樹脂５０で封止した形態を例示しているが、電気的な絶縁を考慮すると半導体チップＣ２の上面も封止樹脂５０にて封止することが好ましい。
【００６１】
また、上記実施形態においては、インターポーザ４０上に半導体チップＣ１，Ｃ２を積層する場合を説明したが、インターポーザ４０に代えてＷ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層するようにしても良い。図１３は、Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。図１３に示す通り、Ｗ−ＣＳＰ技術を用いて処理された基板６０上に支持球４６を介して半導体チップＣ１が積層され、更に半導体チップＣ１上には支持球４８を介して半導体チップＣ２が積層されている。
【００６２】
Ｗ−ＣＳＰ技術を用いて処理された処理基板６０は、例えばＳｉ（シリコン）からなる基板６２を有し、基板６２の周辺部には複数の接続端子６４が配列形成されている。基板６２は、その能動面６２ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッドからなる電子回路が形成されている。一方、基板６２の裏面６２ｂにはこれらの電子回路は形成されていない。
【００６３】
半導体チップＣ１，Ｃ２と同様に、基板６２は５０μｍ程度に薄板化されている。基板６２に形成された不図示の電極パッドを貫通するように接続端子６４が形成されており、この接続端子６４は基板６２を貫通して基板６２の能動面６２ａ及び基板６２の裏面６２ｂから突出した形状に形成されている。接続端子６４の能動面６２ａ及び裏面６２ｂへの突出量は２０μｍ程度である。接続端子６４は基板６２にＣｕ（銅）を埋め込むことにより形成されている。
【００６４】
また、基板６２の能動面６２ａ側の一部には、ポリイミド等の樹脂により応力緩和層６６が形成されている。この応力緩和層６６上には、再配置配線６８が形成されている。尚、再配置配線６８は、応力緩和層６６上のみに形成される訳ではなく、応力緩和層６６から接続端子６４の形成位置まで延在した形状に形成され、接続端子６４と電気的に接続される。
【００６５】
また、応力緩和層６６上に形成された再配置配線６８の一部には、外部接続端子となるバンプ７０が形成されている。このように、接続端子６４と電気的に接続された再配置配線６８及びバンプ７０を形成することで、接続端子６４のピッチ及び配列を変換している。尚、図１３中において、７２は、再配置配線６８に対するバンプ７０の固着強度を高めるために形成された根本補強樹脂である。
【００６６】
図１３に示す形態の半導体装置は、薄板化した基板６２上に薄板化した半導体チップＣ１，Ｃ２を積層しているため半導体装置の高さを抑えつつ高集積化が可能である。更に、基板１０に再配置配線６８及びバンプ７０を形成しているため、基板１０に形成された接続端子２６のピッチ及び配列の変換か可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能である。
【００６７】
〔電子機器〕
本発明の実施形態による半導体装置を有する電子機器として、図１４にはノート型パーソナルコンピュータ２００、図１５には携帯電話３００が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００６８】
以上、本発明の一実施形態及び他の実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、上記実施形態においては、１つのインターポーザ４０又は処理基板６０に対して、半導体チップを積層する場合を例に挙げて説明したが、インターポーザ４０又はウェハ状態にある処理基板６０の異なる位置に半導体チップを積層して封止樹脂５０により封止した後でインターポーザ４０又は処理基板６０を切断して個々の半導体装置に分離するようにしても良い。
【００６９】
また、上記実施形態においては、無鉛ハンダ１８を用いて基板４０又は処理基板６０と半導体チップＣ１及び半導体チップＣ２とを接合するようにしていたが、無鉛ハンダに代えて金等の金属又は合金を用い、金属接合によりこれらを接合するようにしても良い。更には、基板４０又は処理基板６０と半導体チップＣ１及び半導体チップＣ２との接合は、フリップチップボンディングにより行っても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの外観斜視図である。
【図２】本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップ１の製造方法の概略を示す工程図である。
【図３】本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図４】本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図５】本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図６】本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図７】本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程図である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程図である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程図である。
【図１１】インターポーザ４０上又は半導体チップＣ１上に支持球４６を搭載した状態を示す斜視図である。
【図１２】本発明の他の実施形態において、支持部材をパターニングにより形成した状態を示す斜視図である。
【図１３】Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。
【図１４】本発明の一実施形態による電子機器の一例を示す図である。
【図１５】本発明の一実施形態による電子機器の他の例を示す図である。
【符号の説明】
１６……接続端子（第１接続端子、第２接続端子）
１８……無鉛ハンダ（ハンダ）
４０……インターポーザ（基板）
４４……接続電極
４６……支持球（支持部材）
４８……支持球（支持部材）
５２……支持柱（支持部材）
５４……支持柱（支持部材）
６０……処理基板（基板）
Ｃ１……半導体チップ
Ｃ２……半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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