(57)【要約】【課題】電界効果型半導体装置及びその製造方法に関し、コンタクト抵抗が低く且つ熱的に安定なＳｉ／ＷＳｉ／ＷＮ／高融点金属構造のゲート電極を提供する。【解決手段】ゲート絶縁膜２側からＳｉ／ＷＳｉ／ＷＮ／高融点金属構造のゲート電極４を構成する前記ＷＳｉ層６の膜厚をｄＷＳｉ　〔ｎｍ〕とし、前記ＷＮ層７の膜厚をｄＷＮ〔ｎｍ〕とした場合、ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　の関係を満たすように設定する。【選択図】　　　　　図１
2004087877.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜側からＳｉ／ＷＳｉ／ＷＮ／高融点金属構造のゲート電極を有する少なくともＳｉを主成分とする半導体からなる電界効果型半導体装置において、前記ＷＳｉ層の層厚をｄＷＳｉ　〔ｎｍ〕とし、前記ＷＮ層の層厚をｄＷＮ〔ｎｍ〕とした場合、
ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　
の関係を満たすことを特徴とする電界効果型半導体装置。
【請求項２】
上記ＷＳｉ層の層厚ｄＷＳｉ　を、２．５ｎｍ〜５ｎｍとしたことを特徴とする請求項１記載の電界効果型半導体装置。
【請求項３】
上記ＷＮ層は、少なくとも一部がＷＳｉＮに変換されていることを特徴とする請求項１または２に記載の電界効果型半導体装置。
【請求項４】
ゲート絶縁膜側からＳｉ／ＷＳｉ／ＷＮ／高融点金属構造を順次堆積させる際に、前記ＷＳｉ層の層厚ｄＷＳｉ　と前記ＷＮ層の層厚ｄＷＮの層厚比を、ゲート電極の形成後のプロセスで使用する最高使用温度において前記Ｓｉ層を構成するＳｉが前記高融点金属層に実効的に拡散しない比に設定することを特徴とする電界効果型半導体装置の製造方法。
【請求項５】
上記最高使用温度が９７５℃以下であり、且つ、前記ＷＳｉ層の層厚ｄＷＳｉ　〔ｎｍ〕と前記ＷＮの層厚ｄＷＮ〔ｎｍ〕が、
ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　
の関係を満たすことを特徴とする請求項４記載の電界効果型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果型半導体装置及びその製造方法に関するものであり、特に、多結晶Ｓｉ／ＷＳｉ／ＷＮ／Ｗ構造からなるポリメタル（ＰＯＬＹ−ＭＥＴＡＬ）構造のゲート電極におけるＷＳｉとＷＮの層厚の相関に特徴のある電界効果型半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、シリコン半導体装置において、素子の微細化と高速化が要求されており、その要求に応えるものとして、ゲート電極の低抵抗化があり、その一つに多結晶Ｓｉ／ＷＮ／Ｗからなるポリメタル構造のゲート電極を有するＦＥＴを用いたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）が提案されているので、ここで、図４を参照して、従来のポリメタルゲートＦＥＴを説明する。
【０００３】
図４（ａ）参照
まず、ｐ型シリコン基板３１素子分離絶縁膜３２を形成したのち、ｎ型ウエル領域３３を形成し、次いで、ゲート絶縁膜３４を形成したのち、厚さが、例えば、７０ｎｍのアモルファスシリコン層を堆積させ、Ｂをイオン注入してＢドープアモルファスシリコン層とする。
【０００４】
次いで、厚さが、例えば、５ｎｍのＷＮ層３６、厚さが、例えば、４０ｎｍのＷ層３７、及び、厚さが、例えば、２００ｎｍのＳｉＮ膜３８を順次堆積させたのち、パターニングすることによって、ゲート電極３９を形成する。
このＳｉＮ膜３８の堆積工程或いは上述のイオン注入後のアニール工程でＢドープアモルファス層は結晶化されてＢドープ多結晶シリコン層３５に変換されることによってポリメタルゲート構造が形成される。
【０００５】
図４（ｂ）参照
次いで、Ｂをイオン注入したのち、活性化のためにアニール処理を施すことによってｐ型ソース・ドレイン領域４０を形成する。
【０００６】
このポリメタルゲート構造ではＷを用いているために、従来の多結晶Ｓｉ電極や、多結晶Ｓｉ／ＷＳｉ電極電極よりもはるかにシート抵抗の低抵抗化が可能になり、それによって、シリコン半導体装置の微細化及び高速化が実現される。
【０００７】
【発明が解決しようとする課題】
しかし、上述のポリメタルゲート電極においては、多結晶シリコン層にドーパントとしてＢをドープしているので、Ｂドープ多結晶シリコン層３５とＷＮ層３６の界面において、Ｂ（ボロン）とＮ（窒素）が結合してＢ−Ｎを形成してしまう。
【０００８】
このＢ−Ｎ結合は化学的に安定であり、一度形成されると他と反応することは少なく、また、電気的に不活性なために、不純物としてドーピングしたＢが不活性化してしまい、その結果、Ｂドープ多結晶シリコン層３５とＷＮ層３６の界面の抵抗が大きく上昇してしまうという問題がある。
【０００９】
そこで、この様な界面のコンタクト抵抗を下げるために、ＷＳｉを挿入し多結晶Ｓｉ／ＷＳｉ／ＷＮ／Ｗ構造とすることが考えられるが、この構造では耐熱性の確保が難しく、Ｗと多結晶Ｓｉとが反応してしまうという問題が発生する。
【００１０】
即ち、ＷＮ層３６は、Ｂドープ多結晶シリコン層３５を構成するＳｉと反応してＷＳｉＮを構成し、このＷＳｉＮを構成するＳｉ−Ｎ結合がＳｉのさらなる拡散に対するバリアとして作用するが、Ｂ−Ｎ結合の形成抑制のためにＷＮ層３６を介在させた場合に、ＷＳｉＮが形成されにくくなるため耐熱性が低下するという問題がある。
【００１１】
したがって、本発明は、コンタクト抵抗が低く且つ熱的に安定なＳｉ／ＷＳｉ／ＷＮ／高融点金属構造のゲート電極を提供することを目的とする。
【００１２】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号３は、ソース・ドレイン領域である。
図１参照
上記目的を達成するため、本発明は、ゲート絶縁膜２側からＳｉ／ＷＳｉ／ＷＮ／高融点金属構造のゲート電極４を有する少なくともＳｉを主成分とする半導体１からなる電界効果型半導体装置において、前記ＷＳｉ層６の層厚をｄＷＳｉ　〔ｎｍ〕とし、前記ＷＮ層７の層厚をｄＷＮ〔ｎｍ〕とした場合、
ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　
の関係を満たすことを特徴とする。
【００１３】
この様に、ＷＳｉ層６の層厚ｄＷＳｉ　〔ｎｍ〕と前記ＷＮ層７の層厚ｄＷＮ〔ｎｍ〕との関係を、
ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　
とすることによって、注入不純物の活性化工程等の熱処理温度において、Ｓｉ層５を構成するＳｉの高融点金属層８への拡散を実効的に抑制することができる。なお、少なくともＳｉを主成分とする半導体１とは、典型的にはＳｉであり、その他にＳｉＧｅ等の半導体を含むものである。
【００１４】
この場合、ＷＳｉ層６は薄い方が耐熱性が良好であるが、Ｂ−Ｎ結合の形成を抑制するためにはある程度の層厚が必要であるので、ＷＳｉ層６の層厚ｄＷＳｉ　を、２．５ｎｍ〜５ｎｍとすることが望ましい。
【００１５】
なお、このＳｉ層５／ＷＳｉ／ＷＮ／高融点金属構造のゲート電極４においては、通常の熱処理温度においては、ＷＮ層７の少なくとも一部がＷＳｉＮに変換されている。
【００１６】
また、上記のＳｉ層５／ＷＳｉ／ＷＮ／高融点金属構造のゲート電極４における高融点金属としては、Ｗ，Ｔｉ，Ｔａ，Ｍｏ，Ｎｂ，ＴｉＮ，ＴａＮ，ＮｂＮのいずれかが好適である。
【００１７】
また、ゲート絶縁膜２側からＳｉ／ＷＳｉ／ＷＮ／高融点金属構造を順次堆積させる際に、ＷＳｉ層６の層厚ｄＷＳｉ　とＷＮ層７の層厚ｄＷＮの層厚比を、ゲート電極４の形成後のプロセスで使用する最高使用温度において前記Ｓｉ層５を構成するＳｉが前記高融点金属層８に実効的に拡散しない比に設定することを特徴とする。
【００１８】
この様に、ＷＳｉ層６の層厚ｄＷＳｉ　とＷＮ層７の層厚ｄＷＮの層厚比を、ゲート電極４の形成後のプロセスで使用する最高使用温度において前記Ｓｉ層５を構成するＳｉが前記高融点金属層８に実効的に拡散しない比に設定することによって、耐熱性を保ったままで、Ｂ−Ｎ結合の生成を抑制することができるので、ポリメタル構造のゲート電極４の低抵抗化が可能になる。
なお、この場合、実効的に拡散を抑制するとは、熱処理後の高融点金属層８における比抵抗の変化が測定誤差の範囲内である場合を意味する。
【００１９】
また、ＷＳｉ層６の層厚ｄＷＳｉ　〔ｎｍ〕とＷＮ層７の層厚ｄＷＮ〔ｎｍ〕が、
ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　
の関係を満たすことによって、注入不純物の活性化工程における通常の熱処理温度である９５０℃のプロセスを保証することが可能になる。
【００２０】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の実施の形態のポリメタルゲートＦＥＴを説明する。
図２（ａ）参照
まず、ｐ型シリコン基板１１に素子分離絶縁膜１２を形成したのち、ｎ型ウエル領域１３を形成し、次いで、ｎ型ウエル領域１３の表面をウエット酸化することによって、厚さが、例えば、３．５ｎｍのゲート酸化膜１４を形成する。
なお、この場合、例えば、１：１の流量比でＨ２　ガスとＯ２　ガスを流し、燃焼させて発生させた７５０℃の水蒸気雰囲気により酸化を行う。
【００２１】
次いで、ＣＶＤ法を用いて、全面に厚さが、例えば、７０ｎｍのアモルファスシリコン膜を堆積させたのち、例えば、Ｂを１×１０１５ｃｍ−２〜３×１０１５ｃｍ−２のドーズ量で注入してＢドープアモルファスシリコン層１５とする。
この時の加速エネルギーは、Ｂイオンがアモルファスシリコン層を突き抜けないように、例えば、３〜５ｋｅＶとする。
【００２２】
図２（ｂ）参照
次いで、スパッタ法を用いて厚さが２．５〜５ｎｍのＷＳｉ層１６、ＷＮ層１７、Ｗ層１８を堆積させたのち、プラズマＣＶＤ法を用いて厚さが、例えば、２００ｎｍのＳｉＮ膜１９を形成し、次いで、パターニングすることによってゲート電極２０を形成する。
なお、Ｗ層１８の層厚は任意の層厚で良いが、シート抵抗に影響されるトランジスタの特性が設計要求を満たすように決定するものであり、通常は、４０〜６０ｎｍ、例えば、４０ｎｍとする。
このＳｉＮ膜１９の堆積工程或いは上述のイオン注入後のアニール工程において、Ｂドープアモルファスシリコン層１５はＢドープ多結晶シリコン層２１に変換される。
【００２３】
この時、ＷＮ層１７の層厚ｄＷＮ〔ｎｍ〕は、後述するように、ＷＳｉ層１６の層厚ｄＷＳｉ　〔ｎｍ〕に対して、
ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　
の関係を満たすように設定する。
即ち、ＷＳｉ層１６の層厚ｄＷＳｉ　が２．５ｎｍの場合には、ＷＮ層１７の層厚ｄＷＮは５ｎｍ以上とし、ＷＳｉ層１６の層厚ｄＷＳｉ　が５ｎｍの場合には、ＷＮ層１７の層厚ｄＷＮは２０ｎｍ以上とする。
【００２４】
図２（ｃ）参照
次いで、Ｂをイオン注入したのち、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）法を用いてＮ２　雰囲気中で例えば、９５０℃で３０〜１２０秒間熱処理を行うことによって注入したＢイオンを活性化してｐ型ソース・ドレイン領域２２を形成するとともに、注入ダメージを回復させることによって、ポリメタル構造のゲート電極２０を備えたｐチャネル型ＦＥＴの基本構成が完成する。
【００２５】
上述のようにＷＳｉ層１６とＷＮ層１７の層厚の関係に設定する理由は、プロセスに使われる最高温度に耐えられるものとするためであるが、一般的にプロセスに用いられる最高温度はソース・ドレイン領域の活性化アニール工程であり、このアニール工程において、ゲート電極２０を構成するＢドープ多結晶シリコン層２１とＷ層１８とが反応しないように各層厚を設定する。
【００２６】
この層厚の関係を図３を参照して説明する。
図３参照
図３は、ＲＴＡ法を用いてＮ２　雰囲気中で９５０℃、９７５℃、１０００℃、及び、１０２５℃において１２０秒間アニールした場合に、Ｂドープ多結晶シリコン層２１とＷ層１８とが反応しない温度の境界を示した図であり、透過型顕微鏡観察で、Ｗ層１８の界面で反応が見られなかった層厚比を示したものである。この場合、ある程度のアニール時間は必要であるが、固相拡散はアニール温度によって実効的に規制される。
【００２７】
一般に、ソース・ドレイン領域を形成するボロン，リン，砒素，アンチモン等の不純物の活性化及び欠陥回復には９５０℃以上の温度が必要とされているため、少なくとも９７５℃における相関曲線の下側の領域になるようにＷＳｉ層１６とＷＮ層１７の層厚の関係を設定することによって、９５０℃プロセスを保証することが可能になる。
【００２８】
図３における９７５℃における相関曲線を近似した場合、ＷＳｉ層１６の層厚をｄＷＳｉ　〔ｎｍ〕とし、ＷＮ層１７の層厚をｄＷＮ〔ｎｍ〕とすると、
ｄＷＳｉ　≒（１．２５ｄＷＮ）１／２　
で近似できるので、
ｄＷＳｉ　≦（１．２５ｄＷＮ）１／２　
の関係を満たすように設定すれば良い。
【００２９】
この様な層厚の関係に設定することによって、ＷＳｉ層１６を設けることによるＢ−Ｎ結合の形成によるコンタクト抵抗の増大を抑制することができるとともに、ＷＳｉ層１６を設けることによる耐熱性の低下を抑制することができる。
【００３０】
以上、本発明の実施の形態を説明したが、本発明は実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においては、ポリメタルゲート電極を構成する高融点金属としてＷを用いているが、必ずしもＷである必要はなく、Ｔｉ、Ｔａ、Ｍｏ、Ｎｂ、ＴｉＮ、ＴａＮ、或いは、ＮｂＮを用いても良いものである。
【００３１】
また、上記の実施の形態においては、半導体基板をｐ型シリコン基板として、ｎ型ウエル領域にｐチャネル型ＦＥＴを形成する場合を説明しているが、ｎ型シリコン基板に直接ｐチャネル型ＦＥＴを形成する場合も同様であり、また、ｐ型ウエル領域或いはｐ型シリコン基板にｎチャネル型ＦＥＴを形成する場合も同様であることはいうまでもない。
【００３２】
また、上記の実施の形態においては、シリコン半導体装置として説明しているが、シリコン半導体装置に限られるものではなく、Ｓｉの拡散が問題となるＳｉＧｅ半導体装置等の少なくともＳｉを主成分とする半導体装置にも適用されるものである。
【００３３】
また、上記の実施の形態においては、注入イオンの活性化のための熱処理工程をＲＴＡ法によって行っているが、ＲＴＡ法に限られるものではなく、通常の熱処理炉を用いた熱処理の場合も同様である。
【００３４】
【発明の効果】
本発明によれば、多結晶Ｓｉ／ＷＳｉ／ＷＮ／高融点金属構造のポリメタルゲート電極におけるＷＳｉ層とＷＮ層の層厚の関係を、少なくとも９５０℃のプロセスを保証する関係に設定しているので、界面コンタクト抵抗が低く、且つ、熱的にも安定なポリメタルゲート電極を実現することができ、それによって、ＤＲＡＭ等の半導体集積回路装置の高集積化、高速化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態のポリメタルゲートＦＥＴの製造工程の説明図である。
【図３】ポリメタルゲート構造における多結晶Ｓｉ層とＷ層との反応温度の層厚依存性の説明図である。
【図４】従来のポリメタルゲートＦＥＴの製造工程の説明図である。
【符号の説明】
１　Ｓｉを主成分とする半導体基板
２　ゲート絶縁膜
３　ソース・ドレイン領域
４　ゲート電極
５　多結晶Ｓｉ層
６　ＷＳｉ層
７　ＷＮ層
８　高融点金属層
１１　ｐ型シリコン基板
１２　素子分離絶縁膜
１３　ｎ型ウエル領域
１４　ゲート酸化膜
１５　Ｂドープアモルファスシリコン層
１６　ＷＳｉ層
１７　ＷＮ層
１８　Ｗ層
１９　ＳｉＮ膜
２０　ゲート電極
２１　Ｂドープ多結晶シリコン層
２２　ｐ型ソース・ドレイン電極
３１　ｐ型シリコン基板
３２　素子分離絶縁膜
３３　ｎ型ウエル領域
３４　ゲート絶縁膜
３５　Ｂドープ多結晶シリコン層
３６　ＷＮ層
３７　Ｗ層
３８　ＳｉＮ膜
３９　ゲート電極
４０　ｐ型ソース・ドレイン電極
【図１】
2004087877.tif 000003
【図２】
2004087877.tif 000004
【図３】
2004087877.tif 000005
【図４】
2004087877.tif 000006