(57)【要約】【課題】半導体層上の絶縁膜に開口部を形成する際に、当該半導体層に対するエッチングを抑制できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン層５上に層間絶縁膜となるＳｉＯ２膜１３形成する工程と、コンタクトホール形成領域のシリコン層５上に形成されたＳｉＯ２膜１３にＰ＋等の不純物を導入する工程と、この不純物が導入されたＳｉＯ２膜１３をエッチングして除去しコンタクトホール１７ａ〜１７ｃを形成する工程とを含み、このコンタクトホール１７ａ〜１７ｃを形成する工程では、コンタクトホール形成領域のうちＳｉＯ２膜１３からシリコン層５が最も遅く露出する領域で、当該ＳｉＯ２膜１３を完全に除去するように該エッチングの条件を設定する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体層上に絶縁膜を形成する工程と、
特定領域の前記絶縁膜に不純物を導入する工程と、
前記不純物が導入された絶縁膜をエッチングして除去し開口部を形成する工程とを含み、
前記絶縁膜をエッチングして除去し開口部を形成する工程では、
前記特定領域のうち前記絶縁膜下から前記半導体層が最も遅く露出する領域で、当該絶縁膜を完全に除去するように該エッチングの条件を設定することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成する工程と、前記絶縁膜に不純物を導入する工程との間に、
特定領域の前記絶縁膜をエッチングして薄膜化する工程を含み、
前記絶縁膜をエッチングして薄膜化する工程では、
前記特定領域のうち前記絶縁膜の薄膜化が最も早く進む領域で、当該絶縁膜を所定の厚みだけ残すように該エッチングの条件を設定することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物は導電型不純物であり、当該導電型不純物の導電型は、前記特定領域の半導体層の導電型と同一であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層は、ＳＯＩ基板のシリコン層であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ＳＯＩ構造のトランジスタにおけるコンタクトホールの形成工程に適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）ウエーハが用いられるようになってきた。ＳＯＩウエーハは、シリコンウエーハと、このシリコンウエーハ上に設けられたシリコン酸化（以下で、ＳｉＯ２という）層と、このＳｉＯ２層上に設けられた単結晶のシリコン層とから構成されている。このようなＳＯＩ基板はＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔ  ＯＸｙｇｅｎ）法、或いは貼り合わせ法などにより作成される。
【０００３】
このＳＯＩウエーハにおいて、上層のシリコン層にＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法等で素子分離層を形成し、この素子分離層で囲まれた領域のシリコン層にＭＯＳトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、ＭＯＳトランジスタのソース・ドレイン拡散層はＳｉＯ２層上に形成されるので、このソース・ドレイン拡散層の容量を低減することができ、ＭＯＳトランジスタの動作速度を向上させることができる。
【０００４】
図３（Ａ）及び（Ｂ）は従来例に係る半導体装置の製造方法を示す工程図である。この工程図は、ＳＯＩウエーハ１０に対してコンタクトホール９５を形成する方法を手順に沿って示したものである。図３（Ａ）において、シリコン層５が、ＭＯＳトランジスタ等の素子が形成される素子形成層である。このシリコン層５にｎ＋ソース・ドレイン拡散層（図示せず）等を形成した後、シリコン層５上に層間絶縁膜となるＳｉＯ２膜１３を形成する。
【０００５】
次に、図３（Ａ）に示すように、コンタクトホールを形成する領域（以下で、コンタクトホール形成領域という）を開口するようなレジストパターン１５を、ＳｉＯ２膜１３上に形成する。このコンタクトホール形成領域は、例えばｎ＋ソース・ドレイン拡散層上にある。そして、図３（Ｂ）に示すように、このレジストパターン１５をマスクにして、ＳｉＯ２膜１３をドライエッチングして除去し、ＳＯＩウエーハ１０の面内に複数のコンタクトホール９５ａ〜９５ｃを形成する。
【０００６】
ここで、ＳｉＯ２膜１３の膜厚は、ＳＯＩウエーハ１０の面内でばらつきがある。例えば、図３（Ｂ）の左側の領域のＳｉＯ２膜１３はＳＯＩウエーハ１０の面内で最も膜厚が薄い。また、図３（Ｂ）の右側の領域のＳｉＯ２膜１３はＳＯＩウエーハ１０の中で最も膜厚が厚い。これは、ＳＯＩウエーハ１０の面内で温度が微妙に異なったり、成膜装置内でガスの流れが完全に均一ではなかったり等の事情によるものである。また、コンタクトホール形成用のドライエッチングは例えばＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）である。このＲＩＥによるＳｉＯ２１３の単位時間当りのエッチング量（以下で、エッチングレートという）も、ＳＯＩウエーハ１０の面内でばらつきがある。
【０００７】
このため、コンタクトホール形成工程では、ＳｉＯ２膜１３下からシリコン層５が最も遅く露出する領域、ここでは図３（Ｂ）の右側のコンタクトホール形成領域で、ＳｉＯ２膜１３を完全に除去できるようにエッチング条件を設定する。これにより、図３（Ｂ）の左側及び中央のコンタクトホール形成領域ではシリコン層５の一部が余分にエッチング（以下で、オーバーエッチングという）されて、コンタクトホール９５ａ及び９５ｂが形成される。
【０００８】
【特許文献１】
特開平７−７４１２６号公報
【特許文献２】
特開２０００−１３３７０９号公報
【０００９】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置の製造方法によれば、ＳＯＩウエーハの面内に複数のコンタクトホールを形成する際に、一部のコンタクトホール形成領域ではシリコン層５をＲＩＥ等でオーバーエッチングしてコンタクトホールを形成していた。
【００１０】
しかしながら、ＲＩＥ等のドライエッチングでは、ＳｉＯ２のエッチングレートと、シリコンのエッチングレートとの比（以下で、エッチングの選択比という）は低い。このため、シリコン層５の厚みが特に小さい場合には、図３（Ｂ）の左側に示すように、オーバーエッチングによってシリコン層５は完全に取り除かれ（突き抜け）、このシリコン層５下のＳｉＯ２層３までエッチングが進行してしまうおそれがあった。
【００１１】
コンタクトホール９５ａがＳｉＯ２層３に達してしまうと、このコンタクトホール９５ａ内に形成される金属配線と、ソース・ドレイン拡散層との接触面積が減り、接触抵抗（コンタクト抵抗）を増大させてしまうという問題があった。また、ＳｉＯ２層３までエッチングが進行してしまうと、このＳｉＯ２層３の電気的絶縁性を劣化させてしまうという問題もあった。
【００１２】
その一方で、このシリコン層５の突き抜けを防止する方法として、シリコン層５とＳｉＯ２膜１３との間にエッチングストッパー用のシリコンナイトライド層を積層する方法が知られている。しかしながら、この方法では、シリコンナイトライド層とシリコン層との膨張率が異なるために、当該両層間で応力が発生してしまい、ＭＯＳトランジスタの電気的特性に悪影響を与えてしまう恐れがあった。
【００１３】
また、さらなる方法として、コンタクトホール形成領域のシリコン層５とＳｉＯ２層３との界面に窒素イオンを注入し、その後、このシリコン層５上にＳｉＯ２膜１３を積層して、このシリコン層５とＳｉＯ２層３との間にエッチングストッパー用のシリコンナイトライド層を形成する方法も知られている。しかし、この方法では、シリコン層５が膜減りしてしまい、ソース・ドレイン拡散層の寄生抵抗を増大させてしまうという問題があった。
【００１４】
そこで、この発明はこのような問題を解決したものであって、半導体層上の絶縁膜に開口部を形成する際に、当該半導体層に対するエッチングを抑制できるようにした半導体装置の製造方法の提供を目的とする。
【００１５】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体層上に絶縁膜を形成する工程と、特定領域の絶縁膜に不純物を導入する工程と、この不純物が導入された絶縁膜をエッチングして除去し開口部を形成する工程とを含み、この絶縁膜をエッチングして除去し開口部を形成する工程では、特定領域のうち絶縁膜下から半導体層が最も遅く露出する領域で、当該絶縁膜を完全に除去するように該エッチングの条件を設定することを特徴とするものである。
【００１６】
ここで、半導体層は例えばＳＯＩウエーハのシリコン層である。また、絶縁膜は例えば層間絶縁用のシリコン酸化膜である。このシリコン酸化膜にコンタクトホール等の開口部を形成する場合には、通常、このシリコン酸化膜に対してＲＩＥ等のドライエッチングを行う。このＲＩＥ等のドライエッチングでは、シリコン酸化膜と、シリコンとのエッチングの選択比は低い。
【００１７】
本発明に係る第１の半導体装置の製造方法によれば、特定領域の絶縁膜のエッチングに対する耐性を弱めることができる。従って、この絶縁膜のエッチングレートを高めることができ、この絶縁膜と半導体層とのエッチングの選択比を高めることができる。これにより、半導体層上の絶縁膜に開口部を形成する際に、当該半導体層に対するエッチングを抑制することができる。
【００１８】
本発明に係る第２の半導体装置の製造方法は、上記した第１の半導体装置の製造方法において、絶縁膜を形成する工程と、この絶縁膜に不純物を導入する工程との間に、特定領域の絶縁膜をエッチングして薄膜化する工程を含み、この絶縁膜をエッチングして薄膜化する工程では、特定領域のうち絶縁膜の薄膜化が最も早く進む領域で、当該絶縁膜を所定の厚みだけ残すように該エッチングの条件を設定することを特徴とするものである。
【００１９】
本発明に係る第２の半導体装置の製造方法によれば、特定領域の絶縁膜に不純物を良好に導入することができるので、絶縁膜の膜厚や、この絶縁膜に対するエッチングレートが面内でそれぞればらついている場合でも、絶縁膜と半導体層とのエッチングの選択比を高めることができる。
本発明に係る第３の半導体装置の製造方法は、上記した第１、第２の半導体装置の製造方法において、不純物は導電型不純物であり、当該導電型不純物の導電型は、特定領域の半導体層の導電型と同一であることを特徴とするものである。
【００２０】
本発明に係る第３の半導体装置の製造方法によれば、不純物を絶縁膜だけでなく当該絶縁膜下の半導体層まで導入することで、この半導体層の電気抵抗を低減することができる。
本発明に係る第４の半導体装置の製造方法は、上述した第１〜第３の半導体装置の製造方法において、この半導体層は、ＳＯＩ基板のシリコン層であることを特徴とするものである。本発明に係る第４の半導体装置の製造方法によれば、上述した第１〜第３の半導体装置の製造方法と同様の作用効果を得ることができる。また、完全素子分離でき、拡散層の容量を低減できるため、集積密度の向上や動作速度の向上に貢献することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
図１（Ａ）〜図２（Ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す工程図である。この工程図は、ＳＯＩウエーハ１０に対してコンタクトホール１７ａ〜１７ｃを形成する方法を手順に沿って示したものである。
【００２２】
図１（Ａ）に示すように、まず始めに、ＳＯＩウエーハ１０を用意する。このＳＯＩウエーハ１０は、その下方から、例えばシリコンウエーハ１と、ＳｉＯ２層３と、単結晶のシリコン層５とからなる３層構造を有している。これらの中で、シリコン層５はＭＯＳトランジスタ等の素子が形成される素子形成層であり、その厚さは例えば５０ｎｍ程度である。このような３層構造を有するＳＯＩ基板１０は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎ  ｉｍｐｌａｎｔｅｄ  ｏｘｉｄｅ）法又は、貼り合わせ法によって形成される。
【００２３】
このシリコン層５にＭＯＳトランジスタのｎ＋ソース・ドレイン拡散層（図示せず）等を形成する。次に、図１（Ａ）に示すように、このシリコン層５上に層間絶縁膜となるＳｉＯ２膜１３を形成する。このＳｉＯ２膜１３の成膜プロセスは、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）等で行う。
このＳｉＯ２膜１３の成膜工程では、その狙い膜厚を例えば１０００［ｎｍ］に設定する。しかし、実際の成膜プロセスでは、ＳＯＩウエーハ１０はその面内で微妙に温度分布を持っている。また、成膜装置内でのガスの流れはＳＯＩウエーハ１０に対して完全に均一ではない。そのため、ＳｉＯ２膜１３の膜厚はＳＯＩウエーハ１０の面内でばらついてしまう。
【００２４】
例えば、図１（Ａ）の左側の領域のＳｉＯ２膜１３はＳＯＩウエーハ１０の面内で最も膜厚が薄く、その値は９８０［ｎｍ］程度である。また、図１（Ａ）の右側の領域のＳｉＯ２膜１３はＳＯＩウエーハ１０の中で最も膜厚が厚く、その値は１０２０［ｎｍ］程度である。図１（Ａ）の中央の領域のＳｉＯ２膜１３は狙い膜厚と同じ１０００［ｎｍ］程度である。
【００２５】
次に、図１（Ｂ）に示すように、コンタクトホールを形成する領域（以下で、コンタクトホール形成領域という）を開口するようなレジストパターン１５をＳｉＯ２膜１３上に形成する。このコンタクトホール形成領域は、例えばＭＯＳトランジスタのｎ＋ソース・ドレイン拡散層上にある。このレジストパターン１５の形成は、例えばリソグラフィで行う。
【００２６】
即ち、まず始めに、電子ビームリソグラフィ用のレジストをＳｉＯ２膜１３上に塗布する。次に、コンタクトホール形成用の露光用マスクをステッパ等の露光装置にセットし、この露光装置を用いてレジストを感光処理する。そして、露光処理したレジストを現像処理する。これにより、コンタクトホール形成領域にあるＳｉＯ２膜１３の表面だけを露出し、他の領域を覆うようなレジストパターン１５を形成する。
【００２７】
次に、図１（Ｂ）に示すように、このレジストパターン１５をマスクにして、コンタクトホール形成領域のＳｉＯ２膜１３をエッチングして薄膜化する。ここで、ＳｉＯ２膜１３の薄膜化が最も早く進む領域は、図１（Ｂ）の左側の領域である。そこで、この薄膜化工程では、図１（Ｂ）の左側の領域のＳｉＯ２膜１３を、例えば１０〜５０［ｎｍ］程度残すような条件で、異方性のドライエッチング（以下で、第１ドライエッチングという）を行う。これにより、全てのコンタクトホール形成領域において、ＳｉＯ２膜１３は少なくとも１０〜５０［ｎｍ］以上の厚みを残して薄膜化される。
【００２８】
この第１ドライエッチングでは、ドライエッチング装置として例えば平行平板型のＲＩＥエッチャーを用いる。また、ＲＩＥの具体的な条件は、例えば、ガス種とその流量比（Ｐｒｏｃｅｓｓ  Ｇａｓ比）がＣＦ４：ＣＨＦ３＝１：２程度、チャンバ内圧力（Ｐｒｅｓｓｕｒｅ）が２０［Ｐａ］、高周波電力（Ｐｏｗｅｒ）が８００［Ｗ（Ｊ／ｓ）］、エッチング時間（Ｅｔｃｈｉｎｇ  ｔｉｍｅ）が１００［ｓｅｃ］程度である。
【００２９】
この薄膜化工程のポイントは、ＳｉＯ２膜１３の薄膜化が最も早く進む領域で、ＳｉＯ２膜１３を所定の膜厚まで薄膜化する点にある。従って、このポイントを抑えることを前提に、第１ドライエッチングの条件（ガス種とその流量比、チャンバ内圧力、高周波電力、エッチング時間等）を任意に設定することが可能である。
【００３０】
次に、図１（Ｃ）に示すように、レジストパターン１５をマスクにして、コンタクトホール形成領域のＳｉＯ２膜１３に、リン（Ｐ＋）またはヒ素（Ａｓ＋）等のｎ型不純物をイオン注入する。このイオン注入工程では、薄膜化されたＳｉＯ２膜１３内にｎ型不純物が留まるような条件で、イオン注入を行う。このイオン注入の具体的な条件は、例えば、イオン種がＰ＋、打ち込みエネルギーが数〜数十［ｋｅＶ］、ドーズ量が２〜４Ｅ１５［ｃｍ−２］程度である。このイオン注入によって、ＳｉＯ２膜１３のエッチングに対する耐性を弱めることができる。
【００３１】
次に、図２（Ａ）に示すように、レジストパターン１５をマスクにして、コンタクトホール形成領域のＳｉＯ２膜１３をエッチングして除去し、コンタクトホール１７ａ〜１７ｃを形成する。ここで、ＳｉＯ２膜１３下からシリコン層５が最も遅く露出する領域は、図２（Ａ）の右側の領域である。
そこで、このコンタクトホール形成工程では、図２（Ａ）の右側の領域のＳｉＯ２膜１３を完全に除去するような条件で、異方性のドライエッチング（以下で、第２ドライエッチングという）を行う。これにより、図２（Ｂ）に示すように、全てのコンタクトホール形成領域において、ＳｉＯ２膜１３は完全に除去される。
【００３２】
この第２ドライエッチングでは、ドライエッチング装置として例えば平行平板型のＲＩＥエッチャー用いる。また、ＲＩＥの具体的な条件は、例えば、ガス種とその流量比（Ｐｒｏｃｅｓｓ  Ｇａｓ比）がＣＦ４：ＣＨＦ３＝１：２程度、チャンバ内圧力（Ｐｒｅｓｓｕｒｅ）が２０［Ｐａ］、高周波電力（Ｐｏｗｅｒ）が８００［Ｗ（Ｊ／ｓ）］、エッチング時間（Ｅｔｃｈｉｎｇ  ｔｉｍｅ）が数［ｓｅｃ］程度である。
【００３３】
ところで、この半導体装置の製造方法では、全てのコンタクトホール形成領域のＳｉＯ２膜１３にＰ＋等のｎ型不純物をイオン注入している。従って、このＳｉＯ２膜１３のエッチングレートが高めることができ、ＳｉＯ２膜１３と、シリコン層５とのエッチングの選択比を高めることができる。
例えば、この第２ドライエッチングにおいて、ｎ型不純物をイオン注入していない場合（従来方式）のＳｉＯ２のエッチングレートは４０００［Å／ｍｉｎ］程度である。これに対して、ｎ型不純物をイオン注入した場合には、エッチングレートを少なくとも４０００［Å／ｍｉｎ］以上に高めることができる。また、ｎ型不純物をイオン注入した場合のエッチングの選択比を、ＳｉＯ２／Ｓｉ＝４０００〜５８００／３５０程度まで高めることができる。
【００３４】
これにより、図２（Ａ）において、コンタクトホール１７ａがシリコン層５に到達してから、コンタクトホール１７ｃがシリコン層５に到達するまでの時間差を短縮することができる。それゆえ、コンタクトホール１７ａ及び１７ｂにおけるシリコン層５のエッチング量を小さくすることができ、シリコン層５の突き抜けを防ぐことができる。
【００３５】
このコンタクトホール形成工程のポイントは、コンタクトホール形成領域のうちＳｉＯ２膜１３下からシリコン層５が最も遅く露出する領域で、このＳｉＯ２膜１３を完全に除去する点にある。従って、このポイントを抑えることを前提に、第２ドライエッチングの条件（ガス種とその流量比、チャンバ内圧力、高周波電力、エッチング時間等）を任意に設定することが可能である。
【００３６】
コンタクトホール１７ａ〜１７ｃを形成した後は、このコンタクトホール１７ａ〜１７ｃにアルミ合金等の金属膜を埋め込む。そして、この金属膜を配線または電極形状にパターニングし、半導体装置を完成させる。
このように、本発明に係る半導体装置の製造方法によれば、第２ドライエッチングにおいて、ＳｉＯ２膜１３のエッチングレートを高めることができ、ＳｉＯ２／Ｓｉの選択性を高めることができる。従って、シリコン層５上にコンタクトホール１７ａ〜１７ｃを形成する際に、当該シリコン層に対するエッチングを抑制することができる。
【００３７】
また、上述のイオン注入工程では、コンタクトホール形成領域のシリコン層５上にＳｉＯ２膜１３が少なくとも１０〜５０［ｎｍ］以上残されている。従って、表面にダメージを与えることなく、コンタクトホール形成領域のシリコン層５にＰ＋等のｎ型不純物をイオン注入することができる。ｎ＋ソース・ドレイン拡散層にｎ型のＰ＋をイオン注入することになるので、ｎ＋ソース・ドレイン拡散層の電気抵抗を下げることができる。それゆえ、ｎ＋ソース・ドレイン拡散層と、コンタクトホール１７ａ〜１７ｃ内に形成される配線とのコンタクト抵抗を下げることができる。
【００３８】
この実施形態では、シリコン層５が本発明の半導体層に対応し、ＳｉＯ２膜１３が本発明の絶縁膜に対応している。また、コンタクトホール形成領域が本発明の特定領域に対応し、コンタクトホール１７ａ〜１７ｃが本発明の開口部に対応している。
【図面の簡単な説明】
【図１】実施形態に係る半導体装置の製造方法（１）を示す工程図。
【図２】実施形態に係る半導体装置の製造方法（２）を示す工程図。
【図３】従来例に係る半導体装置の製造方法を示す工程図。
【符号の説明】
１  シリコンウエーハ、３  ＳｉＯ２層、５  シリコン層、１０  ＳＯＩウエーハ、１３  ＳｉＯ２膜（層間絶縁膜）、１５  レジストパターン、１７ａ〜１７ｃ  コンタクトホール
【図１】
2004281828.tif 000003
【図２】
2004281828.tif 000004
【図３】
2004281828.tif 000005