(57)【要約】【課題】本発明の目的は、ＳＴＩストレス層による結晶欠陥が存在せず、かつ、半導体素子の空乏層におけるｐｎ接合逆方向リーク電流の発生を低減することができる半導体装置を提供することである。【解決手段】半導体基板が存在し、複数の半導体装置は、半導体基板の主面上に集積して形成されており、絶縁膜は、半導体基板が部分的に酸化されることにより形成され、複数の半導体素子間を互いに絶縁し、当該半導体基板の主面に対する垂直断面において、主面方向の端部が、当該半導体基板の主面により形成される平面よりも当該半導体基板側に窪んだ場所に位置している。さらに、上記半導体素子は、半導体基板の主面に対する垂直断面において、主面方向の端部の位置が、絶縁膜の主面方向の端部の位置と略一致するように形成されている。【選択図】        図１
2004281436.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に集積して形成される複数の半導体素子と、
前記半導体基板が部分的に酸化されることにより形成され、前記複数の半導体素子間を互いに分離し、当該半導体基板の主面に対する垂直断面において、主面方向の端部が、当該半導体基板の主面により形成される平面よりも当該半導体基板側に窪んだ場所に位置する絶縁膜とを備え、
前記半導体素子は、前記半導体基板の主面に対する垂直断面において、主面方向の端部の位置が、前記絶縁膜の主面方向の端部の位置と略一致するように形成されている半導体装置。
【請求項２】
前記絶縁膜は、前記半導体基板の主面に対する垂直断面において、前記主面方向の端部の外形が、曲線に加工されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記半導体基板の主面に対する垂直断面において、当該半導体基板に接触している部分の曲率が、当該半導体基板に接触していない部分の曲率よりも大きいことを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記絶縁膜は、前記半導体基板の主面に対する垂直断面において、当該半導体基板の反対側へ突出している高さの最大値の、当該半導体基板側へ突出している深さの最大値に対する比の値が、１／４以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記絶縁膜は、前記半導体基板の主面に対する垂直断面において、前記主面が形成する平面からみて、突出している高さの最大値が５０ｎｍ以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
固体撮像装置に適用されることを特徴とする、請求項１に記載の半導体装置。
【請求項７】
ダイナミックロジックに適用されることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記絶縁膜は、ＬＯＣＯＳ（Ｌｏｃａｌ  ＯｘｄａｔｉｏｎＳｉｌｉｃｏｎ）方式により形成された酸化膜であることを特徴とする、請求項１に記載の半導体装置。
【請求項９】
半導体基板上に複数の半導体素子が集積化して形成された半導体装置を製造する方法であって、
前記半導体基板の一部を酸化することにより絶縁膜を作成するステップと、
前記半導体基板の主面に対する垂直断面において、形成された前記絶縁膜の主面方向の端部に発生するバーズビークの少なくとも一部を除去するステップと、バーズビークの一部が除去された絶縁膜の前記半導体基板の主面方向の端部と、前記半導体素子の前記主面方向の端部とが一致するように、当該半導体素子を前記半導体基板の主面上に形成するステップとを備える、半導体装置製造方法。
【請求項１０】
前記絶縁膜を作成するステップは、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  Ｓｉｌｉｃｏｎ）方式により酸化膜を作成するステップであることを特徴とする、請求項９に記載の半導体装置製造方法。
【請求項１１】
前記バーズビークの少なくとも一部を除去するステップにおいて、前記絶縁膜の膜厚が薄くなるように、当該絶縁膜の一部が除去されることを特徴とする、請求項９に記載の半導体装置製造方法。
【請求項１２】
前記バーズビークの少なくとも一部を除去するステップでは、前記半導体基板の主面に対する垂直断面において、前記絶縁膜の主面方向の端部が、曲線形状になるように当該バーズビークの少なくとも一部が除去されることを特徴とする、請求項１１に記載の半導体装置製造方法。
【請求項１３】
前記バーズビークの少なくとも一部を除去するステップでは、前記半導体基板の主面に対する垂直断面において、前記絶縁膜の当該半導体基板に接触している部分の曲率が、当該絶縁膜の当該半導体基板に接触していない部分の曲率よりも大きくなるように、当該絶縁膜の一部を除去することを特徴とする、請求項１１に記載の半導体装置製造方法。
【請求項１４】
前記バーズビークの少なくとも一部を除去するステップでは、前記半導体基板の主面に対する垂直断面において、前記絶縁膜の当該半導体基板の反対側へ突出している高さの最大値の、当該絶縁膜の当該半導体基板側へ突出している深さの最大値に対する比の値が、１／４以下となるように、当該絶縁膜の一部を除去することを特徴とする、請求項１１に記載の半導体装置製造方法。
【請求項１５】
前記バーズビークの少なくとも一部を除去するステップでは、前記半導体基板の主面に対する垂直断面において、前記主面が形成する平面からみて、前記絶縁膜が突出している高さの最大値が５０ｎｍ以下になるように除去されることを特徴とする、請求項１１に記載の半導体装置製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する発明であって、より特定的には、複数の半導体素子が集積して形成された半導体装置に関する発明である。
【０００２】
【従来の技術】
近年、固体撮像装置の一つとして、増幅型ＭＯＳセンサが用いられた固体撮像装置が注目されている。当該固体撮像装置は、各画素毎に各セル毎にフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度という特徴を持つ。
【０００３】
ここで、上記固体撮像装置の一例について、図面を参照しながら説明する。図７は、当該固体撮像装置の回路構成を示した図である。当該固体撮像装置は、フォトダイオード３１−１−１〜３１−ｍ−ｎ、転送トランジスタ３２−１−１〜３２−ｍ−ｎ、リセットトランジスタ３３−１−〜３３−ｍ−ｎ、増幅トランジスタ３４−１−１〜３４−ｍ−ｎ、行選択トランジスタ３５−１−１〜３５−ｍ−ｎ、行信号線３６−１〜３６−ｍ、行信号蓄積部３７、列選択部３８、行選択部３９、転送トランジスタ制御線４０−１〜４０−ｎ、リセットトランジスタ制御線４１−１〜４１−ｎ、行選択トランジスタ制御線４２−１〜４２−ｎ、負荷トランジスタ群４３および画素部電源４４を備える。
【０００４】
フォトダイオード３１−１−１〜３１−ｍ−ｎは、入力してくる光を電気信号に変換する。転送トランジスタ３２−１−１〜３２−ｍ−ｎは、フォトダイオード３１−１−１〜３１−ｍ−ｎの信号を転送する。増幅トランジスタ３４−１−１〜３４−ｍ−ｎは、転送された信号電荷を増幅する。行選択トランジスタ３５−１−１〜３５−ｍ−ｎは、信号を読み出すラインを選択する。リセットトランジスタ３３−１−１〜３３−ｍ−ｎは、信号電荷をリセットする。なお、フォトダイオード３１−１−１〜３１−ｍ−ｎ、転送トランジスタ３２−１−１〜３２−ｍ−ｎ、リセットトランジスタ３３−１−〜３３−ｍ−ｎ、増幅トランジスタ３４−１−１〜３４−ｍ−ｎ、行選択トランジスタ３５−１−１〜３５−ｍ−ｎは、図７に示されるように、垂直方向にｍ段、水平方向にｎ段存在する単位セルに二次元的に配置されている。
【０００５】
行選択部３９は、行選択トランジスタ３５−１−１〜３５−ｍ−ｎのゲートに結線されている行選択トランジスタ制御線４２−１〜４２−ｎが水平方向に配線されており、信号を読み出す行を決定する。リセットトランジスタ制御線４１−１〜４１−ｎは、リセットトランジスタ３３−１−１〜３３−ｍ−ｎのゲートに結成されている。行選択トランジスタ３５−１−１〜３５−ｍ−ｎのソースは、行信号線３６−１〜３６−ｍに結線されており、その一端には負荷トランジスタ群４３が設けられている。行信号線３６−１〜３６−ｍの他端は、１行分の信号を取り込むスイッチトランジスタを含む行信号蓄積部３７に結合されている。行信号蓄積部３７は、列選択部３８から供給される列選択パルスにしたがって、最終出力を順次出力する。
【０００６】
以上のように構成された上記従来の固体撮像装置について、その動作について図面を参照しながら説明する。図８は、当該固体撮像装置を駆動させるためのパルス信号のタイミング図である。
【０００７】
まず、行選択部３９は、行選択トランジスタ制御線４２−１をハイレベルにする行選択パルス１０１−１を印加する。これにより、当該行選択トランジスタ制御線４２−１の配線されている行の行選択トランジスタ３５−１−１〜３５−ｍ−１が、にＯＮされる。応じて、当該行選択トランジスタ制御線４２−１が接続された行の増幅トランジスタ３４−１−１〜３４−ｍ−１と負荷トランジスタ群４３とでソースフォロア回路が構成される。
【０００８】
次に、行選択部３９は、行選択トランジスタ制御線４２−１がハイレベルの期間中に、リセットパルス１０２−１を印加して、リセットトランジスタ制御線４１−１をハイレベルにする。これにより、増幅トランジスタ３４−１−１〜３４−ｍ−１のゲート領域は、結線されている浮遊拡散層の電位をリセットする。
【０００９】
次に、行選択部３９は、行選択トランジスタ制御線４２−１がハイレベルの期間中に、転送パルス１０３−１を印加して、転送トランジスタ制御線４０−１をハイレベルにする。これにより、フォトダイオード３１−１−３１〜１−ｍ−１に蓄積された信号電荷を浮遊拡散層に転送する。この時、浮遊拡散層に接続されている増幅トランジスタ３４−１−１〜３４−ｍ−１のゲート電圧は、当該浮遊拡散層の電位と同じになる。応じて、当該電圧とほぼ同等の電圧が、行信号線３６−１〜３６−ｍに現れる。このとき、スイッチトランジスタを含む行信号蓄積部３７に信号が転送される。
【００１０】
次に、列選択部３８は、図８に示される列選択パルス１０６−１−１〜１０６−ｍ−１を行信号蓄積部３７に対して出力する。応じて、出力端子からは、図８の最終出力１０７−１が出力信号として出力される。これにより、１行目の信号が出力される。なお、２行目以降の動作は、１行目の動作と同様であるので、説明を省略する。以上のような動作により、固体撮像装置が撮像した画像データが、出力端子から出力される。
【００１１】
ここで、図９は、図７に示される固体撮像装置の単位セルの構造を示した模式図である。なお、図９に示される模式図は、上記固体撮像装置の単位セルのイメージを表すための図であり、その構造は、図７に示されるものと完全一致していない。
【００１２】
図９に示される固体撮像装置の単位セルは、フォトダイオード５１−１および５１−２、ソースドレイン部５２−１および５２−２、ＭＯＳトランジスタゲート電極５３および５４、コンタクト部５５ならびに素子分離部５６および５７を備える。コンタクト部５５は、上部の配線層との接続を行う。素子分離部５６は、隣接するフォトダイオード５１同士を分離する。素子分離部５７は、フォトダイオード５１とトランジスタとを分離する。
【００１３】
以上のように構成された固体撮像装置の単位セルにおいて、その断面図を図１０に示す。図１０は、当該固体撮像装置の単位セルにおける図９のＷ−Ｘ−Ｙ−Ｚに沿った断面図である。それでは、図１０に示される断面図について説明する。
【００１４】
図１０に示される断面図には、半導体基板５０、フォトダイオード５１−１および５１−２、ソースドレイン部５２−１および５２−２、ＭＯＳトランジスタゲート電極５３、素子分離部５６および５７ならびにゲート絶縁膜５８が記載されている。
【００１５】
ここで、図１０の断面図に示される素子分離部５６および５７の構造は、０．２５μルール以降では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）という構造が適用されている。当該ＳＴＩは、シリコン基板５０が掘り込まれて、掘り込まれた部分に絶縁膜が埋め込まれる構造である。
【００１６】
近年、トランジスタ等の素子のサイズが微細化により急速に小さくなっている。それに伴い、ソースドレイン部５２−１および５２−２等の深さも、急速に浅くなり、現在では、その深さは、約０．１μ程度となっている。それに伴い、素子分離部５６および５７の幅も急速に狭くなっている。ＳＴＩは、このような幅の狭い素子分離を行うことができるという利点を有する。
【００１７】
【特許文献１】
特開２００１−３４５４３９号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、上記ＳＴＩが適用されたＭＯＳ型のセンサーでは、結晶欠陥が発生しやすく、その結果、当該センサの性能が劣化するという問題を有する。それでは、以下に、ＳＴＩが適用されたＭＯＳ型のセンサの性能が劣化する原因について、図面を参照しながら説明する。図１１は、ＳＴＩの構造を示した断面図である。図１２は、図１１のＸ−Ｙ方向における欠陥密度の分布を示した図である。
【００１９】
図１１に示されるＳＴＩ構造は、中央が削り取られた半導体基板９０と、その削り取られた部分に埋め込まれた絶縁膜９１とにより構成されている。そして、図１１に示されるように、絶縁膜９１の上面の角の近傍には、発生する結晶欠陥９２が発生しており、さらに、絶縁膜９１の下には、結晶欠陥９３が発生している。これら欠陥は、半導体基板９０の内部にいくつか分布するように発生し、大きさが０．５μ程度以上の大きな欠陥である。当該な結晶欠陥９２および９３は、ＳＴＩによる素子分離が適用されたＭＯＳ型固体撮像装置において、再生画面における白い点欠陥が発生する原因となっている。
【００２０】
また、ＳＴＩの半導体基板９０界面を断面Ｘ−Ｙ方向に添って詳しく解析すると、図１２に示される通り、ＸからＹ方向に界面に近づくに連れて、小さな欠陥が増加していることがわかる。界面に近づくに連れて増加する欠陥は、界面欠陥層９４およびＳＴＩストレス欠陥層９５と呼ばれる。このうち、界面欠陥層９４は、半導体基板９０との絶縁膜９１との境界面近傍に発生する結晶欠陥である。一方、ＳＴＩストレス欠陥層９５は、ＳＴＩの絶縁膜９１が形成されたときに半導体基板９０に対して与えられるストレスによって発生する結晶欠陥である。当該ＳＴＩストレス欠陥層９５は、絶縁膜９１から離れる方向に境界面から０．０２μまで発生している。このような、ＳＴＩストレス欠陥層９５は、再生画面上での不均一なムラの発生の原因となる。
【００２１】
上記問題に対して、最近のデジタル技術の進歩により、前者の点欠陥については、補正が可能となってきている。しかしながら、後者の不均一なムラの補正には、画面全体を記憶するためのメモリが必要となり、ＭＯＳ型固体撮像装置全体のコスト高騰につながるという問題が存在する。
【００２２】
上記問題に対して、ＳＴＩ以前の０．３５μルールに採用されていたＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  Ｓｉｌｉｃｏｎの略）分離の適用が考えられる。図１３は、ＬＯＣＯＳ分離が適用された半導体装置の構造を示した断面図である。当該ＬＯＣＯＳ分離では、半導体基板２０１上において、素子分離部を形成したい場所が局所的に酸化されることで、絶縁膜であるＬＯＣＯＳ酸化膜２０２が形成される。その後、当該ＬＯＣＯＳ酸化膜２０２に隣接するように、ソースドレイン部２０７が形成される。
【００２３】
ここで、上記ＬＯＣＯＳ分離では、ＬＯＣＯＳ酸化膜２０２の形成の為に半導体基板２０１が掘りこまれない。その為、当該ＬＯＣＯＳ分離が適用された半導体基板２０１は、ＳＴＩによる素子分離が行われた半導体基板９０に比べて、結晶欠陥２０６の数が少なくなるというメリットを有する。
【００２４】
また、図１３のＸ−Ｙ方向の欠陥密度分布は、図１４に示されるように、ＳＴＩストレス欠陥層９５に相当するものが存在せず、境界面に近づくにつれて増加するＬＯＣＯＳ界面欠陥層３００のみが存在する。なお、図１４は、図１３におけるＸ−Ｙ方向の欠陥密度の分布を示した図である。このように、ＬＯＣＯＳ分離が適用された場合において、ＳＴＩストレス欠陥層９５が発生しない理由は、ＳＴＩのように半導体基板が掘り込まれる工程が当該ＬＯＣＯＳ分離にはないからであると考えられる。これにより、ＬＯＣＯＳ分離が適用されたＭＯＳ型固体撮像素子では、ＳＴＩストレス欠陥層９５の存在による、再生画面上での不均一なムラが軽減される。
【００２５】
しかしながら、上記従来のＬＯＣＯＳ素子分離では、図１３の点線２０８および２０９の間に挟まれた空乏層２１０が、ＬＯＣＯＳ酸化膜２０２の形成に伴って形成されるバーズビーク２０３の下に位置することになる。当該バーズビーク２０３の下には、多数の結晶欠陥が存在していることがわかっている。このような多数の結晶欠陥が存在する層と空乏層とが重なることは、トランジスタなどにおけるｐｎ接合逆方向リーク電流の発生の原因となり、ひいては、固体撮像装置の性能低下につながる。
【００２６】
また、上記従来のＬＯＣＯＳ素子分離では、ＬＯＣＯＳ酸化膜２０２の膜厚は、３８０ｎｍ〜４５０ｎｍである。そして、その内の約半分が、半導体基板表面より上部に露出している。その為、当該ＬＯＣＯＳ酸化膜２０２上に、トランジスタのゲート電極等を微細に形成することが困難になる。さらに、ＳＴＩと比較して、素子分離に必要な横幅も大きくなる。その結果、半導体装置の微細化を図ることができない。
【００２７】
そこで、本発明の目的は、ＳＴＩストレス層による結晶欠陥が存在せず、かつ、半導体素子の空乏層におけるｐｎ接合逆方向リーク電流の発生を低減することができる半導体装置を提供することである。
【００２８】
また、本発明のその他の目的は、微細化を図ることができる半導体装置を提供することである。
【００２９】
【課題を解決するための手段】
第１の発明は、半導体基板が部分的に酸化されることにより形成され、複数の半導体素子間を互いに分離し、半導体基板の主面に対する垂直断面において、主面方向の端部が、半導体基板の主面により形成される平面よりも半導体基板側に窪んだ場所に位置する絶縁膜を備えており、半導体素子は、半導体基板の主面に対する垂直断面において、主面方向の端部の位置が、絶縁膜の主面方向の端部の位置と略一致するように形成されている。
【００３０】
本構成により、ＳＴＩストレス層による結晶欠陥が存在せず、かつ、半導体素子の空乏層におけるｐｎ接合逆方向リーク電流の発生を低減することができる半導体装置を提供することができる。
【００３１】
【発明の実施の形態】
それでは、以下に、本発明の一実施形態に係る半導体装置について図面を参照しながら説明する。図１は、本実施形態に係る半導体装置の主面に対する断面図を示した図である。本発明に係る半導体装置は、好ましくは固体撮像装置やダイナミックロジックに適用されるものである。
【００３２】
当該半導体装置は、半導体基板１、ＬＯＣＯＳ酸化膜２およびソースドレイン層７を備える。また、点線８と点線９とに挟まれた領域には、空乏層１０が発生する。当該半導体装置では、ＬＯＣＯＳ酸化膜２は、バーズビークを有さず、かつ、その下面が略楕円形状を有している。そして、ソースドレイン層７の端部は、ＬＯＣＯＳ酸化膜２の下面の楕円の長軸方向の端部と接触するように形成されている。
【００３３】
それでは、以下に、上記半導体装置の作成方法について、図面を参照しながら説明する。図２および３は、当該半導体装置の作成手順を示した図である。
【００３４】
まず、図２（ａ）に示されるように、Ｓｉの半導体基板１上に、シリコン酸化膜２１が形成され、さらに、その上に、シリコン窒化膜２２が形成される。
【００３５】
次に、図２（ｂ）に示されるように、ＬＯＣＯＳ酸化膜２が形成される部分以外の部分に対して、レジスト２３が形成される。
【００３６】
その後、図２（ｃ）に示されるように、レジスト２３が形成されていない部分のシリコン窒化膜２２が、部分的にドライエッチングにより取り除かれる。そして、図２（ｄ）に示されるように、レジスト２３が除去される。
【００３７】
次に、図２（ｄ）に示される半導体装置が、酸化炉において、酸化処理される。これにより、図２（ｅ）に示されるように、シリコン窒化膜２２が形成されていない部分に、ＬＯＣＯＳ酸化膜２が形成される。なお、従来のＬＯＣＯＳ酸化膜の膜厚は、約４００ｎｍであるのに対して、本発明に係るＬＯＣＯＳ酸化膜２の膜厚は、従来のものよりも５０ｎｍ程度薄く作成される。
【００３８】
次に、図３（ｆ）に示されるように、シリコン窒化膜２２が、ドライエッチングにより除去される。その後、スピンエッチにより、シリコン酸化膜２１全体およびＬＯＣＯＳ酸化膜２の一部が除去される。この際、スピンエッチによってＬＯＣＯＳ酸化膜２が削り取られる量としては、バーズビークがなくなる程度が好ましい。これにより、図３（ｇ）に示されるようなＬＯＣＯＳ酸化膜２にが形成される。
【００３９】
その後、ソースドレイン層７などの活性領域が、イオン打ち込みにより形成され、図３（ｈ）に示すような半導体装置が完成する。なお、当該ソースドレイン層７は、その端部と、ＬＯＣＯＳ酸化膜２の下面の楕円の長軸の端とが一致するように形成される。
【００４０】
ここで、本願に係る半導体装置の物性について図面を参照しながら説明する。図４は、図１および図１３において、Ｓ−Ｓ’−Ｔ’−Ｔの、欠陥密度の分布を示したグラフである。なお、縦軸は、欠陥密度を示し、横軸は、位置を示している。
【００４１】
図４に示されるように、欠陥密度は、Ｓ−Ｓ’間すなわちＬＯＣＯＳ酸化膜２および２０２下では、低い値となっている。そして、Ｓ’−Ｔ’間すなわち図１３のバーズビーク２０３下において、当該欠陥密度は、急激に増加し、高い値を示している。その後、Ｔ’−Ｔ間では、当該欠陥密度は、減少している。
【００４２】
すなわち、従来の半導体装置では、空乏層２１０は、最も欠陥密度の高いＳ’−Ｔ’間に位置していたのに対して、本実施形態に係る半導体装置では、ＬＯＣＯＳ酸化膜２のバーズビーク２０３が削り取られるので、欠陥密度の低いＳ−Ｓ’に空乏層１０を位置させることが可能になる。
【００４３】
以上のように、本実施形態に係る半導体装置によれば、半導体基板が掘りこまれないＬＯＣＯＳ酸化膜により素子分離が行われるので、ＳＴＩストレス層による結晶欠陥が存在しなくなる。その結果、当該半導体装置が固体撮像装置に適用された場合には、再生画面上でのムラの発生が抑制される。
【００４４】
また、本実施形態に係る半導体装置によれば、図４に示されるように、空乏層が、結晶欠陥の少ないところに位置することになるので、半導体素子の空乏層におけるｐｎ接合逆方向リーク電流の発生を低減することができる。
【００４５】
また、本実施形態に係る半導体装置によれば、ＬＯＣＯＳ酸化膜が、バーズビークがなくなる程度まで削り取られるので、当該ＬＯＣＯＳ酸化膜の図１の断面における高さｈを低くすることができると共に、図１の断面における横幅ｗ（最小分離幅）も小さくすることができる。その結果、当該半導体装置を微細化することが可能となる。
【００４６】
なお、図１におけるＬＯＣＯＳ酸化膜が半導体基板表面より上部に出ている部分の高さｈは、０ｎｍ〜５０ｎｍが好ましい。これは、０．１８μルールにおいて、リソグラフィーフォーカスマージンに対応可能とするためである。また、０．１８μルールでは、ｈが８０ｎｍ以上になると、半導体装置の表面の凹凸のため、ゲート電極の加工ができないからである。
【００４７】
また、上記ＬＯＣＯＳ酸化膜の形状は、半導体基板の主面に対する垂直断面において、当該半導体基板に接触している部分の曲率が、当該半導体基板に接触していない部分の曲率よりも大きい形状であるとしてもよい。これによっても、ＬＯＣＯＳ酸化膜が半導体基板表面より上部に出ている部分の高さｈが、０ｎｍ〜５０ｎｍとされた場合と同様の効果をえることができる。
【００４８】
また、上記ＬＯＣＯＳ酸化膜の形状は、半導体基板の主面に対する垂直断面において、半導体基板の上方向へ突出している高さの最大値の、半導体基板側へ埋め込まれている深さの最大値に対する比の値が、１／４以下であるような形状であってもよい。これによっても、ＬＯＣＯＳ酸化膜が半導体基板表面より上部に出ている部分の高さｈが、０ｎｍ〜５０ｎｍとされた場合と同様の効果をえることができる。
【００４９】
なお、上記ＬＯＣＯＳ酸化膜下の図４に示される結晶欠陥密度分布は、ＬＯＣＯＳ酸化膜製造の酸化温度などの条件を変えても同様の傾向が得られた。
【００５０】
また、実際のｐｎ接合逆方向リーク電流を測定すると、本発明の構造では実際に予測される値よりも小さい値が出た。ここで、当該測定は、バーズビークが取り去さられた後に行われたものである。すなわち、バーズビークが取り去られることにより、ＬＯＣＯＳ酸化膜下の状態が変化し、その結果、ｐｎ接合逆方向リーク電流が、予測値よりも減少したものと考えられる。
【００５１】
なお、図５に示されるように、図１よりもエッチングによってＬＯＣＯＳ酸化膜が削り取られる量が少なくてもよい。また、同様に、図６に示されるように、図１よりもエッチングによりＬＯＣＯＳ酸化膜が削り取られる量が多くてもよい。すなわち、図１、５および６において、ＬＯＣＯＳ酸化膜の左右方向の両端が、少なくとも半導体基板の表面よりも下方向に窪んだ場所に位置するように、バーズビークが取り除かれていればよい。なお、図５の場合、ＬＯＣＯＳ酸化膜２の上面の楕円部分の長軸の端と、ソースドレイン層７の端とが一致するように、当該ソースドレイン層７が形成される。
【００５２】
なお、上記実施形態では、バーズビークが除去される場合には、ＬＯＣＯＳ酸化膜の上部も一部除去されるものとしているが、当該ＬＯＣＯＳ酸化膜の上部は必ずしも一部除去される必要はない。すなわち、本実施形態では、少なくともバーズビークの一部が除去されていれば、それ以外の部分は除去されなくてもよい。
【００５３】
なお、本実施形態では、ＬＯＣＯＳ酸化膜は、楕円形であるとして説明を行ったが、当該ＬＯＣＯＳ酸化膜の形状は、楕円形に限られない。当該ＬＯＣＯＳ酸化膜では、半導体基板の主面方向に大きな広がりがあるときには、その形状は、楕円形にならずに、一部に平坦な部分が存在することになる。
【００５４】
ここで、近年、ＣＭＯＳロジックが半導体装置において主流になったため、ＭＯＳ型固体撮像装置は、ＣＭＯＳロジックで構成される事が多い。
【００５５】
しかしながら、ＣＭＯＳロジックは、製造工程が長くかつ微細化により製造工程が決められている。その為、当該ＣＭＯＳロジックでは、センサのために製造工程変更することが非常に難しい。また、微細化されたトランジスタの製造工程では、ｐ型チャネルのトランジスタの作成が困難である。これは、ｐ型不純物であるボロンが質量が軽く、動きやすいからである。
【００５６】
そこで、上記のような場合には、ＭＯＳ型固体撮像装置をＮＭＯＳのみで構成することが考えられる。ところが、ＮＭＯＳのみの回路を使うと一般に消費電力がＣＭＯＳに比べ大きくなる。その為、低消費電力化を測るために、ダイナミックロジックがＭＯＳ型固体撮像装置に適用される。
【００５７】
ここで、当該ダイナミックロジックは、ＭＯＳの容量で電圧を持ち上げるブートという動作が行われる。しかしながら、当該ＭＯＳ容量の部分において、ｐｎ接合逆方向リーク電流が大きくなると、当該ダイナミックロジックは動作しなくなる。そこで、本実施形態に係る半導体装置が、ダイナミックロジックの素子分離に適用されることにより、ダイナミックロジックが動作しなくなるという問題が解決される。
【００５８】
また、ＮＭＯＳ容量の部分において、ｐｎ接合逆方向リーク電流が減少することにより、ダイナミックロジックをゆっくりと動作させることができるようになる。その結果、例えば、近年のデジタルスチルカメラの撮像素子で適用されている、長時間露光といって非常にゆっくり動作させるモードが容易に実現可能となる。
【００５９】
このように、固体撮像装置において、ＮＭＯＳのみが用いられ、本願に係る素子分離が行われたダイナミックロジックが適用されることにより、当該固体撮像装置の作成容易化、微細化、低電力化および低リーク化を同時に満足することが可能となる。
【００６０】
なお、本実施形態に係る半導体装置は、素子分離構造がＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）であって、ｐｎ接合逆方向リーク電流が増大する０．２５μルール以降の半導体装置に対して適用するのが有効である。
【００６１】
【発明の効果】
以上のように、本発明の半導体装置によれば、ＳＴＩストレス層による結晶欠陥が存在せず、かつ、半導体素子の空乏層におけるｐｎ接合逆方向リーク電流の発生を低減することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る半導体装置の製造工程を示した図である。
【図３】本発明に係る半導体装置の製造工程を示した図である。
【図４】図１に示される半導体装置のＳ−Ｓ’−Ｔ’−Ｔ間における結晶欠陥の分布を示したグラフである。
【図５】本発明に係る半導体装置のその他の一例の断面図である。
【図６】本発明に係る半導体装置のその他の一例の断面図である。
【図７】従来の一般的な固体撮像装置の構成を示した図である。
【図８】図７の固体撮像装置の動作タイミングを示した図である。
【図９】図７に示される固体撮像装置の単位セルの構造を示した模式図である。
【図１０】図９のＷ−Ｘ−Ｙ−Ｚに沿った断面図である。
【図１１】ＳＴＩの構造を示した断面図である。
【図１２】図１１のＸ−Ｙ方向における欠陥密度の分布を示した図である。
【図１３】ＬＯＣＯＳ分離が適用された半導体装置の構造を示した断面図である。
【図１４】図１３のＸ−Ｙ方向における欠陥密度の分布を示した図である。
【符号の説明】
１  半導体基板
２  ＬＯＣＯＳ酸化膜
７  ソースドレイン層
１０  空乏層
２１  シリコン酸化膜
２２  シリコン窒化膜
２３  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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