(57)【要約】【課題】より大きな残留分極電荷量が得られる容量素子、及びその容量素子を備えた信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】半導体基板４１と、半導体基板に形成されたワード線をゲート電極４３とするトランジスタと、電極２５Ａ，２５Ｂに挟まれた強誘電体膜２２よりなる強誘電体キャパシタ２６と、ビット線７２と、プレーナ線６８と、ソース／ドレイン領域４４と強誘電体キャパシタ２６およびビット線７２等とを接続するコンタクトプラグ５２、５３及びビアプラグ３２，３３，５２，５３，６１，６２，６８，６９などにより構成し、電極２５Ａ，２５Ｂは強誘電体膜２２の分極軸方向に垂直に設ける。【選択図】        図５
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【特許請求の範囲】
【請求項１】
強誘電体膜と、該強誘電体膜を挟む一対の電極とよりなる容量素子であって、
前記強誘電体膜の分極軸方向に垂直に前記一対の電極が設けられていることを特徴とする容量素子。
【請求項２】
前記一対の電極が平板であり、かつ互いに略平行であることを特徴とする請求項１記載の容量素子。
【請求項３】
半導体基板と、前記半導体基板上に強誘電性を有する強誘電体膜と前記強誘電体膜を挟む一対の電極とよりなる容量素子とを有する半導体装置であって、
前記強誘電体膜の分極軸方向に垂直に前記一対の電極が設けられていることを特徴とする半導体装置。
【請求項４】
前記強誘電体膜はエピタキシャル膜であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記強誘電体膜はペロブスカイト構造、ビスマス層状構造、タングステンブロンズ構造を有することを特徴とする請求項３または４記載の半導体装置。
【請求項６】
強誘電性を有する強誘電体膜と、該強誘電体膜を挟む一対の電極とよりなる容量素子を備えた半導体装置の製造方法であって、
第１の基板に強誘電性を有する強誘電体膜を堆積する工程と、
前記強誘電体膜を研削し、一対の電極を形成して前記容量素子を形成する工程と、
前記第１の基板表面及び容量素子を覆う第１の層間絶縁膜を形成する工程と、
第２の基板にゲート電極及び拡散領域よりなるトランジスタを形成する工程と、
前記第２の基板表面及びトランジスタを覆う第２の層間絶縁膜を形成する工程と、
第１及び第２の層間絶縁膜の表面を化学的機械研磨により平坦化する工程と、
第１及び第２の層間絶縁膜の表面を貼り合わせて第１の基板と第２の基板とを一体化する工程と、
第１の基板を除去する工程とを備えた半導体装置の製造方法。
【請求項７】
前記容量素子を形成する工程において、前記一対の電極を前記強誘電体膜の分極軸に垂直に形成することを特徴する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の基板は、（１００）面または（０１０）を主面とする単結晶基板であることを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１の基板は、ＭｇＯ、ＳｒＴｉＯ３、α−Ａｌ２Ｏ３、及びＭｇＡｌ２Ｏ４の群のうち１種よりなる単結晶基板であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第１の基板上に更にバッファ層が形成され、
前記第１の基板がＳｉ基板よりなり、
前記バッファ層がＭｇＯ層、イットリウム安定化ＺｒＯ２層、ＳｒＴｉＯ３層、ＭｇＡｌ２Ｏ４層及びＣａＯ層の群のうちいずれか１種よりなることを特徴とする請求項６〜８のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子、その容量素子を備えた半導体装置およびその製造方法に関し、特に強誘電体を誘電体に用いた容量素子を備えた不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体装置、特に半導体メモリには様々な特徴を有するものがあるが、半導体メモリに保持されている情報が電源オフ時に消失してしまう揮発性メモリと、保持される不揮発性メモリ（ｎｏｎｖｏｌｉｔｉｌｅ  ｍｅｍｏｒｙ）に大別される。不揮発性メモリの中でも強誘電体を誘電体として用いたキャパシタにデータが保持されるメモリは強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ（ＦＲＡＭ（登録商標））と呼ばれている。
【０００３】
ＦＲＡＭは、強誘電体の極性の異なる２つの残留分極特性を利用しており、電源をオフしてキャパシタの電界が印加されない状態でもデータが保持される。ＦＲＡＭは、データの書き換え回数が１０１０〜１０１２回とフラッシュメモリの１０６回と比べて大きく上回り、書き換え速度は数１０ｎｓのオーダであり高速性を有している。
【０００４】
ＦＲＡＭにおいては、キャパシタの誘電体の材料である強誘電体は、電界が印加されることにより２つの方向のうちの一方に分極され、電界を取り去ってもその方向に分極された状態になる。分極方向を区別することにより、一方の分極方向に対応する“１”、他方の分極方向に対応する“０”のデータを記録することができる。また、分極方向と逆方向の十分な電界を与えることにより、分極の方向を切り替えることができる。
【０００５】
強誘電体の代表的なものとしては、鉛系強誘電体、ビスマス系強誘電体が挙げられる。鉛系強誘電体のうち代表的なものとしては、ＰｂＺｒ１−ｘＴｉｘＯ３（０≦ｘ≦１）（ＰＺＴ）、Ｐｂ１−ｙＬａｙＺｒ１−ｘＴｉｘＯ３（０≦ｘ、ｙ≦１）（ＰＬＺＴ）、またビスマス系強誘電体のうち代表的なものとしては、ＳｒＢｉＴａ２Ｏ９（ＳＢＴ）が挙げられる。
【０００６】
一般的にＰＺＴ等は、分極反転を繰り返していくうちに残留分極が小さくなり、特性の劣化（疲労現象）を引き起こす。一方これらの強誘電体を用いたＦＲＡＭはＩＣカード等の個人情報やマネー情報を取り扱う機器に使用されるため、極めて信頼性が高いことが必要である。想定されている耐用年数１０年を実現するためには、残留分極電荷量がより大であることが望まれる。
【０００７】
【特許文献１】
特開平１１−１０３０２４号公報
【０００８】
【特許文献２】
特開２００１−１０２５４３号公報
【０００９】
【特許文献３】
特許第２７３８０１２号公報
【００１０】
【特許文献４】
特許第２５８４６３９号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のスパッタ法、ゾル−ゲル法などにより作製した強誘電体キャパシタでは、残留分極電荷量が２０〜２５μＣ／ｃｍ２のものが大半を占め、製品に必要とされる３０μＣ／ｃｍ２を満たす強誘電体キャパシタは数十％しか得られていない。図１は、従来のＦＲＡＭの強誘電体キャパシタの構成を示す図である。図１に示すように、強誘電体キャパシタ１００は、例えばトランジスタの拡散領域に接続されたコンタクトプラグ等の上に、下部電極のＰｔ膜１０１、強誘電体膜のＰＺＴ膜１０２、上部電極のＰｔ膜１０３が順次積層された構造となっている。下部電極のＰｔ膜１０１は自己配向性により膜厚方向に［１１１］が配向し、その上に形成されたＰＺＴ膜１０２はＰｔ膜１０１の配向に影響されて［１１１］に配向する。ＰＺＴ膜１０２の分極軸方向は［００１］であるので、下部電極のＰｔ膜１０１と上部電極のＰｔ膜１０３との間に印加される電界の方向とＰＺＴ膜１０２の分極軸方向は異なり、残留分極として利用できる電荷量がおのずと減少してしまうという問題点がある。
【００１２】
そこで、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、より大きな残留分極電荷量が得られる容量素子、及びその容量素子を備えた信頼性の高い半導体装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明の一観点によれば、強誘電体膜と、該強誘電体膜を挟む一対の電極とよりなる容量素子であって、前記強誘電体膜の分極軸方向に垂直に前記一対の電極が設けられている容量素子が提供される。
【００１４】
本発明によれば、容量素子は強誘電体膜の分極軸方向に電極が設けられている。したがって、強誘電体膜の最大の残留分極の電荷量を取り出すことができる。
【００１５】
前記一対の電極が平板であり、かつ互いに略平行であってもよい。分極軸方向に垂直で、平板の一対の電極が略平行に設けられているので、残留分極の最大電荷量を確実に取り出すことができる。
【００１６】
本発明の他の観点によれば、半導体基板と、前記半導体基板上に強誘電性を有する強誘電体膜と前記キャパシタ強誘電体膜を挟む一対の電極とよりなる容量素子とを有する半導体装置であって、前記キャパシタ強誘電体膜の分極軸方向に垂直に前記一対の電極が設けられている半導体装置が提供される。
【００１７】
本発明によれば、容量素子はキャパシタ強誘電体膜の分極軸方向に電極が設けられている。したがって、強誘電体膜の最大の残留分極を取り出すことができるので、残留分極の電荷量の劣化に対して耐性があり、かつ情報の読み出す際の信号対雑音比が大きいので、信頼性を向上することができる。
【００１８】
前記強誘電体膜はエピタキシャル膜であってもよい。ここで、エピタキシャル膜は、一般に、単結晶基板上に基板結晶と同じ方位関係を持って形成された膜である。したがって、エピタキシャル膜は、成長方向の結晶配向性のみならず、面内の方位の結晶配向性を有している。
【００１９】
本発明のその他の観点によれば、強誘電性を有する強誘電体膜と、該強誘電体膜を挟む一対の電極とよりなる容量素子を備えた半導体装置の製造方法であって、第１の基板に強誘電性を有する強誘電体膜を堆積する工程と、前記強誘電体膜を研削し、一対の電極を形成して前記容量素子を形成する工程と、前記第１の基板表面及び容量素子を覆う第１の層間絶縁膜を形成する工程と、第２の基板にゲート電極及び拡散領域よりなるトランジスタを形成する工程と、前記第２の基板表面及びトランジスタを覆う第２の層間絶縁膜を形成する工程と、第１及び第２の層間絶縁膜の表面を化学的機械研磨により平坦化する工程と、第１及び第２の層間絶縁膜の表面を貼り合わせて第１の基板と第２の基板とを一体化する工程と、第１の基板を除去する工程とを備えた半導体装置の製造方法が提供される。
【００２０】
本発明によれば、容量素子の強誘電体膜は単結晶基板上に形成されるので、エピタキシャル成長させることができ、結晶方位の定まった結晶質の良好な強誘電体膜を形成することができる。また、半導体装置のトランジスタとは独立した工程により容量素子を形成するので、容量素子の形成条件、例えば温度条件の許容範囲を広く確保でき、より良質な結晶性を有する強誘電体膜を形成することができる。その結果、半導体装置の信頼性を向上することができる。
【００２１】
前記容量素子を形成する工程において、前記一対の電極を前記強誘電体膜の分極軸に垂直に形成してもよい。強誘電体膜の分極軸方向に一対の電極が設けられるので、強誘電体膜の最大の残留分極を取り出すことができる。
【００２２】
前記第１の基板は、（１００）面または（０１０）を主面とする単結晶基板であり、ＭｇＯ、ＳｒＴｉＯ３、及びＭｇＡｌ２Ｏ４の群のうち１種より選択されてもよい。このような単結晶基板を用いることにより強誘電体膜をエピタキシャル成長により形成することができる。
【００２３】
前記第１の基板上に更にバッファ層が形成され、前記第１の基板がＳｉ基板よりなり、前記バッファ層がＭｇＯ層、イットリウム安定化ＺｒＯ２層、ＳｒＴｉＯ３層、ＭｇＡｌ２Ｏ４層及びＣａＯ層の群のうちいずれか１種選択されてもよい。Ｓｉ基板を用いることにより、安価で大面積の基板を用いることができるので、製造コストを低減することができる。また、バッファ層を設けているので、強誘電体膜とＳｉ基板との格子不整合を低減し、より良質な結晶性を有するエピタキシャル膜の強誘電体膜が得られる。
【００２４】
以下、本発明の原理を簡単に説明する。
【００２５】
強誘電体キャパシタの強誘電体膜に、ペロブスカイト構造の酸化物を用いた場合を例に説明する。ペロブスカイト構造の酸化物は一般式ＡＢＯ３で表される。図２は、ペロブスカイト構造を示す図である。図２に示すように、理想的なペロブスカイト構造は、単位格子が立方体であり、Ａイオンが頂点、Ｂイオンが体心、Ｏイオンが面心に配置されている。この構造は、大きなＡイオンとＯイオンが立方最密充填構造をとっており、その隙間に小さなＢイオンが入った構造となっている。酸化物がＰＺＴの場合は、ＡイオンがＰｂ２＋、ＢイオンがＺｒ４＋、Ｔｉ４＋であり、強誘電体の自発分極の原因は、小さく動きやすいＢイオンの非対称な変位によるものであり、外部からの電界により反転させることが可能である。Ｂイオンは［００１］方向に最も変位しやすいので、［００１］方向の残留分極が最も大きくなる。したがって、強誘電体キャパシタの電極を強誘電体膜の［００１］方向に垂直に、すなわち（００１）面上に設ければ、最も大きな残留分極を信号電荷量として取り出せることになる。
【００２６】
図３は本発明の原理を説明する図である。図３を参照するに、例えばＭｇＯの単結晶基板１０の（１００）面上にＰＺＴ膜などの強誘電体膜１１をエピタキシャル成長させると、強誘電体膜１１は（１００）面が成長する。したがって、強誘電体膜１１は、成長方向と垂直に［００１］方向を有するので、エッチング等によって２つの（００１）面を露出させ、導電材をスパッタ法などにより堆積させて電極１２を形成することにより、分極軸方向（［００１］方向）に垂直な電極を有する強誘電体キャパシタ１３が形成される。したがって、強誘電体キャパシタ１３は、最も大きな残留分極を取り出すことができる。
【００２７】
本発明ではさらに、このように単結晶基板上に形成された強誘電体キャパシタをトランジスタ等が形成されたシリコン基板上に配置するために、これらを貼り合わせて、単結晶基板を除去することにより、トランジスタ基板上に強誘電体キャパシタを配置する。
【００２８】
ところで、トランジスタ等が形成されたシリコン基板上にＰＺＴなどの強誘電体膜をエピタキシャル成長させることも考えられるが、シリコン基板表面あるいは、シリコン基板表面に形成されたシリコン酸化膜（非晶質、多結晶体に限定されず）上に、強誘電体膜の［００１］方向をシリコン基板の主面に平行に形成することができない。すなわち、強誘電体膜の（００１）面を露出させ、その面に電極を設けることができない。一方、シリコン基板上にマグネシアスピネル等のバッファ層をエピタキシャル成長させて、その上に強誘電体膜を成長させることができるが、バッファ層の形成には９００℃以上の高温に加熱する必要があり、この加熱によりトランジスタの拡散領域の不純物分布等が変化してしまう等の支障が生じてしまう。
【００２９】
したがって、本発明は上述したように予め単結晶基板に強誘電体キャパシタを形成して、半導体装置となるシリコン基板と貼り合わせて強誘電体キャパシタを配置する構成としたものである。
【００３０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
（第１の実施の形態）
図４は、本発明の実施の形態に係るＦＲＡＭの等価回路の一例を示す図である。図４を参照するに、メモリセルは１ビットの情報を記録するのに２つのトランスファートランジスタＴ１、Ｔ２と２つの強誘電体キャパシタＣ１、Ｃ２を使う、いわゆる２Ｔ２Ｃ型の構成を有し、一方の強誘電体キャパシタに情報“０”を他方の強誘電体キャパシタに情報“１”を記憶させる相補的動作を行う。具体的には、情報の書込み動作は、ワード線ＷＬによりトランスファートランジスタＴ１、Ｔ２をターンオンして、ビット線ＢＬに情報“０”あるいは“１”を、相補的なビット線／ＢＬに情報“１”あるいは“０”を入力すると、強誘電体キャパシタＣ１、Ｃ２にそれぞれ相補的な情報が書き込まれることにより行われる。これらの情報は強誘電体キャパシタの誘電膜の分極方向として保持される。また、情報の読出し動作は、ワード線ＷＬによりトランスファートランジスタＴ１、Ｔ２をターンオンすると、強誘電体キャパシタＣ１、Ｃ２の残留分極による電圧がビット線ＢＬ及び相補的なビット線／ＢＬに印加され、センスアンプ１５においてビット線ＢＬと相補的なビット線／ＢＬとの電圧の差が検出され、強誘電体キャパシタＣ１、Ｃ２に記憶されている情報が読み出されることにより行われる。
【００３１】
図５は、本発明の実施の形態に係るＦＲＡＭの断面図である。図５は、図４に示す１つのメモリセル１４のうちのビットラインＢＬに沿った１つの強誘電体キャパシタＣ１及び１つのトランスファートランジスタＴ１（以下単に「トランジスタ」という。）を示している。
【００３２】
図５を参照するに、本発明の実施の形態に係るＦＲＡＭ２０は、半導体基板４１と、半導体基板４１に形成され、ワード線となるゲート電極４３及ソース／ドレイン領域４４よりなるトランジスタＴ１と、半導体基板４１及びトランジスタＴ１を覆う層間絶縁膜４８と、層間絶縁膜４８上に設けられた層間絶縁膜２７と、層間絶縁膜２７中に形成され、強誘電体膜２２が電極２５Ａ，２５Ｂに挟まれた強誘電体キャパシタ２６、ソース／ドレイン領域４４と電極２５Ａを接続するコンタクトプラグ５２及びビアプラグ３２と、電極２５Ｂとプレーナ線６８とを接続するビアプラグ６１，６８と、ソース／ドレイン領域４５とビット線７２とを接続するコンタクトプラグ５３及びビアプラグ３３，６２，６９などにより構成されている。
【００３３】
半導体基板４１は、公知のシリコン基板等が用いられる。半導体基板４１中には、素子分離膜４２がＳＴＩまたはＬＯＣＯＳ等などにより形成され、素子領域４７が画成される。素子領域４７には、ソース／ドレイン領域４４，４５や、ゲート酸化膜４３Ａを介してワード線としてのゲート電極４３が側壁絶縁膜４３Ｂなどにより覆われてトランジスタＴ１が形成されている。なお、ワード線としてのゲート電極４３は紙面に垂直方向に延在している。
【００３４】
強誘電体キャパシタ２６は、その一方の電極２５ＡがトランジスタＴ１のソース／ドレイン領域４４にビアプラグ３２及びコンタクトプラグ５２を介して接続され、他方の電極２５Ｂはプレーナ線６８にビアプラグ６１を介して接続されている。強誘電体キャパシタ２６は、２つの電極２５Ａ，２５Ｂに挟まれた強誘電体膜２２から構成され、強誘電体膜２２に接する電極２５Ａ，２５Ｂの面に垂直な方向が、半導体基板４１の主面に平行になるように配置されている。強誘電体膜の形成方法の詳細は後述するが、強誘電体膜２２は半導体基板４１とは別の単結晶基板上（図６（Ａ）などにおいて示す。）に形成されたものである。単結晶基板は、例えば（１００）面を主面とするＭｇＯ単結晶基板であり、強誘電体膜２２は単結晶基板上にエピタキシャル成長されたものである。
【００３５】
さらに、強誘電体膜２２の分極軸方向に対して、電極２５Ａ，２５Ｂは垂直に設けられている。例えば、強誘電体膜２２がペロブスカイト構造を有する酸化物の場合は、分極軸は［００１］方向であるので、電極２５Ａ，２５Ｂを［００１］方向に対して垂直、すなわち（００１）面に設けられる。
【００３６】
強誘電体膜２２は、例えばペロブスカイト構造、ビスマス層状構造、タングステンブロンズ構造を有する結晶を用いることができる。ペロブスカイト構造を有する結晶で代表的なものは、例えば、ＰｂＺｒ１−ｘＴｉｘＯ３（０≦ｘ≦１）の一般式で示されるＰＺＴが挙げられる。さらに、Ｐｂ１−ｙＬａｙＺｒ１−ｘＴｉｘＯ３（０≦ｘ、ｙ≦１）の一般式で示されるＰＬＺＴ、さらにＰｂ（Ｂ’１／３Ｂ”２／３）ｘＴｉｙＺｒ１−ｘ−ｙＯ３（０≦ｘ、ｙ≦１、Ｂ’：２価の金属、Ｂ”：５価の金属）、Ｐｂ（Ｂ’１／２Ｂ”  １／２）ｘＴｉｙＺｒ１−ｘ−ｙＯ３（０≦ｘ、ｙ≦１、Ｂ’：３価の金属、Ｂ”：５価の金属）、又はＰｂ（Ｂ’１／２Ｂ”  １／２）ｘＴｉｙＺｒ１−ｘ−ｙＯ３（０≦ｘ、ｙ≦１、Ｂ’：２価の金属、Ｂ”：６価の金属）の一般式で示される結晶が挙げられる。ＰＺＴと比較してより大きな残留分極が得られる点で好適である。
【００３７】
また、ビスマス層状構造を有する結晶で代表的なものは、例えば、ＳｒＢｉＴａ２Ｏ９（ＳＢＴ）、ＢｉＬａＴｉ３Ｏ１２（ＢＬＴ）が挙げられる。タングステンブロンズ構造を有する結晶で代表的なものは、例えば、Ｂａ２ＮａＮｂ３Ｏ１５、Ｂａ１−ｘＳｒｘＮｂ２Ｏ６等が挙げられる。
【００３８】
強誘電体キャパシタ２６の電極２５Ａ，２５Ｂは、例えば厚さ２００ｎｍであり、白金族の元素であるＰｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、及びＴｉ、さらにこれらの合金、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、ＣａＲｕＯ３、ＬａＲｕＯ３、ＬａｘＳｒ１−ｘＣｏＯ３（０≦ｘ≦１）、ＬａｘＳｒ１−ｘＭｎＯ３（０≦ｘ≦１）などの導電性酸化物から選択される。さらにこれらの積層体でもよく、強誘電体膜２２側を上記の導電性酸化物層とした、例えばＩｒ／ＩｒＯ２などでも良い。酸化物層１４の分極反転を繰り返すと、電極２５Ａ，２５Ｂと強誘電体膜２２との界面の酸素欠損等の格子欠陥に起因して、強誘電体膜２２の残留分極が劣化することがある。電極２５Ａ，２５Ｂと強誘電体膜２２との間に導電性酸化物層を形成することにより残留分極の劣化を抑制し、信頼性を高めることが可能となる。
【００３９】
さらに本発明では電極２５Ａ，２５Ｂ上に強誘電体膜２２をエピタキシャル成長させる必要がないので、Ｗ、Ａｌ、Ｃｕ等の金属等を用いることができ、電極材料の選定の幅が広い。
【００４０】
次に、本発明の実施の形態に係るＦＲＡＭの製造方法について説明する。
【００４１】
図６（Ａ）〜図９（Ｋ）は、本実施の形態に係るＦＲＡＭの製造工程を示す断面図である。このうち、図６（Ａ）〜図７（Ｅ）は、単結晶基板上に強誘電体キャパシタ２６を形成する工程、図７（Ｆ）及び（Ｇ）の工程はＦＲＡＭの半導体基板上にトランジスタ等を形成する工程、図８（Ｈ）〜図９（Ｋ）は、単結晶基板と半導体基板を貼り合わせてＦＲＡＭを形成する工程を示す。
【００４２】
図６（Ａ）の工程では、単結晶基板２１、例えばＭｇＯ基板の（１００）面上に強誘電体膜２２、例えばＰＺＴ膜をエピタキシャル成長させる。具体的には、ＭｇＯの（１００）面の清浄化処理を行い、次いでＰＺＴ膜をＭｇＯ基板の（１００）面にエピタキシャル形成させる。ＰＺＴ膜は、ＭＯＣＶＤ法（有機金属ＣＶＤ法）、ＭＢＥ法（分子線エピタキシ法）、ＰＬＤ法（パルスレーザ堆積法）、ゾル−ゲル法などにより形成することができる。ここではゾル−ゲル法を用いて説明する。Ｐｂを過剰に添加したＰＺＴ薄膜形成剤（ＰＺＴ１１３／４５／５５、濃度１５質量％）をＭｇＯ基板上に約０．３ｃｍ３滴下し、３０００ｒｐｍ２０秒間回転させた。ここでＰＺＴ１１３／４５／５５は、Ｐｂ、Ｚｒ及びＴｉのモル濃度比がそれぞれ１１３：４５：５５であることを示す。次いで、ＰＺＴ薄膜形成剤を塗布後の基板をホットプレート上で３５０℃１分間加熱して、ＰＺＴ薄膜形成剤の溶剤を揮発させ、次いで室温まで冷却する。なお、単結晶基板２１は、ＭｇＯ基板に限定されず、ＳｒＴｉＯ３基板、サファイア基板、又はマグネシアスピネル（ＭｇＡｌ２Ｏ４）基板でもよい。これらの単結晶基板の結晶面は上述した（１００）面のみならず（０１０）面でも良い。単結晶基板の主面と平行に［００１］方位が形成されるので、残留分極が最大となる（００１）面に電極２５Ａ，２５Ｂを形成することができる。
【００４３】
図６（Ａ）の工程ではさらに、ＲＴＡ処理例えばハロゲンランプアニール装置によりＰＺＴ膜を結晶化させる。具体的には、ハロゲンランプアニール装置に基板を配置して、酸素ガスを５ｓｃｃｍ流しながら、６５０℃、１０分間加熱して、ＰＺＴ膜２２を結晶化させた。結晶化後のＰＺＴ膜の厚さを＊＊＊ｎｍに設定した。なお、１回の塗布・結晶化により所望の厚さに達しない場合は、繰り返し行っても良い。結晶性への影響は少なく、塗布毎のＰＺＴ膜間においてもエピタキシャル成長させることができる。また、ＰＺＴ膜２２の結晶化により、ＰＺＴ膜２２とＭｇＯの単結晶基板との結晶学的な関係は、ＰＺＴ膜（１００）面／／ＭｇＯ基板（１００）面、膜面内の方位はＰＺＴ膜［００１］／／ＭｇＯ基板［００１］となる。
【００４４】
また、例えばＭＯＣＶＤ法によりＰＺＴ膜を形成する場合は、Ｐｂの原料を例えばＰｂ（Ｃ１１Ｈ１９Ｏ２）２、Ｚｒの原料を例えばＺｒ（Ｃ１１Ｈ１９Ｏ２）４、Ｔｉの原料を例えばＴｉ（ＯｉＣ３Ｈ７）２（Ｃ１１Ｈ１９Ｏ２）２を用いる。これらの原料は総て室温で固体であるので、ＰＺＴ膜の組成にあわせて加熱温度を設定し、キャリアガスにＨｅを用いて昇華させて形成することもでき、また、より一般的には、これらの原料を有機溶媒（ＴＨＦ（テトラヒドロフラン）など）に溶解し、その溶液をマスフローコントローラ（ＭＦＣ）などで、加熱された気化室に輸送し一瞬のうちに気化させることにより形成される。
【００４５】
図６（Ａ）の工程ではさらに、ＭｇＯの単結晶基板２１の結晶方位によりＰＺＴ膜２２の面方位を特定して（００１）面を露出させる研削を行う。ＰＺＴ膜はＭｇＯの単結晶基板２１にｃｕｂｅ−ｏｎ−ｃｕｂｅにエピタキシャル成長しているので、ＭｇＯ単結晶基板２１の（００１）面とＰＺＴ膜の（００１）面は平行になっている。ＭｇＯ基板の（００１）面を基準にして、レジスト２３によりパターニングして、硝酸溶液とフッ酸溶液によりウエットエッチングにより研削してＰＺＴ膜の（００１）面２２−１を露出させる。
【００４６】
次に図６（Ｂ）の工程では、図６（Ａ）の構造体を覆うレジスト２４を形成し、パターニングによりＰＺＴ膜の（００１）面に電極を形成するための開口部２４−１を設ける。
【００４７】
図６（Ｂ）の工程ではさらに、スパッタ法などにより上述した電極材料、例えばＩｒを用いてＩｒ膜を堆積させ電極２５Ａ、２５Ｂを形成する。Ｉｒ膜の厚さを２００ｎに設定する。以上により、ＰＺＴ膜２２及び電極２５Ａ、２５Ｂよりなる強誘電体キャパシタ２６が形成される。なお、Ｉｒ膜を成膜する前にＰＺＴ膜の（００１）面にＩｒＯ２を成膜してもよい。ＰＺＴ膜表面の酸素欠損による格子欠陥の発生を防止することにより分極劣化を防止し、書き換え可能回数を増加することができる。
【００４８】
次に図６（Ｃ）の工程では、図６（Ｂ）のレジスト２４をその上のＩｒ膜２５−１と共にリフトオフし、強誘電体キャパシタ２６および単結晶基板２１を覆うようにＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）等によりシリコン酸化膜よりなる層間絶縁層２７をＣＶＤ法により形成する。なお、層間絶縁膜はＴＥＯＳによるシリコン酸化膜に限られず、ＳｉＯＦ膜、ＢＰＳＧ膜を用いることができるが、ＴＥＯＳ、さらにＴＥＯＳとオゾンを用いたＣＶＤ法により形成することが好適である。低温で形成することができ、被覆性も良好なので、強誘電体キャパシタ２６に熱的な損傷を与えずに充分に被覆することが可能である。
【００４９】
図６（Ｃ）の工程ではさらに、シリコン窒化膜などよりなるストッパ膜２８
を形成し、ホトリソ及びエッチング工程により一方の電極２５Ａ上、及びビアプラグが形成される部分のストッパ膜２８に開口部２８−１、２８−２を設ける。
【００５０】
図６（Ｃ）の工程ではさらに、ストッパ膜２８表面に層間絶縁膜２９を形成し、さらにストッパ膜３０を形成する。レジスト３１を形成し、ＲＩＥ法などのエッチングにより開口部３０−１，３０−２を設ける。
【００５１】
次に図６（Ｄ）の工程では、図６（Ｃ）のレジスト３１を除去して、ストッパ膜２８，３０をマスクとして、ＲＩＥ法により層間絶縁膜２７，２９を貫通して、電極２５Ａおよび単結晶基板２１が露出するビア２７−１，２７−２を形成する。
【００５２】
次に図７（Ｅ）の工程では、図６（Ｄ）の構造体の表面及びプラグ２７−１，２７−２内壁等にスパッタ法によりＴｉＮなどの密着膜３１を形成する。次いで、ＣＶＤ法、スパッタ法、メッキ法などによりＷ、Ｃｕ、Ａｌ等の導電材により、ビアを埋め込みビアプラグ３２，３３を形成する。
【００５３】
図７（Ｅ）の工程ではさらに、ＣＭＰ法などにより図６（Ｄ）に示すストッパ膜３０を研磨ストッパとして、導電材を研磨して層間絶縁膜の上面とビアプラグ表面を同一面となるように平坦にする。次いで研磨剤等を変更してストッパ膜３０を研磨して、層間絶縁膜２９を露出させる。貼り合わせ後の電気的接続の観点からは、層間絶縁膜２９の表面２９Ａは平坦度が可能な限り小さいことが望まれる。
【００５４】
次に図７（Ｆ）の工程では、半導体装置の本体となるシリコン基板４１等に公知の方法により、素子分離膜４２をＳＴＩにより形成し、素子領域４７には、ワード線としてのゲート電極４３と、ソース／ドレイン領域４４，４５からなるトランジスタＴ１を形成する。
【００５５】
次に図７（Ｇ）の工程では、図７（Ｆ）の構造体の上にＳｉＮ膜４６を形成し、さらにＳｉＮ膜４６上に全体を覆う層間絶縁膜４８を形成する。層間絶縁膜４８は、ＴＥＯＳなどを用いてＣＶＤ法などにより厚さ５００ｎｍ形成する。
【００５６】
図７（Ｇ）の工程ではさらに、ホトリソ及びエッチング工程により層間絶縁膜４８にソース／ドレイン領域４４，４５を露出させるコンタクトホール４９，５０を形成する。
【００５７】
図７（Ｇ）の工程ではさらに、コンタクトホール４９，５０及び層間絶縁膜４８の表面にスパッタ法によりＴｉＮなどの密着膜５１を形成する。次いで、ＣＶＤ法、スパッタ法、メッキ法などによりＷ、Ｃｕ、Ａｌ等の導電材により、コンタクトホール４９，５０を埋め込みコンタクトプラグ５１，５２を形成する。
【００５８】
図７（Ｇ）の工程ではさらに、ＣＭＰ法などにより導電材を研磨して層間絶縁膜４８の上面とコンタクトプラグ５１，５２表面を同一面となるように平坦にする。貼り合わせ後の電気的接続の観点からは、層間絶縁膜４８の表面４８Ａは平坦度が可能な限り小さいことが望まれる。
【００５９】
次に図８（Ｈ）の工程では、図７（Ｅ）の構造体３５と図７（Ｇ）の構造体５５とを、それぞれの層間絶縁膜２９，４８の表面２９Ａ，４８Ａ同士を貼り合わせる。貼り合わせる手法は、特許第２７３８０１２号公報、特許第２５８４６３９号公報に開示される基板貼り合わせの技術を用いることができる。ただし、単結晶基板２１及び半導体基板４１を加熱する温度は、１２０℃〜４５０℃に設定する。層間絶縁膜２９，４８は同種の材料を用いているので容易に接着することができる。
【００６０】
また、基板貼り合わせる際の位置は予め単結晶基板２１及び半導体基板４１に位置合わせ用のマークを設けることにより行う。構造体３５のビアプラグ３２と構造体５５のコンタクトプラグ５２、構造体３５のビアプラグ３３と構造体５５のコンタクトプラグ５３とがそれぞれ接続されるようにする。
【００６１】
次に図８（Ｉ）の工程では、単結晶基板２１のＭｇＯ基板を除去して強誘電体キャパシタ２６及びビアプラグ３３を露出させる。具体的には、希塩酸によりＭｇＯ基板を溶解する。なお、単結晶基板２１がＳｉ基板の場合は同様に溶解することができ、サファイア基板の場合は機械的、あるいはＣＭＰ法により除去可能である。
【００６２】
図８（Ｉ）の工程ではさらに、単結晶基板を除去した表面に層間絶縁膜５６，５９及びストッパ膜５８を形成し、図６（Ｄ）及び図７（Ｅ）で説明した工程と同様にして、ＴｉＮ膜よりなる密着膜６０を層間絶縁膜との境界に有する、電極２５Ｂに接続されるビアプラグ６１と、ビアプラグ３３と接続されるビアプラグ６２を形成する。
【００６３】
次に図９（Ｊ）の工程では、図８（Ｉ）の構造体上に層間絶縁膜６３を形成し、ホトリソ及びエッチング工程により層間絶縁膜中にプレーナ線用の溝６４をビアプラグ６１上に、ビアプラグ６２上にビア６５を形成し、Ｗ等の導電材で埋め込み、ＣＭＰ法により層間絶縁膜６３が露出するまで研磨し、ビアプラグ６８，６９を形成する。
【００６４】
次に図９（Ｋ）の工程では、図９（Ｊ）の構造体上に層間絶縁膜７０を形成し、ダマシン法によりビアプラグ６９，６２，３３及びコンタクトプラグ５３を介してソース／ドレイン領域４５に接続されるビット線７２を形成する。さらにビット線及び層間絶縁膜７２の表面に保護膜７４を形成する。以上により図５に示す本実施の形態のＦＲＡＭ２０が形成される。
【００６５】
次に本実施の形態の第１変形例について説明する。本変形例は、強誘電体膜を形成する単結晶基板を積層体に替えた以外は上記の実施の形態と同様である。
【００６６】
図１０は、第１変形例に係る強誘電体膜が形成された積層体の断面図である。図１０を参照するに、本変形例の積層体８０は、（１００）面または（０１０）面を主面とするシリコン単結晶基板８１上に、バッファ層８２及び強誘電体膜８３が順次堆積された構造となっており、バッファ層８２はシリコン単結晶基板８１上にエピタキシャル成長し、強誘電体膜８３はバッファ層にエピタキシャル成長されている。
【００６７】
バッファ層は、ＭｇＯ層、イットリウム安定化ＺｒＯ２層（ＹＳＺ）、ＳｒＴｉＯ３層、マグネシアスピネル（ＭｇＡｌ２Ｏ４）層又はＣａＯ層よりなり、シリコン単結晶基板上にエピタキシャル成長された層である。バッファ層は、シリコン単結晶基板の（１００）面である場合は（１００）面が成長し、（０１０）面である場合は（０１０）面が成長される。バッファ層はＭＢＥ法、ＣＶＤ法、スパッタ法等を用い、厚さ３０ｎｍから８００ｎｍに成長させる。具体的には、例えば、ＣＶＤ法を用いてＭｇＡｌ２Ｏ４層を形成する場合は、ＭｇＡｌ２Ｏ４層の構成元素を、各々のソースチャンバ内で加熱して蒸発させ、キャリアガスにより成膜チャンバ内に送り、単結晶基板１１を７５０℃〜１０５０℃に加熱し、成膜速度５ｎｍ／分〜３０ｎｍ／分に設定して厚さ８０ｎｍ〜６００ｎｍ形成する。
【００６８】
強誘電体膜８３は、バッファ層８２上に、本実施の形態において説明したＭＯＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ゾル−ゲル法などにより形成することができる。形成方法の詳細は同様であるので省略する。強誘電体膜８３は、バッファ層が（１００）面の場合は（１００）面がエピタキシャル成長し、（０１０）面の場合は（０１０）面が成長する。したがって、いずれの場合も分極軸方向である［００１］方向は単結晶基板と平行になる。強誘電体キャパシタを形成するためには、図６（Ａ）及び（Ｂ）の工程と同様に、強誘電体膜８３の面方位を特定して（００１）面を露出させ、電極を形成すればよい。
【００６９】
本変形例によれば、単結晶基板にシリコン基板を用いることにより、直径が３００ｍｍの大きなサイズの単結晶基板が安価に入手可能であるので、半導体装置の製造コストを低減することができる。
【００７０】
なお、シリコン単結晶基板はオフセット角をもって傾斜した基板（微傾斜基板）を用いても良い。オフセット角を有しないシリコン単結晶基板の場合、微少な凹凸により、ある一方向の断面をみると上りのステップと下りのステップが生じていることがある。このような基板表面にバッファ層をエピタキシャル成長させると、上りのステップと下りのステップに横方向に成長した原子層がぶつかり、結晶粒界が発生してしまう。しかし、微傾斜基板を用いた場合は、このような現象は生じないため、より良質の結晶を得ることができる。さらに、バッファ層８２の上に形成される強誘電体膜８３の結晶性についても同様であり、バッファ層の結晶性が良質であればある程、強誘電体膜８３の結晶性が良好とすることができる。結晶性の観点からはオフセット角は、０．８°〜４°であることが好ましい。
【００７１】
次に本実施の形態の第２変形例について説明する。本変形例は、第１変形例のバッファ層と強誘電体膜８３との間にさらに他のバッファ層８４を形成した以外は第１変形例と同様である。
【００７２】
図１１は、第２変形例に係る強誘電体膜を形成した積層体の断面図である。図１１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７３】
図１１を参照するに、本変形例の積層体８４は、（１００）面または（０１０）面を主面とするシリコン単結晶基板８１上に、バッファ層８２、他のバッファ層８４及び強誘電体膜８３が順次堆積された構造となっており、バッファ層８２はシリコン単結晶基板８１上にエピタキシャル成長され、他のバッファ層８５はバッファ層８２上にエピタキシャル成長され、強誘電体膜８３は他のバッファ層８５上にエピタキシャル成長されている。
【００７４】
他のバッファ層８５は、例えば厚さ６０ｎｍ〜２４０ｎｍのＳｒＲｕＯ３層、ＹＢａ２Ｃｕ３Ｏ７−δ（ＹＢＣＯ）層又はＬａ２−ｘＳｒｘＣｕＯ４（ＬＳＣＯ）層を用いることができる。他のバッファ層８５はバッファ層８３と同様に形成することができる。他のバッファ層８５を設けることにより、バッファ層８２と強誘電体膜８３との格子定数の差違を低減することができ、より良質な結晶性を有する強誘電体膜８３を形成することができる。
【００７５】
次に、本実施の形態の第３変形例について説明する。本変形例は、上述した本実施の形態の強誘電体キャパシタ２６を複数の強誘電体キャパシタを並列に接続した短冊形の強誘電体キャパシタに替えた以外は本実施の形態と同様である。
【００７６】
図１２（Ａ）は、第３変形例に係る強誘電体キャパシタの平面図、（Ｂ）は（Ａ）のＸ−Ｘ断面図である。
【００７７】
図１２（Ａ）を参照するに、強誘電体キャパシタ８６は、単結晶基板２１上に形成され、強誘電体膜８７と強誘電体膜８７を挟む電極８８Ａ，８８Ｂより構成され、平行平板型の強誘電体キャパシタが４個並列に接続されている。
【００７８】
強誘電体膜８７及び電極８８Ａ，８８Ｂは、上述した図６（Ａ）及び（Ｂ）の工程において、レジスト２３，２４のパターニングを変更することにより形成することができ、他の工程は本実施の形態において説明した方法と同様である。
【００７９】
本変形例によれば、強誘電体キャパシタ８６が並列に接続されているので、残留分極の総和を大きすることができ、同一電荷を得るための動作電圧を低下させることができる。同時に消費電力を低減すると共に信頼性の高い半導体装置を形成することができる。
【００８０】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。例えば、実施の形態の第１及び第２変形例と、第３変形例は組み合わせることができる。
【００８１】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  強誘電体膜と、該強誘電体膜を挟む一対の電極とよりなる容量素子であって、
前記強誘電体膜の分極軸方向に垂直に前記一対の電極が設けられていることを特徴とする容量素子。
（付記２）  前記一対の電極が平板であり、かつ互いに略平行であることを特徴とする付記１記載の容量素子。
（付記３）  前記強誘電体膜はエピタキシャル膜であることを特徴とする付記１または２記載の容量素子。
（付記４）  前記強誘電体膜はペロブスカイト構造、ビスマス層状構造、タングステンブロンズ構造を有することを特徴とする付記１〜３のうち、いずれか一項記載の容量素子。
（付記５）  前記強誘電体膜は、ＰＺＴまたはＰＺＴにＬａ、Ｃａ，Ｓｒ、Ｎｂを添加した材料よりなることを特徴とする付記１〜４のうち、いずれか一項記載の容量素子。
（付記６）  前記電極はＰｔ、Ｉｒ、Ｔｉ若しくはＲｕ、またはこれらのいずれかの酸化物よりなることを特徴とする付記１〜５のうち、いずれか一項記載の容量素子。
（付記７）  半導体基板と、前記半導体基板上に強誘電性を有する強誘電体膜と前記強誘電体膜を挟む一対の電極とよりなる容量素子とを有する半導体装置であって、
前記強誘電体膜の分極軸方向に垂直に前記一対の電極が設けられていることを特徴とする半導体装置。
（付記８）  半導体基板と、
前記半導体基板に形成されたゲート電極及び拡散領域よりなるトランジスタと、
前記半導体基板及びトランジスタを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜と、
前記第２の絶縁膜中に形成された強誘電体膜及び該強誘電体膜を挟む一対の電極とよりなる容量素子とを含む半導体装置であって、
前記強誘電体膜の分極軸方向に垂直に前記一対の電極が設けられていることを特徴とする半導体装置。
（付記９）  前記分極軸方向が半導体基板の主面と略平行であることを特徴とする付記７または８記載の半導体装置。
（付記１０）  前記強誘電体膜はエピタキシャル膜であることを特徴とする付記７〜９のうち、いずれか一項記載の半導体装置。
（付記１１）  前記強誘電体膜はペロブスカイト構造、ビスマス層状構造、タングステンブロンズ構造を有することを特徴とする付記７〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）  強誘電性を有する強誘電体膜と、該強誘電体膜を挟む一対の電極とよりなる容量素子を備えた半導体装置の製造方法であって、
第１の基板に強誘電性を有する強誘電体膜を堆積する工程と、
前記強誘電体膜を研削し、その分極軸方向に垂直に一対の電極を形成して前記容量素子を形成する工程と、
前記第１の基板表面及び容量素子を覆う第１の層間絶縁膜を形成する工程と、第２の基板にゲート電極及び拡散領域よりなるトランジスタを形成する工程と、
前記第２の基板表面及びトランジスタを覆う第２の層間絶縁膜を形成する工程と、
第１及び第２の層間絶縁膜の表面を化学的機械研磨により平坦化する工程と、第１及び第２の層間絶縁膜の表面を貼り合わせて第１の基板と第２の基板とを一体化する工程と、
第１の基板を除去する工程とを備えた半導体装置の製造方法。
（付記１３）  前記容量素子を形成する工程において、前記一対の電極を前記強誘電体膜の分極軸に垂直に形成することを特徴する付記１２記載の半導体装置の製造方法。
（付記１４）  前記第１の基板は、（１００）面または（０１０）を主面とする単結晶基板であることを特徴とする付記１２または１３記載の半導体装置の製造方法。
（付記１５）  前記第１の基板は、（１００）面または（０１０）面からオフセット角と有して傾斜した基板であることを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６）  前記第１の基板は、ＭｇＯ、ＳｒＴｉＯ３、α−Ａｌ２Ｏ３、及びＭｇＡｌ２Ｏ４の群のうち１種よりなることを特徴とする付記１４または１５記載の半導体装置の製造方法。
（付記１７）  前記第１の基板上に更にバッファ層が形成され、
前記第１の基板がＳｉ基板よりなり、
前記バッファ層がＭｇＯ層、イットリウム安定化ＺｒＯ２層、ＳｒＴｉＯ３層、ＭｇＡｌ２Ｏ４層及びＣａＯ層の群のうちいずれか１種よりなることを特徴とする付記１２〜１５のうち、いずれか一項記載の半導体装置の製造方法。
（付記１８）  前記第１の基板上に更にバッファ層が形成され、
前記第１の基板がＳｉ基板よりなり、
前記バッファ層がＳｒＲｕＯ３層、ＹＢａ２Ｃｕ３Ｏ７−δ層、及びＬａ２−ｘＳｒｘＣｕＯ４層の群のうちいずれか１種よりなることを特徴とする付記１２〜１５のうち、いずれか一項記載の半導体装置の製造方法。
（付記１９）  前記バッファ層に更に他のバッファ層が形成され、
前記バッファ層がＭｇＯ層であり、
前記他のバッファ層がＳｒＲｕＯ３層、ＹＢａ２Ｃｕ３Ｏ７−δ層、及びＬａ２−ｘＳｒｘＣｕＯ４層の群のうちいずれか１種よりなることを特徴とする付記１７記載の半導体装置の製造方法。
【００８２】
【発明の効果】
以上詳述したところから明らかなように、本発明によれば、強誘電体膜の分極軸方向に電極を設けているので、より大きな残留分極電荷量が得られる容量素子、及びその容量素子を備えた信頼性の高い半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】従来のＦＲＡＭの強誘電体キャパシタの構成を示す図である。
【図２】ペロブスカイト構造を示す図である。
【図３】本発明の原理を説明する図である。
【図４】本発明の実施の形態に係るＦＲＡＭの等価回路の一例を示す図である。
【図５】本発明の実施の形態に係るＦＲＡＭの断面図である。
【図６】（Ａ）〜（Ｄ）は本実施の形態に係るＦＲＡＭの製造工程（その１）を示す断面図である。
【図７】（Ｅ）〜（Ｇ）は本実施の形態に係るＦＲＡＭの製造工程（その２）を示す断面図である。
【図８】（Ｈ）及び（Ｉ）は本実施の形態に係るＦＲＡＭの製造工程（その３）を示す断面図である。
【図９】（Ｊ）及び（Ｋ）は本実施の形態に係るＦＲＡＭの製造工程（その４）を示す断面図である。
【図１０】本実施の形態の第１変形例に係る強誘電体膜が形成された積層体の断面図である。
【図１１】本実施の形態の第２変形例に係る強誘電体膜が形成された積層体の断面図である。
【図１２】（Ａ）は本実施の形態の第３変形例に係る強誘電体キャパシタの平面図、（Ｂ）は（Ａ）のＸ−Ｘ断面図である。
【符号の説明】
１０、２１、８１      単結晶基板
１１、２２、８７、１０１      強誘電体膜
１２、２５Ａ、２５Ｂ、８８Ａ、８８Ｂ、１０１、１０３      電極
１３、２６、８６      強誘電体キャパシタ
１４      メモリセル
２０      ＦＲＡＭ
２７、２９、４８、５９、６３、７０      層間絶縁膜
４１      半導体基板
４３      ゲート電極
４４      ソース／ドレイン領域
３２、３３、６１、６２、６８、６９      ビアプラグ
５２、５３      コンタクトプラグ
８０、８４      強誘電体膜が形成された積層体
８２、８５      バッファ層
【図１】
2004193258.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004193258.tif 000012
【図１１】
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【図１２】
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