(57)【要約】【課題】局所的なゲート絶縁膜破壊を抑制し、静電気放電に対する耐性の向上した静電気放電保護素子とこれを搭載した半導体集積回路装置の提供。【解決手段】半導体基板と、半導体基板上に形成されたゲート絶縁膜と、半導体基板の表面に形成された、ゲート絶縁膜を両側から挟む一対のソース・ドレイン領域と、ゲート絶縁膜上に形成された不純物を含有する導電体よりなり、ソース・ドレイン領域の近傍にある一対の側部領域および側部領域に挟まれた中央領域を備え、一対の側部領域の不純物濃度が中央領域の不純物濃度よりも低いゲート電極とを備えることを特徴とする静電気放電保護素子など。ゲート電極の一部空乏化を促して、ゲート電流の局所的集中を緩和することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板の表面に形成された、前記ゲート絶縁膜を両側から挟む一対のソース・ドレイン領域と、
前記ゲート絶縁膜上に形成された不純物を含有する導電体よりなり、前記ソース・ドレイン領域の近傍にある一対の側部領域および前記側部領域に挟まれた中央領域を備え、前記一対の側部領域の不純物濃度が前記中央領域の不純物濃度よりも低いゲート電極とを備えることを特徴とする静電気放電保護素子。
【請求項２】
前記一対の側部領域の不純物濃度が、約１×１０１９ｃｍ−３以上、約７×１０１９ｃｍ−３以下であることを特徴とする請求項１記載の静電気放電保護素子。
【請求項３】
半導体基板と、
前記半導体基板の表面に形成され、前記半導体基板の表面と境界をなす端部を備える素子分離領域と、
前記半導体基板および前記境界上にわたり形成されたゲート絶縁膜と、
前記半導体基板の表面に形成された、前記ゲート絶縁膜を挟む一対のソース・ドレイン領域と、
前記ゲート絶縁膜上に形成された不純物を含有する導電体よりなり、前記境界上の部分領域および前記半導体基板上の中央領域を備え、前記部分領域の不純物濃度が前記中央領域の不純物濃度よりも低いゲート電極とを備えることを特徴とする静電気放電保護素子。
【請求項４】
前記部分領域の不純物濃度が、約１×１０１９ｃｍ−３以上、約７×１０１９ｃｍ−３以下であることことを特徴とする請求項１記載の静電気放電保護素子。
【請求項５】
請求項１乃至４のいずれかに記載の静電気放電保護素子と、配線を介して前記静電気放電保護素子に接続された内部回路を備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電気放電保護素子とこれを備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
大規模半導体集積回路装置（ＬＳＩ）には、ＬＳＩが接続された外部の周辺機器、周辺回路およびそれを取り扱う人間によって放電される静電気から内部回路を保護するための保護素子（静電気放電保護素子）が設けられる。
【０００３】
図７は、典型的な内部回路と静電気放電保護素子を含む回路の概略図である。保護素子１は、一般に、外部端子に接続されるＯＬＥ＿ＬＩＮＫ１ＰａｄＯＬＥ＿ＬＩＮＫ１３と内部回路５とをつなぐ信号線７に接続されている。このような回路では、内部回路５に許容できないサージ電流が信号線７にのると保護素子１の内部抵抗が一時的に低下して、サージ電流を保護素子１を介してアースに逃がすことで内部回路５を保護することができる。
【０００４】
図８は、内部回路を構成する素子の一例としてＣＭＯＳインバータを用いた集積回路装置を説明するための図である。図８は、ＣＭＯＳインバータを断面図で、信号線７を介してのＣＭＯＳインバータと内部回路１やパッド３との接続、配線１１を介してた他の内部回路９との接続を回路図で示す。
【０００５】
ＣＭＯＳインバータは、Ｐａｄ３から入力された信号を０Ｖから電源電圧Ｖｄｄの範囲で反転させて他の回路に伝える。ここで、ＣＭＯＳインバータは、半導体基板に形成されたｎ型の金属・酸化膜・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とｐ型のＭＯＳＦＥＴを備える相補型電界効果トランジスタ（ＣＭＯＳＦＥＴ）を備える。
【０００６】
ＣＭＯＳＦＥＴは、一般に、シリコン基板５０１の表面に形成される。ＣＭＯＳＦＥＴのｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴは、シリコン基板５０１の表面に形成された素子分離領域５０３により互いに電気的に分離されている。
【０００７】
そして、ｎ型ＭＯＳＦＥＴが形成される基板５０１の表面には、ｐ型ウェル領域５０５が、ｐ型ＭＯＳＦＥＴが形成される基板５０１表面にはｎ型ウェル領域５１４が形成されている。また、ｎ型ＭＯＳＦＥＴは、一対のｎ型ソース・ドレイン領域５０７とこれらの間に形成されたゲート絶縁膜５０９、ｎ型ポリシリコンなどからなるゲート電極５１１を備える。また、ｐ型ＭＯＳＦＥＴは、一対のｐ型ソース・ドレイン領域５１５とこれらの間に形成されたゲート絶縁膜５１７、ｐ型ポリシリコンなどからなるゲート電極５１９を備える。
【０００８】
２つのＭＯＳＦＥＴのゲート電極５１１、５１９は互いに信号線７を介してＰａｄ３に接続されている。ｎ型ＭＯＳＦＥＴのソース・ドレイン領域５０７の一方は、アースに接続される。ｐ型ＭＯＳＦＥＴのソース・ドレイン領域５１５の一方は電源５２３に接続され、電源電圧Ｖｄｄが供給される。また、ｎ型ＭＯＳＦＥＴのソース・ドレイン領域の他方は、ｐ型ＭＯＳＦＥＴのソース・ドレイン領域の他方と接続され、信号線１１を介して他の回路（さらに内部の回路）９と接続されている。
【０００９】
図８のＣＭＯＳインバータでは、保護素子５がサージ電圧をアースに逃がしきれない場合には、ＣＭＯＳＦＥＴのゲート絶縁膜５０１、５１７が破壊されてしまう。
【００１０】
次に、保護素子１の例を、図９を用いて説明する。図９では、保護素子１を断面図で示し、保護素子１とＰａｄ３や内部回路５との接続を回路図で示す。
【００１１】
保護素子１は、ｎ型のＭＯＳＦＥＴを備える。このｎ型ＭＯＳＦＥＴは、素子分離領域５０３とｐ型のウェル１０５が形成されたシリコンなどの基板５０１の表面に形成される。ｎ型ＭＯＳＦＥＴは、一対のソース・ドレイン領域１０７と、このソース・ドレイン領域１０７に挟まれたシリコン基板５０１表面のチャネル領域上に形成されたゲート絶縁膜１０９およびゲート電極１１１を備える。
【００１２】
ソース・ドレイン領域１０７のドレインは、信号線７に接続される。ゲート電極１１１とソースはともに接地されている。この形態で、信号線７に内部回路９の許容を超えるサージがのった場合、保護素子のソース・ドレイン１０７間が導通してサージをアースに逃がすことができる。
【００１３】
すなわち、ゲート電極１１１が接地されているためにチャネル部の抵抗は高く、信号線７にサージが伝播した場合、ソース領域とドレイン領域の間の、特にドレイン付近に高電界が集中する。この高電界によって電子の衝突イオン化が生じ、生成した正孔がｐ型ウェル１０５に向かって流れる。すると、ｐ型ウェル１０５の抵抗によりその電位が上昇し、寄生のバイポーラトランジスタがオンして、ソース・ドレイン領域１０７間が導通する。これにより、サージをアースへ逃がすことができ、内部回路９の保護が実現する。
【００１４】
しかしながら、保護素子１にそれが耐え切れないサージが流れた場合、ゲート絶縁膜１０９が破壊する。その結果、ドレイン領域とゲート電極１１１の間が常に導通状態となり、信号線７上の信号は全てリーク電流となってアースに逃げてしまう。すると、必要な信号が内部回路９に届かなくなる。従って、保護素子が破壊した半導体集積回路装置は使用不可能となる。
【００１５】
保護素子については、ドレイン領域に低不純物領域を設けて、サージにより発生した電流をより多くグラウンドまたは電源線に逃がす技術が提案されている（特許文献１参照）。また、ソース・ドレイン領域の配線コンタクト下部のみを高濃度とすることで、サージ印加時における電界集中が緩和して、サージに対する破壊耐性を改善する技術が提案されている（特許文献２参照）。しかし、これらの技術では、ゲート絶縁膜のサージ耐性を向上させることができない。
【００１６】
【特許文献１】
特開平１１−１７０２２号公報
【特許文献２】
特開平４−３３６４６３号公報
【００１７】
【発明が解決しようとする課題】
保護素子１には、多くの場合、主な素子としてＭＯＳＦＥＴが用いられる。静電気放電でゲート絶縁膜が破壊する場合、破壊箇所は局所的であることが多い。特に、ゲート絶縁膜のうち、ソース・ドレイン領域近傍の端部（チャネル長方向の両端）と、素子分離領域の端部上（チャネル幅方向の両端）において、局所的破壊の頻度が多いことがわかった。
【００１８】
本発明は、このような局所的なゲート絶縁膜破壊を抑制し、静電気放電に対して耐性を備える静電気放電保護素子を具備した半導体集積回路装置を提供することを課題の一つとする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、半導体基板の表面に形成された、ゲート絶縁膜を両側から挟む一対のソース・ドレイン領域と、ゲート絶縁膜上に形成された不純物を含有する導電体よりなり、ソース・ドレイン領域の近傍にある一対の側部領域および側部領域に挟まれた中央領域を備え、一対の側部領域の不純物濃度が中央領域の不純物濃度よりも低いゲート電極とを備えることを特徴とする静電気放電保護素子を提供する。
【００２０】
また、本発明の第二は、半導体基板と、半導体基板の表面に形成され、半導体基板の表面と境界をなす端部を備える素子分離領域と、半導体基板および境界上にわたり形成されたゲート絶縁膜と、半導体基板の表面に形成された、ゲート絶縁膜を挟む一対のソース・ドレイン領域と、ゲート絶縁膜上に形成された不純物を含有する導電体よりなり、境界上の部分領域および半導体基板上の中央領域を備え、部分領域の不純物濃度が中央領域の不純物濃度よりも低いゲート電極とを備えることを特徴とする静電気放電保護素子を提供する。
【００２１】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態および実施例について詳細に説明する。尚、以後の説明では、共通の構成に同一の符号を付すものとし、重複する説明は省略する。また、各図は模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、実際の装置を製造する際は以下の説明と公知の技術を参酌して判断することができる。
【００２２】
（第１の実施の形態）
まず、図１の上面図および図２（ａ），（ｂ）の断面図を用いて第１の実施の形態に関わる保護素子を説明する。尚、ここでは保護素子（ｎ型ＭＯＳＦＥＴ）のみを説明する。半導体集積回路装置内での保護素子１とＰａｄ３や内部回路５との接続などは図７乃至図９における説明を参照することとし、重複する説明は省略する。
【００２３】
図１は、本実施の形態に関わる保護素子の上面図である。そのＡ−Ａ’断面（ゲート長方向断面）が図２（ａ）であり、Ｂ−Ｂ’断面（ゲート幅方向断面）が図２（ｂ）である。
【００２４】
尚、この実施の形態では、電子伝導型であるｎ型ＭＯＳＦＥＴを用いて説明する。今回、図１中の点線で囲んだ領域のゲート絶縁膜２０９（図１ではゲート２１１と同じ位置にある）の局所的破壊の頻度が多いことがわかった。つまり、ゲート絶縁膜２０９のうち、ソース・ドレイン領域２０７近傍の端部（チャネル長Ｌの両端）と、素子分離領域２０３の端部上（チャネル幅Ｗの両端）において、局所的な破壊頻度が高い。これは、ＭＯＳＦＥＴの微細化に伴い、ゲート絶縁膜２０９が薄膜化して、静電気放電に対する耐性が低下していることにも起因している。
【００２５】
図２（ａ）および（ｂ）にあるように、保護素子であるｎ型ＭＯＳＦＥＴは、シリコン等の半導体基板２１３の一表面に形成されている。この半導体基板２１３の表面には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離領域２０３が形成されている。シリコン基板２１３の素子分離領域２０３に挟まれた領域がｎ型ＭＯＳＦＥＴ予定領域である。
【００２６】
ｎ型ＭＯＳＦＥＴ予定領域には、ｐ型の不純物拡散層（ウェル）２１５が形成されている。このｐ型ウェル２１５の上には、一対のｎ＋型ソース・ドレイン領域２０７が形成され、これらに挟まれたチャネル領域上にゲート絶縁膜２０９、ゲート電極２１１が順次積層形成されている。
【００２７】
ここで、ゲート電極２１１は、Ａｓなどのｎ型の不純物が添加された多結晶シリコン膜よりなる。そして、その側壁などには、ｎ型の不純物に加えて、ホウ素などのｐ型の不純物が添加されたｎ型の低不純物濃度領域２１９、２２１が形成されている。
【００２８】
低不純物濃度領域２１９は、ゲート電極２１１のうち、ソース・ドレイン領域２０７よりの両側部に、ソース・ドレイン領域２０７と重な合って形成されている（図２（ａ））。但し、低不純物濃度領域２１９とソース・ドレイン領域２０７は必ずしも重なり合う必要はない。ゲート長が短くなると、ソース・ドレイン領域２０７とゲート電極２１１とが離れていても、トランジスタは駆動するからである。
【００２９】
また、低不純物濃度領域２２１は、ゲート電極２１１のうち、素子分離領域２０３とシリコン基板２１３のｐ型ウェル２１５の境界上に形成されている（図２（ｂ））。つまり、低不純物濃度領域２２１は、境界とのその両側の素子分離領域２０３端部とシリコン基板２１３端部を覆うように形成されている。
【００３０】
このような低不純物濃度領域２１９、２２１は、ｎ型の不純物を添加して、ゲート多結晶シリコン２１１全体をｎ＋型とした後、ホウ素などのｐ型の不純物を予定する低不純物濃度領域の位置に選択的に導入することで形成できる。
【００３１】
例えば、イオン注入保護膜２１７をゲート電極２１１の上表面のうち、低不純物濃度領域２２１を形成する予定位置以外に形成する。そして、ゲート電極２１１の上面からｐ型不純物をイオン注入すれば、低不純物濃度領域２２１にのみ選択的にｐ型の不純物を導入できる。また、この保護膜２１７を利用して、ゲート電極２１１の側面に対して斜めにホウ素をイオン注入することで（側面に対し鋭角をなすように基板表面からイオンを注入する）、低不純物濃度領域２１９を形成することができる。
【００３２】
このイオン注入工程により、ゲート電極２１１のイオン注入領域のドナー不純物濃度（ｎ型不純物濃度）が相殺されて、実効不純物濃度が減少する。ＭＯＳＦＥＴが正孔伝導型（ｐ型）である場合は、ゲート不純物種はアクセプタ（ｐ型）であり、低不純物濃度領域２１９、２２１にはドナー型不純物（ｎ型）を選択的にイオン注入する。
【００３３】
また、素子分離領域２０３との境界上に低不純物濃度領域２２１を設ける方法としては、マスクを用いて選択的に低不純物濃度領域２２１とその他の領域とで不純物を打ち分けても良い。
【００３４】
ゲート側壁の低不純物濃度領域２１９を設ける他の手段としては、側壁を除くゲート電極上にマスクを形成してこれを利用して、選択的にゲート側壁と他のゲート領域の不純物やその濃度を打ち分けても良い。イオン注入保護膜２１７には、例えばシリコン窒化物を用いることができる。尚、イオン注入保護膜２１７は、低不純物濃度領域の形成のために用いるものであり、その利用後は残置させてもよく、また、剥離してもよい。
【００３５】
次に、低不純物濃度領域２１９と２２１の機能について図３（ａ）および（ｂ）を用いて説明する。図３（ａ）は、ゲート幅方向の一部断面図であり、図３（ｂ）は、ゲート長方向の一部断面図である。尚、図３（ａ）中、ソース・ドレイン領域２０７の上の、ゲート絶縁膜２０９とゲート電極２１１の脇にあるのはゲート側壁絶縁膜や層間分離膜などの絶縁膜である。
【００３６】
まず、低不純物濃度領域２１９を持たないゲート電極２１１によれば、図３（ａ）の一部断面図にあるように、ソース・ドレイン領域２０７の広い表面から、ゲート電極２１１端（図３（ａ）の丸で囲んだ部分）にゲート電流が流れる。その結果、ゲート絶縁膜２０９が局所的に破壊してしまう。
【００３７】
同じように、低不純物濃度領域２２１を持たないゲート電極２１１によれば、図３（ｂ）の一部断面図に示すように、ゲート電極２１１下の素子分離領域２０３端からゲートに向かって、集中してゲート電流が流れ出す。その結果、素子分離領域２０３直上のゲート絶縁膜２０９（図３（ｂ）の丸で囲んだ部分）が局所的に破壊する。本実施の形態の構造によれば、低不純物濃度領域２１９、２２１を設けることがで局所的破壊を防ぐことができる。
【００３８】
図４に、ゲート電極下端（ゲート絶縁膜近傍の低い位置）における電子電流密度（Ａ／ｃｍ−２）の分布を示す。図４の横軸は、ゲート電極の中央領域からドレインまたはソースに向う方向を示す（μｍ）。この分布は、ゲート電極中に不純物濃度ＮＤ＝１０２０ｃｍ−３のドナーが存在する状態を想定しており、ゲート電流の殆どは電子電流からなる。また、ゲート幅Ｗは２０μｍ、ゲート長Ｌは０．４μｍとし、ゲート絶縁膜の膜厚は約３ｎｍとした。さらに、ゲート電圧Ｖｇは６Ｖとした。
【００３９】
図４中の各データは、（ａ）がＮＤ＝１０１８ｃｍ−３、（ｂ）がＮＤ＝５×１０１８ｃｍ−３、（ｃ）がＮＤ＝１×１０１９ｃｍ−３、（ｄ）がＮＤ＝２×１０１９ｃｍ−３、（ｅ）がＮＤ＝４×１０１９ｃｍ−３、（ｆ）がＮＤ＝５×１０１９ｃｍ−３、（ｇ）がＮＤ＝７×１０１９ｃｍ−３、（ｈ）がＮＤ＝１０２０ｃｍ−３のデータである。
【００４０】
図４から、ゲート側壁低不純物濃度領域２１９のＮＤを減少させるにつれて、ゲート端における電子電流密度が減少することがわかる。その反面、ゲート側壁低不純物濃度領域のＮＤを減少させるにつれて、ゲート側壁低不純物濃度領域と隣接するゲート領域の境界（約０．１６５μｍ付近（側壁から約３５ｎｍ付近））において、次第に電流電流密度が上昇していくこともわかる。ゲート側壁の低不純物濃度領域２１９の幅を規定するとすれば、ソース・ドレイン拡散層２０７とゲート電極２１１とがオーバーラップする幅が適切である。この幅は、例えば、ソース・ドレイン領域２０７のゲート電極２１１側端部の深さ×０．７で算出することができる。
【００４１】
図５は、ゲート電極中における低不純物濃度領域２１９の不純物濃度（ｃｍ−３）と電子電流密度（Ａ／ｃｍ２）の最大値の関係を示す。低濃度領域２１９の不純物濃度が１０２０ｃｍ−３から減少するにつれて、電子電流密度の最大値も減少していく。しかし、低濃度領域２１９の不純物濃度が１０１９ｃｍ−３以下になると、逆に電子電流密度の最大値が増加に転じる。これは、低不純物濃度領域２１９と通常の不純物濃度領域との境界に電界が集中し、ここにゲート電流も集中するためである。
【００４２】
信頼性を向上させるためには、ゲート側壁低不純物濃度領域の濃度の上限は、図５より約７×１０１９ｃｍ−３となる。濃度の下限は、１×１０１９ｃｍ−３となる。これは、図５より約１×１０１９ｃｍ−３で最も低い値となること、これよりも低い濃度だと、側部でのゲート電極の金属的な性質が損なわれ、ゲート電極として機能しなくなる恐れがあるためである。濃度の数値に付した約とは、このような機能が働く数値範囲も含む趣旨である。また、これらの低不純物濃度領域の濃度範囲は、中央領域の濃度を１×１０２０ｃｍ−３から変えても同様の効果が得られると考えられる。
【００４３】
図６に、この実施の形態の保護素子のスナップバック特性を示す。
【００４４】
ここでは、ゲート幅Ｗを約５００μｍ、ゲート長Ｌを約０．３μｍ、ゲート絶縁膜厚を約５ｎｍとした。通常の保護素子はゲートが接地されているため、図６中の破線（Ｖｇ＝０）の特性を示す。これでは、保護素子内部の抵抗が低下するためドレイン電圧＝８Ｖ（Ｖｔ１）となる。このように、高い電圧Ｖｔ１では保護素子が作動するよりも前に内部回路が破壊する可能性がある。
【００４５】
ここで、Ｖｔ１は寄生バイポーラトランジスタをＯＮ状態に遷移させるのに必要な電圧である。すなわち、ドレイン領域と基板間における衝突イオン化によって生成した正孔が基板電極に向かって流れ、その際に基板電極とチャネルの間に電位降下が発生して、ソース領域／基板／ドレイン領域で形成される寄生バイポーラトランジスタがＯＮ状態になる。Ｖｔ１はこの際に必要な、ドレイン領域／基板間の降伏電圧である。
【００４６】
第１の実施の形態の保護素子（図６中の実線（Ｖｇフローティング））では、ゲート領域中に低濃度領域２２１が設けられているためチャネル領域上のゲート電極が半ば電気的に浮遊状態にある。このため、チャネル領域の電位上昇に伴い容量結合によってチャネル領域上のゲート領域の電位も上昇する。その結果、Ｖｔ１が従来技術に比べて低下する。従って、静電気放電による素子分離領域端上のゲート電極の局所的な破壊を防止するとともに、Ｖｔ１を低下させることが可能となる。
【００４７】
尚、ゲート形成後の酸化によってゲート電極端を十分に丸める場合は、素子分離領域上だけに低濃度不純物領域２２１を設ければ良い。また、素子分離領域形成のために、エッチングによって半導体基板にトレンチ（溝）を形成した際、トレンチ開口部のＳｉ領域を酸化工程によって十分に丸めるのであれば、ソース・ドレイン端のゲート側壁だけを低濃度不純物領域２１９とすることもできる。
【００４８】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。
【００４９】
また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【００５０】
さらに、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【００５１】
【発明の効果】
ゲート電極の一部空乏化を促して、ゲート電流の局所的集中を緩和した保護素子とこれを備える半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わる保護素子を説明するための平面図。
【図２】第１の実施の形態に関わる保護素子を説明するための断面図。
【図３】第１の実施の形態の保護素子を説明するための断面図。
【図４】第１の実施の形態の保護素子の特性を説明するための断面図。
【図５】第１の実施の形態の特性を説明するための特性図。
【図６】第１の実施の形態のドレイン電圧―ドレイン電流の関係を示す特性図。
【図７】従来の技術などを説明するための回路図。
【図８】従来の内部回路などを説明するための一部断面図および回路図。
【図９】従来の静電気放電保護素子などを説明するための一部断面図および回路図。
【符号の説明】
１・・・保護素子
３・・・パッド（Ｐａｄ）
５・・・内部回路
７・・・信号線
９・・・他の内部回路
１１・・・信号線
５０１・・・シリコン基板
５０３・・・素子分離領域
５０５・・・ｐ型ウェル
５０７・・・ｎ型ソース・ドレイン領域
５０９、５１７・・・ゲート絶縁膜
５１１・・・ｎ型ゲート電極
５１３・・・ｐ型拡散層
５１４・・・ｎ型ウェル
５１５・・・ｐ型ソース・ドレイン領域
５１９・・・ｐ型ゲート電極
５２１・・・ｎ型拡散層
５２３・・・電源電圧端子
１０５・・・ｐ型ウェル
１０７・・・ｎ型ソース・ドレイン領域
１０９・・・ゲート絶縁膜
１１１・・・ｎ型ゲート電極
１１３・・・ｐ型拡散層
２０３・・・素子分離領域
２０７・・・ソース・ドレイン領域
２０９・・・ゲート絶縁膜
２１１・・・ゲート電極
２１３・・・半導体基板
２１５・・・ｐ型ウェル
２１７・・・イオン注入保護膜
２１９、２２１・・・低不純物濃度領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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