(57)【要約】【課題】真性ベース層へ加熱処理の影響を与えることなく外部ベース抵抗を低減し、かつベース、コレクタ接合面積を小さく保つことで一層の高速化が可能な半導体集積回路装置の製造方法を提供する。【解決手段】サイドウォールの直下に形成されるグラフトベース４５は、エピタキシャルベース層２１の積層に先立って形成される。従来のようにグラフトベースの形成に伴う熱処理によってエピタキシャルベース層も加熱され、エピタキシャルベース層の結晶性が劣化したり、エピタキシャルベース層のドーパントが拡散してベース幅が広がってしまうことは防止される。エピタキシャルベース層２１の積層前にグラフトベース４５を形成するため、エピタキシャルベース層の特性を劣化させずにグラフトベース４５のドーパント濃度を十分に上げることが可能になる。【選択図】　　　　図１０
2004087703.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のコレクタ層の表面に第１および第２の絶縁膜と第１および第２の絶縁膜間に挟まれた多結晶シリコン膜とを含む構造膜を積層する工程と、この構造膜の一部に開口を形成して前記コレクタ層を露出させる工程と、この開口から前記コレクタ層に向けて第２導電型のドーパントをイオン注入して、前記コレクタ層の一部にグラフトベースを形成する工程と、前記開口に前記グラフトベースおよび前記コレクタ層を覆う第２導電型のエピタキシャルベース層を積層する工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記エピタキシャルベース層は前記構造膜の膜厚方向側面に接することを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
前記エピタキシャルベース層はシリコンおよびゲルマニウムの混晶から構成されることを特徴とする請求項１または２に記載の半導体集積回路装置の製造方法。
【請求項４】
基板上に形成された第１導電型のコレクタ層の表面に第１および第２の絶縁膜と第１および第２の絶縁膜間に挟まれた多結晶シリコン膜とを積層する工程と、前記第１および第２の絶縁膜と前記多結晶シリコン膜とをエッチングして前記コレクタ層を露出させる開口を形成する工程と、前記開口内の中央部分にレジスト膜を形成する工程と、前記レジスト膜をマスクにして前記開口内の外周部から前記コレクタ層に向けて第２導電型のドーパントをイオン注入して、前記コレクタ層の一部にグラフトベースを形成する工程と、前記レジスト膜を除去する工程と、前記グラフトベースおよび前記コレクタ層を覆う第２導電型のエピタキシャルベース層を積層する工程と、前記開口内の側面および底面を覆うサイドウォールを形成する工程と、前記エピタキシャルベース層および前記サイドウォールを覆うエミッタ電極を形成する工程と、前記エミッタ電極から第１導電型のドーパントを前記エピタキシャルベース層に拡散させてエミッタ層を形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
基板上に第１導電型のコレクタ層を形成する工程と、前記コレクタ層を含む前記基板全面を覆うように第１の絶縁膜および第１の多結晶シリコン膜および第２の絶縁膜を順に積層する工程と、前記第１および第２の絶縁膜と前記第１の多結晶シリコン膜とをエッチングして前記コレクタ層を露出させる開口を形成する工程と、前記基板全面にシリコンおよび前記第２の絶縁膜に対してエッチング選択性を有する第３の絶縁膜とレジスト膜とを順に製膜する工程と、前記レジスト膜をエッチバックして前記開口内だけに前記レジスト膜を残す工程と、残された前記レジスト膜を第１のマスクにして前記第３の絶縁膜をエッチングで除去して前記開口底面の外周部を露出させる工程と、前記第１のマスクおよび前記第１のマスク直下の前記第３の絶縁膜の少なくともいずれか一方を第２のマスクとして前記開口底面の外周部に第２導電型のドーパントをイオン注入する工程と、前記開口内に残る前記第２のマスクを除去して前記開口の底面全体を露出させる工程と、前記開口底面を覆い、側面で前記第１の多結晶シリコン膜と繋がる第２導電型のエピタキシャルベース層を凹状に積層する工程と、前記基板全面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜のエッチバックにより前記エピタキシャルベース層の前記開口内にある中央部分だけを露出させ前記開口の側面および底面を覆うサイドウォールを形成する工程と、前記エピタキシャルベース層の露出した領域と前記サイドウォールを覆い、前記第２の絶縁膜に繋がる第１導電型のドーパントを含む多結晶シリコンからなる第１導電型のエミッタ電極を形成する工程と、前記エミッタ電極から前記第１導電型のドーパントを前記エピタキシャルベース層に拡散させてエミッタ層を形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
前記第４の絶縁膜を形成後、前記基板全面に第２の多結晶シリコン膜を形成し、エッチバックにより前記第４の絶縁膜および前記第２の多結晶シリコン膜との２層からなるサイドウォールを形成する工程と、前記エピタキシャルベース層の露出した領域と前記２層からなるサイドウォールを覆い前記第２の絶縁膜に繋がる第１導電型のドーパントを含む多結晶シリコンからなる第１導電型のエミッタ電極を形成する工程と、前記エミッタ電極から前記第１導電型のドーパントを前記エピタキシャルベース層に拡散させてエミッタ層を形成する工程とを備えることを特徴とする請求項５に記載の半導体集積回路装置の製造方法。
【請求項７】
前記エピタキシャルベース層はシリコンおよびゲルマニウムの混晶から構成されることを特徴とする請求項５または６に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関するものであり、詳しくはバイポーラ型トランジスタ半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
バイポーラ型トランジスタの真性ベース層およびベース引出し層の間の抵抗を低減させるために、エミッタ領域を囲む絶縁性のサイドウォールの直下にグラフトベースを形成した層構造が知られている。従来、このようなサイドウォールの直下にグラフトベースを形成した層構造のバイポーラ型トランジスタを製造する際には、エミッタ付近の拡大断面図である図１３に示すように、まず、Ｐ型シリコン基板１０１、Ｎ型拡散層１０２、Ｎ型エピタキシャル層１０３の上に積層されたシリコン酸化膜１０４と多結晶シリコン膜１０５とシリコン窒化膜１０６とからなる３層構造膜１０７に、Ｎ型エピタキシャル層１０３に達するベース開口部１０８を形成する。
【０００３】
このベース開口部１０８に多結晶シリコンから成る第１サイドウォール１０９を形成した後、加熱処理による熱拡散で第１サイドウォール１０９の直下に第１グラフトベース１１１を形成する。そしてベース開口部１０８からＮ型エピタキシャル層１０３にボロンを導入してＰ型ベース領域１１２を形成した後、ベース開口部１０８内にＢＳＧ（ホウ素シリケードガラス）を積層してエッチバックを行い、ＢＳＧからなる第２サイドウォール１１３を形成する。
【０００４】
次に、図１４に示すようにベース開口部１０８を埋めるようにＮ型多結晶シリコン層１１４を形成する。これを加熱処理して第２サイドウォール１１３からボロンを拡散させ、第２サイドウォール１１３の直下に第２グラフトベース１１５を形成する（図１５参照）。このように、従来は加熱処理による拡散作用を利用して第１および第２サイドウォール１０９、１１３の直下に第１および第２グラフトベース１１１、１１５を形成していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように加熱処理によってボロンを拡散させてグラフトベースを形成する方法では、加熱処理の際にＰ型ベース領域からもドーパントが拡散してしまい、その結果、Ｐ型ベース領域の幅が広がってしまうという欠点があった。また、Ｐ型ベース領域の形成後に加熱処理を行うと、Ｐ型ベース領域の結晶配列が乱されて、バイポーラ型トランジスタの特性が劣化するという問題もあった。したがって、加熱処理によるバイポーラ型トランジスタの特性の劣化を最小限に抑えるためには、長時間の加熱処理を行うことができず、グラフトベースのドーパント濃度を十分に高くできなかった。
【０００６】
本発明は、上記事情に鑑みてなされたものであって、真性ベース層へ加熱処理の影響を与えることなく外部ベース抵抗を低減し、かつベース、コレクタ接合面積を小さく保つことで一層の高速化が可能な半導体集積回路装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、第１導電型のコレクタ層の表面に第１および第２の絶縁膜と第１および第２の絶縁膜間に挟まれた多結晶シリコン膜とを含む構造膜を積層する工程と、この構造膜の一部に開口を形成して前記コレクタ層を露出させる工程と、この開口から前記コレクタ層に向けて第２導電型のドーパントをイオン注入して、前記コレクタ層の一部にグラフトベースを形成する工程と、前記開口に前記グラフトベースおよび前記コレクタ層を覆う第２導電型のエピタキシャルベース層を積層する工程とを備えることを特徴とする半導体集積回路装置の製造方法が提供される。
【０００８】
また第２の発明によれば、基板上に形成された第１導電型のコレクタ層の表面に第１および第２の絶縁膜と第１および第２の絶縁膜間に挟まれた多結晶シリコン膜とを積層する工程と、前記第１および第２の絶縁膜と前記多結晶シリコン膜とをエッチングして前記コレクタ層を露出させる開口を形成する工程と、前記開口内の中央部分にレジスト膜を形成する工程と、前記レジスト膜をマスクにして前記開口内の外周部から前記コレクタ層に向けて第２導電型のドーパントをイオン注入して、前記コレクタ層の一部にグラフトベースを形成する工程と、前記レジスト膜を除去する工程と、前記グラフトベースおよび前記コレクタ層を覆う第２導電型のエピタキシャルベース層を積層する工程と、前記開口内の側面および底面を覆うサイドウォールを形成する工程と、前記エピタキシャルベース層および前記サイドウォールを覆うエミッタ電極を形成する工程と、前記エミッタ電極から第１導電型のドーパントを前記エピタキシャルベース層に拡散させてエミッタ層を形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法が提供される。
【０００９】
さらに第３の発明によれば、基板上に第１導電型のコレクタ層を形成する工程と、前記コレクタ層を含む前記基板全面を覆うように第１の絶縁膜および第１の多結晶シリコン膜および第２の絶縁膜を順に積層する工程と、前記第１および第２の絶縁膜と前記第１の多結晶シリコン膜とをエッチングして前記コレクタ層を露出させる開口を形成する工程と、前記基板全面にシリコンおよび前記第２の絶縁膜に対してエッチング選択性を有する第３の絶縁膜とレジスト膜とを順に製膜する工程と、前記レジスト膜をエッチバックして前記開口内だけに前記レジスト膜を残す工程と、残された前記レジスト膜を第１のマスクにして前記第３の絶縁膜をエッチングで除去して前記開口底面の外周部を露出させる工程と、前記第１のマスクおよび前記第１のマスク直下の前記第３の絶縁膜の少なくともいずれか一方を第２のマスクとして前記開口底面の外周部に第２導電型のドーパントをイオン注入する工程と、前記開口内に残る前記第２のマスクを除去して前記開口の底面全体を露出させる工程と、前記開口底面を覆い、側面で前記第１の多結晶シリコン膜と繋がる第２導電型のエピタキシャルベース層を凹状に積層する工程と、前記基板全面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜のエッチバックにより前記エピタキシャルベース層の前記開口内にある中央部分だけを露出させ前記開口の側面および底面を覆うサイドウォールを形成する工程と、前記エピタキシャルベース層の露出した領域と前記サイドウォールを覆い、前記第２の絶縁膜に繋がる第１導電型のドーパントを含む第２の多結晶シリコンからなる第１導電型のエミッタ電極を形成する工程と、前記エミッタ電極から前記第１導電型のドーパントを前記エピタキシャルベース層に拡散させてエミッタ層を形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法が提供される。
【００１０】
このような半導体集積回路装置の製造方法によれば、グラフトベースは、エピタキシャルベース層の積層に先立って形成されるため、グラフトベースの形成に伴ってエピタキシャルベース層の結晶性が劣化したり、エピタキシャルベース層のドーパントが拡散してベース幅が広がってしまうといったことは防止される。したがって、エピタキシャルベース層の特性を劣化させずにグラフトベースのドーパント濃度を十分に上げることが可能になり、バイポーラ型トランジスタの特性向上に大きく寄与する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下に参照する各図においては各部の構成を明瞭にするため、各部位の縮尺は正確には描かれていないことに留意されたい。図１は、本発明の半導体装置の断面図である。半導体集積回路装置１０は、コレクタ層となる第１導電型の単結晶領域１１を設けたｐ型シリコンからなる半導体基板１２上にエミッタ１３、コレクタ１４及びベース１５を備える。
【００１２】
半導体基板１２の表面には、ｎ−　型シリコンからなる半導体エピタキシャル成長膜１６が形成される。半導体エピタキシャル成長膜１６には、素子分離のためのＬＯＣＯＳ法（　Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ　）による分離膜１７が形成され、半導体エピタキシャル成長膜１６が二つの島状の領域、コレクタ領域となるＮ型エピタキシャル層１８と、Ｐドープのシリコンからなる多結晶半導体膜で形成されるコレクタ引き出し領域１９に分割されている。さらにＮ型エピタキシャル層１８の上には、真性ベース領域となるシリコン−ゲルマニウム混晶のエピタキシャルベース層２１が形成されている。
【００１３】
エピタキシャルベース層２１に隣接して、酸化シリコンからなる第１の絶縁膜２２とボロンドープのシリコンからなる第１の多結晶シリコン膜２３とが形成される。エミッタ１３となる部分に位置する第１の絶縁膜２２と第１の多結晶シリコン膜２３にはエミッタ用の開口２４が設けられている。この開口２４の途中まで前記のエピタキシャルベース層２１が立ち上がって形成されており、立ち上がったエピタキシャルベース層２１の先端から延びて第１の多結晶シリコン膜２３の上を覆うようにシリコン窒化膜からなる第２の絶縁膜２５が広がっている。
【００１４】
図２はエミッタ２０とその周辺を示す拡大断面図である。エミッタ用の開口２４を構成する第１の絶縁膜２２と第１の多結晶シリコン膜２３の端面は、半導体基板１２に対してほぼ垂直になっており、その内側にはサイドウォール２６が形成されている。このサイドウォール２６は酸化シリコン壁２６ａと第２の多結晶シリコン膜２６ｂから構成される。Ｎ型エピタキシャル層１８のうち、サイドウォール２６の直下に位置する領域には、第２導電型のドーパントをイオン注入して形成されるグラフトベース２７を備える。グラフトベース２７はバイポーラ型トランジスタの真性ベース領域となるエピタキシャルベース層２１とベース引出し層となる第１の多結晶シリコン膜２３との間の抵抗を低減させ、ベース抵抗全体を下げる役割を果たす。
【００１５】
サイドウォール２６にはエピタキシャルベース層２１まで達するエミッタ開口２８が設けられ、このエミッタ開口２８を埋め尽くしてＰドープの多結晶シリコンからなる多結晶半導体膜（エミッタ電極）２９が形成されている。多結晶半導体膜２９の底面はエピタキシャルベース層２１と接しており、このエピタキシャルベース層２１が多結晶半導体膜（エミッタ電極）２９の底面に接する領域にはエミッタ層３１が形成される。多結晶半導体膜２９の上面にはアルミニウムからなるエミッタ引き出し電極３２が形成されている。以上詳説したような構造でエミッタ１３が構成されている。
【００１６】
再び図１を参照して、分離膜１７によって分割されたコレクタ引き出し領域１９の上には、アルミニウムからなるコレクタ電極３３が形成され、コレクタ１４を構成している。また、エピタキシャルベース層２１から延びる第１の多結晶シリコン膜２３の上には、アルミニウムからなるベース電極３４が形成され、べース１５を形成している。そして、エミッタ電極３２、コレクタ電極３３及びベース電極３４を除いた基板表面全体を層間絶縁膜３６で被覆して、バイポーラ型トランジスタとしての半導体集積回路装置１０が構成されている。
【００１７】
このような構造の半導体集積回路装置における製造方法について、エミッタ部分を中心に図を参照しつつ説明する。図３から図１２は、本発明の半導体装置の製造方法の工程を示す断面図である。図３に示すように、例えば抵抗率が１０〜２０Ω・ｃｍで面方位が（１００）面のｐ−　型単結晶シリコンからなる半導体基板の所定の位置に、Ａｓイオンを打ち込むことによりｎ＋　型の埋め込みサブコレクタ層となる第１導電型の単結晶領域１１を設ける。第１導電型の単結晶領域２を設ける方法は、例えば以下のようにする。半導体基板１の全面を厚さ約６０００オングストローム程度酸化し、この厚い酸化膜上に通常のリソグラフィー工程によってフォトレジストをパターニングし、このフォトレジストをマスクにして酸化膜をＨＦ系エッチャントにより選択的にエッチングし、フォトレジストのない領域の酸化膜を除去した後、フォトレジストを除去する。
【００１８】
次工程のイオン注入によって発生するダメージを軽減させる目的及び次工程以降のリソグラフィー工程での位置合わせ用のパターン形成のために、前記酸化膜パターニングが施された半導体基板表面を５００オングストローム程度酸化する。次いで前記厚い酸化膜が除去された部分にのみ選択的にＡｓイオンを打ち込む。Ａｓイオン注入条件の一例としては、例えば加速電圧７０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２程度であり、イオン注入後の熱処理条件としては、１１００℃×３時間を施し、イオン注入時のダメージ除去とコレクタ抵抗を低減させるために注入されたＡｓイオンを拡散させる。そして表面の酸化膜をＨＦ系のエッチャントにより全面除去する。
【００１９】
こうした単結晶領域１１の形成工程はイオン注入の他に高濃度のＡｓイオンを含む塗布膜から、熱処理によって拡散させても同様のｎ＋　型の埋め込みサブコレクタ領域となる第１導電型の単結晶領域１１が得られる。また、ｎ＋　型イオンとしてはＡｓの他にアンチモン（Ｓｂ）を用いることもできる。
【００２０】
続いて基板全面にｎ−　型シリコンの半導体エピタキシャル成長膜１６を形成させる。原料ガスとしてはＳｉＨ４　又はＳｉＨ２　Ｃｌ２　を用い、成長温度は１０００〜１１００℃である。ドーピング源としてはＰＨ３　を用いる。このようにして１×１０１９ｃｍ−３以下の不純物濃度領域の厚さが約０．７ミクロン、表面から第１導電型の単結晶領域２への遷移領域までがｎ−　型で平均濃度が１×１０１６ｃｍ−３の半導体エピタキシャル成長膜１６を得る。
【００２１】
次に、半導体エピタキシャル成長膜１６を素子分割するために、いわゆるＬＯＣＯＳ工程により酸化シリコンからなる分離膜１７を半導体エピタキシャル成長膜１６の所定の領域に形成する。先ず、表面に約５００オングストロームのシリコン酸化膜を形成し、ＬＰ−ＣＶＤ法によりシリコン窒化膜を約１０００オングストロームの厚さに形成する。シリコン窒化膜の成膜条件としては、７００〜９００℃でＳｉＨ２　Ｃｌ２　＋ＮＨ３　のガスを分解させる。
【００２２】
次に、リソグラフィー工程を利用してパターニングし、この時のレジストをマスク材としてシリコン窒化膜をドライエッチングによって除去する。シリコン窒化膜下の約５００オングストロームのシリコン酸化膜のうち、表面の１００〜２００オングストローム程度が除去された時点でドライエッチングを停止すれば、下地にダメージを与えることなく、シリコン窒化膜を完全に除去することができる。その後フォトレジストを除去する。先にパターニングしたシリコン窒化膜をマスク材として使用して選択的酸化を行い分離膜１７を得る。選択的酸化の条件としては、例えば１０００℃のスチーム中で４時間酸化することにより、約８０００オングストロームの酸化膜が形成できる。こうした分離膜１７の形成によって、同時にＮ型エピタキシャル層１８も形成される。このようにして図３に示す状態の基板が得られる。
【００２３】
図４に示すように、分離膜１７およびＮ型エピタキシャル層１８の上面に、酸化シリコンからなる第１の絶縁膜２２とボロンドープのシリコンからなる第１の多結晶シリコン膜２３およびシリコン窒化膜からなる第２の絶縁膜２５を形成する。第１の多結晶シリコン膜２３の形成条件は、例えばＳｉＨ２　Ｃｌ２　を原料ガスとして使用し、約６２０℃でＬＰＣＶＤ法によって成膜すれば、約２０００オングストロームの厚さの第１の多結晶シリコン膜２３を得ることができる。第２の絶縁膜２５の形成条件は、例えばＳｉＨ２　Ｃｌ２　＋ＮＨ３　を原料ガスとして使用し、約７００〜９００℃でＬＰＣＶＤ法によって成膜すれば、約２０００オングストロームの厚さのシリコン窒化膜からなる第２の絶縁膜２５が堆積される。
【００２４】
次いで、第２の絶縁膜２５の所定位置をリソグラフィー工程によりパターニングし、ＲＩＥによりエッチングし、引き続き残った第２の絶縁膜２５をマスクとして第１の絶縁膜２２および第１の多結晶シリコン膜２３をＲＩＥによりエッチング除去すれば、エミッタ用の開口２４が得られる。開口２４の底部にはＮ型エピタキシャル層１８の上面が露出する。
【００２５】
図５に示すように、第２の絶縁膜２５および開口２４を含む全面に、第３の絶縁膜４１を形成する。第３の絶縁膜４１は、第２の絶縁膜２５すなわちシリコン窒化膜およびシリコンに対してエッチング選択性を有する材料、例えば酸化シリコンが選択される。第３の絶縁膜４１すなわち酸化シリコン膜は、例えば常圧ＣＶＤ法によって成膜すればよい。更に開口２４内に成膜された第３の絶縁膜４１に接して、開口２４内に第１のマスクを成すレジスト膜４２が形成される。レジスト膜４２は例えば塗布によって形成される。
【００２６】
図６に示すように、レジスト膜４２をエッチバックして、第２の絶縁膜２５を覆う第３の絶縁膜４１の大半を除去する。第３の絶縁膜４１はレジスト膜４２の下層にわずかに残される状態までエッチングが行われる。開口２４内にはレジスト膜４２と、レジスト膜４２の下面だけ第３の絶縁膜４１が残される。
【００２７】
図７に示すように、開口２４内に形成したレジスト膜４２を除去し、第２のマスクを構成する残留した第３の絶縁膜４１を露出させる。開口２４内には、第３の絶縁膜４１の周囲にＮ型エピタキシャル層１８の上面を露出させた注入面４３が形成される。そして、この注入面４３からＮ型エピタキシャル層１８に向けて第２導電型のドーパントであるボロン４４をイオン注入する。そして熱処理を行いドーパントを活性化させる。こうしてＮ型エピタキシャル層１８には注入面４３から下方に向かって広がるグラフトベース４５が形成される。この後、第２のマスクの役割を果たした第３の絶縁膜４１は除去される（図８参照）。なお、予めレジスト膜４２を除去せずにボロン４４をイオン注入して、注入後にレジスト膜４２を除去しても良い。この場合、レジスト膜４２と第３の絶縁膜４１とがマスク面の役割を果たす。以上で開口２４の内壁に沿ってグラフトベース４５を形成する工程は完了する。
【００２８】
図９に示すように、第２の絶縁膜２５および開口２４を含む全面を覆って基板全面に真性ベース領域となる第２導電型のエピタキシャルベース層２１を形成する。エピタキシャルベース層２１の形成にはＬＰＣＶＤ法を用い、例えばシリコン−ゲルマニウムを積層するのが好ましい。シリコン−ゲルマニウム層は例えば、第１層としてゲルマニウムを２０％含むシリコン−ゲルマニウム層を１００オングストローム、第２層としてＢを３×１０１９ｃｍ−３ドープしたｐ型シリコン−ゲルマニウム層を３００オングストローム、さらに第３層としてＢを１×１０１８ｃｍ−３ドープしたｐ型シリコン層を１００オングストローム積層した３層構造としても良い。このエピタキシャルベース層２１はシリコン−ゲルマニウムの他に、シリコン単結晶も利用できるが、シリコン−ゲルマニウムを用いると、広い周波数応答及び低雑音という優れた特性を備えたものとすることができる。
【００２９】
続いて開口２４内にレジスト膜を形成した後、エピタキシャルベース層２１のうち第２の絶縁膜２５を覆っている部分をウエットエッチングにより除去する。このウエットエッチングは、例えばフッ酸とヨウ素酸の混合水溶液をエッチャントとして使用する。図１０に示すように、ウエットエッチングが完了するとエピタキシャルベース層２１は開口２４内だけに残されてＮ型エピタキシャル層１８およびグラフトベース４５を覆う。こうして第２導電型のエピタキシャルベース層２１が開口２４内で凹状に形成される。
【００３０】
図１１に示すように、常圧ＣＶＤ法によりシリコン酸化膜からなる第４の絶縁膜４６を、第２の絶縁膜２５および開口２４を覆うように約１０００オングストロ−ムの厚さに堆積させる。引き続き多結晶シリコンからなる多結晶半導体膜４７を２０００オングストローム程度の厚さに堆積する。そしてＲＩＥによりエッチバックし、開口２４内の側壁にだけ選択的に多結晶半導体膜４７を残存させ、第４の絶縁膜４６が露呈するまで除去する。
【００３１】
さらに、図１２に示すように、露出した前記第４の絶縁膜４６を選択的にエッチングすることにより酸化シリコン壁２６ａと第２の多結晶シリコン膜２６ｂから構成されるサイドウォール２６が形成される。またサイドウォール２６の形成と同時に、エピタキシャルベース層２１まで達するエミッタ開口２８が形成される。こうしたサイドウォール２６の直下にはグラフトベース４５が形成されている。
【００３２】
以上のように、サイドウォール２６の直下に形成され、真性ベース層およびベース引出し層の間の抵抗を低減させるのに寄与するグラフトベース４５は、エピタキシャルベース層２１の積層に先立って形成される。従来のようにグラフトベースの形成に伴う熱処理によってエピタキシャルベース層も加熱され、エピタキシャルベース層の結晶性が劣化したり、エピタキシャルベース層のドーパントが拡散してベース幅が広がってしまうといったことは防止される。また、エピタキシャルベース層２１の積層前にグラフトベース４５を形成するため、エピタキシャルベース層の特性を劣化させずにグラフトベース４５のドーパント濃度を十分に上げることが可能になる。バイポーラ型トランジスタの特性向上に大きく寄与する。
【００３３】
この後、エミッタ開口２８を埋めるようにＰドープのシリコンからなる多結晶半導体膜（エミッタ電極）２９が形成される。そして、多結晶半導体膜２９の底面からエピタキシャルベース層２１に向けてリンを拡散させて、多結晶半導体膜２９の底面にエミッタ層３１を形成する。そして多結晶半導体膜（エミッタ電極）２９の上面にアルミニウムを積層させてエミッタ引き出し電極３２を形成する
【００３４】
なお、本実施形態の説明では、一例として図３から図１２に示す工程に従って図１に示す構造の半導体装置を作成する方法を説明したが、本発明はこの実施形態に限られるものでない事はいうまでもない。
【００３５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、真性ベース層へ加熱処理の影響を与えることなく外部ベース抵抗を低減し、かつベース、コレクタ接合面積を小さく保つことで一層の高速化が可能な半導体集積回路装置の製造方法が提供される。
【図面の簡単な説明】
【図１】図１は、本発明にかかわる半導体集積回路装置の構造を示す断面図である。
【図２】図２は、図１に示す半導体装置のエミッタ部分を拡大して示した断面図である。
【図３】図３は、本発明の半導体集積回路装置の製造方法を示す工程断面図である。
【図４】図４は、図３に続く工程断面図である。
【図５】図５は、図４に続く工程断面図である。
【図６】図６は、図５に続く工程断面図である。
【図７】図７は、図６に続く工程断面図である。
【図８】図８は、図７に続く工程断面図である。
【図９】図９は、図８に続く工程断面図である。
【図１０】図１０は、図９に続く工程断面図である。
【図１１】図１１は、図１０に続く工程断面図である。
【図１２】図１２は、図１１に続く工程断面図である。
【図１３】図１３は、従来の半導体集積回路装置の製造方法の一例を示す断面工程図である。
【図１４】図１４は、図１３に続く工程断面図である。
【図１５】図１５は、図１４に続く工程断面図である。
【符号の説明】
１０　半導体集積回路装置
１１　単結晶領域（コレクタ層）
２１　エピタキシャルベース層
２２　第１の絶縁膜
２３　第１の多結晶シリコン膜
２４　開口
２５　第２の絶縁膜
２６　サイドウォール
２６ｂ　第２の多結晶シリコン膜
２９　多結晶半導体膜（エミッタ電極）
３１　エミッタ層
４１　第３の絶縁膜（第２のマスク）
４２　レジスト膜（第１のマスク）
４４　ボロン（第２導電型のドーパント）
４６　第４の絶縁膜
【図１】
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【図２】
2004087703.tif 000004
【図３】
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【図４】
2004087703.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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