(57)【要約】【課題】メモリからデータを高速に読出しすること。【解決手段】例えばデューティ比が７５％に設定されたクロック信号ＣＫが使用される場合、その立下りタイミングは遅れた状態として発生されていることから、読出しデータが確定状態（ＶＡＬＩＤ状態）となる時点（タイミング▲５▼に相当）後に、その立下りタイミング（タイミング▲６▼に相当）で、確定状態（ＶＡＬＩＤ状態）にある読出しデータが確実にラッチすることが可能となる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
メモリセル各々への読出しアクセスに伴い、対としてのビット線上に出現される、該メモリセルからの読出し出力電圧の電圧差がセンスアンプにより増幅され、該センスアンプの増幅出力レベルがクロック信号の立上り、または立下りのタイミングでラッチされるようにして、上記メモリセルからのデータ読出しが行われる、書込み・読出し用周辺回路を含むメモリと、
高周波数化クロック信号から、分周クロック信号を作成するに際して、クロック周期全体に占めるハイレベル、またはローレベルの状態期間の割合が大きくなるべく、デューティ比が可変設定された状態として上記分周クロック信号を作成した上、上記メモリに供給するデューティ比可変設定回路と
を含む半導体集積回路。
【請求項２】
メモリセル各々への読出しアクセスに伴い、対としてのビット線上に出現される、該メモリセルからの読出し出力電圧の電圧差がセンスアンプにより増幅され、該センスアンプの増幅出力レベルがクロック信号の立上り、または立下りのタイミングでラッチされるようにして、上記メモリセルからのデータ読出しが行われる、書込み・読出し用周辺回路を含むメモリと、
高周波数化クロック信号から、分周クロック信号を作成するに際して、クロック周期全体に占めるハイレベル、またはローレベルの状態期間の割合が大きくなるべく、デューティ比が可変設定された状態として上記分周クロック信号を作成した上、上記メモリに供給するデューティ比可変設定回路と
含む半導体集積回路が搭載されてなる半導体メモリチップ。
【請求項３】
メモリセル各々への読出しアクセスに伴い、対としてのビット線上に出現される、該メモリセルからの読出し出力電圧の電圧差がセンスアンプにより増幅され、該センスアンプの増幅出力レベルがクロック信号の立上り、または立下りのタイミングでラッチされるようにして、上記メモリセルからのデータ読出しが行われる、書込み・読出し用周辺回路を含むメモリと、
高周波数化クロック信号から、分周クロック信号を作成するに際して、クロック周期全体に占めるハイレベル、またはローレベルの状態期間の割合が大きくなるべく、デューティ比が可変設定された状態として上記分周クロック信号を作成した上、上記メモリに供給するデューティ比可変設定回路と
含む半導体集積回路がチップ上に搭載されてなる半導体メモリ装置。
【請求項４】
請求項１記載の半導体集積回路において、
上記メモリ自体は、ＳＲＡＭとされる半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
上記デューティ比可変設定回路には、
デューティ比が５０％の高周波数化クロック信号を２分周する分周手段と、
該分周手段からの分周出力と、上記高周波数化クロック信号とに基づき、デューティ比が２５％、または７５％の分周クロック信号を作成する論理ゲート手段と
が含まれる半導体集積回路。
【請求項６】
書込み・読出し用周辺回路を含むメモリにおけるメモリセル各々への読出しアクセスに伴い、対としてのビット線上に出現される、該メモリセルからの読出し出力電圧の電圧差がセンスアンプにより増幅され、該センスアンプの増幅出力レベルがクロック信号の立上り、または立下りのタイミングでラッチされるようにして、上記メモリセルからのデータ読出しが行われるデータ読出し方法であって、
高周波数化クロック信号から、分周クロック信号を作成するに際して、クロック周期全体に占めるハイレベル、またはローレベルの状態期間の割合が大きくなるべく、デューティ比が可変設定された状態として上記分周クロック信号を作成した上、上記メモリに供給するデューティ比可変設定ステップと、
該デューティ比可変設定ステップにより上記分周クロック信号がメモリに供給されている状態で、メモリセル各々への読出しアクセスにより、該メモリセルからデータ読出しを行うデータ読出しステップと
を含むデータ読出し方法。
【請求項７】
請求項６記載のデータ読出し方法において、
上記メモリは、ＳＲＡＭとされるデータ読出し方法。
【請求項８】
請求項６記載のデータ読出し方法において、
上記デューティ比可変設定ステップでは、デューティ比が５０％の高周波数化クロック信号と、該高周波数化クロック信号の２分周出力とから、デューティ比が２５％、または７５％の分周クロック信号が作成されるデータ読出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリからデータを高速に読出し可能とされた半導体集積回路、また、この半導体集積回路が搭載されてなる半導体メモリチップ、更には、その半導体集積回路がチップ上に搭載されてなる半導体メモリ装置、更にはまた、メモリからデータを高速に読出し可能とされたデータ読出し方法に関する。
【０００２】
【従来の技術】
これまで、例えば半導体メモリとしてのＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、半導体集積回路一般の製造技術の進歩により、その低電源電圧化や高速動作化が進んでいるのが現状である。
【０００３】
ここで、そのＳＲＡＭについて説明すれば、そのメモリセルの一例での構成を図４に示す。図示のように、ＰチャネルＭОＳトランジスタ（以下、単にｐＭОＳと称す）４−１及びＮチャネルＭОＳトランジスタ（以下、単にｎＭОＳと称す）４−２からなるＭОＳインバータと、ｐＭОＳ４−３及びｎＭОＳ４−４からなるＭОＳインバータとの組合せによりフリップフロップが構成される。このフリップフロップに対しては、トランスファーゲートとしてのｎＭОＳ４−５，４−６を介しビット線４−７，４−８が対として接続され、ｎＭОＳ４−５，４−６各々のゲートにはまた、ワード線４−１３が接続される。因みに、ｐＭОＳ４−９，４−１０はプリチャージ用として設けられたものであり、また、キャパシタ４−１１，４−１２はビット線容量を、ＶＤＤ、ＶＳＳは、それぞれ電源電圧、アース電位を示す。
【０００４】
そのメモリセルへのデータ書込みに際しては、ビット線４−７，４−８がプリチャージされた後に、ワード線４−１３が活性化状態におかれ、ビット線４−７，４−８対には相補関係にある電圧が書込みデータとして印加されることで、トランスファーゲートを介しフリップフロップにデータ書込みが行われる。一方、そのメモリセルからのデータ読出しに際しては、ビット線４−７，４−８がプリチャージされた後、ワード線４−１３が活性化状態におかれることで、データ読出しが行われる。
【０００５】
そのデータ読出しに際し、メモリセルに“１”が記憶されていたとすれば、ｐＭОＳ４−３とｎＭОＳ４−４との接続点はほぼアース電位ＶＳＳにあり、したがって、ビット線容量４−１２からは電荷がｎＭОＳ４−６，４−４を介し、徐々に放電される。この放電によりビット線４−８上での電圧は徐々に降下するも、ビット線４−７上での電圧はほぼ電源電圧ＶＤＤに維持される。この結果、ビット線４−７，４−８間には、徐々に大きくなる電圧差が生じることになるが、後述のように、この電圧差はセンスアンプで増幅される。センスアンプは読出し高速化のために設けられている。
【０００６】
更に、ＳＲＡＭに対して設けられる、データ書込み・読出し用周辺回路での動作概要について説明すれば、その一例での構成を図５に示す。図示のように、そのＳＲＡＭが選択された上、データ書込み／読出しが行われる際には、外部からチップイネーブル信号ＸＣＥ（−）が入力されることで、外部からのクロック信号ＣＫは、そのままアンドゲート５−４から、また、反転クロック信号はアンドゲート５−５から得られるようになっている。
【０００７】
さて、メモリセル５−１４に対しデータ書込みが行われるに際しては、外部からのライトアドレス（ＷＡ）はラッチ５−１を介しアドレスデコーダ５−２２で、その下位側アドレス（ローアドレス）がデコードされ、更に、そのデコード結果と反転クロック信号とがアンドゲート５−６で論理積されることで、メモリセル５−１４へのワード線５−１５が活性化される。また、図示省略されているが、そのライトアドレスの上位側アドレスはカラムアドレスとしてデコードされることで、ビット線５−２０，５−２１が選択される。したがって、外部からのライトイネーブル信号ＸＷＲ（−）により、ラッチ５−２、ナンドゲート５−７を介しバッファゲート５−１０及びインバータ５−１１を低出力インピーダンス状態においた状態で、書込みデータをラッチ５−９を介し、バッファゲート５−１０及びインバータ５−１１に与えるようにすれば、その書込みデータは、ビット線５−２０，５−２１を介しメモリセル５−１４に書込みされることになる。なお、図５中、５−１８、５−１９はトランスファーゲートを、５−１６、５−１７はＭОＳインバータを、それぞれ示す。
【０００８】
一方、メモリセル５−１４からデータ読出しが行われるに際しては、外部からのリードアドレス（ＲＡ）はデータ書込みの場合と同様にして処理されることで、メモリセル５−１４へのワード線５−１５が活性化され、また、ビット線５−２０，５−２１が選択される。したがって、外部からのリードイネーブル信号ＷＲＤ（−）により、ラッチ５−３、ナンドゲート５−８を介しセンスアンプ５−１２を動作可能状態におけば、ビット線５−２０，５−２１間での電圧差はセンスアンプ５−１２で増幅されることになり、その増幅開始時点から、そのセンスアンプ出力が適当なタイミングでラッチ５−１３にラッチされるようにすれば、メモリセル５−１４からの読出しデータが得られることになる。
【０００９】
その周辺回路によりデータ読出しが行われるに際し、一例での動作タイミング（通常時）を図６に示す。図示のように、メモリセル５−１４からデータ読出しが行われるべく、リードアドレスＲＡが与えられたとすれば、そのアドレス値Ａは２つ目のクロック信号ＣＫの立上り時点でアドレスデコーダ５６−２２にラッチされる。この時点からクロック信号ＣＫがハイレベル状態にある期間に亘って、アドレス値Ａがラッチ状態におかれるが、このアドレス値Ａから作成されるローアドレス、カラムアドレスそれぞれに基づいては、ワード線５−１５が活性化状態におかれ、また、ビット線５−２０，５−２１対が選択される。
【００１０】
この結果として、ビット線５−２０，５−２１間には電圧差が生じることになるが、この電圧差は、センスアンプ５−１２出力のレベルが十分、大きくなるまで、センスアンプ５−１２で一定時間、増幅される。やがて、その一定時間経過した時点（タイミング▲１▼に相当）で、初めて読出しデータは確定状態（ＶＡＬＩＤ状態）となることから、アドレス値Ａのラッチ時点から半クロック周期後のクロック立下りタイミング（タイミング▲２▼に相当）で、ラッチ５−１３に外部への読出しデータとしてラッチされる。
【００１１】
因みに、特許文献１には、低電圧でも安定な動作が可能とされた半導体記憶システムが記載されている。
【００１２】
【特許文献１】
特開２０００―１７３２７３号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、図７に示す動作タイミング（非通常時）では、図６に示すクロック信号ＣＫに比し、周波数がほぼ２倍に設定されたクロック信号が、新たなクロック信号ＣＫとして使用されているが、この新たなクロック信号ＣＫによる場合、データ読出し動作上、不具合を生じることになる。というのは、図７に示すように、そのようなクロック信号ＣＫが使用される場合には、読出しデータが確定状態（ＶＡＬＩＤ状態）となる時点（タイミング▲４▼に相当）前に、クロック信号ＣＫの立下りタイミング（タイミング▲３▼に相当）で不確定状態（ＩＮＶＡＬＩＤ状態）にある読出しデータがラッチされてしまい、これがために、正しい読出しデータが得られなくなるからである。
【００１４】
以上のように、ＳＲＡＭでは、そのメモリセルの構造上、高速データ読出し動作化が困難となっているのが実情である。この要因は、明らかに、メモリセルからのデータ読出しに際して、対としてのビット線間での僅かな電圧差がセンスアンプで増幅されていることに求められる。その増幅出力のレベルが十分、大きくなるべく、一定時間の経過を待って、初めて読出しデータの状態が確定しているからである。
【００１５】
本発明の目的は、メモリからデータを高速に読出し可能とされた半導体集積回路や半導体メモリチップ、半導体メモリ装置、更には、メモリからデータを高速に読出し可能とされたデータ読出し方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、高周波数化クロック信号から、分周クロック信号を作成するに際して、クロック周期全体に占めるハイレベル、またはローレベルの状態期間の割合が大きくなるべく、デューティ比が可変設定された状態としてその分周クロック信号を作成し、この分周クロック信号がメモリに供給されている状態で、メモリセル各々への読出しアクセスにより、そのメモリセルからデータ読出しが行われるようにしたものである。
【００１７】
例えばデューティ比が７５％の分周クロック信号が作成されたとすれば、そのクロック信号の立下りタイミングは、デューティ比が５０％のクロック信号（例えば、図７に示すクロック信号に相当）の立下りタイミングに比し、遅れた状態として得られることは明らかであり、これを以って、確定状態（ＶＡＬＩＤ状態）にある読出しデータがラッチ可能となる。また、デューティ比が７５％の分周クロック信号を反転すれば、デューティ比が２５％の分周クロック信号が得られるが、このクロック信号の立上りタイミングは、デューティ比が７５％の分周クロック信号の立下りタイミングと同一タイミングとされる。何れにしても、デューティ比が５０％のクロック信号の立下りタイミングに比し、遅れた状態として得られることから、これを以って、確定状態（ＶＡＬＩＤ状態）にある読出しデータがラッチ可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態を図１から図３により説明する。
先ず本発明による半導体集積回路について説明すれば、その概要構成を図１に示す。図示のように、その半導体集積回路は、メモリとしてＳＲＡＭが想定されており、少なくとも、ＳＲＡＭ（データ書込み・読出し用周辺回路を含む）１−１と、デューティ比可変設定回路１−２とを含むようにして、構成される。これら構成要素のうち、ＳＲＡＭ１−１自体は既存のものとされる。このＳＲＡＭ１−１には、デューティ比が５０％の高周波数化クロック信号（例えば、その周波数は、図６に示すクロック信号ＣＫの２倍を想定）ＣＬＫが直接供給されることはなく、デューティ比可変設定回路１−２を介し供給される。その高周波数化クロック信号ＣＬＫは、デューティ比可変設定回路１−２によって、そのデューティ比が可変に設定された状態のクロック信号ＣＫとして、ＳＲＡＭ１−１に供給される。
【００１９】
そのデューティ比可変設定回路１−２の一具体的回路構成を図２（Ａ）に、また、その要部入出力信号波形を図２（Ｂ）に示す。図２（Ａ）に示すように、高周波数化クロック信号ＣＬＫは、例えば、Ｑ出力がインバータ２−２を介しデータ入力にフィードバックされているＤ型フリップフロップ２−１に対し、クロック信号として入力される。これにより、高周波数化クロック信号ＣＬＫが立上がる度に、Ｄ型フリップフロップ２−１はその出力状態が反転される結果として、そのＱ出力は２分周クロック信号１／２ＣＬＫとして得られることになる。したがって、この２分周クロック信号１／２ＣＬＫと高周波数化クロック信号ＣＬＫとをオアゲート２−３で論理和すれば、その論理和結果として、デューティ比が７５％のクロック信号ＣＫが得られ、これがＳＲＡＭ１−１に供給される。
【００２０】
なお、以上の構成では、クロック信号２−６の立下りタイミングで読出しデータがラッチされる場合が想定されているが、立上りタイミングでラッチされるようにすることも可能である。クロック信号ＣＫが更にインバータで反転されるか、またはオアゲート２−３がノアゲートで置換されるようにすれば、反転されたクロック信号ＣＫ、即ち、デューティ比が２５％のクロック信号が得られるが、このクロック信号の立上りタイミングは、クロック信号ＣＫの立下りタイミングと同一として得られることになる。尤も、デューティ比は７５％や２５％に限定されることなく、高周波数化クロック信号ＣＬＫの周波数に応じて、最適に設定されるようにすればよい。ワンショット回路やプログラマブルな遅延回路等が用いられる場合には、デューティ比は７５％や２５％以外のものに、容易に調整された状態として設定可能である。
【００２１】
以上のデューティ比可変設定回路１−２で作成されたクロック信号ＣＫが使用された場合での、一例での動作タイミングを図３に示す。図示のように、そのクロック信号ＣＫは、図７に示されている、デューティ比が５０％のクロック信号ＣＫに比し、周波数はほぼ同様ながらも、そのデューティ比が７５％に設定されていることから、明らかに立下りタイミングは遅れた状態として発生されていることが判る。
【００２２】
したがって、図７に示す動作タイミングとは異なり、読出しデータが確定状態（ＶＡＬＩＤ状態）となる時点（タイミング▲５▼に相当）後に、クロック信号ＣＫの立下りタイミング（タイミング▲６▼に相当）で、確定状態（ＶＡＬＩＤ状態）にある読出しデータが確実にラッチされ得ることが判る。
【００２３】
以上、本発明による半導体集積回路について説明したが、この半導体集積回路を出発点として、この半導体集積回路が搭載されてなる半導体メモリチップや、半導体集積回路がチップ上に搭載されてなる半導体メモリ装置が容易に考えられるものとなっている。
【００２４】
また、半導体集積回路とは別に、データ読出し方法も考えられる。このデータ読出し方法では、高周波数化クロック信号から、分周クロック信号を作成するに際して、クロック周期全体に占めるハイレベル、またはローレベルの状態期間の割合が大きくなるべく、デューティ比が可変設定された状態としてその分周クロック信号を作成し、この分周クロック信号がメモリに供給されている状態で、メモリセル各々への読出しアクセスにより、そのメモリセルからデータ読出しが行われるようにすればよい。
【００２５】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００２６】
【発明の効果】
メモリからデータを高速に読出し可能とされた半導体集積回路や半導体メモリチップ、半導体メモリ装置、更には、メモリからデータを高速に読出し可能とされたデータ読出し方法が提供される。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の概要構成を示す図である。
【図２】その構成要素としてのデューティ比可変設定回路の一具体的回路構成と、要部入出力信号波形を示す図である。
【図３】本発明に係るクロック信号が使用された場合での、一例での動作タイミングを示す図である。
【図４】ＳＲＡＭにおけるメモリセルの一例での構成を示す図である。
【図５】ＳＲＡＭに対する、データ書込み・読出し用周辺回路の一例での構成を示す図である。
【図６】その周辺回路によりデータ読出しが行われる際での動作タイミング（通常周波数時）を示す図である。
【図７】同じく、その周辺回路によりデータ読出しが行われる際での動作タイミング（高周波数化時）を示す図である。
【符号の説明】
１−１…ＳＲＡＭ（データ書込み・読出し用周辺回路を含む）、１−２…デューティ比可変設定回路、２−１…Ｄ型フリップフロップ（２分周手段）、２−３…オアゲート（論理和手段）、ＣＬＫ…高周波数化クロック信号、１／２ＣＬＫ…２分周クロック信号、ＣＫ…クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004318953.tif 000008
【図７】
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