(57)【要約】【課題】近年、半導体集積回路装置は、薄いゲート酸化膜および低い閾値電圧等によりリーク電流が大きくなる傾向にあり、このリーク電流による消費電力の増大が問題になって来ている。【解決手段】高速のトランジスタを備える第１の回路ブロック１、および、該第１の回路ブロックと同等な論理機能を持ち、低速のトランジスタを備える第２の回路ブロック２を有する半導体集積回路装置であって、前記第１および第２の回路ブロックは、それぞれ独立の電源線（８１，９１；８２，９２）を介して電流が供給され、且つ、前記第１および第２の回路ブロックは、それぞれ独立のクロックＣＬＫＨ，ＣＬＫＬによって駆動されるように構成する。【選択図】　　　図１
2004087602.tif 000002
【特許請求の範囲】
【請求項１】
高速のトランジスタを備える第１の回路ブロック、および、該第１の回路ブロックと同等な論理機能を持ち、低速のトランジスタを備える第２の回路ブロックを有する半導体集積回路装置であって、
前記第１および第２の回路ブロックは、それぞれ独立の電源線を介して電流が供給され、且つ、
前記第１および第２の回路ブロックは、それぞれ独立のクロックによって駆動されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記第１の回路ブロックは、該第１の回路ブロック内におけるデータを保持する第１のフリップフロップ回路を備え、
前記第２の回路ブロックは、該第２の回路ブロック内におけるデータを保持する第２のフリップフロップ回路を備え、前記第１のフリップフロップ回路と前記第２のフリップフロップ回路との間でデータの転送を行うことを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第１および第２のフリップフロップ回路は、それぞれスキャンクロックによりデータがシフトされる直列接続された複数のスキャンフリップフロップを備え、
前記第１のフリップフロップ回路における最終段のスキャンフリップフロップのスキャン出力は、前記第２のフリップフロップ回路における初段のスキャンフリップフロップのスキャン入力に接続され、
前記第２のフリップフロップ回路における最終段のスキャンフリップフロップのスキャン出力は、前記第１のフリップフロップ回路における初段のスキャンフリップフロップのスキャン入力に接続され、
前記スキャンクロックを所定クロック分入力して前記第１のフリップフロップ回路と前記第２のフリップフロップ回路との間のデータ転送をシリアルに行うことを特徴とする半導体集積回路装置。
【請求項４】
請求項２に記載の半導体集積回路装置において、
前記第１および第２のフリップフロップ回路は、それぞれスキャンクロックによりデータが転送される複数のスキャンフリップフロップを備え、
前記第１のフリップフロップ回路における各スキャンフリップフロップのスキャン入力およびスキャン出力は、前記第２のフリップフロップ回路における対応するスキャンフリップフロップのスキャン出力およびスキャン入力に接続され、前記スキャンクロックを１クロック分入力して前記第１のフリップフロップ回路と前記第２のフリップフロップ回路との間のデータ転送をパラレルに行うことを特徴とする半導体集積回路装置。
【請求項５】
請求項３または４に記載の半導体集積回路装置において、
前記第１の回路ブロックは、第１の前段回路および第１の後段回路を備え、
前記第２の回路ブロックは、第２の前段回路および第２の後段回路を備え、
前記第１のフリップフロップ回路は、前記第１の前段回路と前記第１の後段回路との間に設けられ、
前記第２のフリップフロップ回路は、前記第２の前段回路と前記第２の後段回路との間に設けられていることを特徴とする半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
低電力モードから高速モードに切り替える場合、前記第１のフリップフロップ回路を活性化して前記第２のフリップフロップ回路のデータを該第１のフリップフロップ回路に転送すると共に、前記第１の前段回路および前記第１の後段回路を活性化し、且つ、
高速モードから低電力モードに切り替える場合、前記第１のフリップフロップ回路のデータを前記第２のフリップフロップ回路に転送すると共に、前記第１の前段回路、前記第１の後段回路および前記第１のフリップフロップ回路を停止することを特徴とする半導体集積回路装置。
【請求項７】
請求項５に記載の半導体集積回路装置において、
前記第１の回路ブロックは、さらに、前記第１および第２の前段回路に接続され、該第１または第２の前段回路のいずれかの出力を選択する選択回路と、該選択回路に選択された前記第１または第２の前段回路の出力を保持する第３のフリップフロップ回路とを備え、該第３のフリップフロップ回路は、前記第１および第２の後段回路の入力に接続されることを特徴とする半導体集積回路装置。
【請求項８】
請求項１に記載の半導体集積回路装置において、
前記第１の回路ブロックは、該第１の回路ブロックまたは前記第２の回路ブロックのいずれかのデータを選択する選択回路と、該選択回路により選択された前記第１または第２の回路ブロックのデータを保持するフリップフロップ回路とを備えることを特徴とする半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記第１の回路ブロックは、第１の前段回路および第１の後段回路を備え、
前記第２の回路ブロックは、第２の前段回路および第２の後段回路を備え、
前記選択回路は、前記第１および第２の前段回路の出力に接続され、
前記フリップフロップ回路は、前記選択回路の出力に接続されると共に、前記第１および第２の後段回路の入力に接続されることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１に記載の半導体集積回路装置において、
前記高速のトランジスタは第１のリーク電流を有し、前記低速のトランジスタは第２のリーク電流を有し、該第１のリーク電流は該第２のリーク電流よりも大きいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、高速動作と低速動作を高速且つ頻繁に切り替える必要があり、低速動作時の消費電力を抑えることのできる半導体集積回路装置に関する。
【０００２】
半導体集積回路装置は、薄いゲート酸化膜および低い閾値電圧等によりリーク電流が大きくなる傾向にあり、このリーク電流による消費電力の増大が問題になって来ている。そこで、高速動作が要求される期間から低速動作への移行を短時間で行うと共に、低速動作時にはゲート酸化膜を介したリーク電流を低減して低速動作時の消費電力を抑えることのできる半導体集積回路装置の提供が要望されている。
【０００３】
【従来の技術】
近年、トランジスタの微細化に伴ってゲート酸化膜の厚さは薄くなり、ゲートを介したリーク電流が急増する傾向にある。このリーク電流による消費電力は、今後、動作時に必要な消費電力に比べて無視できないレベルに達することが予想されている。
【０００４】
また、リーク電流の増加としては、トランジスタの閾値電圧の低下に伴うサブスレッシュホールドリーク電流の増加もあるが、このリーク成分については、ボディ電圧（基板バイアス電圧、或いは、ウェル電圧）を外部から制御する手法を用いて回路の動作時とスタンバイ時を切り替えて動作させることにより、少なくともスタンバイ時のリーク電流を低減させることが可能となっている。
【０００５】
【発明が解決しようとする課題】
上述したように、従来、ボディ電圧を外部から制御してスタンバイ時のリーク電流を低減した半導体集積回路装置が提案されている。
【０００６】
しかしながら、ゲート酸化膜を介してのリーク電流成分が大きくなってリーク電流成分の大部分を占めるようになると、ボディ電圧を制御する方法ではリーク電流を抑えることができない。さらに、ボディ電圧を変化させるためには、通常μｓオーダーの時間が必要であり、スタンバイモードと動作モードを頻繁に切り替える必要のあるアプリケーションでは実質的なリーク電流低減の効果が得られない。
【０００７】
さらに、電源電圧を動的に変化させ、高速で動作させる必要のある時のみ電源電圧を高くし、低速に動作させればよい場合には電源電圧を低下させる試みも行われているが、この場合にも、ゲート酸化膜を介したリーク電流を低減することはできない。また、電源電圧を変化させる期間として通常μｓオーダーの時間が必要であり、この間は回路動作をさせることができない。
【０００８】
本発明は、上述した従来の半導体集積回路装置が有する課題に鑑み、高速動作が要求される期間から低速動作への移行を短時間で行うと共に、低速動作時にはリーク電流を低減して低速動作時の消費電力を抑えることのできる半導体集積回路装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明によれば、高速のトランジスタを備える第１の回路ブロック、および、該第１の回路ブロックと同等な論理機能を持ち、低速のトランジスタを備える第２の回路ブロックを有する半導体集積回路装置であって、前記第１および第２の回路ブロックは、それぞれ独立の電源線を介して電流が供給され、且つ、前記第１および第２の回路ブロックは、それぞれ独立のクロックによって駆動されることを特徴とする半導体集積回路装置が提供される。
【００１０】
本発明の半導体集積回路装置によれば、第１の回路ブロックおよび第２の回路ブロックには、それぞれ独立の電源線を介して電流が供給され、また、第１の回路ブロックおよび第２の回路ブロックは、それぞれ独立のクロックによって駆動される。
【００１１】
これにより、高速動作が要求される期間から低速動作への移行を短時間で行うと共に、低速動作時にはリーク電流を低減して低速動作時の消費電力を抑えることのできる半導体集積回路装置の提供が可能となる。
【００１２】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の各実施例を、添付図面を参照して詳述する。
【００１３】
図１は本発明に係る半導体集積回路装置の第１実施例の全体構成を概略的に示すブロック図である。図１において、参照符号１は第１の回路ブロック、２は第２の回路ブロック、３は信号分配回路、４は選択回路、５はＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路、６１，６２は分周器、７１，７２はゲート回路、８１，８２は電源、９１，９２はスイッチを示している。
【００１４】
第１の回路ブロック１は、リーク電流が大きく駆動電流の大きい高速トランジスタで構成され、第２の回路ブロック２は、リーク電流が小さく駆動電流の小さい低速トランジスタで構成される。ここで、高速トランジスタは、例えば、ゲート酸化膜の膜厚が薄く、或いは、低いボディ電圧により閾値電圧が低く設定され、駆動電流が大きい代わりにリーク電流も大きくなっている。また、低速トランジスタは、例えば、ゲート酸化膜の膜厚が厚く、或いは、高いボディ電圧により閾値電圧が高く設定され、駆動電流が大きい代わりにリーク電流も大きくなっている。
【００１５】
第２の回路ブロック２は、第１の回路ブロック１と等価に設計されている。すなわち、入力端子ＩＮおよび出力端子ＯＵＴから見たとき、第１の回路ブロック１および第２の回路ブロック２は、論理的には同じ働きをするように設計される。これは、回路的に全く同一である必要はないということである。
【００１６】
低速トランジスタは、高速トランジスタと比較すると酸化膜の膜厚が厚く、閾値電圧が高いために駆動電流は小さく抑えられており、また、リーク電流も小さく抑えられている。従って、第１の回路ブロック１は、高速に動作するが、動作時の消費電流はリーク電流分だけ大きくなり、また、第２のブロック２は、動作は低速であるが、動作時のリーク電流は小さく抑えられている。
【００１７】
第１の回路ブロック１および第２の回路ブロック２の各出力信号は、選択回路４で選択され、出力端子ＯＵＴから出力される。このとき、選択回路４には、選択制御信号ＳＣＳが供給される。入力端子ＩＮに供給された入力信号は、信号分配回路３によって第１の回路ブロック１および第２の回路ブロック２に分配して供給される。ここで、信号分配回路３は、分配制御信号ＤＣＳにより第１の回路ブロック１および第２の回路ブロック２のどちらか一方の回路ブロックに対して入力信号（ＩＮ）を分配するようになっている。
【００１８】
第１の回路ブロック１には、スイッチ９１を介して電源８１からの電源電圧が印加され、また、第２の回路ブロック２には、スイッチ９２を介して電源８２からの電源電圧が印加される。すなわち、第１の回路ブロック１および第２の回路ブロック２には、それぞれ独立に電流が供給されている。
【００１９】
第１の回路ブロック１に供給されるクロック（高速クロック）ＣＬＫＨおよび第２の回路ブロック２に供給されるクロック（低速クロック）ＣＬＫＬも独立に制御できるようになっている。すなわち、１つのＰＬＬ回路５の出力が２つの異なる分周率を持つ分周器６１および６２に入力され、各分周器６１および６２の出力がゲート回路７１および７２を介して高速クロックＣＬＫＨおよび低速クロックＣＬＫＬとしてそれぞれ第１の回路ブロック１および第２の回路ブロック２に供給される。
【００２０】
分周器６１の出力は高周波数で駆動され、分周器６２の出力は低周波数で駆動されている。また、ゲート回路７１および７２にはゲート制御信号ＧＣＳが入力され、このゲート制御信号ＧＣＳによって、クロックＣＬＫＨおよびＣＬＫＬの出力が制御されるようになっている。ここで、各ゲート回路７１および７２は、例えば、２入力のＡＮＤゲートにより構成され、一方の入力にそれぞれ分周器６１および６２の出力が供給され、他方の入力にゲート制御信号ＧＣＳが入力されるようにして構成することができる。なお、ゲート制御信号ＧＣＳは、例えば、同期回路により所定のタイミングを取った信号として各ゲート回路７１および７２に対してそれぞれ独立に供給することができる。
【００２１】
第１の回路ブロック１におけるすべての記憶素子（ＦＦチェーン：ＦＦ１００〜１０ｎ：第１のフリップフロップ回路）１０および第２の回路ブロック２におけるすべての記憶素子（ＦＦチェーン：ＦＦ２００〜２０ｎ：第２のフリップフロップ回路）２０はそれぞれ各回路ブロック内で記憶データを直列に転送することのできるパスを持っている。そして、第１の回路ブロック１におけるＦＦチェーン１０の出力（最終段のＦＦ１０ｎのスキャン出力）は、第２の回路ブロック２におけるＦＦチェーン２０の入力（初段のＦＦ２００のスキャン入力）に接続され、また、第２の回路ブロック２におけるＦＦチェーン２０の出力（最終段のＦＦ２０ｎのスキャン出力）は、第１の回路ブロック１におけるＦＦチェーン１０の入力（初段のＦＦ１００のスキャン入力）に接続されている。
【００２２】
ＦＦチェーン１０および２０の各ＦＦ（フリップフロップ）には、データを各ＦＦ間で直列に転送するためのクロック（スキャンクロック）ＳＣＬＫが供給され、このスキャンクロックＳＣＬＫを所定クロック（例えば、ｎ＋１クロック）分入力することによって、第１の回路ブロック１内の記憶素子（ＦＦ１０）のデータを第２の回路ブロック２の記憶素子（ＦＦ２０）へシリアルに転送したり、逆に、第２の回路ブロック２の記憶素子（ＦＦ２０）のデータを第１の回路ブロック１の記憶素子（ＦＦ１０）へシリアルに転送したりすることができるようになっている。
【００２３】
次に、図１に示す半導体集積回路装置の第１実施例の駆動方法を説明する。
【００２４】
まず、回路を高速に動作させる必要がある場合は、高速クロックＣＬＫＨが活性化するようにゲート制御信号ＧＣＳが制御され、第１の回路ブロック１に対して高周波のクロック（高速クロック）ＣＬＫＨが供給される。このとき、信号分配回路３は、第１の回路ブロック１に対して入力信号を与えるように制御される。また、出力側は、選択制御信号ＳＣＳによって、第１の回路ブロック１の出力を出力端子ＯＵＴに接続する。ここで、低速クロックＣＬＫＬは停止され、そのため、第２の回路ブロック２は活性化されないため、電力を消費しない。また、第１の回路ブロック１は高速なトランジスタで設計されているため、回路は仕様を満たすように高速に動作させることができるが、リーク電流が多いため、その分、消費電力は大きくなる。
【００２５】
一方、回路を高速に動作させる必要がなくなった場合、第１の回路ブロック１における記憶素子（ＦＦチェーン１０）内のデータを第２の回路ブロック２へシリアルに転送するために、スキャンクロックＳＣＬＫを活性化して、データを第１の回路ブロック１から第２の回路ブロック２に転送する。この間、ゲート制御信号ＧＣＳによって高速クロックＣＬＫＨおよび低速クロックＣＬＫＬは停止されている。
【００２６】
データが第２の回路ブロック２に転送されると、低速クロックＣＬＫＬを活性化し、信号分配回路３は、第２の回路ブロック２に入力信号を与えるように制御される。出力側は、選択制御信号ＳＣＳによって、第２の回路ブロック２の出力が出力端子ＯＵＴから出力されるように切り替わる。
【００２７】
第１の回路ブロック１に印加されている電源８１からの電源電圧はスイッチ９１により切り離され、第１の回路ブロック１はリーク電流を含めて全ての電流供給が停止され、電力を消費しなくなる。第２の回路ブロック２は、低速クロックＣＬＫＬの供給を受けて低周波の動作を開始する。ここで、第２の回路ブロック２内の内部状態は、第１の回路ブロック１の内部状態をコピーしているので、半導体集積回路装置内の状態を維持したまま、動作モードを高速モードから低電力モード（低速モード）に変更することができる。また、第１の回路ブロック１の電源供給を止めるための時間は、動作モードを切り替える時間に含まれないため、内部の記憶素子の状態を第１の回路ブロック１から第２の回路ブロック２に移行する時間だけのオーバーヘッドしかない。そして、第２の回路ブロック２が動作している期間は、リーク電流による消費電力のロスを小さく抑えることができる。
【００２８】
再び、低電力モードから高速モードへ移行するには、まず、高速クロックＣＬＫＨおよび低速クロックＣＬＫＬがゲート制御信号ＧＣＳによって停止され、第２の回路ブロック２における記憶素子の情報が第１の回路ブロック１に戻される。すなわち、スキャンクロックＳＣＬＫを活性化して、第２の回路ブロック２における記憶素子（ＦＦチェーン２０）内のデータを第１の回路ブロック１における記憶素子（ＦＦチェーン１０）へシリアルに転送する。
【００２９】
さらに、選択制御信号ＳＣＳにより選択回路４を制御して第１の回路ブロック１の出力を出力端子ＯＵＴに接続し、また、分配制御信号ＤＣＳにより信号分配回路３を制御して入力端子ＩＮを第１の回路ブロック１の入力に接続する。ここで、スイッチ９１により電源８１を第１の回路ブロック１に接続するタイミングは、モードを切り替えるタイミングよりも前に行っておけば、第１の回路ブロック１に電源供給をするための時間をモード切り替え時間に含めないようにすることができる。さらに、準備が整った段階で、高速クロックＣＬＫＨを活性化して第１の回路ブロック１による回路動作を開始することで、元の高速モードに復帰する。
【００３０】
以上のように、第１の回路ブロック１および第２の回路ブロック２の２つの回路ブロックを異なる性質を持つトランジスタにより構成し、要求される動作モードに応じて、入力，クロック，出力および電源を切り替えることにより、高速性が必要とされる高速モードと低消費電力性が必要とされる低電力モードをすばやく切り替えることができる。
【００３１】
以下、回路の内部状態を保持するＦＦ（フリップフロップ）の構成方法について説明する。なお、以下の記述で、高速モードとは、リーク電流は大きくなるが回路動作を高速で行えるモードを指し、また、低電力モード（低速モード）とは、回路動作は低速であるがリーク電流が小さいモードを指す。
【００３２】
図２は本発明に係る半導体集積回路装置の第１実施例に適用されるスキャンフリップフロップを示すブロック図であり、参照符号ＣＬＫはクロック（データの取り込みクロック）、ＳＣＬＫはスキャンクロック、Ｄはデータ入力、Ｑはデータ出力、ＳＩはスキャン入力、そして、ＳＯはスキャン出力を示している。
【００３３】
図３〜図５は本発明に係る半導体集積回路装置の第１実施例におけるフリップフロップの構成を説明するための図であり、前述した第１の回路ブロック１におけるＦＦチェーン１０（第１のフリップフロップ回路）と第２の回路ブロック２におけるＦＦチェーン２０（第２のフリップフロップ回路）との間でスキャンクロックＳＣＬＫに従ってデータをシリアルに転送する構成を説明するためのものである。なお、図３〜図１０において、ハッチング部分は、リーク電流が大きく駆動電流の大きい高速トランジスタで構成された回路を示し、また、白抜き部分は、リーク電流が小さく駆動電流の小さい低速トランジスタで構成された回路を示している。
【００３４】
図３は、第１の回路ブロック１におけるＦＦチェーン１０を示すもので、ＦＦチェーン１０は、図２に示すスキャンフリップフロップ（ＦＦ）をｎ＋１個直列に接続して構成されている。すなわち、ＦＦチェーン１０において、初段（１段目）のＦＦ１００のスキャン出力ＳＯ０は２段目のＦＦ１０１のスキャン入力ＳＩ１に接続され、２段目のＦＦ１０１のスキャン出力ＳＯ１は３段目のＦＦ（１０２）のスキャン入力（ＳＩ２）に接続され、そして、最終段よりも１段前（ｎ−１段目）のＦＦのスキャン出力は最終段のＦＦ１０ｎのスキャン入力ＳＩｎに接続されている。
【００３５】
同様に、図４は、第１の回路ブロック２におけるＦＦチェーン２０を示すもので、ＦＦチェーン２０は、図２に示すスキャンフリップフロップ（ＦＦ）をｎ＋１個直列に接続して構成されている。すなわち、ＦＦチェーン２０において、初段（１段目）のＦＦ２００のスキャン出力ＳＯ０は２段目のＦＦ２０１のスキャン入力ＳＩ１に接続され、２段目のＦＦ２０１のスキャン出力ＳＯ１は３段目のＦＦ（２０２）のスキャン入力（ＳＩ２）に接続され、そして、最終段よりも１段前（ｎ−１段目）のＦＦのスキャン出力は最終段のＦＦ２０ｎのスキャン入力ＳＩｎに接続されている。
【００３６】
図５は、第１の回路ブロック１におけるＦＦチェーン１０と第２の回路ブロック２におけるＦＦチェーン２０との接続の様子を示すものであり、前述した図１の半導体集積回路装置に対応するものである。
【００３７】
図５に示されるように、第１の回路ブロック１において、前段回路（前段の論理回路：第１の前段回路）１１の出力はＦＦチェーン１０を構成するＦＦ（１００〜１０ｎ）のデータ入力ＤＨ０〜ＤＨｎ（ＤＨ０−ｎ）に接続され、また、ＦＦチェーン１０を構成するＦＦのデータ出力ＱＨ０〜ＱＨｎ（ＱＨ０−ｎ）は後段回路（後段の論理回路：第１の後段回路）１２の入力に接続されている。同様に、第２の回路ブロック２において、前段回路（第２の前段回路）２１の出力はＦＦチェーン２０を構成するＦＦ（２００〜２０ｎ）のデータ入力ＤＬ０〜ＤＬｎ（ＤＬ０−ｎ）に接続され、また、ＦＦチェーン２０を構成するＦＦのデータ出力ＱＬ０〜ＱＬｎ（ＱＬ０−ｎ）は後段回路（第２の後段回路）２２の入力に接続されている。そして、ＦＦチェーン１０のスキャン出力ＳＯＨ（最終段のＦＦ１０ｎのスキャン出力ＳＯｎ）はＦＦチェーン２０のスキャン入力ＳＩＬ（初段のＦＦ２００のスキャン入力ＳＩ０）接続され、また、ＦＦチェーン２０のスキャン出力ＳＯＬ（最終段のＦＦ２０ｎのスキャン出力ＳＯｎ）ＦＦチェーン１０のスキャン入力ＳＩＨ（初段のＦＦ１００のスキャン入力ＳＩ０）に接続されている。
【００３８】
ここで、第１の回路ブロック１におけるＦＦチェーン１０は、第１の回路ブロック１における前段回路１１および後段回路１２と同様に、リーク電流が大きく駆動電流の大きい高速トランジスタで構成され、データ取り込み用のクロックとしても高速クロックＣＬＫＨが供給される。一方、第２の回路ブロック２におけるＦＦチェーン２０は、第２の回路ブロック２における前段回路２１および後段回路２２と同様に、リーク電流が小さく駆動電流の小さい低速トランジスタで構成され、データ取り込み用のクロックとしても低速クロックＣＬＫＬが供給される。なお、スキャンクロックＳＣＬＫは、第１の回路ブロック１のＦＦチェーン１０および第２の回路ブロック２のＦＦチェーン２０に対して共通に与えられる。動作手順に関しては、図１を参照して説明した通りである。
【００３９】
このように、本第１実施例の半導体集積回路装置によれば、ＦＦチェーン１０およびＦＦチェーン２０は直列に接続されるため、配線数を削減することができ、さらに、異なる電源に接続されるＦＦ（ＦＦチェーン１０，２０）を分離して配置するのが容易なため、分離した電源を設計するのが簡単になる利点がある。
【００４０】
図６および図７は本発明に係る半導体集積回路装置の第２実施例におけるフリップフロップの構成を説明するための図であり、第１の回路ブロック１におけるＦＦ群（ＦＦチェーン１０に対応：第１のフリップフロップ回路）３１０および第２の回路ブロック２におけるＦＦ群チェーン３２０（ＦＦチェーン２０に対応：第２のフリップフロップ回路）のスキャン入出力をそれぞれ並列に接続するようになっている。
【００４１】
すなわち、図６に示されるように、ＦＦ群３１０における初段（第１段目）のＦＦ３１００のスキャン入力ＳＩＨ０およびスキャン出力ＳＯＨ０はＦＦ群３２０における初段のＦＦ３２００のスキャン出力ＳＯＬ０およびスキャン入力ＳＩＬ０に接続され、ＦＦ群３１０における第２段目のＦＦ３１０１のスキャン入力ＳＩＨ１およびスキャン出力ＳＯＨ１はＦＦ群３２０における第２段目のＦＦ３２０１のスキャン出力ＳＯＬ１およびスキャン入力ＳＩＬ１に接続され、そして、ＦＦ群３１０における最終段（第ｎ段目）のＦＦ３１０ｎのスキャン入力ＳＩＨ０およびスキャン出力ＳＯＨｎはＦＦ群３２０における最終段のＦＦ３２０ｎのスキャン出力ＳＯＬｎおよびスキャン入力ＳＩＬｎに接続されている。そして、スキャンクロックＳＣＬＫを活性化することにより、ＦＦ群３１０の各ＦＦ３１００〜３１０ｎに格納されたデータとＦＦ群３２０の各ＦＦ３２００〜３２０ｎに格納されたデータとを入れ替えるようになっている。
【００４２】
すなわち、本第２実施例の半導体集積回路装置において、ＦＦ部３００は、リーク電流が大きいが高速で動作するＦＦ３１００〜３１０ｎ（ＦＦ群３１０）と、リーク電流が小さく動作が低速であるＦＦ３２００〜３２０ｎ（ＦＦ群３２０）とを備え、ＦＦ３１００〜３１０ｎのスキャン出力をＦＦ３２００〜３２０ｎのスキャン入力に接続すると共に、ＦＦ３２００〜３２０ｎのスキャン出力をＦＦ３１００〜３１０ｎのスキャン入力に接続するようになっている。そして、回路の内部状態を保持するのに必要なすべてのＦＦに対して、このように２つのタイプのＦＦペアで構成する。
【００４３】
図７に示されるように、ＦＦ群３１０の入出力（ＦＦ群３１０を構成する各ＦＦ３１００〜３１０ｎのデータ入出力）ＤＨ０−ｎ，ＱＨ０−ｎは、リーク電流は大きいが高速動作が可能な第１の回路ブロック１における前段回路１１および後段回路１２にそれぞれ接続され、また、ＦＦ群３２０の入出力（ＦＦ群３２０を構成する各ＦＦ３２００〜３２０ｎのデータ入出力）ＤＬ０−ｎ，ＱＬ０−ｎは、リーク電流が小さく低速動作の第２の回路ブロック２における前段回路２１および後段回路２２にそれぞれ接続される。ここで、前段回路１１と１２、および後段回路２１と２２は、それぞれ同等な論理機能を持つ回路とされている。
【００４４】
図７に示す半導体集積回路装置において、まず、回路を高速モードで動作させるときには、第１の回路ブロック１に含まれるリーク電流は大きいが高速動作が可能な前段回路１１、後段回路１２およびＦＦ群３１０が動作する。そして、回路を高速モードから低電力モードに切り替えるときは、スキャンクロックＳＣＬＫを使ってＦＦ群３１０におけるＦＦ（３１００〜３１０ｎ）のデータをＦＦ群３２０におけるＦＦ（３２００〜３２０ｎ）へパラレルに転送し、第１の回路ブロック１（前段回路１１、後段回路１２およびＦＦ群３１０）に対する電源電圧の供給を停止（図１のスイッチ９１をオフ）し、第２の回路ブロック２（前段回路２１、後段回路２２およびＦＦ群３２０）により動作を継続する。
【００４５】
ここで、第２の回路ブロック２に対する電源電圧の供給は、高速モードから低電力モードに切り替える前にスイッチ（図１におけるスイッチ９２）をオンし、ＦＦ群３１０からＦＦ群３２０にデータを転送する前に活性化するようにスイッチを制御することもできるが、第２の回路ブロック２は、リーク電流が小さくて消費電力も少ないため、第２の回路ブロック２（前段回路２１、後段回路２２およびＦＦ群３２０）に対しては常に電源電圧を印加して活性化して動作状態とすることができる。或いは、ＦＦ群３２０だけを常に動作状態とし、前段回路２１および後段回路２２に対する電源電圧の印加のみ制御するようにしてもよい。このように、例えば、第２の回路ブロック２に対して常に電源電圧を印加するように構成しておけば、第２の回路ブロック２による消費電力は増加するものの、第２の回路ブロック２に対する電源電圧のオン／オフ制御を無くすことができる。
【００４６】
次に、低電力モードから高速モードへ移行するときには、第１の回路ブロック１（前段回路１１、後段回路１２およびＦＦ群３１０）に対する電源電圧の供給を開始（図１のスイッチ９１をオン）し、スキャンクロックＳＣＬＫを使ってＦＦ群３２０におけるＦＦ（３２００〜３２０ｎ）のデータをＦＦ群３１０におけるＦＦ（３１００〜３１０ｎ）へパラレルに転送し、第１の回路ブロック１（前段回路１１、後段回路１２およびＦＦ群３１０）により回路動作を継続する。ここで、上述したように、第２の回路ブロック２（前段回路２１、後段回路２２およびＦＦ群３２０、或いは、前段回路２１および後段回路２２）に対する電源電圧の供給は、低電力モードから高速モードに切り替えた後に停止（図１におけるスイッチ９２をオフ）してもよいが、常に電源電圧を印加しておくようにしてもよい。
【００４７】
このように、図６および図７に示す本第２実施例の半導体集積回路装置によれば、ＦＦ群３１０とＦＦ群３２０を接続する配線本数は増加するが、ＦＦ群３１０とＦＦ群３２０との間のデータ転送をスキャンクロックＳＣＬＫの１クロック分の時間で実行することが可能になる。
【００４８】
図８は本発明に係る半導体集積回路装置の第３実施例におけるフリップフロップの構成を説明するための図である。図８において、参照符号２３は選択回路、２４はＦＦ群を示している。
【００４９】
図８に示されるように、本第３実施例の半導体集積回路装置は、リーク電流の小さい（低速の）トランジスタで構成されるＦＦ群（フリップフロップ）２４だけを使用するものである。ここで、ＦＦ群２４は、例えば、図６におけるＦＦ群３２０と同様のものである。ただし、本第３実施例のＦＦ群２４において、各ＦＦは、スキャン入力ＳＩ（ＳＩＬ）およびスキャン出力ＳＯ（ＳＯＬ）を必要とせず、一般的なＤ−ＦＦでよい。従って、ＦＦ群２４には、データ取り込み用のクロックＣＬＫのみが供給され、スキャンクロックＳＣＬＫは供給されていない。
【００５０】
図８に示されるように、前段回路１１および２１の出力は、選択制御信号ＳＥＬにより制御される選択回路２３を介してＦＦ群２４に入力されている。なお、ＦＦ群２４の出力は、後段回路１２および２２に供給されているが、ＦＦ群２４と後段回路１２および２２との間にも選択回路を設けるようにしてもよい。すなわち、ＦＦ群２４の出力は、後段回路１２および２２に直接供給され、後段回路１２および２２の活性化（電源電圧の印加）を制御するようになっている。
【００５１】
まず、半導体集積回路装置（回路）を高速モードで動作させるとき、選択回路２３は、選択制御信号ＳＥＬにより第１の回路ブロック１に含まれるリーク電流は大きいが高速動作が可能な前段回路１１の出力を選択してＦＦ群２４に接続し、さらに、後段回路１２を活性化する。このとき、第２の回路ブロック２に含まれるリーク電流の小さい（低速動作の）前段回路２１および後段回路２２に対する電源電圧の供給は停止されている。或いは、前段回路２１および後段回路２２に対する電源電圧の供給を継続して行うように構成することもできる。なお、半導体集積回路装置の出力端子（ＯＵＴ）には、後段回路１２の出力が接続されるのはいうまでもない。
【００５２】
次に、半導体集積回路装置を低電力モードで動作させるとき、選択回路２３は、選択制御信号ＳＥＬにより第２の回路ブロック２に含まれるリーク電流の小さい（低速動作の）前段回路２１の出力を選択してＦＦ群２４に接続し、さらに、後段回路２２の出力を半導体集積回路装置の出力端子（ＯＵＴ）に接続する。
【００５３】
図８に示す第３実施例の半導体集積回路装置では、高速モードで動作させる場合にも、経路中に低速のフリップフロップ（ＦＦ群２４）や選択回路２３が入るため、すべての回路を高速のトランジスタで構成した場合に比べて速度の低下は避けられない。しかしながら、全体の速度を決めるパスの中で、これら低速のトランジスタで構成される回路部分の割合が小さければ、回路の速度低下を実質的に問題の無い範囲に抑えることが可能である。一方、回路を低電力モードで動作させる場合には、内部状態を保持するＦＦの内容を前述した第１実施例や第２実施例のように移動させる必要が無いため、モードの切り替えに要する時間的なオーバーヘッドが不要となる。さらに、ＦＦ群（ＦＦチェーン）を２重に持つ必要が無いため回路面積を抑えることができる利点もある。
【００５４】
図９は本発明に係る半導体集積回路装置の第４実施例におけるフリップフロップの構成を説明するための図である。
【００５５】
図９と図５および図８との比較から明らかなように、本第４実施例の半導体集積回路装置は、前述した図５に示す第１実施例と図８に示す第３実施例とを組み合わせたものに相当する。ここで、前段回路１１、後段回路１２およびＦＦチェーン１０（第１のフリップフロップ回路）は、リーク電流は大きいが高速動作が可能な第１の回路ブロック１に含まれ、また、ＦＦ群２４（第３のフリップフロップ回路）、選択回路２３、前段回路２１、後段回路２２およびＦＦチェーン２０（第２のフリップフロップ回路）は、リーク電流は小さいが低速動作の第２の回路ブロック２に含まれる。
【００５６】
図９において、前段回路１１→選択回路２３→ＦＦ群２４→後段回路１２の経路は、半導体集積回路装置におけるクリティカルではないパスに適用するもので、その経路には、リーク電流は小さいが低速動作のトランジスタからなるＦＦ（ＦＦ群２４）が内部状態の保持のために使用される。一方、前段回路１１→ＦＦチェーン１０→後段回路１２の経路は、半導体集積回路装置におけるクリティカルなパスに適用するもので、内部状態を保持するためのＦＦとしてリーク電流は大きいが高速動作が可能なトランジスタで構成されるＦＦ（ＦＦチェーン１０：高速クロックＣＬＫＨにより駆動）が使用される。すなわち、高速動作を行わせる高速モードの場合、半導体集積回路装置のクリティカルパスを構成する部分（回路）に対しては前段回路１１→ＦＦチェーン１０→後段回路１２の経路を適用し、クリティカルパスを構成しない部分に対しては前段回路１１→選択回路２３→ＦＦ群２４→後段回路１２の経路を適用する。ここで、クリティカルパスとしては、例えば、配線長が最も長くなる部分やゲート段数が最も多くなる部分の経路である。
【００５７】
そして、低電力モードに切り換わると、第１実施例と同様に、スキャンクロックＳＣＬＫを用いてＦＦチェーン１０に格納されている内容をＦＦチェーン２０に転送し、リーク電流は小さいが低速動作のＦＦ（ＦＦチェーン２０：低速クロックＣＬＫＬにより駆動）が使用される。すなわち、クリティカルパスを構成する部分に対しては前段回路２１→ＦＦチェーン２０→後段回路２２の経路を適用し、クリティカルパスを構成しない部分に対しては前段回路２１→選択回路２３→ＦＦ群２４→後段回路２２の経路を適用する。このとき、前段回路１１、ＦＦチェーン１０および後段回路１２（第１の回路ブロック１）は、電源から切り離されて回路動作が停止される。なお、クリティカルパスを構成しない部分に対しては、前述した第３実施例のように、選択制御信号ＳＥＬによる選択回路２３の制御だけで、ＦＦチェーン（１０，２０）によるデータの転送は必要がない。そのため、第３実施例と同様に、ＦＦ群（ＦＦチェーン）を２重に持つ必要が無いため回路面積を抑えることができる。
【００５８】
このように、本第４実施例の半導体集積回路装置によれば、高速モードにおいて、前述した第３実施例では全ての経路に対して低速のＦＦ（ＦＦ群２４）を用いるために半導体集積回路装置の全体としての回路速度に影響したのが、クリティカルパスを構成する部分に対しては第１実施例のように高速のＦＦ（ＦＦチェーン１０）を適用し且つクリティカルパスを構成しない部分に対しては第３実施例のように低電力の（低速の）ＦＦ（ＦＦ群２４）を適用することにより、半導体集積回路装置の全体としての回路速度に影響を与えることなく、２重にＦＦ群（ＦＦチェーン）を持たないことによる回路面積の削減という効果を得ることができる。
【００５９】
図１０は本発明に係る半導体集積回路装置の第５実施例におけるフリップフロップの構成を説明するための図である。
【００６０】
図１０と図７および図８との比較から明らかなように、本第５実施例の半導体集積回路装置は、前述した図７に示す第２実施例と図８に示す第３実施例とを組み合わせたものに相当する。ここで、前段回路１１、後段回路１２およびＦＦ群３１０（第１のフリップフロップ回路）は、リーク電流は大きいが高速動作が可能な第１の回路ブロック１に含まれ、また、ＦＦ群３２０（第２のフリップフロップ回路）およびＦＦ群２４（第３のフリップフロップ回路）、選択回路２３、前段回路２１および後段回路２２は、リーク電流は小さいが低速動作の第２の回路ブロック２に含まれる。
【００６１】
図１０において、高速モードの場合、半導体集積回路装置におけるクリティカルなパスに対しては、前段回路１１→ＦＦ群３１０→後段回路１２の経路を適用し、一方、クリティカルではないパスに対しては、前段回路１１→選択回路２３→ＦＦ群２４→後段回路１２の経路を適用する。
【００６２】
そして、高速モードから低電力モードに切り替わると、スキャンクロックＳＣＬＫを使ってＦＦ群３１０におけるＦＦ（３１００〜３１０ｎ）のデータをＦＦ群３２０におけるＦＦ（３２００〜３２０ｎ）に転送し、クリティカルなパスに対しては、前段回路２１→ＦＦ群３２０→後段回路２２の経路を適用し、一方、クリティカルではないパスに対しては、前段回路２１→選択回路２３→ＦＦ群２４→後段回路２２の経路を適用する。このとき、前段回路１１、ＦＦ群３１０および後段回路１２（第１の回路ブロック１）は、電源から切り離されて回路動作が停止される。
【００６３】
このように、本第５実施例の半導体集積回路装置によれば、高速モードにおいて、クリティカルパスを構成する部分に対しては第２実施例のように高速のＦＦ（ＦＦ群３１０）を適用し且つクリティカルパスを構成しない部分に対しては第３実施例のように低電力の（低速の）ＦＦ（ＦＦ群２４）を適用することにより、半導体集積回路装置の全体としての回路速度に影響を与えることなく、２重にＦＦ群（ＦＦチェーン）を持たないことによる回路面積の削減という効果を得ることができる。さらに、本第５実施例の半導体集積回路装置によれば、第４実施例におけるＦＦチェーン１０および２０の代わりにＦＦ群３１０および３２０（ＦＦ部３００）を用いることにより、前述した第２実施例と同様に、ＦＦ群３１０とＦＦ群３２０との間のデータ転送をスキャンクロックＳＣＬＫの１クロック分の時間で実行することができる。
【００６４】
なお、上述した各実施例の半導体集積回路装置は、様々な半導体集積回路装置に対して幅広く適用することができるのはいうまでもない。
【００６５】
（付記１）　高速のトランジスタを備える第１の回路ブロック、および、該第１の回路ブロックと同等な論理機能を持ち、低速のトランジスタを備える第２の回路ブロックを有する半導体集積回路装置であって、
前記第１および第２の回路ブロックは、それぞれ独立の電源線を介して電流が供給され、且つ、
前記第１および第２の回路ブロックは、それぞれ独立のクロックによって駆動されることを特徴とする半導体集積回路装置。
【００６６】
（付記２）　付記１に記載の半導体集積回路装置において、前記リーク電流は、トランジスタのゲート酸化膜を介したリーク電流またはサブスレッシュホールドリーク電流であることを特徴とする半導体集積回路装置。
【００６７】
（付記３）　付記１または２に記載の半導体集積回路装置において、
前記第１の回路ブロックは、該第１の回路ブロック内におけるデータを保持する第１のフリップフロップ回路を備え、
前記第２の回路ブロックは、該第２の回路ブロック内におけるデータを保持する第２のフリップフロップ回路を備え、前記第１のフリップフロップ回路と前記第２のフリップフロップ回路との間でデータの転送を行うことを特徴とする半導体集積回路装置。
【００６８】
（付記４）　付記３に記載の半導体集積回路装置において、
前記第１および第２のフリップフロップ回路は、それぞれスキャンクロックによりデータがシフトされる直列接続された複数のスキャンフリップフロップを備え、
前記第１のフリップフロップ回路における最終段のスキャンフリップフロップのスキャン出力は、前記第２のフリップフロップ回路における初段のスキャンフリップフロップのスキャン入力に接続され、
前記第２のフリップフロップ回路における最終段のスキャンフリップフロップのスキャン出力は、前記第１のフリップフロップ回路における初段のスキャンフリップフロップのスキャン入力に接続され、
前記スキャンクロックを所定クロック分入力して前記第１のフリップフロップ回路と前記第２のフリップフロップ回路との間のデータ転送をシリアルに行うことを特徴とする半導体集積回路装置。
【００６９】
（付記５）　付記３に記載の半導体集積回路装置において、
前記第１および第２のフリップフロップ回路は、それぞれスキャンクロックによりデータが転送される複数のスキャンフリップフロップを備え、
前記第１のフリップフロップ回路における各スキャンフリップフロップのスキャン入力およびスキャン出力は、前記第２のフリップフロップ回路における対応するスキャンフリップフロップのスキャン出力およびスキャン入力に接続され、前記スキャンクロックを１クロック分入力して前記第１のフリップフロップ回路と前記第２のフリップフロップ回路との間のデータ転送をパラレルに行うことを特徴とする半導体集積回路装置。
【００７０】
（付記６）　付記４または５に記載の半導体集積回路装置において、
前記第１の回路ブロックは、第１の前段回路および第１の後段回路を備え、
前記第２の回路ブロックは、第２の前段回路および第２の後段回路を備え、
前記第１のフリップフロップ回路は、前記第１の前段回路と前記第１の後段回路との間に設けられ、
前記第２のフリップフロップ回路は、前記第２の前段回路と前記第２の後段回路との間に設けられていることを特徴とする半導体集積回路装置。
【００７１】
（付記７）　付記６に記載の半導体集積回路装置において、
低電力モードから高速モードに切り替える場合、前記第１のフリップフロップ回路を活性化して前記第２のフリップフロップ回路のデータを該第１のフリップフロップ回路に転送すると共に、前記第１の前段回路および前記第１の後段回路を活性化し、且つ、
高速モードから低電力モードに切り替える場合、前記第１のフリップフロップ回路のデータを前記第２のフリップフロップ回路に転送すると共に、前記第１の前段回路、前記第１の後段回路および前記第１のフリップフロップ回路を停止することを特徴とする半導体集積回路装置。
【００７２】
（付記８）　付記７に記載の半導体集積回路装置において、
前記低電力モードから高速モードに切り替える場合、前記第２の前段回路および前記第２の後段回路を停止し、且つ、
前記高速モードから低電力モードに切り替える場合、前記第２の前段回路および前記第２の後段回路を活性化することを特徴とする半導体集積回路装置。
【００７３】
（付記９）　付記８に記載の半導体集積回路装置において、
前記低電力モードから高速モードに切り替える場合、さらに、前記第２のフリップフロップ回路を停止し、且つ、
前記高速モードから低電力モードに切り替える場合、前記第２のフリップフロップ回路を活性化することを特徴とする半導体集積回路装置。
【００７４】
（付記１０）　付記６に記載の半導体集積回路装置において、
前記第１の回路ブロックは、さらに、前記第１および第２の前段回路に接続され、該第１または第２の前段回路のいずれかの出力を選択する選択回路と、該選択回路に選択された前記第１または第２の前段回路の出力を保持する第３のフリップフロップ回路とを備え、該第３のフリップフロップ回路は、前記第１および第２の後段回路の入力に接続されることを特徴とする半導体集積回路装置。
【００７５】
（付記１１）　付記１または２に記載の半導体集積回路装置において、
前記第１の回路ブロックは、該第１の回路ブロックまたは前記第２の回路ブロックのいずれかのデータを選択する選択回路と、該選択回路により選択された前記第１または第２の回路ブロックのデータを保持するフリップフロップ回路とを備えることを特徴とする半導体集積回路装置。
【００７６】
（付記１２）　付記１１に記載の半導体集積回路装置において、
前記第１の回路ブロックは、第１の前段回路および第１の後段回路を備え、
前記第２の回路ブロックは、第２の前段回路および第２の後段回路を備え、
前記選択回路は、前記第１および第２の前段回路の出力に接続され、
前記フリップフロップ回路は、前記選択回路の出力に接続されると共に、前記第１および第２の後段回路の入力に接続されることを特徴とする半導体集積回路装置。
【００７７】
（付記１３）　付記１〜１２のいずれか１項に記載の半導体集積回路装置において、前記第１の回路ブロックに対して供給する第１のクロックと、前記第２の回路ブロックに供給する第２のクロックとを独立に制御することを特徴とする半導体集積回路装置。
【００７８】
（付記１４）　付記１３に記載の半導体集積回路装置において、さらに、ＰＬＬ回路と、該ＰＬＬ回路の出力を異なる分周率で分周して前記第１および第２のクロックを生成する第１および第２の分周器とを備えることを特徴とする半導体集積回路装置。
【００７９】
（付記１５）　付記１２に記載の半導体集積回路装置において、さらに、前記第１および第２の分周器の出力をゲート制御信号に応じて制御する第１および第２のゲート回路を備えることを特徴とする半導体集積回路装置。
【００８０】
（付記１６）　付記１に記載の半導体集積回路装置において、
前記高速のトランジスタは第１のリーク電流を有し、前記低速のトランジスタは第２のリーク電流を有し、該第１のリーク電流は該第２のリーク電流よりも大きいことを特徴とする半導体集積回路装置。
【００８１】
【発明の効果】
以上、詳述したように、本発明によれば、高速動作が要求される期間から低速動作への移行を短時間で行うと共に、低速動作時にはゲート酸化膜を介したリーク電流を低減して低速動作時の消費電力を抑えることのできる半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の第１実施例の全体構成を概略的に示すブロック図である。
【図２】本発明に係る半導体集積回路装置の第１実施例に適用されるスキャンフリップフロップを示すブロック図である。
【図３】本発明に係る半導体集積回路装置の第１実施例におけるフリップフロップの構成を説明するための図（その１）である。
【図４】本発明に係る半導体集積回路装置の第１実施例におけるフリップフロップの構成を説明するための図（その２）である。
【図５】本発明に係る半導体集積回路装置の第１実施例におけるフリップフロップの構成を説明するための図（その３）である。
【図６】本発明に係る半導体集積回路装置の第２実施例におけるフリップフロップの構成を説明するための図（その１）である。
【図７】本発明に係る半導体集積回路装置の第２実施例におけるフリップフロップの構成を説明するための図（その２）である。
【図８】本発明に係る半導体集積回路装置の第３実施例におけるフリップフロップの構成を説明するための図である。
【図９】本発明に係る半導体集積回路装置の第４実施例におけるフリップフロップの構成を説明するための図である。
【図１０】本発明に係る半導体集積回路装置の第５実施例におけるフリップフロップの構成を説明するための図である。
【符号の説明】
１…第１の回路ブロック
２…第２の回路ブロック
３…信号分配回路
４，２３…選択回路
５…ＰＬＬ回路
１０，２０…ＦＦチェーン
１１，２１…前段回路（前段の論理回路）
１２，２２…後段回路（後段の論理回路）
２４，３１０，３２０…ＦＦ群
６１，６２…分周器
７１，７２…ゲート回路
８１，８２…電源
９１，９２…スイッチ
１００〜１０ｎ，２００〜２０ｎ；３１００〜３１０ｎ，３２００〜３２０ｎ…フリップフロップ（ＦＦ）
３００…ＦＦ部
【図１】
2004087602.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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