(57)【要約】【課題】電子デバイスを高速に試験する。【解決手段】電子デバイスを試験する試験装置であって、試験パターンを出力する試験パターン出力部と、電子デバイスの出力信号が予め定められた条件を満たすか否かを判定する判定部と、複数の命令コードを格納する命令格納部と、出力信号が条件を満たす場合に与えるべき試験パターンを試験パターン出力部に出力させる複数の命令を含む条件充足命令列を、複数の命令コードに基づき、生成する第１命令パイプラインと、出力信号が条件を満たさない場合に電子デバイスに与えるべき試験パターンを試験パターン出力部に出力させる複数の命令を含む条件不充足命令列を、複数の命令コードに基づき、生成する第２命令パイプラインと、判定部が判定した結果に基づき、条件充足命令列又は条件不充足命令列のいずれを試験パターン出力部に与えるかを選択する選択部とを備える。【選択図】  図３
2004264047.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを試験する試験装置であって、
前記電子デバイスに試験パターンを出力する試験パターン出力部と、
前記電子デバイスの出力信号が予め定められた条件を満たすか否かを判定する判定部と、
前記電子デバイスの試験に用いる複数の命令コードを格納する命令格納部と、前記出力信号が前記条件を満たす場合に前記電子デバイスに与えるべき前記試験パターンを前記試験パターン出力部に出力させる複数の命令を含む条件充足命令列を、前記命令格納部から順次受け取る複数の前記命令コードに基づき、生成する第１命令パイプラインと、
前記出力信号が前記条件を満たさない場合に前記電子デバイスに与えるべき前記試験パターンを前記試験パターン出力部に出力させる複数の命令を含む条件不充足命令列を、前記命令格納部から順次受け取る複数の前記命令コードに基づき、生成する第２命令パイプラインと、
前記判定部が判定した結果に基づき、前記条件充足命令列又は前記条件不充足命令列のいずれを前記試験パターン出力部に与えるかを選択する選択部と
を備えることを特徴とする試験装置。
【請求項２】
前記判定部は、前記出力信号が予め定められた値と一致した場合に、前記出力信号が前記条件を満たすと判定することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記電子デバイスは半導体メモリであり、
前記試験パターン出力部は、前記半導体メモリの予め設定されたアドレスに対する書込み又は消去を行う前記試験パターンを出力し、
前記半導体メモリが、前記書込み又は消去の完了を示す前記出力信号を出力した場合に、前記判定部は、前記出力信号が前記条件を満たすと判定し、
前記第２命令パイプラインは、前記条件不充足命令列として、前記試験パターン出力部に前記予め設定されたアドレスに対して、再度、前記書込み又は消去を行う前記試験パターンを出力させる命令列を生成し、
前記判定部が、前記出力信号は前記条件を満たさないと判定した場合、前記選択部は、前記第２命令パイプラインに前記条件不充足命令列を出力させることにより、前記試験パターン出力部に、前記予め設定されたアドレスに対して、再度、前記書込み又は消去を行わせることを特徴とする請求項１に記載の試験装置。
【請求項４】
前記第１命令パイプラインは、前記条件充足命令列として、前記試験パターン出力部に、前記半導体メモリの前記予め設定されたアドレスと異なるアドレスに対する書込み又は消去を行う前記試験パターンを出力させる命令列を生成することを特徴とする請求項３に記載の試験装置。
【請求項５】
前記試験装置は複数の前記半導体メモリを試験し、
すべての前記半導体メモリが、前記書込み又は消去の完了を示す前記出力信号を出力した場合に、前記判定部は、前記出力信号が前記条件を満たすと判定することを特徴とする請求項３に記載の試験装置。
【請求項６】
前記半導体メモリは、フラッシュメモリであることを特徴とする請求項３に記載の試験装置。
【請求項７】
前記出力信号が前記条件を満たさない場合、
前記第２命令パイプラインは、前記条件不充足命令列を前記試験パターン出力部に与えた後に、新たな前記条件充足命令列を更に生成し、
前記第１命令パイプラインは、前記条件充足命令列を破棄して、前記条件不充足命令列を新たに生成し、
前記第２命令パイプラインが前記条件充足命令列を生成した後、前記判定部は、前記出力信号が前記条件を満たすか否かを再度判定し、
前記選択部は、前記判定部が判定した結果に基づき、前記条件充足命令列又は前記条件不充足命令列のいずれを前記試験パターン出力部に与えるかを、再度選択することを特徴とする請求項１に記載の試験装置。
【請求項８】
前記命令格納部は、予め設定された飛び先フラグに対応付けられた前記命令コードであるフラグコードと、前記判定部に前記電子デバイスの前記出力信号が前記条件を満たすか否かを判定させ、前記条件を満たさない場合に前記フラグコードに対応する前記命令を、前記試験パターン出力部に実行させる前記命令コードである条件ジャンプコードとを格納し、
前記第２命令パイプラインは、前記条件不充足命令列の先頭及び末尾のそれぞれの前記命令として、前記フラグコード及び前記条件ジャンプコードのそれぞれに対応する命令を生成し、
前記判定部は、前記条件ジャンプコードに応じて、前記条件の判定を行うことを特徴とする請求項１に記載の試験装置。
【請求項９】
前記第２命令パイプラインは、複数の前記命令コードを処理することにより生成された、予め定められた数の前記命令を含む格納命令列を格納しており、前記命令格納部が順次出力する前記命令コードに基づき、前記格納命令列を順次更新し、更新された前記格納命令列の先頭の前記命令が前記フラグコードに対応する前記命令である場合に前記命令コードを受け取るのを停止することにより、当該格納命令列の少なくとも一部を、前記条件不充足命令列として保持することを特徴とする請求項８に記載の試験装置。
【請求項１０】
前記第２命令パイプラインが前記命令コードを受け取るのを停止するまでの期間、前記命令格納部から順次受け取る前記命令コードを、前記第１命令パイプライン及び前記第２命令パイプラインの両方に供給し、かつ、前記第２命令パイプラインが前記命令コードを受け取るのを停止した後、前記命令コードを前記第１命令パイプラインに供給する命令供給部を更に備えることを特徴とする請求項９に記載の試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験装置に関する。特に本発明は、電子デバイスを試験する試験装置に関する。
【０００２】
【従来の技術】
従来、電子デバイスの出力信号と期待値との一致を検出するマッチ検出を行う試験装置が知られている。これらの試験装置は、マッチ検出により、例えばフラッシュメモリの書込みや消去の完了を検出する（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平７−７３７００号公報（第２−３頁、第１−４図）
【０００４】
【発明が解決しようとする課題】
試験装置において、試験パターンを発生するパターン発生器は、命令コードを順次先読みして処理する命令パイプラインを用いる。パターン発生器は、命令パイプラインの出力に基づき、試験パターンを出力する。
【０００５】
しかし、例えばマッチ検出の結果に応じて試験パターンを変更する場合、命令パイプラインに格納された命令列を破棄して新たな命令列を生成する必要がある場合がある。この場合、新たな命令列を生成するためには、命令パイプラインを詰め直す必要があり、試験時間が増大するという問題があった。
【０００６】
ここで、パターン発生器においては、高速に変化する試験パターンを適切に出力するため、例えば、数１００段程度の段数を有する命令パイプラインを用いる場合がある。この場合、命令パイプラインの詰め直しには、例えば、数ｍ秒以上程度の時間を要する。また、例えばフラッシュメモリ等の試験においては、マッチ試験を多用するため、命令パイプラインの詰め直しに要する時間により、テストコストが増大する場合があった。
【０００７】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００８】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、電子デバイスを試験する試験装置であって、電子デバイスに試験パターンを出力する試験パターン出力部と、電子デバイスの出力信号が予め定められた条件を満たすか否かを判定する判定部と、電子デバイスの試験に用いる複数の命令コードを格納する命令格納部と、出力信号が条件を満たす場合に電子デバイスに与えるべき試験パターンを試験パターン出力部に出力させる複数の命令を含む条件充足命令列を、命令格納部から順次受け取る複数の命令コードに基づき、生成する第１命令パイプラインと、出力信号が条件を満たさない場合に電子デバイスに与えるべき試験パターンを試験パターン出力部に出力させる複数の命令を含む条件不充足命令列を、命令格納部から順次受け取る複数の命令コードに基づき、生成する第２命令パイプラインと、判定部が判定した結果に基づき、条件充足命令列又は条件不充足命令列のいずれを試験パターン出力部に与えるかを選択する選択部とを備える。
【０００９】
また、判定部は、出力信号が予め定められた値と一致した場合に、出力信号が条件を満たすと判定してよい。
【００１０】
また、電子デバイスは半導体メモリであり、試験パターン出力部は、半導体メモリの予め設定されたアドレスに対する書込み又は消去を行う試験パターンを出力し、半導体メモリが、書込み又は消去の完了を示す出力信号を出力した場合に、判定部は、出力信号が条件を満たすと判定し、第２命令パイプラインは、条件不充足命令列として、試験パターン出力部に予め設定されたアドレスに対して、再度、書込み又は消去を行う試験パターンを出力させる命令列を生成し、判定部が、出力信号は条件を満たさないと判定した場合、選択部は、第２命令パイプラインに条件不充足命令列を出力させることにより、試験パターン出力部に、予め設定されたアドレスに対して、再度、書込み又は消去を行わせてよい。
【００１１】
また、第１命令パイプラインは、条件充足命令列として、試験パターン出力部に、半導体メモリの予め設定されたアドレスと異なるアドレスに対する書込み又は消去を行う試験パターンを出力させる命令列を生成してよい。
【００１２】
また、試験装置は複数の半導体メモリを試験し、すべての半導体メモリが、書込み又は消去の完了を示す出力信号を出力した場合に、判定部は、出力信号が条件を満たすと判定してよい。また、半導体メモリは、フラッシュメモリであってよい。
【００１３】
また、出力信号が条件を満たさない場合、第２命令パイプラインは、条件不充足命令列を試験パターン出力部に与えた後に、新たな条件充足命令列を更に生成し、第１命令パイプラインは、条件充足命令列を破棄して、条件不充足命令列を新たに生成し、第２命令パイプラインが条件充足命令列を生成した後、判定部は、出力信号が条件を満たすか否かを再度判定し、選択部は、判定部が判定した結果に基づき、条件充足命令列又は条件不充足命令列のいずれを試験パターン出力部に与えるかを、再度選択してよい。
【００１４】
また、命令格納部は、予め設定された飛び先フラグに対応付けられた命令コードであるフラグコードと、判定部に電子デバイスの出力信号が条件を満たすか否かを判定させ、条件を満たさない場合にフラグコードに対応する命令を、試験パターン出力部に実行させる命令コードである条件ジャンプコードとを格納し、第２命令パイプラインは、条件不充足命令列の先頭及び末尾のそれぞれの命令として、フラグコード及び条件ジャンプコードのそれぞれに対応する命令を生成し、判定部は、条件ジャンプコードに応じて、条件の判定を行ってよい。
【００１５】
また、第２命令パイプラインは、複数の命令コードを処理することにより生成された、予め定められた数の命令を含む格納命令列を格納しており、命令格納部が順次出力する命令コードに基づき、格納命令列を順次更新し、更新された格納命令列の先頭の命令がフラグコードに対応する命令である場合に命令コードを受け取るのを停止することにより、当該格納命令列の少なくとも一部を、条件不充足命令列として保持してよい。
【００１６】
また、第２命令パイプラインが命令コードを受け取るのを停止するまでの期間、命令格納部から順次受け取る命令コードを、第１命令パイプライン及び第２命令パイプラインの両方に供給し、かつ、第２命令パイプラインが命令コードを受け取るのを停止した後、命令コードを第１命令パイプラインに供給する命令供給部を更に備えてよい。
【００１７】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。本例の試験装置１００は、マッチ検出に伴う条件分岐を効率よく行うことにより、複数の電子デバイス１１０ａ〜ｄを高速に試験することができる。試験装置１００は、タイミング発生器１０、パターン発生器２０、波形整形部３０、信号入出力部４０、判定部５０、及びテスタ制御部６０を備える。
【００２０】
タイミング発生器１０は、パターン発生器２０から受け取るタイミングセット信号ＴＳにより指定されたタイミングデータに基づき、予め定められた周期の周期クロックＲＡＴＥを生成してパターン発生器２０に与える。また、タイミング発生器１０は、周期クロックＲＡＴＥに対応する遅延クロックを更に生成して、波形整形部３０に与える。
【００２１】
パターン発生器２０は、タイミングセット信号ＴＳをタイミング発生器１０に与えることにより、タイミングセット信号ＴＳに対応する周期クロックＲＡＴＥをタイミング発生器１０から受け取る。そして、タイミング発生器１０は、周期クロックＲＡＴＥに基づき、予め設定された試験パターンを出力する。また、パターン発生器２０は、更に、複数の電子デバイス１１０ａ〜ｄの出力信号の期待値を、判定部５０に与える。
【００２２】
波形整形部３０は、タイミング発生器１０から受け取る遅延クロックに基づき、パターン発生器２０から受け取る試験パターンの波形を整形することにより、複数の電子デバイス１１０ａ〜ｄに与えるべき試験信号を、信号入出力部４０に与える。信号入出力部４０は、波形整形部３０から受け取る試験信号を複数の電子デバイス１１０ａ〜ｄに与える。また、信号入出力部４０は、複数の電子デバイス１１０ａ〜ｄのそれぞれが試験信号に応じて出力する出力信号を、判定部５０に与える。
【００２３】
判定部５０は、複数の電子デバイス１１０ａ〜ｄの出力信号が予め定められた条件を満たすか否かを判定する。ここで、本例において、試験装置１００は、マッチ試験を行う。マッチ試験において、判定部５０は、出力信号に対する予め定められた期待値をパターン発生器２０から受け取り、出力信号が期待値と一致した場合に、出力信号が当該条件を満たすと判定する。
【００２４】
そして、判定部５０は、当該判定の結果に基づき、当該一致の有無を示すマッチ信号ＭＡＴＣＨをパターン発生器２０に与える。また、当該一致が検出されない場合、パターン発生器２０が所定の試験パターンを出力した後、判定部５０は、複数の電子デバイス１１０ａ〜ｄの出力信号を再度受け取り、その出力信号と期待値の一致を再度判定する。そして、判定の結果が予め設定された規定回数を超えて繰り返し不一致だった場合、判定部５０は、規定回数の超過を示すフェイル信号ＦＡＩＬをパターン発生器２０に出力する。
【００２５】
テスタ制御部６０は、タイミング発生器１０、パターン発生器２０、波形整形部３０、信号入出力部４０、及び判定部５０を制御する。本例において、テスタ制御部６０は、例えば、マッチ試験指示信号ＨＳＭＡＴＣＨをパターン発生器２０に供給することにより、試験装置１００にマッチ試験を実行させる。本例によれば、複数の電子デバイス１１０ａ〜ｂを適切に試験することができる。
【００２６】
尚、本例において、複数の電子デバイス１１０ａ〜ｄは、半導体メモリの一例であるフラッシュメモリである。複数の電子デバイス１１０ａ〜ｄのそれぞれは、試験装置１００から受け取る試験信号に応じて、書込み又は消去を行う。そして、それぞれの電子デバイス１１０において当該書込み又は消去が完了した場合、それぞれの電子デバイス１１０は、当該書込み又は消去の完了を示す出力信号を出力する。そして、すべての電子デバイス１１０ａ〜ｄが、書込み又は消去の完了を示す出力信号を出力した場合、判定部５０は、電子デバイス１１０の出力信号が条件を満たすと判定する。
【００２７】
また、本例において、試験装置１００は、複数の電子デバイス１１０ａ〜ｄに対し、同時に試験信号を与えるシェアードテスタである。他の例において、試験装置１００は、複数の電子デバイス１１０ａ〜ｄのそれぞれに対し、それぞれ独立な試験信号を与えるパーサイトテスタであってもよい。
【００２８】
図２は、マッチ試験を行う場合における、試験装置１００の動作の一例を示すフローチャートである。最初に、パターン発生器２０は、ＤＵＴである電子デバイス１１０の予め設定されたアドレスに対する書込みを行うための試験パターンを出力し、波形整形部３０は、その試験パターンに対応する試験信号を出力して、電子デバイス１１０に対する書込みを行う（Ｓ１０２）。
【００２９】
そして、次に、判定部５０は、電子デバイス１１０の出力信号を期待値と一致するか否かを判定するマッチ検出を行う（Ｓ１０４）。そして、出力信号が期待値と一致した場合（マッチ）、判定部５０は、書込みが完了したと判定して、このマッチ試験を終了する。この場合、試験装置１００は、次に、例えば、電子デバイス１１０の次のアドレスに対する書込みを開始する。
【００３０】
Ｓ１０４において、出力信号が期待値と一致しない場合（アンマッチ）、判定部５０は、書込みが完了していないと判定する。そして、既に行った書込みの繰り返し数が、規定回数以内である場合（Ｓ１０６）、Ｓ１０２に戻って、電子デバイス１１０の同じアドレスに対して再度書込みを行う。
【００３１】
一方、繰り返し数が、規定回数を越えた場合（Ｓ１０６）、判定部５０は、当該書込みが失敗（マッチフェイル）したと判定する。この場合、試験装置１００は、例えば、電子デバイス１１０における不良箇所の記録等のマッチフェイル処理を行って（Ｓ１０８）、動作を終了する。尚、試験装置１００は、マッチフェイル処理の後に、例えば、電子デバイス１１０の次のアドレスに対する書込みを開始してもよい。
【００３２】
本例によれば、フラッシュメモリ等である電子デバイス１１０を適切に試験することができる。尚、判定部５０は、例えば、Ｓ１０４においてマッチ信号ＭＡＴＣＨを出力し、Ｓ１０８においてフェイル信号ＦＡＩＬを出力する。また、電子デバイス１１０は、電子デバイス１１０に対する書込みに代えて消去を行うことにより、同様のマッチ試験を行ってもよい。
【００３３】
図３は、パターン発生器２０の構成の一例を示す。パターン発生器２０は、命令格納メモリ２０２、パイプライン制御部２１２、第１命令パイプライン２０４、第２命令パイプライン２０６、選択部２０８、及び試験パターン出力部２１０を有する。
【００３４】
命令格納メモリ２０２は、電子デバイス１１０（図１参照）の試験に用いる複数の命令コードを格納する命令格納部の一例である。命令格納メモリ２０２は、予め設定されたプログラムにおける複数の命令コードを格納する。
【００３５】
パイプライン制御部２１２は、命令格納メモリ２０２に格納された複数の命令コードを、第１命令パイプライン２０４及び第２命令パイプライン２０６のそれぞれ供給する命令供給部の一例である。パイプライン制御部２１２は、タイミング発生器１０から受け取る周期クロックＲＡＴＥに応じて、命令格納メモリ２０２において命令コードが格納されているアドレスを示すプログラムカウンタ値ＰＣ１、２を順次変更することにより、命令格納メモリ２０２に、プログラムカウンタ値ＰＣ１、２のそれぞれに対応する命令コードを、第１命令パイプライン２０４及び第２命令パイプライン２０６のそれぞれに供給させる。
【００３６】
また、パイプライン制御部２１２は、第１命令パイプライン２０４、第２命令パイプライン２０６、判定部５０、及びテスタ制御部６０からうけとる情報に基づき、プログラムカウンタ値ＰＣ１、２を出力する。尚、本例において、パイプライン制御部２１２は、タイミング発生器１０にタイミングセット信号ＴＳを与える。また、パイプライン制御部２１２は、パイプラインクロックＰＣＬＫ１、２のそれぞれを、第１命令パイプライン２０４及び第２命令パイプライン２０６のそれぞれに与える。
【００３７】
第１命令パイプライン２０４及び第２命令パイプライン２０６は、命令格納メモリ２０２から順次受け取る複数の命令コードを、パイプラインクロックＰＣＬＫ１、２に応じて順次処理することにより、試験パターン出力部２１０に与えるべき複数の命令を含む命令列をそれぞれ生成する。第１命令パイプライン２０４及び第２命令パイプライン２０６は、生成した命令列を、選択部２０８を介して試験パターン出力部２１０に与えることにより、電子デバイス１１０に与えるべき試験パターンを試験パターン出力部２１０に出力させる。
【００３８】
例えば、第１命令パイプライン２０４は、判定部５０による判定結果がマッチである場合に試験パターン出力部２１０に与えるべき命令列である条件充足命令列を生成する。また、第２命令パイプライン２０６は、判定結果がアンマッチである場合に試験パターン出力部２１０に与えるべき命令列である条件不充足命令列を生成する。
【００３９】
尚、第１命令パイプライン２０４及び第２命令パイプライン２０６のそれぞれは、条件不充足命令列及び条件充足命令列のそれぞれを生成してもよい。また、第１命令パイプライン２０４及び第２命令パイプライン２０６は、格納している命令列における、先頭の命令に対応する命令コードを識別するための情報を、パイプライン制御部２１２に与える。
【００４０】
選択部２０８は、判定部５０及びテスタ制御部６０からそれぞれ受け取る、マッチ信号ＭＡＴＣＨ及びマッチ試験指示信号ＨＳＭＡＴＣＨに基づき、第１命令パイプライン２０４又は第２命令パイプライン２０６の一方及び他方をメインパイプライン及びサブパイプラインとして選択し、メインパイプラインから受け取る命令列を試験パターン出力部２１０に供給する。これにより、選択部２０８は、条件充足命令列又は条件不充足命令列のいずれを試験パターン出力部２１０に与えるかを選択する。
【００４１】
尚、選択部２０８は、マッチ信号ＭＡＴＣＨ及びマッチ試験指示信号ＨＳＭＡＴＣＨに基づき、第１命令パイプライン２０４又は第２命令パイプライン２０６のいずれをメインパイプラインとして選択しているかを示す選択信号ＭＳＰＳＬを生成して、パイプライン制御部２１２に与える。選択部２０８は、例えば、トグルフリップフロップ（図示せず）を含んでよい。当該トグルフリップフロップは、例えば、２個のデータ入力のそれぞれに、第１命令パイプライン２０４及び第２命令パイプライン２０６のそれぞれの出力を受け取り、選択入力に受け取る選択信号ＭＳＰＳＬに応じて、いずれかのデータ入力に受け取る信号を出力する。
【００４２】
また、選択部２０８は、パイプライン制御部２１２から受け取るスタート信号ＳＴＡＲＴに応じて動作を開始する。これにより、選択部２０８は、パイプライン制御部２１２と同期して適切に動作する。
【００４３】
試験パターン出力部２１０は、選択部２０８を介してメインパイプラインから受け取る命令列に基づく試験パターンを生成して、波形整形部３０に出力する。これにより、試験パターン出力部２１０は、当該試験パターンを、電子デバイス１１０に出力する。
【００４４】
また、試験パターン出力部２１０は、当該試験パターンに対応して、電子デバイス１１０の出力信号の期待値を判定部５０に与える。更には、試験パターン出力部２１０は、受け取った命令列における所定の命令に応じて、判定部５０にマッチ検出をさせる。
【００４５】
本例において、試験パターン出力部２１０は、マッチ検出に先立ち、電子デバイス１１０の予め設定されたアドレスに対する書込み又は消去を行う試験パターンを出力する。そして、試験パターン出力部２１０は、条件充足命令列を受け取った場合、電子デバイス１１０の当該予め設定されたアドレスと異なるアドレスに対する書込み又は消去を行う。一方、試験パターン出力部２１０は、条件不充足命令列を受け取った場合、当該予め設定されたアドレスに対して、再度、書込み又は消去を行う。
【００４６】
本例によれば、試験パターン出力部２１０は、マッチ試験の結果に応じて、出力する試験パターンを速やかに変更することができる。また、これにより、電子デバイス１１０の試験時間を低減することができる。
【００４７】
図４は、命令格納メモリ２０２が格納するプログラムの一例を示す。図４（ａ）は、このプログラムにおける複数の命令コードの一例を示す。命令格納メモリ２０２は、複数の命令を、行番号＃０〜＃１５のそれぞれに対応付けて格納する。この場合、パイプライン制御部２１２は、プログラムカウンタ値ＰＣ１、２として、命令格納メモリ２０２に格納されたプログラムにおける行番号に対応する値を出力してよい。
【００４８】
本例において、命令格納メモリ２０２は、行番号＃２に、予め設定された飛び先フラグＡＡに対応付けられた命令コードであるフラグコードを格納する。また、命令格納メモリ２０２は、行番号＃５に、飛び先フラグＡＡに対応する条件ジャンプコードを格納する。
【００４９】
ここで、＃５の条件ジャンプコードは、判定部５０にマッチ検出を行わせ、アンマッチの場合、指定の飛び先フラグＡＡの行番号＃２のフラグコードに実行対象を移す命令コードである。判定部５０は、この条件ジャンプコードに応じて、電子デバイス１１０の出力信号が予め定められた条件を満たすか否かを判定する（マッチ検出）。そして、出力信号がその条件を満たさない場合（アンマッチ）、試験パターン出力部２１０は、指定されたフラグコードに対応する命令を実行する。
【００５０】
例えば、判定部５０による判定結果がアンマッチである場合、試験装置１００は、複数の行番号＃２〜＃５の命令コードに対応する試験信号を繰り返し出力する。この場合、図２を用いて説明したように、試験装置１００は、電子デバイス１１０の同じアドレスに対して書込みを繰り返す。
【００５１】
また、判定部５０による判定結果がマッチである場合、試験装置１００は、行番号＃６以降の命令コードに対応する試験信号を出力することにより、例えば、電子デバイス１１０の次のアドレスに対する書込みを開始する。
【００５２】
尚、命令格納メモリ２０２は、行番号＃９に、飛び先フラグＢＢに対応付けられたフラグコードを更に格納し、＃１２に、このフラグコードに対応する条件ジャンプコードを格納する。試験装置１００は、例えば、複数の行番号＃９〜＃１２の命令コードに対応して、電子デバイス１１０の次のアドレスに対する書込みを行う。
【００５３】
また、命令格納メモリ２０２は、行番号１５に、このプログラムの最終行を示す終了コードＳＴＰＳを格納する。命令格納メモリ２０２は、その他の行に、ノーオペレーションコードを格納する。
【００５４】
図４（ｂ）は、フラグコードの一例を示す。本例において、命令格納メモリ２０２は、マッチ試験に用いるフラグコードとして、予め定められた拡張ビットが所定の値に設定された命令コードを格納する。これにより、命令格納メモリ２０２は、マッチ試験に用いるフラグコードを、他の用途のフラグコードと区別して格納することができる。尚、フラグコードにおける拡張ビット以外のビットは、例えば、その命令コードがフラグコードであることを示す。
【００５５】
図５は、パターン発生器２０の動作の一例を示すフローチャートである。本例において、選択部２０８は、第１命令パイプライン２０４をメインパイプライン、第２命令パイプライン２０６をサブパイプラインとして選択している。また、第１命令パイプライン２０４及び第２命令パイプライン２０６は、複数の命令コードを処理することにより生成された、予め定められた数の命令を含む格納命令列を、それぞれ格納する。
【００５６】
最初に、パイプライン制御部２１２は、命令格納メモリ２０２にプログラムカウンタ値ＰＣ１、２を与えることにより、プログラムカウンタ値ＰＣ１、２に対応する命令コードを第１命令パイプライン２０４及び第２命令パイプライン２０６に供給する（Ｓ２０２）。命令格納メモリ２０２は、例えば、プログラムカウンタ値ＰＣ２として、プログラムカウンタ値ＰＣ１と同じ値を出力する。
【００５７】
そして、メインパイプラインである第１命令パイプライン２０４に格納された命令列における先頭の命令がフラグコードに対応する命令でなければ（Ｓ２０４）、Ｓ２０２に戻り、パイプライン制御部２１２は、次の命令コードを、第１命令パイプライン２０４及び第２命令パイプライン２０６に供給する。これにより、第１命令パイプライン２０４及び第２命令パイプライン２０６は、命令格納メモリ２０２が順次出力する命令コードに基づき、格納命令列を順次更新する。
【００５８】
一方、Ｓ２０４において、先頭の命令がフラグコードに対応する命令である場合、パイプライン制御部２１２は、サブパイプラインである第２命令パイプライン２０６への命令コードの供給を停止する。（Ｓ２０６）。すなわち、第２命令パイプライン２０６は、更新された格納命令列の先頭の命令がフラグコードに対応する命令である場合に命令コードを受け取るのを停止する。これにより、第２命令パイプライン２０６は、当該格納命令列の少なくとも一部を、条件不充足命令列として保持する。第２命令パイプライン２０６は、条件不充足命令列として、格納命令列の先頭の命令を含む命令列を格納するのが好ましい。
【００５９】
ここで、本例において、命令格納メモリ２０２は、図４を用いて説明したプログラムにおける命令コードを、行番号＃０の命令コードから順次出力する。そして、第２命令パイプライン２０６は、条件不充足命令列の先頭及び末尾のそれぞれの命令として、行番号＃２のフラグコード、及び行番号＃５の条件ジャンプコードのそれぞれに対応する命令を生成する。
【００６０】
Ｓ２０６の次に、パイプライン制御部２１２は、第１命令パイプライン２０４に次の命令コードを供給する（Ｓ２０８）。第１命令パイプライン２０４は、受け取った命令コードに基づき、格納命令列を更新する。
【００６１】
すなわち、パイプライン制御部２１２は、第２命令パイプライン２０６が命令コードを受け取るのを停止するまでの期間、命令格納メモリ２０２が順次出力する命令コードを、第１命令パイプライン２０４及び第２命令パイプライン２０６インの両方に供給する。また、第２命令パイプライン２０６が命令コードを受け取るのを停止した後、パイプライン制御部２１２は、命令コードを第１命令パイプライン２０４に供給する。
【００６２】
そして、第１命令パイプライン２０４における格納命令列における先頭の命令が条件ジャンプ命令（ＦＬＧＬＩ）に対応する命令でなければ（Ｓ２１０）、Ｓ２０８に戻り、パイプライン制御部２１２は、次の命令コードを、第１命令パイプライン２０４に供給する。これにより、第１命令パイプライン２０４は、条件充足命令列を生成する。
【００６３】
一方、Ｓ２１０において、先頭の命令が条件ジャンプ命令に対応する命令である場合、試験パターン出力部２１０は、判定部５０にマッチ検出を行わせる（Ｓ２１２）。そして、判定結果がマッチである場合、パイプライン制御部２１２は、第２命令パイプライン２０６に格納された命令列を、第１命令パイプライン２０４に格納された命令列と同一の命令列に更新する（Ｓ２１６）。
【００６４】
この場合、パイプライン制御部２１２は、第２命令パイプライン２０６に格納された命令列を破棄させた後、第２命令パイプライン２０６に新たな命令コードを順次供給することにより、第２命令パイプライン２０６を詰め直す。そして、次に、Ｓ２０２に戻り、パイプライン制御部２１２は、次の命令コードを第１命令パイプライン２０４及び第２命令パイプライン２０６に供給する。
【００６５】
一方、Ｓ２１２において、判定結果がアンマッチである場合、選択部２０８は、第２命令パイプライン２０６をメインパイプライン、第１命令パイプライン２０４をサブパイプラインとして新たに選択することにより、メインパイプラインとサブパイプラインとを入れ換える（Ｓ２１４）。この場合、パイプライン制御部２１２は、新たなサブパイプラインである第１命令パイプライン２０４に格納された命令列を、第２命令パイプライン２０６に格納された命令列と同一の命令列に更新し（Ｓ２１６）、Ｓ２０２に戻る。第１命令パイプライン２０４は、Ｓ２１６において条件充足命令列を破棄した後、Ｓ２０２及びＳ２０４において、条件不充足命令列を新たに生成する。
【００６６】
また、この場合、選択部２０８は、新たなメインパイプラインである第２命令パイプライン２０６に、条件不充足命令列を出力させる。試験パターン出力部２１０は、条件不充足命令列に基づき、予め設定されたアドレスに対して、再度、書込み又は消去を行う。そして、第２命令パイプライン２０６は、条件不充足命令列を試験パターン出力部２１０に与えた後に、Ｓ２０８及びＳ２１０において、新たな条件充足命令列を更に生成する。
【００６７】
また、第２命令パイプライン２０６が条件充足命令列を生成した後、Ｓ２１２において、判定部５０は、再度マッチ検出を行う。選択部２０８は、マッチ検出の結果に基づき、条件充足命令列又は条件不充足命令列のいずれを試験パターン出力部２１０に与えるかを、再度選択する。
【００６８】
尚、Ｓ２１２において、判定結果がマッチフェイルである場合、パイプライン制御部２１２は、第１命令パイプライン２０４及び第２命令パイプライン２０６のそれぞれに格納された命令列を破棄した後、第１命令パイプライン２０４及び第２命令パイプライン２０６に新たな命令を順次供給することにより、第１命令パイプライン２０４及び第２命令パイプライン２０６のそれぞれに格納された命令列を更新し（Ｓ２１８）、Ｓ２０２に戻る。
【００６９】
本例によれば、判定部５０による判定結果がマッチ又はアンマッチのいずれの場合でも、試験パターン出力部２１０に命令を供給するメインパイプラインの詰め直しを行わない。そのため、本例によれば、パターン発生器２０は、マッチ検出の結果に応じて、速やかに次の試験パターンを出力することができる。また、これにより、マッチ試験を高速に行うことができる。
【００７０】
尚、他の例において、パターン発生器２０は、判定結果がマッチフェイルの場合に出力すべき命令列を格納するパイプラインを更に有してもよい。この場合、更に高速にマッチ試験を行うことができる。
【００７１】
図６及び図７は、第１命令パイプライン２０４及び第２命令パイプライン２０６の動作の一例を説明する図である。図６（ａ）〜（ｊ）、図７（ａ）〜（ｄ）のそれぞれにおいて、上段及び下段は、第１命令パイプライン２０４及び第２命令パイプライン２０６の格納命令列をそれぞれ示す。
【００７２】
また、図６及び図７においては、説明の便宜上、パイプラインの段数が４段である場合の動作を説明する。第１命令パイプライン２０４及び第２命令パイプライン２０６は、図４（ａ）を用いて説明したプログラムにおける命令コードを順次受け取ることにより、図６（ａ）〜（ｊ）、図７（ａ）〜（ｄ）のそれぞれが示す状態に、順次変化する。
【００７３】
第１命令パイプライン２０４及び第２命令パイプライン２０６は、最初に、行番号＃０からの命令コードを順次受け取ることにより、図６（ａ）に示すように、先頭の命令として、行番号＃０に対応する命令を格納する。この場合、第１命令パイプライン２０４及び第２命令パイプライン２０６は、同一の格納命令列を格納している。また、選択部２０８は、第１命令パイプライン２０４をメインパイプラインとして選択している。
【００７４】
そして、第１命令パイプライン２０４が行番号＃０〜＃１に対応する命令を試験パターン出力部２１０に出力した後、第１命令パイプライン２０４及び第２命令パイプライン２０６は、図６（ｂ）に示すように、格納命令列を、先頭に行番号＃２のフラグコードに対応する命令を含む命令列に更新する。この場合、パイプライン制御部２１２は、このフラグコードに対応する命令の検出に応じて、第２命令パイプライン２０６への命令コードの供給を停止する。これにより、第２命令パイプライン２０６は、行番号＃２〜＃５の命令コードに対応する命令列を、条件不充足命令列として保持する。
【００７５】
そして、第１命令パイプライン２０４が行番号＃２〜＃４に対応する命令を試験パターン出力部２１０に出力した後、第１命令パイプライン２０４は、図６（ｃ）に示すように、格納命令列を、先頭に行番号＃５の条件ジャンプコードに対応する命令を含む命令列に更新する。これにより、第１命令パイプライン２０４は、行番号＃６以降の命令コードに対応する命令列を、条件充足命令列として格納する。
【００７６】
そして、判定部５０は、第１命令パイプライン２０４の先頭に格納された条件ジャンプコードに対応する命令に応じて、マッチ検出を行う。そして、判定結果がアンマッチである場合、選択部２０８は、メインパイプラインとサブパイプラインとを入れ換えて選択する。
【００７７】
この場合、図６（ｄ）に示すように、新たなサブパイプラインである第１命令パイプライン２０４は、格納命令列を破棄した後に、行番号＃２以降の命令コードを順次受け取ることにより、新たなメインパイプラインである第２命令パイプライン２０６の格納命令列と同一の命令列を、新たに格納する。これにより、第１命令パイプライン２０４は、格納命令列を詰め直す。
【００７８】
そして、図６（ｂ）、（ｃ）を用いて説明した第２命令パイプライン２０６及び第１命令パイプライン２０４の動作とそれぞれ同様の動作により、図６（ｅ）に示すように、第１命令パイプライン２０４は条件不充足命令列を保持し、第２命令パイプライン２０６は条件充足命令列を格納する。
【００７９】
そして、判定部５０は、第２命令パイプライン２０６の先頭に格納された条件ジャンプコードに対応する命令に応じて、マッチ検出を行い、判定結果がアンマッチである場合、選択部２０８は、メインパイプラインとサブパイプラインとを入れ換えて選択する。
【００８０】
この場合、図６（ｄ）を用いて説明した第１命令パイプライン２０４の動作と同様の動作により、図６（ｆ）に示すように、新たなサブパイプラインである第２命令パイプライン２０６は、格納命令列を詰め直し、図６（ｇ）に示すように、第１命令パイプライン２０４及び第２命令パイプライン２０６は、図６（ｃ）と同じ状態になる。
【００８１】
そして、判定結果がマッチである場合、図６（ｈ）に示すように、第２命令パイプライン２０６は、保持している条件不充足命令列を破棄した後に、第１命令パイプライン２０４の格納命令列と同一の命令列を新たに格納する。
【００８２】
尚、第２命令パイプライン２０６が新たな格納命令列を格納すべく命令コードを順次受け取っている間、第１命令パイプライン２０４は、図６（ｉ）に示すように、命令格納メモリ２０２から他の命令コードを受け取ることにより、格納命令列を更新してよい。
【００８３】
そして、第２命令パイプライン２０６は、図６（ｊ）に示すように、格納命令列の先頭に行番号＃９のフラグコードに対応する命令を生成した場合、行番号＃９〜＃Ｃの命令コードに対応する命令列を、条件不充足命令列として保持する。
【００８４】
そして、第１命令パイプライン２０４は、図７（ａ）に示すように、格納命令列を、先頭に行番号＃Ｃの条件ジャンプコードに対応する命令を含む命令列に更新し、行番号＃Ｄ以降の命令コードに対応する命令列を、条件充足命令列として格納する。判定部５０は、この条件ジャンプコードに対応する命令に応じて、マッチ検出を行う。
【００８５】
ここで、判定結果がアンマッチであれば、選択部２０８は、メインパイプラインとサブパイプラインとを入れ換えて選択する。そして、図７（ｂ）に示すように、新たなサブパイプラインである第１命令パイプライン２０４は、格納命令列を、新たなメインパイプラインである第２命令パイプライン２０６の格納命令列と同一の命令列に詰め直す。
【００８６】
そして、第１命令パイプライン２０４は、図７（ｃ）に示すように、行番号＃９〜＃Ｃの命令コードに対応する条件不充足命令列を保持し、第２命令パイプライン２０６は、行番号＃Ｄ以降の命令コードに対応する条件充足命令列を格納し、判定部５０はマッチ検出を行う。
【００８７】
ここで、判定結果がマッチであれば、第１命令パイプライン２０４は格納命令列を詰め直し、第２命令パイプライン２０６は行番号＃Ｄ〜＃Ｆに対応する命令を順次出力する。この場合、試験装置１００は、行番号＃Ｆの終了コードＳＴＰＳに応じて、動作を終了する。
【００８８】
図８は、第１命令パイプライン２０４の構成の一例を示す。第１命令パイプライン２０４は、命令コードパイプライン５０６、ＪＭＰフラグパイプライン５０２、及び飛び先アドレスパイプライン５０４を有する。
【００８９】
命令コードパイプライン５０６、ＪＭＰフラグパイプライン５０２、及び飛び先アドレスパイプライン５０４のそれぞれは、パイプライン制御部２１２から受け取るパイプラインクロックＰＣＬＫ１に応じて、命令格納メモリ２０２から順次命令コードを受け取ることにより、格納する情報を順次更新する。
【００９０】
命令コードパイプライン５０６は、格納命令列における複数の命令にそれぞれ対応して設けられた複数のレジスタ５０８を含む。複数のレジスタ５０８は、それぞれ対応する命令を格納しており、格納している命令を、パイプラインクロックＰＣＬＫ１に応じて、次段のレジスタ５０８に与える。また、初段のレジスタ５０８は、命令格納メモリ２０２から受け取る命令コードに基づき、その命令コードに対応する命令を、格納命令列の末尾の命令として格納する。尚、初段のレジスタ５０８は、例えば、命令コードをデコードすることにより生成された命令を受け取って格納してもよい。
【００９１】
また、最終段のレジスタ５０８は、格納命令列における先頭の命令を格納し、その命令を、パイプラインクロックＰＣＬＫ１に応じて、選択部２０８に与える。本例によれば、第１命令パイプライン２０４は、命令格納メモリ２０２から順次受け取る命令コードに基づき、格納命令列を、適切に更新することができる。
【００９２】
ＪＭＰフラグパイプライン５０２は、命令格納メモリ２０２から受け取る命令コードに基づき、格納命令列におけるそれぞれの命令がフラグコードであるか否かを示す情報を格納する。また、ＪＭＰフラグパイプライン５０２は、格納命令列における先頭の命令がフラグコードであるか否かを示すフラグ情報（ＪＭＰ  ＦＬＧ１）をパイプライン制御部２１２に与える。
【００９３】
飛び先アドレスパイプライン５０４は、命令格納メモリ２０２から受け取る命令コードに基づき、格納命令列におけるそれぞれの命令に対応して、それぞれの次の命令に対応する命令コードのプログラムカウンタ値を格納する。また、飛び先アドレスパイプライン５０４は、格納命令列における先頭の命令に対応して格納されたプログラムカウンタ値である格納カウンタデータ（ＰＣＤ１）を、パイプライン制御部２１２に与える。
【００９４】
尚、ＪＭＰフラグパイプライン５０２及び飛び先アドレスパイプライン５０４のそれぞれは、命令コードパイプライン５０６と同一又は同様の構成を有してい。本例において、ＪＭＰフラグパイプライン５０２及び飛び先アドレスパイプライン５０４のそれぞれは、命令コードパイプライン５０６と同じ段数のパイプラインである。
【００９５】
また、第２命令パイプライン２０６（図３参照）は、フラグ情報（ＪＭＰ  ＦＬＧ１）に代えて、フラグ情報（ＪＭＰ  ＦＬＧ２）を出力し、格納カウンタデータ（ＰＣＤ１）に代えて、格納カウンタデータ（ＰＣＤ２）を出力する。その他の点において、第２命令パイプライン２０６は第１命令パイプライン２０４と同一又は同様の機能及び構成を有する。
【００９６】
図９は、パイプライン制御部２１２の構成の一例を示す。パイプライン制御部２１２は、イニシャルクロック発生部３０２、第１パイプライン制御部３０４、及び第２パイプライン制御部３０６を有する。
【００９７】
イニシャルクロック発生部３０２は、選択部２０８から受け取る選択信号ＭＳＰＳＬに基づく制御信号ＲＤＩＳを第１パイプライン制御部３０４及び第２パイプライン制御部３０６に与えることにより、これらを制御する。また、イニシャルクロック発生部３０２は、周期クロックＲＡＴＥより高い周波数を有する高クロックＲＳＴＡＲＴを、第１パイプライン制御部３０４及び第２パイプライン制御部３０６に与え、選択部２０８にスタート信号ＳＴＡＲＴを与える。
【００９８】
第１パイプライン制御部３０４は、マッチ試験指示信号ＨＳＭＡＴＣＨ、周期クロックＲＡＴＥ、フェイル信号ＦＡＩＬ、選択信号ＭＳＰＳＬ、制御信号ＲＤＩＳ、高クロックＲＳＴＡＲＴに基づき、パイプラインクロックＰＣＬＫ１を出力する。例えば、パイプライン制御部２１２がメインパイプラインに命令コードを供給する場合、第１パイプライン制御部３０４は、パイプラインクロックＰＣＬＫ１として、周期クロックＲＡＴＥを出力する。
【００９９】
また、第１パイプライン制御部３０４は、プログラムカウンタ値ＰＣ１を命令格納メモリ２０２に与える。第１パイプライン制御部３０４は、周期クロックＲＡＴＥに応じて、プログラムカウンタ値ＰＣ１を順次変更する。
【０１００】
ここで、第１パイプライン制御部３０４は、第２命令パイプライン２０６から受け取るフラグ情報（ＪＭＰ  ＦＬＧ２）に基づき、格納命令列の先頭の命令がフラグコードであるか否かを判定する。そして、先頭の命令がフラグコードである場合、第１パイプライン制御部３０４は、パイプラインクロックＰＣＬＫ１の出力を停止する。これにより、パイプライン制御部２１２は、第１命令パイプライン２０４への命令コードの供給を停止する。
【０１０１】
また、第１命令パイプライン２０４が格納命令列を破棄した場合、第１パイプライン制御部３０４は、第２命令パイプライン２０６から受け取る格納カウンタデータ（ＰＣＤ２）に基づき、第１命令パイプライン２０４を詰め直す。この場合、第１パイプライン制御部３０４は、第２命令パイプライン２０６を、第１命令パイプライン２０４に供給すべき命令コードに対応するプログラムカウンタ値を格納するリザベーションレジスタとして用いる。第１パイプライン制御部３０４は、格納カウンタデータ（ＰＣＤ２）に基づき、出力するプログラムカウンタ値ＰＣ１の値を変更する。
【０１０２】
ここで、第１命令パイプライン２０４を詰め直す場合、第１パイプライン制御部３０４は、パイプラインクロックＰＣＬＫ１として、高クロックＲＳＴＡＲＴを出力する。この場合、第１命令パイプライン２０４を高速に詰め直すことができる。
【０１０３】
第２パイプライン制御部３０６は、フラグ情報（ＪＭＰ  ＦＬＧ２）及び格納カウンタデータ（ＰＣＤ２）に代えて、第１命令パイプライン２０４から、フラグ情報（ＪＭＰ  ＦＬＧ１）及び格納カウンタデータ（ＰＣＤ１）を受け取り、パイプラインクロックＰＣＬＫ１に代えて、パイプラインクロックＰＣＬＫ２を出力する。その他の点において、第２パイプライン制御部３０６は、第１パイプライン制御部３０４と同一又は同様の機能及び構成を有するため説明を省略する。本例によれば、第１命令パイプライン２０４及び第２命令パイプライン２０６を適切に制御することができる。
【０１０４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０５】
上記説明から明らかなように、本発明によれば、電子デバイスを高速に試験することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】試験装置１００の動作の一例を示すフローチャートである。
【図３】パターン発生器２０の構成の一例を示す図である。
【図４】命令格納メモリ２０２が格納するプログラムの一例を示す。
図４（ａ）は、このプログラムにおける複数の命令コードの一例を示す
図４（ｂ）は、フラグコードの一例を示す。
【図５】パターン発生器２０の動作の一例を示すフローチャートである。
【図６】第１命令パイプライン２０４及び第２命令パイプライン２０６の動作の一例を説明する図である。
図６（ａ）〜（ｊ）は、第１命令パイプライン２０４及び第２命令パイプライン２０６の動作の一例を説明する。
【図７】第１命令パイプライン２０４及び第２命令パイプライン２０６の動作の一例を説明する図である。
図７（ａ）〜（ｄ）は、第１命令パイプライン２０４及び第２命令パイプライン２０６の動作の一例を説明する。
【図８】第１命令パイプライン２０４の構成の一例を示す図である。
【図９】パイプライン制御部２１２の構成の一例を示す図である。
【符号の説明】
１０・・・タイミング発生器、２０・・・パターン発生器、３０・・・波形整形部、４０・・・信号入出力部、５０・・・判定部、６０・・・テスタ制御部、１００・・・試験装置、１１０・・・電子デバイス、２０２・・・命令格納メモリ、２０４・・・第１命令パイプライン、２０６・・・第２命令パイプライン、２０８・・・選択部、２１０・・・試験パターン出力部、２１２・・・パイプライン制御部、３０２・・・イニシャルクロック発生部、３０４・・・第１パイプライン制御部、３０６・・・第２パイプライン制御部、５０２・・・ＪＭＰフラグパイプライン、５０４・・・飛び先アドレスパイプライン、５０６・・・命令コードパイプライン、５０８・・・レジスタ
【図１】
2004264047.tif 000003
【図２】
2004264047.tif 000004
【図３】
2004264047.tif 000005
【図４】
2004264047.tif 000006
【図５】
2004264047.tif 000007
【図６】
2004264047.tif 000008
【図７】
2004264047.tif 000009
【図８】
2004264047.tif 000010
【図９】
2004264047.tif 000011