(57)【要約】【課題】２次元位置の検出処理の高速化および構成の簡素化を図ることができる光検出装置を提供する。【解決手段】第１積分回路２３は、第１スイッチ素子２１を介して順次入力される一方の光感応部分群からの電流出力を電圧出力に変換して出力する。第１ＣＤＳ回路２４は、第１積分回路２３からの電圧出力の変化量に応じた電圧出力を出力する。第１Ａ／Ｄ変換回路２５は、第１ＣＤＳ回路２４からの電圧出力を順次入力し、その電圧出力をデジタル値に変換して出力する。第１デジタルメモリ２６は、第１Ａ／Ｄ変換回路２５から出力されたデジタル値のうちの第１の期間に対応したデジタル値と、同じく第２の期間に対応したデジタル値とを記憶し、当該記憶したデジタル値を第１差分演算回路２７に出力する。第１差分演算回路２７は、第１デジタルメモリ２６から出力された第１の期間に対応したデジタル値と第２の期間に対応したデジタル値との差分を求め、当該差分に対応するデジタル値を出力する。【選択図】  図９
2004264034.tif 000002
【特許請求の範囲】
【請求項１】
対象物に光を照射する光源とともに用いられ、画素が２次元配列された光感応領域を有する光検出装置であって、
各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成され、
前記２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、
前記２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、
前記光源により前記対象物に前記光が照射されている第１の期間にわたり前記第１の方向に配列された前記複数の画素間において電気的に接続された一方の光感応部分群にて蓄積された電荷に対応する出力と、前記光源により前記対象物に前記光が照射されていない第２の期間にわたり前記一方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、前記第２の方向での輝度プロファイルを検出する第１信号処理回路と、
前記第１の期間にわたり前記第２の方向に配列された前記複数の画素間において電気的に接続された他方の光感応部分群にて蓄積された電荷に対応する出力と、前記第２の期間にわたり前記他方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、前記第１の方向での輝度プロファイルを検出する第２信号処理回路と、を有することを特徴とする光検出装置。
【請求項２】
前記第１信号処理回路は、
前記一方の光感応部分群からの電流出力を前記第２の方向に順次読み出すための第１シフトレジスタと、
前記第１シフトレジスタにより順次読み出される前記各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第１積分回路と、
前記第１積分回路からの電圧出力の変化量に応じた電圧出力を出力する第１ＣＤＳ回路と、
前記第１ＣＤＳ回路から出力される電圧出力をデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、
前記第１Ａ／Ｄ変換回路から出力された前記デジタル値に基づいて、前記第１の期間に対応したデジタル値と前記第２の期間に対応したデジタル値との差分を求める第１差分演算回路と、を含み、
前記第２信号処理回路は、
前記他方の光感応部分群からの電流出力を前記第１の方向に順次読み出すための第２シフトレジスタと、
前記第２シフトレジスタにより順次読み出される前記各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第２積分回路と、
前記第２積分回路からの電圧出力の変化量に応じた電圧出力を出力する第２ＣＤＳ回路と、
前記第２ＣＤＳ回路から出力される電圧出力をデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、
前記第２Ａ／Ｄ変換回路から出力された前記デジタル値に基づいて、前記第１の期間に対応したデジタル値と前記第２の期間に対応したデジタル値との差分を求める第２差分演算回路と、を含んでいることを特徴とする請求項１に記載の光検出装置。
【請求項３】
前記第１信号処理回路は、前記第１Ａ／Ｄ変換回路と前記第１差分演算回路との間に設けられ、前記第１の期間に対応した前記デジタル値と前記第２の期間に対応した前記デジタル値とを記憶し、当該記憶したデジタル値を前記第１差分演算回路に出力する第１デジタルメモリを更に含み、
前記第２信号処理回路は、前記第２Ａ／Ｄ変換回路と前記第２差分演算回路との間に設けられ、前記第１の期間に対応した前記デジタル値と前記第２の期間に対応した前記デジタル値とを記憶し、当該記憶したデジタル値を前記第２差分演算回路に出力する第２デジタルメモリを更に含んでいることを特徴とする請求項２に記載の光検出装置。
【請求項４】
前記第１信号処理回路は、
前記一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を電圧出力に変換して出力する第１積分回路と、
前記第１積分回路に対応して設けられ、対応する第１積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第１結合容量素子および第１増幅器と、前記第１増幅器の入出力間に並列的に設けられた第１積分容量素子と、前記第１積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第１スイッチ素子手段と、を有する第１ＣＤＳ回路と、
前記第１積分回路に対応して設けられ、対応する第１積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第２結合容量素子および第２増幅器と、前記第１積分容量素子の容量値と等しい容量値を有し前記第２増幅器の入出力間に並列的に設けられた第２積分容量素子と、前記第２積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第２スイッチ素子手段と、を有する第２ＣＤＳ回路と、
前記第１ＣＤＳ回路及び前記第２ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路の前記第１積分容量素子および対応する第２ＣＤＳ回路の前記第２積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第１差分演算回路と、を含み、
前記第２信号処理回路は、
前記他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を電圧出力に変換して出力する第２積分回路と、
前記第２積分回路に対応して設けられ、対応する第２積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第３結合容量素子および第３増幅器と、前記第３増幅器の入出力間に並列的に設けられた第３積分容量素子と、前記第３積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第３スイッチ素子手段と、を有する第３ＣＤＳ回路と、
前記第２積分回路に対応して設けられ、対応する第２積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第４結合容量素子および第４増幅器と、前記第４積分容量素子の容量値と等しい容量値を有し前記第４増幅器の入出力間に並列的に設けられた第４積分容量素子と、前記第４積分容量素子に前記電圧出力の変化量に応じた電荷量を蓄積させる第４スイッチ素子手段と、を有する第４ＣＤＳ回路と、
前記第３ＣＤＳ回路及び前記第４ＣＤＳ回路に対応して設けられ、対応する第３ＣＤＳ回路の前記第３積分容量素子および対応する第４ＣＤＳ回路の前記第４積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第２差分演算回路と、を含んでいることを特徴とする請求項１に記載の光検出装置。
【請求項５】
前記第１信号処理回路は、
前記第１差分演算回路に対応して設けられ、対応する第１差分演算回路からの電圧出力を保持して出力する第１サンプルアンドホールド回路と、
前記第１サンプルアンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、を更に含み、
前記第２信号処理回路は、
前記第２差分演算回路に対応して設けられ、対応する第２差分演算回路からの電圧出力を保持して出力する第２サンプルアンドホールド回路と、
前記第２サンプルアンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に含んでいることを特徴とする請求項４に記載の光検出装置。
【請求項６】
前記第１信号処理回路は、
前記一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第１容量素子及び第２容量素子を有し、前記一方の光感応部分群にて前記第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第１容量素子に蓄積し、前記一方の光感応部分群にて前記第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第２容量素子に蓄積する第１電荷蓄積回路と、
前記第１電荷蓄積回路の前記第１容量素子及び前記第２容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第１差分演算回路と、を含み、
前記第２信号処理回路は、
前記他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第３容量素子及び第４容量素子を有し、前記他方の光感応部分群にて前記第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第３容量素子に蓄積し、前記他方の光感応部分群にて前記第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を前記第４容量素子に蓄積する第２電荷蓄積回路と、
前記第２電荷蓄積回路の前記第３容量素子及び前記第４容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第２差分演算回路と、を含んでいることを特徴とする請求項１に記載の光検出装置。
【請求項７】
前記第１信号処理回路は、
前記第１容量素子及び前記第２容量素子から当該第１容量素子及び第２容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して前記第１差分演算回路に出力する第１積分回路と、
前記第１差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、を更に含み、
前記第２信号処理回路は、
前記第３容量素子及び前記第４容量素子から当該第３容量素子及び第４容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して前記第２差分演算回路に出力する第２積分回路と、
前記第２差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に含んでいることを特徴とする請求項６に記載の光検出装置。
【請求項８】
対象物に光を照射する光源とともに用いられ、画素が２次元配列された光感応領域を有する光検出装置であって、
各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成され、
前記２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、
前記２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、
前記第１の方向に配列された前記複数の画素間において電気的に接続された一方の光感応部分群に対応して設けられ、前記光源により前記対象物に前記光が照射されている第１の期間における前記一方の光感応部分群からの電流出力から、前記光源により前記対象物に前記光が照射されていない第２の期間における前記一方の光感応部分群からの電流出力を除去して、出力する第１除去回路と、
前記第１除去回路に対応して設けられ、対応する第１除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第１積分回路と、
前記第２の方向に配列された前記複数の画素間において電気的に接続された他方の光感応部分群に対応して設けられ、前記第１の期間における前記他方の光感応部分群からの電流出力から、前記第２の期間における前記他方の光感応部分群からの電流出力を除去して、出力する第２除去回路と、
前記第２除去回路に対応して設けられ、対応する第２除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第２積分回路と、を有することを特徴とする光検出装置。
【請求項９】
前記第１除去回路は、
ソース端子が前記一方の光感応部分に接続され、ドレイン端子が接地された第１ＭＯＳトランジスタと、
一方の端子が前記第１ＭＯＳトランジスタのゲート端子と接続され、他方の端子が接地された第１容量素子と、
一方の端子が前記第１ＭＯＳトランジスタのゲート端子と接続され、他方の端子が前記第１積分回路の出力と接続された第１スイッチ素子と、を含み、
前記第２除去回路は、
ソース端子が前記他方の光感応部分に接続され、ドレイン端子が接地された第２ＭＯＳトランジスタと、
一方の端子が前記第２ＭＯＳトランジスタのゲート端子と接続され、他方の端子が接地された第２容量素子と、
一方の端子が前記第２ＭＯＳトランジスタのゲート端子と接続され、他方の端子が前記第２積分回路の出力と接続された第２スイッチ素子と、を含んでいることを特徴とする請求項８に記載の光検出装置。
【請求項１０】
前記第１積分回路に対応して設けられ、当該第１積分回路からの電圧出力のうちの前記第２の期間に対応した電圧出力を保持するとともに、当該第１積分回路からの電圧出力のうちの前記第１の期間に対応した電圧出力との差分に応じた電圧出力を出力する第１差分演算回路と、
前記第１差分演算回路に対応して設けられ、対応する第１差分演算回路からの電圧出力を保持して出力する第１サンプルアンドホールド回路と、
前記第１サンプルアンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、
前記第２積分回路に対応して設けられ、当該第２積分回路からの電圧出力のうちの前記第２の期間に対応した電圧出力を保持するとともに、当該第２積分回路からの電圧出力のうちの前記第１の期間に対応した電圧出力との差分に応じた電圧出力を出力する第２差分演算回路と、
前記第２差分演算回路に対応して設けられ、対応する第２差分演算回路からの電圧出力を保持して出力する第２サンプルアンドホールド回路と、
前記第２サンプルアンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有することを特徴とする請求項８に記載の光検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光が入射した２次元位置を検出する光検出装置に関するものである。
【０００２】
【従来の技術】
従来における光検出装置においては、ＭＯＳ型イメージセンサ等の固体撮像素子を用いて、撮像により得られた画像データを画像メモリに取り込み、画像処理して２次元位置を検出するのが一般的である（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特許第２５７３８５５号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術においては、得られた画像データを格納する画像メモリが必要となることから、装置構成が複雑なものになってしまう。また、画像データを画像メモリに格納した後に演算処理を行って２次元位置を検出するため、２次元位置の検出処理に時間がかかってしまう。
【０００５】
本発明は上述の点に鑑みてなされたもので、２次元位置の検出処理の高速化および構成の簡素化を図ることが可能な光検出装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
本発明に係る光検出装置は、対象物に光を照射する光源とともに用いられ、画素が２次元配列された光感応領域を有する光検出装置であって、各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成され、２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、光源により対象物に光が照射されている第１の期間にわたり第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群にて蓄積された電荷に対応する出力と、光源により対象物に光が照射されていない第２の期間にわたり一方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第２の方向での輝度プロファイルを検出する第１信号処理回路と、第１の期間にわたり第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群にて蓄積された電荷に対応する出力と、第２の期間にわたり他方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第１の方向での輝度プロファイルを検出する第２信号処理回路と、を有することを特徴としている。
【０００７】
本発明に係る光検出装置では、１つの画素に入射した光は当該画素を構成する複数の光感応部分それぞれにおいて検出されて、光強度に応じた電流が光感応部分毎に出力される。そして、一方の光感応部分同士が２次元配列における第１の方向に配列された複数の画素にわたって電気的に接続されているので、一方の光感応部分からの電流出力は第１の方向に送られる。また、他方の光感応部分同士が２次元配列における第２の方向に配列された複数の画素にわたって電気的に接続されているので、他方の光感応部分からの電流出力は第２の方向に送られる。このように、一方の光感応部分からの電流出力は第１の方向に送られるとともに、他方の光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分を配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
【０００８】
また、本発明においては、第１信号処理回路により、上記第１の期間にわたり一方の光感応部分群にて蓄積された電荷に対応する出力と上記第２の期間にわたり一方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第２の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第２の方向での輝度プロファイルを検出することができる。また、第２信号処理回路により、上記第１の期間にわたり他方の光感応部分群にて蓄積された電荷に対応する出力と上記第２の期間にわたり他方の光感応部分群にて蓄積された電荷に対応する出力との差分に基づいて、第１の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第１の方向での輝度プロファイルを検出することができる。これらの結果、入射した光の２次元位置を極めて精度良く検出することができる。
【０００９】
また、第１信号処理回路は、一方の光感応部分群からの電流出力を第２の方向に順次読み出すための第１シフトレジスタと、第１シフトレジスタにより順次読み出される各一方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第１積分回路と、第１積分回路からの電圧出力の変化量に応じた電圧出力を出力する第１ＣＤＳ（相関二重サンプリング；Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路と、第１ＣＤＳ回路からの電圧出力をデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、第１Ａ／Ｄ変換回路から出力されたデジタル値に基づいて、第１の期間に対応したデジタル値と第２の期間に対応したデジタル値との差分を求める第１差分演算回路と、を含み、第２信号処理回路は、他方の光感応部分群からの電流出力を第１の方向に順次読み出すための第２シフトレジスタと、第２シフトレジスタにより順次読み出される各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第２積分回路と、第２積分回路からの電圧出力の変化量に応じた電圧出力を出力する第２ＣＤＳ回路と、第２ＣＤＳ回路からの電圧出力をデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、第２Ａ／Ｄ変換回路から出力されたデジタル値に基づいて、第１の期間に対応したデジタル値と第２の期間に対応したデジタル値との差分を求める第２差分演算回路と、を含んでいることが好ましい。このように構成した場合、第１積分回路及び第２積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路及び第２ＣＤＳ回路によりノイズ誤差が解消される。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。また、第１及び第２シフトレジスタそれぞれにより一方及び他方の光感応部分群それぞれからの電流出力を順次読み出して、Ａ／Ｄ変換して差分を求めているので、第１及び第２信号処理回路の構成の簡素化及び低コスト化を図ることができる。
【００１０】
また、第１信号処理回路は、第１Ａ／Ｄ変換回路と第１差分演算回路との間に設けられ、第１の期間に対応したデジタル値と第２の期間に対応したデジタル値とを記憶し、当該記憶したデジタル値を第１差分演算回路に出力する第１デジタルメモリを更に含み、第２信号処理回路は、第２Ａ／Ｄ変換回路と第２差分演算回路との間に設けられ、第１の期間に対応したデジタル値と第２の期間に対応したデジタル値とを記憶し、当該記憶したデジタル値を第２差分演算回路に出力する第２デジタルメモリを更に含んでいることが好ましい。このように構成した場合、第１及び第２差分演算回路において、第１の期間に対応したデジタル値と第２の期間に対応したデジタル値との差分の演算を適切且つ確実に行なわせることができる。
【００１１】
また、第１信号処理回路は、一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を電圧出力に変換して出力する第１積分回路と、第１積分回路に対応して設けられ、対応する第１積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第１結合容量素子および第１増幅器と、第１増幅器の入出力間に並列的に設けられた第１積分容量素子と、第１積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第１スイッチ素子手段と、を有する第１ＣＤＳ回路と、第１積分回路に対応して設けられ、対応する第１積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第２結合容量素子および第２増幅器と、第１積分容量素子の容量値と等しい容量値を有し第２増幅器の入出力間に並列的に設けられた第２積分容量素子と、第２積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第２スイッチ素子手段と、を有する第２ＣＤＳ回路と、第１ＣＤＳ回路及び第２ＣＤＳ回路に対応して設けられ、対応する第１ＣＤＳ回路の第１積分容量素子および対応する第２ＣＤＳ回路の第２積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第１差分演算回路と、を含み、第２信号処理回路は、他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を電圧出力に変換して出力する第２積分回路と、第２積分回路に対応して設けられ、対応する第２積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第３結合容量素子および第３増幅器と、第３増幅器の入出力間に並列的に設けられた第３積分容量素子と、第３積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第３スイッチ素子手段と、を有する第３ＣＤＳ回路と、第２積分回路に対応して設けられ、対応する第２積分回路からの電圧出力を入力する入力端子と出力端子との間に順に設けられた第４結合容量素子および第４増幅器と、第４積分容量素子の容量値と等しい容量値を有し第４増幅器の入出力間に並列的に設けられた第４積分容量素子と、第４積分容量素子に電圧出力の変化量に応じた電荷量を蓄積させる第４スイッチ素子手段と、を有する第４ＣＤＳ回路と、第３ＣＤＳ回路及び第４ＣＤＳ回路に対応して設けられ、対応する第３ＣＤＳ回路の第３積分容量素子および対応する第４ＣＤＳ回路の第４積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第２差分演算回路と、を含んでいることが好ましい。このように構成した場合、一方の光感応部分群毎に第１差分演算回路が設けられ、他方の光感応部分群毎に第２差分演算回路が設けられることとなるので、第１及び第２の方向での輝度プロファイルを高速で得ることができる。また、第１積分回路及び第２積分回路それぞれが積分動作毎に異なるノイズばらつきを有していても、第１〜第４ＣＤＳ回路それぞれによりノイズ誤差が解消される。また、第１の期間に、第１及び第３ＣＤＳ回路の第１及び第３積分容量素子に光源からの信号光成分及び背景光成分に応じた電荷が蓄積され、第２の期間に、第２及び第４ＣＤＳ回路の第２及び第４積分容量素子に背景光成分に応じた電荷が蓄積され、そして、両者の差分が第１及び第２差分演算回路で求められるので、第１及び第２差分演算回路からの電圧出力は、光源からの信号光成分のみに応じたものである。このように、光感応領域に入射する光の強度すなわち上記電圧出力の値が小さい場合であっても、輝度プロファイル検出のＳ／Ｎ比は優れたものとなる。
【００１２】
また、第１信号処理回路は、第１差分演算回路に対応して設けられ、対応する第１差分演算回路からの電圧出力を保持して出力する第１サンプルアンドホールド回路と、第１サンプルアンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、を更に含み、第２信号処理回路は、第２差分演算回路に対応して設けられ、対応する第２差分演算回路からの電圧出力を保持して出力する第２サンプルアンドホールド回路と、第２サンプルアンドホールド回路それぞれからの電圧出力を順次に入力し、その電圧出力をデジタル値に変換して、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に含んでいることが好ましい。このように構成した場合、第１及び第２の方向での輝度プロファイルをデジタル値として出力することができる。
【００１３】
また、第１信号処理回路は、一方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第１容量素子及び第２容量素子を有し、一方の光感応部分群にて第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第１容量素子に蓄積し、一方の光感応部分群にて第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第２容量素子に蓄積する第１電荷蓄積回路と、第１電荷蓄積回路に対応して設けられ、第１容量素子及び第２容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第１差分演算回路と、を含み、第２信号処理回路は、他方の光感応部分群に対応して設けられ、対応する他方の光感応部分群からの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第３容量素子及び第４容量素子を有し、他方の光感応部分群にて第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第３容量素子に蓄積し、他方の光感応部分群にて第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第４容量素子に蓄積する第２電荷蓄積回路と、第２電荷蓄積回路に対応して設けられ、第３容量素子及び第４容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する第２差分演算回路と、を含んでいることが好ましい。このように構成した場合、第１電荷蓄積回路により、対応する一方の光感応部分群にて第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第１容量素子に蓄積され、対応する一方の光感応部分群にて第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第２容量素子に蓄積され、第１差分演算回路により、第１容量素子及び第２容量素子それぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力が出力される。また、第２電荷蓄積回路により、対応する他方の光感応部分群にて第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第３容量素子に蓄積され、対応する他方の光感応部分群にて第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第４容量素子に蓄積され、第２差分演算回路により、第３容量素子及び第４容量素子それぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力が出力される。これにより、第１及び第２信号処理回路の構成の簡素化及び低コスト化を図ることができる。
【００１４】
また、第１信号処理回路は、第１容量素子及び第２容量素子から当該第１容量素子及び第２容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第１差分演算回路に出力する第１積分回路と、第１差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、を更に含み、第２信号処理回路は、第３容量素子及び第４容量素子から当該第３容量素子及び第４容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第２差分演算回路に出力する第２積分回路と、第２差分演算回路からの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に含んでいることが好ましい。このように構成した場合、第１及び第２の方向での輝度プロファイルをデジタル値として出力することができる。
【００１５】
本発明に係る光検出装置は、対象物に光を照射する光源とともに用いられ、画素が２次元配列された光感応領域を有する光検出装置であって、各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成され、２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群に対応して設けられ、光源により対象物に光が照射されている第１の期間における一方の光感応部分群からの電流出力から、光源により対象物に光が照射されていない第２の期間における一方の光感応部分群からの電流出力を除去して、出力する第１除去回路と、第１除去回路に対応して設けられ、対応する第１除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第１積分回路と、第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群に対応して設けられ、第１の期間における他方の光感応部分群からの電流出力から、第２の期間における他方の光感応部分群からの電流出力を除去して、出力する第２除去回路と、第２除去回路に対応して設けられ、対応する第２除去回路からの電流出力に応じて電荷を蓄積して、その蓄積された電荷の量に応じた電圧出力を出力する第２積分回路と、を有することを特徴としている。
【００１６】
本発明に係る光検出装置では、１つの画素に入射した光は当該画素を構成する複数の光感応部分それぞれにおいて検出されて、光強度に応じた電流が光感応部分毎に出力される。そして、一方の光感応部分同士が２次元配列における第１の方向に配列された複数の画素にわたって電気的に接続されているので、一方の光感応部分からの電流出力は第１の方向に送られる。また、他方の光感応部分同士が２次元配列における第２の方向に配列された複数の画素にわたって電気的に接続されているので、他方の光感応部分からの電流出力は第２の方向に送られる。このように、一方の光感応部分からの電流出力は第１の方向に送られるとともに、他方の光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分を配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
【００１７】
また、本発明においては、第１除去回路により、上記第１の期間における一方の光感応部分群からの電流出力から、上記第２の期間における一方の光感応部分群からの電流出力が除去されることとなる。これにより、光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第２の方向での輝度プロファイルを検出することができる。また、第２除去回路により、上記第１の期間における他方の光感応部分群からの電流出力から、上記第２の期間における他方の光感応部分群からの電流出力が除去されることとなる。これにより、光感応領域に背景光が入射した場合でも、背景光成分を除去した状態で、第１の方向での輝度プロファイルを検出することができる。これらの結果、入射した光の２次元位置を極めて精度良く検出することができる。
【００１８】
また、第１除去回路は、ソース端子が一方の光感応部分に接続され、ドレイン端子が接地された第１ＭＯＳトランジスタと、一方の端子が第１ＭＯＳトランジスタのゲート端子と接続され、他方の端子が接地された第１容量素子と、一方の端子が第１ＭＯＳトランジスタのゲート端子と接続され、他方の端子が第１積分回路の出力と接続された第１スイッチ素子と、を含み、第２除去回路は、ソース端子が他方の光感応部分に接続され、ドレイン端子が接地された第２ＭＯＳトランジスタと、一方の端子が第２ＭＯＳトランジスタのゲート端子と接続され、他方の端子が接地された第２容量素子と、一方の端子が第２ＭＯＳトランジスタのゲート端子と接続され、他方の端子が第２積分回路の出力と接続された第２スイッチ素子と、を含んでいることが好ましい。このように構成した場合、上記第１及び第２除去回路を簡易且つ低コストにて構成することができる。
【００１９】
また、第１積分回路に対応して設けられ、当該第１積分回路からの電圧出力のうちの第２の期間に対応した電圧出力を保持するとともに、当該第１積分回路からの電圧出力のうちの第１の期間に対応した電圧出力との差分に応じた電圧出力を出力する第１差分演算回路と、第１差分演算回路に対応して設けられ、対応する第１差分演算回路からの電圧出力を保持して出力する第１サンプルアンドホールド回路と、第１サンプルアンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第１Ａ／Ｄ変換回路と、第２積分回路に対応して設けられ、当該第２積分回路からの電圧出力のうちの第２の期間に対応した電圧出力を保持するとともに、当該第２積分回路からの電圧出力のうちの第１の期間に対応した電圧出力との差分に応じた電圧出力を出力する第２差分演算回路と、第２差分演算回路に対応して設けられ、対応する第２差分演算回路からの電圧出力を保持して出力する第２サンプルアンドホールド回路と、第２サンプルアンドホールド回路それぞれからの電圧出力を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する第２Ａ／Ｄ変換回路と、を更に有することが好ましい。このように構成した場合、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをより一層高精度にて得ることができる。また、第１及び第２の方向での輝度プロファイルをデジタル値として出力することができる。
【００２０】
【発明の実施の形態】
本発明の実施形態に係る光検出装置について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。以下では、パラメータＭおよびＮそれぞれを２以上の整数とする。また、特に明示しない限りは、パラメータｍを１以上Ｍ以下の任意の整数とし、パラメータｎを１以上Ｎ以下の任意の整数とする。
【００２１】
（第１実施形態）
図１は、本第１実施形態に係る光検出装置を示す概念構成図である。本実施形態に係る光検出装置１は、図１に示されるように、対象物に光を照射する光源３とともに用いられ、光感応領域１０と、第１信号処理回路２０と、第２信号処理回路３０と、タイミング制御回路５０とを有している。光検出装置１は、例えば、光源３が有する発光素子（ＬＥＤ、半導体レーザ等）５から対象物に照射されるスポット光の直接光あるいは反射光の入射位置を検出するものである。光源３は、タイミング制御回路５０からの制御信号により開閉するスイッチ素子７を有しており、スイッチ素子７が閉じることにより発光素子５が点灯することとなる。
【００２２】
光感応領域１０は、画素１１ｍｎがＭ行Ｎ列に２次元配列されている。１画素は、各々に入射した光の強度に応じた電流を出力する光感応部分１２ｍｎ（第１光感応部分）及び光感応部分１３ｍｎ（第２光感応部分））を同一面内にて隣接して配設することで構成されている。これにより、光感応領域１０において、光感応部分１２ｍｎと光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列されることとなる。
【００２３】
２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が互いに電気的に接続されている。また、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が互いに電気的に接続されている。
【００２４】
ここで、図２及び図３に基づいて、光感応領域１０の構成について説明する。図２は、光検出装置に含まれる光感応領域の一例を示す要部拡大平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。なお、図２においては、保護層４８の図示を省略している。
【００２５】
光感応領域１０は、Ｐ型（第１導電型）の半導体からなる半導体基板４０と、当該半導体基板４０の表層に形成されたＮ型（第２導電型）の半導体領域４１，４２とを含んでいる。これにより、各光感応部分１２ｍｎ，１３ｍｎは半導体基板４０部分と一組の第２導電型半導体領域４１，４２とを含み、フォトダイオードが構成されることとなる。第２導電型半導体領域４１，４２は、図２に示されるように、光入射方向から見て略三角形状を呈しており、１画素において２つの領域４１，４２が互いに一辺が隣接して形成されている。半導体基板４０は、接地電位とされている。なお、光感応領域１０は、Ｎ型の半導体からなる半導体基板と、当該半導体基板の表層に形成されたＰ型の半導体領域とを含んで構成されていてもよい。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、図２から分かるように、第１の方向及び第２の方向において交互に配列されている。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向と第２の方向とに交差する（たとえば、４５°にて交差する）第３の方向及び第４の方向において交互に配列されている。
【００２６】
半導体基板４０と領域４１，４２の上には第１絶縁層４３が形成され、この第１絶縁層４３に形成されたスルーホールを介して第１配線４４が一方の領域４１に電気的に接続されている。また、第１絶縁層４３に形成されたスルーホールを介して電極４５が他方の領域４２に電気的に接続されている。
【００２７】
第１絶縁層４３の上には第２絶縁層４６が形成され、この第２絶縁層４６に形成されたスルーホールを介して第２配線４７が電極４５に電気的に接続されている。これにより、他方の領域４２は、電極４５を介して第２配線４７に電気的に接続されることになる。
【００２８】
第２絶縁層４６の上には保護層４８が形成されている。第１絶縁層４３、第２絶縁層４６及び保護層４８は、ＳｉＯ２又はＳｉＮ等からなる。第１配線４４、電極４５及び第２配線４７は、Ａｌ等の金属からなる。
【００２９】
第１配線４４は、各画素１１ｍｎにおける一方の領域４１を第１の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第１の方向に延びて設けられている。このように、各画素１１ｍｎにおける一方の領域４１を第１配線４４で接続することにより、２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が電気的に接続されて、光感応領域１０において第１の方向に長く延びる光感応部が構成される。この第１の方向に長く延びる光感応部はＭ列形成されることになる。
【００３０】
第２配線４７は、各画素１１ｍｎにおける他方の領域４２を第２の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第２の方向に延びて設けられている。このように、各画素１１ｍｎにおける他方の領域４２を第２配線４７で接続することにより、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が電気的に接続されて、光感応領域１０において第２の方向に長く延びる光感応部が構成される。この第２の方向に長く延びる光感応部はＮ行形成されることになる。
【００３１】
また、光感応領域１０においては、上述した第１の方向に長く延びるＭ列の光感応部と第２の方向に長く延びるＮ行の光感応部とが同一面上に形成されることになる。
【００３２】
領域４１，４２の形状は、図２に示された略三角形状のものに限られず、図４〜図８に示されるように、他の形状であってもよい。
【００３３】
図４に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て長方形状を呈しており、１画素において２つの領域４１，４２が互いに長辺が隣接して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。図４に示されるように、１画素あたり第１の方向と第２の方向の第２導電型半導体領域の面積が異なっていても、画素間で夫々の方向ごとに一定であればよい。すなわち、同一の方向に延びる全ての配線で各々に接続されている光感応領域の総面積が同じであればよい。
【００３４】
図５に示された第２導電型半導体領域（光感応部分）は、略三角形状を呈した一方の領域４１が第１の方向に連続して形成されている。他方の領域４２は略三角形状を呈しており、各画素１１ｍｎ間で独立して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。なお、一方の領域４１を第１の方向に連続して形成した場合、必ずしも第１配線４４を設ける必要はないが、直列抵抗の増加に伴って読み出し速度が低下することが考えられることから、第１配線４４にて各領域４１を電気的に接続するのが好ましい。
【００３５】
図６に示された第２導電型半導体領域（光感応部分）は、１画素あたり４つの領域４１ａ，４１ｂ，４２ａ，４２ｂからなり、対角に位置する領域を対として、第１配線４４あるいは第２配線４７にて電気的に接続されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向及び第２の方向において交互に配列されている。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
【００３６】
図７に示された第２導電型半導体領域（光感応部分）は、２つの櫛状の領域４１，４２がお互い噛み合うように形成されている。
【００３７】
図８に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て４角形以上の多角形状（たとえば８角形状）を呈しており、１画素において１辺が隣接して形成されている。そして、領域４１と領域４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されており、光入射方向から見てハニカム状に配列されている。すなわち、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
【００３８】
続いて、図９及び図１０に基づいて、第１信号処理回路２０及び第２信号処理回路３０の構成について説明する。図９は、第１信号処理回路を示す概略構成図であり、図１０は、第２信号処理回路を示す概略構成図である。
【００３９】
第１信号処理回路２０は、光源３により対象物にスポット光が照射されている第１の期間にわたり第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群（一方の第２導電型半導体領域４１からなり、第１の方向に長く延びるＭ列の光感応部）にて蓄積された電荷に対応する出力と、光源３により対象物にスポット光が照射されていない第２の期間にわたり一方の光感応部分１２ｍｎ群にて蓄積された電荷に対応する出力との差分に基づいて、第２の方向での輝度プロファイルを検出する。第１信号処理回路２０は、図９に示されるように、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群に対応して設けられた第１スイッチ素子２１と、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流を第２の方向に順次読み出すための第１シフトレジスタ２２と、第１シフトレジスタ２２により順次読み出される各一方の光感応部分１２ｍｎ群からの電流出力を順次入力し、その電流出力を電圧出力に変換して出力する第１積分回路２３とを有している。また、第１信号処理回路２０は、第１ＣＤＳ回路２４、第１Ａ／Ｄ変換回路２５、第１デジタルメモリ２６、第１差分演算回路２７とを有している。
【００４０】
第１スイッチ素子２１は、第１シフトレジスタ２２から出力される信号ｓｈｉｆｔ（Ｈｍ）により制御されて順次閉じられる。第１スイッチ素子２１を閉じることにより、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群に蓄積された電荷が電流出力となって、第１配線４４及び第１スイッチ素子２１を介して第１積分回路２３に出力される。第１シフトレジスタ２２は、タイミング制御回路５０から出力される信号ΦＨ１，ΦＨ２，ΦＨｓｔ１によりその動作が制御されて、第１スイッチ素子２１を順次閉じる。
【００４１】
第１積分回路２３は、図１１に示されるように、第１の方向に配列された複数の１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプＡ１と、アンプＡ１の入力端子に一方の端子が接続され、アンプＡ１の出力端子に他方の端子が接続された容量素子Ｃ１と、アンプＡ１の入力端子に一方の端子が接続され、アンプＡ１の出力端子に他方の端子が接続され、タイミング制御回路５０から出力されるリセット信号ΦＨｒｅｓｅｔが有意の場合には「ＯＮ」状態となり、リセット信号ΦＨｒｅｓｅｔが非有意の場合には「ＯＦＦ」状態となるスイッチ素子ＳＷ１とを有している。
【００４２】
第１積分回路２３は、スイッチ素子ＳＷ１が「ＯＮ」状態であるときには、容量素子Ｃ１を放電して初期化する。一方、第１積分回路２３は、スイッチ素子ＳＷ１が「ＯＦＦ」状態であるときには、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群から入力端子に入力した電荷を容量素子Ｃ１に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。
【００４３】
ここで、図１３に基づいて、第１スイッチ素子２１、第１シフトレジスタ２２、第１積分回路２３との動作について説明する。図１３は、第１信号処理回路における第１スイッチ素子、第１シフトレジスタ及び第１積分回路の動作を説明するためのタイミングチャートである。
【００４４】
図１３において、タイミング制御回路５０から第１シフトレジスタ２２にスタート信号ΦＨｓｔ１が入力されると、信号ΦＨ２の立ち上がりから信号ΦＨ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（Ｈｍ）が順次出力される。第１シフトレジスタ２２から対応する第１スイッチ素子２１にｓｈｉｆｔ（Ｈｍ）が出力されると、第１スイッチ素子２１が順次閉じ、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が電流出力となって第１積分回路２３に順次出力される。
【００４５】
第１積分回路２３には、タイミング制御回路５０からリセット信号ΦＨｒｅｓｅｔが入力されており、リセット信号ΦＨｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する一方の光感応部分１２ｍｎ群に蓄積された電荷が容量素子Ｃ１に蓄積されて、蓄積された電荷量に応じた電圧出力が第１積分回路２３から順次出力される。なお、第１積分回路２３は、リセット信号ΦＨｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子ＳＷ１を閉じて容量素子Ｃ１を初期化する。
【００４６】
このように、第１積分回路２３からは、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群にて蓄積された電荷に対応した電圧出力が、対応する一方の光感応部分１２ｍｎ群毎に順次時系列データとして出力される。この時系列データは、第２の方向での輝度プロファイル（アナログデータ）を示すものである。
【００４７】
再び、図９を参照する。第１ＣＤＳ回路２４は、第１積分回路２３からの電圧出力の変化量に応じた電圧出力を出力する。第１ＣＤＳ回路２４は、図１２に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ２１、結合容量素子Ｃ２１およびアンプＡ２を有している。また、アンプＡ２の入出力間にスイッチ素子ＳＷ２２および積分容量素子Ｃ２２が互いに並列的に接続されている。スイッチ素子ＳＷ２２およびＳＷ２１は、積分容量素子Ｃ２２に電荷を蓄積させるためのスイッチ素子手段として作用する。第１ＣＤＳ回路２４は、スイッチ素子ＳＷ２２が閉じているときには、積分容量素子Ｃ２２を放電して初期化する。スイッチ素子ＳＷ２２が開きスイッチ素子ＳＷ２１が閉じているときには、入力端子から結合容量素子Ｃ２１を経て入力した電荷を積分容量素子Ｃ２２に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。スイッチ素子ＳＷ２１は、タイミング制御回路５０から出力されるＣＳＷ２１信号に基づいて開閉する。また、スイッチ素子ＳＷ２２は、タイミング制御回路５０から出力されるＣｌａｍｐ１信号に基づいて開閉する。
【００４８】
第１Ａ／Ｄ変換回路２５は、第１ＣＤＳ回路２４からの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第１Ａ／Ｄ変換回路２５には、タイミング制御回路５０からクロックパルス信号、スタート信号ΦＨｓｔ１が入力されており、これらの信号に基づいて動作する。第１Ａ／Ｄ変換回路２５から出力されるデジタル値は、第２の方向での輝度プロファイル（デジタルデータ）を表す出力となる。
【００４９】
第１デジタルメモリ２６は、第１Ａ／Ｄ変換回路２５から出力されたデジタル値のうちの第１の期間に対応したデジタル値（上記第１の期間にわたり一方の光感応部分１２ｍｎ群にて蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力をＡ／Ｄ変換した値）と、同じく第２の期間に対応したデジタル値（上記第２の期間にわたり一方の光感応部分１２ｍｎ群にて蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力をＡ／Ｄ変換した値）とを記憶し、当該記憶したデジタル値を第１差分演算回路２７に出力する。第１デジタルメモリ２６には、タイミング制御回路５０からスタート信号ΦＨｓｔ１，ΦＨｓｔ２が入力されており、これらの信号に基づいて動作する。
【００５０】
上記第１の期間は、光源３が点灯している、即ちタイミング制御回路５０からの制御信号に基づいてスイッチ素子７が閉じられ、発光素子５からスポット光が照射されている期間である。したがって、第１Ａ／Ｄ変換回路２５から出力されたデジタル値のうちの第１の期間に対応したデジタル値は、発光素子５からのスポット光成分（信号光成分）と背景光成分（例えば、蛍光灯や太陽等からの光）とを含んだ第２の方向での輝度プロファイルを表す出力となっている。
【００５１】
上記第２の期間は、光源３が点灯していない、即ちタイミング制御回路５０からの制御信号に基づいてスイッチ素子７が開かれ、発光素子５からスポット光が照射されていない期間である。したがって、第１Ａ／Ｄ変換回路２５から出力されたデジタル値のうちの第１の期間に対応したデジタル値は、背景光成分（例えば、蛍光灯や太陽等からの光）のみを含んだ第２の方向での輝度プロファイルを表す出力となっている。
【００５２】
第１差分演算回路２７は、第１デジタルメモリ２６から出力された第１の期間に対応したデジタル値と第２の期間に対応したデジタル値との差分を求め、当該差分に対応するデジタル値を出力する。したがって、第１差分演算回路２７から出力されるデジタル値は、背景光成分が除去され、スポット光成分のみを含んだ第２の方向での輝度プロファイルを表す出力となる。
【００５３】
ここで、図１５に基づいて、第１差分演算回路２７の動作を説明する。図１５は、第１信号処理回路における第１差分演算回路の動作を説明するためのタイミングチャートである。なお、図１５においては、説明のため、第１Ａ／Ｄ変換回路及び第１差分演算回路のデジタル出力をアナログ出力の形態で示している。
【００５４】
タイミング制御回路５０からの制御信号ＬＥＤが「ハイ」である所定の期間にわたりスイッチ素子７が閉じられると、当該所定の期間に対応した期間だけ発光素子５からスポット光が照射される。そして、スタート信号ΦＨｓｔ１に同期して、上述したように、第１積分回路２３から電圧出力が出力され、第１Ａ／Ｄ変換回路２５からデジタル値が順次出力される。第１Ａ／Ｄ変換回路２５から出力されたデジタル値は、上記第１及び第２の期間に対応するデジタル値ごとに、第１デジタルメモリ２６に記憶される。第１差分演算回路２７は、タイミング制御回路５０から出力されたスタート信号ΦＨｓｔ２に同期して、第１デジタルメモリ２６に記憶されている第１の期間に対応したデジタル値と第２の期間に対応したデジタル値とを読み出し、その差分を求め、差分に応じたデジタル値を出力する。
【００５５】
第２信号処理回路３０は、光源３により対象物にスポット光が照射されている第１の期間にわたり第２の方向に配列された複数の１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群（他方の第２導電型半導体領域４２からなり、第２の方向に長く延びるＮ行の光感応部）にて蓄積された電荷に対応する出力と、光源３により対象物にスポット光が照射されていない第２の期間にわたり他方の光感応部分１３ｍｎ群にて蓄積された電荷に対応する出力との差分に基づいて、第１の方向での輝度プロファイルを検出する。第２信号処理回路３０は、図１０に示されるように、第２の方向に配列された複数の１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群に対応して設けられた第２スイッチ素子３１と、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流を第１の方向に順次読み出すための第２シフトレジスタ３２と、第２シフトレジスタ３２により順次読み出される各他方の光感応部分１３ｍｎ群からの電流を順次入力し、その電流を電圧に変換して出力する第２積分回路３３とを有している。また、第２信号処理回路３０は、第２ＣＤＳ回路３４、第２Ａ／Ｄ変換回路３５、第２デジタルメモリ３６、第２差分演算回路３７とを有している。
【００５６】
第２スイッチ素子３１は、第２シフトレジスタ３２から出力される信号ｓｈｉｆｔ（ＶＮ）により制御されて順次閉じられる。第２スイッチ素子３１を閉じることにより、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群に蓄積された電荷が電流出力となって、第２配線４７及び第２スイッチ素子３１を介して第２積分回路３３に出力される。第２シフトレジスタ３２は、タイミング制御回路５０から出力される信号ΦＶ１，ΦＶ２，ΦＶｓｔ１によりその動作が制御されて、第２スイッチ素子３１を順次閉じる。
【００５７】
第２積分回路３３は、図１１に示された第１積分回路２３と同等の構成を有し、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流出力を入力し、入力した電流出力の電荷を増幅するアンプと、アンプの入力端子に一方の端子が接続され、アンプの出力端子に他方の端子が接続された容量素子と、アンプの入力端子に一方の端子が接続され、アンプの出力端子に他方の端子が接続され、タイミング制御回路５０から出力されるリセット信号ΦＶｒｅｓｅｔが有意の場合には「ＯＮ」状態となり、リセット信号ΦＶｒｅｓｅｔが非有意の場合には「ＯＦＦ」状態となるスイッチ素子とを有している。
【００５８】
第２積分回路３３は、スイッチ素子が「ＯＮ」状態であるときには、容量素子を放電して初期化する。一方、第２積分回路３３は、スイッチ素子が「ＯＦＦ」状態であるときには、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群から入力端子に入力した電荷を容量素子に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。
【００５９】
ここで、図１４に基づいて、第２スイッチ素子３１、第２シフトレジスタ３２、第２積分回路３３との動作について説明する。図１４は、第２信号処理回路における第２スイッチ素子、第２シフトレジスタ及び第２積分回路の動作を説明するためのタイミングチャートである。
【００６０】
図１４において、タイミング制御回路５０から第２シフトレジスタ３２にスタート信号ΦＶｓｔ１が入力されると、信号ΦＶ２の立ち上がりから信号ΦＶ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（ＶＮ）が順次出力される。第２シフトレジスタ３２から対応する第２スイッチ素子３１にｓｈｉｆｔ（ＶＮ）が出力されると、第２スイッチ素子３１が順次閉じ、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が電流出力となって第２積分回路３３に順次出力される。
【００６１】
第２積分回路３３には、タイミング制御回路５０からリセット信号ΦＶｒｅｓｅｔが入力されており、リセット信号ΦＶｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する他方の光感応部分１３ｍｎ群に蓄積された電荷が容量素子に蓄積されて、蓄積された電荷量に応じた電圧出力が第２積分回路３３から順次出力される。なお、第２積分回路３３は、リセット信号ΦＶｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子を閉じて容量素子を初期化する。
【００６２】
このように、第２積分回路３３からは、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群にて蓄積されて電荷（電流出力）に対応した電圧出力が、対応する他方の光感応部分１３ｍｎ群毎に順次時系列データとして出力される。この時系列データは、第１の方向での輝度プロファイル（アナログデータ）を示すものである。
【００６３】
再び、図１０を参照する。第２ＣＤＳ回路３４は、第２積分回路３３からの電圧出力の変化量に応じた電圧出力を出力する。第２ＣＤＳ回路３４は、図１２に示された第１ＣＤＳ回路２４と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子、結合容量素子およびアンプを有している。また、アンプの入出力間にスイッチ素子および積分容量素子が互いに並列的に接続されている。
【００６４】
第２Ａ／Ｄ変換回路３５は、第２ＣＤＳ回路３４からの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第２Ａ／Ｄ変換回路３５には、タイミング制御回路５０からクロックパルス信号、スタート信号ΦＶｓｔ１が入力されており、これらの信号に基づいて動作する。第２Ａ／Ｄ変換回路３５から出力されるデジタル値は、第１の方向での輝度プロファイル（デジタルデータ）を表す出力となる。
【００６５】
第２デジタルメモリ３６は、第２Ａ／Ｄ変換回路３５から出力されたデジタル値のうちの第１の期間に対応したデジタル値（上記第１の期間にわたり他方の光感応部分１３ｍｎ群にて蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力をＡ／Ｄ変換した値）と、同じく第２の期間に対応したデジタル値（上記第２の期間にわたり他方の光感応部分１３ｍｎ群にて蓄積された電荷に対応する電流出力を電圧出力（アナログ値）とし、当該電圧出力をＡ／Ｄ変換した値）とを記憶し、当該記憶したデジタル値を第２差分演算回路３７に出力する。第２デジタルメモリ３６には、タイミング制御回路５０からスタート信号ΦＶｓｔ１，ΦＶｓｔ２が入力されており、これらの信号に基づいて動作する。
【００６６】
第２差分演算回路３７は、第２デジタルメモリ３６から出力された第１の期間に対応したデジタル値と第２の期間に対応したデジタル値との差分を求め、当該差分に対応するデジタル値を出力する。したがって、第２差分演算回路３７から出力されるデジタル値は、背景光成分が除去され、スポット光成分のみを含んだ第１の方向での輝度プロファイルを表す出力となる。
【００６７】
ここで、図１６に基づいて、第２差分演算回路３７の動作を説明する。図１６は、第２信号処理回路における第２差分演算回路の動作を説明するためのタイミングチャートである。なお、図１６においては、説明のため、第２Ａ／Ｄ変換回路及び第２差分演算回路のデジタル出力をアナログ出力の形態で示している。
【００６８】
タイミング制御回路５０からの制御信号ＬＥＤが「ハイ」である所定の期間にわたりスイッチ素子７が閉じられると、当該所定の期間に対応した期間だけ発光素子５からスポット光が照射される。そして、スタート信号ΦＶｓｔ１に同期して、上述したように、第２積分回路３３から電圧出力が出力され、第２Ａ／Ｄ変換回路３５からデジタル値が順次出力される。第２Ａ／Ｄ変換回路３５から出力されたデジタル値は、上記第１及び第２の期間に対応するデジタル値ごとに、第２デジタルメモリ３６に記憶される。第２差分演算回路３７は、タイミング制御回路５０から出力されたスタート信号ΦＶｓｔ２に同期して、第２デジタルメモリ３６に記憶されている第１の期間に対応したデジタル値と第２の期間に対応したデジタル値とを読み出し、その差分を求め、差分に応じたデジタル値を出力する。
【００６９】
以上のように、本第１実施形態の光検出装置１においては、１つの画素１１ｍｎに入射した光は当該画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎそれぞれに、光強度に応じた電流が光感応部分１２ｍｎ，１３ｍｎ毎に出力される。そして、一方の光感応部分１２ｍｎ同士が２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって電気的に接続されているので、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られる。また、他方の光感応部分１３ｍｎ同士が２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって電気的に接続されているので、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られる。このように、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られるとともに、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分１２ｍｎ，１３ｍｎを配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
【００７０】
また、本第１実施形態の光検出装置１において、各光感応部分１２ｍｎ，１３ｍｎは、半導体基板４０部分と第２導電型半導体領域４１，４２とを含み、第２導電型半導体領域４１，４２は、光入射方向から見て略三角形状を呈しており、１画素において互いに一辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
【００７１】
また、本第１実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て略長方形状を呈しており、１画素において長辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
【００７２】
また、本第１実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て４角形以上の多角形状を呈しており、１画素において１辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのを抑制することができる。また、各光感応部分１２ｍｎ，１３ｍｎの面積に対する周囲長は減ることとなり、単位面積当たりに換算した暗電流が低減される。なお、４角形以上の多角形状として、菱形形状を採用してもよい。
【００７３】
また、本第１実施形態の光検出装置１において、第２導電型半導体領域４１，４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されている。これにより、一方の光感応部分１２ｍｎ群及び他方の光感応部分１３ｍｎ群において、各光感応部分１２ｍｎ，１３ｍｎ群の中心部分に対応する光感応部分１２ｍｎ，１３ｍｎが集中することとなり、解像度を向上することができる。
【００７４】
また、本第１実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見てハニカム状に配列されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域４１，４２（光感応部分１２ｍｎ，１３ｍｎ）を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
【００７５】
また、本第１実施形態の光検出装置１においては、第１配線４４が、画素１１ｍｎ間を第１の方向に延びて設けられており、第２配線４７が、画素１１ｍｎ間を第２の方向に延びて設けられている。これにより、それぞれの配線４４，４７により光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
【００７６】
また、本第１実施形態の光検出装置１においては、第１信号処理回路２０により、上記第１の期間にわたり一方の光感応部分群１２ｍｎにて蓄積された電荷に対応する出力と上記第２の期間にわたり一方の光感応部分群１２ｍｎにて蓄積された電荷に対応する出力との差分に基づいて、第２の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域１０に背景光が入射した場合でも、背景光成分を除去した状態で、第２の方向での輝度プロファイルを検出することができる。また、第２信号処理回路３０により、上記第１の期間にわたり他方の光感応部分群１３ｍｎにて蓄積された電荷に対応する出力と上記第２の期間にわたり他方の光感応部分群１３ｍｎにて蓄積された電荷に対応する出力との差分に基づいて、第１の方向での輝度プロファイルが検出されることとなる。これにより、光感応領域１０に背景光が入射した場合でも、背景光成分を除去した状態で、第１の方向での輝度プロファイルを検出することができる。これらの結果、光感応領域１０に入射した光の２次元位置を極めて精度良く検出することができる。
【００７７】
また、本第１実施形態の光検出装置１において、第１信号処理回路２０は、第１シフトレジスタ２２と、第１積分回路２３と、第１ＣＤＳ回路２４と、第１Ａ／Ｄ変換回路２５と、第１差分演算回路２７とを含み、第２信号処理回路３０は、第２シフトレジスタ３２と、第２積分回路３３と、第２ＣＤＳ回路３４と、第２Ａ／Ｄ変換回路３５と、第２差分演算回路３７とを含んでいる。これにより、第１積分回路２３及び第２積分回路３３それぞれが積分動作ごとに異なるノイズばらつきを有していても、第１ＣＤＳ回路２４及び第２ＣＤＳ回路３４によりノイズ誤差が解消される。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。また、第１及び第２シフトレジスタ２２，３２それぞれにより一方及び他方の光感応部分群１２ｍｎ，１３ｍｎそれぞれからの電流出力を順次読み出して、Ａ／Ｄ変換して差分を求めているので、第１及び第２信号処理回路２０，３０の構成の簡素化及び低コスト化を図ることができる。
【００７８】
また、本第１実施形態の光検出装置１において、第１信号処理回路２０は、第１Ａ／Ｄ変換回路２５と第１差分演算回路２７との間に設けられた第１デジタルメモリ２６を更に含み、第２信号処理回路３０は、第２Ａ／Ｄ変換回路３５と第２差分演算回路３７との間に設けられた第２デジタルメモリ３６を更に含んでいる。これにより、第１及び第２差分演算回路２７，３７において、第１の期間に対応したデジタル値と第２の期間に対応したデジタル値との差分の演算を適切且つ確実に行なわせることができる。
【００７９】
（第２実施形態）
次に、図１７〜図２２に基づいて、第２実施形態に係る光検出装置について説明する。第１実施形態の光検出装置と第２実施形態の光検出装置とでは、第１信号処理回路２０及び第２信号処理回路３０の構成に関して相違する。
【００８０】
第２実施形態に係る光検出装置の第１信号処理回路２０は、図１７に示されるように、第１積分回路２３と、第１ＣＤＳ回路１２１と、第２ＣＤＳ回路１２２と、第１差分演算回路１３０と、第１サンプルアンドホールド回路（以下、第１Ｓ／Ｈ回路と称する）１４０と、第１シフトレジスタ１５０と、第１スイッチ素子１６０と、第１Ａ／Ｄ変換回路１７０とを有している。図１７は、第１信号処理回路を示す概略構成図である。
【００８１】
第１積分回路２３は、一方の光感応部分１２ｍｎ群に対応して設けられ、対応する一方の光感応部分１２ｍｎ群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。
【００８２】
第１ＣＤＳ回路１２１は、第１積分回路２３に対応して設けられ、対応する第１積分回路２３からの電圧出力の変化量に応じた電圧出力を出力する。第１ＣＤＳ回路１２１は、図１９に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ２１１、第１結合容量素子Ｃ２１１および第１アンプ（増幅器）Ａ２１を有している。また、アンプＡ２１の入出力間にスイッチ素子ＳＷ２１２および第１積分容量素子Ｃ２１２が互いに並列的に接続されている。スイッチ素子ＳＷ２１１およびＳＷ２１２は、第１積分容量素子Ｃ２１２に電荷を蓄積させるための第１スイッチ素子手段として作用する。第１ＣＤＳ回路１２１は、スイッチ素子ＳＷ２１２が閉じているときには、第１積分容量素子Ｃ２１２を放電して初期化する。スイッチ素子ＳＷ２１２が開きスイッチ素子ＳＷ２１１が閉じているときには、入力端子から第１結合容量素子Ｃ２１１を経て入力した第１の電荷を第１積分容量素子Ｃ２１２に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。スイッチ素子ＳＷ２１１は、タイミング制御回路５０から出力されるＣＳＷ２１１信号に基づいて開閉する。また、スイッチ素子ＳＷ２１２は、タイミング制御回路５０から出力されるＣｌａｍｐ１信号に基づいて開閉する。
【００８３】
第２ＣＤＳ回路１２２は、第１積分回路２３に対応して設けられ、対応する第１積分回路２３からの電圧出力の変化量に応じた電圧出力を出力する。第２ＣＤＳ回路１２２は、図１９に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ２２１、第２結合容量素子Ｃ２２１および第２アンプＡ２２を有している。また、アンプＡ２２の入出力間にスイッチ素子ＳＷ２２２および第２積分容量素子Ｃ２２２が互いに並列的に接続されている。スイッチ素子ＳＷ２２１およびＳＷ２２２は、第２積分容量素子Ｃ２２２に電荷を蓄積させるための第２スイッチ素子手段として作用する。第２ＣＤＳ回路１２２の第２積分容量素子Ｃ２２２の容量値は、第１ＣＤＳ回路１２１の第２積分容量素子Ｃ２１２の容量値と等しい。第２ＣＤＳ回路１２２は、スイッチ素子ＳＷ２２２が閉じているときには、第２積分容量素子Ｃ２２２を放電して初期化する。スイッチ素子ＳＷ２２２が開きスイッチ素子ＳＷ２２１が閉じているときには、入力端子から第２結合容量素子Ｃ２２１を経て入力した第２の電荷を第２積分容量素子Ｃ２２２に蓄積して、その蓄積された電荷に応じた電圧出力を出力端子から出力する。スイッチ素子ＳＷ２２１は、タイミング制御回路５０から出力されるＣＳＷ２２１信号に基づいて開閉する。また、スイッチ素子ＳＷ２２２は、タイミング制御回路５０から出力されるＣｌａｍｐ２信号に基づいて開閉する。
【００８４】
第１差分演算回路１３０は、第１ＣＤＳ回路１２１及び第２ＣＤＳ回路１２２に対応して設けられ、対応する第１ＣＤＳ回路１２１の第１積分容量素子Ｃ２１２および対応する第２ＣＤＳ回路１２１の第２積分容量素子Ｃ２２２それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第１差分演算回路１３０は、図１９に示されるように、２つの入力端子１３０ａおよび１３０ｂならびに１つの出力端子１３０ｃを有しており、第１の入力端子１３０ａが第１ＣＤＳ回路１２１の出力端子に接続され、第２の入力端子１３０ｂが第２ＣＤＳ回路１２２の出力端子に接続されている。第１差分演算回路１３０は、スイッチ素子ＳＷ３１〜ＳＷ３３、容量素子Ｃ３およびアンプＡ３を備える。第１の入力端子１３０ａと出力端子１３０ｃとの間に順に、スイッチ素子ＳＷ３１、容量素子Ｃ３およびアンプＡ３が配され、第２の入力端子１３０ｂと出力端子１３０ｃとの間に順に、スイッチ素子ＳＷ３２、容量素子Ｃ３およびアンプＡ３が配されている。また、容量素子Ｃ３とアンプＡ３との接続点がスイッチ素子ＳＷ３３を介して接地されている。
【００８５】
この第１差分演算回路１３０は、スイッチ素子ＳＷ３３を閉じているときにスイッチ素子ＳＷ３２を開きスイッチ素子ＳＷ３１を一定期間だけ閉じることで、第１ＣＤＳ回路１２１からの電圧出力を入力して、容量素子Ｃ３に電荷Ｑ１だけ充電する。また、第１差分演算回路１３０は、スイッチ素子ＳＷ３３を開いているときにスイッチ素子ＳＷ３１を開きスイッチ素子ＳＷ３２を一定期間だけ閉じることで、第２ＣＤＳ回路１２２からの電圧出力を入力して、容量素子Ｃ３から電荷Ｑ２を放電する。このようにして、第１差分演算回路１３０は、電荷Ｑ１と電荷Ｑ２との差分すなわち電荷（Ｑ１−Ｑ２）を容量素子Ｃ３に蓄積して、その蓄積された電荷（Ｑ１−Ｑ２）に応じた電圧出力をアンプＡ３から出力する。スイッチ素子ＳＷ３１は、タイミング制御回路５０から出力されるＳａｍｐｌｅ１信号に基づいて開閉する。スイッチ素子ＳＷ３２は、タイミング制御回路５０から出力されるＳａｍｐｌｅ２信号に基づいて開閉する。また、スイッチ素子ＳＷ３３は、タイミング制御回路５０から出力されるＣｌａｍｐ３信号に基づいて開閉する。
【００８６】
第１Ｓ／Ｈ回路１４０は、第１差分演算回路１３０に対応して設けられ、対応する第１差分演算回路１３０からの電圧出力を保持して出力する。第１Ｓ／Ｈ回路１４０は、図２０に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ４およびアンプＡ４を有し、スイッチ素子ＳＷ４とアンプＡ４との接続点が容量素子Ｃ４を介して接地されている。第１Ｓ／Ｈ回路１４０は、スイッチ素子ＳＷ４が閉じているときに第１差分演算回路１３０からの電圧出力を容量素子Ｃ４に記憶し、スイッチ素子ＳＷ４が開いた後も、容量素子Ｃ４の電圧出力を保持して、その電圧出力をアンプＡ４を介して出力する。スイッチ素子ＳＷ４は、タイミング制御回路５０から出力されるＨｏｌｄ信号に基づいて開閉する。第１スイッチ素子１６０は、第１シフトレジスタ１５０により制御されて順次に開き、第１Ｓ／Ｈ回路１４０からの電圧出力を第１Ａ／Ｄ変換回路１７０に順次に入力させる。
【００８７】
第１Ａ／Ｄ変換回路１７０は、第１Ｓ／Ｈ回路１４０それぞれからの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第１Ａ／Ｄ変換回路１７０から出力されるデジタル値は、第２の方向での輝度プロファイル（デジタルデータ）を表す出力となる。
【００８８】
第２実施形態に係る光検出装置の第２信号処理回路３０は、図１８に示されるように、第２積分回路３３と、第３ＣＤＳ回路２２１と、第４ＣＤＳ回路２２２と、第２差分演算回路２３０と、第２サンプルアンドホールド回路（以下、第２Ｓ／Ｈ回路と称する）２４０と、第２シフトレジスタ２５０と、第２スイッチ素子２６０と、第２Ａ／Ｄ変換回路２７０とを有している。図１８は、第２信号処理回路を示す概略構成図である。
【００８９】
第２積分回路３３は、他方の光感応部分１３ｍｎ群に対応して設けられ、対応する他方の光感応部分１３ｍｎ群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。
【００９０】
第３ＣＤＳ回路２２１は、第２積分回路３３に対応して設けられ、対応する第２積分回路３３からの電圧出力の変化量に応じた電圧出力を出力する。第３ＣＤＳ回路２２１は、図１９に示された第１ＣＤＳ回路１２１と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子、第３結合容量素子および第３アンプを有している。また、第３アンプの入出力間にスイッチ素子および第３積分容量素子が互いに並列的に接続されている。各スイッチ素子は、第３積分容量素子に電荷を蓄積させるための第３スイッチ素子手段として作用する。
【００９１】
第４ＣＤＳ回路２２２は、第２積分回路３３に対応して設けられ、対応する第２積分回路３３からの電圧出力の変化量に応じた電圧出力を出力する。第４ＣＤＳ回路２２２は、図１９に示された第２ＣＤＳ回路１２２と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子、第４結合容量素子および第４アンプを有している。また、第４アンプの入出力間にスイッチ素子および第４積分容量素子が互いに並列的に接続されている。各スイッチ素子は、第４積分容量素子に電荷を蓄積させるための第４スイッチ素子手段として作用する。
【００９２】
第２差分演算回路２３０は、第３ＣＤＳ回路２２１及び第４ＣＤＳ回路２２２に対応して設けられ、対応する第３ＣＤＳ回路２２１の第３積分容量素子および対応する第４ＣＤＳ回路２２１の第４積分容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第２差分演算回路２３０は、図１９に示された第１差分演算回路１３０と同等の構成を有し、スイッチ素子、容量素子およびアンプを備えている。
【００９３】
第２Ｓ／Ｈ回路２４０は、第２差分演算回路２３０に対応して設けられ、対応する第２差分演算回路２３０から出力される電圧を保持して出力する。第２Ｓ／Ｈ回路２４０は、図２０に示された第１Ｓ／Ｈ回路１４０と同等の構成を有し、入力端子と出力端子との間に順にスイッチ素子およびアンプを有し、スイッチ素子とアンプとの接続点が容量素子を介して接地されている。第２スイッチ素子２６０は、第２シフトレジスタ２５０により制御されて順次に開き、第２Ｓ／Ｈ回路２４０からの電圧出力を第２Ａ／Ｄ変換回路２７０に順次に入力させる。
【００９４】
第２Ａ／Ｄ変換回路２７０は、第２Ｓ／Ｈ回路２４０それぞれからの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第２Ａ／Ｄ変換回路２７０から出力されるデジタル値は、第１の方向での輝度プロファイル（デジタルデータ）を表す出力となる。
【００９５】
続いて、図２１に基づいて、第２実施形態の光検出装置における第１信号処理回路２０及び第２信号処理回路３０の動作について説明する。図２１は、第１信号処理回路の動作を説明するためのタイミングチャートである。以下に説明する動作は、背景光成分を除去して、発光素子５から対象物に投光されたスポット光成分（信号光成分）のみについての光検出信号を出力するものである。
【００９６】
時刻ｔ１に、Ｒｅｓｅｔ信号が論理Ｈとなることにより、第１積分回路２３のスイッチ素子ＳＷ１が閉じて、容量素子Ｃ１が放電され初期化される。また、Ｃｌａｍｐ１信号も論理Ｈとなることにより、第１ＣＤＳ回路１２１のスイッチ素子ＳＷ２１２が閉じて、第１ＣＤＳ回路１２１におけるＣＤＳ動作が停止される。
【００９７】
時刻ｔ２に、Ｒｅｓｅｔ信号が論理Ｌとなることにより、第１積分回路２３のスイッチ素子ＳＷ１が開く。そして、時刻ｔ２以降、対応する一方の光感応部分１２ｍｎ群から出力された電荷が容量素子Ｃ１に蓄積されていき、第１積分回路２３の出力端子からの電圧出力は次第に大きくなっていく。この時刻ｔ２では、Ｃｌａｍｐ１信号は論理Ｈのままであり、第１ＣＤＳ回路１２１のスイッチ素子ＳＷ２１２は閉じたままである。また、時刻ｔ２では、ＣＳＷ２１１信号は論理Ｌであり、第１ＣＤＳ回路１２１のスイッチ素子ＳＷ２１１は開いている。
【００９８】
時刻ｔ３に、Ｃｌａｍｐ１信号が論理Ｌとなることにより、第１ＣＤＳ回路１２１のスイッチ素子ＳＷ２１２が開き、また、ＣＳＷ２１１信号が論理Ｈとなることにより、第１ＣＤＳ回路１２１のスイッチ素子ＳＷ２１１が閉じる。そして、時刻ｔ３から一定時間Ｔ経過後の時刻ｔ４に、ＣＳＷ２１１信号が論理Ｌとなることにより、第１ＣＤＳ回路１２１のスイッチ素子ＳＷ２１１が開く。
【００９９】
時刻ｔ２〜ｔ４の期間では、タイミング制御回路５０から出力された制御信号ＬＥＤにより発光素子５が発光し、当該発光素子５から対象物にスポット光が照射されている。したがって、発光素子５から投光され対象物により反射されたスポット光成分および背景光成分の双方が光感応領域１０に入射して、それによって発生した電流が光感応領域１０（一方の光感応部分１２ｍｎ群）から出力される。そして、その電流出力を入力した第１積分回路２３では、容量素子Ｃ１に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力が第１積分回路２３から出力される。また、時刻ｔ３〜ｔ４の期間（第１の期間）では、第１積分回路２３の出力端子からの電圧出力が第１ＣＤＳ回路１２１に入力して、時刻ｔ３以降の入力電圧出力の変化分に相当する電荷が第１積分容量素子Ｃ２１２に蓄積され、その蓄積された電荷の量に応じた電圧出力が第１ＣＤＳ回路１２１から出力される。したがって、時刻ｔ４以降に第１ＣＤＳ回路１２１からの電圧出力は、時刻ｔ３および時刻ｔ４それぞれに第１積分回路２３からの電圧出力の差に相当する電圧値Ｖｎ１となり、第１積分回路２３にて生じるノイズ成分が除去されたものとなる。
【０１００】
時刻ｔ４に、Ｒｅｓｅｔ信号が論理Ｈとなることにより、第１積分回路２３のスイッチ素子ＳＷ１が閉じて、容量素子Ｃ１が放電され初期化される。また、Ｃｌａｍｐ２信号も論理Ｈとなることにより、第２ＣＤＳ回路１２２のスイッチ素子ＳＷ２２２が閉じて、第２ＣＤＳ回路１２２におけるＣＤＳ動作が停止される。
【０１０１】
時刻ｔ５に、Ｒｅｓｅｔ信号が論理Ｌとなることにより、第１積分回路２３のスイッチ素子ＳＷ１が開く。そして、時刻ｔ５以降、一方の光感応部分１２ｍｎ群から出力された電荷が容量素子Ｃ１に蓄積されていき、第１積分回路２３の出力端子からの電圧出力は次第に大きくなっていく。この時刻ｔ５では、Ｃｌａｍｐ２信号は論理Ｈのままであり、第２ＣＤＳ回路１２２のスイッチ素子ＳＷ２２２は閉じたままである。また、時刻ｔ５では、ＣＳＷ２２１信号は論理Ｌであり、第２ＣＤＳ回路１２２のスイッチ素子ＳＷ２２１は開いている。
【０１０２】
時刻ｔ６に、Ｃｌａｍｐ２信号が論理Ｌとなることにより、第２ＣＤＳ回路１２２のスイッチ素子ＳＷ２２２が開き、また、ＣＳＷ２２１信号が論理Ｈとなることにより、第２ＣＤＳ回路１２２のスイッチ素子ＳＷ２２１が閉じる。そして、時刻ｔ６から一定時間Ｔ経過後の時刻ｔ７に、ＣＳＷ２２１信号が論理Ｌとなることにより、第２ＣＤＳ回路１２２のスイッチ素子ＳＷ２２１が開く。
【０１０３】
時刻ｔ５〜ｔ７の期間では、発光素子５から対象物にスポット光が照射されていない。したがって、背景光成分のみが光感応領域１０に入射して、それによって発生した電流が光感応領域１０（一方の光感応部分１２ｍｎ群）から出力される。そして、その電流出力を入力した第１積分回路２３では、容量素子Ｃ１に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力が第１積分回路２３から出力される。また、時刻ｔ６〜ｔ７の期間（第２の期間）では、第１積分回路２３の出力端子からの電圧出力が第２ＣＤＳ回路１２２に入力して、時刻ｔ６以降の入力電圧出力の変化分に相当する電荷が第２積分容量素子Ｃ２２２に蓄積され、その蓄積された電荷の量に応じた電圧出力が第２ＣＤＳ回路１２２から出力される。したがって、時刻ｔ７以降に第２ＣＤＳ回路１２２からの電圧出力は、時刻ｔ６および時刻ｔ７それぞれに第１積分回路２３からの電圧出力の差に相当する電圧値Ｖｎ２となり、第１積分回路２３にて生じるノイズ成分が除去されたものとなる。
【０１０４】
時刻ｔ７以降では、第１ＣＤＳ回路１２１の第１積分容量素子Ｃ２１２に蓄積されている電荷は、スポット光成分と背景光成分とを加算したものに相当するものであり、第２ＣＤＳ回路１２２の第２積分容量素子Ｃ２２２に蓄積されている電荷は、背景光成分のみに相当するものである。また、時刻ｔ３〜ｔ４までの期間（第１の期間）と時刻ｔ６〜ｔ７までの期間（第２の期間）とは互いに等しい時間Ｔであり、第１ＣＤＳ回路１２１の第１積分容量素子Ｃ２１２および第２ＣＤＳ回路１２２の第２積分容量素子Ｃ２２２それぞれの容量は互いに等しいので、電圧値Ｖｎ１は、スポット光成分と背景光成分とを加算したものに相当するものであり、電圧値Ｖｎ２は、背景光成分のみに相当するものであり、したがって、これら間の電圧差ΔＶｎ＝（Ｖｎ１−Ｖｎ２）は、スポット光成分のみに相当するものである。そこで、時刻ｔ８以降では、この電圧差ΔＶｎが第１差分演算回路１３０により以下のようにして求められる。
【０１０５】
時刻ｔ７以降（第３の期間）、Ｒｅｓｅｔ信号は論理Ｈであり、第１積分回路２３のスイッチ素子ＳＷ１が閉じて、容量素子Ｃ１が放電され初期化状態が維持される。Ｃｌａｍｐ１信号は論理Ｌであり、第１ＣＤＳ回路１２１のスイッチ素子ＳＷ２１２が開いたままである。また、Ｃｌａｍｐ２信号は論理Ｌであり、第２ＣＤＳ回路１２２のスイッチ素子ＳＷ２２２が開いたままである。
【０１０６】
時刻ｔ７以降の第３の期間のうち時刻ｔ８〜ｔ９の期間に、Ｓａｍｐｌｅ１信号は論理Ｈであり、第１差分演算回路１３０のスイッチ素子ＳＷ３１は閉じる。このとき、Ｓａｍｐｌｅ２信号は論理Ｌであり、第１差分演算回路１３０のスイッチ素子ＳＷ３２は開いており、また、Ｃｌａｍｐ３信号は論理Ｈであり、第１差分演算回路１３０のスイッチ素子ＳＷ３３は閉じている。この期間に、第１ＣＤＳ回路１２１の出力端子から出力される電圧値Ｖｎ１が第１差分演算回路１３０のスイッチ素子ＳＷ３１を介して容量素子Ｃ３に入力し、その電圧値Ｖｎ１が容量素子Ｃ３に保持される。
【０１０７】
時刻ｔ７以降の第３の期間のうち時刻ｔ１０〜ｔ１１の期間に、Ｓａｍｐｌｅ２信号は論理Ｈであり、第１差分演算回路１３０のスイッチ素子ＳＷ３２は閉じる。このとき、Ｓａｍｐｌｅ１信号は論理Ｌであり、第１差分演算回路１３０のスイッチ素子ＳＷ３１は開いており、また、Ｃｌａｍｐ３信号は論理Ｌであり、第１差分演算回路１３０のスイッチ素子ＳＷ３３は開いている。この期間に、第２ＣＤＳ回路１２２の出力端子から出力される電圧値Ｖｎ２が第１差分演算回路１３０のスイッチ素子ＳＷ３２を介して容量素子Ｃ３に入力する。このとき、第１差分演算回路１３０のスイッチ素子ＳＷ３３は開いているので、第１差分演算回路１３０の容量素子Ｃ３には、電圧値Ｖｎ２と電圧値Ｖｎ１との差ΔＶｎが保持される。この電圧値ΔＶｎは、スポット光成分のみに相当するものである。
【０１０８】
そして、時刻ｔ１０にＨｏｌｄ信号が論理Ｈとなり、第１Ｓ／Ｈ回路１４０のスイッチ素子ＳＷ４が閉じると、第１差分演算回路１３０の容量素子Ｃ３に保持されている電圧値ΔＶｎは、第１差分演算回路１３０のアンプＡ３および第１Ｓ／Ｈ回路１４０のスイッチ素子ＳＷ４を経て、第１Ｓ／Ｈ回路１４０の容量素子Ｃ４に保持される。時刻ｔ１１にＨｏｌｄ信号が論理Ｌとなってスイッチ素子ＳＷ４が開いた後も、第１Ｓ／Ｈ回路１４０の容量素子Ｃ４に保持された電圧値ΔＶｎは、アンプＡ４から電圧出力Ｖｎ３として出力される。各第１Ｓ／Ｈ回路１４０からの電圧出力Ｖｎ３は、上述したように第１Ａ／Ｄ変換回路１７０に順次入力され、デジタル値に変換されて、第１Ａ／Ｄ変換回路１７０から出力される。
【０１０９】
第２信号処理回路３０に含まれる第２積分回路３３、第３ＣＤＳ回路２２２、第４ＣＤＳ回路２２２、第２差分演算回路２３０及び第２Ｓ／Ｈ回路２４０は、第１信号処理回路２０に含まれる第１積分回路２３、第１ＣＤＳ回路１２２、第２ＣＤＳ回路１２２、第１差分演算回路１３０及び第１Ｓ／Ｈ回路１４０と同等の動作（図２１参照）を行い、スポット光成分のみに相当する電圧値を有する電圧出力が第２Ｓ／Ｈ回路２４０から出力される。各第２Ｓ／Ｈ回路２４０からの電圧出力は、上述したように第２Ａ／Ｄ変換回路２７０に順次入力され、デジタル値に変換されて、第２Ａ／Ｄ変換回路２７０から出力される。
【０１１０】
以上のように、本第２実施形態の光検出装置においても、光感応領域１０に背景光が入射した場合でも、背景光成分を除去した状態で、第１及び第２の方向での輝度プロファイルを検出することができる。これらの結果、光感応領域１０に入射した光の２次元位置を極めて精度良く検出することができる。
【０１１１】
また、本第２実施形態の光検出装置において、第１信号処理回路２０は、第１積分回路２３と、第１ＣＤＳ回路１２１と、第２ＣＤＳ回路１２２と、第１差分演算回路１３０と、を含み、第２信号処理回路３０は、第２積分回路３３と、第３ＣＤＳ回路２２１と、第４ＣＤＳ回路２２２と、第２差分演算回路１３０とを含んでいる。これにより、一方の光感応部分１２ｍｎ群毎に第１差分演算回路１３０が設けられ、他方の光感応部分群１３ｍｎ毎に第２差分演算回路２３０が設けられることとなるので、第１及び第２の方向での輝度プロファイルを高速で得ることができる。また、第１積分回路２３及び第２積分回路３３それぞれが積分動作毎に異なるノイズばらつきを有していても、第１〜第４ＣＤＳ回路１２１，１２２，２２１，２２２それぞれによりノイズ誤差が解消される。また、第１の期間に、第１及び第３ＣＤＳ回路１２１，２２１の第１及び第３積分容量素子Ｃ２１２に光源３からのスポット光成分（信号光成分）及び背景光成分に応じた電荷が蓄積され、第２の期間に、第２及び第４ＣＤＳ回路１２２，２２２の第２及び第４積分容量素子Ｃ２２２に背景光成分に応じた電荷が蓄積され、そして、両者の差分が第１及び第２差分演算回路１３０，２３０で求められるので、第１及び第２差分演算回路１３０，２３０からの電圧出力は、光源３からのスポット光成分のみに応じたものである。このように、光感応領域１０に入射する光の強度すなわち上記電圧出力の値が小さい場合であっても、輝度プロファイル検出のＳ／Ｎ比は優れたものとなる。
【０１１２】
また、本第２実施形態の光検出装置において、第１信号処理回路２０は、第１Ｓ／Ｈ回路１４０と、第１Ａ／Ｄ変換回路１７０とを更に含み、第２信号処理回路３０は、第２Ｓ／Ｈ回路２４０と、第２Ａ／Ｄ変換回路２７０とを更に含んでいる。これにより、第１及び第２の方向での輝度プロファイルをデジタル値として出力することができる。
【０１１３】
（第３実施形態）
次に、図２２〜図２７に基づいて、第３実施形態に係る光検出装置について説明する。第１実施形態の光検出装置と第３実施形態の光検出装置とでは、第１信号処理回路２０及び第２信号処理回路３０の構成に関して相違する。
【０１１４】
第３実施形態に係る光検出装置の第１信号処理回路２０は、図２２に示されるように、第１電荷蓄積回路３１０と、第１シフトレジスタ３２０と、第１積分回路３３０と、第１差分演算回路３４０と、第１Ａ／Ｄ変換回路１７０とを有している。図２２は、第１信号処理回路を示す概略構成図である。
【０１１５】
第１電荷蓄積回路３１０は、一方の光感応部分１２ｍｎ群に対応して設けられ、対応する一方の光感応部分群１２ｍｎからの電流出力を入力する入力端子３１０Ａと出力端子３１０Ｂとの間に並列的に設けられた第１容量素子Ｃ４１Ａ及び第２容量素子Ｃ４１Ｂを有し、一方の光感応部分１２ｍｎ群にて上記第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第１容量素子Ｃ４１Ａに蓄積し、一方の光感応部分１２ｍｎ群にて上記第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第２容量素子Ｃ４１Ｂに蓄積する。第１電荷蓄積回路３１０は、図２４に示されるように、スイッチ素子ＳＷ４１Ａ，ＳＷ４２Ａ，ＳＷ４１Ｂ，ＳＷ４２Ｂを有している。互いに縦続接続されたスイッチ素子ＳＷ４１Ａ及びスイッチ素子ＳＷ４２Ａと、互いに縦続接続されたスイッチ素子ＳＷ４１Ｂ及びスイッチ素子ＳＷ４２Ｂとが、入力端子３１０Ａと出力端子３１０Ｂとの間に並列的に接続されている。スイッチ素子ＳＷ４１Ａとスイッチ素子ＳＷ４２Ａとの接続点が第１容量素子Ｃ４１Ａを介して接地されている。スイッチ素子ＳＷ４１Ｂとスイッチ素子ＳＷ４２Ｂとの接続点が第２容量素子Ｃ４１Ｂを介して接地されている。また、入力端子３１０Ａとスイッチ素子ＳＷ４１Ａ，ＳＷ４１Ｂとの接続点は、スイッチ素子ＳＷ４３を介して第１基準電位Ｖｒｅｆ１に接続されている。
【０１１６】
スイッチ素子ＳＷ４３が開かれている状態において、第１電荷蓄積回路３１０は、スイッチ素子ＳＷ４１Ａが閉じてスイッチ素子ＳＷ４２Ａ，ＳＷ４１Ｂ，ＳＷ４２Ｂが開いているときに、第１容量素子Ｃ４１Ａに電荷を蓄積し、スイッチ素子ＳＷ４１Ｂが閉じてスイッチ素子ＳＷ４１Ａ，ＳＷ４２Ａ，ＳＷ４２Ｂが開いているときに、第２容量素子Ｃ４１Ｂに電荷を蓄積する。スイッチ素子ＳＷ４１Ａ，ＳＷ４１Ｂ，ＳＷ４３は、タイミング制御回路５０から出力される制御信号Ａ，Ｂ，Ｒに基づいて開閉する。スイッチ素子ＳＷ４２Ａ，ＳＷ４２Ｂは、第１シフトレジスタ３２０から出力される信号ｓｈｉｆｔ（ＨｍＡ），ｓｈｉｆｔ（ＨｍＢ）により制御されて順次閉じられる。スイッチ素子ＳＷ４２Ａを閉じることにより、第１容量素子Ｃ４１Ａに蓄積された電荷が電流となって、第１積分回路３３０に出力される。また、スイッチ素子ＳＷ４２Ｂを閉じることにより、第２容量素子Ｃ４１Ｂに蓄積された電荷が電流となって、第１積分回路３３０に出力される。第１シフトレジスタ３２０は、タイミング制御回路５０から出力される信号によりその動作が制御されて、スイッチ素子ＳＷ４２Ａ，ＳＷ４２Ｂを順次閉じる。
【０１１７】
第１積分回路３３０は、第１容量素子Ｃ４１Ａ及び第２容量素子Ｃ４１Ｂから当該第１容量素子Ｃ４１Ａ及び第２容量素子Ｃ４１Ｂに蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第１差分演算回路３４０に出力する。第１積分回路３３０は、図２５に示されるように、入力端子と出力端子との間に互いに並列にアンプＡ４１、積分容量部Ｃ４２およびスイッチ素子ＳＷ４４が接続されている。アンプＡ４１は、その反転入力端子が第１電荷蓄積回路３１０の出力端子３１０Ｂと接続され、非反転入力端子が第１基準電位Ｖｒｅｆ１とされ、出力端子が第１差分演算回路３４０と接続されている。積分容量部Ｃ４２およびスイッチ素子ＳＷ４４は、アンプＡ４１の反転入力端子と出力端子との間に設けられている。第１積分回路３３０は、スイッチ素子ＳＷ４４が閉じているときには、積分容量部Ｃ４２を放電して初期化する。一方、第１積分回路３３０は、スイッチ素子ＳＷ４４が開いているときには、入力端子に入力した電荷を積分容量部Ｃ４２に蓄積して、その蓄積された電荷の量に応じた値の電圧出力を出力端子から出力する。
【０１１８】
第１差分演算回路３４０は、第１電荷蓄積回路３１０の第１容量素子Ｃ４１Ａ及び第２容量素子Ｃ４１Ｂそれぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第１差分演算回路３４０は、図２６に示されるように、入力端子と出力端子との間に順に容量素子Ｃ４３およびアンプＡ４２を有し、また、スイッチ素子ＳＷ４５および容量素子Ｃ４４がアンプＡ４２の入出力間に互いに並列的に接続されている。アンプＡ４２は、その反転入力端子が第１積分回路３３０の出力端子と接続され、非反転入力端子が第２基準電位Ｖｒｅｆ２とされている。第１差分演算回路３４０の出力端子は、第１Ａ／Ｄ変換回路１７０の入力端子に接続されている。第１差分演算回路３４０は、スイッチ素子ＳＷ４５を閉じているときには、第１積分回路３３０から容量素子Ｃ４３を経て流入した電荷Ｑ１だけ容量素子Ｃ４４に充電する。そして、スイッチ素子ＳＷ４５を開いているときには、第１積分回路３３０から容量素子Ｃ４３を経て流入した電荷Ｑ２だけ容量素子Ｃ４４から放電する。このようにして、電荷Ｑ１と電荷Ｑ２との差分すなわち電荷（Ｑ１−Ｑ２）を容量素子Ｃ４４に蓄積して、その蓄積された電荷（Ｑ１−Ｑ２）に応じた電圧出力をアンプＡ４２から出力する。スイッチ素子ＳＷ４５は、タイミング制御回路５０から出力されるＣｌａｍｐ信号に基づいて開閉する。
【０１１９】
第１Ａ／Ｄ変換回路１７０は、第１差分演算回路３４０からの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第１Ａ／Ｄ変換回路１７０から出力されるデジタル値は、第２の方向での輝度プロファイル（デジタルデータ）を表す出力となる。
【０１２０】
第３実施形態に係る光検出装置の第２信号処理回路３０は、図２３に示されるように、第２電荷蓄積回路４１０と、第２シフトレジスタ４２０と、第２積分回路４３０と、第２差分演算回路４４０と、第２Ａ／Ｄ変換回路２７０とを有している。図２３は、第２信号処理回路を示す概略構成図である。
【０１２１】
第２電荷蓄積回路４１０は、他方の光感応部分１３ｍｎ群に対応して設けられ、対応する他方の光感応部分群１３ｍｎからの電流出力を入力する入力端子と出力端子との間に並列的に設けられた第３容量素子及び第４容量素子を有し、他方の光感応部分１３ｍｎ群にて上記第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第３容量素子に蓄積し、他方の光感応部分１３ｍｎ群にて上記第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷を第４容量素子に蓄積する。第２電荷蓄積回路４１０は、図２４に示された第１電荷蓄積回路３１０と同等の構成を有し、上記第３容量素子、第４容量素子及び５個のスイッチ素子を含んでいる。入力端子と第３容量素子及び第４容量素子との間に設けられている３個のスイッチ素子は、スイッチ素子ＳＷ４１Ａ，ＳＷ４１Ｂ，ＳＷ４３と同様に、タイミング制御回路５０から出力される制御信号Ａ，Ｂ，Ｒに基づいて開閉する。出力端子と第３容量素子及び第４容量素子との間に設けられている２個のスイッチ素子は、スイッチ素子ＳＷ４２Ａ，ＳＷ４２Ｂと同様に、第２シフトレジスタ４２０から出力される信号ｓｈｉｆｔ（ＶｍＡ），ｓｈｉｆｔ（ＶｍＢ）により制御されて順次閉じられる。第２シフトレジスタ４２０は、第１シフトレジスタ３２０と同様に、タイミング制御回路５０から出力される信号によりその動作が制御されて、上記各スイッチ素子を順次閉じる。
【０１２２】
第２積分回路４３０は、第３容量素子及び第４容量素子から当該第３容量素子及び第４容量素子に蓄積されている電荷に対応した電流出力を順次入力し、その電流出力を電圧出力に変換して第２差分演算回路４４０に出力する。第２積分回路４３０は、図２５に示された第１積分回路３３０と同等の構成を有し、入力端子と出力端子との間に互いに並列にアンプ、積分容量部およびスイッチ素子が接続されている。第２積分回路４３０は、スイッチ素子が閉じているときには、積分容量部を放電して初期化する。一方、第２積分回路４３０は、スイッチ素子が開いているときには、入力端子に入力した電荷を積分容量部に蓄積して、その蓄積された電荷の量に応じた値の電圧出力を出力端子から出力する。
【０１２３】
第２差分演算回路４４０は、第２電荷蓄積回路４１０の第３容量素子及び第４容量素子それぞれに蓄積されている電荷量の差分を求め、その差分に応じた電圧出力を出力する。第２差分演算回路４４０は、図２６に示された第１差分演算回路３４０と同等の構成を有し、入力端子と出力端子との間に順に容量素子およびアンプを有し、また、当該アンプの入出力間にスイッチ素子および容量素子が互いに並列的に接続されている。第２差分演算回路４４０は、スイッチ素子を閉じているときには、第２積分回路４３０からアンプと縦続接続された容量素子を経て流入した電荷Ｑ３だけアンプに並列接続された容量素子に充電する。そして、スイッチ素子を開いているときには、第２積分回路４３０からアンプと縦続接続された容量素子を経て流入した電荷Ｑ４だけアンプに並列接続された容量素子から放電する。このようにして、電荷Ｑ３と電荷Ｑ４との差分すなわち電荷（Ｑ３−Ｑ４）をアンプに並列接続された容量素子に蓄積して、その蓄積された電荷（Ｑ３−Ｑ４）に応じた電圧出力を当該アンプから出力する。スイッチ素子は、上記スイッチ素子ＳＷ４５と同様に、タイミング制御回路５０から出力されるＣｌａｍｐ信号に基づいて開閉する。
【０１２４】
第２Ａ／Ｄ変換回路２７０は、第２差分演算回路４４０からの電圧出力（アナログ値）を順次入力し、その電圧出力をデジタル値に変換し、そのデジタル値を出力する。第２Ａ／Ｄ変換回路２７０から出力されるデジタル値は、第１の方向での輝度プロファイル（デジタルデータ）を表す出力となる。
【０１２５】
続いて、図２７に基づいて、第３実施形態の光検出装置における第１信号処理回路２０及び第２信号処理回路３０の動作について説明する。図３１は、第１信号処理回路の動作を説明するためのタイミングチャートである。
【０１２６】
時刻ｔ１に、制御信号Ｒが論理Ｈとなることにより、各第１電荷蓄積回路３１０のスイッチ素子ＳＷ４３が閉じて、入力端子３１０Ａが第１基準電位Ｖｒｅｆ１とされ、初期化される。時刻ｔ２に、制御信号Ｒが論理Ｌとなることにより、スイッチ素子ＳＷ４３が開く。
【０１２７】
時刻ｔ３において、制御信号Ｂが論理Ｈとなることにより、各第１電荷蓄積回路３１０のスイッチ素子ＳＷ４１Ｂが閉じると、時刻ｔ４にてスイッチ素子ＳＷ４１Ｂが開くまでの間、時刻ｔ２〜ｔ４の期間（第２の期間）にわたり一方の光感応部分１２ｍｎ群にて蓄積された電荷に対応する電流が出力され、当該電流出力に対応する電荷が各第１電荷蓄積回路３１０の第２容量素子Ｃ４１Ｂに蓄積される。このとき、発光素子５からスポット光が照射されておらず、第２容量素子Ｃ４１Ｂに蓄積される電荷は背景光成分のみに対応した電荷となる。
【０１２８】
時刻ｔ５に、再び制御信号Ｒが論理Ｈとなることにより、各第１電荷蓄積回路３１０のスイッチ素子ＳＷ４３が閉じて、入力端子３１０Ａが第１基準電位Ｖｒｅｆ１とされ、初期化される。時刻ｔ６に、制御信号Ｒが論理Ｌとなることにより、スイッチ素子ＳＷ４３が開く。
【０１２９】
時刻ｔ７において、制御信号Ａが論理Ｈとなることにより、各第１電荷蓄積回路３１０のスイッチ素子ＳＷ４１Ａが閉じると、時刻ｔ８にてスイッチ素子ＳＷ４１Ａが開くまでの間、時刻ｔ６〜ｔ８の期間（第１の期間）にわたり一方の光感応部分１２ｍｎ群にて蓄積された電荷に対応する電流が出力され、当該電流出力に対応する電荷が各第１電荷蓄積回路３１０の第１容量素子Ｃ４１Ａに蓄積される。このとき、時刻ｔ６〜ｔ７の期間において発光素子５から対象物にスポット光が照射されており、対象物により反射されたスポット光成分および背景光成分の双方が光感応領域１０に入射しているので、第１容量素子Ｃ４１Ａに蓄積される電荷は背景光成分及びスポット光成分に対応した電荷となる。
【０１３０】
時刻ｔ８に、Ｒｅｓｅｔ信号が論理Ｈとなることにより、第１積分回路３３０のスイッチ素子ＳＷ４４が閉じて、容量素子Ｃ４２が放電され初期化される。また、Ｃｌａｍｐ信号も論理Ｈとなることにより、第１差分演算回路３４０のスイッチ素子ＳＷ４５が閉じて、容量素子Ｃ４４への電荷の蓄積（充電）が可能な状態となる。
【０１３１】
時刻ｔ９に、Ｒｅｓｅｔ信号が論理Ｌとなることにより、第１積分回路３３０のスイッチ素子ＳＷ４４が開く。そして、時刻ｔ１０に、信号ｓｈｉｆｔ（Ｈ１Ｂ）が論理Ｈとなることにより、一方の光感応部分１２１ｎ群に対応する第１電荷蓄積回路３１０のスイッチ素子ＳＷ４２Ｂが閉じ、当該第１電荷蓄積回路３１０の第２容量素子Ｃ４１Ｂに蓄積されている電荷が電流として出力される。そして、その電流出力を入力した第１積分回路３３０では、容量素子Ｃ４２に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力Ｖｏｕｔ１が第１積分回路３３０から出力される。第１積分回路３３０からの電圧出力Ｖｏｕｔ１は、第１差分演算回路３４０の容量素子Ｃ４４に保持される。このとき、第１積分回路３３０から出力される電圧出力Ｖｏｕｔ１は、背景光成分のみに相当するものである。
【０１３２】
時刻ｔ１１に、信号ｓｈｉｆｔ（Ｈ１Ｂ）が論理Ｌとなることにより、一方の光感応部分１２１ｎ群に対応する第１電荷蓄積回路３１０のスイッチ素子ＳＷ４２Ｂが開く。また、Ｃｌａｍｐ信号も論理Ｌとなることにより、第１差分演算回路３４０のスイッチ素子ＳＷ４５が開いて、容量素子Ｃ４４に流入する電荷だけ放電することが可能な状態となる。
【０１３３】
時刻ｔ１２に、信号ｓｈｉｆｔ（Ｈ１Ａ）が論理Ｈとなることにより、一方の光感応部分１２１ｎ群に対応する第１電荷蓄積回路３１０のスイッチ素子ＳＷ４２Ａが閉じ、当該第１電荷蓄積回路３１０の第１容量素子Ｃ４１Ａに蓄積されている電荷が電流として出力される。そして、その電流出力を入力した第１積分回路３３０では、容量素子Ｃ４２に電荷が蓄積され、その蓄積された電荷の量に応じた電圧出力Ｖｏｕｔ１が第１積分回路３３０から出力される。このとき、第１積分回路３３０からの電圧出力Ｖｏｕｔ１は、背景光成分及びスポット光成分に相当するものである。
【０１３４】
また、第１差分演算回路３４０のスイッチ素子ＳＷ４５が開いていることから、第１差分演算回路３４０の容量素子Ｃ４４には、第２容量素子Ｃ４１Ｂに蓄積されている電荷に対応する電圧出力と第１容量素子Ｃ４１Ａに蓄積されている電荷に対応する電流出力との差が保持される。そして、第１差分演算回路３４０の容量素子Ｃ４４に保持されている電圧出力がアンプＡ４２を介して出力される。このアンプＡ４２からの電圧出力Ｖｏｕｔ２は、スポット光成分のみに相当するものである。
【０１３５】
時刻ｔ１３に、信号ｓｈｉｆｔ（Ｈ１Ａ）が論理Ｌとなることにより、一方の光感応部分１２１ｎ群に対応する第１電荷蓄積回路３１０のスイッチ素子ＳＷ４２Ａが開く。また、Ｒｅｓｅｔ信号が論理Ｈとなることにより、第１積分回路３３０のスイッチ素子ＳＷ４４が閉じ、Ｃｌａｍｐ信号も論理Ｈとなることにより、第１差分演算回路３４０のスイッチ素子ＳＷ４５が閉じる。
【０１３６】
続いて、時刻ｔ１３〜ｔ１４の期間において、時刻ｔ８〜ｔ１３の期間と同様な処理が行われ、一方の光感応部分１２２ｎ群に対応する電圧出力Ｖｏｕｔ２が第１差分演算回路３４０から出力されることとなる。以下、時刻ｔ８〜ｔ１３の期間の処理を繰り返して行なうことで、一方の光感応部分１２ｍｎ群それぞれに対応する電圧出力Ｖｏｕｔ２が第１差分演算回路３４０から順次出力されることとなる。第１差分演算回路３４０からの電圧出力Ｖｏｕｔ２は、上述したように第１Ａ／Ｄ変換回路１７０に順次入力され、デジタル値に変換されて、第１Ａ／Ｄ変換回路１７０から出力される。
【０１３７】
第２信号処理回路３０に含まれる第２電荷蓄積回路４１０、第２シフトレジスタ４２０、第２積分回路４３０、第２差分演算回路４４０及び第２Ａ／Ｄ変換回路２７０は、第１信号処理回路２０に含まれる第１電荷蓄積回路３１０、第１シフトレジスタ３２０、第１積分回路３３０、第１差分演算回路３４０、第１Ａ／Ｄ変換回路１７０と同等の動作（図２７参照）を行い、スポット光成分のみに相当する電圧値を有する電圧出力が第１差分演算回路３４０から出力される。第１差分演算回路３４０からの電圧出力は、上述したように第２Ａ／Ｄ変換回路２７０に順次入力され、デジタル値に変換されて、第２Ａ／Ｄ変換回路２７０から出力される。
【０１３８】
以上のように、本第３実施形態の光検出装置においても、光感応領域１０に背景光が入射した場合でも、背景光成分を除去した状態で、第１及び第２の方向での輝度プロファイルを検出することができる。これらの結果、光感応領域１０に入射した光の２次元位置を極めて精度良く検出することができる。
【０１３９】
また、本第３実施形態の光検出装置において、第１信号処理回路２０は、第１容量素子Ｃ４１Ａ及び第２容量素子Ｃ４１Ｂを有する第１電荷蓄積回路３１０と、第１差分演算回路３４０とを含み、第２信号処理回路３０は、第３容量素子及び第４容量素子を有する第２電荷蓄積回路４１０と、第２差分演算回路４４０とを含んでいる。これにより、第１電荷蓄積回路３１０において、対応する一方の光感応部分１２ｍｎ群にて第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第１容量素子Ｃ４１Ａに蓄積され、対応する一方の光感応部分１２ｍｎ群にて第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第２容量素子Ｃ４１Ｂに蓄積され、第１差分演算回路３４０において、第１容量素子Ｃ４１Ａ及び第２容量素子Ｃ４１Ｂそれぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力Ｖｏｕｔ２が出力される。また、第２電荷蓄積回路４１０において、対応する他方の光感応部分１３ｍｎ群にて第１の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第３容量素子に蓄積され、対応する他方の光感応部分１３ｍｎ群にて第２の期間にわたり蓄積された電荷に対応した電流出力に応じて電荷が第４容量素子に蓄積され、第２差分演算回路において、第３容量素子及び第４容量素子それぞれに蓄積されている電荷量の差分が求められ、その差分に応じた電圧出力が出力される。これにより、第１及び第２信号処理回路２０，３０の構成の簡素化及び低コスト化を図ることができる。
【０１４０】
また、第１信号処理回路２０は、第１積分回路３３０と、第１Ａ／Ｄ変換回路１７０とを更に含み、第２信号処理回路３０は、第２積分回路４３０と、第２Ａ／Ｄ変換回路２７０とを更に含んでいる。これにより、第１及び第２の方向での輝度プロファイルをデジタル値として出力することができる。
【０１４１】
（第４実施形態）
次に、図２８〜図３１に基づいて、第４実施形態に係る光検出装置について説明する。第１実施形態の光検出装置と第４実施形態の光検出装置とでは、第１信号処理回路２０及び第２信号処理回路３０の構成に関して相違する。
【０１４２】
第４実施形態に係る光検出装置の第１信号処理回路２０は、図２８に示されるように、第１積分回路５１０と、第１除去回路５２０と、第１差分演算回路５３０と、第１Ｓ／Ｈ回路１４０と、第１シフトレジスタ１５０と、第１スイッチ素子１６０と、第１Ａ／Ｄ変換回路１７０とを有している。図２８は、第１信号処理回路を示す概略構成図である。
【０１４３】
第１積分回路５１０は、一方の光感応部分１２ｍｎ群に対応して設けられ、対応する一方の光感応部分１２ｍｎ群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。第１積分回路５１０は、図３０に示されるように、一方の光感応部分１２ｍｎ群から入力される光電流Ｉ１を増幅するアンプＡ１１と、アンプＡ１１の入出力接点間に並列接続された容量素子Ｃ１１とスイッチ素子ＳＷ１１で構成されている。よって、リセット信号ＲＳによってスイッチ素子ＳＷ１１がオフ状態となるときは、光電流Ｉ１が容量素子Ｃ１１に充電され、リセット信号ＲＳによってスイッチ素子ＳＷ１１がオン状態となるときは、容量素子Ｃ１１の電荷が放電される。ここで、第１積分回路５１０の積分動作時間を数μｓｅｃに設定するために、容量素子Ｃ１１は数ｐＦに設定されている。なお、スイッチ素子ＳＷ１２の「オン／オフ」信号（ＳＴ）により、アンプＡ１１の入出力端子間への容量素子Ｃ１１の接続を制御する。
【０１４４】
第１除去回路５２０は、一方の光感応部分１２ｍｎ群に対応して設けられ、上記第１の期間における一方の光感応部分群１２ｍｎからの電流出力から、上記第２の期間における一方の光感応部分群１２ｍｎからの電流出力を除去して、出力する。この第１除去回路５２０は、図３０にも示されるように、第１積分回路５１０の入力端子に接続されている。第１除去回路５２０は、ソース端子が第１積分回路５１０の入力端子に、ドレイン端子がＧＮＤ（接地レベル）に接続された第１ＭＯＳトランジスタＭＱ５１を備え、第１ＭＯＳトランジスタＭＱ５１のゲート端子が第１容量素子Ｃ５１を介して接地される。そして、第１ＭＯＳトランジスタＭＱ５１のゲート端子には、タイミング制御回路５０から発行される制御信号ＲＭにより「オン／オフ」が制御される第１スイッチ素子ＳＷ５１を介して第１積分回路５１０の出力が接続される。
【０１４５】
第１差分演算回路５３０は、第１積分回路５１０に対応して設けられ、当該第１積分回路５１０からの電圧出力のうちの上記第２の期間に対応した電圧出力（上記第２の期間にわたり一方の光感応部分１２ｍｎ群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値））を保持するとともに、当該第１積分回路５１０からの電圧出力のうちの上記第１の期間に対応した電圧出力（上記第１の期間にわたり一方の光感応部分１３ｍｎ群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値））との差分に応じた電圧出力を出力する。この第１差分演算回路５３０は、図３０にも示されるように、第１積分回路５１０の出力接点（即ち、アンプＡ１１の出力接点）に接続されている。第１差分演算回路５３０は、スイッチ素子ＳＷ６１及び容量素子Ｃ６１、アンプＡ６１とその入出力接点間に並列接続された容量素子Ｃ６２及びスイッチ素子ＳＷ６２で構成されている。そして、アンプＡ６１の出力接点が出力端子に接続されている。尚、容量素子Ｃ６１と容量素子Ｃ６２は、回路全体の動作速度マージンとノイズマージンとの兼ね合いから、共に１ｐＦ程度の等しい容量値のものが適用されている。更に、スイッチ素子ＳＷ６１は、タイミング制御回路５０から出力された切換え信号ＣＳＷ５によってオン状態とオフ状態とが切換わる。又、第１差分演算回路５３０は、タイミング制御回路５０から出力されたリセット信号ＲＳ２によってスイッチ素子ＳＷ６２がオフ状態となるときは蓄積動作し、逆に、リセット信号ＲＳ２によってスイッチ素子ＳＷ６２がオン状態となるときは蓄積動作を停止する。
【０１４６】
第４実施形態に係る光検出装置の第２信号処理回路３０は、図２９に示されるように、第２積分回路６１０と、第２除去回路６２０と、第２差分演算回路６３０と、第２Ｓ／Ｈ回路２４０と、第２シフトレジスタ２５０と、第２スイッチ素子２６０と、第２Ａ／Ｄ変換回路２７０とを有している。図２９は、第２信号処理回路を示す概略構成図である。
【０１４７】
第２積分回路６１０は、他方の光感応部分１３ｍｎ群に対応して設けられ、対応する他方の光感応部分１３ｍｎ群からの電流出力を電圧出力に変換して、当該電圧出力を出力する。第２積分回路６１０は、図３０に示された第１積分回路５１０と同等の構成を有し、他方の光感応部分１３ｍｎ群から入力される光電流を増幅するアンプと、当該アンプの入出力接点間に並列接続された容量素子とスイッチ素子で構成されている。
【０１４８】
第２除去回路６２０は、他方の光感応部分１３ｍｎ群に対応して設けられ、上記第１の期間における他方の光感応部分群１３ｍｎからの電流出力から、上記第２の期間における他方の光感応部分群１３ｍｎからの電流出力を除去して、出力する。第２除去回路６２０は、図３０に示された第１除去回路５２０と同等の構成を有し、ソース端子が第２積分回路６１０の入力端子に、ドレイン端子がＧＮＤ（接地レベル）に接続された第２ＭＯＳトランジスタを備え、第２ＭＯＳトランジスタのゲート端子が第２容量素子を介して接地される。そして、第２ＭＯＳトランジスタのゲート端子には、タイミング制御回路５０から発行される制御信号ＲＭにより「オン／オフ」が制御される第２スイッチ素子を介して第２積分回路６１０の出力が接続される。
【０１４９】
第２差分演算回路６３０は、第２積分回路６１０に対応して設けられ、当該第２積分回路６１０から出力される電圧出力のうちの上記第２の期間に対応した電圧出力（上記第２の期間にわたり他方の光感応部分１３ｍｎ群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値））を保持するとともに、当該第２積分回路６１０からの電圧出力のうちの上記第１の期間に対応した電圧出力（上記第１の期間にわたり他方の光感応部分１３ｍｎ群にて蓄積された電荷に対応する電流出力に応じた電圧出力（アナログ値））との差分に応じた電圧出力を出力する。第２差分演算回路６３０は、図３０に示された第１差分演算回路５３０と同等の構成を有し、スイッチ素子及び容量素子、アンプとその入出力接点間に並列接続された容量素子及びスイッチ素子とで構成されている。
【０１５０】
続いて、図３１に基づいて、第４実施形態の光検出装置における第１信号処理回路２０及び第２信号処理回路３０の動作について説明する。図３１は、第１信号処理回路の動作を説明するためのタイミングチャートである。
【０１５１】
まず、定常背景光成分検出期間Ｔにおいて、発光素子５がスポット光を出力しない状態に設定されると同時に、第１スイッチ素子ＳＷ５１をオンにして、背景光を検出する。この時、同時に第１積分回路５１０は、タイミング制御回路５０から出力されるリセット信号ＲＳ１によりスイッチ素子ＳＷ１１が「オン」に設定され、タイミング制御回路５０から出力される制御信号ＳＴによりスイッチ素子ＳＷ１２が「オフ」に設定されることにより、非積分動作状態に設定される。この状態では、第１積分回路５１０の入力端子には、当該第１積分回路５１０に対応する一方の光感応部分群１２ｍｎからの電流出力が入力される。そして、非積分動作時に第１積分回路５１０からの電圧出力が第１ＭＯＳトランジスタＭＱ５１のゲート端子に供給されることにより、この電流の全ては第１除去回路５２０の第１ＭＯＳトランジスタＭＱ５１で除去される。この状態での第１ＭＯＳトランジスタＭＱ５１のゲート・ソース間電圧Ｖｇｓは、
Ｖｇｓ＝（２×ＩＴ  ／β）１／２  ＋Ｖｔｈ    …  （１）
ＩＴ  ：電流値
β：第１ＭＯＳトランジスタＭＱ５１のサイズで決まる定数
Ｖｔｈ：第１ＭＯＳトランジスタＭＱ５１の閾値
で表される。
【０１５２】
時間Ｔが経過すると、第１スイッチ素子ＳＷ５１を「オフ」とする。この結果、第１スイッチ素子ＳＷ５１の「オフ」時点で第１積分回路５１０の入力端子に供給されていた電流値だけ、引き続いて第１ＭＯＳトランジスタＭＱ５１を流れ続ける。すなわち、第１ＭＯＳトランジスタＭＱ５１のゲート・ソース間電圧Ｖｇｓが保持され、以後の計測にあたってのノイズの主成分である、背景光の平均的な寄与分が除去される。
【０１５３】
次に、スイッチ素子ＳＷ１２を「オン」に切換え、第１積分回路５１０を積分動作状態にした後、背景光変化分検出期間Ｔ１（時間幅：τ）の間、スイッチ素子ＳＷ１１を「オフ」とする。この状態が設定されると、背景光の変化分に相当する電流出力が第１積分回路５１０に流入し、容量素子Ｃ１１に充電される。
【０１５４】
この結果、期間Ｔ１では、背景光のみを入射し、背景光の変動によって発生した光電流の変動分Ｉ１を第１積分回路５１０が容量素子Ｃ１１に充電するので、積分出力Ｖ１が次第に上昇していく。そして、この時間τ経過時おける第１積分回路５１０の積分出力の電圧をＶ１１、背景光の変動分によって一方の光感応部分群１２ｍｎから入力される電流をＩｄとすれば、Ｉ１＝Ｉｄから、
Ｖ１１＝Ｉｄ・τ／Ｃ１１    …  （２）
Ｃ１１：容量素子Ｃ１１の容量
となる。
【０１５５】
時間τが経過すると、スイッチ素子ＳＷ６１が一瞬「オン」となり、第１差分演算回路５３０に伝達され、その電圧Ｖ１１が容量素子Ｃ６１に保持される。また、時間τが経過すると、スイッチ素子ＳＷ１１は「オン」に切換えられ、第１積分回路５１０はリセットされる。
【０１５６】
次いで、（スポット光＋背景光変化分）検出期間Ｔ２（時間幅：τ）の間、発光素子５が点灯される。この点灯時、同時にスイッチ素子ＳＷ１１，ＳＷ６２とが「オフ」に設定される。そして、このような切換え動作の結果、第１積分回路５１０は背景光の変化分とスポット光成分との和に相当する光電流Ｉ１を容量素子Ｃ１１に充電していく。
【０１５７】
ここで、時間τ経過時点での第１積分回路５１０の積分出力の電圧をＶ１２、反射スポット光成分による電流をＩｓｈ、背景光の変動分の光強度は期間Ｔ１のときと変わらないので背景光変動分の電流をＩｄとすると、Ｉ１＝Ｉｄ＋Ｉｓｈから、
Ｖ１２＝（Ｉｓｈ＋Ｉｄ）・τ／Ｃ１１    …  （３）
の関係となる。
【０１５８】
期間Ｔ２の経過時にスイッチ素子ＳＷ６１を一瞬「オン」にし、第１積分回路５１０の積分出力の電圧Ｖ１２を第１差分演算回路５３０に伝達する。また、第１差分演算回路５３０は、期間Ｔ１ではリセット状態であり、期間Ｔ２では減算動作を行うので、電荷保存の法則により、
（Ｖ１２−Ｖ１１）・Ｃ１２＝Ｖｏ１・Ｃ１３    …  （４）
Ｃ１２：容量素子Ｃ６１の容量
Ｃ１３：容量素子Ｃ６２の容量
に従った電荷が、容量素子Ｃ６１，Ｃ６２に保持される。
【０１５９】
そして、上記式（４）に式（２）及び（３）を代入とすると第１差分演算回路５３０の出力端子に発生する出力Ｖｏ１の電圧は、
Ｖｏ１＝Ｉｓｈ・τ・Ｃ１２／Ｃ１１・Ｃ１３    …  （５）
で示される値となる。また、容量素子Ｃ６１と容量素子Ｃ６２の容量を等しくすると、
Ｖｏ１＝Ｉｓｈ・τ／Ｃ１１    …  （６）
となる。
【０１６０】
第１Ｓ／Ｈ回路１４０のスイッチ素子ＳＷ４が閉じると、第１差分演算回路５３０の出力端子に発生する出力Ｖｏ１は、第１Ｓ／Ｈ回路１４０の容量素子Ｃ４に保持され、出力される。各第１Ｓ／Ｈ回路１４０からの電圧出力は、上述したように第１Ａ／Ｄ変換回路１７０に順次入力され、デジタル値に変換されて、第１Ａ／Ｄ変換回路１７０から出力される。
【０１６１】
第２信号処理回路３０に含まれる第２積分回路６１０、第２除去回路６２０、第２差分演算回路６３０、第２Ｓ／Ｈ回路２４０、第２シフトレジスタ２５０、第２スイッチ素子２６０及び第２Ａ／Ｄ変換回路２７０は、第１信号処理回路２０に含まれる第１積分回路５１０、第１除去回路５２０、第１差分演算回路５３０、第１Ｓ／Ｈ回路１４０、第１シフトレジスタ１５０、第１スイッチ素子１６０及び第１Ａ／Ｄ変換回路１７０と同等の動作（図３１参照）を行い、スポット光成分のみに相当する電圧値を有する電圧出力が第２Ｓ／Ｈ回路２４０から出力される。各第２Ｓ／Ｈ回路２４０からの電圧出力は、上述したように第２Ａ／Ｄ変換回路２７０に順次入力され、デジタル値に変換されて、第２Ａ／Ｄ変換回路２７０から出力される。
【０１６２】
以上のように、本第４実施形態の光検出装置においても、光感応領域１０に背景光が入射した場合でも、背景光成分を除去した状態で、第１及び第２の方向での輝度プロファイルを検出することができる。これらの結果、光感応領域１０に入射した光の２次元位置を極めて精度良く検出することができる。
【０１６３】
また、本第４実施形態の光検出装置においては、第１除去回路５２０により、上記第１の期間における一方の光感応部分群１２ｍｎからの電流出力から、上記第２の期間における一方の光感応部分群１２ｍｎからの電流出力が除去されることとなる。これにより、光感応領域１０に背景光が入射した場合でも、背景光成分を除去した状態で、第２の方向での輝度プロファイルを検出することができる。また、第２除去回路６２０により、上記第１の期間における他方の光感応部分群１３ｍｎからの電流出力から、上記第２の期間における他方の光感応部分群１３ｍｎからの電流出力が除去されることとなる。これにより、光感応領域１０に背景光が入射した場合でも、背景光成分を除去した状態で、第１の方向での輝度プロファイルを検出することができる。これらの結果、入射した光の２次元位置を極めて精度良く検出することができる。
【０１６４】
また、本第４実施形態の光検出装置において、第１除去回路５２０は、ソース端子が一方の光感応部分１２ｍｎに接続され、ドレイン端子が接地された第１ＭＯＳトランジスタＭＱ５１と、一方の端子が第１ＭＯＳトランジスタＭＱ５１のゲート端子と接続され、他方の端子が接地された第１容量素子Ｃ５１と、一方の端子が第１ＭＯＳトランジスタＭＱ５１のゲート端子と接続され、他方の端子が第１積分回路５１０の出力と接続された第１スイッチ素子ＳＷ５１と、を含み、第２除去回路６２０は、ソース端子が他方の光感応部分に接続され、ドレイン端子が接地された第２ＭＯＳトランジスタと、一方の端子が第２ＭＯＳトランジスタのゲート端子と接続され、他方の端子が接地された第２容量素子と、一方の端子が第２ＭＯＳトランジスタのゲート端子と接続され、他方の端子が第２積分回路の出力と接続された第２スイッチ素子と、を含んでいる。これにより、上記第１及び第２除去回路５２０，６２０を簡易且つ低コストにて構成することができる。
【０１６５】
また、本第４実施形態の光検出装置においては、第１差分演算回路５３０と、第１Ｓ／Ｈ回路１４０と、第１Ａ／Ｄ変換回路１７０と、第２差分演算回路６３０と、第２Ｓ／Ｈ回路２４０と、第２Ａ／Ｄ変換回路２７０とを更に有している。これにより、背景光成分を確実に除去することができ、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをより一層高精度にて得ることができる。また、第１及び第２の方向での輝度プロファイルをデジタル値として出力することができる。
【０１６６】
本発明は、前述した実施形態に限定されるものではない。たとえば、シフトレジスタを用いる代わりに、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を均一な抵抗線で接続して、光の入射に伴って発生した電荷を抵抗線に流れ込んだ位置と当該抵抗線それぞれの端部との距離に反比例するように抵抗分割して抵抗線の端部から取り出し、当該端部からの電流出力に基づいて光の入射位置を求めるようにしてもよい。
【０１６７】
また、前述した実施形態においては、１画素を複数の光感応部分で構成しているが、１画素を一つの光感応部分で構成してもよい。たとえば、図３２に示されるように、光感応領域１０は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分１２ｍｎと第２の方向にわたって互いに電気的に接続される複数の第２光感応部分１３ｍｎとを含み、複数の第１光感応部分１２ｍｎと複数の第２光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列してもよい。この場合、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは市松模様状に配列しており、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは第１の方向及び第２の方向において交互に配列している。なお、市松模様状に配列する代わりに、図８に示されるようなハニカム状に配列してもよい。
【０１６８】
また、第１信号処理回路２０及び第２信号処理回路３０は、同じタイミングにて動作させてもよく、時系列順で独立して動作させてもよい。
【０１６９】
【発明の効果】
以上、詳細に説明したとおり、本発明によれば、２次元位置の検出処理の高速化および構成の簡素化を図ることが可能な光検出装置を提供することができる。また、本発明によれば、入射した光の２次元位置を極めて精度良く検出することができる
【図面の簡単な説明】
【図１】第１実施形態に係る光検出装置を示す概念構成図である。
【図２】第１実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】第１実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図５】第１実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図６】第１実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図７】第１実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図８】第１実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図９】第１実施形態に係る光検出装置に含まれる第１信号処理回路を示す概略構成図である。
【図１０】第１実施形態に係る光検出装置に含まれる第２信号処理回路を示す概略構成図である。
【図１１】第１信号処理回路に含まれる第１積分回路の回路図である。
【図１２】第１信号処理回路に含まれる第１ＣＤＳ回路の回路図である。
【図１３】第１信号処理回路の動作を説明するためのタイミングチャートである。
【図１４】第２信号処理回路の動作を説明するためのタイミングチャートである。
【図１５】第１信号処理回路の動作を説明するためのタイミングチャートである。
【図１６】第２信号処理回路の動作を説明するためのタイミングチャートである。
【図１７】第２実施形態に係る光検出装置に含まれる第１信号処理回路を示す概略構成図である。
【図１８】第２実施形態に係る光検出装置に含まれる第２信号処理回路を示す概略構成図である。
【図１９】第１信号処理回路に含まれる第１ＣＤＳ回路、第２ＣＤＳ回路及び第１差分演算回路の回路図である。
【図２０】第１信号処理回路に含まれる第１サンプルアンドホールド回路の回路図である。
【図２１】第１信号処理回路の動作を説明するためのタイミングチャートである。
【図２２】第３実施形態に係る光検出装置に含まれる第１信号処理回路を示す概略構成図である。
【図２３】第３実施形態に係る光検出装置に含まれる第２信号処理回路を示す概略構成図である。
【図２４】第１信号処理回路に含まれる第１電荷蓄積回路の回路図である。
【図２５】第１信号処理回路に含まれる第１積分回路の回路図である。
【図２６】第１信号処理回路に含まれる第１差分演算回路の回路図である。
【図２７】第１信号処理回路の動作を説明するためのタイミングチャートである。
【図２８】第４実施形態に係る光検出装置に含まれる第１信号処理回路を示す概略構成図である。
【図２９】第４実施形態に係る光検出装置に含まれる第２信号処理回路を示す概略構成図である。
【図３０】第１信号処理回路に含まれる第１積分回路、第１除去回路及び第１差分演算回路の回路図である。
【図３１】第１信号処理回路の動作を説明するためのタイミングチャートである。
【図３２】本実施形態に係る光検出装置の変形例を示す概念構成図である。
【符号の説明】
１…光検出装置、３…光源、５…発光素子、１０…光感応領域、１１ｍｎ…画素、１２ｍｎ…一方の光感応部分、１３ｍｎ…他方の光感応部分、２０…第１信号処理回路、２１…第１スイッチ素子、２２…第１シフトレジスタ、２３…第１積分回路、２４…第１ＣＤＳ回路、２５…第１Ａ／Ｄ変換回路、２６…第１デジタルメモリ、２７…第１差分演算回路、３０…第２信号処理回路、３１…第２スイッチ素子、３２…第２シフトレジスタ、３３…第２積分回路、３４…第２ＣＤＳ回路、３５…第２Ａ／Ｄ変換回路、３６…第２デジタルメモリ、３７…第２差分演算回路、５０…タイミング制御回路、１２１…第１ＣＤＳ回路、１２２…第２ＣＤＳ回路、１３０…第１差分演算回路、１４０…第１サンプルアンドホールド回路（第１Ｓ／Ｈ回路）、１５０…第１シフトレジスタ、１６０…第１スイッチ素子、１７０…第１Ａ／Ｄ変換回路、２２１…第３ＣＤＳ回路、２２２…第４ＣＤＳ回路、２３０…第２差分演算回路、２４０…第２サンプルアンドホールド回路（第２Ｓ／Ｈ回路）、２５０…第２シフトレジスタ、２６０…第２スイッチ素子、２７０…第２Ａ／Ｄ変換回路、３１０…第１電荷蓄積回路、３２０…第１シフトレジスタ、３３０…第１積分回路、３４０…第１差分演算回路、４１０…第２電荷蓄積回路、４２０…第２シフトレジスタ、４３０…第２積分回路、４４０…第２差分演算回路、５１０…第１積分回路、５２０…第１除去回路、５３０…第１差分演算回路、６１０…第２積分回路、６２０…第２除去回路、６３０…第２差分演算回路。
【図１】
2004264034.tif 000003
【図２】
2004264034.tif 000004
【図３】
2004264034.tif 000005
【図４】
2004264034.tif 000006
【図５】
2004264034.tif 000007
【図６】
2004264034.tif 000008
【図７】
2004264034.tif 000009
【図８】
2004264034.tif 000010
【図９】
2004264034.tif 000011
【図１０】
2004264034.tif 000012
【図１１】
2004264034.tif 000013
【図１２】
2004264034.tif 000014
【図１３】
2004264034.tif 000015
【図１４】
2004264034.tif 000016
【図１５】
2004264034.tif 000017
【図１６】
2004264034.tif 000018
【図１７】
2004264034.tif 000019
【図１８】
2004264034.tif 000020
【図１９】
2004264034.tif 000021
【図２０】
2004264034.tif 000022
【図２１】
2004264034.tif 000023
【図２２】
2004264034.tif 000024
【図２３】
2004264034.tif 000025
【図２４】
2004264034.tif 000026
【図２５】
2004264034.tif 000027
【図２６】
2004264034.tif 000028
【図２７】
2004264034.tif 000029
【図２８】
2004264034.tif 000030
【図２９】
2004264034.tif 000031
【図３０】
2004264034.tif 000032
【図３１】
2004264034.tif 000033
【図３２】
2004264034.tif 000034