(57)【要約】【課題】従来の参照セル（リファレンスセル）を用いて、読み出し、書込み、消去などを行う半導体記憶装置では、参照セルの特性変動の問題があったり、参照セルの特性変動を回避するようにするためには多くの付加回路が必要となりデバイスサイズが大きくなると言う問題があった。【解決手段】本発明の半導体記憶装置は、リファレンス電圧を与える参照セルを複数有し、読み出しサイクルごとに選択された参照セルが切り替わるので、読み出し時の参照セルへの電界ストレスを緩和することができる。アドレス変位検出回路の信号をカウントし、カウント数により順次参照セルを切り替える構成とすることで付加回路としてのオーバーヘッドを小さくでき、かつ、信頼性の高い半導体記憶装置提供することができる。【選択図】　　　図１
2004087047.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照セル（リファレンスセル）を有し、前記複数の参照セルのうち選択された参照セルの情報と、選択されたメモリセルの情報とを比較判定する動作を行う半導体記憶装置であって、
前記メモリセルを選択するアドレス入力の遷移を検出しアドレス遷移検出信号を発生するアドレス遷移検出回路と、前記アドレス遷移検出信号をカウントするカウンター回路と、前記カウンター回路の出力により所要の参照セルを選択するリファレンスデコーダ回路とを、有することを特徴とする半導体記憶装置。
【請求項２】
前記アドレス遷移検出回路からのアドレス遷移検出信号が入力されたとき、第１の論理レベルとなり、リファレンスワード線を活性化させる時刻に第２の論理レベルとなる制御信号を前記カウンター回路に出力する制御信号発生回路を有することを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記比較判定する動作は、読出し時、書込み後及び消去後の情報確認を行う動作であり、前記比較判定する動作において一定回数毎に前記複数の参照セルのうち所要の参照セルを選択することを特徴とする請求項１または２記載の半導体記憶装置
【請求項４】
前記複数の参照セルは一つのメモリセルアレイ単位または、複数のメモリセルアレイ単位ごとに設けられていることを特徴とする請求項１乃至３の何れか一項に記載の半導体記憶装置。
【請求項５】
前記複数の参照セルの所定の電気特性が所望の特性になるように予め調整できる手段を有すること特徴とする請求項１乃至４の何れか一項に記載の半導体記憶装置。
【請求項６】
前記電気特性は前記参照セルの閾値電圧、オン電流、オフ電流、オン抵抗、オフ抵抗、反転しきい磁界、及び分極値であることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
複数のメモリセルと複数の参照セル（リファレンスセル）を有し、前記複数の参照セルのうち所要の参照セルを選択するデコード方法であって、
前記複数のメモリセルのうち所要のメモリセルを選択するアドレス入力の遷移を検出しパルスを発生するステップと、前記パルスをカウントするステップと、前記パルスのカウント数により前記複数の参照セルのうち所要の参照セルを選択するようにデコードするステップとを有することを特徴とするデコード方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に参照セル（リファレンスセル）を複数有し、参照セルを切り替えることにより、参照セルの劣化を防止できる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭ（ＦＬＡＳＨメモリ）や強誘電体メモリ（ＦｅＲＡＭ）のような半導体記憶装置では、選択されたメモリセルの情報を参照セルの情報と比較して、所定の動作を行っている。図１０と図１１を用いて従来技術の読み出し時の動作について説明する。図１０は従来技術の半導体記憶装置を示したものであり、１６ＭｂｉｔフラッシュＥＥＰＲＯＭの例である。
【０００３】
Ａｉは外部から入力されるアドレス信号であり、アドレスバッファ１１，１２は入力された外部アドレス信号Ａｉをそれぞれ内部アドレス信号Ａｄｉとして出力する。アドレス遷移検出回路（Ａｄｄｒｅｓｓ−Ｔｒａｎｓｉｔｉｏｎ−Ｄｅｔｅｃｔ　回路、ＡＴＤ回路）１３は内部アドレス信号Ａｄｉが入力され、アドレス信号の変化を検出し、出力に１ショットパルスとしてアドレス遷移検出信号Ｐ０を発生させる。信号発生回路１４はアドレス遷移検出信号Ｐ０が入力され、１ショットパルスとして制御信号Ｐ１を出力する。制御信号Ｐ１はセンスアンプ１８とリファレンスアンプ１９の動作を制御する。Ｘデコーダ１６は入力された内部アドレス信号（Ａｄ１０〜Ａｄ１９）をデコードし、ワード線を選択する。Ｘデコーダ１６の出力はおのおのワード線（Ｗ０〜Ｗｍ）に接続され、選択されたワード線には電圧ＶＲが印加される。Ｙデコーダ１５は入力された内部アドレス信号（Ａｄ０〜Ａｄ９）をデコードし、ディジット線を選択する。Ｙデコーダの出力はおのおのＹセレクト線Ｙ０〜Ｙｎに接続され、選択されたＹセレクト線には電圧ＶＹが印加される。
【０００４】
Ｍ−ＡＲＲＡＹ１０はメモリセルアレイを示し、マトリクス状にメモリセル（ＭＣ００〜ＭＣ０ｍ，…，ＭＣｎ０〜ＭＣｎｍ）が配列され、マトリクス状のメモリセルのゲートにはＸデコーダ１６の対応する出力Ｗ０〜Ｗｍがそれぞれ入力され、ドレインは対応するディジット線Ｄ０〜Ｄｎへそれぞれ接続され、ソースは節点ＣＳに共通に接続されている。各メモリセルのソースである節点ＣＳは、読み出し時には図示しない回路によりＧＮＤ電位に制御される。ディジット線Ｄ０〜ＤｎはＹセレクタ１７のセレクタ用ＭＯＳＦＥＴＱＹ０〜ＱＹｎのそれぞれのソースに接続され、Ｙセレクト用ＭＯＳＦＥＴＱＹ０〜ＱＹｎのドレインはセンスアンプ入力節点ＳＣに共通接続され、Ｙセレクト用ＭＯＳＦＥＴＱＹ０〜ＱＹｎのそれぞれのゲートにはＹデコーダの出力Ｙ０〜Ｙｎが入力されている。センスアンプ１８は選択されたメモリセルの電位を増幅する。
【０００５】
参照セルＭＲＤはドレインが節点ＤＲに、ゲートが参照セル選択信号線ＸＲに、ソースが節点ＲＳに接続されている。参照セルＭＲＤはＭ−ＡＲＲＡＹ内のメモリセルと同一の構造と特性と有する。節点ＲＳは読み出し時、図示しない回路によりＧＮＤ電位に制御される。参照セルセレクタＭＯＳＦＥＴＱＲ１はドレインがリファレンスアンプ入力節点ＲＣに、ゲートが参照セルセレクタ信号線ＹＲに、ソースが節点ＤＲに接続されたＭＯＳＦＥＴである。この参照セルの選択信号線ＸＲ、及びセレクタ信号線ＹＲには、読み出し時はメモリセルと同様にＶＲ、及びＶＹと同一の電圧が印加される。リファレンスアンプ１９は参照セルの電位を増幅する。
【０００６】
比較増幅器２０はセンスアンプ１８の出力ＳＡとリファレンスアンプ１９の出力ＲＡの電位差を増幅するもので、選択されたメモリセルが書込状態（０）か、消去状態（１）かを、判定する。出力バッファ２１は比較増幅器２０の出力が入力され、出力が外部出力端子（Ｉ／Ｏ０）に接続され、メモリセルの情報を外部データバスに供給する。実際の半導体記憶装置は外部出力端子を例えば１６ビット出力の場合は　１６個（Ｉ／Ｏ０〜Ｉ／Ｏ１５）有しており、これに応じてセンスアンプ、メモリアレイ、比較増幅器も１６個有しているが、図１０ではＩ／Ｏ０に関する部分のみを図示し、その他（Ｉ／Ｏ１〜１５）の部分に関しては省略した。また、本発明の本質に関係しない制御系とか、電源系等も省略した。
【０００７】
図１１は図１０に示す半導体記憶装置の読み出し時の各節点及び各信号の動作波形を示したものである。図１１中の記号はそれぞれ図１０の各節点及び各信号に対応する。メモリセルＭＣ００が選択されたとして読み出し時の動作を説明する。
【０００８】
まず、外部アドレス信号Ａｉの変化に呼応してワード線Ｗ０が選択され「Ｈ」レベルとなりＶＲが与えられ、同様にＹセレクト線Ｙ０が選択され「Ｈ」レベルとなりＶＹが与えられ、メモリセルＭＣ００が選択される。又、内部アドレス信号（Ａｄ０〜Ａｄ１９）の変化に呼応してＡＴＤ回路１３にアドレス遷移検出信号Ｐ０、信号発生回路１４には制御信号Ｐ１が発生し、センスアンプ１８とリファレンスアンプ１９が活性化される。
【０００９】
ここで　メモリセルと参照セルの閾値レベルを例えば　メモリセルには、書込み状態（０）で閾値が７Ｖ、消去状態（１）で閾値が２Ｖ、参照セルには　閾値が　３．４Ｖになるように書き込まれているとすれば　記憶装置の読出し動作は次のように行われる。
【００１０】
１）この時ＭＣ００が書込状態（０）であれば、ＭＣ００は非導通になり、センスアンプ１８の出力ＳＡの電圧は図１１のＳＡ（０）の波形に示すように初期値Ｖ（ｉｎｉ）から平衡値ＶＳＡ（０）まで放電される。一方、参照セルＭＲＤはわずかに導通し、リファレンスアンプ１９の出力ＲＡの電圧は図１１のＲＡ（ｉ）の波形に示すように同じく初期値Ｖ（ｉｎｉ）から平衡値ＶＲＡ（ｉ）まで放電される。次にＶＳＡ（０）とＶＲＡ（ｉ）の電位差が比較増幅器２０で増幅され、メモリセルに記憶された情報が判定される。さらに、比較増幅器２０の出力が出力バッファ２１に伝達され、図１１のＩ／Ｏ０（０）の波形に示すように外部出力端子には「Ｌ」が出力されることになる。
【００１１】
２）次にＭＣ００が消去状態（１）であれば、ＭＣ００は導通になり、図１１のＳＡ（１）の波形に示すように初期値Ｖ（ｉｎｉ）から平衡値ＶＳＡ（１）まで放電される。一方、参照セルＭＲＤはわずかに導通し、リファレンスアンプの出力ＲＡの電圧は図１１のＲＡ（ｉ）の波形に示すように同じく初期値Ｖ（ｉｎｉ）から平衡値ＶＲＡ（ｉ）まで放電される。次にＶＳＡ（１）とＶＲＡ（ｉ）の電位差が比較増幅器２０で増幅され、メモリセルに記憶された情報が判定される。さらに、比較増幅器２０の出力が出力バッファ２１に伝達され、図１１のＩ／Ｏ０（１）の波形に示すように外部出力端子には「Ｈ」が出力されることになる。
【００１２】
このようにして　メモリセルの閾値レベルに従って　出力端子に「Ｈ」又は「Ｌ」が出力され、記憶装置の読出し動作が行われることになる。
【００１３】
図１０に示す従来技術の半導体記憶装置においては、Ｘデコーダ１６に供給されるアドレスがＡ１０〜Ａ１９までの１０ビットのアドレス信号Ａｉが供給され、ワード線は全部で１０２４本（図１０のｍ＝１０２３）となる。従って、メモリセルを順次読み出しを行った場合、ワード線１本に印加される時間は、全読み出し期間中の１／１０２４となる。一方参照セルＭＲＤはＭ−ＡＲＲＡＹ中のどのワード線が選択されていても、読み出し時は常に選択されており、ＭＲＤのゲート信号線ＸＲには常にワード線の選択電位ＶＲと同一の電圧が印加されている。
【００１４】
フラッシュＥＥＰＲＯＭのメモリセルは読み出しを長期間行うと劣化することが一般的に知られている。参照セルは読み出し時常にゲートが読み出し電圧ＶＲにバイアスされている為、常時選択される参照セルが最初に劣化することが明らかである。図１１のＲＡ（ａ）に示す波形は、長期間（例えば５年間）読み出し動作を行った後のリファレンス電圧ＶＲの波形を示したものである。長期間使い続けた結果、参照セルが劣化し、流れる電流値が減少し、最初はＶＲＡ（ｉ）であった電位はＶＲＡ（ａ）と高くなり、ＶＳＡ（０）との電圧差が確保できなくなる。この結果、比較増幅器２０が誤動作し、Ｉ／Ｏ０（０）ａの波形に示すように出力端子に「Ｌ」が出力されなくなり、「Ｈ」と誤判定することがある。
【００１５】
以上述べたように、このような従来例の構成では、参照セルＭＲＤが一つだけなので読み出し時にＭ−ＡＲＲＡＹ内のメモリセルに比べ多くのストレスが加わり劣化しやすい。
【００１６】
このような参照セルの特性変動問題を解決する方法として、特開２００１−２５０３７４に開示されるように、参照セルの動作回数などに応じて参照セルを変えることが開示されている。この例では、参照セル（リファレンスセル）の動作回数をモニターする回路や特性変動を判断する回路、ダミーセルを通常のメモリセルに切り替える回路などが必要であり、チップ全体の回路構成が複雑になり、デバイスサイズも大きくなり、安価で提供できないという問題があった。また、特開平９−２３１７７５にはリファレンスデコーダを設け、リファレンスセルを選択することが開示されているが、リファレンスデコーダの構成方法については開示されていない。
【００１７】
【発明が解決しようとする課題】
上述のごとく、従来の参照セル（リファレンスセル）を用いて、読み出し、書込み、消去などを行う半導体記憶装置では、参照セルの特性変動の問題があり、またこれらの参照セルの特性変動を回避するようにするためには多くの付加回路が必要となりデバイスサイズが大きくなると言う問題があった。本発明が解決しようとする課題は、簡単な回路構成で参照セルの特性変動を少なくすることを可能にすることで、信頼性の高い半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数の参照セル（リファレンスセル）を有し、複数の参照セルのうち選択された参照セルの情報と選択されたメモリセルの情報を比較する動作を行う半導体記憶装置であって、前記メモリセルを選択するアドレス入力の遷移を検出しアドレス遷移検出信号を発生するアドレス遷移検出回路と、前記信号をカウントするカウンター回路と、前記カウンター回路の出力により所要の参照セルを選択するリファレンスデコーダ回路とを、有することを特徴とする。
【００１９】
また、本発明の半導体記憶装置は、前記アドレス遷移検出回路からのアドレス遷移検出信号が入力されたとき、第１の論理レベルとなり、リファレンスワード線を活性化させる時刻に第２の論理レベルとなる制御信号を前記カウンター回路に出力する制御信号発生回路を有することが望ましい。
【００２０】
また、本発明の半導体記憶装置は、前記参照セルの情報と選択されたメモリセルの情報を比較する動作は、読み出し時、書込み後や消去後の情報確認を行う動作であることが望ましい。
【００２１】
また、本発明の半導体記憶装置は、前記複数の参照セルは一つのメモリセルアレイ単位または、複数のメモリセルアレイ単位ごとに設けられていることが望ましい。
【００２２】
また、本発明の半導体記憶装置は、前記複数の参照セルの所定の電気特性が所望の特性になるように予め調整できる手段を有することが望ましい。
【００２３】
本発明のデコード方法は、複数のメモリセルと複数の参照セル（リファレンスセル）を有し、前記複数の参照セルのうち所要の参照セルを選択するデコード方法であって、前記複数のメモリセルのうち所要のメモリセルを選択するアドレス入力の遷移を検出しパルスを発生するステップと、前記パルスをカウントするステップと、前記パルスのカウント数により前記複数の参照セルのうち所要の参照セルを選択するようにデコードするステップとを有することを特徴とする。
【００２４】
これらの構成とすることで　参照セルの特性劣化を防止し、信頼性の高い半導体記憶装置得られる。しかも、本発明ではカウンタ回路及びデコーダ回路という非常にシンプルな回路構成により選択されるべき参照セルを指定することが出来る。
【００２５】
【発明の実施の形態】
以下、実施例に基づいて、本発明の詳細を説明する。
【００２６】
（実施例１）図１は本発明における半導体記憶装置の基本構成を示したものである。図１０の従来技術と同一の箇所は同一の符号をつけ、詳しい説明を省略する。本発明の半導体記憶装置（フラッシュＥＥＰＲＯＭ）は１６ＭｂｉｔフラッシュＥＥＰＲＯＭの例である。
【００２７】
本発明の半導体記憶装置の基本構成は、外部アドレス端子からのアドレス信号Ａｉを入力されるアドレスバッファ１１，１２、アドレスの変化を検出するアドレス遷移検出回路（Ａｄｄｒｅｓｓ−Ｔｒａｎｓｉｔｉｏｎ−Ｄｅｔｅｃｔ回路、ＡＴＤ回路）１３、信号発生回路１０１及び信号発生回路１４、カウンター回路１０２、Ｙデコーダ１５、Ｘデコーダ１６、メモリアレイ１０、Ｙセレクタ１７、センスアンプ１８、リファレンスセルデコーダ１０３、参照セルアレイ１０４、リファレンスセレクタ用のＭＯＳＦＥＴＱＲ１、リファレンスアンプ１９、比較増幅器２０、及び出力バッファ２１とから構成されている。
【００２８】
アドレスバッファ１１，１２は外部アドレス端子からのアドレス信号Ａｉが入力され、内部アドレス信号Ａｄｉを出力する。ＡＴＤ回路１３は、外部アドレス信号の変化を検出し、アドレス遷移検出信号出力Ｐ０を発生させる。
【００２９】
信号発生回路１４はアドレス遷移検出信号出力Ｐ０が入力され制御信号Ｐ１を１ショットパルスとして発生させる。この１ショットパルスでセンスアンプ１８とリファレンスアンプ１９の動作を制御する。
【００３０】
信号発生回路１０１はＡＴＤ回路の出力（Ｐ０）が入力され制御信号Ｐ２を１ショットパルスとして発生させ、この１ショットパルスをカウンター回路１０２に送る。
【００３１】
カウンター回路１０２は入力された制御信号Ｐ２のパルス数をカウントし、リファレンスセルデコーダ１０３を制御する制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４を発生する。
【００３２】
Ｘデコーダ１６はアドレスバッファ１２からの内部アドレス信号（Ａｄ１０〜Ａｄ１９）が入力され、この内部アドレス信号をデコードし、ワード線（Ｗ０〜Ｗｍ）を選択する。Ｘデコーダ１６の出力はおのおのワード線（Ｗ０〜Ｗｍ）に接続され、選択されたワード線には電圧ＶＲが印加される。
【００３３】
Ｙデコーダ１５は同じくアドレスバッファ１１からの内部アドレス信号（Ａｄ０〜Ａｄ９）が入力され、この内部アドレス信号をデコードし、ディジット線（Ｄ０〜Ｄｎ）を選択する。Ｙデコーダ１５の出力はおのおのＹセレクト線Ｙ０〜Ｙｎに接続され、選択されたＹセレクト線には電圧ＶＹが印加される。
【００３４】
Ｍ−ＡＲＲＡＹ１０はメモリセルアレイを示し、マトリクス状にメモリセル（ＭＣ００〜ＭＣ０ｍ，…，ＭＣｎ０〜ＭＣｎｍ）が配列され、マトリクス状のメモリセルのゲートには対応するワード線Ｗ０〜Ｗｍへそれぞれ接続され、ドレインは対応するディジット線Ｄ０〜Ｄｎへそれぞれ接続され、ソースは節点ＣＳに共通に接続されている。ＣＳは読み出し時は図示しない回路によりＧＮＤ電位に制御される。
【００３５】
Ｙセレクタ１７は、Ｙセレクト用ＭＯＳＦＥＴＱＹ０〜ＱＹｎから構成され、それぞれのソースはそれぞれディジット線Ｄ０〜Ｄｎに接続され、ドレインはセンスアンプ入力節点ＳＣに共通接続され、Ｙセレクト用ＭＯＳＦＥＴＱＹ０〜ＱＹｎのそれぞれのゲートはＹデコーダ１５のそれぞれの出力Ｙ０〜Ｙｎに接続されている。
【００３６】
センスアンプ１８は　選択されたメモリセルに記憶された情報に基づいて変化する節点ＳＣの電圧を検出し増幅し、ＳＡとして出力する。
【００３７】
参照セルアレイＲ−ＡＲＲＡＹ１０４は複数個の参照セル（図１ではＭＲ０〜ＭＲ１５の１６個）を有し、それぞれの参照セルはソースを節点ＲＳに共通接続され、ドレインはリファレンスセレクト用のＭＯＳＦＥＴのソースとの節点ＤＲに共通接続されリファレンスディジット線となり、ゲートはリファレンスセルデコーダ１０３からのリファレンスワード線ＷＲ０〜ＷＲ１５にそれぞれ接続され、選択されたワード線には電圧ＶＲが印加される。節点ＲＳは読み出し時、図示しない回路によりＧＮＤ電位に制御される。それぞれの参照セルは、Ｍ−ＡＲＲＡＹ内のメモリセルと同一の構造と特性と有する。
【００３８】
リファレンスセレクタはリファレンスセレクト用のＭＯＳＦＥＴＱＲ１から構成され、ゲートはＹセレクト信号線ＹＲに、ドレインはリファレンスアンプ１９の入力節点ＲＣへ、ソースはディジット線の節点ＤＲに接続されている。リファレンスセレクタ信号線ＹＲには選択されたＹセレクタ線に印加される電圧ＶＹと等しい電圧が印加される。
【００３９】
リファレンスセルデコーダはカウンター回路からの出力（Ｃ１〜Ｃ４）をデコードして、参照セルのリファレンスワード線（ＷＲ０〜ＷＲ１５）を選択する。選択されたリファレンスワード線には電圧ＶＲが印加される。
【００４０】
リファレンスアンプ１９は節点ＲＣの電圧を増幅し、ＲＡとして出力する。
【００４１】
比較増幅器２０はセンスアンプ１８の出力ＳＡとリファレンスアンプ１９の出力ＲＡの電位差を増幅するもので、選択されたメモリセルが書込状態（０）か消去状態（１）かを判定する。
【００４２】
出力バッファ２１は比較増幅器２０の出力が入力され、出力が外部出力端子（Ｉ／Ｏ０）に接続され、メモリセルの情報を外部データバスに供給する。実際の半導体記憶装置は外部出力端子を例えば１６個（Ｉ／Ｏ０〜Ｉ／Ｏ１５）有しており、これに応じてセンスアンプ、メモリアレイ、比較増幅器等も１６個有しているが、図１ではＩ／Ｏ０に関する部分のみを図示し、その他Ｉ／Ｏ１〜１５の部分に関しては省略した。また、本発明の本質に関係しない制御系とか、電源系等も省略した。
【００４３】
図１に使用される回路の一例を図２〜図５に示す。
【００４４】
図２は信号発生回路１４の一例を示したものである。信号発生回路１４はＡＴＤ回路１３からのアドレス遷移検出信号Ｐ０を入力とし、センスアンプ１８及びリファレンスアンプ１９を活性化させる制御信号Ｐ１を発生させる。インバータ回路ＩＶ１１−２３、ＮＡＮＤ回路ＮＡＮＤ１、２、ＮチャンネルＭＯＳＦＥＴＱＮ１１−１８、ＰチャンネルＭＯＳＦＥＴＱＰ１１、１２、抵抗Ｒ１、２及びコンデンサＣ１１−１４から構成される。
【００４５】
図２の信号発生回路１４においては、入力されたアドレス遷移検出信号Ｐ０をメモリセル及び参照セルの情報がメモリセル及びリファレンスアンプに伝達される時刻まで遅延させ、さらにこれらのセル情報をセンスアンプ及びリファレンスアンプにおいて充分に増幅できるまでの時間幅を有するパルスとして制御信号Ｐ１を発生させ、センスアンプ及びリファレンスアンプの活性化制御信号とする。
【００４６】
図３は信号発生回路１０１の一例を示したものである。信号発生回路１０１はＡＴＤ回路１３からのアドレス遷移検出信号Ｐ０を入力とし、カウンター回路で計数される制御信号Ｐ２を発生させる。インバータ回路ＩＶ３１−３３、ＮチャンネルＭＯＳＦＥＴＱＮ３１−３４、ＰチャンネルＭＯＳＦＥＴＱＰ３１、抵抗Ｒ３及びコンデンサＣ３１から構成される。
【００４７】
図３の信号発生回路１０１においては、アドレス遷移検出信号Ｐ０と同期して立上げ、その立下りはアドレス遷移検出信号Ｐ０の立下りをカウンタ回路さらに次段のリファレンスセルデーコーダを活性化させるのに必要な時刻まで遅延させたパルス幅を有する制御信号Ｐ２を発生させる。制御信号Ｐ２は、所定のパルス幅を有することでリファレンスセルデコーダを活性化させる時刻を制御する。
【００４８】
図４はカウンター回路１０２の一例とその動作波形を示したものである。本例のカウンター回路１０２はＣＯＵＮＴ１、ＣＯＵＮＴ２、ＣＯＵＮＴ３及びＣＯＵＮＴ４の４段のＴ型フリップフロップから構成されており、各段のＴ型フリップフロップの出力（Ｑ）が出力Ｃ１、Ｃ２，Ｃ３及びＣ４として取り出され、制御信号Ｐ２がＣＯＵＮＴ１に入力されＣＯＵＮＴ１の出力Ｃ１がＣＯＵＮＴ２の入力に接続され、ＣＯＵＮＴ２の出力Ｃ２がＣＯＵＮＴ３の入力に接続され、ＣＯＵＮＴ３の出力Ｃ３がＣＯＵＮＴ４の入力に接続されてなる。
【００４９】
図４のカウンター回路１０２の動作を説明する。まず、第１の読み出しサイクル（Ｔ１）時、外部入力アドレスＡｉが変化すると、前述したようにＡＴＤ回路１３でアドレス遷移を検出し、信号発生回路にアドレス遷移検出信号Ｐ０、さらにＰ０を入力として信号発生回路１０１から制御信号Ｐ２としてショートパルス（０）が発生される。ＣＯＵＮＴ１では制御信号Ｐ２のＨ→Ｌの変化をうけ、出力Ｃ１がＬ→Ｈに変化する。次に第２の読み出しサイクル（Ｔ２）時、外部入力アドレスＡｉが変化すると、制御信号Ｐ２にショートパルス（１）が発生される。ＣＯＵＮＴ１では出力Ｐ２のＨ→Ｌの変化をうけ、出力Ｃ１がＨ→Ｌに変化する。さらにＣＯＵＮＴ２では入力Ｃ１のＨ→Ｌの変化をうけ、出力Ｃ２がＬ→Ｈに変化する。次に第３の読み出しサイクル（Ｔ３）時、外部入力アドレスＡｉが変化すると制御信号Ｐ２のショートパルス（２）が発生される。ＣＯＵＮＴ１では制御信号Ｐ２のＨ→Ｌの変化をうけ、出力Ｃ１がＬ→Ｈに変化する。次に第４の読み出しサイクル（Ｔ４）時、外部入力アドレスＡｉが変化すると制御信号Ｐ２のショートパルス（３）が発生される。ＣＯＵＮＴ１では出力Ｐ２のＨ→Ｌの変化をうけ、出力Ｃ１がＨ→Ｌに変化する。さらにＣＯＵＮＴ２では入力Ｃ１のＨ→Ｌの変化をうけ、出力Ｃ２がＨ→Ｌに変化する。さらに、ＣＯＵＮＴ３では入力Ｃ２のＨ→Ｌの変化をうけ、出力Ｃ３がＬ→Ｈに変化する。
【００５０】
以上述べたように、カウンター回路１０２は４段のＴ型フリップ回路が直列に接続されている為、各段の入力信号がＨ→Ｌと変化することで出力の論理値が反転する。従って、各段の出力Ｃ１〜Ｃ４を出力として取り出すことにより、制御信号Ｐ２に印加されるパルス数をカウントすることができる。
【００５１】
例えば、図４においては、Ｃ１〜Ｃ４の４ビットにより０〜１５を識別している。制御信号Ｐ２の１番目のパルス（０）によって、（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（０，０，０，１）となり、制御信号Ｐ２の２番目のパルス（１）によって、（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（０，０，１，０）となり、制御信号Ｐ２の１５番目のパルス（Ｅ）によって、（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（１，１，１，１）となり、制御信号Ｐ２の１６番目のパルス（Ｆ）によって、（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（０，０，０，０）となり、パルス数を順次カウントする。
【００５２】
図５は、リファレンスセルデコーダ１０３の構成の例を示したものである。図４のカウンター回路１０２の出力Ｃ１，Ｃ２，Ｃ３，Ｃ４がＮＯＲ回路（ＮＯＲ０、ＮＯＲ１、…ＮＯＲ１５）に入力される。ＮＯＲ回路ＮＯＲ０、ＮＯＲ１、…、ＮＯＲ１５のそれぞれの出力ＷＲ０、ＷＲ１、…、ＷＲ１５がそれぞれ参照セルＭＲ０、ＭＲ１、…、ＭＲ１５のゲートに接続される。このリファレンスセルデコーダは、（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（０，０，０，０）の場合はＮＯＲ０の出力ＷＲＯが「Ｈ」になり、ＷＲ０が選択されるように構成され、（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（０，０，０，１）はＮＯＲ１の出力ＷＲ１が「Ｈ」になり、ＷＲ１が選択されるように構成され、…、（Ｃ１，Ｃ２，Ｃ３，Ｃ４）＝（１，１，１，１）の場合はＮＯＲ１５の出力ＷＲ１５が「Ｈ」になり、ＷＲ１５が選択されるように構成される。
【００５３】
図６は本発明の第１実施例である図１の半導体記憶装置における読み出し時の各節点及び各信号の動作波形を示したものである。図６の記号はそれぞれ図１の各節点及び各信号に対応する。
【００５４】
図１〜図５と図６をも用いて本発明の読み出し時の動作を、最初にメモリセルＭＣ００が選択され、続いてメモリセルＭＣ１１が選択された場合を例として説明する。
【００５５】
まず、第１の読み出しサイクル時（Ｔ１）、外部アドレスＡｉの変化が図１のＡＴＤ回路１３にて検出されアドレス遷移検出信号Ｐ０が発生され、信号発生回路１４及び１０１にて各々制御信号Ｐ１及びＰ２として図６に示すパルスが発生される。制御信号Ｐ２は、アドレス遷移検出信号Ｐ０により、第１論理レベル（図６においては「Ｈ」。）に変化し、リファレンスセルのワード線が活性化される時刻に、第２の論理レベル（図６においては「Ｌ」。）に変化する。即ち、制御信号Ｐ２のＨ→Ｌの変化に同期されて、図４に示すカウンター回路１０２の出力（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（０，０，０，１）となり、図５に示すリファレンスデコーダ１０３においてＮＯＲ１が選択され、ＷＲ１はＨとなり、図１に示す参照セルＭＲ１が選択されることになる。一方、外部アドレスＡｉが図１のＹデコーダ１５及びＸデコーダ１６でデコードされ、選択されたＹセレクト線Ｙ０とワード線Ｗ０が共に「Ｈ」となり、メモリセルＭＣ００が選択される。このように制御信号Ｐ２は、カウンタ回路に入力され、さらに、リファレンスワード線の活性化タイミングを決めるている。また、信号発生回路１４からの制御信号Ｐ１がＬ→Ｈに変化することにより、センスアンプ１８とリファレンスアンプ１９が活性化される。
【００５６】
１）この時ＭＣ００が書込状態（０）であれば、ＭＣ００は非導通であり、図６のＳＡ（０）の波形に示すように初期値Ｖ（ｉｎｉ）から平衡値ＶＳＡ（０）まで放電される。一方、参照セルＭＲ１はわずかに導通し、リファレンスアンプの出力ＲＡの電圧はＲＡ（ｉ）の波形に示すように同じく初期値Ｖ（ｉｎｉ）から平衡値ＶＲＡ（ｉ）まで放電される。次にＶＳＡ（０）とＶＲＡ（ｉ）の電位差が比較増幅器２０で増幅され、メモリセルに記憶された情報が書込状態（０）と判定される。さらに、比較増幅器２０の出力が出力バッファ２１に伝達され、図６のＩ／Ｏ０（０）の波形に示すように外部出力端子には「Ｌ」が出力されることになる。
【００５７】
２）この時ＭＣ００が消去状態（１）であれば、ＭＣ００は導通になり、図６のＳＡ（１）の波形に示すように初期値Ｖ（ｉｎｉ）から平衡値ＶＳＡ（１）まで放電される。一方、参照セルＭＲ１はわずかに導通し、リファレンスアンプの出力ＲＡの電圧は図６のＲＡ（ｉ）の波形に示すように同じく初期値Ｖ（ｉｎｉ）から平衡値ＶＲＡ（ｉ）まで放電される。次にＶＳＡ（１）とＶＲＡ（ｉ）の電位差が比較増幅器２０で増幅され、メモリセルに記憶された情報が消去状態（１）と判定される。さらに、比較増幅器２０の出力が　出力バッファ２１に伝達され、図６のＩ／Ｏ０（１）の波形に示すように外部出力端子には「Ｈ」が出力されることになる。
【００５８】
次に第２の読み出しサイクル時（Ｔ２）、外部アドレスがメモリセルＭＣ１１を選択した場合は、外部アドレスＡｉの変化が再び、図１のＡＴＤ回路１３にて検出され出力Ｐ０が発生され、信号発生回路１４及び１０１にて各々制御信号Ｐ１及びＰ２として図６に示すパルスが発生される。制御信号Ｐ２のＨ→Ｌの変化をうけ、今度は図４に示すカウンター回路１０２の出力（Ｃ４，Ｃ３，Ｃ２，Ｃ１）＝（０，０，１，０）となり、図５に示すリファレンスデコーダ１０３においてＮＯＲ２が選択され、ＷＲ１はＨ→Ｌ、ＷＲ２はＬ→Ｈとなり、図１に示す参照セルＭＲ２が選択されることになる。第２の読み出しサイクル時の外部アドレスが、図１のＹデコーダ１５及びＸデコーダ１６でデコードされ、選択されたＹセレクト線Ｙ１とワード線Ｗ１に対応するメモリセルＭＣ１１の情報が前述したＭＣ００の場合と同様に外部出力端子に出力される。
【００５９】
第１の読出しサイクル（Ｔ１）では参照セルＭＲ１が選択され、第２の読出しサイクル（Ｔ２）では参照セルＭＲ２が選択され、読出しサイクル毎に順次異なる参照セルが選択される。さらに第１６の読出しサイクル（Ｔ１６）では参照セルＭＲ０が選択され、全ての参照セルが使用された場合に、さらに続いて第１７の読出しサイクル（Ｔ１７）が行われると一巡して　再び参照セルＭＲ１が選択されることになる。
【００６０】
本実施例では、カウンタ回路を４段としその出力Ｃ１〜Ｃ４の出力により１６個の参照セルを１回毎に切り替えた。しかしこの変形例として、３２個の参照セルを使用する場合は　５段のカウンタ回路とすることも可能であり、また５段のカウンタ回路の出力Ｃ２〜Ｃ５により１６個の参照セルを読出し回数の２回毎に切り替えるように、一定回数毎に参照セルを切り替えることも出来る。
【００６１】
以上述べたように、本発明の半導体記憶装置は、リファレンス電圧を与える参照セルを複数有し、読み出しサイクルごとに選択された参照セルが切り替わるので、従来技術と比較して読み出し時の参照セルへの電界ストレスを緩和することができる。本発明の例では、参照セルを１６個有しているので、従来技術と比較して１つの参照セルに印加されるストレスを１／１６に軽減することができる。従って、例えば１６年間の長期間の読み出し動作を行った後でも、本発明の参照セルは１年分の読み出し動作に相当する劣化となるため、リファレンス電圧ＶＲの値は、初期値ＶＲＡ（ｉ）とほぼ等しく、メモリセルの情報との電圧差が十分確保できるので、誤動作することはない。
【００６２】
（実施例２）
図７は本発明の第２実施例を示したものである。第１図と同一の箇所は同一の符号をつけて説明を省略する。第２実施例は第１実施例に対し、付加回路ＣＯＮＴ２０１を追加して構成される。付加回路ＣＯＮＴ２０１は、ドレインがセンスアンプ入力節点ＳＣに、ゲートが信号ＴＥＳに接続されたＭＯＳＦＥＴＱＹＲと、ドレインがＭＯＳＦＥＴＱＹＲのソースに、ゲートが電源ＣＣに、ソースが内部節点ＣＳに接続されたＭＯＳＦＥＴＱＲとから構成される。
【００６３】
本第２実施例は、付加回路ＣＯＮＴ２０１内のＭＯＳＦＥＴＱＲに流れる電流ＩＲＯと比較することにより、複数の参照セル（ＭＲ０〜ＭＲ１５）の電流駆動能力を揃えるテストモードを有するものである。本テストモード時は信号ＴＥＳが「Ｈ」レベルとなり、Ｙデコーダ１５及びＸデコーダ１６は非活性とし、Ｙセレクト線（Ｙ０〜Ｙｎ）及びワ−ド線（Ｗ０〜Ｗｍ）はすべて「Ｌ」となり、Ｍ−ＡＲＲＡＹ１０のメモリセルは選択されない。メモリセルの代わりに付加回路ＣＯＮＴ２０１の信号ＴＥＳが　ＶＹとなり、ＭＯＳＦＥＴＱＲのゲートには電源ＣＣに接続され　付加回路２０１が選択されセンスアンプ１８に接続される。センスアンプの出力ＳＡの電圧ＶＳＡは、ＭＯＳＦＥＴＱＲの電流駆動能力（ＩＲ０）で決まる値にあらかじめ設定される。次に参照セルＭＲ０〜ＭＲ１５を順次選択し、書込又は消去を実施する。そして書込又は消去後にＩ／Ｏ０の出力値をモニタし、Ｉ／Ｏ０の値が初期状態から変化するまで書込又は消去を継続して行う。例えば、ＭＲ０を選択して読み出しを行った場合、Ｉ／Ｏ０の出力値が「Ｈ」であれば、ＭＲ０に流れる電流がＩＲ０よりも少ないことを意味するので、ＭＲ０を消去する。そして再度ＭＲ０を選択して読み出しを行い、Ｉ／Ｏ０の出力値が「Ｌ」になれば、ＩＲ０の値とほぼ等しくなったことを意味するので、これで終了する。一方、Ｉ／Ｏ０の出力値がまだ「Ｈ」であれば再消去が実施され、消去→読み出し動作がＩ／Ｏ０の出力値が「Ｌ」になるまで継続される。この場合の消去時間は参照セルの電流駆動能力を微調整できる時間に設定されていることはもちろんである。本テストモードにおいては、アドレス信号Ａｉは出力値が反転するまでは同一のアドレス信号Ａｉのままであり、出力が反転することにより、別のアドレス信号が入力される。異なるアドレス信号が入力されることで、ＡＴＤ回路１３からアドレス遷移検出信号Ｐ０、信号発生回路１０１から制御信号Ｐ２が出力され、カウンタ回路１０２のカウント数が変化し、次のリファレンスセルＭＲ１が選択され、次のリファレンスセルＭＲ１の電流駆動能力が同様の方法で微調整される。
【００６４】
以上述べた複数の参照セルの電流駆動能力を合わせる動作以外は、第１実施例の動作と同一であるので説明を省略する。第２実施例の効果は、第１実施例に対し、複数の参照セルの電流駆動能力をあらかじめ設定された値（ＩＲ０）に揃えることができるので、安定した動作マージンが得られることが出来る。
【００６５】
本実施例においては参照セルの電流駆動能力を微調整する例を説明したが、付加回路ＣＯＮＴ２０１の構成を変更することで、例えばトランジスタＱＲを参照セルと同じ閾値を有する記憶素子に置き換えることで参照セルの閾値を微調整したり、抵抗に置き換えることでオン抵抗や、オフ抵抗が微調整することが出来る。また、後述する強誘電体メモリにも適用することにより、参照セルの閾値電圧、オン電流、オフ電流、オン抵抗、オフ抵抗、反転しきい磁界、分極値（分極電界と容量）などの電気特性を調整することができる。
【００６６】
（実施例３）
図８は本発明の第３実施例を示したものである。図８は本実施例のメモリセル部（セルアレイ部）と参照セル部だけを示す。全体の構成は、図１又は図７においてメモリセルアレイＭ−ＡＲＲＡＹ１０と参照セルアレイＲ−ＡＲＲＡＹ１０４を図８のＭ−ＡＲＲＡＹ３０１とＲ−ＡＲＲＡＹ３０２とに置き換えた構成であり、さらに節点ＣＳ及びＲＳが各々ＣＰｌａｔｅ、ＲＰｌａｔｅに接続されている以外の他の構成は同じである。本実施例では強誘電体メモリ（ＦｅＲＡＭ）であり、メモリセル及び参照セルは、強誘電体容量素子と選択制御ＭＯＳＦＥＴとから構成されている。強誘電体容量素子の一端は選択制御ＭＯＳＦＥＴに接続され、他端はプレート線（図ではＣＰｌａｔｅ、ＲＰｌａｔｅ）に接続されている。一方選択制御ＭＯＳＦＥＴはゲートがワード線に接続され、ドレイン（ソース）はディジット線に接続される。強誘電体容量部の特性（分極特性など）は、加わる電圧（電界）によって変化する。従って、フラッシュＥＥＰＲＯＭの場合と同様に、多数回の読み出しにより参照セルに電界ストレスが蓄積され、特性変動が起こる。本実施例の強誘電体メモリ（ＦｅＲＡＭ）においても　第１実施例及び第２実施例を適用することで参照セルの劣化を防止し、高品質の強誘電体メモリ（ＦｅＲＡＭ）を得ることが出来る。
【００６７】
（実施例４）
図９は本発明の第４実施例を示したものである。第４実施例は複数のブロックを有する記憶装置に本発明を適用したものである。第４実施例における記憶装置は、アドレス信号Ａ０により、ブロックＡ、ブロックＢに分割されており、内部アドレスＡｄ０はブロックＡ，Ｂの切り替えに使用され、Ｙデコーダ１５にはアドレス信号Ａｄ０は入力されない。Ｙデコーダ１５にはＡｄ１〜９が入力されることにより、Ｙ０〜Ｙｎは　５１２本である。ブロックＡ，Ｂの各々の容量は、第１実施例の半分の容量であり、その和が第１実施例のメモリ容量と等しい。
【００６８】
図９を用いて第４実施例を説明する。第１図と同一の箇所は同一の符号をつけてその説明を省略する。アドレスバッファはアドレス信号Ａ０とアドレス信号Ａ１〜Ａ９用としてアドレスバッファ１１−１と１１−２として分割されている。アドレス信号Ａ０は　アドレスバッファ１１−２に入力され、その出力は　ＡＴＤ回路１３と切替器４０１に入力される。切替器４０１はＡＴＤ回路１０からのアドレス遷移検出信号Ｐ０をブロックＡ、またはブロックＢのどちらかのブロックへ切替、供給する。ブロックＡ又はブロックＢ内部においては、供給されたアドレス遷移信号Ｐ０から　各々制御信号Ｐ１，及びＰ２を作成することは　第１実施例と同様である。アドレス遷移検出信号が供給されないブロックにおいては、各々制御信号Ｐ１，及びＰ２を作成されない。また、図示してはいないがアドレス信号Ａ０はブロック選択信号として各々のブロックに供給され選択されたブロックにおいては実施例１と同様の動作を行なわせ、選択されないブロックにおいては必要に応じてＸデコーダ、Ｙデコーダ等の各回路の動作を停止させる。
【００６９】
本実施例においては　ＡＴＤ回路からの制御信号Ｐ０を切替器４０１において各々のブロックへ切替、供給したが、制御信号Ｐ１，及び制御信号Ｐ２またはカウンタ回路の出力Ｃ１−Ｃ４を切替、供給することもできる。
【００７０】
本実施例においては複数のブロックを有する場合、各々のブロックにおいて、リファレンス電圧を与える参照セルを複数有し、読み出しサイクルごとに選択された参照セルが切り替わるので、従来技術と比較して読み出し時の参照セルへの電界ストレスを緩和することができる
以上、本発明の実施例としてフラッシュＥＥＰＲＯＭとＦｅＲＡＭについて説明したが、本発明は、参照セルと選択セルの情報を比較して選択セルの情報を確定する半導体記憶回路で、参照セルが多数回の動作によって特性変動が生じるものであればすべて適用でき、効果が得られる。例えば、ＭＯＮＯＳ素子メモリやＭＲＡＭ（磁気メモリ）などに適用できる。
【００７１】
ＭＯＮＯＳ素子メモリでは、参照セルの特性としては、セルのしきい値電圧、オン電流、オフ電流、オン抵抗、オフ抵抗などで、実施例１及び実施例２のフラッシュＥＥＰＲＯＭと同じような特性が重要で、ＭＲＡＭでは保磁力や反転磁界しきい値などが重要である。
【００７２】
本発明では、種々のメモリセルの構成によって、参照セル特性が複数の参照セルで所望の特性に合わせるようにする手段を有する。
【００７３】
本発明は、参照セルと選択セルの情報を比較して選択セルの情報を確定する半導体記憶回路で、参照セルが多数回の動作によって特性変動が生じるものであればすべて適用でき、上記実施例に限定されるものではなく、発明の要旨を逸脱しない実施例の変形においてもこの発明に含まれる。
【００７４】
【発明の効果】
以上説明したように、本発明は参照セルを複数有し、これを一定のアクセスサイクルごとに順次切り替えて使用するので、参照セルの電界ストレスを平均化して緩和することができる。
【００７５】
従って、参照セルの特性劣化を抑制できるので信頼性の高い半導体記憶装置を実現できる。又、簡単な回路構成により実現できるので、安価に提供できる効果を有する。さらに、本発明は参照セルとメモリセルの情報を比較してメモリセルの情報を確定する方式の種々の半導体記憶回路装置に適用でき汎用性が高い。
【図面の簡単な説明】
【図１】本発明におけるの第１の実施例の全体構成図である。
【図２】本発明における信号発生回路の構成図である。
【図３】本発明における信号発生回路の構成図である。
【図４】本発明におけるカウンター回路の構成図と動作波形を示したものである。
【図５】本発明におけるリファレンスデコーダの構成図である。
【図６】本発明における読み出し時の各節点、各信号の動作波形である。
【図７】本発明における第２実施例の全体構成図である。
【図８】本発明における第３実施例のメモリセルアレイ部と参照セル部を示す。
【図９】本発明における第４実施例の全体構成図である。
【図１０】従来技術の半導体記憶装置の全体構成図である。
【図１１】従来技術の読み出し時の各節点、各信号の動作波形である。
【符号の説明】
Ａｉ：外部アドレス端子
Ｙ０〜Ｙｎ：Ｙセレクト線
Ｗ０〜Ｗｍ：ワード線
ＱＹ０〜ＱＹｎ：Ｙセレクト用ＭＯＳＦＥＴ
Ｉ／Ｏ０：外部出力端子
Ｍ−ＡＲＲＡＹ：メモリセルアレイ
Ｒ−ＡＲＲＡＹ：参照セルアレイ
ＭＣ００〜ＭＣ０ｍ，…，ＭＣｎ０〜ＭＣｎｍ：フラッシュＥＥＰＲＯＭのメモリセル
ＭＲ０，…，ＭＲ１５：参照セル
ＭＦ００〜ＭＦ０ｍ，…，ＭＦｎ０〜ＭＦｎｍ：強誘電体メモリ（ＦｅＲＡＭ）の選択制御ＭＯＳＦＥＴ
ＣＦ００〜ＣＦ０ｍ，…，ＣＦｎ０〜ＣＦｎｍ：強誘電体メモリ（ＦｅＲＡＭ）の強誘電体容量素子
ＭＲＦ０〜ＭＲＦ１５：参照セル部の強誘電体メモリ（ＦｅＲＡＭ）の選択制御ＭＯＳＦＥＴ
ＣＲＦ０〜ＣＲＦ１５：参照セル部の強誘電体メモリ（ＦｅＲＡＭ）の強誘電体容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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