(57)【要約】【課題】バリア層とそれに隣接する金属配線層等との密着性を高めることができ、ＳＭ耐性等を解消し得る半導体装置を提供する。【解決手段】半導体装置１は、ｐ−ＳｉＯ2層１１を有するウェハ１０のトレンチＴ１に埋め込まれたＣｕ層１２と、このＣｕ層１２の一部及びｐ−ＳｉＯ2層１１上にｐ−ＳｉＣＮ層１３を介して積層され且つ互いに連通するトレンチＴ２及び円柱状又は角柱状のヴィアホールＶｉが形成されたｐ−ＳｉＯ2層１４とを備えるものである。また、トレンチＴ２及びヴィアホールＶｉの内壁の全面に沿ってＴａ接着層３１，４１が被着されたＴａＮバリア層１５が設けられており、更にその上にＣｕがめっき処理で埋め込まれて形成されたＣｕ層１６を備えている。【選択図】  図５
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【特許請求の範囲】
【請求項１】
基体と、
前記基体上に設けられたバリア層と、
前記バリア層における前記基体側の一方面に被着された第１の金属層、及び前記バリア層における他方面に被着された第２の金属層のうち少なくともいずれか一方を有する接着層と、
を備える半導体装置。
【請求項２】
基体上に設けられた第１のＣｕ層と、
前記基体及び前記第１のＣｕ層上に設けられており、且つ該第１のＣｕ層に達する凹部を含むダマシン構造を有する誘電体層と、
前記凹部の内壁に沿うように形成されたバリア層と、
前記バリア層上に設けられ且つ前記凹部内に埋め込まれた第２のＣｕ層と、
前記凹部の内壁と前記バリア層との間に設けられた第１の金属層、及び前記バリア層と前記第２のＣｕ層との間に設けられた第２の金属層のうち少なくといずれか一方を有する接着層と、
を備える半導体装置。
【請求項３】
前記バリア層がＡＬＤ法又はＭＯ−ＣＶＤ法により形成されたものであり、
前記接着層がＰＶＤ法により形成されたものである、
請求項１又は２に記載の半導体装置。
【請求項４】
前記バリア層が金属窒化物から成り、前記接着層がＴａ膜から成る、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記誘電体層が炭素含有層を有するものである、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
ＡＬＤ法又はＭＯ−ＣＶＤ法により基体上にバリア層を形成するバリア層形成工程と、
前記バリア層を形成する前に、ＰＶＤ法により前記基体上に接着層として第１の金属層を被着せしめる第１Ｃｕ層形成ステップ、及び、前記バリア層を形成した後に、ＰＶＤ法により該バリア層上に接着層として第２の金属層を被着せしめる第２Ｃｕ層形成ステップのうち少なくともいずれか一方のステップを有する接着層形成工程と、
を備える半導体装置の製造方法。
【請求項７】
基体上に第１のＣｕ層を形成する第１Ｃｕ層形成工程と、
前記基体及び前記第１のＣｕ層上に誘電体膜を形成し、該誘電体膜の一部を除去することにより、前記第１のＣｕ層に達する凹部を含むダマシン構造を有する誘電体層を形成する誘電体層形成工程と、
ＡＬＤ法又はＭＯ−ＣＶＤ法により前記凹部の内壁に沿うようにバリア層を形成するバリア層形成工程と、
前記凹部内を埋め込むように第２のＣｕ層を形成する第２Ｃｕ層形成工程と、
前記第１Ｃｕ層形成工程と前記バリア層形成工程との間に実施され且つ前記凹部の内壁に接着層として第１の金属層を被着せしめる第１金属層形成ステップ、及び、前記バリア層形成工程と前記第２Ｃｕ配線層形成工程との間に実施され且つ前記バリア層上に接着層として第２の金属層を被着せしめる第２金属層形成ステップのうち少なくともいずれか一方のステップを有する接着層形成工程と、
を備える半導体装置の製造方法。
【請求項８】
前記バリア層形成工程においては、前記バリア層として金属窒化物を形成し、
前記接着層形成工程においては、前記接着層としてＴａ層を形成する、
請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記誘電体層形成工程においては、前記誘電体層として炭素含有層を有するものを形成する、請求項６〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
ＡＬＤ法又はＭＯ−ＣＶＤ法により基体上にバリア層が形成されるバリア層形成部と、
前記バリア層における前記基体側の一方面に第１の金属層が被着される第１金属層形成部、及び前記バリア層における他方面に第２の金属層が被着される第２金属形成部のうち少なくともいずれか一方を有する接着層形成部と、
を備える半導体装置の製造装置。
【請求項１１】
基体上に第１のＣｕ層が形成される第１Ｃｕ層形成部と、
前記基体及び前記第１のＣｕ層上に誘電体膜が形成され、該誘電体膜の一部が除去されることにより、前記第１のＣｕ層に達する凹部を含むダマシン構造を有する誘電体層が形成される誘電体層形成部と、
前記凹部の内壁に沿うようにバリア層が形成されるバリア層形成部と、
前記バリア層上に設けられ且つ前記凹部内が第２のＣｕ層で埋め込まれる第２Ｃｕ層形成部と、
前記凹部の内壁と前記バリア層との間に第１の金属層が設けられる第１金属層形成部、及び前記バリア層と前記第２のＣｕ層との間に第２の金属層が設けられる第２金属層形成部のうち少なくといずれか一方を有する接着層形成部と、
を備える半導体装置の製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、その製造方法、及びその製造装置に関し、詳しくは、金属配線のためのバリア層の周辺構造に特徴を有する半導体装置、並びにかかる半導体装置の製造方法及び装置に関する。
【０００２】
【従来の技術】
近年、６５ｎｍ世代のＣｕ線技術に有用なバリア（メタル）層としてＴａＮ等の金属窒化物から成るバリア層が脚光を浴びている。ＴａＮ等で構成されるバリア層は、微細化及び薄膜化するＣｕ配線の信頼性を高める上で重要な役割を担っており、特に６５ｎｍノードの極微細形状においては、優れたバリア性能を担保しつつ、Ｃｕ配線抵抗を極めて低く（具体的には、６５ｎｍ世代以前に用いられてきたＰＶＤバリア層の配線抵抗に比して十分に低く）保つことが要求される。
【０００３】
このためのバリア層として、有機金属ソースを用いたＭＯ−ＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成されるカバレッジに優れたＴａＮバリア膜、ＴｉＮバリア膜等や、ＡＬＤ（Atomic Layer Deposition）法を用いて形成されるＴａＮバリア膜が開発されている。特に、ＡＬＤ法は、原子層を一層ずつ成長させるので、極薄く且つコンフォーマルなＴａＮバリア層が得られる（例えば、非特許文献１参照。）。また、このように形成されたＴａＮバリア層上にはＰＶＤ法によって形成されたＣｕシード層が成膜され、更にその上にＣｕ膜が被着され、ダマシンプロセスが順次繰り返されて多層配線構造を有するメモリ素子や論理素子等の半導体装置が形成される。
【０００４】
【非特許文献１】
アプライド マテリアルズ ジャパン株式会社、“ニュースリリース”、［online］、２００２年７月２６日報道資料、［平成１４年１２月１２日検索］、インターネット＜URL:http://www.appliedmaterials.co.jp/news/020726p.htm＞
【０００５】
【発明が解決しようとする課題】
このように、ＡＬＤ法やＭＯ−ＣＶＤ法すなわち非ＰＶＤ法によって形成されるバリア層は、Ｃｕ配線抵抗を低減するのに有効であるものの、本発明者が特にＡＬＤプロセスで得たバリア層の膜特性について詳細に評価・検討を行ったところ、以下に示すような問題点を見出した。
【０００６】
すなわち、ＰＶＤ法及びＡＬＤ法によってそれぞれ成膜したＴａＮ膜をバリア層に用いてダマシンプロセスによってＣｕ多層配線構造を形成し、層間のヴィア抵抗を測定した。その結果、ＡＬＤ法によるＴａＮバリア層を用いた場合に、ＰＶＤ法によるＴａＮバリア層に比してストレスマイグレーション（ＳＭ）及びエレクトロマイグレーション（ＥＭ）が顕著に増大することが確認された。こうなると、バリア層全体の信頼性が低下してしまい、特に、グローバル配線で使用されるような断面幅の広いトレンチがヴィアホールの上下に設けられる場合にその傾向が顕著となるおそれがある。
【０００７】
このようなマイグレーションの発生は、ＴａＮバリア層とその上層のＣｕ配線用のＣｕシード層との密着性、及び、ＴａＮバリア層とその下層のＣｕ配線層との密着が不十分であることが主要因の一つと推定される。さらに、多層配線構造の形成において、層間絶縁膜に設けられたヴィアホール及びトレンチにめっきで埋め込まれたＣｕ膜をＣＭＰ研磨により平坦化する際に、層間絶縁膜の種類、層厚、ヴィア径及びトレンチ幅によっては、Ｃｕ膜が剥離してしまうことがあった。本発明者らの知見によれば、層間絶縁膜としてポーラスなＬｏｗ−ｋ膜であるBlack Diamond（商標）を含む複合膜を用いたときにこの傾向が特に顕著となり得ることが確認された。
【０００８】
そこで、本発明はこのような事情に鑑みてなされたものであり、バリア層と、それに隣接する金属配線層、及び層間絶縁膜として用いられる誘電体層との密着性を高めることができ、これらの層とバリア層との密着が不十分なことに起因するＳＭ耐性やＥＭ耐性の悪化又は劣化といった問題を解消し得る半導体装置、その半導体装置の製造方法、及びその半導体装置の製造装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明による半導体装置は、基体と、基体上に設けられたバリア層と、バリア層における基体側の一方面に被着された第１の金属層、及びバリア層における他方面に被着された第２の金属層のうち少なくともいずれか一方を有する接着層とを備えるものである。
【００１０】
特に、第１の金属層及び第２の金属層の両方を有する接着層、換言すれば、バリア層が第１の金属層及び第２の金属層で挟み込まれた積層構造を成すことが望ましい。
【００１１】
バリア層はその両側に形成された金属層同士のバリア、及びその両側に形成された半導体層又は絶縁層と金属配線層とのバリアとして機能し、上記構成の半導体装置においては、第１の金属膜及び／又は第２の金属膜が、バリア層とバリア層に隣接する各層との間に介在し、両者の接着層として機能して密着性が高められる。このようにバリア層を単独で用いずに第１の金属層又は第２の金属層を介して設けたときに、バリア層と隣接する層との接着性が高まる作用の詳細は未だ解明されていない部分が多いものの、本発明者らの研究によれば、第１の金属層又は第２の金属層表面の濡れ性が有意に改善されることが主要因の一つと推定される。ただし、作用はこれに限定されない。
【００１２】
或いは、本発明による半導体装置は、基体上に設けられた第１のＣｕ層と、基体及び第１のＣｕ層上に設けられており、且つ第１のＣｕ層に達する凹部を含むダマシン構造を有する誘電体層と、凹部の内壁に沿うように形成されたバリア層と、バリア層上に設けられ且つ凹部内に埋め込まれた第２のＣｕ層と、凹部の内壁とバリア層との間に設けられた第１の金属層、及びバリア層と第２のＣｕ層との間に設けられた第２の金属層のうち少なくといずれか一方、望ましくは第１の金属層及び第２の金属層の両方を有する接着層とを備えるものである。
【００１３】
ここで、「凹部」としては、具体的には内部段差を有しており且つ前記第１のＣｕ層側の一方端部の最大内径が他方端部の最大内径よりも小さくなるようなもの、より具体的にはダマシンプロセス（シングル／デュアル問わない。）で形成されるヴィア−トレンチ構造が挙げられる。
【００１４】
先に述べた、ＣＭＰを実施する際に引き起こされるおそれがあるＣｕ膜の剥離（Delamination）は、次世代の６５ｎｍルールに対応したＣｕ多層配線構造の第２層目（Ｍ２）以上で特に懸念される。Ｍ２以上の配線部では第１層（Ｍ１）に比して相対的にボイドの発生する確率が高まる傾向にあり、このためバリア層との密着をより強化する必要がある。そこで、誘電体層を介して積層される第１のＣｕ層と第２のＣｕ層とのコンタクト部分、及び／又は、Ｍ２のトレンチ・ボトム（底）に、接着層としての第１の金属層及び／又は第２の金属層が被着されたバリア層を設けることにより、特に第２のＣｕ層を含めたＣｕ膜のＣＭＰにおける剥離が十分に抑止される。
【００１５】
つまり、第１の金属層は、バリア層と第１のＣｕ層との接着性を向上させるのみならず、バリア層と誘電体層との接着性をも向上させるように機能する。また、第２の金属層は、第１のＣｕ層（より厳密には第１のＣｕ層を構成するＣｕシード）とバリア層との接着性を向上させるように機能する。
【００１６】
より具体的には、バリア層がＡＬＤ法又はＭＯ−ＣＶＤ法（すなわち非ＰＶＤ法）により形成されたものであり、接着層がＰＶＤ法により形成されたものであると有用である。このように、本発明における接着層は、ＰＶＤ法で形成されるバリア層よりも薄膜化することによって低配線抵抗が実現されるＡＬＤ法又はＣＶＤ法によって形成されるバリア層に対して特に有効である。
【００１７】
更に具体的には、バリア層が金属窒化物、特にＴａＮから成り、接着層がＴａ膜から成ると好適である。なお、Ｔａ膜の厚さとしては、バリア層がＡＬＤ法による膜及びＣＶＤ法による膜のいずれから成る場合でも、好ましくは側壁厚が１〜１０Å、より好ましくは３〜５Åであると好適であり、底壁厚が１０〜１００Å、より好ましくは３０〜５０Åであると好適である。このような薄膜から成る接着層（第１の金属層、第２の金属層）は、通常のＰＶＤ法によるプロセスタイムで数秒以下の極めて短時間のプロセスで形成され得る。
【００１８】
またさらに、誘電体層がＳｉＯＣ膜又はＳｉＯＣ（：Ｈ）膜等から成る炭素含有層を有するときに有用である。
【００１９】
誘電体層は凹部の側壁を画成することとなるが、上述したように、Black Diamond（商標）（主としてＳｉＯＣ膜）のような炭素を含有するＬｏｗ−ｋ材料を層間絶縁膜としての誘電体層に用いると、Ｃｕ膜の剥離発生が特に懸念される。これに対し、誘電体層が例えばｐ−ＳｉＯ2のみで構成される場合には、剥離の発生頻度は低減する。これはＳｉＯＣ層の組成が影響しているのか、或いは、そのポーラスな構造が影響しているのか、十分に解明されていないものの、第１及び第２の金属層表面の濡れ性が改善され、或いは、換言すれば、接着層としての第１及び／又は第２の金属層を構成する金属がＣｕ層とバリア層との結合力又は結合エネルギを増大させ、これにより接着性が高められることが主要因と考えられる。
【００２０】
また、本発明による半導体装置の製造方法は、本発明の半導体装置を有効に製造する方法であって、ＡＬＤ法又はＭＯ−ＣＶＤ法により基体上にバリア層を形成するバリア層形成工程と、バリア層を形成する前に、ＰＶＤ法により基体上に接着層として第１の金属層を被着せしめる第１Ｃｕ層形成ステップ、及び、バリア層を形成した後に、ＰＶＤ法によりバリア層上に接着層として第２の金属層を被着せしめる第２Ｃｕ層形成ステップのうち少なくともいずれか一方のステップを有する接着層形成工程とを備える。
【００２１】
或いは、本発明による半導体装置の製造方法は、基体上に第１のＣｕ層を形成する第１Ｃｕ層形成工程と、基体及び第１のＣｕ層上に誘電体膜を形成し、その誘電体膜の一部を除去することにより、第１のＣｕ層に達する凹部を含むダマシン構造を有する誘電体層を形成する誘電体層形成工程と、ＡＬＤ法又はＭＯ−ＣＶＤ法により凹部の内壁に沿うようにバリア層を形成するバリア層形成工程と、凹部内を埋め込むように第２のＣｕ層を形成する第２Ｃｕ層形成工程と、第１Ｃｕ層形成工程とバリア層形成工程との間に実施され且つ凹部の内壁に接着層として第１の金属層を被着せしめる第１金属層形成ステップ、及び、バリア層形成工程と第２Ｃｕ配線層形成工程との間に実施され且つバリア層上に接着層として第２の金属層を被着せしめる第２金属層形成ステップのうち少なくともいずれか一方のステップを有する接着層形成工程とを備える。
【００２２】
具体的には、バリア層形成工程においては、バリア層として金属窒化物を形成し、接着層形成工程においては、接着層としてＴａ層を形成すると好ましい。
【００２３】
より具体的には、誘電体層形成工程において誘電体層として炭素含有層を有するものを形成する場合に、本発明は一層有効である。
【００２４】
また、本発明による半導体装置の製造装置は、本発明の半導体装置の製造方法を有効に実施するための方法であり、ＡＬＤ法又はＭＯ−ＣＶＤ法により基体上にバリア層が形成されるバリア層形成部と、バリア層における基体側の一方面に第１の金属層が被着される第１金属層形成部、及びバリア層における他方面に第２の金属層が被着される第２金属形成部のうち少なくともいずれか一方を有する接着層形成部とを備えるものである。
【００２５】
或いは、本発明による半導体装置の製造装置は、基体上に第１のＣｕ層が形成される第１Ｃｕ層形成部と、基体及び第１のＣｕ層上に誘電体膜が形成され、その誘電体膜の一部が除去されることにより、第１のＣｕ層に達する凹部を含むダマシン構造を有する誘電体層が形成される誘電体層形成部と、凹部の内壁に沿うようにバリア層が形成されるバリア層形成部と、バリア層上に設けられ且つ凹部内が第２のＣｕ層で埋め込まれる第２Ｃｕ層形成部と、凹部の内壁とバリア層との間に第１の金属層が設けられる第１金属層形成部、及びバリア層と第２のＣｕ層との間に第２の金属層が設けられる第２金属層形成部のうち少なくといずれか一方を有する接着層形成部とを備えるものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、図面の位置関係に基づくものとする。
【００２７】
図１は、本発明による半導体装置に係る一実施形態の構成の要部を模式的に示す断面図である。半導体装置１は、半導体基層（図示せず）上に形成されたｐ−ＳｉＯ2層１１（層間絶縁膜）を有するウェハ１０（基体）のトレンチＴ１に埋め込まれたＣｕ層１２（第１のＣｕ層）と、このＣｕ層１２の一部及びｐ−ＳｉＯ2層１１上にｐ−ＳｉＣＮ層１３を介して積層され且つ互いに連通するトレンチＴ２及び円柱状又は角柱状のヴィアホールＶｉ（凹部）が形成されたｐ−ＳｉＯ2層１４（誘電体層；層間絶縁膜）とを備えるものである。
【００２８】
また、トレンチＴ２及びヴィアホールＶｉの内壁の全面に沿って、後述するＴａ接着層（図示せず。図２において同じ。）が被着されたＴａＮバリア層１５（バリア層）が設けられており、更にその上にＣｕが埋め込まれて形成されたＣｕ層１６（第２のＣｕ層）を備えている。このように、図１に示す形態は、Ｃｕ多層配線構造の一部であり、例えば、Ｃｕ層１２が第１層（Ｍ１）に相当し、Ｃｕ層１６が第２層（Ｍ２）に相当する。
【００２９】
また、図２は、本発明による半導体装置に係る一実施形態の構成の要部を模式的に示す断面図である。半導体装置２は、ｐ−ＳｉＯ2層１４の代わりにBlack Diamond（商標）から成るＳｉＯＣ層２４１（炭素含有層）及びｐ−ＳｉＯ2層２４２が積層された複合膜２４（誘電体層）を備えること以外は図１に示す半導体装置１と同様に構成されたものである。
【００３０】
ここで、図３〜５は、それぞれＴａＮバリア層１５の周辺構造を例示する摸式断面図であり、具体的には図１又は図２におけるＡ部断面近傍を示すものである。図３に示す形態では、ＴａＮバリア層１５とＣｕ層１６（より厳密にはＣｕ層１６を構成するＣｕシード）との間にＴａ接着層３１（第１の金属層、接着層）が設けられている。一方、図４に示す形態では、ＴａＮバリア層１５とＣｕ層１２との間にＴａ接着層４１（第２の金属層、接着層）が設けられている。
【００３１】
なお、ＴａＮバリア層１５は、ヴィアホールＶｉ及びトレンチＴ２の内壁に沿ってその全面を覆うように形成されているので（図１及び図２参照。）、Ｔａ接着層４１は、ＴａＮバリア層１５とｐ−ＳｉＯ2層１４，２４２及びＳｉＯＣ層２４１との間にも介在している。
【００３２】
他方、図５に示す形態では、ＴａＮバリア層１５とＣｕ層１２，１６との間に、それぞれＴａ接着層４１，３１が設けられている。すなわち、図５における形態は、ウェハ１０側からＴａ接着層４１、ＴａＮバリア層１５、及びＴａ接着層３１がこの順に積層された構成を有する。
【００３３】
次に、図５に示すＴａＮバリア層１５の周辺構造を有する半導体装置１を製造するための方法の一例について説明する。図６は、本発明による半導体装置の製造方法の一例の手順を示すフロー図である。また、図７は、本発明による半導体装置の製造装置の概略構成を示すブロック図である。さらに、図８（Ａ）〜（Ｄ）は、本発明による半導体装置の製造方法の一例により半導体装置１を製造している状態を示す概略工程図であり、図３〜図５と同様に、図１及び図２におけるＡ部断面近傍を示す。なお、図６〜図８においては、ダマシンプロセスによってヴィアホールＶｉ及びトレンチＴ２構造が形成された状態のウェハ１０の成膜処理手順を示す。
【００３４】
図７に示すように、半導体装置製造システム７（半導体装置の製造装置）は、ＰＶＤ−Ｔａチャンバ７１（第１金属層形成部及び第２金属層形成部を兼ねる。すなわち接着層形成部に相当する。）にＡＬＤ−ＴａＮチャンバ７３（バリア層形成部）及びＰＶＤ−Ｃｕチャンバ７５（第２Ｃｕ層形成部）が接続されたものであり、更にＣｕめっき装置７７（第２Ｃｕ層形成部）及びＣＭＰ装置７９を備えるものである。
【００３５】
なお、ＰＶＤ−Ｃｕチャンバ７５及びＣｕめっき装置７７はＣｕ層１２の形成に用いることができ、その意味において第１Ｃｕ層形成部を兼ねるものである。また、ＡＬＤ−ＴａＮチャンバ７３及びＰＶＤ−Ｃｕチャンバ７５としては、例えば、アプライドマテリアルズ（Applied Materials, Inc.）社製のEndura(R)iCuB/S（商標）（Integrated Cu Barrier/Seed）を採用することができる。
【００３６】
図６において、まず、Ｃｕ層１２、ヴィアホールＶｉ及びトレンチＴ２等の構造が形成されたウェハ１０をＰＶＤ−Ｔａチャンバ７１内へロードし（ステップＳ１）、ＰＶＤ法によりＴａ接着層４１を形成せしめる（ステップＳ２；第１金属層形成ステップ）。Ｔａ接着層４１の厚さとしては、例えば、好ましくは側壁厚が１〜１０Å、より好ましくは３〜５Åとされ、底壁厚が１０〜１００Å、より好ましくは３０〜５０Åとされる。これらの厚さが上記下限値未満であると、前述した表面の濡れ性の改善又は結合力（結合エネルギ）の増加が不十分となり、また、成膜条件によってはプロセス時間を極端に短縮する必要があり膜厚ひいては膜質のコントロールが困難となる傾向にある。一方、この膜厚が上記上限値を超えると、Ｃｕ層１２，１６の配線抵抗が場合によっては不都合に増大する傾向にある。
【００３７】
次に、Ｔａ接着層４１が形成されたウェハ１０をＰＶＤ−Ｔａチャンバ７１からアンロードしてＡＬＤ−ＴａＮチャンバ７３内へロードし（ステップＳ３）、ＡＬＤ法によりＴａＮバリア層１５を形成せしめる（ステップＳ４；バリア層形成工程）。ＴａＮバリア層１５の厚さとしては、例えば、好ましくは２〜２０Å、より好ましくは５〜１０Åとされる。この厚さが上記下限値未満であると、十分なバリア性能が発現し難くなる傾向にある。一方、この膜厚が上記上限値を超えると、Ｃｕ層１２，１６の配線抵抗が不都合に増大する傾向にある。
【００３８】
次いで、ＴａＮバリア層１５が形成されたウェハ１０をＡＬＤ−ＴａＮチャンバ７３からアンロードして再びＰＶＤ−Ｔａチャンバ７１内へロードし（ステップＳ５）、ＰＶＤ法によりＴａ接着層３１を形成せしめる（ステップＳ６；第２金属層形成ステップ）。このようにステップＳ２，Ｓ６から接着層形成工程が構成されている。ここで、Ｔａ接着層３１の厚さとしては、例えば、好ましくは側壁厚が１〜１０Å、より好ましくは３〜５Åとされ、底壁厚が１０〜１００Å、より好ましくは３０〜５０Åとされる。これらの厚さが上記下限値未満であると、前述した表面の濡れ性の改善又は結合力（結合エネルギ）の増加が不十分となり、また、成膜条件によってはプロセス時間を極端に短縮する必要があり膜厚ひいては膜質のコントロールが困難となる傾向にある。一方、この膜厚が上記上限値を超えると、Ｃｕ層１２，１６の配線抵抗が場合によっては不都合に増大する傾向にある。
【００３９】
さらに、Ｔａ接着層３１が形成されたウェハ１０をＰＶＤ−Ｔａチャンバ７１からアンロードしてＰＶＤ−Ｃｕチャンバ７５内へロードし（ステップＳ７）、ＰＶＤ法によりピュアＣｕから成るＣｕシード（図示せず）を形成せしめる（ステップＳ８）。なお、ＣｕシードとしてＣｕ合金（アロイ）を用いてもよいが、ピュアＣｕがより好ましい。その後、Ｃｕシードが形成されたウェハ１０をＰＶＤ−Ｃｕチャンバ７５からアンロードしてＣｕめっき装置７７へロード（移載）し（ステップＳ９）、電解めっきによりヴィアホールＶｉ及びトレンチＴ２をＣｕで埋め込む（ステップＳＰ１０）。それから、そのウェハ１０をＣｕめっき装置７７からアンロードし、洗浄後、ＣＭＰ装置７９へロード（移載）し（ステップＳ１１）、オーバープレーティングしたＣｕを研磨・除去してＣｕ層１６を得る（ステップＳ１２）。
【００４０】
以上説明した半導体装置１，２、その製造方法及び半導体装置製造システム７によれば、ヴィアホールＶｉの底壁を画成するＣｕ層１２上に、表面の濡れ性が十分に高められたＴａ接着層４１が被着され、その上にＴａＮバリア層１５が設けられるので、Ｃｕ層１２とＴａＮバリア層１５との接着性及び密着性、ひいては下層配線であるＣｕ層１２と上層配線であるＣｕ層１６の接着性及び密着性が向上される。
【００４１】
また、ヴィアホールＶｉの側壁及びトレンチＴ２の側底壁を画成するｐ−ＳｉＯ2層１４並びにＳｉＯＣ層２４１及びｐ−ＳｉＯ2層２４２上に、同じくＴａ接着層４１が被着され、その上にＴａＮバリア層１５が設けられるので、層間絶縁膜であるこれらの各誘電体層とＴａＮバリア層１５との接着性及び密着性が向上される。
【００４２】
さらに、ＴａＮバリア層１５上にＴａ接着層３１が被着され、その上にＣｕシード及びＣｕ膜が引き続き成膜されるので、ＴａＮバリア層１５とＣｕ層１６との接着性及び密着性、ひいては下層配線であるＣｕ層１２と上層配線であるＣｕ層１６の接着性及び密着性が更に一層向上される。これらの結果、各層の接合が十分に強固となり、Ｃｕ膜をＣＭＰ研磨する際の剥離、特に半導体装置２のように炭素を含有するポーラス状のＬｏｗ−ｋ膜であるＳｉＯＣ層２４１を用いたときに生じ易いＣｕ膜の剥離を十分に防止できる。
【００４３】
またさらに、ＴａＮバリア層１５とＣｕ層１２，１６との接着性及び密着性が十分に高められるので、密着性が不十分なことに起因し得るＳＭ及びＥＭの悪化を確実に抑制することが可能となる。さらにまた、半導体装置１，２として例示したようなＣｕ多層配線における層間接続においては、Ｃｕ層１２をＭ１とすると、Ｍ２に相当するＣｕ層１６とバリア層との接着が脆弱となり易い傾向にある。よって、かかるＣｕ多層配線のＭ２以上の層間接続において、接着層としてのＴａ接着層３１，４１が極めて有効となる。加えて、Ｔａ接着層３１，４１を用いてＴａＮバリア層１５と隣接層との接着性を向上させるので、Ｃｕ層１６を形成する際のＣｕシードとしてピュアＣｕを使用できる。よって、Ｃｕ層１６の配線及びヴィア抵抗を十分に低く保つことができる。
【００４４】
なお、本発明は上述した各実施形態に限定されず、その要旨を逸脱しない範囲で様々な変形が可能である。例えば、半導体装置１，２においては、Ｔａ接着層３１，４１はいずれか一方のみを形成してもよく、両方設けることが望ましい。また、Ｃｕ配線以外の配線金属（例えば、Ａｌ）を用いてもよく、ＴａＮ以外のバリア金属（例えば、ＴｉＮ）を用いてもよく、更にはＴａ以外の接着層金属（例えば、Ｔｉ）を用いてもよい。さらに、ＴａＮバリア層１５その他のバリア層を形成するのに、ＡＬＤ法の代わりにＭＯ−ＣＶＤ法を用いても構わない。
【００４５】
またさらに、図１及び図２においてＣｕ層１２とｐ−ＳｉＯ2層との間には、通常、バリア層が形成され、図３〜図５に示すのと同様にＴａ接着層３１，４１のいずれか一方が被着されたバリア層１５が設けられていてもよい。
【００４６】
以下、実施例により本発明の内容をより具体的に説明するが、本発明はそれらの実施例に限定されるものではない。
【００４７】
〈実施例１〉
図１に示すのと同様形状のヴィアホールＶｉ内に、図５に示す構成のバリア層周辺構造（すなわちＰＶＤ法によるＴａ接着層４１、ＡＬＤ法によるＴａＮバリア層１５、及びＰＶＤ法によるＴａ接着層３１の積層構造）を形成し、更にＰＶＤ法によりピュアＣｕから成るＣｕシードを形成した後、めっき成膜によりＣｕを埋め込み、ＣＭＰ研磨を施してＣｕ層１６を形成した。このとき、ヴィアホールＶｉの孔径を０．１８μｍ、同じく高さ（深さ）を０．２５μｍ、Ｔａ接着層３１，４１の側壁厚を５Å、同じく底壁厚を２０Å、同じくフィールド部の層厚を５０Å、ＴａＮバリア層１５の層厚を１０Åとした。
【００４８】
〈比較例１〉
Ｔａ接着層３１，４１を設けなかったこと、バリア層としてＰＶＤ法によるＴａＮ／Ｔａのバイレイヤー（Bilayer；膜厚：ＴａＮ／Ｔａ＝１００Å／１５０Å）を形成したこと、及びＣｕシードとしてＣｕアロイ（合金）を用いたこと以外は実施例１と同様にしてヴィアホールＶｉ内にＣｕ層を形成した。
【００４９】
〈配線抵抗測定〉
実施例１及び比較例１で形成したＣｕ層の配線抵抗（Ｍ１相当）を測定した。図９は、得られたCumulative Probability（％）とResistance（配線抵抗：Ω）との関係を示すグラフである。図９において、曲線Ｌ１，Ｌ２はそれぞれ比較例１及び実施例１のＣｕ配線に対するプロットデータを結んで示した目安線である。Cumulative Probability＝５０％における比較例１及び実施例１で得たＣｕ配線の抵抗は、それぞれ約１３４（Ω）及び１１２（Ω）であり、実施例１の配線抵抗は比較例１に対して１５％以上低減されることが確認された。
【００５０】
〈比較参考例１〉
Ｓｉ製のベアウェハにＡＬＤ法により１０ÅのＴａＮバリア層を形成し、その上に１００Å厚相当のＣｕ層を積層し、３８０℃で３０分間熱処理を施した後、冷却した。なお、ＣｕシードはピュアＣｕを用いて形成した。図１０は、冷却後のＣｕ層表面のＳＥＭ写真である。図１０より、Ｃｕが塊状になりＴａＮバリア層状に散在している様子が確認された。
【００５１】
〈参考例１〉
Ｓｉ製のベアウェハにＡＬＤ法により１０ÅのＴａＮバリア層を形成し、その上に、ＰＶＤ法により５０ÅのＴａ接着層を形成した。更にその上に１００Å厚相当のＣｕ層を積層し、３８０℃で３０分間熱処理を施した後、冷却した。なお、ＣｕシードはＣｕアロイ（合金）を用いて形成した。図１１は、冷却後のＣｕ層表面のＳＥＭ写真である。図１１より、Ｔａ接着層上のＣｕは薄膜状になり均一なＣｕ層が形成されることが確認され、参考比較例１（図１０参照）に比して、Ｃｕに対する表面の濡れ性が格段に改善されることが判明した。なお、本発明者らの推測によれば、Ｔａ接着層３１，４１を形成するために別途ＰＶＤ−Ｔａチャンバを追設した場合でも、Ｔａ接着層３１，４１を用いることによるＳＭ耐性及びＥＭ耐性の向上効果により、デバイス製造プロセス全体のＣＯＣ（Overall Cost of Consumable）は低減される。
【００５２】
〈実施例２〉
図１に示すトレンチＴ１，Ｔ２の幅を共に８μｍとし、ヴィアホールＶｉの内径を０．１８μｍとし、図５に示す構成のバリア層周辺構造（すなわちＰＶＤ法によるＴａ接着層４１、ＡＬＤ法によるＴａＮバリア層１５、及びＰＶＤ法によるＴａ接着層３１の積層構造）を形成し、更にＰＶＤ法によりピュアＣｕから成るＣｕシードを形成した後、めっき成膜によりＣｕを埋め込み、ＣＭＰ研磨を施してＣｕ層１６を形成し、半導体装置を得た。
【００５３】
〈比較例２〉
Ｔａ接着層３１，４１を設けなかったこと、及びＣｕシードとしてＣｕアロイ（合金）を用いたこと以外は実施例２と同様にしてＣｕ層を形成し、半導体装置を得た。
【００５４】
〈参考例２〉
Ｔａ接着層３１，４１を設けなかったこと、バリア層としてＰＶＤ法によるＴａＮ／Ｔａのバイレイヤー（Bilayer；膜厚：ＴａＮ／Ｔａ＝１００Å／１５０Å）を形成したこと、及びＣｕシードとしてＣｕアロイ（合金）を用いたこと以外は実施例２と同様にし、半導体装置を得た。
【００５５】
〈ヴィア抵抗測定によるストレスマイグレーション（ＳＭ）評価〉
実施例２、比較例２、及び参考例２で得た半導体装置に対し１７５℃及び７２時間の熱処理を施し、その後、Ｃｕ層のヴィア抵抗を測定した。図１２は、得られたCumulative Probability（％）とVia Resistance shift（ヴィア抵抗の変位量：％）との関係を示すグラフである。図１２において、曲線Ｌ３，Ｌ４，Ｌ５はそれぞれ実施例２、比較例２、及び参考例２の半導体装置に対するプロットデータを結んで示した目安線である。
【００５６】
曲線Ｌ５に示すように、ＰＶＤ法で形成したＴａＮバリア層を有する参考例２の半導体装置は、ヴィア抵抗の変位（シフト）量が十分に低く抑えられており、良好なＳＭ耐性を示すことが理解される。これに対し、曲線Ｌ３に示すように、Ｔａ接着層３１，４１が形成された本発明による実施例２の半導体装置では、参考例２と比べても遜色ない程度にヴィア抵抗のシフト量が低く抑えられており、良好なＳＭ耐性を示すことが確認された。これに対し、曲線Ｌ４に示すように、Ｔａ接着層３１，４１を有しない従来の比較例２の半導体装置では、CumulativeProbabilityが５０％程度でヴィア抵抗の変位量が２％程度で達しており、ＳＭ耐性が劣化していることが確認された。
【００５７】
【発明の効果】
以上説明したように、本発明の半導体装置、その製造方法、及びその製造装置によれば、バリア層と、それに隣接する金属配線層、及び層間絶縁膜として用いられる誘電体層との密着性を高めることができ、これらの層とバリア層との密着が不十分なことに起因するＳＭ耐性やＥＭ耐性の悪化又は劣化といった問題を解消することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置に係る一実施形態の構成の要部を模式的に示す断面図である。
【図２】本発明による半導体装置に係る一実施形態の構成の要部を模式的に示す断面図である。
【図３】ＴａＮバリア層１５の周辺構造を例示する摸式断面図である。
【図４】ＴａＮバリア層１５の周辺構造を例示する摸式断面図である。
【図５】ＴａＮバリア層１５の周辺構造を例示する摸式断面図である。
【図６】本発明による半導体装置の製造方法の一例の手順を示すフロー図である。
【図７】本発明による半導体装置の製造装置の概略構成を示すブロック図である。
【図８】図８（Ａ）〜（Ｄ）は、本発明による半導体装置の製造方法の一例により半導体装置１を製造している状態を示す概略工程図である。
【図９】〈配線抵抗測定〉で得られたCumulative Probability（％）とResistance（配線抵抗：Ω）との関係を示すグラフである。
【図１０】比較参考例１で得た冷却後のＣｕ層表面のＳＥＭ写真である。
【図１１】比較参考例１で得た冷却後のＣｕ層表面のＳＥＭ写真である。
【図１２】〈ヴィア抵抗測定〉で得られたCumulative Probability（％）とVia Resistance shift（ヴィア抵抗の変位量：％）との関係を示すグラフである。
【符号の説明】
１，２…半導体装置、７…半導体装置製造システム（半導体装置の製造装置）、１０…ウェハ（基体）、１１…ｐ−ＳｉＯ2層、１２…Ｃｕ層（第１のＣｕ層）、１３…ｐ−ＳｉＣＮ層、１４…ｐ−ＳｉＯ2層１４（誘電体層；層間絶縁膜）、１５…ＴａＮバリア層（バリア層）、１６…Ｃｕ層（第２のＣｕ層）、２４…複合膜（誘電体層）、３１…Ｔａ接着層（第１の金属層、接着層）、４１…Ｔａ接着層（第２の金属層、接着層）、７１…ＰＶＤ−Ｔａチャンバ（第１金属層形成部、第２金属層形成部、接着層形成部）、７３…ＡＬＤ−ＴａＮチャンバ（バリア層形成部）、７５…ＰＶＤ−Ｃｕチャンバ（第２Ｃｕ層形成部）、７７…Ｃｕめっき装置（第２Ｃｕ層形成部）、７９…ＣＭＰ装置、２４１…ＳｉＯＣ層（炭素含有層）、２４２…ｐ−ＳｉＯ2層、Ｔ１，Ｔ２…トレンチ、Ｖｉ…ヴィアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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