(57)【要約】【課題】半導体装置の製造方法及び半導体装置に関し、信頼性を低下することなく、複数の膜厚の酸化膜を同一の酸化工程で形成する。【解決手段】シリコンを主成分とする半導体基板１の第一の領域３に窒素８を−１３０℃以下の低温において選択的にイオン注入により導入したのち、前記半導体基板１を酸化することにより、前記第一の領域３に第一の酸化膜９を形成すると同時に、前記半導体基板１における前記第一の領域３と異なる第二の領域４に前記第一の酸化膜９より厚い第二の酸化膜１０を形成する。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
シリコンを主成分とする半導体基板の第一の領域に窒素を−１３０℃以下の低温において選択的にイオン注入により導入する工程と、前記半導体基板を酸化することにより、前記第一の領域に第一の酸化膜を形成すると同時に、前記半導体基板における前記第一の領域と異なる第二の領域に前記第一の酸化膜より厚い第二の酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
シリコンを主成分とする半導体基板の第一の領域にカーボンを選択的にイオン注入により導入する工程と、前記半導体基板を酸化することにより、前記第一の領域に第一の酸化膜を形成すると同時に、前記半導体基板における前記第一の領域と異なる第二の領域に前記第一の酸化膜より厚い第二の酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
シリコンを主成分とする半導体基板の第一の領域に窒素を−１３０℃以下の低温において選択的にイオン注入により導入する工程と、前記第一の領域と異なる第二の領域にカーボンを選択的にイオン注入により導入する工程と、前記半導体基板を酸化することにより、前記第一の領域に第一の酸化膜を形成すると同時に、前記第二の領域に前記第一の酸化膜より厚い第二の酸化膜を形成するとともに、前記半導体基板における前記第一の領域及び第二の領域のいずれとも異なる第三の領域に前記第二の酸化膜より厚い第三の酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
上記酸化工程において、少なくとも酸化の初期段階においてドライ雰囲気を用いて酸化を行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
同一基板内において互いに膜厚の異なるゲート酸化膜を有する複数種類の電界効果型半導体素子を有する半導体装置において、最も厚い膜厚ではない少なくとも一種類のゲート酸化膜中にカーボンが含有されているとともに、前記ゲート酸化膜中のカーボン濃度が膜厚方向に対して一定であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及び半導体装置に関するものであり、特に、同一チップ内に膜厚の異なるゲート酸化膜を同時に形成する場合、或いは、同一ウェハ内に膜厚の異なるゲート酸化膜を有する異種チップを同じ酸化工程で形成する場合の酸化膜の膜質の向上のための工程に特徴のある半導体装置の製造方法及び半導体装置に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等においては、メモリセル部を構成するＦＥＴと、周辺回路部を構成するＦＥＴとは必要とする耐圧が異なるため、互いに膜厚の異なる２種類以上のゲート酸化膜を用いる場合があり、この様な２種類以上のゲート酸化膜を形成する前にシリコン基板の所定の領域に窒素をイオン注入して酸化を抑制する方法が提案されている。
【０００３】
このように、窒素を用いるとイオン注入を行った場所と行わない場所において、注入された窒素は減速酸化元素であるので酸化後に膜厚差を生じ、１度の酸化工程において２種類の膜厚を形成することが可能になる。
なお、一般に殆どの元素はイオン注入を行うと酸化は増速され、現在、減速酸化するものとして知られているのは窒素元素しかないのが現状である。
【０００４】
【発明が解決しようとする課題】
しかし、通常の工程のように、室温で窒素をイオン注入する方法では、ゲート酸化膜の信頼性劣化の問題がある。
即ち、イオン注入した窒素原子はゲート酸化膜中に取り込まれ、ゲート酸化膜に歪みをもたらして、ゲート酸化膜中の窒素が欠陥中心やトラップ中心として作用するためである。
【０００５】
したがって、窒素の減速酸化効果で膜厚差がつけられるものの、膜厚差をつけるほどゲート酸化膜中に取り込まれる窒素が増えるため、ゲート絶縁膜の信頼性がさらに劣化する問題がある。
即ち、減速酸化率と信頼性はトレードオフの関係にあり、ドーズ量を上げる程、減速酸化率は大きくなるが信頼性の劣化度も大きくなることが問題であった。
【０００６】
さらに、現状では、減速酸化を起こす元素としては、窒素のみしか一般的には知られていないため、３種類以上の膜厚の異なるＦＥＴを形成することが困難であるという問題がある。
【０００７】
したがって、本発明は、信頼性を低下することなく、複数の膜厚の酸化膜を同一の酸化工程で形成することを目的とする。
【０００８】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明するが、図における符号２，５，６，７は、夫々素子分離絶縁膜、スルー酸化膜、イオン注入マスク、及び、窒素イオン或いはカーボンイオンである。
図１（ａ）及び（ｂ）参照
上記目的を達成するため、本発明は、半導体装置の製造方法において、シリコンを主成分とする半導体基板１の第一の領域３に窒素８を−１３０℃以下の低温において選択的にイオン注入により導入する工程と、前記半導体基板１を酸化することにより、前記第一の領域３に第一の酸化膜９を形成すると同時に、前記半導体基板１における前記第一の領域３と異なる第二の領域４に前記第一の酸化膜９より厚い第二の酸化膜１０を形成する工程を有することを特徴とする。
【０００９】
この様に、−１３０℃以下の低温でイオン注入した場合には、後述するセルフヒーリングによるアニール効果が起こらないので窒素８を注入することによって第一の領域３の表面を簡単にアモルファス化することができ、それによって、常温におけるイオン注入とは異なった効果が現れ、同じ条件の酸化工程において、非注入領域より薄い酸化膜を形成することが可能になり、低ドーズ量で膜厚の差を大きくすることができる。
【００１０】
また、減速酸化を起こす元素としては、カーボン８を用いても良く、窒素８と同様の効果が得られるものであり、この場合には注入温度は何度でも良いが、セルフヒーリングによるアニール効果が起こらないようにするためには、−１３０℃以下の温度で注入することが望ましく、−１３０℃を越えた場合には、冷却する意味があまりないので冷却の必要がない室温で行うことが望ましい。
【００１１】
また、窒素８とカーボン８を夫々異なった領域に選択的にイオン注入しても良く、それによって、三種類の膜厚を有する半導体素子を容易に形成することができる。
【００１２】
また、カーボン８を注入する場合には、酸化膜の形成後に、窒素８、希ガス、１０％以下の酸素を含む窒素８、或いは、１０％以下の酸素を含む希ガスのいずれか１の雰囲気中において、９００℃以上の温度において熱処理を行うことが望ましく、それによって、余剰のカーボン原子を酸化膜中より除去することができ、信頼性を向上することができる。
【００１３】
また、酸化工程においては、少なくとも酸化の初期段階においてドライ雰囲気を用いて酸化を行うことが望ましく、それによって、ドライ酸化によって膜厚に差を付けたのち、粘性流動を起こすウェット酸化を行うことによって、突起形状等による電界集中の起きにくい信頼性の高い酸化膜を形成することが可能になる。
【００１４】
また、同一半導体基板１内において互いに膜厚の異なるゲート酸化膜を有する複数種類の電界効果型半導体素子を形成する場合には、最も厚い膜厚ではない少なくとも一種類のゲート酸化膜をカーボン８が含有された酸化膜で構成することが望ましい。
なお、大気中の有機物に起因するカーボン８の付着と区別するために、ゲート酸化膜中のカーボン８濃度は膜厚方向に対して一定であるとするが、厳密な意味での一定ではなく、カーボン８の付着及びその後の固相拡散による傾斜分布と区別できる程度の一定性を意味するものである。
【００１５】
また、窒素８を合わせて注入する場合には、互いに膜厚の異なるゲート酸化膜の内、最も膜厚の薄いゲート酸化膜中に窒素８を含有させれば良い。
【００１６】
なお、本発明における酸化膜は、ゲート酸化膜に限られるものではなく、トンネル絶縁膜でも良く、また、冗長フューズのように耐圧の異なる領域を構成する場合に適用されるものである。
また、本発明における「シリコンを主成分とする半導体」とは、シリコン半導体のみならず、ＳｉＧｅ半導体等を意味するものである。
【００１７】
【発明の実施の形態】
ここで、図２乃至図５を参照して本発明の第１の実施の形態を説明する。
図２（ａ）参照
まず、ｐ型シリコン基板１１にＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）タイプの素子分離絶縁膜１２を形成したのち、露出表面を酸化して厚さが、例えば、６ｎｍのスルー酸化膜１３を形成する。
なお、このスルー酸化膜１３の膜厚は、注入するイオン種のＲｐ　（飛程）より薄ければ良く、或いは、スルー酸化膜１３はなくとも良い。
【００１８】
次いで、所定の素子形成領域をレジストパターン１４で覆ったのち、−１３０℃以下、例えば、−１５０℃においてＮイオン１５をレジストパターン１４で覆われない素子形成領域に選択的に注入してＮ注入領域１６を形成する。
なお、この場合の加速エネルギーが１〜５０ｋｅＶ、例えば、５ｋｅＶとし、ドーズ量は１×１０１３〜１×１０１５ｃｍ−２とする。
【００１９】
図２（ｂ）参照
次いで、スルー酸化膜１３を剥離する。
この場合、スルー酸化膜１３の剥離に使う溶液は、酸化膜を剥離できれば何を用いても良く、ここでは、フッ酸溶液とする。
【００２０】
図３（ｃ）参照
次いで、酸化の初期の例えば４ｎｍの膜厚分をドライ酸化で行い、酸化途中においてウエット酸化に切り替えて３０分間酸化を行い、ゲート酸化膜１７，１８を形成する。
なお、４ｎｍは、非イオン注入領域における膜厚である。
この場合、窒素原子の減速酸化効果により、Ｎ注入領域１６に形成されるゲート酸化膜１７の膜厚は、Ｎイオンを注入しない領域に形成されたゲート酸化膜１８の膜厚に比べて薄くなり、ここでは、ゲート酸化膜１７の膜厚は３．３ｎｍ、ゲート酸化膜１８の膜厚は５．５ｎｍとする。
【００２１】
図３（ｄ）参照
以降は、通常のＦＥＴの形成工程と同様に、アモルファスＳｉ膜を堆積させたのちＰイオンを注入し、次いで、ＷＮ層、Ｗ層、及び、ＳｉＮ膜２０を順次堆積させたのち、例えば、０．１３μｍの幅にパターニングすることによってアモルファスＳｉ／ＷＮ／Ｗ構造のゲート電極１９を形成する。
なお、ＳｉＮ膜２０の堆積工程或いはイオン注入後のアニール工程においてゲート電極１９を構成するアモルファスＳｉ層は多結晶Ｓｉ層に変換される。
【００２２】
次いで、ゲート電極１９をマスクとしてＡｓイオンを注入することによってｎ型のエクステンション領域２１を形成したのち、サイドウォール２２を形成し、このサイドウォール２２をマスクとしてＡｓイオンを注入することによってｎ型ソース・ドレイン領域２３を形成して、同一基板中に膜厚の異なるゲート酸化膜を有する複数のＦＥＴを設けた半導体集積回路装置が得られる。
【００２３】
ここで、図４及び図５を参照して、低温イオン注入効果を説明する。
図４参照
図４は、本発明の第１の実施の形態における低温イオン注入効果の説明図であり、低温イオン注入を用いることで、常温におけるイオン注入より膜厚差が大きく、且つ、低ドーズで大きな効果が得られていることがわかり、したがって、Ｎイオンを注入しない領域に形成されるゲート酸化膜との膜厚差をさらに大きくすることができる。
また、低温イオン注入では、膜厚とドーズ量の依存性が小さいことがわかる。
【００２４】
なお、加速エネルギーを４倍の２０ｋｅＶに上げて４×１０１４ｃｍ−２のＮイオンを注入し、上記と同じ条件で酸化を行った場合も効果は殆ど変わらなかった。また、窒素分子イオン（Ｎ２　＋　）を用いて４×１０１４ｃｍ−２のドーズ量で打ち込んだ場合にも、効果は殆ど変わらなかった。
なお、これらの場合の酸化膜の膜厚は、低温イオン注入における４×１０１４ｃｍ−２のドーズ量における値と重なって実質的表示できない程度に近似した値となるので、図示は省略した。
【００２５】
図５参照
図５は、本発明の第１の実施の形態における窒素濃度分布の説明図であり、常温イオン注入時には、窒素のドーズ量の１０〜５０％がシリコン基板中に残存するものの、低温イオン注入においては、シリコン基板中に殆どの窒素は残存しないと考えられる。
【００２６】
このために、減速酸化効果が大きく、ドーズ依存も小さくなるので、常温イオン注入の場合に比べてゲート酸化膜１７中におけるＮ原子の濃度を低くすることができ、それによって、ゲート酸化膜の信頼性を向上することができる。
【００２７】
この様に、本発明の第１の実施の形態においては、減速酸化効果を有する窒素を−１３０℃以下の低温でイオン注入しているので、低いドーズ量で薄い膜厚のゲート酸化膜を形成することができる。
【００２８】
即ち、通常、室温で行われるイオン注入では、シリコン基板中に原子を注入する際に、原子同士が衝突し、結晶にダメージを与え、結晶構造が変化するが、この原子同士の衝突により熱が発生し、ヒーリング（セルフヒーリング）が起こるので、通常のイオン注入時は、結晶にダメージを与えようとする効果と、セルフヒーリングによるアニール効果（結晶回復）が同時に起こっている。
したがって、窒素のような軽元素をイオン注入した場合、ドーズ量をいくら増やしても、アモルファス化することはまずなく、これはセルフヒーリング効果が大きいためである。
【００２９】
しかし、低温イオン注入では、低温のためにセルフヒーリングが起こらずに、結晶にダメージを与える効果のみになるため、窒素でも簡単にアモルファス化してしまうため、常温で行うイオン注入時とは違った効果が見られるようになる。また、低温においては空孔のクラスタリグの仕方や空孔の出来方が異なるため、ＮやＣの拡散の仕方が常温とは異なると考えられ、この効果が、大きく現れるのが、およそ−１３０℃程度と言われている。
【００３０】
次に、図６乃至図１０を参照して、本発明の第２の実施の形態を説明する。
図６（ａ）参照
まず、ｐ型シリコン基板１１にＳＴＩタイプの素子分離絶縁膜１２を形成したのち、露出表面を酸化して厚さが、例えば、６ｎｍのスルー酸化膜１３を形成する。
【００３１】
次いで、所定の素子形成領域をレジストパターン１４で覆ったのち、常温においてＣイオン２４をレジストパターン１４で覆われない素子形成領域に選択的に注入してＣ注入領域２５を形成する。
なお、この場合の加速エネルギーが１〜５０ｋｅＶ、例えば、４．７ｋｅＶとし、ドーズ量は１×１０１３〜１×１０１５ｃｍ−２とする。
【００３２】
図６（ｂ）参照
次いで、フッ酸溶液を用いてスルー酸化膜１３を剥離する。
【００３３】
図６（ｃ）参照
次いで、ドライ酸化を行うことによって、ゲート酸化膜２６，２７を形成する。
この場合、Ｃ原子２８の減速酸化効果により、Ｃ注入領域２５に形成されるゲート酸化膜２６の膜厚は、Ｃイオン２４を注入しない領域に形成されたゲート酸化膜２７の膜厚に比べて薄くなり、ここでは、ゲート酸化膜２６の膜厚は３．６ｎｍ、ゲート酸化膜２７の膜厚は４．０ｎｍとする。
【００３４】
図７（ｄ）参照
次いで、窒素雰囲気中で、９００℃以上、例えば、９００℃において、３０分間熱処理、即ち、ポストアニールを行うことによって、ゲート酸化膜２６中に含まれる過剰なＣ原子２８を除去する。
これは、ある程度以上のＣ原子２８がゲート酸化膜２６中に残存した場合に、ゲート酸化膜２６の信頼性が劣化することが懸念されるためである。
【００３５】
図７（ｅ）参照
以降は、通常のＦＥＴの形成工程と同様に、アモルファスＳｉ膜を堆積させたのちＰイオンを注入し、次いで、ＷＮ層、Ｗ層、及び、ＳｉＮ膜２０を順次堆積させたのち、例えば、０．１３μｍの幅にパターニングすることによってアモルファスＳｉ／ＷＮ／Ｗ構造のゲート電極１９を形成する。
なお、ＳｉＮ膜２０の堆積工程或いはイオン注入後のアニール工程において、ゲート電極１９を構成するアモルファスＳｉ層は多結晶Ｓｉ層に変換される。
【００３６】
次いで、ゲート電極１９をマスクとしてＡｓイオンを注入することによってｎ型のエクステンション領域２１を形成したのち、サイドウォール２２を形成し、このサイドウォール２２をマスクとしてＡｓイオンを注入することによってｎ型ソース・ドレイン領域２３を形成して、同一基板中に膜厚の異なるゲート酸化膜を有する複数のＦＥＴを設けた半導体集積回路装置が得られる。
【００３７】
ここで、図８乃至図１０を参照して、Ｃイオン注入効果を説明する。
図８参照
図８は、本発明の第２の実施の形態におけるＣイオン注入効果の説明図であり、Ｃイオン注入を用いることで、Ｃイオンを注入しない場合に比べて膜厚を薄くすることができる。
なお、ドライ酸化においては、１×１０１３ｃｍ−２のドーズ量でやや効果が現れ、１×１０１４ｃｍ−２以上で顕著となる。。
一方、加速エネルギーを２倍の９．４ｋｅＶに上げると、減速酸化の効果が少し劣ってしまう。
【００３８】
また、ウエット酸化の場合には、減速酸化率は小さくなるが、一般に、ウエット酸化膜の方が信頼性が高いため、酸化の初期をドライ酸化によって行って、途中からウエット酸化を行うことが望ましい。
即ち、ウエット酸化工程においては、粘性流動を起こすため、歪みが少なくなるとともに、突起部ができにくいため、電界集中を抑制することができるためである。
【００３９】
図９参照
図９は、本発明の第２の実施の形態における炭素濃度分布の説明図であり、大気中の有機物による通常汚染においては、ＳｉＯ２　膜の表面における炭素濃度が高くなるものの、本発明のＣ注入後の酸化の場合には、ＳｉＯ２　膜中に実質的に均一に分布している。
【００４０】
図１０参照
図１０は、本発明の第２の実施の形態におけるポストアニール効果の説明図であり、ポストアニールを施さない場合には、図に示すＢ−ｍｏｄｅ不良と呼ばれる偶発不良が発生するものの、ポストアニールを施した場合には、不良は所定の通過電荷量Ｑｂｄ（Ｃｈａｒｇｅ　ｔｏ　ｂｒｅａｋｄｏｗｎ）を越えた場合に急に現れるようになるため、Ｂ−ｍｏｄｅ不良を減少することができる。
【００４１】
次に、図１１乃至図１２を参照して、本発明の第３の実施の形態を説明する。
図１１（ａ）参照
まず、ｐ型シリコン基板３１にＳＴＩタイプの素子分離絶縁膜３２を形成したのち、露出表面を酸化して厚さが、例えば、６ｎｍのスルー酸化膜３３を形成し、次いで、所定の素子形成領域をレジストパターン３４で覆ったのち、例えば、−１５０℃においてＮイオン３５をレジストパターン３４で覆われない素子形成領域に選択的に注入してＮ注入領域３６を形成する。
なお、この場合の加速エネルギーは、例えば、５ｋｅＶとし、ドーズ量は２×１０１４ｃｍ−２とする。
【００４２】
図１１（ｂ）参照
次いで、レジストパターン３４を除去したのち、少なくともＮ注入領域３６を覆うように新たなレジストパターン３７を設け、常温においてＣイオン３８をレジストパターン３８で覆われない素子形成領域に選択的に注入してＣ注入領域３９を形成する。
なお、この場合の加速エネルギーは、例えば、４．７ｋｅＶとし、ドーズ量は５×１０１４ｃｍ−２とする。
【００４３】
図１１（ｃ）参照
次いで、フッ酸溶液を用いてスルー酸化膜３３を剥離する。
【００４４】
図１２（ｄ）参照
次いで、酸化の初期の例えば４ｎｍの膜厚分をドライ酸化で行い、酸化途中においてウエット酸化に切り替えて３０分間酸化を行い、ゲート酸化膜４０〜４２を形成する。
この場合、Ｎ原子及びＣ原子４３の減速酸化効果により、Ｎ注入領域３６におけるゲート酸化膜４０の膜厚が一番薄くなり、イオンを注入しなかった領域に形成れたゲート酸化膜４２の膜厚が一番厚くなる。
【００４５】
図１２（ｅ）参照
次いで、窒素雰囲気中で、９００℃以上、例えば、９００℃において、３０分間熱処理、即ち、ポストアニールを行うことによって、ゲート酸化膜４１中に含まれる過剰なＣ原子４３を除去する。
なお、このポストアニールによっては、ゲート酸化膜４０に含まれるＮ原子は殆ど影響を受けない。
【００４６】
図１２（ｅ）参照
以降は、通常のＦＥＴの形成工程と同様に、アモルファスＳｉ膜を堆積させたのちＰイオンを注入し、次いで、ＷＮ層、Ｗ層、及び、ＳｉＮ膜４５を順次堆積させたのち、例えば、０．１３μｍの幅にパターニングすることによってアモルファスＳｉ／ＷＮ／Ｗ構造のゲート電極４４を形成する。
なお、ＳｉＮ膜４５の堆積工程或いはイオン注入後のアニール工程において、ゲート電極４４を構成するアモルファスＳｉ層は多結晶Ｓｉ層に変換される。
【００４７】
次いで、ゲート電極４４をマスクとしてＡｓイオンを注入することによってｎ型のエクステンション領域４６を形成したのち、サイドウォール４７を形成し、このサイドウォール４７をマスクとしてＡｓイオンを注入することによってｎ型ソース・ドレイン領域４８を形成して、同一基板中に膜厚の異なるゲート酸化膜を有する３種類のＦＥＴを設けた半導体集積回路装置が得られる。
【００４８】
この場合には、一番薄いゲート酸化膜４０を有するＦＥＴを高速動作が要求されるＬＯＧＩＣ回路のトランジスタとし、二番目の膜厚のゲート酸化膜４１を有するＦＥＴをＤＲＡＭのセル部を構成するトランジスタとし、一番厚い膜厚のゲート酸化膜４２を有するＦＥＴを高耐圧が必要な入出力部を構成するトランジスタとする。
【００４９】
この様に、本発明の第３の実施の形態においては、少なくとも３種類の膜厚の異なるゲート酸化膜を有するＦＥＴを形成する際に、イオン注入を利用するだけであるので、一度の酸化工程で全てのゲート酸化膜を形成することができ、それによって、製造工程を簡素化することができ、且つ、信頼性の高いゲート酸化膜とすることができる。
【００５０】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、スルー酸化膜を除去した状態で酸化処理を行っているが、スルー酸化膜を除去したのち、新たにケミカル酸化膜を形成したのち、酸化処理を行っても良いものである。
なお、このケミカル酸化に際しては、例えば、ＳＣ−１（ＮＨ４　ＯＨ＋Ｈ２　Ｏ２　）或いはＳＣ−２（ＨＣｌ＋Ｈ２　Ｏ２　）を用いれば良い。
【００５１】
また、上記の第１及び第３の実施の形態においては、減速酸化効果を高め且つゲート酸化膜の信頼性を高めるためのイオン注入後の酸化処理工程において、酸化の初期をドライ酸化で行い、酸化途中においてウエット酸化に切り替えているが、ウエット酸化のみで行っても良いものであり、さらには、ドライ酸化のみで行っても良いものである。
【００５２】
また、上記の第２の実施の形態においては、減速酸化効果を高め且つゲート酸化膜の信頼性を高めるためのイオン注入後の酸化処理工程を、ドライ酸化工程としているが、ウエット酸化工程でも良いし、或いは、上記の第１の実施の形態と同様に、酸化の初期をドライ酸化で行い、酸化途中においてウエット酸化に切り替えても良いものである。
【００５３】
また、上記の第１の実施の形態においては、イオン注入工程と酸化工程との間で熱処理を行っていないものの、窒素雰囲気または希ガス等を用いた雰囲気中においてアニールを行っても良く、アニールを行うことで、イオン注入のダメージが回復し、且つ、窒素元素がＳｉ／ＳｉＯ２　界面に偏析するため、減速酸化の効果が大きくなる。
【００５４】
また、上記の第２の実施の形態においては、ポストアニール工程を窒素雰囲気中で行っているが、窒素雰囲気に限られるものではなく、希ガス雰囲気、１０％以下の酸素を添加した窒素雰囲気、或いは、１０％以下の酸素を添加した希ガス雰囲気を用いても良いものである。
【００５５】
また、上記の第２の実施の形態においては、Ｃイオンを常温において注入しているが、Ｎイオンの場合と同様に、低温イオン注入の効果が得られる−１３０℃以下において注入しても良いものであり、それによって、さらに減速酸化効果を得ることができる。
【００５６】
また、上記の第３の実施の形態においては、減速酸化効果によりゲート酸化膜の膜厚をイオン種により変えているが、Ｃイオンのみを用い、注入温度、注入ドーズ量、及び、加速エネルギーを各種組み合わせて３種類以上の膜厚の異なるゲート酸化膜を形成しても良いものである。
【００５７】
また、上記の各実施の形態においては、酸化膜をゲート酸化膜として説明しているが、ゲート酸化膜に限られるものではなく、同一基板中に膜厚の異なる複数の酸化膜を形成する必要がある場合に適用されるものであり、例えば、冗長フューズ等を設ける場合に適用されるものである。
【００５８】
さらには、同一半導体ウェハ内に膜厚の異なるゲート酸化膜を有する異種チップを同じ酸化工程形成する場合にも適用されるものであり、それによって、多品種少量生産に適したプロセスを提供することができる。
【００５９】
また、上記の各実施の形態においては、シリコン基板を用いているが、シリコン基板に限られるものではなく、ＳｉＧｅ基板等のシリコンを主成分とするとする半導体基板にも適用されるものである。
【００６０】
【発明の効果】
本発明によれば、同一基板或いは同一ウェハ中に膜厚の異なる酸化膜を形成する際に、減速酸化効果を有する元素である窒素原子を−１３０℃以下で、或いは、炭素原子をイオン注入した後に酸化処理を行っているので、酸化膜の信頼性を保つことができ、それによって、高集積度半導体装置の高性能化・多様化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第１の実施の形態における低温イオン注入効果の説明図である。
【図５】本発明の第１の実施の形態における窒素濃度分布の説明図である。
【図６】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図７】本発明の第２の実施の形態の図６以降の製造工程の説明図である。
【図８】本発明の第２の実施の形態におけるＣ注入効果の説明図である。
【図９】本発明の第２の実施の形態における炭素濃度分布の説明図である。
【図１０】本発明の第２の実施の形態におけるポストアニール効果の説明図である。
【図１１】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図１２】本発明の第３の実施の形態の図１１以降の製造工程の説明図である。
【符号の説明】
１　半導体基板
２　素子分離絶縁膜
３　第一の領域
４　第二の領域
５　スルー酸化膜
６　イオン注入マスク
７　窒素（カーボン）イオン
８　窒素（カーボン）
９　第一の酸化膜
１０　第二の酸化膜
１１　ｐ型シリコン基板
１２　素子分離絶縁膜
１３　スルー酸化膜
１４　レジストパターン
１５　Ｎイオン
１６　Ｎ注入領域
１７　ゲート酸化膜
１８　ゲート酸化膜
１９　ゲート電極
２０　ＳｉＮ膜
２１　エクステンション領域
２２　サイドウォール
２３　ｎ型ソース・ドレイン領域
２４　Ｃイオン
２５　Ｃ注入領域
２６　ゲート酸化膜
２７　ゲート酸化膜
２８　Ｃ原子
３１　ｐ型シリコン基板
３２　素子分離絶縁膜
３３　スルー酸化膜
３４　レジストパターン
３５　Ｎイオン
３６　Ｎ注入領域
３７　レジストパターン
３８　Ｃイオン
３９　Ｃ注入領域
４０　ゲート酸化膜
４１　ゲート酸化膜
４２　ゲート酸化膜
４３　Ｃ原子
４４　ゲート電極
４５　ＳｉＮ膜
４６　エクステンション領域
４７　サイドウォール
４８　ｎ型ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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