(57)【要約】【課題】セル面積の増大を抑制しつつ、バンド間リークの発生を抑制する。【解決手段】トンネル窓領域をＷ方向（チャネル幅方向）においてフィールド領域４とオーバーラップさせてＥＥＰＲＯＭを製造する方法において、トンネル膜の下側に位置する埋め込み層をイオン注入及び熱拡散処理により形成するとき、Ｗ方向における基板表面に対する垂線と成す角度が、Ｌ方向（チャネル長方向）における基板表面に対する垂線と成す角度よりも、大きな角度となるようにイオン注入角度を設定する。【選択図】        図３
2004281433.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）の表面上にフィールド絶縁膜（２）を形成することで、前記半導体基板（１）にアクティブ領域（３）とフィールド領域（４）とを形成する工程と、
イオン注入及び熱拡散処理により前記アクティブ領域（３）に埋め込み層（５）を形成する工程と、
前記アクティブ領域（３）の上に絶縁膜（３１）を成膜する工程と、
前記絶縁膜（３１）をエッチングすることで、前記埋め込み層（５）の上に前記フィールド絶縁膜（２）とチャネル幅方向にてオーバーラップさせてトンネル窓領域（２３）を形成する工程と、
前記トンネル窓領域（２３）にトンネル膜（９）を形成する工程とを有する不揮発性半導体記憶装置の製造方法において、
前記埋め込み層（５）を形成する工程では、前記イオン注入時の注入角度を、チャネル幅方向における基板表面に対する垂線との成す角度が、チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように設定して、斜めイオン注入を行うことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板（１）の表面上にフィールド絶縁膜（２）を形成することで、前記半導体基板（１）にアクティブ領域（３）とフィールド領域（４）とを形成する工程と、
前記アクティブ領域（３）に埋め込み層（５）を形成する工程と、
前記アクティブ領域（３）の上に絶縁膜（３１）を成膜する工程と、
前記絶縁膜（３１）をエッチングすることで、前記埋め込み層（５）の上に前記フィールド絶縁膜（２）とチャネル幅方向にてオーバーラップさせてトンネル窓領域（２３）を形成する工程と、
前記トンネル窓領域（２３）にトンネル膜（９）を形成する工程とを有する不揮発性半導体記憶装置の製造方法において、
前記フィールド領域（４）を形成する工程と、前記トンネル窓領域（２３）を形成する工程との間にて、前記埋め込み層（５）の形成予定領域にイオン注入を行い、
前記トンネル膜（９）を形成する工程の後に、チャネル幅方向における基板表面に対する垂線との成す角度が、チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように注入角度を設定して、前記埋め込み層（５）の形成予定領域に対して、斜めイオン注入を行うことで前記埋め込み層（５）を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記斜めイオン注入をするとき、前記イオン注入時の注入角度を、チャネル幅方向における基板表面に対する垂線との成す角度を１０度以上とし、チャネル長方向における基板表面に対する垂線との成す角度を１０度未満とすることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記斜めイオン注入をするとき、前記熱拡散処理によりに拡散した後の前記埋め込み層（５）における前記フィールド絶縁膜（２）の端面（２ａ）に沿った長さをＸｂ、前記イオン注入後における不純物の基板への到達深さをＲｐ、熱拡散処理による前記不純物の拡散量をｘとすると、前記チャネル幅方向における基板表面に対する垂線との成す角度が、
ｃｏｓ−１［Ｘｂ／（Ｒｐ＋ｘ）］
よりも大きな角度となるように注入角度を設定することを特徴とする請求項１ないし３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トンネル膜を備える不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＥＥＰＲＯＭの製造方法において、ＥＥＰＲＯＭの縮小化を図るために、トンネル窓領域をフィールド領域とオーバーラップさせる方法がある。（例えば、特許文献１参照）。以下にてこの製造方法を説明する。
【０００３】
この製造方法を図１０〜１２に示す。各図の図（ａ）は平面図であり、図（ｂ）、（ｃ）はそれぞれ図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。なお、図１〜図８と同一の構成部については同一の符号を付すことで説明を一部省略している。
【０００４】
〔図１０に示す工程〕
半導体基板１にアクティブ領域３とフィールド領域４とが形成されている半導体基板１に対して、アクティブ領域３の表面上にトンネル効果がほとんど生じない膜厚の絶縁膜３１を形成する。続いて、半導体基板１の上に、開口部２１、２２を有するフォトレジスト３２を形成する。
【０００５】
そして、フォトレジスト３２をマスクとしたイオン注入により、不純物注入領域３３、３４を形成する。このとき、どの方向においても、基板表面に対する垂線との成す角度が７度程度となるようにイオン注入する。これは、基板中のイオンのチャンネリングを防止するためである。
【０００６】
〔図１１に示す工程〕
フォトレジスト３２を除去し、熱処理を行うことで、不純物注入領域３３、３４中の不純物を拡散させる。これにより、第１のＮ型埋め込み層５、第２のＮ型埋め込み層６を形成する。
【０００７】
〔図１２に示す工程〕
図１２中には示していないが、フォトレジストを再度成膜し、トンネル窓の形成予定領域に対応する部分を開口する。そして、このフォトレジストをマスクとしたエッチングにより、絶縁膜３１をエッチングする。これにより、絶縁膜３１にトンネル窓領域２３を形成する。トンネル窓領域２３とは、絶縁膜３１のうち、トンネル膜を形成するためにエッチングされる領域である。
【０００８】
続いて、トンネル窓領域２３における半導体基板１の表面上にトンネル膜９を形成する。トンネル膜９とは書き換え電圧印加時にトンネル電流を流しうる絶縁膜である。
【０００９】
その後、図示しないが、トンネル膜９の上にフローティングゲート、コントロールゲートを形成する。また、メモリトランジスタのソース層、ドレイン層や、選択トランジスタのゲート電極、ソース層、及びドレイン層を形成することで、ＥＥＰＲＯＭを製造する。
【００１０】
なお、第１のＮ型埋め込み層５及び第２のＮ型埋め込み層６の間の領域がチャネル領域１２である。図１中のＡ−Ａ’線方向は、チャネル長（Ｌ）と同じ方向であり、以下ではこの方向をＬ方向と呼ぶ。同様に、図１中のＢ−Ｂ’線方向は、チャネル幅（Ｗ）と同じ方向であり、以下ではこの方向をＷ方向と呼ぶ。
【００１１】
この方法では、図１２（ｃ）に示すように、Ｗ方向において、トンネル窓領域２３をフィールド領域４とオーバラップさせている。このため、Ｗ方向におけるトンネル膜９の長さをフィールド領域４によって決定することができる。
【００１２】
トンネル窓領域２３をフィールド領域４とオーバーラップさせない場合では、トンネル窓領域２３を形成するためのマスク形成におけるマスクずれを考慮して、Ｗ方向において、マスク合わせ余裕を持たせた寸法設計が必要であった。また、この場合、トンネル窓領域２３の縮小化を図ってマスク寸法を小さくすると、絶縁膜３１のエッチング形状が円状になってしまうため、トンネル窓領域２３の寸法精度が悪化し、トンネル膜９の寸法精度が悪化してしまうという問題があった。
【００１３】
これに対して、上記した方法によれば、マスク合わせ余裕が不要となるため、トンネル窓領域２３をフィールド領域４とオーバーラップさせない場合と比較して、Ｗ方向のセルサイズを縮小することができる。また、マスク寸法を小さくしても、フィールド領域４によって、トンネル膜９の長さを決定することから、トンネル膜９の寸法精度を向上させることができる。
【００１４】
【特許文献１】
米国特許第５２７３９２３号明細書
【００１５】
【発明が解決しようとする課題】
しかし、Ｗ方向において、フィールド領域４（厚い酸化膜２）の端までトンネル膜９を形成した場合、第１のＮ型埋め込み層５と半導体基板１とのＰＮ接合に高電界が発生して表面付近でのバンドが強く曲げられる、いわゆるバンド間トンネル現象が起こり、大きな基板電流が発生しやすくなるという問題が発生する。なお、以下では、この現象を単にバンド間リークと呼ぶ。
【００１６】
これは、第１のＮ型埋め込み層５をイオン注入で形成したとき、厚い酸化膜２の下側への注入量が低いため、トンネル膜９からの不純物の拡散距離が十分に取れないことが原因である。すなわち、第１のＮ型埋め込み層５のうち、フィールド領域４の端の下側に位置する部分５ａで不純物が低濃度であること、又は、第１のＮ型埋め込み層５の側面５ｂがフィールド領域４の端部の近くに位置することが原因である。
【００１７】
この現象で発生する基板電流は、書き込み性能を不十分にしたり消費電流を大きくするという問題を派生する。
【００１８】
なお、これを防止する方法としては、不純物導入量や拡散温度、時間等を大きくすることにより、第１のＮ型埋め込み層５をＷ方向に拡大させる方法が考えられる。しかし、この場合、同時にＬ方向でも過剰な不純物拡散が起きるため、その分、第１のＮ型埋め込み層５もＬ方向に大きくなり、セル面積が拡大するため好ましくない。
【００１９】
本発明は上記点に鑑みて、セル面積の増大を抑制しつつ、バンド間リークの発生を抑制できる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、イオン注入時の注入角度を、チャネル幅方向における基板表面に対する垂線との成す角度が、チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように設定して、イオン注入を行うことを特徴としている。
【００２１】
このようにイオン注入及び熱拡散処理をすることで、埋め込み層のＬ方向における幅を従来と同様の大きさとしたまま、埋め込み層のＷ方向における幅を従来よりも大きくすることができる。この結果、メモリトランジスタのセル面積の増大を抑制しつつ、バンド間リークの発生を抑制できる。
【００２２】
また、請求項２に示すように、トンネル膜（９）を形成する前にイオン注入を行い、トンネル膜（９）の形成後に埋め込み層（５）の形成予定領域に対して、再度斜めイオン注入を行うこともできる。この場合においても、斜めイオン注入のとき、イオン注入角度をチャネル幅方向における基板表面に対する垂線との成す角度が、チャネル長方向における基板表面に対する垂線との成す角度よりも大きな角度となるように設定する。
【００２３】
このようにしても、請求項１に記載の発明と同様の効果を有する。
【００２４】
具体的には、イオン注入のとき、請求項３に示すように、注入角度を、チャネル幅方向における基板表面に対する垂線と成す角度を１０度以上とし、チャネル長方向における基板表面に対する垂線と成す角度を１０度未満とすることができる。
【００２５】
また、請求項４に示すように、熱拡散処理によりに拡散した後の埋め込み層（５）におけるフィールド絶縁膜（２）の端面（２ａ）に沿った長さをＸｂ、イオン注入後における不純物の基板への到達深さをＲｐ、熱拡散処理による不純物の拡散量をｘとしたとき、チャネル幅方向における基板表面に対する垂線との成す角度が、
ｃｏｓ−１［Ｘｂ／（Ｒｐ＋ｘ）］
よりも大きな角度となるように注入角度を設定することもできる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２７】
【発明の実施の形態】
（第１実施形態）
図１に本実施形態におけるＥＥＰＲＯＭを示す。図１（ａ）は平面図であり、図１（ｂ）、（ｃ）は図１（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。なお、図１（ａ）には便宜上、第１のＮ型埋め込み層５及び第２のＮ型埋め込み層６を形成する際のマスクの開口部２１、２２も２点鎖線にて示している。
【００２８】
図１に示すＥＥＰＲＯＭは、半導体基板１に形成されたメモリトランジスタと、このメモリトランジスタをメモリの書き換え及び読み出し時に選択するための選択トランジスタとを有している。以下では、メモリトランジスタが形成されている領域、選択トランジスタが形成されている領域を、それぞれ、メモリトランジスタ領域、選択トランジスタ領域と呼ぶ。
【００２９】
半導体基板１は例えばシリコンにより構成されており、導電型はＰ型である。半導体基板１の表面上には、フィールド絶縁膜として、ＬＯＣＯＳ法による厚い酸化膜２が形成されている。この厚い酸化膜２により素子分離がされている。すなわち、厚い酸化膜２が形成されていない領域がアクティブ領域３であり、厚い酸化膜２が形成されている領域がフィールド領域４である。
【００３０】
メモリトランジスタ領域では、半導体基板１の表層に離間して第１のＮ型埋め込み層５、第２のＮ型埋め込み層６が形成されている。なお、図１（ａ）中の二点鎖線領域２１、２２はそれぞれ第１のＮ型埋め込み層５、第２のＮ型埋め込み層６を形成するために不純物をイオン注入した領域（イオン注入時にマスクされていない領域）を示している。
【００３１】
また、第１のＮ型埋め込み層５及び第２のＮ型埋め込み層６にそれぞれ隣接してＮ＋型ドレイン層７及びＮ＋型ソース層８が形成されている。
【００３２】
半導体基板１の表面上のうち、埋め込み層５の上にはトンネル膜９が形成されており、その他の領域上にはゲート酸化膜１０が形成されている。なお、図１（ａ）中の領域２３はトンネル窓領域であり、トンネル窓領域２３の内部の領域２４はトンネル膜９が形成されている領域である。本実施形態では、図１（ｃ）に示すように、トンネル膜９の形成されている領域２４のＷ方向における長さは、厚い酸化膜２により規定されている。このため、トンネル膜９の形成されている領域２４の寸法精度が高く、書き換え特性のばらつきを低減できる構造となっている。
【００３３】
そして、トンネル膜９の上にフローティングゲート１１が形成されている。フローティングゲート１１は、トンネル膜９の上から第２のＮ型埋め込み層６の上に至って配置されている。フローティングゲート１１の下側で、第１のＮ型埋め込み層５と第２のＮ型埋め込み層６との間の領域がチャネル領域１２である。フローティングゲート１１の上には、層間絶縁膜１３を介してコントロールゲート１４が形成されている。
【００３４】
選択トランジスタ領域では、半導体基板１の上にゲート酸化膜１５を介してゲート電極１６が形成されている。そして、半導体基板１の表層のうち、ゲート電極１６の両側に、Ｎ＋型ソース層１７、Ｎ＋型ドレイン層１８が形成されている。なお、Ｎ＋型ソース層１７はメモリトランジスタのドレイン層７を兼ねている。
【００３５】
次に本実施形態のＥＥＰＲＯＭの製造方法を説明する。図２〜図８にＥＥＰＲＯＭの製造工程を示す。なお、各図における図（ａ）は平面図であり、図（ｂ）、（ｃ）、は図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【００３６】
〔図２に示す工程〕
Ｐ型シリコン基板１の表面上に、フィールド絶縁膜を形成する。具体的には、ＬＯＣＯＳ法により一領域を開口した状態にて厚い酸化膜２を形成する。これにより、アクティブ領域３とフィールド領域４とを形成する。その後、半導体基板１（アクティブ領域３）の表面上に絶縁膜としての酸化膜３１を形成する。この酸化膜３１が、メモリトランジスタ及び選択トランジスタのゲート酸化膜１０、１５となる。
【００３７】
続いて、フォトレジスト３２を半導体基板１の上に成膜する。フォトリソグラフィにより、半導体基板１における第１のＮ型埋め込み層５、第２のＮ型埋め込み層６の形成予定領域に対向する部分２１、２２を開口する。
【００３８】
〔図３に示す工程〕
フォトレジスト３２をマスクとして、イオン注入を行うことで、アクティブ領域３に不純物注入領域３３、３４を形成する。なお、図３（ａ）では、不純物注入領域３３、３４を破線で示している。このとき、例えば、不純物イオンとしてヒ素イオンを用い、加速度電圧を２４０ｋＶとする。また、イオン注入角度を次のように設定する。
【００３９】
図９にイオン注入角度を説明するための断面図を示す。これは、Ｂ−Ｂ’線断面図（Ｗ方向での断面図）であり、図３（ｃ）、図４（ｃ）に相当する図である。
【００４０】
図９に示すように、Ｗ方向での断面において、厚い酸化膜２の下面２ａの基板表面の垂線４１との成す角度をφとし、基板表面の垂線４２と成す角度をψとすると、入射各ψがφ以上の大きさとなるように設定する。なお、ここで言うＷ方向での断面における角度とは、平面（紙面）上への投射角（射影角）を示している。
【００４１】
ここで、半導体基板１の表面から厚い酸化膜２に沿ってどれだけ不純物が熱拡散処理後に到達すればよいかが既知であると仮定して、その長さをＸｂとする。また、イオン注入による不純物の基板への到達深さをＲｐ、その後の熱拡散処理での拡散量をｘ、その結果としての接合深さをＸｊ（Ｘｊ＝Ｒｐ＋ｘ）とすると、φは次の式にて表すことができる。
【００４２】
φ＝ｃｏｓ−１（Ｘｂ／Ｘｊ）＝ｃｏｓ−１［Ｘｂ／（Ｒｐ＋ｘ）］
したがって、あらかじめわかっているＸｂや、予定しているＲｐ、ｘを考慮して、入射角ψの大きさがｃｏｓ−１［Ｘｂ／（Ｒｐ＋ｘ）］以上となるように設定する。
【００４３】
なお、Ｘｂは実験及び経験等により決定されるものである。また、Ｘｊが大きく（第１のＮ型埋め込み層５が深く）なるにつれ、例えばＥＥＰＲＯＭの耐圧が低下する。このため、本実施形態では、ＥＥＰＲＯＭの耐圧が所望の大きさ以上となり、かつ、バンド間リークを抑制できるように、Ｘｂ、Ｘｊを設定している。
【００４４】
具体的には、第１のＮ型埋め込み層５の表面濃度が１×１０１９ｃｍ−３に設定されているとき、バンド間リークを生じない為のＸｂは、実験結果より０．２ｕｍ程度であることがわかっている。また、イオン注入後の熱拡散処理を１０００℃、約３ｈｒで行う場合、ｘは０．３ｕｍとなる。加速度電圧をＡｓで２４０ｋＶとする場合、Ｓｉ表面からのＲｐは約０．１ｕｍとなる。また、所望の耐圧となるようにＸｊを０．４μｍ程度とする。したがって、上記した数式はφ＝ｃｏｓ−１［０．２／０．４］＝６０°となることから、このプロファイルを斜めイオン注入で実現するため、入射角ψを６０度以上にする。
【００４５】
また、Ｌ断面でのイオン注入角度は、基板表面の垂線との成す角度を例えば７度とする。これは、表面がＳｉ（１００）面である基板に対してイオン注入する際、チャンネリングを防止するために設定される角度が、通常、７〜１０度だからである。その他のイオン条件においては、ドーズ量は表面濃度１×１０１９ｃｍ−３を満たすために、４×１０１４ｃｍ−２とする。
【００４６】
なお、上記したイオン注入角度の設定では、酸化膜中の注入深さを無視している。これは、酸化膜の膜厚が０．０２〜０．０４ｕｍに対してＡｓの平均注入深さが０．１３ｕｍと十分深く、その結果Ｓｉ表面からの進入深さであるＲｐは０．１ｕｍであるのに対し、注入深さに対する分散成分は０．０３〜０．０４ｕｍ程度である。よって酸化膜中には不純物はほとんど残留しないからである。
【００４７】
このようにイオン注入することで、不純物注入領域３３、３４のＬ方向における幅はフォトレジスト３２の開口部２１、２２とほぼ同じとなり、Ｗ方向における幅はアクティブ領域３よりも大きく、フォトレジスト３２の開口部２１、２２よりも小さくなっている。この不純物注入領域３３、３４のＷ方向における幅は従来よりも大きい。
【００４８】
〔図４に示す工程〕
フォトレジスト３２を除去した後、約１０００度で３ｈｒの熱拡散処理を行う。これにより、第１のＮ型埋め込み層５及び第２のＮ型埋め込み層６を形成する。
【００４９】
〔図５に示す工程〕
半導体基板１の上にフォトレジスト３５を形成する。フォトリソグラフィにより、フォトレジスト３５のうち、トンネル窓領域２３の形成予定領域に対向する部分を開口する。
【００５０】
このフォトレジスト３５をマスクとした酸化膜３１に対してウェットエッチングを行い、酸化膜３１のうち、第１のＮ型埋め込み層５の上にトンネル窓領域２３を形成する。このとき、トンネル窓領域２３は厚い酸化膜２とＷ方向にてオーバーラップしている。
【００５１】
〔図６に示す工程〕
トンネル窓領域２３中であって、半導体基板１（アクティブ領域３）の表面上に熱酸化により、トンネル膜９を形成する。このとき、トンネル膜９のＷ方向における長さは、従来技術に説明した製造方法と同様に、厚い酸化膜２により決定される。
【００５２】
〔図７に示す工程〕
半導体基板１の表面上にＰｏｌｙＳｉ膜を成膜し、パターニングすることで、メモリトランジスタ領域にフローティングゲート１１を形成すると同時に、選択トランジスタ領域に選択トランジスタのゲート電極１６を形成する。
【００５３】
〔図８に示す工程〕
フローティングゲート１１の上に層間絶縁膜１３を形成する。さらに、層間絶縁膜１３の上にＰｏｌｙＳｉ膜を成膜し、パターニングすることで、コントロールゲート１４を形成する。続いて、コントロールゲート１４及びゲート電極１６をマスクとしたイオン注入を行う。これにより、半導体基板１の表層に、メモリセルトランジスタのソース層８、ドレイン層７（選択トランジスタのＮ＋型ソース層１７）、及び選択トランジスタのＮ＋型ドレイン層１８を形成する。
【００５４】
このようにして、図１に示すＥＥＰＲＯＭを製造することができる。
【００５５】
本実施形態の特徴を以下にて説明する。
【００５６】
従来のように、イオン注入角度をどの方向においても７度程度としてイオン注入した場合では、厚い酸化膜２の端部の下側への不純物の注入量が少なくなってしまう。すなわち、Ｗ方向において、Ｘｊが所望の大きさとなるようにイオン注入しても、Ｘｂは所望の大きさとならなかった。
【００５７】
このため、図１２（ｃ）に示すように、Ｗ方向において、第１のＮ型埋め込み層５のうち、厚い酸化膜２の端部の下側に位置する部分５ａでの不純物濃度が低くなったり、側面５ｂがトンネル膜９の端部の近くに位置するので、バンド間リークが発生しやすかった。
【００５８】
これに対して、本実施形態では、Ｗ方向における入射角ψをｃｏｓ−１［Ｘｂ／（Ｒｐ＋ｘ）］よりも大きくなるように設定しているので、所定のＸｊ（またはＲｐ、ｘ）に対して、Ｘｂを十分確保できる。すなわち、ＸｂとＸｊの終点を一致させることができる（Ｘｊ＝Ｘｂの垂直方向成分）。このため、第１のＮ型埋め込み層５のトンネル膜９の端から第１のＮ型埋め込み層５の端までの長さ５ｃを従来よりも大きくすることができ（図１、図１２参照）、厚い酸化膜２の端部の下側における第１のＮ型埋め込み層５の不純物濃度を従来よりも高濃度にすることができる。この結果、バンド間リークを抑制することができる。
【００５９】
また、Ｌ方向における入射角は、従来と同様に、７度程度としていることから、Ｌ方向において、過剰な不純物拡散が起きるのを抑制でき、第１のＮ型埋め込み層５のＬ方向での幅を従来と同じ幅とすることができる。
【００６０】
なお、イオン注入角度において、Ｗ方向の入射角ψを６０度以上としたが、Ｗ方向における基板表面に対する垂線と成す角度がＬ方向における基板表面に対する垂線と成す角度（７〜１０度）よりも、大きな角度であれば、Ｗ方向の入射角ψを他の角度とすることもできる。
【００６１】
また、本実施形態では、図２に示す工程にて形成した酸化膜３１を、図５に示す工程にてエッチングすることでトンネル窓領域２３を形成していたが、図３に示す工程にてイオン注入した後、酸化膜３１を除去し、再度酸化膜を形成しその後、図５に示す工程を行うこともできる。
【００６２】
（第２実施形態）
第１実施形態では、図３に示す工程にて、一度のイオン注入を行うことで、第１のＮ型埋め込み層５を形成する場合を説明したが、二度のイオン注入を行うことで第１のＮ型埋め込み層５を形成することもできる。
【００６３】
具体的には、第１実施形態の図３に示す工程でのイオン注入条件を変更し、ここでは、通常の注入角度での第１のイオン注入を行う。また、図６に示す工程と図７に示す工程との間に、第２のイオン注入を行う工程を追加する。なお、この第２のイオン注入が特許請求の範囲に記載の斜めイオン注入に相当する。
【００６４】
図３に示す工程での第１のイオン注入では、形成後の第１のＮ型埋め込み層５の表面濃度が埋め込み層としての機能を持たせるのに十分なイオン注入条件にて行う。例えば、不純物としてヒ素を用い、加速電圧を１２０ｋｖ、ドーズ量を４×１０１４ｃｍ−２とする。また、Ｌ方向及びＷ方向における注入角度を７度とする（この場合、Ｒｐは０．０５μｍ程度となる）。これにより、不純物注入領域３３を形成する。
【００６５】
そして、図６に示す工程（トンネル膜９の形成）の後、第１のＮ型埋め込み層５のＷ方向における幅を増大させるための第２のイオン注入を行う。ただし、このイオン注入では、第１のイオン注入よりもドーズ量を少なくし、トンネル膜９にダメージを及ぼさない量とする。例えば、不純物としてリンを用い、加速電圧を１２０ｋｖ、ドーズ量を１×１０１３ｃｍ−２とする。また、Ｗ方向における注入角度を第１実施形態における図３に示す工程と同様に設定する。例えば、６０度以上とする（この場合、Ｒｐは０．０５μｍ程度となる）。また、Ｌ方向における注入角度を７度とする。その後、熱拡散処理を行うことで、第１のＮ型埋め込み層５を形成する。
【００６６】
このように、本実施形態においても、Ｗ方向における基板表面に対する垂線と成す角度が、Ｌ方向における基板表面に対する垂線と成す角度よりも、大きな角度となるようにイオン注入角度を設定して、イオン注入し、第１のＮ型埋め込み層５を形成しているので、第１実施形態と同様の効果を有する。
【００６７】
なお、本実施形態では、第２のイオン注入でのドーズ量を第１のイオン注入よりも少なくし、トンネル膜９に対してダメージを及ぼさない量としている。したがって、このようにトンネル膜９の形成後にイオン注入を行っても、トンネル膜９の信頼性が低下するのを抑制できる。
【００６８】
（他の実施形態）
上記した各実施形態では、ＥＥＰＲＯＭを例として説明したが、トンネル膜を有する他の不揮発性半導体記憶装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＥＥＰＲＯＭを示す図である。（ａ）は平面図であり、（ｂ）、（ｃ）はそれぞれ（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【図２】図１に示すＥＥＰＲＯＭの製造工程を説明するための図である。
【図３】図２に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図４】図３に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図５】図４に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図６】図５に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図７】図６に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図８】図７に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図９】イオン注入のときのＷ方向における注入角度を説明するための断面図である。
【図１０】従来におけるＥＥＰＲＯＭの製造工程を説明するための図である。（ａ）は平面図であり、（ｂ）、（ｃ）はそれぞれ（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【図１１】図１０に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１２】図１１に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【符号の説明】
１…半導体基板、２…厚い酸化膜、３…アクティブ領域、
４…フィールド領域、５…第１のＮ型埋め込み層、
６…第２のＮ型埋め込み層、７…ドレイン層、８…ソース層、
９…トンネル膜、１０…ゲート酸化膜、１１…フローティングゲート、
１２…チャネル領域、１３…層間絶縁膜、１４…コントロールゲート、
１５…選択トランジスタのゲート酸化膜、
１６…選択トランジスタのゲート電極、
１７…選択トランジスタのＮ＋型ソース層、
１８…選択トランジスタのＮ＋型ドレイン層、
２１、２２…マスクの開口部、２３…トンネル窓領域、
２４…トンネル膜９が形成されている領域、
３１…酸化膜、３２、３５…フォトレジスト、
３３、３４…不純物注入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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