(57)【要約】【課題】従来から使用している２組のメダルセンサー及びＣＰＵ制御基盤等のシステムはそのまま使用し、余分なプログラムメモリを使用することなくメダルの不正投入を検知し監視することができる投入メダル検知装置を提供する。【解決手段】メダル投入口から投入されるメダルをゲーム機内に取り入れるメダル通路中に前後して設けられ、通過するメダルを各々が連続して検知する２組のメダルセンサー７，８に、該メダルセンサー７，８からの出力信号によりメダルの正常通過を経時的に判断するようにした論理回路を組み込んで投入メダル検出装置を構成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
メダル投入口からスロットマシン内に投入されるメダルの通過を検出する投入メダル検出装置であって、メダル投入口から投入されるメダルをゲーム機内に取り入れるメダル通路中に前後して設けられ、通過するメダルを各々が連続して検知する２組のメダルセンサーに、該メダルセンサーからの出力信号によりメダルの正常通過を経時的に判断する論理回路を組み込んだことを特徴とする投入メダル検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スロットマシン等のメダルを媒体として遊技を行うゲーム機に設置され、メダルの不正投入を検出できるようにした投入メダル検出装置に関する。
【０００２】
【従来の技術】
一般にスロットマシンでは、ゲームの開始条件としてメダルの投入を要求しており、例えば、メダルの投入があった場合にのみゲームを開始するため、メダルの投入を検知する検知手段を設け、この検知手段からの信号に基づいてゲーム制御部が作動するようになっている。
【０００３】
この投入メダル検知手段は、メダル投入口から投入されたメダルをゲーム機内に案内するメダル通路に光センサーで構成された２組のメダルセンサーとして設置されている。この２組のメダルセンサーでメダルの通過を所定時間内に順次検知することにより不正にメダルが投入されていないかを検知し、メダルの不正投入を監視するようにしている。
【０００４】
【発明が解決しようとする課題】
上記したように、従来のメダル投入検知方法は、２組の検知センサーの出力をＣＰＵシステムに入力して、プログラム処理によって不正投入の監視をしていた。しかしながら、このプログラム処理ではソフトウェアの負担が大きくなり、ゲーム制御等を実行しなければならない限られたプログラムメモリ容量の中では、他の重要なプログラムに使用できるエリアが少なくなるという問題があった。
【０００５】
そこで本発明は、従来から使用している２組のメダルセンサー及びＣＰＵ制御基盤等のシステムはそのまま使用し、余分なプログラムメモリを使用することなくメダルの不正投入を検知し監視することができる投入メダル検知装置を提供することを課題としている。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次に示す構成を採用した。すなわち、本発明の投入メダル検知装置は、メダル投入口からスロットマシン内に投入されるメダルの通過を検出する投入メダル検出装置であって、メダル投入口から投入されるメダルをゲーム機内に取り入れるメダル通路中に前後して設けられ、通過するメダルを各々が連続して検知する２組のメダルセンサーに、該メダルセンサーからの出力信号によりメダルの正常通過を経時的に判断する論理回路を組み込んだことを特徴としている。
【０００７】
このように、メダルセンサーからの出力信号をＣＰＵ基盤側でプログラム的に処理せずに、メダルセンサーに組み込んだ論理回路でハード的に一律に信号処理してメダルの適正通過を判断するようにしているので、従来のシステム構成を変更することなく、また、プログラムメモリを専用エリアとして使用することなくメダル検知を行うことができる。
【０００８】
【発明の実施の形態】
以下、図面に表された実施の形態について説明する。図１は、ユニットとして構成されたメダルセレクター１の構成を示す側面図で、図示しない遊技機本体の遊技メダル投入口に接合されるメダル入口２と遊技機内部にメダルを排出するメダル出口３とを有し、このメダル入口２からメダル出口３に至る通路を形成する遊技メダルレール部４を中心に略平行四辺形状に形成されている。
【０００９】
遊技メダルレール部４の前段には、ばね５の弾性力に抗して開閉するキャンセル用プレート６が設けられ、遊技メダルレール部４の後段にはコ字状をしてレール部を跨ぐように形成された２組のメダルセンサー７，８が設けられている。メダルセンサーには後述する図２に示す論理回路が組み込まれている。また、メダルセンサーが設けられた後段の遊技メダルレール部４は電磁コイルの吸引により可動するサブレール９によってメダル通路が構成されている。
【００１０】
遊技メダルの投入可能時に、正規の遊技メダルがメダル入口２に投入されると、遊技メダルレール部４の前段を通過した遊技メダルは、後段のサブレール９上を通過し、メダルセンサー７，８を通過してメダル出口３から本体内のメダル払出装置へ収納される。正規の遊技メダルより小さいメダルが投入されると自重でメダルレール部４から下に外れ落ちるようになっており、大きいメダルが投入されてレール内に詰まった状態になると、キャンセル用プレート６を開くことにより遊技メダルを押し出してレール下に外れ落とすことで受け皿側へ返却されるようになっている。
【００１１】
上記したキャンセル用プレート６やサブレール９の駆動は、セレクター駆動信号コード１０を本体のＣＰＵ制御回路２５に接続することでＣＰＵ側の駆動信号により行われ、メダルセンサー７，８のメダル検知信号はＣＰＵ制御回路２５側へ出力され、メダルの不正投入が行われていないか否かが判断されるように構成されている。
【００１２】
メダルセンサー７，８は、図２に示すように、従来と同様に発光ダイオード１１，１２とフォトトランジスタ１３，１４の組み合わせからなるが、それぞれの出力信号は、従来のようにＣＰＵ制御回路２５に直接入力するのではなく、メダルセンサー７，８の基板に組み込まれた同図に示すフリップフロップで構成される論理回路で処理されてＣＰＵ制御回路２５に入力する。
【００１３】
かかる論理回路は、フォトトランジスタ１３からの信号をメダル感知用信号とし、フォトトランジスタ１４からの信号を不正投入時のエラー用信号として処理するように構成され、図３に示す正常信号とエラー信号を出力させることにより投入メダルの不正をＣＰＵ制御回路２５で即判定できるようにしている。
【００１４】
図２の回路中、Ｒ１，Ｒ２，Ｃ１，Ｃ２はセンサーのチャタリングを除去するための信号整形要素で、１５，１６，１７，１８はセンサーからの信号を反転させるインバーターＩＣで、１９，２０はセンサーからの信号をあるタイミングで取り込み、状態を保持して出力するラッチＩＣで、Ｒ３，Ｃ３，Ｒ４，Ｃ４はラッチＩＣの出力状態を一定の時間経過後エラー信号出力を元の状態に戻すリセット要素で、２１，２２はラッチＩＣ１９又は２０の出力を反転して出力するトランジスタである。図４は、図３に示す出力信号を得るための論理回路構成における真理値表である。
【００１５】
図３は、図２の回路における出力信号によってメダルの不正投入を如何に判断するかを説明するための判断チャートであり、このチャートに基づいてエラー信号の判断状態を説明する。同図においてＯＮは、メダルがセンサーに入った時、ＯＦＦは、メダルがセンサーから抜けた時を示す。メダルの投入が正常の場合には、図３の（ａ）（ｂ）に示すように、メダルがメダルセンサー７，８を通過するとフォトトランジスタ１３，１４からの出力信号は順次ＯＮからＯＦＦになり、ＣＰＵ制御回路２５は、（ｂ）に示す信号を正常信号として認識し、メダルカウント信号が入力する。
【００１６】
メダルの投入が異常の場合には、同図（ａ）に対して（ｃ）（ｄ）（ｅ）に示す信号が出力される。（ｃ）の場合について説明すると、メダル通過のない時にはメダルセンサー７のフォトトランジスタ１３の出力はＬＯＷレベルになっており、インバーター１５で反転されてラッチＩＣ１９のＤ端子ではＨＩＧＨレベルになっている。この時に、メダルがメダルセンサー７より先にメダルセンサー８に入ると、インバーター１６，１７を経てラッチＩＣ１９のＣＫ端子にＬＯＷからＨＩＧＨの信号が入力する。この入力によりＤ端子の入力ＨＩＧＨ状態がラッチＩＣ１９のＱ端子へ出力される。Ｑ端子の出力はトランジスタ２１で負論理に反転されエラー信号としてＣＰＵ制御回路２５へ出力される。
【００１７】
また、図３（ｄ）に示すように、メダルがメダルセンサー７より先にメダルセンサー８を抜け出ると時は、先ずメダルセンサー７にメダルが入って出力がＨＩＧＨで、インバーター１５，１８を経てラッチＩＣ２０のＤ端子はＨＩＧＨレベルになっている。この時に、メダルセンサー８からメダルがメダルセンサー７より先に抜け出ると、インバーター１６を経てラッチＩＣ２０のＣＫ端子にＬＯＷからＨＩＧＨの信号が入力する。この入力によりラッチＩＣ２０のＤ端子の入力ＨＩＧＨ状態がラッチＩＣ２０のＱ端子へ出力される。Ｑ端子の出力はトランジスタ２２で負論理に反転されエラー信号としてＣＰＵ制御回路２５へ出力される。
【００１８】
また、図３（ｅ）に示すように、メダルがメダルセンサー７と８に同時に入り抜け出た時は、Ｒ１＞Ｒ２又はＣ１＞Ｃ２に抵抗、コンデンサの値をメダルの不正投入を人為的にする可能な時間よりはるかに短い時間差となるように時定数をほんの少し変えておくことにより、同図（ｃ）（ｄ）と同様に動作することになり、エラー信号がＣＰＵ制御回路２５へ出力される。
【００１９】
メダルが正常に投入された場合には、上記したように同図（ｂ）に示す信号が出力される。すなわち、ラッチＩＣ１９，２０のＤ端子にフォトトランジスタ１３，１４からの出力信号がインバーター１５〜１８を経てＨＩＧＨレベルの信号が入力しても、そのタイミングにはラッチＩＣ１９，２０のＣＫ端子にＬＯＷからＨＩＧＨの信号が入力しないので、Ｑ端子には信号が出力せず、エラー信号がＣＰＵ制御回路２５に出力されない。
【００２０】
上記したように、かかる論理回路は既存のメダルセンサーの基板上に簡単に組み込めるので、例えば図４に示す真理値表に基づいた動作回路を構成すれば、ハード的に一律な信号処理によって不正投入されたか否かの検知を容易に行うことができる。
【００２１】
【発明の効果】
上記説明から明らかなように、この発明のメダル投入検出装置によれば、メダルセンサーからの出力信号をＣＰＵ基板側でプログラム的に処理せずに、メダルセンサーに組み込んだ論理回路でハード的に一律に信号処理してメダルの適正通過を判断するようにしているので、従来のシステム構成を変更することなく不正投入を検知することができる。また、プログラムメモリを専用エリアとして使用することなくメダル検知を行うことができるので、ＣＰＵ制御回路側のソフトウェアそのものの負担を軽減することができる。
【図面の簡単な説明】
【図１】本発明のメダル投入検出装置を組み込んだユニット的メダルセレクターの構成を示す側面図である。
【図２】メダルセンサーに組み込む論理回路の構成を示す図である。
【図３】論理回路からの出力信号を示す図である。
【図４】論理回路の基となる真理値表である。
【符号の説明】
２  メダル入口
３  メダル出口
４  メダルレール部
７，８  メダルセンサー
９  サブレール
【図１】
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【図２】
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【図３】
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【図４】
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