(57)【要約】【課題】エミッタトップ型ＨＢＴにおけるエミッタ・ベース間のリーク電流の増加を防止し、また、コレクタトップ型ＨＢＴにおけるＣｂｃの低減を図った半導体装置およびその製造方法を提供する。【解決手段】半導体基板と、コレクタ層、ベース層およびエミッタ層と、該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を有するバイポーラトランジスタの、エミッタ層またはコレクタ層側方でベース層上方に空隙を有する半導体装置とする。【効果】エミッタトップ型ＨＢＴにおいては、エミッタ層とベース層の接合付近の表面に絶縁膜を形成することによるｈＦＥの低下、エミッタ層とベース層の接合付近の表面が大気にさらされることによるｈＦＥの低下を防止できる。また、コレクタトップ型ＨＢＴにおいては、Ｃｂｃの低減が可能となる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
半導体基板と、コレクタ層、ベース層およびエミッタ層と、該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を有するバイポーラトランジスタの、エミッタ層またはコレクタ層側方でベース層上方に空隙を有することを特徴とする半導体装置。
【請求項２】
上記空隙がエミッタ電極、エミッタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記空隙のエミッタ層側面およびベース層表面が膜により覆われていないことを特徴とする請求項２記載の半導体装置。
【請求項４】
上記空隙がコレクタ電極、コレクタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されたことを特徴とする請求項１記載の半導体装置。
【請求項５】
上記空隙のコレクタ層側面およびベース層表面が膜により覆われていないことを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板と、該基板上に順次サブコレクタ層、コレクタ層、ベース層およびエミッタ層を形成する工程と、該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を形成する工程を有するバイポーラトランジスタの製造方法の、エミッタ層側方でベース層上方に、エミッタ電極、エミッタ層、ベース層、ベース電極および絶縁膜によって密閉された空隙を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
上記空隙のエミッタ層側面およびベース層表面を、絶縁膜により覆う工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板と、該基板上に順次サブエミッタ層、エミッタ層、ベース層およびコレクタ層を形成する工程と、該エミッタ層、ベース層およびコレクタ層にそれぞれ電気的に接続されたエミッタ電極、ベース電極およびコレクタ電極を形成する工程を有するバイポーラトランジスタの製造方法の、コレクタ層側方でベース層上方に、コレクタ電極、コレクタ層、ベース層、ベース電極および絶縁膜によって密閉された空隙を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
上記空隙のコレクタ層側面およびベース層表面を、絶縁膜により覆う工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
複数の情報信号が合成された光信号をアナログ電気信号に変換する光電変換手段と、該アナログ電気信号を増幅するＡＧＣアンプと、増幅された上記アナログ電気信号をデジタル電気信号に変換する識別器と、該デジタル電気信号を上記情報信号に基づく信号に分離する分離回路と、増幅された上記アナログ電気信号を受けて上記識別器および該分離回路に上記情報信号に基づく信号を抽出するためのタイミング信号を出力するタイミング抽出回路を有する通信機器の、上記ＡＧＣアンプ、上記識別器および上記タイミング抽出回路の中の少なくとも１つが半導体基板と、コレクタ層、ベース層およびエミッタ層と、該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を有するバイポーラトランジスタの、エミッタ層またはコレクタ層側方でベース層上方に空隙を有する半導体装置を備えたことを特徴とする通信機器。
【請求項１１】
上記空隙がエミッタ電極、エミッタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されたことを特徴とする請求項１０記載の通信機器。
【請求項１２】
上記空隙のエミッタ層側面およびベース層表面が膜により覆われていないことを特徴とする請求項１１記載の通信機器。
【請求項１３】
上記空隙がコレクタ電極、コレクタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されたことを特徴とする請求項１０記載の通信機器。
【請求項１４】
上記空隙のコレクタ層側面およびベース層表面が膜により覆われていないことを特徴とする請求項１３記載の通信機器。
【請求項１５】
複数のデジタル電気信号と、該デジタル電気信号を複合化デジタル電気信号に変換する複合化回路と、該複合化デジタル電気信号を増幅する変調器ドライバと、光素子から発せられた光を変調して上記複合化デジタル電気信号を光信号に変換する変調器とを有する通信機器の、上記変調器ドライバおよび上記変調器の少なくとも１つが半導体基板と、コレクタ層、ベース層およびエミッタ層と、該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を有するバイポーラトランジスタの、エミッタ層またはコレクタ層側方でベース層上方に空隙を有する半導体装置を備えたことを特徴とする通信機器。
【請求項１６】
上記空隙がエミッタ電極、エミッタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されたことを特徴とする請求項１５記載の通信機器。
【請求項１７】
上記空隙のエミッタ層側面およびベース層表面が膜により覆われていないことを特徴とする請求項１６記載の通信機器。
【請求項１８】
上記空隙がコレクタ電極、コレクタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されたことを特徴とする請求項１５記載の通信機器。
【請求項１９】
上記空隙のコレクタ層側面およびベース層表面が膜により覆われていないことを特徴とする請求項１８記載の通信機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はエミッタトップ構造を有するバイポーラトランジスタの、エミッタ層側方でベース層上方に空隙を有する半導体装置およびその製造方法、または、コレクタトップ構造を有するバイポーラトランジスタの、コレクタ層側方でベース層上方に空隙を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓに代表されるＩＩＩ−Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、電流駆動力が大きく、高速化に有利であるため、益々高速化が要求される光通信分野において、光伝送システム用デバイス等で注目されている。
ＨＢＴの性能の指標としては、電流利得遮断周波数（ｆＴ）や、最大発振周波数（ｆｍａｘ）等があげられる。これらの指標に大きな影響をおよぼすパラメータとしては、電流増幅率（ｈＦＥ）や、ベース・コレクタ間容量（Ｃｂｃ）があげられ、ＨＢＴ高性能化のために、ｈＦＥの向上、Ｃｂｃの低減が重要である。
エミッタトップ型ＨＢＴ作製時には、例えばＪａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　ＰｈｙｓｉｃｓＶｏｌ．３２（１９９３）　ｐｐ．Ｌ１７８８−Ｌ１７９１　に記載されているように、エミッタ層とベース層の接合付近の保護を目的として、ＳｉＯ２やＳｉＮのような絶縁膜をエミッタ層とベース層の接合付近の表面に形成している。しかし、絶縁膜形成により、エミッタ・ベース間のリーク電流が増加し、ｈＦＥが低下するという問題が発生している。絶縁膜を形成する前にフッ酸により表面を洗浄することで、エミッタ・ベース間のリーク電流増加を防止できるという報告があるが、熱的安定性に欠け、２００℃程度の熱処理により、エミッタ・ベース間のリーク電流が増加してしまう。また、表面保護を目的として絶縁膜を形成しない場合、エミッタ層とベース層の接合付近の表面は常に大気にさらされているため、表面酸化等の理由によりリーク電流は時間と共に増加してしまう。
また、もう一方のパラメータであるＣｂｃについては、例えば、ＩＥＥＥ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＥＲＳ，　ＶＯＬ．１８，　ＮＯ．７，　ＪＵＬＹ　１９９７　に記載されているように、エミッタトップ型ＨＢＴについては、ベース電極直下のコレクタ層の一部をエッチング除去することで低減を図っている。その他、ベース電極直下を低誘電率な膜で埋め込む等の手法も用いられている。しかし、上記手法をもちいても、コレクタトップ型ＨＢＴでは、ベース・エミッタ間容量（Ｃｂｅ）の低減には効果があるが、Ｃｂｃ低減効果は得られない。
【０００３】
【発明が解決しようとする課題】
上述したように、エミッタトップ型ＨＢＴにおけるエミッタ層とベース層の接合付近の表面には、表面保護を目的とした絶縁膜の形成が不可欠であるが、絶縁膜形成により、エミッタ・ベース間のリーク電流が増加し、ｈＦＥが低下するという問題が発生する。また、同絶縁膜により、コレクタトップ型ＨＢＴでは、コレクタ層とベース層の接合付近の表面に絶縁膜が形成されることによりＣｂｃが増大するという問題が発生する。
本発明の目的は、エミッタトップ型ＨＢＴにおけるエミッタ・ベース間のリーク電流の増加を防止し、また、コレクタトップ型ＨＢＴにおけるＣｂｃの低減を図った半導体装置およびその製造方法を提供することである。
【０００４】
【課題を解決するための手段】
上記目的を解決するために本発明では以下の手段を用いる。
エミッタトップ型ＨＢＴにおいては、エミッタ電極下部、エミッタ層側面、ベース層表面、ベース電極および絶縁膜により密閉された空隙を形成することにより、エミッタ層とベース層の接合付近の表面に絶縁膜を形成することによるｈＦＥの低下、エミッタ層とベース層の接合付近の表面が大気にさらされることによるｈＦＥの低下を防止できる。
また、コレクタトップ型においては、コレクタ電極下部、コレクタ層側面、ベース層表面、ベース電極および絶縁膜により密閉された空隙を形成することにより、Ｃｂｃの低減が可能となる。
すなわち、本発明の特徴は、（１）半導体基板と、コレクタ層、ベース層およびエミッタ層と、該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を有するバイポーラトランジスタの、エミッタ層またはコレクタ層側方でベース層上方に空隙を有する半導体装置にある。
上記（１）において、エミッタトップ型ＨＢＴを半導体装置に用いた場合は、（２）上記空隙はエミッタ電極、エミッタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されるが、（３）上記空隙のエミッタ層側面およびベース層表面が膜により覆われていないことが望ましい。
また、上記（１）において、コレクタトップ型ＨＢＴを半導体装置に用いた場合は、（４）上記空隙はコレクタ電極、コレクタ層、ベース層、ベース電極および絶縁膜によって密閉されて形成されるが、（５）上記空隙のコレクタ層側面およびベース層表面が膜により覆われていないことが望ましい。
【０００５】
【発明の実施の形態】
以下本発明を実施例に基づいて説明する。
実施例１
図１に本発明の実施例１のＩｎＰ／ＩｎＧａＡｓ　ＨＢＴの断面構造図を示す。
次に図２に本発明の実施例１のＩｎＰ／ＩｎＧａＡｓ　ＨＢＴの製造工程を示す。ＩｎＰ基板１上に厚さ４００ｎｍのＳｉドープＩｎＰサブコレクタ層２（３ｘ１０１９ｃｍ−３）、厚さ４００ｎｍのＳｉドープＩｎＧａＡｓコレクタ層３（２ｘ１０１６ｃｍ−３）、厚さ５０ｎｍのＣドープＩｎＧａＡｓベース層４（５ｘ１０１９ｃｍ−３）、厚さ２．５ｎｍのアンドープＩｎＧａＡｓバッファ層５、厚さ５０ｎｍのＳｉドープＩｎＰエミッタ層６（３ｘ１０１７ｃｍ−３）、厚さ２０ｎｍのＳｉドープＩｎＰエミッタキャップ層７（２ｘ１０１９ｃｍ−３）、厚さ３０ｎｍのＳｉドープＩｎＧａＡｓコンタクト層８（４ｘ１０１９ｃｍ−３）を順次エピタキシャル成長法にて形成する。
次にスパッタリング法にて全面に厚さ２００ｎｍのＷを形成し、ホトレジストにてエミッタ電極パターン９を形成する。エミッタ電極パターン９をマスクとして、ドライエッチング法にてＷをエッチングし、エミッタ電極１０を形成する。
次にエミッタ電極１０をマスクとして、コンタクト層８、エミッタキャップ層７とエミッタ層６とバッファ層５をウエットエッチング法にてエッチング除去し、ベース層４を露出する。この時エミッタ電極端より約０．３μｍのサイドエッチングが入るようにエッチング時間を調整して行なう。
次にベース電極形成部分に、逆テーパ形状となるようにベース電極リフトオフ用レジストパターン１１を形成し、全面にＥＢ蒸着法にて、合計の厚さが３００ｎｍとなるようにＡｕとＰｔとＴｉとＰｔからなるベース金属を蒸着し、リフトオフ法にてベース電極１２を形成する。
次にＨＦ水溶液等で露出しているエミッタ層およびベース層部分をライトエッチし、ＥＣＲスパッタリング法にて、全面に厚さ３５０ｎｍのＳＩＮ膜１３を形成する。このときのＥＣＲスパッタリング法の堆積条件はＲＦパワー５００Ｗ、μ波パワー８００Ｗ、Ａｒガス／Ｎ２ガス流量比２３／６．５ｓｃｃｍで、この条件では指向性が強い膜形成が可能であり、エミッタ電極１０下へのＳＩＮ膜のまわり込みはなく、エミッタ電極１０下に空隙１４を形成することが出来る。また、ＳｉＮ膜１３の膜厚は、エミッタ電極１０、コンタクト層８、エミッタキャップ層７、エミッタ層６およびバッファ層５の合計膜厚よりも厚いため、エミッタ電極１０の側面および上面はＳｉＮ膜１３により覆われ、空隙１４は密閉される。ライトエッチからＳｉＮ膜の形成までの間に、エミッタ層およびベース層の表面には厚さ３ｎｍ程度の自然酸化膜が形成されることがあるが、この自然酸化膜は特性には影響を与えないため、除去する必要はない。
次にエミッタ電極１０およびベース電極１２部分を覆うようにレジストパターン１５を形成し、レジストパターン１５をマスクとしてＳｉＮ膜１３およびベース層４をそれぞれドライエッチングおよびウエットエッチングにて除去し、コレクタ層３を露出する。
レジストパターン１５を除去した後、コレクタ電極を形成する部分に逆テーパとなるようにコレクタ電極リフトオフ用レジストパターン１６を形成し、コレクタ層３をウエットエッチングにて除去しサブコレクタ層２を露出する。次に全面にＥＢ蒸着法にて、合計の厚さが２００ｎｍとなるようにＡｕとＰｔとＴｉからなるコレクタ金属を蒸着し、リフトオフ法にてコレクタ電極１７を形成する。
次にエミッタ電極１０、ベース電極１２およびコレクタ電極１７を覆うようにレジストパターンを形成し、レジストパターンをマスクとして、コレクタ層３およびサブコレクタ層２をウエットエッチングにて除去し、ＩｎＰ基板１を露出し、ＨＢＴ間のアイソレーションを行なう。
以上でＨＢＴが完成する。
エミッタ電極１０直下の空隙１４は、真空もしくはＡｒ、Ｎ２等の不活性ガスが充満された状態で密閉されているため、エミッタ層６やベース層４の表面の酸化や状態変化によるリーク電流の増加はない。また、エミッタ層６やベース層４の表面に絶縁膜は形成されていないので、絶縁膜が形成されることによるリーク電流の増加もない。
図３に、本発明、表面パッシベーション無および表面パッシベーション有の各試料についての寿命試験の結果を示す。本発明と表面パッシベーション無を比較すると、ｈＦＥの初期値は等しいが、表面パッシベーション無の場合表面の酸化等が原因で起こる表面の状態変化により、ｈＦＥは時間と共に急激に低下する。また、表面パッシベーション有と比較すると、ｈＦＥの低下速度はほぼ等しいが、パッシベーションによる初期低下の分仕様まで到達する時間は表面パッシベーション有の方が早くなる。
また、エミッタ電極下の部分と、ベース層との間には寄生容量Ｃｂｅが形成されるが、通常絶縁膜で満たされている部分に空隙が形成されているため、この部分の容量に関しては、例えば比誘電率７のＳｉＮで満たされている場合に比べ、ほぼ１／７の容量となり、大幅に寄生容量Ｃｂｅ低減が可能である。
なお、本実施例ではＩｎＰ／ＩｎＧａＡｓ　ＨＢＴについて示したが、ＩｎＧａＰ／ＧａＡｓやＩｎＧａＰ／ＩｎＧａＡｓ等の他のＩＩＩ　−Ｖ族化合物半導体からなるＨＢＴを用いても全く同様な効果がある。
実施例２
図４に本発明の実施例２のＩｎＧａＰ／ＧａＡｓ　ＨＢＴの断面構造図を示す。
次に図５に本発明の実施例２のコレクタトップ型ＧａＡｓ　ＨＢＴの製造工程を示す。ＧａＡｓ基板２０上に厚さ４００ｎｍのＳｉドープＧａＡｓサブエミッタ層２１（８ｘ１０１８ｃｍ−３）、厚さ５０ｎｍのＳｉドープＩｎＧａＰエミッタ層２２（８ｘ１０１８ｃｍ−３）、厚さ５０ｎｍのＳｉドープＩｎＧａＰエミッタ層２３（３ｘ１０１７ｃｍ−３）、厚さ１５ｎｍのＣドープＧａＡｓベース層２４（１ｘ１０２０ｃｍ−３）、厚さ５ｎｍのアンドープＧａＡｓバッファ層２５、厚さ５０ｎｍのＳｉドープＩｎＧａＰコレクタ層２６（２ｘ１０１７ｃｍ−３）、厚さ１００ｎｍのＳｉドープＩｎＧａＰコレクタキャップ層２７（８ｘ１０１８ｃｍ−３）、厚さ１００ｎｍのＳｉドープＧａＡｓコンタクト層２８（１ｘ１０１９ｃｍ−３）、厚さ５０ｎｍのＳｉドープＩｎＧａＡｓコンタクト層２９（４ｘ１０１９ｃｍ−３）を順次エピタキシャル成長法にて形成する。
次にスパッタリング法にて全面に厚さ２００ｎｍのＷを形成し、ホトレジストにてコレクタ電極パターン３０を形成する。コレクタ電極パターン３０をマスクとして、ドライエッチング法にてＷをエッチングし、コレクタ電極３１を形成する。
次にコレクタ電極３１をマスクとして、ＩｎＧａＡｓコンタクト層２９、ＧａＡｓコンタクト層２８、コレクタキャップ層２７、コレクタ層２６とバッファ層２５をウエットエッチング法にてエッチング除去し、ベース層２４を露出する。この時コレクタ電極端より約０．３μｍのサイドエッチングが入るようにエッチング時間を調整して行なう。
次にベース電極形成部分に、逆テーパ形状となるようにベース電極リフトオフ用レジストパターン３２を形成し、全面にＥＢ蒸着法にて、合計の厚さが３００ｎｍとなるようにＡｕとＰｔとＴｉとＰｔからなるベース金属を蒸着し、リフトオフ法にてベース電極３３を形成する。
次にＨＦ水溶液等で露出しているコレクタ層およびベース層部分をライトエッチし、ＥＣＲスパッタリング法にて、全面に厚さ５５０ｎｍのＳＩＮ膜３４を形成する。このときのＥＣＲスパッタリング法の堆積条件はＲＦパワー５００Ｗ、μ波パワー８００Ｗ、Ａｒガス／Ｎ２ガス流量比２３／６．５ｓｃｃｍで、この条件では指向性が強い膜形成が可能であり、コレクタ電極３１下へのＳＩＮ膜のまわり込みはなく、コレクタ電極３１下に空隙３５を形成することが出来る。また、ＳｉＮ膜３４の膜厚は、コレクタ電極３１、ＩｎＧａＡｓコンタクト層２９、ＧａＡｓコンタクト層２８、コレクタキャップ層２７、コレクタ層２６およびバッファ層２５の合計膜厚よりも厚いため、コレクタ電極３１の側面および上面はＳｉＮ膜３４により覆われ、空隙３５は密閉される。
次にコレクタ電極３１およびベース電極３３部分を覆うようにレジストパターン３６を形成し、レジストパターン３６をマスクとしてＳｉＮ膜３４およびベース層２４をそれぞれドライエッチングおよびウエットエッチングにて除去し、エミッタ層２３を露出する。
レジストパターン３６を除去した後、エミッタ電極を形成する部分に逆テーパとなるようにエミッタ電極リフトオフ用レジストパターン３７を形成し、エミッタ層２３およびエミッタ層２２をウエットエッチングにて除去しサブエミッタ層２１を露出する。次に全面にＥＢ蒸着法にて、合計の厚さが２００ｎｍとなるようにＡｕとＰｔとＴｉからなるエミッタ金属を蒸着し、リフトオフ法にてエミッタ電極３８を形成する。
次にコレクタ電極３１、ベース電極３３およびエミッタ電極３８を覆うようにレジストパターンを形成し、レジストパターンをマスクとして、エミッタ層２３、エミッタ層２２およびサブエミッタ層２１をウエットエッチングにて除去し、ＧａＡｓ基板２０を露出し、ＨＢＴ間のアイソレーションを行なう。
以上でＨＢＴが完成する。
コレクタ電極下の部分と、ベース層との間には寄生容量Ｃｂｃが形成されるが、通常絶縁膜で満たされている部分に空隙が形成されているため、この部分の容量に関しては、例えば比誘電率７のＳｉＮで満たされている場合に比べ、ほぼ１／７の容量となり、大幅に寄生容量Ｃｂｃ低減が可能である。これにより、高いｆＴやｆｍａｘを持つＨＢＴを得ることが出来る。
なお、本実施例ではＩｎＧａＰ／ＧａＡｓ　ＨＢＴについて示したが、ＩｎＧａＰ／ＩｎＧａＡｓやＩｎＰ／ＩｎＧａＡｓ等の他のＩＩＩ　−Ｖ族化合物半導体からなるＨＢＴを用いても全く同様な効果がある。
【０００６】
実施例３
次に、実施例１で示したＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた差動増幅回路について図６〜図７を用いて説明する。
実施例１に示したＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを、図６に示すトランジスタＱ１〜Ｑ７に用いて差動増幅回路を作製した。図１１はその回路レイアウト図である。なお、Ｖｉは入力電圧、Ｖｏ１，Ｖｏ２は出力電圧、ＶＲは参照電圧、Ｖｃｃｂは一定電圧を示す。
本実施例によれば、素子特性変動の生じにくい（素子寿命の長い）ＨＢＴを用いて差動増幅回路を構成できるので、信頼性の高い超高速動作の差動増幅回路、ならびにそれを基本単位とした電子回路システムを提供できる効果がある。
なお、本実施例ではＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた差動増幅回路について示したが、ＩｎＧａＰ／ＩｎＧａＡｓやＩｎＧａＰ／ＧａＡｓ等の他のＩＩＩ　−Ｖ族化合物半導体からなるＨＢＴを用いても全く同様な効果がある。
実施例４
次に、実施例１で示したＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた光伝送システムについて図８〜図９を用いて説明する。図において、４０は光信号、４１は受信光モジュール部、４２は受信高速論理部、４３はファイバーアンプ、４４はＰＩＮ−フォトダイオード、４５はプリアンプ、４６はＡＧＣアンプ、４７は識別器、４８はタイミング抽出回路部、４９は全波整流器、５０はリミットアンプ、５１はＤＭＵＸ、５２は光信号、５３は送信光モジュール部、５４は送信高速論理部、５５はファイバーアンプ、５６は変調器、５７は変調器ドライバ、５８はレーザ光、５９はレーザダイオード、６０はＰＬＬ、６１はＭＵＸである。
実施例１に示したＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを、図８および図９に示すプリアンプ４５，ＡＧＣアンプ４６，識別器４７，全波整流器４９，リミットアンプ５０，変調器ドライバ５７に用いて光受信部と光送信部を作製した。
本実施例によれば、素子特性変動の生じにくい（素子寿命の長い）ＨＢＴを用いて光受信部，光送信部が構成できるので、信頼性の高い超高速動作可能な光伝送システムを提供できる効果がある。
なお、本実施例ではＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた光伝送システムについて示したが、ＩｎＧａＰ／ＩｎＧａＡｓやＩｎＧａＰ／ＧａＡｓ等の他のＩＩＩ　−Ｖ族化合物半導体からなるＨＢＴを用いても全く同様な効果がある。
【０００７】
【発明の効果】
本発明によれば、エミッタトップ型ＨＢＴにおいては、エミッタ層とベース層の接合付近の表面に絶縁膜を形成することによるｈＦＥの低下、エミッタ層とベース層の接合付近の表面が大気にさらされることによるｈＦＥの低下を防止できる。
また、コレクタトップ型ＨＢＴにおいては、Ｃｂｃの低減が可能となる。
【図面の簡単な説明】
【図１】本発明によるＩｎＰ／ＩｎＧａＡｓ　ＨＢＴの断面図である。
【図２】本発明によるＩｎＰ／ＩｎＧａＡｓ　ＨＢＴの製造工程図である。
【図３】本発明によるＩｎＰ／ＩｎＧａＡｓ　ＨＢＴおよび従来技術の寿命試験結果の比較図である。
【図４】本発明によるＩｎＧａＰ／ＧａＡｓ　ＨＢＴの断面図である。
【図５】本発明によるＩｎＧａＰ／ＧａＡｓ　ＨＢＴの製造工程図である。
【図６】本発明によるＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた差動増幅器の回路図である。
【図７】本発明によるＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた差動増幅器のレイアウト図である。
【図８】本発明によるＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた光伝送システムの光受信部のブロック図である。
【図９】本発明によるＩｎＰ／ＩｎＧａＡｓ　ＨＢＴを用いた光伝送システムの光送信部のブロック図である。
【符号の説明】
１…ＩｎＰ基板、２…ＳｉドープＩｎＰサブコレクタ層、３…ＳｉドープＩｎＧａＡｓコレクタ層、４…ＣドープＩｎＧａＡｓベース層、５…アンドープＩｎＧａＡｓバッファ層、６…ＳｉドープＩｎＰエミッタ層、７…ＳｉドープＩｎＰエミッタキャップ層、８…ＳｉドープＩｎＧａＡｓコンタクト層、９…エミッタ電極パターン、１０…エミッタ電極、１１…ベース電極リフトオフ用レジストパターン、１２…ベース電極、１３…ＳＩＮ膜、１４…空隙、１５…レジストパターン、１６…コレクタ電極リフトオフ用レジストパターン、１７…コレクタ電極、２０…ＧａＡｓ基板、２１…ＳｉドープＧａＡｓサブエミッタ層、２２…ＳｉドープＩｎＧａＰエミッタ層、２３…ＳｉドープＩｎＧａＰエミッタ層、２４…ＣドープＧａＡｓベース層、２５…アンドープＧａＡｓバッファ層、２６…ＳｉドープＩｎＧａＰコレクタ層、２７…ＳｉドープＩｎＧａＰコレクタキャップ層、２８…ＳｉドープＧａＡｓコンタクト層、２９…ＳｉドープＩｎＧａＡｓコンタクト層、３０…コレクタ電極パターン、３１…コレクタ電極、３２…ベース電極リフトオフ用レジストパターン、３３…ベース電極、３４…ＳＩＮ膜、３５…空隙、３６…レジストパターン、３７…エミッタ電極リフトオフ用レジストパターン、３８…エミッタ電極、４０…光信号、４１…受信光モジュール部、４２…受信高速論理部、４３…ファイバーアンプ、４４…ＰＩＮ−フォトダイオード、４５…プリアンプ、４６…ＡＧＣアンプ、４７…識別器、４８…タイミング抽出回路部、４９…全波整流器、５０…リミットアンプ、５１…ＤＭＵＸ、５２…光信号、５３…送信光モジュール部、５４…送信高速論理部、５５…ファイバーアンプ、５６…変調器、５７…変調器ドライバ、５８…レーザ光、５９…レーザダイオード、６０…ＰＬＬ、６１…ＭＵＸ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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