(57)【要約】【課題】ＩＩＣ制御回路とマイコン制御回路とを、回路規模を増大させることなく、共用化したＩＩＣ・マイコンＩ／Ｆ制御回路を提供することを目的とする。【解決手段】マイコンの制御系とＩＩＣの制御系を１つの回路に共用化したＩＩＣ・マイコンＩ／Ｆ制御回路において、マイコンから伝送されるデータバス幅が８ｎ（ｎは正の整数）である時、ＩＩＣからシリアル伝送された８ビットのデータを多重処理して、８ｎビットのデータバス幅に合わせると共に、その多重データに対応するライトイネーブル信号とアドレス信号とを生成するようにした。【選択図】      図１
2004318201.tif 000002
【特許請求の範囲】
【請求項１】
複数のマイクロコンピュータ（以下、マイコンと略す）用の書き込みレジスタからなるマイコンレジスタ群と、
マイコンから伝送されるデータ信号、アドレス信号、及び制御信号を入力して、前記マイコンレジスタ群に対する書き込み用のマイコンデータ信号、マイコンアドレス信号、及びマイコンライトイネーブル信号を出力するマイコンインターフェイス制御回路と、
ＩＩＣからシリアル伝送されたデータ、及びアドレス信号を８ビット化して、８ビットのＩＩＣデータ信号、及びＩＩＣアドレス信号を出力すると共に、前記ＩＩＣデータ信号の入力が終了したことを示すロードタイミングパルス信号を出力するＩＩＣインターフェイス制御回路と、
前記ＩＩＣアドレス信号を、前記ＩＩＣデータ信号が上位ビットデータ信号か下位ビットデータ信号かを示す上位／下位判別信号と、ＩＩＣデータ信号を前記マイコンレジスタ群に書き込むためのＩＩＣアドレス信号とに変換するアドレス認識制御回路と、
前記上位ビットデータ信号と前記下位ビットデータ信号とを多重処理して、前記ＩＩＣデータ信号のビット幅を前記マイコンのデータバス幅に合わせた多重データ信号を生成し、出力するデータ多重回路と、
前記ロードタイミングパルス信号と前記上位／下位判別信号とに基づいて、前記上位ビットデータ信号と前記下位ビットデータ信号とを多重するタイミングを示すパルス信号を生成する多重タイミングパルス生成回路と、
前記パルス信号に基づいて、前記ＩＩＣデータ信号の多重回数をカウントし、前記多重データ信号を前記マイコンレジスタへ書き込むタイミングを示すＩＩＣライトイネーブル信号を生成するＷＥ生成回路と、
前記マイコンデータ信号、マイコンアドレス信号、及びマイコンライトイネーブル信号と、前記多重データ信号、ＩＩＣアドレス信号、及びＩＩＣライトイネーブル信号とのいずれか一方を選択して前記マイコンレジスタ群に出力するセレクタと、を備えることを特徴とするＩＩＣ・マイコンＩ／Ｆ共用回路。
【請求項２】
請求項１に記載のＩＩＣ・マイコンＩ／Ｆ共用回路において、
前記ＩＩＣデータ信号のビット幅を前記マイコンのデータバス幅に合わせるために必要な前記ＩＩＣデータ信号の多重回数ｎ（ｎは正の整数）と、前記ＩＩＣデータ信号の多重回数１（１は正の整数）との差分をとり、その差分値ｍ（ｍは０以上の整数）を出力する差分検出回路と、
前記多重データを入力すると共に、前記マイコンレジスタ群が出力するデータ信号を、ホールドデータ信号として保持するホールド回路とを備え、
前記ＩＩＣデータ信号の多重回数が、前記多重回数ｎを満たす前に、前記シリアルデータ信号の伝送が終了したとき、前記差分検出回路は、前記多重回数ｎと前記多重回数１との差分をとって、その差分値ｍを出力し、前記ホールド回路は、前記差分値ｍに基づいて、８ｍビット分の前記ホールドデータ信号を前記多重データ信号と共に出力することを特徴とするＩＩＣ・マイコンＩ／Ｆ共用回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータ（以下、マイコンと略す）制御回路に関するものであり、特に、マイコン制御回路をＩＩＣ制御回路と共用化したＩＩＣ・マイコンＩ／Ｆ制御回路に関するものである。
【０００２】
【従来の技術】
従来、マイコンを用いてデータの転送方式を制御するマイコン制御回路として、転送元と転送先とでバス幅が異なる場合のデータ転送を可能にするものが提案されている。例えば、このマイコン制御回路として、バス幅が相互に異なる転送元のメモリから転送先のメモリへデータを転送するときに、転送先のメモリに送出するライトイネーブル信号を、ハードウェア回路によってタイミングを変化させて、転送元のメモリから転送先のメモリへのデータ転送を可能とするものが提案されている（特許文献１）。しかしながら、上述のマイコン制御回路では、マイコンでしかデータの転送方式を制御することができない。そこで、マイコンと、データをシリアル転送するＩＩＣとの両方からデータの転送方式を制御する回路、すなわち、マイコン制御回路とＩＩＣ制御回路とを共用化したＩＩＣ・マイコンＩ／Ｆ制御回路が提案されている。
【０００３】
以下に、従来のＩＩＣ・マイコンＩ／Ｆ制御回路について図５，６を用いて説明する。図５は、従来のＩＩＣ・マイコンＩ／Ｆ制御回路の構成を示すブロック図である。図５に示すＩＩＣ・マイコンＩ／Ｆ制御回路は、μｃｏｍＩ／Ｆ（マイクロコンピュータインターフェース）制御回路１０と、ＩＩＣＩ／Ｆ（ＩＩＣインターフェース）制御回路１１と、複数の８ｎビットマイコンレジスタ１１７ａからなるマイコンレジスタ群１３と、複数の８ビットＩＩＣレジスタ１１７ｂからなるＩＩＣ用レジスタ群１４と、入力端子１２０〜１２４と、出力端子１２５〜１２８と、セレクタ１２９〜１３２と、を備える。μｃｏｍＩ／Ｆ制御回路１０は、Ｉ／０データ制御回路１０９と、ライトアドレス生成回路１１０と、ライトイネーブル生成回路１１１と、リードアドレス生成回路１３３と、リードイネーブル生成回路１３４と、を備える。ＩＩＣＩ／Ｆ制御回路１１は、Ｓｔａｒｔ／ｅｎｄ検出回路１１２と、ＤｅｔａＳ／Ｐ（シリアルパラレル変換）回路１１３と、ロードタイミングパルス生成回路１１４と、アドレス認識回路１１５と、サブアドレス生成回路１１６と、を備える。
【０００４】
以上のように構成されるＩＩＣ・マイコンＩ／Ｆ制御回路の動作について、図６を用いて説明する。
【０００５】
まず、マイコンの制御系の動作について説明する。この制御系では、まず、マイコンから８ｎビットのデータ信号Ｓ１がデータ信号入力端子１２０に、アドレス信号Ｓ２がアドレス信号入力端子１２１に、ＣＳ（チップセレクト）信号、ＷＥ（ライトイネーブル）信号を含むＣｔｒｌ信号Ｓ３がＣｔｒｌ信号入力端子１２２に入力される。次に、Ｉ／Ｏデータ制御回路１０９、ライトアドレス生成回路１１０、及びライトイネーブル生成回路１１１が、マイコンデータ信号Ｓ１、アドレス信号Ｓ２、及びＣｔｒｌ（制御）信号Ｓ３に対して、各処理を行い、マイコンレジスタ群１３に対する書き込み用のマイコンデータ信号Ｓ６（図６，Ｂ）、マイコンアドレス信号Ｓ７（図６，Ａ）、マイコンライトイネーブル信号Ｓ８（図６，Ｃ）を出力する。マイコンの制御系では、図６に示すように、マイコンライトイネーブル信号Ｓ８がＨｉｇｈの状態になると、マイコンアドレス信号Ｓ７が指定するアドレスのマイコンレジスタ１１７ａに８ｎビットのデータＤｅｔａＸが書き込まれる。なお、この書き込み動作のタイミングを図６の“Ｄ”に示す。
【０００６】
次に、ＩＩＣの制御系の動作について説明する。この制御系では、まず、ＩＩＣから、シリアルデータ信号（ＳＤＡ）入力端子１２３にシリアルデータ信号Ｓ４（図６，Ｆ）が、シリアルクロック信号（ＳＣＬ）入力端子１２４にシリアルクロック信号Ｓ５（図６，Ｅ）がシリアル伝送される。次に、ＩＩＣＩ／Ｆ制御回路１１内のＳｔａｒｔ／ｅｎｄ検出回路１１２、アドレス認識回路１１５、ＤｅｔａＳ／Ｐ回路１１３、ロードタイミングパルス生成回路１１４、サブアドレス生成回路１１６が、入力した信号に対して、各処理を行う。具体的には、Ｓｔａｒｔ／ｅｎｄ検出回路１１２は、シリアルデータ信号Ｓ４からＩＩＣによる通信開始、及び終了を意味するスタートコンディション、エンドコンディションを検出する。アドレス認識回路１１５は、シリアルデータ信号Ｓ４から出力先の各ＳＬＩに割り当てられたスレーブアドレスを認識する。ＤｅｔａＳ／Ｐ回路１１３は、シリアルデータ信号Ｓ４をシリアルパラレル変換（Ｓ／Ｐ変換）処理して、８ビットのＩＩＣデータ信号（パラレルデータ信号）Ｓ９（図６，Ｉ）を出力する。ロードタイミングパルス生成回路１１４は、ＩＩＣデータ信号Ｓ９の入力が終了したことを示すロードタイミングパルス信号Ｓ１０（図６，Ｈ）を生成する。サブアドレス生成回路１１６は、シリアルデータ信号Ｓ４からサブアドレスを認識して、サブアドレス信号Ｓ１１（図６，Ｇ）を出力する。ＩＩＣの制御系では、図６に示すように、ロードタイミングパルス信号Ｓ１０がＨｉｇｈの状態になると、サブアドレス信号Ｓ１１が指定するアドレスのＩＩＣレジスタ１１７ｂに８ビットのＩＩＣデータ（ＤｅｔａＹ）が書き込まれる。
【０００７】
以上のようにしてレジスタ群に書き込まれたマイコンデータ信号とＩＩＣデータ信号とは、セレクタ１２９〜１３２に出力される。各セレクタは、マイコンレジスタ群からの８ｎビットのマイコンデータ（［８ｎ−１：８ｎ−８］）信号と、それに対応したＩＩＣ用レジスタ群の８ビットデータ（［７：０］）信号の内、いずれか一方を、図６の“Ｊ”に示す出力タイミングで出力端子に出力する。なお、各セレクタは外部から入力するセレクタ信号Ｓ３９に基づいて、切り替え動作を行なう。
【０００８】
【特許文献１】
特開平１０−３１６４６号公報（第３−５頁、図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来例で示したＩＩＣ・マイコンＩ／Ｆ制御回路では以下に示す問題点がある。マイコン制御回路とＩＩＣ制御回路とを１つの回路に共用化したＩＩＣ・マイコンＩ／Ｆ制御回路では、ＩＩＣからシリアル伝送されたデータと、マイコンからバス伝送されるデータとを入力するが、それぞれのデータバス幅が異なる。上記従来例では、マイコンから伝送されたデータが８ｎビットであるのに対して、ＩＩＣから伝送されるデータは８ビットである。このように、データバス幅が異なることから、図５に示すＩＩＣ・マイコンＩ／Ｆ制御回路では、レジスタがＩＩＣの制御系とマイコンの制御系とのそれぞれに１系統ずつ必要になる。このため、レジスタの数が膨大になり、回路規模が増大する。さらに、各レジスタ群の後段にセレクタを設けて、データのビット幅を共通化させ、それぞれのデータをセレクタによって切り替えて出力する必要がある。このため、回路の共用化に伴いセレクタ数も増加し、その結果、回路規模が増大するとともに回路が複雑化することになる。
【００１０】
よって、本発明は、ＩＩＣ制御回路とマイコン制御回路とを、回路規模を増大させることなく、共用化したＩＩＣ・マイコンＩ／Ｆ制御回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係るＩＩＣ・マイコンＩ／Ｆ共用回路は、複数のマイコン用の書き込みレジスタからなるマイコンレジスタ群と、マイコンから伝送されるデータ信号、アドレス信号、及び制御信号を入力して、前記マイコンレジスタ群に対する書き込み用のマイコンデータ信号、マイコンアドレス信号、及びマイコンライトイネーブル信号を出力するマイコンインターフェイス制御回路と、ＩＩＣからシリアル伝送されたデータ、及びアドレス信号を８ビット化して、８ビットのＩＩＣデータ信号、及びＩＩＣアドレス信号を出力すると共に、前記ＩＩＣデータ信号の入力が終了したことを示すロードタイミングパルス信号を出力するＩＩＣインターフェイス制御回路と、前記ＩＩＣアドレス信号を、前記ＩＩＣデータ信号が上位ビットデータ信号か下位ビットデータ信号かを示す上位／下位判別信号と、ＩＩＣデータ信号を前記マイコンレジスタ群に書き込むためのＩＩＣアドレス信号とに変換するアドレス認識制御回路と、前記上位ビットデータ信号と前記下位ビットデータ信号とを多重処理して、前記ＩＩＣデータ信号のビット幅を前記マイコンのデータバス幅に合わせた多重データ信号を生成し、出力するデータ多重回路と、前記ロードタイミングパルス信号と前記上位／下位判別信号とに基づいて、前記上位ビットデータ信号と前記下位ビットデータ信号とを多重するタイミングを示すパルス信号を生成する多重タイミングパルス生成回路と、前記パルス信号に基づいて、前記ＩＩＣデータ信号の多重回数をカウントし、前記多重データ信号を前記マイコンレジスタへ書き込むタイミングを示すＩＩＣライトイネーブル信号を生成するＷＥ生成回路と、前記マイコンデータ信号、マイコンアドレス信号、及びマイコンライトイネーブル信号と、前記多重データ信号、ＩＩＣアドレス信号、及びＩＩＣライトイネーブル信号とのいずれか一方を選択して前記マイコンレジスタ群に出力するセレクタと、を備えることを特徴とする。
【００１２】
本発明の請求項２に係るＩＩＣ・マイコンＩ／Ｆ共用回路は、ＩＩＣ・マイコンＩ／Ｆ共用回路は、請求項１に記載のＩＩＣ・マイコンＩ／Ｆ共用回路において、前記ＩＩＣデータ信号のビット幅を前記マイコンのデータバス幅に合わせるために必要な前記ＩＩＣデータ信号の多重回数ｎ（ｎは正の整数）と、前記ＩＩＣデータ信号の多重回数１（１は正の整数）との差分をとり、その差分値ｍ（ｍは０以上の整数）を出力する差分検出回路と、前記多重データを入力すると共に、前記マイコンレジスタ群が出力するデータ信号を、ホールドデータ信号として保持するホールド回路とを備え、前記ＩＩＣデータ信号の多重回数が、前記多重回数ｎを満たす前に、前記シリアルデータ信号の伝送が終了したとき、前記差分検出回路は、前記多重回数ｎと前記多重回数１との差分をとって、その差分値ｍを出力し、前記ホールド回路は、前記差分値ｍに基づいて、８ｍビット分の前記ホールドデータ信号を前記多重データ信号と共に出力することを特徴とする。
【００１３】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１について図１、図２を用いて説明する。
図１は、本実施の形態１に係るＩＩＣ・マイコンＩ／Ｆ共用回路の構成を示すブロック図である。図１において、図５に示す同一構成要素については同一符号を付している。図１に示すように、本実施の形態１に係るＩＩＣ・マイコンＩ／Ｆ共用回路は、μｃｏｍＩ／Ｆ制御回路１０と、ＩＩＣＩ／Ｆ制御回路１１と、Ｅｎａｂｌｅ  ｗｉｎｄｏｗ１０４、及びパルスカウンタ１０５から構成されるＷＥ生成回路１２と、データ多重回路１０１と、多重タイミングパルス生成回路１０２と、アドレス認識・制御回路１０３と、セレクタ１０６〜１０７と、複数の８ｎビットマイコンレジスタ１１７ａからなるマイコンレジスタ群１３と、入力端子１２０〜１２４と、を備える。以上のように構成されたＩＩＣ・マイコンＩ／Ｆ共用回路の動作について、図２を用いて説明する。なお、説明を分かりやすくするために、マイコンから伝送されるデータが１６ビットであることとして、以下の説明を行う。また、図５と同一符号を付した構成要素については、説明を省略する。
【００１４】
図１に示すように、μｃｏｍＩ／Ｆ制御回路１０が出力する、マイコンデータ信号Ｓ６（図２，Ｂ）はセレクタ１０６に、マイコンアドレス信号Ｓ７（図２，Ａ）はセレクタ１０７に、マイコンライトイネーブル信号Ｓ８（図２，Ｃ）はセレクタ１０８に入力される。
【００１５】
また、ＩＩＣＩ／Ｆ制御回路１１が出力する、８ビットのＩＩＣデータ信号Ｓ９はデータ多重回路１０１に、ロードパルスタイミング生成信号Ｓ１０は多重タイミングパルス生成回路１０２に、サブアドレス信号Ｓ１１はアドレス認識・制御回路１０３に入力される。
【００１６】
以下、データ多重回路１０１、多重タイミングパルス生成回路１０２、アドレス認識・制御回路１０３、及びＷＥ生成回路１２の詳細な動作について説明する。
【００１７】
アドレス認識・制御回路１０３は、サブアドレス信号Ｓ１１のＬＳＢ（最下位ｂｉｔ）、すなわち０ビット目を、上位・下位判別信号Ｓ１２（図２，Ｋ［０］）として出力する。一方、サブアドレス信号Ｓ１１のＬＳＢ以外のビット、すなわち、７ビット目から１ビット目を、マイコンレジスタ群１３に対する書き込み用のＩＩＣアドレス信号Ｓ１５（図２，Ｋ［７：１］）として出力する。なお、ここで、最下位ビットは“０”に指定しておく。これは、サブアドレスはその次に入力される下位ビットのＤｅｔａＹのアドレスを指定し、それに続く、上位ビットのＤｅｔａＹのアドレスは、サブアドレス生成回路１１６で自動的にインクリメントされるからである。つまり、最下位ビットを“０”に指定しておくことで、図２のＫ［０］に示すように、サブアドレスに続くＤｅｔａＹが下位ビットで、それに続くＤｅｔａＹが上位ビットと判別できることになる。また、図２のＫ［７：１］に示すように、ＩＩＣサブアドレス信号Ｓ１５を、上位ビットのＤｅｔａＹの入力が終了するまで出力する。これにより、下位ビットのＤｅｔａＹと上位ビットのＤｅｔａＹとを合わせた１６ビット分のＩＩＣデータのアドレスをＩＩＣアドレス信号Ｓ１５で指定することができる。
【００１８】
多重タイミングパルス生成回路１０２は、ロードタイミングパルス信号Ｓ１０と上位・下位判別信号Ｓ１２とを入力として、ＤｅｔａＹ（下位ビット）の入力と上位ビット（ＤｅｔａＹ）の入力とがそれぞれ終了したタイミングでＨｉｇｈの状態を示すタイミングパルス信号を生成し、この信号をタイミングパルス信号Ｓ１３（図２，Ｌ）、またはＷＥ基準パルスＳ１６（図２，Ｌ）として出力する。
【００１９】
データ多重回路１０１は、ＤｅｔａＳ／Ｐ回路１１３から出力された８ビットのＩＩＣデータ信号Ｓ９を、多重タイミングパルス生成回路１０２から出力される多重タイミングパルス信号Ｓ１３に基づいて多重処理して、ＩＩＣデータ信号Ｓ９のビット幅を、マイコンのデータバス幅に合わせる。ここでは、マイコンからのデータは１６ビットであることから、８ビットデータであるＤｅｔａＹ（下位ビット）とＤｅｔａＹ上位ビットとを多重して、１６ビットのＩＩＣ多重データ信号Ｓ１４を出力する。この多重タイミングを、図２のＮ［７：０］、Ｏ［１５：８］に示す。
【００２０】
ＷＥ生成回路１２のＥｎａｂｌｅ  ｗｉｎｄｏｗ１０４は、ＷＥ基準パルス１６を入力し、マイコンレジスタへ書き込みを行う際のライトイネーブルウィンドウパルスＳ１７を出力する。パルスカウンタ１０５は、ライトイネーブルウィンドウパルスＳ１７をカウントして、カウント結果をパルスカウンタ値Ｓ１８（図２，Ｍ）として出力する。そして、ＷＥ生成回路１２は、パルスカウンタ値Ｓ１８が必要な多重回数ｎ（今回の例ではｎ＝２）のカウント値を示したときに、パルスカウンタ１０５の後段のカウンタから、ＩＩＣライトイネーブル信号Ｓ１９（図２，Ｐ）を出力する。このＩＩＣライトイネーブル信号Ｓ１９は、１６ビット分のＩＩＣデータをマイコンレジスタ群１３に書き込むタイミングを示している。
【００２１】
以上のようにして生成されたＩＩＣ多重データ信号Ｓ１４、ＩＩＣアドレス信号Ｓ１５、及びＩＩＣライトイネーブル信号Ｓ１９はセレクタ１０６〜１０８に入力される。セレクタ１０６〜１０８は、外部から入力するセレクタ信号Ｓ３９に基づいて、出力する信号を切り替える。すなわち、セレクタ１０６は、マイコンデータ信号Ｓ６またはＩＩＣ多重データ信号Ｓ１４を選択して、データ信号Ｓ２０として出力する。セレクタ１０７は、マイコンアドレス信号Ｓ７またはＩＩＣアドレス信号Ｓ１５を選択して、アドレス信号Ｓ２１として出力する。セレクタ１０８は、マイコンライトイネーブル信号Ｓ８またはＩＩＣライトイネーブル信号Ｓ１９を選択し、ライトイネーブル信号Ｓ２２として出力する。このような切り替え動作により、データ信号Ｓ２０が、アドレス信号Ｓ２１が示すアドレスに従って、ライトイネーブル信号Ｓ２２が示すタイミングで、マイコンレジスタ群１３の各レジスタに書き込まれる。なお、アドレス信号Ｓ２１、及びライトイネーブル信号Ｓ２２は、マイコンレジスタ用制御信号Ｓ２３として、マイコンレジスタ群１３に出力される。また、マイコンレジスタ群１３にデータが書き込まれるタイミングを、図２の“Ｑ”に示す。
【００２２】
以上のように、本実施の形態１に係るＩＩＣ・マイコンＩ／Ｆ制御回路は、マイコンのデータバス幅が８ｎ（ｎは正の整数）ビットであるとき、ＩＩＣからシリアル伝送された８ビットのデータをｎ回多重して、８ｎビットのデータバス幅に合わせるようにした。そして、その多重データに対応するライトイネーブル信号とアドレス信号とを生成するようにした。これにより、マイコンデータのビット幅とＩＩＣデータのビット幅とを統一することができ、その結果、１グループのマイコンレジスタ群を備えるだけで、マイコン、及びＩＩＣの両方からのアクセスに対応することができる。すなわち、レジスタおよびセレクタの数を増やすことなく、マイコン制御回路とＩＩＣ制御回路とを１つの回路に共用化することができる。
【００２３】
（実施の形態２）
以下、本発明の実施の形態２について図３、図４を用いて説明する。
図３は本実施の形態２に係るＩＩＣ・マイコンＩ／Ｆ制御回路の構成を示すブロック図である。図１に示すＩＩＣ・マイコンＩ／Ｆ制御回路内の構成要素と同一の構成要素については、同一符号を付し、それらの説明を省略する。図３に示すＩＩＣ・マイコンＩ／Ｆ制御回路は、図１に示すＩＩＣ・マイコンＩ／Ｆ制御回路に、差分検出回路３０１と、ホールド回路３０２と、遅延レジスタ３０３と、ライトイネーブル強制出力回路３０４とを備えることを特徴とする。
【００２４】
以上のように構成されるＩＩＣ・マイコンＩ／Ｆ制御回路の動作について図４を用いて説明する。なお、説明わかりやすくするために、マイコンデータのビット幅が１６ビットであることとして、以下の説明を行う。
【００２５】
図３に示すように、差分検出回路３０１は、Ｓｔａｒｔ／ｅｎｄ検出回路１１２から出力されるエンドコンディション検出信号Ｓ４１とパルスカウンタ値Ｓ１８とを入力する。図４のＥ、Ｆに示すように、ＩＩＣ多重データ信号Ｓ１４のビット幅が、マイコンのデータバス幅に満たないまま、ＩＩＣからシリアルデータ信号Ｓ４の転送が終了したとする。このとき、エンドコンディション検出信号Ｓ４１の波形は図４に示す“Ｒ”のようになる。このようなエンドコンディション検出信号Ｓ４１を入力すると、差分検出回路３０１は、本来必要なＩＩＣデータ信号Ｓ９の多重回数ｎ（ｎは正の整数）とパルスカウンタ値Ｓ１８が示すカウンタ値との差分をとり、その差分値Ｓ４２（図４，Ｓ）をホールド回路３０２に出力する。
【００２６】
ホールド回路３０２は、Ｓｔａｒｔ／ｅｎｄ検出回路１１２からエンドコンディション検出信号Ｓ４１を、マイコンレジスタ群１３からホールドデータ信号Ｓ４３を、データ多重回路１０１からＩＩＣ多重データ信号Ｓ１４を、アドレス認識・制御回路１０３からＩＩＣアドレス信号Ｓ１５を入力する。そして、エンドコンディション検出信号Ｓ４１が図４に示す“Ｒ”のときに、ＩＩＣアドレス信号Ｓ１５が示すアドレスに従って、ホールドデータ信号Ｓ４３をホールドする。このホールドタイミングを図４の“Ｔ”に示す。さらに、ホールド回路３０２は、差分値Ｓ４２に基づいて、ＩＩＣ多重データ信号Ｓ１４に対して、不足しているビット分のデータをホールドデータ信号Ｓ４３で補う。不足しているビット分のデータは、差分値をｍ（ｍは０以上の整数）とすると、８ｍビット分のデータになる。本実施の形態１においては、ホールド回路３０２は、８ビット分のデータを補い、１６ビットのデータ信号Ｓ４０を出力する。
【００２７】
データ信号Ｓ４０をマイコンレジスタ群１３に書き込むタイミングを示すＩＩＣライトイネーブル信号は、ライトイネーブル強制出力回路３０４によって生成され、遅延レジスタ３０３を介してセレクタ１０８に出力される。ライトイネーブル強制出力回路３０４は、ライトイネーブル信号Ｓ１９を入力する前に、Ｓｔａｒｔ／ｅｎｄ検出回路１１２からエンドコンディション検出信号Ｓ４１を入力すると、強制ライトイネーブル信号Ｓ４４（図４，Ｕ）を遅延レジスタ３０３と、ホールド回路３０２とに出力する。ホールド回路３０３は、この強制ライトイネーブル信号Ｓ４４を入力した時点でデータ信号Ｓ４０を出力する。遅延レジスタ３０３は、強制ライトイネーブル信号Ｓ４４を、一定期間遅延して、ＩＩＣライトイネーブル信号Ｓ４５（図４，Ｖ）としてセレクタ１０８に出力する。
【００２８】
以上のような動作により、マイコンのデータバス幅と同じビット幅のデータ信号Ｓ４０が、ＩＩＣライトイネーブル信号Ｓ４５に示すタイミングで、ＩＩＣアドレス信号Ｓ１５が指定するアドレスのマイコンレジスタ１１７ａに書き込まれることになる。このデータ信号Ｓ４０の書き込みタイミングを図４の“Ｗ”に示す。
【００２９】
以上のように本実施の形態２に係るＩＩＣ・マイコンレジスタＩ／Ｆ回路は、多重データ信号のビット幅が、マイコンのデータバス幅に満たないまま、ＩＩＣからシリアルデータ信号の伝送が終了したときに、不足しているデータを予め保持しているデータで補い、ＩＩＣデータのビット幅を、マイコンの８ｎビットのデータバス幅に合わせるようにした。これにより、多重データ信号のビット幅が、マイコンのデータバス幅に満たないまま、シリアルデータ信号の伝送が終了しても、ＩＩＣデータとマイコンデータのビット幅を統一することができる。
【００３０】
【発明の効果】
以上のように本発明に係るＩＩＣ・マイコンＩ／Ｆ制御回路は、マイコンのデータバス幅が８ｎビットであるとき、ＩＩＣからシリアル伝送された８ビットのデータを多重処理して、８ｎビットのデータバス幅に合わせるようにするとともに、その多重データに対応するライトイネーブル信号とアドレス信号とを生成するようにした。これにより、マイコンデータのビット幅とＩＩＣデータのビット幅とを統一することができ、その結果、１グループのマイコンレジスタ群を備えるだけで、マイコン、及びＩＩＣの両方からのアクセスに対応することができる。すなわち、レジスタおよびセレクタの数を増やすことなく、マイコン制御回路とＩＩＣ制御回路とを１つの回路に共用化することができる。
【００３１】
また、本発明に係るＩＩＣ・マイコンレジスタＩ／Ｆ回路は、多重データ信号のビット幅が、マイコンのデータバス幅に満たないまま、ＩＩＣからシリアルデータ信号の伝送が終了したときに、不足しているデータを予め保持しているデータで補い、ＩＩＣデータのビット幅を、マイコンの８ｎビットのデータバス幅に合わせるようにした。これにより、多重データ信号のビット幅が、マイコンのデータバス幅に満たないまま、シリアルデータ信号の伝送が終了しても、ＩＩＣデータとマイコンデータのビット幅を統一することができる。
【図面の簡単な説明】
【図１】本実施の形態１に係るＩＩＣ・マイコンＩ／Ｆ共用回路の構成を示すブロック図である。
【図２】本実施の形態１に係るＩＩＣ・マイコンＩ／Ｆ共用回路の動作タイミングを示すチャート図である。
【図３】本実施の形態２に係るＩＩＣ・マイコンＩ／Ｆ共用回路の構成を示すブロック図である。
【図４】本実施の形態１に係るＩＩＣ・マイコンＩ／Ｆ共用回路のＩＩＣの多重データが連続して伝送されなかった際の動作タイミングを示すチャート図である。
【図５】従来のＩＩＣ・マイコンＩ／Ｆ制御回路の構成を示すブロック図である。
【図６】従来のＩＩＣ・マイコンＩ／Ｆ制御回路の動作タイミングを示すチャート図である。
【符号の説明】
Ｓ１  マイコンからの８ｎビットデータ信号
Ｓ２  マイコンからのアドレス信号
Ｓ３  マイコンからのＣｔｒｌ信号
Ｓ４  ＩＩＣバスからのシリアルデータ信号
Ｓ５  ＩＩＣバスからのシリアルクロック
Ｓ６  マイコンデータ信号
Ｓ７  マイコンアドレス信号
Ｓ８  マイコンライトイネーブル信号
Ｓ９  ＩＩＣデータ信号
Ｓ１０  ロードタイミングパルス信号
Ｓ１１  サブアドレス信号
Ｓ１２  上位・下位判別信号
Ｓ１３  多重タイミングパルス信号
Ｓ１４  ＩＩＣ多重データ信号
Ｓ１５  マイコンレジスタ用アドレス信号
Ｓ１６  ＷＥ基準パルス信号
Ｓ１７  ライトイネーブルウィンドウパルス
Ｓ１８  パルスカウンタ値
Ｓ１９  ライトイネーブル信号
Ｓ２０  データセレクタ出力信号
Ｓ２１  アドレスセレクタ出力信号
Ｓ２２  ライトイネーブルセレクタ出力信号
Ｓ２３  マイコン用レジスタへの制御信号
Ｓ２４  マイコン用レジスタへの制御信号
Ｓ２５  ＩＩＣ用レジスタへの制御信号
Ｓ２６〜Ｓ２９  ＩＩＣ用レジスタ群の各レジスタからの８ビット出力データ
Ｓ３０〜Ｓ３３  マイコン用レジスタ群の各レジスタからの８ビット出力データ
Ｓ３４〜Ｓ３７  セレクタ出力信号
Ｓ３８  必要多重回数ｎ
Ｓ３９  セレクト信号
Ｓ４０  データ信号
Ｓ４１  エンドコンディション検出信号
Ｓ４２  差分値
Ｓ４３  ホールドデータ信号
１０１  データ多重回路
１０２  多重タイミングパルス生成回路
１０３  アドレス認識・制御回路
１０４  ライトイネーブルウィンドウ生成回路
１０５  パルスカウンタ
１０６  データ信号のセレクタ
１０７  アドレス信号のセレクタ
１０８  ライトイネーブル信号のセレクタ
１０９  Ｉ／Ｏデータ制御回路
１１０  ライトアドレス生成回路
１１１  ライトイネーブル生成回路
１１２  Ｓｔａｒｔ／ｅｎｄ検出回路
１１３  ＤｅｔａＳ／Ｐ回路
１１４  ロードタイミングパルス生成回路
１１５  アドレス認識回路
１１６  サブアドレス生成回路
１１７ａ  マイコンレジスタ
１１７ｂ  ＩＩＣレジスタ
３０１  差分検出回路
３０２  ホールド回路
１２０〜１２４  入力端子
１２５〜１２８  出力端子
１２９〜１３２  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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