(57)【要約】【課題】テストモード時、消費電流の少ない既存の電源電圧端子および接地電圧端子を、電圧降下や電圧変動の影響を受けやすい同期回路に対する電源供給用として利用して安定した電源で回路動作を行うことにより、安定したテストモード動作を実現する半導体集積回路装置およびその制御方法を提供すること。【解決手段】テストモード動作を行う場合、テストモード時に消費電流の少ない電源電圧端子や接地電圧端子を、同期回路に対する電源電圧及び接地電圧の専用供給端子として利用することにより、同期回路に供給される電源電圧および接地電圧に電圧降下や電圧変動が混入されることはなく安定した電源を供給することができ、安定した周波数の内部クロック信号でテストモード動作を実現する半導体集積回路装置およびその制御方法を提供することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
動作試験時において、動作試験用内部クロック信号を生成する同期回路と、回路動作の不要な非テスト回路とを備える半導体集積回路装置であって、
前記同期回路と、前記非テスト回路のうち少なくとも何れか１つの所定非テスト回路とに、共通に電圧供給する共通電源線と、
前記共通電源線への電圧供給を行うための共通電源端子とを備え、
前記同期回路と前記所定非テスト回路とは、排他的に活性化制御されることを特徴とする半導体集積回路装置。
【請求項２】
前記非テスト回路とは、非動作試験時に必要とされる信号またはデータの入力、出力、または入出力が行われるバッファ回路であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記共通電源線により電圧供給され、動作試験時に必要とされるテスト信号またはテストデータの入力、出力、または入出力が行われる、少なくとも１つのテストバッファ回路を備え、
前記テストバッファ回路は、前記同期回路と共に活性化制御されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
動作試験状態への移行または動作試験状態の解除を指示するテスト制御信号が入力されるテスト制御端子と、
前記テスト制御端子に接続され、常時、回路動作が許可される制御信号バッファ回路とを備え、
前記制御信号バッファ回路を介して入力される前記テスト制御信号に応じて、前記同期回路と前記所定非テスト回路とが排他的に活性化制御されることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記同期回路、および前記所定非テスト回路は、前記共通電源線が接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
動作試験状態への移行を指示する前記テスト制御信号に基づき、前記同期回路において回路動作が許可されると共に、前記所定非テスト回路において回路動作が禁止され、
動作試験状態の解除を指示する前記テスト制御信号に基づき、前記同期回路において回路動作が禁止されると共に、前記所定非テスト回路において回路動作が許可されることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項７】
前記共通電源線と、前記所定非テスト回路、前記テストバッファ回路、または前記制御信号バッファ回路との間に電圧変換回路を備え、
前記所定非テスト回路、前記テストバッファ回路、または前記制御信号バッファ回路には、前記共通電源線に供給される電圧が電圧変換されて供給されることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の半導体集積回路装置。
【請求項８】
動作試験用内部クロック信号を生成する内部クロック生成動作と、動作試験時に不要な非テスト動作のうち所定の非テスト動作とに対して、外部より共通に電圧供給を行う電圧供給ステップと、
動作試験状態において、前記内部クロック生成動作が許可されると共に、前記所定の非テスト動作が禁止される動作試験ステップと、
非動作試験状態において、前記内部クロック生成動作が禁止されると共に、前記所定の非テスト動作が許可される非動作試験ステップとを有することを特徴とする半導体集積回路装置の制御方法。
【請求項９】
前記非テスト動作とは、非動作試験時に必要とされる信号またはデータの入力、出力、または入出力であることを特徴とする請求項８に記載の半導体集積回路装置の制御方法。
【請求項１０】
前記電圧供給ステップでは、動作試験時に必要とされるテスト信号またはテストデータの入力、出力、または入出力である入出力テスト動作に対して、更に、電圧供給が行われ、
前記動作試験ステップにおいて、前記内部クロック生成動作に加えて、前記入出力テスト動作が許可されることを特徴とする請求項８に記載の半導体集積回路装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、安定した電源を供給することができる半導体集積回路装置およびその制御方法に関するものである。特に、試験時に電源を安定に供給することができる半導体集積回路装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置は高速化が進展してきており、半導体集積回路装置の動作試験においては、動作性能に合わせ、また試験時間を短縮するために、高速動作試験を行うことが好ましい。一般的に高速動作試験を行うためには、高速なクロック信号で高速動作する試験装置が必要となる。しかしながら、高速動作の試験装置は非常に高価であり試験コストの増大を招来することとなる。このため低速なクロック信号で動作する試験装置においても、高速動作試験を行えるようにする必要がある。
【０００３】
また、システムの高機能化に応じて、メモリ、マイコン等の数種類のデバイスを１つのパッケージ内に収納し各デバイス間を相互に接続してシステムを構築する、いわゆるシステム・イン・パッケージ（以下、ＳＩＰと略記する。）が提案されている。ＳＩＰに搭載されるデバイスには、パッケージ後においては外部端子を待たないものもあるため、パッケージ前のウェハ状態においてプロ−ピングにより動作試験を行うことが必要となる。プロ−ピングにより試験を行う際には、試験装置と測定対象のデバイスとをプローブにより接続する。しかしながら、プローブによるデバイスの駆動においては、プローブまでの長大なリード線等による多大な負荷の駆動を伴うため、高速動作が困難であることが一般的である。また、これらの多大な負荷に関わらず高速動作の駆動をさせるためには、十分な負荷駆動能力を備えた高価な試験装置が必要となり、試験コストの増大を招来することとなる。低速なクロック信号で動作する試験装置においても、高速動作試験を行えるようにする必要がある。
【０００４】
そこで、上記のデバイスの中には、外部からの低速クロック信号を専用の高速クロック信号に変換して自己診断試験を行う機能を備えるデバイスが提案されている。ビルトインセルフテスト（以下、ＢＩＳＴと略記する。）回路と、フェーズロックループ（以下、ＰＬＬと略記する。）回路若しくはディレーロックループ（以下、ＤＬＬと略記する。）回路とを備えたデバイスである。このデバイスでは、ＰＬＬ回路若しくはＤＬＬ回路において、動作試験を行うテストモードにおいて入力される低速なクロック信号に対して逓倍された周波数を持つ高速な内部クロック信号を発生する。内部クロック信号をＢＩＳＴ回路に入力することにより、低速なクロック信号で動作する試験装置においても高速動作試験を行うことが可能となる。
【０００５】
ここで、内部クロック信号を発生するＰＬＬ回路若しくはＤＬＬ回路においては、電源電圧や接地電圧といった電源からノイズが侵入することで印加電圧が変動することにより、内部クロック信号の周波数が変動してしまう場合がある。内部クロック信号に応じてテスト信号を生成するＢＩＳＴ回路にとっては、こうした内部クロック信号の周波数変動は問題である。例えば、試験すべき条件に対して内部クロック信号が低い周波数であった場合には、動作不良を検出できない可能性がある。また逆に試験すべき条件に対して内部クロック信号が高い周波数であった場合には、正常なデバイスを不良と判断してしまう可能性がある。
【０００６】
特許文献１に開示されている半導体集積回路装置を図５に示す。同期回路１０１はＰＬＬ回路若しくはＤＬＬ回路により構成されている。同期回路１０１より出力される内部クロック信号（ＩＣＬＫ）は、内部テストクロックとしてＢＩＳＴ回路（不図示）に供給される。信号入力端子ＰＡには、デバイスの通常動作を行う通常モードでは入力バッファ回路１１５に対する入力信号を与え、テストモードではＭＯＳトランジスタ１１４の導通により同期回路１０１に電源電圧を与える。信号入力端子ＰＢには、通常使用モードでは入力バッファ回路１１７に対する入力信号を与え、テストモードではＭＯＳトランジスタ１１６の導通により同期回路１０１の接地電圧を与える。すなわち、テストモードにおいては使用しない信号入力端子ＰＡおよびＰＢを同期回路１０１の電源電圧端子および接地電圧端子として使用する。テストモード時、信号入力端子ＰＡおよびＰＢより同期回路１０１に対して専用の電源電圧および接地電圧が供給される。尚、ＭＯＳトランジスタ１１４、１１６は、相補のＢＩＳＴイネーブル信号（／ＢＥＮ、ＢＥＮ）により導通制御される。
【０００７】
差動アンプ１０５とＭＯＳトランジスタ１０６は、電圧降圧回路２００を構成する。差動アンプ１０５の非反転入力端子＋はノードＮＡと接続され、反転入力端子−には基準電圧（Ｖｒｅｆ）が入力される。差動アンプ１０５は、ＢＩＳＴイネーブル信号（ＢＥＮ）により活性化される。ＭＯＳトランジスタ１０６はノードＮＡとＭＯＳトランジスタ１１４の一方の導通端子との間に接続される。ＭＯＳトランジスタ１０６は、差動アンプ１０５の出力に応じて導通する。電圧降圧回路２００は、電圧供給ノードＮＡの電圧変動を防止して、同期回路１０１に対して安定した電圧供給を行うことを目的としている。
【０００８】
【特許文献１】
特開２００１−７６４８４号公報（段落００２８、００３４、００４２、００４６乃至００４９、第４図）
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１おいては、テストモードにおいて同期回路１０１の電源電圧端子として使用される信号入力端子ＰＡは、ＭＯＳトランジスタ１１４および１０６を介して同期回路１０１に接続される。また、同期回路１０１の接地電圧端子として使用される信号入力端子ＰＢは、ＭＯＳトランジスタ１１６を介して同期回路１０１に接続される。ここで、信号入力端子ＰＡおよびＰＢから同期回路１０１に供給される電源電圧および接地電圧は、電圧降下を生ずることなく同期回路１０１に供給されることが要求される。したがって、ＭＯＳトランジスタ１０６、１１４および１１６については、導通時のオン抵抗等のインピーダンス成分を低減する必要からトランジスタサイズを大きくする必要があり、チップ上多大な占有面積を必要とすることとなり問題である。
【００１０】
特に、同期回路１０１への電源電圧の供給経路については、信号入力端子ＰＡからの経路確立のためのＭＯＳトランジスタ１１４に加え、電源電圧の安定化のためのＭＯＳトランジスタ１０６が備えられ、２つのＭＯＳトランジスタ１１４、１０６のインピーダンス成分が加算されて経路上のインピーダンス成分が存在する。この加算されたインピーダンス成分を低減するために、ＭＯＳトランジスタ１１４、１０６のサイズを更に大きくする必要があり問題である。
【００１１】
また、信号入力端子ＰＡおよびＰＢは、通常モードにおいて入力バッファ１１５および１１７に信号を入力する入力端子であるため、寄生容量を小さくする必要がある。これは信号入力端子ＰＡおよびＰＢから入力バッファ１１５および１１７に入力される信号については高速な応答特性が必要とされるためである。寄生容量を小さくするためには、ＭＯＳトランジスタ１１４、１１６のトランジスタサイズを小さくすることが必要となる。すなわち、信号端子としての高速応答特性と電源端子としての電圧降下のない電源電圧及び接地電圧の供給とを同時に満足することができず問題である。
【００１２】
本発明は前記従来技術の課題を解消するためになされたものであり、テストモード時、消費電流の少ない既存の電源電圧端子および接地電圧端子を、電源ノイズや電源変動の影響を受けやすいＰＬＬ回路等の同期回路に対する電源供給用として利用して安定した電源で回路動作を行うことにより、安定したテストモード動作を実現する半導体集積回路装置およびその制御方法を提供するものである。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体集積回路装置では、動作試験時において、動作試験用内部クロック信号を生成する同期回路と、回路動作の不要な非テスト回路とを備える半導体集積回路装置であって、同期回路と、非テスト回路のうち少なくとも何れか１つの所定非テスト回路とに、共通に電圧供給する共通電源線と、共通電源線への電圧供給を行うための共通電源端子とを備え、同期回路と所定非テスト回路とは、排他的に活性化制御されることを特徴とする。
【００１４】
請求項１の半導体集積回路装置では、共通電源端子から共通電源線を介して、同期回路と所定非テスト回路とに共通に電圧供給が行われながら、同期回路と所定非テスト回路とは、排他的に活性化制御される。
【００１５】
これにより、同期回路および所定非テスト回路には、共通電源線により共通に電圧供給が行われるため、排他的活性化制御に際し、共通電源端子から同期回路または所定非テスト回路に至る電圧供給経路の切り替え機構は存在しない。このため、切り替え機構に伴うインピーダンス成分は経路上に存在せず、電源電流による電圧降下や電源ノイズによる電圧変動を低減することができる。動作試験時、同期回路に安定した電圧を印加することができ、安定した周波数の内部クロック信号の発生により安定した動作試験を行うことができる。
【００１６】
また、電圧供給経路上に切り替え機構を備える必要がないため、チップ上に切り替え機構の配置領域を確保する必要がない。電圧降下や電圧変動を低減するためには、経路上のインピーダンス成分を十分に低減することが必要であり、一般的に電流経路に十分なサイズを有する切り替え機構が必要となる。従って、切り替え機構の配置領域を必要としないことによるチップ面積の低減への寄与は大である。
【００１７】
また、同期回路への電圧供給は、電圧供給用に備えられる共通電源端子から行われ、他の信号端子と共用されることはない。共通電源線に電圧供給経路の切り替え機構がなく切り替え機構によるインピーダンス成分がないことと相俟って、他の信号への影響を排除しながら電圧降下や電圧変動が低減され安定した電圧を供給することができる。
【００１８】
同期回路の電源として、動作試験を行う際に回路動作の不要な所定非テスト回路の電源を利用できる。これにより、同期回路用に新たな電源端子を追加することなく共通な共通電源端子を備えることにより、動作試験時の同期回路の電源を確保することができる。
【００１９】
請求項２に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、非テスト回路とは、非動作試験時に必要とされる信号またはデータの入力、出力、または入出力が行われるバッファ回路であることを特徴とする。バッファ回路は動作試験時には回路動作が不要であり、同期回路との間で共通電源端子および共通電源線を共用することができる。
【００２０】
請求項３に係る半導体集積回路装置は、請求項１の半導体集積回路装置において、共通電源線により電圧供給され、動作試験時に必要とされるテスト信号またはテストデータの入力、出力、または入出力が行われる、少なくとも１つのテストバッファ回路を備え、テストバッファ回路は、同期回路と共に活性化制御されることが好ましい。これにより、動作試験時に、テストバッファ回路と同期回路とを共に活性化することができる。
【００２１】
請求項４に係る半導体集積回路装置は、請求項１の半導体集積回路装置において、動作試験状態への移行または動作試験状態の解除を指示するテスト制御信号が入力されるテスト制御端子と、テスト制御端子に接続され、常時、回路動作が許可される制御信号バッファ回路とを備え、制御信号バッファ回路を介して入力されるテスト制御信号に応じて、同期回路と所定非テスト回路とが排他的に活性化制御されることを特徴とする。
【００２２】
請求項４の半導体集積回路装置では、制御信号バッファ回路は、常時、回路動作が許可されており、テスト制御端子から、動作試験状態への移行・解除を指示するテスト制御信号を常時取り込み、同期回路と所定非テスト回路とが排他的に活性化制御される。これにより、同期回路と所定非テスト回路との排他的な活性化制御は、テスト制御端子から入力されるテスト制御信号に応じて、常時行われることができる。
【００２３】
請求項５に係る半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、同期回路、および所定非テスト回路は、共通電源線が接続されることが好ましい。これにより、同期回路、および所定非テスト回路には共通電源線が直結され、経路上のインピーダンス成分を低減することができる。
【００２４】
請求項６の半導体集積回路装置は、請求項４の半導体集積回路装置において、動作試験状態への移行を指示するテスト制御信号に基づき、同期回路において回路動作が許可されると共に、所定非テスト回路において回路動作が禁止され、動作試験状態の解除を指示するテスト制御信号に基づき、同期回路において回路動作が禁止されると共に、所定非テスト回路において回路動作が許可されることを特徴とする。
【００２５】
これにより、同期回路および所定非テスト回路の活性化制御は、イネーブル信号等の回路動作の許可・禁止の制御により行なわれる。回路動作の許可に応じて回路動作が行なわれることにより共通電源線を介して電源電流が流れ、回路動作の禁止に応じて回路動作が停止されることにより共通電源線を介した電源電流が流れなくなる。同期回路および所定非テスト回路に共に電圧が供給される状態が維持されたままで、回路動作の許可・禁止の制御により排他的に回路動作が行なわれることにより、電源電流の消費を排他的に行うことができる。電圧供給を切り替えるために共通電源線に切り替え機構を備える必要はなく、経路上のインピーダンス成分を低減することができる。
【００２６】
請求項７に係る半導体集積回路装置は、請求項１乃至４の少なくとも何れか１項に記載の半導体集積回路装置において、共通電源線と、所定非テスト回路、テストバッファ回路、または制御信号バッファ回路との間に電圧変換回路を備え、所定非テスト回路、テストバッファ回路、または制御信号バッファ回路には、共通電源線に供給される電圧が電圧変換されて供給されることが好ましい。これにより、所定非テスト回路、テストバッファ回路、または制御信号バッファ回路に適合した電圧を供給することができる。
【００２７】
請求項８の半導体集積回路装置の制御方法は、動作試験用内部クロック信号を生成する内部クロック生成動作と、動作試験時に不要な非テスト動作のうち所定の非テスト動作とに対して、外部より共通に電圧供給を行う電圧供給ステップと、動作試験状態において、内部クロック生成動作が許可されると共に、所定の非テスト動作が禁止される動作試験ステップと、非動作試験状態において、内部クロック生成動作が禁止されると共に、所定の非テスト動作が許可される非動作試験ステップとを有することを特徴とする。
【００２８】
請求項８の半導体集積回路装置の制御方法では、電圧供給ステップにより、動作試験用内部クロック信号を生成する内部クロック生成動作と、動作試験時に不要な非テスト動作のうち所定の非テスト動作とに対して、外部より共通に電圧供給が行われる。動作試験ステップでは、内部クロック生成動作が許可されると共に所定の非テスト動作が禁止されて動作試験状態となる。非動作試験ステップでは、内部クロック生成動作が禁止されると共に所定の非テスト動作が許可されて非動作試験状態となる。
【００２９】
これにより、内部クロック生成動作および所定の非テスト動作は、イネーブル信号等の動作の許可・禁止の制御により行なわれる。動作の許可に応じて動作が行なわれることにより電源電流が流れ、動作の禁止に応じて動作が停止されることにより電源電流が流れなくなる。内部クロック生成動作および所定の非テスト動作に外部から共通に電圧が供給される状態で、動作の許可・禁止の制御により排他的に動作が行なわれることにより、電源電流の消費を排他的に行うことができる。電圧供給を切り替えるための機構を備える必要はなく、経路上のインピーダンス成分を低減することができる。電源電流による電圧降下や電源ノイズによる電圧変動を低減することができ、動作試験時、安定した内部クロック生成動作により安定した動作試験を行うことができる。
【００３０】
請求項９の半導体集積回路装置の制御方法は、請求項８の半導体集積回路装置の制御方法において、非テスト動作とは、非動作試験時に必要とされる信号またはデータの入力、出力、または入出力であることを特徴とする。非テスト動作は動作試験時には動作不要であり、内部クロック生成動作との間で排他的な動作の許可・禁止の制御を行うことができる。
【００３１】
請求項１０の半導体集積回路装置の制御方法は、請求項８の半導体集積回路装置の制御方法において、電圧供給ステップでは、動作試験時に必要とされるテスト信号またはテストデータの入力、出力、または入出力である入出力テスト動作に対して、更に、電圧供給が行われ、動作試験ステップにおいて、内部クロック生成動作に加えて、入出力テスト動作が許可されることが好ましい。これにより、動作試験時に、入出力テスト動作と内部クロック生成動作とを共に活性化することができる。
【００３２】
【発明の実施の形態】
以下、本発明の半導体集積回路装置およびその制御方法について具体化した実施形態を図１乃至３に基づき図面を参照しつつ詳細に説明する。
【００３３】
図１は、本発明の実施形態１としてＢＩＳＴ回路とＰＬＬ回路とを搭載した半導体集積回路装置に対して、本発明を適用する場合の一例である。
【００３４】
半導体集積回路装置１においては、通常モードにおいてはクロック端子ＣＬＫから入力されるクロック信号（ＣＬＫ）に応じて、コントロール端子ＣＴＲＬ、アドレス端子Ａｄｄ、データ入力端子Ｄｉｎ等から入力される信号（ＣＴＲＬ）、（Ａｄｄ）、（Ｄａｔａ）を、入力バッファ回路３を介してメイン回路５に導入する。メイン回路５からの出力データ（Ｄａｔａ）は、出力バッファ回路６を介してデータ出力端子Ｄｏｕｔから外部へデータ（Ｄａｔａ）として出力される。
【００３５】
テストモードへは、ＢＩＳＴイネーブル端子ＢＥＮよりＢＩＳＴイネーブル信号（ＢＥＮ）が入力されることにより切り替わる。ＢＩＳＴイネーブル端子ＢＥＮは、テストモード用の入力バッファ回路であるテスト入力バッファ回路４を介して、入力バッファ回路３、出力バッファ回路６、ＰＬＬ回路７およびＢＩＳＴ回路８に接続される。ＰＬＬ回路７およびＢＩＳＴ回路８は、テストモードにおいてのみ使用される回路である。ＰＬＬ回路７においては、ＢＩＳＴクロック端子ＢＣＬＫからテスト入力バッファ回路４を介して入力されるＢＩＳＴクロック信号（ＢＣＬＫ）を逓倍し、高速な内部クロック信号（ＩＣＬＫ）を発生する。内部クロック信号（ＩＣＬＫ）はＢＩＳＴ回路８に入力される。
【００３６】
ＢＩＳＴ回路８は、ＢＩＳＴ用コマンド端子ＢＳＣからテスト入力バッファ回路４を介して入力されるＢＩＳＴ用コマンド信号（ＢＳＣ）に対応して、内部クロック信号（ＩＣＬＫ）に同期して、テスト用のクロック信号（ＣＬＫ）、コントロール信号（ＣＴＲＬ）、アドレス（Ａｄｄ）およびデータ（Ｄａｔａ）を発生しメイン回路５へ出力する。この場合、ＢＩＳＴ回路８が直接メイン回路５を動作させるため、入力バッファ回路３および出力バッファ回路６を介する、信号、アドレス、データの入出力は行われない。従って、入力バッファ回路３および出力バッファ回路６は、ＢＩＳＴイネーブル信号（ＢＥＮ）により非活性とされる。
【００３７】
ここで、半導体集積回路装置１においては、３つの独立した電源を有している。メイン回路５とＢＩＳＴ回路８とには、電源電圧端子ＶＤＤおよび接地電圧端子ＶＳＳより、電源電圧（ＶＤＤ）および接地電圧（ＶＳＳ）が供給される。入力バッファ回路３およびテスト入力バッファ回路４には、電源電圧端子ＶＤＤＩおよび接地電圧端子ＶＳＳＩより、電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）が供給される。出力バッファ回路６およびＰＬＬ回路７には、電源電圧端子ＶＤＤＱおよび接地電圧端子ＶＳＳＱより、電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）が供給される。各々の電源電圧および接地電圧を供給する電源はそれぞれ分離され独立しており、互いの動作により電圧降下やノイズの影響は受けない。
【００３８】
テストモードにおいて出力バッファ回路６は、ＢＩＳＴイネーブル信号（ＢＥＮ）により非活性とされる。非活性時の出力バッファ回路６は、その内部において動作する回路は少なく消費される電力はほとんど無い。そのため電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）においては、出力バッファ回路６の動作に起因する電源電流による電圧降下や電源ノイズによる電源変動はほとんど発生しない。入力バッファ回路３は、出力バッファ回路６と同様にＢＩＳＴイネーブル信号（ＢＥＮ）により非活性とされる。非活性時の入力バッファ回路３にはクロック信号（ＣＬＫ）、コントロール信号（ＣＴＲＬ）、アドレス（Ａｄｄ）およびデータ（Ｄｉｎ）の入力はなく、またその内部において動作する回路も少ない。従って、入力バッファ回路３で消費される電力はほとんど無い。電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）は、入力バッファ回路３に加えてテスト入力バッファ回路４にも供給されているが、入力バッファ回路３においてほとんど電力が消費されていないため、通常モードに比べて電圧降下やノイズの発生は小さくなる。
【００３９】
電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）は、出力バッファ回路６およびＰＬＬ回路７にスイッチ等なく直接電源線にて接続されている。このため、電源線にはスイッチ等に起因するインピーダンス成分は存在せず電源配線に伴う最小限のインピーダンス成分で電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）が供給される。電源電圧端子ＶＤＤＱおよび接地電圧端子ＶＳＳＱに供給された電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）を電圧降下させること無く出力バッファ回路６およびＰＬＬ回路７に供給することができる。また出力バッファ回路６とＰＬＬ回路７とは、ＢＩＳＴイネーブル信号（ＢＥＮ）により排他的に動作される。すなわち、ＢＩＳＴイネーブル信号（ＢＥＮ）が入力されることによりテストモードに移行した場合、ＰＬＬ回路７は活性され、出力バッファ回路６は非活性とされる。非活性時の出力バッファ回路６においては動作する内部回路は少なく電流消費は少ない。そのため電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）は、出力バッファ回路６に起因する電圧降下や電圧変動は無くＰＬＬ回路７に供給される。テストモード時、ＰＬＬ回路７に安定した電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）を供給することができ、ＰＬＬ回路７は、電圧降下や電圧変動に起因する周波数変動のない安定な動作を行うことができる。発振周波数の変動が少ない高精度な内部クロック信号（ＩＣＬＫ）を発生することができる。
【００４０】
尚、ＰＬＬ回路７はＤＬＬ回路に置き換えることも可能であり、同様に電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）を電源とすることで安定に動作させることができる。これにより、発振周波数の変動が少ない高精度な内部クロック信号（ＩＣＬＫ）を発生することができる。
【００４１】
図２は、本発明の実施形態２としてＢＩＳＴ回路とＰＬＬ回路とを搭載した半導体集積回路装置に対して、本発明を適用する場合の一例である。
【００４２】
図２に示す半導体集積回路装置３１では、半導体集積回路装置１（図１）において、ＰＬＬ回路７に供給されている電源電圧（ＶＤＤＱ）および接地電圧（ＶＳＳＱ）に代えて、ＰＬＬ回路３７に対して電源電圧端子ＶＤＤＩおよび接地電圧端子ＶＳＳＩから電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）が供給されている。半導体集積回路装置３１におけるその他の回路構成は、半導体集積回路装置１と同様である。
【００４３】
電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）は、入力バッファ回路３３、テスト入力バッファ回路３４およびＰＬＬ回路３７にスイッチ等なく直接電源線にて供給されている。このため、電源線にはスイッチ等に起因するインピーダンス成分は存在せず電源配線に伴う最小限のインピーダンス成分で電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）が供給される。電源電圧端子ＶＤＤＩおよび接地電圧端子ＶＳＳＩに供給される電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）を電圧降下させること無く入力バッファ回路３３、テスト入力バッファ回路３４およびＰＬＬ回路３７に供給することができる。入力バッファ回路３３とＰＬＬ回路３７とは、ＢＩＳＴイネーブル信号（ＢＥＮ）により排他的に動作される。すなわち、ＢＩＳＴイネーブル信号（ＢＥＮ）が入力されることによりテストモードに移行した場合、ＰＬＬ回路３７は活性され、入力バッファ回路３３は非活性とされる。非活性時の入力バッファ回路３３においては、クロック信号（ＣＬＫ）、コントロール信号（ＣＴＲＬ）、アドレス（Ａｄｄ）およびデータ（Ｄｉｎ）の入力はなく、また動作する内部回路もない。そのため電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）は、入力バッファ回路３３に起因する電圧降下や電圧変動は無くＰＬＬ回路３７に供給される。尚、テストモードにおいてもテストモード用のテスト入力バッファ回路３４は動作している。しかしながら、テスト入力バッファ回路３４における消費電流は少なく電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）に対する影響は小さい。これらにより、電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）を電源とした場合のＰＬＬ回路３７は安定に動作することができ、発振周波数の変動が少ない高精度な内部クロック信号（ＩＣＬＫ）を発生することができる。
【００４４】
尚、ＰＬＬ回路３７はＤＬＬ回路に置き換えすることも可能であり、同様に電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）を電源とすることで安定に動作することができる。これにより、発振周波数の変動が少ない高精度な内部クロック信号（ＩＣＬＫ）を発生することができる。
【００４５】
図３は、本発明の実施形態３としてＢＩＳＴ回路とＰＬＬ回路とを搭載した半導体集積回路装置に対して、本発明を適用する場合の一例である。
【００４６】
図３に示す半導体集積回路装置５１では、半導体集積回路装置３１（図２）に加えて、メイン回路５５およびＢＩＳＴ回路５８に、電源電圧（ＶＤＤ）から降圧された電源電圧を供給するために電源経路に電圧降下回路６２を備えると共に、入力バッファ回路５３およびテスト入力バッファ回路５４に電源電圧（ＶＤＤＩ）から降圧された電源電圧を供給するために電源経路に電圧降下回路６３および６４を備える構成である。半導体集積回路装置５１におけるその他の回路構成は、図２の半導体集積回路装置３１と同様である。
【００４７】
電源電圧端子ＶＤＤＩおよび接地電圧端子ＶＳＳＩとＰＬＬ回路５７とは、電圧降下回路を介さず、またスイッチ等も介さず直接電源線により接続されている。そのためＰＬＬ回路５７には電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）を電圧降下させることなく供給することができる。入力バッファ回路５３とＰＬＬ回路５７とは、ＢＩＳＴイネーブル信号（ＢＥＮ）により排他的に動作される。すなわち、ＢＩＳＴイネーブル信号（ＢＥＮ）が入力されることによりテストモードに移行した場合、ＰＬＬ回路５７は活性され、入力バッファ回路５３は非活性とされる。非活性時の入力バッファ回路５３においては、クロック信号（ＣＬＫ）、コントロール信号（ＣＴＲＬ）、アドレス（Ａｄｄ）およびデータ（Ｄｉｎ）の入力はなく、また動作する内部回路もない。そのため電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）は、入力バッファ回路５３に起因する電圧降下や電圧変動は無くＰＬＬ回路５７に供給される。尚、テストモードにおいてもテストモード用のテスト入力バッファ回路５４は動作している。しかしながら、テスト入力バッファ回路５４における消費電流は少なく電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）に対する影響は小さい。これらにより、電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）を電源とした場合のＰＬＬ回路５７は安定に動作することができ、発振周波数の変動が少ない高精度な内部クロック信号（ＩＣＬＫ）を発生することができる。
【００４８】
尚、ＰＬＬ回路５７はＤＬＬ回路に置き換えすることも可能であり、同様に電源電圧（ＶＤＤＩ）および接地電圧（ＶＳＳＩ）を電源とすることで安定に動作することができる。これにより、発振周波数の変動が少ない高精度な内部クロック信号（ＩＣＬＫ）を発生することができる。
【００４９】
ここで、実施形態１（図１）における出力バッファ回路６の非活性化、実施形態２および３（図２および３）における入力バッファ回路３３および５３の非活性化とは、例えば、ＢＩＳＴイネーブル信号（ＢＥＮ）による、出力バッファ回路６や入力バッファ回路３３および５３へのクロック信号（ＣＬＫ）の供給停止やバイアス電流、バイアス電圧の供給停止といった回路駆動源の供給停止等により行われる。これにより、回路動作は停止され電源電圧からの電流消費を停止または抑制することができる。
【００５０】
以上、詳細に説明したように、実施形態１乃至３によれば、共通電源端子の一例である図１の電源電圧端子ＶＤＤＱまたはＶＤＤＩ、および接地電圧端子ＶＳＳＱまたはＶＳＳＩから共通電源線を介して、同期回路の一例であるＰＬＬ回路７または３７と、所定非テスト回路の一例である出力バッファ回路６または入力バッファ回路３３とに共通に電圧供給が行われながら、各々は排他的に活性化制御される。
【００５１】
これにより、ＰＬＬ回路７または３７、および出力バッファ回路６または入力バッファ回路３３には、電源電圧端子ＶＤＤＱまたはＶＤＤＩ、および接地電圧端子ＶＳＳＱまたはＶＳＳＩにより共通に電圧供給が行われるため、ＢＩＳＴイネーブル信号（ＢＥＮ）による排他的活性化制御に際し、電源電圧端子ＶＤＤＱまたはＶＤＤＩ、および接地電圧端子ＶＳＳＱまたはＶＳＳＩからＰＬＬ回路７または３７と、出力バッファ回路６または入力バッファ回路３３とに至る電圧供給経路の切り替え機構は存在しない。このため、切り替え機構に伴うインピーダンス成分は経路上に存在せず、電源電流による電圧降下や電源ノイズによる電圧変動を低減することができる。動作試験時、ＰＬＬ回路７または３７に安定した電圧を印加することができ、安定した周波数の内部クロック信号（ＩＣＬＫ）の発生により安定した動作試験を行うことができる。
【００５２】
上記の効果を、ＰＬＬ回路を例にとり具体的に説明する。図４は、ＰＬＬ回路の回路ブロック図である。入力クロック信号ＣＫとフィードバックされたクロック信号ＣＫＦＢとが位相比較器７１に入力され、位相比較結果の信号Ｓｕｐ、Ｓｄｎが、チャージポンプ回路７３に入力される。チャージポンプ回路７３では、信号Ｓｕｐ、Ｓｄｎに応じて電圧制御発振器（ＶＣＯ）７７を制御するための源コントロール信号ＳＣ０が出力される。
【００５３】
源コントロール信号ＳＣ０は、位相比較されるクロック信号ＣＫ、ＣＫＦＢの発振周期に応じて変動する電圧波形であるので、ローパスフィルタ（ＬＰＦ）７５により直流バイアス電圧に平滑される。ここで、ローパスフィルタ（ＬＰＦ）７５は、いわゆるＣＲ時定数回路である。入力端子から電源電圧または接地電圧に至る径路に直列に接続される抵抗成分と容量成分とにより構成され、抵抗成分と容量成分との接続点から平滑されたコントロール信号ＳＣが出力される。
【００５４】
コントロール信号ＳＣは、電圧制御発振器（ＶＣＯ）７７に入力される。内部の発振器の駆動能力を制御することにより、発振周波数が制御された出力クロック信号ＣＫＯＵＴが出力される。ここで、発振器の駆動能力を制御するとは、発振器として奇数段のインバータゲートをループ状に接続する回路構成を考える場合、インバータゲートの構成トランジスタの駆動能力を制御することの他、インバータゲート間に接続される抵抗成分や容量成分といった負荷成分を制御することである。
【００５５】
出力クロック信号ＣＫＯＵＴは、Ｎ分周器７９を介してＮ分周された上でクロック信号ＣＫＦＢとして位相比較器７１にフィードバックされる。入力クロック信号ＣＫとクロック信号ＣＫＦＢとは同一周波数となるように制御されるため、入力クロック信号ＣＫのＮ逓倍の発振周波数で出力クロック信号ＣＫＯＵＴが出力されることとなる。出力クロック信号ＣＫＯＵＴが内部クロック信号（ＩＣＬＫ）である。
【００５６】
電源電圧や接地電圧が、電圧降下や電源ノイズにより電圧変動を生ずると、ＰＬＬ回路のローパスフィルタ（ＬＰＦ）７５においては、電源電圧または接地電圧に接続されている容量成分による容量結合により、コントロール信号ＳＣに電圧変動が伝播してしまう。その結果、電圧制御発振器（ＶＣＯ）７７への入力電圧が変動することとなり、出力クロック信号ＣＫＯＵＴの発振周波数が変動してしまう。また、電圧制御発振器（ＶＣＯ）７７においては、内部の発振器を構成しているインバータゲートや、インバータゲート間の負荷成分を制御する制御回路（不図示）等に印加される、電源電圧や接地電圧が変動することとなり、駆動能力や負荷成分が変動してしまうこととなる。これらにより、出力クロック信号ＣＫＯＵＴの発振周波数は変動してしまう。
【００５７】
ＢＩＳＴ回路において行われる動作試験として半導体記憶装置の試験を考える場合、その高速化に鑑みた場合動作周波数としては、例えば、周期９．２６ｎｓ±０．１ｎｓ（発振周波数：１０９ＭＨｚ〜１０６ＭＨｚ）が必要となる場合がある。この要求を満足するためには、コントロール信号ＳＣに許容される変圧変動は、０．０１Ｖ以下ということとなる。この変動条件が満たされない場合には、試験条件に対して緩い動作周波数により試験が行われることにより不良セルを検出することができない不具合、または厳しい動作周波数により試験が行われることにより正常セルを不良セルとして誤検出してしまう不具合等が発生するおそれがある。
【００５８】
スイッチ回路等の電圧供給経路の切り替え機構を介さないで電源電圧や接地電圧を供給することができるため電圧降下がなく、動作試験時には出力バッファ回路６または入力バッファ回路３３には電源電圧や接地電圧を供給しないために電源ノイズも発生しない本発明では、電圧変動を低減することができ、電圧変動に敏感に反応して発振周波数が変動してしまうＰＬＬ回路において、安定した発振周波数で内部クロック信号（ＩＣＬＫ）を供給することができる。
【００５９】
また、電圧供給経路上に切り替え機構を備える必要がないため、チップ上に切り替え機構の配置領域を確保する必要がない。電圧降下や電圧変動を低減するためには、経路上のインピーダンス成分を十分に低減することが必要であり、一般的に電流経路に十分なサイズを有する切り替え機構が必要となる。従って、切り替え機構の配置領域を必要としないことによるチップ面積の低減への寄与は大である。
【００６０】
また、ＰＬＬ回路７または３７への電圧供給は、電圧供給用に備えられる電源電圧端子ＶＤＤＱまたはＶＤＤＩ、および接地電圧端子ＶＳＳＱまたはＶＳＳＩから行われ、他の信号端子と共用されることはない。共通電源線に電圧供給経路の切り替え機構がなく切り替え機構によるインピーダンス成分がないことと相俟って、他の信号への影響を排除しながら電圧降下や電圧変動が低減され安定した電圧を供給することができる。
【００６１】
ＰＬＬ回路７または３７の電源として、動作試験を行う際に回路動作の不要な出力バッファ回路６または入力バッファ回路３３の電源を利用できる。これにより、ＰＬＬ回路７または３７用に新たな電源端子を追加することなく、動作試験時のＰＬＬ回路７または３７の電源を確保することができる。
【００６２】
出力バッファ回路６および入力バッファ回路３３は、非テスト回路の一例であり、これらは非動作試験時に必要とされる信号またはデータの入力、出力、または入出力が行われるバッファ回路である。これらは動作試験時には回路動作が不要であり、ＰＬＬ回路７または３７との間で電源端子および電源線を共用することができる。
【００６３】
テスト入力バッファ回路４または３４はテストバッファ回路の一例であり、共通電源線により電圧供給され、動作試験時に必要とされるテスト信号またはテストデータの入力、出力、または入出力が行われる。テスト入力バッファ回路４または３４は、ＰＬＬ回路７または３７と共に活性化制御されることが好ましい。これにより、動作試験時に、テスト入力バッファ回路４または３４と、ＰＬＬ回路７または３７とを共に活性化することができる。
【００６４】
ＢＩＳＴイネーブル信号（ＢＥＮ）はテスト制御信号の、ＢＩＳＴイネーブル端子ＢＥＮはテスト制御端子の各々一例である。また、入力バッファ回路４または３４は、制御信号バッファ回路の一例である。テスト入力バッファ回路４または３４は、常時、回路動作が許可されており、ＢＩＳＴイネーブル端子ＢＥＮから、動作試験状態への移行・解除を指示するＢＩＳＴイネーブル信号（ＢＥＮ）を常時取り込み、ＰＬＬ回路７または３７と、出力バッファ回路６または入力バッファ回路３３とが排他的に活性化制御される。これにより、ＰＬＬ回路７または３７と、出力バッファ回路６または入力バッファ回路３３との排他的な活性化制御は、ＢＩＳＴイネーブル端子ＢＥＮから入力されるＢＩＳＴイネーブル信号（ＢＥＮ）に応じて、常時行われることができる。
【００６５】
また、ＰＬＬ回路７または３７と、出力バッファ回路６または入力バッファ回路３３とは、共通電源線に直結されているので、経路上のインピーダンス成分を低減することができる。
【００６６】
ＢＩＳＴイネーブル信号（ＢＥＮ）が動作試験状態への移行を指示するものである場合には、ＰＬＬ回路７または３７の回路動作が許可されると共に、出力バッファ回路６または入力バッファ回路３３の回路動作が禁止される。また動作試験状態の解除を指示するものであれば、ＰＬＬ回路７または３７の回路動作が禁止されると共に、出力バッファ回路６または入力バッファ回路３３の回路動作が許可される。これにより、ＰＬＬ回路７または３７、および出力バッファ回路６または入力バッファ回路３３の活性化制御は、ＢＩＳＴイネーブル信号（ＢＥＮ）の回路動作の許可・禁止の制御により行うことができる。回路動作の許可に応じて回路動作が行なわれることにより共通電源線を介して電源電流が流れ、回路動作の禁止に応じて回路動作が停止されることにより共通電源線を介した電源電流が流れなくなる。ＰＬＬ回路７または３７、および出力バッファ回路６または入力バッファ回路３３に共に電圧が供給される状態が維持されたままで、回路動作の許可・禁止の制御により排他的に回路動作が行なわれ、電源電流の消費を排他的に行うことができる。電圧供給を切り替えるために共通電源線に切り替え機構を備える必要はなく、経路上のインピーダンス成分を低減することができる。
【００６７】
電圧降下回路６２乃至６４は電圧変換回路の一例であり、ＢＩＳＴ回路５８と共に、入力バッファ回路５３、およびテスト入力バッファ回路５４に、共通電源線に供給される電圧が電圧変換されて供給される。これにより、各々に適合した電圧を供給することができる。
【００６８】
テストモード時に動作し、外部から供給されるクロック信号を逓倍してテストモード時の内部クロック信号を供給する内蔵の同期回路を備える半導体集積回路装置について、動作試験を行う場合、テストモード時には使用しない電源電圧端子や接地電圧端子を、同期回路に対する電源電圧及び接地電圧の専用供給端子として利用することにより、同期回路に供給される電源電圧および接地電圧に電源電流による電圧降下や電源ノイズによる電圧変動が混入されることはなく安定した電源を供給することができ、安定した周波数の内部クロック信号で動作試験を行うことができる。高速な半導体集積回路装置の動作試験、また半導体集積回路装置が実装される前のウェハ状態におけるプロービング試験に適用して有効である。
【００６９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、本実施形態においては、ＢＩＳＴ回路を搭載した半導体集積回路装置について説明したが、ＢＩＳＴ回路を搭載しない半導体集積回路装置についても本発明を適用できる。ＢＩＳＴ回路を搭載しない半導体集積回路装置においては、例えば、テストモード時に外部の試験装置よりテストパターンが入力されて内部に備えられる記憶部に格納されると共に、低速のクロック信号が入力される構成が考えられる。入力された低速のクロック信号に対してＰＬＬ回路若しくはＤＬＬ回路により逓倍された高速な内部クロックを生成し記憶部に格納されているテストパターンに基づき、高速な動作試験を行うことができる。高速な動作試験を行う際、テストモード時には消費電流の僅少なまたは電流消費のない電源電圧端子や接地電圧端子を、同期回路に対する電源電圧及び接地電圧の専用供給端子として利用することにより、ＰＬＬ回路若しくはＤＬＬ回路に供給される電源電圧および接地電圧に電源電流による電圧降下や電源ノイズによる電圧変動が混入されることはなく安定した電源を供給することができ、安定した周波数の内部クロック信号で動作試験を行うことができる。
【００７０】
【発明の効果】
本発明によれば、テストモード時、消費電流の少ない既存の電源電圧端子および接地電圧端子を、電圧降下や電圧変動の影響を受けやすいＰＬＬ回路等の同期回路に対する電源供給用として利用して安定した電源で回路動作を行うことにより、安定したテストモード動作を実現する半導体集積回路装置およびその制御方法を提供することが可能である。
【図面の簡単な説明】
【図１】実施形態１の半導体集積回路装置の構成図である。
【図２】実施形態２の半導体集積回路装置の構成図である。
【図３】実施形態３の半導体集積回路装置の構成図である。
【図４】ＰＬＬ回路を示す回路ブロック図である。
【図５】従来技術による半導体集積回路装置の構成図である。
【符号の説明】
１、３１、５１  半導体集積回路装置
３、３３、５３  入力バッファ回路
４、３４、５４  テスト入力バッファ
５、３５、５５  メイン回路
６、３６、５６  出力バッファ回路
７、３７、５７  ＰＬＬ回路
８、３８、５８  ＢＩＳＴ回路
【図１】
2004226288.tif 000003
【図２】
2004226288.tif 000004
【図３】
2004226288.tif 000005
【図４】
2004226288.tif 000006
【図５】
2004226288.tif 000007