(57)【要約】【課題】底面電極を有するＩＣ（ＢＧＡ等）の入力ピンの波形を、入力ピンの近傍で観測でき、また、未使用の出力ポート等の出力ピンが底面電極を有するＩＣの内側に配置されている場合、使用可能なテストパッドをピン近傍にレイアウトでき、また波形整形用のダンピング抵抗を配置することを可能にし、また底面電極を有するＩＣの多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にする。【解決手段】プリント基板１３を、底面電極を有するＩＣ（ＢＧＡ等）１２と配線用補助パッケージ１４でサンドイッチ状に挟む実装形態の当該プリント基板１３において、当該ＩＣ（ＢＧＡ等）１２で観測が必要なピンを貫通ＶＩＡ経由で当該ＩＣ（ＢＧＡ等）１２直下の配線用補助パッケージ１４に接続し、その部品面側に波形観測用のテストパッド１６を配置する。同様に、部品面側に、ダンピング抵抗やコネクタを配置する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
プリント基板を、底面電極を有するＢＧＡ等のＩＣと配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、当該ＩＣで観測が必要なピンを、貫通ＶＩＡ経由で当該ＩＣの直下の配線用補助パッケージに接続し、該パッケージの部品面側に波形観測用のテストパッドを配置することを特徴とする配線用補助パッケージ。
【請求項２】
プリント基板を、底面電極を有するＢＧＡ等のＩＣと配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、未使用の出力ポートのピンを、貫通ＶＩＡ経由で当該ＩＣの直下の配線用補助パッケージに接続し、さらに貫通ＶＩＡ経由で該パッケージの部品面側にテストパッドを配置することを特徴とする配線用補助パッケージ。
【請求項３】
プリント基板を、底面電極を有するＢＧＡ等のＩＣと配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、底面電極を有するＩＣで観測が必要なピンを、貫通ＶＩＡ経由でＩＣの直下の配線用補助パッケージに接続し、さらに貫通ＶＩＡ経由で該パッケージの部品面側にダンピング抵抗を配置することを特徴とする配線用補助パッケージ。
【請求項４】
請求項１に記載の配線用補助パッケージにおいて、
前記底面電極を有するＢＧＡ等のＩＣで観測が必要なピンを、貫通ＶＩＡ経由でＩＣの直下の配線用補助パッケージに接続し、さらに貫通ＶＩＡ経由で該パッケージの部品面側に検証用のコネクタを配置することを特徴とする配線用補助パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、配線、外部端子およびその他部品を有する配線用補助パッケージに関する。
【０００２】
【従来の技術】
近年、半導体集積回路は、多ピン化およびダウンサイジング化の要求に対し、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）等の高密度実装が確実に進んでいる。このため、プリント基板上の配線も密集化が進んでおり、任意のスペースでの部品間の配線が困難になる場合がある。
これを解決する技術として、一旦外部に配線を引出す構造等の配線補助パッケージに関する技術が提案されているが、ＢＧＡ等の高密度実装およびそれに伴うプリント配線板の配線の密集化により、動作検証にも影響が生じている。
【０００３】
例えば、信号の波形やタイミングを検証する場合、理想的には各ＩＣの入力ピンで波形を観測することが必要である。しかしながら、底面電極を有するＩＣ（ＢＧＡ等）の入力ピンについては、直接プローブ等を使用して波形を観測することができず、しかも電子部品周辺は配線が密集化しているために、観測点が入力ピンから離れてしまう場合が大半である。
【０００４】
また、例えば、未使用の出力ポート等のピンが底面電極を有するＩＣ（ＢＧＡ等）の内周に配置されている場合に、回路の追加工等で当該ピンを使用可能とするためのテストパッド等をピン近傍にレイアウトするのは困難である。
また、ＩＣの出力信号波形を整形するために、ダンピング抵抗を挿入するが、理想的には各ＩＣの出力ピン近傍に配置することが必要である。しかしながら、底面電極を有するＩＣ（ＢＧＡ等）の出力ピン近傍は配線が密集化しているために、ダンピング抵抗の挿入位置が出力ピンから離れてしまう場合が大半である。
【０００５】
配線用補助パッケージに関して既に提案されているものとしては、例えば特開平１１−６８０２６号公報に記載の『配線用補助パッケージおよび印刷回路配線板構造』がある。これは、内部に半導体集積回路を含まず、回路配線と外部端子のみの配線用補助パッケージを設け、ＩＣに対してプリント配線板を介して相対的にこれを配置し、多ピンパッケージの下面には外周のみならず、中央部にも外部端子列を配置して、外周の端子列からはプリント配線板の表層と２層目を用いて信号線を取り出し、中央部の端子列には、多ピンパッケージにスルーホールを設け、配線用補助パッケージの中央部の端子とで配線し、内部回路配線を通して外周の端子列に至り、プリント配線板の表層と２層目を用いて信号線を取り出している。
【０００６】
しかしながら、上記公報では、回路検証方法に関する検討がなく、検証精度に影響がでる可能性がある。
このように、配線および外部端子のみを有する配線用補助パッケージはあるが、パッケージ上にテストパッドやダンピング抵抗等の電子部品を有するなどの検証方法や、波形品質を考慮した配線用補助パッケージに関する技術は提案されていない。
【０００７】
【特許文献１】
特開平１１−６８０２６号公報
【０００８】
【発明が解決しようとする課題】
このように、従来、配線および外部端子のみを有する配線用補助パッケージは存在するが、パッケージ上にテストパッドやダンピング抵抗等の電子部品を有するなどの検証方法や、波形品質を考慮した配線用補助パッケージに関する技術は提案されていなかった。
【０００９】
（目的）
そこで、本発明の目的は、上記のような従来の課題を解決し、底面電極を有するＩＣ（ＢＧＡ等）の入力ピンの波形を、入力ピンの近傍で観測することが可能な配線用補助パッケージを提供することである。
【００１０】
【課題を解決するための手段】
本発明の配線用補助パッケージは、１）プリント基板を、底面電極を有するＩＣ（ＢＧＡ等）と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、当該ＩＣ（ＢＧＡ等）で観測が必要なピンを貫通ＶＩＡ経由で当該ＩＣ（ＢＧＡ等）直下の配線用補助パッケージに接続し、その部品面側に波形観測用のテストパッドを有することを特徴としている。
【００１１】
また、２）プリント基板を、底面電極を有するＩＣ（ＢＧＡ等）と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、未使用の出力ポート等のピンを貫通ＶＩＡ経由で当該ＩＣ（ＢＧＡ等）直下の配線用補助パッケージに接続し、更に貫通ＶＩＡ経由で部品面側にテストパッドを有することを特徴としている。
【００１２】
また、３）プリント基板を、底面電極を有するＩＣ（ＢＧＡ等）と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、底面電極を有するＩＣ（ＢＧＡ等）で観測が必要なピンを貫通ＶＩＡ経由でＩＣ（ＢＧＡ等）直下の配線用補助パッケージに接続し、更に貫通ＶＩＡ経由で部品面側にダンピング抵抗を有することを特徴としている。
【００１３】
さらに、４）上記１）に記載の配線補助パッケージにおいて、底面電極を有するＩＣ（ＢＧＡ等）で観測が必要なピンを貫通ＶＩＡ経由でＩＣ（ＢＧＡ等）直下の配線用補助パッケージに接続し、更に貫通ＶＩＡ経由で部品面側に検証用のコネクタを有することを特徴としている。
【００１４】
これにより、未使用の出力ポート等の出力ピンが底面電極を有するＩＣ（ＢＧＡ等）の内側に配置されている場合に、波形観測および回路の追加工等で使用可能なテストパッドをピン近傍に、かつ容易にレイアウトすることが可能となる。また、底面電極を有するＩＣ（ＢＧＡ等）の出力ピンの近傍に、波形整形用のダンピング抵抗を配置することが可能となり、その結果、波形品質を確保することができる。
さらに、底面電極を有するＩＣ（ＢＧＡ等）の多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にすることができる。
【００１５】
【発明の実施の形態】
（概略構造）
図１は、本発明の配線用補助パッケージの断面構造図（概略）である。
図１に示すように、多層プリント基板１３を挟んで、ＩＣ（ＢＧＡ等）１２と対応する位置に配線用補助パッケージ１４を設ける。ＩＣ（ＢＧＡ等）１２の外部接続ピンで、プリント基板１３の部品面で配線が引き出せない内周のピンを配線用補助パッケージ１４経由でプリント基板１３に接続する。
すなわち、例えば４周目以内の中央部から外部端子をスルーホールを通して配線用補助パッケージ１４の対応する中央部の外部端子に接続し、プリント基板１３の非部品面側を通して矢印のように外部に取り出す。この場合、配線用補助パッケージ１４の内周も含む全ての外部端子が配線用補助パッケージ１４の部品面に接続されている。
【００１６】
（第１の実施形態）
図２は、本発明の第１の実施形態（請求項１に対応）を示す配線用補助パッケージの断面構造図である。
底面電極を有するＩＣ（ＢＧＡ等）１２の入力ピンについては、直接プローブ等を使用して波形を観測することができず、しかも当該ＩＣ（ＢＧＡ等）１２の周辺は配線が密集化しているために、観測点が入力ピンから離れてしまう場合が大半である。
【００１７】
そのため、図示するように、当該ＩＣ（ＢＧＡ等）１２で観測が必要なピンを貫通ＶＩＡ経由で当該ＩＣ（ＢＧＡ等）１２直下の配線用補助パッケージ１４に接続し、その部品面側に波形観測用のテストパッド１６を配置する。１６がテスト用パッド、１５は未使用出力ポートのパッドである。
テスト用パッド１６の観測用配線は、ＩＣ（ＢＧＡ等）１２の例えば中央部の外部端子からプリント基板１３のスルーホールを通して配線用補助パッケージ１４の対応する位置の外部端子に接続し、補助パッケージ１４内のスルーホールを通過してテスト用パッド１６に結合し、配線用補助パッケージ１４の部品面を介して他のスルーホールを経由し、プリント基板１３の非部品面側を通して矢印のように外部に取り出す。
【００１８】
（第２の実施形態）
図２を用いて、第２の実施形態（請求項２に対応）を説明する。
未使用の出力ポートピンが底面電極を有するＩＣ（ＢＧＡ等）１２の内周に配置されている場合に、回路の追加工等で当該ピンを使用可能とするためのテストパッド等をピン近傍にレイアウトするのは困難である。そのため、図示するように、当該ピンを貫通ＶＩＡ経由で当該ＩＣ（ＢＧＡ等）１２直下の配線用補助パッケージ１４に接続し、更に貫通ＶＩＡ経由で部品面側に未使用テストパッド１５を配置する。
【００１９】
すなわち、図２の未使用出力ポートのパッド１５の近傍の破線で示すように、ＩＣ（ＢＧＡ等）１２の内周に未使用の外部端子があり、それをテストするため、プリント基板１３の同位置のスルーホールおよび配線補助パッケージ１４の同位置のスルーホールを通過して補助パッケージ１４の部品面に配置された未使用出力ポートのパッド１５に接続する。他方の信号線は、実線で示すように補助パッケージ１４の部品面に配線して補助パッケージ１４の他のスルーホールを通してプリント基板１３の表層から矢印の方向に取り出す。これにより、ＩＣ１２の未使用の出力ポートピンのテストも容易に行うことができる。
【００２０】
（第３の実施形態）
図３は、本発明の第３の実施形態（請求項３に対応）を示す配線用補助パッケージの断面構造図である。
底面電極を有するＩＣ（ＢＧＡ等）１２の出力ピン近傍は配線が密集化しているために、ダンピング抵抗の挿入位置が出力ピンから離れてしまう場合が大半である。そのため、図示するように、観測が必要なピンを貫通ＶＩＡ経由で電子部品直下の配線用補助パッケージ１４に接続し、更に貫通ＶＩＡ経由で部品面側にダンピング抵抗１７を配置する。
【００２１】
すなわち、ＩＣ１２の内周の外部端子の近傍にダンピング抵抗を配置できないため、プリント基板１３と配線用補助パッケージ１４の内周の同位置にスルーホールを配置しておき、ダンピング抵抗を接続したい外部端子からの信号線を、プリント基板１３と配線用補助パッケージ１４のスルーホールを通過させて、配線用補助パッケージ１４の部品面に配置したダンピング抵抗１７に接続する。ダンピング抵抗１７に接続された信号線の他側は、他のスルーホールを通してプリント基板１３の表層から矢印のように外部に取り出す。
【００２２】
（第４の実施形態）
図４は、本発明の第４の実施形態（請求項４に対応）を示す配線用補助パッケージの断面構造図である。
第１の実施形態（請求項１）の配線補助パッケージ１４では、底面電極を有するＩＣ（ＢＧＡ等）１２の多数のピンを検証用に観測したい場合、テストパッドの数が多くなってしまう。また、プリント基板１３上に検証用のコネクタを配置する場合、各ピンの配線引出し方向がＩＣ（ＢＧＡ等）１２の一方向だけでないと配線長が長くなったり、複数のコネクタを使用する必要が出てくる。
【００２３】
このように、プリント基板１３上に検証用のコネクタを配置する場合、各ピンの配線引出し方向がＩＣ（ＢＧＡ等）１２の一方向だけでないと配線長が長くなったり、複数のコネクタを使用する必要が出てくる。
そこで、本実施形態では、図４に示すように、底面電極を有するＩＣ（ＢＧＡ等）１２で観測が必要なピンを貫通ＶＩＡ経由でＩＣ（ＢＧＡ等）１２直下の配線用補助パッケージ１４に接続し、更に貫通ＶＩＡ経由で部品面側に検証用のコネクタ１８を配置する。コネクタ１８に接続した配線は、コネクタ１８のパッド経由で再度プリント基板１３に接続される。
【００２４】
すなわち、ＩＣ１２の内周の外部端子に観測のための信号線を接続して、当該信号線をプリント基板１３と配線用補助パッケージ１４の同位置に設けられたスルーホールを通して配線用補助パッケージ１４の部品面に設けられたデバッグ用コネクタ１８の配線に接続する。デバッグ用コネクタ１８からの取出し用信号線は、配線用補助パッケージ１４の他のスルーホールを通してプリント基板１３の表層の端子に接続し、基板１３の表層から図４の矢印のように外部に取り出される。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、下記のような効果を奏する。
１）底面電極を有するＩＣ（ＢＧＡ等）の入力ピンの信号波形を、入力ピンの近傍で観測することが可能となる。
２）未使用の出力ポート等の出力ピンが底面電極を有するＩＣ（ＢＧＡ等）の内側に配置されている場合に、波形観測および回路の追加工等で使用可能なテストパッドをピン近傍に、かつ容易にレイアウトすることが可能となる。
【００２６】
３）底面電極を有するＩＣ（ＢＧＡ等）の出力ピンの近傍に、波形整形用のダンピング抵抗を配置することが可能となり、波形品質を確保することができる。
４）底面電極を有するＩＣ（ＢＧＡ等）の多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の配線用補助パッケージの概略断面構造図である。
【図２】本発明の第１および第２の実施形態（請求項１，２）を示す配線用補助パッケージの断面構造図である。
【図３】本発明の第３の実施形態（請求項３）を示す配線用補助パッケージの断面構造図である。
【図４】本発明の第４の実施形態（請求項４）を示す配線用補助パッケージの断面構造図である。
【符号の説明】
１１…貫通ＶＩＡ、１２…ＩＣ（ＢＧＡ等）、１３…プリント基板、
１４…配線用補助パッケージ、１５…未使用出力ポートのパッド、
１６…テスト用パッド、１７…ダンピング抵抗、１８…デバッグ用コネクタ。
【図１】
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【図２】
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【図３】
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【図４】
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