(57)【要約】【課題】飽和電流値を調整可能な半導体スイッチ及び半導体リレーを実現する。【解決手段】シリコン表面がｎ型反転している低濃度ｐ型シリコン基板に形成された二個のＤＭＯＳＦＥＴのソース端子が共通に接続され、ゲート端子には制御電圧が印加されると共に、それぞれのドレイン端子が出力端子と接続される半導体スイッチであって、低濃度ｐ型シリコン基板上の第１の正孔拡散層に形成され、ＤＭＯＳＦＥＴのそれぞれのゲート・ソース間に挿入されたゲート保護ダイオードと、低濃度ｐ型シリコン基板上の第２の正孔拡散層に形成され、この第２の正孔拡散層の濃度でしきい値電圧が決定されるＦＥＴと、このＦＥＴをＤＭＯＳＦＥＴのゲート放電素子として接続する手段と、ゲート保護ダイオードと並列に接続されるシャント抵抗とを具備し、シャント抵抗と並列に、このシャント抵抗での電圧降下がＤＭＯＳＦＥＴのオン電圧以上電圧を発生する制御電圧供給手段を接続する。【選択図】　　　　　　　　　　図１
2004087746.tif 000002
【特許請求の範囲】
【請求項１】
シリコン表面がｎ型反転している低濃度ｐ型シリコン基板に形成された二個の二重拡散電界効果型トランジスタ（ＤＭＯＳＦＥＴ）のソース端子が共通に接続され、ゲート端子には制御電圧が印加されると共に、それぞれのドレイン端子が出力端子と接続される半導体スイッチであって、
前記低濃度ｐ型シリコン基板上の第１の正孔拡散層に形成され、前記二重拡散電界効果型トランジスタのそれぞれのゲート・ソース間に挿入されたゲート保護ダイオード（Ｄ１，Ｄ２）と、
前記低濃度ｐ型シリコン基板上の第２の正孔拡散層に形成され、この第２の正孔拡散層の濃度でしきい値電圧が決定される電界効果トランジスタ（Ｑ３，Ｑ４）と、
この電界効果トランジスタを前記二重拡散電界効果型トランジスタのゲート放電素子として接続する手段と、
前記ゲート保護ダイオードと並列に接続されるシャント抵抗（Ｒｓ）とを具備し、
前記シャント抵抗と並列に、このシャント抵抗での電圧降下が前記二重拡散電界効果型トランジスタのオン電圧以上の電圧を発生する制御電圧供給手段が接続されることを特徴とする半導体スイッチ。
【請求項２】
前記接続手段は、前記二個の二重拡散電界効果型トランジスタのソース端子が共通に接続された端子に、前記電界効果トランジスタのゲート端子を接続するベース接続部と、
前記二個の二重拡散電界効果型トランジスタのゲート端子に、前記電界効果トランジスタのドレイン端子を接続するドレイン接続部と、
前記二個の二重拡散電界効果型トランジスタのドレイン端子に、前記電界効果トランジスタのソース端子を接続するソース接続部とを具備し、
当該ドレイン接続部とソース接続部で、前記２個の電界効果トランジスタと前記二個の二重拡散電界効果型トランジスタは、互いに異なることを特徴とする
請求項１記載の半導体スイッチ。
【請求項３】
前記第１の正孔拡散層の周囲に反転防止層を形成したことを特徴とする
請求項１記載の半導体スイッチ。
【請求項４】
シリコン表面がｎ型反転している低濃度ｐ型シリコン基板に形成された二個の二重拡散電界効果型トランジスタ（ＤＭＯＳＦＥＴ）のソース端子が共通に接続され、ゲート端子には制御電圧が印加されると共に、それぞれのドレイン端子が出力端子と接続される半導体リレーであって、
前記低濃度ｐ型シリコン基板上の第１の正孔拡散層に形成され、前記二重拡散電界効果型トランジスタのそれぞれのゲート・ソース間に挿入されたゲート保護ダイオード（Ｄ１，Ｄ２）と、
前記低濃度ｐ型シリコン基板上の第２の正孔拡散層に形成され、この第２の正孔拡散層の濃度でしきい値電圧が決定される電界効果トランジスタ（Ｑ３，Ｑ４）と、
この電界効果トランジスタを前記二重拡散電界効果型トランジスタのゲート放電素子として接続する手段と、
前記ゲート保護ダイオードと並列に接続されるシャント抵抗（Ｒｓ）と、
前記シャント抵抗と並列に接続される光電変換素子（ＰＤ）と、
入力信号に応じて発光し、当該光電変換素子に電圧を発生させる発光素子（ＬＥＤ）と、
を具備することを特徴とする半導体リレー。
【請求項５】
前記第１の正孔拡散層の周囲に反転防止層を形成したことを特徴とする
請求項４記載の半導体リレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ試験装置等に用いられる過電流から機器を保護するため負荷電流の制限機能を有する半導体スイッチ及び半導体リレーに関し、特に飽和電流値を調整可能な半導体スイッチ及び半導体リレーに関する。
【０００２】
【従来の技術】
従来の負荷電流の制限機能を有する半導体リレーは、過電流から機器を保護するため負荷電圧の大きさに関わりなく負荷電流が一定値以上になると、当該負荷電流を増加を制限するものである。
【０００３】
このような負荷電流制限機能を有する半導体リレーとしては、本願出願人の出願に係る「特願平０９−０１６２５４（特開平１０−２１４９３９号公報）」が存在する。
【０００４】
図４は前述の従来例の一例を示す半導体チップの断面図と外付け回路図で、半導体スイッチの回路図を表している。
【０００５】
図４において、半導体チップは、ＤＭＯＳトランジスタＱ１４０（２重拡散電界効果型トランジスタ：以下、単にＤＭＯＳトランジスタと呼ぶ。）と、ゲート保護ダイオード５０と、ＤＭＯＳトランジスタＱ２６０の３部分より構成されている。
【０００６】
ＤＭＯＳトランジスタＱ１４０の詳細は次のようになっている。すなわち、電極取出部４１は、アルミ等の電極をオーミック接合させるため、不純物濃度を高くした部位で、ドレイン電極に相当している。
【０００７】
ドリフトチャネル層４２は、ＭＯＳＦＥＴの耐電圧を維持するもので、ドレイン電極４１近傍の電界集中を緩和する。空乏層４３は、電界効果トランジスタのチャンネル部分で、正孔や電子等の電荷キャリヤーが存在しない。
【０００８】
基板４４は、低濃度Ｐ−が拡散されたシリコン基板である。酸化膜４５は、ソースとドレインを分離する絶縁体で、ローカル・オキサイデーションにより形成された厚い膜をいう。
【０００９】
ゲート電極４６は、酸化膜４５とソース電極取出部４８上に形成された金属膜である。反転層４７は、Ｎ型反転層で、ゲートに電位をかけるとゲートに印加された電荷に比例する電荷が誘起され、その極性はゲート電位と反対である。
【００１０】
ソース電極取出部４８は、アルミ等の電極をオーミック接合させるため、不純物濃度を高くした部位で、ソース電極に相当している。電極取出部４９は、Ｐベース４９ａの電位を与えると共に、ソース電極と同電位になっている。Ｐベース４９ａは、酸化膜４５と酸化膜５４の間に形成された正孔拡散層である。
【００１１】
次に、ゲート保護ダイオード５０を説明する。アノード電極取出部５１は、Ｐベース５３の上に形成されたアノード部分である。カソード電極取出部５２は、Ｐベース５３の上に形成されたカソード部分である。
【００１２】
Ｐベース５３は、酸化膜５４と酸化膜５６の間に形成された正孔拡散層で、寄生のＮＰＮトランジスタＴｒ２が形成されている。酸化膜５４は、ソースとダイオードとを分離する。反転層５５は、酸化膜５４直下の空乏層６３及び基板４４に存在する。酸化膜５６は、ソースとダイオードとを分離する。
【００１３】
反転層５７は、酸化膜５６直下の空乏層４３及び基板４４に存在するが、寄生のＮＰＮトランジスタＴｒ２のエミッタ端子を形成するために、酸化膜５６直下は大部分が基板４４となっている。
【００１４】
ＤＭＯＳトランジスタＱ１６０の詳細は次のようになっている。電極取出部６１は、アルミ等の電極をオーミック接合させるため、不純物濃度を高くした部位で、ドレイン電極に相当している。
【００１５】
ドリフトチャネル層６２は、ＭＯＳＦＥＴの耐電圧を維持するもので、ドレイン電極６１近傍の電界集中を緩和する。空乏層６３は、電界効果トランジスタのチャンネル部分で、正孔や電子等の電荷キャリヤーが存在しない。
【００１６】
基板６４は、低濃度Ｐ−が拡散されたシリコン基板である。酸化膜６５は、ソースとドレインを分離する絶縁体で、ローカル・オキサイデーションにより形成された厚い膜をいう。
【００１７】
ゲート電極６６は、酸化膜６５とソース電極取出部６８上に形成された金属膜である。反転層６７は、Ｎ型反転層で、ゲートに電位をかけるとゲートに印加された電荷に比例する電荷が誘起され、その極性はゲート電位と反対である。
【００１８】
ソース電極取出部６８は、アルミ等の電極をオーミック接合させるため、不純物濃度を高くした部位で、ソース電極に相当している。電極取出部６９は、Ｐベース６９ａの電位を与えると共に、ソース電極と同電位になっている。Ｐベース６９ａは、酸化膜６５と酸化膜５６の間に形成された正孔拡散層である。
【００１９】
外付け回路は、次のようになっている。外部電圧源ＶＤは、ＤＭＯＳトランジスタＱ１４０のドレイン電極取出部４１に接続されている。グランドは、ＤＭＯＳトランジスタＱ２６０のドレイン電極取出部６１に接続されている。
【００２０】
電圧出力型フォトダイオードアレイは、シャント抵抗と並列に接続されており、シャント抵抗での電圧降下がＤＭＯＳトランジスタＱ１、Ｑ２のオン電圧以上の電圧を発生する制御電圧供給手段として作用している。
【００２１】
ＤＭＯＳトランジスタＱ１４０のゲート電極４６と、ＤＭＯＳトランジスタＱ２６０のゲート電極６６は、寄生のｎｐｎトランジスタＴｒ２のコレクタ端子と接続するコレクタ接続部７２を介して、共通に接続されると共に、電圧出力型フォトダイオードアレイのアノード端子、ゲート保護ダイオードのアノード電極取出部５１、シャント抵抗Ｒｓの一端と接続されている。
【００２２】
ＤＭＯＳトランジスタＱ１４０のソース電極取出部４８と、ＤＭＯＳトランジスタＱ２６０のソース電極取出部６８は、寄生のｎｐｎトランジスタＴｒ２のコレクタ端子と接続するベース接続部７１を介して、共通に接続されると共に、電圧出力型フォトダイオードアレイのカソード端子、ゲート保護ダイオードのカソード電極取出部５２、シャント抵抗Ｒｓの他端と接続されている。
【００２３】
尚、寄生のｎｐｎトランジスタＴｒ２のエミッタ端子と接続するエミッタ接続部７３は、ここでは外部電圧源ＶＤがＤＭＯＳトランジスタＱ１４０側に接続されている関係で、ＤＭＯＳトランジスタＱ２６０側の反転層５７と空乏層６３に相当している。
【００２４】
図示しないが、もし外部電圧源ＶＤがＤＭＯＳトランジスタＱ２６０側に接続されていれば、寄生のｎｐｎトランジスタＴｒ１が形成され、ＤＭＯＳトランジスタＱ１４０側の反転層５５と空乏層４３が寄生のｎｐｎトランジスタＴｒ１のエミッタ端子と接続するエミッタ接続部７３となる。
【００２５】
図５は、図４の半導体チップを用いた半導体リレーの等価回路図である。図５において、発光素子ＬＥＤは、入力信号ＩＦに応じて発光する。光電変換器ＰＤは、ここでは電圧出力型フォトダイオードアレイで、発光素子ＬＥＤの発光量に応じた電流ＩＰＤを発生する。
【００２６】
ここでは、発光素子ＬＥＤと光電変換器ＰＤは、フォトカプラを構成している。シャント抵抗Ｒｓは、光電変換器ＰＤと並列に接続されるもので、例えば１ＭΩ程度の抵抗値となっている。電圧出力型フォトダイオードアレイのアノード側は、ＤＭＯＳトランジスタＱ１、Ｑ２のゲート端子と接続され、カソード側はＤＭＯＳトランジスタＱ１、Ｑ２のソース端子と接続される。
【００２７】
ＤＭＯＳトランジスタＱ１は、ドレイン端子に外部電圧源ＶＤが接続されると共に、ドレイン・ソース端子間にはオン抵抗Ｒｏｎが等価的に接続されている。ゲート保護ダイオードＤ１は、ＤＭＯＳトランジスタＱ１のゲート・ソース間に挿入されている。
【００２８】
寄生ｎｐｎトランジスタＴｒ１は、ベース端子がＤＭＯＳトランジスタＱ１のソース端子と接続され、エミッタ端子がＤＭＯＳトランジスタＱ１のドレイン端子に接続されると共に、ドレイン端子がＤＭＯＳトランジスタＱ２のゲート端子と接続されている。
【００２９】
ＤＭＯＳトランジスタＱ２は、ドレイン端子が接地されると共に、ドレイン・ソース端子間にはオン抵抗Ｒｏｎが等価的に接続されている。ゲート保護ダイオードＤ２は、ＤＭＯＳトランジスタＱ２のゲート・ソース間に挿入されている。
【００３０】
寄生ｎｐｎトランジスタＴｒ２は、ベース端子がＤＭＯＳトランジスタＱ２のソース端子と接続され、エミッタ端子がＤＭＯＳトランジスタＱ２のドレイン端子に接続されると共に、ドレイン端子がＤＭＯＳトランジスタＱ１のゲート端子と接続されている。
【００３１】
図６は、図５に示す従来例の半導体リレーの負荷電圧−負荷電流特性の説明図である。すなわち、図６中”ＣＨ０１”に示す特性曲線から分かるように、負荷電圧が概ね”−１．２Ｖ”から”＋１．２Ｖ”の範囲では、負荷電流が概ね”−６ｍＡ”から”＋６ｍＡ”の範囲で比例して変化する。
【００３２】
負荷電圧が”−１．２Ｖ”以下の場合には、負荷電流は飽和電流ＩＤＳＡＴのほぼ一定値となり、ここでは”−４ｍＡ”程度となっている。負荷電圧が”＋１．２Ｖ”以上の場合にも、負荷電流も飽和電流ＩＤＳＡＴのほぼ一定値となり、ここでは”＋４ｍＡ”程度となっている。
【００３３】
続いて、図５の装置の動作を説明する。ここでは、ＤＭＯＳトランジスタＱ１のドレイン端子に外部電圧源ＶＤが接続されている。発光素子ＬＥＤに入力信号ＩＦが流れると、電圧出力型フォトダイオードアレイが発電を開始し、フォトダイオードから電流ＩＰＤがシャント抵抗Ｒｓに流れ込む。
【００３４】
シャント抵抗Ｒｓでの電圧降下が、ＤＭＯＳトランジスタＱ１、Ｑ２のしきい値電圧Ｖｔｈを超えると、半導体リレーはオン状態となり、負荷電流ＩＤが流れる。負荷電流ＩＤは、ＤＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎ２にも流れ、ＤＭＯＳトランジスタＱ２での電圧降下”Ｒｏｎ２×ＩＤ”が寄生トランジスタＴｒ２のベースエミッタ間電圧ＶＢＥが”０．５Ｖ”程度のオン電圧に到達する。
【００３５】
すると、ＤＭＯＳトランジスタＱ１、Ｑ２のゲート放電が始まって、ＤＭＯＳトランジスタＱ１、Ｑ２をオフ状態に持っていく。しかし、電圧出力型フォトダイオードアレイからの給電は継続されるので、再びＤＭＯＳトランジスタＱ１、Ｑ２はオン状態に遷移する。このようなフィードバックの結果、ゲート電位は一定値に保持され、負荷電流は飽和電流ＩＤＳＡＴのほぼ一定値となる。
ＩＤＳＡＴ＝ＶＢＥ／Ｒｏｎ２　　　（１）
【００３６】
この結果、シリコン表面がｎ型反転している低濃度ｐ型シリコン基板に形成された二個の二重拡散電界効果型トランジスタを有する半導体スイッチや半導体リレーにおいて、ゲート・ソース間に挿入されたゲート保護ダイオードとｎ型表面反転層との間で形成される寄生ｎｐｎトランジスタを、二重拡散電界効果型トランジスタのゲート放電素子として適用して電流制限機能を持たせたので、従来の定電流ダイオードを有する場合に比較して、簡易な構造で電流制限機能を半導体スイッチや半導体リレーに持たせたという効果がある。
【００３７】
【発明が解決しようとする課題】
しかし、図４に示すような従来の半導体スイッチ（及び半導体リレー）では、負荷電流の飽和電流値は２重拡散電界効果型トランジスタ（ＤＭＯＳトランジスタ）のオン抵抗の値によって決定される。
【００３８】
このため、飽和電流値を大きくするためには２重拡散電界効果型トランジスタ（ＤＭＯＳトランジスタ）のオン抵抗の値を小さくしなければならないが、耐圧を維持しながらオン抵抗を小さくさせるためには、より多くの電流経路を確保するためチップサイズが大きくなってしまうと言った問題点があった。
従って本発明が解決しようとする課題は、飽和電流値を調整可能な半導体スイッチ及び半導体リレーを実現することにある。
【００３９】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
シリコン表面がｎ型反転している低濃度ｐ型シリコン基板に形成された二個の二重拡散電界効果型トランジスタ（ＤＭＯＳＦＥＴ）のソース端子が共通に接続され、ゲート端子には制御電圧が印加されると共に、それぞれのドレイン端子が出力端子と接続される半導体スイッチであって、
前記低濃度ｐ型シリコン基板上の第１の正孔拡散層に形成され、前記二重拡散電界効果型トランジスタのそれぞれのゲート・ソース間に挿入されたゲート保護ダイオード（Ｄ１，Ｄ２）と、前記低濃度ｐ型シリコン基板上の第２の正孔拡散層に形成され、この第２の正孔拡散層の濃度でしきい値電圧が決定される電界効果トランジスタ（Ｑ３，Ｑ４）と、この電界効果トランジスタを前記二重拡散電界効果型トランジスタのゲート放電素子として接続する手段と、前記ゲート保護ダイオードと並列に接続されるシャント抵抗（Ｒｓ）とを具備し、前記シャント抵抗と並列に、このシャント抵抗での電圧降下が前記二重拡散電界効果型トランジスタのオン電圧以上の電圧を発生する制御電圧供給手段が接続されることにより、拡散層の濃度を調整によって飽和電流値を調整することが可能になる。
【００４０】
請求項２記載の発明は、
請求項１記載の発明である半導体スイッチにおいて、
前記接続手段は、前記二個の二重拡散電界効果型トランジスタのソース端子が共通に接続された端子に、前記電界効果トランジスタのゲート端子を接続するベース接続部と、前記二個の二重拡散電界効果型トランジスタのゲート端子に、前記電界効果トランジスタのドレイン端子を接続するドレイン接続部と、前記二個の二重拡散電界効果型トランジスタのドレイン端子に、前記電界効果トランジスタのソース端子を接続するソース接続部とを具備し、当該ドレイン接続部とソース接続部で、前記２個の電界効果トランジスタと前記二個の二重拡散電界効果型トランジスタは、互いに異なることにより、拡散層の濃度を調整によって飽和電流値を調整することが可能になる。
【００４１】
請求項３記載の発明は、
請求項１記載の発明である半導体スイッチにおいて、
前記第１の正孔拡散層の周囲に反転防止層を形成したことにより、拡散層の濃度を調整によって飽和電流値を調整することが可能になる。また、寄生トランジスタの発生を防止することが可能である。
【００４２】
請求項４記載の発明は、
シリコン表面がｎ型反転している低濃度ｐ型シリコン基板に形成された二個の二重拡散電界効果型トランジスタ（ＤＭＯＳＦＥＴ）のソース端子が共通に接続され、ゲート端子には制御電圧が印加されると共に、それぞれのドレイン端子が出力端子と接続される半導体リレーであって、
前記低濃度ｐ型シリコン基板上の第１の正孔拡散層に形成され、前記二重拡散電界効果型トランジスタのそれぞれのゲート・ソース間に挿入されたゲート保護ダイオード（Ｄ１，Ｄ２）と、前記低濃度ｐ型シリコン基板上の第２の正孔拡散層に形成され、この第２の正孔拡散層の濃度でしきい値電圧が決定される電界効果トランジスタ（Ｑ３，Ｑ４）と、この電界効果トランジスタを前記二重拡散電界効果型トランジスタのゲート放電素子として接続する手段と、前記ゲート保護ダイオードと並列に接続されるシャント抵抗（Ｒｓ）と、前記シャント抵抗と並列に接続される光電変換素子（ＰＤ）と、入力信号に応じて発光し、当該光電変換素子に電圧を発生させる発光素子（ＬＥＤ）とを具備することにより、拡散層の濃度を調整によって飽和電流値を調整することが可能になる。
【００４３】
請求項５記載の発明は、
請求項４記載の発明である半導体リレーにおいて、
前記第１の正孔拡散層の周囲に反転防止層を形成したことにより、拡散層の濃度を調整によって飽和電流値を調整することが可能になる。また、寄生トランジスタの発生を防止することが可能である。
【００４４】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体スイッチ及び半導体リレーの一実施例を示す半導体チップの断面図と外付け回路図で、半導体スイッチの回路図を表している。
【００４５】
図１において４１，４２，４３，４４，４５，４６，４７，４８，４９，４９ａ，５１，５２，５４，５５，５６，５７，６１，６２，６３，６４，６５，６６，６７，６８，６９及び６９ａと、その他符号は図４と同一符号を付してある。
【００４６】
また、図１において８０及び８２はｐ型の反転防止層、８１及び８６はｐ型の拡散層（正孔拡散層）、８３，８４及び８５は酸化膜、８７及び８８はｎ型の拡散層、８９はゲート電極、９０，９１及び９２はｎ型の反転層である。さらに、７１ａはゲート接続部、７２ａはドレイン接続部である。
【００４７】
図１において、半導体チップは従来例と同様に、ＤＭＯＳトランジスタＱ１４０と、ゲート保護ダイオード５０と、ＤＭＯＳトランジスタＱ２６０の３部分（何れも、図示せず。）より構成されている。
【００４８】
このため、ＤＭＯＳトランジスタＱ１４０、ゲート保護ダイオード５０及びＤＭＯＳトランジスタＱ２６０の詳細、及び、外付け回路に関しては図４に示す従来例と同様であるので説明は省略する。
【００４９】
基板４４（基板６４）上であって酸化膜５４及び５６との間に酸化膜８３，８４及び８５が順次形成され、酸化膜８３と酸化膜８４との間にはゲート保護ダイオードを形成するためのｐ型の拡散層８１が形成される。
【００５０】
同様に、酸化膜５４と酸化膜８３との間には反転防止層８０が、酸化膜８４と酸化膜８５との間には反転防止層８２がそれぞれ形成される。
【００５１】
また、酸化膜５６と酸化膜８５との間にはｐ型の拡散層８６が形成され、拡散層８６の上にはｎ型の拡散層８７及び８８がそれぞれ別個に形成され、拡散層８７及び８８の隣接部分の上部にはゲート電極８９が形成される。そして、電界効果トランジスタが拡散層８６（正孔拡散層）上に形成される。
【００５２】
また、絶縁膜８３，８４及び８５の下部にはｎ型の反転層９０，９１及び９２がそれぞれ形成される。
【００５３】
図２は、図１の半導体チップを用いた半導体リレーの等価回路図である。図２において、発光素子ＬＥＤは、入力信号ＩＦに応じて発光する。光電変換器ＰＤは、ここでは電圧出力型フォトダイオードアレイで、発光素子ＬＥＤの発光量に応じた電流ＩＰＤを発生する。
【００５４】
ここでは、発光素子ＬＥＤと光電変換器ＰＤは、フォトカプラを構成している。シャント抵抗Ｒｓは、光電変換器ＰＤと並列に接続されるもので、例えば１ＭΩ程度の抵抗値となっている。電圧出力型フォトダイオードアレイのアノード側は、ＤＭＯＳトランジスタＱ１、Ｑ２のゲート端子と接続され、カソード側はＤＭＯＳトランジスタＱ１、Ｑ２のソース端子と接続される。
【００５５】
ＤＭＯＳトランジスタＱ１は、ドレイン端子に外部電圧源ＶＤが接続されると共に、ドレイン・ソース端子間にはオン抵抗Ｒｏｎが等価的に接続されている。ゲート保護ダイオードＤ１は、ＤＭＯＳトランジスタＱ１のゲート・ソース間に挿入されている。
【００５６】
ｎチャンネル電界効果トランジスタＱ３は、ベース端子がＤＭＯＳトランジスタＱ１のソース端子と接続され、ソース端子がＤＭＯＳトランジスタＱ１のドレイン端子に接続されると共に、ドレイン端子がＤＭＯＳトランジスタＱ２のゲート端子と接続されている
【００５７】
ＤＭＯＳトランジスタＱ２は、ドレイン端子が接地されると共に、ドレイン・ソース端子間にはオン抵抗Ｒｏｎが等価的に接続されている。ゲート保護ダイオードＤ２は、ＤＭＯＳトランジスタＱ２のゲート・ソース間に挿入されている。
【００５８】
ｎチャンネル電界効果トランジスタＱ４は、ゲート端子がＤＭＯＳトランジスタＱ２のソース端子と接続され、ソース端子がＤＭＯＳトランジスタＱ２のドレイン端子に接続されると共に、ドレイン端子がＤＭＯＳトランジスタＱ１のゲート端子と接続されている。
【００５９】
ここで、図２に示す半導体リレーの動作を説明する。ＤＭＯＳトランジスタＱ１のドレイン端子に外部電圧源ＶＤが接続されている。発光素子ＬＥＤに入力信号ＩＦが流れると、電圧出力型フォトダイオードアレイが発電を開始し、フォトダイオードから電流ＩＰＤがシャント抵抗Ｒｓに流れ込む。
【００６０】
シャント抵抗Ｒｓでの電圧降下が、ＤＭＯＳトランジスタＱ１、Ｑ２のしきい値電圧Ｖｔｈを超えると、半導体リレーはオン状態となり、負荷電流ＩＤが流れる。負荷電流ＩＤは、ＤＭＯＳトランジスタＱ２のオン抵抗Ｒｏｎ２にも流れる。
【００６１】
そして、ＤＭＯＳトランジスタＱ２での電圧降下”Ｒｏｎ２×ＩＤ”が電界効果トランジスタＱ４のしきい値電圧”Ｖｔｈ４”を超えると、電界効果トランジスタＱ４がオン状態になり電圧出力方フォトダイオードアレイの電流ＩＰＤが電界効果トランジスタＱ４を通ってグランドに流れ出す。
【００６２】
この時、ＤＭＯＳトランジスタＱ１、Ｑ２のゲート放電が始まって、ＤＭＯＳトランジスタＱ１、Ｑ２をオフ状態に持っていく。しかし、電圧出力型フォトダイオードアレイからの給電は継続されるので、再びＤＭＯＳトランジスタＱ１、Ｑ２はオン状態に遷移する。このようなフィードバックの結果、ゲート電位は一定値に保持され、負荷電流の飽和電流値は一定値となる。
【００６３】
電界効果トランジスタＱ４（Ｑ３）のしきい値電圧”Ｖｔｈ４（Ｖｔｈ３）”は図１に示すｐ型の拡散層８６の濃度によって決定されるので、電流制限をしたい電流値になるように拡散層８６の濃度を調整すれば、飽和電流値を調整することが可能になる。
【００６４】
例えば、図３は、図２に示す実施例の半導体リレーの負荷電圧−負荷電流特性の説明図である。図３中”ＣＨ１１”に示す従来例の特性曲線図は図６に示す従来例のものと同様であり、図３中”ＣＨ２１”に示す実施例の特性曲線図のように拡散層８６の濃度を調整することにより負荷電流の飽和電流値を”±４３ｍＡ”程度と、従来例の”±４ｍＡ”程度と比較して大きく変化させることが可能になる。
【００６５】
この結果、形成される拡散層の濃度によってしきい値が決定される電界効果トランジスタをＤＭＯＳトランジスタのゲート放電素子として用いることにより、拡散層の濃度を調整によって飽和電流値を調整することが可能になる。
【００６６】
なお、電界効果トランジスタＱ４（Ｑ３）のソースはｐ型シリコン基板の表面に形成されるｎ型反転層５７とＤＭＯＳトランジスタＱ２のドレイン−基板間に形成される空乏層６３領域を通して接続されるので、ＤＭＯＳトランジスタに高電圧が印加されても電界効果トランジスタＱ４（Ｑ３）自身が破壊されることはない。
【００６７】
また、図４に示す従来例で生じていた寄生トランジスタＴｒ２（Ｔｒ１）により負荷電流が制限されてしまわないように、ｐ型の拡散層８１の周囲にｐ型の反転防止層８０及び８２を形成することにより、寄生トランジスタの発生を防止することが可能になる。
【００６８】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１、２，３，４及び請求項５の発明によれば、形成される拡散層の濃度によってしきい値が決定される電界効果トランジスタをＤＭＯＳトランジスタのゲート放電素子として用いることにより、拡散層の濃度を調整によって飽和電流値を調整することが可能になる。
【００６９】
また、請求項３及び請求項５の発明によれば、第２の拡散層の周囲に反転防止層を形成することにより、寄生トランジスタの発生を防止することが可能になる。
【図面の簡単な説明】
【図１】本発明に係る半導体スイッチ及び半導体リレーの一実施例を示す半導体チップの断面図と外付け回路図である。
【図２】半導体チップを用いた半導体リレーの等価回路図である。
【図３】実施例の半導体リレーの負荷電圧−負荷電流特性の説明図である。
【図４】従来例の一例を示す半導体チップの断面図と外付け回路図である。
【図５】半導体チップを用いた半導体リレーの等価回路図である。
【図６】従来例の半導体リレーの負荷電圧−負荷電流特性の説明図である。
【符号の説明】
４０，６０　ＤＭＯＳトランジスタ
４１，４９，６１，６９　電極取出部
４２，６２　ドリフトチャネル層
４３、６３　空乏層
４４，６４　基板
４５，５４，５６，６５，８３，８４，８５　酸化膜
４６，６６，８９　ゲート電極
４７，５５，５７，６７，９０，９１，９２　反転層
４８，６８　ソース電極取出部
５０　ゲート保護ダイオード
５１　アノード電極取出部
４９ａ，５３，６９ａ　Ｐベース
５２　カソード電極取出部
７１　ベース接続部
７２　コレクタ接続部
７３　エミッタ接続部
７１ａ　ゲート接続部
７２ａ　ドレイン接続部
８０，８２　反転防止層
８１，８６，８７，８８　拡散層
【図１】
2004087746.tif 000003
【図２】
2004087746.tif 000004
【図３】
2004087746.tif 000005
【図４】
2004087746.tif 000006
【図５】
2004087746.tif 000007
【図６】
2004087746.tif 000008