(57)【要約】【課題】容量の高い電圧追従性と高い容量密度を同時に満足させることのできる薄膜キャパシタ素子を提供すること。【解決手段】誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体を含む薄膜キャパシタ素子において、誘電体層が、次式（Ｉ）により表される高誘電率の誘電材料：（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）からなるように構成する。【選択図】      図１
2004281446.tif 000002
【特許請求の範囲】
【請求項１】
基板と，その基板の上方に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子であって、
前記誘電体層が、次式（Ｉ）により表される高誘電率の誘電材料：
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）
（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）からなることを特徴とする薄膜キャパシタ素子。
【請求項２】
前記誘電体層が、１〜３００ｎｍの厚さを有することを特徴とする請求項１に記載の薄膜キャパシタ素子。
【請求項３】
前記基板が、半導体材料もしくはウエハからなることを特徴とする請求項１又は２に記載の薄膜キャパシタ素子。
【請求項４】
前記下部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする請求項１〜３のいずれか１項に記載の薄膜キャパシタ素子。
【請求項５】
前記誘電体層の誘電材料が、次式（ＩＩ）：
（Ｂａ  ０．６８９Ｓｒ  ０．２９６Ｙ０．０１５）  Ｔｉ１＋ｚＯ３＋δ          …（ＩＩ）
によって表され、式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３であることを特徴とする請求項１〜４のいずれか１項に記載の薄膜キャパシタ素子。
【請求項６】
前記誘電体層の誘電材料が、次式（ＩＩＩ）：
（Ｂａ  ０．４９３Ｓｒ  ０．４９３Ｙ０．０１４）Ｔｉ１＋ｚＯ３＋δ          …（ＩＩＩ）
によって表され、式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３であることを特徴とする請求項１〜４のいずれか１項に記載の薄膜キャパシタ素子。
【請求項７】
前記上部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする請求項１〜６のいずれか１項に記載の薄膜キャパシタ素子。
【請求項８】
基板と，その基板の上方に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、
基板上に下部電極層を形成する工程と、
前記下部電極層の上に、次式（Ｉ）により表される高誘電率の誘電材料：
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）
（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）から誘電体層を形成する工程と、
前記誘電体層の上に上部電極層を形成してキャパシタ構造体を完成する工程とを含んでなることを特徴とする薄膜キャパシタ素子の製造方法。
【請求項９】
前記誘電体層を１〜３００ｎｍの厚さで形成することを特徴とする請求項８に記載の薄膜キャパシタ素子の製造方法。
【請求項１０】
少なくとも１個の電子素子及び少なくとも１個の、請求項１〜７のいずれか１項に記載の薄膜キャパシタ素子を含んでなることを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ素子に関し、さらに詳しく述べると、半導体基板などの基板の上に薄膜製造プロセスでキャパシタ構造体を形成した薄膜キャパシタ素子に関する。本発明はまた、薄膜キャパシタ素子の製造方法及び薄膜キャパシタ素子を搭載した電子装置に関する。
【０００２】
【従来の技術】
近年のＬＳＩの処理高速化により、高周波ノイズの拡散防止策としてデカップリング処理が行なわれ、そこで使用されるデカップリングキャパシタの高周波追随性能の向上が望まれている。ここで、デカップリングキャパシタの高周波追随性能を向上させるためには、デカップリングキャパシタが、高容量かつ分離された回路内で低インダクタンス接続が可能であること等の特性を有することが必要であり、この要望に答えたものとして、半導体基板上に、薄膜製造プロセスにてキャパシタを形成した薄膜キャパシタ素子（「薄膜キャパシタ」、「薄膜容量素子」などとも呼ばれる）が知られている。
【０００３】
薄膜キャパシタ素子は、小型高容量でかつ微細加工性に優れるため、回路基板との接続を、端子間ピッチが狭いバンプ接続の形態とすることが可能であり、それによって相互インダクタンスを減らし、ＬＳＩとの低インダクタンス接続に対して有効に作用することができる。薄膜キャパシタ素子は、通常、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体を基板の上に含む構造を有している。このような構造をもった薄膜キャパシタ素子の一例として、例えば、基板上に順次形成された、下部電極、強誘電体又は高誘電体である絶縁性金属酸化物からなる容量絶縁膜、上部電極及び保護絶縁膜から構成される容量素子であって、前記保護絶縁膜には、前記下部電極と下部電極用配線とを接続するか又は前記上部電極と上部電極用配線とを接続するためのコンタクトホールが形成されており、前記コンタクトホールの開口部の面積が５μｍ２以下であることを特徴とする容量素子を挙げることができる（特許文献１）。この容量素子の場合、誘電体層の材料として使用されている金属酸化物が素子の製造工程時に還元されて特性劣化を起こすという問題を解決することができる。
【０００４】
誘電体層を構成する金属酸化物について見ると、現在、例えばバリウムストロンチウムチタネートのような薄膜ＡＢＯ３ペロブスカイト・タイプの誘電材料が、マイクロ波及びＲＦデバイスにおいて使用するための電圧追従性（ｖｏｌｔａｇｅ  ｔｕｎａｂｌｅ）キャパシタ素子としてあるいはデカップリングキャパシタ及びＤＲＡＭ用途用の電荷蓄積デバイスとして広く研究されている。これらの用途の場合、容量の電圧追従性ΔＣ（Ｖ）  が高いこと及び（又は）容量密度が高いことが必要である。ここで、電圧追従性ΔＣ（Ｖ）  は、次式によって表すことができる。
【０００５】
ΔＣ（Ｖ）  ＝  １００  ｘ  （Ｃｍａｘ−Ｃｍｉｎ）／Ｃｍｉｎ
上式において、Ｃｍａｘ  は、電圧適用時の容量密度の最大値であり、また、Ｃｍｉｎ  は、電圧適用時の容量密度の最小値である。
【０００６】
しかし、従来のキャパシタ素子の場合、いろいろな解決すべき問題点が残されている。主たる問題点のひとつは、電圧追従性キャパシタ素子の用途や、高い容量密度及び低い誘電損失が求められる用途において、例えば（Ｂａ，Ｓｒ）ＴｉＯ３のような多結晶で高誘電率の酸化物薄膜の使用が阻害されているということである。よって、従来のキャパシタ素子の場合、誘電損失やリーク（電流の漏洩）を低く抑えながら、容量の高い電圧追従性及び（又は）高い容量密度を達成することができない。ここで、ＡＢＯ３酸化物薄膜について見ると、その容量の高い電圧追従性及び高い比誘電率は、ＡＢＯ３ペロブスカイト格子のＢ面カチオンのイオン性変位に由来するものであり、また、容量の高い電圧追従性や高い容量密度を達成するに当たっては、薄膜における応力（ストレス）を最適化することが重要であると考察される。但し、薄膜の結晶性は処理温度を高めることによって達成できるかもしれないけれども、高温処理を行った場合、許容し得ない程度に高いリークや誘電損失が発生することがしばしばである。また、格子整合のとれた基板上で薄膜を成長させることによって薄膜の応力あるいは歪みをコントロールすることができるかもしれないが、この場合、薄膜の形成に使用できる基板の種類が制限されるという厳しい制限を避けることができない。
【０００７】
【特許文献１】
特開２０００−４９３１１号公報（特許請求の範囲、図１〜図３）
【０００８】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術の問題点を解決することを目的とする。
【０００９】
本発明の１つの目的は、容量の高い電圧追従性と高い容量密度を同時に満足させることのできる薄膜キャパシタ素子を提供することにある。
【００１０】
本発明のもう１つの目的は、許容し得ない程度に大きなリークや誘電損失を引き起こすことなくより高い温度で取り扱うことのできる薄膜キャパシタ素子を提供することにある。
【００１１】
また、本発明のもう１つの目的は、広範囲の基板を使用することのできる薄膜キャパシタ素子を提供することにある。
【００１２】
さらに、本発明のもう１つの目的は、高性能な電子装置を製造するのに有用が薄膜キャパシタ素子を提供することにある。
【００１３】
さらにまた、本発明の目的は、本発明の薄膜キャパシタ素子を製造するのに有用な製造方法を提供することにある。
【００１４】
また、本発明のもう１つの目的は、本発明の薄膜キャパシタ素子を備えた電子装置を提供することにある。
【００１５】
本発明の上記したような目的やその他の目的は、以下の詳細な説明から容易に理解することができるであろう。
【００１６】
【課題を解決するための手段】
本発明は、その１つの面において、基板と，その基板の上方に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子であって、
前記誘電体層が、次式（Ｉ）により表される高誘電率の誘電材料：
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）
（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）からなることを特徴とする薄膜キャパシタ素子にある。
【００１７】
また、本発明は、そのもう１つの面において、基板と，その基板の上方に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、
基板上に下部電極層を形成する工程と、
前記下部電極層の上に、次式（Ｉ）により表される高誘電率の誘電材料：
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）
（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）から誘電体層を形成する工程と、
前記誘電体層の上に上部電極層を形成してキャパシタ構造体を完成する工程とを含んでなることを特徴とする薄膜キャパシタ素子の製造方法にある。
【００１８】
さらに、本発明は、そのもう１つの面において、少なくとも１個の電子素子及び少なくとも１個の、本発明による薄膜キャパシタ素子を含んでなることを特徴とする電子装置にある。
【００１９】
以下に詳細に説明するように、本発明は、キャパシタ素子の誘電体層の形成において、低い誘電損失と低いリーク（電流漏洩）を維持する一方で、容量についての高められた電圧追従性及び高められた容量密度を呈示することのできる特定の組成の誘電材料を使用することを特徴としている。本発明者らは、高誘電率の材料である（Ｂａ（１−ｘ）Ｓｒｘ）Ｔｉ１＋ｚＯ３＋δを特定のＹ変性組成で使用した場合、容量の電圧追従性と容量密度に関して優れて良好な結果を達成できるということを発見した。ここで、Ｙは、ＡＢＯ３ペロブスカイト格子に含まれる両性のドーパントであり、Ａ／Ｂサイトの比に応じて、ＡサイトあるいはＢサイトのいずれか一方で置換可能である。ここで、もしも（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １である場合、Ｙは、Ａサイトにおいて主として置換され、一方、もしも（Ｂａ＋Ｓｒ）／Ｔｉ  ＞１である場合、Ｙは、Ｂサイトにおいて主として置換される。Ｙ原子がどちらのサイトを占有するかということは、Ｘ線回折の測定を通じて決定することができる。いずれの場合にも、ペロブスカイト格子に含まれるＹの原子価はＹ＋３であり、そのため、（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １  である場合、Ｙはドナーとなり、一方、（Ｂａ＋Ｓｒ）／Ｔｉ  ＞１  である場合、Ｙはアクセプタ型のドーパントとなる。
【００２０】
【発明の実施の形態】
以下、添付の図面を参照しながら、本発明をその好ましい実施の形態について説明する。なお。本発明は、下記の実施の形態に限定されるものではなく、本発明の範囲内でいろいろに改良もしくは変更することができる。
【００２１】
本発明によるキャパシタ素子は、薄膜タイプのキャパシタ素子であり、好ましくは、２つもしくはそれ以上のキャパシタ（キャパシタ素子）を一体化した製品の形で使用される。基本的に、本発明のキャパシタ素子は、基板と、その基板の上に形成されたキャパシタ構造体とを含んで構成され、また、キャパシタ構造体は、下部電極（下部電極層）、下部電極層上に形成された誘電体層及び誘電体層上に形成された上部電極（上部電極層）から構成される。
【００２２】
本発明の好ましい１実施形態によるキャパシタ素子の簡単な構成例は、図１に示す通りである。図示されるように、キャパシタ素子１０は、例えばシリコン基板のような基板１を有し、また、この基板１の上には、キャパシタ構造体１１が作り込まれている。キャパシタ構造体１１は、基板の側から順に、例えばＰｔ電極のような下部電極層２、例えば（ＢａＳｒＹ）ＴｉＯ３層のような誘電体層３、そしてＰｔ電極のような上部電極層４を有している。キャパシタ構造体１１の上面は、例えばエポキシ樹脂のような絶縁性樹脂から形成された絶縁層５で保護されている。さらに、絶縁層５にはコンタクトホール６及び１６が開口されており、それぞれのコンタクトホールには導体金属、例えば銅（Ｃｕ）が充填されている。コンタクトホール６及び１６の最上面は、それぞれ、電極パッド６ａ及び１６ａを有している。電極パッド６ａ及び１６ａには、それぞれ、はんだボール（図示せず）のような外部端子を取り付けることができる。外部端子には、任意の電子素子、例えば半導体素子、例えばＬＳＩチップなどを実装することができる。ここでは図示しないけれども、キャパシタ素子は、もしも必要ならば、１層もしくはそれ以上の追加の層を任意の適当な位置に有していてもよい。
【００２３】
本発明の薄膜キャパシタ素子において、キャパシタ構造体を構成する誘電体層は、キャパシタ素子、電子装置などの構成やその他のファクタに応じていろいろな厚さを有することができる。誘電体層の厚さは、一般的には約１〜３００ｎｍの範囲であり、好ましくは約１０〜３００ｎｍの範囲である。
【００２４】
誘電体層は、好ましくは、約１０〜１，０００のオーダーの誘電率を有している高誘電率の誘電材料から形成される。本発明の実施において適当な高誘電率の誘電材料は、次式（Ｉ）により表される誘電材料である。
【００２５】
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）
上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である。
【００２６】
さらに好ましくは、本発明において使用される高誘電率の誘電材料は、次式（ＩＩ）により表される誘電材料：
（Ｂａ  ０．６８９Ｓｒ  ０．２９６Ｙ０．０１５）  Ｔｉ１＋ｚＯ３＋δ          …（ＩＩ）
（式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３である）あるいは次式（ＩＩＩ）により表される誘電材料：
（Ｂａ  ０．４９３Ｓｒ  ０．４９３Ｙ０．０１４）Ｔｉ１＋ｚＯ３＋δ          …（ＩＩＩ）
（式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３である）である。
【００２７】
これらの高誘電率の誘電材料の他に、誘電体層の形成のため、以下に列挙するものに限定されるわけではないけれども、ＢａＴｉＯ３，  ＳｒＴｉＯ３，  （Ｂａ，Ｓｒ）ＴｉＯ３，  Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３，  （Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３，  ＫＮｂＯ３，Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３や、これらの誘導材料にドーパントを導入した変成組成物を使用してもよい。
【００２８】
本発明によるキャパシタ素子の誘電体層を形成するに当たって上述のような高誘電率の誘電材料を使用するのが有用である理由は、添付の図２〜図５のグラフから容易に理解することができるであろう。
【００２９】
図２は、（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １  又は  （Ｂａ＋Ｓｒ）／Ｔｉ  ＞１  の場合にＹをドープし、さらにＢａ／Ｓｒの比を７／３に、かつ  ｚ  ＝  ０  及び  δ＝０とした場合の、Ｙ（ａｔ％）と比誘電率の関係をプロットしたグラフである。図２に示されるように、（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １もしくは（Ｂａ＋Ｓｒ）／Ｔｉ  ＞１  のいずれであるか否かに応じて、容量密度に及ぼすＹドーピングの効果に顕著な差が出てくる。比誘電率の最適値は、  （Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １  （主として、Ａサイト置換）  及び  ０．００７＜ｙ＜０．０１８の時に達成することができる。
【００３０】
図３は、  （Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １，  Ｂａ／Ｓｒ  ＝  ７／３，  ｚ  ＝  ０  及び  δ＝０の場合の、容量損失ｔａｎδ（％）と容量密度の関係をプロットしたグラフである。図３に示されるように、Ｙが１．５ａｔ％の場合、ＤＣバイアスがゼロの時に５０％の比誘電率の増加を達成することができ、その際、何らかの誘電損失を伴うこともない。
【００３１】
図４は、  （Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １，  Ｂａ／Ｓｒ＝７／３，  ｚ  ＝  ０  及び  δ＝０の場合の、Ｙ（ａｔ％）と漏洩電流の関係をプロットしたグラフである。図４に示されるように、Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １の場合、Ｙのドーピングとともに電流漏洩を改善することができる。
【００３２】
図５は、（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １，  Ｂａ／Ｓｒ＝７／３，  ｚ  ＝  ０  及び  δ＝０の場合について、Ｙ（ａｔ％）の関数としての容量密度の電圧追従性をプロットしたグラフである。特定のＹ変性組成物は、印加バイアスがゼロの時において容量密度の大きさを増大させるばかりでなく、容量の電圧追従性も改良することができる。なぜなら、Ｙのドーピングに由来する追加の容量は、電圧の印加とともに線形に変化しないからである。容量の電圧追従性の改良は、Ｙが１．５ａｔ％の時に１２％である。
【００３３】
したがって、図２〜図５に示されるように、特定の組成物についてＹをドーピングした場合、電流漏洩及び誘電損失を低く抑える一方で容量の電圧追従性及び容量密度を顕著に向上させることができ、よって、本発明のキャパシタ素子を実装したデバイスの挙動を優れたものとなすことができる。
【００３４】
本発明のキャパシタ素子において、基板は、任意の適当な材料から形成することができる。基板は、電気絶縁性の材料から形成することが好ましい。適当な絶縁性の材料は、以下に列挙するものの限定されるわけではないけれども、ガラス、半導体材料、樹脂材料などを包含する。また、基板の厚さは、広い範囲で変更することができるけれども、好ましくは、約１〜１，０００μｍの範囲であり、さらに好ましくは、約１００〜５００μｍの範囲である。
【００３５】
本発明の実施に当たっては、特に半導体材料もしくはウエハを絶縁性の基板として有利に使用することができる。ここで、半導体材料もしくはウエハは、いろいろな材料から形成することができるが、Ｓｉ，  Ｇｅ，  ＳｉＧｅ，  ＧａＡｓ，  ＩｎＡｓ，  ＩｎＰ  及び周期律表の第ＩＩＩ族及び第Ｖ族の元素から誘導されたその他の化合物からなる群から選ばれる少なくとも１種類の材料を含むことが好ましい。
【００３６】
また、キャパシタ素子は、その基板の上にさらに、１層もしくは２層以上の絶縁層が積層されていてもよい。絶縁層は、任意の絶縁材料から形成することができるけれども、金属の酸化物、窒化物又はオキシ窒化物、高誘電率の金属酸化物、キセロゲル、有機樹脂又はその組み合わせもしくは混合物からなる群から選ばれる少なくとも種類の絶縁材料から形成するのが好ましい。絶縁層は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、絶縁層の厚さは広い範囲で変更することができ、好ましくは、約０．０１〜１，０００μｍの範囲であり、さらに好ましくは、約０．０１〜１００μｍの範囲である。
【００３７】
さらに、キャパシタ素子は、基板とキャパシタ構造体の間に密着層をさらに含んでいてもよい。密着層には、両者の間の結合強度を増加させるなどの働きがあるからである。密着層は、いろいろな材料から形成することができるけれども、貴金属、貴金属の合金、貴金属と非貴金属の合金、貴金属の導電性酸化物、絶縁性の金属酸化物、絶縁性の金属窒化物、導電性の金属窒化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料から形成するのが好ましい。密着層形成材料の適当な例は、以下に列挙するものに限定されるわけではないけれども、Ｐｔ，  Ｉｒ，  Ｚｒ，  Ｔｉ，  ＴｉＯｘ，  ＩｒＯｘ，  ＰｔＯｘ，  ＺｒＯｘ，  ＴｉＮ，  ＴｉＡｌＮ，  ＴａＮ，  ＴａＳｉＮなどを包含する。密着層は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、密着層の厚さは広い範囲で変更することができ、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００３８】
キャパシタ素子において、下部電極層は、いろいろな導電性材料から形成することができるけれども、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の導電性材料から形成することが好ましい。下部電極層形成材料の適当な例は、以下に列挙するものに限定されるわけではないけれども、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  ＰｔＯｘ，  ＩｒＯｘ  及び  ＲｕＯｘ  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を包含する。下部電極層は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、下部電極層の厚さは広い範囲で変更することができ、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００３９】
また、上部電極層は、いろいろな導電性材料から形成することができるけれども、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の導電性材料から形成することが好ましい。上部電極層形成材料の適当な例は、以下に列挙するものに限定されるわけではないけれども、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  ＰｔＯｘ，  ＩｒＯｘ，  ＲｕＯｘ，  ＳｒＲｕＯ３  及び  ＬａＮｉＯ３  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を包含する。上部電極層は、単層の形で使用してもよく、さもなければ、２層以上の多層構造体の形で使用してもよい。いずれの場合にも、上部電極層の厚さは広い範囲で変更することができ、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００４０】
以上の層の他に、キャパシタ素子は、その上部電極層の上にパッシベーション膜をさらに含むこともできる。パッシベーション膜の適当な例は、以下に列挙するものに限定されるわけではないけれども、窒化シリコン層、酸化シリコン（ＳｉＯ２）層、酸化アルミニウム（アルミナ）層などを包含する。窒化シリコン層を使用するのが好ましい。パッシベーション膜の厚さは広い範囲で変更することができるというものの、好ましくは、約１〜１，０００ｎｍの範囲であり、さらに好ましくは、約１〜１００ｎｍの範囲である。
【００４１】
本発明のキャパシタ素子において、キャパシタ構造体は、キャパシタ素子の表面もしくは裏面の部分あるいはキャパシタ素子の内部に単独もしくは２個以上を組み合わせて作り込むことができる。キャパシタ構造体の作り込みの方法及び手段は特に限定されるものではなく、常法及び常用の手段を使用することができる。処理の高速化などに対応するため、２個以上のキャパシタ構造体を組み合わせて作り込むことが有利である。また、このような場合、複数個のキャパシタ構造体は、デバイスのデザインや所望とする効果などに応じて、直列に接続してもよく、さもなければ、並列に接続してもよい。もちろん、必要ならば、直列接続と並列接続を併用してもよい。
【００４２】
本発明は、上記した薄膜キャパシタ素子の他に、本発明による薄膜キャパシタ素子の製造方法にある。本発明による薄膜キャパシタ素子の製造方法は、「課題を解決するための手段」の項に記載したように、基板と，その基板の上方に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、下記の工程：
基板上に下部電極層を形成する工程、
形成された下部電極層の上に、前式（Ｉ）により表される高誘電率の誘電材料から誘電体層を形成する工程、及び
形成された誘電体層の上に上部電極層を形成してキャパシタ構造体を完成する工程、
を含んでなることを特徴とする。
【００４３】
この本発明方法は、いろいろな形態で有利に実施することができる。好ましくは、本発明方法は、追加の工程、例えば、基板の上に絶縁層を形成する工程、基板と下部電極層の間に密着層を形成する工程、上部電極層の上にパッシベーション膜を形成する工程などをさらに含むことができる。また、本発明方法は、キャパシタ素子を酸素含有の周囲雰囲気中で１００〜９００℃の温度でアニールする工程をさらに含むことが好ましい。もちろん、これらの追加の工程は、単独で使用してもよく、２工程以上を組み合わせて使用してもよい。
【００４４】
本発明による薄膜キャパシタ素子の製造方法は、キャパシタ素子及びその他のデバイスの製造においてよく知られ、一般的に使用されている方法をそのまま使用して、あるいは適宜変更した後、有利に実施することができる。適当な方法には、例えば、フォトリソグラフィ法、スパッタリング法、真空蒸着法、エッチング法などがある。よって、本発明方法の実施に用いられる各工程について、ここで詳細に説明することを省略し、成書や特許文献の参照に委ねることとする。
【００４５】
参考のために一例を示すと、図１に模式的に示した本発明の薄膜キャパシタ素子は、例えば図６及び図７に順を追って示す一連の工程（Ａ）〜（Ｈ）で有利に製造することができる。
【００４６】
まず、図６（Ａ）に示すように、支持基板としてのシリコン基板１を用意する。次いで、図１に参照番号１１で示すキャパシタ構造体を形成するため、図６（Ｂ）に示す白金からなる下部電極層２、図６（Ｃ）に示す複合酸化物からなる誘電体層３、図６（Ｄ）に示す白金Ｐｔからなる上部電極層４を順次形成する。ここで、誘電体層３の材料としては、小型でかつ大容量を実現するために、高い比誘電率をもつ金属酸化物が有利に使用される。本発明の実施に好適な金属酸化物は、前記した通りである。また、キャパシタ構造体１１の電極（下部電極層２及び上部電極層４）の材料としては、高温環境下における耐酸化性に優れ、かつ誘電体層３の形成時における良好な結晶配向制御が可能な、白金ＰｔやイリジウムＩｒ等の貴金属が有利に使用される。
【００４７】
これらの一連の製造工程は、具体的には以下のように行なうことができる。
【００４８】
図６（Ｂ）に示した下部電極層２の形成工程としては、先ず、シリコン基板１としてシリコンウェハを使用し、該シリコンウェハ上に、スパッタリング法を使用して、酸化チタンＴｉＯ２  （２０ｎｍ）及び白金Ｐｔ（１００ｎｍ）を順次成膜させる。酸化チタンＴｉＯ２  （２０ｎｍ）は、シリコンＳｉと白金Ｐｔとの密着層（接着層）としての役割を果たすことができる。
【００４９】
この時、酸化チタンＴｉＯ２  のスパッタ条件は、例えば、基板温度５００℃、ＲＦパワー２００Ｗ、誘導コイルパワー３０Ｗ、ガス圧力０．１Ｐａ、及びＡｒ／Ｏ２  比７／１である。
【００５０】
また、白金Ｐｔのスパッタ条件は、例えば、基板温度４００℃、ＤＣパワー１００Ｗ、誘導コイルパワー３０Ｗ、ガス圧力０．１Ｐａである。
【００５１】
図６（Ｃ）に示した誘電体層３の形成工程では、誘電材料として、本発明の要件を満足させるバリウムＢａ、ストロンチウムＳｒ、イットリウムＹ及びチタンＴｉから構成される金属酸化物、Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δを使用し、ゾル・ゲル法により誘電体層３を形成する。
【００５２】
具体的には、先ず、アルコキシドからなる出発溶液をスピンコート法（例えば、２０００ｒｐｍ  ／３０秒）により成膜する。なお、このスピンコート条件では、１回のスピンコートにつき約１００ｎｍの膜厚が得られる。
【００５３】
その後、例えば４００℃の温度で１０分間の仮焼成（プリベーク）、及び例えば７００℃の温度で１０分間の本焼成（本ベーク）を行なうことにより金属酸化物を結晶化させ、膜厚１００ｎｍ、比誘電率３００、及び誘電損失２％以下の誘電体層３を形成する。
【００５４】
図６（Ｄ）に示した上部電極層４の形成工程では、誘電体層３上に、下部電極層２の形成と同様にスパッタリング法を使用して、上部電極層４としての白金Ｐｔ層を膜厚１００ｎｍで成膜する。
【００５５】
再び図１を参照すると、キャパシタ構造体１１の側面は、図示されるように、下の層の端部が、上の層の端部よりも外側に張り出した、階段状に形成される。キャパシタ構造体１１にこのような階段状の張り出し部を設けると、製造過程で白金材の断片（パーティクル）が発生した場合、その張り出し部で断片を受け止め、断片が誘電体層の側面に付着し、電極間のショートを引き起こすことを防止できる。
【００５６】
次いで、図６（Ｅ）に示すように、下部電極層２からの電極引き出し用穴２１を形成する。具体的には、フォトリソグラフィ法によりレジストマスクを形成した後、アルゴンＡｒイオンミリング法により、上部電極層４を構成するＰｔ膜とその下の誘電体層３を順次ドライエッチングする。
【００５７】
上記のようにして電極引き出し用穴２１を形成した後、ここでは図示しないが、キャパシタ構造体１１の上面及び側面を覆うように、バリア層を形成してもよい。具体的には、例えば、バリア層形成材料である窒化シリコンＳｉ３  Ｎ４  を、スパッタリング法により約１５０μｍの膜厚で成膜することができる。窒化シリコンＳｉ３  Ｎ４  の他には、酸化アルミニウムＡｌ２  Ｏ３  、酸化シリコンＳｉＯ２  等も、バリア層形成材料として使用可能である。
【００５８】
引き続いて、図７（Ｆ）に示すように、キャパシタ構造体１１の上に、それを覆うようにして、例えばポリイミド樹脂からなる保護絶縁層５を形成する。
【００５９】
具体的には、まず、感光性ポリイミドのワニスを、例えば３０００ｒｐｍ  で３０秒間スピンコートを行ない、４μｍの膜厚で成膜する。次いで、６０℃の温度で１０分間、加熱（プリベーク）し、その後、露光、現像工程を経て、４００℃の温度で２時間、加熱（本ベーク）を行なう。２μｍ厚のポリイミドＰＩ膜からなる保護絶縁膜５が得られる。
【００６０】
次いで、保護絶縁膜５の所定の部位に図示されるようにコンタクトホール２２を形成する。具体的には、フォトリソグラフィ法により図示しないレジストマスクを形成した後、アルゴンＡｒイオンミリング法によりドライエッチングすることにより、保護絶縁膜５の不要部分を選択的に除去し、下部電極層２を露出させる。
【００６１】
引き続いて、電極パッド及びバンプの形成工程に移行する。
【００６２】
図７（Ｇ）に示すように、アンダーバンプメタル（ＵＢＭ）として、キャパシタ構造体１１の各電極層とバンプとを接続する電極パッド６及び１６を、それぞれスパッタリング法及びめっきにより形成する。最後に、図７（Ｈ）に示すように、形成した電極パッド６及び１６の上に、それぞれ、回路基板と電気的な接続を行なう端子としてのバンプ７及び１７を形成する。なお、バンプ７及び１７の材料としては、一般にはんだが使用されるが、はんだ材料が電極パッド中に拡散して、電極層を構成する白金Ｐｔと反応し、該白金の抵抗値を変えてしまう等の問題が起こり得る。そのため、電極パッドの材料としては、上記のようなはんだ侵食の回避、はんだ濡れ性の向上等を考慮して、クロムＣｒ、チタンＴｉ、銅Ｃｕ、ニッケルＮｉ等を使用することが望ましい。
【００６３】
以上の製造工程により、図１に示した薄膜キャパシタ素子１０を製造することができる。この薄膜キャパシタ素子１０の場合、吸湿性を有し所定の条件下で水分を放出するポリイミド樹脂（保護絶縁層５）と、キャパシタ構造体１１とは、物理的に分離される。すなわち、ポリイミド樹脂から放出される水分がイオン化されていない状態で、触媒作用を有する電極部に到達する前に遮断するため、ポリイミド樹脂から放出された水分が、触媒作用を有する白金Ｐｔ（上部電極層４）の表面に到達することが阻止される。従って、上部電極層４と誘電体層３との界面で、誘電体層３を構成する金属酸化物が還元されるという不都合な問題は回避される。このような構成を採用すると、優れた高周波追随特性が得られるとともに、特性劣化の少ない薄膜キャパシタ素子１０を提供することが可能となる。
【００６４】
さらに加えて、本発明は、上述のような本発明による薄膜キャパシタ素子を搭載した電子装置にある。ここで、薄膜キャパシタ素子の搭載方法や搭載部位は特に限定されるものではなく、例えば、本発明のキャパシタ素子をデバイスの上部及び（又は）内部に搭載することができる。すなわち、本発明の電子装置は、少なくとも１個の電子素子及び少なくとも１個の本発明の薄膜キャパシタ素子を含んでなることを特徴とする。
【００６５】
本発明による電子装置において、それに搭載されるべき電子素子は、特に限定されるものではない。本発明の実施に好適な電子素子の例は、以下に列挙するものに限定されるわけではないけれども、電子装置で常用の素子、例えばキャパシタ、レジスタ、インダクタ、半導体素子、例えばＬＳＩチップ、ＶＬＳＩチップ等、配線、電極などを包含する。また、したがって、本発明の電子装置は、広範囲の電子装置、例えば半導体装置などを包含する。電子装置の典型的な例は、以下に列挙するものに限定されるわけではないけれども、マイクロ波及びＲＦデバイス、デカップリングキャパシタ用の電荷蓄積デバイス、ＤＲＡＭデバイス、その他を包含する。
【００６６】
前記した通り、本発明の薄膜キャパシタ素子は、複数個を組み合わせて電子装置に搭載する場合、直列もしくは並列のいずれにも接続することができる。
【００６７】
図８は、本発明による電子装置であって、複数個の薄膜キャパシタ素子が直列接続されている例の断面図である。図示されるように、薄膜キャパシタ素子は、シリコンウエハの加工によって形成されたシリコン基板１の上に、下部電極層２、誘導体層３及び上部電極層４からなる第１のキャパシタ素子を備えることに加えて、それに直列に接続された第２のキャパシタ素子（下部電極層２、誘電体層３及び上部電極層４）も有している。このような直列接続を通じて、素子の全体的なキャパシタンスを下げることができる。
【００６８】
図９は、本発明による電子装置であって、複数個の薄膜キャパシタ素子が並列接続されている例の断面図である。図示されるように、２個のキャパシタ構造体１１が並列に配置されている。それぞれのキャパシタ構造体１１は、先に図６及び図７を参照して説明したように、下部電極層２、誘電体層３及び上部電極層４からなっている。また、それぞれのキャパシタ構造体１１は、電極パッド６（１６）を介してバンプ７（１７）と接続されかつ保護絶縁膜５で封止されている。
【００６９】
【実施例】
引き続いて、本発明をその実施例を参照して説明する。なお、本発明は、これらの実施例によって限定されるものでないことは言うまでもない。
実施例１
本例では、図１０に示すような層構成をもった薄膜キャパシタ素子を製造した。薄膜キャパシタ素子は、図示されるように、シリコンウエハの加工によって形成されたシリコン基板１の上に、下部電極層２、誘電体層３及び上部電極層４からなるキャパシタ構造体を備えている。
【００７０】
シリコン基板を熱酸化してその表面にシリコン酸化膜（ＳｉＯ２）を形成した後、そのＳｉＯ２膜の上に適当な蒸着法を使用してＴｉＯ２からなる密着層を形成した。ここで使用した蒸着法は、ＲＦマグネトロンスパッタ法である。
【００７１】
次いで、下部電極層を形成するため、白金（Ｐｔ）をＲＦマグネトロンスパッタ法で成膜した。膜厚１００ｎｍの下部電極層が得られた。
【００７２】
下部電極層の形成後、バリウムストロンチウムチタネートのＹ（イットリウム）変性組成物（Ｂａ０．６８９Ｓｒ０．２９６Ｙ０．０１５）ＴｉＯ３を出発物質として使用して、化学溶液蒸着法（ＣＳＤ法）によって誘電体層（膜厚：８０ｎｍ）を成膜した。具体的には、ＢＳＴのＹ変性組成物の溶液を下部電極層の上に所定の膜厚で塗布した後、空気中で、３５０℃のホットプレート上で５分間にわたって加熱（ベーク）した。引き続いて、得られたＣＳＤ  （Ｂａ０．６８９Ｓｒ０．２９６Ｙ０．０１５）ＴｉＯ３薄膜を結晶化させるため、７００℃で５分間にわたって迅速熱アニールを行った。その後、下部電極層の形成の場合と同様な手法に従って、白金（Ｐｔ）をＲＦマグネトロンスパッタ法で成膜して膜厚１００ｎｍの上部電極層を形成した。さらに続けて、上部電極層、誘電体層（ＢＳＹＴＯ薄膜）及び下部電極層を順次エッチングして、図１０に示すような薄膜キャパシタ素子を完成した。
【００７３】
得られた薄膜キャパシタ素子について、その容量の電圧追従性を測定したところ、図１１にプロットしたようなグラフが得られた。図１１のグラフから、印加電圧がゼロ（０Ｖ）の時、容量の電圧追従性及び容量密度の大きさの両面において顕著な改良が得られたことがわかる。
実施例２
前記実施例１に記載の手法を繰り返したが、本例では、次のようにして薄膜キャパシタ素子を製造した。
【００７４】
シリコン基板を熱酸化してその表面にシリコン酸化膜（ＳｉＯ２）を形成した後、そのＳｉＯ２膜の上にＲＦマグネトロンスパッタ法を使用してＴｉＯ２からなる密着層を形成した。
【００７５】
次いで、白金（Ｐｔ）をＲＦマグネトロンスパッタ法で成膜して膜厚１００ｎｍの下部電極層を形成した。
【００７６】
下部電極層の形成後、バリウムストロンチウムチタネートのＹ（イットリウム）変性組成物（Ｂａ０．４９３Ｓｒ０．４９３Ｙ０．０１４）Ｔｉ１＋ｚＯ３＋δを出発物質として使用して、化学溶液蒸着法（ＣＳＤ法）によって誘電体層（膜厚：８０ｎｍ）を成膜した。引き続いて、得られたＣＳＤ  （Ｂａ０．４９３Ｓｒ０．４９３Ｙ０．０１４）Ｔｉ１＋ｚＯ３＋δ薄膜を結晶化させるため、７００℃で５分間にわたって迅速熱アニールを行った。その後、下部電極層の形成の場合と同様な手法に従って、白金（Ｐｔ）をＲＦマグネトロンスパッタ法で成膜して膜厚１００ｎｍの上部電極層を形成した。さらに続けて、上部電極層、誘電体層（ＢＳＹＴＯ薄膜）及び下部電極層を順次エッチングして、目的とする薄膜キャパシタ素子を完成した。
【００７７】
得られた薄膜キャパシタ素子について、その容量の電圧追従性を測定したところ、前記実施例１の場合と同様に、印加電圧が０Ｖの時、容量の電圧追従性及び容量密度の大きさの両面において顕著な改良が得られた。
実施例３
前記実施例１に記載の手法を繰り返したが、本例では、次のようにして薄膜キャパシタ素子を製造した。
【００７８】
シリコン基板を熱酸化してその表面にシリコン酸化膜（ＳｉＯ２）を形成した後、そのＳｉＯ２膜の上にＲＦマグネトロンスパッタ法を使用してＴｉＯ２からなる密着層を形成した。
【００７９】
次いで、白金（Ｐｔ）をＲＦマグネトロンスパッタ法で成膜して膜厚１００ｎｍの下部電極層を形成した。
【００８０】
下部電極層の形成後、バリウムストロンチウムチタネートのＹ（イットリウム）変性組成物（Ｂａ０．６８９Ｓｒ０．２９６Ｙ０．０１５）ＴｉＯ３を出発物質として使用して、ＲＦマグネトロンスパッタ法によって誘電体層（膜厚：１００ｎｍ）を成膜した。ＲＦマグネトロンスパッタ法の成膜条件は、次の通りであった：基板温度５５０℃、ＲＦ出力１００Ｗ、Ａｒ／Ｏ２＝３０／３．７、圧力１０ｍＴｏｒｒ。その後、下部電極層の形成の場合と同様な手法に従って、白金（Ｐｔ）をＲＦマグネトロンスパッタ法で成膜して膜厚１００ｎｍの上部電極層を形成した。さらに続けて、上部電極層、誘電体層（ＢＳＹＴＯ薄膜）及び下部電極層を順次エッチングして、目的とする薄膜キャパシタ素子を完成した。
【００８１】
得られた薄膜キャパシタ素子について、その容量の電圧追従性を測定したところ、前記実施例１の場合と同様に、印加電圧が０Ｖの時、容量の電圧追従性及び容量密度の大きさの両面において顕著な改良が得られた。
【００８２】
以上、本発明をその実施の形態及び実施例について詳細に説明した。最後に、本発明の好ましい態様を整理すると、以下に付記する通りである。
【００８３】
（付記１）  基板と，その基板の上方に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子であって、
前記誘電体層が、次式（Ｉ）により表される高誘電率の誘電材料：
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）
（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）からなることを特徴とする薄膜キャパシタ素子。
【００８４】
（付記２）  前記誘電体層が、１〜３００ｎｍの厚さを有することを特徴とする付記１に記載の薄膜キャパシタ素子。
【００８５】
（付記３）  前記基板が、ガラス、半導体材料及び樹脂材料からなる群から選ばれた絶縁材料からなることを特徴とする付記１又は２に記載の薄膜キャパシタ素子。
【００８６】
（付記４）  前記基板が、半導体材料もしくはウエハからなることを特徴とする付記１〜３のいずれか１項に記載の薄膜キャパシタ素子。
【００８７】
（付記５）  前記半導体材料もしくはウエハが、Ｓｉ，  Ｇｅ，  ＳｉＧｅ，  ＧａＡｓ，  ＩｎＡｓ，  ＩｎＰ  及び周期律表の第ＩＩＩ族及び第Ｖ族の元素から誘導されたその他の化合物からなることを特徴とする付記４に記載の薄膜キャパシタ素子。
【００８８】
（付記６）  前記基板の上にさらに、少なくとも１層の絶縁層が積層されており、かつ前記絶縁層が、金属の酸化物、窒化物又はオキシ窒化物、高誘電率の金属酸化物、キセロゲル、有機樹脂又はその組み合わせもしくは混合物からなる群から選ばれた絶縁材料を含むことを特徴とする付記１〜４のいずれか１項に記載の薄膜キャパシタ素子。
【００８９】
（付記７）  前記絶縁層が多層構造を有していることを特徴とする付記６に記載の薄膜キャパシタ素子。
【００９０】
（付記８）  前記基板と前記キャパシタ構造体の間に密着層をさらに含み、かつ前記密着層が、貴金属、貴金属の合金、貴金属と非貴金属の合金、貴金属の導電性酸化物、絶縁性の金属酸化物、絶縁性の金属窒化物、導電性の金属窒化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜７のいずれか１項に記載の薄膜キャパシタ素子。
【００９１】
（付記９）  前記密着層が、Ｐｔ，  Ｉｒ，  Ｚｒ，  Ｔｉ，  ＴｉＯｘ，  ＩｒＯｘ，  ＰｔＯｘ，  ＺｒＯｘ，  ＴｉＮ，  ＴｉＡｌＮ，  ＴａＮ  及び  ＴａＳｉＮからなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記８に記載の薄膜キャパシタ素子。
【００９２】
（付記１０）  前記密着層が多層構造を有していることを特徴とする付記８又は９に記載の薄膜キャパシタ素子。
【００９３】
（付記１１）  前記下部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜１０のいずれか１項に記載の薄膜キャパシタ素子。
【００９４】
（付記１２）  前記下部電極層が、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  ＰｔＯｘ，  ＩｒＯｘ  及び  ＲｕＯｘ  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜１１のいずれか１項に記載の薄膜キャパシタ素子。
【００９５】
（付記１３）  前記下部電極層が多層構造を有していることを特徴とする付記１〜１２のいずれか１項に記載の薄膜キャパシタ素子。
【００９６】
（付記１４）  前記誘電体層の誘電材料が、次式（ＩＩ）：
（Ｂａ  ０．６８９Ｓｒ  ０．２９６Ｙ０．０１５）  Ｔｉ１＋ｚＯ３＋δ          …（ＩＩ）
によって表され、式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３であることを特徴とする付記１〜１３のいずれか１項に記載の薄膜キャパシタ素子。
【００９７】
（付記１５）  前記誘電体層の誘電材料が、次式（ＩＩＩ）：
（Ｂａ  ０．４９３Ｓｒ  ０．４９３Ｙ０．０１４）Ｔｉ１＋ｚＯ３＋δ            …（ＩＩＩ）
によって表され、式中、  ０．０２＜ｚ＜０．０５  及び  −０．３＜δ＜０．３であることを特徴とする付記１〜１３のいずれか１項に記載の薄膜キャパシタ素子。
【００９８】
（付記１６）  前記上部電極層が、遷移金属、貴金属、貴金属の合金、貴金属と非貴金属の合金、導電性酸化物及びその組み合わせもしくは混合物からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜１５のいずれか１項に記載の薄膜キャパシタ素子。
【００９９】
（付記１７）  前記上部電極層が、Ｐｔ，  Ｐｄ，  Ｉｒ，  Ｒｕ，  Ｒｈ，  Ｒｅ，  Ｏｓ，  Ａｕ，  Ａｇ，  Ｃｕ，  ＰｔＯｘ，  ＩｒＯｘ，  ＲｕＯｘ，  ＳｒＲｕＯ３  及び  ＬａＮｉＯ３  （式中、ｘは、正の整数である）からなる群から選ばれた少なくとも１種類の材料を含むことを特徴とする付記１〜１６のいずれか１項に記載の薄膜キャパシタ素子。
【０１００】
（付記１８）  前記上部電極層が多層構造を有していることを特徴とする付記１〜１７のいずれか１項に記載の薄膜キャパシタ素子。
【０１０１】
（付記１９）  前記上部電極層の上に、パッシベーション膜をさらに含むことを特徴とする付記１〜１８のいずれか１項に記載の薄膜キャパシタ素子。
【０１０２】
（付記２０）  前記パッシベーション膜が、窒化シリコン層を含むことを特徴とする付記１９に記載の薄膜キャパシタ素子。
【０１０３】
（付記２１）  直列に接続された少なくとも２個の前記キャパシタ構造体を含むことを特徴とする付記１〜２０のいずれか１項に記載の薄膜キャパシタ素子。
【０１０４】
（付記２２）  並列に接続された少なくとも２個の前記キャパシタ構造体を含むことを特徴とする付記１〜２０のいずれか１項に記載の薄膜キャパシタ素子。
【０１０５】
（付記２３）  基板と，その基板の上方に形成された、誘電体層を下部電極層及び上部電極層で挟んで構成されたキャパシタ構造体とを含む薄膜キャパシタ素子を製造する方法であって、
基板上に下部電極層を形成する工程と、
前記下部電極層の上に、次式（Ｉ）により表される高誘電率の誘電材料：
（Ｂａ（１−ｙ）（１−ｘ）Ｓｒ（１−ｙ）ｘＹｙ）Ｔｉ１＋ｚＯ３＋δ          …（Ｉ）
（上式において、０＜ｘ＜１であり、０．００７＜ｙ＜０．０２であり、−１＜δ＜０．５であり、そして  （Ｂａ（１−ｙ）（１−ｘ）＋  Ｓｒ（１−ｙ）ｘ）／Ｔｉ１＋ｚ  ＜  １である）から誘電体層を形成する工程と、
前記誘電体層の上に上部電極層を形成してキャパシタ構造体を完成する工程とを含んでなることを特徴とする薄膜キャパシタ素子の製造方法。
【０１０６】
（付記２４）  前記誘電体層を１〜３００ｎｍの厚さで形成することを特徴とする付記２３に記載の薄膜キャパシタ素子の製造方法。
【０１０７】
（付記２５）  前記基板の上に絶縁層を形成する工程をさらに含むことを特徴とする付記２３又は２４に記載の薄膜キャパシタ素子の製造方法。
【０１０８】
（付記２６）  前記基板と前記下部電極層の間に密着層を形成する工程をさらに含むことを特徴とする付記２３〜２５のいずれか１項に記載の薄膜キャパシタ素子の製造方法。
【０１０９】
（付記２７）  前記上部電極層の上にパッシベーション膜を形成する工程をさらに含むことを特徴とする付記２３〜２６のいずれか１項に記載の薄膜キャパシタ素子の製造方法。
【０１１０】
（付記２８）  前記キャパシタ素子を酸素含有の周囲雰囲気中で１００〜９００℃の温度でアニールする工程をさらに含むことを特徴とする付記２３〜２７のいずれか１項に記載の薄膜キャパシタ素子の製造方法。
【０１１１】
（付記２９）  少なくとも１個の電子素子及び少なくとも１個の、付記１〜２２のいずれか１項に記載の薄膜キャパシタ素子を含んでなることを特徴とする電子装置。
【０１１２】
（付記３０）  前記電子素子が、常用タイプのキャパシタ、レジスタ、インダクタ、半導体素子、配線層及び電極層からなる群から選ばれることを特徴とする付記２９に記載の電子装置。
【０１１３】
【発明の効果】
以上に詳細に説明したように、本発明によれば、容量の高い電圧追従性と高い容量密度を同時に満足させることのできる薄膜キャパシタ素子を提供することができる。また、本発明の薄膜キャパシタ素子は、許容し得ない程度に大きなリーク（電流漏洩）や誘電損失を引き起こすことなくより高い温度で取り扱うことができる。さらに、本発明の薄膜キャパシタ素子の場合、その製造に使用する基板に対する制限がないので、広範囲の基板を任意に使用することができる。さらにまた、本発明の薄膜キャパシタ素子は、高性能な電子装置、例えば半導体装置を製造するのにとりわけ有用である。
【０１１４】
さらに加えて、本発明によれば、本発明の薄膜キャパシタ素子を製造するのに有用な製造方法も提供される。
【０１１５】
さらにまた、本発明によれば、本発明の薄膜キャパシタ素子を備えた高性能な電子装置も提供される。
【図面の簡単な説明】
【図１】本発明による薄膜キャパシタ素子の好ましい１実施形態を模式的に示した断面図である。
【図２】（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １  又は  （Ｂａ＋Ｓｒ）／Ｔｉ  ＞１  で、  Ｂａ／Ｓｒ＝７／３，  ｚ  ＝  ０  及び  δ＝０の場合の、Ｙ（ａｔ％）と比誘電率の関係をプロットしたグラフである。
【図３】（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １，  Ｂａ／Ｓｒ  ＝  ７／３，  ｚ  ＝  ０  及び  δ＝０の場合の、容量損失ｔａｎδ（％）と容量密度の関係をプロットしたグラフである。
【図４】（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １，  Ｂａ／Ｓｒ＝７／３，  ｚ  ＝  ０  及び  δ＝０の場合の、Ｙ（ａｔ％）と漏洩電流の関係をプロットしたグラフである。
【図５】（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １，  Ｂａ／Ｓｒ＝７／３，  ｚ  ＝  ０  及び  δ＝０の場合の、Ｙ（ａｔ％）と容量密度の電圧追従性の関係をプロットしたグラフである。
【図６】図１に示した薄膜キャパシタ素子の製造方法の前半を順に示した断面図である。
【図７】図１に示した薄膜キャパシタ素子の製造方法の後半を順に示した断面図である。
【図８】本発明による電子装置の好ましい１実施形態を模式的に示した断面図である。
【図９】本発明による電子装置のもう１つの好ましい実施形態を模式的に示した断面図である。
【図１０】実施例１で製造したＹ−変性ＢＳＴＯキャパシタ構造体を模式的に示した断面図である。
【図１１】図１０の１．５ａｔ％Ｙ−変性ＢＳＴＯキャパシタ構造体で、（Ｂａ＋Ｓｒ）／Ｔｉ  ＜  １，  Ｂａ／Ｓｒ＝７／３，  ｚ  ＝  ０  及び  δ＝０の場合の、印加電圧と容量の電圧追従性の関係をプロットしたグラフである。
【符号の説明】
１…基板
２…下部電極層
３…誘電体層
４…上部電極層
５…保護絶縁層
６…電極パッド
７…はんだバンプ
１０…薄膜キャパシタ素子
１１…キャパシタ構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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