(57)【要約】【課題】ディスプレイパネルの周辺回路をアモルファスシリコン素材、若しくは有機半導体素材で構成した駆動装置を提供する。【解決手段】所定の符号からなるアドレス信号生成データが重畳されたアドレス信号生成用制御線群と、そのうちの少なくとも一部の制御線を取り込んでアドレス信号生成データを復号しアドレス信号を生成する複数の組合せ論理回路とを設け、各々の組合せ論理回路の出力をディスプレイパネルのアドレス電極の各々に接続する。また、データ電極側にアナログ信号を供給する際におけるデータ電極アドレスのデコードに関しても同様の組合せ論理回路を用いる。【選択図】  図４
2004264361.tif 000002
【特許請求の範囲】
【請求項１】
表示素子を挟んで互いに交叉する複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
複数のアドレス信号生成用制御線と、
前記アドレス信号生成用制御線に符号化されたアドレス信号生成データを、該データの各桁を制御線の各々に対応させて供給するアドレス信号生成データ供給回路と、
前記アドレス信号生成用制御線のうちの少なくとも一部の制御線を取り込んで、該取り込んだ制御線上のビットの状態に応じてアドレス信号を生成する複数の組合せ論理回路とからなり、
前記組合せ論理回路の各々の出力が前記アドレス電極の各々に接続されていることを特徴とするディスプレイパネルの駆動装置。
【請求項２】
前記アドレス信号生成データは、所定のクロックに基づいて変化するバイナリー符号及びその反転符号によって符号化されていることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項３】
前記アドレス信号生成データは、所定のクロックに基づいて変化するグレイ符号及びその反転符号によって符号化されていることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項４】
前記組合せ論理回路は、Ｎチャネル型トランジスタを直列に接続して構成した論理積回路であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項５】
前記組合せ論理回路は、Ｎチャネル型トランジスタを並列に接続して構成した否定論理和回路であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項６】
前記組合せ論理回路は、Ｎチャネル型トランジスタを直列に接続して構成した論理積回路と、Ｎチャネル型トランジスタを並列に接続して構成した否定論理和回路と、からなる複合論理回路であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項７】
前記組合せ論理回路は、Ｐチャネル型トランジスタを直列に接続して構成した論理和回路であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項８】
前記組合せ論理回路は、Ｐチャネル型トランジスタを並列に接続して構成した否定論理積回路であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項９】
前記組合せ論理回路は、Ｐチャネル型トランジスタを直列に接続して構成した論理和回路と、Ｐチャネル型トランジスタを並列に接続して構成した否定論理積回路と、からなる複合論理回路であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項１０】
前記組合せ論理回路は、ダイオードを並列に接続して構成した論理積回路、若しくは論理和回路であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項１１】
前記表示素子は、有機エレクトロルミネセンス発光素子であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項１２】
前記表示素子は、液晶表示素子であることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項１３】
供給されたデータを保持し、該保持されたデータをデータ転送パルスに応じて前記データ電極の各々に表示データとして供給する複数のサンプルホールド回路と、
複数のデータ転送パルス生成用制御線と、
前記データ転送パルス生成用制御線に符号化されたデータ転送パルス生成データを、該生成データの各桁を制御線の各々に対応させて供給するデータ転送パルス生成データ供給回路と、
前記データ転送パルス生成用制御線のうちの一部の制御線を取り込んで、該取り込んだ制御線上のビットの状態に応じて前記データ転送パルスを生成して、これを前記サンプルホールド回路の各々に供給する複数のデータ転送パルス生成用組合せ論理回路と、を更に含むことを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項１４】
前記サンプルホールド回路は、前記供給されたデータを前記データ転送パルスに応じて前記データ電極の各々に供給するサンプリングスイッチ回路であることを特徴とする請求項１３に記載のディスプレイパネルの駆動装置。
【請求項１５】
前記データ転送パルス生成データは、所定のクロックに基づいて変化するバイナリー符号及びその反転符号によって符号化されていることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項１６】
前記データ転送パルス生成データは、所定のクロックに基づいて変化するグレイ符号及びその反転符号によって符号化されていることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項１７】
前記データ転送パルス生成用組合せ論理回路は、ダイオードを並列に接続して構成した論理積回路、若しくは論理和回路であることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項１８】
前記データ転送パルス生成用組合せ論理回路は、Ｎチャネル型トランジスタを直列に接続して構成した論理積回路であることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項１９】
前記データ転送パルス生成用組合せ論理回路は、Ｎチャネル型トランジスタを並列に接続して構成した否定論理和回路であることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項２０】
前記データ転送パルス生成用組合せ論理回路は、Ｎチャネル型トランジスタを直列に接続して構成した論理積回路と、Ｎチャネル型トランジスタを並列に接続して構成した否定論理和回路と、からなる複合論理回路であることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項２１】
前記データ転送パルス生成用組合せ論理回路は、Ｐチャネル型トランジスタを直列に接続して構成した論理和回路であることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項２２】
前記データ転送パルス生成用組合せ論理回路は、Ｐチャネル型トランジスタを並列に接続して構成した否定論理積回路であることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項２３】
前記データ転送パルス生成用組合せ論理回路は、Ｐチャネル型トランジスタを直列に接続して構成した論理和回路と、Ｐチャネル型トランジスタを並列に接続して構成した否定論理積回路と、からなる複合論理回路であることを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【請求項２４】
その一端を前記データ電極の各々に接続され、他の一端は所定のリセット電圧供給源に接続されるスイッチ回路を更に含むことを特徴とする請求項１３又は請求項１４に記載のディスプレイパネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示素子を挟んで互いに交叉する複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置に関する。
【０００２】
【従来の技術】
複数の表示素子を挟んで互いに交叉する複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルとしては、例えば、有機エレクトロルミネセンス（以下、単に“有機ＥＬ”と称する）発光素子を表示素子として用いるアクティブマトリクス方式のディスプレイパネルが知られている。かかるディスプレイパネルの構成を図１に示す。
【０００３】
同図において、ディスプレイパネル１０にはＴＦＴ素子及び有機ＥＬ発光素子から成る表示素子がマトリクス状に配列されている。因みに、ディスプレイパネルの国際的な規格であるＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｄａｐｔｏｒ）規格によれば、ディスプレイパネル１０には、例えば（６４０（×ＲＧＢ）列×４８０行）ドットの表示素子が配列されることになる。ディスプレイパネル１０の周辺回路であるＸ転送回路２０は、これらの６４０（×ＲＧＢ）列に並んだ表示素子群の各々に表示すべきデータ信号を供給する回路である。つまり、Ｘ転送回路２０からは、ディスプレイパネル１０のＸ軸方向について、各表示素子のＲＧＢの各々について６４０本のデータ電極が並列に出力される。
【０００４】
一方、Ｙ転送回路３０は、４８０行に並んだ各行の表示素子群を所定のタイミングで選択し、各行の表示素子群に選択信号であるアドレス信号を供給する回路である。そして、Ｙ転送回路３０からは、ディスプレイパネル１０のＹ軸方向について４８０本のアドレス電極が出力されることになる。以下、本明細書においては、これらのディスプレイパネル周辺回路であるＸ転送回路２０、及びＹ転送回路３０をディスプレイパネル１０に対する駆動装置と称するものとする。
【０００５】
次に、図１に示したディスプレイパネル１０、及び駆動装置の内部構成を図２に示す。なお、Ｘ転送回路２０とＹ転送回路３０は、ほぼ同様の構成となるため、図２においては駆動装置についてＹ転送回路３０の構成のみを示す。
同図に示す如く、ディスプレイパネル１０の表面にマトリクス状に敷設された表示素子１１は、主に、発光素子ＥＬ、データ書き込み用トランジスタＱ１、発光素子駆動用トランジスタＱ２、及びストレージキャパシタＣから構成されている。因みに、表示素子１１における発光動作を説明すれば以下のようになる。すなわち、所定のアドレスタイミングでアドレス電極１３に重畳されたＹ転送パルス（アドレス信号）によってＱ１がオンとなる。このとき、データ電極１２に重畳されたＸ転送パルス（データ信号）による電荷がＱ１を経由してＣに蓄えられる。一旦Ｃに電荷が蓄積されると、かかる電荷によりＱ２のゲートの電位が高電位となってＱ２がオンとなり、電源電圧ＶｃｃからＥＬに駆動電流が流れてＥＬが発光するのである。
【０００６】
一方、Ｙ転送回路３０は、複数のシフトレジスタ３２、これらのシフトレジスタにクロック信号であるＹ転送クロックを供給するクロック供給線３１、及びアドレス電極１３から構成されている。
シフトレジスタ３２は、いわゆる１ビットのラッチ回路であり、入力端子ＩＮ（以下、単に“入力”と称する）の論理レベルがクロック入力端子ＣＬＫに印加されるＹ転送クロックに同期して出力端子ＯＵＴ（以下、単に“出力”と称する）に現れるものである。図２に示す事例では、ディスプレイパネル１０の各行に対応した４８０段のシフトレジスタが縦続に設けられている。そして、これら各々のシフトレジスタの出力には、０行〜４７９行の各行の表示素子群毎にアドレス信号を供給するアドレス電極１３が接続されている。
【０００７】
図２に示すＹ転送回路３０の動作を、図３のタイムチャートを参照しつつ説明すれば以下の通りである。
先ず、ディスプレイパネル１０における各行の表示素子群を選択するアドレス信号の元となるＹ転送パルスが、初段のシフトレジスタ３２の入力に印加されるものとする。ここで、Ｙ転送パルスの時間幅はＹ転送クロックの一周期以下の時間幅とする。
【０００８】
シフトレジスタ３２は、印加されるクロック信号に同期して動作するラッチ回路である。それ故、Ｙ転送パルスが印加された後の最初のＹ転送クロックの立ち上がり時に、初段のシフトレジスタ３２の出力にＹ転送パルスが現れる。以下同様に、シフトクロックであるＹ転送クロックに同期してＹ転送パルスは、一段ずつ下段のシフトレジスタ３２に順次送られて行く。前述の如く、元となるＹ転送パルスの時間幅はＹ転送クロックの一周期以下である。それ故、縦続に接続された各段のシフトレジスタの出力に現れるＹ転送パルスの時間幅は、常にＹ転送クロックの１クロック分の長さ（約３４．７μＳ）となる。
【０００９】
一方、各段のシフトレジスタ３２の出力には、それぞれ対応するアドレス電極１３が接続されているので、ディスプレイパネル１０の各行を構成する表示素子群には、図３に示す如く、Ｙ転送パルスの１クロック毎に逐次Ｙ転送パルスが供給されて行く。なお、ディスプレイパネル１０の各行のアドレス電極１３に供給されたＹ転送パルスが、各行における表示素子群を選択するアドレス信号となることは言うまでもない。
【００１０】
図１に示すようなディスプレイパネルにおいては、表示する画面の１フレーム期間（例えば、１／６０Ｈｚ＝１６．６６６…ｍＳ）の間に、画面内の全ての行の表示素子群を走査する必要がある。それ故、図２に示す事例では、Ｙ転送クロックの一周期は、
約１６．７ｍＳ÷４８０行  ≒  ３４．７μＳ（約２８．８ｋＨｚ）
となる。
【００１１】
一方、図２のＸ転送回路２０も、Ｙ転送回路３０とほぼ同様の構成であり、同様の動作を為す回路である。因みに、Ｘ転送回路２０による各列の走査は、上記のＹ転送回路３０における１の行アドレスの指定期間内、即ちＹ転送クロックの１クロック内（約３４．７μＳ）に行われる。従って、Ｘ転送回路２０におけるシフトレジスタの動作は極めて高速となり、Ｘ転送クロックの周波数は、一般に、Ｙ転送クロックに較べて３桁以上高い周波数となる。
【００１２】
従来、これらのディスプレイパネル１０の周辺回路を形成する半導体材料としては、いわゆる低温ポリシリコン素材が一般的に用いられてきた。しかし、近年アクティブマトリクス方式のディスプレイパネルにおいては、低温ポリシリコン素材に替わり、製造が容易でかつ低コストであるアモルファスシリコン素材や有機半導体素材の利用が一般的になりつつある。
【００１３】
しかしながら、低温ポリシリコン素材と異なり、アモルファスシリコン素材を用いた場合は、Ｎチャネル型トランジスタしか製造することができず、逆に有機半導体素材の場合は、Ｐチャネル型トランジスタしか製造することができない。従って、Ｐチャネル型とＮチャネル型の両トランジスタによるコンプリメンタリー構成を必要とするシフトレジスタは、前記２種類の半導体素材の一方のみを用いたのでは実現が不可能である。すなわち、アクティブマトリクス方式のディスプレイパネルにおいて、表示素子駆動用の周辺回路をアモルファスシリコントランジスタ、若しくは有機トランジスタの一方のみで構成することは極めて困難であった。
【００１４】
【発明が解決しようとする課題】
本発明は、このような問題を解決すべく為されたものであり、ディスプレイパネルの周辺回路をアモルファスシリコントランジスタ、或いは有機トランジスタで構成したディスプレイパネルの駆動装置の提供を目的とする。
【００１５】
【課題を解決するための手段】
本発明は、表示素子を挟んで互いに交叉する複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、複数のアドレス信号生成用制御線と、前記アドレス信号生成用制御線に符号化されたアドレス信号生成データを、該データの各桁を制御線の各々に対応させて供給するアドレス信号生成データ供給回路と、前記アドレス信号生成用制御線のうちの少なくとも一部の制御線を取り込んで、該取り込んだ制御線上のビットの状態に応じてアドレス信号を生成する複数の組合せ論理回路とからなり、前記組合せ論理回路の各々の出力が前記アドレス電極の各々に接続されていることを特徴とする。
【００１６】
【発明の実施の形態】
本発明によるディスプレイパネルの駆動装置を図４に示す。因みに、図４のブロック図は、アクティブマトリクス方式によるディスプレイパネルの駆動装置において、Ｙ転送側に本発明を適用した場合の実施例を示すものである。
なお、同図において、データ電極やアドレス電極の本数、或いは各種クロック周波数の値などの諸設定値は、前述の図２に示した回路と同様とする。また、例えば表示素子１１のように図２で示した構成要素と同一の構成要素については、同一の符号を用いるものとし、明細書記載の冗長を回避すべく、かかる構成要素についての説明は省略する。
【００１７】
図４において、Ｙ転送回路３００は、図２におけるＹ転送回路３０と同一の機能、即ちＹ転送クロックに同期してディスプレイパネル１０の各行の表示素子群を選択するアドレス信号を生成する機能を有するものである。本実施例においてＹ転送回路３００は、アドレス信号生成データが重畳されたアドレス信号生成用データ制御線群（以下、単に“制御線群”と称する）３４、かかる制御線群３４にアドレス信号生成データを供給するアドレス信号生成データ供給回路３３、組合せ論理回路３５、及びアドレス電極１３から構成されている。
【００１８】
因みに、アドレス信号生成データとは、上記のアドレス信号を生成する元となるコード群のことをいう。本実施例では図２において説明したＹ転送クロックを、例えば所定のＮ進バイナリーカウンタでカウントした、２０〜２Ｎの各桁のパルス信号、及びこれらの各桁信号を反転したパルス信号をかかるコード群として用いるものとする。
【００１９】
本実施例の場合、ディスプレイパネル１０にはＹ軸方向について４８０行分の表示素子群が敷設されている。それ故、０行から４７９行までの各々の行アドレスを生成するのに必要とされるバイナリー符号のビット数は、
５１２  ＞  ４８０  ＞  ２５６
すなわち、
２９  ＞  ４８０  ＞  ２８
なる関係より９ビット長のバイナリー符号を準備すればよいことが判る。
【００２０】
従って、アドレス信号生成データ供給回路３３は、Ｙ転送クロックをカウントする４８０進バイナリーカウンタとインバータ回路（図示せず）によって構成することができる。同回路によって生成されたアドレス信号生成データは、図５に示す如く、９ビットのバイナリー符号及びその反転符号となり、これら１８ビットの符号が制御線群３４に重畳される。つまり、制御線群３４は、９ビットのバイナリー符号Ｙ８（ＭＳＢ）〜Ｙ０（ＬＳＢ）、及びその反転符号Ｙ８ｂ（ＭＳＢ）〜Ｙ０ｂ（ＬＳＢ）が、その各々に重畳された１８本の制御線から構成されることになる。
【００２１】
前述の如く、４８０進バイナリーカウンタは、Ｙ転送クロック（約２８．８ｋＨｚ）をカウントするため、１つのカウントステップは、図５に示す如く、Ｙ転送クロックの一周期である約３４．７μＳとなる。また、４８０進バイナリーカウンタのカウント値が一巡する４８０カウントに要する時間は、表示画面の１フレームに相当する時間である約１６．７ｍＳ（約３４．７μＳ×４８０ステップ）となる。
【００２２】
一方、組合せ論理回路３５は、ＡＮＤゲートやＯＲゲートなどの論理ゲート回路の組合せから成るいわゆる組合せ論理回路である。組合せ論理回路３５は、ディスプレイパネル１０の各行毎に必要とされるため、本実施例では、０行から４７９行までの各々のアドレス電極に対応した４８０個の組合せ論理回路３５が設けられている。図４に示す如く、組合せ論理回路３５の各々には、制御線群３４のうちから抽出された９ビットの制御線が入力される。各々の組合せ論理回路３５は、かかる９ビットの信号に対して所定の論理演算を行うことによって、固有の入力条件に対応する択一的な出力信号をアドレス電極の選択信号として出力するのである。
【００２３】
ところで、本実施例では、制御線群３４として９ビットのバイナリー符号Ｙ８（ＭＳＢ）〜Ｙ０（ＬＳＢ）、及びその反転符号Ｙ８ｂ（ＭＳＢ）〜Ｙ０ｂ（ＬＳＢ）が重畳された１８本の制御線が設けられている。それ故、０行から４７９行までのアドレス電極をデコードする場合、これらの制御線に重畳された１８ビットの符号のうちの９ビットは必ず「１」となり、残りの９ビット必ず「０」となる。本実施例においては、各々の組合せ論理回路３５に対応するアドレス電極がデコードされたときに「１」となる９本の制御線が制御線群３４の中から選択され、これらの制御線が該組合せ論理回路３５への入力として接続されている。
【００２４】
組合せ論理回路３５の入力をかかる構成とすることにより、組合せ論理回路３５の入力信号に対する論理演算は、信号の論理レベルを正論理で考えた場合、全入力についての単なる論理積を採ればよいことになる。これによって、組合せ論理回路３５の構成は極めて簡単となり、また、ディスプレイパネルにおける０行〜４７９行の各々のアドレス電極に対応する組合せ論理回路３５を全て同一の回路構成で実現することが可能となる。
【００２５】
制御線群３４の中から、所定のアドレス電極をデコードする９ビットの制御線を抽出して、これらのビットを各々の組合せ論理回路３５に供給する様子を図６に基づいて説明する。
同図において、例えば、ディスプレイパネル１０の２行目のアドレス電極をデコードするバイナリー符号及びその反転符号が、制御線群３４の各々の制御線に重畳されたときのタイミングを考える。この場合、制御線群３４に重畳されているバイナリー符号及びその反転符号の各ビットは以下のようになっている。
2004264361.tif 000003
それ故、図６におけるアドレスＮｏ．２の欄の楕円内に示す如く、
［Ｙ８ｂ，Ｙ７ｂ，Ｙ６ｂ，Ｙ５ｂ，Ｙ４ｂ，Ｙ３ｂ，Ｙ２ｂ，Ｙ１，Ｙ０ｂ］の９ビットを抽出すれば、全てのビットの論理レベルが「１」の状態を抽出できることになる。つまり、ディスプレイパネル１０の２行目のアドレス電極をデコードする組合せ論理回路３５には、Ｙ８ｂ，Ｙ７ｂ，Ｙ６ｂ，Ｙ５ｂ，Ｙ４ｂ，Ｙ３ｂ，Ｙ２ｂ，Ｙ１，Ｙ０ｂの９ビットに対応する制御線を、同回路の入力に接続すればよいことになる。
【００２６】
同様にして、例えば、ディスプレイパネルの４７８行目のアドレス電極をデコードする組合せ論理回路３５の場合は、図６のアドレスＮｏ．４７８の欄に示す如く、
［Ｙ８，Ｙ７，Ｙ６，Ｙ５ｂ，Ｙ４，Ｙ３，Ｙ２，Ｙ１，Ｙ０］
の９ビットに対応する制御線を、同回路の入力へ接続すればよいことが判る。
【００２７】
次に、組合せ論理回路３５の回路構成について説明する。前述のように本実施例では、Ｙ転送回路３００に含まれる全ての組合せ論理回路３５を同一の回路構成とすることが可能である。また、このような組合せ論理回路は、正論理を用いた場合、９ビットの全入力に対する論理積回路として構成することができる。
かかる組合せ論理回路３５をＮチャネル型トランジスタを用いて構成した回路を図７に示す。同図において、Ｑ１１からＱ１９は全てＮチャネル型のＭＯＳトランジスタであり、例えばアモルファスシリコン素材によって容易に構成することができる。また、同図からも明らかなように、Ｑ１１〜Ｑ１９の各々のドレイン端子及びソース端子は、電源電圧＋Ｖｃｃとソースフォロワ抵抗Ｒとの間に全て直列に接続されている。それ故、Ｑ１１〜Ｑ１９の全てのゲート端子の入力が「ハイレベル」、即ち論理レベル「１」となったときにのみ、同回路の出力であるアドレス電極１３に電源電圧＋Ｖｃｃのレベル、即ち論理レベル「１」が現れる。そして、Ｑ１１からＱ１９のゲート端子入力がそれ以外の組合せのときは、同回路の出力は抵抗Ｒを介してアース電位のレベル、即ち論理レベル「０」となっている。
【００２８】
なお、本実施例における組合せ論理回路３５の構成は、図７に示す回路に限定されるものではない。例えば、ド・モルガンの定理によれば、正論理に基づく論理積は、負論理に基づく論理和に等しいことが知られている。それ故、本実施例の回路動作を負論理として設定すれば、組合せ論理回路３５は、図８に示す如く、Ｐチャネル型トランジスタを用いて構成することもできる。
【００２９】
同図において、Ｑ２１からＱ２９は全てＰチャネル型のＭＯＳトランジスタであり、例えば有機半導体素材を用いた有機トランジスタによって容易に構成することができる。また、Ｑ２１〜Ｑ２９の各々のドレイン端子及びソース端子は、負荷抵抗Ｒを介して電源電圧＋Ｖｃｃとアースとの間に全て直列に接続されている。従って、Ｑ２１〜Ｑ２９の全てのゲート端子の入力が「ローレベル」、即ち論理レベル「０」となったときにのみ、同回路の出力であるアドレス電極１３がアース電位レベル、即ち論理レベル「０」となる。そして、Ｑ２１からＱ２９のゲート端子入力がそれ以外の組合せのときは、同回路の出力は抵抗Ｒを介して電源電圧＋Ｖｃｃのレベル、即ち論理レベル「１」が現れることになる。
【００３０】
なお、以上説明した組合せ論理回路３５では、Ｎチャネル型若しくはＰチャネル型のトランジスタを直列に接続して論理回路を構成したが、例えば、これらのトランジスタを並列に接続して、いわゆる否定論理和（ＮＯＲ）、或いは否定論理積（ＮＡＮＤ）による論理回路を構成しても良い。
図９は、Ｎチャネル型のＭＯＳトランジスタＱ３１〜Ｑ３９を並列に接続して成る否定論理和回路による組合せ論理回路３５であり、Ｑ３１〜Ｑ３９の全てのゲート端子がローレベルの時に、同回路の出力であるアドレス電極１３がハイレベルとなる。また、図１０は、Ｐチャネル型のＭＯＳトランジスタＱ４１〜Ｑ４９を並列に接続して成る否定論理積回路による組合せ論理回路３５であり、Ｑ４１〜Ｑ４９の全てのゲート端子がハイレベルの時に、同回路の出力であるアドレス電極１３がローレベルとなる。
【００３１】
また、本発明による組合せ論理回路３５は、Ｎチャネル型及びＰチャネル型のそれぞれについて、上述した直列論理回路と並列論理回路とを組み合わせて論理回路を構成するようにしても良い。
図１１は、Ｎチャネル型のＭＯＳトランジスタＱ５１〜Ｑ５９を直列に接続した論理積回路と、Ｎチャネル型のＭＯＳトランジスタＱ６１〜Ｑ６９を並列に接続した否定論理和回路とを複合して成る組合せ論理回路３５である。同回路においては、Ｑ５１〜Ｑ５９の全てのゲート端子がハイレベルで、かつＱ６１〜Ｑ６９の全てのゲート端子がローレベルの時に出力であるアドレス電極１３がハイレベルとなる。また、図１２は、Ｐチャネル型のＭＯＳトランジスタＱ７１〜Ｑ７９を並列に接続した否定論理積回路と、Ｐチャネル型のＭＯＳトランジスタＱ８１〜Ｑ８９を直列に接続した論理和回路とを複合して成る組合せ論理回路３５である。同回路においては、Ｑ７１〜Ｑ７９の全てのゲート端子がハイレベルで、かつＱ８１〜Ｑ８９の全てのゲート端子がローレベルの時に出力であるアドレス電極１３がローレベルとなる。
【００３２】
組合せ論理回路３５の構成を、図１１若しくは、図１２に示すような複合論理回路とすることにより、デコードアドレスの差異に関わりなく、制御線群３４に含まれる全ての制御線を一律に組合せ論理回路３５内に引き込むことができる。それ故、アドレス電極デコード用の全ての組合せ論理回路３５と、制御線群３４とのインターフェイスを同一の布線設計によって実現することが可能となる。
【００３３】
さらに、本発明では、ダイオードによる論理回路を用いて組合せ論理回路３５を構成するようにしても良い。例えば、図１３及び図１４に示す如く、有機半導体素材による有機ダイオードを用いて、正論理による論理積回路、又は負論理による論理和回路を構成することができる。正論理に基づく図１３の回路においては、Ｄ１１からＤ１９全てのダイオードのカソード入力の論理レベルが「１」となったときに、出力であるアドレス電極１３の論理レベルが「１」となる。また、負論理に基づく図１４の回路においては、Ｄ２１からＤ２９全てのダイオードのアノード入力の論理レベルが「０」となったときに、出力であるアドレス電極１３の論理レベルが「０」となる。
【００３４】
以上説明した如く、本実施例における組み合わせ論理回路３５は、全てＰチャネル、若しくはＮチャネルの単極性のトランジスタ、或いはダイオードのみを用いて構成することが可能である。従って、本発明によれば、ポリシリコン素材を用いることなく、アモルファスシリコン素材、若しくは有機半導体素材を用いてディスプレイパネルの駆動装置を構成することができるのである。
【００３５】
次に、本発明による、ディスプレイパネルにおける駆動装置の第２の実施例について説明を行う。
第２の実施例は、アドレス信号生成データのコード群として、バイナリ符号の代わりにグレイ（Ｇｒａｙ）符号を用いることを特徴とするものである。従って、本実施例の場合、アドレス信号生成データ供給回路３３からアドレス信号生成用データ制御線群３４に供給される符号は、図１５に示す如く、グレイ符号とその反転符号となる。また、制御線群３４の中から抽出されて組合せ論理回路３５に入力されるビットの構成は、図１６に示されるものとなる。
【００３６】
図１５からも明らかなように、グレイ符号の場合は、隣り合う符号間において異なるビットが１ビットのみとなっている。それ故、グレイ符号を用いることにより、組合せ論理回路３５に入力する符号データの切り替わり時のハザードや、切り替わり波形形状の不均一性の発生などの不具合を低減することができる。
なお、本実施例では、第１の実施例と比較してアドレス信号生成データとして使用するコード群の符号形式が異なるのみであり、その他の点については、前述した第１の実施例によるディスプレイパネルの構成と同一である。それ故、本実施例に関する構成及び動作の説明は割愛する。
【００３７】
次に、ディスプレイパネルの駆動装置のＸ転送側に本発明を適用した場合の実施例について説明を行う。
先ず、Ｘ転送側における第１の実施例を図１７に示す。同図においてＸ転送回路２００は、ディスプレイパネルのＸ転送側の駆動装置である。Ｘ転送回路２００は、Ｘ側アドレス信号生成データ供給回路（以下、単に“Ｘ側供給回路”と称する）２１、Ｘ側アドレス信号生成用データ制御線群（以下、単に“Ｘ側制御線群”と称する）２２、Ｘ側組合せ論理回路２３、アナログ信号入力線群２４、及びサンプルホールド回路２５から構成されている。因みに、Ｘ側アドレス信号生成データは、前述のＹ転送回路３００におけるアドレス信号生成データに相当するものである。
【００３８】
なお、Ｘ転送側におけるデータ電極１２には、ディスプレイパネル上の各列の表示素子毎にアナログ信号入力線群２４に含まれるＲＧＢの３種のデータ信号を重畳させる必要がある。それ故、Ｘ側組合せ論理回路２３の出力信号によってその出力がラッチされるサンプルホールド回路２５を用い、ＲＧＢの各アナログ信号を一旦ホールドしてこれを各々のデータ電極１２に供給する。
【００３９】
ところで、前述した図２のディスプレイパネル装置のブロック図で説明した如く、アクティブマトリクス方式のディスプレイパネルでは、ディスプレイパネル上の表示素子１１のストレージキャパシタＣにデータ信号の電位を記憶させ、その電位に応じて表示素子１１に含まれる有機ＥＬ発光素子の発光駆動電流を調整する。それ故、ストレージキャパシタＣの容量が小さければ、キャパシタへのデータ電位の書込み時間も短くて済み、サンプルホールド回路２５を用いてアナログ信号の電位を１ラインの走査期間に亘りホールドさせる必要はない。即ち、ストレージキャパシタＣを小容量化すれば、図１７に示されたサンプルホールド回路２５は、ＲＧＢの各アナログ信号をそれぞれのデータ電極１２に供給、或いは遮断する単なるアナログスイッチで構成しても良い。さらに、かかるサンプリング用のアナログスイッチとＸ側組合せ論理回路２３とを、例えば、ダイオードによる論理回路を用いて一体に構成することも可能である。
【００４０】
このような構成によるディスプレイパネルのＸ転送側駆動装置を図１８に示す。以後、本明細書においては、ディスプレイパネル駆動装置のＸ転送側に本発明を適用した場合の実施の形態を図１８に示す実施例に基づいて説明する。因みに、サンプルホールド回路２５を省略することによって、同回路を構成するのに不可欠な演算増幅器が不要となりＸ転送側駆動装置の回路構成を簡易化することができる。また、パネル上の隣接表示素子間の演算増幅器オフセット特性のバラツキによる影響を回避し得ると言うメリットも生ずる。
【００４１】
次に、図１８に示されるディスプレイパネル駆動装置のＸ転送回路２０１について説明する。なお、図１８に示される実施例において、Ｙ転送側の駆動装置は、前述した本発明の実施の形態に基づくＹ転送回路３００を用いても良いし、或いは、従来のＹ転送回路３０を用いる構成としても良い。また、ディスプレイパネル１０は、前述の実施例の場合と同様であるのでその説明は省略する。
【００４２】
Ｘ転送回路２０１は、ディスプレイパネルの制御装置（図示せず）から供給されるＸ転送クロック（約１８．４ＭＨｚ）に同期して、ディスプレイパネル１０の各データ電極列に、アナログのＲＧＢ信号をデータ信号として供給するデータ信号供給回路である。かかるデータ信号が生成される様子を図１９のタイムチャートに基づいて説明する。
【００４３】
図１９に示す如く、データ信号供給回路であるＸ転送回路２０１（以下、説明の便宜上、Ｘ転送回路２０１をデータ信号供給回路と呼称する）は、ディスプレイパネル１０のＲＧＢ表示素子毎に６４０列（ＤＬ１〜ＤＬ６４０）に亘り敷設された表示素子群を３４．７μＳの間に順次走査し、これらのデータ電極にデータ信号を供給するパルスを生成する。因みに、上記の３４．７μＳという時間は、４８０行からなる表示画面の１フレーム内（１／６０Ｈｚ）において、その１行分の走査に要する時間
（１／６０Ｈｚ）／４８０行  ＝  ３４．７μＳ
を表すものである。
【００４４】
すなわち、データ信号供給回路は、図１９に示す如く、先ずＸ転送クロックに同期したデータ電極列走査パルスを生成する。そして、かかるデータ電極列走査パルスを用いてＲＧＢ毎の各アナログ信号をサンプリングして、ＲＧＢ表示素子毎のデータ電極ＤＬ１からＤＬ６４０の各々に供給するデータ信号を生成する。なお、図１９はアナログ信号Ｒに対するサンプリングの様子を表しているが、かかるサンプリング動作は、他のＧ及びＢの各アナログ信号についても行われることは言うまでもない。
【００４５】
次に、データ信号供給回路の内部の構成を更に具体的に説明する。同回路は、図１８に示される如く、データ信号生成用のアドレスコードが重畳されたＸ側アドレス信号生成用データ制御線群（以下、単に“Ｘ側制御線群”と称する）２２、このＸ側制御線群２２にデータ信号生成用のアドレスコードを供給するＸ側アドレス信号生成データ供給回路（以下、単に“Ｘ側供給回路”と称する）２１、アナログ信号のサンプリングスイッチを含むＸ側組合せ論理回路（以下、単に“Ｘ側組合せ論理回路”と称する）２６、及びアナログ信号入力線群２４から構成されている。
【００４６】
因みに、アドレスコードとは、ディスプレイパネル上のデータ電極列のアドレスをデコードするためのコードをいう。即ち、Ｘ側供給回路２１は、Ｘ転送クロックを、例えば所定のｎ進バイナリーカウンタでカウントし、２０〜２ｎの各桁のパルス信号及びこれらの各桁を反転させたパルス信号を生成する。そして、これらのパルス信号を並置して成る２ｎビットの符号を上記のアドレスコードとして用いるのである。
【００４７】
図１８に示す事例では、ディスプレイパネル１０には、Ｘ軸方向についてＲＧＢ各表示素子毎に６４０列（ＤＬ１〜ＤＬ６４０）のデータ電極が設けられている。それ故、ＤＬ１からＤＬ６４０までの各々のデータ電極のアドレスを生成するのに必要とされるバイナリー符号のビット数は、
１０２４  ＞  ６４０  ＞  ５１２
すなわち、
２１０  ＞  ６４０  ＞  ２９
なる関係より１０ビット長のバイナリー符号を準備すればよいことが判る。
【００４８】
従って、Ｘ側供給回路２１は、Ｘ転送クロックをカウントする６４０進バイナリーカウンタとインバータ回路（共に図示せず）によって構成される。つまり、図１８では、供給回路２１によって生成されたアドレスコードは、ｎ＝１０ビットのバイナリー符号及びその反転符号からなる。そして、かかる２ｎ＝２０ビットから成るアドレスコードがＸ側制御線群２２に供給される。即ち、Ｘ側制御線群２２は、１０ビットのバイナリー符号Ｘ９（ＭＳＢ）〜Ｘ０（ＬＳＢ）、及びその反転符号であるＸ９ｂ（ＭＳＢ）〜Ｘ０ｂ（ＬＳＢ）が重畳された２０本のＸ側制御線から構成されている。
【００４９】
前述の如く、６４０進バイナリーカウンタは、Ｘ転送クロック（約１８．４ＭＨｚ）をカウントするため、１つのカウントステップは、Ｘ転送クロックの一周期である約５４．３ｎＳ（１／１８．４ＭＨｚ）となる。また、６４０進バイナリーカウンタが一巡する６４０カウントに要する時間は、表示画面１フレームの１行分の走査時間に相当する約３４．７μＳ（約５４．３ｎＳ×６４０ステップ）となることは言うまでもない。
【００５０】
一方、Ｘ側組合せ論理回路２６は、ＡＮＤゲートやＯＲゲートなどの論理ゲート回路から成る組合せ論理回路を含み、ディスプレイパネル１０のＲＧＢ表示素子毎の各々のデータ電極列毎に設ける必要がある。それ故、図１８に示される事例では、ＲＧＢ表示素子毎にＤＬ１からＤＬ６４０までのデータ電極列の各々に対応した６４０（×ＲＧＢ）個のＸ側組合せ論理回路２６が必要とされる。そして、これらのＸ側組合せ論理回路２６の各々にＸ側制御線群２２の内から抽出された１０本（ｎ＝１０ビット）のＸ側制御線が入力される。
【００５１】
つまり、Ｘ側組合せ論理回路２６の各々は、かかる１０ビットのコードを用いて、各々のデータ電極１２を選択するデータ電極列走査パルスを生成する。そして、図１９のタイムチャートに示す如く、このデータ電極列走査パルスを用いてＲＧＢ表示素子毎の各アナログ信号をサンプルしてこれをデータ信号と為し、ディスプレイパネル１０上の各々のデータ電極１２に供給するのである。
【００５２】
Ｘ側組合せ論理回路２６の具体的な動作とその構成については、図２０に示す回路図を参照しつつ更に説明を行う。
因みに、図２０では組合せ論理回路の構成及び動作の説明を容易とすべく、Ｘ側制御線群２２をｎ＝３ビットのバイナリー符号に限定している。この場合、かかるアドレスコードからデコードし得るデータ電極列の数は、
２ｎ  ＝  ２３  ＝８
となる。すなわち、３ビットのバイナリコード「０００」で表される１列目のデータ電極（ＤＬ１）から、「１１１」で表される８列目のデータ電極（ＤＬ８）までの８列分である。なお、図２０には便宜上２つのＸ側組合せ論理回路２６Ａ及び２６Ｂのみが記載されているが、これらと同様の組合せ論理回路がＤＬ１〜ＤＬ８の各々のデータ電極列について具備されていることは言うまでもない。
【００５３】
図２０に示されるＸ側制御線群２２には、Ｘ２（ＭＳＢ）〜Ｘ０（ＬＳＢ）のバイナリー符号及び、その反転符号であるＸ２ｂ（ＭＳＢ）〜Ｘ０ｂ（ＬＳＢ）の、２ｎ＝６ビットからなるアドレスコードが重畳されている。それ故、図２１に示す如く、ＤＬ１からＤＬ８までのデータ電極列のデコードが行われる際、Ｘ側制御線群２２に重畳される６ビットのアドレスコードのうち、３ビットは必ず論理レベルの「１」となり、残りの３ビット必ず「０」となる。
【００５４】
図２０から明らかなように、Ｘ側組合せ論理回路２６Ａ及び２６Ｂの各々では、入力側の３つのダイオードのカソードがデジタル信号の入力用として、それぞれＸ側制御線群２２に接続されている。そして、かかるダイオード群がデータ電極列アドレスコードのデコードを司る論理積回路部分を構成する。
一方、入力側の１つのダイオードのカソードがアナログ信号の入力用として、アナログ信号入力線群２４の内の所定の１本に接続されている。因みにアナログ信号入力線群２４は、ＲＧＢの各アナログ信号に対応して設けられており、ＲＧＢ各々のアナログ信号の振幅値を表す電圧が重畳されている。なお、図２０では説明の便宜上、かかるアナログ信号入力線群２４のうちの所定の１本のみを記載している。また、Ｘ側組合せ論理回路２６Ａ及び２６Ｂの出力側のダイオードのカソードは、各々の組合せ論理回路に対応するデータ電極１２に接続されている。そして、かかる入力側と出力側のダイオードがアナログ信号のサンプリングを行うスイッチ回路を構成する。
【００５５】
以上説明した各ダイオードのアノードは全て並列に接続されており、かかる接続点、即ち全ダイオードのコモンアノードは、プルアップ抵抗Ｒを介して電源電圧Ｖｃｃに接続されている。
図２０において、Ｘ側制御線群２２に重畳されているアドレスコードの論理レベル「１」の閾値電圧をＶＨ、論理レベル「０」の閾値電圧をＶＬとし、アナログ信号入力線に重畳されたアナログ信号の電圧をＶａｎとすると、
ＶＨ  ＞  Ｖａｎ  ＞  ＶＬ
なる関係が成立するものと規定する。また、各ダイオードの順方向電圧降下の値は無視し得るものとする。
【００５６】
Ｘ側制御線群２２に接続されたＸ側組合せ論理回路２６Ａ及び２６Ｂの、各々の３つのデジタル入力用ダイオードのカソードが全て論理レベル「１」となるタイミングにおいて、これら３つのダイオードは全てオフとなる。一方、アナログ入力用のダイオードは、そのカソード側の電圧Ｖａｎが、アノード側の電圧Ｖｃｃよりも低いためオンの状態を保っている。
【００５７】
それ故、上記のタイミングにおいてＸ側組合せ論理回路２６Ａ及び２６Ｂの、各々のコモンアノードの電位は、そのときのアナログ信号入力線の電圧Ｖａｎとなる。そして、かかる電圧Ｖａｎがアナログ出力用のダイオードを介して、各々の組合せ論理回路のアナログ出力用ダイオードのカソードに接続されたデータ電極１２に供給されるのである。
【００５８】
図２０に示される回路では、Ｘ側組合せ論理回路２６Ａがデータ電極１列目、即ちデータ電極ＤＬ１のデコード回路に相当し、Ｘ側組合せ論理回路２６Ｂが２列目、即ちデータ電極ＤＬ２のデコード回路に相当する。そして、Ｘ側組合せ論理回路２６Ａを構成するダイオードＤ１１〜Ｄ１３の各々のカソードには、Ｘ側制御線群２２の内から抽出されたＸ２ｂ，Ｘ１ｂ，Ｘ０ｂの３本のＸ側制御線が接続されている。同様に、Ｘ側組合せ論理回路２６Ｂの各々のカソードには、Ｘ側制御線群２２の内から抽出されたＸ２ｂ，Ｘ１ｂ，Ｘ０の３本が接続されている。
【００５９】
図２１に示されるデータ電極アドレスとアドレスコードの関係から明らかなように、データ電極ＤＬ１のデコード時には、Ｘ２ｂ，Ｘ１ｂ，Ｘ０ｂの３ビットの論理レベルが「１」となり、データ電極ＤＬ２のデコード時には、Ｘ２ｂ，Ｘ１ｂ，Ｘ０の３ビットの論理レベルが「１」となる。従って、アドレスコードが所定のアドレスを示すときに、各々のアドレスコードに対応した組合せ論理回路から、そのときのアナログ信号入力線の電圧Ｖａｎがデータ信号として所定のデータ電極１２に供給される。
【００６０】
すなわち、本実施例によれば、ディスプレイパネルの駆動装置におけるデータ信号供給回路を、シフトレジスタ回路やサンプルホールド回路を使用せずに、ダイオードのみを用いた単純な組合せ論理回路とアナログスイッチのみで実現することができる。それ故、ディスプレイパネル駆動装置の構成部材として、アモルファスシリコンや有機半導体などの製造が容易で低コストの半導体素材を使用することが可能となる。
【００６１】
なお、ディスプレイパネル駆動装置のＸ転送側における本発明の実施の形態は、図２０に示される実施例に限定されるものではない。
例えば、ディスプレイパネル１０の表示素子に含まれる発光素子ドライブのトランジスタＱ２がＰチャネルタ型の場合、Ｑ２のゲートを負電圧でドライブする必要がある。この場合は、図２２に示す如く、各々の組合せ論理回路をダイオードのアノードを入力側とする論理和回路で構成するようにしても良い。この場合も、上記と同様にアナログ信号の電圧変化幅よりもＸ側制御線群２２に重畳されているアドレスコードの論理レベル閾値電圧の変化幅を広く設定すれば、全てのアノード入力が論理レベル「０」となったときにアナログ信号の値が組合せ論理回路のコモンカソードに現れる。そして、ディスプレイパネル１０の表示素子に含まれるストレージキャパシタをディスチャージする形で、かかるアナログ信号の電圧値がストレージキャパシタに書き込まれる。
【００６２】
また、以上に説明した図２０及び図２２の各々の回路では、ディスプレイパネル１０の表示素子に含まれるストレージキャパシタへのデータの書込みが出力用のダイオード（Ｄ１５、Ｄ２５）を介して行われるため、ストレージキャパシタへのチャージ電流、若しくはディスチャージ電流の向きが一方向になってしまう。そこで、データ書込みの行われる前の所定のタイミングにおいて、ストレージキャパシタに対するリセット動作を設け、データの書込みがより確実に行われるようにしても良い。
【００６３】
かかる動作を為すリセットスイッチ回路を、上記の図２０及び図２２の各々の回路に付加した実施例を図２３及び図２４に示す。因みに、リセット動作とは、図２３に示す論理積回路の場合、データ書込みの前にリセットダイオード（Ｄ１６、Ｄ２６）を介して、データ電極１２に接続されたストレージキャパシタを所定の低電位にディスチャージすることを言う。また、図２４に示す論理和回路の場合は、データ書込みの前にリセットダイオード（Ｄ１６、Ｄ２６）を介して、データ電極１２に接続されたストレージキャパシタを所定の高電位にチャージすることを言う。
【００６４】
また、図２０、図２２、図２３、及び図２４の実施例で説明した組合せ論理回路に含まれるダイオード群を、前述のＹ転送側の実施例で言及した如く、他の論理素子に置き換えても良い。例えば、ダイオードの代わりにＮチャネル型トランジスタを論理素子として用いるときは、前記のＹ転送側で説明した図７、図９、図１１に基づく論理回路を利用しても良い。或いは、Ｐチャネル型トランジスタを論理素子として用いるときは、前記のＹ転送側で説明した図８、図１０、図１２に基づく論理回路を利用するようにしても良い。
【００６５】
また、データ電極アドレスをデコードするアドレスコードとしては、図２５に示す如く、前述のＹ転送側と同様にグレイ符号を用いるようにしても良い。図２５からも明らかなように、グレイ符号の場合は、隣り合う符号間において異なるビットが１ビットのみとなる。それ故、グレイ符号を用いることにより、組合せ論理回路に入力する符号データの切り替わり時のハザードや、切り替わり波形形状の不均一性の発生などの不具合を低減することができる。
【００６６】
以上説明した如く、本実施例における組合せ論理回路は、全てＰチャネル、若しくはＮチャネルの単極性のトランジスタ、或いはダイオードのみを用いて構成することが可能である。従って、本発明によれば、ポリシリコン素材を用いることなく、アモルファスシリコン素材、若しくは有機半導体素材を用いてディスプレイパネルの駆動装置を構成することができるのである。
【図面の簡単な説明】
【図１】図１は、アクティブマトリクス方式によるディスプレイパネルの構成を示すブロック図である。
【図２】図２は、図１におけるディスプレイパネル及び駆動装置の構成を示すブロック図である。
【図３】図３は、図２の駆動装置（Ｙ転送側）における動作を表すタイムチャートである。
【図４】図４は、本発明による駆動装置の第１の実施例を示すブロック図である。
【図５】図５は、図４の装置において、アドレス信号生成用データ制御線群に重畳されるバイナリー符号の例を示す説明図である。
【図６】図６は、図４の装置において、アドレス信号生成用データ制御線群から組合せ論理回路に抽出されるビットの状態を示す説明図である。
【図７】図７は、図４の装置における組合せ論理回路を、Ｎチャネル型トランジスタを用いた論理積回路として構成した回路図である。
【図８】図８は、図４の装置における組合せ論理回路を、Ｐチャネル型トランジスタを用いた論理和回路として構成した回路図である。
【図９】図９は、図４の装置における組合せ論理回路を、Ｎチャネル型トランジスタを用いた否定論理和回路として構成した回路図である。
【図１０】図１０は、図４の装置における組合せ論理回路を、Ｐチャネル型トランジスタを用いた否定論理積回路として構成した回路図である。
【図１１】図１１は、図４の装置における組合せ論理回路を、Ｎチャネル型トランジスタを用いた論理積回路と、否定論理和回路とを組み合わせて構成した回路図である。
【図１２】図１２は、図４の装置における組合せ論理回路を、Ｐチャネル型トランジスタを用いた論理和回路と、否定論理積回路とを組み合わせて構成した回路図である。
【図１３】図１３は、図４の装置における組合せ論理回路を、有機ダイオードを用いた論理積回路として構成した回路図である。
【図１４】図１４は、図４の装置における組合せ論理回路を、有機ダイオードを用いた論理和回路として構成した回路図である。
【図１５】図１５は、本発明による第２の実施例において、アドレス信号生成用データ制御線群に重畳されるグレイ符号の例を示す説明図である。
【図１６】図１６は、本発明による第２の実施例において、アドレス信号生成用データ制御線群から組合せ論理回路に抽出されるビットの状態を示す説明図である。
【図１７】図１７は、本発明による駆動装置をディスプレイパネルのＸ転送側に用いた実施例を示すブロック図である。
【図１８】図１８は、図１７に示す実施例のサンプルホールド回路をサンプリングスイッチ回路に置き換えた実施例を示すブロック図である。
【図１９】図１９は、図１８の駆動装置（Ｘ転送側）における動作を表すタイムチャートである。
【図２０】図２０は、図１８に示す実施例の具体的回路構成を表す回路図である。
【図２１】図２１は、Ｘ側制御線群に重畳されるコード群にバイナリー符号を用いた例を示す説明図である。
【図２２】図２２は、図１８に示す実施例の他の具体的回路構成を表す回路図である。
【図２３】図２３は、図２０に示す実施例にリセット入力回路を付加した構成を表す回路図である。
【図２４】図２４は、図２２に示す実施例にリセット入力回路を付加した構成を表す回路図である。
【図２５】図２５は、Ｘ側制御線群に重畳されるコード群にグレイ符号を用いた例を示す説明図である。
【符号の説明】
１０  …  ディスプレイパネル
１１  …  表示素子
１２  …  データ電極
１３  …  アドレス電極
２０、２００、２０１  …  Ｘ転送回路
２１  …  Ｘ側アドレス信号生成データ供給回路
２２  …  Ｘ側アドレス信号生成用データ制御線群
２３、２６、２６Ａ、２６Ｂ  …  Ｘ側組合せ論理回路
２４  …  アナログ信号入力線群
２５  …  サンプルホールド回路
３０、３００  …  Ｙ転送回路
３１  …  クロック供給線
３２  …  シフトレジスタ
３３  …  アドレス信号生成データ供給回路
３４  …  アドレス信号生成用データ制御線群
３５  …  組合せ論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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