(57)【要約】【課題】レイアウト面積が小さく、ソフトエラー耐性が高く、書込／読出速度が速いＳＲＡＭを提供する。【解決手段】このＳＲＡＭのメモリセル２は、第１読出ワード線ＷＬＲＡが「Ｈ」レベルにされたことに応じて記憶ノードＮ２の信号の反転信号を第１読出ビット線ＢＬＲＡに出力するインバータ１６およびＮチャネルＭＯＳトランジスタ１２と、第２読出ワード線ＷＬＲＢが「Ｈ」レベルにされたことに応じて記憶ノードＮ１の信号の反転信号を第２読出ビット線ＢＬＲＢに出力するインバータ１７およびＮチャネルＭＯＳトランジスタ１３とを含む。したがって、センスアンプが不要になるのでレイアウト面積が小さくなり、記憶ノードＮ１，Ｎ２の容量値が大きくかつ等しくなるので、ソフトエラー耐性および書込／読出速度が向上する。【選択図】        図２
2004318970.tif 000002
【特許請求の範囲】
【請求項１】
スタティック型半導体記憶装置であって、
複数行複数列に配置された複数のメモリセルと、
各行に対応して設けられた書込ワード線、第１の読出ワード線および第２の読出ワード線と、
各列に対応して設けられた第１の書込ビット線、第２の書込ビット線、第１の読出ビット線および第２の読出ビット線とを備え、
前記メモリセルは、
対応の書込ワード線が選択レベルにされたことに応じて、対応の第１の書込ビット線と第１の記憶ノードとを接続するとともに、対応の第２の書込ビット線と第２の記憶ノードとを接続する切換回路、
前記第１および第２の記憶ノード間に接続された第１のインバータと、前記第２および第１の記憶ノード間に接続された第２のインバータとを含み、対応の第１および第２の書込ビット線から前記第１および第２の記憶ノードにそれぞれ与えられたデータ信号および反転データ信号をラッチするラッチ回路、
前記第１の記憶ノードと対応の第１の読出ビット線との間に設けられ、対応の第１の読出ワード線が選択レベルにされたことに応じて、前記第１の記憶ノードにラッチされたデータ信号の論理電位に応じた電位を前記第１の読出ビット線に出力する第１の駆動回路、および
前記第２の記憶ノードと対応の第２の読出ビット線との間に設けられ、対応の第２の読出ワード線が選択レベルにされたことに応じて、前記第２の記憶ノードにラッチされた反転データ信号の論理電位に応じた電位を前記第２の読出ビット線に出力する第２の駆動回路を備える、スタティック型半導体記憶装置。
【請求項２】
前記第１の駆動回路は、
その入力ノードが前記第１の記憶ノードに接続された第３のインバータ、および
前記第３のインバータの出力ノードと対応の第１の読出ビット線との間に接続され、対応の第１の読出ワード線が選択レベルにされたことに応じて導通する第１のトランジスタを含み、
前記第２の駆動回路は、
その入力ノードが前記第２の記憶ノードに接続された第４のインバータ、および
前記第４のインバータの出力ノードと対応の第２の読出ビット線との間に接続され、対応の第２の読出ワード線が選択レベルにされたことに応じて導通する第２のトランジスタを含む、請求項１に記載のスタティック型半導体記憶装置。
【請求項３】
前記第１の駆動回路は、
そのゲートが前記第１の記憶ノードに接続され、その第１の電極が第１の論理電位を受け、前記第１の記憶ノードにラッチされたデータ信号が第２の論理電位である場合に導通する第１のトランジスタ、および
前記第２の論理電位にプリチャージされた対応の第１の読出ビット線と前記第１のトランジスタの第２の電極との間に接続され、対応の第１の読出ワード線が選択レベルにされたことに応じて導通する第２のトランジスタを含み、
前記第２の駆動回路は、
そのゲートが前記第２の記憶ノードに接続され、その第１の電極が前記第１の論理電位を受け、前記第２の記憶ノードにラッチされた反転データ信号が前記第２の論理電位である場合に導通する第３のトランジスタ、および
前記第２の論理電位にプリチャージされた対応の第２の読出ビット線と前記第３のトランジスタの第２の電極との間に接続され、対応の第２の読出ワード線が選択レベルにされたことに応じて導通する第４のトランジスタを含む、請求項１に記載のスタティック型半導体記憶装置。
【請求項４】
前記第１の読出ワード線、前記第２の読出ワード線、前記第１の読出ビット線、前記第２の読出ビット線、前記第１の駆動回路および前記第２の駆動回路は、複数組設けられている、請求項１から請求項３のいずれかに記載のスタティック型半導体記憶装置。
【請求項５】
前記書込ワード線、前記第１の書込ビット線、前記第２の書込ビット線および前記切換回路は、複数組設けられている、請求項１から請求項４のいずれかに記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はスタティック型半導体記憶装置に関し、特に、複数リードポートのスタティック型半導体記憶装置に関する。
【０００２】
【従来の技術】
図６は、従来のスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）の要部を示す回路図である。図６において、このＳＲＡＭは、ワード線ＷＬとビット線対ＢＬ，／ＢＬの交差部に配置されたメモリセル７０を備える。メモリセル７０は、ＮチャネルＭＯＳトランジスタ７１，７２、インバータ７３，７４および記憶ノードＮ７１，Ｎ７２を含む。ＮチャネルＭＯＳトランジスタ７１は、ビット線ＢＬと記憶ノードＮ７１の間に接続され、そのゲートはワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ７２は、ビット線／ＢＬと記憶ノードＮ７２の間に接続され、そのゲートはワード線ＷＬに接続される。インバータ７３は記憶ノードＮ１とＮ２の間に接続され、インバータ７４は記憶ノードＮ７２とＮ７１の間に接続される。インバータ７３と７４は、ラッチ回路を構成する。
【０００３】
インバータ７３は、図７に示すように、ＰチャネルＭＯＳトランジスタ７５およびＮチャネルＭＯＳトランジスタ７６を含む。ＰチャネルＭＯＳトランジスタ７５は、電源電位ＶＣＣのラインと出力ノード（記憶ノードＮ７２）の間に接続され、そのゲートは入力ノード（記憶ノードＮ７１）に接続される。ＮチャネルＭＯＳトランジスタ７６は、出力ノードと接地電位ＧＮＤのラインとの間に接続され、そのゲートは入力ノードに接続される。
【０００４】
入力ノードが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ７５が非導通になるとともにＮチャネルＭＯＳトランジスタ７６が導通し、出力ノードが「Ｌ」レベルにされる。入力ノードが「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ７５が導通するとともに、ＮチャネルＭＯＳトランジスタ７６が非導通になり、出力ノードが「Ｈ」レベルにされる。インバータ７４は、インバータ７３と同じ構成である。
【０００５】
次に、図６および図７に示したＳＲＡＭの動作について説明する。書込動作時は、ワード線ＷＬは選択レベルの「Ｈ」レベルに立上げられてＮチャネルＭＯＳトランジスタ７１，７２が導通し、メモリセルＭＣが活性化される。また、書込データ信号に応じてビット線ＢＬ，／ＢＬのうちの一方のビット線が「Ｈ」レベルにされるとともに他方のビット線が「Ｌ」レベルにされる。記憶ノードＮ７１，Ｎ７２は、それぞれビット線ＢＬ，／ＢＬと同電位になる。ワード線ＷＬが非選択レベルの「Ｌ」レベルに立下げられると、ＮチャネルＭＯＳトランジスタ７１，７２が非導通になり、記憶ノードＮ１，Ｎ２の電位はインバータ７３，７４によってラッチされる。
【０００６】
読出動作時は、ビット線ＢＬ，／ＢＬがビット線負荷（図示せず）を介して「Ｈ」レベル（電源電位ＶＣＣ）に充電されるとともに、ワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられてＮチャネルＭＯＳトランジスタ７１，７２が導通する。記憶ノードＮ７１，Ｎ７２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合はビット線ＢＬの電位が低下し、記憶ノードＮ７１，７２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合はビット線／ＢＬの電位が低下する。ビット線ＢＬ，／ＢＬ間の電位差は、センスアンプ（図示せず）で増幅され、読出データ信号として外部に出力される。
【０００７】
また図８は、従来の他のＳＲＡＭの要部を示す回路図である。図８を参照して、このＳＲＡＭが図６および図７のＳＲＡＭと異なる点は、インバータ７３，７４の各々がインバータ７７で置換されている点である。インバータ７７は、インバータ７３のＮチャネルＭＯＳトランジスタ７６を２つのＮチャネルＭＯＳトランジスタ７６ａ，７６ｂに分割し、２つのＮチャネルＭＯＳトランジスタ７６ａ，７６ｂをＰチャネルＭＯＳトランジスタ７５の一方側および他方側に配置したものである。このＳＲＡＭでは、α粒子が２つのＮチャネルＭＯＳトランジスタ７６ａ，７６ｂに同時に衝突する確率は極めて小さいので、ソフトエラーの発生を低減化させることができる（たとえば特許文献１参照）。
【０００８】
また図９は、従来の１ライトポート／２リードポートＳＲＡＭの要部を示す回路図である。図９において、このＳＲＡＭは、書込ワード線ＷＬＷＡ、第１読出ワード線ＷＬＲＡおよび第２読出ワード線ＷＬＲＢと書込ビット線対ＢＬＷＡ，／ＢＬＷＡ、第１読出ビット線ＢＬＲＡおよび第２読出ビット線ＢＬＲＢとの交差部に配置されたメモリセル８０を備える。
【０００９】
メモリセル８０は、ＮチャネルＭＯＳトランジスタ８１〜８４、インバータ８５，８６および記憶ノードＮ８１，Ｎ８２を含む。ＮチャネルＭＯＳトランジスタ８１は、書込ビット線ＢＬＷＡと記憶ノードＮ８１の間に接続され、そのゲートは書込ワード線ＷＬＷＡに接続される。ＮチャネルＭＯＳトランジスタ８２は、書込ビット線／ＢＬＷＡと記憶ノードＮ８２の間に接続され、そのゲートは書込ワード線ＷＬＷＡに接続される。
【００１０】
インバータ８５は記憶ノードＮ８１とＮ８２の間に接続され、インバータ８６は記憶ノードＮ８２とＮ８１の間に接続される。インバータ８５，８６は、ラッチ回路を構成する。ＮチャネルＭＯＳトランジスタ８３は、記憶ノードＮ８１と第１読出ビット線ＢＬＲＡの間に接続され、そのゲートは第１読出ワード線ＷＬＲＡに接続される。ＮチャネルＭＯＳトランジスタ８４は、記憶ノードＮ８１と第２読出ビット線ＢＬＲＢの間に接続され、そのゲートは第２読出ワード線ＷＬＲＢに接続される。
【００１１】
書込動作時は、図６で示したＳＲＡＭと同様、書込ワード線ＷＬＷＡを選択レベルの「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタ８１，８２を導通させ、書込ビット線ＢＬＷＡ，／ＢＬＷＡのうちの一方の書込ビット線を「Ｈ」レベルにするとともに他方の書込ビット線／ＢＬＷＡを「Ｌ」レベルにし、記憶ノードＮ８１，Ｎ８２にデータ信号に応じた論理レベルを書込む。
【００１２】
読出動作時において、第１読出ワード線ＷＬＲＡが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ８３が導通し、記憶ノードＮ８１の電位がＮチャネルＭＯＳトランジスタ８３を介して第１読出ビット線ＢＬＲＡに与えられる。また、第２読出ワード線ＷＬＲＢが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ８４が導通し、記憶ノードＮ８１の電位がＮチャネルＭＯＳトランジスタ８４を介して第２読出ビット線ＢＬＲＢに与えられる。第１読出ビット線ＢＬＲＡおよび第２読出ビット線ＢＬＲＢの電位は、読出データ信号に変換されて外部に出力される。
【００１３】
【特許文献１】
特開平７−７０８９号公報
【００１４】
【発明が解決しようとする課題】
しかし、従来のＳＲＡＭでは、以下のような問題があった。すなわち、図６および図７のＳＲＡＭでは、ビット線ＢＬ，／ＢＬ間の電位差を増幅するためのセンスアンプおよびその制御回路が必要であり、読出回路の構成が複雑になり、レイアウト面積が大きくなるという問題があった。また、メモリセル７０の微細化に伴って記憶ノードＮ７１，Ｎ７２の容量値が小さくなり、α粒子の衝突に起因してデータ信号が反転するソフトエラーが発生し易いという問題もあった。
【００１５】
また、図８のＳＲＡＭでは、ソフトエラーの発生が低減化されるが、ＮチャネルＭＯＳトランジスタ７６を２つに分割するので、メモリセルのレイアウトが複雑になり、レイアウト面積が大きくなるという問題があった。
【００１６】
また、図９のＳＲＡＭでは、ＮチャネルＭＯＳトランジスタ８３，８４が一方の記憶ノードＮ８１のみに接続されているので、記憶ノードＮ８１の容量値が記憶ノードＮ８２の容量値よりも大きくなり、記憶ノードＮ８１，Ｎ８２のデータ信号が反転しにくくなって書込動作が遅くなるという問題があった。また、インバータ８６のみによって２本の読出ビット線ＢＬＲＡ，ＢＬＲＢを駆動するので、読出ビット線ＢＬＲＡ，ＢＬＲＢの電位変化速度が遅くなり、読出動作が遅くなるという問題があった。
【００１７】
それゆえに、この発明の主たる目的は、レイアウト面積が小さく、ソフトエラー耐性が高く、書込／読出速度が速いスタティック型半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明に係るスタティック型半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられた書込ワード線、第１の読出ワード線および第２の読出ワード線と、各列に対応して設けられた第１の書込ビット線、第２の書込ビット線、第１の読出ビット線および第２の読出ビット線とを備えたものである。ここで、メモリセルは、対応の書込ワード線が選択レベルにされたことに応じて、対応の第１の書込ビット線と第１の記憶ノードとを接続するとともに、対応の第２の書込ビット線と第２の記憶ノードとを接続する切換回路と、第１および第２の記憶ノード間に接続された第１のインバータと、第２および第１の記憶ノード間に接続された第２のインバータとを含み、対応の第１および第２の書込ビット線から第１および第２の記憶ノードにそれぞれ与えられたデータ信号および反転データ信号をラッチするラッチ回路と、第１の記憶ノードと対応の第１の読出ビット線との間に設けられ、対応の第１の読出ワード線が選択レベルにされたことに応じて、第１の記憶ノードにラッチされたデータ信号の論理電位に応じた電位を第１の読出ビット線に出力する第１の駆動回路と、第２の記憶ノードと対応の第２の読出ビット線との間に設けられ、対応の第２の読出ワード線が選択レベルにされたことに応じて、第２の記憶ノードにラッチされた反転データ信号の論理電位に応じた電位を第２の読出ビット線に出力する第２の駆動回路とを備える。
【００１９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による１ライトポート／２リードポートＳＲＡＭの全体構成を示すブロック図である。図１において、このＳＲＡＭは、メモリセルアレイ１、行デコーダ３および書込／読出回路４を備える。
【００２０】
メモリセルアレイ１は、複数行複数（ｎ＋１；ｎは０以上の整数である）列に配置された複数のメモリセル２と、各行に対応して設けられた書込ワード線ＷＬＷＡ、第１読出ワード線ＷＬＲＡおよび第２読出ワード線ＷＬＲＢと、各列に対応して設けられた書込ビット線対ＢＬＷＡ，／ＢＬＷＡ、第１読出ビット線ＢＬＲＡおよび第２読出ビット線ＢＬＲＢとを備える。
【００２１】
行デコーダ３は、書込アドレス信号ＡＷＡ０〜ＡＷＡｍ（ただし、ｍは０以上の整数である）に従って複数の書込ワード線ＷＬＷＡのうちのいずれかの書込ワード線ＷＬＷＡを選択し、選択した書込ワード線ＷＬＷＡを選択レベルの「Ｈ」レベルにし、その書込ワード線ＷＬＷＡに対応する各メモリセル２を書込可能状態にする。
【００２２】
また行デコーダ３は、第１読出アドレス信号ＡＲＡ０〜ＡＲＡｍに従って複数の第１読出ワード線ＷＬＲＡのうちのいずれかの第１読出ワード線ＷＬＲＡを選択し、選択した第１読出ワード線ＷＬＲＡを選択レベルの「Ｈ」レベルにし、その第１読出ワード線ＷＬＲＡに対応する各メモリセル２を第１読出可能状態にする。
【００２３】
また行デコーダ３は、第２読出アドレス信号ＡＲＢ０〜ＡＲＢｍに従って複数の第２読出ワード線ＷＬＲＢのうちのいずれかの第２読出ワード線ＷＬＲＢを選択し、選択した第２読出ワード線ＷＬＲＢを選択レベルの「Ｈ」レベルにし、その第２読出ワード線ＷＬＲＢに対応する各メモリセル２を第２読出可能状態にする。
【００２４】
書込／読出回路４は、ｎ＋１個のデータ信号ＤＡ０〜ＤＡｎをｎ＋１組の書込ビット線対ＢＬＷＡ，／ＢＬＷＡを介して書込可能状態にされたｎ＋１個のメモリセル２に書込む。また書込／読出回路４は、第１読出可能状態にされたｎ＋１個のメモリセル２から第１読出ビット線ＢＬＲＡを介して読出された第１読出データ信号ＱＡ０〜ＱＡｎを外部に出力する。また書込／読出回路４は、第２読出可能状態にされたｎ＋１個のメモリセル２から第２読出ビット線ＢＬＲＢを介して読出された第２読出データ信号ＱＢ０〜ＱＢｎを外部に出力する。
【００２５】
図２は、図１に示したＳＲＡＭの要部を示す回路ブロック図である。図２において、メモリセル２は、ＮチャネルＭＯＳトランジスタ１０〜１３、インバータ１４〜１７および記憶ノードＮ１，Ｎ２を含む。ＮチャネルＭＯＳトランジスタ１０は、書込ビット線／ＢＬＷＡと記憶ノードＮ１との間に接続され、そのゲートは対応の書込ワード線ＷＬＷＡに接続される。ＮチャネルＭＯＳトランジスタ１１は、書込ビット線ＢＬＷＡと記憶ノードＮ２との間に接続され、そのゲートは対応の書込ワード線ＷＬＷＡに接続される。インバータ１４は記憶ノードＮ１とＮ２の間に接続され、インバータ１５は記憶ノードＮ２とＮ１の間に接続される。インバータ１４と１５は、ラッチ回路を構成する。
【００２６】
インバータ１６およびＮチャネルＭＯＳトランジスタ１２は、記憶ノードＮ２と第１読出ビット線ＢＬＲＡとの間に直列接続され、ＮチャネルＭＯＳトランジスタ１２のゲートは対応の第１読出ワード線ＷＬＷＡに接続される。インバータ１７およびＮチャネルＭＯＳトランジスタ１３は記憶ノードＮ１と第２読出ビット線ＢＬＲＢとの間に直列接続され、ＮチャネルＭＯＳトランジスタ１３のゲートは対応の第２読出ワード線ＷＬＲＢに接続される。インバータ１６，１７の電流駆動力は、インバータ１４，１５の電流駆動力よりも大きく設定されている。
【００２７】
書込ワード線ＷＬＷＡが選択レベルの「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ１０，１１が導通し、メモリセル２は書込可能状態にされる。記憶ノードＮ１，Ｎ２は、それぞれ書込ビット線／ＢＬＷＡ，ＢＬＷＡと同じ論理レベルにされる。書込ワード線ＷＬＷＡが非選択レベルの「Ｌ」レベルに立下げられると、ＮチャネルＭＯＳトランジスタ１０，１１が非導通になり、記憶ノードＮ１，Ｎ２の論理レベルは、インバータ１４，１５によってラッチされる。
【００２８】
第１読出ワード線ＷＬＲＡが選択レベルの「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ１２が導通し、メモリセル２は第１読出可能状態にされる。記憶ノードＮ２の論理レベルは、インバータ１６で反転されて第１読出ビット線ＢＬＲＡに与えられる。第１読出ワード線ＷＬＲＡが非選択レベルの「Ｌ」レベルに立下げられると、ＮチャネルＭＯＳトランジスタ１２が非導通になり、メモリセル２は非活性化される。
【００２９】
第２読出ワード線ＷＬＲＢが選択レベルの「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ１３が導通し、メモリセル２は第２読出可能状態にされる。記憶ノードＮ１の論理レベルは、インバータ１７で反転されて第２読出ビット線ＢＬＲＢに与えられる。第２読出ワード線ＷＬＲＢが非選択レベルの「Ｌ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ１３が非導通になり、メモリセル２は非活性化される。
【００３０】
行デコーダ３は、プリデコーダ２０〜２２と、各書込ワード線ＷＬＷＡに対応して設けられたワードドライバ２３と、各第１読出ワード線ＷＬＲＡに対応して設けられたワードドライバ２４と、各第２読出ワード線ＷＬＲＢに対応して設けられたワードドライバ２５とを含む。
【００３１】
各書込ワード線ＷＬＷＡには、予め固有のプリデコード信号ＸＷＡ０〜ＸＷＡｉ（ただし、ｉは０以上の整数である）が割当てられている。各第１読出ワード線ＷＬＲＡには、予め固有のプリデコード信号ＸＲＡ０〜ＸＲＡｉが割当てられている。各第２読出ワード線ＷＬＲＢには、予め固有のプリデコード信号ＸＲＢ０〜ＸＲＢｉが割当てられている。
【００３２】
プリデコーダ２０は、書込アドレス信号ＡＷＡ０〜ＡＷＡｍに従って、複数の書込ワード線ＷＬＷＡのうちのいずれかの書込ワード線ＷＬＷＡに対応するプリデコード信号ＸＷＡ０〜ＸＷＡｉを生成し、生成したプリデコード信号ＸＷＡ０〜ＸＷＡｉを各ワードドライバ２３に与える。ワードドライバ２３は、ＮＡＮＤゲート２６およびインバータ２７を含み、対応のプリデコード信号ＸＷＡ０〜ＸＷＡｉが与えられたことに応じて対応の書込ワード線ＷＬＷＡを選択レベルの「Ｈ」レベルにする。
【００３３】
プリデコーダ２１は、第１読出アドレス信号ＡＲＡ０〜ＡＲＡｍに従って、複数の第１読出ワード線ＷＬＲＡのうちのいずれかの第１読出ワード線ＷＬＲＡに対応するプリデコード信号ＸＲＡ０〜ＸＲＡｉを生成し、生成したプリデコード信号ＸＲＡ０〜ＸＲＡｉを各ワードドライバ２４に与える。ワードドライバ２４は、ＮＡＮＤゲート２６およびインバータ２７を含み、対応のプリデコード信号ＸＲＡ０〜ＸＲＡｉが与えられたことに応じて対応の第１読出ワード線ＷＬＲＡを選択レベルの「Ｈ」レベルにする。
【００３４】
プリデコーダ２２は、第２読出アドレス信号ＡＲＢ０〜ＡＲＢｍに従って、複数の第２読出ワード線ＷＬＲＢのうちのいずれかの第２読出ワード線ＷＬＲＢに対応するプリデコード信号ＸＲＢ０〜ＸＲＢｉを生成し、生成したプリデコード信号ＸＲＢ０〜ＸＲＢｉを各ワードドライバ２５に与える。ワードドライバ２５は、ＮＡＮＤゲート２６およびインバータ２７を含み、対応のプリデコード信号ＸＲＢ０〜ＸＲＢｉが与えられたことに応じて対応の第２読出ワード線ＷＬＲＢを選択レベルの「Ｈ」レベルにする。
【００３５】
書込／読出回路４は、各列に対応して設けられたインバータ３０〜３３およびバッファ３４，３５を含む。図２では、ｎ＋１番目の列が示されている。書込データ信号ＤＡｎは、インバータ３０で反転されて対応の書込ビット線／ＢＬＷＡに与えられるとともに、インバータ３１，３２を介して対応の書込ビット線ＢＬＷＡに与えられる。第１読出ビット線ＢＬＲＡに現われる信号は、インバータ３３およびバッファ３４で反転されて第１読出データ信号ＱＡｎとなる。第２読出ビット線ＢＬＲＢに現われる信号は、バッファ３５で遅延されて第２読出データ信号ＱＢｎとなる。
【００３６】
次に、図１および図２で示したＳＲＡＭの動作について説明する。書込アドレス信号ＡＷＡ０〜ＡＷＡｍが行デコーダ３に与えられると、行デコーダ３のワードドライバ２３によって書込アドレス信号ＡＷＡ０〜ＡＷＡｍに対応する書込ワード線ＷＬＷＡが選択レベルの「Ｈ」レベルに立上げられ、その書込ワード線ＷＬＷＡに対応する各メモリセル２のＮチャネルＭＯＳトランジスタ１０，１１が導通する。
【００３７】
また、書込データ信号ＤＡ０〜ＤＡｎが書込／読出回路４に与えられ、ｎ＋１組の書込ビット線ＢＬＷＡ，／ＢＬＷＡの各々が書込／読出回路４のインバータ３０，３１およびバッファ３２によって対応のデータ信号に応じた電位にされる。各書込データ線対ＢＬＷＡ，／ＢＬＷＡの電位は、選択された行のメモリセル２の記憶ノードＮ１，Ｎ２に伝達される。書込ワード線ＷＬＷＡが非選択レベルの「Ｌ」レベルに立下げられると、各メモリセル２のＮチャネルＭＯＳトランジスタ１０，１１が非導通になり、記憶ノードＮ１，Ｎ２の電位はインバータ１４，１５によってラッチされる。
【００３８】
また、第１読出アドレス信号ＡＲＡ０〜ＡＲＡｍが行デコーダ３に与えられると、行デコーダ３のワードドライバ２４によって第１読出アドレス信号ＡＲＡ０〜ＡＲＡｍに対応する第１読出ワード線ＷＬＲＡが選択レベルの「Ｈ」レベルに立上げられる。これにより、その第１読出ワード線ＷＬＲＡに対応する各メモリセル２のＮチャネルＭＯＳトランジスタ１２が導通し、記憶ノードＮ２にラッチされた信号がインバータ１６、ＮチャネルＭＯＳトランジスタ１２、第１読出ビット線ＢＬＲＡ、インバータ３３およびバッファ３４を介して読出データ信号ＱＡとして外部に出力される。第１読出ワード線ＷＬＲＡが非選択レベルの「Ｌ」レベルに立下げられると、各メモリセル２のＮチャネルＭＯＳトランジスタ１２が非導通になり、記憶ノードＮ１，Ｎ２の電位はインバータ１４，１５によってラッチされる。
【００３９】
また、第２読出アドレス信号ＡＲＢ０〜ＡＲＢｍが行デコーダ３に与えられると、行デコーダ３のワードドライバ２５によって第２読出アドレス信号ＡＲＢ０〜ＡＲＢｍに対応する第２読出ワード線ＷＬＲＢが選択レベルの「Ｈ」レベルに立上げられる。これにより、その第２読出ワード線ＷＬＲＢに対応する各メモリセル２のＮチャネルＭＯＳトランジスタ１３が導通し、記憶ノードＮ１にラッチされた信号がインバータ１７、ＮチャネルＭＯＳトランジスタ１３、第２読出ビット線ＢＬＲＢ、バッファ３５を介して読出データ信号ＱＢとして外部に出力される。第２読出ワード線ＷＬＲＢが非選択レベルの「Ｌ」レベルに立下げられると、各メモリセル２のＮチャネルＭＯＳトランジスタ１３が非導通になり、記憶ノードＮ１，Ｎ２の電位はインバータ１４，１５によってラッチされる。
【００４０】
このＳＲＡＭでは、書込データ信号ＤＡ０〜ＤＡｎを１行分のメモリセル２に書込み、それらのメモリセル２からデータ信号ＱＡ０〜ＱＡｎを読出す動作と、書込データ信号ＤＡ０〜ＤＡｎを１行分のメモリセル２に書込み、それらのメモリセル２からデータ信号ＱＢ０〜ＱＢｎを読出す動作とを同時に行なうことができる。
【００４１】
この実施の形態１では、記憶ノードＮ２，Ｎ２にラッチされた信号の反転信号を読出ビット線ＢＬＲＡ，ＢＬＲＢに与えるインバータ１６，１７を設けたので、ビット線対ＢＬ，／ＢＬ間の電位差を増幅するセンスアンプおよびその制御回路を別途設ける必要がない。したがって、読出回路が簡易になり、ＳＲＡＭ全体においてメモリセル２が占める割合が大きくなり、小規模容量のＳＲＡＭをセンスアンプ方式のＳＲＡＭよりも小さな面積で実現することができる。
【００４２】
また、記憶ノードＮ１，Ｎ２にそれぞれインバータ１７，１６の入力ノードを接続するので、記憶ノードＮ１，Ｎ２の容量値が大きくなり、ソフトエラー耐性が高くなる。
【００４３】
また、記憶ノードＮ１とＮ２の容量値を等しくしたので、記憶ノードＮ８１とＮ８２の容量値が等しくない従来に比べ、書込速度が速くなる。
【００４４】
また、記憶ノードＮ２，Ｎ１にラッチされた信号をインバータ１６，１７で反転させて読出ビット線ＢＬＲＡ，ＢＬＲＢに与えるので、図９の従来のＳＲＡＭに比べ、読出速度の高速化を図ることができる。
【００４５】
図３は、実施の形態１の変更例による１ライトポート／４リードポートＳＲＡＭの要部を示す回路ブロック図である。図３において、このＳＲＡＭでは、各メモリセル行に対応して書込ワード線ＷＬＷＡおよび第１〜第４読出ワード線ＷＬＲＡ〜ＷＬＲＤが設けられ、各メモリセル列に対応して第１〜第４読出ビット線ＢＬＲＡ〜ＢＬＲＤが設けられる。メモリセル４０は、図２のメモリセル２にインバータ４１，４２およびＮチャネルＭＯＳトランジスタ４３，４４を追加したものである。インバータ４１およびＮチャネルＭＯＳトランジスタ４３は記憶ノードＮ２と第３読出ビット線ＢＬＲＣとの間に直列接続され、ＮチャネルＭＯＳトランジスタ４３のゲートは第３読出ワード線ＷＬＲＣに接続される。インバータ４２およびＮチャネルＭＯＳトランジスタ４４は記憶ノードＮ１と第４読出ビット線ＢＬＲＤとの間に直列接続され、ＮチャネルＭＯＳトランジスタ４４のゲートは第４読出ワード線ＷＬＲＤに接続される。
【００４６】
第３読出ワード線ＷＬＲＣが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ４３が導通し、記憶ノードＮ２にラッチされた信号がインバータ４１およびＮチャネルＭＯＳトランジスタ４３を介して第３読出ビット線ＢＬＲＣに与えられる。第４読出ワード線ＷＬＲＤが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ４４が導通し、記憶ノードＮ１にラッチされた信号がインバータ４１およびＮチャネルＭＯＳトランジスタ４４を介して第４読出ビット線ＢＬＲＤに与えられる。
【００４７】
この変更例でも、図１および図２のＳＲＡＭと同じ効果が得られる。
［実施の形態２］
図４は、この発明の実施の形態２による２ライトポート／２リードポートＳＲＡＭの要部を示す回路ブロック図であって、図２と対比される図である。図４において、このＳＲＡＭでは、各メモリセル行に対応して第１および第２書込ワード線ＷＬＷＡ，ＷＬＷＢと第１および第２読出ワード線ＷＬＲＡ，ＷＬＲＢとが設けられ、各メモリセル列に対応して第１および第２書込ビット線対ＢＬＷＡ，／ＢＬＷＡ；ＢＬＷＢ，／ＢＬＷＢと第１および第２読出ビット線ＢＬＲＡ，ＢＬＲＢとが設けられる。
【００４８】
メモリセル５０は、図２のメモリセル２にＮチャネルＭＯＳトランジスタ５１，５２を追加したものである。ＮチャネルＭＯＳトランジスタ５１は、記憶ノードＮ１と第２書込ビット線ＢＬＷＢとの間に接続され、そのゲートは第２書込ワード線ＷＬＷＢに接続される。ＮチャネルＭＯＳトランジスタ５２は、記憶ノードＮ２と第２書込ビット線／ＢＬＷＢとの間に接続され、そのゲートは第２書込ワード線ＷＬＷＢに接続される。
【００４９】
第２書込ワード線ＷＬＷＢが選択レベルの「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ５１，５２が導通し、メモリセル５０は第２書込可能状態にされる。記憶ノードＮ１，Ｎ２は、それぞれ第２書込ビット線ＢＬＷＢ，／ＢＬＷＢと同じ論理レベルにされる。第２書込ワード線ＷＬＷＢが非選択レベルの「Ｌ」レベルに立下げられると、ＮチャネルＭＯＳトランジスタ５１，５２が非導通になり、記憶ノードＮ１，Ｎ２の論理レベルはインバータ１４，１５によってラッチされる。
【００５０】
行デコーダ５３は、図２の行デコーダ３に、プリデコーダ５４と、各第２書込ワード線ＷＬＷＢに対応して設けられたワードドライバ５５とを追加したものである。各第２書込ワード線ＷＬＷＢには、予め固有のプリデコード信号ＸＷＢ０〜ＸＷＢｉが割当てられている。プリデコーダ５４は、第２書込アドレス信号ＡＷＢ０〜ＡＷＢｍに従って、複数の第２書込ワード線ＷＬＷＢのうちのいずれかの第２書込ワード線ＷＬＷＢに対応するプリデコード信号ＸＷＢ０〜ＸＷＢｉを生成し、生成したプリデコード信号ＸＷＢ０〜ＸＷＢｉを各ワードドライバ５５に与える。ワードドライバ５５は、ＮＡＮＤゲート２６およびインバータ２７を含み、対応のプリデコード信号ＸＷＢ０〜ＸＷＢｉが与えられたことに応じて対応の第２書込ワード線ＷＬＷＢを選択レベルの「Ｈ」レベルに立上げる。
【００５１】
書込／読出回路５６は、図２の書込／読出回路４に、インバータ５７〜５９を追加したものである。第２書込データ信号ＤＢｎは、インバータ５７，５８を介して第２書込ビット線ＢＬＷＢに与えられるとともに、インバータ５９で反転されて第２書込ビット線／ＢＬＷＢに与えられる。
【００５２】
次に、このＳＲＡＭの動作について説明する。第２書込アドレス信号ＡＷＢ０〜ＡＷＢｍが行デコーダ５３に与えられると、ワードドライバ５５によって第２書込アドレス信号ＡＷＢ０〜ＡＷＢｍに対応する第２書込ワード線ＷＬＷＢが選択レベルの「Ｈ」レベルに立上げられ、その第２書込ワード線ＷＬＷＢに対応する各メモリセル５０のＮチャネルＭＯＳトランジスタ５１，５２が導通する。
【００５３】
また、第２書込データ信号ＤＢ０〜ＤＢｎが書込／読出回路５６に与えられ、ｎ＋１組の第２書込データ線ＢＬＷＢ，／ＢＬＷＢの各々が書込／読出回路５６のインバータ５７〜５９によって対応のデータ信号に応じた電位にされる。各書込データ線対ＢＬＷＢ，／ＢＬＷＢの電位は、選択された行のメモリセル２の記憶ノードＮ１，Ｎ２に伝達される。第２書込ワード線ＷＬＷＢが非選択レベルの「Ｌ」レベルに立下げられると、各メモリセル５０のＮチャネルＭＯＳトランジスタ５１，５２が非導通になり、記憶ノードＮ１，Ｎ２の電位はインバータ１４，１５によってラッチされる。
【００５４】
このＳＲＡＭでは、第１ポートの書込データ信号ＤＡ０〜ＤＡｎを１行分のメモリセル２に書込み、それらのメモリセル２から第１ポートのデータ信号ＱＡ０〜ＱＡｎを読出す動作と、第２ポートの書込データ信号ＤＢ０〜ＤＢｎを１行分のメモリセル２に書込み、それらのメモリセル２から第２ポートのデータ信号ＱＢ０〜ＱＢｎを読出す動作とを同時に行なうことができる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰返さない。
【００５５】
この実施の形態２でも、実施の形態１と同じ効果が得られる。
［実施の形態３］
図５は、この発明の実施の形態３による１ライトポート／２リードポートＳＲＡＭの要部を示す回路ブロック図であって、図２と対比される図である。
【００５６】
図５を参照して、このＳＲＡＭが図２のＳＲＡＭと異なる点は、メモリセル２がメモリセル６０で置換されている点と、ＰチャネルＭＯＳトランジスタ６４，６５が追加されている点である。
【００５７】
メモリセル６０は、メモリセル２のインバータ１６，１７をそれぞれＮチャネルＭＯＳトランジスタ６１，６２で置換したものである。ＮチャネルＭＯＳトランジスタ６１は、ＮチャネルＭＯＳトランジスタ１２のソースと接地電位ＧＮＤのラインとの間に接続され、そのゲートは記憶ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ６２は、ＮチャネルＭＯＳトランジスタ１３のソースと接地電位ＧＮＤのラインとの間に接続され、そのゲートは記憶ノードＮ１に接続される。
【００５８】
ＰチャネルＭＯＳトランジスタ６４は、電源電位ＶＣＣのラインと第１読出ビット線ＢＬＲＡとの間に接続され、そのゲートは第１プリチャージ信号ＰＣＡを受ける。ＰチャネルＭＯＳトランジスタ６５は、電源電位ＶＣＣのラインと第２読出ビット線ＢＬＲＢとの間に接続され、そのゲートは第２プリチャージ信号ＰＣＢを受ける。
【００５９】
第１ポートのデータ信号ＱＡｎを読出す場合は、まず第１プリチャージ信号ＰＣＡが「Ｌ」レベルから「Ｈ」レベルに立上げられてＰチャネルＭＯＳトランジスタ６４が非導通にされる。第１読出ビット線ＢＬＲＡは、ＰチャネルＭＯＳトランジスタ６４が導通している間に「Ｈ」レベル（電源電位ＶＣＣ）に充電されている。次いで第１読出ワード線ＷＬＲＡが選択レベルの「Ｈ」レベルに立上げられ、ＮチャネルＭＯＳトランジスタ１２が導通する。記憶ノードＮ２が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６１が導通し、第１読出ビット線ＢＬＲＡが「Ｌ」レベルにされ、第１読出データ信号ＱＡｎは「Ｈ」レベルにされる。記憶ノードＮ２が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６１が非導通になり、第１読出ビット線ＢＬＲＡは「Ｈ」レベルのまま変化せず、第１読出データ信号ＱＡｎは「Ｌ」レベルにされる。
【００６０】
第２ポートのデータ信号ＱＢｎを読出す場合は、まず第２プリチャージ信号ＰＣＡが「Ｌ」レベルから「Ｈ」レベルに立上げられてＰチャネルＭＯＳトランジスタ６５が非導通にされる。第２読出ビット線ＢＬＲＢは、ＰチャネルＭＯＳトランジスタ６５が導通している間に「Ｈ」レベルに充電されている。次いで第２読出ワード線ＷＬＲＢが選択レベルの「Ｈ」レベルに立上げられ、ＮチャネルＭＯＳトランジスタ１３が導通する。記憶ノードＮ１が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６２が導通して第２読出ビット線ＢＬＲＢが「Ｌ」レベルにされ、第２読出データ信号ＱＢｎは「Ｌ」レベルにされる。記憶ノードＮ１が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ３２が非導通になって第２読出ビット線ＢＬＲＢが「Ｈ」レベルのまま変化せず、第２読出データ信号ＱＢｎは「Ｈ」レベルにされる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰返さない。
【００６１】
この実施の形態３でも実施の形態１と同じ効果が得られる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６２】
【発明の効果】
以上のように、この発明に係るスタティック型半導体記憶装置では、メモリセルは、対応の書込ワード線が選択レベルにされたことに応じて、対応の第１の書込ビット線と第１の記憶ノードとを接続するとともに、対応の第２の書込ビット線と第２の記憶ノードとを接続する切換回路と、第１および第２の記憶ノード間に接続された第１のインバータと、第２および第１の記憶ノード間に接続された第２のインバータとを含み、対応の第１および第２の書込ビット線から第１および第２の記憶ノードにそれぞれ与えられたデータ信号および反転データ信号をラッチするラッチ回路と、第１の記憶ノードと対応の第１の読出ビット線との間に設けられ、対応の第１の読出ワード線が選択レベルにされたことに応じて、第１の記憶ノードにラッチされたデータ信号の論理電位に応じた電位を第１の読出ビット線に出力する第１の駆動回路と、第２の記憶ノードと対応の第２の読出ビット線との間に設けられ、対応の第２の読出ワード線が選択レベルにされたことに応じて、第２の記憶ノードにラッチされた反転データ信号の論理電位に応じた電位を第２の読出ビット線に出力する第２の駆動回路とを備える。したがって、各メモリセルに第１および第２の駆動回路を設けたので、センスアンプおよびその制御回路を別途設ける必要がなく、レイアウト面積が小さくて済む。また、第１および第２の記憶ノードにそれぞれ第１および第２の駆動回路を接続したので、第１および第２の記憶ノードの各々の容量値が大きくなり、ソフトエラー耐性が高くなる。また、第１および第２の記憶ノードの容量値を等しくしたのでデータ書込速度が速くなり、第１および第２の駆動回路を設けたのでデータ読出速度が速くなる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による１ライトポート／２リードポートＳＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したＳＲＡＭの要部を示す回路ブロック図である。
【図３】実施の形態１の変更例を示す回路図である。
【図４】この発明の実施の形態２による２ライトポート／２リードポートＳＲＡＭの要部を示す回路ブロック図である。
【図５】この発明の実施の形態３による１ライトポート／２リードポートＳＲＡＭの要部を示す回路ブロック図である。
【図６】従来のＳＲＡＭの要部を示す回路図である。
【図７】図６に示したインバータの構成を示す回路図である。
【図８】従来の他のＳＲＡＭの要部を示す回路図である。
【図９】従来の１ライトポート／２リードポートＳＲＡＭの要部を示す回路図である。
【符号の説明】
１  メモリセルアレイ、２，４０，５０，６０，７０，８０  メモリセル、３，５３  行デコーダ、４，５６  書込／読出回路、１０〜１３，４３，４４，５１，５２，６１，６２，７１，７２，７６，８１〜８４  ＮチャネルＭＯＳトランジスタ、１４〜１７，２７，３０〜３３，４１，４２，５７〜５９，７３，７４，７７，８５，８６  インバータ、２０〜２２，５４  プリデコーダ、２３〜２５，５５  ワードドライバ，２６  ＮＡＮＤゲート、３４，３５  バッファ、６４，６５  ＰチャネルＭＯＳトランジスタ、ＷＬＷ  書込ワード線，ＷＬＲ  読出ワード線、ＢＬＷ，／ＢＬＷ  書込ビット線対，ＢＬＲ  読出ビット線、ＷＬ  ワード線、ＢＬ，／ＢＬ  ビット線対。
【図１】
2004318970.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004318970.tif 000009
【図８】
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【図９】
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