(57)【要約】【課題】ＰＬＬ回路の動作条件変更時におけるロックアップタイム時間を短縮することを目的とする。【解決手段】チャンネル周波数変更時、間欠動作からの復帰時には、電圧，温度検知回路５によって電源電圧、周囲温度に対応した制御電圧信号を制御回路３の制御によりスイッチ１２および１３を介してＬＰＦ４およびＶＣＯ２に与えられる。その後制御回路３は位相比較器９において位相が一致するよう基準分周回路８および可変分周回路６の分周動作をリセットする。以上により予めＶＣＯ２の周波数および位相比較器９における入力信号同士の位相を合わせることにより、ロックアップタイムを短縮することができる。【選択図】      図１
2004193901.tif 000002
【特許請求の範囲】
【請求項１】
本ＰＬＬ回路の動作条件の変更時に電圧制御発振器（以下、ＶＣＯと称す）が使用する制御電圧信号を発生する制御信号発生部と、
本ＰＬＬ回路の発振周波数の基準となる基準信号に基づく信号と前記ＶＣＯの発振信号に基づく信号との位相比較を行う位相比較器の出力を積分し前記ＶＣＯに制御電圧信号として供給するローパスフィルタの出力と、前記制御信号発生部が出力する制御電圧信号とを切り替えて前記ＶＣＯに出力するスイッチと、
前記スイッチを制御する制御回路とを備え、
前記制御回路は、本ＰＬＬ回路の動作条件の変更時に、前記ローパスフィルタの出力に代えて前記制御信号発生部が発生する制御電圧信号を前記ＶＣＯに供給するように前記スイッチを切り替え、その後、前記位相比較器の２つの入力信号の位相が一致するように制御を行う、
ことを特徴とするＰＬＬ回路。
【請求項２】
本ＰＬＬ回路の発振周波数の基準となる基準信号を発生する基準発振器と、
前記基準信号を分周する基準分周回路と、
制御電圧信号に応じて発振周波数が変更可能なＶＣＯと、
前記ＶＣＯの出力信号を分周する可変分周回路と、
前記基準分周回路および前記可変分周回路の出力信号同士の位相を比較する位相比較器と、
前記位相比較器の出力を積分して前記ＶＣＯの制御電圧信号を生成するローパスフィルタと、
前記ＶＣＯの発振周波数に対応するデジタルデータを記憶している記憶装置と、
前記記憶装置からのデジタルデータを前記ＶＣＯの制御電圧信号としてのアナログ信号に変換するＤＡ変換器と、
前記ローパスフィルタおよび前記ＤＡ変換器が出力する制御電圧信号のいずれか一方を選択し前記ＶＣＯに引き渡すスイッチと、
前記基準分周回路，可変分周回路，記憶装置およびスイッチを制御する制御回路とを備え、
前記制御回路は、動作条件変更時に前記基準分周回路および前記可変分周回路に分周比を設定するとともに、前記記憶装置よりデジタルデータを前記ＤＡ変換器に引渡し、該ＤＡ変換器の出力を前記スイッチを介して前記ＶＣＯに出力し、その後前記基準分周回路および前記可変分周回路をリセットし、前記位相比較器において前記基準分周回路および前記可変分周回路の出力の位相が一致するように制御を行う、
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項２記載のＰＬＬ回路において、
本ＰＬＬ回路が動作する動作条件を検知する動作条件検知回路をさらに備え、
前記制御回路は、前記動作条件検知回路により検知された動作条件変更時に、前記基準分周回路および前記可変分周回路に分周比を設定するとともに、前記動作条件検知回路より動作条件を検知し、前記動作条件に対応したデジタルデータを前記記憶装置より前記ＤＡ変換器に引渡し、該ＤＡ変換器の出力を前記スイッチを介して前記ＶＣＯに出力し、その後、前記基準分周回路および前記可変分周回路をリセットし、前記位相比較器において前記基準分周回路および前記可変分周回路の出力の位相が一致するように制御を行う、
ことを特徴とするＰＬＬ回路。
【請求項４】
請求項３記載のＰＬＬ回路において、前記動作条件検知回路は、前記動作条件として本ＰＬＬ回路が動作する電源電圧および周囲温度を検知する、
ことを特徴とするＰＬＬ回路。
【請求項５】
請求項４に記載のＰＬＬ回路において、
前記記憶装置は、電源電圧、周囲温度に対応した、前記ＶＣＯの制御電圧信号を前記ＤＡ変換器によって取得するためのデジタルデータをあらかじめテーブルの形で保持している、
ことを特徴とするＰＬＬ回路。
【請求項６】
請求項２または３に記載のＰＬＬ回路において、
前記位相比較器と前記ローパスフィルタとの間に、前記位相比較器の出力と前記ＤＡ変換器の出力とを切り替えて前記ローパスフィルタに出力する第２のスイッチをさらに備え、
前記制御回路は、前記動作条件変更時に前記ＤＡ変換器の出力を前記第２のスイッチを介して前記ローパスフィルタに出力するように制御を行う、
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関するものであり、特に、携帯電話等の移動体無線通信機器分野や、放送受信機器分野で使用されるＰＬＬ周波数シンセサイザ回路の改良を図ったものに関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、通信機器の送受信部のキーとなる要素回路であり、今日まで、さまざまなタイプのＰＬＬ回路が開発されてきた。中でもＰＬＬ回路を有する装置の電源投入時、あるいはチャンネル切り替え時にいかに高速にロックアップするかがその開発上の課題となっている。
【０００３】
従来の技術として、例えば、特許文献１に開示された従来のＰＬＬ回路について図２を参照して説明する。図２において、位相比較器１０９には、水晶発振回路（以下、ＯＳＣと称す）１０７で発生し、基準分周回路１０８で分周された信号ｆｒと、電圧制御発振回路（以下、ＶＣＯと称す）１０２で発生し、可変分周回路１０６で分周された信号ｆｐとが入力され、これらの位相比較を行う。その位相比較結果はローパスフィルタ（以下、ＬＰＦと称す）１０４で積分され、この積分された制御電圧信号がＶＣＯ１０２の発振周波数を制御することで、ＰＬＬ回路１０１を構成する。なお、１０５はＶＣＯ１０２の出力を増幅し可変分周回路１０６に出力する高感度な増幅回路である。また、１０３はＯＳＣ１０７の発振周波数を決定する水晶発振子である。
【０００４】
そして、ロックアップタイムを短縮するために、チャンネル周波数切り替え時には、分周データがデータ保持回路１１０から可変分周回路１０６および基準分周回路１０８に送られると共に、設定周波数に対応したデータがＤＡ変換器１１１に送られ、このデータがＤＡ変換された信号が周波数設定時にのみＯＮするスイッチ１１２を介して、ＶＣＯ１０２に印加される。これにより、チャンネル切り替え時に設定チャンネル周波数を得るための周波数付近にＶＣＯ１０２の発振周波数をあらかじめ強制的に設定することにより、ロックアップタイムを短縮することができる。なお、データ保持回路１１０は図示しないマイクロコンピュータが制御信号ＣＥをＨレベルすることで、同期クロックＣＬに同期して分周数を決定するデータＤ１を転送し、制御信号ＣＥをＬレベルすることでこの分周データを保持する。また、制御信号ＣＥはタイミング発生回路１１３にも転送され、データ保持回路１１０にデータの転送が終了した時点で、制御信号ＣＥがＬレベルに立ち下がると、タイミング発生回路１１３はスイッチ１１２を閉じるように制御を行う。
【０００５】
【特許文献１】
特開平５−１５２９４６号公報（第３頁−第４頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のＰＬＬ回路では、ＶＣＯの周波数は設定チャンネル周波数にほぼ合っているものの、位相比較器に入力される二つの参照信号の位相が同期することが保証されていないため、位相が大きくずれていた場合には位相あわせに時間がかかり、高速にロックアップできないという問題を有していた。
【０００７】
また、データ保持回路１１０からＤＡ変換器１１１に供給されるデータが固定で、電源電圧や周囲温度が大きく異なる場合に、実際に所望されるＶＣＯの発振周波数を得るための制御電圧信号がＤＡ変換器から供給されず、ＶＣＯの発振周波数がずれてしまい、高速にロックアップできないという問題を有していた。
【０００８】
本発明は、上述した課題に鑑みて発明されたものであり、位相比較器に入力される二つの参照信号の位相が大きくずれていた場合であっても高速にロックアップ可能なＰＬＬ回路を提供することを目的としている。
【０００９】
また、ＰＬＬ回路を有する装置の電源投入時、あるいは消費電力低減のために間欠動作から復帰した場合、あるいはチャンネル周波数を変更した場合であってもロックアップタイムを極めて短くすることができるＰＬＬ回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明の請求項１に係るＰＬＬ回路は、本ＰＬＬ回路の動作条件の変更時に電圧制御発振器（以下、ＶＣＯと称す）が使用する制御電圧信号を発生する制御信号発生部と、本ＰＬＬ回路の発振周波数の基準となる基準信号に基づく信号と前記ＶＣＯの発振信号に基づく信号との位相比較を行う位相比較器の出力を積分し前記ＶＣＯに制御電圧信号として供給するローパスフィルタの出力と、前記制御信号発生部が出力する制御電圧信号とを切り替えて前記ＶＣＯに出力するスイッチと、前記スイッチを制御する制御回路とを備え、前記制御回路は、本ＰＬＬ回路の動作条件の変更時に、前記ローパスフィルタの出力に代えて前記制御信号発生部が発生する制御電圧信号を前記ＶＣＯに供給するように前記スイッチを切り替え、その後、前記位相比較器の２つの入力信号の位相が一致するように制御を行う、ことを特徴とする。
【００１１】
上述の構成によれば、動作条件の変更時にはＶＣＯに所要の周波数で発振するための制御電圧信号が与えられ、その後、位相比較器の２つの入力信号の位相が一致させられるので、ロックアップ時間を短縮することができる。
【００１２】
本発明の請求項２に係るＰＬＬ回路は、本ＰＬＬ回路の発振周波数の基準となる基準信号を発生する基準発振器と、前記基準信号を分周する基準分周回路と、制御電圧信号に応じて発振周波数が変更可能なＶＣＯと、前記ＶＣＯの出力信号を分周する可変分周回路と、前記基準分周回路および前記可変分周回路の出力信号同士の位相を比較する位相比較器と、前記位相比較器の出力を積分して前記ＶＣＯの制御電圧信号を生成するローパスフィルタと、前記ＶＣＯの発振周波数に対応するデジタルデータを記憶している記憶装置と、前記記憶装置からのデジタルデータを前記ＶＣＯの制御電圧信号としてのアナログ信号に変換するＤＡ変換器と、前記ローパスフィルタおよび前記ＤＡ変換器が出力する制御電圧信号のいずれか一方を選択し前記ＶＣＯに引き渡すスイッチと、前記基準分周回路，可変分周回路，記憶装置およびスイッチを制御する制御回路とを備え、前記制御回路は、動作条件変更時に前記基準分周回路および前記可変分周回路に分周比を設定するとともに、前記記憶装置よりデジタルデータを前記ＤＡ変換器に引渡し、該ＤＡ変換器の出力を前記スイッチを介して前記ＶＣＯに出力し、その後、前記基準分周回路および前記可変分周回路をリセットし、前記位相比較器において前記基準分周回路および前記可変分周回路の出力の位相が一致するように制御を行うことを特徴とする。
【００１３】
上述の構成によれば、位相が大きくずれていた場合であってもＶＣＯに所要の周波数で発振するための制御電圧信号が与えられ、その後、位相比較器において位相が一致するよう基準分周回路と可変分周回路の分周動作をリセットするので、高速にロックアップ可能なＰＬＬ回路を提供することができる。
【００１４】
本発明の請求項３に係るＰＬＬ回路は、請求項２記載のＰＬＬ回路において、本ＰＬＬ回路が動作する動作条件を検知する動作条件検知回路をさらに備え、前記制御回路は、前記動作条件検知回路により検知された動作条件変更時に、前記基準分周回路および前記可変分周回路に分周比を設定するとともに、前記動作条件検知回路より動作条件を検知し、前記動作条件に対応したデジタルデータを前記記憶装置より前記ＤＡ変換器に引渡し、該ＤＡ変換器の出力を前記スイッチを介して前記ＶＣＯに出力し、その後、前記基準分周回路および前記可変分周回路をリセットし、前記位相比較器において前記基準分周回路および前記可変分周回路の出力の位相が一致するように制御を行うことを特徴とする。
【００１５】
上述の構成によれば、本ＰＬＬ回路の動作条件に変化が生じた時は、これを自動的に検出して、ＶＣＯには動作条件に対応した所要の周波数で発振するための制御電圧信号が与えられ、その後、位相比較器において位相が一致するよう基準分周回路と可変分周回路の分周動作をリセットするので、ロックアップ時間を短縮することができる。
【００１６】
本発明の請求項４に係るＰＬＬ回路は、請求項３記載のＰＬＬ回路において、前記動作条件検知回路が、前記動作条件として本ＰＬＬ回路が動作する電源電圧および周囲温度を検知することを特徴とする。
【００１７】
上述の構成によれば、電源投入時、間欠動作からの復帰時、あるいはチャンネル周波数切り替え時には、これらを自動的に検出して、位相比較器において入力信号の位相を速やかにあわせ、電圧制御発振器には電源電圧、周囲温度、チャンネル周波数に対応した所望の周波数で発振するための制御電圧信号が与えられるので、ロックアップ時間を短縮することができる。
【００１８】
本発明の請求項５に係るＰＬＬ回路は、請求項４に記載のＰＬＬ回路において、前記記憶装置は、電源電圧、周囲温度に対応した、前記ＶＣＯの制御電圧信号を前記ＤＡ変換器によって取得するためのデジタルデータをあらかじめテーブルの形で保持していることを特徴とする。
【００１９】
上述の構成によれば、電源電圧、周囲温度の変化に応じたデジタルデータをテーブルの形で保持しているため、電源電圧、周囲温度の多様な変化に応じて即座に対応したデジタルデータを電圧制御発振器に与えることができる。
【００２０】
本発明の請求項６に係るＰＬＬ回路は、請求項２または３に記載のＰＬＬ回路において、前記位相比較器と前記ローパスフィルタとの間に、前記位相比較器の出力と前記ＤＡ変換器の出力とを切り替えて前記ローパスフィルタに出力する第２のスイッチをさらに備え、前記制御回路は、前記動作条件変更時に前記ＤＡ変換器の出力を前記第２のスイッチを介して前記ローパスフィルタに出力するように制御を行うことを特徴とする。
【００２１】
上述の構成によれば、動作条件の変更に応じてローパスフィルタにもデジタルデータを与えるため、ロックアップ時間をさらに短縮することができる。
【００２２】
【発明の実施の形態】
実施の形態１．
この実施の形態１は、ＰＬＬ回路を有する装置の電源投入時、あるいは消費電力低減のために間欠動作から復帰した場合、あるいはチャンネル周波数を変更した場合であっても、周囲温度，電源電圧にかかわらず、チャンネル周波数に対応した周波数でＶＣＯを予め発振させるとともに、位相比較器において入力信号の位相を予め合わせておくことにより、ロックアップタイムを極めて短くすることができるようにしたものである。
【００２３】
次に本発明の実施の形態１について、図面を参照して説明する。
図１は本発明の実施の形態１によるＰＬＬ回路のブロック図である。
細い矢印は信号の流れを、太い矢印は制御信号の流れを示すものである。
図１において、このＰＬＬ回路は、その発振周波数の基準となる基準信号を発振する基準発振器１と、その出力を分周する基準分周回路８と、制御電圧信号に応じて発振周波数が変更可能なＶＣＯ２と、その出力を分周する可変分周回路６と、基準分周回路８および可変分周回路６の各々の分周信号の位相を比較する位相比較器９と、その位相比較出力とＤＡ変換器２１のアナログ出力とを切り換えるスイッチ（第２のスイッチ）１２と、このスイッチ１２の出力を積分するＬＰＦ４と、このＬＰＦ出力とＤＡ変換器２１のアナログ出力とを切り替えてＶＣＯ２にその制御電圧信号として出力するスイッチ１３と、ＤＡ変換器２１に対し記憶しているデータを出力する記憶装置２０と、このＰＬＬ回路が組み込まれた装置の動作条件、即ち電源電圧や装置の使用時の温度を検出する電圧，温度検知回路（動作条件検知回路）５と、その出力を取り込んで、基準分周回路８、可変分周回路６、スイッチ１２、スイッチ１３、記憶装置２０を各々制御する制御回路３から構成されている。また、記憶装置２０およびＤＡ変換器２１から、このＰＬＬ回路の動作条件の変更時にＶＣＯ２が使用する制御電圧信号を発生する制御信号発生部１０が構成されている。
【００２４】
次にこの実施の形態１によるＰＬＬ回路の動作について説明する。
通常動作時の定常状態では、制御回路３により、スイッチ１２は位相比較器９の出力とＬＰＦ４とを接続し、スイッチ１３はＬＰＦ４の出力とＶＣＯ２とを接続するように動作が設定されている。
【００２５】
この定常状態では、本実施の形態１によるＰＬＬ回路は、従来例のＰＬＬ回路と同様の動作を行う。即ち、位相比較器９には、基準発振器１で発生し、基準分周回路８で分周された信号と、ＶＣＯ２で発生し、可変分周回路６で分周された信号とが入力され、これらの位相比較を行う。その位相比較結果はスイッチ１２を介してＬＰＦ４に入力され、ＬＰＦ４で積分され、この積分された制御電圧信号がスイッチ１３を介してＶＣＯ２に入力され、ＶＣＯ２の発振周波数を制御することで、ＰＬＬ回路を構成する。
【００２６】
このため、位相比較器９において基準分周回路８および可変分周回路６の出力信号同士の位相が一致し、位相比較器９、ＬＰＦ４、ＶＣＯ２、可変分周回路６、で閉ループが構成され、所望のチャンネルに対応した周波数で、ＶＣＯ２が発振する。
【００２７】
次に、本ＰＬＬ回路を有する装置の電源投入時、あるいは消費電力低減のために間欠動作から復帰した場合、あるいはチャンネル周波数を変更した場合、のいずれかの場合の動作について説明する。
【００２８】
制御回路３はＤＡ変換器２１の出力とＬＰＦ４とを接続するようにスイッチ１２を、ＤＡ変換器２１の出力とＶＣＯ２とを接続するようにスイッチ１３を、各々制御する。制御回路３は所望のチャンネルに対応した分周比指定信号を基準分周回路８と可変分周回路６とに設定する。同時に制御回路３は電圧，温度検知回路５によって検知された、電源電圧、周囲温度を取り込み、それらの動作条件に対応したＶＣＯの動作条件、が書き込まれたアドレスを記憶装置２０に出力する。
【００２９】
記憶装置２０には、或る設定周波数に対して、各温度、電源電圧、でその発振周波数が得られるためのＶＣＯ２の制御電圧信号をＤＡ変換器２１で生成することができるように、予めテーブル化されたデジタルデータ群が記憶されている。制御回路３はこれら各温度および電源電圧に対応したＶＣＯの設定周波数データを記憶装置２０にアドレスデータとして出力し、記憶装置２０は、そのアドレスに対応した制御電圧データを読み出し、ＤＡ変換器２１に出力する。このＤＡ変換出力は、スイッチ１２及びスイッチ１３を介してＬＰＦ４及びＶＣＯ２に各々入力される。
【００３０】
そして、ＶＣＯ２の出力電圧が一定となった後、制御回路３は位相比較器９における入力信号の位相が一致するように、基準分周回路８および可変分周回路６の分周動作をリセットする。
【００３１】
この後、制御回路３により、位相比較器９の出力とＬＰＦ４とを接続するようスイッチ１２を制御すると共に、ＬＰＦ４の出力とＶＣＯ２とを接続するようスイッチ１３を制御する。これにより位相比較器９、ＬＰＦ４、ＶＣＯ２、可変分周回路６で閉ループが構成されるが、種々の電源電圧、周囲温度条件においても、位相比較器９において位相はほぼ一致しており、ＶＣＯ２の発振周波数は所望のチャンネルに対応した周波数にほぼ一致しているので、ＰＬＬ回路を有する装置の電源投入時、あるいは消費電力低減のために間欠動作から復帰した場合、あるいはチャンネル周波数を変更した場合であっても、ロックアップタイムを極めて短くすることができる。
【００３２】
なお、記憶装置２０としては、ＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲＯＭ，ＦＥＲＡＭ，マスクＲＯＭ等、システムに応じた素子を使用することができる。
【００３３】
また、上記実施の形態１では、アナログ回路により構成されたＰＬＬ回路について示したが、ディジタル回路により構成されたＰＬＬ回路であってもよく、上記実施の形態１と同様の効果を奏する。この場合、ＤＡ変換器２１は不要になる。
【００３４】
さらに、上記実施の形態１では電源電圧あるいは周囲温度に変化があった場合を検知するようにしたが、他の動作条件の変化を検知するようにしてもよい。
【００３５】
【発明の効果】
以上説明したように、本発明の請求項１に係るＰＬＬ回路によれば、本ＰＬＬ回路の動作条件の変更時に電圧制御発振器（以下、ＶＣＯと称す）が使用する制御電圧信号を発生する制御信号発生部と、本ＰＬＬ回路の発振周波数の基準となる基準信号に基づく信号と前記ＶＣＯの発振信号に基づく信号との位相比較を行う位相比較器の出力を積分し前記ＶＣＯに制御電圧信号として供給するローパスフィルタの出力と、前記制御信号発生部が出力する制御電圧信号とを切り替えて前記ＶＣＯに出力するスイッチと、前記スイッチを制御する制御回路とを備え、前記制御回路は、本ＰＬＬ回路の動作条件の変更時に、前記ローパスフィルタの出力に代えて前記制御信号発生部が発生する制御電圧信号を前記ＶＣＯに供給するように前記スイッチを切り替え、その後、前記位相比較器の２つの入力信号の位相が一致するように制御を行うようにしたので、動作条件の変更時には電圧制御発振器に所要の周波数で発振するための制御電圧信号が与えられるため、ロックアップ時間を短縮することができる効果がある。
【００３６】
また、本発明の請求項２に係るＰＬＬ回路によれば、本ＰＬＬ回路の発振周波数の基準となる基準信号を発生する基準発振器と、前記基準信号を分周する基準分周回路と、制御電圧信号に応じて発振周波数が変更可能なＶＣＯと、前記ＶＣＯの出力信号を分周する可変分周回路と、前記基準分周回路および前記可変分周回路の出力信号同士の位相を比較する位相比較器と、前記位相比較器の出力を積分して前記ＶＣＯの制御電圧信号を生成するローパスフィルタと、前記ＶＣＯの発振周波数に対応するデジタルデータを記憶している記憶装置と、前記記憶装置からのデジタルデータを前記ＶＣＯの制御電圧信号としてのアナログ信号に変換するＤＡ変換器と、前記ローパスフィルタおよび前記ＤＡ変換器が出力する制御電圧信号のいずれか一方を選択し前記ＶＣＯに引き渡すスイッチと、前記基準分周回路，可変分周回路，記憶装置およびスイッチを制御する制御回路とを備え、前記制御回路は、動作条件変更時に前記基準分周回路と前記可変分周回路とに分周比を設定するとともに、前記記憶装置よりデジタルデータを前記ＤＡ変換器に引渡し、該ＤＡ変換器の出力を前記スイッチを介して前記ＶＣＯに出力し、その後、前記基準分周回路および前記可変分周回路をリセットし、前記位相比較器において前記基準分周回路および前記可変分周回路の出力の位相が一致するように制御を行うようにしたので、位相が大きくずれていた場合であっても電圧制御発振器に所要の周波数で発振するための制御電圧信号が与えられ、その後、位相比較器において位相が一致するように基準分周回路および可変分周回路の分周動作をリセットするので、高速にロックアップ可能なＰＬＬ回路を提供することができる効果がある。
【００３７】
また、本発明の請求項３に係るＰＬＬ回路によれば、請求項２記載のＰＬＬ回路において、本ＰＬＬ回路が動作する動作条件を検知する動作条件検知回路をさらに備え、前記制御回路は、前記動作条件検知回路により検知された動作条件変更時に、前記基準分周回路および前記可変分周回路に分周比を設定するとともに、前記動作条件検知回路より動作条件を検知し、前記動作条件に対応したデジタルデータを前記記憶装置より前記ＤＡ変換器に引渡し、該ＤＡ変換器の出力を前記スイッチを介して前記ＶＣＯに出力し、その後、前記基準分周回路および前記可変分周回路をリセットし、前記位相比較器において前記基準分周回路および前記可変分周回路の出力の位相が一致するように制御を行うようにしたので、本ＰＬＬ回路の動作条件に変化が生じた時は、これを自動的に検出して、電圧制御発振器には動作条件に対応した所要の周波数で発振するための制御電圧信号が与えられ、ロックアップ時間を短縮することができる効果がある。
【００３８】
また、本発明の請求項４に係るＰＬＬ回路によれば、請求項３記載のＰＬＬ回路において、前記動作条件検知回路が、前記動作条件として本ＰＬＬ回路が動作する電源電圧および周囲温度を検知するようにしたので、電源投入時、間欠動作からの復帰時、あるいはチャンネル周波数切り替え時には、これらを自動的に検出して、位相比較器において入力信号の位相を速やかにあわせ、電圧制御発振器には電源電圧、周囲温度、チャンネル周波数に対応した所要の周波数で発振するための制御電圧信号が与えられ、その後、位相比較器において位相が一致するよう基準分周回路および可変分周回路の分周動作をリセットするので、ロックアップ時間を短縮することができる効果がある。
【００３９】
また、本発明の請求項５に係るＰＬＬ回路によれば、請求項４に記載のＰＬＬ回路において、前記記憶装置は、電源電圧、周囲温度に対応した、前記ＶＣＯの制御電圧信号を前記ＤＡ変換器によって取得するためのデジタルデータをあらかじめテーブルの形で保持しているようにしたので、電源電圧、周囲温度の変化に応じたデジタルデータをテーブルの形で保持しているため、電源電圧、周囲温度の多様な変化に応じて即座に対応したデジタルデータを電圧制御発振器に与えることができる効果がある。
【００４０】
また、本発明の請求項６に係るＰＬＬ回路によれば、請求項２または３に記載のＰＬＬ回路において、前記位相比較器と前記ローパスフィルタとの間に、前記位相比較器の出力と前記ＤＡ変換器の出力とを切り替えて前記ローパスフィルタに出力する第２のスイッチをさらに備え、前記制御回路は、前記動作条件変更時に前記ＤＡ変換器の出力を前記第２のスイッチを介して前記ローパスフィルタに出力するように制御を行うようにしたので、動作条件の変更に応じてローパスフィルタにもデジタルデータを与えるため、ロックアップ時間をさらに短縮することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＰＬＬ回路のブロック図である。
【図２】従来例のＰＬＬ回路のブロック図である。
【符号の説明】
１  基準発振器
２  ＶＣＯ
３  制御回路
４  ＬＰＦ
５  電圧，温度検知回路
６  可変分周回路
８  基準分周回路
９  位相比較器
１０  制御信号発生部
２０  記憶装置
２１  ＤＡ変換器
１２，１３  スイッチ
【図１】
2004193901.tif 000003
【図２】
2004193901.tif 000004