(57)【要約】【課題】時間効率および製造プロセスの信頼性を考慮した半導体装置の製造制御システムを構築することにより、半導体装置の歩留まりを向上させる。【解決手段】製造装置群の中から製造装置を１つ以上選択し、選択された各製造装置の装置状態（チャンバ、チャージ位置、モジュールなど）の情報を含めた情報を基に、各製造装置または各装置状態における対象ロットの歩留まりを予測し、前記対象ロットの歩留まりの予測値を含めた評価により前記各製造装置または前記各装置状態のランキングを行い、前記対象ロットを製造する製造装置または装置状態を選定する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
製造装置群の中から製造装置を１つ以上選択し、選択された各製造装置の装置状態の情報を含めた情報を基に、各製造装置または各装置状態における対象ロットの歩留まりを予測し、前記対象ロットの歩留まりの予測値を含めた評価により前記各製造装置または前記各装置状態のランキングを行い、前記対象ロットを製造する製造装置または装置状態を選定することを特徴とする半導体装置の製造方法。
【請求項２】
製造装置群の中から製造装置を１つ以上選択し、選択された各製造装置の装置状態の情報を含めた情報を基に、各製造装置または各装置状態における対象ロットの歩留まりを予測し、前記対象ロットの歩留まりの予測値を含めた評価により前記各製造装置または前記各装置状態のランキングを行い、前記対象ロットを製造する製造装置または装置状態を選定する半導体装置の製造方法であって、
前記装置状態は、チャンバ、チャージ位置またはモジュールであることを特徴とする半導体装置の製造方法。
【請求項３】
製造装置群の中から製造装置を１つ以上選択し、選択された各製造装置の装置状態の情報を含めた情報を基に、各製造装置または各装置状態における対象ロットの歩留まりを予測し、前記対象ロットの歩留まりの予測値を含めた評価により前記各製造装置または前記各装置状態のランキングを行い、前記対象ロットを製造する製造装置または装置状態を選定する半導体装置の製造方法であって、
前記評価に、さらに前記対象ロットの完成予測時間を含むことを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）対象ロットの情報を取得する工程と、
（ｂ）製造装置群の中から前記対象ロットの処理が可能な製造装置を１つ以上一次選択し、さらに一次選択された各製造装置の中から前記対象ロットのレシピが存在する製造装置を１つ以上二次選択する工程と、
（ｃ）前記二次選択された各製造装置の装置状態の情報を取得する工程と、
（ｄ）前記二次選択された各製造装置の装置状態の情報から前記対象ロットの出来栄えを予測する工程と、
（ｅ）前記二次選択された各製造装置において前記対象ロットの許容待機時間と管理値とを比較し、前記二次選択された各製造装置の中から前記対象ロットの処理が可能な製造装置または装置状態を１つ以上三次選択する工程と、
（ｆ）前記三次選択された各製造装置または各装置状態において前記対象ロットの歩留まりを予測する工程と、
（ｇ）前記三次選択された各製造装置または各製造状態において前記対象ロットの歩留まりの予測値と管理値とを比較し、前記三次選択された各製造装置または各装置状態の中から前記対象ロットの処理が可能な製造装置または装置状態を１つ以上四次選択する工程と、
（ｈ）前記対象ロットの歩留まりの予測値を含めた評価により、前記四次選択された各製造装置または各装置状態をランキングする工程とを有する製造制御システムを用いて、前記対象ロットを製造する製造装置または装置状態を選定することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）対象ロットの情報を取得する工程と、
（ｂ）製造装置群の中から前記対象ロットの処理が可能な製造装置を１つ以上一次選択し、さらに一次選択された各製造装置の中から前記対象ロットのレシピが存在する製造装置を１つ以上二次選択する工程と、
（ｃ）前記二次選択された各製造装置の装置状態の情報を取得する工程と、
（ｄ）処理モジュール選択基準を用いて、前記二次選択された各製造装置の装置状態の情報から前記対象ロットの出来栄えを予測する工程と、
（ｅ）前記二次選択された各製造装置において前記対象ロットの許容待機時間と管理値とを比較し、前記二次選択された各製造装置の中から前記対象ロットの処理が可能な製造装置または装置状態を１つ以上三次選択する工程と、
（ｆ）前記三次選択された各製造装置または各装置状態において前記対象ロットの歩留まりを予測する工程と、
（ｇ）前記三次選択された各製造装置または各製造状態において前記対象ロットの歩留まりの予測値と管理値とを比較し、前記三次選択された各製造装置または各装置状態の中から前記対象ロットの処理が可能な製造装置または装置状態を１つ以上四次選択する工程と、
（ｈ）前記対象ロットの歩留まりの予測値を含めた評価により、前記四次選択された各製造装置または各装置状態をランキングする工程とを有する製造制御システムを用いて、前記対象ロットを製造する製造装置または装置状態を選定する半導体装置の製造方法であって、
前記処理モジュール選択基準として、前記対象ロットのレシピの有無、処理が可能な製造装置の稼動状況、全掃後のウエハの累積処理枚数、ＱＣデータ、状態変動要因モジュールの消耗度のうち、少なくとも１つ以上を用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造制御システムにより製造装置群の中から製造装置を選定し、この製造装置を用いて製造される半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の製造ラインでは、一日またはシフト単位の製造計画と進捗実績とを、たとえばＭＥＳ（Ｍａｎｕｆａｃｔｕｒｉｎｇ　Ｅｘｅｃｕｔｉｏｎ　Ｓｙｓｔｅｍ）から受け取り、製造装置の稼動状況に応じて製造計画を立て直し、半導体装置の製造手順をＭＥＳにフィードバックするディスパッチングシステムが採用されている。ＭＥＳとは、製造ラインのスケジュールをリアルタイムに決定することのできるシステムである。
【０００３】
このディスパッチングシステムは、時間的効率を最優先にロットと製造装置との割り付けを実施している。所定の製造工程で使用することが可能な製造装置群の中で、待ち時間が最小となる製造装置を割り付けることができて、ＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）の短縮に大きく寄与している。
【０００４】
なお、従来のディスパッチングシステムには、たとえば米国Ａｕｔｏ　Ｓｉｍｕｌａｔｉｏｎｓ社のＡＰＦ（Ａｕｔｏ　Ｓｉｍｕｌａｔｉｏｎｓ　Ｐｒｏｄｕｃｔｉｖｉｔｙ　Ｆａｍｉｌｙ）などがある。
【０００５】
【発明が解決しようとする課題】
ところで、半導体装置の高集積化に伴い、半導体デバイスの微細化が進むと同時に、製造プロセスへの高信頼度化への要求はますます厳しくなっている。このため、半導体装置の製造装置では、その最大装置能力において半導体装置が製造されることが求められ、製造装置の機差、チャンバ差、チャージ位置差またはモジュール差などが半導体装置の出来栄えに大きく反映することとなる。
【０００６】
しかしながら、従来のディスパッチングシステムでは、ロットの仕掛かり工程において製造装置群の中から使用する製造装置を選ぶ際、製造プロセスの信頼性に繋がる機差情報、装置状態（チャンバ差、チャージ差またはモジュール差など）情報は考慮されておらず、時間効率のみを重視している。従って、このディスパッチングシステムからの指示に加えて、作業者のノウハウまたは作業者によって計算、比較された稼動時間などを基にして、製造プロセスの信頼性を考慮した製造装置の選定が行われている。
【０００７】
その結果、作業者による判定に時間を要するためＴＡＴが長くなり、また作業者に多大な労力を要してしまう。さらに、作業者による作業ミスまたは判断ミスに起因した半導体装置の信頼性の劣化が生じる場合もある。
【０００８】
本発明の目的は、時間効率および製造プロセスの信頼性を考慮した半導体装置の製造制御システムを構築することにより、半導体装置の歩留まりを向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、製造装置群の中から製造装置を１つ以上選択し、選択された各製造装置の装置状態の情報を含めた情報を基に、各々の製造装置または各々の装置状態における対象ロットの歩留まりを予測し、対象ロットの歩留まりの予測値を含めた評価により各々の製造装置または各々の装置状態のランキングを行い、対象ロットを製造する製造装置または装置状態を選定するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
本発明の一実施の形態である半導体装置の製造制御システムの一例を図１に示す工程図および図２〜図６に示すシステム構成図を用いて説明する。なお、図１に示す点線で囲まれた工程１０５〜工程１１０は、本実施の形態において従来の半導体装置の製造制御システムに加えられた工程である。
【００１４】
本実施の形態である半導体装置の製造制御システムは第１〜第５のシステム構成図に分割して、その構成を図２〜図６に示しており、図２は、対象ロット情報および機差情報の取得工程を説明する第１構成図、図３は、仕掛かり情報の取得工程を説明する第２構成図、図４は、装置状態（チャンバ、チャージ位置、モジュール）情報の取得工程を説明する第３構成図、図５は、管理値情報の取得工程を説明する第４構成図、図６は、製造装置または装置状態（チャンバ、チャージ位置、モジュール）の選定工程を説明する第５構成図である。
【００１５】
また、本実施の形態である半導体装置の製造制御システムにおいて行われる各種情報の取得、計算、管理値との比較、製造装置の選択または装置状態の選択などは、全てコンピュータによって自動処理されるものである。
【００１６】
まず、図２に示す第１構成図を用いて対象ロット情報および機差情報の取得工程を説明する。
【００１７】
対象ロットＬＴが所定の工程、たとえば工程Ｃに仕掛かると（図１の工程１００）、対象ロットＬＴの情報、たとえばレシピ、規格、優先度情報（または納期情報）、前の工程での出来栄え情報（たとえば寸法、厚さ等）などを取得する（図１の工程１０１）。
【００１８】
次いで、製造装置群の中から対象ロットＬＴの処理が可能な製造装置（装置０１〜装置０５）を選択する（図１の工程１０２）。それ以外の製造装置を対象ロットＬＴに対する着工禁止装置とする。
【００１９】
さらに、前記工程１０２で選択された製造装置（装置０１〜装置０５）から対象ロットＬＴのレシピが存在する製造装置（装置０１〜装置０３）を選択する（図１の工程１０３）。それ以外の製造装置（装置０４，０５）を対象ロットＬＴに対する着工禁止装置とする。ここで選択される製造装置は、稼働中または待機中であることが望ましい。
【００２０】
次に、図３に示す第２構成図を用いて仕掛かり情報の取得工程を説明する。
【００２１】
前記工程１０３で選択された製造装置（装置０１〜装置０３）における対象ロットＬＴと仕掛かりロットとの優先度情報（または納期情報）を比較し、その結果を基に、対象ロットＬＴと仕掛かりロットとの着工順序を入れ替える（図１の工程１０４）。
【００２２】
次に、図４に示す第３構成図を用いて装置状態（チャンバ、チャージ位置、モジュール）情報の取得工程を説明する。
【００２３】
前記工程１０３で選択された製造装置（装置０１〜装置０３）において、それぞれの装置状態情報を取得する（図１の工程１０５）。
【００２４】
次いで、前記工程１０５で取得した装置状態情報を基に、処理モジュール選択基準を用いて各製造装置（装置０１〜装置０３）の最新の装置状態から対象ロットＬＴの出来栄えを予測する（図１の工程１０６）。ここで処理モジュール選択基準として、優先順に▲１▼対象ロットのレシピの有無、▲２▼処理可能な製造装置の稼動状況（待機中（仕掛かりなし）または稼働中（仕掛かりロットの完成時間））、▲３▼全掃後のウエハの累積処理枚数、▲４▼最新ＱＣ（Ｑｕａｌｉｔｙ　Ｃｏｎｔｒｏｌ）データ（たとえばエッチングレート、均一性、露光量、電圧など）、▲５▼状態変動要因モジュールの消耗度（モジュール交換後の累積処理時間）を挙げることができる。
【００２５】
図４中に記載したグラフ図は、装置状態情報の一例であって、ドライエッチング工程における装置０１，０２，０３のエッチングレートとモジュールの消耗時間との関係を示すグラフ図である。この図から、現状では装置０２において相対的に高いエッチングレートが得られることがわかる。
【００２６】
次に、図５に示す第４構成図を用いて管理値情報の取得工程を説明する。
【００２７】
前記工程１０６で得られた結果を基に、対象ロットＬＴの完成予測時間を算出する（図１の工程１０７）。対象ロットＬＴの許容待機時間が管理値を上回った場合、製造装置、チャンバ、チャージ位置またはモジュールを対象ロットＬＴに対して着工禁止とする。
【００２８】
次いで、前記工程１０７で処理可能となった各製造装置または各装置状態に対して、前記工程１０６で得られた結果を基に、対象ロットＬＴの歩留まりを予測する（図１の工程１０８）。ここで、対象ロットＬＴの歩留まりとは、たとえば取得可能なチップの数を例示することができる。さらに、前記工程１０８で得られた結果を基に、対象ロットＬＴの歩留まりの予測値と管理値との比較を行う（図１の工程１０９）。対象ロットＬＴの歩留まりが管理値を下回った場合、製造装置、チャンバ、チャージ位置またはモジュールを対象ロットＬＴに対して着工禁止とする。
【００２９】
次に、図６に示す第５構成図を用いて製造装置または装置状態の選定工程を説明する。
【００３０】
各製造装置（装置０１〜装置０３）および各装置状態について、重み付けした歩留まり予測値と完成予測時間の加算でランキングする（図１の工程１１０）。図６では製造装置のみのランキングを示したが、装置状態であるチャンバ、チャージ位置またはモジュールについてランキングできることは言うまでもない。
【００３１】
その後、選定された製造装置（装置０１）または装置状態を用いて対象ロットを着工する（図１の工程１１１）。
【００３２】
なお、本実施の形態である製造装置の製造制御システムは、図１に示す工程１００〜工程１０３に対してはＭＥＳから製造計画または進捗実績などの情報が入力され、工程１０４，１０７，１０９に対してはＥＤＳ（Ｅｑｕｉｐｍｅｎｔ　Ｄｉｓｐａｔｃｈｉｎｇ　Ｓｙｓｔｅｍ）から管理値情報が入力され、工程１０５，１０６に対してはＥＥＳ（Ｅｑｕｉｐｍｅｎｔ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｓｙｓｔｅｍ）から製造装置または装置状態の詳細な情報が入力されるシステムとしている。
【００３３】
また、本実施の形態では、前記工程１０９における管理値との比較を歩留まりのみとしたが、図７に示すように、レシピまたはロット毎の制御パラメータ（レート、時間、温度または圧力などの制御目標値）を制御してもよく、さらなる歩留まりの向上を期待することができる。また、モジュールに管理値を設けて安全指示を行うことで、突発性のトラブルを防止することができる。
【００３４】
このように、本実施の形態によれば、対象ロット情報、機差情報、装置状態情報、仕掛かり情報および管理値情報を把握した上で製造装置または装置状態を選定することができるので、時間効率のみならず、製造プロセスの信頼性を考慮した半導体装置の製造をすることができる。さらに、機差情報、装置状態情報を比較検討に要する人手による作業が軽減するので、作業者のミスまたは判断ミスを防止することができる。これにより、半導体装置の製造歩留まりを向上することができる。
【００３５】
さらに、製造ラインの最高能力の指標となる実データを取得することができ、また要求される製造プロセスの精度が厳しいクリティカルロットにおいてもＴＡＴを短縮することができる。
【００３６】
次に、本発明の半導体装置の製造制御システムを適用したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法を図８〜図１０に示す半導体基板の要部断面図を用いて簡単に説明する。ここでは、本発明をＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極のドライエッチング工程に適用した場合を例に挙げて説明する。
【００３７】
まず、図８に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工したウエハ）１を用意し、その主面に溝型の素子分離部２を形成する。すなわち、半導体基板１の所定箇所に分離溝を形成し、続いて半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法でシリコン酸化膜を堆積した後、そのシリコン酸化膜が分離溝内にのみ残るようにシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で除去することによって素子分離部２を形成する。
【００３８】
次に、半導体基板１に不純物をイオン注入して、ｐウェル３およびｎウェル４を形成する。ｐウェル３にはｐ型不純物、たとえばボロンをイオン注入し、ｎウェル４にはｎ型不純物、たとえばリンをイオン注入する。この後、各ウェルにＭＩＳトランジスタのしきい値を制御するための不純物をイオン注入してもよい。
【００３９】
次に、シリコン酸化膜５ａ、シリコン多結晶膜６ａおよびシリコン酸化膜７ａを順次堆積して積層膜を形成した後、積層膜上にレジストパターンＰＲを形成する。
【００４０】
次に、レジストパターンＰＲをマスクとして上記積層膜をドライエッチングして、ゲート絶縁膜、ゲート電極およびキャップ絶縁膜を形成する。このドライエッチング工程に、以下に示す本発明の半導体装置の製造制御システムを適用する。
【００４１】
複数枚のウエハによって構成される対象ロットがドライエッチング工程に仕掛かると、まず、対象ロットの情報を取得する。この情報には、たとえばレシピ、寸法規格、優先度、積層膜を構成する各膜の厚さなどが含まれる。次に、ドライエッチング装置群の中から対象ロットのドライエッチングが可能であり、かつ対象ロットのレシピを有するドライエッチング装置を選択する（前記図２）。
【００４２】
次に、選択された各ドライエッチング装置における仕掛かり情報を取得して、対象ロットと仕掛かりロットとの優先度情報（または納期情報）を比較し、その結果を基に、各ドライエッチング装置において対象ロットと仕掛かりロットとの着工順序を入れ替える（前記図３）。
【００４３】
次に、各ドライエッチング装置の装置状態の情報を取得した後、処理モジュール選択基準を用いて各ドライエッチング装置の最新の装置状態の情報から対象ロットの出来栄えを予測する（前記図４）。
【００４４】
次に、各ドライエッチング装置または各装置状態における対象ロットの完成予測時間を算出した後、対象ロットの許容待機時間を管理値と比較し、さらに対象ロットの歩留まりの予測値と管理値とを比較する（前記図５）。次に、重み付けした歩留まり予測値と完成予測時間とを加算して、各ドライエッチング装置または各装置状態をランキングする（前記図６）。
【００４５】
その後、選定されたドライエッチング装置または装置状態を用いて対象ロットを着工する。これにより、シリコン酸化膜５ａからなるゲート絶縁膜５、シリコン多結晶幕６ａからなるゲート電極６、シリコン酸化膜７ａからなるキャップ絶縁膜７が形成される。
【００４６】
次に、図９に示すように、レジストパターンＰＲを除去した後、半導体基板１上にＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォール８を形成する。その後、ｐウェル３にｎ型不純物、たとえばヒ素をイオン注入し、ゲート電極６の両側のｐウェル３にｎ型半導体領域９を形成する。ｎ型半導体領域９は、ゲート電極６およびサイドウォール８に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００４７】
同様に、ｎウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極６の両側のｎウェル４にｐ型半導体領域１０を形成する。ｐ型半導体領域１０は、ゲート電極６およびサイドウォール８に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。
【００４８】
次に、図１０に示すように、半導体基板１上にシリコン酸化膜を堆積した後、シリコン酸化膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜１１を形成する。続いてレジストパターンをマスクとしたエッチングによって層間絶縁膜１１に接続孔１２を形成する。この接続孔１２は、ｎ型半導体領域９またはｐ型半導体領域１０上などの必要部分に形成する。
【００４９】
次に、接続孔１２の内部を含む半導体基板１の全面にチタン窒化膜を形成し、さらに接続孔１２を埋め込むタングステン膜を形成した後、接続孔１２以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法で除去して接続孔１２の内部にプラグ１３を形成する。次いで、半導体基板１上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線１４を形成する。
【００５０】
次に、配線１４を覆う絶縁膜、たとえばシリコン酸化膜を堆積した後、シリコン酸化膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜１５を形成する。続いてレジストパターンをマスクとしたエッチングによって層間絶縁膜１５の所定の領域に接続孔１６を形成する。
【００５１】
次に、接続孔１６の内部を含む半導体基板１の全面にバリアメタル層を形成し、さらに接続孔１６を埋め込む銅膜を形成する。バリアメタル層は、たとえばチタン窒化膜、タンタル膜、タンタル窒化膜などであり、また、銅膜は主導体層として機能し、たとえばメッキにより形成できる。メッキ法による銅膜の形成前に、たとえばＣＶＤまたはスパッタ法によりシード層として薄い銅膜を形成できる。その後、接続孔１６以外の領域の銅膜およびバリアメタル層を、たとえばＣＭＰ法で除去して接続孔１６の内部にプラグ１７を形成する。
【００５２】
次に、半導体基板１上にストッパ絶縁膜１８を形成し、さらに配線形成用の絶縁膜１９を形成する。ストッパ絶縁膜１８は、たとえばシリコン窒化膜、絶縁膜１９は、たとえばシリコン酸化膜とすることができる。次いで、レジストパターンをマスクとしたエッチングによってストッパ絶縁膜１８および絶縁膜１９の所定の領域に配線溝２０を形成する。次いで、配線溝２０の内部を含む半導体基板１の全面にバリアメタル層を形成し、さらに配線溝２０を埋め込む銅膜を形成する。その後、配線溝２０以外の領域の銅膜およびバリアメタル層を、たとえばＣＭＰ法で除去して配線溝２０の内部に銅膜を主導体層とする第２配線層の配線２１を形成する。
【００５３】
この後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００５４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５５】
たとえば、前記実施の形態では、本発明をＣＭＯＳデバイスのゲート電極を形成するドライエッチング工程に適用した場合について説明したが、ＣＭＯＳデバイスのその他の製造工程、さらには、いかなる半導体装置の製造工程にも適用することが可能である。
【００５６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５７】
対象ロット情報、機差情報、装置状態情報、仕掛かり情報および管理値情報を把握した上で製造装置群の中から製造装置または装置状態（チャンバ、チャージ位置、モジュール）を選定することにより、時間効率および製造プロセスの信頼性を考慮した半導体装置の製造が可能となり、半導体装置の製造歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造制御システムを示す工程図である。
【図２】本発明の一実施の形態である半導体装置の製造制御システムの第１構成図である。
【図３】本発明の一実施の形態である半導体装置の製造制御システムの第２構成図である。
【図４】本発明の一実施の形態である半導体装置の製造制御システムの第３構成図である。
【図５】本発明の一実施の形態である半導体装置の製造制御システムの第４構成図である。
【図６】本発明の一実施の形態である半導体装置の製造制御システムの第５構成図である。
【図７】本発明の一実施の形態である半導体装置の製造制御システムの第４構成図の変形例である。
【図８】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１　半導体基板
２　素子分離部
３　ｐウェル
４　ｎウェル
５　ゲート絶縁膜
５ａ　シリコン酸化膜
６　ゲート電極
６ａ　シリコン多結晶幕
７　キャップ絶縁膜
７ａ　シリコン酸化膜
８　サイドウォール
９　ｎ型半導体領域
１０　ｐ型半導体領域
１１　層間絶縁膜
１２　接続孔
１３　プラグ
１４　配線
１５　層間絶縁膜
１６　接続孔
１７　プラグ
１８　ストッパ絶縁膜
１９　絶縁膜
２０　配線溝
２１　配線
ＬＴ　対象ロット
ＰＲ　レジストパターン
Ｑｎ　ｎチャネルＭＩＳトランジスタ
Ｑｐ　ｐチャネルＭＩＳトランジスタ
【図１】
2004087680.tif 000003
【図２】
2004087680.tif 000004
【図３】
2004087680.tif 000005
【図４】
2004087680.tif 000006
【図５】
2004087680.tif 000007
【図６】
2004087680.tif 000008
【図７】
2004087680.tif 000009
【図８】
2004087680.tif 000010
【図９】
2004087680.tif 000011
【図１０】
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