(57)【要約】【課題】伝達信号のフル振幅までの立ち上がり時間よりも短いパルス幅のパルスの発生するパルス発生回路を備えた半導体集積回路装置を提供する。【解決手段】第１信号経路と第２信号経路を通して外部から供給される第１信号と第２信号をそれぞれパルス発生回路に伝え、かかるパルス発生回路で形成すべきパルスのパルス幅に対して上記第１信号経路及び第２信号経路でのいずれか１つの増幅段でのフル振幅までの立ち上がり時間が長い関係のときに第１信号と第２信号との位相差を第１パルスのパルス幅に対応させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部から供給される第１信号を伝える第１信号経路と、
外部から供給される第２信号を伝える第２信号経路と、
上記第１信号と第２信号を受け第１信号と第２信号との位相差に対応した第１パルスを形成するパルス発生回路とを備え、
上記第１信号経路及び第２信号経路に設けられる増幅段の段数は、上記パルス発生回路に設けられる論理段の段数よりも多い関係とすることを特徴とする半導体集積回路装置。
【請求項２】
外部から供給される第１信号を伝える第１信号経路と、
外部から供給される第２信号を伝える第２信号経路と、
上記第１信号と第２信号を受け第１信号と第２信号との位相差に対応した第１パルスを形成するパルス発生回路とを備え、
上記第１信号経路及び第２信号経路の全体の配線長さは、上記パルス発生回路及び上記パルスが伝えられる回路までの配線長さより長い関係とすることを特徴とする半導体集積回路装置。
【請求項３】
外部から供給される第１信号を伝える第１信号経路と、
外部から供給される第２信号を伝える第２信号経路と、
上記第１信号と第２信号を受け第１信号と第２信号との位相差に対応した第１パルスを形成するパルス発生回路とを備え、
上記第１信号経路及び第２信号経路でのいずれか１つの増幅段でのフル振幅までの立ち上がり時間が上記第１パルスのパルス幅よりも長い関係とすることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
外部端子から供給される第３信号経路を更に備え、
上記パルス発生回路は、上記第２信号と第３信号との位相差に対応した第２パルスを形成することを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
論理段と、かかる論理段の入力側と出力側にそれぞれ設けられたＬＳＳＤ型フリップフロップ回路とを更に備え、
上記第１パルスと第２パルスは、上記論理段のＡＣ試験動作に用いられることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１信号経路と第２信号経路及び第３信号経路は、互いに隣接して並行に延長され、互いに同じ段数からなる増幅段を備え、
上記パルス発生回路は、
テストモードのときには論理段のＡＣ試験のための上記第１パルス及び第２パルス及びＬＳＳＤ型フリップフロップ回路にテスト入力信号とテスト出力信号をシリアルに伝えるクロックパルスを出力し、
通常動作のときには第１ないし第３信号のうちいずれか１つをクロックパルスとして出力することを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記互いに隣接して並行に延長される第１信号経路ないし第３信号経路のうち２つに挟まれた信号経路を通して通常動作時のクロックパルスが伝えられ、両側に配置される信号経路は固定電位に設定されることを特徴とする半導体集積回路装置。
【請求項８】
請求項３において、
上記第１と第２信号経路に設けられた増幅段及びパルス発生回路を構成する素子は、メタルゲート構造のＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば等長クロック分配経路を持つ論理回路を備えた半導体集積回路装置のＡＣテスト技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
内部論理回路のスキャンテストを短時間で行うために、連続したクロックを分周して形成された信号Ａ，Ｂ，Ｃを組み合わせ、フリップフロップ回路を直列に接続したラッチ回路により構成されるスキャンテスト回路のスレーブ側ラッチに入力される第１スキャンテスト用クロックと、スキャンテスト回路のマスター側ラッチに入力される第２スキャンテスト用クロックとを生成するスキャンテスト用クロック発生回路が特開平０７−０８４０１１号公報により開示されている。また、ＰＬＬ回路を用いて内部クロックを形成しておいて、テストモードにより組み合わせ回路により上記内部クロックに対応した第１クロックパルスを出力させて論理段に入力信号を伝え、上記内部クロックに対応した第２クロックパルスを発生させて、上記論理段の出力信号をフリップフロップＦＦに取り込んで、スキャン回路を用いてテスト結果を回収する技術が特開平２００１−０９１５９０公報がある。
【０００３】
【特許文献１】
特開平０７−０８４０１１０公報
【特許文献１】
特開平２００１−０９１５９０公報
【０００４】
【発明が解決しようとする課題】
上記のいずれの従来技術においても、予め決められたクロックの周波数でしかテストができない。また、論理回路や動作周波数及び使用するクロックに対応して逐一上記組み合わせ回路の設計が必要となり設計工数が増大する。そこで、必要なパルス幅のパルスを外部から供給することが考えられるが、信号経路でのフル振幅までの立ち上がり時間により伝達可能なパルス幅が限られてしまい、必要なパルス幅のパルスを形成することができない。そこで、本願発明者等においては、外部から供給されるタイミングパルスを用いて、高速論理回路のタイミングマージンをも検証できるようなクロック分配回路を開発するに至った。
【０００５】
この発明の目的は、伝達信号のフル振幅までの立ち上がり時間よりも短いパルス幅のパルスを発生するパルス発生回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高性能のテスト動作を可能にしたテストクロック分配回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１信号経路と第２信号経路を通して外部から供給される第１信号と第２信号をそれぞれパルス発生回路に伝え、かかるパルス発生回路で形成すべきパルスのパルス幅に対して上記第１信号経路及び第２信号経路でのいずれか１つの増幅段でのフル振幅までの立ち上がり時間が長い関係のときに第１信号と第２信号との位相差を第１パルスのパルス幅に対応させる。
【０００６】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置の一実施例の要部ブロック図が示されている。この実施例は、外部から供給されたクロックパルスを用いて論理回路（ユーザ論理）のＡＣ試験を行うようにされる。論理回路の高速動作のためにクロックツリーが設けられる。このクロックツリーは、外部端子からの信号印加又はクロック生成回路で形成されたクロックパルスが、論理段の各フリップフロップＦＦに相互に等しい遅延時間を持って供給されるような信号伝達系からなり、例えば等長のクロック配線、及び同じ段数にされたクロックバッファ（増幅段）から構成される。これにより、各相のクロックパルスを受ける論理回路を構成するフリップフロップＦＦにおいては、相互に同じ伝搬遅延時間差によるクロックパルスが供給されて、クロックパルススキューが低減されて、論理回路を高い周波数のクロックパルスで動作させることができる。
【０００７】
上記論理回路の基本構成は、フリップフロップＦＦ−論理段（テストパス）−フリップフロップＦＦを単位とする組み合わせで構成される。通常動作では、論理段の入力側に設けられたフリップフロップＦＦに保持された信号は、クロックパルスに同期してかかる論理段に入力される。論理段では、入力信号に対応して論理処理を行ない、出力側に設けられたフリップフロップＦＦの入力端子に伝える。出力側のフリップフロップＦＦは、次のクロックパルスに同期して上記論理段での出力信号を取り込み保持する。このようにして、クロックパルスに同期した論理シーケンスが実行される。
【０００８】
上記フリップフロップ回路ＦＦは、ＬＳＳＤ型フリップフロップ回路から構成され、入力信号Ｄの他にスキャン用入力端子／Ｓｉを備え、３つのクロック入力端子ＬＳＳＤ−Ａ、ＬＳＳＤ−Ｂ及びＬＳＳＤ−Ｃを備える。通常動作のときには、クロック端子ＬＳＳＤ−Ｂから供給される１相のクロックパルスにより信号の取り込みと保持を行う。このとき、クロック端子ＬＳＳＤ−ＡとＬＳＳＤ−Ｃはロウレベルに固定される。ＡＣ試験のためのテストパターンを入力するスキャンインあるいはテスト結果を出力するスキャンアウト動作時には、クロック端子ＬＳＳＤ−ＢとＬＳＳＤ−Ａとの２相のクロックパルスに同期して、上記スキャン用入力端子／Ｓｉを介して直列形態にされたフリップフロップ回路ＦＦでのシフト動作が行われる。
【０００９】
ＡＣ試験動作においては、クロック端子ＬＳＳＤ−Ｂの立ち上がりエッジに同期して、各フリップフロップ回路ＦＦに保持されたテスト信号を論理段に出力し、クロック端子ＬＳＳＤ−Ｃの立ち上がりエッジにより入力端子Ｄに供給された論理段からの出力信号を取り込む。このとき、クロック端子ＬＳＳＤ−Ｂには、正のパルスが供給され、クロック端子ＬＳＳＤ−Ｃには、負のパルスが供給され、上記正のパルスと負のパルスとはアクティブレベルがノンオーバーラップとすることが必要である。
【００１０】
このようなＬＳＳＤ型フリップフロップ回路ＦＦを用いて上記のような論理回路のＡＣテストを行うようにするためには、論理段の入力側に設けられたフリップフロップＦＦに対してスキャンイン動作によってテスト入力信号の供給を行なって上記テスト入力信号の設定が終了した後に、第１クロックパルス（ＬＳＳＤ−Ｂ）を供給してフリップフロップＦＦに取り込んだテスト入力信号を論理段へ供給し、それに対応する出力信号をフリップフロップＦＦに取り込むための第２クロックパルス（ＬＳＳＤ−Ｃ）を供給する。しかしながら、上記のようにクロックツリーを経由してフル振幅までの立ち上がり時間よりも短いパルス幅のパルスを伝えようとすると、後述するようにパルスが消滅してしまい、高速論理回路でのＡＣ試験ができないという問題が生じる。
【００１１】
この実施例では、クロックツリーの最終段ドライバにパルス生成回路を設けて、上記のようにクロックツリーを経由してフル振幅までの立ち上がり時間よりも短いパルスを生成する。つまり、最終段ドライバは、クロックバッファの機能の他にパルス発生回路を兼ねている。最終段ドライバは、モード切替信号によって前記のようなクロックツリーを通した供給された連続パルスをスルーする動作と、１シッョトパルスを生成するパルス発生回路としての動作とを行う。
【００１２】
この実施例の半導体集積回路装置ＬＳＩは、上記のようなフリップフロップ回路ＦＦと論理段（テストパス）からなる論理回路と、それにクロックパルスを供給するクロックツリー及び前記最終段ドライバの他に、ＰＬＬ回路及びクロック生成回路とを備える。これにより、上記クロックツリーには、外部端子から供給されるクロックパルス又は上記内蔵のクロック生成回路でのクロックパルスが選択的に用いられるようにされる。例えば、テスト動作のときには、上記外部端子からテスト用のクロックパルスが供給され、通常動作のときにはクロック生成回路で形成されたクロックパルスにより動作させられる。必要なら通常動作ときにも、外部端子からのクロックパルスで動作させるようにすることもできる。
【００１３】
テスタは、パターンジェネレータと判定回路を備えている。パターンジェネレータで生成されたテストパターンは、上記フリップフロップ回路ＦＦにシリアルに入力された後に前記のようなＡＣ試験が実施され、この試験結果は判定回路に回収されて上記テストパターンに対応した期待値と比較されて良否が判定される。ＲＡＧＲは、テストパターン生成回路であり、ランダムパターン発生回路を備えておりテストパターンを生成する。このような内部でテストパターンに対応した試験結果は、符号圧縮器ＭＩＳＲで圧縮され判定結果がテスタに伝えられる。このようなテスト回路を半導体集積回路装置に内蔵した場合には、テスタの負担が軽くなり、多数の半導体集積回路装置の同時試験が可能になる。このようなテスト動作のために、クロックツリーの入力部及び直列接続されるフリップフロップ回路列の初段のシリアル入力部にはセレクタＳＥＬが設けられる。
【００１４】
図２には、この発明に係る半導体集積回路装置のクロック供給系回路の一実施例のブロック図が示されている。クロック供給系回路は、Ｘ，Ｙ及びＺからなる３系統のクロック供給系からなる。同図には、最終段ＣＫ７に至るまでは１つ（Ｘ系）が代表として例示的に示されている。最終段ＣＫ７は、前記のようなクロックバッファ（増幅）としての動作の他に、パルス生成機能を備えている。それ故、最終段ＣＫ７は、入力されたクロックパルスを増幅して伝達させる動作と、入力されたパルスを加工して、それとは別のパルスを形成して出力する動作とを行う。
【００１５】
外部端子から供給されるクロックは、クロックバッファＣＫＡ，ＣＫＢを通して入力され、ＣＫ１〜ＣＫ６の各増幅段を通して最終段ドライバＣＫ７に伝えられる。後述するように最終段ＣＫ７までの距離が等長で、同じ段数となるように各段でのバッファで分岐してクロックパルスが伝播される。最終段ドライバＣＫ７は、上記３つの入力信号Ｘ，Ｙ，Ｚの他に前記モード切替信号に対応した入力信号Ｖを備える。この信号Ｖは、切替信号であるので前記のようなクロックツリーを経由することなく、全ての最終段に対して適宜に必要に応じて増幅段を経由してモード切替信号が伝達される。
【００１６】
最終段ドライバＣＫ７は、基本的にはゲート回路Ｇ２、インバータ回路Ｎ３、Ｎ４、Ｎ５の４段の論理段から構成される。これらの論理段では、その配線長が短いこと、あるいは駆動する負荷容量が前記クロックバッファＣＫ１〜ＣＫ６に比べて軽いために出力信号の立ち上がりは急峻にすることができる。また、クロックツリーの段数は、上記入力バッファを含めて８段であるのに対して、最終段ドライバＣＫ７での最大論理段は、Ｙ−Ｂ系、Ｙ−Ｃ系が５段とされ、Ｚ−Ｃ系で６段と少なくされている。
【００１７】
この最終段ドライバＣＫ７は、モード切替信号Ｖのハイレベルにより入力信号Ｘ，Ｙ及びＺをそのまま出力するというスルーモードと、モード切替信号Ｖのロウレベルにより入力信号Ｘ，Ｙ及びＺの立ち上がりエッジの位相差に対応したパルスを形成するというクロックアドバンスモードとを備える。上記スルーモードは、通常動作とテスト動作時のスキャンインとスキャンアウト動作に用いられ、上記クロックアドバンスモードは、テスト動作時のＡＣ試験に用いられる。最終段ドライバＣＫ７の出力Ｂは前記ＬＳＳＤ型フリップフロップ回路ＦＦのクロック端子ＬＳＳＤ−Ｂに対応し、最終段ドライバＣＫ７の出力Ｃは前記ＬＳＳＤ型フリップフロップ回路ＦＦのクロック端子ＬＳＳＤ−Ｃに対応し、最終段ドライバＣＫ７の出力Ａは前記ＬＳＳＤ型フリップフロップ回路ＦＦのクロック端子ＬＳＳＤ−Ａに対応している。
【００１８】
図３には、この発明に係る半導体集積回路装置のクロック供給系回路の一実施例のブロック図が示されている。この実施例では、クロック供給系回路と、それによりクロックが供給されるフリップフロップ回路ＦＦまでの関係が示されている。つまり、フリップフロップ回路に対して前記クロック端子ＬＳＳＤ−Ｂ、Ｃ、Ａに対応した３つのクロックパルスが伝えられる。最終段ドライバにおいて、回路Ａは、前記図２に示した論理ゲート回路Ｇ２、Ｇ３、Ｇ５等を簡略化した回路を示し、回路Ｏはゲート回路Ｇ１＋Ｎ１、Ｇ４＋Ｎ２等を簡略化した回路を示している。
【００１９】
前記入力バッファＣＫＡ，ＣＫＢから前記最終段ドライバＣＫ７までのクロック系は、Ｘ、Ｙ及びＺの３系統のクロック供給系が設けられる。これらの３系統のクロック供給系は、互いに等長とするために配線長が等しくかつ隣接して配置され、クロックドライバも互いに隣接して設けられる。特に制限されないが、通常動作のときに使用されるクロックは、ＬＳＳＤ−Ｂに対応したクロックパルスＸであるので、このＸを伝達する信号配線及びクロックバッファを挟むにようにＹ及びＺに対応した信号配線及びクロックバッファが隣接して設けられ、上記通常動作のときには上記Ｙ及びＺの信号配線に上記信号Ｘに対する他の信号線との容量結合を排除するためのシールド効果を持たせるように利用する。
【００２０】
第４図には、この発明に係る最終段ドライバの動作を説明するための波形図が示されている。クロックアドバンスモードのときには、切替信号Ｖがロウレベル（Ｌ）にされる。このときには、信号Ｘ，Ｙ，Ｚの順にロウレベルからハイレベルに変化するステップ信号が入力される。これにより、最終段ドライバでは、信号Ｘの立ち上がりと信号Ｙの立ち上がりの位相差に対応したパルスＢが形成される。そして、信号Ｙの立ち上がりと信号Ｚの立ち上がりとの位相差に対応したパルスＣが形成される。上記パルスＢは正のパルスとされ、上記パルスＣは負のパルスとされる。
【００２１】
この実施例では、上記最終段ドライバまでのクロックツリーにおいて、上記パルスＢ及びＣのパルス幅よりもフル振幅の立ち上がりが遅くても上記ステップ信号Ｘ，Ｙ及びＺに対応した１サイクル（ｃｙｃ）のパルスを形成することができる。例えば、細線で示したように最終段ドライバに伝えられたステップ信号の立ち上がり時間が、上記パルス信号Ｂ又はＣのパルス幅よりも長くなっても、それを受ける論理回路でのロジックスレッショルド電圧に到達する信号の位相差は影響を受けないので、上記ロジックスレッショルド電圧に到達するに要する時間だけ遅延させられるが、ＡＣ試験に必要な１サイクル（ｃｙｃ）のパルスＢとＣを生成することができる。
【００２２】
スルーモードのときには、切替信号Ｖがロウレベル（Ｈ）にされる。スルーモードのときには、入力信号Ｘ，Ｙ及びＺに対応した連続パルスが出力される。ただし、信号Ｙに対応した出力信号Ｃは、位相が反転させられたパルスとされる。スルーモードでは、同図のように３つのパルスが入力されるのではなく、後述するように上記フリップフロップ回路ＦＦでのシリアルスキャン動作に対応した２相のクロックまたは通常動作における１相のクロックが外部端子から入力される。
【００２３】
図５には、この発明に係る半導体集積回路装置に用いられるＬＳＳＤ型フリップフロップ回路の一実施例の回路図が示されている。この実施例のフリップフロップ回路は、入力端子Ｄと出力Ｑ（／Ｑ）との間に２つのスルーチラッチを設けて、これらの２つのスルーラッチをクロック端子ＬＳＳＤ−Ｂからの１相のクロックにより相補的にデータ入力と保持を行うようにした通常動作部と、スキャン入力端子／Ｓｉと出力Ｑ（／Ｑ）との間に２つのスルーラッチを設け、前段のスルーラッチをクロック端子ＬＳＳＤ−Ａからのクロックで動作させ、後段のラッチをクロック端子ＬＳＳＤ−Ｂからのクロックで動作させるスキャン動作部とから構成される。
【００２４】
図６には、上記図５のＬＳＳＤ型フリップフロップ回路の動作を説明するための真理値図が示されている。同図のクロックＣＫは、上記クロック端子ＬＳＳＤ−Ｂに対応している。このフリップフロップ回路は、最終段ドライバでのスルーモード、クロックアドバンスモードのそれぞれにより供給される３つのクロック端子ＬＳＳＤ−Ｂ、ＬＳＳＤ−Ａ，Ｃに対応して、１相クロック、２相クロック動作及びステップ信号に対応した３通りの動作を行うようにされる。
【００２５】
図７には、この発明に係る半導体集積回路装置における論理段でのＡＣ試験動作を説明するためのブロック図が示されている。フリップフロップ回路の出力と入力との間にテストパス（論理段）が配置される。論理段の入力信号を形成する複数のフリップフロップ回路は、シリアル入力端子／Ｓｉを用いてシリアルに接続され、スキャンイン端子（ＳＣＡＮ  ＩＮ）からのテストパターンがシリアルに入力される。上記論理段の出力信号は、複数のフリップフロップ回路の入力端子Ｄに伝えられる。これらの出力信号に対応したフリップフロップ回路は、シリアル入力端子／Ｓｉを用いてシリアルに接続されてスキャンアウト端子
（ＳＣＡＮＯＵＴ）に出力信号をシリアルに伝える。
【００２６】
実際の論理回路は、複数段のフリップフロップ回路に論理段が設けられるので上記入力側とされたフリップフロップ回路は、その入力部に設けられた論理段からみると、上記出力側と見做される。それ故、上記スキャンアウト動作のときには、上記前段の論理段の出力信号をスキャンアウトさせる。逆に、上記出力側とされたフリップフロップ回路は、その後段に設けられた論理段からみると、上記テストパターンを入力するフリップフロップ回路と見做される。したがって、図示した２列のフリップフロップ回路を１列のスキャン回路を構成するように接続して、上記テストパターンの取り込みと出力信号をスキャンアウト動作を行うようにすることもできる。このようにスキャン回路は、論理回路全体をフリップフロップ回路を１つのスキャン回路となるように接続することもできる。
【００２７】
図８には、この発明に係る最終段ドライバとＬＳＳＤ型フリップフロップ回路の動作を説明するための波形図が示されている。（Ａ）と（Ｂ）は、最終段ドライバがスルーモードにされたときの波形図が示されている。それ故、切替信号Ｖは、ともにハイレベル（Ｈ）にされている。（Ｃ）と（Ｄ）は、最終段ドライバがクロックアドバンスモードにされたときの波形図が示されている。それ故、切替信号Ｖは、ロウレベル（Ｌ）にされている。
【００２８】
（Ａ）は、通常動作のときの波形図が示されている。クロックツリーからの入力信号は、信号線Ｘに連続したクロックパルスが供給され、信号線Ｙはハイレベル（Ｈ）に固定され、信号線Ｚはロウレベル（Ｌ）に固定される。信号線Ｘは、信号線ＹとＺに挟まれて形成されるので、クロック配線と並行に走る他の信号線からのカップリングがなく、クロックの位相ずれを最小に設定することができる。このとき、フリップフロップ回路ＦＦは、信号線Ｘから伝えられるクロックパルスがスルーしてクロック端子ＣＫ（ＬＳＳＤ−Ｂ）に伝えられて、かかるクロックＣＫに同期して入力信号Ｄに対応した出力信号Ｑ（／Ｑ）を形成する。
【００２９】
（Ｂ）は、スキャンイン／スキャンアウト動作のときの波形図が示されている。クロックツリーからの入力信号は、信号線ＸとＺに２相の連続したクロックパルスが供給され、信号線Ｙはロウレベル（Ｌ）に固定され。信号線Ｚは、信号線Ｘからの２相のクロックパルスがクロック端子ＬＳＳＤ−ＢとＡに伝えられて、かかる２相のクロックに同期してスキャン端子／Ｓｉからの入力信号が、半ビットずつ順次シフトされる。
【００３０】
（Ｃ）と（Ｄ）は、ＡＣ試験動作の波形図が示されている。信号線Ｘ、Ｙ及びＺから供給されるステップ波形の立ち上がり位相差に対応してパルスＢ（ＬＳＳＤ−Ｂ）とパルスＣ（ＬＳＳＤ−Ｃ）が形成される。パルスＢの立ち上がりにより、フリップフロップ回路ＦＦが出力信号を送出し、パルスＣの立ち上がりで入力信号を取り込む。この時間差がＡＣテスト時間とされる。（Ｃ）は、論理段のパスディレイが上記ＡＣテスト時間よりも長いときであり、（Ｄ）は、論理段のパスディレイが上記ＡＣテスト時間よりも短いときである。（Ｃ）のようにパスディレイがＡＣテスト時間よりも長いと、論理段での形成された論理出力がフリップフロップ回路に伝わらないのでパスディレイ不良の状態である。
【００３１】
この実施例では、（Ｃ）のようにパスディレイ不良が発生した場合には、入力信号ＸとＹ及びＺの位相差（Ｄ）のように調整することにより、論理段でのパスディレイを検証することができる。正規のパスディレイよりも上記ＸとＹ及びＺを短く設定して試験してタイミングマージンを保証したり、あるいは、パスディレイの最大値を求めて、その半導体集積回路装置が動作する最高周波数を保証することも可能である。
【００３２】
この実施例では、外部端子からのステップ信号の位相差により、信号経路での波形のフル振幅までの立ち上がり時間よりも短いパルス幅の任意のパルスを形成することができ、高速動作の論理回路のＡＣ試験を簡単に行うようにすることができる。
【００３３】
図９には、この発明を説明するためのクロック信号経路での波形図が示されている。ドライバの出力インピーダンス及び配線経路での分布抵抗や分布容量及び負荷回路の入力容量等により伝達される実際の波形は、理想波形に対してｔｒｆだけフル振幅までの立ち上がり時間が遅くなる。しかし、フル振幅までレベルが立ち上がった後に立ち下がるような比較的広いパルス幅を伝達するときには、それぞれのフル振幅レベルを基準にした波形伝播時間のばらつきに対応してディレイのばらつきが生じるので比較的小さな範囲におさまる。したがって、最終段ドライバで波形整形を行えば、理想波形に近いパルスを形成することができる。
【００３４】
しかしながら、理想波形のパルス幅が上記フル振幅までの立ち上がり時間よりも短いときには、言い換えるならば，伝達するパルス幅が上記立ち上がり時間よりも短いときには、立ち上がりの途中でパルスが立ち下りに変化することとなり、そこでのディレイばらつきは、立ちあがりでのディレイばらつき成分が含まれてしまう。したがって、それを受ける増幅段においてパルス幅が狭くなってしまい、それが同様に次段増幅段に伝えられるまで同様に立ち上がりの途中でパルスが立ち下がることとなり更にパルス幅を小さくしてしまう。このようにして、多段のクロックツリーを経由する間にパルスが消滅してしまう。あるいは、パルスそのものが消滅しなくとも、上記ディレイばらつきの影響が大きく、精度の高いＡＣ試験を実施することができない。
【００３５】
これに対して、同じ信号経路でも連続パルスを伝えるときには、増幅段のロジックスレッショルド電圧を中心にして小振幅の三角波状の信号が順次に伝えられる。この三角波状の信号は、上記ロジックスレッショルド電圧に対してほぼ対称的に形成されるので、最終段において上記ロジックスレッショルド電圧による波形整形を行うことにより、同図に細い線で示したように入力波形と同様なパルス幅のクロックパルスを再生することができる。つまり、連続波形の場合には、信号経路でのフル振幅までの立ちあがり時間ｔｒｆよりも短いパルス幅のパルスをフリップフロップ回路に伝えることができる。このことに着目し、同じ信号経路に用いつつＡＣ試験時には入力信号をステップ信号とし、その位相差によりパルスを生成することにより、実動作と同じような条件で論理段の試験を行うようにするものである。
【００３６】
図１０には、この発明に係る論理混載メモリ集積回路（半導体集積回路装置）の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、１個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。
【００３７】
図１０において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７からなる合計８個のメモリバンクを備える。メモリバンク（ＤＲＡＭマクロセル）のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ（ラッチ）を備える。
【００３８】
論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合される。
【００３９】
上記入出力セルＩＯＣを介した上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対するデータの入出力、つまり上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対する書き込みと読み出しは、上記ＳＲＡＭマクロセルを介して行われる。このようなＳＲＡＭマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にＤＲＡＭマクロセルを用いることにより、大きな記憶容量を実現することができる。
【００４０】
外部からは直接にはＳＲＡＭ８に対して行われる。ＳＲＡＭ８に対してミスヒットのときには、ＳＲＡＭ０〜７のいずれかにアクセスし、更にミスヒットのときにはＤＲＡＭ０〜７のいずれかにアクセスする。つまり、ＳＲＡＭ８が一次キャッシュとして動作し、ＳＲＡＭ０〜７が二次キャッシュとして動作し、ＤＲＡＭ０〜７が三次キャッシュとして動作する。これらのヒット／ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路を構成する論理回路ＬＣにより行われる。
【００４１】
図１１には、上記論理混載メモリ集積回路のゲートアレイ部とＳＲＡＭ部の一実施例のレイアウト図が示されている。ＤＲＡＭに挟まれたチップ中央部には、枡目状に示したゲートアレイ部とＳＲＡＭが配置される。中央部に示された２つのＳＲＡＭが前記一次キャッシュとして動作し、二次キャッシュを構成する８個のＳＲＡＭとそれぞれに対応して三次キャッシュとしての８個のＤＲＡＭが設けられる。ＤＲＡＭは、その一部が例示的に示されている。
【００４２】
ＣＫＧは、前記クロック発生回路であり、その近辺に設けられた外部端子からのクロック（Ｘ，Ｙ，Ｚ）は、図示しないセレクタ及びクロックバッファＣＫＡ，ＣＫＢを介して、上記ゲートアレイ部とＳＲＡＭ部からなる半導体エリアの中心部に第１段目のクロックバッファが設けられる。丸付き数字は、クロックバッファの段数を表しており、▲１▼〜▲７▼が前記図２のクロックバッファＣＫ１〜ＣＫ７に対応している。
【００４３】
末端のフリップフロップ回路ＦＦまでの信号伝達遅延時間が互いに等しくなるようにクロックツリーは等長構成とされる。つまり、上記第１段目のクロックバッファ▲１▼からは、上記ゲートアレイの枡目に沿って図１１の上半分の中央部と下半分の中央部に▲２▼で示した第２段目のクロックバッファが配置される。この第２段目のクロックバッファ▲２▼からは、上半分と下半分がそれぞれ更に半分の距離に第３段目のクロックバッファ▲３▼が配置される。以下同様にして、▲４▼〜▲７▼までのクロックバッファを上記ゲートアレイの枡目に沿って前段の信号配線の半分の距離となる場所に配置する。このようにして、いわゆるＨツリー構造のクロックツリーが設けられる。
【００４４】
図１２には、クロックバッファＣＫ６が受け持つ論理エリアのレイアウト図が示されている。かかるクロックバッファＣＫ６が受け持つ論理エリアは、上下左右に４等分されて、それぞれの中央部に最終段のクロックバッファＣＫ７が設けられる。このクロックバッファＣＫ７を中心したエリア（１６ＹＢＣ×８０ＸＢＣ）が最小論理エリアであり、かかるエリアに設けられたフリップフロップ回路に上記クロックバッファＣＫ７からクロックパルスが供給される。上記最小論理エリアには、斜線を付した部分が電源間容量セルとして用いられ、その他にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを形成する複数個のエリアが設けられている。
【００４５】
クロックバッファＣＫ５は、上記クロックバッファＣＫ６が受け持つ論理エリアを上下及び左右に２個ずつ配置した４倍のエリアの中央に設けられる。なお、図１１において、ＤＲＡＭ側に設けられる上記最小エリアが３段あるいは３列しのように細長いセル構成であり、中央部においても８段あるいは８列のように細長いセル構成である。したがって、例えば、ＤＲＡＭ側に設けられるクロックバッファＣＫ６は、上記のように４つの中央に設けられるものと、その半分の２個に設けられるものとの２種類からなり、中央部においてもクロックバッファ▲４▼は、本来は▲５▼のクロックバッファが受け持つエリアの４倍のエリアの中央に配置されるべきであるが、前段のクロックバッファ▲３▼との位置関係により２つに振り分けられて▲５▼のクロックバッファの受け持つエリアの２倍ずつに対応して設けられる。
【００４６】
このようなＨツリー構造のクロックツリーでは、第１段目のクロックバッファ▲１▼から第２段目のクロックバッファ▲２▼に至る配線は、同図のようにチップの両側の距離の約１／４の比較的長い長さにされる。クロックバッファ▲２▼からクロックバッファ▲３▼に至る配線は、さらにその半分の約１／８の長さにされる。このように配線長は順次に短くなるようにされる。したがって、クロックバッファ▲１▼の駆動能力をいかに大きくしても、配線の分布抵抗及び分布容量によってパルスの立ち上がり時間は長くなってしまう。このため、ＡＣ試験のために図９のようにフル振幅しないようなパルス幅の狭いパルスを伝送すると、このように配線長の長い部分でパルスが消滅し、あるいはディレイのばらつきが大きくなってしまう。
【００４７】
これに対して、ＡＣ試験のときには、前記のようにステップパルスを入力して最終段でその位相差に対応したパルスＢ及びＣを形成することにより、上記信号配線をＡＣ試験のために格別に配線幅を大きくしたり、あるいはクロックドライバの駆動能力をＡＣ試験のために格別に大きくしたりすることなく、上記連続パルスが最終段まで伝えられる程度の信号伝送品質さえ確保すれば、実動作と同じ条件でのＡＣ試験を行うようにすることができる。
【００４８】
図１３には、この発明に係る半導体集積回路装置を構成するＭＯＳＦＥＴの一実施例の概略素子断面図が示されている。この実施例のＭＯＳＦＥＴは、ゲート電極に特徴を有する。すなわち、ゲート電極は、ＣＶＤ法で膜厚７０ｎｍ程度の多結晶シリコン膜（ポリＳｉ）を堆積し、続いてその上部にスパッタリング法で膜厚５ｎｍ程度の窒化タングステン膜（ＷＮ）と膜厚８０ｎｍ程度のタングステン膜（Ｗ）からなるメタルゲートとを堆積する。同図では、省略されているが、上記メタル（Ｗ）の上には、ＣＶＤ法で形成された膜厚１００ｎｍ程度の窒化シリコン膜が堆積される。
【００４９】
上記ポリＳｉは、その抵抗値を下げるために、成膜中にＰ（リン）等の不純物がドープされる。上記ＷＮ膜は、ポリＳｉゲートとメタル（Ｗ）ゲートとの界面における両者の反応（シリサイド化反応）を防ぐバリア層として機能する。上記ポリＳｉ膜とその上部に堆積したメタル（Ｗ）膜は、一体でＭＯＳＦＥＴのゲート電極材料を構成する。すなわち、本実施のＭＯＳＦＥＴは、ゲート電極の抵抗値を下げるために、ゲート電極材料をポリＳｉ膜とメタル（Ｗ）膜との積層膜（ポリメタル膜）によって構成される。
【００５０】
上記のようなＭＯＳＦＥＴを用いた場合には、ＭＯＳＦＥＴ間を接続する配線抵抗値を下げる上では有効である。しかしながら、ゲート電極の縦方向（ゲート電極の厚み方向）の寄生抵抗が比較的大きくなり、かかるＭＯＳＦＥＴを用いて前記クロックバッファを構成した場合、出力信号の立ち上がり及び立ち下がりが遅くなる傾向にあることが本願発明者の研究によって明らかとされた。このため、かかるＭＯＳＦＥＴで回路が構成された半導体集積回路装置において、本願発明を適用することにより、内部回路に対して信号経路での波形のフル振幅までの立ち上がり時間よりも短いパルス幅の任意のパルスを形成することができ、高速動作の論理回路のＡＣ試験等を簡単に行うようにすることができる。
【００５１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、内部論理回路等に入力するパルスは、前記ＡＣ試験のためのパルスＢとＣのようなパルスの他に、動作に必要な細いパルスＢ又はＣを形成するものであってもよい。この場合には、外部端子から供給されるパルスは、２つのステップ信号であればよい。この発明は、内部回路に間欠的に１パルスを入力する信号経路を持つ各種半導体集積回路装置に広く利用することができる。
【００５２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１信号経路と第２信号経路を通して外部から供給される第１信号と第２信号をそれぞれパルス発生回路に伝え、かかるパルス発生回路で形成すべきパルスのパルス幅に対して上記第１信号経路及び第２信号経路でのいずれか１つの増幅段でのフル振幅までの立ち上がり時間が長い関係のときに第１信号と第２信号との位相差を第１パルスのパルス幅に対応させることにより、細いパルスを精度よく形成することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置の一実施例を示す要部ブロック図である。
【図２】この発明に係る半導体集積回路装置のクロック供給系回路の一実施例を示すブロック図である。
【図３】この発明に係る半導体集積回路装置のクロック供給系回路の一実施例を示すブロック図である。
【図４】この発明に係る最終段ドライバの動作を説明するための波形図である。
【図５】この発明に係る半導体集積回路装置に用いられるＬＳＳＤ型フリップフロップ回路の一実施例を示す回路図である。
【図６】図５のＬＳＳＤ型フリップフロップ回路の動作を説明するための真理値図である。
【図７】この発明に係る半導体集積回路装置における論理段でのＡＣ試験動作を説明するためのブロック図である。
【図８】この発明に係る最終段ドライバとＬＳＳＤ型フリップフロップ回路の動作を説明するための波形図である。
【図９】この発明を説明するためのクロック信号経路での波形図である。
【図１０】この発明に係る論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図１１】図１０の論理混載メモリ集積回路のゲートアレイ部とＳＲＡＭ部の一実施例を示すレイアウト図である。
【図１２】図１１のクロックバッファＣＫ６が受け持つ論理エリアの一実施例を示すレイアウト図である。
【図１３】この発明に係る半導体集積回路装置を構成するＭＯＳＦＥＴの一実施例を示す概略素子断面図である。
【符号の説明】
ＦＦ…ＬＳＳＤ型フリップフロップ回路、ＳＥＬ…セレクタ、ＭＩＳＲ…符号圧縮器、ＰＡＧＲ…パターン発生器、Ｇ１〜Ｇ５…ゲート回路、Ｎ１〜Ｎ７…インバータ回路、ＣＫＡ〜ＣＫ７…クロックバッファ、
ＣＨＩＰ…半導体基板（チップ）、ＤＲＡＭ０〜ＤＲＡＭ７…ＤＲＡＭマクロセル、ＳＲＡＭ０〜ＳＲＡＭ８…ＳＲＡＭマクロセル、ＬＣ…論理部、ＩＯＣ…入出力セル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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