(57)【要約】【課題】  内部電源線に直接プロービングせずにその電位をモニタする。【解決手段】  信号または所定の電位を受ける外部ピンＥＰと内部電源線Ｌ２との間にモニタ回路１１０が接続される。モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ３を含む。トランジスタＱＮ１〜ＱＮ３は外部ピンＥＰと内部電源線Ｌ２との間に直列に接続される。トランジスタＱＮ１〜ＱＮ３のしきい値電圧をＶｔｈとする。まず、外部電源電圧を受ける電源ピンと接地電位を受ける接地ピンとの間に流れるスタンドバイ電流を測定する。そして、電源ピンと接地ピンとの間を流れる電流をモニタしながら、外部ピンＥＰの電位を徐々に上昇させる。電源ピンと接地ピンとの間に流れる電流が上昇し始めたときの外部ピンＥＰの電位をＶＥＸＴとすると、内部電源線Ｌ２の電位ＶＩＮＴは、式：ＶＩＮＴ＝ＶＥＸＴ−３・Ｖｔｈから算出される。【選択図】        図２９
2004281044.tif 000002
【特許請求の範囲】
【請求項１】
内部電源電圧が与えられる内部電源線と、外部ピンと、前記外部ピンと前記内部電源線との間で電気的経路を形成する電圧伝達手段とを備えた半導体装置において前記内部電源線の電圧をモニタする方法であって、
前記外部ピンに与える電圧を変化させ、
前記外部電源電圧と固定電圧との間に流れるスタンドバイ電流を検知し、
前記スタンドバイ電流が上昇しはじめる際の前記外部ピンの電圧に基づいて前記内部電源電圧を測定する、内部電源線の電圧のモニタ方法。
【請求項２】
前記外部ピンに与える電圧を上昇させる、請求項１記載の内部電源線の電圧のモニタ方法。
【請求項３】
前記電圧伝達手段は、既知のしきい値電圧を有するダイオード接続されたトランジスタを少なくとも１つ含み、
前記スタンドバイ電流が上昇しはじめる際の前記外部ピンの電圧および前記トランジスタの既知のしきい値電圧に基づいて前記内部電源線の電圧を算出する、請求項１記載の内部電源線の電圧のモニタ方法。
【請求項４】
前記電圧伝達手段は、ｎ個の前記トランジスタを含み、
前記内部電源線の電圧をＶＩＮＴとし、前記検知した外部ピンの電圧をＶＥＸＴとし、前記トランジスタのしきい値電圧をＶｔｈとした場合に、前記内部電源線の電圧は、ＶＩＮＴ＝ＶＥＸＴ−ｎ・Ｖｔｈの数式に基づいて算出される、請求項３記載の内部電源線の電圧のモニタ方法。
【請求項５】
第１および第２の外部ピンと、内部電源電圧が与えられる内部電源線と、前記第２の外部ピンの電圧が前記内部電源電圧よりも所定のしきい値電圧だけ低い電圧になった場合に導通状態となるスイッチ素子とを含む半導体装置において前記内部電源線の電圧をモニタする方法であって、
前記第１および第２の外部ピンに予め定められた所定の電圧を与え、
前記第２の外部ピンに与えられた電圧を降下させ、
前記第１の外部ピンと前記第２の外部ピンとの間に電流が流れ始めるのを検出する、内部電源線の電圧のモニタ方法。
【請求項６】
内部電源線と、
外部電源電圧を受けて前記内部電源線に供給する内部電源電圧を生成する内部降圧回路と、
外部ピンと、
前記外部ピンと前記内部電源線との間で電気的経路を形成する電圧伝達手段とを備え、
試験モードにおいて、前記外部電源電圧と固定電圧との間に流れるスタンドバイ電流を検知し、前記外部ピンに電圧を与えて前記スタンドバイ電流が上昇しはじめる際の前記外部ピンの電圧に基づいて前記内部電源電圧を測定することを可能とする、半導体装置。
【請求項７】
前記電圧伝達手段は、前記外部ピンと前記内部電源線との間に設けられ、かつダイオード接続された複数のトランジスタを含む、請求項６記載の半導体装置。
【請求項８】
前記電圧伝達手段は、指示信号に応答して前記内部電源線と前記外部ピンとを結合させるためのスイッチ素子を含む、請求項６記載の半導体装置。
【請求項９】
前記電圧伝達手段は、前記外部ピンと前記内部電源線との間に設けられかつダイオード接続されたトランジスタと、
指示信号に応答して前記トランジスタを介して前記外部ピンと前記内部電源線とを電気的に結合させるためのスイッチ素子とを含む、請求項６記載の半導体装置。
【請求項１０】
前記半導体装置は、
所定の機能を有する周辺回路と、
前記周辺回路で用いられる外部から入力される複数の制御信号に基づいて前記指示信号を生成する信号生成回路とをさらに備える、請求項８および請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
外部ピンと、
外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、
前記内部電源電圧が供給される内部電源線と、
前記内部電源線の電圧の電圧伝達手段とを備え、
前記電圧伝達手段は、
前記外部ピンと前記内部電源線との間に設けられ、ゲート電極とドレイン電極とが結合されるダイオード接続されたトランジスタを少なくとも１つ含み、
各前記トランジスタは、前記内部降圧回路を構成するトランジスタと同じ既知のしきい値電圧を有し、
前記外部ピンと前記トランジスタのドレイン電極とが結合され、前記内部電源線と前記トランジスタのソース電極とが結合される、半導体装置。
【請求項１２】
外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、
前記内部電源電圧が供給される内部電源線と、
前記内部電源線の電圧の電圧伝達手段と、
前記内部電源線の電圧の測定専用に用いられる単一の外部ピンとを備え、
前記電圧伝達手段は、
指示信号に応答して導通するスイッチ素子と、
前記スイッチ素子を介して前記外部電源電圧と前記外部ピンとの間に設けられ、前記内部電源線とゲート電極とが電気的に結合され、前記外部ピンの電圧が前記内部電源電圧よりも所定のしきい値電圧だけ低い電圧になった場合に導通状態となるように接続されたトランジスタとを含み、
所定の機能を有する周辺回路と、
前記周辺回路で用いられる外部から入力される複数の制御信号に基づいて前記指示信号を生成する信号生成回路とをさらに備える、半導体装置。
【請求項１３】
外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、
前記内部電源電圧が供給される内部電源線と、
前記内部電源線の電圧の電圧伝達手段と、
前記内部電源線の電圧の測定専用に用いられる単一の外部ピンとを備え、
前記電圧伝達手段は、
指示信号に応答して前記内部電源線と前記外部ピンとの間を電気的に結合するスイッチ素子を含み、
所定の機能を有する周辺回路と、
前記周辺回路で用いられる外部から入力される複数の制御信号に基づいて前記指示信号を生成する信号生成回路とをさらに備える、半導体装置。
【請求項１４】
第１および第２の外部ピンと、
外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、
前記内部電源電圧が供給される内部電源線と、
前記内部電源線の電圧の電圧伝達手段とを備え、
前記電圧伝達手段は、
指示信号に応答して導通するスイッチ素子と、
前記スイッチ素子を介して前記内部電源線とゲート電極との間が結合され、ソース電極およびドレイン電極は、前記第１および第２の外部ピンとそれぞれ結合され、前記第１の外部ピンに所定電圧が与えられた場合に前記第２の外部ピンが前記内部電源電圧よりも所定のしきい値電圧だけ低い電圧になった場合に導通状態となるように接続されたトランジスタとを含み、
所定の機能を有する周辺回路と、
前記周辺回路で用いられる外部から入力される複数の制御信号に基づいて前記指示信号を生成する信号生成回路とをさらに備える、半導体装置。
【請求項１５】
外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、
前記内部電源電圧が供給される内部電源線と、
前記内部電源線の電圧の電圧伝達手段と、
前記内部電源線の電圧の測定専用に用いられる単一の外部ピンとを備え、
前記電圧伝達手段は、
指示信号に応答して導通するスイッチ素子と、
前記スイッチ素子を介して前記内部電源線と前記外部ピンとの間に配置され、ダイオード接続されたトランジスタとを含み、
前記トランジスタは、内部降圧回路を構成するトランジスタと同じ既知のしきい値電圧を有し、
所定の機能を有する周辺回路と、
前記周辺回路で用いられる外部から入力される複数の制御信号に基づいて前記指示信号を生成する信号生成回路とをさらに備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に内部降圧回路を内蔵する半導体装置および内部電源線の電位モニタ方法に関する。
【背景技術】
【０００２】
近年、信頼性を向上するためにトランジスタのゲート酸化膜に印加される電界を緩和すること、消費電流を低減すること等を目的として、外部電源電圧を所定の内部電源電圧に降圧して内部回路に供給する内部降圧回路が開発されている。
【０００３】
（１）  第１の従来技術（図３５〜図３９）
図３５は、内部降圧回路を内蔵した従来のＭＯＳ・ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を示すブロック図である。このＤＲＡＭは、ＳＳＤＭ８６講演番号Ｂ−６−４，“Ｏｎ−Ｃｈｉｐ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｓｉｏｎ  Ｓｙｓｔｅｍ  ａｎｄ  Ｉｔｓ  Ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ａ  ４Ｍｂ  ＤＲＡＭ”に開示されている。
【０００４】
図３５の半導体装置ＣＨは、内部降圧回路１ａ，１ｂ、ＤＲＡＭ３、周辺回路４および出力バッファ５からなる。この半導体装置ＣＨは、外部電源電圧Ｖｃｃを受ける電源端子Ｐ１および接地電位Ｖｓｓを受ける接地端子Ｐ２を有している。内部降圧回路１ａは、外部電源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ１に降圧し、それを周辺回路４に供給する。周辺回路４は、アドレスバッファ、データ入力バッファ、制御回路等を含む。内部降圧回路１ｂは、外部電源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ２に降圧し、それをＤＲＡＭ３に供給する。ＤＲＡＭ３は、メモリアレイＭＡおよびＣＭＯＳセンスアンプＳＡを含む。出力バッファ５は外部電源電圧Ｖｃｃにより駆動される。
【０００５】
メモリアレイＭＡは、複数のワード線、ワード線に交差する複数のビット線、ビット線とワード線との交点に設けられた複数のメモリセル、複数のワード線のいずれかを選択するロウデコーダおよび複数のビット線のいずれかを選択するコラムデコーダを含む。また、ＣＭＯＳセンスアンプは、複数のビット線に読出されたデータを増幅する複数のセンスアンプを含む。
【０００６】
内部降圧回路１ａは、制御信号φ１により制御され内部降圧回路１ｂは制御信号φ２により制御される。
【０００７】
図３６に、内部降圧回路１ａ，１ｂの構成を示す。内部降圧回路は、基準電圧発生回路１０、差動増幅回路２０およびドライバ回路３０を含む。基準電圧発生回路１０は、外部電源電圧Ｖｃｃを受け、その外部電源電圧Ｖｃｃにほとんど依存しない基準電圧ＶＲ１を発生する。その基準電圧ＶＲ１は差動増幅回路２０に入力され、差動増幅回路２０およびドライバ回路３０により電源電圧Ｖｃｃの変動および負荷電流の変動に依存しない内部電源電圧ＩＶｃｃが発生され、周辺回路４またはＤＲＡＭ３に供給される。外部電源電圧Ｖｃｃは例えば５Ｖであり、内部電源電圧ＩＶｃｃはたとえば４Ｖである。
【０００８】
図３７に、内部降圧回路の具体的な回路構成が示される。基準電圧発生回路１０は、ＰチャネルＭＯＳトランジスタＱ１１〜Ｑ１５を含む。トランジスタＱ１１〜Ｑ１３により外部電源電圧Ｖｃｃが分圧され、その分圧された電圧がノードＮ１に現われる。外部電源電圧Ｖｃｃが上昇すると、ノードＮ１の電圧も上昇し、トランジスタＱ２４がオフする。これにより、ノードＮ２の電圧の上昇が阻止される。逆に、外部電源電圧Ｖｃｃが低下すると、ノードＮ１の電圧も低下し、トランジスタＱ２４がオンする。これにより、ノードＮ２の電圧の低下が阻止される。このようにして、ノードＮ２からは外部電源電圧Ｖｃｃの変動にほとんど依存しない基準電圧ＶＲ１が発生される。
【０００９】
差動増幅器２０は、ＰチャネルＭＯＳトランジスタＱ２１，Ｑ２２およびＮチャネルＭＯＳトランジスタＱ２３，Ｑ２４からなるカレントミラー回路を含む。ノードＮ３と電源端子Ｐ１との間には、サイズの大きいＰチャネルＭＯＳトランジスタＱ２５およびサイズの小さいＰチャネルＭＯＳトランジスタＱ２６が接続されている。これらのトランジスタＱ２５，Ｑ２６は、カレントミラー回路の消費電力を低減するために付加されている。
【００１０】
ＤＲＡＭ３および周辺回路４が動作するアクティブ期間中は、制御信号φｉ（ｉ＝１，２）が“Ｌ”となり、トランジスタＱ２５がオンする。これにより、カレントミラー回路の応答性が良くなる。ＤＲＡＭ３および周辺回路４において少ない電流しか消費されないスタンドバイ期間には、制御信号φｉが“Ｈ”となり、トランジスタＱ２５がオフする。この場合、微小電流が流れる小さいサイズのトランジスタＱ２６のみがオンしている。したがって、カレントミラー回路の感度が低下するが、消費電力が抑制される。
【００１１】
ドライバ回路３０は、ＰチャネルＭＯＳトランジスタＱ３５を含む。カレントミラー回路のトランジスタＱ２２のゲートはノードＮ４に接続される。トランジスタＱ３５は電源端子Ｐ１とノードＮ４との間に接続される。トランジスタＱ３５のゲートはカレントミラー回路のノードＮ５に接続される。
【００１２】
ノードＮ４から出力される内部電源電圧ＩＶｃｃが基準電圧ＶＲ１よりも高くなれば、トランジスタＱ２１に流れる電流の値がトランジスタＱ２２に流れる電流の値よりも大きくなる。それにより、ノードＮ５の電位が上昇する。そのため、トランジスタＱ３５が浅い導通状態または非導通状態となる。その結果、電源端子Ｐ１からノードＮ４への電流の供給が停止または低減され、内部電源電圧ＩＶｃｃが低下する。
【００１３】
逆に、内部電源電圧ＩＶｃｃが基準電圧ＶＲ１よりも低くなると、トランジスタＱ２１に流れる電流の値がトランジスタＱ２２に流れる電流の値よりも小さくなる。それにより、ノードＮ５の電位が低下する。そのため、トランジスタＱ３５が導通状態となり、電源端子Ｐ１からノードＮ４に十分な電流が供給される。その結果、内部電源電圧ＩＶｃｃが上昇する。
【００１４】
このようにして、外部電源電圧Ｖｃｃの変動または負荷の変動に依存しない一定の内部電源電圧ＩＶｃｃが得られる。
【００１５】
図３８に、内部降圧回路の特性が示される。内部電源電圧ＩＶｃｃは４Ｖに設定されている。外部電源電圧Ｖｃｃが４Ｖ以下であると、内部電源電圧ＩＶｃｃは外部電源電圧Ｖｃｃと等しくなるが、外部電源電圧Ｖｃｃが４Ｖ以上になると、内部電源電圧ＩＶｃｃは外部電源電圧Ｖｃｃの値に依存せず４Ｖで一定となる。
【００１６】
図３９に、図３５の内部降圧回路１ａ，１ｂの制御タイミングが示される。外部から与えられるロウアドレスストローブ信号／ＲＡＳが“Ｈ”である期間に対応する期間をスタンドバイ期間と呼び、ロウアドレスストローブ信号／ＲＡＳが“Ｌ”である期間に対応する期間をアクティブ期間と呼ぶ。アクティブ期間にＤＲＡＭ３および周辺回路４が動作し、電流が消費される。
【００１７】
ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して制御信号φ１が“Ｌ”になる。それにより、内部降圧回路１ａ内のトランジスタＱ２５（図３７参照）がオンし、内部降圧回路１ａの電流供給能力が上昇し、内部電源電圧ＩＶｃｃ１が一定に保たれる。
【００１８】
その後、センスアンプ活性化信号ＳＥが“Ｈ”に立上がる。それにより、ＤＲＡＭ３内のセンスアンプＳＡが活性化される。センスアンプ活性化信号ＳＥの立上がりに応答して、制御信号φ２が“Ｌ”になる。それにより、内部降圧回路１ｂ内のトランジスタＱ２５（図３７参照）がオンし、内部降圧回路１ｂの電流供給能力が上昇し、内部電源電圧ＩＶｃｃ２が一定に保たれる。
【００１９】
図３９において、ロウ系セット電流とは、アドレス信号の入力からワード線の電位の立上がりまでの間に各回路の活性化により生じる電流である。センスアンプ系電流は、ＣＭＯＳセンスアンプＳＡの活性化により生じる電流である。コラム系電流は、ＣＭＯＳセンスアンプＳＡの活性化後データの出力までの間に各回路の活性化により生じる電流である。ロウ系リセット電流は、ロウアドレスストローブ信号／ＲＡＳの立上がり時に生ずる電流である。
【００２０】
内部降圧回路１ａのための制御信号φ１はアクティブ期間中“Ｌ”となっている。一方、内部降圧回路１ｂのための制御信号φ２はＣＭＯＳセンスアンプＳＡの活性から一定期間だけ“Ｌ”になっている。これは、ビット線の充放電時つまりセンスアンプの活性時にのみセンスアンプ系電流が流れるからである。
【００２１】
（２）  第２の従来技術（図４０〜図４２）
図４０は、レベルシフト回路を用いた従来の内部降圧回路を示すブロック図である。レベルシフト回路９０は、差動増幅回路２０の感度を上げるために、ドライバ回路３０から出力される内部電源電圧ＩＶｃｃを４Ｖから２．４Ｖにレベルシフトして差動増幅回路２０に与える。この場合、基準電圧発生回路１０から発生される基準電圧ＶＲ１も２．４Ｖに設定される。
【００２２】
図４１に差動増幅回路２０、ドライバ回路３０およびレベルシフト回路９０の詳細な構成が示される。差動増幅回路２０は、ＰチャネルＭＯＳトランジスタＱ２７，Ｑ２８およびＮチャネルＭＯＳトランジスタＱ２９，Ｑ３０を含むカレントミラー回路からなる。ＮチャネルＭＯＳトランジスタＱ３１のゲートには制御信号φｉまたは電源電圧Ｖｃｃが与えられる。差動増幅回路２０は、ノードＮ６の電圧を基準電圧ＶＲ１と比較し、ドライバ回路３０のトランジスタＱ３５をオンオフさせる。トランジスタＱ２９，Ｑ３０の特性から、トランジスタＱ２９，Ｑ３０に与えられる電圧レベルが低いほど差動増幅回路２０の感度が高くなる。したがって、ノードＮ４に供給される内部電源電圧ＩＶｃｃがレベルシフト回路９０により２．４Ｖに変換され、ノードＮ６に与えられる。
【００２３】
レベルシフト回路９０は、図４１に示されるようにＰチャネルＭＯＳトランジスタＱ９０，Ｑ９１からなる抵抗分割回路または図４２に示されるように抵抗Ｒ１，Ｒ２からなる抵抗分割回路である。
【００２４】
次に、図４１の回路の動作を説明する。内部電源電圧ＩＶｃｃが４Ｖ以下になると、レベルシフト回路９０の出力は２．４Ｖ以下となる。このとき、ノードＮ６の電圧は基準電圧ＶＲ１よりも低いので、差動増幅回路２０のノードＮ５の出力は“Ｌ”になる。その結果、ドライバ回路３０のトランジスタＱ３５がオンし、ノードＮ４に外部電源電圧Ｖｃｃが供給される。
【００２５】
内部電源電圧ＩＶｃｃが４Ｖ以上になると、レベルシフト回路９０の出力は２．４Ｖ以上になる。そのため、ノードＮ６の電圧が基準電圧ＶＲ１よりも高くなるので、差動増幅回路２０のノードＮ５の出力が“Ｈ”になる。その結果、ドライバ回路３０のトランジスタＱ３５がオフし、ノードＮ４には外部電源電圧Ｖｃｃが供給されなくなる。
【００２６】
以上の動作を繰り返すことにより、外部電源電圧Ｖｃｃが４Ｖ以下であると内部電源電圧ＩＶｃｃは外部電源電圧Ｖｃｃと等しくなり、外部電源電圧Ｖｃｃが４Ｖ以上になると内部電源電圧ＩＶｃｃは４Ｖで一定になる。なお、レベルシフト回路９０は抵抗分割回路であるので、ドライバ回路３０のトランジスタＱ３５がオンすると、電源端子Ｐ１から接地端子へ貫通電流が流れる。
【００２７】
（３）  第３の従来技術（図４３〜図４６）
図４３は、従来の内部降圧回路の他の例を示す回路図である。この内部降圧回路を搭載したＭＯＳ・ＤＲＡＭは、ＩＥＥＥ  ＪＳＳＣＣ，Ｖｏｌ．２３，Ｎｏ．５，ｐｐ．１１２８−１１３２，Ｏｃｔ．１９８８に開示されている。
【００２８】
電圧発生回路１０ａは基準電圧Ｖ１を発生し、電圧発生回路１０ｂは基準電圧Ｖ２を発生する。基準電圧発生回路１０ｃは基準電圧Ｖ１，Ｖ２を受け、基準電圧ＶＬを発生する。基準電圧Ｖ１，Ｖ２，ＶＬは図４５に示す特性を有する。
【００２９】
差動増幅回路２０およびドライバ回路３０は、図４１に示される差動増幅回路２０およびドライバ回路３０と同様に、内部電源電圧ＩＶｃｃを基準電圧ＶＬと比較し、フィードバックループにより一定の内部電源電圧ＩＶｃｃを供給する。図４３において、Ｊ１，Ｊ２は電流源を示している。
【００３０】
図４４に、基準電圧発生回路１０ｃの構成の一例が示される。基準電圧発生回路１０ｃは、２つのカレントミラーアンプ１１，１２および出力ステージ１３を含む。カレントミラーアンプ１１は、ＰチャネルＭＯＳトランジスタＱ６１，Ｑ６２、ＮチャネルＭＯＳトランジスタＱ６３，Ｑ６４および電流源Ｊ３を含む。カレントミラーアンプ１２は、ＰチャネルＭＯＳトランジスタＱ６５，Ｑ６６、ＮチャネルＭＯＳトランジスタＱ６７，Ｑ６８および電流源Ｊ４を含む。出力ステージ１３は、ＰチャネルＭＯＳトランジスタＱ６９，Ｑ７０および抵抗Ｒ３，Ｒ４を含む。
【００３１】
カレントミラーアンプ１１は、出力ステージ１３のノードＮ７の電圧を基準電圧Ｖ１と比較し、トランジスタＱ６９を制御する。カレントミラーアンプ１２は、出力ステージ１３のノードＮ７の電圧を基準電圧Ｖ１と比較し、トランジスタＱ７０を制御する。出力ステージ１３のノードＮ８から基準電圧ＶＬが発生される。
【００３２】
図４６に、基準電圧ＶＬおよび内部電源電圧ＩＶｃｃの外部電源電圧依存性を示す。外部電源電圧Ｖｃｃが４Ｖになるまでは、内部電源電圧ＩＶｃｃは直線的に増加し、外部電源電圧Ｖｃｃが４Ｖ〜７Ｖの範囲では、内部電源電圧ＩＶｃｃは４Ｖで一定となり、外部電源電圧Ｖｃｃが７Ｖ以上になると内部電源電圧ＩＶｃｃは直線的に増加する。
【００３３】
このような特性を有する内部降圧回路を内蔵した半導体装置のバーンイン試験（電圧印加加速試験）を行なう場合には、内部回路の回路素子に高電圧を印加するために、内部電源電圧ＩＶｃｃが外部電源電圧Ｖｃｃに従って直線的に変動する領域で高い外部電源電圧を印加する必要がある。
【非特許文献１】ＳＳＤＭ８６講演番号Ｂ−６−４，“Ｏｎ−Ｃｈｉｐ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｓｉｏｎ  Ｓｙｓｔｅｍ  ａｎｄ  Ｉｔｓ  Ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ａ  ４Ｍｂ  ＤＲＡＭ”
【非特許文献２】ＩＥＥＥ  ＪＳＳＣＣ，Ｖｏｌ．２３，Ｎｏ．５，ｐｐ．１１２８−１１３２，Ｏｃｔ．１９８８
【発明の開示】
【発明が解決しようとする課題】
【００３４】
（１）  図３５に示されるＤＲＡＭ３、周辺回路４等の内部回路では、定常的に消費される電流（直流的に消費される電流）が存在する。このような電流により内部電源電圧が低下すると、ドライバ回路３０のトランジスタＱ３５がオンする（図３７参照）。それにより、内部電源電圧が、図４７に示すように、４Ｖに戻る。このとき、差動増幅回路２０において電源端子Ｐ１から接地端子Ｐ２へ貫通電流が流れ、消費電流にピークが現われる。そのため、消費電流が大きくなるという問題がある。
【００３５】
また、図３７の内部降圧回路では、図３９に示されるようにスタンドバイ期間にはトランジスタＱ２５がオフし、トランジスタＱ２６のみにより電流供給が行なわれる。このようにして、差動増幅回路２０の電流供給能力が低くされ、消費電力が小さくされる。しかしながら、消費電力をある程度までしか小さくできないという問題がある。
【００３６】
（２）  図３５に示される周辺回路４では、アクティブ期間に電流を消費するので、図３９に示されるように、アクティブ期間には制御信号φ１を“Ｌ”にすることにより内部降圧回路１ａの差動増幅器２０の電流供給能力を上げておく必要がある。そのため、アクティブ期間が長くなると、差動増幅器２０で消費される電力が増大する。
【００３７】
また、図３５に示される内部降圧回路１ｂでは、図３９に示すように、アクティブ期間内でセンスアンプの活性化後一定期間だけ制御信号φ２が“Ｌ”となり、電流供給能力が上げられる。その後は、図３７に示されるトランジスタＱ２６のみにより電流供給が行なわれる。この場合、上記のように、消費電力をある程度までしか小さくできないという問題がある。
【００３８】
（３）  同じアクティブ期間内でもＤＲＡＭ３と周辺回路４とでは電流消費が異なるので、内部回路ごとに消費電力を低減する必要がある。
【００３９】
（４）  図３５に示される内部降圧回路１ｂでは、図３９に示すように、アクティブ期間内でセンスアンプの活性化後一定期間だけ電流供給能力が上げられる。しかしながら、リフレッシュサイクルにおける電流消費は、ノーマルサイクルにおける電流消費とは異なる。特に、リフレッシュサイクルの時間が長くなると、内部降圧回路１ｂの動作電流が増大し、リフレッシュ時に流れる電流が増加するという問題がある。
【００４０】
（５）  図４３の内部降圧回路を内蔵する半導体装置において、バーンイン試験を行なう場合には、内部回路に高電圧を印加するために、外部電源端子に７Ｖ以上のかなり高い外部電源電圧を印加する必要がある。その場合、本来外部電源電圧Ｖｃｃにより直接駆動される出力バッファ５のような内部回路にはそのままその高い外部電源電圧が印加される。それにより、その内部回路の回路素子が破壊される危険性がある。
【００４１】
（６）  図４０〜図４２に示される内部降圧回路では、上記のように、レベルシフト回路９０に貫通電流が流れる。そのため、消費電力の増大を防止するためにレベルシフト回路９０に流れる電流を小さく設定する必要がある。その結果、内部電源電圧ＩＶｃｃの変動に対するレベルシフト回路９０の出力の応答が遅くなる。
【００４２】
また、内部電源電圧ＩＶｃｃの変動幅が抵抗分割されるので、差動増幅回路２０の入力振幅が小さくなる。そのため、レベルシフト回路９０を有するにもかかわらず、内部降圧回路の感度があまり良くならないという問題がある。
【００４３】
（７）  内部降圧回路を有さない半導体装置では、図４８に示すように、チップｃｈ上に１本の電源線Ｌ１しか有さない。この電源線Ｌ１は、外部電源電圧Ｖｃｃを受ける電源パッドｐＶｃｃに接続される。したがって、電源線Ｌ１の電位を電源パッドｐＶｃｃからモニタすることができる。なお、ＣＩＲは回路領域を示す。
【００４４】
しかしながら、内部降圧回路を内蔵する半導体装置では、チップ上に外部電源線および内部電源線を有する。外部電源線は、電源パッドに接続されているが、内部電源線はパッドには接続されていない。したがって、内部電源線の電位をモニタするためには、直接内部電源線にプロービングする必要がある。そのため、モールドされた半導体装置では、内部電源線の電位をモニタすることができないという問題がある。
【００４５】
この発明は、上記の（１）〜（７）の問題点を解決するためになされたものであり、次の（１）〜（７）の目的を有する。
【００４６】
（１）  この発明の目的は、内部回路に安定に内部電源電圧を供給しつつ内部降圧回路の消費電力を低減することである。
【００４７】
（２）  この発明の他の目的は、内部回路のアクティブ期間が長くなった場合でも、内部降圧回路の消費電力を十分に低減することである。
【００４８】
（３）  この発明のさらに他の目的は、異なる動作を行なう複数の内部回路に内部電源電圧を供給する場合に、消費電力を最小限にすることである。
【００４９】
（４）  この発明のさらに他の目的は、内部電源電圧により駆動される記憶装置において、リフレッシュサイクルの期間が長くなった場合に、リフレッシュ電流の増加を阻止することである。
【００５０】
（５）  この発明のさらに他の目的は、内部降圧回路を備えた半導体装置の加速試験を回路素子を破壊することなく効率よく行なうことである。
【００５１】
（６）  この発明のさらに他の目的は、内部降圧回路の感度を向上させることである。
【００５２】
（７）  この発明のさらに他の目的は、内部電源線に直接プロービングすることなしにその電位をモニタすることである。
【課題を解決するための手段】
【００５３】
本発明の内部電源線の電圧のモニタ方法は、内部電源電圧が与えられる内部電源線と、外部ピンと、外部ピンと内部電源線との間で電気的経路を形成する電圧伝達手段とを備えた半導体装置において内部電源線の電圧をモニタする方法であって、外部ピンに与える電圧を変化させ、外部電源電圧と固定電圧との間に流れるスタンドバイ電流を検知し、スタンドバイ電流が上昇しはじめる際の外部ピンの電圧に基づいて内部電源電圧を測定する。
【００５４】
好ましくは、外部ピンに与える電圧を上昇させる。
【００５５】
好ましくは、電圧伝達手段は、少なくとも１つの既知のしきい値電圧を有するダイオード接続されたトランジスタを含み、スタンドバイ電流が上昇しはじめる際の外部ピンの電圧およびトランジスタの既知のしきい値電圧に基づいて内部電源線の電圧を算出する。
【００５６】
特に、電圧伝達手段は、ｎ個のトランジスタを含み、内部電源線の電圧をＶＩＮＴとし、検知した外部ピンの電圧をＶＥＸＴとし、トランジスタのしきい値電圧をＶｔｈとした場合に、内部電源線の電圧は、ＶＩＮＴ＝ＶＥＸＴ−ｎ・Ｖｔｈの数式に基づいて算出される。
【００５７】
本発明の内部電源線の電圧のモニタ方法は、第１および第２の外部ピンと、内部電源電圧が与えられる内部電源線と、第２の外部ピンの電圧が内部電源電圧よりも所定のしきい値電圧だけ低い電圧になった場合に導通状態となるスイッチ素子とを含む半導体装置において内部電源線の電圧をモニタする方法であって、第１および第２の外部ピンに予め定められた所定の電圧を与え、記第２の外部ピンに与えられた電圧を降下させ、第１の外部ピンと第２の外部ピンとの間に電流が流れ始めるのを検出する。
【００５８】
本発明に係る半導体装置は、内部電源線と、外部電源電圧を受けて内部電源線に供給する内部電源電圧を生成する内部降圧回路と、外部ピンと、外部ピンと内部電源線との間で電気的経路を形成する電圧伝達手段とを備え、試験モードにおいて、外部電源電圧と固定電圧との間に流れるスタンドバイ電流を検知し、外部ピンに電圧を与えてスタンドバイ電流が上昇しはじめる際の外部ピンの電圧に基づいて内部電源電圧を測定することを可能とする。
【００５９】
好ましくは、電圧伝達手段は、外部ピンと内部電源線との間に設けられ、かつダイオード接続された複数のトランジスタを含む。
【００６０】
好ましくは、電圧伝達手段は、指示信号に応答して内部電源線と外部ピンとを結合させるためのスイッチ素子を含む。
【００６１】
好ましくは、電圧伝達手段は、外部ピンと内部電源線との間に設けられかつダイオード接続されたトランジスタと、指示信号に応答してトランジスタを介して外部ピンと内部電源線とを電気的に結合させるためのスイッチ素子とを含む。
【００６２】
特に、半導体装置は、所定の機能を有する周辺回路と、周辺回路で用いられる外部から入力される複数の制御信号に基づいて指示信号を生成する信号生成回路とをさらに備える。
【００６３】
本発明の半導体装置は、外部ピンと、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、内部電源電圧が供給される内部電源線と、内部電源線の電圧の電圧伝達手段とを備え、電圧伝達手段は、外部ピンと内部電源線との間に設けられ、ゲート電極とドレイン電極とが結合されるダイオード接続されたトランジスタを少なくとも１つ含み、各トランジスタは、内部降圧回路を構成するトランジスタと同じ既知のしきい値電圧を有し、外部ピンと複数のトランジスタのうちの１つのトランジスタのドレイン電極と結合され、内部電源線と複数のトランジスタのうちの他の１つのトランジスタのソース電極と結合される。
【００６４】
本発明の半導体装置は、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、内部電源電圧が供給される内部電源線と、内部電源線の電圧の電圧伝達手段と、内部電源線の電圧の測定専用のために用いられる単一の外部ピンとを備え、電圧伝達手段は、指示信号に応答して導通するスイッチ素子と、スイッチ素子を介して外部電源電圧と外部ピンとの間に設けられ、内部電源線とゲート電極とが電気的に結合され、外部ピンの電圧が内部電源電圧よりも所定のしきい値電圧だけ低い電圧になった場合に導通状態となるように接続されたトランジスタとを含み、所定の機能を有する周辺回路と、周辺回路で用いられる外部から入力される複数の制御信号に基づいて指示信号を生成する信号生成回路とをさらに備える。
【００６５】
本発明の半導体装置は、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、内部電源電圧が供給される内部電源線と、内部電源線の電圧の電圧伝達手段と、内部電源線の電圧の測定専用のために用いられる単一の外部ピンとを備え、電圧伝達手段は、指示信号に応答して内部電源線と外部ピンとの間を電気的に結合するスイッチ素子を含み、所定の機能を有する周辺回路と、周辺回路で用いられる外部から入力される複数の制御信号に基づいて指示信号を生成する信号生成回路とをさらに備える。
【００６６】
本発明の半導体装置は、第１および第２の外部ピンと、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、内部電源電圧が供給される内部電源線と、内部電源線の電圧の電圧伝達手段とを備え、電圧伝達手段は、指示信号に応答して導通するスイッチ素子と、スイッチ素子を介して内部電源線とゲート電極との間が結合され、ソース電極およびドレイン電極は、第１および第２の外部ピンとそれぞれ結合され、第１の外部ピンに所定電圧が与えられた場合に第２の外部ピンが内部電源電圧よりも所定のしきい値電圧だけ低い電圧になった場合に導通状態となるように接続されたトランジスタとを含み、所定の機能を有する周辺回路と、周辺回路で用いられる外部から入力される複数の制御信号に基づいて指示信号を生成する信号生成回路とをさらに備える。
【００６７】
本発明の半導体装置は、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を生成する内部降圧回路と、内部電源電圧が供給される内部電源線と、内部電源線の電圧の電圧伝達手段と、内部電源線の電圧の測定専用のために用いられる単一の外部ピンとを備え、電圧伝達手段は、指示信号に応答して導通するスイッチ素子と、スイッチ素子を介して内部電源線と外部ピンとの間に配置され、ダイオード接続されたトランジスタとを含み、トランジスタは、内部降圧回路を構成するトランジスタと同じ既知のしきい値電圧を有し、所定の機能を有する周辺回路と、周辺回路で用いられる外部から入力される複数の制御信号に基づいて指示信号を生成する信号生成回路とをさらに備える。
【発明の効果】
【００６８】
（１）  外部パッドの電位および電圧伝達手段のトランジスタのしきい値電圧に基づいて内部電源線の電位を算出することができる。それにより、内部電源線に直接プロービングすることなく、内部電源線の電位をモニタすることができる。
【００６９】
（２）  一定電圧が与えられた外部パッドに電流が流れ始めるのを検出することができる。
【発明を実施するための最良の形態】
【００７０】
（１）  第１の実施例（図１〜図２１）
（ａ）  全体構成および概略動作（図１）
図１は、この発明の第１の実施例による半導体装置の構成を示すブロック図である。半導体装置ＣＨは、内部降圧回路１、ＤＲＡＭ３、周辺回路４および出力バッファ５を含む。内部降圧回路１は、外部電源電圧Ｖｃｃを内部電源電圧ＩＶｃｃに降圧し、それをＤＲＡＭ３および周辺回路４の両方に供給する。出力バッファ５は外部電源電圧Ｖｃｃにより駆動される。
【００７１】
内部降圧回路１は、従来の内部降圧回路と同様に、基準電圧ＶＲ１を発生する基準電圧発生回路１０、差動増幅回路２０およびドライバ回路３０を含み、さらに、ｎチャネルドライバ回路４０および基準電圧発生回路４５を含む。基準電圧発生回路４５は、基準電圧ＶＲ２を発生し、それをｎチャネルドライバ回路４０に供給する。ｎチャネルドライバ回路４０は、後述するように、基準電圧ＶＲ２を受け、内部電源電圧ＩＶｃｃを発生する。
【００７２】
外部電源電圧Ｖｃｃが与えられる外部電源線Ｌ１と内部電源電圧ＩＶｃｃが与えられる内部電源線Ｌ２との間にはバーンインモード設定回路５０が接続されている。バーンインモード設定回路５０はバーンインモード設定信号発生回路７０から発生されるバーンインモード設定信号ＢＶＤにより制御される。
【００７３】
一方、差動増幅回路２０は、活性化信号発生回路８０から発生される活性化信号ＡＣＴにより制御される。活性化信号発生回路８０は、制御信号発生回路６０から発生される制御信号φＸおよびバーンインモード設定信号発生回路７０から発生されるバーンインモード設定信号ＢＶＤに応答して活性化信号ＡＣＴを発生する。
【００７４】
ノーマルモード時（通常の動作時）には、バーンインモード設定信号ＢＶＤによりバーンインモード設定回路５０は非活性化される。このとき、差動増幅回路２０には、活性化信号ＡＣＴとして制御信号発生回路６０からの制御信号φＸが与えられる。したがって、差動増幅回路２０は制御信号φＸにより制御される。通常は、ｎチャネルドライバ回路４０により内部電源電圧ＩＶｃｃが供給され、ＤＲＡＭ３および周辺回路４の動作時には、差動増幅回路２０が活性化され、ドライバ回路３０によりｎチャネルドライバ回路４０の供給能力不足が補われる。
【００７５】
バーンインモード時（バーンイン試験時）には、バーンインモード設定回路５０が活性化され、かつ差動増幅回路２０が非活性化される。それにより、外部電源線Ｌ１の外部電圧Ｖｃｃが内部電源線Ｌ２に直接供給される。
【００７６】
基準電圧発生回路１０およびドライバ回路３０の構成は図３７に示される構成と同様である。差動増幅回路２０の構成は図４１に示される構成と同様である。この場合、トランジスタＱ３１のゲートに活性化信号ＡＣＴが与えられる。
【００７７】
差動増幅回路２０の構成として、図３７に示される構成を用いてもよい。ただし、トランジスタＱ２６は設けられず、また、制御信号φＸの論理が逆になる。
【００７８】
（ｂ）  内部降圧回路１の詳細（図２〜図４）
図２に、内部降圧回路１の一部分の構成を詳細に示す。ｎチャネルドライバ回路４０はＮチャネルＭＯＳトランジスタＱ４０を含む。トランジスタＱ４０はソースフォロワトランジスタであり、ドライバ回路３０のトランジスタＱ３５と並列に接続されている。トランジスタＱ４０のゲートには、基準電圧ＶＲ２が与えらる。基準電圧ＶＲ２は、次式のように設定される。
【００７９】
ＶＲ２＝ＩＶｃｃ＋Ｖｔｈ
ここで、ＶｔｈはトランジスタＱ４０のしきい値電圧である。一方、ＶＲ１＝ＩＶｃｃが成立するので、基準電圧ＶＲ１を４Ｖとすると、基準電圧ＶＲ２は、（４＋Ｖｔｈ）Ｖに設定される。
【００８０】
トランジスタＱ４０は飽和領域で動作するので、電流供給能力は小さいが、常時一定の内部電源電圧ＩＶｃｃを供給することができる。これにより、ＤＲＡＭ３および周辺回路４で定常的に消費される電流を補償することができる。ＤＲＡＭ３および周辺回路４の動作時には、差動増幅回路２０が活性化され、ドライバ回路３０およびｎチャネルドライバ回路４０の両方により内部電源電圧ＩＶｃｃが供給される。
【００８１】
図３に示されるように、ドライバ回路３０の出力電圧をレベルシフトさせて差動増幅回路２０に与えるためにレベルシフト回路９０を設けてもよい。また、図４に示されるように、レベルシフト回路９０にインバータ９１を介して活性化信号ＡＣＴを与えてもよい。この場合、活性化信号ＡＣＴが“Ｈ”になると、インバータ９１の出力は“Ｌ”となる。そのため、レベルシフト回路９０が活性化される。逆に、活性化信号ＡＣＴが“Ｌ”になると、インバータ９１の出力は“Ｈ”となる。そのため、レベルシフト回路９０は非活性化される。
【００８２】
このように、差動増幅回路２０の活性時にレベルシフト回路９０も活性化され、差動増幅回路２０の非活性時にはレベルシフト回路９０も非活性化される。そのため、スタンドバイ状態において差動増幅回路２０とレベルシフト回路９０とを非活性にすることにより、さらに消費電力を低減することができる。
【００８３】
（ｃ）  制御信号発生回路６０および制御動作（図５〜図８）
図５に示すように、リフレッシュ制御回路６１は、外部から与えられるロウアドレスストローブ信号／ＲＡＳおよび外部から与えられるコラムアドレスストローブ信号／ＣＡＳに応答してセンスアンプ制御回路６２に制御信号を与える。センスアンプ制御回路６２はその制御信号に応答してセンスアンプ活性化信号ＳＥを発生する。制御信号発生回路６０は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびセンスアンプ活性化信号ＳＥに応答して制御信号φＸを発生する。
【００８４】
図６〜図８の波形図を参照しながら制御信号発生回路６０の制御動作を説明する。
【００８５】
まず、図６を参照しながらノーマルモード（通常動作）のノーマルサイクル時の動作を説明する。ロウアドレスストローブ信号／ＲＡＳが“Ｌ”になってアクティブ期間が開始すると、制御信号φＸが“Ｈ”に立上がる。これにより、差動増幅回路２０が活性化され、ドライバ回路３０によりＤＲＡＭ３および周辺回路４に内部電源電圧ＩＶｃｃが供給される。その結果、ロウ系セット電流、センスアンプ系電流、コラム系電流およびロウ系リセット電流を補償することができる。
【００８６】
ロウアドレスストローブ信号／ＲＡＳが“Ｈ”に立上がってアクティブ期間が終了すると、制御信号φＸが“Ｌ”に立下がる。それにより、差動増幅回路２０が非活性化され、ｎチャネルドライバ回路４０のみにより内部電源電圧ＩＶｃｃが供給される。スタンドバイ期間には、ＤＲＡＭ３および周辺回路４の電流消費量は少ないので、内部電源電圧ＩＶｃｃを一定に保持することができる。
【００８７】
次に、図７を参照しながらノーマルモードのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動作を説明する。ＣＡＳビッフォアＲＡＳリフレッシュ時には、コラム系は動作しない。したがって、ロウアドレスストローブ信号／ＲＡＳが“Ｌ”であっても、メモリセルのリフレッシュが完了した時点でＤＲＡＭ３および周辺回路４の動作を終了させることが可能である。この場合、その時点でＤＲＡＭ３および周辺回路４をリセットすると、以後ロウアドレスストローブ信号／ＲＡＳが“Ｌ”であってもＤＲＡＭ３および周辺回路４にはピーク電流は発生しない。
【００８８】
したがって、半導体装置の内部は、スタンドバイ期間と同様にスタンドバイ状態となる。そのため、制御信号φＸはＤＲＡＭ３および周辺回路４の動作が終了するまでの期間だけ“Ｈ”となり、差動増幅回路２０を活性化させる。この期間以外は、ロウアドレスストローブ信号／ＲＡＳが“Ｌ”であっても、ｎチャネルドライバ回路４０のみにより内部電源電圧ＩＶｃｃが供給される。
【００８９】
これにより、ＣＡＳビッフォアＲＡＳリフレッシュサイクルにおいてロウアドレスストローブ信号／ＲＡＳが“Ｌ”である期間が長くなっても、ＤＲＡＭ３および周辺回路４の動作が完了していれば差動増幅回路２０で消費される電力を十分に減少させることができる。
【００９０】
次に、図８を参照しながらノーマルモードのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動作の他の例を説明する。ＤＲＡＭ３および周辺回路４をリフレッシュの完了時点でリセットせずに、ロウアドレスストローブ信号／ＲＡＳが“Ｈ”に立上がった時点でリセットする場合には、制御信号φＸのタイミングは図８に示すようになる。制御信号φＸはリフレッシュ動作時およびリセット動作時のみに“Ｈ”になり、差動増幅回路２０を活性化させる。それ以外の期間には、ｎチャネルドライバ回路４０のみにより内部電源電圧ＩＶｃｃが供給される。それにより、ロウアドレスストローブ信号／ＲＡＳが“Ｌ”である期間が長い場合でも、消費電力を大幅に低減することができる。
【００９１】
（ｄ）  制御信号発生回路６０の他の制御動作（図９〜図１２）
まず、図９および図１０を参照しながらオートリフレッシュサイクルにおける制御信号発生回路６０の動作を説明する。この場合、制御信号発生回路６０は、リフレッシュ制御回路６１、タイマ回路６４および遅延回路６６により制御される。
【００９２】
ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳに応答してオートリフレッシュサイクルが開始すると、リフレッシュ制御回路６１からリフレッシュアドレスカウンタ回路６３に活性化信号が与えられるとともに、タイマ回路６４に活性化信号ＴＥが与えられる。これにより、リフレッシュアドレスカウンタ回路６３およびタイマ回路６４が活性化される。その結果、リフレッシュアドレスカウンタ回路６３からリフレッシュアドレス信号ＲＡがアドレスバッファ６５に与えられる。アドレスバッファ６５は、タイマ回路６４から出力される制御信号ＣＮにより制御される。アドレスバッファ６５はリフレッシュアドレス信号ＲＡに応答してメモリアレイＭＡ（図１参照）にアドレス信号ＡＤを与える。このアドレス信号ＡＤによりリフレッシュされるべきアドレスが指定される。
【００９３】
一方、タイマ回路６４は、トリガ信号Ａを遅延回路６６および制御信号発生回路６０に与える。制御信号発生回路６０は、トリガ信号Ａの立上がりに応答して制御信号φＸを“Ｈ”に立上げる。また、遅延回路６６は、トリガ信号Ａを一定時間遅延させて遅延信号ＤＡを出力する。制御信号発生回路６０は、遅延信号ＤＡの立上がりに応答して制御信号φＸを“Ｌ”に立下げる。
【００９４】
遅延回路６６による遅延時間は、リフレッシュされるべきメモリセルにおいてリストア動作が完了するのに十分な時間に予め設定される。この制御信号φＸを用いて図１に示される差動増幅回路２０が活性化および非活性化される。その結果、メモリセルがリフレッシュされている期間だけ差動増幅回路２０が活性化されるので、リフレッシュ時に不必要な電流が流れず、リフレッシュの電流を低減することができる。
【００９５】
ノーマルサイクル時には、外部から与えられるアドレス信号ＡＤＤがアドレスバッファ６５を介してメモリアレイＭＡ（図１参照）にアドレス信号ＡＤとして与えられる。
【００９６】
次に、図１１および図１２を参照しながらＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動作を説明する。この場合、制御信号発生回路６０は、リフレッシュ制御回路６１、リフレッシュアドレスカウンタ回路６３、アドレスバッファ６５、ワード線制御回路６６、センスアンプ制御回路６７および遅延回路６８により制御される。
【００９７】
ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳに応答してＣＡＳビッフォアＲＡＳリフレッシュサイクルが開始すると、リフレッシュ制御回路６１からリフレッシュアドレスカウンタ回路６３に活性化信号が与えられる。それにより、リフレッシュアドレスカウンタ回路６３が活性化され、アドレスバッファ６５にリフレッシュアドレス信号ＲＡが与えられる。
【００９８】
アドレスバッファ６５は、このリフレッシュアドレス信号ＲＡに応答してアドレス信号ＡＤをメモリアレイＭＡ（図１参照）に与えるとともに、リフレッシュアドレス信号ＲＡをワード線制御回路６６およびセンスアンプ制御回路６７に与える。その結果、ワード線制御回路６６はワード線制御信号ＲＸを出力し、センスアンプ制御回路６７はセンスアンプ活性化信号ＳＥを出力する。遅延回路６８は、センスアンプ活性化信号ＳＥを一定時間遅延させて遅延信号ＳＥＤを出力する。
【００９９】
制御信号発生回路６０は、ワード線制御信号ＲＸの立上がりに応答して制御信号φＸを“Ｈ”に立上げ、遅延信号ＳＥＤの立上がりに応答して制御信号φＸを“Ｌ”に立下げる。遅延回路６８による遅延時間は、リフレッシュされるべきメモリセルのリストア動作が完了するのに十分な時間に設定される。この制御信号φＸを用いて差動増幅回路２０が活性化および非活性化される。
【０１００】
このようにして、メモリセルがリフレッシュされている間だけ差動増幅回路２０が活性化されるので、リフレッシュ時に不必要な電流が流れず、リフレッシュ時の電流を低減することができる。
【０１０１】
図９〜図１２の制御動作は、図３５に示される内部降圧回路１ｂにも適用することができる。この場合にも、リフレッシュ時の電流を低減することができる。
【０１０２】
（ｅ）  バーンインモード設定回路５０の詳細（図１３〜図１５）
図１３に、バーンインモード設定回路５０の詳細な構成を示す。バーンインモード設定回路５０はＰチャネルＭＯＳトランジスタＱ５０を含む。トランジスタＱ５０はドライバ回路３０のトランジスタＱ３５と並列に接続されている。トランジスタＱ５０のゲートにはバーンインモード設定信号ＢＶＤが与えられる。
【０１０３】
ノーマルモード時には、バーンインモード設定信号ＢＶＤが“Ｈ”となる。それにより、トランジスタＱ５０はオフする。このとき、差動増幅回路２０には、活性化信号ＡＣＴとして制御信号φＸが与えられる。それにより、ドライバ回路３０により内部電源電圧ＩＶｃｃが供給される。
【０１０４】
バーンインモード試験時には、バーンインモード設定信号ＢＶＤが“Ｌ”となる。それにより、トランジスタＱ５０がオンする。したがって、外部電源電圧Ｖｃｃが内部電源線Ｌ２に直接与えられる。その結果、Ｖｃｃ＝ＩＶｃｃとなる。このとき、活性化信号ＡＣＴは“Ｌ”となる。それにより、差動増幅回路２０は非活性化され、差動増幅回路２０の出力は“Ｈ”となる。したがって、トランジスタＱ３５はオフする。
【０１０５】
図１４に、バーンインモード設定回路５０の他の例を示す。バーンインモード設定回路５０はＮチャネルＭＯＳトランジスタＱ５１およびインバータ５１を含む。トランジスタＱ５１はドライバ回路３０のトランジスタＱ３５のゲートと接地端子との間に接続される。トランジスタＱ５１のゲートにはインバータ５１を介してバーンインモード設定信号ＢＶＤが与えられる。
【０１０６】
ノーマルモード時には、バーンインモード設定信号ＢＶＤが“Ｈ”になり、トランジスタＱ５１がオフする。それにより、差動増幅回路２０およびドライバ回路３０がフィードバックループを構成し、内部電源電圧ＩＶｃｃが供給される。
【０１０７】
バーンインモード時には、バーンインモード設定信号ＢＶＤが“Ｌ”となり、トランジスタＱ５１がオンする。それにより、ドライバ回路３０のトランジスタＱ３５がオンし、外部電源電圧Ｖｃｃが直接内部電源線Ｌ２に供給される。
【０１０８】
図１５に、内部電源電圧ＩＶｃｃの特性を示す。バーンインモード時には外部電源電圧Ｖｃｃと内部電源電圧ＩＶｃｃとが等しくなるので、各回路素子に必要以上に過電圧が印加されることがない。また、プロセスパラメータの変動にかかわらず、各回路素子に正確な電圧を印加することができるので、精度および再現性の良いバーンイン試験を行なうことができる。
【０１０９】
このバーンインモード設定回路５０は、図３５に示される半導体装置に適用することも可能である。この場合にも、精度および再現性の良いバーンイン試験を行なうことができる。
【０１１０】
（ｆ）  バーンインモード設定信号発生回路７０の詳細（図１６〜図２１）
図１６に、バーンインモード設定信号発生回路７０の一例を示し、図１７および図１８にバーンインモードセットサイクルおよびバーンインモードリセットサイクルの信号波形図をそれぞれ示す。
【０１１１】
まず、バーンインモードセットサイクルを説明する。タイミングジェネレータ７１は、ロウアドレスストローブ信号／ＲＡＳの立下がり時点でコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが“Ｌ”であると、カウンタリセットパルスφＡを発生する。これにより、ｎビットカウンタ７２がカウントを開始する。
【０１１２】
ｎビットカウンタ７２の入力としてコラムアドレスストローブ信号／ＣＡＳが与えられる。コラムアドレスストローブ信号／ＣＡＳを“Ｈ”および“Ｌ”に変化させる動作が２n 回繰り返されると、ｎビットカウンタ７２から出力されるカウンタ信号φＣが“Ｈ”に立上がる。カウンタ信号φＣの立上がりに応答して、バッファ７３から出力されるバーンインモード設定信号ＢＶＤが“Ｌ”に立下がる。
【０１１３】
次に、バーンインモードリセットサイクルを説明する。ロウアドレスストローブ信号／ＲＡＳの立下がり時点でコラムアドレスストローブ信号／ＣＡＳが“Ｌ”でありかつライトイネーブル信号／ＷＥが“Ｈ”であると、タイミングジェネレータ７１がカウンタリセットパルスφＢを発生する。それにより、ｎビットカウンタ７２がリセットされ、カウンタ信号φＣが“Ｌ”に立下がる。カウンタ信号φＣの立下がりに応答して、バッファ７３から出力されるバーンインモード設定信号ＢＶＤが“Ｈ”に立上がる。
【０１１４】
このように、上記の例では、４ＭビットＤＲＡＭにおいてＪＥＤＥＣで標準化されたＷＣＢＲ（ＷＥ・ＣＡＳビッフォアＲＡＳ）テストモードセットサイクルを基礎として外部コラムアドレスストローブ信号／ＣＡＳのトグリングによってバーンインモードがセットされ、ＣＢＲ（ＣＡＳビッフォアＲＡＳ）サイクルまたはＲＯＲ（ＲＡＳオンリーリフレッシュ）サイクルによりバーンインモードがリセットされる。
【０１１５】
上記の例では、タイミング方式によりバーンインモードの設定を行なうことができるので、バーンイン試験時にバーイン装置に複数の電源が要求されない。したがって、バーインモードの設定を安価に行なうことができる。バーンインモード設定のためのタイミングは上記のタイミングには限られないが、製品スペックに通常記述されていないタイミング、すなわちノーマルサイクルのタイミングとは区別できるタイミングを選択する必要がある。
【０１１６】
図１９にバーンインモード設定信号発生回路７０の他の例を示し、図２０および図２１にバーンインモードセットサイクルおよびバーンインモードリセットサイクルの信号波形図をそれぞれ示す。
【０１１７】
まず、バーンインモードセットサイクルを説明する。高電圧検出回路７６は任意のアドレス端子に縦続接続されたｎ段のＮチャネルＭＯＳトランジスタＱ７１〜Ｑ７ｎを含む。ロウアドレスストローブ信号／ＲＡＳの立下がり時点でコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが“Ｌ”であると、タイミングジェネレータ７４はクロックパルスφＤを発生する。このとき、アドレス端子に高電圧（Ｖｃｃ＋ｎ・Ｖｔｈ）が与えられていると、信号φＥが“Ｈ”となっている。バッファ７５は、クロックパルスφＤの立上がり時に信号φＥが“Ｈ”であると、バーンインモード設定信号ＢＶＤを“Ｌ”に立下げる。
【０１１８】
次に、バーンインモードリセットサイクルを説明する。ロウアドレスストローブ信号／ＲＡＳの立下がり時点でコラムアドレスストローブ信号／ＣＡＳが“Ｌ”でありかつライトイネーブル信号／ＷＥが“Ｈ”であると、タイミングジェネレータ７４はクロックパルスφＦを発生する。バッファ７５は、クロックパルスφＦの立上がりに応答してバーンインモード設定信号ＢＶＤを“Ｈ”に立上げる。
【０１１９】
上記の例では、製品スペックにおける外部電源電圧Ｖｃｃよりも高く設定された高電圧の１つまたは複数のアドレス端子への印加とＷＣＢＲテストモードセットサイクルとの組合わせにより、バーンインモード設定信号が発生される。
【０１２０】
バーンインモードセットサイクル以外のときには、そのアドレス端子には高電圧ではなく通常の高レベルまたは低レベルの電圧が“Ｈ”または“Ｌ”として与えられる。通常の高レベルの電圧の代わりに、“Ｈ”として高電圧が与えられてもよい。
【０１２１】
また、バーンインモードセットサイクルで、アドレス端子を用いる代わりにたとえばデータ入力端子に与える高レベルの電圧を上記の高電圧に設定してもよい。
【０１２２】
（２）  第２の実施例（図２２〜図２５）
（ａ）  全体構成および概略動作（図２２）
図２２は、第２の実施例による半導体装置の構成を示すブロック図である。この半導体装置ＣＨは、２つの内部降圧回路１Ａ，１Ｂを含む。内部降圧回路１Ａは外部電源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ１に降圧し、それを周辺回路４に供給する。内部降圧回路１Ｂは、外部電源電圧Ｖｃｃを内部電源電圧ＩＶｃｃ２に降圧し、それをＤＲＡＭ３に供給する。活性化信号発生回路６０ａは、２つの活性化信号ＡＣＴ１，ＡＣＴ２を発生する。内部降圧回路１Ａの差動増幅回路２０は活性化信号ＡＣＴ１により制御され、内部降圧回路１Ｂの差動増幅回路２０は活性化信号ＡＣＴ２により制御される。
【０１２３】
図２３に示すように、活性化信号発生回路６０ａは、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳおよびセンスアンプ活性化信号ＳＥに応答して、活性化信号ＡＣＴ１，ＡＣＴ２を発生する。
【０１２４】
次に、図２４を参照しながらノーマルモードのノーマルサイクル時の動作を説明する。ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して活性化信号ＡＣＴ１が“Ｈ”に立上がる。それにより、内部降圧回路１Ａ内の差動増幅回路２０が活性化される。その後、センスアンプ活性化信号ＳＥが“Ｈ”に立上がり、その立上がりに応答して、活性化信号ＡＣＴ２が“Ｈ”に立上がる。それにより、内部降圧回路１Ｂ内の差動増幅回路２０が活性化される。
【０１２５】
活性化信号ＡＣＴ２は一定時間の経過後“Ｌ”に立下がる。これにより、内部降圧回路１Ｂ内の差動増幅回路２０が非活性化される。活性化信号ＡＣＴ２が“Ｈ”である時間は、センスアンプ系電流を補償するために必要な時間に予め設定されている。
【０１２６】
ロウアドレスストローブ信号／ＲＡＳが“Ｈ”に立上がると、活性化信号ＡＣＴ１が“Ｌ”に立下がる。これにより、内部降圧回路１Ａ内の差動増幅回路２０が非活性化される。
【０１２７】
次に、図２５を参照しながらノーマルモードのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の動作を説明する。ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して活性化信号ＡＣＴ１が“Ｈ”に立上がる。それにより、内部降圧回路１Ａ内の差動増幅回路２０が活性化される。その後、センスアンプ活性化信号ＳＥが“Ｈ”に立上がり、その立上がりに応答して、活性化信号ＡＣＴ２が“Ｈ”に立上がる。それにより、内部降圧回路１Ｂ内の差動増幅回路２０が活性化される。
【０１２８】
その後、センスアンプ活性化信号ＳＥが“Ｌ”に立下がる。その立下がりに応答して、活性化信号ＡＣＴ１が“Ｌ”に立下がり、活性化信号ＡＣＴ２が“Ｌ”に立下がる。それにより、内部降圧回路１Ａ内の差動増幅回路２０が非活性化され、内部降圧回路１Ｂ内の差動増幅回路２０が非活性化される。
【０１２９】
このようにして、ＣＡＳビッフォアＲＡＳリフレッシュサイクルにおいて、消費電力を低減することができる。
【０１３０】
（３）  内部降圧回路１の他の例（図２６〜図２７）
図２６は、内部降圧回路１の他の例を示すブロック図である。この内部降圧回路１においては、レベルシフト回路９０の出力振幅を増幅するための増幅回路１００がさらに設けられている。増幅回路１００の出力は差動増幅回路２０に与えられる。この増幅回路１００は、基準電圧ＶＲ１により制御される。
【０１３１】
図２７に、図２６の内部降圧回路１の一部分の詳細な構成を示す。差動増幅回路２０、ドライバ回路３０およびレベルシフト回路９０の構成は、図４１に示される構成と同様である。ただし、差動増幅回路２０のトランジスタＱ３１のゲートには活性化信号ＡＣＴが与えられる。増幅回路１００は、ＰチャネルＭＯＳトランジスタＱ１０１，Ｑ１０２およびＮチャネルＭＯＳトランジスタＱ１０３，Ｑ１０４からなるカレントミラー回路である。トランジスタＱ１０３のゲートには基準電圧ＶＲ１が与えられ、トランジスタＱ１０４のゲートはレベルシフト回路９０のノードＮ６に接続される。ＮチャネルＭＯＳトランジスタＱ１０５のゲートには活性化信号ＡＣＴが与えられる。
【０１３２】
次に、図２７の回路の動作を説明する。内部電源電圧ＩＶｃｃが４Ｖ以下のときには、レベルシフト回路９０の出力は２．４Ｖ以下になり、基準電圧ＶＲ１よりも低くなる。それにより、増幅回路１００のノードＮ７の出力は約１〜２Ｖの“Ｌ”になる。
【０１３３】
内部電源電圧ＩＶｃｃが４Ｖ以上のときには、レベルシフト回路９０の出力は２．４Ｖ以上になり、基準電圧ＶＲ１よりも高くなる。それにより、増幅回路１００のノードＮ７の出力は、約４Ｖ〜５Ｖの“Ｈ”となる。増幅回路１００により、レベルシフト回路９０の出力電圧の振幅が増幅されるので、内部降圧回路の感度が向上する。
【０１３４】
この内部降圧回路は、図１に示される半導体装置のみならず、図３５に示される半導体装置にも適用することができる。
【０１３５】
（４）  内部電源線Ｌ２のモニタ方法（図２８〜図３４）
図２８は、外部電源電圧Ｖｃｃを受ける外部電源線Ｌ１および内部電源電圧ＩＶｃｃを受ける内部電源線Ｌ２を備えた半導体装置のチップｃｈ上の構成を示す模式図である。図２８に示すように、外部電源線Ｌ１は、電源パッドｐＶｃｃに接続される。信号または所定の電位を受ける任意のパッドｐａと内部電源線Ｌ２との間にモニタ回路１１０が接続される。パッドｐａは外部ピンに接続される。
【０１３６】
（ａ）  第１のモニタ方法（図２９）
モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ３を含む。トランジスタＱＮ１〜ＱＮ３は外部ピンＥＰと内部電源線Ｌ２との間に直列に接続される。トランジスタＱＮ１〜ＱＮ３のしきい値電圧をＶｔｈとする。
【０１３７】
まず、外部電源電圧Ｖｃｃを受ける電源ピンと接地電位を受ける接地ピンとの間に流れるスタンドバイ電流を測定する。そして、電源ピンと接地ピンとの間を流れる電流をモニタしながら、外部ピンＥＰの電位を徐々に上昇させる。電源ピンと接地ピンとの間に流れる電流が上昇し始めたときの外部ピンＥＰの電位をＶＥＸＴとすると、内部電源線Ｌ２の電位ＶＩＮＴは次式から算出される。
【０１３８】
ＶＩＮＴ＝ＶＥＸＴ−３・Ｖｔｈ
したがって、内部電源線Ｌ２を直接プロービングすることなく、その電位をモニタすることができる。
【０１３９】
（ｂ）  第２のモニタ方法（図３０）
モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ４，ＱＮ５を含む。トランジスタＱＮ４，ＱＮ５は定電圧源Ｖと任意の外部ピンＥＰとの間に直列に接続される。定電圧源Ｖは、たとえば外部電源電圧Ｖｃｃを受ける電源ピンである。トランジスタＱＮ４のゲートは内部電源線Ｌ２に接続される。トランジスタＱＮ５のゲートには特殊モード信号発生回路１１１から特殊モード信号φが与えられる。
【０１４０】
特殊モード発生回路１１１は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥに応答して特殊モード信号φを発生する。トランジスタＱＮ４，ＱＮ５のしきい値電圧をＶｔｈとする。
【０１４１】
まず、定電圧源Ｖおよび外部ピンＥＰの電位を５Ｖに設定し、特殊モード信号φの電位を７Ｖに設定する。そして、外部ピンＥＰと定電圧源Ｖとの間を流れる電流をモニタしながら、外部ピンＥＰの電位を徐々に下降させる。外部ピンＥＰと定電圧源Ｖとの間に電流が流れ始めたときの外部ピンＥＰの電位をＶＥＸＴとすると、内部電源線Ｌ２の電位ＶＩＮＴは次式により算出される。
【０１４２】
ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈ
したがって、内部電源線Ｌ２を直接プロービングすることなく、その電位をモニタすることができる。
【０１４３】
（ｃ）  第３のモニタ方法（図３１）
モニタ回路１１０は、ＰチャネルＭＯＳトランジスタＱＰ１を含む。トランジスタＱＰ１は内部電源線Ｌ２と任意の外部ピンＥＰとの間に接続される。トランジスタＱＰ１のゲートには特殊モード信号φが与えられる。ＮチャネルＭＯＳトランジスタＱＮ６は内部回路内の１つのトランジスタである。
【０１４４】
特殊モード信号φの電位を０Ｖに設定すると、トランジスタＱＰ１がオンし、外部ピンＥＰと内部電源線Ｌ２とが電気的に接続される。したがって、外部ピンＥＰの電位ＶＥＸＴをモニタすることにより、内部電源線Ｌ２の電位ＶＩＮＴを次式により算出することができる。
【０１４５】
ＶＩＮＴ＝ＶＥＸＴ
したがって、内部電源線Ｌ２を直接プロービングすることなく、その電位をモニタすることができる。
【０１４６】
（ｄ）  第４のモニタ方法（図３２）
モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ７およびＰチャネルＭＯＳトランジスタＱＰ２を含む。トランジスタＱＮ７は任意の外部ピンＥＰ１と任意の外部ピンＥＰ２との間に接続される。トランジスタＱＰ２は内部電源線Ｌ２とトランジスタＱＮ７のゲートとの間に接続される。トランジスタＱＰ２のゲートには特殊モード信号φが与えられる。
【０１４７】
トランジスタＱＮ７のしきい値電圧をＶｔｈとする。特殊モード信号φの電位を０Ｖに設定すると、トランジスタＱＰ２がオンし、トランジスタＱＮ７のゲートに内部電源線Ｌ２の電位が印加される。外部ピンＥＰ１の電位を５Ｖに設定する。外部ピンＥＰ１と外部ピンＥＰ２との間に流れる電流をモニタしながら、外部ピンＥＰ２の電位を徐々に下降させる。そして、外部ピンＥＰ１と外部ピンＥＰ２との間に電流が流れ始めたときの外部ピンＥＰ２の電位をＶＥＸＴとすると、内部電源線Ｌ２の電位ＶＩＮＴは次式により算出される。
【０１４８】
ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈ
したがって、内部電源線Ｌ２を直接プロービングすることなく、その電位をモニタすることができる。
【０１４９】
（ｅ）  第５のモニタ方法（図３３）
モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ８を含む。トランジスタＱＮ８は、内部電源線Ｌ２と任意の外部ピンＥＰとの間に接続される。トランジスタＱＮ８のゲートには特殊モード信号φが与えられる。ＮチャネルＭＯＳトランジスタＱＮ９は内部回路内の１つのトランジスタである。
【０１５０】
特殊モード信号φの電位を７Ｖに設定すると、トランジスタＱＮ８がオンし、外部ピンＥＰと内部電源線Ｌ２とが電気的に接続される。したがって、外部ピンＥＰの電位ＶＥＸＴを測定することにより、内部電源線Ｌ２の電位ＶＩＮＴは次式により算出される。
【０１５１】
ＶＩＮＴ＝ＶＥＸＴ
したがって、内部電源線Ｌ２を直接プロービングすることなく、その電位をモニタすることができる。
【０１５２】
（ｆ）  第６のモニタ方法（図３４）
モニタ回路１１０は、ＮチャネルＭＯＳトランジスタＱＮ１０およびＰチャネルＭＯＳトランジスタＱＰ３を含む。トランジスタＱＮ１０およびトランジスタＱＰ３は内部電源線Ｌ２と任意の外部ピンＥＰとの間に直列に接続される。トランジスタＱＮ１０はダイオード接続される。トランジスタＱＰ３のゲートには特殊モード信号φが与えられる。ＮチャネルＭＯＳトランジスタＱＮ１１は内部回路内の１つのトランジスタである。トランジスタＱＮ１０のしきい値電圧をＶｔｈとする。
【０１５３】
まず、特殊モード信号φの電位を０Ｖに設定すると、トランジスタＱＰ３がオンし、内部電源線Ｌ２と外部ピンＥＰとがトランジスタＱＮ１０を介して接続される。したがって、外部ピンＥＰの電位ＶＥＸＴを測定することにより、内部電源線Ｌ２の電位ＶＩＮＴは次式により算出される。
【０１５４】
ＶＩＮＴ＝ＶＥＸＴ＋Ｖｔｈ
したがって、内部電源線Ｌ２を直接プロービングすることなく、その電位をモニタすることができる。
【０１５５】
上述した図３１の第３のモニタ方法ではＰチャネルＭＯＳトランジスタＱＰ１を用いたため、内部電源線Ｌ２の電位ＶＩＮＴがそのまま外部ピンＥＰに出力されており、また、図３３の第５のモニタ方法ではＮチャネルＭＯＳトランジスタＱＮ８のゲートに７Ｖの特殊モード信号φを与えているため、内部電源線Ｌ２の電位ＶＩＮＴがそのまま外部ピンＥＰに出力されている。しかしながら、ＰチャネルＭＯＳトランジスタを最終段に用いたり、高い電圧をトランジスタのゲートに与えることはあまり好ましくない。図２９の第１のモニタ方法、図３０の第２のモニタ方法、図３２の第４のモニタ方法、および図３４の第６のモニタ方法では内部電源線Ｌ２の電位ＶＩＮＴがトランジスタのしきい値電圧Ｖｔｈだけ降下してしまうが、このトランジスタのしきい値電圧Ｖｔｈが既知であれば、計算により内部電源線Ｌ２の電位ＶＩＮＴを算出することができる。
【０１５６】
上記の第１〜第６のモニタ方法は、図１の半導体装置に限らず、内部電源線を有する種々の半導体装置に適用することができる。
【０１５７】
なお、特殊モード信号発生回路１１１の構成として、図１６または図１９に示される構成と同様の構成を用いることができる。
【図面の簡単な説明】
【０１５８】
【図１】この発明の第１の実施例による半導体装置の構成を示すブロック図である。
【図２】内部降圧回路の一部分の構成を示す回路図である。
【図３】内部降圧回路の他の例を示す回路図である。
【図４】内部降圧回路のさらに他の例を示す回路図である。
【図５】制御信号発生回路の動作を説明するためのブロック図である。
【図６】ノーマルモードのノーマルサイクル時の制御動作を説明するための波形図である。
【図７】ノーマルモードのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の制御動作を説明するための波形図である。
【図８】ノーマルモードのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の制御動作の他の例を説明するための波形図である。
【図９】制御信号発生回路の他の制御動作を説明するためのブロック図である。
【図１０】制御信号のタイミングを説明するための波形図である。
【図１１】制御信号発生回路のさらに他の制御動作を説明するためのブロック図である。
【図１２】制御信号のタイミングを説明するための波形図である。
【図１３】バーンインモード設定回路の構成を示す回路図である。
【図１４】バーンインモード設定回路の他の例を示す回路図である。
【図１５】内部電源電圧の特性を示す図である。
【図１６】バーンインモード設定信号発生回路の構成の一例を示すブロック図である。
【図１７】バーンインモードセットサイクルを説明するための波形図である。
【図１８】バーンインモードリセットサイクルを説明するための波形図である。
【図１９】バーンインモード設定信号発生回路の構成の他の例を示すブロック図である。
【図２０】バーンインモードセットサイクルを説明するための波形図である。
【図２１】バーンインモードリセットサイクルを説明するための波形図である。
【図２２】この発明の第２の実施例による半導体装置の構成を示すブロック図である。
【図２３】活性化信号発生回路の動作を説明するためのブロック図である。
【図２４】ノーマルモードのノーマルサイクル時の活性化信号のタイミングを説明するための波形図である。
【図２５】ノーマルモードのＣＡＳビッフォアＲＡＳリフレッシュサイクル時の活性化信号のタイミングを説明するための波形図である。
【図２６】内部降圧回路の他の例を示すブロック図である。
【図２７】図２６の内部降圧回路の一部分の詳細な構成を示す回路図である。
【図２８】内部電源線を有する半導体装置のチップ上の構成を示す模式図である。
【図２９】モニタ回路の第１の例を示す回路図である。
【図３０】モニタ回路の第２の例を示す回路図である。
【図３１】モニタ回路の第３の例を示す回路図である。
【図３２】モニタ回路の第４の例を示す回路図である。
【図３３】モニタ回路の第５の例を示す回路図である。
【図３４】モニタ回路の第６の例を示す回路図である。
【図３５】内部降圧回路を内蔵した従来のＭＯＳ・ＤＲＡＭの構成を示すブロック図である。
【図３６】内部降圧回路の構成の一例を示すブロック図である。
【図３７】内部降圧回路の詳細な構成を示す回路図である。
【図３８】内部降圧回路の電圧特性を示す図である。
【図３９】図３５の内部降圧回路の動作を説明するための波形図である。
【図４０】内部降圧回路の他の例を示すブロック図である。
【図４１】図４０の内部降圧回路の一部分の詳細な構成を示す回路図である。
【図４２】内部降圧回路の構成の他の例を示す回路図である。
【図４３】バーンイン試験が可能な従来の内部降圧回路の構成を示す回路図である。
【図４４】基準電圧発生回路の詳細な構成を示す回路図である。
【図４５】図４３の内部降圧回路における基準電圧の外部電源電圧依存性を示す図である。
【図４６】図４３の内部降圧回路における内部電源電圧の特性を示す図である。
【図４７】従来の内部降圧回路の問題点を説明するための図である。
【図４８】内部電源線を有さない半導体装置のチップ上の構成を示す模式図である。
【符号の説明】
【０１５９】
１  内部降圧回路、３  ＤＲＡＭ、４  周辺回路、１０  基準電圧発生回路、２０  差動増幅回路、３０  ドライバ回路、４０  ｎチャネルドライバ回路、４５  基準電圧発生回路、５０  バーンインモード設定回路、６０  制御信号発生回路、７０  バーンインモード設定信号発生回路、８０  活性化信号発生回路、Ｌ１  外部電源線、Ｌ２  内部電源線、Ｐ１  電源端子、Ｐ２  接地端子、１Ａ，１Ｂ  内部降圧回路、６０ａ  活性化信号発生回路、９０  レベルシフト回路、１００  増幅回路、１１０  モニタ回路、ｐＶｃｃ  電源パッド、ｐａ  パッド、Ｖｃｃ  外部電源電圧、ＩＶｃｃ  内部電源電圧、ＡＣＴ  活性化信号、φＸ  制御信号、ＢＶＤ  バーンインモード設定信号、ＡＣＴ１，ＡＣＴ２  活性化信号、ＶＲ１，ＶＲ２  基準電圧。
【０１６０】
なお、各図中同一符号は同一または相当部分を示す。
【図１】
2004281044.tif 000003
【図２】
2004281044.tif 000004
【図３】
2004281044.tif 000005
【図４】
2004281044.tif 000006
【図５】
2004281044.tif 000007
【図６】
2004281044.tif 000008
【図７】
2004281044.tif 000009
【図８】
2004281044.tif 000010
【図９】
2004281044.tif 000011
【図１０】
2004281044.tif 000012
【図１１】
2004281044.tif 000013
【図１２】
2004281044.tif 000014
【図１３】
2004281044.tif 000015
【図１４】
2004281044.tif 000016
【図１５】
2004281044.tif 000017
【図１６】
2004281044.tif 000018
【図１７】
2004281044.tif 000019
【図１８】
2004281044.tif 000020
【図１９】
2004281044.tif 000021
【図２０】
2004281044.tif 000022
【図２１】
2004281044.tif 000023
【図２２】
2004281044.tif 000024
【図２３】
2004281044.tif 000025
【図２４】
2004281044.tif 000026
【図２５】
2004281044.tif 000027
【図２６】
2004281044.tif 000028
【図２７】
2004281044.tif 000029
【図２８】
2004281044.tif 000030
【図２９】
2004281044.tif 000031
【図３０】
2004281044.tif 000032
【図３１】
2004281044.tif 000033
【図３２】
2004281044.tif 000034
【図３３】
2004281044.tif 000035
【図３４】
2004281044.tif 000036
【図３５】
2004281044.tif 000037
【図３６】
2004281044.tif 000038
【図３７】
2004281044.tif 000039
【図３８】
2004281044.tif 000040
【図３９】
2004281044.tif 000041
【図４０】
2004281044.tif 000042
【図４１】
2004281044.tif 000043
【図４２】
2004281044.tif 000044
【図４３】
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【図４４】
2004281044.tif 000046
【図４５】
2004281044.tif 000047
【図４６】
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【図４７】
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【図４８】
2004281044.tif 000050