(57)【要約】【課題】メモリ装置（メモリ回路）の信頼性を向上させること。【解決手段】本発明では、メモリセルにワード線とビット線とを接続し、同ビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ回路において、前記ビット線と前記データ線との間に前記通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正回路を設けることにした。【選択図】      図１
2004281015.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにワード線とビット線とを接続し、このビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ回路において、
前記ビット線と前記データ線との間に前記通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正回路を設けたことを特徴とするメモリ回路。
【請求項２】
前記補正回路は、前記データ線にインバータを接続し、このインバータと前記ビット線との間に補正電流を通電するための補正用ゲートを設けたことを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記データ線は、複数のメモリセルを有する複数のメモリバンクに共通に並列接続されていることを特徴とする請求項１又は請求項２に記載のメモリ回路。
【請求項４】
メモリセルにワード線とビット線とを接続し、このビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ装置において、
前記ビット線と前記データ線との間に前記通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正手段を設けたことを特徴とするメモリ装置。
【請求項５】
前記補正手段は、前記データ線にインバータを接続し、このインバータと前記ビット線との間に補正電流を通電するための補正用ゲートを設けたことを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記データ線は、複数のメモリセルを有する複数のメモリバンクに共通に並列接続されていることを特徴とする請求項４又は請求項５に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路及びメモリ装置に関するものである。
【０００２】
【従来の技術】
従来より、コンピュータをはじめとする各種電子機器には、情報を記憶しておくためにメモリ装置が内蔵されている。
【０００３】
かかるメモリ装置の構造について、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例にとり説明すると、図２に示すように、メモリ装置１００は、半導体基板上に形成したメモリ回路１０１を内蔵しており、かかるメモリ回路１０１は、複数のメモリバンク１０２ａ，１０２ｂを有し、これらのメモリバンク１０２ａ，１０２ｂにデータ線１０３を共通に並列接続している。ここで、データ線１０３は、データ信号をそのまま通電する正転データ線１０４と、データ信号をインバータ１０５で反転させて通電する反転データ線１０６とに分岐している。
【０００４】
各メモリバンク１０２ａ，１０２ｂは、複数のワード線１０７ａ，１０７ｂ，１０８ａ，１０８ｂと複数のビット線１０９ａ，１０９ｂ，１１０ａ，１１０ｂとの交差部にセル用ゲート１１１ａ，１１１ｂ，１１２ａ，１１２ｂと記憶保持用コンデンサ１１３ａ，１１３ｂ，１１４ａ，１１４ｂとから構成するメモリセル１１５ａ，１１５ｂ，１１６ａ，１１６ｂを接続するとともに、ビット線１０９ａ，１０９ｂ，１１０ａ，１１０ｂとデータ線１０３との間にセンスアンプ１１７ａ，１１７ｂと通電用ゲート１１８ａ，１１８ｂ，１１９ａ，１１９ｂとを介設している（たとえば、特許文献１参照）。
【０００５】
ここで、各センスアンプ１１７ａ，１１７ｂには、アンプ制御信号線１２０ａ，１２０ｂが接続されており、また、各通電用ゲート１１８ａ，１１８ｂ，１１９ａ，１１９ｂは、バンク毎に選択して駆動されるバンク通電用ゲート１２１ａ，１２１ｂ，１２２ａ，１２２ｂとメモリ全体を一括して駆動されるメモリ通電用ゲート１２３ａ，１２３ｂ，１２４ａ，１２４ｂとから構成しており、バンク通電用ゲート１２１ａ，１２１ｂ，１２２ａ，１２２ｂには、選択ゲート制御信号線１２５ａ，１２５ｂが接続され、メモリ通電用ゲート１２３ａ，１２３ｂ，１２４ａ，１２４ｂには、一括ゲート制御信号線１２６が接続されている。
【０００６】
また、各メモリバンク１０２ａ，１０２ｂは、メモリ電源供給線１２７と各メモリセル１１５ａ，１１５ｂ，１１６ａ，１１６ｂとの間にバンク用ゲート１２８ａ，１２８ｂ，１２９ａ，１２９ｂを介設しており、これらのバンク用ゲート１２８ａ，１２８ｂ，１２９ａ，１２９ｂには、バンク制御信号線１３０ａ，１３０ｂが接続されている。
【０００７】
【特許文献１】
特開２００２−２６９９８４号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記した従来のメモリ装置１００にあっては、ビット線１０９ａ，１０９ｂ，１１０ａ，１１０ｂとデータ線１０３との間に設けた通電用ゲート１１８ａ，１１８ｂ，１１９ａ，１１９ｂでリーク電流が発生した場合に、メモリセル１１５ａ，１１５ｂ，１１６ａ，１１６ｂで記憶した情報を正確に読み出せなくなるおそれがあった。
【０００９】
たとえば、メモリバンク１０２ａのメモリセル１１５ａ及びメモリバンク１０２ｂのメモリセル１１５ｂにそれぞれ「Ｈ」レベル（Ｈｉｇｈ状態）の情報を記憶させている場合（記憶保持用コンデンサ１１３ａ，１１３ｂを電源電圧にチャージしている場合）に、メモリバンク１０２ａのメモリセル１１５ａを活性化させるためにバンク用ゲート１２８ａ，１２９ａ及びセル用ゲート１１１ａを通電状態にすると、ビット線１０９ａは、記憶保持用コンデンサ１１３ａに蓄積された電荷の流入によってメモリ電源電圧（ＨＶＣＣ）よりもわずかに高くなり、ＨＶＣＣ＋αの電位となり、一方、ビット線１１０ａは、ＨＶＣＣの電位となり、センスアンプ１１７ａで「Ｈ」レベルの電圧に増幅される。
【００１０】
そして、ビット線１０９ａの電位がＨＶＣＣ＋αとなっている間に、メモリバンク１０２ｂのメモリセル１１５ｂに「Ｌ」レベルの情報を書込むためにデータ線１０３を「Ｌ」レベルの電位にすると、ビット線１０９ａが「Ｈ」レベルの電位となっているために、通電用ゲート１１８ａの両端に電位差が生じ、かかる電位差によって通電用ゲート１１８ａにリーク電流が生じるおそれがあった。
【００１１】
そして、通電用ゲート１１８ａにリーク電流が生じると、ビット線１０９ａの電位がＨＶＣＣよりも低下してしまい、次にメモリセル１１５ａで記憶した情報を読み出した際にセンスアンプ１１７ａで「Ｌ」レベルの電圧に増幅され、「Ｈ」レベルの情報を読み出せなくなるおそれがあった。
【００１２】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、メモリセルにワード線とビット線とを接続し、このビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ回路において、前記ビット線と前記データ線との間に前記通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正回路を設けることにした。
【００１３】
また、請求項２に係る本発明では、前記請求項１に係る本発明において、前記補正回路は、前記データ線にインバータを接続し、このインバータと前記ビット線との間に補正電流を通電するための補正用ゲートを設けることにした。
【００１４】
また、請求項３に係る本発明では、前記請求項１又は請求項２に係る本発明において、前記データ線は、複数のメモリセルを有する複数のメモリバンクに共通に並列接続することにした。
【００１５】
また、請求項４に係る本発明では、メモリセルにワード線とビット線とを接続し、このビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ装置において、前記ビット線と前記データ線との間に前記通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正手段を設けることにした。
【００１６】
また、請求項５に係る本発明では、前記請求項４に係る本発明において、前記補正手段は、前記データ線にインバータを接続し、このインバータと前記ビット線との間に補正電流を通電するための補正用ゲートを設けることにした。
【００１７】
また、請求項６に係る本発明では、前記請求項４又は請求項５に係る本発明において、前記データ線は、複数のメモリセルを有する複数のメモリバンクに共通に並列接続することにした。
【００１８】
【発明の実施の形態】
本発明に係るメモリ装置は、メモリセルにワード線とビット線とを接続し、同ビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ回路を内蔵するものである。
【００１９】
そして、メモリ回路には、ビット線とデータ線との間に通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正回路を設けている。
【００２０】
かかる補正回路は、通電用ゲートで生じたビット線とデータ線との間でのリーク電流に相当する補正電流をリーク方向とは逆方向に向けて通電することによってリーク電流を相殺するものであり、リーク電流の発生に起因してビット線の電位の増減を防止して、メモリセルで記憶した情報を正確に読み出せるようにしている。
【００２１】
これにより、メモリ装置（メモリ回路）の信頼性を向上させることができる。
【００２２】
補正回路は、具体的には、データ線にインバータを接続し、同インバータとビット線との間に補正電流を通電するための補正用ゲートを設けることによって構成している。
【００２３】
これにより、補正回路を簡単な構成とすることができ、消費電力の増加や回路規模の増大を可及的に少なくすることができる。
【００２４】
また、補正回路を設けたメモリ回路としては、複数のメモリセルを有する複数のメモリバンクを有するメモリ回路とすることもでき、その場合には、データ線を複数のメモリバンクに共通に並列接続する。
【００２５】
これにより、複数のメモリバンクを有するメモリ装置（メモリ回路）であっても、各メモリバンクのメモリセルで記憶した情報を正確に読み出すことができる。
【００２６】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。なお、以下の説明では、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例にとり説明するが、本発明は、これ以外のメモリ装置やメモリ回路にも適用できる。
【００２７】
本発明に係るメモリ装置Ａは、図１に示すように、半導体基板上に形成したメモリ回路１を内蔵しており、かかるメモリ回路１は、複数のメモリバンク２ａ，２ｂを有し、これらのメモリバンク２ａ，２ｂにデータ線３を共通に並列接続している。ここで、データ線３は、データ信号をそのまま通電する正転データ線４と、データ信号をインバータ５で反転させて通電する反転データ線６とに分岐している。
【００２８】
各メモリバンク２ａ，２ｂは、複数のワード線７ａ，７ｂ，８ａ，８ｂと複数のビット線９ａ，９ｂ，１０ａ，１０ｂとの交差部にセル用ゲート１１ａ，１１ｂ，１２ａ，１２ｂと記憶保持用コンデンサ１３ａ，１３ｂ，１４ａ，１４ｂとから構成するメモリセル１５ａ，１５ｂ，１６ａ，１６ｂを接続している。
【００２９】
具体的には、メモリセル１５ａ，１５ｂ，１６ａ，１６ｂは、セル用ゲート１１ａ，１１ｂ，１２ａ，１２ｂとしてのＦＥＴのゲート端子にワード線７ａ，７ｂ，８ａ，８ｂを接続するとともに、ドレイン端子にビット線９ａ，９ｂ，１０ａ，１０ｂを接続する一方、ソース端子に記憶保持用コンデンサ１３ａ，１３ｂ，１４ａ，１４ｂの一端を接続し、同記憶保持用コンデンサ１３ａ，１３ｂ，１４ａ，１４ｂの他端をメモリ電源供給線２７に接続している。なお、メモリ電源供給線２７は、メモリセル１５ａ，１５ｂ，１６ａ，１６ｂでの「Ｈ」レベルの電位と「Ｌ」レベルの電位との中間の電位となっている。
【００３０】
また、各メモリバンク２ａ，２ｂは、メモリ電源供給線２７と各メモリセル１５ａ，１５ｂ，１６ａ，１６ｂとの間にバンク用ゲート２８ａ，２８ｂ，２９ａ，２９ｂを介設している。
【００３１】
具体的には、バンク用ゲート２８ａ，２８ｂ，２９ａ，２９ｂとしてのＦＥＴのドレイン端子にメモリ電源供給線２７を接続し、ゲート端子にバンク制御信号線３０ａ，３０ｂを接続し、ソース端子にビット線９ａ，９ｂ，１０ａ，１０ｂを接続している。
【００３２】
また、各メモリバンク２ａ，２ｂは、ビット線９ａ，９ｂ，１０ａ，１０ｂとデータ線３との間にセンスアンプ１７ａ，１７ｂと通電用ゲート１８ａ，１８ｂ，１９ａ，１９ｂとを介設している。
【００３３】
具体的には、ビット線９ａ，１０ａをセンスアンプ１７ａに接続する一方、ビット線９ｂ，１０ｂをセンスアンプ１７ｂに接続しており、各センスアンプ１７ａ，１７ｂには、アンプ制御信号線２０ａ，２０ｂが接続されている。かかるセンスアンプ１７ａ，１７ｂは、一対のビット線９ａ，１０ａ又は一対のビット線９ｂ，１０ｂの間での電位差に応じて、ビット線９ａ，９ｂ，１０ａ，１０ｂの電位を「Ｈ」レベル又は「Ｌ」レベルの電位に増幅するものである。
【００３４】
また、各通電用ゲート１８ａ，１８ｂ，１９ａ，１９ｂは、バンク毎に選択して駆動されるバンク通電用ゲート２１ａ，２１ｂ，２２ａ，２２ｂとメモリ全体を一括して駆動されるメモリ通電用ゲート２３ａ，２３ｂ，２４ａ，２４ｂとを直列接続した構成としている。そして、バンク通電用ゲート２１ａ，２１ｂ，２２ａ，２２ｂとしてのＦＥＴのドレイン端子にビット線９ａ，９ｂ，１０ａ，１０ｂを接続するとともに、ゲート端子に選択ゲート制御信号線２５ａ，２５ｂを接続し、さらには、ソース端子にメモリ通電用ゲート２３ａ，２３ｂ，２４ａ，２４ｂとしてのＦＥＴのドレイン端子を接続している。また、メモリ通電用ゲート２３ａ，２３ｂ，２４ａ，２４ｂとしてのＦＥＴのゲート端子には、一括ゲート制御信号線２６が接続されており、ソース端子には、データ線３が接続されている。なお、メモリ通電用ゲート２３ａ，２３ｂは、正転データ線４に接続し、メモリ通電用ゲート２４ａ，２４ｂは、反転データ線６に接続している。
【００３５】
そして、本発明では、ビット線９ａ，９ｂ，１０ａ，１０ｂとデータ線３（正転データ線４又は反転データ線６）との間に通電用ゲート１８ａ，１８ｂ，１９ａ，１９ｂで生じたリーク電流のリーク方向とは逆方向に向けて補正電流を通電する補正手段としての補正回路３１ａ，３１ｂ，３２ａ，３２ｂを介設している。
【００３６】
具体的には、補正回路３１ａ，３１ｂ，３２ａ，３２ｂは、ビット線９ａ，９ｂ，１０ａ，１０ｂにバンク通電用ゲート２１ａ，２１ｂ，２２ａ，２２ｂと対をなす第１の補正用ゲート３３ａ，３３ｂ，３４ａ，３４ｂとしてのＦＥＴのドレイン端子を接続するとともに、そのソース端子にメモリ通電用ゲート２３ａ，２３ｂ，２４ａ，２４ｂと対をなす第２の補正用ゲート３５ａ，３５ｂ，３６ａ，３６ｂとしてのＦＥＴのドレイン端子を接続し、そのソース端子にデータ線３を接続している。なお、補正用ゲート３５ａ，３５ｂは、正転データ線４に接続し、補正用ゲート３６ａ，３６ｂは、反転データ線６に接続している。
【００３７】
かかる補正回路３１ａ，３１ｂ，３２ａ，３２ｂは、通電用ゲート１８ａ，１８ｂ，１９ａ，１９ｂで生じたビット線９ａ，９ｂ，１０ａ，１０ｂとデータ線３（正転データ線４又は反転データ線６）との間でのリーク電流に相当する補正電流をリーク方向とは逆方向に向けて通電することによってリーク電流を相殺するものである。
【００３８】
すなわち、ビット線９ａ，９ｂ，１０ａ，１０ｂの電位とデータ線３の電位に差がある場合には、その電位差が通電用ゲート１８ａ，１８ｂ，１９ａ，１９ｂのドレイン−ソース間に印加されるため、通電用ゲート１８ａ，１８ｂ，１９ａ，１９ｂでリークが生じる場合があるが、仮にリークが発生したとしても、補正回路３１ａ，３１ｂ，３２ａ，３２ｂの第１の補正用ゲート３３ａ，３３ｂ，３４ａ，３４ｂ及び第２の補正用ゲート３５ａ，３５ｂ，３６ａ，３６ｂにビット線９ａ，９ｂ，１０ａ，１０ｂとデータ線３との間の電位差とは高低が逆の電位差が印加され、これにより、補正回路３１ａ，３１ｂ，３２ａ，３２ｂにリーク電流とは逆方向の補正電流が流れてリーク電流が相殺される。
【００３９】
したがって、本発明では、補正回路３１ａ，３１ｂ，３２ａ，３２ｂによってリーク電流の発生に起因するビット線９ａ，９ｂ，１０ａ，１０ｂの電位の増減を防止することができ、メモリセル１５ａ，１５ｂ，１６ａ，１６ｂで記憶した情報を正確に読み出すことができるので、メモリ装置Ａ（メモリ回路１）の信頼性を向上させることができる。
【００４０】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００４１】
すなわち、請求項１に係る本発明では、メモリセルにワード線とビット線とを接続し、同ビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ回路において、前記ビット線と前記データ線との間に前記通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正回路を設けているため、ビット線とデータ線との間に設けた通電用ゲートでリークが生じても、メモリセルで記憶した情報を正確に読み出すことができ、メモリ回路の信頼性を向上させることができる。
【００４２】
また、請求項２に係る本発明では、前記補正回路として、前記データ線にインバータを接続し、同インバータと前記ビット線との間に補正電流を通電するための補正用ゲートを設けているため、補正回路を簡単な構成とすることができ、消費電力の増加や回路規模の増大を可及的に少なくすることができる。
【００４３】
また、請求項３に係る本発明では、前記データ線を複数のメモリセルを有する複数のメモリバンクに共通に並列接続しているため、複数のメモリバンクを有するメモリ回路であっても、各メモリバンクのメモリセルで記憶した情報を正確に読み出すことができる。
【００４４】
また、請求項４に係る本発明では、メモリセルにワード線とビット線とを接続し、同ビット線にデータ線をデータ信号を通電するための通電用ゲートを介して接続したメモリ装置において、前記ビット線と前記データ線との間に前記通電用ゲートで生じたリーク電流のリーク方向とは逆方向の通電を行う補正手段を設けているため、ビット線とデータ線との間に設けた通電用ゲートでリークが生じても、メモリセルで記憶した情報を正確に読み出すことができ、メモリ装置の信頼性を向上させることができる。
【００４５】
また、請求項５に係る本発明では、前記補正手段として、前記データ線にインバータを接続し、同インバータと前記ビット線との間に補正電流を通電するための補正用ゲートを設けているため、補正手段を簡単な構成とすることができ、消費電力の増加や回路規模の増大を可及的に少なくすることができる。
【００４６】
また、請求項６に係る本発明では、前記データ線を複数のメモリセルを有する複数のメモリバンクに共通に並列接続しているため、複数のメモリバンクを有するメモリ回路であっても、各メモリバンクのメモリセルで記憶した情報を正確に読み出すことができる。
【図面の簡単な説明】
【図１】本発明に係るメモリ装置を示す回路図。
【図２】従来のメモリ装置を示す回路図。
【符号の説明】
Ａ  メモリ装置
１  メモリ回路
２ａ，２ｂ  メモリバンク
３  データ線
４  正転データ線
５  インバータ
６  反転データ線
７ａ，７ｂ，８ａ，８ｂ  ワード線
９ａ，９ｂ，１０ａ，１０ｂ  ビット線
１１ａ，１１ｂ，１２ａ，１２ｂ  セル用ゲート
１３ａ，１３ｂ，１４ａ，１４ｂ  記憶保持用コンデンサ
１５ａ，１５ｂ，１６ａ，１６ｂ  メモリセル
１７ａ，１７ｂ  センスアンプ
１８ａ，１８ｂ，１９ａ，１９ｂ  通電用ゲート
２７  メモリ電源供給線
３１ａ，３１ｂ，３２ａ，３２ｂ  補正回路
３３ａ，３３ｂ，３４ａ，３４ｂ  第１の補正用ゲート
３５ａ，３５ｂ，３６ａ，３６ｂ  補正用ゲート
【図１】
2004281015.tif 000003
【図２】
2004281015.tif 000004