(57)【要約】【課題】集積度の低下を回避又は抑制しつつ、電流駆動能力の微調整が可能な、半導体装置の設計方法を得る。【解決手段】本発明に係るＭＯＳＦＥＴの設計方法は、素子分離絶縁膜を形成するためのパターニング工程で使用されるフォトマスクの設計に関するものである。素子形成領域は、外周に沿って凸部８ａ，８ｂが形成された上面構造を有している。従って、凸部８ａ，８ｂが形成されていない場合を基準として、素子分離絶縁膜２から半導体基板１に加わるストレスが変化する。そのため、ゲート構造３が形成されている部分の半導体基板１に加わるストレスを、凸部８ａ，８ｂの形成によって微調整することができ、その結果、ＭＯＳＦＥＴの電流駆動能力を所望の値に設定することが可能となる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体装置の設計方法であって、
設計対象である前記半導体装置は、
半導体基板と、
前記半導体基板の主面内に部分的に形成された素子分離絶縁膜と、
前記素子分離絶縁膜によって規定される素子形成領域内において、前記半導体基板の前記主面上に部分的に形成されたゲート構造と、
前記素子形成領域内において、前記半導体基板の前記主面内に形成され、前記ゲート構造の下方のチャネル形成領域を挟んで対を成すソース・ドレイン領域とを備え、
前記素子形成領域の形状によって、前記ゲート構造が形成されている部分の前記半導体基板に加わるストレスが調整されることを特徴とする半導体装置の設計方法。
【請求項２】
前記素子形成領域は、外周に沿って少なくとも一つの凸形状が形成された上面構造を有する、請求項１に記載の半導体装置の設計方法。
【請求項３】
前記素子形成領域は、外周に沿って少なくとも一つの凹形状が形成された上面構造を有する、請求項１に記載の半導体装置の設計方法。
【請求項４】
前記素子形成領域の上面のコーナー部分の曲率は、矩形状の開口パターンを有するフォトマスクを用いたパターニングにより形成された素子分離絶縁膜によって規定される素子形成領域の上面のコーナー部分の曲率よりも大きい、請求項１に記載の半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の設計方法に関し、特に、電流駆動能力の微調整が可能なＭＯＳＦＥＴの設計方法に関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴの設計方法では、コンタクトプラグとゲート電極との間の距離に応じて、電流駆動能力の調整が行われている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−１８６４９５号公報（図３，４）
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のＭＯＳＦＥＴの設計方法によると、電流駆動能力の調整幅を広げるべく、ゲート電極が延在する方向に垂直な方向に大きく突き出した突出部を、ソース・ドレイン領域が備えている必要がある。従って、集積度が低下するという問題がある。
【０００５】
本発明はかかる問題を解決するために成されたものであり、集積度の低下を回避又は抑制しつつ、電流駆動能力の微調整が可能な半導体装置の設計方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明によれば、設計対象である半導体装置は、半導体基板と、半導体基板の主面内に部分的に形成された素子分離絶縁膜と、素子分離絶縁膜によって規定される素子形成領域内において、半導体基板の主面上に部分的に形成されたゲート構造と、素子形成領域内において、半導体基板の主面内に形成され、ゲート構造の下方のチャネル形成領域を挟んで対を成すソース・ドレイン領域とを備えている。素子形成領域の形状によって、ゲート構造が形成されている部分の半導体基板に加わるストレスが調整される。
【０００７】
【発明の実施の形態】
本発明は半導体装置の設計方法に関し、特に、素子分離絶縁膜を形成するためのパターニング工程で使用されるフォトマスクの設計手法に関するものである。以下、ＭＯＳＦＥＴを例にとり、本発明の実施の形態について具体的に説明する。
【０００８】
実施の形態１．
図１は、本発明の実施の形態１に関して、ＭＯＳＦＥＴの構造を示す図である。図１（Ａ）は、ＭＯＳＦＥＴの上面構造を示している。図１（Ｂ）は、図１（Ａ）に示された素子分離絶縁膜２を形成するためのパターニング工程で使用されるフォトマスクの開口パターンを示している。また、図２は、図１（Ａ）に示したラインＩＩ−ＩＩに沿った位置に関する断面図である。なお、図１（Ａ）では、図２に示された層間絶縁膜１１の記載が省略されている。
【０００９】
図２を参照して、ＭＯＳＦＥＴは、シリコンから成る半導体基板１と、酸化シリコンから成る素子分離絶縁膜２と、ゲート構造３と、対を成すソース・ドレイン領域６ａ，６ｂとを備えている。素子分離絶縁膜２は、半導体基板１の上面内に部分的に形成されている。ゲート構造３は、素子分離絶縁膜２によって規定される素子形成領域内において、半導体基板１の上面上に部分的に形成されている。また、ゲート構造３は、酸化シリコンから成るゲート絶縁膜４と、ドープトポリシリコンから成るゲート電極５とを有している。ゲート電極５の側面には、窒化シリコンから成るサイドウォール１０が形成されている。
【００１０】
ソース・ドレイン領域６ａ，６ｂは、素子形成領域内における半導体基板１の上面内に形成されている。また、ソース・ドレイン領域６ａ，６ｂは、ゲート構造３の下方に規定されるチャネル形成領域を挟んで、互いに対向している。ソース・ドレイン領域６ａは、比較的浅く形成された第１の不純物導入領域６ａ１と、比較的深く形成された第２の不純物導入領域６ａ２とを有している。同様に、ソース・ドレイン領域６ｂは、比較的浅く形成された第１の不純物導入領域６ｂ１と、比較的深く形成された第２の不純物導入領域６ｂ２とを有している。ＭＯＳＦＥＴ及び素子分離絶縁膜２を覆って、酸化シリコンから成る層間絶縁膜１１が形成されている。なお、以上で述べた各部の材質は一例であり、他の材質であってもよい。また、ＭＯＳＦＥＴの構造は一例であり、どのような構造であってもよい。
【００１１】
図２に示したように素子分離絶縁膜２がトレンチ型である場合、素子分離絶縁膜２の形成工程は、（ａ）半導体基板１上にシリコン酸化膜及びシリコン窒化膜をこの順に全面的に形成する工程と、（ｂ）シリコン窒化膜をパターニングする工程と、（ｃ）パターニングされたシリコン窒化膜をエッチングマスクとして用いて、エッチングによって半導体基板１内に凹部を形成する工程と、（ｄ）凹部内をシリコン酸化膜によって充填する工程とを含む。
【００１２】
また、素子分離絶縁膜２がＬＯＣＯＳ型である場合、素子分離絶縁膜２の形成工程は、（ａ）半導体基板１上にシリコン酸化膜及びシリコン窒化膜をこの順に全面的に形成する工程と、（ｂ）シリコン窒化膜をパターニングする工程と、（ｃ）シリコン窒化膜が形成されていない部分の半導体基板１を熱酸化する工程とを含む。
【００１３】
図１（Ａ）を参照して、素子形成領域には、凸部８ａ，８ｂが形成されている。換言すると、素子形成領域は、外周に沿って凸部８ａ，８ｂが形成された上面構造を有している。上記した素子分離絶縁膜２の形成工程の工程（ｂ）において、シリコン窒化膜をパターニングする際に、図１（Ｂ）に示した開口パターンを有するフォトマスクを用いて写真製版を行うことにより、凸部８ａ，８ｂを有する素子形成領域を得ることができる。
【００１４】
図１（Ｂ）に示した開口パターンを有するフォトマスクでは、開口パターンの各コーナー部分がいずれも直角に規定されている。これに対して、図１（Ａ）に示すように、素子形成領域の各コーナー部分は、僅かに丸みを帯びている。これは、上記した素子分離絶縁膜２の形成工程の工程（ｂ）において、シリコン窒化膜上に形成されたフォトレジストを露光する際の、近接効果の影響によるものである。
【００１５】
また、図１（Ａ）を参照して、ＭＯＳＦＥＴは、コンタクトプラグ７ａ，７ｂを備えている。コンタクトプラグ７ａ，７ｂは、ゲート構造３から所定の距離Ｌ（固定値）だけ離れた箇所で、ソース・ドレイン領域６ａ，６ｂにそれぞれ接続されている。また、コンタクトプラグ７ａ，７ｂは、図２に示した層間絶縁膜１１内に形成されており、また、凸部８ａ，８ｂが形成されていない部分のソース・ドレイン領域６ａ，６ｂ上に形成されている。
【００１６】
図１（Ａ）に示したように、素子形成領域は、外周に沿って凸部８ａ，８ｂが形成された上面構造を有している。従って、凸部８ａ，８ｂが形成されていない場合を基準として、素子分離絶縁膜２から半導体基板１に加わるストレスが変化する。ところで、ＭＯＳＦＥＴの電流駆動能力は、ゲート構造３が形成されている部分の半導体基板１に加わるストレスの大きさによって変動する。そのため、本実施の形態１に係るＭＯＳＦＥＴの設計方法によると、ゲート構造３が形成されている部分の半導体基板１に加わるストレスを、凸部８ａ，８ｂの形成によって微調整することができ、その結果、ＭＯＳＦＥＴの電流駆動能力を所望の値に設定することが可能となる。
【００１７】
図３〜５は、本実施の形態１の変形例に関して、ＭＯＳＦＥＴの構造をそれぞれ示す図である。各図（Ａ）は、ＭＯＳＦＥＴの上面構造を示している。各図（Ｂ）は、各図（Ａ）に示された素子分離絶縁膜２を形成するためのパターニング工程で使用されるフォトマスクの開口パターンを示している。
【００１８】
図３（Ａ）に示すように、それぞれ複数の凸部８ａ，８ｂを形成してもよい。図４（Ａ）に示すように、ゲート構造３が延在する方向に関する寸法が凸部８ａ，８ｂよりも大きい凸部８ａａ，８ｂｂを形成してもよい。図５（Ａ）に示すように、ソース・ドレイン領域６ａ，６ｂのコーナー部分に凸部８ａ，８ｂを形成してもよい。図１（Ａ），５（Ａ）では、素子形成領域の外周を規定する四辺のうち、ゲート構造３が延在する方向に平行な方向に延在する辺に沿って凸部８ａ，８ｂが形成されているが、凸部８ａ，８ｂは、ゲート構造３が延在する方向に垂直な方向に延在する辺に沿って形成されていてもよい。
【００１９】
これらの変形例に係る構造を採用すると、図１に示した構造と比較して、ゲート構造３が形成されている部分の半導体基板１に加わるストレスの大きさが増減する。そのため、図１に示した構造を基準として、ＭＯＳＦＥＴの電流駆動能力を異ならせることができる。
【００２０】
なお、凸部８（即ち、凸部８ａ，８ｂ，８ａａ，８ｂｂ）の面積が過大になると、半導体装置の集積度が低下してしまう。そこで、集積度の低下を抑制すべく、凸部８のトータルの面積が、凸部８が形成されていない部分の素子形成領域の面積の例えば３０％以下になるように、凸部８の大きさや個数を設定することが望ましい。
【００２１】
実施の形態２．
図６は、本発明の実施の形態２に関して、ＭＯＳＦＥＴの構造を示す図である。図６（Ａ）は、ＭＯＳＦＥＴの上面構造を示している。図６（Ｂ）は、図６（Ａ）に示された素子分離絶縁膜２を形成するためのパターニング工程で使用されるフォトマスクの開口パターンを示している。
【００２２】
素子形成領域には、図１（Ａ）に示した凸部８ａ，８ｂの代わりに、凹部９ａ，９ｂが形成されている。換言すると、素子形成領域は、外周に沿って凹部９ａ，９ｂが形成された上面構造を有している。なお、図３〜５に示した変形例と同様に、凹部９ａ，９ｂの個数、寸法、形成箇所を任意に変更してもよい。
【００２３】
凸部８ａ，８ｂが形成されている場合と同様に、凹部９ａ，９ｂを形成することによっても、凹部９ａ，９ｂが形成されていない場合を基準として、素子分離絶縁膜２から半導体基板１に加わるストレスを変化させることができる。そのため、本実施の形態２に係るＭＯＳＦＥＴの設計方法によっても、上記実施の形態１と同様に、ＭＯＳＦＥＴの電流駆動能力を所望の値に設定することが可能となる。
【００２４】
しかも、凸部８ａ，８ｂが形成される場合とは異なり、凹部９ａ，９ｂを形成する場合には素子形成領域の面積が増加しない。そのため、集積度が低下することを回避できる。
【００２５】
実施の形態３．
図７は、本発明の実施の形態３に関して、ＭＯＳＦＥＴの構造を示す図である。図７（Ａ）は、ＭＯＳＦＥＴの上面構造を示している。図７（Ｂ）は、図７（Ａ）に示された素子分離絶縁膜２を形成するためのパターニング工程で使用されるフォトマスクの開口パターンを示している。
【００２６】
本実施の形態３では、素子分離絶縁膜２を形成するためのパターニング工程において、矩形状の開口パターンを有する一般的なフォトマスクではなく、図７（Ｂ）に示すように、コーナー部分が丸みを帯びた開口パターンを有するフォトマスクが使用される。その結果、図７（Ａ）に示すように、素子形成領域のコーナー部分の曲率は、矩形状の開口パターンを有するフォトマスクが使用された場合に得られる素子形成領域のコーナー部分の曲率（例えば図１（Ａ）参照）よりも、大きくなっている。
【００２７】
凸部８ａ，８ｂが形成されている場合と同様に、素子形成領域のコーナー部分の曲率を変化させることによっても、素子分離絶縁膜２から半導体基板１に加わるストレスを変化させることができる。そのため、本実施の形態３に係るＭＯＳＦＥＴの設計方法によっても、上記実施の形態１，２と同様に、ＭＯＳＦＥＴの電流駆動能力を所望の値に設定することが可能となる。
【００２８】
しかも、凸部８ａ，８ｂが形成される場合とは異なり、素子形成領域のコーナー部分の曲率を変化させる場合には、素子形成領域の面積が増加しない。そのため、集積度が低下することを回避できる。
【００２９】
【発明の効果】
この発明によれば、集積度の低下を回避又は抑制しつつ、半導体装置の電流駆動能力を所望に設定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に関して、ＭＯＳＦＥＴの構造を示す図である。
【図２】図１（Ａ）に示したラインＩＩ−ＩＩに沿った位置に関する断面図である。
【図３】本発明の実施の形態１の変形例に関して、ＭＯＳＦＥＴの構造を示す図である。
【図４】本発明の実施の形態１の変形例に関して、ＭＯＳＦＥＴの構造を示す図である。
【図５】本発明の実施の形態１の変形例に関して、ＭＯＳＦＥＴの構造を示す図である。
【図６】本発明の実施の形態２に関して、ＭＯＳＦＥＴの構造を示す図である。
【図７】本発明の実施の形態３に関して、ＭＯＳＦＥＴの構造を示す図である。
【符号の説明】
１  半導体基板、２  素子分離絶縁膜、３  ゲート構造、６ａ，６ａａ，６ｂ，６ｂｂ  ソース・ドレイン領域、８ａ，８ａａ，８ｂ，８ｂｂ  凸部、９ａ，９ｂ  凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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