(57)【要約】【課題】大きなドレイン電流を流せるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有する半導体装置を提供する。【解決手段】半導体基板上に第１ＭＩＳＦＥＴを設け、半導体基板の表面上に半導体基板に第１応力を作用させる第１ゲート側壁を形成する。その半導体基板上に第２ＭＩＳＦＥＴを設け、半導体基板の表面上に半導体基板に第１応力より圧縮応力が小さい第２応力を作用させる第２ゲート側壁を形成する。【選択図】      図１
2004193166.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に設けられ前記半導体基板に第１応力を作用させる第１ゲート側壁を有し、前記半導体基板上に設けられる第１金属絶縁物半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）と、
前記半導体基板の表面上に設けられ前記半導体基板に前記第１応力より圧縮応力が小さい第２応力を作用させる第２ゲート側壁を有し、前記半導体基板１上に設けられる第２ＭＩＳＦＥＴとを有することを特徴とする半導体装置。
【請求項２】
前記第１ＭＩＳＦＥＴが、ｐＭＩＳＦＥＴであり、
前記第２ＭＩＳＦＥＴが、ｎＭＩＳＦＥＴであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート側壁は、第１シリコン窒化膜を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１ゲート側壁は、前記半導体基板上に配置された第１シリコン酸化膜を有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１シリコン窒化膜は、前記半導体基板上に配置されることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項６】
前記第１シリコン窒化膜の膜厚が、前記第２ゲート側壁が有する第２シリコン窒化膜の膜厚より厚いことを特徴とする請求項３乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１シリコン酸化膜の膜厚が、前記第２ゲート側壁が有し前記半導体基板上に配置された第２シリコン酸化膜の膜厚より薄いことを特徴とする請求項４乃至６のいずれか１つに記載の半導体装置。
【請求項８】
前記第２ゲート側壁が、酸化シリコンであることを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項９】
前記第１ゲート側壁が、窒化シリコンであることを特徴とする請求項１、請求項２又は請求項８に記載の半導体装置。
【請求項１０】
前記第１ゲート側壁の前記半導体基板との接触面積は、前記第２ゲート側壁の前記半導体基板との接触面積より大きいことを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第１ゲート側壁が、前記半導体基板に前記第１応力を作用させ、酸化シリコンであることを特徴とする請求項８又は請求項１０に記載の半導体装置。
【請求項１２】
前記第２ゲート側壁が、前記半導体基板に前記第２応力を作用させ、窒化シリコンであることを特徴とする請求項９又は請求項１０に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属絶縁物半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）を有する半導体装置に関し、特に、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを１つの半導体基板上に有する半導体装置に関する。
【０００２】
【従来の技術】
ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを１つの半導体基板上に有する半導体装置は、相補型金属酸化物半導体構造（ＣＭＯＳ）回路を構成することができる。ＣＭＯＳ回路は、消費電力を低減できるので、近年、多くの半導体装置で用いられている。
【０００３】
半導体装置は、動作速度をより速くすることが常に望まれている。動作速度を速くするためには、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのドレイン電流を大きくすればよい。しかし、ドレイン電流は、半導体基板を構成する半導体の固有値である電子とホールの移動度に基づく上限値を有すると考えられていた。従って、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのドレイン電流はその上限値に達しつつあった。このことにより、半導体装置の動作速度は速くなりにくくなっていた。
【０００４】
一方、半導体装置の動作速度を速くするために、半導体装置の微細化も行われる。半導体装置の微細化にともない、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの構造によって、チャネル領域の応力が変化した。ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのゲート側壁の構造を変えると、チャネル領域の応力が変わった（例えば、非特許文献１参照。）。ゲート側壁は、シリコン酸化膜とシリコン窒化膜の積層構造を有し、シリコン酸化膜とシリコン窒化膜の膜厚を変えるとチャネル領域の応力が変わった。
【０００５】
【非特許文献１】
森藤英治、外，「シンポ  オン  ＶＬＳＩ  テクノロジー，２００１  ダイジェスト  オブ  テクニカル  ペーパーズ（Ｓｙｍｐ．  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，２００１  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ），（アメリカ合衆国），２０００年６月１１日，ｐ．１１７，２００１
【０００６】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、大きなドレイン電流を流せるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有する半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、半導体基板と、この半導体基板の表面上に設けられ半導体基板に第１応力を作用させる第１ゲート側壁を有し半導体基板上に設けられる第１ＭＩＳＦＥＴと、半導体基板の表面上に設けられ半導体基板に第１応力より圧縮応力が小さい第２応力を作用させる第２ゲート側壁を有し半導体基板上に設けられる第２ＭＩＳＦＥＴとを有する半導体装置にある。
【０００８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１（ａ）と図１（ｂ）に示すように、半導体基板１としてｐ型シリコン基板を有している。半導体基板１上には、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴが設けられている。
【００１０】
ｎＭＩＳＦＥＴは、図１（ａ）に示すように、ｐ型シリコン基板（Ｓｉ）１内でｐ型シリコン基板１の表面を含む領域に、ソース領域３、ライトドープトドレイン（ＬＤＤ）領域４、５、ドレイン領域６を有し、ｐ型シリコン基板１の表面上に、ゲート絶縁膜１１、ゲート電極１３とゲート側壁１５乃至１７を有する。
【００１１】
ｐ型シリコン基板１は、ｐ型シリコン基板１の表面を含む領域に、ｐウェルを有していてもよい。この場合は、ｐウェルが、ソース領域３、ＬＤＤ領域４、５、ドレイン領域６を有する。ソース領域３とドレイン領域６はｎ型シリコンで構成され、互いに離れて配置される。ＬＤＤ領域４は、不純物濃度がソース領域３の不純物濃度より低いｎ型シリコンで構成される。ＬＤＤ領域４は、ソース領域３に電気的に接する。ＬＤＤ領域５は、不純物濃度がドレイン領域６の不純物濃度より低いｎ型シリコンで構成される。ＬＤＤ領域５は、ドレイン領域６に電気的に接する。ＬＤＤ領域５は、ＬＤＤ領域４から離れて配置される。ＬＤＤ領域４とＬＤＤ領域５の間で、ｐ型シリコン基板１内でｐ型シリコン基板１の表面を含む領域は、ｎチャネル領域となる。
【００１２】
ゲート絶縁膜１１は、ＬＤＤ領域４、５とｎチャネル領域の上に設けられる。ゲート電極１３は、ゲート絶縁膜１１の上に設けられる。
【００１３】
ゲート側壁１５乃至１７は、ｐ型シリコン基板１の表面上に設けられる。ゲート側壁１５乃至１７は、ソース領域３、ＬＤＤ領域４、５、ドレイン領域６の上に設けられる。ゲート側壁１５乃至１７の側面は、ゲート絶縁膜１１とゲート電極１３の側面に接する。ゲート側壁１５乃至１７は、シリコン酸化膜（ＳｉＯ２）１５、シリコン窒化膜（Ｓｉ３Ｎ４）１６と酸化シリコンの肩部１７を有している。シリコン酸化膜１５の裏面は、ソース領域３、ＬＤＤ領域４、５、ドレイン領域６の上面に接する。また、シリコン酸化膜１５の裏面は、ゲート絶縁膜１１とゲート電極１３の側面に接する。シリコン窒化膜１６の裏面は、シリコン酸化膜１５の表面に接する。シリコン窒化膜１６とシリコン酸化膜１５は、積層構造をなす。肩部１７は、シリコン窒化膜１６の表面に接する。
【００１４】
ｐＭＩＳＦＥＴは、図１（ｂ）に示すように、ｐ型シリコン基板１は、ｐ型シリコン基板１の表面を含む領域に、ｎウェル２を有する。ｎウェル２内でｎウェル２の表面を含む領域に、ソース領域７、ＬＤＤ領域８、９、ドレイン領域１０を有し、ｐ型シリコン基板１の表面上に、ゲート絶縁膜１２、ゲート電極１４とゲート側壁１８乃至２０を有する。
【００１５】
ソース領域７とドレイン領域１０はｐ型シリコンで構成され、互いに離れて配置される。ＬＤＤ領域８は、不純物濃度がソース領域７の不純物濃度より低いｐ型シリコンで構成される。ＬＤＤ領域８は、ソース領域７に電気的に接する。ＬＤＤ領域９は、不純物濃度がドレイン領域１０の不純物濃度より低いｐ型シリコンで構成される。ＬＤＤ領域９は、ドレイン領域１０に電気的に接する。ＬＤＤ領域９は、ＬＤＤ領域８から離れて配置される。ＬＤＤ領域８とＬＤＤ領域９の間で、ｎウェル２内でｎウェル２の表面を含む領域は、ｐチャネル領域となる。
【００１６】
ゲート絶縁膜１２は、ＬＤＤ領域８、９とｐチャネル領域の上に設けられる。ゲート電極１４は、ゲート絶縁膜１２の上に設けられる。
【００１７】
ゲート側壁１８乃至２０は、ｎウェル２の表面上に設けられる。ゲート側壁１８乃至２０は、ソース領域７、ＬＤＤ領域８、９、ドレイン領域１０の上に設けられる。ゲート側壁１８乃至２０の側面は、ゲート絶縁膜１２とゲート電極１４の側面に接する。ゲート側壁１８乃至２０は、シリコン酸化膜１８、シリコン窒化膜１９と酸化シリコンの肩部２０を有している。シリコン酸化膜１８の裏面は、ソース領域７、ＬＤＤ領域８、９、ドレイン領域１０の上面に接する。また、シリコン酸化膜１８の裏面は、ゲート絶縁膜１２とゲート電極１４の側面に接する。シリコン窒化膜１９の裏面は、シリコン酸化膜１８の表面に接する。シリコン窒化膜１９とシリコン酸化膜１８は、積層構造をなす。肩部２０は、シリコン窒化膜１９の表面に接する。
【００１８】
第１の実施の形態では、図２に示すように、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのゲート長を０．１１μｍに固定し、ゲート側壁のシリコン酸化膜１５、１８の膜厚とシリコン窒化膜１６、１９の膜厚を変化させた際の、ｎチャネル領域とｐチャネル領域の圧縮応力の変化をシミュレーションにより計算した。シリコン酸化膜１５、１８の膜厚を、０ｎｍ（シリコン酸化膜１５、１８を形成しない。）、１０ｎｍ、２０ｎｍと３０ｎｍに変化させた。シリコン窒化膜１６、１９の膜厚を、１０ｎｍ、１５ｎｍと２０ｎｍに変化させた。
【００１９】
これより、シリコン酸化膜１５、１８の膜厚を薄くするほど、圧縮応力を大きくすることができた。また、シリコン窒化膜１６、１９の膜厚を厚くするほど、圧縮応力を大きくすることができた。シリコン酸化膜１５、１８とシリコン窒化膜１６、１９を有するゲート側壁１５乃至１７、１８乃至２０は、ｎチャネル領域とｐチャネル領域を含めたｐ型シリコン基板１に圧縮応力を作用させていると考えられた。すなわち、圧縮応力を大きくするには、シリコン酸化膜１５、１８の膜厚を薄くし、シリコン窒化膜１６、１９の膜厚を厚くすればよいことがわかった。反対に、圧縮応力を小さくするには、さらには、引っ張り応力を大きくするには、シリコン酸化膜１５、１８の膜厚を厚くし、シリコン窒化膜１６、１９の膜厚を薄くすればよいことがわかった。ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力とｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力とを、互いに独立して制御することが可能になった。
【００２０】
図２に基づいてｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力とｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を変えて、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを製造した。図３に示すように、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力を小さくし引っ張り応力を大きくするほど、ｎＭＩＳＦＥＴのドレイン電流を大きくすることができた。また、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくし引っ張り応力を小さくするほど、ｐＭＩＳＦＥＴのドレイン電流を大きくすることができた。ドレイン電流を大きくできたのは、圧縮応力によってｎチャネル領域とｐチャネル領域の電子とホールの移動度が増大したためと考えられた。
【００２１】
すなわち、ｎＭＩＳＦＥＴに関しては、シリコン酸化膜１５の膜厚を厚くし、シリコン窒化膜１６の膜厚を薄くする。このことにより、ｎチャネル領域の圧縮応力が小さくなり、ドレイン電流を大きくすることができる。ｐＭＩＳＦＥＴに関しては、シリコン酸化膜１８の膜厚を薄くし、シリコン窒化膜１９の膜厚を厚くする。このことにより、ｐチャネル領域の圧縮応力が大きくなり、ドレイン電流を大きくすることができる。ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方のドレイン電流を大きくすることができるので、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方を有するＣＭＯＳ回路等の半導体装置の動作速度を速くすることができ、駆動力を大きくすることができる。
【００２２】
そして、これらの効果を得るための具体的な必要条件としては、ｐＭＩＳＦＥＴのシリコン窒化膜１９の膜厚を、ｎＭＩＳＦＥＴのシリコン窒化膜１６の膜厚より厚くすることが考えられる。あるいは、ｐＭＩＳＦＥＴのシリコン酸化膜１８の膜厚が、ｎＭＩＳＦＥＴのシリコン酸化膜１５の膜厚より薄くすることが考えられる。これらのことにより、必要条件として、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力をｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より大きくすることが、達成できる。すなわち、この必要条件を満足することで、十分条件であるｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力は大きくすることと、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力は小さくすることが達成可能になる。
【００２３】
第１の実施の形態の半導体装置の製造方法は、まず、図４（ａ）と図４（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、ｎウェル２を形成した。ｎウェル２の形成は、フォトリソグラフィとイオン注入によった。
【００２４】
ゲート絶縁膜１１、１２となるシリコン酸化膜を熱酸化により形成した。このシリコン酸化膜上に、ゲート電極１３、１４となるポリシリコン膜を気相化学成長（ＣＶＤ）法により成膜した。このポリシリコン膜にゲート電極１３、１４毎にイオン注入を行った。フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）により、ポリシリコン（Ｓｉ）膜とシリコン酸化膜から、ゲート電極１３、１４とゲート絶縁膜１１、１２を形成した。ゲート電極１３、１４をマスクにイオン注入を行い、ＬＤＤ領域４、５、８、９を形成した。
【００２５】
シリコン酸化膜２１を、テトラエチルオルソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ２ＣＨ３）４）を用いたＣＶＤ法により成膜した。シリコン酸化膜２１の膜厚を１０ｎｍに設定した。シリコン窒化膜２２を、ＣＶＤ法により成膜した。シリコン窒化膜２２の膜厚を２０ｎｍに設定した。図４（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト２３を形成した。
【００２６】
図５（ａ）と図５（ｂ）に示すように、フォトレジスト２３をマスクに、シリコン酸化膜２１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜２２をＲＩＥによりエッチングする。図５（ｂ）に示すように、フォトレジスト２３を除去する。
【００２７】
図６（ａ）と図６（ｂ）に示すように、シリコン酸化膜２４を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜２４の膜厚を１０ｎｍに設定した。シリコン窒化膜２５を、ＣＶＤ法により成膜した。シリコン窒化膜２５の膜厚を１０ｎｍに設定した。
【００２８】
図７（ａ）と図７（ｂ）に示すように、ｎＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト２６を形成した。フォトレジスト２６をマスクに、シリコン酸化膜２４をストッパーとして、ｐＭＩＳＦＥＴを形成する領域のシリコン窒化膜２５をＲＩＥによりエッチングした。さらに、フォトレジスト２６をマスクに、シリコン窒化膜２２をストッパーとして、ｐＭＩＳＦＥＴを形成する領域のシリコン酸化膜２４をＲＩＥによりエッチングした。フォトレジスト２６を除去した。さらに、肩部１７、２０となるシリコン酸化膜を、ＴＥＯＳを用いたＣＶＤ法により成膜した。このシリコン酸化膜の膜厚を増減することによりゲート側壁１５乃至１７、１８乃至２０の厚さを増減することができた。
【００２９】
シリコン基板１とゲート電極１３、１４をストッパーとして、図１（ａ）と図１（ｂ）のシリコン窒化膜２５、２２とシリコン酸化膜２１、２４と肩部１７、２０となるシリコン酸化膜に対してＲＩＥにより異方性のエッチングを行った。図１（ａ）と図１（ｂ）に示すように、ゲート側壁１５乃至１７、１８乃至２０が形成された。なお、シリコン酸化膜１５は、シリコン酸化膜２１と２４の積層膜である。最後に、ゲート電極１３、１４とゲート側壁１５乃至１７、１８乃至２０をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００３０】
以上により、ｐＭＩＳＦＥＴのゲート側壁のシリコン酸化膜１８の膜厚は１０ｎｍであり、シリコン窒化膜１９の膜厚は２０ｎｍであった。図２より、ｐチャネル領域の圧縮応力は４２ＭＰａであった。一方、ｎＭＩＳＦＥＴのゲート側壁のシリコン酸化膜１５の膜厚は２０ｎｍであり、シリコン窒化膜１６の膜厚は１０ｎｍであった。ｎチャネル領域の圧縮応力は２１ＭＰａであった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より２倍大きくできた。
【００３１】
（第２の実施の形態）
図８（ａ）と図８（ｂ）に示すように、第２の実施の形態の半導体装置は、図１（ａ）と図１（ｂ）の第１の実施の形態の半導体装置と比べて、ｎＭＩＳＦＥＴのゲート側壁２７の構造がゲート側壁１５乃至１７の構造と異なっている。ゲート側壁２７は、酸化シリコンのみで構成される。このことにより、第１の実施の形態のｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、第２の実施の形態のｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力を小さくできる。また、引っ張り応力であれば大きくできる。そして、ｎＭＩＳＦＥＴのドレイン電流を大きくできる。
【００３２】
そして、このｎＭＩＳＦＥＴのゲート側壁２７の構造の相違によって、ｎＭＩＳＦＥＴのゲート側壁２７のシリコン酸化膜２８とシリコン窒化膜の膜厚の設定範囲を広げることができる。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より大きい範囲で、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を広範囲に設定できる。そして、ｐＭＩＳＦＥＴのドレイン電流を所望の設定値に設定できる。
【００３３】
第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と、ＬＤＤ領域４、５、８、９を形成するまでは同じである。
【００３４】
次に、図９（ａ）と図９（ｂ）に示すように、シリコン酸化膜３１を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜３１の膜厚を２０ｎｍに設定した。シリコン窒化膜３２を、ＣＶＤ法により成膜した。シリコン窒化膜３２の膜厚を２０ｎｍに設定した。図９（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト３３を形成した。
【００３５】
図１０（ａ）と図１０（ｂ）に示すように、フォトレジスト３３をマスクに、シリコン酸化膜３１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜３２をＲＩＥによりエッチングする。さらに、フォトレジスト３３をマスクに、ｐ型シリコン基板１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン酸化膜３１をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。図１０（ｂ）に示すように、フォトレジスト３３を除去する。
【００３６】
ゲート側壁２７と肩部３０となるシリコン酸化膜を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン基板１とゲート電極１３、１４をストッパーとして、図８（ａ）と図８（ｂ）のシリコン窒化膜２９とシリコン酸化膜２８とゲート側壁２７と肩部３０となるシリコン酸化膜に対してＲＩＥにより異方性のエッチングを行った。図８（ａ）と図８（ｂ）に示すように、ゲート側壁２７、２８乃至３０が形成された。最後に、ゲート電極１３、１４とゲート側壁２７、２８乃至３０をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００３７】
以上により、ｐＭＩＳＦＥＴのゲート側壁のシリコン酸化膜２８の膜厚は２０ｎｍであり、シリコン窒化膜２９の膜厚は２０ｎｍであった。図２より、ｐチャネル領域の圧縮応力は３２ＭＰａであった。一方、ｎＭＩＳＦＥＴのゲート側壁２７は酸化シリコンからなり、ｎチャネル領域の圧縮応力は１５ＭＰａ以下であった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より２倍以上大きくできた。
【００３８】
（第３の実施の形態）
図１１（ａ）と図１１（ｂ）に示すように、第３の実施の形態の半導体装置は、図８（ａ）と図８（ｂ）の第２の実施の形態の半導体装置と比べて、ｐＭＩＳＦＥＴのゲート側壁３５の構造がゲート側壁２８乃至３０の構造と異なっている。ゲート側壁３５は、窒化シリコンのみで構成される。このことにより、第２の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力より、第３の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。そして、ｐＭＩＳＦＥＴのドレイン電流を大きくできる。
【００３９】
第３の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と、ＬＤＤ領域４、５、８、９を形成するまでは同じである。
【００４０】
次に、図１２（ａ）と図１２（ｂ）に示すように、シリコン酸化膜３６を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜３６の膜厚を５０ｎｍに設定した。図１２（ａ）に示すように、ｐ型シリコン基板１のｎＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト３７を形成した。
【００４１】
図１３（ａ）と図１３（ｂ）に示すように、フォトレジスト３７をマスクに、ｐ型シリコン基板１をストッパーとして、ｐＭＩＳＦＥＴを形成する領域のシリコン酸化膜３６をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。図１３（ａ）に示すように、フォトレジスト３７を除去する。
【００４２】
図１４（ａ）と図１４（ｂ）に示すように、シリコン窒化膜３８をＣＶＤ法により成膜した。シリコン窒化膜３８の膜厚を５０ｎｍに設定した。図１５（ａ）と図１５（ｂ）に示すように、ｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト３９を形成した。フォトレジスト３９をマスクに、シリコン酸化膜３６をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜３８をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。フォトレジスト３９を除去する。
【００４３】
シリコン基板１とゲート電極１３、１４をストッパーとして、シリコン窒化膜３８とシリコン酸化膜３６に対してＲＩＥにより異方性のエッチングを行った。図１１（ａ）と図１１（ｂ）に示すように、酸化シリコンのゲート側壁３４と窒化シリコンのゲート側壁３５が形成された。最後に、ゲート電極１３、１４とゲート側壁３４、３５をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００４４】
以上により、ｐＭＩＳＦＥＴのゲート側壁３５は窒化シリコンからなり、図２より、ｐチャネル領域の圧縮応力は５５ＭＰａ以上であった。一方、ｎＭＩＳＦＥＴのゲート側壁３４は酸化シリコンからなり、ｎチャネル領域の圧縮応力は１５ＭＰａ以下であった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より３．６倍以上大きくできた。
【００４５】
（第３の実施の形態の変形例１）
図１６（ａ）と図１６（ｂ）に示すように、第３の実施の形態の変形例１の半導体装置は、図１１（ａ）と図１１（ｂ）の第３の実施の形態の半導体装置と比べて、ｐＭＩＳＦＥＴのゲート側壁４２の材料がゲート側壁３５の材料と異なっている。ゲート側壁４２は、酸化シリコンで構成される。従って、ゲート側壁４１と４２は、共に酸化シリコンで構成される。しかし、ゲート側壁４１の酸化シリコンと、ゲート側壁４２の酸化シリコンとでは、成膜時のＣＶＤにおけるシリコン基板１の基板温度を違えている。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【００４６】
第３の実施の形態の変形例１の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁３５となるシリコン窒化膜３８を、ゲート側壁４２となるシリコン酸化膜に置き換えて、半導体装置を製造すればよい。
【００４７】
（第３の実施の形態の変形例２）
図１７（ａ）と図１７（ｂ）に示すように、第３の実施の形態の変形例２の半導体装置は、図１１（ａ）と図１１（ｂ）の第３の実施の形態の半導体装置と比べて、ｎＭＩＳＦＥＴのゲート側壁４３の材料がゲート側壁３４の材料と異なっている。ゲート側壁４３は、窒化シリコンで構成される。従って、ゲート側壁４３と４４は、共に窒化シリコンで構成される。しかし、ゲート側壁４３の窒化シリコンと、ゲート側壁４４の窒化シリコンとでは、成膜時のＣＶＤにおけるシリコン基板１の基板温度を違えている。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【００４８】
第３の実施の形態の変形例２の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁３４となるシリコン酸化膜３６を、ゲート側壁４３となるシリコン窒化膜に置き換えて、半導体装置を製造すればよい。
【００４９】
（第３の実施の形態の変形例３）
図１８（ａ）と図１８（ｂ）に示すように、第３の実施の形態の変形例３の半導体装置は、図１１（ａ）と図１１（ｂ）の第３の実施の形態の半導体装置と比べて、ｎＭＩＳＦＥＴのゲート側壁４５の材料がゲート側壁３４の材料と異なっている。ゲート側壁４５は、窒化シリコンで構成される。さらに、ｐＭＩＳＦＥＴのゲート側壁４６の幅がゲート側壁３５の幅より広い点が異なっている。従って、ゲート側壁４５と４６は、共に窒化シリコンで構成される。しかし、ｐＭＩＳＦＥＴのゲート側壁４６の幅が、ｎＭＩＳＦＥＴのゲート側壁４５の幅より広い。ｐＭＩＳＦＥＴのゲート側壁４６のシリコン基板１との接触面積は、ｎＭＩＳＦＥＴのゲート側壁４５のシリコン基板１との接触面積より大きい。このために、ゲート側壁４５となるシリコン窒化膜の膜厚を、ゲート側壁４６となるシリコン窒化膜の膜厚より厚く設定している。このことにより、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力より、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。
【００５０】
第３の実施の形態の変形例３の半導体装置の製造方法は、第３の実施の形態の半導体装置の製造方法とほとんど同じである。ゲート側壁３４となるシリコン酸化膜３６を、ゲート側壁４５となるシリコン窒化膜に置き換えて、ゲート側壁３５となるシリコン窒化膜３８の膜厚を厚く１００ｎｍ程度に設定変更して、半導体装置を製造すればよい。
【００５１】
（第４の実施の形態）
図１９（ａ）と図１９（ｂ）に示すように、第４の実施の形態の半導体装置は、図８（ａ）と図８（ｂ）の第２の実施の形態の半導体装置と比べて、ｐＭＩＳＦＥＴのゲート側壁４８、４９の構造がゲート側壁２８乃至３０の構造と異なっている。ゲート側壁４８、４９には、シリコン酸化膜２８がない。  シリコン窒化膜４８は、シリコン基板１上に配置される。このことにより、第２の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力より、第４の実施の形態のｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力を大きくできる。また、引っ張り応力であれば小さくできる。そして、ｐＭＩＳＦＥＴのドレイン電流を大きくできる。
【００５２】
第４の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と、ＬＤＤ領域４、５、８、９を形成するまでは同じである。
【００５３】
次に、図２０（ａ）と図２０（ｂ）に示すように、シリコン窒化膜５１を、ＣＶＤ法により成膜した。シリコン窒化膜５１の膜厚を４０ｎｍに設定した。図２０（ｂ）に示すように、ｐ型シリコン基板１のｐＭＩＳＦＥＴを形成する領域に、フォトリソグラフィによりフォトレジスト５２を形成した。フォトレジスト５２をマスクに、ｐ型シリコン基板１をストッパーとして、ｎＭＩＳＦＥＴを形成する領域のシリコン窒化膜５１をＲＩＥによりエッチングする。なお、エッチングは、ＲＩＥに限らず、ウェットエッチングでもよい。フォトレジスト５２を除去する。
【００５４】
図２１（ａ）と図２１（ｂ）に示すように、シリコン酸化膜５３を、ＴＥＯＳを用いたＣＶＤ法により成膜した。シリコン酸化膜５３の膜厚を４０ｎｍに設定した。シリコン基板１とゲート電極１３、１４をストッパーとして、シリコン窒化膜５１とシリコン酸化膜５３に対してＲＩＥにより異方性のエッチングを行った。図１９（ａ）と図１９（ｂ）に示すように、ゲート側壁４７と４８、４９が形成された。最後に、ゲート電極１３、１４とゲート側壁４７と４８、４９をマスクにイオン注入を行い、ソース領域３、７とドレイン領域６、１０を形成した。
【００５５】
以上により、ｐＭＩＳＦＥＴのゲート側壁のシリコン窒化膜４８の膜厚は４０ｎｍであった。図２より、ｐチャネル領域の圧縮応力は５５ＭＰａ以上であった。一方、ｎＭＩＳＦＥＴのゲート側壁４７は酸化シリコンからなり、ｎチャネル領域の圧縮応力は１５ＭＰａ以下であった。ｐチャネル領域の圧縮応力をｎチャネル領域の圧縮応力より３．６倍以上大きくできた。
【００５６】
本発明は第１乃至第４の実施の形態に限られない。ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとでゲート側壁の構造が原子レベルの構造も含めて異なっていることが重要である。構造の相違としては、膜種、膜厚、製造方法に起因するもの等が考えられる。膜種については、第１乃至第４の実施の形態で、シリコン酸化膜とシリコン窒化膜について記載したが、絶縁膜であれば例えば窒化酸化シリコン（ＳｉＯＮ）膜、不純物をイオン注入したシリコン酸化膜とシリコン窒化膜等が考えられる。製造方法については、ＣＶＤにおいて、プラズマを発生させてもよい。これらに基づく構造の相違により、ｎＭＩＳＦＥＴのｎチャネル領域の圧縮応力を、ｐＭＩＳＦＥＴのｐチャネル領域の圧縮応力より小さくすることができる。
【００５７】
また、シリコン基板１は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター（ＳＯＩ）基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、大きなドレイン電流を流せるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを有する半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図２】第１の実施の形態の半導体装置のｎＭＩＳＦＥＴとｐＭＩＳＦＥＴにおける、ゲート側壁のシリコン酸化膜膜厚に対する、チャネル領域の圧縮応力の関係を示すグラフである。
【図３】第１の実施の形態の半導体装置のｎＭＩＳＦＥＴとｐＭＩＳＦＥＴにおける、チャネル領域の圧縮応力に対する、ドレイン電流Ｉｄｒの関係を示すグラフである。
【図４】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その３）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造途中の断面図（その４）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１１】本発明の第３の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１２】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１３】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その３）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１５】本発明の第３の実施の形態に係る半導体装置の製造途中の断面図（その４）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図１６】本発明の第３の実施の形態の変形例１に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１７】本発明の第３の実施の形態の変形例２に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１８】本発明の第３の実施の形態の変形例３に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図１９】本発明の第４の実施の形態に係る半導体装置の断面図である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの断面図である。
【図２０】本発明の第４の実施の形態に係る半導体装置の製造途中の断面図（その１）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【図２１】本発明の第４の実施の形態に係る半導体装置の製造途中の断面図（その２）である。（ａ）は、半導体装置が有するｎＭＩＳＦＥＴの製造途中の断面図である。（ｂ）は、半導体装置が有するｐＭＩＳＦＥＴの製造途中の断面図である。
【符号の説明】
１  ｐ型シリコン基板（ｐウェル）
２  ｎウェル
３  ソース領域
４、５  ＬＤＤ領域
６  ドレイン領域
７  ソース領域
８、９  ＬＤＤ領域
１０  ドレイン領域
１１、１２  ゲート絶縁膜
１３、１４  ゲート電極
１５、１８  ゲート側壁のシリコン酸化膜
１６、１９  ゲート側壁のシリコン窒化膜
１７、２０  ゲート側壁の肩部（酸化シリコン）
２１  シリコン酸化膜
２２  シリコン窒化膜
２３  フォトレジスト
２４  シリコン酸化膜
２５  シリコン窒化膜
２６  フォトレジスト
２７  ゲート側壁（酸化シリコン）
２８  ゲート側壁のシリコン酸化膜
２９  ゲート側壁のシリコン窒化膜
３０  ゲート側壁の肩部（酸化シリコン）
３１  シリコン酸化膜
３２  シリコン窒化膜
３３  フォトレジスト
３４  ゲート側壁（酸化シリコン）
３５  ゲート側壁（窒化シリコン）
３６  シリコン酸化膜
３７  フォトレジスト
３８  シリコン窒化膜
３９  フォトレジスト
４１、４２  ゲート側壁（酸化シリコン）
４３乃至４６  ゲート側壁（窒化シリコン）
４７  ゲート側壁（酸化シリコン）
４８  ゲート側壁のシリコン窒化膜
４９  ゲート側壁の肩部（酸化シリコン）
５１  シリコン窒化膜
５２  フォトレジスト
５３  シリコン酸化膜
【図１】
2004193166.tif 000003
【図２】
2004193166.tif 000004
【図３】
2004193166.tif 000005
【図４】
2004193166.tif 000006
【図５】
2004193166.tif 000007
【図６】
2004193166.tif 000008
【図７】
2004193166.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004193166.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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