(57)【要約】【課題】半導体装置の動作時の熱的安定性を向上させる。【解決手段】絶縁層上に設けられた半導体層に複数の同種のｎｐｎ型の単位バイポーラトランジスタＱｕ１を規則的に並べて配置し、この複数の単位バイポーラトランジスタＱｕ１を並列接続することにより複数の所望のバイポーラトランジスタＱＡを形成する。そして、複数の所望のバイポーラトランジスタＱＡのうち、熱的安定性が要求されるものについては、並列接続された複数の単位バイポーラトランジスタＱｕ１の複数の一群または全てを溝型の深い分離部２ｂで取り囲むようにする。【選択図】    図６
2004281760.tif 000002
【特許請求の範囲】
【請求項１】
以下の構成を有することを特徴とする半導体装置：
（ａ）絶縁層上に設けられた半導体層、
（ｂ）前記半導体層に互いに並列に接続された状態で設けられた複数の同種のバイポーラトランジスタ、
（ｃ）前記半導体層の主面から前記絶縁層に達するように設けられ、前記複数の同種のバイポーラトランジスタの複数の一群または全てを取り囲むように設けられた分離部。
【請求項２】
請求項１記載の半導体装置において、前記複数の同種のバイポーラトランジスタの各々のエミッタに抵抗を電気的に接続したことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記抵抗が多結晶シリコンからなることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、互いに隣接する前記同種のバイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔がトランジスタ間の最小間隔であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、互いに隣接する前記同種のバイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔が１μｍ以上であることを特徴とする半導体装置。
【請求項６】
以下の構成を有することを特徴とする半導体装置：
（ａ）絶縁層上に設けられた半導体層、
（ｂ）前記半導体層に互いに並列に接続された状態で設けられた複数の同種のバイポーラトランジスタ、
（ｃ）前記複数の同種のバイポーラトランジスタの各々に電気的に接続された抵抗、
（ｄ）前記半導体層の主面から前記絶縁層に達するように設けられ、前記複数の同種のバイポーラトランジスタの複数の一群または全てを取り囲むように設けられた分離部。
【請求項７】
請求項６記載の半導体装置において、前記抵抗が多結晶シリコンからなることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、互いに隣接する前記同種のバイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔がトランジスタ間の最小間隔であることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、互いに隣接する前記同種のバイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔が１μｍ以上であることを特徴とする半導体装置。
【請求項１０】
以下の構成を有することを特徴とする半導体装置：
（ａ）絶縁層上に設けられた半導体層、
（ｂ）前記半導体層の第１領域に互いに並列に接続された状態で設けられた複数の同種の第１バイポーラトランジスタ、
（ｃ）前記半導体層の主面から前記絶縁層に達するように設けられ、前記第１領域の複数の同種の第１バイポーラトランジスタの複数の一群または全てを取り囲むように設けられた第１分離部、
（ｄ）前記半導体層の第２領域に互いに並列に接続された状態で設けられた複数の同種の第２バイポーラトランジスタ、
（ｅ）前記半導体層の主面から前記絶縁層に達するように設けられ、前記第２領域の複数の同種の第２バイポーラトランジスタの各々を取り囲むように設けられた第２分離部。
【請求項１１】
請求項１０記載の半導体装置において、前記複数の同種の第１、第２バイポーラトランジスタの各々のエミッタに抵抗を電気的に接続したことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記抵抗が多結晶シリコンからなることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、互いに隣接する前記同種の第１バイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔がトランジスタ間の最小間隔であることを特徴とする半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、互いに隣接する前記同種のバイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔が１μｍ以上であることを特徴とする半導体装置。
【請求項１５】
請求項１０記載の半導体装置において、互いに隣接する前記同種の第１バイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔と、互いに隣接する前記同種の第２バイポーラトランジスタのベース用のコンタクトホールと、コレクタ用のコンタクトホールとの間隔とが等しいことを特徴とする半導体装置。
【請求項１６】
請求項１０記載の半導体装置において、前記第１バイポーラトランジスタの最適電流値は、前記第２バイポーラトランジスタの最適電流値よりも大きいことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記第１バイポーラトランジスタの許容最大電流値は、前記第２バイポーラトランジスタの許容最大電流値の１．５倍よりも大きいことを特徴とする半導体装置。
【請求項１８】
請求項１０記載の半導体装置において、前記第１バイポーラトランジスタは、前記第２バイポーラトランジスタよりも高い放熱性が要求される回路を構成し、前記第２バイポーラトランジスタは、前記第１バイポーラトランジスタよりも高速性が要求される回路を構成することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板にバイポーラトランジスタを設けた構造を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討した半導体装置は、複数の小さなバイポーラトランジスタを並列に接続することにより１つの大電流のバイポーラトランジスタを形成する手法である。この手法によれば、多種類の大電流のバイポーラトランジスタを高性能を維持しつつ容易に形成することができる。ＳＯＩ基板の絶縁層上に設けられた素子形成用の半導体層には、上記複数の小さなバイポーラトランジスタが配置されており、その各々の小さなバイポーラトランジスタが、溝型の分離部で取り囲まれている。
【０００３】
なお、例えば特開平１０−１７３０４０号公報には、コレクタを共通とするバイポーラトランジスタの各々をＵ溝アイソレーションで取り囲み、そのＵ溝アイソレーションで取り囲まれた各々のシリコンアイランドを、上記各々のバイポーラトランジスタのコレクタとすることで、コレクタ電位の変動を可能とする構成が開示されている（例えば特許文献１）。
【０００４】
また、例えば特開２００２−５７２１９号公報には、飽和状態となる半導体素子と飽和状態とならない半導体素子とを分離する分離領域に、相互に電荷が移動しないように分離帯を形成する構成が開示されている（例えば特許文献２）。
【０００５】
【特許文献１】
特開平１０−１７３０４０号公報
【０００６】
【特許文献２】
特開２００２−５７２１９号公報
【０００７】
【発明が解決しようとする課題】
ところが、上記複数の小さなバイポーラトランジスタの各々を分離部で取り囲む技術においては、以下の課題があることを本発明者は見出した。
【０００８】
すなわち、素子分離は完全であるが、大電流を流すようなバイポーラトランジスタを小さなバイポーラトランジスタで構成する場合に、その小さなバイポーラトランジスタの各々を分離部で囲んでしまうと、分離部が熱伝導性の低い絶縁膜で形成されていることから、また、構造上、半導体基板を薄くして放熱性を上げるというような手段をとれないこと等から、小さなバイポーラトランジスタで生じた熱による温度上昇が大きく、局部的に過熱する問題がある。また、並列に接続されている小さなバイポーラトランジスタ間で温度が不均一になるとそれが拡大して熱暴走を起こし易い問題がある。
【０００９】
本発明の目的は、半導体装置の動作時の熱的安定性を向上させることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、互いに並列に接続された状態で絶縁層上の半導体層に配置された複数の同種の単位バイポーラトランジスタの複数の一群または全てを分離部で取り囲むものである。
【００１３】
【発明の実施の形態】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００１４】
１．ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板とは、絶縁層上に半導体層を設けた構造を有する半導体基板をいう。この半導体層に集積回路素子が形成される。支持基板上に絶縁層を介して半導体層を設ける構造が一般的であるが、本実施の形態では、サファイヤ基板やスピネル基板上に半導体層を直接設ける構造のものも含むものとする。
【００１５】
２．同種のバイポーラトランジスタとは、基本的に導電型および流すことが可能な電流量が同一のバイポーラトランジスタをいう。すなわち、導電型および最適電流値が同一のバイポーラトランジスタをいう。最適電流値とは、バイポーラトランジスタのトランジション周波数（電流利得帯域幅積）ｆｔが最適範囲となる時のコレクタ電流値を言い、一般的にトランジション周波数ｆｔが最大となるところのコレクタ電流値Ｉｃｍａｘ程度である。また、回路設計基準の一つとして許容最大電流値を規定するが、その値は放熱特性に依存して変化し、最適電流値の１〜２倍程度である（放熱特性が良いほど高い値となる）。構造的には、例えばエミッタ幅およびエミッタ長が同一のバイポーラトランジスタであれば、一般的に同種のバイポーラトランジスタといえる。エミッタが複数ある場合には、エミッタ幅、エミッタ長およびエミッタ個数が同一のバイポーラトランジスタであれば、一般的に同種のバイポーラトランジスタといえる。
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、バイポーラトランジスタを単にトランジスタと言う。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
図１は、本実施の形態の半導体装置を構成するトランジスタの形成手法を説明するための回路図を示している。本実施の形態１では、例えば所望のｎｐｎ型のトランジスタＱＡを、複数の同種のｎｐｎ型の単位トランジスタＱｕ１を並列に接続することにより形成している。この手法によれば、多種類のトランジスタを高性能を維持しつつ形成することができる。また、多種類のトランジスタをセルライブラリに用意しておく必要がないので半導体装置の設計を容易にすることができる。符号Ｃはコレクタ電極、Ｂはベース電極、Ｅはエミッタ電極を示している。また、図１ではｎｐｎ型のトランジスタＱＡを例示しているがｐｎｐ型のトランジスタでも同様である。
【００１９】
まず、図１のｎｐｎ型の単位トランジスタＱｕ１の平面配置の具体例について説明する。図２は図１のｎｐｎ型の単位トランジスタＱｕ１のセルＣＥＬ１の一例の平面図、図３は図２に第２層配線Ｍ２を配置して示した平面図をそれぞれ示している。
【００２０】
半導体基板（以下、単に基板という）１の主面（デバイス形成面）には、例えば大小２つの矩形状の能動領域Ｌが図２および図３の左右方向（方向Ｘ）に沿って並んで配置されている。この能動領域Ｌは、活性領域または素子形成領域とも呼ばれ、この能動領域Ｌにｎｐｎ型の単位トランジスタＱｕ１の主要な領域が形成されている。相対的に大きな能動領域Ｌには、後述のベース領域およびエミッタ領域がその各々の長辺を対向させた状態で方向Ｘに沿って並んで配置されている。一方、相対的に小さな能動領域Ｌには、後述のコレクタ領域がその長辺を上記エミッタ領域の長辺に対向させた状態で配置されている。
【００２１】
また、基板１の主面には、例えば３本の第１層配線Ｍ１が示されている。各第１層配線Ｍ１は、図２および図３の上下方向（方向Ｙ）に延在するような帯状のパターンで形成されている。この３つの第１層配線Ｍ１の各々と上記能動領域Ｌとの交差部分にはコンタクトホールＣＮＴが配置されており、そのコンタクトホールＣＮＴを通じて各々の第１層配線Ｍ１と上記ベース領域、エミッタ領域およびコレクタ領域の各々とが電気的に接続されている。そして、上記エミッタ領域およびコレクタ領域に接続された各々の第１層配線Ｍ１は、それぞれスルーホールＴＨ１を通じて上層の第２層配線Ｍ２と電気的に接続されている。第２層配線Ｍ２は、第１層配線Ｍ１の延在方向に交差する方向Ｘに沿って延在するような帯状のパターンで形成されている。
【００２２】
次に、上記ｎｐｎ型の単位トランジスタＱｕ１の縦構造の具体例について説明する。図４は図２および図３のＸ１−Ｘ１線の断面図、図５は図３のＹ１−Ｙ１線の断面図をそれぞれ示している。
【００２３】
基板１としては、例えばＳＯＩ基板が使用されている。すなわち、基板１は、支持基板１ａと、その上に形成された絶縁層１ｂと、さらにその上に形成された半導体層１ｃとを有している。支持基板１ａは、例えばｎ型の単結晶シリコン（Ｓｉ）からなり、ＳＯＩ基板１の機械的強度を確保する機能を有している。絶縁層１ｂは、例えば二酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば０．２〜０．５μｍ程度である。半導体層１ｃは、例えば単結晶シリコンからなり、この半導体層１ｃにｎｐｎ型の単位トランジスタＱｕ１が形成されている。ここでは、２層多結晶シリコン自己整合型構造を有する高性能なｎｐｎ型の単位トランジスタＱｕ１が例示されている。
【００２４】
半導体層１ｃの主面（デバイス形成面）には、浅い分離部２ａが形成されている。浅い分離部２ａは、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって形成されている。この浅い分離部２ａの底部は絶縁層１ｂには達しておらず、その下層には半導体層１ｃが残されている。この分離部２ａは、ＬＯＣＯＳ法によるものに限定されるものではなく、例えば浅い溝型の分離部（ＳＧＩ：Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）で形成しても良い。この浅い溝型の分離部は、半導体層１ｃの主面から絶縁層１ｂに達しない程度の深さまで掘られた浅溝内に、例えば酸化シリコン膜等のような絶縁膜を埋め込むことで形成される。
【００２５】
また、半導体層１ｃには、埋込コレクタ領域３ａ１が形成されている。この埋込コレクタ領域３ａ１は、例えばアンチモン（Ｓｂ）が含有されてｎ＋型にされている。この埋込コレクタ領域３ａ１の上層には、コレクタ領域３ｂ１およびコレクタ引出領域３ｃ１が形成されている。コレクタ領域３ｂ１およびコレクタ引出領域３ｃ１は、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有されて、それぞれｎ型およびｎ＋型にされている。このコレクタ領域３ｂ１とコレクタ引出領域３ｃ１との間には浅い分離部２ａが設けられているが、コレクタ領域３ｂ１とコレクタ引出領域３ｃ１とは上記埋込コレクタ領域３ａ１を通じて互いに低抵抗な状態で電気的に接続されている。
【００２６】
上記コレクタ領域３ｂ１の上層部には、ベース領域４ａ１が形成されている。このベース領域４ａ１は、例えばホウ素が含有されてｐ型にされている。このベース領域４ａ１には、例えばｐ型の多結晶シリコンからなるベース引出電極５の一端側が接触した状態で電気的に接続されている。このベース引出電極５の他端側は浅い分離部２ａ上に延在した状態で引き出されている。
【００２７】
上記ベース領域４ａ１の上層には、エミッタ領域６ａ１が形成されている。このエミッタ領域６ａ１は、例えばリンまたはヒ素が含有されてｎ＋型にされている。このエミッタ領域６ａ１には、例えばｎ型の多結晶シリコンからなるエミッタ引出電極７ａ１が電気的に接続されている。このエミッタ引出電極７ａ１の外周には、上記ベース引出電極５が配置されているが、エミッタ引出電極７ａ１とベース引出電極５とは互いに絶縁されている。
【００２８】
このようなｎｐｎ型の単位トランジスタＱｕ１のエミッタ幅は、例えば０．３μｍ程度、これに交差するエミッタ長は、例えば１０μｍ程度である。このエミッタ幅は、一般的に、所定の製品または時代の技術において、良好なトランジスタ特性を得ることが可能な最小寸法であり、フォトリソグラフィ技術における最小加工寸法よりも小さくできる。エミッタ長は、トランジスタが必要とするコレクタ電流値等によって変わる。
【００２９】
このような半導体層１ｃおよび浅い分離部２ａ上には、例えば酸化シリコン膜からなる絶縁膜８ａが堆積されている。絶縁膜８ａ上には、上記第１層配線Ｍ１が形成されている。この第１層配線Ｍ１は、例えばアルミニウム（Ａｌ）またはアルミニウム合金等のような金属からなる。ベース用の第１層配線Ｍ１は、コンタクトホールＣＮＴを通じて上記ベース引出電極５と電気的に接続されている。また、エミッタ用の第１層配線Ｍ１は、コンタクトホールＣＮＴを通じてエミッタ引出電極７ａ１と電気的に接続されている。さらに、コレクタ用の第１層配線Ｍ１は、コンタクトホールＣＮＴを通じてコレクタ引出領域３ｃ１と電気的に接続されている。また、絶縁膜８ａ上には、例えば酸化シリコン膜からなる絶縁膜８ｂが堆積されている。絶縁膜８ｂ上には、上記第２層配線Ｍ２が形成されている。この第２層配線Ｍ２は、例えば上記第１層配線Ｍ１と同様の金属からなる。第２層配線Ｍ２は、スルーホールＴＨ１を通じて下層の上記第１層配線Ｍ１と電気的に接続されている。
【００３０】
次に、図６は上記ｎｐｎ型の単位トランジスタＱｕ１の配置例の要部平面図、図７は上記ｎｐｎ型の単位トランジスタＱｕ１の他の配置例の要部平面図、図８は図６のＸ２−Ｘ２線の断面図を示している。ここでは、複数のｎｐｎ型の単位トランジスタＱｕ１を用い、上記図１のｎｐｎトランジスタＱＡとして、例えば出力回路や電源回路で使用されるパワー系のｎｐｎトランジスタを形成した場合を例示している。パワー系のｎｐｎトランジスタとは、上記寸法のｎｐｎ型の単位トランジスタＱｕ１において、例えば１ｍＡ以上、特に２ｍＡ程度またはそれ以上のエミッタ−コレクタ間電流（ＩＥＣ）を流すようなトランジスタをいう。
【００３１】
図６および図７には、１６個のｎｐｎ型の単位トランジスタＱｕ１が、各々のコレクタ−エミッタ間に流れる電流の方向が互いに同一になるような状態で４行４列に配置されている場合が例示されている。ここでは、各ｎｐｎ型の単位トランジスタＱｕ１のコレクタ−エミッタ間電流の方向あるいは各ｎｐｎ型の単位トランジスタＱｕ１のベース領域、エミッタ領域およびコレクタ領域の並ぶ方向が図６および図７の方向Ｘに沿うように配置されている。１行目と２行目のｎｐｎ型の単位トランジスタＱｕ１は、その各々のエミッタ用の第１層配線Ｍ１を共用させた状態で上下対称となるように配置されており、その各々のエミッタ用の第１層配線Ｍ１がスルーホールＴＨ１を通じて共通の第２層配線Ｍ２と電気的に接続されている。３行目と４行目のｎｐｎ型の単位トランジスタＱｕ１も、１行目と２行目のｎｐｎ型の単位トランジスタＱｕ１と同様の配置となっている。２行目と３行目のｎｐｎ型の単位トランジスタＱｕ１は、その各々のコレクタ用の第１層配線Ｍ１を共用させた状態で上下対称となるように配置されており、その各々のコレクタ用の第１層配線Ｍ１がスルーホールＴＨ１を通じて共通の第２層配線Ｍ２と電気的に接続されている。また、方向Ｙに配置された複数のｎｐｎ型の単位トランジスタＱｕ１のベース用の第１層配線Ｍ１は共用されている。このように複数のｎｐｎ型の単位トランジスタＱｕ１のエミッタ、コレクタおよびベース用の第１層配線Ｍ１や第２層配線Ｍ２を共用させるような配置とすることで、複数のｎｐｎ型の単位トランジスタＱｕ１を有するｎｐｎトランジスタＱＡの全体の占有面積を小さくすることができる。また、図６および図７において、方向Ｘに沿って互いに隣接する単位トランジスタＱｕ１，Ｑｕ１のコレクタ用のコンタクトホールＣＮＴと、ベース用のコンタクトホールＣＮＴとの間隔Ｄ１は、基板１内の隣接トランジスタ間の最小間隔であり、例えば２μｍ程度とされている。この間隔Ｄ１は、例えば１μｍ以上であることが好ましい。本発明者の検討では、間隔Ｄ１を１μｍより小さくすると放熱性が低下するからである。
【００３２】
図６の配置では、１６個のｎｐｎ型の単位トランジスタＱｕ１のうち、１行目と２行目の８個のｎｐｎ型の単位トランジスタＱｕ１と、３行目と４行目の８個のｎｐｎ型の単位トランジスタＱｕ１とが、それぞれ別々の溝型の深い分離部（Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２ｂで取り囲まれている場合が例示されている。また、図６では、深い分離部２ｂが８個のｎｐｎ型の単位トランジスタＱｕ１のセル外周線より若干内側に配置されている場合が例示されている。この深い分離部２ｂは、図８に示すように、浅い分離部２ａの上面からその分離部２ａおよび半導体層１ｃを貫通して絶縁層１ｂに達するように掘られた深い溝内に、例えば酸化シリコン膜等のような絶縁膜を埋め込むことで形成されている。深い分離部２ｂの平面幅（短方向寸法）は、最小加工寸法に近く、例えば０．４μｍ程度である。一方、図７の配置では、１６個のｎｐｎ型の単位トランジスタＱｕ１の全てが１つの深い分離部２ｂによって取り囲まれている場合が例示されている。また、図７では、深い分離部２ｂが１６個のｎｐｎ型の単位トランジスタＱｕ１のセル外周線上に配置されている場合が例示されている。なお、図７において図６のＸ２−Ｘ２線に相当する箇所の断面図は、深い分離部２ｂの位置が若干外側になるだけで他は図８と変わらないので省略する。
【００３３】
このように複数のｎｐｎ型の単位トランジスタＱｕ１の複数の一群または全てを深い分離部２ｂで取り囲むことにより、各単位トランジスタＱｕ１毎に深い分離部２ｂで取り囲む構造に比べて放熱性を向上させることができる。また、並列に接続されている単位トランジスタＱｕ１間の熱結合を良好にできるので、その単位トランジスタＱｕ１間の温度差を低減でき、温度均一性を向上させることができる。このため、半導体装置の動作時の熱的安定性を向上させることができる。また、深い分離部２ｂで取り囲む単位トランジスタＱｕ１は、並列接続された同種の単位トランジスタＱｕ１であるため、ラッチアップ等の寄生効果も生じない。したがって、半導体装置の動作信頼性を向上させることが可能となる。図６と図７とで比較した場合、図７の方が深い分離部２ｂで取り囲む面積が図６よりも大きいので、図６よりも熱的安定性（放熱性や単位トランジスタＱｕ１間の温度均一性）を向上させることができる。一方、図６の方が深い分離部２ｂで取り囲む面積が図７よりも小さいので図７よりも寄生容量（深い分離部２ｂで取り囲まれた半導体層１ｃ部分と支持基板１ａとそれらの間の絶縁層１ｂとで形成される容量）Ｃｔｓを小さくできるので、ｎｐｎ型のトランジスタＱＡの動作速度の向上を図ることができる。
【００３４】
（実施の形態２）
本実施の形態２では、単位トランジスタのエミッタにバラスト抵抗を付加した場合の一例を説明する。
【００３５】
図９は、本実施の形態２の所望のｎｐｎトランジスタＱＡの等価回路図を示している。本実施の形態２の場合も所望のｎｐｎ型のトランジスタＱＡが複数の同種のｎｐｎ型の単位トランジスタＱｕ１を並列に接続することにより形成されている。前記実施の形態１と異なるのは、各単位トランジスタＱｕ１のエミッタに直列に抵抗（通常バラスト抵抗と呼ばれる）Ｒが電気的に接続されていることである。
【００３６】
抵抗Ｒｂを接続しない場合、複数の単位トランジスタＱｕ１のうちのいずれかの単位トランジスタＱｕ１の温度が上昇すると、その単位トランジスタＱｕ１に電流が集中的に流れる結果、熱暴走を引き起こす場合がある。これに対して抵抗Ｒｂを付加することにより、エミッタ電流増加に対して負帰還がかかり、エミッタ電流量を減らすような作用を生じさせることができる。その結果、単位トランジスタＱｕ１間で発生する温度の不均一性に起因する電流集中（熱暴走）を完全に防止することができる。したがって、半導体装置の動作時の熱的安定性をさらに向上でき、動作信頼性を向上させることが可能となる。このような効果を得るために、各抵抗Ｒｂの抵抗値は等しくなっている。抵抗値は大きい方が熱に対する単位トランジスタＱｕ１の安定性を向上させることができるが、パワー特性が低下するため、上記熱的安定性を考慮しつつもできるだけ小さな値とすることが好ましい。
【００３７】
図１０は、本実施の形態のｎｐｎ型の単位トランジスタＱｕ１のセルＣＥＬ２の一例の平面図、図１１は図１０に第２層配線Ｍ２を配置して示した平面図、図１２は図１１のＹ２−Ｙ２線の断面図をそれぞれ示している。なお、図１０および図１１のＸ１−Ｘ１線の断面図は、前記図４と同じである。
【００３８】
ｎｐｎ型の単位トランジスタＱｕ１のエミッタ領域に接続された第１層配線Ｍ１ａ（Ｍ１）は、コンタクトホールＣＮＴを通じて、抵抗Ｒｂの一端に接続されている。抵抗Ｒｂの他端は、コンタクトホールＣＮＴを通じて第１層配線Ｍ１ｂ（Ｍ１）に接続されている。そして、この第１層配線Ｍ１ｂはスルーホールＴＨ１を通じて第２層配線Ｍ２と接続されている。抵抗Ｒｂは、例えば所望の抵抗値に設定された多結晶シリコンからなる。この多結晶シリコンからなる抵抗は、専用層で形成することも、あるいは、上記エミッタ引出電極７ａ１をパターニングする際に同時にパターニングすることも可能である。抵抗Ｒｂの抵抗値は多結晶シリコン膜への所望の不純物の導入（イオン注入等）により設定されている。抵抗Ｒｂは拡散層で形成しても良いが、抵抗Ｒｂを多結晶シリコンで形成した方が、抵抗Ｒｂを拡散層で形成する場合に比べて、抵抗Ｒｂや上記深い分離部２ｂの配置の自由度を向上させることができる。
【００３９】
次に、図１３は本実施の形態２のｎｐｎ型の単位トランジスタＱｕ１の配置例の要部平面図、図１４は本実施の形態２のｎｐｎ型の単位トランジスタＱｕ１の他の配置例の要部平面図をそれぞれ示している。ここでは、本実施の形態２の複数のｎｐｎ型の単位トランジスタＱｕ１を用い、上記図１のｎｐｎトランジスタＱＡとして、例えば上記パワー系のｎｐｎトランジスタを形成した場合を例示している。
【００４０】
図１３および図１４の単位トランジスタＱｕ１の配置の仕方は、前記実施の形態１の図６および図７で説明したのと基本的に同じである。ただし、単位トランジスタＱｕ１のエミッタに抵抗Ｒｂが付加されている。また、１行目と２行目の単位トランジスタＱｕ１は、その各々のコレクタ用の第１層配線Ｍ１を共用させた状態で上下対称となるように配置されており、その各々のコレクタ用の第１層配線Ｍ１がスルーホールＴＨ１を通じて共通の第２層配線Ｍ２と電気的に接続されている。３行目と４行目の単位トランジスタＱｕ１も、１行目と２行目の単位トランジスタＱｕ１と同様の配置となっている。２行目と３行目の単位トランジスタＱｕ１は、その各々のエミッタ用の第１層配線Ｍ１ｂ（Ｍ１）を共用させた状態で上下対称となるように配置されており、その各々のエミッタ用の第１層配線Ｍ１ｂ（Ｍ１）がスルーホールＴＨ１を通じて共通の第２層配線Ｍ２と電気的に接続されている。また、図６および図７と同様に方向Ｙに配置された複数の単位トランジスタＱｕ１のベース用の第１層配線Ｍ１は共用されている。これにより、前記実施の形態１と同様に、複数の単位トランジスタＱｕ１および抵抗Ｒｂを有するｎｐｎ型のトランジスタＱＡの全体の占有面積を小さくすることができる。
【００４１】
図１３の配置では、１６個の単位トランジスタＱｕ１のうち、１行目と２行目の８個の単位トランジスタＱｕ１と、３行目と４行目の８個の単位トランジスタＱｕ１とが、それぞれ別々の溝型の深い分離部（Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２ｂで取り囲まれている場合が例示されている。また、図６では、深い分離部２ｂが８個の単位トランジスタＱｕ１のセル外周線より若干内側に配置されており、その深い分離部２ｂで囲まれた領域内に抵抗Ｒｂが内包されない場合が例示されている。図１３のＸ２−Ｘ２線の断面は、前記図８と同じである。一方、図１４の配置では、１６個の単位トランジスタＱｕ１の全てが１つの深い分離部２ｂによって取り囲まれている場合が例示されている。また、図１４では、深い分離部２ｂが１６個の単位トランジスタＱｕ１のセル外周線上に配置されており、その深い分離部２ｂで囲まれた領域内に抵抗Ｒｂが内包される場合が例示されている。なお、図１４において図１３のＸ２−Ｘ２線に相当する箇所の断面図は、深い分離部２ｂの位置が若干外側になるだけで他は図８と変わらないので省略する。
【００４２】
このように本実施の形態２においても複数の単位トランジスタＱｕ１を深い分離部２ｂで取り囲むことにより、前記実施の形態１と同様の効果を得ることができる。また、図１３は前記図６と同様の効果を得ることができ、図１４は前記図７と同様の効果を得ることができる。
【００４３】
（実施の形態３）
本実施の形態３では、並列接続された複数の同種の単位トランジスタで所望のトランジスタを構成する半導体装置において、複数の単位トランジスタの一群を深い分離部で取り囲む構造と、個々の単位トランジスタの各々を深い分離部で取り囲む構造との両方を同一の基板に設ける場合の一例について説明する。
【００４４】
並列接続された複数の単位トランジスタを１つの深い分離部で取り囲む構造は前記実施の形態１，２で説明したように熱的安定性を得る上で効果があり、大電流回路や高発熱回路に適している。一方、複数の単位トランジスタの各々を深い分離部で取り囲む構造は前記寄生容量Ｃｔｓを小さくできるので動作速度の向上を図る上で効果があり、高性能な回路に適している。そこで、本実施の形態３では、一つの半導体装置の中で、高駆動回路（放熱性が要求される回路）では前記実施の形態１，２で説明したように複数の単位トランジスタをまとめて深い分離部で取り囲む構造とし、高性能回路（高速性が要求される回路）では複数の単位トランジスタの各々を深い分離部で取り囲む構造とする。これにより、半導体装置の動作信頼性および性能を向上させることが可能となる。
【００４５】
図１５は上記高性能回路を構成するｎｐｎ型のトランジスタＱＢのｎｐｎ型の複数の単位トランジスタＱｕ１の配置例の要部平面図、図１６は上記高性能回路を構成するｎｐｎ型のトランジスタＱＢのｎｐｎ型の複数の単位トランジスタＱｕ１の他の配置例の要部平面図、図１７は図１５および図１６のＸ３−Ｘ３線の断面図を示している。
【００４６】
図１５のトランジスタＱＢの等価回路図は前記図１のトランジスタＱＡと同じである。また、図１５の単位トランジスタＱｕ１の配置の仕方は前記図６と同じである。一方、図１６は単位トランジスタＱｕ１のエミッタに抵抗Ｒｂを付加した例で、この図１６のトランジスタＱＢの等価回路は前記図９と同じである。この図１６の単位トランジスタＱｕ１の配置の仕方は図１４と同じである。図１５および図１６で前記した図６および図１４と異なるのは、並列接続された複数の単位トランジスタＱｕ１の各々が深い分離部２ｂで取り囲まれていることである。このような構成では、半導体層１ｃが深い分離部２ｂで細かく区切られるので、寄生容量Ｃｔｓを小さくできる。この結果、半導体装置の動作速度を向上させることができる。したがって、この構造は、例えば論理回路や制御回路等のような高い性能が要求される回路に適用することが好ましい。
【００４７】
図１５および図１６において、方向Ｘに沿って互いに隣接する単位トランジスタＱｕ１，Ｑｕ１のコレクタ用のコンタクトホールＣＮＴと、ベース用のコンタクトホールＣＮＴとの間隔Ｄ２は、上記図６〜図８、図１３および図１４で説明した間隔Ｄ１と等しい。すなわち、前記図６〜図８、図１３および図１４の構成の場合、複数の単位トランジスタＱｕ１を深い分離部２ｂで取り囲むので単位トランジスタＱｕ１の隣接間隔（例えば間隔Ｄ１）を、複数の単位トランジスタＱｕ１の各々を深い分離部２ｂで取り囲む場合の単位トランジスタＱｕ１の隣接間隔（例えば間隔Ｄ２）よりも小さくすることができるが、本実施の形態３では、前記図６〜図８、図１３および図１４の構造が使用される回路が、放熱性が要求される回路であることを考慮して、敢えてそのようにせず間隔Ｄ１を間隔Ｄ２と等しい値にしている。また、本実施の形態３では、放熱性が要求される回路を構成する前記図６〜図８、図１３および図１４の構造の単位トランジスタＱｕ１の許容最大電流値（Ｉｃｍａｘ１）は、高性能性が要求される前記図１５〜図１７の構造の単位トランジスタＱｕ１の許容最大電流値（Ｉｃｍａｘ２）よりも大きい。さらに詳細に言うと、Ｉｃｍａｘ１＞Ｉｃｍａｘ２×１．５とされている。
【００４８】
次に、図１８は、アナログ−デジタル混在回路を有する半導体装置の要部の説明図を示している。ここには、プリアンプ回路ＰＡＭと、制御回路ＣＣとの後段に、出力回路ＤＲＶを配置した例が示されている。プリアンプ回路ＰＡＭおよび制御回路ＣＣを構成するトランジスタは前記図１５〜図１７で説明したように、並列接続された複数の単位トランジスタの各々が深い分離部２ｂで取り囲まれる構造とされている。これにより、プリアンプ回路ＰＡＭおよび制御回路ＣＣの動作速度を向上させることができる。一方、出力回路ＤＲＶを構成するトランジスタは前記図６〜図８、図１３および図１４で説明したように、並列接続された複数の単位トランジスタが深い分離部２ｂで取り囲まれる構造とされている。これにより、出力回路ＤＲＶの熱的安定性を向上でき動作信頼性を向上させることができる。したがって、アナログ−デジタル混在回路を有する半導体装置の全体的な動作信頼性および性能を向上させることが可能となっている。
【００４９】
図１９は、上記出力回路ＤＲＶの一例の回路図を示している。ここでは、出力回路として、例えばＢ級プッシュプル増幅動作を行うドライバ回路を示している。Ｂ級プッシュプル動作することで、１個のトランジスタでドライバ回路を形成した場合に比べて４倍の出力を得ることができ、雑音や歪みの少ない増幅が可能となっている。また、ここでは、例えば入力端子ＩＮに入力された１ｍＡ程度の振幅の信号を１０ｍＡ程度の振幅の信号に増幅して出力端子ＯＵＴに出力することが可能となっている。この出力回路ＤＲＶは、トランジスタＱ３〜Ｑ８および抵抗Ｒ１〜Ｒ８を有し、基準電位の電源Ｖ１と、高電位の電源Ｖ２との間に電気的に接続されている。なお、電源Ｖ１の電圧は、例えば−５Ｖ程度、電源Ｖ２の電圧は、例えば＋５Ｖ程度である。また、バイアス調整用の電源Ｖ３の電圧は、例えば−１Ｖ程度、電源Ｖ４の電圧は、例えば＋１Ｖ程度である。
【００５０】
この出力回路ＤＲＶのトランジスタＱ３，Ｑ６，Ｑ７は、ｎｐｎ型トランジスタからなり、トランジスタＱ４，Ｑ５，Ｑ８は、ｐｎｐ型トランジスタからなる。このうち、トランジスタＱ３，Ｑ４は、上記プッシュプル動作を行うペアトランジスタである。また、トランジスタＱ７，Ｑ８はダイオード接続されている。トランジスタＱ３，Ｑ４に必要なコレクタ電流（要求電流容量または要求特性）は、例えば２４ｍＡ程度である。トランジスタＱ５〜Ｑ８に必要なコレクタ電流は、例えば８ｍＡ程度である。これら各トランジスタＱ３〜Ｑ８は、前記図６、図７、図１３および図１４のような構成とされている。
【００５１】
また、図２０は、上記出力回路ＤＲＶを構成するトランジスタと同一の基板１に形成されたデジタル回路の一例を示している。ここでは、例えばＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）で形成されたＯＲ回路を示している。このＯＲ回路は、トランジスタＱ９〜Ｑ１１および抵抗Ｒ９〜Ｒ１１を有している。トランジスタＱ９〜Ｑ１１は、ｎｐｎ型のトランジスタで形成されている。デジタル回路では、トランジスタＱ９〜Ｑ１１に対して高速動作が要求されるので、トランジスタＱ９〜Ｑ１１は、上記図１５〜図１７のような構成とされている。このように、本実施の形態３によれば、同一の基板１内に、上記図６〜図８、図１３および図１４の構成のトランジスタと、上記図１５〜図１７のような構成のトランジスタとが混在されている。すなわち、トランジスタに要求される性能に応じてトランジスタの構造を選択することにより、全体的に性能および動作安定性の高い半導体装置を提供することが可能となっている。図２０のトランジスタＱ９〜Ｑ１１のエミッタは共通接続されており、トランジスタＱ１０またはトランジスタＱ１１は、トランジスタＱ９とともに差動増幅器を構成している。符号ＶＢＢは、トランジスタＱ９のべース電位を一定に固定するための直流基準電圧を示している。そして、入力端子ＩＮ１，ＩＮ２の信号に対して、出力端子ＯＵＴ１の信号は、ＯＲ動作を行うようになっている。ただし、デジタル回路はＯＲ回路に限定されるものではなく種々変更可能であり、ＮＯＲ回路、ＮＡＮＤ回路、ＡＮＤ回路等のような論理ゲート回路を用いることができる。
【００５２】
次に、図２１は、アナログ−デジタル混在回路を有する半導体装置の断面構造の一例を示している。
【００５３】
この半導体装置は、例えばＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路またはＣ−Ｂｉｐ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｂｉｐｏｌａｒ）回路等を有する通信用または産業用のアナログ−デジタル混載型回路を示している。アナログ回路の一部（例えば出力回路の一部）は、上記トランジスタＱ３，Ｑ４のペアにより形成されている。ここでは、トランジスタＱ３，Ｑ４の１つのｎｐｎ型の単位トランジスタＱｕ１および１つのｐｎｐ型の単位トランジスタＱｕ２のみが深い分離部２ｂで囲まれている様子が示されているが、実際は図６〜図８、図１３および図１４等で示したように複数のｎｐｎ型の単位トランジスタＱｕ１および複数のｐｎｐ型の単位トランジスタＱｕ２が深い分離部２ｂで取り囲まれている。そして、このトランジスタＱ３の複数の単位トランジスタＱｕ１の各々の能動領域Ｌおよび深い分離部２ｂで取り囲まれる半導体層１ｃの面積が、トランジスタＱ３とペアをなすトランジスタＱ４の複数の単位トランジスタＱｕ２の各々の能動領域Ｌおよび深い分離部２ｂで取り囲まれる半導体層１ｃの面積とほぼ等しくなるように同一の基板１に形成されている。これにより、ペアで使用されるトランジスタＱ３，Ｑ４の動作電流による発熱量をほぼ等しくすることができ、そのトランジスタＱ３，Ｑ４の能動領域Ｌでの上昇温度をほぼ等しくすることができるので、トランジスタＱ３，Ｑ４の電気的特性の対称性を向上させることができる。すなわち、トランジスタＱ３，Ｑ４のペア性を確保できる。したがって、トランジスタＱ３，Ｑ４のペアで形成された回路の特性を安定化させることができる。この結果、アナログ回路の動作安定性を向上させることが可能となる。また、ペア性の確保が容易にでき、動作マージンを大きくすることができるので、高度な特性チューニングを必要とするアナログ回路の設計を容易にすることが可能となる。この構造は、例えばドライバ回路の出力段のようにペア特性が重要視される回路に適用することが好ましい。
【００５４】
上記ｐｎｐ型の単位トランジスタＱｕ２は、上記ｎｐｎ型の単位トランジスタＱｕ１とは異なり、例えばプロセスが簡単な１層多結晶シリコン型プレーナ構造とされている。半導体層１ｃ（半導体島領域）には、埋込コレクタ領域３ａ２が形成されている。埋込コレクタ領域３ａ２は、例えばホウ素（Ｂ）が含有されてｐ＋型にされている。この埋込コレクタ領域３ａ２の上層には、コレクタ領域３ｂ２およびコレクタ引出領域３ｃ２が形成されている。コレクタ領域３ｂ２およびコレクタ引出領域３ｃ２は、例えばホウ素が含有されて、それぞれｐ型およびｐ＋型にされている。このコレクタ領域３ｂ２とコレクタ引出領域３ｃ２との間には浅い分離部２ａが設けられているが、コレクタ領域３ｂ２とコレクタ引出領域３ｃ２とは上記埋込コレクタ領域３ａ２を通じて互いに低抵抗な状態で電気的に接続されている。
【００５５】
上記コレクタ領域３ｂ２の上層部には、ベース領域４ａ２が形成されている。このベース領域４ａ２は、例えばリンまたはヒ素が含有されてｎ型にされている。このベース領域４ａ２には、ベース引出領域４ｂ１が形成されている。このベース引出領域４ｂ１は、例えばリンまたはヒ素が含有されてｎ＋型にされている。このベース領域４ａ２の上層には、エミッタ領域６ａ２が形成されている。このエミッタ領域６ａ２は、例えばホウ素が含有されてｐ＋型にされている。このエミッタ領域６ａ２には、例えばｐ型の多結晶シリコンからなるエミッタ引出電極７ａ２が電気的に接続されている。このようなｐｎｐ型の単位トランジスタＱｕ２のエミッタ幅は、例えば１μｍ程度であり、上記ｎｐｎ型の単位トランジスタＱｕ１のエミッタ幅よりも大きいが、ｎｐｎ型の単位トランジスタＱｕ１と電気的特性（最適電流値）が同じになるようにされている。また、単位トランジスタＱｕ２のエミッタ長は、例えば１０μｍ程度である。
【００５６】
ベース用の第１層配線Ｍ１は、コンタクトホールＣＮＴを通じてベース引出領域４ｂ１と電気的に接続されている。また、エミッタ用の第１層配線Ｍ１は、コンタクトホールＣＮＴを通じてエミッタ引出電極７ａ２と電気的に接続されている。さらにコレクタ用の第１層配線Ｍ１は、コンタクトホールＣＮＴを通じてコレクタ引出領域３ｃ２と電気的に接続されている。
【００５７】
また、ここでは、デジタル回路がｎＭＩＳＱｎおよびｐＭＩＳＱｐにより形成されている場合が例示されている。ｎＭＩＳＱｎは、半導体層１ｃのｐウエルＰＷＬに形成され、ソースおよびドレイン用の半導体領域１０、ゲート絶縁膜１１およびゲート電極１２を有している。この半導体領域１０には、例えばリンまたはヒ素が含有されｎ型にされており、絶縁膜８ａに形成されたコンタクトホールＣＮＴを通じて第１層配線Ｍ１と電気的に接続されている。また、ｐＭＩＳＱｐは、半導体層１ｃのｎウエルＮＷＬに形成され、ソースおよびドレイン用の半導体領域１３、ゲート絶縁膜１１およびゲート電極１２を有している。この半導体領域１３には、例えばホウ素が含有されｐ型にされており、絶縁膜８ａに形成されたコンタクトホールＣＮＴを通じて第１層配線Ｍ１と電気的に接続されている。ゲート絶縁膜１１は、例えば酸化シリコン膜等からなる。ゲート電極１２は、例えば多結晶シリコンの単体膜またはその上にコバルトシリサイド（ＣｏＳｉｘ）等が形成された、いわゆるポリサイド構造とされている。
【００５８】
次に、図２１の半導体装置の製造方法の一例を図２２〜図２５により説明する。
【００５９】
まず、図２２に示す基板１を用意する。この段階の基板１は、平面略円形状のウエハの状態であり、例えばｎ型のシリコン単結晶からなる支持基板１ａ上に、例えば厚さが０．２〜０．５μｍ程度の酸化シリコン膜からなる絶縁層１ｂを介して、例えば厚さが１．０〜２０μｍ程度の単結晶シリコンからなる半導体層１ｃ１が設けられた構成を有している。この基板１は、例えば貼り合わせ法によって形成されている。すなわち、単結晶シリコン等からなる２枚の半導体ウエハ（以下、単にウエハという）を絶縁層１ｂを介して貼り合わせた後、一方のウエハの裏面を研削および研磨することにより素子形成用の薄い半導体層１ｃ１を形成することで作製されている。
【００６０】
続いて、図２３に示すように、ｎ型領域を形成する導電型不純物（例えばアンチモン）とｐ型領域を形成する導電型不純物（例えばホウ素）とを別々のレジスト膜をマスクとして選択的にイオン注入した後、熱処理を施すことにより、ｎ型の埋込コレクタ領域３ａ１およびｐ型の埋込コレクタ領域３ａ２を形成する。その後、半導体層１ｃ１上に、例えば単結晶シリコンからなる半導体層１ｃ２をエピタキシャル法によって形成する。この積層された半導体層１ｃ１，１ｃ２により上記半導体層１ｃを形成する。
【００６１】
その後、図２４に示すように、半導体層１ｃの主面（デバイス形成面）に、浅い分離部２ａをＬＯＣＯＳ法によって形成した後、絶縁層１ｂに達する深い溝を掘り、その内部に酸化シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって埋め込むことにより、深い分離部２ｂを形成する。その後、半導体層１ｃの主面上に薄い酸化シリコン膜を形成した後、ｎ型領域を形成する導電型不純物（例えばリン）とｐ型領域を形成する導電型不純物（例えばホウ素）とを別々のレジストマスクを用いて選択的にイオン注入することにより、コレクタ引出領域３ｃ１，３ｃ２を形成する。さらに、ｐＭＩＳ形成領域にｎ型領域を形成する導電型不純物（例えばリン）をレジスト膜をマスクとしてイオン注入し、ｎＭＩＳ形成領域にｐ型領域を形成する導電型不純物（例えばホウ素）をレジスト膜をマスクとしてイオン注入することにより、ｎウエルＮＷＬおよびｐウエルＰＷＬを形成する。
【００６２】
次いで、図２５に示すように、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域のチャネル形成領域に、しきい値電圧調整用の不純物を導入した後、ゲート絶縁膜１１を形成し、さらに、その上にゲート電極１２を形成する。ゲート絶縁膜１１およびゲート電極１２は、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域に同時に形成している。続いて、図２５に示すように、ｐｎｐトランジスタＱ４のｎ型のベース領域４ａ２をイオン注入法等によって形成する。その後、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域に、低不純物濃度のソースおよびドレイン用の半導体領域を形成した後、ゲート電極１２の側面に酸化シリコン膜等からなるサイドウォール１５を形成し、ｎＭＩＳＱｎのソースおよびドレイン用の半導体領域１０、ｐＭＩＳＱｐのソースおよびドレイン用の半導体領域１３、ｐｎｐトランジスタＱ４のベース引出領域４ｂ１をイオン注入法によって形成する。ここで、ｎＭＩＳＱｎのソースおよびドレイン用の半導体領域１０と、ｐｎｐトランジスタＱ４のベース引出領域４ｂ１とは同一の不純物導入工程で形成した。
【００６３】
次いで、半導体層１ｃ上に、ｐ型の多結晶シリコン膜をＣＶＤ法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、ベース引出電極形成用のパターンおよびエミッタ引出電極７ａ２を形成する。続いて、半導体層１ｃ上に、絶縁膜８ａ１をＣＶＤ法等によって堆積した後、べース引出電極用のパターンのベース領域形成箇所をフォトリソグラフィ技術およびドライエッチング技術を用いてエッチング除去して開口部を形成するとともにベース引出電極５を形成した後、その開口部から露出する半導体層１ｃに対して、例えば二フッ化ホウ素（ＢＦ２）等をイオン注入することにより、ｎｐｎトランジスタ形成領域にベース引出電極５に対して自己整合的にベース領域４ａ１を形成する。また、ｐｎｐトランジスタのエミッタ引出電極７ａ２中の不純物（ホウ素）を半導体層１ｃに熱拡散することによりベース領域４ａ２内にエミッタ領域６ａ２を自己整合的に形成する。その後、ベース引出電極５の開口部の側面に側壁絶縁膜を酸化法等によって形成する。この側壁絶縁膜は、ｎｐｎトランジスタのベース引出電極５とエミッタ引出電極７ａ１とを分離するための機能を有している。
【００６４】
次いで、半導体層１ｃ上に、ｎ型の多結晶シリコン膜をＣＶＤ法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、図６に示したエミッタ引出電極７ａ１をベース引出電極５およびベース領域４ａ１に対して自己整合的に形成する。この時、前記抵抗Ｒｂを形成する場合は、抵抗Ｒｂもエミッタ引出電極７ａ１のパターニングと同時に形成する。抵抗Ｒｂの抵抗値はこのパターニング工程前に不純物を選択的にイオン注入することで設定する。続いて、基板１に対して熱処理を施すことにより、図２１に示したように、エミッタ引出電極７ａ１中の不純物を半導体層１ｃに熱拡散することによりベース領域４ａ１内にエミッタ領域６ａ１を自己整合的に形成する。その後、半導体層１ｃ上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、その上面を平坦化することで絶縁膜８ａを形成した後、その絶縁膜８ａにコンタクトホールＣＮＴを形成する。その後、基板１の主面上に、アルミニウムを主体とした導体膜をスパッタリング法によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、第１層配線Ｍ１を形成する。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
例えばＳＯＩ基板の製造方法は、ウエハの貼り合わせ法に限定されるものではなく種々変更可能であり、例えば半導体基板に酸素イオンを打ち込むことで絶縁層を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）を用いても良い。
【００６７】
また、前記実施の形態においては、配線を通常の配線構造とした場合について説明したが、これに限定されるものではなく、例えば絶縁膜に形成された溝または孔等のような配線開口部内に導体膜を埋め込むことで配線またはプラグを形成する、いわゆるダマシン法または上記溝および孔を同一導体材料で同工程時に埋め込むデュアルダマシン法による配線構造としても良い。
【００６８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるアナログ−デジタル混載回路に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等のようなメモリ回路を上記バイポーラトランジスタ形成されたＳＯＩ基板に設けている半導体装置にも適用できる。
【００６９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７０】
すなわち、互いに並列に接続された状態で絶縁層上の半導体層に配置された複数の同種の単位バイポーラトランジスタの複数の一群または全てを分離部で取り囲むことにより、半導体装置の動作時の熱的安定性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置を構成するバイポーラトランジスタの形成手法を説明するための回路図である。
【図２】図１の単位バイポーラトランジスタのセルの一例の平面図である。
【図３】図１の単位バイポーラトランジスタのセルの一例であって図２に第２層配線を配置して示した平面図である。
【図４】図２および図３のＸ１−Ｘ１線の断面図である。
【図５】図３のＹ１−Ｙ１線の断面図である。
【図６】図２および図３の単位バイポーラトランジスタの配置例の要部平面図である。
【図７】図２および図３の単位バイポーラトランジスタの他の配置例の要部平面図である。
【図８】図６のＸ２−Ｘ２線の断面図である。
【図９】本発明の他の実施の形態である半導体装置を構成する所望のバイポーラトランジスタの等価回路図である。
【図１０】図９の単位バイポーラトランジスタのセルの一例の平面図である。
【図１１】図９の単位バイポーラトランジスタのセルの一例であって図１０に第２層配線を配置して示した平面図である。
【図１２】図１１のＹ２−Ｙ２線の断面図である。
【図１３】図１０および図１１の単位バイポーラトランジスタの配置例の要部平面図である。
【図１４】図１０および図１１の単位バイポーラトランジスタの他の配置例の要部平面図である。
【図１５】本発明のさらに他の実施の形態である半導体装置の単位バイポーラトランジスタの配置例の要部平面図である。
【図１６】本発明のさらに他の実施の形態である半導体装置の単位バイポーラトランジスタの他の配置例の要部平面図である。
【図１７】図１５および図１６のＸ３−Ｘ３線の断面図である。
【図１８】本発明のさらに他の実施の形態である半導体装置の具体的な回路の要部の説明図である。
【図１９】図１８の出力回路の一例の回路図である。
【図２０】図１８の出力回路と同一の半導体基板に形成されたデジタル回路の一例の回路図である。
【図２１】本発明のさらに他の実施の形態であるアナログ−デジタル混在回路を有する半導体装置の一例の要部断面図である。
【図２２】図２１の半導体装置の製造工程中のウエハの要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中のウエハの要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中のウエハの要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中のウエハの要部断面図である。
【符号の説明】
１  半導体基板
１ａ  支持基板
１ｂ  絶縁層
１ｃ  半導体層
１ｃ１  半導体層
１ｃ２  半導体層
２ａ  浅い分離部
２ｂ  深い分離部
３ａ１，３ａ２  埋込コレクタ領域
３ｂ１，３ｂ２  コレクタ領域
３ｃ１，３ｃ２  コレクタ引出領域
４ａ１，４ａ２  ベース領域
４ｂ１  ベース引出領域
５  ベース引出電極
６ａ１，６ａ２  エミッタ領域
７ａ１，７ａ２  エミッタ引出電極
８ａ，８ａ１，８ｂ  絶縁膜
１０  半導体領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  半導体領域
１５  サイドウォール
ＱＡ，ＱＢバイポーラトランジスタ
Ｑ３〜Ｑ１１  バイポーラトランジスタ
Ｑｕ１，Ｑｕ２  単位バイポーラトランジスタ
Ｑｐ  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ  ｎチャネル型のＭＩＳ・ＦＥＴ
Ｃ  コレクタ電極
Ｂ  ベース電極
Ｅ  エミッタ電極
ＣＥＬ１，ＣＥＬ２  セル
Ｌ  能動領域
Ｍ１，Ｍ１ａ，Ｍ１ｂ  第１層配線
Ｍ２  第２層配線
ＣＮＴ  コンタクトホール
ＴＨ１  スルーホール
Ｒｂ  抵抗
ＰＡＭ  プリアンプ回路
ＣＣ  制御回路
ＤＲＶ  出力回路
ＶＢＢ  直流基準電圧
Ｒ１〜Ｒ１１  抵抗
Ｖ１〜Ｖ４  電源
ＩＮ，ＩＮ１，ＩＮ２  入力端子
ＯＵＴ，ＯＵＴ１  出力端子
ＮＷＬ  ｎウエル
ＰＷＬ  ｐウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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