(57)【要約】【課題】ナノスケールの間隔で導電層と誘電体層を配列した、ナノデバイス形成，配線、或いはこれらを担持するプラットフォームとなる機能材料の提供。【解決手段】ＣＶＤなどの堆積法により導電層と誘電体層を交互にナノスケールの厚さに堆積し、堆積層に略垂直な断面により、これら堆積過程で制御されたナノスケールの導電層と誘電体層が交互に配置されたすだれ状の構造１１，１２を得る。これらの構造の間に機能物質を介挿してすることにより、交差点に於いて上下の導電層による電磁気的作用を発揮させ、新しい素子構造を創出する。官能基を有するベンゼン環の１次元配列をもつ鎖状分子などを配して上記の交差点間で電圧を印加すれば、当該官能基の電子の空間分布など属性の変化の有無を”０”、”１”として書込、読出し可能なＲＡＭとなり、Ｇｅ２Ｓｂ２Ｔｅ５やＩｎ３ＳｂＴｅ２  などを配すれば上下交差する導電層をジュール加熱用電流路及びメモリの配線としてＲＯＭとなる。【選択図】        図２
2004268203.tif 000002
【特許請求の範囲】
【請求項１】
導電層と誘電体層を交互に積層した積層方向に非平行な、望ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料。
【請求項２】
導電層と誘電体層を交互に積層した積層方向に非平行な、望ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ねてなる機能材料。
【請求項３】
上記相対して重なり合う面間に機能材料層を介挿してなる請求項２記載の機能材料。
【請求項４】
上記機能材料層として微粒子、１次元性化合物、パイ電子系化合物、（厚み数原子層の物質）薄膜など、０次元構造（量子ドット）、鎖状構造、２次元構造薄膜を配してなる請求項３記載の機能材料。
【請求項５】
導電層と誘電体層を交互に積層した積層方向に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層として官能基を有する６員環あるいは５員環を構成要素として少なくともひとつ有する鎖状分子を配し、
上記の上下交差する導電層を書込・読取用ビット、ワード線としてこれらの交差点間の電圧印加による当該官能基のの空間配位の変化や当該官能基中の電子分布の変化など、当該官能基の属性変化により、書込・読取を行うことを特徴とする、ＲＡＭ高密度メモリ。
【請求項６】
導電層と誘電体層を交互に積層した積層方向に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層としてＧｅ２Ｓｂ２Ｔｅ５、Ｉｎ３ＳｂＴｅ２などの無機相変化材料や、ポリアセチレン、アセチレンオリゴマー、ｐ−フェニレン、ｐ−フェニレンスルフィド、ピロールオリゴマー、ポリピロール、チェニレンオリゴマー、ポリチェニレン、アニリンオリゴマー、ポリアニリン、あるいはモノマー、オリゴマーを含む液晶高分子などの薄膜を配し、
上記の上下交差する導電層をジュール加熱用電流路として書込を行い、次回以降読取用ビット，ワード線として機能させることを特徴とするＲＯＭ高密度メモリ。
【請求項７】
堆積過程により導電層と誘電体層とを交互に積層することによりこれらの層厚方向、すなわち堆積層と垂直な方向に該導電層と誘電体層とが交互に微小間隔で配列された構造を形成し、これらの層厚方向に切断することにより、該導電層と誘電体層とがナノレベルの微小間隔を形成してなる機能材料の製造方法。
【請求項８】
上記堆積過程が、ＣＶＤなどの真空雰囲気中の堆積過程であり、中心軸の廻りに回転する基板上に該導電層と誘電体層とを交互に堆積させ、堆積過程後中心軸に垂直な断面で切断し、その切断面に於いて該導電層と誘電体層とがナノレベルの微小間隔を形成してなる機能材料を切出すことを特徴とする請求項７記載の機能材料の製造方法。
【請求項９】
上記堆積過程が、連続的に行われることにより、堆積層が連続してなる請求項８記載の機能材料の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
ナノ構造の機能素子及びその製造法に関する。
【０００２】
【従来の技術に於ける問題点】
半導体メモリーに代表されるようなデバイスがより一層高密度化した高密度・微細素子やナノマシンなどの微細な構造体が開発され、応用されるようになってナノテクノロジーという、新たな技術領域が提唱されている。これらの微細な素子・構造体を実現するためには従来は、素材バルクからフォトリソグラフィーなどの手法によって、いわば切出し、刻むことによって目的とする素子・構造体を形成していた。これらの手法は、大から少へと立体構造を細分化する意味で、トップダウン的手法によるものといえる。
このような微細化の手法は、微細化の程度がナノレベルに及ぶまで目指すとなると、物質界が原子構造から構成される以上、必然的に原子・分子のサイズ及びこれらからなる微細構造に目を向けられることとなるが、そのための加工技術、手段も従来の延長上において考えることには、それらの原理、メカニズムによる限界があり、上記のようなトップダウン的アクセスが、最良であるとは必ずしも云えない。
すなわち、近年ボトムアップ型アプローチとして話題になっているように原子や分子を直接操作して新たな機能を有する材料を生み出す手法が試みられるようになっており、また、生体組織の機能に見られるように、生体の微細構造に於いては、アミノ酸やタンパク質などの分子レベルで基本的なユニットが一定の仕方で結合し、より大きな、複雑な構造が形成されるという、自己組織化によって組みあがる機構を有しており、このような仕組みによって階層的に組み立てられるパノスコピック材料なども話題になっている。
種々の機能素子などを扱うナノテクノロジーに於いては、主として無機材料からなるが、このような自己組織化やパノスコピック材料という観点から、複雑な構造・機構を組み立てることも新たなアプローチとして視野に入っているのである。
【０００３】
現在、ナノスケールの機能素子、機能材料の実現に向けてこのような従来にない新たな観点からのアプローチが試みられようとしているが、いずれのアプローチから目指すにしても、全く新しい手法、原理によることは実際的ではなく、また、実用上、機能素子などとして適用する際には既存のレベルの何らかの基盤との結合／若しくは整合を図らなければならない。
例えば、ナノレベルの素子、構造であるといっても、そのような構造を形成する際やさらに基板等に組み込むに当たっては、容易に取り扱える、或いは使用条件に適したスケールの構造が必要となるのである。
【０００４】
これらナノスケールの素子や構造を実現するには、その基盤となる、いわばその母型ともいうべき構造があることが有利であり、また、これらの素子をその機能を発揮せるため実用に適した構造に組み立てるに際しても、半導体デバイスに於いてそうであるようにこれらの素子を二次元、三次元の基板構造に組み込まれることが必要になってくる。
【０００５】
さらに、より具体的な問題として、これまでの半導体メモリでは達成することが困難な大容量メモリの実現に向けて以下の表１に示すようなものが提案され、一部は開発段階にある。
これらは、２０世紀末に開発された、走査トンネル顕微鏡（Ｓｃａｎｎｉｎｇ  Ｔｕｎｎｅｌｉｎｇ  Ｍｉｃｒｏｓｃｏｐｅ，  ＳＴＭ）や原子間力顕微鏡（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ，  ＡＦＭ）などのいわゆる走査プローブ顕微鏡（Ｓｃａｎｎｉｎｇ  Ｐｒｏｂｅ  Ｍｉｃｒｏｓｃｏｐｅ，  ＳＰＭ）の流れを汲む技術で、通常の表面測定では単一のプローブを用いるところを、Ｎ×Ｎ配列（Ｎは２以上の整数）のプローブを用いるマルチプローブを用いてメモリユニット（メモリセル）に記録された情報の読出し、或いは書込を行おうとするものである。
【表１】
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【０００６】
表１に示すようにこれらの、超高密度メモリシステムは、原子／分子操作、熱／機械加工、化学結合、電界蒸発、電荷トラッピング、磁気記録、近視野光磁気記録、相変化記録、と記録方法は多様である。また、対応する記録媒体も多様なものが提案されており、加工サイズは数ｎｍから数十ｎｍである。
これらのメモリの高密度化は記録媒体の情報を担持するメモリユニットのサイズの縮小を意味するが、このメモリの書込み／読出し手段は（マルチ）プローブであり、高密度化、大容量化に応じて高速でのアクセスのため、高速且つ高精度の制御を必要とする。
【０００７】
また、メモリの大容量化は、メモリ全体のサイズの大型化を来たすが、このような微細化するメモリユニットのサイズに対するメモリ全体のサイズの増大は、これらの間のサイズの比率を増大させ、プローブの精度に対する要求を一層厳しいものとしている。
特に、このようなサイズのレベルになると熱膨張に伴うプローブとメモリとの位置ずれの問題は重要であり、厳密な温度制御が必要となるなど，これらのシステムを複雑なものとしている。
また、これらのプローブによる書込／読取を行うシステムの問題として、記録媒体のメモリセルに対してこれらの書込／読取手段であるプローブが相対的に走査する必要があるため、半導体メモリにおけるようなメモリセルに対する直接のアクセスができず、このような高密度化、大容量化に伴って、高速化が一層困難となる。
即ち、これらのメモリの記録は、一般にｘｙ地点の位置情報そのものであり、これらの情報の書き込み／読出を行う上で、これらのメモリの位置情報に対応する、これらと相同の機構、機能が望まれるのである。
【０００８】
【発明が解決しようとする課題】
ナノスケールの素子を形成するための、或いはこれらの素子を搭載するためのプラットフォームとなる、導電層と誘電体層とを交互にナノレベルの微小間隔で交互に一次元或いは二次元格子構造に配列された機能材料及びその製造方法を提供する。
また、さらにその機能材料を適用した高密度メモリの提供。
【０００９】
【課題を解決するための手段】
導電層と誘電体層を交互に積層した積層方向に非平行な、好ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料であり、
さらに、導電層と誘電体層を交互に積層した積層方向に非平行な、好ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ねてなる機能材料である。
断面の方向は、これらの導電層と誘電体層とが最小の間隔で配列するためにはこれらの積層方向に垂直な断面が好適であるが、断面におけるこれら導電層と誘電体層の幅や間隔を大きくしたい場合などには、この角度を浅く取ることによって調整することができる。
また、上記相対して重なり合う面間に機能材料（層）を介挿してなる、機能材料であり、上記機能材料層として、微粒子、１次元性化合物、パイ電子系ポリマー、（厚み数原子層の物質）薄膜など、０次元構造（量子ドット）、鎖状構造、あるいは２次元構造薄膜を配してなる機能材料である。
さらに、上記重なり合う構造は、通常はそれぞれの導電層が交差する方向にあるが、その発揮したい機能・特性により垂直から平行まで任意の方向でよい。
また、導電層と誘電体層を交互に積層した積層方向に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層として官能基を有する６員環あるいは５員環を構成要素として少なくともひとつ有する鎖状分子を配し、
上記の上下交差する導電層を書込・読取用ビット、ワード線としてこれらの交差点間の電圧印加による当該官能基のの空間配位の変化や当該官能基中の電子分布の変化など、当該官能基の属性変化により、書込・読取を行うことを特徴とする、ＲＡＭ高密度メモリであり、
また、導電層と誘電体層を交互に積層した積層方向に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層としてＧｅ２Ｓｂ２Ｔｅ５、Ｉｎ３ＳｂＴｅ２などの無機相変化材料や、ポリアセチレン、アセチレンオリゴマー、ｐ−フェニレン、ｐ−フェニレンスルフィド、ピロールオリゴマー、ポリピロール、チェニレンオリゴマー、ポリチェニレン、アニリンオリゴマー、ポリアニリン、あるいはモノマー、オリゴマーを含む液晶高分子などの薄膜を配し、
上記の上下交差する導電層をジュール加熱用電流路として書込を行い、次回以降読取用ビット，ワード線として機能させることを特徴とするＲＯＭ高密度メモリである。
上記機能材料の製造方法として、
堆積過程により導電層と誘電体層とを交互に積層することによりこれらの層厚方向、すなわち堆積層と垂直な方向に該導電層と誘電体層とが交互に微小間隔で配列された構造を形成し、これらの層厚方向に切断することにより、該導電層と誘電体層とがナノレベルの微小間隔を形成してなる機能材料の製造方法であり、
また、上記堆積過程が、ＣＶＤなどの真空雰囲気中の堆積過程であり、中心軸の廻りに回転する基板上に該導電層と誘電体層とを交互に堆積させ、堆積過程後中心軸に垂直な断面で切断し、その切断面に於いて該導電層と誘電体層とがナノレベルの微小間隔を形成してなる機能材料を切出す製造方法であり、
さらに、上記堆積過程が、連続的に行われることにより、堆積層が連続してなる機能材料の製造方法である。
【００１０】
【発明の実施の形態】
導電層と誘電体層とを交互に積層した構造は、真空雰囲気中での蒸着やＣＶＤなどによるいわゆる堆積（ｄｅｐｏｓｉｔｉｏｎ）の手法により形成することができる。
従来は、このような積層構造は、２次元平面に形成された配線を上下立体的に配置したり、基板に作り込まれたデバイスと接続するために用いられるのみであった。
サイズも配線としての線幅を数百ｎｍ〜数十ｎｍへと微細化が図られているが、その厚さはこれらに比較してさらに薄い。しかしながら、その厚さのサイズがさらに薄く、エレクトロマイグレーションなどに耐え、電子の移動限界に近い数ｎｍオーダーであっても、これら導電層としての機能以上の作用や機能が求められることはなかった。
ところで、このような薄いサイズが実現できることは、これら堆積過程が時間経過共に進行するもの、であって、その厚さは経過時間に比例し、時間の制御によりその厚さ、すなわちその立体構造の内の１次元方向についてナノレベルで高精度に制御できるということを意味している。
従って、導電層と誘電体層とをこのような堆積過程で積層して形成したバルクの堆積した層に垂直な方向の断面に於いては、これらナノレベルのサイズ・間隔で配列した導電層と誘電体層からなる構造が得られる事となる。
【００１１】
このような構造に於いては、この断面に於いてはナノレベルのサイズであるが、通常の配線とは逆に積層面に沿った方向ではそのサイズは、バルクの切断厚さによって決まるサイズとなり、導電層や配線などとの接続、ハンドリングに必要なサイズを確保することができる。
このような構造体は、導電層がナノレベルのサイズで高密度で配置されていることから、導電層及び誘電体層の材質の組合せによって、種々の量子的性質・機能を持たせ、或いは物理的過程を実現する手段として、さらに微細な素子を搭載するプラットホームなどとして利用することができる。
例えば、ボトムアップ物質として知られている量子ドットを被挟雑物として用いた場合、従来は光アドレスなど波長オーダーのひろい領域に亘る一種の一括アドレスしか手段はなかったが、本発明によれば、初めて個々のドットへの個別アドレシングあるいは個別アクセスが可能となり、このような微小系で期待されている量子効果、たとえば、閾値の無いコヒーレント光放射などが、実現できる。
【００１２】
さらに、このようないわゆるすだれ状の平面構造を複数積層すると、その導電層が上下交差した構造が得られる。
この構造において、導電層が上下近接した関係におくと、その交差点間で強い電磁気的な作用を及ぼすことが可能であり、それによってその間に介挿した物質に、たとえば導電性がなくても、トンネル効果などにより、物理・化学的変化を齎すことができる。その利用は、介挿した物質によってその立体構造が変化（液晶に見られる）したり、化学的な変化を生じさせたり、或いはこれらの過程を通じて介挿した物質による新たな機能を発揮させ、新たな機能素子を構成することが考えられる。
たとえば、官能基を有する６員環あるいは５員環を構成要素として少なくともひとつ有する鎖状分子では、上記の交差点間に電圧を印加すると、当該官能基の電子の空間分布など属性が変化するので、この変化の有無を”０”、”１”として利用して、２層の導電層を書込・読取り用のビット線・ワード線としてこれらの電位変化を記録し、或いは読取ることによって、メモリーの書き込み、あるいは読み出し可能なＲＡＭ動作をさせることができる。
【００１３】
また、これらのすだれ構造を２層積層して、その間に介挿する物質として、例えば、Ｇｅ２Ｓｂ２Ｔｅ５やＩｎ３ＳｂＴｅ２  などの無機相変化材料などを薄膜状に形成して、上下交差する導電層を書込用のジュール加熱用電流路として用いて、ｘｙ座標の機能材料層の導電性を変化せしめた後、次回以降読取用メモリの配線として機能させることにより、当該薄膜をＲＯＭ記録層としてそのｘｙ座標をメモリ番地情報として、直接これらの配線を書込／読出線とするメモリを構成することができる。
このメモリに於いては、導電層が直接ｘｙ座標による情報にアクセスできるから、熱膨脹などによる位置ずれはなく、メモリ構成の隘路であった精度の問題を解消するばかりでなく、書込・読取速度においても極めて高速であり、現在パーソナルコンピュータに於いて行われている内部メモリと同様の機能を達成することができる。
すなわち、前述したような現在開発が進められている書込・読み取りにプローブを用いる多くの大容量メモリが、その記録容量を利用するべくコンピュータ上で外部メモリとして機能することが想定される、いわば記録情報のストレージ手段とされているのに対し、本発明のメモリは上記のようなＲＡＭ動作が可能であって、純電気的に書込・読取動作を行うものであるから、ＣＰＵと直結して動作することが可能であり、単に内部メモリとして機能するのみでなく、これら外部記憶装置を不要とするものである。
このことは、実質的なコンピュータの実質的な動作速度を早くするのみでなく、従来にない大容量のソフトの動作を可能とする。
【００１４】
これらの機能材料の製造方法は、略従来の堆積法をそのまま利用することが可能である。
これらの堆積法は、電着法などの湿式法と制御された真空雰囲気中で気化した材料を堆積させる蒸着法や出発物質を気化して雰囲気中で反応させる化学気相法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法やプラズマ反応を利用するなど、種々の方法が実用化されているが、いずれも、堆積過程が時間的に制御でき、かつナノレベルの薄層を高精度で形成できるものであれば格別の制約はない。
最も単純には、導電層物質と誘電体物質とを交互に基板上に堆積させて，必要な積層数となるまで、堆積させればよい。
より好適には、回転軸周囲を堆積基板として、回転させながらこれらの導電層と誘電体層を順次堆積させることにより、あたかも欧風菓子のバウムクーヘンのように積層した円筒状のバルクとして形成し、これを切断して円盤状の素材とし、この円盤から方形状などの必要な形状、寸法の機能材料を切出すことができる。
また、この積層過程を連続的に行えば、積層構造は渦巻状となるが、導電層と誘電体層の間隔は均等にできるから、何ら差し支えない。
【００１５】
【実施例】
以下に、図面を参照して本発明の機能材料の製造過程と構造例を説明する。
図１は、本発明の機能材料の製造方法を示す概念図である。
１は、真空チャンバーで、回転軸に円筒状堆積基板２をセットし、その外周面に相対して導電物質及び誘電物質の蒸発源３及び４を配置する。図示するように基板を回転させながら、導電物質と誘電物質を蒸発させて基板上に堆積させることにより、ナノレベルの厚さに制御された堆積層とすることができる。
この図では省略しているが、堆積層の制御のため基板との間に電界をかけることも有効であって、ビーム状に指向させて基板上に堆積させるなどの手法を利用することによって高精度に膜厚の制御ができる。
また、このような膜厚の制御手法は、プラズマ法などでも広く利用されているので詳説しないが、その他、イオン化したビームとして基板上を走査することによっても均一で極めて薄い積層を得ることができる。
電着法や化学めっき法などの湿式法による場合にもこれらの堆積過程は略同様で、従来の方法が利用できる。
【００１６】
図２（１）〜（３）はこのようにして形成した導電層と誘電体層の積層からなるバルクを積層面に垂直に切断してバウムクーヘン様のディスク１０とし（１）、次いでディスクから方形のスダレ状の機能材料１１，１２を切り出し（２）、さらにこれを２枚積層してメモリ２０を構成した（３）例を示す。ここで、典型的には、導電層の厚みは１〜１０ｎｍ、誘電体層の厚みは、１０ｎｍ〜１０  ０ｎｍ程度であるが、双方これより多少相前後しても構わない。またバウムクーヘン様のディスクの厚みは典型的には〜１００ミクロンのオーダーである。
メモリは、各導電層からｘ、ｙ軸方向に引き出し配線２１を接続して、読出／書込線を構成する。
図３（１）、（２）は、このように構成した機能素子の拡大図で、すだれ状機能材料１１，１２間に、機能材料層１３、例えば、酸化物系微粒子、半導体量子ドットや鎖状化合物、パイ電子系化合物、あるいはＧｅ２Ｓｂ２Ｔｅ５、Ｉｎ３ＳｂＴｅ２等無機相変化材料、ポリアセチレン、アセチレンオリゴマー、ｐ−フェニレン、ｐ−フェニレンスルフィド、ピロールオリゴマー、ポリピロール、チェニレンオリゴマー、ポリチェニレン、アニリンオリゴマー、ポリアニリン、あるいはモノマー、オリゴマーを含む液晶高分子、低温度結晶化アモルファス物質、磁性半導体、金属磁性体等からなる薄膜といった、０次元構造や１次元構造、あるいは２次元構造薄膜などを介挿する。
機能材料１１の断面に見られるように導電層１５と誘電体層１６が交互に微小な間隔で配置されており、これに対して機能物質層１３を介して微小な間隙で機能材料１２の導電層１７が交差する。導電層１５及び１７に電位をかけると、これらの機能物質層２５の交差部の機能部位２６が電子（あるいはホール）注入による化学変化、あるいはジュール加熱による温度上昇による相変化、組成変化などにより、伝導率が可逆的あるいは非可逆的に変化して記憶状態２７となり、また、逆に導電層を介して任意の位置の情報をｘ、ｙ座標として読み出すことができる。この状態・物性変化を以って、情報担体とすることができる。
【００１７】
【発明の効果】
本発明の機能材料は、その導電層と誘電体層とのナノレベルの微小間隔で配列する構造により、ナノレベルの機能素子を扱う手段となり、またそのナノ構造により量子現象を扱う手段となり、また具体的には高密度・大容量メモリを実現することができる。
しかも、本発明の機能材料を形成するに際しては、既存の技術により実現することが可能であって、格別の新たな原理は必要ではない。しかも、実現されたそのナノ構造は、今後予想される量子素子やその取り扱い上有効な手段となるものと期待され、その発展．・実現に寄与するものである
【図面の簡単な説明】
【図１】本発明の機能材料を形成する装置（蒸着法の例）を示す説明図である。
【図２】本発明の機能材料素材のバルク（１）から、すだれ状（２）機能材料とし、格子状に積層してメモリ（３）を構成する説明図である。
【図３】本発明の機能材料を２層積層した構造（１）及び断面図（２）。
【符号の説明】
１    真空チャンバー
２    回転基板
３    導電物質蒸発源
４    誘電物質蒸発源
１０  バウムクーヘン様素材
１０’    機能材料切り出し個所
１１、１２  すだれ状機能材料
１３  機能物質（層）
１５、１７  導電層
１６、１８  誘電体層
２０  メモリ
２１  引き出し配線
２２  デコーダ
２５  機能材料層
２６  機能部位
２７  機能部位（記憶状態）
【図１】
2004268203.tif 000004
【図２】
2004268203.tif 000005
【図３】
2004268203.tif 000006
【手続補正書】
【提出日】平成15年4月11日(2003.4.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
導電層と誘電体層を交互に積層した積層面に非平行な、望ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
導電層と誘電体層を交互に積層した積層面に非平行な、望ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ねてなる機能材料。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
導電層と誘電体層を交互に積層した積層面に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層として官能基を有する６員環あるいは５員環を構成要素として少なくともひとつ有する鎖状分子を配し、
上記の上下交差する導電層を書込・読取用ビット、ワード線としてこれらの交差点間の電圧印加による当該官能基のの空間配位の変化や当該官能基中の電子分布の変化など、当該官能基の属性変化により、書込・読取を行うことを特徴とする、ＲＡＭ高密度メモリ。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
導電層と誘電体層を交互に積層した積層面に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層としてＧｅ２Ｓｂ２Ｔｅ５、Ｉｎ３ＳｂＴｅ２などの無機相変化材料や、ポリアセチレン、アセチレンオリゴマー、ｐ−フェニレン、ｐ−フェニレンスルフィド、ピロールオリゴマー、ポリピロール、チェニレンオリゴマー、ポリチェニレン、アニリンオリゴマー、ポリアニリン、あるいはモノマー、オリゴマーを含む液晶高分子などの薄膜を配し、
上記の上下交差する導電層をジュール加熱用電流路として書込を行い、次回以降読取用ビット，ワード線として機能させることを特徴とするＲＯＭ高密度メモリ。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【課題を解決するための手段】
導電層と誘電体層を交互に積層した積層面に非平行な、好ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料であり、
さらに、導電層と誘電体層を交互に積層した積層面に非平行な、好ましくは直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ねてなる機能材料である。
断面の方向は、これらの導電層と誘電体層とが最小の間隔で配列するためにはこれらの積層面に垂直な断面が好適であるが、断面におけるこれら導電層と誘電体層の幅や間隔を大きくしたい場合などには、この角度を浅く取ることによって調整することができる。
また、上記相対して重なり合う面間に機能材料（層）を介挿してなる、機能材料であり、上記機能材料層として、微粒子、１次元性化合物、パイ電子系ポリマー、（厚み数原子層の物質）薄膜など、０次元構造（量子ドット）、鎖状構造、あるいは２次元構造薄膜を配してなる機能材料である。
さらに、上記重なり合う構造は、通常はそれぞれの導電層が交差する方向にあるが、その発揮したい機能・特性により垂直から平行まで任意の方向でよい。
また、導電層と誘電体層を交互に積層した積層面に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層として官能基を有する６員環あるいは５員環を構成要素として少なくともひとつ有する鎖状分子を配し、
上記の上下交差する導電層を書込・読取用ビット、ワード線としてこれらの交差点間の電圧印加による当該官能基の空間配位の変化や当該官能基中の電子分布の変化など、当該官能基の属性変化により、書込・読取を行うことを特徴とする、ＲＡＭ高密度メモリであり、
また、導電層と誘電体層を交互に積層した積層面に直角な断面により、導電層と誘電体層を積層方向にナノレベルの微小間隔で形成してなる機能材料を、相対して重ね、その間に機能材料層としてＧｅ２Ｓｂ２Ｔｅ５、Ｉｎ３ＳｂＴｅ２などの無機相変化材料や、ポリアセチレン、アセチレンオリゴマー、ｐ−フェニレン、ｐ−フェニレンスルフィド、ピロールオリゴマー、ポリピロール、チェニレンオリゴマー、ポリチェニレン、アニリンオリゴマー、ポリアニリン、あるいはモノマー、オリゴマーを含む液晶高分子などの薄膜を配し、
上記の上下交差する導電層をジュール加熱用電流路として書込を行い、次回以降読取用ビット，ワード線として機能させることを特徴とするＲＯＭ高密度メモリである。
上記機能材料の製造方法として、
堆積過程により導電層と誘電体層とを交互に積層することによりこれらの層厚方向、すなわち堆積層と垂直な方向に該導電層と誘電体層とが交互に微小間隔で配列された構造を形成し、これらの層厚方向に切断することにより、該導電層と誘電体層とがナノレベルの微小間隔を形成してなる機能材料の製造方法であり、
また、上記堆積過程が、ＣＶＤなどの真空雰囲気中の堆積過程であり、中心軸の廻りに回転する基板上に該導電層と誘電体層とを交互に堆積させ、堆積過程後中心軸に垂直な断面で切断し、その切断面に於いて該導電層と誘電体層とがナノレベルの微小間隔を形成してなる機能材料を切出す製造方法であり、
さらに、上記堆積過程が、連続的に行われることにより、堆積層が連続してなる機能材料の製造方法である。