(57)【要約】  【課題】  読み出し速度が速い半導体記憶装置を提供する。  【解決手段】  メモリ・アレイ・セル２と、メモリ・アレイ・セル２の各ビット線を所定の電圧にプリチャージするプリチャージ回路１と、メモリ・アレイ・セル１２と、メモリ・アレイ・セル２の各ビット線を所定の電圧にプリチャージするプリチャージ回路１１と、データを読み出すために選択されたメモリ・アレイ・セル２の各ビット線の出力電圧とリファレンス用に選択されたメモリ・アレイ・セル１２の各ビット線の出力電圧とを各ビット線毎に比較するセンス・アンプ２１、を備え、プリチャージ回路１のプリチャージ電圧値（例えば１Ｖ）とプリチャージ回路１１のプリチャージ電圧値（例えば０．５Ｖ）とを異なる値にする半導体記憶装置。【選択図】      図１
2004281032.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ・アレイ・セルと、
前記メモリ・アレイ・セル毎に設けられ、前記メモリ・アレイ・セルの各ビット線を所定の電圧にプリチャージするプリチャージ回路と、
データを読み出すために選択されたメモリ・アレイ・セルの各ビット線の出力電圧とリファレンス用に選択されたメモリ・アレイ・セルの各ビット線の出力電圧とを各ビット線毎に比較する比較回路と、
を備え、
前記データの読み出しの際には前記データを読み出すために選択されたメモリ・アレイ・セルのビット線にプリチャージする電圧値と、前記リファレンス用に選択されたメモリ・アレイ・セルのビット線にプリチャージする電圧値とを一時的に異なる値にすることを特徴とする半導体記憶装置。
【請求項２】
前記比較回路が複数の電圧増幅器である請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリ・アレイ・セル各々と前記比較回路との間にスイッチ素子を備え、前記スイッチ素子のオン／オフにより前記メモリ・アレイ・セルの選択／非選択を切り替える請求項１に記載の半導体記憶装置。
【請求項４】
前記複数のメモリ・アレイ・セルと、前記プリチャージ回路と、前記比較回路と、前記スイッチ素子からなる基本回路を複数備え、
前記複数の基本回路の比較回路が共通化されている請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリ・アレイ・セルがフラッシュメモリセルである請求項１〜４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。特に、フラッシュやＥＥＰＲＯＭ等の不揮発性半導体記憶装置の読み出しに関するものである。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置として、ここではフラッシュメモリを例に挙げて説明を行う。従来の一般的なフラッシュメモリの概略構成例を図５に示す。
【０００３】
この構成例では多数のフラッシュメモリからなるメモリ・アレイ・セル５１は、１０２４本のビットラインの出力をマルチプレクサ５２に送る。マルチプレクサ５２の出力側に接続されるセンス・アンプ５３は１２８本のビットラインに対して１個の割合で設けられる。したがって、マルチプレクサ５２の出力側に８個のセンス・アンプ５３が接続される。また、各々のセンス・アンプ５３の反転入力端子に、リファレンス電流を出力するリファレンス・セル５４が接続される。なお、センス・アンプ５３は電流電圧変換増幅器である。
【０００４】
従来のフラッシュメモリは、上記構成のメモリ・アレイ・セル５１、マルチプレクサ５２、センス・アンプ５３、及びリファレンス・セル５４からなる回路ブロックを複数有している（図５においては、２組の回路ブロックのみを図示している）。
【特許文献１】特開平１１−５３８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図５に示す従来のフラッシュメモリの読み出し動作では、複数のメモリ・アレイ・セルから読み出しが行われるメモリ・アレイ・セルが一つ選択され、選択されたメモリ・アレイ・セルが１０２４本のビットラインを介してマルチプレクサに記憶しているデータを送る。マルチプレクサ５２はメモリ・アレイ・セルから送られてきたデータを順次各々のセンス・アンプ５３に出力する。そして、各々のセンスアンプ５３が、リファレンス・セル５４から出力されるリファレンス電流とマルチプレクサから出力される電流との比較を行い、その比較した差に応じた電圧を出力する。
【０００６】
図５のフラッシュメモリは、１つのメモリ・アレイ・セルに対して８個のセンス・アンプを設ける構成であって、上記のような読み出し動作を行うため、１回の読み出し動作で８ビットのデータ読み出ししかできなかった。
【０００７】
１つのメモリ・アレイ・セルに対して設けるセンス・アンプの数を増やすことによって１回の読み出し動作で読み出すことができるデータビット数は増加するが、電流電圧変換型のセンス・アンプの回路面積は大きいので小型化の観点からは好ましくない。このため、１つのメモリ・アレイ・セルに対して設けることができるセンス・アンプの数は１６個が上限であった。したがって、従来のフラッシュメモリでは、１回の読み出し動作で８ビット〜１６ビットのデータ読み出しが限度であった。すなわち、従来のフラッシュメモリは読み出し速度が遅かった。
【０００８】
本発明は、上記の問題点に鑑み、読み出し速度が速い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体記憶装置においては、複数のメモリ・アレイ・セルと、前記メモリ・アレイ・セル毎に設けられ、前記メモリ・アレイ・セルの各ビット線を所定の電圧にプリチャージするプリチャージ回路と、データを読み出すために選択されたメモリ・アレイ・セルの各ビット線の出力電圧とリファレンス用に選択されたメモリ・アレイ・セルの各ビット線の出力電圧とを各ビット線毎に比較する比較回路と、を備え、前記データの読み出しの際には、前記データを読み出すために選択されたメモリ・アレイ・セルのビット線にプリチャージする電圧値と、前記リファレンス用に選択されたメモリ・アレイ・セルのビット線にプリチャージする電圧値とを一時的に異なる値にする。
【発明の効果】
【００１０】
本発明によると、半導体記憶装置が、複数のメモリ・アレイ・セルと、前記メモリ・アレイ・セル毎に設けられ、前記メモリ・アレイ・セルの各ビット線を所定の電圧にプリチャージするプリチャージ回路と、データを読み出すために選択されたメモリ・アレイ・セルの各ビット線の出力電圧とリファレンス用に選択されたメモリ・アレイ・セルの各ビット線の出力電圧とを各ビット線毎に比較する比較回路と、を備え、前記データの読み出しの際には、前記データを読み出すために選択されたメモリ・アレイ・セルのビット線にプリチャージする電圧値と、前記リファレンス用に選択されたメモリ・アレイ・セルのビット線にプリチャージする電圧値とを一時的に異なる値にするので、データを読み出すために選択されたメイン・アレイ・セルの全出力ビット（例えば１０２４ビット）を１度の読み出し操作で読み出すことができる。これにより、本発明に係る半導体記憶装置は、１度の読み出し動作で８ビット〜１６ビットの読み出ししか行えなかった従来の半導体記憶装置と比較して、飛躍的に読み出し速度を速くすることができる。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る半導体記憶装置として、ここではフラッシュやＥＥＰＲＯＭ等の不揮発性メモリを例に挙げて説明を行う。本発明に係る従来のフラッシュメモリと同メモリサイズの場合の不揮発性メモリの概略構成例を図１に示す。
【００１２】
メモリ・アレイ・セルの内、読み出すべきデータがあるメモリ・アレイ・セルを、以後メイン・アレイ・セルと称する。メイン・アレイ・セル２は１０２４個の不揮発性のメモリセル３を具備している。そして、メイン・アレイ・セル２の各ビットラインがプリチャージ回路１の各出力端に接続される。すなわち、プリチャージ回路１は１０２４個の出力端を有している。また、メイン・アレイ・セル２の各ビットラインはＰチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）４を介してセンス・アンプ２１の非反転入力端子に接続される。
【００１３】
同様にメイン・アレイ・セル２の比較の対象となるメモリ・アレイ・セル１２は１０２４個の不揮発性のメモリセル１３を具備している。そして、メモリ・アレイ・セル１２の各ビットラインがプリチャージ回路１１の各出力端に接続される。すなわち、プリチャージ回路１１は１０２４個の出力端を有している。また、メモリ・アレイ・セル１２の各ビットラインはＰチャネル型ＭＯＳＦＥＴ１４を介してセンス・アンプ２１の反転入力端子に接続される。
【００１４】
そして、プリチャージ回路１にプリチャージ信号ΦP及び１Ｖプリチャージ信号ＰＲSが入力され、プリチャージ回路１１にプリチャージ信号ΦP及び１Ｖプリチャージ信号ＰＲDが入力される。また、Ｐチャネル型ＭＯＳＦＥＴ４及び１４のゲートに選択信号ＳＥＬｎ（ｎは１≦ｎ≦１０２４の整数）がそれぞれ入力される。そして、メイン・アレイ・セル２内の各メモリセル３のコントロール・ゲートにワードライン信号ＷＬSが共通に入力され、メモリ・アレイ・セル１２内の各メモリセル１３のコントロール・ゲートにワードライン信号ＷＬDが共通に入力される。さらに、センス・アンプ２１の動作／非動作の切替制御を行う動作制御信号ＳＥＮが、各センス・アンプ２１に共通に入力される。
【００１５】
なお、センス・アンプ２１は二つの入力電圧の差を増幅した電圧信号を出力する電圧増幅器である。したがって、センス・アンプ２１は従来のフラッシュメモリに用いていた電流電圧変換増幅器に比べて回路面積を小さくすることができる。また、図１においては説明を簡単にするために、上記構成のプリチャージ回路１、メイン・アレイ・セル２、Ｐチャネル型ＭＯＳＦＥＴ４、プリチャージ回路１１、メモリ・アレイ・セル１２、Ｐチャネル型ＭＯＳＦＥＴ１４、及びセンス・アンプ２１からなる回路（以下、基本回路という）を１つしか図示していないが、本発明に係る不揮発性メモリは実際には上記基本回路を複数有しており、その複数の基本回路から選択信号ＳＥＬｎによって１つの基本回路が選択される。また、複数の基本回路のセンス・アンプを共通化して、不揮発性メモリ全体のセンス・アンプがｎ又はｍ個（ｍはｍ≦ｎの自然数）になるようにしてもよい。この場合、各センス・アンプの入力端子には複数のＰチャネル型ＭＯＳＦＥＴが接続され、その複数のＰチャネル型ＭＯＳＦＥＴがマルチプレクサとして機能する。
【００１６】
次に、図１に示す本発明に係る不揮発性メモリの読み出し動作について図１と図２のタイムチャートとを参照して説明する。ここでは、メモリ・アレイ・セル２及び１２のｍ番目（ｍはｍ≦ｎの自然数）データを読み出す場合の動作について説明する。尚、以下の説明及び図２ではｍの表記は省略している。
【００１７】
読み出し動作前は、プリチャージ信号ΦP、１Ｖプリチャージ信号ＰＲS、１Ｖプリチャージ信号ＰＲD、ワードライン信号ＷＬS、ワードライン信号ＷＬD、選択信号ＳＥＬ、動作制御信号ＳＥＮ、出力信号ＯＵＴはＬｏｗレベルになっている。
【００１８】
プリチャージ信号ΦP及び選択信号ＳＥＬは、ｔ１時点でＬｏｗレベルからＨｉｇｈレベルに反転し、ｔ８時点までＨｉｇｈレベルを保持し、ｔ８時点でＨｉｇｈレベルからＬｏｗレベルに反転し、その後Ｌｏｗレベルを保持する。したがって、ビットライン信号ＢＬS及び電圧信号ＤＩＯSとビットライン信号ＢＬD及び電圧信号ＤＩＯDとは、ｔ１〜ｔ８の期間の信号となり、その他の期間は、不定となっている。
【００１９】
読み出しを行うメモリ・アレイ・セル（メイン・アレイ・セル２（以下同様））側の１Ｖプリチャージ信号ＰＲSはｔ３時点でＬｏｗレベルからＨｉｇｈレベルに反転し、ｔ６時点までＨｉｇｈレベルを保持し、ｔ６時点でＨｉｇｈレベルからＬｏｗレベルに反転し、その後Ｌｏｗレベルを保持する。一方、読み出しを行わないメモリ・アレイ・セル（メモリ・アレイ・セル１２（以下同様））側の１Ｖプリチャージ信号ＰＲDはＬｏｗレベルを保持する。
【００２０】
プリチャージ回路１は、プリチャージ信号ΦPがＨｉｇｈレベルかつ１Ｖプリチャージ信号ＰＲSがＬｏｗレベルの場合０．５Ｖを出力し、プリチャージ信号ΦPがＨｉｇｈレベルかつ１Ｖプリチャージ信号ＰＲSがＨｉｇｈレベルの場合１Ｖを出力する。また、プリチャージ回路１１は、プリチャージ信号ΦPがＨｉｇｈレベルかつ１Ｖプリチャージ信号ＰＲDがＬｏｗレベルの場合０．５Ｖを出力し、プリチャージ信号ΦPがＨｉｇｈレベルかつ１Ｖプリチャージ信号ＰＲDがＨｉｇｈレベルの場合１Ｖを出力する。
【００２１】
読み出しを行うメモリ・アレイ・セル側のワードライン信号ＷＬSは、ｔ２時点から徐々に大きくなり、ｔ３時点でＨｉｇｈレベルに達し、ｔ６時点までＨｉｇｈレベルを保持し、ｔ６時点から徐々に小さくなり、ｔ７時点でＬｏｗレベルに達し、その後Ｌｏｗレベルを保持する。
【００２２】
したがって、読み出しを行うメモリ・アレイ・セル内のメモリセル３が書き込みセルである場合はメモリセルがオンしないので、ビットライン信号ＢＬS及び電圧信号ＤＩＯSは、ｔ１〜ｔ３の期間０．５Ｖを保持し、ｔ３時点で０．５Ｖから１Ｖに立ち上がり、ｔ６時点まで１Ｖを保持し、ｔ６時点から徐々に小さくなり、０．５Ｖに達するとその後ｔ８時点まで０．５Ｖを保持する。一方、読み出しを行うメモリ・アレイ・セル内のメモリセル３が書き込みセルでない場合はメモリセルがオンするので、ビットライン信号ＢＬS及び電圧信号ＤＩＯSは、ｔ１〜ｔ２の期間０．５Ｖを保持し、ｔ２時点から徐々に小さくなりｔ３時点で０Ｖに達しｔ６時点まで０Ｖを保持し、ｔ６時点から徐々に大きくなりｔ７時点で０．５Ｖに達し、その後ｔ８時点まで０．５Ｖを保持する（ｔ２〜ｔ７の期間については図２中の点線部参照）。
【００２３】
読み出しを行わないメモリ・アレイ・セル側のワードライン信号ＷＬDは、Ｌｏｗレベルを保持する。したがって、メモリセル１３が書き込みセルか否かにかかわらず、ビットライン信号ＢＬD及び電圧信号ＤＩＯDは、ｔ１〜ｔ８の期間０．５Ｖを保持する。
【００２４】
そして、動作制御信号ＳＥＮがｔ４〜ｔ５の期間のみＨｉｇｈレベルになる。したがって、読み出しを行うメモリ・アレイ・セル内の書き込みセルであるメモリセルを読み出した場合、出力信号ＯＵＴm（ｍは１以上ｎ以下の自然数）はｔ４〜ｔ５の期間のみＨｉｇｈレベルになる。一方、読み出しを行うメモリ・アレイ・セル内の書き込みセルでないメモリセルを読み出した場合、出力信号ＯＵＴl（ｌは１以上ｎ以下の自然数）はｔ４〜ｔ５の期間もＬｏｗレベルのままである（ｔ４〜ｔ５の期間については図２中の点線部参照）。
【００２５】
このような動作を行うことにより、読み出しを行うメモリ・アレイ・セルの全出力ビットを１度の読み出し操作で読み出すことができる。すなわち、本実施形態では１度の読み出し操作でｎビットのデータを読み出すことができる。更に言えば、例えば１０２４ビットのデータを一度に読み出すことができる。なお、センス・アンプの反転入力側に接続されているメモリ・アレイ・セル１２からデータを読み出す場合、出力信号ＯＵＴnをインバータによって反転させることで、センス・アンプの非反転入力側に接続されているメイン・アレイ・セル２からデータを読み出す場合の出力信号と同様の信号を得ることができる。この場合、メモリ・アレイ・セル１２のデータを読み出すことになるので、１２がメイン・アレイ・セルになる。尚、以上の説明では、データ数が１０２４の場合のみ示してきたが、その他のビット数でも構わないことは当然の事である。また、不揮発性メモリの一つであるフラッシュに本発明を適用した場合特に面積的効果が大きいが、本発明は不揮発性メモリ以外のメモリすなわち揮発性メモリにも適用することができる。本発明に係る揮発性メモリの一構成例としては、図１の不揮発性メモリのメモリセル３及び１２を揮発性のメモリセルに置き換える構成が挙げられる。
【００２６】
次に、センス・アンプ２１の具体的な一構成例について説明する。センス・アンプ２１の構成例を図３に示す。定電圧ＶCCが印加される端子にＰチャネル型ＭＯＳＦＥＴ３１のソースと、Ｐチャネル型ＭＯＳＦＥＴ３２のソースとが接続される。Ｐチャネル型ＭＯＳＦＥＴ３１のゲートとＰチャネル型ＭＯＳＦＥＴ３２のゲートとは共通接続される。また、Ｐチャネル型ＭＯＳＦＥＴ３１のゲート−ドレイン間は共通接続される。
【００２７】
Ｐチャネル型ＭＯＳトランジスタ３１のドレインがＮチャネル型ＭＯＳＦＥＴ３３のドレインに接続される。また、Ｐチャネル型ＭＯＳＦＥＴ３２のドレインが、出力電圧ＯＵＴnが送出される端子及びＮチャネル型ＭＯＳＦＥＴ３４のドレインに接続される。
【００２８】
センス・アンプの非反転入力端子（＋）に該当する端子が、Ｎチャネル型ＭＯＳＦＥＴ３３のゲートに接続される。また、センス・アンプの反転入力端子（−）に該当する端子が、Ｎチャネル型ＭＯＳＦＥＴ３４のゲートに接続される。
【００２９】
Ｎチャネル型ＭＯＳＦＥＴ３３のソースとＮチャネル型ＭＯＳＦＥＴ３４のソースとが共通接続され、Ｎチャネル型ＭＯＳＦＥＴ３５のドレインに接続される。Ｎチャネル型ＭＯＳＦＥＴ３５のゲートは動作制御信号ＳＥＮが入力される端子に接続される。また、Ｎチャネル型ＭＯＳＦＥＴ３５のソースは接地される。
【００３０】
続いて、センスアンプ２１の他の構成例を図４に示す。なお、図４において図３と同一の部分には同一の符号を付し詳細な説明を省略する。図４のセンスアンプが、図３のセンスアンプと異なる点は、Ｐチャネル型ＭＯＳＦＥＴ３１のゲートとＰチャネル型ＭＯＳＦＥＴ３２のゲートとが共通接続されずに、Ｐチャネル型ＭＯＳＦＥＴ３１のゲートがＰチャネル型ＭＯＳＦＥＴ３２のドレイン、出力電流ＯＵＴが送出される端子、及びＮチャネル型ＭＯＳＦＥＴ３４のドレインの接続ノードに接続され、Ｐチャネル型ＭＯＳＦＥＴ３２のゲートがＰチャネル型ＭＯＳＦＥＴ３１のドレイン及びＮチャネル型ＭＯＳＦＥＴ３３のドレインの接続ノードに接続される点並びにＰチャネル型ＭＯＳＦＥＴ３１のゲートとドレインとが共通接続されない点である。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る不揮発性メモリの概略構成例を示す図である。
【図２】図１の不揮発性メモリの各部信号波形を示すタイムチャートである。
【図３】図１の不揮発性メモリが具備するセンス・アンプの構成例を示す図である。
【図４】図１の不揮発性メモリが具備するセンス・アンプの他の構成例を示す図である。
【図５】従来のフラッシュメモリの概略構成例を示す図である。
【符号の説明】
【００３２】
１、１１  プリチャージ回路
２、（１２）  メイン・アレイ・セル
１２、（２）  メモリ・アレイ・セル
３、１３  メモリセル
４、１４  Ｐチャネル型ＭＯＳＦＥＴ
２１  センス・アンプ
【図１】
2004281032.tif 000003
【図２】
2004281032.tif 000004
【図３】
2004281032.tif 000005
【図４】
2004281032.tif 000006
【図５】
2004281032.tif 000007