(57)【要約】【課題】クロック信号に対するデータ信号の位相やデータ信号同士の位相差の測定や、クロック信号に対するデータ信号の出力タイミングのテストを容易に行うことができる半導体集積回路およびその評価回路を提供する。【解決手段】本発明の半導体集積回路は、データ信号を出力するテスト用フリップフロップを備える。テスト用フリップフロップは、通常動作時に、クロック信号に同期して、内部回路の出力信号を保持して出力し、テスト動作時に、クロック信号に同期して、テスト用フリップフロップの出力信号を反転して出力する。また、本発明の評価回路は、本発明の半導体集積回路から出力されるクロック信号に同期して同データ信号を保持するフリップフロップを備え、フリップフロップの出力信号に基づいて、クロック信号に対するデータ信号の出力タイミングの評価を行うものである。【選択図】図１
2004226354.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号および少なくとも１つのデータ信号がそれぞれ第１および少なくとも１つの第２の出力端子から出力される半導体集積回路であって、
前記データ信号を出力するテスト用フリップフロップを備え、当該テスト用フリップフロップは、通常動作時に、前記クロック信号と共通のクロックツリーから供給されるクロック信号に同期して、内部回路の出力信号を保持して出力し、テスト動作時に、当該クロック信号に同期して、当該テスト用フリップフロップの出力信号を反転して出力することを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路の評価回路であって、
前記半導体集積回路の第１の出力端子から出力されるクロック信号に同期して、当該半導体集積回路の第２の出力端子から出力されるデータ信号を保持するフリップフロップを備え、
前記フリップフロップの出力信号に基づいて、前記クロック信号に対する前記データ信号の出力タイミングの評価を行うことを特徴とする評価回路。
【請求項３】
請求項１に記載の半導体集積回路の評価回路であって、
前記半導体集積回路の複数の第２の出力端子から出力されるデータ信号の論理がすべて一致するか、または異なるものが一つでもあるか否かを判定し出力する論理回路と、
前記半導体集積回路の第１の出力端子から出力されるクロック信号に同期して、前記論理回路の出力を保持するフリップフロップを備え、
前記フリップフロップの出力信号に基づいて、前記クロック信号に対する前記データ信号の出力タイミングの評価を行うことを特徴とする評価回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出荷テストを容易に行うためのテスト回路を備える半導体集積回路およびその評価回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路の出荷テストとして、例えば半導体集積回路から出力されるクロック信号に対するデータ信号の位相やデータ信号同士の位相差を測定して、これらの測定値が仕様を満足する値であるかどうかのテストが行われる。また、半導体集積回路から出力されるクロック信号およびデータ信号を使用する他の装置において、クロック信号に同期してデータ信号を正しく取り込むことができるかどうかの出力タイミングのテストが行われる。
【０００３】
例えば、データバスのように、複数ビットのデータ信号が同時に変化する場合、これらのデータ信号同士の間に位相のずれが存在すると、これらのデータ信号を利用する装置が誤動作する場合がある。また、クロック信号に対して、これらのデータ信号の出力タイミングがずれてセットアップ時間やホールド時間が不足すると、これらのデータ信号を使用する装置において、これらのデータ信号を正しく取り込むことができないという問題が発生する。
【０００４】
従って、半導体集積回路の内部にテスト回路を設けたり、実際に半導体集積回路を動作させるためのテストパターンを作成して上記のようなテストが行われている。
【０００５】
例えば、特許文献１には、本来的機能を果たす際には、内部回路から出力された内部信号が選択手段によって選択され、最終段順序回路を介して出力端子から出力され、ＡＣ特性評価を行う際には、制御手段により制御されたテスト信号発生手段で発生されたテスト信号が選択手段によって選択され、最終段順序回路を介して出力端子から出力されるように構成した半導体集積回路装置が提案されている。
【０００６】
しかし、従来の技術では、テスト回路が複雑になり過ぎたり、測定対象のピン数の増加に比例してテスト回路自体の回路規模が大幅に増加するという問題があった。また、実際に内部回路を動作させて、半導体集積回路から出力されるデータ信号を変化させるのが難しい場合、例えば半導体集積回路から出力されるデータ信号が希にしか変化しないような回路構成の場合、テストパターンが極端に長くなる場合があるという問題もあった。
【０００７】
【特許文献１】
特開平１１−２３７４４５号公報
【０００８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、クロック信号に対するデータ信号の位相やデータ信号同士の位相差の測定や、クロック信号に対するデータ信号の出力タイミングのテストを容易に行うことができる半導体集積回路およびその評価回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、クロック信号および少なくとも１つのデータ信号がそれぞれ第１および少なくとも１つの第２の出力端子から出力される半導体集積回路であって、
前記データ信号を出力するテスト用フリップフロップを備え、当該テスト用フリップフロップは、通常動作時に、前記クロック信号と共通のクロックツリーから供給されるクロック信号に同期して、内部回路の出力信号を保持して出力し、テスト動作時に、当該クロック信号に同期して、当該テスト用フリップフロップの出力信号を反転して出力することを特徴とする半導体集積回路を提供するものである。
【００１０】
また、本発明は、上記に記載の半導体集積回路の評価回路であって、
前記半導体集積回路の第１の出力端子から出力されるクロック信号に同期して、当該半導体集積回路の第２の出力端子から出力されるデータ信号を保持するフリップフロップを備え、
前記フリップフロップの出力信号に基づいて、前記クロック信号に対する前記データ信号の出力タイミングの評価を行うことを特徴とする評価回路を提供するものである。
【００１１】
また、本発明は、上記に記載の半導体集積回路の評価回路であって、
前記半導体集積回路の複数の第２の出力端子から出力されるデータ信号の論理がすべて一致するか、または異なるものが一つでもあるか否かを判定し出力する論理回路と、
前記半導体集積回路の第１の出力端子から出力されるクロック信号に同期して、前記論理回路の出力を保持するフリップフロップを備え、
前記フリップフロップの出力信号に基づいて、前記クロック信号に対する前記データ信号の出力タイミングの評価を行うことを特徴とする評価回路を提供するものである。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路およびその評価回路を詳細に説明する。
【００１３】
図１は、本発明の半導体集積回路およびその評価回路の一実施形態の構成概略図である。同図において、半導体集積回路１０には、そのクロック入力端子ＣＬＫＩＮから外部クロック信号が入力され、外部クロック信号は、入力バッファ１４を介してクロックツリー１６に入力されている。このクロックツリー１６によって、ほぼ同位相の複数の内部クロック信号が生成される。
【００１４】
複数の内部クロック信号は、本実施形態の場合、２つのフリップフロップ１８ａ、１８ｂのクロック入力端子にそれぞれ入力されると共に、出力バッファ２０を介して半導体集積回路１０のクロック出力端子ＣＬＫＯＵＴから出力されている。
【００１５】
フリップフロップ１８ａのデータ出力端子Ｑから出力される信号は、出力タイミング調整用のバッファチェーン２２ａおよび出力バッファ２４ａを介して、半導体集積回路１０のデータ出力端子ＤＡＴＡ１から出力されている。この出力タイミング調整用のバッファチェーン２２ａによって、クロック出力端子ＣＬＫＯＵＴから出力されるクロック信号と、データ出力端子ＤＡＴＡ１から出力されるデータ信号と、の間の位相関係が調整される。
【００１６】
フリップフロップ１８ａのデータ入力端子Ｄにはマルチプレクサ２６ａの出力信号が入力されている。マルチプレクサ２６ａは、その入力端子０に内部回路２８ａの出力信号が入力され、入力端子１にフリップフロップ１８ａの反転データ出力端子Ｑ￣から出力される信号が入力され、選択入力端子にはテスト信号ＡＣｔｅｓｔが入力されている。本実施形態の場合、テスト信号ＡＣｔｅｓｔがローレベルの場合は通常動作モードであり、テスト信号ＡＣｔｅｓｔがハイレベルの場合はテストモードである。
【００１７】
なお、フリップフロップ１８ｂ、出力タイミング調整用のバッファチェーン２２ｂ、出力バッファ２４ｂ、マルチプレクサ２６ｂおよび内部回路２８ｂについても同様の構成である。
【００１８】
半導体集積回路１０において、テスト信号ＡＣｔｅｓｔがローレベル、すなわち通常動作モードの場合、例えばマルチプレクサ２６ａからは内部回路２８ａの出力信号が出力される。マルチプレクサ２６ａの出力信号は、内部クロック信号の立ち上がりに同期してフリップフロップ１８ａに保持され、出力タイミング調整用のバッファチェーンにより出力タイミングが調整された後、出力バッファ２４ａを介してデータ出力端子ＤＡＴＡ１から出力される。
【００１９】
テスト信号ＡＣｔｅｓｔがハイレベル、すなわちテストモードの場合、マルチプレクサ２６ａ０からは、フリップフロップ１８ａの反転データ出力端子Ｑ￣から出力される信号が出力される。すなわち、クロック信号が立ち上がる毎に、図２のタイミングチャートに示すように、フリップフロップ１８ａのデータ出力端子Ｑから出力される信号は反転出力され、同様に出力タイミングが調整されてデータ出力端子ＤＡＴＡ１から出力される。
【００２０】
このように、半導体集積回路１０では、テストモードにおいて、データ出力端子ＤＡＴＡ１から出力されるデータが、クロック信号の立ち上がりに同期して反転出力される。従って、専用のテストパターンを作成することなく、クロック入力端子ＣＬＫＩＮから外部クロック信号を入力するだけで、クロック出力端子ＣＬＫＯＵＴから出力されるクロック信号に対する、データ出力端子ＤＡＴＡ１から出力されるデータの位相を簡単に測定することができる。
【００２１】
なお、データ出力端子ＤＡＴＡ１から出力されるデータについて説明したが、データ出力端子ＤＡＴＡ２から出力されるデータについても同様である。
【００２２】
次に、図１において、評価回路１２は、ＥＯＲ回路３０と、フリップフロップ３２とを備えている。ＥＯＲ回路３０には、半導体集積回路１０のデータ出力端子ＤＡＴＡ１，ＤＡＴＡ２から出力されるデータ信号が入力され、ＥＯＲ回路３０の出力信号はフリップフロップ３２のデータ入力端子Ｄに入力されている。また、フリップフロップ３２のクロック入力端子には、半導体集積回路１０のクロック出力端子ＣＬＫＯＵＴから出力されるクロック信号が入力されている。
【００２３】
評価回路１２では、ＥＯＲ回路３０によって、半導体集積回路１０のデータ出力端子ＤＡＴＡ１，ＤＡＴＡ２から出力されるデータ信号同士の排他的論理和が演算される。その演算結果であるＥＯＲ回路３０の出力信号は、半導体集積回路１０のクロック出力端子ＣＬＫＯＵＴから出力されるクロック信号の立ち上がりでフリップフロップ３２に保持されると共に、フリップフロップ３２のデータ出力端子Ｑから出力される。
【００２４】
図２のタイミングチャートに示すように、半導体集積回路１０のデータ出力端子ＤＡＴＡ１，ＤＡＴＡ２から出力されるデータ信号同士の位相にずれが存在する場合、両者の位相のずれがＥＯＲ回路３０によって検出され、ＥＯＲ回路３０からは、両者の位相がずれている期間、ハイレベルが出力される。
【００２５】
従って、フリップフロップ３２のデータ出力端子Ｑから出力される信号がハイレベルであれば、半導体集積回路１０のクロック出力端子ＣＬＫＯＵＴから出力されるクロック信号の立ち上がりに対して、データ出力端子ＤＡＴＡ１またはＤＡＴＡ２から出力されるデータのセットアップ時間（またはホールド時間）が不足していると判断することができる。
【００２６】
これに対し、フリップフロップ３２のデータ出力端子Ｑから出力される信号がローレベルであれば、半導体集積回路１０のデータ出力端子ＤＡＴＡ１，ＤＡＴＡ２から出力されるデータは、クロック出力端子ＣＬＫＯＵＴから出力されるクロック信号の立ち上がりに対してセットアップ時間（またはホールド時間）を満足していると判断することができる。
【００２７】
このように、評価回路１２では、フリップフロップ３２のデータ出力端子Ｑから出力される信号の状態を監視するだけで、半導体集積回路１０から出力されるクロック信号に対する、データ信号の出力タイミングを評価することができる。すなわち、半導体集積回路１０から出力されるクロック信号およびデータを使用する回路において、クロック信号の立ち上がりでデータを正しくフリップフロップに保持できるということを確認することができる。
【００２８】
また、図１の実施形態においては、評価回路１２は半導体集積回路１０の外に設けるものとして説明してきたが、本発明の評価回路１２は、半導体集積回路１０の内部に設けるものであってもよい。例えば、第１、第２の出力端子につながる配線あるいはその前段のバッファ２０，２４ａ，２４ｂの入力配線から枝分かれした内部配線を取りだし、ＥＯＲ回路３０、フリップフロップ３２を内部に取りこみ結線し、フリップフロップ３２の出力を半導体集積回路１０の出力端子として取り出すことができる。
【００２９】
このようにすることにより、当該出力端子の状態を監視することにより、データ信号の出力タイミングを評価することができる。
【００３０】
なお、本発明は、例えばデータバスなどのように、複数本の出力信号をほぼ同位相で変化させる必要のある半導体集積回路において特に好適である。これら複数の出力信号は、クロック信号に同期してフリップフロップに保持された後、出力端子から出力される構成のものである。このような半導体集積回路に対して本発明を適用する場合、マルチプレクサを追加するだけという非常に簡単な構成でテスト回路を構成可能である。
【００３１】
また、フリップフロップは、その初期状態を設定するために、リセット入力端子等を備えるものを使用してもよい。また、図示例では、２つのデータ出力端子のみを示しているが、データ出力端子の本数は何ら限定されるわけではない。また、好適な適用例としてデータバスを例示したが、これも限定されるわけではなく、半導体集積回路から出力されるどのような信号に対しても本発明を適用可能である。
【００３２】
また、本発明の評価回路は、本発明の半導体集積回路から出力される出力信号が、同じく本発明の半導体集積回路から出力されるクロック信号に同期してフリップフロップに保持することができることを検証可能なものであればよい。従って、本発明の評価回路において、ＥＯＲ回路は必須の要素ではなく、ＥＯＲ回路を使用しなくてもよいし、あるいはＥＯＲ回路ではない他のゲート回路を使用して評価回路を構成してもよい。
【００３３】
また、評価回路においては、実際に半導体集積回路のクロック信号およびデータ信号を使用する装置に対応して、クロック信号およびデータ信号の配線長等を決定するなどし、可能な限り実際の装置と同じ条件で評価を行うようにするのが好ましい。
【００３４】
また、上記のマルチプレクサおよびフリップフロップからなるテスト用のフリップフロップをプリミティブセルとしてあらかじめ用意しておくのが好ましい。
例えば、通常のフリップフロップを用いて半導体集積回路の設計を行い、レイアウトの直前に、通常のフリップフロップをテスト用のフリップフロップに置換する設計フローとすることにより、テストパターンの作成が不要なのでテストを行うまでの工数を大幅に短縮することができる。
【００３５】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路およびその評価回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３６】
【発明の効果】
以上詳細に説明した様に、本発明によれば、タイミング発生回路等の複雑な回路を追加することなく、半導体集積回路から出力される信号の位相の測定や出力タイミングのテストを行うことができる。また、テストを行うためのテストパターンが不要であり、そのためテストパターンの作成にかかる工数を大幅に削減することができる。従って、半導体集積回路の出荷テストを容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路およびその評価回路の一実施形態の構成概略図である。
【図２】図１に示す半導体集積回路およびその評価回路の動作を表す一実施形態のタイミングチャートである。
【符号の説明】
１０  半導体集積回路
１２  評価回路
１４  入力バッファ
１６  クロックツリー
１８ａ、１８ｂ  フリップフロップ
２０  出力バッファ
２２ａ、２２ｂ  バッファチェーン
２４ａ、２４ｂ  出力バッファ
２６ａ、２６ｂ  マルチプレクサ
２８ａ、２８ｂ  内部回路
３０  ＥＯＲ回路
３２  フリップフロップ
【図１】
2004226354.tif 000003
【図２】
2004226354.tif 000004