(57)【要約】【課題】確実且つ容易な方法により、ゲート電極をオフセットさせたＦＥＴをセルフアライン的に形成できる半導体装置の製造方法及びこの方法により製造された半導体装置を提供することを目的とする。【解決手段】半導体層（５、２６）の上に開口部（８Ａ）を有するマスク（７、２８）を形成し前記開口部を介して半導体層をエッチングすることによりリセス（Ｒ）を形成する際に、前記半導体層の上に形成された電極（６２、２７Ｂ）の少なくとも一部をエッチャントに晒した状態でエッチングすることにより、開口部（８Ａ）からみて電極に向けた方向にエッチングを促進または抑制させることを特徴とする半導体装置の製造方法を提供する。【選択図】　　　図１
2004087641.tif 000002
【特許請求の範囲】
【請求項１】
リセスが設けられた半導体層と、
前記リセスをはさんで前記半導体層の上にそれぞれ設けられたソース電極及びドレイン電極と、
前記リセスの内部において前記ソース側にオフセットして設けられたゲート電極と、
前記ドレイン電極または前記ソース電極のいずれか一方の上の一部に積層され、前記ゲート電極と実質的に同一の積層構造を有する金属層と、
を備えたことを特徴とする半導体装置。
【請求項２】
リセスが設けられた半導体層と、
前記リセスをはさんで前記半導体層の上にそれぞれ設けられたソース電極及びドレイン電極と、
前記リセスの内部において前記ソース側にオフセットして設けられたゲート電極と、
を備え、
前記ドレイン電極または前記ソース電極のいずれか一方をエッチャントに晒した状態で前記半導体層をエッチングすることにより前記リセスを形成してなることを特徴とする半導体装置。
【請求項３】
半導体層の上に開口部を有するマスクを形成し前記開口部を介して半導体層をエッチングすることによりリセスを形成する半導体装置の製造方法であって、
前記半導体層の上に形成された電極の少なくとも一部をエッチャントに晒した状態で前記半導体層を前記エッチングすることにより、前記開口部からみて前記電極に向けた方向にエッチングを促進させることを特徴とする半導体装置の製造方法。
【請求項４】
半導体層の上に開口部を有するマスクを形成し前記開口部を介して半導体層をエッチングすることによりリセスを形成する半導体装置の製造方法であって、
前記半導体層の上に形成された電極の少なくとも一部をエッチャントに晒した状態で前記半導体層を前記エッチングすることにより、前記開口部からみて前記電極に向けた方向にエッチングを抑制することを特徴とする半導体装置の製造方法。
【請求項５】
半導体層の上に第１の電極を形成する工程と、
前記第１の電極を覆うように前記半導体層の上にマスク層を形成する工程と、前記マスク層に第１及び第２の開口部を形成し前記第１の開口部の底に前記半導体層を露出させ前記第２の開口部の底に前記第１の電極の少なくとも一部を露出させる工程と、
前記第２の開口部の底に露出させた前記第１の電極をエッチャントに晒した状態で前記第１の開口部を介して前記半導体層をエッチングすることによりリセスを形成する工程と、
前記第２の開口部を介して前記リセスの底に金属を堆積することにより第２の電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記リセスを形成する工程において、前記半導体層のエッチングは、前記第２の開口部に向けた方向に促進されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記リセスを形成する工程において、前記第２の開口部の底に露出させた前記第１の電極の表面において生ずる電極反応の標準電極電位は、前記第１の開口部の底に露出させた前記半導体層の表面において生ずる電極反応の標準電極電位よりも高いことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記リセスを形成する工程において、前記半導体層のエッチングは、前記第２の開口部に向けた方向に抑制されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
前記リセスを形成する工程において、前記第２の開口部の底に露出させた前記第１の電極の表面において生ずる電極反応の標準電極電位は、前記第１の開口部の底に露出させた前記半導体層の表面において生ずる電極反応の標準電極電位よりも低いことを特徴とする請求項５または８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体層の下に前記エッチャントに対するエッチング速度が相対的に小さいエッチングストップ層を設けることを特徴とする請求項３〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記半導体層のエッチングに際して、前記エッチャントと前記半導体層との間で電荷の移動が生ずることを特徴とする請求項３〜１０のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、リセスの中にゲートが形成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体を用いたＦＥＴは、高周波特性に優れ、移動体通信用端末のフロントエンド増幅器などの幅広い用途に利用されている。このようなＦＥＴとしては、例えば、ＭＥＳＦＥＴ（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ショットキーゲート電界効果トランジスタ）やＭＯＤＦＥＴ（ＭＯｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ　ＦＥＴ：変調ドープ電界効果トランジスタ）を挙げることができる。これらの半導体装置において、「リセス型（埋め込みゲート型）」と呼ばれる構造がある。これは、ソースとドレインの間のチャネル領域をエッチングにより掘り込んでゲートを形成した構造であり、寄生抵抗、ゲート耐圧等でＦＥＴ動作特性を向上できる点で有利な構造である。
【０００３】
図１３は、一般的なリセス型のＭＥＳＦＥＴの要部断面構造を例示する模式図である。このＦＥＴは、半絶縁性ＧａＡｓ基板４１の上に、ノンドープＧａＡｓバッファ層４２、ｎ型ＧａＡｓチャネル層４３、ノンドープＧａＡｓショットキー層４４、ｎ＋型ＧａＡｓコンタクト層４５が順次積層された構造を有する。そして、このチャネル部にはコンタクト層４５を貫通してショットキー層４４の表面に至るリセス（凹部）Ｒが設けられている。
【０００４】
また、コンタクト層４５の上には、それぞれソース側のオーミック電極４６Ａと、ドレイン側のオーミック電極４６Ｂが形成され、主電極が形成される。
【０００５】
図１４は、このＭＥＳＦＥＴの製造工程の一部を例示する断面図である。すなわちまず、基板４１からコンタクト層４５に至る積層構造を形成する。しかる後に、コンタクト層４５の上に、それぞれソース側のオーミック電極４６Ａ、ドレイン側のオーミック電極４６Ｂを形成する。その後、レジスト４７を塗布し、開口４８を形成する。そして、この開口４８を介して、コンタクト層４５及びショットキー層４４の表面層をエッチングすることより、リセスＲを形成する。
【０００６】
しかる後に、ゲート電極用の金属を堆積することにより、リセスＲの底部にゲート電極４９を形成する。レジスト４７の上に堆積したゲート金属４９Ａは、レジスト４７とともにリフトオフして除去する。
【０００７】
以上説明した工程によれば、セルフアライン（自己整合）的に、リセス型のＭＥＳＦＥＴを製造することが可能である。
【０００８】
【発明が解決しようとする課題】
さて、高周波用ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を電力動作させるとき、ゲートに入力する大信号により、ドレイン電流が振幅する。出力電力を可能な限り大きくするには、「ドレイン耐圧」と呼ばれるパラメータを大きくする必要がある。「ドレイン耐圧」は、主にゲート・ドレイン間の構造により決定される。図１３に例示したようなＦＥＴの場合、ソースからドレインに向かって電子が流れる（電流は逆向き）が、電界がドレイン電極４６Ｂのゲート側の端部の近傍に集中してしまう。このため、この部分で電子・ホールペアを生じ、電流が急増するために、ブレイクダウンする。
【０００９】
また、特に図１３に例示したようなリセス型のＦＥＴの場合、リセスの形状により、やはりリセスＲのドレイン端で電界が集中しやすく、そこで電子・ホールペアが生じる。また、ゲートのドレイン側に生じたホールと表面準位とにより、ゲート・ドレイン間の表面にある空乏層厚に変化が起き、交流印加時に直流的なドレイン電流と比較して低下するという周波数分散の問題がある。
【００１０】
「ドレイン耐圧」を上げる方法として、ゲート・ドレイン間の距離を拡げるという方法がある。しかし、この場合、単純にリセスＲの全長を大きくすると、ゲート・ソース間距離も大きくなるため、「ソース抵抗」や「オン抵抗」が増加するという問題が生ずる。また、チャネル表面における表面準位の影響を受けやすくなってしまう。
【００１１】
このため、ドレイン耐圧を上げるためには、チャネルの厚さや濃度などを考慮しつつ、リセスＲの内部において、ゲート電極４９の位置をソース側へオフセットさせる（ずらす）ことが有効である。このようなオフセット構造を形成する方法としては、以下のプロセスを用いることも考えられる。
【００１２】
すなわち、最初のＰＥＰ（Ｐｈｏｔｏ−Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ）で半導体層の表面にリセスエッチングを施し、一度レジストを剥離する。そして、次のＰＥＰにおいて、オフセットさせた位置にゲート開口部を設け、開口部に露出したリセス内の半導体の表面処理を施した上で、ゲート金属を蒸着し、リフトオフしてゲート電極を形成する。
【００１３】
しかし、この方法の場合、少なくとも２回のＰＥＰが必要とされる。そして、リセス長を１マイクロメータ程度とすると、０．３〜０．５マイクロメータのゲート長のゲート電極をオフセットさせるための合わせ精度として、最低でも０．２マイクロメータを確保する必要がある。この合わせ精度は、現在のｉ線ステッパでは厳しく、ＥＢ（ｅｌｅｃｔｒｏｎ　ｂｅａｍ：電子線）露光を利用したり、あるいは何らかのさらに高度なプロセスを採用する必要がある。しかし、ＥＢ露光などのプロセスでは、パターンの合わせ精度はステッパに勝ったとしても、量産性の点で劣るという問題が生ずる。
【００１４】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、確実且つ容易な方法により、ゲート電極をオフセットさせたＦＥＴをセルフアライン的に形成できる半導体装置の製造方法及びこの方法により製造された半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置は、
リセスが設けられた半導体層と、
前記リセスをはさんで前記半導体層の上にそれぞれ設けられたソース電極及びドレイン電極と、
前記リセスの内部において前記ソース側にオフセットして設けられたゲート電極と、
前記ドレイン電極または前記ソース電極のいずれか一方の上の一部に積層され、前記ゲート電極と実質的に同一の積層構造を有する金属層と、
を備えたことを特徴とする。
【００１６】
上記構成上の特徴を有する半導体装置は、リセス内部におけるゲート電極のオフセット構造をセルフアライン的に確実に形成できる点で優れ、高性能を容易に実現できる。
【００１７】
また、本発明の第２の半導体装置は、
リセスが設けられた半導体層と、
前記リセスをはさんで前記半導体層の上にそれぞれ設けられたソース電極及びドレイン電極と、
前記リセスの内部において前記ソース側にオフセットして設けられたゲート電極と、
を備え、
前記ドレイン電極または前記ソース電極のいずれか一方をエッチャントに晒した状態で前記半導体層をエッチングすることにより前記リセスを形成してなることを特徴とする。
【００１８】
上記構成上の特徴を有する半導体装置も、リセス内部におけるゲート電極のオフセット構造をセルフアライン的に確実に形成できる点で優れ、高性能を容易に実現できる。
【００１９】
一方、本発明の第１の半導体装置の製造方法は、半導体層の上に開口部を有するマスクを形成し前記開口部を介して半導体層をエッチングすることによりリセスを形成する半導体装置の製造方法であって、
前記半導体層の上に形成された電極の少なくとも一部をエッチャントに晒した状態で前記半導体層を前記エッチングすることにより、前記開口部からみて前記電極に向けた方向にエッチングを促進させることを特徴とする。
【００２０】
上記構成によれば、リセス内部におけるゲート電極のオフセット構造をセルフアライン的に確実に形成でき、高性能を容易に実現できる。
【００２１】
また、本発明の第２の半導体装置の製造方法は、半導体層の上に開口部を有するマスクを形成し前記開口部を介して半導体層をエッチングすることによりリセスを形成する半導体装置の製造方法であって、
前記半導体層の上に形成された電極の少なくとも一部をエッチャントに晒した状態で前記半導体層を前記エッチングすることにより、前記開口部からみて前記電極に向けた方向にエッチングを抑制することを特徴とする。
【００２２】
上記構成よっても、リセス内部におけるゲート電極のオフセット構造をセルフアライン的に確実に形成でき、高性能を容易に実現できる。
【００２３】
また、本発明の第３の半導体の製造方法は、
半導体層の上に第１の電極を形成する工程と、
前記第１の電極を覆うように前記半導体層の上にマスク層を形成する工程と、前記マスク層に第１及び第２の開口部を形成し前記第１の開口部の底に前記半導体層を露出させ前記第２の開口部の底に前記第１の電極の少なくとも一部を露出させる工程と、
前記第２の開口部の底に露出させた前記第１の電極をエッチャントに晒した状態で前記第１の開口部を介して前記半導体層をエッチングすることによりリセスを形成する工程と、
前記第２の開口部を介して前記リセスの底に金属を堆積することにより第２の電極を形成する工程と
を備えたことを特徴とする。
【００２４】
上記構成によっても、リセス内部におけるゲート電極のオフセット構造をセルフアライン的に確実に形成できる点で優れ、高性能を容易に実現できる。
【００２５】
また、上記第３の製造方法については、前記リセスを形成する工程において、前記半導体層のエッチングは、前記第２の開口部に向けた方向に促進されるものとすることができる。
【００２６】
また、前記リセスを形成する工程において、前記第２の開口部の底に露出させた前記第１の電極の表面において生ずる電極反応の標準電極電位は、前記第１の開口部の底に露出させた前記半導体層の表面において生ずる電極反応の標準電極電位よりも高いものとすることができる。
【００２７】
または、前記リセスを形成する工程において、前記半導体層のエッチングは、前記第２の開口部に向けた方向に抑制されるものとすることができる。
【００２８】
また、前記リセスを形成する工程において、前記第２の開口部の底に露出させた前記第１の電極の表面において生ずる電極反応の標準電極電位は、前記第１の開口部の底に露出させた前記半導体層の表面において生ずる電極反応の標準電極電位よりも低いものとすることができる。
一方、上記いずれの製造方法においても、前記半導体層の下に前記エッチャントに対するエッチング速度が相対的に小さいエッチングストップ層を設けることができる。
【００２９】
また、前記半導体層のエッチングに際して、前記エッチャントと前記半導体層との間で電荷の移動が生ずるものとすることが効果的である。
【００３０】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００３１】
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。すなわち、同図は、リセス型のＭＥＳＦＥＴを表し、半絶縁性ＧａＡｓ基板１の上に、ノンドープＧａＡｓバッファ層２、ｎ型ＧａＡｓチャネル層３、ノンドープＧａＡｓショットキー層４、ｎ＋型ＧａＡｓコンタクト層５が順次積層された構造を有する。そして、このチャネル部にはコンタクト層５を貫通してショットキー層４の表面に至るリセス（凹部）Ｒが設けられている。
【００３２】
また、コンタクト層５の上には、それぞれソース側のオーミック電極６１と、ドレイン側のオーミック電極６２が形成され、主電極が接続される。
【００３３】
そして、リセスＲの底部にはゲート電極１０が、ソース側にオフセットして形成されている。すなわち、リセスＲの底部において、ゲート電極１０からソース側端部までの距離ＧＳは、ゲート電極１０からドレイン側端部までの距離ＧＤよりも短い。このようにゲート電極１０をオフセットさせることにより、ソース抵抗やオン抵抗を増加させることなく、ドレイン耐圧を向上させることができる。
【００３４】
ここで、本実施形態の半導体装置の構造上の特徴についてさらに説明すると、まず第１に、図３に関して後述するように、リセスＲのエッチング工程においてエッチングストッパ層を設けない場合には、エッチングが等方的に進むため、ドレイン側に進むにつれ、リセスＲの深さが深くなるように傾斜がついている（図３（ｃ）参照）。
【００３５】
第２に、図９に関して後述するように、半導体層とオーミック接触を取ることを目的として形成されたドレイン電極６２の上に、ゲート電極１０と同一の積層構造が設けられる場合がある。これは、図３に例示した如く、ドレイン電極をエッチャントに晒した状態で、リセスエッチングを行った場合に形成される構造である。
【００３６】
第３に、図１０に関して後述するように、ソース電極６１の上に、ゲート電極１０と同一の積層構造が設けられる場合がある。これは、図８に例示した如く、ソース電極６１をエッチャントに晒した状態でリセスエッチングを行った場合に形成される構造である。
【００３７】
第４に、ドレイン電極６２またはソース電極６１の表面上に、リセスＲを形成する際にエッチャントに晒された痕跡が残る場合がある。これらも、上述の如く、ドレイン電極６２またはソース電極６１をエッチャントに晒した状態でエッチングを行うからである。但し、この痕跡は、後にドレイン電極６２またはソース電極６１の表面をエッチングあるいは研磨したり、または、同種の金属層を積層させることにより事後的に除去することも可能である。
【００３８】
次に、本発明のＭＥＳＦＥＴの製造方法について説明する。
【００３９】
図２及び図３は、本実施形態のＭＥＳＦＥＴの製造工程の要部を例示する工程断面図である。
【００４０】
まず、図２（ａ）に表したように、半絶縁性ＧａＡｓ基板上１に、バッファ層としてノンドープＧａＡｓ層２、チャネル層にｎ−型ＧａＡｓ層３、ショットキー層としてノンドープＧａＡｓ層４、オーミックコンタクト層としてｎ＋型ＧａＡｓ層５を順番にエピタキシャル成長させた積層構造を形成する。
【００４１】
次に、図２（ｂ）に表したように、オーミック電極６１、６２を形成する。具体的には、例えば、コンタクト層５の側から順にＡｕＧｅ／Ｎｉ／Ａｕという金属層の積層構造を蒸着・パターニングし、熱処理を施して合金化させてオーミック接触を得る。
【００４２】
次に、図２（ｃ）に表したように、レジスト７を形成する。この際に、ＧａＡｓコンタクト層５の表面には、シリコン酸化膜１１を設けておく。
【００４３】
そして、図３（ａ）に表したように、レジスト７をパターニングする。具体的には、例えばｉ線ステッパによってレジスト７にゲート開口部８Ａを形成し、さらに、シリコン酸化膜１１をエッチングしてコンタクト層５を露出させる。また、このパターニングの際に、ドレイン電極６２の上のレジスト７も除去して開口部８Ｂを設ける。この開口部８Ｂの面積は、そのエッチャントでダメージを受ける場合には、オーミックの接触抵抗が上昇しない程度とすることが望ましい。
【００４４】
次に、図３（ｂ）に表したように、リセスＲを形成する。リセスエッチングは、例えば、燐酸と過酸化水素水の混合液を水で希釈したエッチャントを用いたウエットエッチングにより施すことができる。すなわち、エッチャントが開口部８Ａから侵入することによりコンタクト層５のエッチングが進行する。そして、この時、ドレイン電極６２の上に開口部８Ｂを設けることにより、ドレイン側のエッチングを促進することができる。
【００４５】
すなわち、本発明は、エッチングの電気化学効果を利用したものである。リセスエッチングに際しては、ドレイン電極６２とｎ＋型ＧａＡｓコンタクト層５とエッチャントとの間で電子または正孔のやりとりがなされる。これは、図３（ｂ）において矢印Ａまたは矢印Ｂにより例示した如くである。エッチング自体は、ドレイン電極６２がエッチャントに晒されていなくとも進むものであるが、ドレイン電極６２がエッチャントに晒されると電荷供給源として作用する。このため、エッチングが加速され、電荷が供給されてくる方向（矢印Ｄの方向）にエッチングが促進される。
【００４６】
ＧａＡｓなどの半導体のエッチング機構を概説すると、まず過酸化水素などにより表面が酸化され、次にその酸化された層が燐酸やクエン酸等の酸類により除去されて新たなＧａＡｓ層が露出し、その露出した表面がまた酸化され、というステップを繰り返すことによりエッチングが進行するというものである。この酸化ステップの機構に、電子または正孔の移動が関与している。
【００４７】
エッチング速度の律速が、酸化ステップか、それとも酸化物を除去するステップによるかは、エッチャントの組成やペーハー（ＰＨ）に依存する。ドレイン電極６２をエッチャントに晒すことにより酸化ステップの速度が増加すれば、いずれの場合にも、エッチング速度は加速されるが、特に酸化ステップの律速によりエッチングが進行する場合には、ドレイン電極６２をエッチャントに晒すことによりドレイン側のエッチングを大幅に加速することが可能となる。
【００４８】
一例として、燐酸と過酸化水素水との混合液によりＧａＡｓをエッチングする場合のメカニズムを例に挙げて説明する。このエッチングに際しては、上述の如く、過酸化水素水が有する酸化剤としての働きによりＧａＡｓが酸化し、その酸化物を燐酸によりエッチング除去するという反応が進む。これを反応式で示すと次のようになる。
Ｇａ　→　Ｇａ３＋＋３ｅ−　（Ｇａの酸化反応）　　　　　（１）
Ａｓ　→　Ａｓ３＋＋３ｅ−　（Ａｓの酸化反応）　　　　　（２）
Ｈ２Ｏ２＋２Ｈ＋＋２ｅ−　→　２Ｈ２Ｏ（酸化剤の還元反応）（３）
すなわち、（１）及び（２）式で表される酸化反応と、（３）式により表される還元反応とが同時に進行している。
【００４９】
図４は、ＧａＡｓ表面において酸化反応と還元反応が同時に進行する様子を表す概念図である。この反応系では、ＧａＡｓの（１１１）面のエッチング速度が遅いために、エッチング端面に（１１１）面が出現する。これは、（１１１）面は、Ａｓに比べてエッチングされずらいＧａ原子が終端している面であり、（１）式と（３）式により表される２つの反応で律速される特異な面だからである。
【００５０】
さて、ここで、図５に表したように、レジストなどのマスクに開口部８Ｂを設け、ＡｕＧｅ／Ｎｉ電極がＧａＡｓコンタクト層とオーミック接触を形成している場合を考える。ここで、電極の主要金属はＡｕ（金）とすることができる。Ａｕは、エッチャントにより酸化されることはなく、エッチャントに共存する化学種の中で最も酸化され易い過酸化水素水の還元反応のみが進むことになる。つまり、電極の開口部８Ｂにおいては過酸化水素水の還元反応が進む。
【００５１】
図６は、このエッチング系を電池にあてはめた等価回路図である。すなわち、エッチング系を電解液と一対の電極とを有する電池にあてはめると、エッチャントが電池の電解液、開口部８Ａ及び８ＢにおけるＧａＡｓとＡｕが電池の電極として作用する。このような電池において生じる起電力は、各電極における標準電極電位の差分に相当する。
【００５２】
図７は、ＧａＡｓ及びその主要電極材料に関する標準電極電位の一例を列挙した一覧表である。
【００５３】
ここで簡単のために、ＧａＡｓ（１１１）面のエッチング系を想定し、ＧａＡｓ表面で（１）式の酸化反応、電極表面で（３）式の還元反応のみが進行すると仮定する。この場合、図７に表したそれぞれの標準電極電位から、図５のエッチング系において形成される電池の起電力は、次式により得られる。
−０．１４６（Ｖ）−（−０．５３（Ｖ））〜０．３８（Ｖ）
つまり、ＧａＡｓ側よりも電極側のほうが電位が約０．３８ボルトほど高くなる。このため、電子は図５に矢印で表したようにＧａＡｓ側から電極側に供給され、ＧａＡｓの酸化反応が加速される。この際に、ＧａＡｓの抵抗成分により、電子電流の主要な経路は、ＧａＡｓのエッチング表面のうちで電極に近い部分に形成される。その結果として、ＧａＡｓのエッチング表面のうちで、電極に近い側においてエッチングが相対的に促進される。
【００５４】
このような電池の起電力の見積りは、以下のように説明される。すなわち、上述した標準電極電位は、イオン化傾向を定量化したものであり、電位が低いものほど酸化されやすく、高いものほど酸化されにくい。図５に例示したように、ＧａＡｓを電極とする場合、エッチング面の終端しているＧａの酸化反応のみを仮定すると、標準電位の高いものと低いものとが組み合われることになるから、ＧａＡｓ面では過酸化水素水とＧａ、電極上では過酸化水素水同士の酸化還元反応が進むことになる。
【００５５】
またここで、図７を見ると、金属の種類によっては、金属それ自体が酸化還元反応に寄与する場合もある。この場合には、図８に例示したように、ソース側の電極６１をエッチャントに晒した状態でエッチングすることにより、ソース側でのエッチングを抑制し、結果としてドレイン側へのＧａＡｓのエッチングを相対的に促進させることが可能である。
【００５６】
例えば、Ｔｉ（チタン）は、−１．６３ボルトの電極電位を有する。従って、ソース側の電極６１が、例えばＡｕＧｅ／Ｎｉ／Ｔｉの如くＴｉにより表面を覆われた状態で、この電極をエッチャントに晒してエッチングした場合には、Ｔｉの表面では過酸化水素水とＴｉとの酸化還元反応が、促進されることとなる。すなわち、ＧａＡｓ側とＴｉ側との電位差は、−１．６３−（−０．５３）Ｖ〜−１．１ボルトとなり、電子がＴｉ電極６１からＧａＡｓ側へ供給され、エッチング面でのＧａの酸化反応が抑制される。この時、ＧａＡｓが抵抗成分を有するために、ソース電極６１に近い側に電子の供給経路が形成される。このため、ＧａＡｓの表面においては、ドレイン側に比べて、ソース側におけるエッチング速度差が相対的に小さくなり、結果的に、ドレイン側にゲートをオフセットさせた構造を形成することができる。
【００５７】
本発明において、図３の如くドレイン電極６２をエッチャントに晒すか、それとも図８の如くソース電極６１をエッチャントに晒すか、は、図７に例示したような各電極材料と、ＧａＡｓとの標準電極電位の関係に応じて適宜決定すればよい。つまり、ＧａＡｓ側のエッチングが加速される場合には、ドレイン電極６２をエッチャントに晒し、ＧａＡｓ側のエッチングが抑制される場合にはソース電極６１をエッチャントに晒してリセスエッチングを行うようにすればよい。
【００５８】
以上説明したように、本発明によれば、開口８ＡからみてリセスＲは対称的にはエッチングされず、ドレイン側のエッチングが加速され、あるいはソース側のエッチングが抑制されることより、非対称な形態が得られる。また、本具体例の積層構造の場合、深さ方向のエッチング選択性は少ないので、リセスＲは、図示した如く、ドレイン側に近づく従い深くなる場合もある。従って、この点も考慮して、コンタクト層５の厚みやキャリア濃度などを設計することが望ましい。
【００５９】
なお、本発明においては、上述の如く、ドレイン電極６２またはソース電極６１の一部をエッチャントに晒した状態でリセスエッチングを行うので、ドレイン電極６２やソース電極６１がエッチャントに侵されないように、エッチャント及び電極の材料を決定することが望ましい。
【００６０】
さて、このように非対称のリセスＲを形成した後は、図３（ｃ）に表したように、ゲート金属を蒸着する。すると、開口８Ａの直下にゲート電極１０が形成される。また、レジスト７の上にもゲート電極と同様の金属層１０Ａが堆積し、さらに開口部８Ｂに露出したドレイン電極６２の上にもゲート電極と同様の金属層１０Ｂが堆積する。ゲート電極は、例えば半導体層側からみて順に、Ｔｉ（厚み２０ｎｍ）／Ｐｔ（厚み３０ｎｍ）／Ａｕ（厚み４５０ｎｍ）という積層構造とすることができる。
【００６１】
この後、レジスト７を剥離することにより金属層１０Ａをリフトオフして、図１に例示したようなＭＥＳＦＥＴの要部が完成する。以上説明したように、本発明によれば、ゲート電極１０からみて、ドレイン側が長くソース側が短いリセスＲをセルフアライン（自己整合）的に形成することができ、極めて簡単な工程によりトランジスタの性能を大幅に改善することが可能となる。
【００６２】
ところで、図２及び図３に例示した工程の場合、ドレイン電極６２の上にゲート電極と同様の金属層１０Ｂが残留する。本発明においては、この金属層１０Ｂを除去してもよく、そのまま残してもよい。
【００６３】
図９は、金属層１０Ｂを残した場合に得られるＭＥＳＦＥＴの断面構造を例示する模式図である。すなわち、リセスＲ及び各電極１０、６１、６２を埋め込むように層間絶縁膜１３が形成され、ソース電極６１とドレイン電極６２にはコンタクト開口を介して配線電極１４が接続されている。なお、ゲート電極１０も、図示しない配線経路により配線電極が適宜接続される。
【００６４】
同図に表した具体例の場合、ドレイン電極６２の上に、ゲート電極１０と同一の積層構造を有する金属層１０Ｂが形成されている。この金属層１０Ｂは、図３（ｃ）に関して前述したように、リセスエッチングの際の開口８Ｂに対応して残留したものである。
【００６５】
また、図１０は、本発明による半導体装置の断面構造のもう一つの例を表す模式図ある。すなわち、本具体例の場合、図８に表したように、ソース電極６１をエッチャントに晒した状態でリセスエッチングを行う。その後、ゲート電極１０を堆積して、それをそのままソース電極６１の上に残している。
【００６６】
図１１は、本発明の半導体装置の他の具体例を表す模式図である。すなわち、同図は、ＨＥＭＴ（ｈｉｇｈ　ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ）の要部断面構造を表す。このＨＥＭＴは、半絶縁性基板２１の上に、バッファ層としてノンドープＧａＡｓ層２２、チャネル層としてノンドープのＩｎＧａＡｓ層２３、スペーサ層としてノンドープのＡｌＧａＡｓ層２４、ショットキー層かつ電子供給層としてｎ−型ＡｌＧａＡｓ層２５、オーミックコンタクト層としてｎ＋型ＧａＡｓ層２６をエピタキシャル成長させた積層構造を有する。また、ソース及びドレイン領域には、それぞれソース電極２７Ａ、ドレイン電極２７Ｂが形成されている。
【００６７】
そして、コンタクト層２６をエッチングして電子供給層２５に至るリセスＲが形成され、この底部に、ゲート電極３１が形成されている。本具体例の場合も、ゲート電極３１からリセスＲのドレイン側端部までの距離ＧＤは、ゲート電極３１からソース側端部までの距離ＧＳよりも長く、非対称のリセスゲート構造が形成されている。このようにゲート電極３１をソース側にオフセットさせることにより、ソース抵抗やオン抵抗を増加させることなく、ドレイン耐圧を向上させることができる。
【００６８】
本具体例のＨＥＭＴも、図２及び図３に関して前述したものと同様に製造することができる。すなわち、まず、基板２１の上に、バッファ層２２からコンタクト層２６までの各層をエピタキシャル成長する。そして、オーミック電極２７Ａ、２７Ｂを形成した後、コンタクト層２６の露出部に酸化膜を形成し、さらにその上にレジストを塗布する。
【００６９】
しかる後に、図３（ａ）に表した工程と同様に、レジストにゲート開口部を形成し、同時にドレイン電極２７Ｂの上にも開口部を形成して、ドレイン電極の一部を露出させる。
【００７０】
そして、図３（ｂ）に表した工程と同様に、リセスエッチングを行う。例えば、クエン酸などの有機酸と、過酸化水素水との混合液を水で希釈したエッチャントを用いて、ＧａＡｓコンタクト層２６をエッチングする。この時に、図３（ｂ）に関して前述したように、ドレイン電極２７Ｂを露出させてエッチャントに晒すことにより、電荷の移動が促進され、ドレイン側へのエッチングを促進させることができる。
【００７１】
また、本具体例の場合、ＧａＡｓコンタクト層２６とＡｌＧａＡｓ電子供給層２５のエッチング速度の差を利用して、選択的なエッチングを行うことができる。すなわち、ＧａＡｓコンタクト層２６のみを選択的にエッチングすることができる。その結果として、深さ方向に関しては、ＡｌＧａＡｓ電子供給層２５のエッチング速度を相対的に小さくすることにより、自動的にエッチングを停止させることができる。
【００７２】
よって、リセス領域は時間とともに横方向に拡がるが、図３（ｂ）に表した如くドレイン側の方へ優先的に拡がる。また、リセスＲの底面は、ＡｌＧａＡｓ電子供給層２５のエピタキシャル成長表面が露出するため、平坦性を保つ。このようにして非対称のリセスＲを形成したら、ＡｌＧａＡｓ電子供給層２５の上に形成された残さ物を除去して、ゲート金属３１を蒸着する。
【００７３】
図１２は、ゲート金属３１を蒸着した状態を例示する断面図である。酸化膜３２とレジスト２８をパターニングすることにより、ゲート開口部８Ａと、ドレイン電極２７Ｂの上の開口部８Ｂが形成されている。そして、この状態でゲート金属を蒸着することにより、ゲート電極３１が形成されると同時に、レジスト２８の上には金属層３１Ａが形成され、開口部８Ｂにおいてドレイン電極２７Ｂの上に金属層３１Ｂが積層形成される。
【００７４】
この後、レジスト２８を剥離することにより、金属層３１Ａをリフトオフするとができる。一方、ドレイン電極２７Ｂの上の金属層３１Ｂを残留させたままＨＥＭＴを形成してもよい。この場合には、図９に表したものと同様の構造が形成される。一方、金属層３１Ｂを除去した後に、層間絶縁層や配線電極を形成してもよい。
【００７５】
本具体例においても、リセスエッチングに際して、ドレイン電極２７Ｂの一部をエッチャントに露出させるという簡単な方法により、非対称リセスゲート構造をセルフアライン的に形成することができる。その結果として、高性能のＨＥＭＴを安定して量産することができる。
【００７６】
また、図１１に表した構造を形成するに際しても、ソース電極２７Ａをエッチャントに晒した状態でリセスエッチングを行うことができる。すなわち、図８に関して前述したように、電極の表面の材料を適宜選択することにより、ソース電極２７Ａをエッチャントに晒してＧａＡｓのエッチングを抑制することができる。この場合には、ＧａＡｓのうちでソース電極側のエッチングが抑制されることにより、図１１のようなオフセット構造を形成できる。
【００７７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００７８】
例えば、本発明は、ＧａＡｓを用いたＭＥＳＦＥＴやＨＥＭＴには限定されず、その他、ＩｎＰ（ＩｎＡｌＡｓ／ＩｎＧａＡｓ，ＩｎＧａＰ／ＩｎＧａＡｓ）系のＨＥＭＴや、ドープドチャネル型ＦＥＴ（ＨＥＭＴに類似するが、チャネル層としてドーピング層を用いる）などにも同様に適用して同様の効果が得られる点で、これらも本発明の範囲に包含される。
【００７９】
また、本発明の半導体装置の構造、およびこれを構成する各要素の材料、不純物、導電型、厚み、サイズ、形状などの具体的な構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【００８０】
【発明の効果】
以上詳述したように、本発明によれば、リセス型のＦＥＴなどの半導体装置のリセスエッチング工程において、ドレイン電極をエッチャントに晒すことにより、ドレイン側へのエッチングを促進させることができる。または、リセスエッチング工程において、ソース電極をエッチャントに晒すことにより、ソース側のエッチングを抑制することができる。
【００８１】
その結果として、リセスエッチングとゲート金属蒸着、リフトオフ工程をセルフアライン的に実施することによりゲートがドレイン側にオフセットした構造を形成できる。その結果得られる半導体装置においては、リセス内でのゲート・ドレイン端の距離をゲート・ソース端の距離より大きくすることで、ソース抵抗やオン抵抗を上げることなく、ドレイン耐圧を向上させ、しかも工程数を必要最低限にでき、安価で再現性のよい工程を採用できるを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図２】本発明の実施形態のＭＥＳＦＥＴの製造工程の要部を例示する工程断面図である。
【図３】本発明の実施形態のＭＥＳＦＥＴの製造工程の要部を例示する工程断面図である。
【図４】ＧａＡｓ表面において酸化反応と還元反応が同時に進行する様子を表す概念図である。
【図５】レジストなどのマスクに開口部８Ｂを設け、ＡｕＧｅ／Ｎｉ電極がＧａＡｓコンタクト層とオーミック接触を形成しているエッチング系を表す模式図である。
【図６】ＧａＡｓエッチング系を電池にあてはめた等価回路図である。
【図７】ＧａＡｓ及びその主要電極材料に関する標準電極電位の一例を列挙した一覧表である。
【図８】ソース側の電極６１をエッチャントに晒した状態でエッチングすることにより、ソース側へのＧａＡｓのエッチングを抑制する様子を表す模式図である。
【図９】金属層１０Ｂを残した場合に得られるＭＥＳＦＥＴの断面構造を例示する模式図である。
【図１０】本発明による半導体装置の断面構造のもう一つの例を表す模式図ある。
【図１１】本発明の半導体装置の他の具体例を表す模式図である。
【図１２】ゲート金属３１を蒸着した状態を例示する断面図である。
【図１３】一般的なＭＥＳＦＥＴの要部断面構造を例示する模式図である。
【図１４】図１３のＭＥＳＦＥＴの製造工程の一部を例示する断面図である。
【符号の説明】
１　基板
２　バッファ層
３　チャネル層
４　ショットキー層
５　コンタクト層
７　レジスト
８Ａ　ゲート開口部
８Ｂ　開口部
１０　ゲート電極
１０Ａ、１０Ｂ　ゲート金属層
１１　シリコン酸化膜
１３　層間絶縁膜
１４　配線電極
２１　半絶縁性基板
２２　バッファ層
２３　チャネル層
２４　スペーサ層
２５　電子供給層
２６　コンタクト層
２７Ａ　ソース電極
２７Ｂ　ドレイン電極
２８　レジスト
３１　ゲート電極
３１Ａ、３１Ｂ　ゲート金属層
３２　酸化膜
４１　基板
４２　バッファ層
４３　チャネル層
４４　ショットキー層
４５　コンタクト層
４６Ａ　ソース電極
４６Ｂ　ドレイン電極
４７　レジスト
４８　開口
４９　ゲート電極
６１　ソース電極
６２　ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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