(57)【要約】【課題】量子細線化したチャネルを有する電界効果トランジスタを比較的容易に製造することができる電界効果トランジスタの製造方法を提供する。【解決手段】リセス形成時に使用するフォトレジスト膜に設けるスリットの形状及び配置を工夫することにより、ｉ型ＩｎＧａＡｓチャネル層３のソース・ドレインからゲート電極１３のショットキー接続部に向けて延びる細線状の２次元電子存在層を形成する。また、フォトレジスト膜に設けられた所定のスリットを介してのみｉ型ＩｎＰエッチングストッパ層７上に金属を堆積させて、エッチングストッパ層７とショットキー接続したゲート電極１３を形成する。【選択図】  図２
2004281926.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記化合物半導体基板の上に積層して形成された化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層と、
前記キャップ層上に形成された絶縁膜と、
前記絶縁膜に設けられた開口部から前記エッチングストッパ層までの半導体を除去して形成されたリセスと、
前記チャネル層に形成された空乏層と、
前記空乏層の上方の部分の前記エッチングストッパ層にショットキー接続したゲート電極と、
前記チャネル層の前記空乏層を挟む位置にそれぞれ形成され、前記ゲート電極のショットキー接続部に向けて線状に延びる２次元電子存在領域を備えたソース及びドレインとを有し、
前記ソース及び前記ドレインの形状が前記キャップ層の形状と同じことを特徴とする電界効果トランジスタ。
【請求項２】
化合物半導体基板上に、化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層を順次形成する工程と、
前記キャップ層上に絶縁膜を形成する工程と、
前記絶縁膜上に第１のフォトレジスト膜を形成するレジスト膜形成工程と、
前記第１のフォトレジスト膜に第１のスリットを形成するとともに、前記第１のスリットを挟む位置にそれぞれ前記第１のスリットよりもスリット幅が小さい第２のスリットを形成する工程と、
前記フォトレジスト膜の前記第１のスリット及び前記第２のスリットを介して前記絶縁膜の上面から前記エッチングストッパ層までリセスエッチングすることにより、前記チャネル層に２次元電子が存在しない空乏層と該空乏層の両側に配置されて前記第１のスリットに向けて延びる線状の２次元電子存在領域を備えたソース及びドレインとを形成する工程と、
前記第１のスリットを通過する金属原子のみを前記エッチングストッパ層上に堆積させてゲート電極を形成するゲート電極形成工程と
を有することを特徴とする電界効果トランジスタの製造方法。
【請求項３】
前記レジスト膜形成工程では、
前記第１のフォトレジスト膜上に第１のフォトレジスト膜よりも感度が高い第２のフォトレジスト膜を形成し、
前記第２のフォトレジスト膜上に第２のフォトレジスト膜よりも感度が低い第３のフォトレジスト膜を形成し、
前記第１のフォトレジスト膜及び前記第２のフォトレジスト膜を露光した後に現像処理を施して、前記第２のフォトレジスト膜に前記第３のフォトレジスト膜の開口部よりも大きな開口部を形成し、
該第２のフォトレジスト膜の開口部の内側に露出した前記第１のフォトレジスト膜を露光及び現像処理して、前記第１のスリット及び前記第２のスリットを形成することを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
【請求項４】
前記ゲート電極を、前記第１のフォトレジスト膜上に堆積した金属により形成することを特徴とする請求項２又は３に記載の電界効果トランジスタの製造方法。
【請求項５】
前記ゲート電極形成工程では、前記基板を金属原子が飛来する方向に対し傾けた状態で前記第２のスリットの壁面に金属を堆積させて第２のスリットを閉塞し、その後、前記基板を金属原子が飛来する方向に対し垂直に配置して前記エッチングストッパ層上に金属を堆積させることを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波素子などに用いられる高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ  ：以下、「ＨＥＭＴ」という）などの電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ミリ波帯（３０〜３００ＧＨｚ）やサブミリ波帯（３００ＧＨｚ〜３ＴＨｚ）で動作する半導体素子を得るために、ＨＥＭＴの微細化に関する研究が盛んに行われている。特に、ＩｎＰ基板の上にＩｎＡｌＡｓからなる電子供給層とＩｎＧａＡｓからなるチャネル層とを格子整合したＨＥＭＴは、ＩｎＡｌＡｓとＩｎＧａＡｓとの伝導帯のエネルギーギャップが０．５３ｅＶと大きく、チャネル層であるＩｎＧａＡｓの室温での電子の移動度及び飽和速度が大きいために有望視され、主な研究対象となっている。
【０００３】
これらの材料よりなるＨＥＭＴにおいて、チャネル層のＩｎ組成比を０．７程度にまで多くして、電子の移動度及び飽和速度を高める試みも行われている。これまでに、これらの材料よりなるＨＥＭＴでは、ゲート長を２５ｎｍ程度まで微細化し、更にゲート電極とチャネル層との間の距離を短くすることによって、遮断周波数が５００ＧＨｚ以上の特性を得ている。
【０００４】
また、特開２００２−１８４７８６号公報には、ソース−ドレイン間の耐電圧を改善するために、ソース−ゲート間の距離よりもゲート−ドレイン間の距離を大きくした非対称リセス型ＨＥＭＴ及びその製造方法が記載されている。
【０００５】
【特許文献１】
特開２００２−１８４７８６号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ゲート長の微細化、ゲート電極−チャネル層間の距離の短縮、及び材料組成の変更だけでは高周波特性を更に向上させることが難しく、例えば遮断周波数が１ＴＨｚを超えるＨＥＭＴを製造するためには新たな概念を導入することが必要である。その一つとして、チャネルを数十ｎｍ以下に量子細線化して電子の移動速度を高くすることが提案されている。しかし、チャネルを量子細線化する実用的な方法は開発されていない。
【０００７】
以上から、本発明の目的は、量子細線化したチャネルを有する電界効果トランジスタを提供することを目的とする。
【０００８】
また、本発明の他の目的は、量子細線化したチャネルを有する電界効果トランジスタを比較的容易に製造することができる電界効果トランジスタの製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記した課題は、化合物半導体基板と、前記化合物半導体基板の上に積層して形成された化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層と、前記キャップ層上に形成された絶縁膜と、前記絶縁膜に設けられた開口部から前記エッチングストッパ層までの半導体を除去して形成されたリセスと、前記チャネル層に形成された空乏層と、前記空乏層の上方の部分の前記エッチングストッパ層にショットキー接続したゲート電極と、前記チャネル層の前記空乏層を挟む位置にそれぞれ形成され、前記ゲート電極のショットキー接続部に向けて線状に延びる２次元電子存在領域を備えたソース及びドレインとを有し、前記ソース及び前記ドレインの形状が前記キャップ層の形状と同じことを特徴とする電界効果トランジスタにより解決する。
【００１０】
上記した課題は、化合物半導体基板上に、化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層を順次形成する工程と、前記キャップ層上に絶縁膜を形成する工程と、前記絶縁膜上に第１のフォトレジスト膜を形成するレジスト膜形成工程と、前記第１のフォトレジスト膜に第１のスリットを形成するとともに、前記第１のスリットを挟む位置にそれぞれ前記第１のスリットよりもスリット幅が小さい第２のスリットを形成する工程と、前記フォトレジスト膜の前記第１のスリット及び前記第２のスリットを介して前記絶縁膜の上面から前記エッチングストッパ層までリセスエッチングすることにより、前記チャネル層に２次元電子が存在しない空乏層と該空乏層の両側に配置されて前記第１のスリットに向けて延びる線状の２次元電子存在領域を備えたソース及びドレインとを形成する工程と、前記第１のスリットを通過する金属原子のみを前記エッチングストッパ層上に堆積させてゲート電極を形成するゲート電極形成工程とを有することを特徴とする電界効果トランジスタの製造方法により解決する。
【００１１】
本発明においては、化合物半導体基板の上に、化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層を形成する。このような積層構造では、チャネル層の上部に２次元電子（２ＤＥＧ：２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）が発生する。その後、エッチングによりエッチングストッパ層よりも上の半導体を除去すると、半導体を除去した部分の下方の２次元電子が消失して空乏層が形成され、空乏層の両側が２次元電子が存在する領域、すなわちソース・ドレインとなる。
【００１２】
この場合に、第１のスリットのソース・ドレイン方向の両側にスリットを形成せず、ソース・ドレイン方向に交差する方向に第２のスリットを形成することにより、ソース・ドレインに線状の２次元電子存在領域を設けることができる。デート電極及びソース・ドレイン間に所定の電圧を印加すると、これらの２次元電子存在領域間に量子細線化したチャネルが形成される。
【００１３】
このように、本発明においては、チャネル層をエッチングすることなく線状の２次元電子存在領域を形成することが可能であり、高周波特性が優れた電界効果トランジスタを比較的容易に製造することができる。また、本発明においては、リセスの形成に用いたレジスト膜のスリットを利用して、ゲート電極を形成する。これにより、製造工程が簡略化される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１５】
一般的に、ＨＥＭＴでは、ソース電極及びドレイン電極とのオーミック接合を得るためにｎ型半導体からなるキャップ層が用いられている。また、ゲート電極のショットキー接合部分ではｎ型半導体キャップ層が取り除かれている。ｎ型半導体キャップ層を取り除いた部分をリセスと呼ぶ。本発明ではリセスの形状を工夫することで、ＨＥＭＴのチャネルを量子細線化する。なお、本発明においては、特開２００２−１８４７８６号公報に記載されている非対称リセス型ＨＥＭＴの製造方法を応用してリセスを形成する。
【００１６】
図１は本発明の実施の形態の電界効果トランジスタの全体構造を示す上面図、図２（ａ）は図１のＡ−Ａ線による断面図、図２（ｂ）は図１のＢ−Ｂ線による断面図である。
【００１７】
本実施の形態の電界効果トランジスタは、ＩｎＰ基板１と、その上に形成されたｉ型（ｉｎｔｒｉｎｓｉｃ  ）ＩｎＡｌＡｓバッファ層２、ｉ型ＩｎＧａＡｓチャネル層３、ｉ型ＩｎＡｌＡｓスペーサ層４、δドープシート（キャリア供給層）５、ｉ型ＩｎＡｌＡｓ層６、ｉ型ＩｎＰ層（エッチングストッパ層）７、ｉ型ＩｎＡｌＡｓ層８、ｎ型ＩｎＧａＡｓキャップ層９、ＳｉＯ２からなる絶縁膜１０、ドレイン電極１１、ソース電極１２及びゲート電極１３により構成されている。なお、５１はチャネル層３の表層部の２次元電子が存在する領域（２次元電子存在領域）を示している。また、ゲート電極１３は、ゲート電極１３に直角に交差する配線１４に接続している。
【００１８】
図２（ａ），（ｂ）に示すように、本実施の形態においては、ｎ型ＩｎＧａＡｓキャップ層９の下にｉ型ＩｎＡｌＡｓ層８が形成され、更にその下にｉ型ＩｎＰ層７が形成されている。ｉ型ＩｎＰ層７からチャネル層３までの距離が十分に小さい場合、リセスエッチングによってｎ型ＩｎＧａＡｓキャップ層９とｉ型ＩｎＡｌＡｓ層８とを除去すると、これらの層８，９を除去した部分の下方では２次元電子が消失する。本発明では、このような現象を利用して量子細線化したチャネルを形成する。
【００１９】
以下、本実施の形態の電界効果トランジスタの製造方法の概略を説明する。
【００２０】
本実施の形態では、リセスエッチング時に使用するレジスト膜に図３に示すようなスリット（開口部）Ｐ１，Ｐ２を形成し、これらのスリットＰ１，Ｐ２からｎ型ＩｎＧａＡｓキャップ層９及びｉ型ＩｎＡｌＡｓ層８をエッチングする。エッチング液として、Ｈ３ＰＯ４とＨ２Ｏ２とＨ２Ｏとの混合液（Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：３８）を使用すると、温度が２０℃のときに、ｎ型ＩｎＧａＡｓキャップ層９及びｉ型ＩｎＡｌＡｓ層８のエッチング速度は約１００ｎｍ／分となる。一方、ｉ型ＩｎＰ層７は上記のエッチング液では殆どエッチングされないので、厚さ方向のエッチングはｉ型ＩｎＰ層７が露出した時点で実質的に停止する。
【００２１】
ｉ型ＩｎＰ層７が露出した後も更にエッチングを継続すると、ｎ型ＩｎＧａＡｓキャップ層９及びｉ型ＩｎＡｌＡｓ層８が横方向にエッチングされて、図１に示すような形状の２次元電子存在領域（図中ハッチングを施した部分）と空乏層（図中白抜きの部分）とを形成することができる。すなわち、本実施の形態においては、チャネル層３の上方のｎ型ＩｎＧａＡｓキャップ層９及びｉ型ＩｎＡｌＡｓ層８をリセスエッチングする際のレジスト膜のパターンを工夫することにより、極めて幅が狭い２次元電子存在領域５５を形成する。このような構成のＨＥＭＴに所定の電圧を印加すると、ゲート電極１３を挟んだ一対の２次元電子存在領域５５の間に幅が数十ｎｍ以下であり、電子の移動方向が一次元に制限された量子細線チャネルが形成される。
【００２２】
リセスエッチング時に使用するレジスト膜のパターン（スリットパターン）について、図３を参照して更に説明する。レジスト膜には、横の長さがａ、縦の長さがｂのスリットＰ２と、横の長さがＬｇ、縦の長さがＷｇのスリットＰ１とがゲート電極形成領域の中心線５０に沿って一定のピッチｃで形成されている。スリットＰ１は中心線５０上にのみ形成されており、隣接するスリットＰ１間には２個のスリットＰ２が配置されている。また、中心線５０上のスリットＰ２からソース電極側にＬｓだけ離れた位置及びドレイン電極側にＬｄだけ離れた位置にも、それぞれスリットＰ２が形成されている。
【００２３】
ここで、Ｗｇ＞ｂ、Ｌｓ＜２ｃ−ｂ、Ｌｄ＜２ｃ−ｂとする。通常は、リセスをゲート電極形成領域の中心線５０に対し左右対称に形成するので、Ｌｓ＝Ｌｄである。Ｌｓ／２、Ｌｄ／２、（ｃ−ｂ）／２の中で最大の大きさのものに至るまでｎ型ＩｎＧａＡｓキャップ層４及びｉ型ＩｎＡｌＡｓ層８を横方向にエッチングをすると、図１に示すような空乏層と、ソース電極１２側及びドレイン電極１１側からゲート電極形成領域の中心線５０に向けて延びる線状の２次元電子存在領域５５が得られる。
【００２４】
このようにして、幅が狭い２次元電子存在領域５５を形成した後、ｉ型ＩｎＰ層７と電気的に接続するゲート電極１３を金属の真空蒸着（又はスパッタ）により形成する。本実施の形態では、スリットＰ１を介してｉ型ＩｎＰ層７上に金属を真空蒸着することでゲート電極１３を形成する。このとき、スリットＰ２を通過してｉ型ＩｎＰ層７へ金属原子が到達することを防止することが必要となる。そのために、本実施の形態においては、金属原子が飛来する方向に対し基板１を傾けて蒸着を行う。すなわち、ゲート電極形成領域の中心線５０に対し直交する方向を軸として、図４に示すように基板１を金属原子の照射方向に対し角度αだけ傾ける。ここで、レジスト膜２１とＳｉＯ２絶縁膜１０との合計の膜厚をｄ、リセスされた半導体層（ｎ型ＩｎＧａＡｓキャップ層９＋ｉ型ＩｎＡｌＡｓ層８）の厚さをｄｒとする。角度αは、下記（１）式を満たすように設定することが必要である。
【００２５】
ｔａｎ−１（ｂ／ｄ）＜α＜ｔａｎ−１（Ｗｇ／（ｄ＋ｄｒ））    …（１）
この（１）式を満たすように角度αを設定すると、金属原子はスリットＰ１を通過してｉ型ＩｎＰ層７の上に堆積するが、スリットＰ２を通過することができない。また、スリットＰ１，Ｐ２の側壁面には金属が堆積して、開口面積が減少していく。
【００２６】
側壁面に堆積した金属によりスリットＰ２の開口面積が半分になったところで真空蒸着を一旦停止し、基板１を逆の方向に角度−αだけ傾ける。そして、スリットＰ２が金属により閉塞されるまで再度蒸着を行う。
【００２７】
このようにしてスリットＰ２が金属により閉塞された後、基板１に対し垂直方向から金属を蒸着して所定の厚さとする。その後、ゲート電極１３を形成し、レジスト膜２１，２２，２３を除去する。このようにして、ソース電極側及びドレイン電極側から線状に延びる２次元電子存在領域５５と、それらの２次元電子存在領域５５の間でｉ型ＩｎＰ層７に電気的に接続したゲート電極１３とを形成することができる。
【００２８】
図５〜図１１は、本実施の形態のＨＥＭＴの製造方法を工程順に示す断面図である。これらの図を使用して、ＨＥＭＴの製造方法を具体的に説明する。なお、図９〜図１１において、（ａ）は図１のＡ−Ａ線の位置における断面図、（ｂ）は図１のＢ−Ｂ線の位置における断面図を示している。
【００２９】
まず、図５に示すように、ＩｎＰよりなる化合物半導体基板１の上に、ＭＯＣＶＤ法（有機金属気相成長法）により、ｉ型ＩｎＡｌＡｓバッファ層２を３００ｎｍ、ｉ型ＩｎＧａＡｓチャネル層３を１５ｎｍ、ｉ型ＩｎＡｌＡｓスペーサ層４を３ｎｍ、Ｓｉ−δドープシート５（ドーピング量：５×１０１２ｃｍ−２）、ｉ型ＩｎＡｌＡｓ層６を１ｎｍ、ｉ型ＩｎＰ層７を２ｎｍ、ｉ型ＩｎＡｌＡｓ層８を１０ｎｍ、及びｎ型ＩｎＧａＡｓキャップ層９を２０ｎｍの厚さに順次形成する。キャップ層のｎ型ドーパントとしてはＳｉを使用し、ドーピング濃度は例えば１×１０１９ｃｍ−３とする。このような積層構造では、チャネル層３の上部全域に２次元電子が発生し、２次元電子存在領域５５が形成される。その後、例えばＣＶＤ法により、キャップ層９の上にＳｉＯ２よりなる絶縁膜１０を３０ｎｍの厚さに形成する。
【００３０】
次に、図６のように、フォトリソグラフィ法によって絶縁膜１０を所定の形状にパターニングする。その後、真空蒸着により基板１の上側全面にＴｉ／Ｐｔ／Ａｕよりなる金属膜を形成し、この金属膜をパターニングして、ｎ型ＩｎＧａＡｓキャップ層９に電気的に接続したソース電極１２及びドレイン電極１１をそれぞれ形成する。
【００３１】
次に、図７に示すように、ソース電極１２、ドレイン電極１１及び絶縁膜１０の上に、フォトレジスト膜（第１のフォトレジスト膜）２１、フォトレジスト膜（第２のフォトレジスト膜）２２及びフォトレジスト膜（第３のフォトレジスト膜）２３を下側からこの順に積層する。ここで、フォトレジスト膜２２はフォトレジスト膜２１及びフォトレジスト膜２３よりも露光感度が高いフォトレジストにより形成する。例えば、下層のフォトレジスト膜２１及び上層のフォトレジスト膜２３を日本ゼオン社製ＺＥＰにより形成し、中間のフォトレジスト膜２２をＭＣＣ社（Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ  Ｃｈｅｍｉｎａｌ  Ｃｏｒｐｏｒａｔｉｏｎ  ）製ＰＭＧＩにより形成する。また、フォトレジスト膜２１の厚さは１７０ｎｍ、フォトレジスト膜２２の厚さは４５０ｎｍ、フォトレジスト膜２３の厚さは２４０ｎｍとする。
【００３２】
次に、電子ビーム露光装置を用いてゲート電極形成部の上方のフォトレジスト膜２２，２３に電子ビームを照射する。このとき、電子ビームの照射条件を加速電圧が５０ｋＶ、照射量が１００μＣ／ｃｍとすると、最下層のフォトレジスト膜２１は殆ど露光さず、中間層及び最上層のフォトレジスト膜２２，２３のみを露光することができる。
【００３３】
その後、フォトレジスト膜２３の現像にはメチルイソブチルケトンとメチルエチルケトンの混合溶液（高感度現像液）を用い、フォトレジスト膜２２の現像にはシプレー社製ＳＤ１を用いて、これらのフォトレジスト膜２２，２３を順次現像する。これにより、図８に示すように、ゲート電極形成領域上のレジスト膜２２，２３が除去される。このとき、前述したように、フォトレジスト膜２２はフォトレジスト膜２３よりも感度が高いので、中間のフォトレジスト膜２２の開口幅は上層のフォトレジスト膜２３の開口幅より大きくなる。
【００３４】
次に、図９（ａ），（ｂ）に示すように、下層のフォトレジスト膜２１に、前述したスリットＰ１，Ｐ２を形成する。すなわち、上記と同じ電子ビーム露光装置を用いて加速電圧５０ｋＶ、照射量１ｎＣ／ｃｍの条件でスリット形成部を露光する。その後、メチルイソブチルケトンとイソプロピルアルコールの混合溶液（低感度現像液）を用いてフォトレジスト膜２１を現像処理して、図３に示すようなスリットＰ１，Ｐ２を形成する。
【００３５】
この例では、スリットＰ１を５０ｎｍ（Ｌｇ）×３０ｎｍ（Ｗｇ）、スリットＰ２を５０ｎｍ（ａ）×１５ｎｍ（ｂ）、中心線５０上のスリットＰ２とソース側のスリットＰ２との間隔Ｌｓを５０ｎｍ、中心線５０上のスリットＰ２とドレイン側のスリットＰ２との間隔Ｌｄを５０ｎｍ、スリットＰ１，Ｐ２のピッチｃを５０ｎｍとしている。
【００３６】
次に、フォトレジスト膜２１をマスクとして、ＳｉＯ２絶縁膜１０をＣＦ４ガスによる反応性イオンエッチング法によりエッチングして、ｎ型ＩｎＧａＡｓ層９を部分的に露出させる。
【００３７】
次に、図１０（ａ），（ｂ）に示すように、フォトレジスト膜２１及び絶縁膜１０をマスクとして、キャップ層９及びｉ型ＩｎＡｌＡｓ層８をウェットエッチング（リセスエッチング）する。このとき、エッチング液にはＨ３ＰＯ４：Ｈ２：Ｈ２Ｏ＝１：１：３８の混合比の溶液を用い、温度は２０℃で行う。また、スリットＰ１，Ｐ２から横方向に２５ｎｍエッチングされた時点でエッチングを終了する。
【００３８】
これにより、図１に白抜きで示す部分のｎ型ＩｎＧａＡｓキャップ層９及びｉ型ＩｎＡｌＡｓ層８が除去される。また、ｎ型ＩｎＧａＡｓキャップ層９及びｉ型ＩｎＡｌＡｓ層８が除去された部分の下方では、２次元電子が消失する。
【００３９】
本実施の形態では、スリットＰ１の左右に他のスリットが設けられていないので、図１のように、ソース電極１２側及びドレイン電極１１側からそれぞれスリットＰ１に向けて延びる幅が狭い２次元電子存在領域５５が形成される。スリットＰ１，Ｐ２のサイズ及び配置を前述したようにしたとき、この２次元電子存在領域５５の幅は３５ｎｍ、２次元電子存在領域５５とスリットＰ１との間隔は２５ｎｍとなる。
【００４０】
次に、真空蒸着法及びリフトオフ法を使用してゲート電極１３を形成する。すなわち、図４に示すように、金属原子の飛来する方向に対し基板１を５°（α＝５°）傾けて真空蒸着を行う。そして、側壁面に堆積した金属によりスリットＰ２の開口面積が半分になったところで真空蒸着を一旦停止し、基板１を逆の方向に−５°（α＝−５°）傾ける。そして、スリットＰ２が金属により閉塞されるまで真空蒸着を行う。
【００４１】
このようにして、スリットＰ２が金属により閉塞された後、基板１に対し垂直方向から金属を蒸着する。これにより、図１１（ａ），（ｂ）に示すように，スリットＰ１を介してｉ型ＩｎＰ層７と電気的に接続するゲート電極１３が形成される。
【００４２】
その後、レジスト膜２２，２３を、その上の金属膜（図示せず）とともに除去した後、更にレジスト膜２１を除去する。これにより、図１，図２（ａ），（ｂ）に示す本実施の形態の電界効果トランジスタ（ＨＥＭＴ）が完成する。
【００４３】
本実施の形態では、従来のＨＥＭＴの製造に使用されている製造装置及び製造プロセスをほとんど変更することなく、幅が数十ｎｍの線状の２次元電子存在領域５５を有する電界効果トランジスタを比較的容易に製造することができる。また、本実施の形態では、チャネル層３に直接パターンを形成しないので、チャネル層３に不純物汚染や格子欠陥を生じることはない。従って、良好な電気特性を有する電界効果トランジスタを製造することができる。
【００４４】
なお、本実施の形態において、量子細線チャネルのサイズ及び密度（間隔）は、スリットＰ１，Ｐ２のサイズと配置により任意に変えることが可能である。また、本実施の形態においては、相互に隣接するスリットＰ１間に２個のスリットＰ２を２列に配置するものとしたが、所望のリセス長に応じてスリットＰ１間に配置するスリットＰ２の数を変化させてもよい。
【００４５】
次に、本発明の電界効果トランジスタの動作について、図２（ａ），（ｂ）及び図１２（ａ），（ｂ）を参照して説明する。
【００４６】
ゲート電極１３に電圧を印加しない場合、又は負の電圧を印加した場合は、図２（ａ），（ｂ）に示すように２次元電子が存在する領域５１の形状は、上方のキャップ層９及びｉ型ＩｎＡｌＡｓ層８と同じである。つまり、ゲート電極１３の下方には２次元電子は存在していない。
【００４７】
ゲート電極１３に所定の正電圧を印加すると、ゲート電極１３より生じる電界によりゲート電極１３の下方に電子が誘起され、図１２（ａ），（ｂ）に示すように、ソース側から延びる２次元電子存在層とドレイン側から延びる２次元電子存在層とが繋がり、量子細線チャネル５６が形成される。この量子細線チャネル５６を介してソース・ドレイン間に電流が流れる。
【００４８】
以上のように、本実施の形態によれば、ソース・ドレイン間に極めて幅が狭いチャネル（量子細線チャネル）を形成できるので、電子の移動速度が速く、高周波特性が優れた電界効果トランジスタが得られる。
【００４９】
（付記１）化合物半導体基板と、前記化合物半導体基板の上に積層して形成された化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層と、前記キャップ層上に形成された絶縁膜と、前記絶縁膜に設けられた開口部から前記エッチングストッパ層までの半導体を除去して形成されたリセスと、前記チャネル層に形成された空乏層と、前記空乏層の上方の部分の前記エッチングストッパ層にショットキー接続したゲート電極と、前記チャネル層の前記空乏層を挟む位置にそれぞれ形成され、前記ゲート電極のショットキー接続部に向けて線状に延びる２次元電子存在領域を備えたソース及びドレインとを有し、前記ソース及び前記ドレインの形状が前記キャップ層の形状と同じことを特徴とする電界効果トランジスタ。
【００５０】
（付記２）前記ソース及び前記ドレインの前記線状の２次元電子存在領域の幅が、量子細線チャネルを得られる幅であることを特徴とする付記１に記載の電界効果トランジスタ。
【００５１】
（付記３）化合物半導体基板上に、化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層を順次形成する工程と、前記キャップ層上に絶縁膜を形成する工程と、前記絶縁膜上に第１のフォトレジスト膜を形成するレジスト膜形成工程と、前記第１のフォトレジスト膜に第１のスリットを形成するとともに、前記第１のスリットを挟む位置にそれぞれ前記第１のスリットよりもスリット幅が小さい第２のスリットを形成する工程と、前記フォトレジスト膜の前記第１のスリット及び前記第２のスリットを介して前記絶縁膜の上面から前記エッチングストッパ層までリセスエッチングすることにより、前記チャネル層に２次元電子が存在しない空乏層と該空乏層の両側に配置されて前記第１のスリットに向けて延びる線状の２次元電子存在領域を備えたソース及びドレインとを形成する工程と、前記第１のスリットを通過する金属原子のみを前記エッチングストッパ層上に堆積させてゲート電極を形成するゲート電極形成工程とを有することを特徴とする電界効果トランジスタの製造方法。
【００５２】
（付記４）前記第１のスリットの両側にそれぞれ、前記第２のスリットを複数個づつ行列状に並べて形成することを特徴とする付記３に記載の電界効果トランジスタの製造方法。
【００５３】
（付記５）前記第２のスリットのソース・ドレイン方向の長さを、ソース・ドレイン方向に直交する方向の長さよりも大きくすることを特徴とする付記３に記載の電界効果トランジスタの製造方法。
【００５４】
（付記６）前記第１のスリット及び前記第２のスリットを、ソース・ドレイン方向に直交する方向に一定のピッチで配列させて形成することを特徴とする付記３に記載の電界効果トランジスタの製造方法。
【００５５】
（付記７）前記レジスト膜形成工程では、前記第１のフォトレジスト膜上に第１のフォトレジスト膜よりも感度が高い第２のフォトレジスト膜を形成し、前記第２のフォトレジスト膜上に第２のフォトレジスト膜よりも感度が低い第３のフォトレジスト膜を形成し、前記第１のフォトレジスト膜及び前記第２のフォトレジスト膜を露光した後に現像処理を施して、前記第２のフォトレジスト膜に前記第３のフォトレジスト膜の開口部よりも大きな開口部を形成し、該第２のフォトレジスト膜の開口部の内側に露出した前記第１のフォトレジスト膜を露光及び現像処理して、前記第１のスリット及び前記第２のスリットを形成することを特徴とする付記３に記載の電界効果トランジスタの製造方法。
【００５６】
（付記８）前記ゲート電極を、前記第１のフォトレジスト膜上に堆積した金属により形成することを特徴とする付記３又は７に記載の電界効果トランジスタの製造方法。
【００５７】
（付記９）前記ゲート電極形成工程では、前記基板を金属原子が飛来する方向に対し傾けた状態で前記第２のスリットの壁面に金属を堆積させて第２のスリットを閉塞し、その後、前記基板を金属原子が飛来する方向に対し垂直に配置して前記エッチングストッパ層上に金属を堆積させることを特徴とする付記３に記載の電界効果トランジスタの製造方法。
【００５８】
（付記１０）前記第１のスリット及び前記第２のスリットのソース・ドレイン方向の長さを同じとし、前記第１のスリット及び前記第２のスリットの前記ソース・ドレインに直交する方向の長さをそれぞれＷｇ，ｂとし、前記絶縁膜と前記第１のフォトレジスト膜との合計の厚さをｄ、リセスされた半導体層の厚さをｄｒ  とし、前記ゲート電極形成時に金属原子が飛来する方向に対し基板を傾ける角度をαとしたときに、ｔａｎ−１（ｂ／ｄ）＜α＜ｔａｎ−１（Ｗｇ／（ｄ＋ｄｒ））の不等式を満たすことを特徴とする付記９に記載の電界効果トランジスタの製造方法。
【００５９】
（付記１１）前記複数の第２のスリットを、ゲート電極形成領域の中心線に対し対称に形成することを特徴とする付記３に記載の電界効果トランジスタの製造方法。
【００６０】
（付記１２）前記ソース及び前記ドレインの線状の２次元電子存在領域の幅を、量子細線チャネルが得られる幅とすることを特徴とする付記３に記載の電界効果トランジスタの製造方法。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、化合物半導体基板の上に、化合物半導体からなるチャネル層、キャリア供給層、エッチングストッパ層及びキャップ層を形成した後、エッチングストッパ層上の半導体を除去することによって、線状の２次元電子存在領域を備えたソース・ドレインを形成する。従って、本発明においては、チャネル層をエッチングすることなく線状の２次元電子存在領域を形成することが可能であり、高周波特性が優れた電界効果トランジスタを比較的容易に製造することができる。また、本発明においては、リセスの形成に用いたレジスト膜のスリットを利用して、ゲート電極を形成する。これにより、製造工程が簡略化される。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態の電界効果トランジスタの全体構造を示す上面図である。
【図２】図２（ａ）は図１のＡ−Ａ線による断面図、図２（ｂ）は図１のＢ−Ｂ線による断面図である。
【図３】図３は、リセスエッチング時に使用するレジスト膜に設けられたスリットの形状及び配置を示す模式図である。
【図４】図４は、金属原子の飛来する方向に対する基板の傾斜角度を示す模式図である。
【図５】図５は、本発明の実施の形態のＨＥＭＴの製造方法を示す断面図（その１）である。
【図６】図６は、本発明の実施の形態のＨＥＭＴの製造方法を示す断面図（その２）である。
【図７】図７は、本発明の実施の形態のＨＥＭＴの製造方法を示す断面図（その３）である。
【図８】図８は、本発明の実施の形態のＨＥＭＴの製造方法を示す断面図（その４）である。
【図９】図９は本発明の実施の形態のＨＥＭＴの製造方法を示す断面図（その５）であり、図９（ａ）は図１のＡ−Ａ線の位置における断面、図９（ｂ）は図１のＢ−Ｂ線の位置における断面を示している。
【図１０】図１０は本発明の実施の形態のＨＥＭＴの製造方法を示す断面図（その６）であり、図１０（ａ）は図１のＡ−Ａ線の位置における断面、図１０（ｂ）は図１のＢ−Ｂ線の位置における断面を示している。
【図１１】図１１は本発明の実施の形態のＨＥＭＴの製造方法を示す断面図（その７）であり、図１１（ａ）は図１のＡ−Ａ線の位置における断面、図１１（ｂ）は図１のＢ−Ｂ線の位置における断面を示している。
【図１２】図１２（ａ），（ｂ）は、本発明の電界効果トランジスタの動作を示す模式図である。
【符号の説明】
１…ＩｎＰ基板、
２…ｉ型ＩｎＡｌＡｓバッファ層、
３…ｉ型ＩｎＧａＡｓチャネル層、
４…ｉ型ＩｎＡｌＡｓスペーサ層、
５…δドープシート（キャリア供給層）、
６…ｉ型ＩｎＡｌＡｓ層、
７…ｉ型ＩｎＰ層（エッチングストッパ層）、
８…ｉ型ＩｎＡｌＡｓ層、
９…ｎ型ＩｎＧａＡｓキャップ層、
１０…絶縁膜、
１１…ドレイン電極、
１２…ソース電極、
１３…ゲート電極、
１４…配線、
２１，２２，２３…フォトレジスト膜、
５１，５５…２次元電子存在領域、
５６…量子細線チャネル。
【図１】
2004281926.tif 000003
【図２】
2004281926.tif 000004
【図３】
2004281926.tif 000005
【図４】
2004281926.tif 000006
【図５】
2004281926.tif 000007
【図６】
2004281926.tif 000008
【図７】
2004281926.tif 000009
【図８】
2004281926.tif 000010
【図９】
2004281926.tif 000011
【図１０】
2004281926.tif 000012
【図１１】
2004281926.tif 000013
【図１２】
2004281926.tif 000014