(57)【要約】【課題】高精度の加工装置を使わなくても微細に作成できるＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。【解決手段】Ｐ型の半導体基板１に形成されたＰウェル領域７内に形成されたＮ型ソース拡散層９と、Ｎ型ソース拡散層９上にゲート酸化膜１１を介して形成されたゲート電極１３と、Ｎ型ソース拡散層９の表面側に、ゲート電極１３下の領域でゲート酸化膜１１とＮ型ソース拡散層９が隣接している領域が残存するようにゲート電極１３に対して自己整合的に形成されたＰ型チャネル拡散層１５と、Ｐ型チャネル拡散層１５内に形成されたＮ型ドレイン拡散層１７とをもつＭＯＳトランジスタを備えている。トランジスタのチャネル長は、ゲート電極１３下のＰ型チャネル拡散層１５の長さ、すなわちＰ型チャネル拡散層１５の拡散深さにより決定され、Ｐ型チャネル拡散層１５の拡散深さは制御性がよいので、微細ルールのＭＯＳトランジスタを安定的に作ることができる。【選択図】      図１
2004281864.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型のソース拡散層と、
前記ソース拡散層上にゲート酸化膜を介して形成されたゲート電極と、
前記ソース拡散層の表面側に、前記ゲート電極下の領域で前記ゲート酸化膜と前記ソース拡散層が隣接している領域が残存するように前記ゲート電極に対して自己整合的に形成された第２導電型のチャネル拡散層と、
前記チャネル拡散層内に形成された第１導電型のドレイン拡散層とをもつＭＯＳトランジスタを備えていることを特徴とする半導体装置。
【請求項２】
半導体基板に形成された第１導電型のソース拡散層と、
前記ソース拡散層の表面側に形成された凹部の内部にゲート酸化膜を介して形成されたゲート電極と、
前記ソース拡散層の表面側で前記ゲート電極の底部よりも浅い領域に、前記ゲート酸化膜に隣接して形成された第２導電型のチャネル拡散層と、
前記チャネル拡散層内に形成された第１導電型のドレイン拡散層とをもつＭＯＳトランジスタを備えていることを特徴とする半導体装置。
【請求項３】
前記チャネル拡散層内部で前記ゲート電極に隣接する領域に、前記ドレイン拡散層に隣接して、前記ドレイン拡散層よりも薄い第１導電型不純物濃度をもつ第１導電型不純物拡散層をさらに備えている請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート酸化膜の形成領域内の前記ゲート電極上に、ゲート電極の電位をとるためのコンタクト領域が設けられている請求項１、２又は３に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記半導体基板の表面に形成された素子分離酸化膜とは間隔をもって配置されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
２以上の前記ＭＯＳトランジスタを備え、それらのＭＯＳトランジスタの前記ソース拡散層は第１導電型の共通ソース拡散層により構成されている請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記ソース拡散層内で前記チャネル拡散層よりも深い位置に、前記ソース拡散層よりも濃い第１導電型不純物濃度をもつ第１導電型埋め込み層をさらに備えている請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記半導体基板に、前記ソース拡散層の形成領域を囲む第２導電型の分離用拡散層をさらに備えている請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記分離用拡散層内で前記ソース拡散層よりも深い位置に、前記分離用拡散層よりも濃い第２導電型不純物濃度をもつ第２導電型埋め込み層をさらに備えている請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板に、前記ソース拡散層の形成領域を囲む酸化膜絶縁層をさらに備えている請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記半導体基板に、前記ＭＯＳトランジスタとは逆導電型の構成により形成された第２ＭＯＳトランジスタをさらに備え、
前記第２ＭＯＳトランジスタは、前記ソース拡散層とは異なる領域に形成された第１導電型の分離用拡散層内に形成されている請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記半導体基板に、前記ＭＯＳトランジスタとは逆導電型の構成により形成された第２ＭＯＳトランジスタをさらに備え、
前記第２ＭＯＳトランジスタは、酸化膜絶縁層に囲まれた領域に形成されている請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板のＭＯＳトランジスタ形成領域に第１導電型のソース拡散層を形成する工程、
（Ｂ）前記ソース拡散層の中央側の領域上にゲート酸化膜を介してゲート電極を形成する工程、
（Ｃ）前記ソース拡散層内に、前記ゲート電極下の領域で前記ゲート酸化膜と前記ソース拡散層が隣接している領域が残存するように、前記ゲート電極に対して自己整合的に第２導電型のチャネル拡散層を形成する工程、
（Ｄ）前記チャネル拡散層内に第１導電型のドレイン拡散層を形成する工程。
【請求項１４】
以下の工程（Ａ）から（Ｅ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板のＭＯＳトランジスタ形成領域に第１導電型のソース拡散層を形成する工程、
（Ｂ）前記ソース拡散層の中央側の領域に前記ソース拡散層よりも浅い深さでゲート電極配置用の凹部を形成した後、前記凹部の内壁表面にゲート酸化膜を形成する工程、
（Ｃ）前記凹部の内部に半導体材料を埋め込んでゲート電極を形成する工程、
（Ｄ）前記ソース拡散層内に、前記ゲート酸化膜に隣接して、前記凹部よりも浅い深さで第２導電型のチャネル拡散層を形成する工程、
（Ｅ）前記チャネル拡散層内に第１導電型のドレイン拡散層を形成する工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、微細なＭＯＳトランジスタ（以下単にトランジスタとも称す）を形成する場合、ゲート長を小さくすること達成してきたが、トランジスタのショートチャネル効果が大きく、その効果を抑制する方法が重要となっている。
【０００３】
ショートチャネル効果を抑制する方法として、浅いソース拡散層及びドレイン拡散層を形成する方法（例えば、特許文献１及び特許文献２参照。）や、ゲート電極の埋め込みによる方法（例えば、特許文献３参照。）、主ゲートと副ゲートをもつゲート電極をもつ構造による方法（例えば、特許文献４参照。）などが提案されている。
これらの従来技術のトランジスタは、ソース拡散層及びドレイン拡散層がゲート電極の両側に形成されている構造をもつ。
【０００４】
図２７は、ソース拡散層及びドレイン拡散層がゲート電極の両側に形成されている従来のＭＯＳトランジスタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図である。図２７では３つのＮチャネルＭＯＳトランジスタ（以下、Ｎｃｈトランジスタと略記する）を示している。
【０００５】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に素子分離用のＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３下にＰ型不純物が導入されてなるフィールドドープ層（チャネルストッパー層とも呼ばれる。）５が形成されている。
半導体基板１の表面側に、３つのＮｃｈトランジスタの形成領域で共通のＰウェル領域（Ｐｗｅｌｌ）１００が形成されている。各Ｎｃｈトランジスタの形成領域はＬＯＣＯＳ酸化膜３でそれぞれ囲まれており、隣り合うＮｃｈトランジスタの形成領域はＬＯＣＯＳ酸化膜３及びＰ型フィールドドープ層５により分離されている。
【０００６】
各Ｎｃｈトランジスタの形成領域において、Ｐウェル領域１００上にゲート酸化膜１０１を介してゲート電極１０３が形成されている。ゲート電極１０３はＬＯＣＯＳ酸化膜３上に延伸して形成されている。
ゲート電極１０３の両側のＰウェル領域１００の表面側に、Ｎ型不純物が注入されてなるソース拡散層１０５とドレイン拡散層１０７が形成されている。ソース拡散層１０５及びドレイン拡散層１０７はゲート電極１０３に対して自己整合的に形成されたものである。ゲート電極１０３下のソース拡散層１０５、ドレイン拡散層１０７間のＰウェル領域１００表面がチャネル領域となる。
【０００７】
チャネル領域上でのゲート電極１０３の線幅はトランジスタの微細化を実現するために細く形成されているので、ゲート電極１０３の電位をとるためのコンタクト領域１０９はゲート電極１０３のＬＯＣＯＳ酸化膜３上の部分に設けられている。
【０００８】
ソース拡散層１０５上には電位をとるためのコンタクト領域１１１が設けられており、ドレイン拡散層１０７上には電位をとるためのコンタクト領域１１３が設けられている。コンタクト領域１１１，１１３の（Ｂ）での図示は省略している。
【０００９】
ソース拡散層及びドレイン拡散層がゲート電極の両側に形成されている従来のＭＯＳトランジスタにおいて、トランジスタ性能を決定するチャネル長はゲート電極の加工精度で決定される。この加工精度を維持するためには、写真製版工程とエッチング工程において非常に精密な加工精度が要求されている。
しかし、そのような高精度の加工装置を使わずに微細トランジスタを作成することができないかが課題となっている。
【００１０】
【特許文献１】
特開平１０−３３５４８４号公報
【特許文献２】
特開２００１−１５７３７号公報
【特許文献３】
特開平５−１６７０３３号公報
【特許文献４】
特開平５−３１５６０５号公報
【００１１】
【発明が解決しようとする課題】
本発明は、高精度の加工装置を使わなくても微細に作成できるＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の第１態様は、半導体基板に形成された第１導電型のソース拡散層と、上記ソース拡散層上にゲート酸化膜を介して形成されたゲート電極と、上記ソース拡散層の表面側に、上記ゲート電極下の領域で上記ゲート酸化膜と上記ソース拡散層が隣接している領域が残存するように上記ゲート電極に対して自己整合的に形成された第２導電型のチャネル拡散層と、上記チャネル拡散層内に形成された第１導電型のドレイン拡散層とをもつＭＯＳトランジスタを備えているものである。
【００１３】
本発明の半導体装置の製造方法の第１局面は、本発明の半導体装置の第１態様を作成するためのものであって、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）半導体基板のＭＯＳトランジスタ形成領域に第１導電型のソース拡散層を形成する工程、
（Ｂ）上記ソース拡散層の中央側の領域上にゲート酸化膜を介してゲート電極を形成する工程、
（Ｃ）上記ソース拡散層内に、上記ゲート電極に対して自己整合的に第２導電型のチャネル拡散層を形成する工程、
（Ｄ）上記チャネル拡散層内に第１導電型のドレイン拡散層を形成する工程。
【００１４】
本発明において、半導体基板には、半導体基板自体の他、半導体基板上に形成されたエピタキシャル成長層などの半導体層も含まれる。
また、第１導電型とはＰ型又はＮ型であり、第２導電型とは、第１導電型とは逆導電型のＮ型又はＰ型である。
【００１５】
本発明の半導体装置の第１態様及び半導体装置の製造方法の第１局面において、トランジスタ性能を決定するチャネル長は、ゲート電極の加工精度ではなく、ゲート電極下のチャネル拡散層の長さにより決定される。ゲート電極下のチャネル拡散層の長さは、ゲート電極に対して自己整合的に注入された、チャネル拡散層を構成する不純物の拡散の進み方（拡散深さ）が決定するため、拡散温度と拡散時間により決定される。拡散深さは温度による拡散係数と拡散時間の積を平行根したものに比例するため、チャネル長の制御は温度制御と拡散時間の管理だけでよく、写真製版とエッチングで決まる加工精度とは比較にならないほど制御性がよいため、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
【００１６】
さらに、本発明の半導体装置の第１態様では、ゲート電極直下に存在するソース拡散層の表面近傍にゲート電圧により多数キャリアを発生させ、チャネル拡散層に反転層を生じさせる。また、ゲート電極直下に存在するソース拡散層の表面近傍に発生する多数キャリア数はゲート電極直下のソース拡散層の表面積とゲート酸化膜容量に応じて決定される。ゲート電界が強く、ドレイン電界が弱い状態では反転層内のドリフト電界が弱く、ソース拡散層内に発生した多数キャリアの移動は抑えられる。このため、発生した多数キャリアの変化量に応じてチャネル拡散層のキャリアである少数キャリアがソース拡散層内に流入し、ソース、チャネル間の接合障壁を下げ、チャネル長を極端に短くしたトランジスタにおいては、少数キャリアが動作に寄与するバイポーラ動作を引き起こし、この部分での電流増加を引き起こす。その後、ドレイン電界が強くなるに従って反転層内のドリフト電界が強くなり、発生した多数キャリアはドレイン側に引き寄せられ、この効果は抑えられ、通常のＭＯＳトランジスタ動作となる。このようにソース抵抗が大きい構造でありながら立ち上がり特性はよく、ＭＯＳトランジスタの過渡的な応答特性を向上させることができるので、負荷特性の電力を削減することができる。
【００１７】
本発明の半導体装置の第２態様は、半導体基板に形成された第１導電型のソース拡散層と、上記ソース拡散層の表面側に形成された凹部の内部にゲート酸化膜を介して形成されたゲート電極と、上記ソース拡散層の表面側で上記ゲート電極の底部よりも浅い領域に、上記ゲート酸化膜に隣接して形成された第２導電型のチャネル拡散層と、上記チャネル拡散層内に形成された第１導電型のドレイン拡散層とをもつＭＯＳトランジスタを備えているものである。
【００１８】
本発明の半導体装置の製造方法の第２局面は、本発明の半導体装置の第２態様を作成するためのものであって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）半導体基板のＭＯＳトランジスタ形成領域に第１導電型のソース拡散層を形成する工程、
（Ｂ）上記ソース拡散層の中央側の領域に上記ソース拡散層よりも浅い深さでゲート電極配置用の凹部を形成した後、上記凹部の内壁表面にゲート酸化膜を形成する工程、
（Ｃ）上記凹部の内部に半導体材料を埋め込んでゲート電極を形成する工程、
（Ｄ）上記ソース拡散層内に、上記ゲート酸化膜に隣接して、上記凹部よりも浅い深さで第２導電型のチャネル拡散層を形成する工程、
（Ｅ）上記チャネル拡散層内に第１導電型のドレイン拡散層を形成する工程。
【００１９】
本発明の半導体装置の第２態様及び半導体装置の製造方法の第２局面において、トランジスタ性能を決定するチャネル長は、ゲート電極の加工精度ではなく、ゲート電極側面のチャネル拡散層の長さにより決定される。ゲート電極側面のチャネル拡散層の長さは、半導体基板表面から注入された、チャネル拡散層の注入深さ及び拡散深さと、ドレイン拡散層の注入深さ及び拡散深さで決定されるので、両拡散層を形成するためのイオン注入条件、拡散温度及び拡散時間により決定される。拡散深さは上述のように制御性がよく、さらに注入深さも制御性がよいので、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
【００２０】
さらに、本発明の半導体装置の第２態様において、チャネル長及びチャネル幅に関して、チャネル長は深さ方向に形成されており、半導体基板表面にはチャネル幅のみが存在するので、特に大電流を流すトランジスタにおいて、セル面積を小さくすることができる。
【００２１】
さらに、本発明の半導体装置の第２態様では、ゲート電極配置用の凹部の底部近傍を含む、ソース拡散層のゲート酸化膜近傍の領域にゲート電圧により多数キャリアを発生させ、チャネル拡散層に反転層を生じさせる。その多数キャリアにより、上記第１態様と同様に、ＭＯＳトランジスタの過渡的な応答特性を向上させることができるので、負荷特性の電力を削減することができる。
【００２２】
【発明の実施の形態】
本発明の半導体装置において、上記チャネル拡散層内部で上記ゲート電極に隣接する領域に、上記ドレイン拡散層に隣接して、上記ドレイン拡散層よりも薄い第１導電型不純物濃度をもつ第１導電型不純物拡散層をさらに備えていることが好ましい。
その結果、ドレイン電圧をかけたときにチャネル拡散層内に伸びる空乏層はドレイン拡散層（第１導電型不純物拡散層）内にも伸びるようになり、パンチスルー耐圧を向上させることができる。
【００２３】
本発明の半導体装置において、上記ゲート酸化膜の形成領域内の上記ゲート電極上に、ゲート電極の電位をとるためのコンタクト領域が設けられているようにしてもよい。これにより、トランジスタがチップ上で占める面積を小さくすることができる。
【００２４】
本発明の半導体装置において、上記ゲート電極は、上記半導体基板の表面に形成された素子分離酸化膜とは間隔をもって配置されていることが好ましい。
一般に素子分離酸化膜下には素子分離を確実にするためにソース拡散層及びドレイン拡散層とは逆導電型のフィールドドープ層が形成されている。ゲート電極が素子分離酸化膜上に延伸して形成されている場合には、チャネル幅を小さくすると、フィールドドープ層からチャネル領域への不純物の拡散に起因して狭チャネル効果が起こる。
この態様では、ゲート電極は素子分離酸化膜とは間隔をもって配置されているので、狭チャネル効果をなくすことができ、例えばゲート電極とドレイン拡散層を形成できる最小寸法までトランジスタを微細化するなど、さらに微細なトランジスタを形成することができる。
【００２５】
本発明の半導体装置において、２以上の上記ＭＯＳトランジスタを配置する場合、それらのＭＯＳトランジスタの上記ソース拡散層は第１導電型の共通ソース拡散層により構成されていることが好ましい。
本発明の半導体装置を構成するトランジスタでは、ソース拡散層とドレイン拡散層について、半導体基板表面側にはドレイン拡散層しかないので、２以上のトランジスタにおいてソース拡散層を共通にすることにより、各トランジスタの配置間隔を小さくすることができ、それらのトランジスタが占めるチップ面積を小さくすることができる。
【００２６】
本発明の半導体装置において、上記ソース拡散層内で上記チャネル拡散層よりも深い位置に、上記ソース拡散層よりも濃い第１導電型不純物濃度をもつ第１導電型埋め込み層をさらに備えていることが好ましい。
その結果、ソース電極の引き出し部分までの拡散抵抗を下げることができ、半導体基板とソース拡散層との間の電位差に起因するトランジスタの性能劣化を防止することができる。この態様は、２以上のトランジスタで共通の共通ソース拡散層を用いる場合に特に有効である。
【００２７】
本発明の半導体装置において、上記半導体基板に、上記ソース拡散層の形成領域を囲む第２導電型の分離用拡散層をさらに備えていることが好ましい。
その結果、第１導電型の半導体基板にトランジスタを形成する場合に、第２導電型の分離用拡散層により、第１導電型のソース拡散層を半導体基板とは電気的に分離することができる。
【００２８】
上記分離用拡散層内で上記ソース拡散層よりも深い位置に、上記分離用拡散層よりも濃い第２導電型不純物濃度をもつ第２導電型埋め込み層をさらに備えていることが好ましい。
その結果、分離用拡散層の電位をとるためのコンタクト部分までの拡散抵抗を下げることができ、半導体基板と分離用拡散層との間の電位差に起因するトランジスタの性能劣化を防止することができる。この態様は、２以上のトランジスタで共通の共通ソース拡散層を用いる場合に特に有効である。
【００２９】
本発明の半導体装置において、上記半導体基板に、上記ソース拡散層の形成領域を囲む酸化膜絶縁層をさらに備えていることが好ましい。
その結果、ソース拡散層を半導体基板とは電気的に分離することができる。
【００３０】
本発明の半導体装置において、上記半導体基板にＣＭＯＳ（相補型ＭＯＳ）を形成する場合、上記ＭＯＳトランジスタとは逆導電型の構成により形成された第２ＭＯＳトランジスタをさらに備え、上記第２ＭＯＳトランジスタは、上記ソース拡散層とは異なる領域に形成された第１導電型の分離用拡散層内に形成されているようにすることができる。
これにより、ＭＯＳトランジスタと第２ＭＯＳトランジスタを電気的に分離することができ、同一半導体基板上にＣＭＯＳを形成することができる。
【００３１】
本発明の半導体装置において、上記半導体基板にＣＭＯＳを形成する場合、上記ＭＯＳトランジスタとは逆導電型の構成により形成された第２ＭＯＳトランジスタをさらに備え、上記第２ＭＯＳトランジスタは、酸化膜絶縁層に囲まれた領域に形成されているようにすることができる。
これにより、ＭＯＳトランジスタと第２ＭＯＳトランジスタを電気的に分離することができ、同一半導体基板上にＣＭＯＳを形成することができる。
【００３２】
【実施例】
図１は、本発明の半導体装置の第１態様の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。この実施例はＮｃｈトランジスタに適用したものである。
【００３３】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に素子分離用のＬＯＣＯＳ酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３はトランジスタ形成領域に対応して開口部３ａをもつ。ＬＯＣＯＳ酸化膜３下にＰ型不純物が導入されてなるＰ型フィールドドープ層５が形成されている。半導体基板１の表面側にＰウェル領域（Ｐｗｅｌｌ）７が形成されている。Ｐウェル領域７内にＮ型ソース拡散層（Ｎｗｅｌｌ）９が形成されている。
【００３４】
Ｎ型ソース拡散層９上に、シリコン酸化膜からなるゲート酸化膜１１を介して、Ｎ型不純物が導入されたポリシリコンからなる帯状のゲート電極１３が形成されている。ゲート電極１３はＬＯＣＯＳ酸化膜３とは間隔をもって形成されている。
【００３５】
Ｎ型ソース拡散層９の表面側に、ゲート電極１３下の領域でゲート酸化膜１１とＮ型ソース拡散層９が隣接している領域が残存するようにゲート電極１３に対して自己整合的に形成されたＰ型チャネル拡散層（Ｐｂｏｄｙ）１５が配置されている。Ｐ型チャネル拡散層１５はゲート電極１３の形成領域を囲むように形成されている。
【００３６】
Ｐ型チャネル拡散層１５内に、ゲート電極１３の一側面に隣接して、Ｎ型不純物が注入されてなるＮ型ドレイン拡散層（Ｎ＋）１７が形成されている。
このトランジスタにおいて、ゲート電極１３下でＮ型ソース拡散層９とＮ型ドレイン拡散層１７の間の領域のＰ型チャネル拡散層１５の表面側がチャネル領域になる。
【００３７】
ゲート電極１３上及びＮ型ドレイン拡散層１７上には、電位をとるためのコンタクト領域（図示は省略）がそれぞれ形成されている。
Ｐウェル領域７及びＮ型ソース拡散層９には、図示しない領域でコンタクト領域が設けられている。Ｐ型チャネル拡散層１５は、Ｐ型フィールドドープ層５を介してＰウェル領域７と電気的に接続されているので、Ｐウェル領域７及び半導体基板１と同じ電位になる。
【００３８】
この実施例では、例えば、ゲート長（ゲート電極１３の幅）は０．４〜０．６μｍ（マイクロメートル）程度、チャネル長は０．１〜０．２μｍ程度、ゲート酸化膜１１の膜厚は５〜１０ｎｍ（ナノメートル）程度、チャネル領域の濃度は１．５×１０１８ｃｍ−３程度、Ｎ型ドレイン拡散層１７の濃度は５．０×１０２０ｃｍ−３程度である。また、このトランジスタの動作電圧は最大でも３．０Ｖ（ボルト）程度である。
【００３９】
この実施例において、トランジスタ性能を決定するチャネル長は、ゲート電極１３下のＰ型チャネル拡散層１５の長さにより決定される。ゲート電極１３下のＰ型チャネル拡散層１５の長さは、ゲート電極１３に対して自己整合的に注入された、チャネル拡散層１３を構成する不純物の拡散の進み方が決定するため、拡散温度と拡散時間により決定される。拡散深さは、温度による拡散係数と拡散時間の積を平行根したものに比例するため、チャネル長の制御は温度制御と拡散時間の管理だけでよく、写真製版とエッチングで決まる加工精度とは比較にならないほど制御性がよいため、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
【００４０】
図２に、本発明の半導体装置の第１態様をＣＭＯＳインバータに適用した実施例の断面図を示す。図１と同じ機能を果たす部分には同じ符号を付す。
【００４１】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に素子分離用のＬＯＣＯＳ酸化膜３が形成されている。Ｎｃｈトランジスタ形成領域を囲むＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成されている。
【００４２】
Ｎｃｈトランジスタ形成領域には、図１に示した実施例と同じ構成により、Ｎ型ソース拡散層（Ｎｗｅｌｌ）９、ゲート酸化膜１１、ゲート電極１３、Ｐ型チャネル拡散層（Ｐｂｏｄｙ）１５及びＮ型ドレイン拡散層（Ｎ＋）１７が形成されて、Ｎｃｈトランジスタが形成されている。
【００４３】
この実施例において、Ｎｃｈトランジスタの形成領域を囲むＰウェル領域は省略されている。Ｐ型チャネル拡散層１５は、Ｐ型フィールドドープ層５を介して半導体基板１に電気的に接続されており、半導体基板１と同じ電位になる。
【００４４】
第２ＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタ（以下、Ｐｃｈトランジスタと略記する）の形成領域を囲むＬＯＣＯＳ酸化膜３下にＮ型不純物が導入されてなるＮ型フィールドドープ層１９が形成されている。Ｐｃｈトランジスタ形成領域の半導体基板１の表面側に、Ｎウェル領域（分離用拡散層、Ｎｗｅｌｌ）２１が形成されている。Ｎウェル領域２１内にＰ型ソース拡散層（Ｐｗｅｌｌ）２３が形成されている。
【００４５】
Ｐ型ソース拡散層２３上に、シリコン酸化膜からなるゲート酸化膜２５を介して、Ｐ型不純物が導入されたポリシリコンからなる帯状のゲート電極２７が形成されている。ゲート電極２７はＬＯＣＯＳ酸化膜３とは間隔をもって形成されている。
【００４６】
Ｐ型ソース拡散層２３の表面側に、ゲート電極２７下の領域でゲート酸化膜２５とＰ型ソース拡散層２３が隣接している領域が残存するようにゲート電極２７に対して自己整合的に形成されたＮ型チャネル拡散層（Ｎｂｏｄｙ）２９が配置されている。Ｎ型チャネル拡散層２９はゲート電極２７の形成領域を囲むように形成されている。
【００４７】
Ｎ型チャネル拡散層２９内に、ゲート電極２７の一側面に隣接して、Ｐ型不純物が注入されてなるＰ型ドレイン拡散層（Ｐ＋）３１が形成されている。
Ｐｃｈトランジスタにおいて、ゲート電極２７下でＰ型ソース拡散層２３とＰ型ドレイン拡散層３１の間の領域のＰ型チャネル拡散層２９の表面側がチャネル領域になる。
【００４８】
Ｐｃｈトランジスタの平面図は、図１（Ａ）に示したＮｃｈトランジスタの平面図を逆導電型にしたものと同じである。ゲート電極２７上及びＰ型ドレイン拡散層３１上には、電位をとるためのコンタクト領域（図示は省略）がそれぞれ形成されている。
【００４９】
Ｎウェル領域２１及びＰ型ソース拡散層２３には、図示しない領域でコンタクト領域が設けられている。Ｎ型チャネル拡散層２９は、Ｎ型フィールドドープ層１９を介してＮウェル領域２１と電気的に接続されているので、Ｎウェル領域２１と同じ電位になる。
【００５０】
ゲート電極１３，２７は共通の入力端子３３に接続されている。Ｎ型ドレイン拡散層１７及びＰ型ドレイン拡散層３１は共通の出力端子３５に接続されている。Ｎ型ウェル拡散層２１及びＰ型ソース拡散層２３は電源電位３７に接続されている。半導体基板１及びＮ型ソース拡散層９は接地電位３９に接続されている。
【００５１】
このように、Ｐｃｈトランジスタを分離用拡散層としてのＮ型ウェル領域２１内に形成して半導体基板１とは電気的に分離することにより、同一の半導体基板１上にＣＭＯＳを形成することができる。
【００５２】
図３に、図２に示したＣＭＯＳを製造するための製造方法の一実施例の工程断面図を示す。図２及び図３を参照してこの製造方法の実施例を説明する。
【００５３】
（１）２０Ωｃｍ程度のＰ型の半導体基板（Ｐｓｕｂ）１を用意し、半導体基板１の表面に熱酸化により２０ｎｍの酸化膜（図示は省略）を形成する。写真製版技術及びイオン注入法により、その酸化膜を介して、ＮｃｈトランジスタとＰｃｈトランジスタの形成領域に、例えばリンを加速エネルギーは１５０ＫｅＶ程度、ドーズ量は５．０×１０１２ｃｍ−２程度の条件で注入する。１１５０℃程度、８時間程度の条件で熱処理を施して、Ｎｃｈトランジスタの形成領域にＮウェル領域からなるＮ型ソース拡散層（Ｎｗｅｌｌ）９を形成し、Ｐｃｈトランジスタの形成領域に分離用拡散層を構成するＮウェル領域（Ｎｗｅｌｌ）２１を形成する（（ａ）参照）。Ｎ型ソース拡散層９及びＮウェル領域２１の拡散深さはともに４μｍ程度である。Ｎ型ソース拡散層９及びＮウェル領域２１は互いに間隔をもって形成されている。ここで、Ｎｃｈトランジスタの形成領域において、ソース拡散層９の濃度が薄い場合には、表面にリンを注入し、ソース拡散層９の濃度を濃くしてもよい。
【００５４】
（２）写真製版技術により、Ｐｃｈトランジスタのソース拡散層の形成領域を画定するためのレジストパターンを形成した後、そのレジストパターンをマスクにして、イオン注入法により、例えばボロンを加速エネルギーは５０ＫｅＶ程度、ドーズ量は５．０×１０１２ｃｍ−２程度の条件で注入する。レジストパターンを除去した後、１１５０℃程度、４時間程度の条件で熱処理を施し、Ｎウェル領域２１内にＰ型ソース拡散層（Ｐｗｅｌｌ）２３を形成する（（ｂ）参照）。Ｐ型ソース拡散層２３の拡散深さは２μｍ程度である。
【００５５】
（３）フィールドドープ層を形成するために、写真製版技術及びイオン注入法により、Ｎ型ソース拡散層９の周囲部分の表面側に例えばボロンを加速エネルギーは３０ＫｅＶ程度、ドーズ量は５．０×１０１３ｃｍ−２程度の条件で注入し、Ｐ型ソース拡散層２３の周囲部分の表面側に例えばリンを加速エネルギーは１００ＫｅＶ程度、ドーズ量は８．０×１０１２ｃｍ−２程度の条件で注入する。ＬＯＣＯＳ酸化法により、半導体基板１表面にトランジスタ形成領域を囲むＬＯＣＯＳ酸化膜３を４５０ｎｍ程度の膜厚に形成する。このとき、Ｎ型ソース拡散層９の周囲部分の表面側に注入したボロン及びＰ型ソース拡散層２３の周囲部分の表面側に注入したリンにより、Ｎｃｈトランジスタの形成領域を囲む領域ＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成され、Ｐｃｈトランジスタの形成領域を囲む領域のＬＯＣＯＳ酸化膜３下にＮ型フィールドドープ層１９が形成される（（ｃ）参照）。
【００５６】
（４）Ｎ型ソース拡散層９表面及びＰ型ソース拡散層２３表面の酸化膜を一旦除去した後、Ｎ型ソース拡散層９の表面にゲート酸化膜１１と、Ｐ型ソース拡散層２３の表面にゲート酸化膜２５を同時に形成する。例えばゲート酸化膜１１，２３の膜厚はともに５〜８ｎｍである。例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板１上全面にポリシリコン膜を３５０ｎｍ程度の膜厚に形成する。写真製版技術及びエッチング技術により、そのポリシリコン膜及びゲート酸化膜１１，２３をパターニングして、Ｎｃｈトランジスタの形成領域にゲート電極１３を形成し、Ｐｃｈトランジスタの形成領域にゲート電極２７を形成する（（ｄ）参照）。
【００５７】
（５）写真製版技術及びイオン注入法により、Ｎｃｈトランジスタの形成領域に、ゲート電極１３をマスクにして、Ｐ型チャネル拡散層を形成するために例えばボロンを加速エネルギーは１５ＫｅＶ程度、ドーズ量は１．０×１０１４ｃｍ−２程度の条件で注入し、Ｐｃｈトランジスタの形成領域に、ゲート電極２７をマスクにして、Ｎ型チャネル拡散層を形成するために例えばリンを加速エネルギーは５０ＫｅＶ程度、ドーズ量は１．０×１０１４ｃｍ−２程度の条件で注入する。１１００℃程度、１時間程度の熱処理を施し、Ｎ型ソース拡散層９内にゲート電極１３に対して自己整合的にＰ型チャネル拡散層（Ｐｂｏｄｙ）１５を形成し、Ｐ型ソース拡散層２３内にゲート電極２７に対して自己整合的にＮ型チャネル拡散層（Ｎｂｏｄｙ）２９を形成する。Ｐ型チャネル拡散層１５及びＰ型ソース拡散層２３の拡散深さは０．５〜０．８μｍである。Ｎｃｈトランジスタの形成領域において、ゲート電極１３下にはゲート酸化膜１１に隣接してＮ型ソース拡散層９の表面部分が残存し、Ｐｃｈトランジスタの形成領域において、ゲート電極２７下にはゲート酸化膜２５に隣接してＰ型ソース拡散層２３の表面部分が残存している。
【００５８】
写真製版技術により、ゲート電極１３及びＮ型ドレイン拡散層の形成領域に対応して開口部をもつレジストパターンを形成し、イオン注入法により、そのレジストパターンをマスクにして、ゲート電極１３及びＮ型ドレイン拡散層の形成領域に、例えばヒ素又はリンを加速エネルギーは３０ＫｅＶ程度、ドーズ量は１．０×１０１５ｃｍ−２以上のドーズ量で注入する。レジストパターンを除去した後、写真製版技術により、ゲート電極２７及びＰ型ドレイン拡散層の形成領域に対応して開口部をもつレジストパターンを形成し、イオン注入法により、そのレジストパターンをマスクにして、ゲート電極２７及びＰ型ドレイン拡散層の形成領域に、例えばボロン又はＢＦ２を加速エネルギーは１５ＫｅＶ程度、ドーズ量は１．０×１０１５ｃｍ−２以上のドーズ量で注入する。レジストパターンを除去した後、ゲート電極１３，２７に注入した不純物及びドレイン拡散層の活性化のために、８５０℃程度、１時間程度の熱処理を施して、Ｐ型チャネル拡散層１５内にＮ型ドレイン拡散層（Ｎ＋）１７を形成し、Ｎ型チャネル拡散層１９内にＰ型ドレイン拡散層（Ｐ＋）３１を形成し、Ｐｃｈトランジスタ及びＮｃｈトランジスタからなるＣＭＯＳを完成させる（図２参照）。
【００５９】
図４は、本発明の半導体装置の第１態様の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。この実施例はＮｃｈトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付す。
【００６０】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に、３つのＮｃｈトランジスタ形成領域を囲む素子分離用のＬＯＣＯＳ酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３は３つのＮｃｈトランジスタ形成領域に対応して開口部３ａをもつ。ＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成されている。
半導体基板１の表面側に、３つのＮｃｈトランジスタで共通のＰウェル領域（Ｐｗｅｌｌ）４１が形成されている。Ｐウェル領域４１内に、３つのＮｃｈトランジスタで共通のＮ型共通ソース拡散層（Ｎｗｅｌｌ）４３が形成されている。
【００６１】
Ｎ型共通ソース拡散層４３上に、シリコン酸化膜からなるゲート酸化膜１１を介して、Ｎ型不純物が導入されたポリシリコンからなる帯状のゲート電極１３が３つ形成されている。３つのゲート電極１３は互いに間隔をもって、かつＬＯＣＯＳ酸化膜３とは間隔をもって形成されている。
【００６２】
Ｎ型共通ソース拡散層４３の表面側に、各ゲート電極１３下の領域でゲート酸化膜１１とＮ型共通ソース拡散層４３が隣接している領域が残存するように、３つのゲート電極１３に対して自己整合的に形成されたＰ型チャネル拡散層（Ｐｂｏｄｙ）４７が配置されている。Ｐ型チャネル拡散層４７は３つのＮｃｈトランジスタ形成領域で連続して形成されており、ゲート電極１３の形成領域を囲むように形成されている。
【００６３】
各Ｎｃｈトランジスタの形成領域において、ゲート電極１３の一側面に隣接して、Ｐ型チャネル拡散層４７内に、Ｎ型不純物が注入されてなるＮ型ドレイン拡散層（Ｎ＋）１７が形成されている。
各Ｎｃｈトランジスタにおいて、ゲート電極１３下でＮ型共通ソース拡散層４３とＮ型ドレイン拡散層１７の間の領域のＰ型チャネル拡散層４７の表面側がチャネル領域になる。
【００６４】
図５は、この実施例のゲート電極及びＮ型ドレイン拡散層に対するコンタクト領域を示す平面図である。
各ゲート電極１３上に電位をとるためのコンタクト領域４９がそれぞれ形成されている。各Ｎ型ドレイン拡散層１７上に電位をとるためのコンタクト領域５１がそれぞれ形成されている。
【００６５】
Ｐウェル領域４１及びＮ型共通ソース拡散層４３には、図示しない領域でコンタクト領域が設けられている。Ｐ型チャネル拡散層４７は、Ｐ型フィールドドープ層５を介してＰウェル領域４１と電気的に接続されているので、Ｐウェル領域４１及び半導体基板１と同じ電位になる。
【００６６】
この実施例では、トランジスタ形成領域に形成されるコンタクト領域は、ゲート電極１３の電位をとるためのコンタクト領域４９とＮ型ドレイン拡散層１７の電位をとるためのコンタクト領域５１のみであり、図２７（Ａ）に示した従来技術のようにはソース拡散層のコンタクト領域を設けていないので、トランジスタがチップ上で占める面積を小さくすることができる。この効果は図１に示した実施例でも同じである。
【００６７】
さらに、ゲート電極１３の幅を大きくすることができるので、従来技術のようにはゲート電極にコンタクト領域を形成するためにゲート電極をＬＯＣＯＳ酸化膜上に延伸させてＬＯＣＯＳ酸化膜上でコンタクト領域を形成する必要はなく、ゲート酸化膜１１の形成領域内のゲート電極１３上でコンタクト領域４９を形成することができるので、トランジスタがチップ上で占める面積を小さくすることができる。この効果は図１に示した実施例でも同じである。
【００６８】
さらに、隣り合うＮｃｈトランジスタで共通のＮ型共通ソース拡散層４３を設けることにより、隣り合うＮｃｈトランジスタの配置間隔を小さくすることができ、トランジスタがチップ上で占める面積をさらに小さくすることができる。
【００６９】
図６は、本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。この実施例はＮｃｈトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付す。
【００７０】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面にＬＯＣＯＳ酸化膜３が形成され、ＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成されている。半導体基板１の表面側にＰウェル領域（Ｐｗｅｌｌ）７が形成され、Ｐウェル領域７内にＮ型ソース拡散層（Ｎｗｅｌｌ）９が形成されている。
【００７１】
Ｎ型ソース拡散層９上にゲート酸化膜１１を介してゲート電極１３が形成されている。ゲート電極１３の側面に酸化膜サイドウォール５３が形成されている。Ｎ型ソース拡散層９の表面側に、ゲート電極１３に対して自己整合的に形成されたＰ型チャネル拡散層（Ｐｂｏｄｙ）１５が配置されている。
【００７２】
Ｐ型チャネル拡散層１５内に、ゲート電極１３の一側面側にＮ型ドレイン拡散層（Ｎ＋）１７が形成されている。Ｎ型ドレイン拡散層１７は酸化膜サイドウォール５３に対して自己整合的に形成されたものであり、ゲート電極１３とは間隔をもって形成されている。
【００７３】
Ｐ型チャネル拡散層１５内には、Ｎ型ドレイン拡散層１７が形成されている側のゲート電極１３の一側面に隣接して、Ｎ型ドレイン拡散層１７よりも薄い濃度のＮ型不純物拡散層（Ｎ−）５５が形成されている。Ｎ型不純物拡散層５５はゲート電極１３に対して自己整合的に形成されたものである。
【００７４】
Ｎ型不純物拡散層５５の濃度は５．０×１０１８〜１．０×１０１９ｃｍ−３程度であり、Ｎ型ドレイン拡散層１７の濃度は５．０×１０２０ｃｍ−３程度であり、Ｎ型不純物拡散層５５の方がＮ型ドレイン拡散層１７よりも濃度が薄くなっている。
【００７５】
この実施例では、Ｐ型チャネル拡散層１５内部でゲート電極１３に隣接する領域に、Ｎ型ドレイン拡散層１７に隣接して、Ｎ型ドレイン拡散層１７よりも薄いＮ型不純物濃度をもつＮ型不純物拡散層５５を備えているので、ドレイン電圧をかけたときにＰ型チャネル拡散層１５内に伸びる空乏層はＮ型ドレイン拡散層１７内にも伸びるようになり、パンチスルー耐圧を向上させることができる。
【００７６】
Ｐ型チャネル拡散層１５内部でゲート電極１３に隣接する領域に、Ｎ型ドレイン拡散層１７に隣接してＮ型不純物拡散層５５を配置する態様は、図１、図２及び図４に示した実施例にも適用することができる。
【００７７】
また、Ｐｃｈトランジスタについても同様に適用することができる。例えば図２に示したＰｃｈトランジスタにおいて、Ｎ型チャネル拡散層２９内部でゲート電極２７に隣接する領域に、Ｐ型ドレイン拡散層３１に隣接して、Ｐ型ドレイン拡散層３１よりも薄いＰ型不純物濃度をもつＰ型不純物拡散層を配置する例を挙げることができる。
【００７８】
図７は、本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。この実施例はＮｃｈトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付す。
【００７９】
この実施例が図１に示した実施例と異なる点は、Ｎ型ソース拡散層（Ｎｗｅｌｌ）９内でＰ型チャネル拡散層（Ｐｂｏｄｙ）１５よりも深い位置に、Ｎ型ソース拡散層９よりも濃いＮ型不純物濃度をもつＮ＋埋め込み層（第１導電型埋め込み層）５７が形成されている点である。
【００８０】
Ｎ型ソース拡散層９内にＮ＋埋め込み層５７を備えていることにより、Ｎ型ソース拡散層９の電位をとるためのソース電極の引き出し部分までの拡散抵抗を下げることができる。これにより、半導体基板１とＮ型ソース拡散層９との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【００８１】
Ｎ＋埋め込み層５７の形成方法としては、例えばリンを加速エネルギーは８５０〜１０００ＫｅＶ程度、ドーズ量は１．０×１０１３〜３．０×１０１３ｃｍ−２程度の条件で注入して、１．０〜１．１μｍ程度の深さに打ち込んで形成する方法を挙げることができる。
Ｎ＋埋め込み層５７の他の形成方法としては、半導体基板の表面にＮ＋埋め込み層５７用のＮ型不純物を導入した後、半導体基板の表面にエピタキシャル成長層を形成する方法を挙げることができる。
【００８２】
また、Ｎ型ソース拡散層９内にＮ＋埋め込み層５７を配置する態様は、図２、図４及び図６に示した実施例にも適用することができる。
図８に示すように、図４に示した実施例に適用した場合、２以上のトランジスタで共通のＮ型共通ソース拡散層（Ｎｗｅｌｌ）４３内でＰ型チャネル拡散層（Ｐｂｏｄｙ）１５よりも深い位置にＮ＋埋め込み層５７を配置すれば、例えばＮ型共通ソース拡散層４３の電位をとるためのソース電極の引き出し部分が１箇所であっても、ソース電極の引き出し部分までの拡散抵抗を下げることができ、各Ｎｃｈトランジスタについて、半導体基板１とＮ型共通ソース拡散層４３との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【００８３】
また、Ｐｃｈトランジスタに適用する場合は、例えば図２に示したＣＭＯＳのＰｃｈトランジスタにおいて、Ｐ型ソース拡散層（Ｐｗｅｌｌ）２３内でＮ型チャネル拡散層（Ｎｂｏｄｙ）２９よりも深い位置に、Ｐ型ソース拡散層２３よりも濃いＰ型不純物濃度をもつＰ＋埋め込み層を形成すればよい。
【００８４】
Ｐ＋埋め込み層の形成方法としては、例えばボロンを加速エネルギーは２００〜３００ＫｅＶ程度、ドーズ量は１．０×１０１３〜３．０×１０１３ｃｍ−２程度の条件で注入して、０．５〜０．７μｍ程度の深さに打ち込んで形成する方法を挙げることができる。
Ｐ＋埋め込み層の他の形成方法としては、半導体基板の表面にＰ＋埋め込み層用のＰ型不純物を導入した後、半導体基板の表面にエピタキシャル成長層を形成する方法を挙げることができる。
【００８５】
図９は、本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。この実施例はＮｃｈトランジスタに適用したものである。図７と同じ機能を果たす部分には同じ符号を付す。
【００８６】
この実施例が図７に示した実施例と異なる点は、Ｐウェル領域（Ｐｗｅｌｌ）７内でＮ型ソース拡散層（Ｎｗｅｌｌ）９よりも深い位置に、Ｐウェル領域７よりも濃いＰ型不純物濃度をもつＰ＋埋め込み層（第２導電型埋め込み層）５９が形成されている点である。
【００８７】
Ｐウェル領域７内にＰ＋埋め込み層５９を備えていることにより、Ｐウェル領域７の電位をとるためのコンタクト部分までの拡散抵抗を下げることができ、半導体基板１とＰウェル領域７との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【００８８】
Ｐ＋埋め込み層５９の形成方法としては、例えばリンを加速エネルギーは５００〜６００ＫｅＶ程度、ドーズ量は１．０×１０１３〜３．０×１０１３ｃｍ−２程度の条件で注入して、１．０〜１．１μｍ程度の深さに打ち込んで形成する方法を挙げることができる。
Ｐ＋埋め込み層５９の他の形成方法としては、半導体基板の表面にＰ＋埋め込み層５９用のＰ型不純物を導入した後、半導体基板の表面にエピタキシャル成長層を形成する方法を挙げることができる。
【００８９】
また、Ｐウェル領域７内にＰ＋埋め込み層５９を配置する態様は、図１、図２、図４、図６及び図８に示した実施例にも適用することができる。
図１０に示すように、図８に示した実施例に適用した場合、２以上のトランジスタで共通のＰウェル領域（Ｐｗｅｌｌ）４１内にＰ＋埋め込み層５９を配置すれば、例えばＰウェル領域４１の電位をとるためのコンタクト部分が１箇所であっても、そのコンタクト部分までの拡散抵抗を下げることができ、各Ｎｃｈトランジスタについて、半導体基板１とＰウェル領域４１との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【００９０】
また、Ｐｃｈトランジスタに適用する場合は、例えば図２に示したＣＭＯＳのＰｃｈトランジスタにおいて、Ｎウェル領域２１内でＰ型ソース拡散層２３よりも深い位置に、Ｎウェル領域２１よりも濃いＮ型不純物濃度をもつＮ＋埋め込み層を形成すればよい。
【００９１】
Ｎ＋埋め込み層の形成方法としては、例えばボロンを加速エネルギーは８５０〜１０００ＫｅＶ程度、ドーズ量は１．０×１０１３〜３．０×１０１３ｃｍ−２程度の条件で注入して、１．０〜１．１μｍ程度の深さに打ち込んで形成する方法を挙げることができる。
Ｎ＋埋め込み層の他の形成方法としては、半導体基板の表面にＮ＋埋め込み層用のＮ型不純物を導入した後、半導体基板の表面にエピタキシャル成長層を形成する方法を挙げることができる。
【００９２】
図１１は、本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。この実施例はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用い、Ｎｃｈトランジスタに適用したものである。図１と同じ機能を果たす部分には同じ符号を付す。
【００９３】
Ｐ型の半導体基板（Ｐｓｕｂ）１上にシリコン酸化膜からなる酸化膜絶縁層（ＳｉＯ２）６１が形成されている。シリコン酸化膜層６１上に、例えばエピタキシャル成長層からなる半導体層６３が形成されている。半導体層６３上の表面に素子分離用のＬＯＣＯＳ酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成されている。
【００９４】
Ｎｃｈトランジスタの形成領域の半導体層６３に、Ｎ型ソース拡散層（Ｎｗｅｌｌ）９ａが形成されている。
半導体層６３には、Ｎ型ソース拡散層９ａを囲むように、シリコン酸化膜からなる酸化膜絶縁層６７が形成されている。
【００９５】
Ｎ型ソース拡散層９ａ上にゲート酸化膜１１を介してゲート電極１３が形成されている。
Ｎ型ソース拡散層９ａの表面側に、ゲート電極１３に対して自己整合的に形成されたＰ型チャネル拡散層（Ｐｂｏｄｙ）１５が配置されている。Ｐ型チャネル拡散層１５内に、ゲート電極１３の一側面に隣接して、Ｎ型ドレイン拡散層（Ｎ＋）１７が形成されている。
【００９６】
この実施例では、Ｎ型ソース拡散層９ａは酸化膜絶縁層６１及び６７により囲まれているので、Ｎ型ソース拡散層９ａを半導体基板１とは電気的に分離することができる。
【００９７】
トランジスタ形成領域が酸化膜絶縁層に囲まれている態様は、図２、図４、及び図６から図１０に示した実施例にも適用することができる。
図１２に示すように、図２に示したＣＭＯＳを用いた実施例に適用した場合、酸化膜絶縁層６１，６７によって、ＮｃｈトランジスタのＮ型ソース拡散層（Ｎｗｅｌｌ）９ａを囲み、ＰｃｈトランジスタのＰ型ソース拡散層（Ｐｗｅｌｌ）２３ａを囲むことにより、半導体基板１、Ｎ型ソース拡散層９ａ及びＰ型ソース拡散層２３ａを互いに電気的に分離することができる。
【００９８】
図１３に示すように、図８に示した実施例に適用した場合、酸化膜絶縁層６１，６７によって、Ｎ型共通ソース拡散層（Ｎｗｅｌｌ）４３ａ及びＮ＋埋め込み層５７ａを囲むことにより、半導体基板１と、Ｎ型共通ソース拡散層４３ａ及びＮ＋埋め込み層５７ａを電気的に分離することができる。
【００９９】
図１から図１３に示した実施例では、ゲート電極の平面形状は四角形であるが、本発明の半導体装置の第１態様はこれに限定されるものではなく、ゲート電極の平面形状は、例えば他の多角形や円形、楕円形など、どのような平面形状であってもよい。
【０１００】
図１４は、本発明の半導体装置の第２態様の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。この実施例はＮｃｈトランジスタに適用したものである。
【０１０１】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に素子分離用のＬＯＣＯＳ酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３はトランジスタ形成領域に対応して開口部３ａをもつ。ＬＯＣＯＳ酸化膜３下にＰ型不純物が導入されてなるＰ型フィールドドープ層５が形成されている。半導体基板１の表面側にＰウェル領域（Ｐｗｅｌｌ）６９が形成されている。Ｐウェル領域６９内にＮ型ソース拡散層（Ｎｗｅｌｌ）７１が形成されている。
【０１０２】
Ｎ型ソース拡散層７１の表面側に、ＬＯＣＯＳ酸化膜３とは間隔をもって円柱形状の凹部が形成されている。その凹部内に、シリコン酸化膜からなるゲート酸化膜７３を介して、Ｎ型不純物が導入されたポリシリコンからなる円柱形状のゲート電極７５が形成されている。
【０１０３】
Ｎ型ソース拡散層７１の表面側で、ゲート電極７５の底部よりも浅い領域に、ゲート酸化膜７３に隣接してＰ型チャネル拡散層（Ｐｂｏｄｙ）７７が形成されている。Ｐ型チャネル拡散層７７はゲート電極７５の形成領域を囲むように形成されている。
【０１０４】
Ｐ型チャネル拡散層７７内に、ゲート酸化膜７３に隣接してＮ型ドレイン拡散層（Ｎ＋）７９が形成されている。Ｎ型ドレイン拡散層７９はゲート電極７５の形成領域を囲むように形成されている。
このトランジスタにおいて、ゲート電極７５側面近傍でＮ型ソース拡散層７１とＮ型ドレイン拡散層７９の間の領域のＰ型チャネル拡散層７７の領域がチャネル領域になる。
【０１０５】
ゲート電極７５上に電位をとるためのコンタクト領域４９が形成され、Ｎ型ドレイン拡散層１７上に電位をとるためのコンタクト領域５１が形成されている。Ｐウェル領域６９及びＮ型ソース拡散層７１には、図示しない領域でコンタクト領域が設けられている。Ｐ型チャネル拡散層７７は、Ｐ型フィールドドープ層５を介してＰウェル領域６９と電気的に接続されているので、Ｐウェル領域６９及び半導体基板１と同じ電位になる。
【０１０６】
この実施例において、トランジスタ性能を決定するチャネル長は、ゲート電極７５の加工精度ではなく、ゲート電極７５側面のチャネル拡散層７７の長さにより決定される。ゲート電極７５側面のチャネル拡散層７７の長さは、半導体基板１の表面から注入された、チャネル拡散層７７の注入深さ及び拡散深さと、ドレイン拡散層７９の注入深さ及び拡散深さで決定されるので、両拡散層７７，７９を形成するためのイオン注入条件、拡散温度及び拡散時間により決定される。拡散深さは上述のように制御性がよく、さらに注入深さも制御性がよいので、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
【０１０７】
さらに、トランジスタ形成領域に形成されるコンタクト領域は、ゲート電極７５の電位をとるためのコンタクト領域４９とＮ型ドレイン拡散層７９の電位をとるためのコンタクト領域５１のみであり、図２７（Ａ）に示した従来技術のようにはソース拡散層のコンタクト領域を設けていないので、トランジスタがチップ上で占める面積を小さくすることができる。
【０１０８】
さらに、ゲート電極７５の平面寸法を大きくすることができるので、従来技術のようにはゲート電極にコンタクト領域を形成するためにゲート電極をＬＯＣＯＳ酸化膜上に延伸させてＬＯＣＯＳ酸化膜上でコンタクト領域を形成する必要はなく、ゲート酸化膜７３の形成領域内のゲート電極７５上でコンタクト領域４９を形成することができるので、トランジスタがチップ上で占める面積を小さくすることができる。
【０１０９】
図１５に、本発明の半導体装置の第２態様をＣＭＯＳインバータに適用した実施例の断面図を示す。図１４と同じ機能を果たす部分には同じ符号を付す。
【０１１０】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に素子分離用のＬＯＣＯＳ酸化膜３が形成されている。Ｎｃｈトランジスタ形成領域を囲むＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成されている。
Ｎｃｈトランジスタ形成領域には、図１４に示した実施例と同じ構成により、Ｎ型ソース拡散層（Ｎｗｅｌｌ）７１、ゲート酸化膜７３、ゲート電極７５、Ｐ型チャネル拡散層（Ｐｂｏｄｙ）７７及びＮ型ドレイン拡散層（Ｎ＋）７９が形成されて、Ｎｃｈトランジスタが形成されている。この実施例において、Ｎｃｈトランジスタの形成領域を囲むＰウェル領域は省略されており、Ｐ型チャネル拡散層７７は、Ｐ型フィールドドープ層５を介して半導体基板１に電気的に接続されており、半導体基板１と同じ電位になる。
【０１１１】
第２ＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタの形成領域を囲むＬＯＣＯＳ酸化膜３下にＮ型不純物が導入されてなるＮ型フィールドドープ層１９が形成されている。Ｐｃｈトランジスタ形成領域の半導体基板１の表面側に、Ｎウェル領域（分離用拡散層、Ｎｗｅｌｌ））８３が形成されている。Ｎウェル領域８３内にＰ型ソース拡散層（Ｐｗｅｌｌ）８５が形成されている。
【０１１２】
Ｐ型ソース拡散層８５の表面側に、ＬＯＣＯＳ酸化膜３とは間隔をもって円柱形状の凹部が形成されている。その凹部内に、シリコン酸化膜からなるゲート酸化膜８７を介して、Ｐ型不純物が導入されたポリシリコンからなる円柱形状のゲート電極８９が形成されている。
【０１１３】
Ｐ型ソース拡散層８５の表面側で、ゲート電極８９の底部よりも浅い領域に、ゲート酸化膜８７に隣接してＮ型チャネル拡散層（Ｎｂｏｄｙ）９１が形成されている。Ｎ型チャネル拡散層９１はゲート電極８９の形成領域を囲むように形成されている。
【０１１４】
Ｎ型チャネル拡散層９１内に、ゲート酸化膜８７に隣接してＰ型ドレイン拡散層（Ｐ＋）９３が形成されている。Ｐ型ドレイン拡散層９３はゲート電極８９の形成領域を囲むように形成されている。
このトランジスタにおいて、ゲート電極８９側面近傍でＰ型ソース拡散層８５とＰ型ドレイン拡散層９３の間の領域のＮ型チャネル拡散層９１の領域がチャネル領域になる。
【０１１５】
Ｐｃｈトランジスタの平面図は、図１４（Ａ）に示したＮｃｈトランジスタの平面図を逆導電型にしたものと同じである。ゲート電極８９上及びＰ型ドレイン拡散層９３上には、電位をとるためのコンタクト領域（図示は省略）がそれぞれ形成されている。
【０１１６】
Ｎウェル領域８３及びＰ型ソース拡散層８５には、図示しない領域でコンタクト領域が設けられている。Ｎ型チャネル拡散層９１は、Ｎ型フィールドドープ層１９を介してＮウェル領域８３と電気的に接続されているので、Ｎウェル領域８３と同じ電位になる。
【０１１７】
ゲート電極７５，８９は共通の入力端子３３に接続されている。Ｎ型ドレイン拡散層７９及びＰ型ドレイン拡散層９３は共通の出力端子３５に接続されている。Ｎ型ウェル拡散層８３及びＰ型ソース拡散層８５は電源電位３７に接続されている。半導体基板１及びＮ型ソース拡散層７１は接地電位３９に接続されている。
【０１１８】
このように、Ｐｃｈトランジスタを分離用拡散層としてのＮ型ウェル領域８３内に形成して半導体基板１とは電気的に分離することにより、同一の半導体基板１上にＣＭＯＳを形成することができる。
【０１１９】
図１６及び図１７に、図１５に示したトランジスタを製造するための製造方法の一実施例の工程断面図を示す。図１５から図１７を参照してこの製造方法の実施例を説明する。
【０１２０】
（１）２０Ωｃｍ程度のＰ型の半導体基板（Ｐｓｕｂ）１を用意し、半導体基板１の表面に熱酸化により２０ｎｍの酸化膜（図示は省略）を形成する。写真製版技術及びイオン注入法により、その酸化膜を介して、ＮｃｈトランジスタとＰｃｈトランジスタの形成領域に、例えばリンを加速エネルギーは１５０ＫｅＶ程度、ドーズ量は５．０×１０１２ｃｍ−２程度の条件で注入する。１１８０℃程度、８時間程度の条件で熱処理を施して、Ｎｃｈトランジスタの形成領域にＮウェル領域からなるＮ型ソース拡散層（Ｎｗｅｌｌ）７１を形成し、Ｐｃｈトランジスタの形成領域に分離用拡散層を構成するＮウェル領域（Ｎｗｅｌｌ）８３を形成する（図１６（ａ）参照）。Ｎ型ソース拡散層７１及びＮウェル領域８３の拡散深さはともに６μｍ程度である。Ｎ型ソース拡散層７１及びＮウェル領域８３は互いに間隔をもって形成されている。ここで、Ｎｃｈトランジスタの形成領域において、ソース拡散層７１の濃度が薄い場合には、表面にリンを注入し、ソース拡散層７１の濃度を濃くしてもよい。
【０１２１】
（２）写真製版技術により、Ｐｃｈトランジスタのソース拡散層の形成領域を画定するためのレジストパターンを形成した後、そのレジストパターンをマスクにして、イオン注入法により、例えばボロンを加速エネルギーは５０ＫｅＶ程度、ドーズ量は５．０×１０１２ｃｍ−２程度の条件で注入する。レジストパターンを除去した後、１１５０℃程度、４時間程度の条件で熱処理を施し、Ｎウェル領域７１内にＰ型ソース拡散層（Ｐｗｅｌｌ）８５を形成する（図１６（ｂ）参照）。Ｐ型ソース拡散層８５の拡散深さは３μｍ程度である。
【０１２２】
（３）フィールドドープ層を形成するために、写真製版技術及びイオン注入法により、Ｎ型ソース拡散層７１の周囲部分の表面側に例えばボロンを加速エネルギーは３０ＫｅＶ程度、ドーズ量は５．０×１０１３ｃｍ−２程度の条件で注入し、Ｐ型ソース拡散層８５の周囲部分の表面側に例えばリンを加速エネルギーは１００ＫｅＶ程度、ドーズ量は８．０×１０１２ｃｍ−２程度の条件で注入する。ＬＯＣＯＳ酸化法により、半導体基板１表面にトランジスタ形成領域を囲むＬＯＣＯＳ酸化膜３を４５０ｎｍ程度の膜厚に形成する。このとき、Ｎ型ソース拡散層７１の周囲部分の表面側に注入したボロン及びＰ型ソース拡散層８５の周囲部分の表面側に注入したリンにより、Ｎｃｈトランジスタの形成領域を囲む領域ＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成され、Ｐｃｈトランジスタの形成領域を囲む領域のＬＯＣＯＳ酸化膜３下にＮ型フィールドドープ層１９が形成される（図１６（ｃ）参照）。
【０１２３】
（４）写真製版技術及びドライエッチング技術により、Ｎ型ソース拡散層７１表面及びＰ型ソース拡散層８５表面に形成されている酸化膜（図示は省略）に、ゲート電極形成予定領域に対応して開口部を形成し、ドライエッチングにより、開口部を設けた酸化膜をマスクにして、Ｎ型ソース拡散層７１及びＰ型ソース拡散層８５の表面側にゲート電極配置用の凹部を１μｍ程度の深さに形成する。
【０１２４】
Ｎ型ソース拡散層７１表面及びＰ型ソース拡散層８５表面の酸化膜を一旦除去した後、熱酸化法により、Ｎ型ソース拡散層７１に設けたゲート電極配置用の凹部の内壁表面にゲート酸化膜７３を形成し、Ｐ型ソース拡散層８５に設けたゲート電極配置用の凹部の内壁表面にゲート酸化膜８７を形成する。例えばゲート酸化膜７３，８７の膜厚は５〜８ｎｍに形成する（図１７（ｄ）参照）。
【０１２５】
（５）例えばＣＶＤ法により、半導体基板１上全面に、ゲート電極配置用の凹部を埋め込める程度、例えば１５〜３０ｎｍの厚さでポリシリコン膜を形成する。ドライエッチング技術により、ゲート電極配置用の凹部外のポリシリコン膜を選択的に除去して、上部のポリシリコンをドライエッチングにより除去し、ゲート電極配置用の凹部内にポリシリコンからなるゲート電極７５，８９を形成する。
【０１２６】
例えばＣＶＤ、写真製版技術及びエッチング技術により、ゲート電極７５の形成領域に対応して開口部をもつマスク用窒化膜を形成し、リンガラスの堆積及び熱拡散を行なって、ゲート電極７５にリンを導入してＮ型のゲート電極７５を形成する。
上記マスク用窒化膜を除去した後、例えばＣＶＤ、写真製版技術及びエッチング技術により、ゲート電極８９の形成領域に対応して開口部をもつ新たなマスク用窒化膜を形成し、ボロンガラスの堆積及び熱拡散を行なってゲート電極８９にボロンを導入してＰ型のゲート電極８９を形成する。その後、上記マスク用窒化膜を除去する（図１７（ｅ）参照）。
【０１２７】
（６）写真製版技術及びイオン注入法により、Ｎｃｈトランジスタの形成領域に、Ｐ型チャネル拡散層を形成するために例えばボロンを加速エネルギーは１５ＫｅＶ程度、ドーズ量は１．０×１０１４ｃｍ−２程度の条件で注入し、Ｐｃｈトランジスタの形成領域に、Ｎ型チャネル拡散層を形成するために例えばリンを加速エネルギーは５０ＫｅＶ程度、ドーズ量は１．０×１０１４ｃｍ−２程度の条件で注入する。１１００℃程度、１時間程度の熱処理を施し、Ｎ型ソース拡散層７１内にＰ型チャネル拡散層（Ｐｂｏｄｙ）７７を形成し、Ｐ型ソース拡散層８５内にＮ型チャネル拡散層（Ｎｂｏｄｙ）９１を形成する。Ｐ型チャネル拡散層７７及びＮ型チャネル拡散層９１の拡散深さは０．５〜０．８μｍである。
【０１２８】
写真製版技術により、Ｎ型ドレイン拡散層の形成領域に対応して開口部をもつレジストパターンを形成し、イオン注入法により、そのレジストパターンをマスクにして、ゲート電極７５及びＮ型ドレイン拡散層の形成領域に、例えばヒ素又はリンを加速エネルギーは３０ＫｅＶ程度、ドーズ量は１．０×１０１５ｃｍ−２以上のドーズ量で注入する。レジストパターンを除去した後、写真製版技術により、ゲート電極８９及びＰ型ドレイン拡散層の形成領域に対応して開口部をもつレジストパターンを形成し、イオン注入法により、そのレジストパターンをマスクにして、ゲート電極８９及びＰ型ドレイン拡散層の形成領域に、例えばボロン又はＢＦ２を加速エネルギーは１５ＫｅＶ程度、ドーズ量は１．０×１０１５ｃｍ−２以上のドーズ量で注入する。レジストパターンを除去した後、ゲート電極７５，８９に注入した不純物及びドレイン拡散層の活性化のために、８５０℃程度、１時間程度の熱処理を施して、Ｐ型チャネル拡散層７７内にＮ型ドレイン拡散層（Ｎ＋）７９を形成し、Ｎ型チャネル拡散層９１内にＰ型ドレイン拡散層（Ｐ＋）９３を形成し、Ｐｃｈトランジスタ及びＮｃｈトランジスタからなるＣＭＯＳを完成させる（図１５参照）。
【０１２９】
図１８は、本発明の半導体装置の第２態様の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。この実施例はＮｃｈトランジスタに適用したものである。図１４と同じ機能を果たす部分には同じ符号を付す。
【０１３０】
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に、３つのＮｃｈトランジスタ形成領域を囲む素子分離用のＬＯＣＯＳ酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３は３つのＮｃｈトランジスタ形成領域に対応して開口部３ａをもつ。ＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成されている。
【０１３１】
半導体基板１の表面側に、３つのＮｃｈトランジスタで共通のＰウェル領域９５が形成されている。Ｐウェル領域９５内に、３つのＮｃｈトランジスタで共通のＮ型共通ソース拡散層（Ｎｗｅｌｌ）９７が形成されている。
【０１３２】
Ｎ型ソース拡散層７１の表面側に、３つの円柱形状の凹部が互いに間隔をもって、かつＬＯＣＯＳ酸化膜３とは間隔をもって形成され、それらの凹部内に、ゲート酸化膜７３を介して、ゲート電極７５がそれぞれ形成されている。
【０１３３】
Ｎ型ソース拡散層７１の表面側で、ゲート電極７５の底部よりも浅い領域に、ゲート酸化膜７３に隣接してＰ型チャネル拡散層（Ｐｂｏｄｙ）９８が形成されている。Ｐ型チャネル拡散層９８は３つのＮｃｈトランジスタ形成領域で連続して形成されており、ゲート電極７５の形成領域を囲むように形成されている。
【０１３４】
Ｐ型チャネル拡散層９８内に、ゲート酸化膜７３に隣接してＮ型ドレイン拡散層（Ｎ＋）７９が形成されている。Ｎ型ドレイン拡散層７９は３つのＮｃｈトランジスタ形成領域にゲート電極７５の形成領域を囲むようにそれぞれ形成されており、隣り合うＮ型ドレイン拡散層７９は間隔をもって配置されている。
【０１３５】
ゲート電極７５上に電位をとるためのコンタクト領域４９が形成され、Ｎ型ドレイン拡散層１７上に電位をとるためのコンタクト領域５１が形成されている。Ｐウェル領域９５及びＮ型共通ソース拡散層９７には、図示しない領域でコンタクト領域が設けられている。
【０１３６】
この実施例では、隣り合うＮｃｈトランジスタで共通のＮ型共通ソース拡散層９７を設けることにより、隣り合うＮｃｈトランジスタの配置間隔を小さくすることができ、トランジスタがチップ上で占める面積をさらに小さくすることができる。
【０１３７】
この実施例では、３つのＮｃｈトランジスタを上面側から見て直線上に配列しているが、本発明はこれに限定されるものではなく、例えば３つのＮｃｈトランジスタを上面側から見て正三角形の各頂点上に配置するなど、２以上のトランジスタの配置はどのような配置であってもよい。
【０１３８】
図１９は、本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。この実施例はＮｃｈトランジスタに適用したものである。図１４と同じ機能を果たす部分には同じ符号を付す。
【０１３９】
この実施例が図１４に示した実施例と異なる点は、Ｐ型チャネル拡散層（Ｐｂｏｄｙ）７７内に、Ｎ型ドレイン拡散層（Ｎ＋）７９よりも薄いＮ型不純物濃度をもち、Ｎ型ドレイン拡散層７９とゲート酸化膜７３が隣接する領域を除いてＮ型ドレイン拡散層７９を囲むように形成されたＮ型不純物拡散層（Ｎ−）９９を備えている点である。すなわち、Ｐ型チャネル拡散層７７内部でゲート電極７５に隣接する領域に、Ｎ型ドレイン拡散層７９に隣接してＮ型不純物拡散層９９を備えている。
【０１４０】
この実施例ではＮ型不純物拡散層９９を備えているので、ドレイン電圧をかけたときにＰ型チャネル拡散層７７内に伸びる空乏層はＮ型ドレイン拡散層７９内にも伸びるようになり、パンチスルー耐圧を向上させることができる。
【０１４１】
Ｐ型チャネル拡散層７７内に、Ｎ型ドレイン拡散層７９よりも薄いＮ型不純物濃度をもち、Ｎ型ドレイン拡散層７９とゲート酸化膜７３が隣接する領域を除いてＮ型ドレイン拡散層７９を囲むように形成されたＮ型不純物拡散層９９を備えている態様は、図１５及び図１８に示した実施例にも適用することができる。
【０１４２】
また、Ｐｃｈトランジスタについても同様に適用することができる。例えば図１５に示したＰｃｈトランジスタについて、Ｎ型チャネル拡散層９１内に、Ｐ型ドレイン拡散層９３よりも薄いＰ型不純物濃度をもち、Ｐ型ドレイン拡散層９３とゲート酸化膜８７が隣接する領域を除いてＰ型ドレイン拡散層９３を囲むように形成されたＰ型不純物拡散層を備えている例を挙げることができる。
【０１４３】
図２０は、本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。この実施例はＮｃｈトランジスタに適用したものである。図７及び図１４と同じ機能を果たす部分には同じ符号を付す。
【０１４４】
この実施例が図１４に示した実施例と異なる点は、Ｎ型ソース拡散層（Ｎｗｅｌｌ）７１内でＰ型チャネル拡散層（Ｐｂｏｄｙ）７７よりも深い位置に、Ｎ型ソース拡散層７１よりも濃いＮ型不純物濃度をもつＮ＋埋め込み層５７が形成されている点である。
【０１４５】
Ｎ型ソース拡散層７１内にＮ＋埋め込み層５７を備えていることにより、Ｎ型ソース拡散層７１の電位をとるためのソース電極の引き出し部分までの拡散抵抗を下げることができる。これにより、半導体基板１とＮ型ソース拡散層７１との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【０１４６】
Ｎ型ソース拡散層７１内にＮ＋埋め込み層５７を配置する態様は、図１５から図１９に示した実施例にも適用することができる。
図２１に示すように、図１８に示した実施例に適用した場合、２以上のトランジスタで共通のＮ型共通ソース拡散層（Ｎｗｅｌｌ）９７内でＰ型チャネル拡散層（Ｐｂｏｄｙ）９８よりも浅い位置にＮ＋埋め込み層５７を配置すれば、Ｎ型共通ソース拡散層９７の電位をとるためのソース電極の引き出し部分が１箇所であっても、ソース電極の引き出し部分までの拡散抵抗を下げることができ、各Ｎｃｈトランジスタについて、半導体基板１とＮ型共通ソース拡散層９７との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【０１４７】
また、Ｐｃｈトランジスタに適用する場合は、例えば図１５に示したＣＭＯＳのＰｃｈトランジスタにおいて、Ｐ型ソース拡散層（Ｐｗｅｌｌ）８５内でＮ型チャネル拡散層（Ｎｂｏｄｙ）９１よりも深い位置に、Ｐ型ソース拡散層８５よりも濃いＰ型不純物濃度をもつＰ＋埋め込み層を形成すればよい。
【０１４８】
図２２は、本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。この実施例はＮｃｈトランジスタに適用したものである。図９及び図２０と同じ機能を果たす部分には同じ符号を付す。
【０１４９】
この実施例が図２０に示した実施例と異なる点は、Ｐウェル領域（Ｐｗｅｌｌ）６９内でＮ型ソース拡散層（Ｎｗｅｌｌ）７１よりも深い位置に、Ｐウェル領域６９よりも濃いＰ型不純物濃度をもつＰ＋埋め込み層５９が形成されている点である。
【０１５０】
Ｐウェル領域６９内にＰ＋埋め込み層５９を備えていることにより、Ｐウェル領域６９の電位をとるためのコンタクト部分までの拡散抵抗を下げることができ、半導体基板１とＰウェル領域６９との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【０１５１】
Ｐウェル領域６９内にＰ＋埋め込み層５９を配置する態様は、図１４から図１９、及び図２１に示した実施例にも適用することができる。
図２３に示すように、図２１に示した実施例に適用した場合、２以上のトランジスタで共通のＰウェル領域（Ｐｗｅｌｌ）９５内にＰ＋埋め込み層５９を配置すれば、例えばＰウェル領域９５の電位をとるためのコンタクト部分が１箇所であっても、そのコンタクト部分までの拡散抵抗を下げることができ、各Ｎｃｈトランジスタについて、半導体基板１とＰウェル領域９５との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【０１５２】
また、Ｐｃｈトランジスタに適用する場合は、例えば図１５に示したＣＭＯＳのＰｃｈトランジスタにおいて、Ｎウェル領域（Ｎｗｅｌｌ）８３内でＰ型ソース拡散層（Ｐｗｅｌｌ）８５よりも深い位置に、Ｎウェル領域８３よりも濃いＮ型不純物濃度をもつＮ＋埋め込み層を形成すればよい。
【０１５３】
図２４は、本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。この実施例はＳＯＩ基板を用い、Ｎｃｈトランジスタに適用したものである。図１１及び図１４と同じ機能を果たす部分には同じ符号を付す。
【０１５４】
Ｐ型の半導体基板（Ｐｓｕｂ）１上に酸化膜絶縁層（ＳｉＯ２）６１が形成され、シリコン酸化膜層６１上に半導体層６３が形成されている。半導体層６３上の表面にＬＯＣＯＳ酸化膜３が形成されている。ＬＯＣＯＳ酸化膜３下にＰ型フィールドドープ層５が形成されている。
【０１５５】
Ｎｃｈトランジスタの形成領域の半導体層６３に、Ｎ型ソース拡散層（Ｎｗｅｌｌ）７１ａが形成されている。
半導体層６３には、Ｎ型ソース拡散層７１ａを囲むように、シリコン酸化膜からなる酸化膜絶縁層６７が形成されている。
【０１５６】
Ｎ型ソース拡散層７１の表面側に円柱形状の凹部が形成され、その凹部内にゲート酸化膜７３を介してゲート電極７５が形成されている。
Ｎ型ソース拡散層７１の表面側にＰ型チャネル拡散層（Ｐｂｏｄｙ）７７が形成され、Ｐ型チャネル拡散層７７内にＮ型ドレイン拡散層（Ｎ＋）７９が形成されている。
【０１５７】
この実施例では、Ｎ型ソース拡散層７１ａは酸化膜絶縁層６１及び６７により囲まれているので、Ｎ型ソース拡散層７１ａを半導体基板１とは電気的に分離することができる。
【０１５８】
トランジスタ形成領域が酸化膜絶縁層に囲まれている態様は、図１５から図２３に示した実施例にも適用することができる。
図２５に示すように、図１５に示したＣＭＯＳを用いた実施例に適用した場合、酸化膜絶縁層６１，６７によって、ＮｃｈトランジスタのＮ型ソース拡散層（Ｎｗｅｌｌ）７１ａを囲み、ＰｃｈトランジスタのＰ型ソース拡散層（Ｐｗｅｌｌ）８５ａを囲むことにより、半導体基板１、Ｎ型ソース拡散層７１ａ及びＰ型ソース拡散層８５ａを互いに電気的に分離することができる。
【０１５９】
図２６に示すように、図２１に示した実施例に適用した場合、酸化膜絶縁層６１，６７によって、Ｎ型共通ソース拡散層（Ｎｗｅｌｌ）９７ａ及びＮ＋埋め込み層５７ａを囲むことにより、半導体基板１と、Ｎ型共通ソース拡散層９７ａ及びＮ＋埋め込み層５７ａを電気的に分離することができる。
【０１６０】
図１４から図２６に示した実施例では、ゲート電極の平面形状は円形であるが、本発明の半導体装置の第２態様はこれに限定されるものではなく、ゲート電極の平面形状は、例えば四角形などの多角形や楕円形など、どのような平面形状であってもよい。
【０１６１】
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１６２】
【発明の効果】
請求項１に記載された半導体装置では、半導体基板に形成された第１導電型のソース拡散層と、ソース拡散層上にゲート酸化膜を介して形成されたゲート電極と、ソース拡散層の表面側に、ゲート電極下の領域でゲート酸化膜とソース拡散層が隣接している領域が残存するようにゲート電極に対して自己整合的に形成された第２導電型のチャネル拡散層と、チャネル拡散層内に形成された第１導電型のドレイン拡散層とをもつＭＯＳトランジスタを備えているようにしたので、トランジスタのチャネル長を制御性のよい不純物拡散深さにより決定することができ、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
さらに、ゲート酸化膜直下のソース拡散層の表面近傍における、ゲート電圧による多数キャリアの発生により、その多数キャリアがＭＯＳトランジスタの電流電圧波形における線形領域の電流増大に寄与するので、ＭＯＳトランジスタの過渡的な応答特性を向上させることができ、負荷特性の電力を節減することができる。
【０１６３】
請求項２に記載された半導体装置では、半導体基板に形成された第１導電型のソース拡散層と、ソース拡散層の表面側に形成された凹部の内部にゲート酸化膜を介して形成されたゲート電極と、ソース拡散層の表面側でゲート電極の底部よりも浅い領域に、ゲート酸化膜に隣接して形成された第２導電型のチャネル拡散層と、チャネル拡散層内に形成された第１導電型のドレイン拡散層とをもつＭＯＳトランジスタを備えているようにしたので、トランジスタのチャネル長を制御性のよい不純物注入深さ及び不純物拡散深さにより決定することができるので、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
さらに、チャネル長及びチャネル幅に関して、チャネル長は深さ方向に形成されており、半導体基板表面にはチャネル幅のみが存在するので、特に大電流を流すトランジスタにおいて、セル面積を小さくすることができる。
さらに、ソース拡散層のゲート酸化膜近傍の領域における、ゲート電圧による多数キャリアの発生により、その多数キャリアがＭＯＳトランジスタの電流電圧波形における線形領域の電流増大に寄与するので、ＭＯＳトランジスタの過渡的な応答特性を向上させることができ、負荷特性の電力を節減することができる。
【０１６４】
請求項３に記載された半導体装置では、チャネル拡散層内部でゲート電極に隣接する領域に、ドレイン拡散層に隣接して、ドレイン拡散層よりも薄い第１導電型不純物濃度をもつ第１導電型不純物拡散層をさらに備えているようにしたので、ドレイン電圧をかけたときにチャネル拡散層内に伸びる空乏層はドレイン拡散層内にも伸びるようになり、パンチスルー耐圧を向上させることができる。
【０１６５】
請求項４に記載された半導体装置では、ゲート酸化膜の形成領域内のゲート電極上に、ゲート電極の電位をとるためのコンタクト領域が設けられているようにしたので、トランジスタがチップ上で占める面積を小さくすることができる。
【０１６６】
請求項５に記載された半導体装置では、ゲート電極は、半導体基板の表面に形成された素子分離酸化膜とは間隔をもって配置されているようにしたので、フィールドドープ層からの不純物の拡散による狭チャネル効果をなくすことができ、例えばゲート電極とドレイン拡散層を形成できる最小寸法までトランジスタを微細化するなど、さらに微細なトランジスタを形成することができる。
【０１６７】
請求項６に記載された半導体装置では、２以上の上記ＭＯＳトランジスタを備え、それらのＭＯＳトランジスタのソース拡散層は第１導電型の共通ソース拡散層により構成されているようにしたので、各トランジスタの配置間隔を小さくすることができ、それらのトランジスタが占めるチップ面積を小さくすることができる。
【０１６８】
請求項７に記載された半導体装置では、ソース拡散層内でチャネル拡散層よりも深い位置に、ソース拡散層よりも濃い第１導電型不純物濃度をもつ第１導電型埋め込み層をさらに備えているようにしたので、ソース電極の引き出し部分までの拡散抵抗を下げることができ、半導体基板とソース拡散層との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【０１６９】
請求項８に記載された半導体装置では、、半導体基板に、ソース拡散層の形成領域を囲む第２導電型の分離用拡散層をさらに備えているようにしたので、第１導電型の半導体基板にトランジスタを形成する場合に、第２導電型の分離用拡散層により、ソース拡散層を半導体基板とは電気的に分離することができる。
【０１７０】
請求項９に記載された半導体装置では、請求項８に記載された半導体装置において、分離用拡散層内でソース拡散層よりも深い位置に、分離用拡散層よりも濃い第２導電型不純物濃度をもつ第２導電型埋め込み層をさらに備えているようにしたので、分離用拡散層の電位をとるためのコンタクト部分までの拡散抵抗を下げることができ、半導体基板と分離用拡散層との間の電位差に起因するトランジスタの性能劣化を防止することができる。
【０１７１】
請求項１０に記載された半導体装置では、半導体基板に、ソース拡散層の形成領域を囲む酸化膜絶縁層をさらに備えているようにしたので、ソース拡散層を半導体基板とは電気的に分離することができる。
【０１７２】
請求項１１に記載された半導体装置では、半導体基板にＣＭＯＳを形成する場合、ＭＯＳトランジスタとは逆導電型の構成により形成された第２ＭＯＳトランジスタをさらに備え、第２ＭＯＳトランジスタは、ソース拡散層とは異なる領域に形成された第１導電型の分離用拡散層内に形成されているようにしたので、ＭＯＳトランジスタと第２ＭＯＳトランジスタを電気的に分離することができ、同一半導体基板上にＣＭＯＳを形成することができる。
【０１７３】
請求項１２に記載された半導体装置では、半導体基板にＣＭＯＳを形成する場合、ＭＯＳトランジスタとは逆導電型の構成により形成された第２ＭＯＳトランジスタをさらに備え、第２ＭＯＳトランジスタは、酸化膜絶縁層に囲まれた領域に形成されているようにしたので、ＭＯＳトランジスタと第２ＭＯＳトランジスタを電気的に分離することができ、同一半導体基板上にＣＭＯＳを形成することができる。
【０１７４】
請求項１３に記載された半導体装置の製造方法では、半導体基板のＭＯＳトランジスタ形成領域に第１導電型のソース拡散層を形成する工程（Ａ）、ソース拡散層の中央側の領域上にゲート酸化膜を介してゲート電極を形成する工程（Ｂ）、ソース拡散層内に、ゲート電極に対して自己整合的に第２導電型のチャネル拡散層を形成する工程（Ｃ）、及び、チャネル拡散層内に第１導電型のドレイン拡散層を形成する工程（Ｄ）を含むようにしたので、トランジスタのチャネル長を制御性のよい不純物拡散深さにより決定することができ、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
【０１７５】
請求項１４に記載された半導体装置の製造方法では、半導体基板のＭＯＳトランジスタ形成領域に第１導電型のソース拡散層を形成する工程（Ａ）、ソース拡散層の中央側の領域にソース拡散層よりも浅い深さでゲート電極配置用の凹部を形成した後、凹部の内壁表面にゲート酸化膜を形成する工程（Ｂ）、凹部の内部に半導体材料を埋め込んでゲート電極を形成する工程（Ｃ）、ソース拡散層内に、ゲート酸化膜に隣接して、凹部よりも浅い深さで第２導電型のチャネル拡散層を形成する工程（Ｄ）、及び、チャネル拡散層内に第１導電型のドレイン拡散層を形成する工程（Ｅ）を含むようにしたので、トランジスタのチャネル長を制御性のよい不純物注入深さ及び不純物拡散深さにより決定することができ、微細ルールのＭＯＳトランジスタを安定的に作ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１態様の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】本発明の半導体装置の第１態様をＣＭＯＳインバータに適用した実施例を示す断面図である。
【図３】図２に示したＣＭＯＳを製造するための製造方法の一実施例を示す工程断面図である。
【図４】本発明の半導体装置の第１態様の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図５】同実施例のゲート電極及びＮ型ドレイン拡散層に対するコンタクト領域を示す平面図である。
【図６】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図７】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図８】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図９】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図１０】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図１１】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図１２】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図１３】本発明の半導体装置の第１態様のさらに他の実施例を示す断面図である。
【図１４】本発明の半導体装置の第２態様の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ位置での断面図である。
【図１５】本発明の半導体装置の第２態様をＣＭＯＳインバータに適用した実施例を示す断面図である。
【図１６】図１５に示したトランジスタを製造するための製造方法の一実施例の前半を示す工程断面図である。
【図１７】同実施例の後半を示す工程断面図である。
【図１８】本発明の半導体装置の第２態様の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ位置での断面図である。
【図１９】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２０】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２１】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２２】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２３】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２４】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２５】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２６】本発明の半導体装置の第２態様のさらに他の実施例を示す断面図である。
【図２７】ソース拡散層及びドレイン拡散層がゲート電極の両側に形成されている従来のＭＯＳトランジスタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図である。
【符号の説明】
１      Ｐ型の半導体基板
３      ＬＯＣＯＳ酸化膜
３ａ    ＬＯＣＯＳ酸化膜の開口部
５      Ｐ型フィールドドープ層
７，４１    Ｐウェル領域
９，９ａ    Ｎ型ソース拡散層
１１      Ｐｃｈトランジスタのゲート酸化膜
１３      Ｐｃｈトランジスタのゲート電極
１５，４７    Ｐ型チャネル拡散層
１７      Ｎ型ドレイン拡散層
１９      Ｎ型フィールドドープ層
２１      Ｎウェル領域
２３，２３ａ    Ｐ型ソース拡散層
２５      Ｎｃｈトランジスタのゲート酸化膜
２７      Ｎｃｈトランジスタのゲート電極
２９      Ｎ型チャネル拡散層
３１      Ｐ型ドレイン拡散層
３３      入力端子
３５      出力端子
３７      電源電位
３９      接地電位
４３，４３ａ    Ｎ型共通ソース拡散層
４９，５１    コンタクト領域
５３      酸化膜サイドウォール
５５      Ｎ型不純物拡散層
５７，５７ａ    Ｎ＋埋め込み層
５９      Ｐ＋埋め込み層
６１，６７    酸化膜絶縁層
６３      半導体層
６９，９５    Ｐウェル領域
７１，７１ａ    Ｎ型ソース拡散層
７３      Ｐｃｈトランジスタのゲート酸化膜
７５      Ｐｃｈトランジスタのゲート電極
７７，９８    Ｐ型チャネル拡散層
７９      Ｎ型ドレイン拡散層
８３      Ｎウェル領域
８５，８５ａ    Ｐ型ソース拡散層
８７      Ｎｃｈトランジスタのゲート酸化膜
８９      Ｎｃｈトランジスタのゲート電極
９１      Ｎ型チャネル拡散層
９３      Ｐ型ドレイン拡散層
９７，９７ａ    Ｎ型共通ソース拡散層
９９      Ｎ型不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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